/
Текст
I F^IHKF ОКОМПЮТЪРНА ТЕХНИКА ЗА ВСИЧКИ
НАПРАВЕТЕ
САМИ
Ul D
1/
МИКРОКОМПЮТЪРНА ТЕХНИКА
ЗА ВСИЧКИ
12. НАПРАВЕТЕ САМИ
МИКРОКОМПЮТЪР
РЕДАКЦИОНЕН СЪВЕТ:
АНГЕЛ МАРИНОВ АНГЕЛОВ —
ПРЕДСЕДАТЕЛ
АТАНАС ИВАНОВ ШИШКОВ —
СЕКРЕТАР
КИРИЛ ЛЮБЕНОВ БОЯНОВ
ВЛАДИМИР РУСЛАНОВ ЧИЛО В
РУМЕН ЙОРДАНОВ ПАТРАШКОВ
ГЕОРГИ ЛЮБОМИРОВ ЖЕЛЯЗКОВ
ТОДОР МИЛЧЕВ ЕВТИМОВ
ИВАН ЦВЕТАНОВ ЦВЕТАНОВ
ПОРЕДИЦАТА Е СЪЗДАДЕНА
СЪС СЪДЕЙСТВИЕТО
НА ЦЕНТРАЛНИЯ КОМИТЕТ НА ДКМС
И МИНИСТЕРСТВОТО НА НАРОДНАТА
ПРОСВЕТА
Ин*. ПЕТЪР Ц. ПЕТРОВ
НАПРАВЬТЕ
САМИ
МИКРОКОМПЮТЬР
ДЪРЖАВНО ИЗДАТЕЛСТВО „ТЕХНИКА"
СОФИЯ, 1987
УДК 681.3
В книгата са разгледани Въпроси от конструирането на съВременните мик-
рокомпютри. ПредстаВена е системна шина, с която могат да се изграэкдагг
модулни микрокомпютри. и дВа интерфейса за разширяВена на паметта и Вход-
но-изходните ВъзмоАности на едноплаткови микрокомпютри. Включени са
много прилоэкни схеми.
Книгата е предназначена за читатели с предВерителна подготовка по мик-
ропроцесорна техника, които >келаят да се запознаят по-задълбочено с еле-
ментната база и коиструирането на микрокомпютрите.
© Петър ЦВетанов Петров. 1987
с/о Jusautor. Sofia
681 ’
ПРЕДГОВОР
При написването на книгата възникнаха няколко варианта. На-
чала та идея беше да се опише един от създадените вече едно-
платкови микрокомпютри с малка мониторна програма и пе-
чатка платка и да се предложи на читателите. Всеки любител
на конструирането на микрокомпютри обаче моЖе да има
собствена, индивидуална представа за микрокомпютрите, кои-
то би искал да изработи. С други думи. колКото любители —
толкова и идеи за микрокомпютри. Следователно в тази книга
би трябвало да се опишат голям брой и с различии възмоЖности
микрокомпютри за да моЖе читателят да избере онзи, който
отговаря на неговите изисквания. Но колко микрокомпютъра
биха могли да се опишат подробно в рамките на 200 страници?
Два — три! И то без програмно осигуряване. Очевидно този
подход не е нито сполучлив, нито творчески.
Отпадна и идеята да се gage определена разработка на пе-
чатна платка поради следните причини:
1. За да моЖе да се изработи печатната платка в любител-
ски условия, тя трябва да е на съвсем прост микрокомпютър
само с демонстрационно качества, който няма висока експлоа-
тационна стойност Разработването и произвеЖдането на по-
слоЖни печатни платки е възмоЖно само с подходяща апаратура
и е изгодно икономически при масово производство.
2. Елементите, необходимо за изграЖдането на най-простия
микрокомпютър, са скъпи, труднодостъпни и доставката им е
възмоЖна в ограничени количества по клубовете, занимаващи се
с микрокомпютърна техника.
3. Печатната платка става неизползуваема, ако читателят
не намери елементите, нуЖни за дадената реализация.
4. При отпечатването на графичния оригинал на печатната
платка не могат да се спазят с необходимата точност разме-
рите, така че да се използува наготово отпечатаният оригинал,
на практика той трябва да се изчертава отново.
5. При настройването и програмирането на евентуално из-
работения микрокомпютър трябва да се използува осцилоскоп и
честотна лента пене 10 MHz. програматор на EPROM и PROM,
симу ла тор (емулатор) на EPROM, вътрешносхемен емулатор и
друга професионална апаратура. която е достъпна само за огра-
ничен брой любители.
5
Emo защо на Вниманието на читателите се пред лага систем-
на шина, с конто могат да се изградят модулни микрокомпют-
ри. Беше направено проучване на десетина най-популярни шини
за модулни микрокомпютри и на тяхна основа беше създадена
шина, конто осигурява работа на поВечето микропроцесори и
едночипоВи микрокомпютри с в-битоВа Външна шина за данни
и с адресно пространство до 1024 Кбайта. При разработване-
то на системната шина съзнателно са изключени микропроце-
сорите с 16-битова шина за данни. Причината за това ограниче-
ние е чисто технологична. Печатните платки с тези микропро-
цесори се оказват много слоЖни и едва ли е по силите на отде-
лен любител или компютърен клуб да организира изработване-
то им. Освен това вече се произвеЖдат достатъчно мощни
микропроцесори с 8-битова външна шина за данни, например
Z60. 6809, 8088. 80168, 68008, чиято производителност е напъл-
но достатъчна за решаването на широк кръг проблем и.
ПредлоЖени са и два интерфейса, които позволяват да се
разширяват както паметта. така и входно-изходните възмоЖ-
ности на микрокомпютъра. като се монтират допълнителни
платки върху платката на микрокомпютъра. Тези два интер-
фейса позволяват да се изграЖдат евтини малогабаритни мо-
дулни микрокомпютри.
Схемните решения, дадени в книгата, трябва да се разглеЖ-
дат само като примерно, а не като еталонни, и затова при
ползуването им те могат да се оптимизират, например да се
намали броят на мостчетата, да се промени схемата на свърз-
ване и т. н.
При написването на книгата са използувани съкращенията и
означенията, които се срещат ВъВ Вече издадените у нас мате-
риали по микрокомпютърна техника, а също и означенията, из-
ползувани в каталозите на производителите на интегрални схе-
ми и В получаваните у нас издания на чу Жди езици.
По замисъла на автора тази книга трябва да заеме меЖдинно
положение меЖду научнопопулярните издания, които се харак-
теризират повърхностно изложение на материала, и специали-
зираната литература по проектиране на микрокомпютри, коя-
то се отличава с по-голяма слоЖност и недостъпност. Книгата
би трябВало да заинтересуВа Всеки Чита тел, който проявява ин-
терес към конструирането и използуването на микрокомпют-
ри те. Тя моЖе да се ползува като ръководство по проектиране
на микрокомпютри и като справочник, тъй като съдърЖа голям
обем фактически материал както за интегрални схеми. които
се използуват в момента у нас, така и за такива, които ще на-
влязат В масовата практика през следващите 5—10 години.
Кн^та е предназначена за читатели, които Желаят оа се
запо с елементната база на микрокомпютрите »да разра-
боти^Швой собствен микрокомпютър. Тя ще бъде полезна на
6
ученица, студента а млада специалиста при изучаВане на схеме-
техниката. В крап на книгата е даден списък на достъпна лите-
ратура на български и руски език, полезна за по-нататъшна ра-
бота В таза облает.
СъщестВен принос за подобряВанз на параметрите на сис-
темната шина Р64 има н. с. Методи Николов, чиито критично
забелеЖки са взети предвид при окончателното оформяне на
описанието й. Множество ценна съвети и препоръки получих от
рецензентите ст. н. с. к. т. н. Владимир Р. Чилов и к. т. н. Асен
Н. Тодоров, а също така и от доц. к. т. н. Ангел М. Ангелов,
които съдействуваха за подобряване на книгата. Голям принос
при подготвянето на ръкописа има моята съпруга Светла
А. Петрова, която помогна при оформянето и напечатването
му.
АВторът
ГЛАВА 1 МИКРОПРОЦЕСОРИ СМ 601 И 6502
1.1. ВЪВЕДЕНИЕ
Най-популярныте 8-битоВи микропроцесори у нас са СМ 601 и
6502. За щастие те са апаратно събместими. Читател, който
познава добре единия микропроцесор, ще разучи лесно и другия.
Всички периферии схемы и памети, произВедени у нас за СМ 601.
могат да се използуВат и с 6502. ОсВен тоВа е ВъзмоЖно микро-
компютрите, които предстои да се разработВат, да се проек-
тират така, че да работят с дВата микропроцесора.
В тази глава разглеЖдаме следните въпроси:
особености на апаратната част на СМ 601 и на 6502;
тактоВи генератори за СМ 601 и 6502;
апаратна съвместимост меЖду дВата микропроцесора;
сВързбане на периферии (Входно-изходни) схемы, прадназна-
чени за микропроцесорите В0В0/В0В5 и В0В6/В088, към СМ 601
и 6502.
1.2. МИКРОПРОЦЕССОР СМ 601
Микропроцесорът СМ 601 е 8-битоВ; моЖе да адресира диракт-
но 64 Кбайта (1 Кбайт = 1024 байта) памет и е с максимална
работна честота 1 MHz. Той има само едно захранбащо напре-
Жение, произВеЖда се по NMOS технология и е разполоЖен В дбу-
редоб корпус с 40 изВода. На фиг. 1.1 са дадени разполоЖението
на изводите, означен ието, което използуВаме В книга та, и про-
грамният модел на СМ 601. Изводите на СМ 601, както и изво-
дите на побечето микропроцесори, могат да се обединят В три
групи шини:
шини за адреси А0-А15;
шини за данни DO —D7;
шини за управление и пракъсване; В тази група попадат Всич-
ки останали изводи, с изключение на изводите за захранване Vcc
и GND (Vss).
За да получим по-добра представа за функциите на тези ши-
ни, на фиг. 1.2 е показана подробна блокоВа схема на едноплат-
ков лл^озокомпютър със СМ 601, който съдърЖа:
в генератор 6875;
м^Ркпроцесор СМ 601
8
Vss 01 CM 601 40 RESET
HALT 02 39 TSC
Ф1 03 38 N.C.
IRQ 04 37 Ф2
VMA 05 36 DBE
NMI 06 35 N.C.
BA 07 34 RAV
Vcc 08 33 DO x
АО 09 32 DI
~*A1 10 31 D2 30 D3
A2 11
A3 12 29 D4
A4 13 28 D5
A5 14 27 D6^ 26 D7 25 A15
A6 15
A7 16
A8 17 24 Al4
A9 18 23 A13
A10 19 22 A12
All 20 21 Vss
a
Входове i
за пре - ’
късване
Тактови
сигналив
Захран
ване
NM1
IR§
HALT
TSC
Ф1
Ф2
DBE
Vcc
CM 601
15
15
Д.
АО
Al
А2
АЗ
A4
A5
A6
A7
A8
A9
А1О
All
A12
A13
A14
Шини за
’ адреси
Начално
устано-—
вяване
RESET
DO
DI
D2
Р3
D4
D5
Шини за
данни
7________________0
| А — Акумулатор ]
7________________0
| В — Акумулатор |
0
IX — Индексен регистър^
0
PC — Програмен брояч |
0
SPУказател на стека |
6
7 6 5 4 3 2 1 0
Регистър на условните преходи
в
D6
D7
BA
____ Управле-
R/W |ние на сис
---•- темата
VMA
Фиг. 1.1. Микропроцесор
СМ 601
а — разполоЖение на изводите.
6 — означение
в — програмен модул
9
Фиг. 1.2. Микрокомпютър
gBa паралелни интерфейсни адаптера СМ 602;
рапрограмируема постоянна памет (EPROM) с организация
4Кх8 |И|2;
cm^Bina оперативна памет (SRAM) 2К х 8 6116 или 2016;
10
адресен дешифратор 74LS138.
Макар че микрокомпютърът съдърЖа само 8 интегралы и
схеми, той моЖе да се използува с успех в десетки приложения,
например: програмируем електронен часовник, електронен сек-
ретар, за управление на учебни макети и детски играчки, в ра-
ди олюбителскат а практика и др. В тази глава няма да разглеЖ-
даме подробно действието на схемата. Читателят, който про-
чете внимателно цялата книга, ще разбере как работи не само
този, но и много по-слоЖни микрокомпютри. На дадената схема
се виЖдат ясно трите групи шини на микропроцессора и свързва-
нето на останалите интегрални схеми към тях. Очертават се
и следните основни блокове, който съществуват във всеки мик-
роког^пютър:
микропроцесор, тактов генератор и схема за начално уста-
ноВяване
Входно-изходни или периферии устройства (в книгата упот-
ребяваме и двата термина);
адрасен десиифратор, реализиран с ТТЛ интегрални схеми.
През последните години за адресни дешифратори с успех се
използуват интегралните схеми 74НСХХХ и 74НСТХХХ, който
имат същото разполоЖение на изводите като 74ХХХ (Х = 0...9),
но консумират много по-малко енергия, защото се произвеЖдат
по CMOS технология.
Описаният микрокомпютър е от категорията на едноплат-
ковите микрокомпютри, който представляват затворена сис-
тема, неподлеЖаща на разциирение. Въпраки че те също са из-
ползувани в практиката, както ще видим по-нататък, много по-
ценни са микрокомпютрите, който допускат по един или друг
начин разциирение с допълнителни модули, съдърЖащи памет
или/и периферии схеми
1.2.1. Описание на изводите на СМ 601
В публикуваните у нас книги по микропроцесорна техника изво-
дите на СМ 601 са описвани нееднократно. За да не повтаряме
излишно, даваме кратко описание на изводите му, което има
справочен характер, и след това разглеЖдаме основните време-
диаграми на работа на СМ 601. Внимателното им анализиране
и разбиране е залог за успешно проектиране на микрокомпютри
с този микропроцесор.
RESET е вход за начално установяване на микропроцесора
при включВане на захранВащото напреЖение или при повторно
стартиране Ако микропроцесорът открие преход от 0 в 1 на
този вход, той прочита съдърЖанието на последните две клет-
ки от паметта с адреси FFFEH и FFFFH и го зараЖда съответно
в старшие и младшия байт на програмния брояч. флагът I от
регистъра на условните преходи CCR се установява в 1 и трябва
11
да се нулира, ако е необходимо микропроцесорът да моЖе да бъ-
де пракъсВан чрез Входа IRQ. Входът RESET трябба да се за-
дърЖи с ниско ниВо поне 8 пълни тактоби цикъла, след като за-
хранВащото напреЖение Vcc достиане +4,75 V. Ако RESET стане
1 предо полоЖителния фронт на фазата ф2, през следВащия
такт ф1 пърВият ад рас за паметта FFFEH ще се пояби на адрес -
ната шина. Клетката с този адрес трябВа да съдърЖа старшите
В бита на адреса, които ще се зареди В програмния брояч PC.
СледВащата клетка FFFFH трябба да съдърЖа младшите 8 бита
на същия адрас, които се зареЖдат също В програмния брояч PC.
Така образубаното съдърЖание на програмния брояч се нарича
вектор за начално установяване и определя адреса на първата
инструкция, конто ще се изпълни.
Ф1 и Ф2 са Входобе, на които се подаВат двете незастъпба-
щи се фази на синхронизиращия сигнал на микропроцесора, полу-
чаВани от Външен тактоВ генератор. Тези дба Входа не са ТТЛ
събместими.
VMA (Valid Memory Address — валиден адрес за памет-
та) е изход, който. ако е с Високо нибо, показба на периферните
устройства и паметта, че на адрасните шини има Валиден ад-
рес. Сигналът VMA трябба да бъде използуВан за разрешаВане
работата на адресния дешифратор. Изходът е с дбе състояния
и моЖе да упрабляВа един стандартен ТТЛ товар и капацитиВен
тобар до 130 pF.
TSC (Three State Control — управление на третото съ-
стояние) е вход, на който, ако се подаде Високо ниво, микро^
процесорът постаВя адресните изходи АО —А15 и изхода R/W
ВъВ Високоимпедансно състояние, а сигналите ВА и VMA — 6 0.
ТоВа стаба около 270 ns, след като на TSC се подаде 1. Шините
за данни не се Влияят от TSC и за тях има отделен разрешабащ
Вход (DBE). При работа с директен достъп до паметта на Входа
TSC трябба да се подаде Високо ни Во при положителен фронт
на фазата ф1. За прабилна работа В този реЖим ф1 трябва да
се задърЖи В 1, а ф2 — ВО. ТогаВа адресните шини ще бъдат
на разполоЖение на друга интегрална схема (ИС) за директно
адресиране на паметта. Тъй като микропроцесорът е с дина-
мично запомняне на информацията, той моЖе да остане В тоба
състояние не побече от 9,5 ps. В противен случай информация-
та В микропроцесора ще се разруши.
А0ч-А15 (Address Bus — адресно шини) са изходи с три
състояния, на които микропроцесорът избеЖда адреса на па-
метта и Входно-изход ните устройства. Изходите могат да се
натоВарят с един стандартен ТТЛ товар и капацитиВен товар
до 130 pF. Когато шините са ВъВ Високоимпедансно състояние,
това Ви валентно на отворана верига и позволява микропро-
цесо.а^Лда се използуВа В приложения с директен достъп до
памет^Н
12
DO- D7 (Data Bus — шини за данни) са 8 дВупосочни шини,
които се използуват за обмен на данни и инструкции към и от
паметта и периферните схеми. Изходите са с три състояния и
могат да упраВлябат един ТТЛ товар и капацитиВен товар до
130 pF. Към шините АО - А15, D0 D7 и VMA могат да се свърз-
Ват от 7 до 12 NMOS или CMOS входа без допълнителни буфе-
ри.
BA(Bus Available — достъпни шини) е изход, който нор-
мално е с ниско ниво. Като постави ВА в 1, микропроцесорът
показва, че е спрял и че адресната шина е досптьпна. Това ще
стане, ако Входът HALT е 6 0 или ако микропроцесорът е В съ-
стояние на изчакване в резултат от изпълнение на инструкция-
та WAI. В този случай всички изходи с три състояния премина-
Ват ВъВ Високоимпедансно състояние, а останалите изходи — 6
тяхното нормално неактивно ниВо. Микропроцесорът моЖе да
бъде изведен от състоянието на изчакВане чрез немаскируемо
прекъсВане или чрез маскируемо пракъсбане, ако флагът V е 0.
Този изход моЖе да управлява един стандартен ТТЛ товар и ка-
пацитиВен товар до 30 pF.
HALT е вход за спиране работата на м и к ропроцесора. Вхо-
дът HALT е чувствителен към ниско ниво. Ако HALT стане 0,
микропроцесорът спира, след като изпълни текущата инструк-
ция. ВА става 1, VMA — 0, а Всички останали изходи с три съ-
стояния преминават Вов Високоимпедансно състояние. За да се
осигури реЖим на изпълнение на програмата инструкция по
инструкция (стъпков раЖим на изпълнение на програмата), на
входа HALT трябва да се подава високо ниво за един цикъл на
микропроцесора.
R/W (Read/Write — четене/запис) е изход с три състоя-
ния, който е с високо ниВо по време на цикъла на четене (R} и
с ниско ниВо по Време на цикъла на запис (W). Изходът R/W е
с високо ниво и става с ниско само по време на цикъл за запис.
Ако на входа TSC се подаде високо ниво или микропроцесорът е
в реЖим HALT, изходът R/W преминава във високоимпедансно
състояние. Изходът моЖе да бъде натоваран с един стандартен
ТТЛ Вход и капацитиВен товар до 90 pF.
DBE (Data Bus Enable — разрешение за шините за данни)
е вход, който управлява преминаВането на шините за данни на
микропроцесора ВъВ високоимпедансно състояние. Когато на
входа DBE има Високо ниво, се разрешават изходните буфери на
тези шини. В повечето случаи входът DBE моЖе да се свърЖе
към фазата ф2. По време на цикъл на четене буферите на шини-
те за данни се забраняВат вътрешно. Ако е необходимо друга
интегрална схема да управлява шините за данни (например при
директен достъп до паметта), DBE трябва да бъде установен
В 0. Входът DBE е ТТЛ съвместим.
13
IRQ (Interrupt Request — заявка за прекъсВане) e Вход за
маскируема заявка за прекъсВане. Ако на входа IRQ се подаде
ниско ни во, микропроцесорът довършва изпълнението на теку-
щата инструкция и ако маскиращият флаг I в регистъра на ус-
ловните преходи (CCR) е 0, започва изпълнението на поредица-
та от инструкции по обслуЖВане на пракъсването. Ако флагът }
е 1, изпълнението на програмата продълЖава и заявката за пре-
късване от входа IRQ не се приема от микропроцесора, докато
флагът I не се нулира от програмата.
При обслуЖване на заявка за прекъсВане микропроцесорът
запомня Вътрешните си регистри в стека в следния peg: млад-
шия байт на програмния брояч PCL, старю и я байт на програм-
ния брояч РСН, младшия байт на индексния регистър IXL, стар-
шия байт на индексния регистър IXH, акумулатора А (АССА, А),
акумулатора в (АССВ, В) и регистъра на условните преходи
CCR. После микропроцесорът поставя флага 16 1, така че до
завършВане на обслуЖВането на текущата заявка за прекъсВане
не се приемат поВече маскируема заявки за прекъсВане. След то-
ва PC се зареЖда със съдърЖанието на клеткитес адраси FFF8H
и FFF9H, в който се намира началният адрес на програмата за
обслуЖване на маскируемо пракъсбане. ____
За да се разпознае заявка за прекъсВане, входът HALT трябва
да е с Високо ни Во. Вътра 8 микропроцесора на Входа IRQ има
Високоомен резистор, сбързан към Vcc. За да се осъщестВи Жич-
но ИЛИ меЖду няколко източника на заявки за прекъсВане, меЖду
IRQ и УГ, трябва да се свърЖе Външен резистор от 3 kQ.
NMI (Non-Maskable Interrupt — немаскируемо прекъсва-
не) е Вход за немаскируемо пракъсване. При получаВане на отри-
цателен фронт на този Вход микропроцесорът добършба из-
пълнението на текущата инструкция и запомня съдърЖанието
на вътрешните си регистри В стека. Стойността на флага I
от CCR е без значение. Програмният брояч се зараЖда със съ-
дърЖанието на клетките от паметта с адреси FFFCH и FFFDH.
Изводите IRQ и NMI са ВходоВе за апаратни прекъсбания,
който се проберяват по Време на фазата ф2. При открибане на
заявка за прекъсВане програмата за обслуЖване на прекъсбания-
та започва през пърВата фаза Ф1, която е след текущата инст-
рукция. Заявките за прекъсВане, подаВани на тези ВходоВе, мо-
гат да бъдат асинхронна по отношение на фазите Ф1 и ф2.
Програмата, която обработва пракъсванията, обикновено за-
вършва с инструкцията RTI.
На извода Vcc се подава полоЖителният полюс на захранва-
щия токоизточник с напреЖение +5V+5%, а избодът GND се
свързва към общия проводник (масата).
В табл. 1.1 са обобщени всички управляващи сигнали на
СМ 6‘А
14
Таблица 1.1
Обобщение на управлявещите сигналу на микропроцесор СМ 601
Означения Вход/ изход Ниско ново Високо ново (логическа 0) (логическа 1)
HALT вход спира работата на мик- микропроцесорът извли- ропроцесора; адресни- ча и изпълняВа инструк- те шини_шините за дан- циите от паметта ни и R/W са във ВИС, VMA=0,BA = 1
вход има заявка за маскируе- няма заявка за маскируе- мо прекъсВане мо прекъсВане
УМА изход информацията на адрес- информацията на едрес- ните шини е невалидна ните шини е валидна
NMT вход има заявка за немаски- няма заявка за немаски- руемо прекъеване руемо пракъеване
ВА изход адрес ни те шини, шините микропроцесорът е за данни и R/W не са до- спрял; буферите с 3 съ- стъпни за друга ИС стояния са във ВИС и ед- (контролер за ДДП) ресните шини. шините за данни и r/w са на раз- полоЖення «-а друга ИС
RESET вход спира работата на мик- при полоЖителния ропроцесора * фронт микропроцесо- рът прочите вектора за начално установяване
TSC вход адресните шини и R/W адресните шини и r/w са не са във ВИС във ВИС
DBE вход изходните буфери на изходните буфери на шините за данни са във шините за данни не са ВИС във ВИС
R/W изход микропроцесорът запис- микропроцесорът чете Be данни в паметта или данни от паметта или в периферна ИС от периферия ИС
ЗабелеЖки: ВИС — Високоимпедансно (изключено, трето) състояние;
ИС — интегрална схема;
ДДП — директен достъп до паметта.
1.2.2. Видове прекъсвания на СМ 601
Микропроцесорът СМ 601 има два вида апаратни и едно про-
грамме прекъсВане. Апаратните прекъсбания се реализират чрез
Входовете IRQ и NMI на микропроцесора. Програмното прекъс-
ване се реализира с инструкцията SWI. И при трите пракъева-
15
ния микропроцесорът прекратяба изпъднението на програмата,
записба съдърЖанието на Вътрешните си регистры 6 стека, из-
Влича съдърЖанието на дбе определены клетки от паметта и го
зареЖда В програмния брояч. ТоВа нобо съдърЖание на PC нари-
чаме векторен адрес. Той определи адреса на пърбата инструк-
ция, която се изпълняба В отгоВор на пракъсВането. В табл. 1.2
са дадени Векторните адреси, а на фиг. 1.3 е показано подреЖда-
нето на регистрите В стека при приемане на прекъсВане и поло-
жен ието на указателя на стека.
Таблица 1.2
Векторы на прекъсванията на микропроцессора СМ 601
Векторен адрес
адрес на клетката, съдър- едрес на клетката, съдър- Наименование на пре-
>каща старшия байт на ад- Ясаща млады ия байт на ед- късвенето
реса на пърВата инструк- реса на първата инструк-
ция ция
FFFEH FFFFH RESET — повторно
стартиране (начално
установявене)
FFFCH FFFDH NMI — немаскируемо
прекъсВене
FFFAH FFFBH SWI — програмно пра-
късване
FFFBH FFF9H [RQ — маскируемо прекъс-:-
Ване
ЗаслуЖаВа да се отбелеЖи изпълнението на инструкцията
WAI. След като срещне тази инструкция, микропроцесорът за-
писВа съдърЖанието нд Всичките си регистры В стека по указа-
ния peg и след тоВа започба да чака заявка за прекъсВане от Вхо-
доВете IRQ или NMI. След като се получи заявка за прекъсВане,
СМ 601 извлича Вектора на прекъсването, зареЖда го В про-
грамния брояч и започВа да изпълняба програмата, започваща от
този адрес, без да записба отново вътрешните си регистры в
стека. ЗабелеЖете, че в стека се записват всички регистры от
програмния модел с изключение на указателя на стека SP.
16
Стекът преди приемане Стекът след приемане
на заявката за прекъсване на заявката за прекъсване
Фиг. 1.3. Запомняне на вътрешните регистры на СМ 601 при обработка на
прекъсванията IRC, NMI и SWI
1.2.3. Тактоби генератора за СМ 601
В издадената у нас литература за СМ 601 има публикувани мно-
гобройни схеми на тактоВи генератора за него. Пред проектан-
та на микрокомпютри със СМ 601 има дба пътя — да използува
фабрично произведе ния тактов генератор 6875 или да реализи-
ра тактовая генератор с ТТЛ интегрални схеми с ниска степей
на интеграция. Второто решение има след ните два сыцестбени
недостатъка:
1. ТактоВ генератор, изпълняВащ Всички функции на 6875 и
реализиран с ТТЛ интегрални схеми от серията 74ХХХ, изискВа
повече от 4 ТТЛ интегрални схеми с ниска степен на интегра-
ция и заема много място на платката.
2. Макар че В поВечето случаи заработВа Вед нага, тактобият
генератор изискВа Внимателна проверка, дали удовлетборява
2 Направете сами микрокомпютър
17
Фиг. 1.4. Врамедиаграма на фазите ф1 и Ф2 на СМ 601
във всички случаи изискванията на микропроцесора към получа-
ваните тактоби импулси. Ако тактоВият генератор трябва да
осигурява и работа с динамична памет и с контролер за дирек-
тен достъп до паметта, това още повече услоЖнява настройка-
та на генератора.
Минималната работна честота на СМ 601 е 100 kHz, а мак-
сималната — 1 MHz. СМ 601 е динамична схема и затова има
ограничение на минималната работна честота. Тактовите им-
пулси са необходими за опресняване (възстаноВяване) на инфор-
мацията в динамичните регистри на микропроцесора. Макси-
малното Браме меЖду два прехода на тактовите импулси е око-
ло 9,5 ps. Наличието на минимална тактова честота има опре-
делени недостатъци. Например СМ 601 не моЖе да изпълнява
програмата в стъпков реЖим просто като му се спират та к то -
Вите согнали. Както ще разберем по-нататък, поради същото
ограничение със СМ 601 се изграЖдат много трудно мултимик-
ропроцесорни системи.
Микропроцесорът СМ 601 изисква две външно генерирани
незастъпващи се тактови (синхрон изиращи) последователнос-
ти, които да се подадат на неговите входоВе Ф1 и Ф2. Самите
тактоВе също се означават с ф1 и Ф2. На фиг. 1.4 е показана
Врем ед иагра мата на двете фази ф1 и Ф2, а В табл. 1.3 са дадени
най-ваЖните параметри. В табл. 1.4 са дадени означенията, из-
ползувани при Врамедиаграмите в книгата. фазата Ф1 не моЖе
да се получи чраз пряко инвертиране на фазата Ф2 и обратно.
Двете фази никога не трябва да бъдат одновременно въВ Високо
ни Во и затова при проектирането на тактовите генератори се
вземат специални мерки фазите да не се застъпват.
Вхчл^ете Ф1 и Ф2 не са ТТЛ съвместими. Най-Високото ни-
Во на ^Ьческата 0 трябва да е по-ниско от 0,4 V. За ТТЛ схе-
мите ЖВса ниво е 0,8 V. Минималното гарантирано ниВо за ло-
18
Таблица 1.3
Най-ВаЯсните параметры на фазите Ф1 и Ф2 на СМ 601 и 6800, снети
при Vcc=4-5 V и Ves^OV
Означение Параметър минимал Границы .на максимална
•«W продълЯсителност на тактовия ци- 1,0 gs къл 10,0 рэ
tpwH продълЯсителност на една фаза 400 ns 9500 ns
tut обща продълЯсителност на високото 900 ns ниво на Ф1 и Ф2 —
t,.tf продълЯсителност на полоЯсителни- — те и отрицателните фронтове 100 ns
td враме за разделяне на двете фази 0 9Ю0 ns
V,hc Зходно високо ни Во Vcc-0,6 V (4,4 V) Vcc + 0,3 V (5.3 V)
V|LC входно ниско ниво Vss_0.3 V (-0.3 V) Vss+ОД V (0,4 V)
in входен утечен ток 100 pA
Cin Входен капацитет (Vin — 0,Та = 25°С, F = 1 MHz) на Ф1 и Ф2 70 pF
Таблица 1.4
Означения, иэполэувани при времедиаграмите в книгата
Означение на времедиагра- Значение
мите ___________________________________________
Сходен сигнал изходен сигнал
__________ сигналът трябве да бъ- сигналът е с устаноВе-
дв с устеноВено Високо но Високо или ниско ни-
—-------- или ниско ниво Во
Ш -
моЯсе да се променя от променя се от високо
Високо към ниско ново към ниско ниВо
моЯсе да се променя от променя се от ниско
ниско към високо ниво към Високо ниво
нивото е без значение; състоянието не е опре-
позволени са Всички делено
промени
изходът преминава във
високоимпедансно съ-
стояние
19
гическата 1 трябВа да бъде 4,4 V, докато за ТТЛ схемите е само
2 V. ОсВен тобе дори и при по-нобите модификации на СМ 601
и 6800 тактоВите ВходоВе представляВат значителен капаци-
тиВен тоВар. Входът Ф1 моЖе да има Входен капацитет до
35 pF, а Входът Ф2 — до 70 pF
Emo защо управляването на ВходоВете с маломощно ТТЛ из-
ходи (например на 74L04) не Ви наги дава добри резултати, до-
ри когато меЖду изхода и захранбащото напреЖение Vcc се Вклю-
чи резистор за поВишаВане на нибото на логическата 1.
Тактовият цикъл на СМ 601 моЖе да се раздели условно на
три части:
1 Началният период започВа от началото на фаза ф1, про-
дълЖава до около средата на същата фаза и се използува от
микропроцесора да генерира Вътрешно сигналите АО -г А15, R/W
и VMA.
2. Вторият период продълЖаВа до края на фазата Ф1 и об-
хваща малка част от началото на фазата Ф2. През този период
сигналите А0-А15, R/Wu VMA стаВат Валидни (стабилни) из-
Вън микропроцесора През този период няма Валидно данни на
шините за данни.
3. Третият период обхВаща цялата остаВаща част от цикъ-
ла. През него на шините за данни на системата има Валидни
данни
От практическа гледна точка е по-просто да се каЖе, че
СМ 601 използуба шините на системата само през Време на фа-
зата Ф2. Тази особеност на СМ 601 даВа ВъзмоЖност да се на-
гради проста двупроцесорна система с обща па мет, В която
Всеки от дВата микропроцесора работи Върху общата памет
само през , негоВата" половина на тактовия период.
Тактовият генератор 6875 е най-слоЖният и с най-големи
ВъзмоЖности от всички произВеЖдани тактови генератори за
микропроцесорите 6800 и СМ 601. Той се произвеЖда в корпус
с 16 извода и ако е свързан правилно В схемата, заработва вед-
нага, без да се нуЖдае от допълнителна настройка. Той генерира
и сигнал за начално устаноВяВане при ВключВане на захранВащо-
то напреЖение и синхронизира сигналите за заявка за директен
достъп до паметта DMA/REF REQ и сигнала за готовност на
паметта MR. Използуването на 6875 облекчава и проектиране-
то на систем и с динамична памет. РазполоЖението на изводи-
те на 6875 и сВързването му със СМ 601 е показано на фиг. 1.5.
Изводите XI и Х2 на 6875 са свързани с вътрешния тактов
генератор. Към тези изводи моЖе да се включва кВарцов крис-
тал, RC или LC група. Най-често към тези два извода се свързва
кварцов кристал. Ако е необходимо работата на СМ 601 да се
синхро^к.ра с външен тактов генератор, неговите и*-пулей
трябв^Все подадат на входа EXTIN и 6 този случай към изво-
дите Х2 не се евързват ВремезадаВащи елементи.
20
Vcc‘
МРЦФ1
RESET OUTPUT
МРЦФ2_____
POWER ON RESET*"
DMA/REF GRANT
DMA/REF REQUEST
MEMORY CLOCK
4MHzD
o±2,koil
-f |—- xi BUSC2
------— X2 6875
------— EXT IN
07____
16 У<
E (Ф2>
GND
08T~0-47^
МРС1Ф1
Към/от
паметта
От/към
контролера
за дирекл ен
достъп
^4xF0
— 2 х F0
09
— MEMORYCLOCK ,
06 por
—MH
^2 DMA REQ ___
.. RESET
— DMA GNT OUTPUT
МРСФ2 J
0" 30
15
13
12
1-5- 22ц
7406
CM 601
Ф1
Ф2
DBE
TSC
RESET
RESET
6
Фие 1.5. Тактов генератор 6875
a — разполоЛение на изводите,
б — сбързване сьс СМ 601
На изводите 4х F0 и 2 х F0 са изведено тактови последо-
вателности с ТТЛ ниво и с коефициент на запълване около 0,5,
който са съответно с 4 и 2 пъти по-высока честота от работ
21
нагла честота на микропроцессора. Честотата на използувания
кВарцоВ кристал трябва да е 4 пъти по-Висока от работната
честота на микропроцесора,
MPUOI и MPUO2 са изходите за двете незастъпващи се
тактоВи поредици Ф1 и Ф2 за микропроцессора. Изходите осигу-
ряВат необходимите ниВа за работа на микропроцесора. МеЖду
тези дВа изхода и ВходоВете Ф1 и Ф2 на микропроцесора моЖе
да се налоЖи да се сбърЖат резистори със стойности до 30 П,
който да намалят отскоците на тактоВите импулси.
В USO2 е изход ВъВ фаза с Ф2, на който се извеЖда систем-
ният синхронизиращ сигнал, означабан с Е (Enable). Този изход е
с Висока тоВароспособност и осигуряВа -10 mA при 2,4 V и
48 mA при 0,5 V.
MEMORY CLOCK е тактов сигнал ВъВ фаза с Ф2, който не
се спира по Време на потвърЖдение на заявка от контролера за
директен достъп или на заявка за опресняване на динамичната
памет. В тези два случая фаза Ф2 за микропроцесора се спира
в ниско нибо.
MEMORY READY (MR) е вход, на който се подава сигнал за
готовност. Когато сигналът на този вход е с Високо ново, това
показва, че адресираната памет или периферна схема е изпълни-
ла получената команда за четене или запис. Ако входът MR ста-
не 0, изходът МРЬф2 остаВа във високо ново, а МРиф1 — в
ниско ниво, т. е. двете фази на микропроцесора спират, докато
адресираната по-бавна памет или периферна схема заВърши по-
лучената команда. Сигналът, подаден на входа MR, моЖе да е
асинхронен по отношение на фазите на микропроцесора. В так-
товия генератор той се стробира при отрицателния фронт на
сигнала 2х F0. За да се разпознае преход от високо към ниско
ни Во на Входа MR, той трябва да се получи най-малко 55 ns пре-
ди отрицателния фронт на 2 х F0. Тъй като отрицателният
фронт на 2xF0 е около 35 ns предо полоЖителния фронт на
ви5ф2, получава се, че на входа MR трябва да се подаде ниско
ниВо поне 90 ns пради полоЖителния фронт на Ф2, която тряб-
Ва да се спре. За да се спре фазата Ф2 само за половин тактов
цикъл на микропроцесора, входът MR трябва да се върне Във
Високо ниво най-късно 75 ns предо отрицателноя фронт на
следващоя положителен омпулс на 2xF0.
На фиг. 1.6 е дадена Времедиаграмата на изходните тактово
импулси на 6675. Стойностите на параметрите, дадени на фи-
гурата, са типични.
На фиг. 1.7 е дадена времедиаграмата, която показва рабо-
тата на входа за готовност на паметта MR на 6875.
Сигналът MR се получава от адресния дешифратор, като
меЖду ям^тоВия генератор 6875 и адресния дешифратор се
Включв^времезакъснителни и синхрон из иращи схеми. Една от
най-пр<Ж^,те схеми на сВързване е дадена на фиг. 1.8. Когато
22
Фиг. 1.8. УдълЯсаВане на фазата Ф2 с половин тактов цикъл чрез Входа MR
микропроцесорът адресира паметта, сигналът MCS става 1 и
освобоЖдава входа за установяване в 1 на тригера 74LS74. На
тактовия вход на тригера през двуходов логически елемент
74LSO8 са подадени тактоВите импулси 4 х F0 и 2 х F0. ПолоЖи-
телният фронт на получаваните след 74LS08 импулси стробира
в тригера текущото състояние на Е (BUS02). Изходът Q на
тригера е свързан с входа MR на 6875. Тази схема удълЖава фа-
зата ф2 с половин цикъл, т. е. с 500 ns при работна честота на
микропроцесора 1 MHz.________ _____________________
Входът DMA/REF REQUEST (съкратено DMA REQ) и из-
ходът DMA/REF GRANT (съкратено DMA GNT) се използу-
ват при работа с контролер за директен достъп до паметта и
с динамична памет. _________
Сигналът, подаден на входа DMA REQ, е с активно ниско ни во
и се синхронизира вътрешно с полоЖителния фронт на 2 х F0.
Ниското ниво на входа DMA REQ трябва да се получи поне 65 ns
преди полоЖителния фронт на 2* F0 и да сезадърЖи поне 10 ns
след Hg^. След като се възприеме ниското ниво, фазите Ф1 и
Ф2 за^Ькропроцесора се спират, като Ф1 остава във високо
ниво, — В ниско. Фазите се задърЖат, докато DMA REQ не
се Върйё’Еъв Високо ниво. За да започне нормалното генериране
24
на фазите ф1 и Ф2, DMA REQ трябва да стане с високо нибо
поне 75 ns предо полоЖителния фронт на 2 х F0.
Изходът DMA GNT е нормално б ниско нибо. Той стаба бъб
бисоко нибо само когато 6875 бъзприеме ниското нибо на входа
DMA REQ и спре фазите Ф1 и Ф2. ______
ТактоВият генератор 6875 моЖе да генерира сигнала RESET
за начално устанобябане на микропроцесора и на цялата систе-
ма. МеЖду Входа POWER ON RESET (съкратено POR) и маса се
сбързба кондензатор от 1 до 22 pF. Вътре б 6875 има включен
резистор от около 50 kQ меЖду този вход и Vcc. Осбен тоба б
тактовия генератор е Вграден и тригер на Шмит, кой то осигу-
ряба ростатъчно стръмен фронт на изходния сигнал RESET. Из-
ходът RESET моЖе да се сбърЖе директно към входобете, оз-
начени с RESET или RES на микропроцесора СМ 601 и перифер-
ии те схем и.
Изходите 4 х F0, 2 х F0, MEMORY CLOCK и DMA GNT осигуря-
Ват до —500 рА при бисоко ниво и до 16 рА при ниско нибо и са
ТТА съвместими.
При проектиране на печатните платки разстоянието меЖду
6875 и СМ 601 трябва да бъде минимално (препоръчва се да не
е по-голямо от 5 ст).
Да се бърнем отнобо към схемата на фиг. 1.5. Има три си-
туации, когато микрокомпютърът трябва да се поставя в на-
чално положение: при бключване на захранващото напреЖение
Vcc, при натискане на бутон (ръчно начално устанобяВане) и чрез
външен сигнал. Схемата от фиг. 1.5 предостабя и трите бъз-
моЖности. 6875 осигуряба генерирането на сигнала RESET при
бключбането на захранващото напреЖение, а тригерът, съста-
Вен от 74LS00 — при натискане на бутона. Осбен тоба сигна-
лът RESET е буфериран с инвертор с отворен колектор и моЖе
да се управляВа и от друга схема с отворен колектор.
Същестбубат няколко бъзмоЖности за управление на входа
DBE на СМ 601. Този вход разрешаба по бреме на цикъл за запис
изходните буфери на шините за данни DO- D7 на микропроцесо-
ра. При цикъл за четене тези буфери се забраняват автоматич-
но от микропроцесора. Входът DBE моЖе да се използуба за ос-
вобоЖдаване на шините за данни на микропроцесора за работа
с контролер за директен достъп. Когато DBE е с бисоко нибо,
буферите на шините за данни са разрешени, а когато е с ниско —
те са забранени. Обаче бходът DBE не моЖе да се сбърЖе по-
стоянно към Високо ниво, защото СМ 601 изискба този вход да
бъде с ниско нибо поне 150 ns по браме на фазата Ф1. Много
често бходът DBE се сбързба към изходите МРиф2 или Ви5Ф2
на 6875. И дбете решения са правилни, като Второто осигуряба
малко по-дълго задърЖане на данните бърху шините D0— 07след
отрицателния фронт на фазата Ф2 по бреме на цикъл за запис.
25
Фив. 1.9. Времедиаграма на цикъл за запис. при който Входът DBE е сВързан с
Входа Ф2 на СМ 601
На фиг. 1.9 е дадена бремедиаграмата на цикъл за запис, 6
случай че Входът DBE се сВърЖе с Входа Ф2 на СМ 601. Работ-
на та честота на микропроцесора е 1 JVIHz. От Времедиаграма-
та се Вшкда, че сигналите А0-^А15, R/W и VMA се устаноВяВат
около 270 ns след началото на цикъла; данните, които се запис-
Ват, могат да закъснеят до 725 ns след началото на цикъла и
до 225 ns след началото на фазата Ф2. ОсВен тоВа данните се
задърЖат Валидни поне 10 ns след заВършВането на фазата Ф2
или на шините D0-D7 има Валидни данни само около 285 ns.
Тази Времедиаграма удоВлетВоряВа изискВанията на побечето
памети и периферии схеми, които се използуВат със СМ 601.
Има сл1^вн. когато е необходимо данните за системата да ста-
нат В^Ани по-рано В цикъла и да се задърЖат по-дълго след
отрицИвлния фронт на Ф2. В тези дВа случая Входът DBE не се
сВързВа директно към фазата ф2 а към схема, коя то осигуряВа
26
необходима ma Времедиаграма на работа. „Изтеглянето" на
предния фронт на DBE така, както е показано на фиг. 1.10, моЯсе
да стане например с чакащ мултиВибратор, който се задейст-
буба от полоЖителния фронт на Ф1, отмерба минимално разре-
шеното Време на ниско ниво от 150 ns и до края на цикъла по-
даба високо ниво на входа DBE. По този начин данните са валид-
ни на шините на системата около 600^-625 ns. Добър ефект се
получава и от схема, управлявана от тактовите импулси ф1,
4х F0 и 2* F0, която В продълЯсение на 250 ns от началото на
фазата Ф1 поддърЯса ниско ни Во на Входа DBE и след това уста-
новява високо ниво.
По-често срещаният случай е, когато микропроцесорът
трябва да задърЖи на шините валидни данни повече от 10 ns
след отрицателния фронт на Ф2. На фиг. 1.11 е дадена една от
най- простите схем и, която осигурява задърЯсане на задния
фронт на DBE спрямо Ф2. Като се има предвид, че максимално-
то закъснение на 74LS00 е около 15 ns, а типичното — 9,5 ns,
получава се, че максималното закъснение TS спрямо отрицател-
ния фронт на Ф2 е ВО ns, а типичното — 38 ns. Това закъснение
в повечето случаи е задоволително. Ако трябва да се увеличи
1000 ns
Ф1 □ Ф2 . АО^- А15,
_ / \
max 270 ns min 30 ns
R/W VMA к
DBE D0< D7 min 15 1 )ns min 10 ns
® 150 п с max 225 ns
«s 600 ns
Фиг. 1.10. Времедиаграма на цикъл за запис, при която предният фронт на DBE
е „изтеглен" максимално напред
27
още, пш^лавя се кондензаторьт С, като негоВата стой ноет се
nog6u^Li опытен път.
Сл^^Ито разгледахме подробно цикъла за запис на СМ 601,
да раз^^аме и цикъла за четене (фиг. 1 Т2). Сигналите R/W,
28
Цикъл за четене
Фиг 1.12 Времедиаграма на цикъл за четене
29
Фиг. 1.13. ДВупроцесорна система със СМ 601 и с 8 Кбайта обща SRAM
VMA и - A15 cmaBam Валидни най-късно 270 ns след началото
на цик^Впри тактоВа честота 1 MHz СМ 601 изискВа памет-
та и пВверните схеми да имат Време за достъп по-малко от
530 ns. За да прочете микропроцесорът праВилно данните, те
30
трябва да бъдат Валидно поне 100 ns предо отрицателния
фронт на Ф2 о да останат Валидно най-малко 10 ns след него.
Согналоте VMA, R/W о А0^А15 остабат валидно поне 30 ns
след края на фазата Ф2.
1.2.4. ДВупроцесорна система със СМ 601
Както разбрахме, ако входът DBE не се отличава същестВено
от фазата Ф2, микропроцесорът озползува шините за данно на
системата само по време на фазата Ф2. Това дава възмоЖност
да се построо проста двупроцесорна состема с обща памет
(фог. 1.13). ДВата микропроцесора омат общ тактов генера-
тор о работят в противофаза. Мултоплексороте 74LS157 пре-
В ключ ват адресоте АО - А12, согнала за разрешеное на паметта
СЁ о командоте (согналоте за управленое) за четене о запое RD
о WR на едония ило на другоя микропроцесор, така че всеко от
двата микропроцесора да ома достъп до паметта по време на
неговата фаза Ф2. ПреВключването на мултоплексороте моЖе
да се извършва както от Ф1, така о от Ф2 на 6875, стога да е
в праВилна посока о да са изпълнени озоскваноята на паметта
за стаболност на данните поне 5 ns след края на командата за
запое о изискВането на СМ 601 данноте да се задърЖат поне
10 ns след края на Ф2 про цокъл за четене. В образуВането на
согналоте СЕ на 74LS245 трябва да участвуВа о фазата Ф2 на
съответноя микропроцесор.
1.3. МИКРОПРОЦЕСОР 6502
Мокропроцесорът 6502 се озползуВа в най-популярните у нас
персонално мокрокомпютро Правец-82, ИМКО-2, ПраВец-8М,
Правец-8Е о в нашоя първо домашен компютър Г1равец-8Д. В
книга 4 от поредоцата „Микропроцесорът — сърцето на мик-
рокомпютъра" разгледахме микропроцесора 6502, като
обърнахме по-голямо внимание на програмирането на машинен
и асемблерен език. В тази книга разглеЖдаме подробно апарат-
ната част на 6502 и посочваме разликите и приликите меЖду
него и СМ 601.
На фиг. 1.14 са дадени разполоЖението на изводите, означе-
нието, което използуваме, и програмният модел на 6502. Рабо-
тата с 6502 предлага четири сыцествени предимства в сравне-
ние със СМ 601:
1. Тактовият генератор на 6502 е много по-прост от так-
товия генератор на СМ 601.
2. 6502 има извод SYNC, на който излиза положителен им
пуле по време на цикъл за изВличане на код на инструкциям
31
yss 01
RDY 02
40 RES
39 O2(0UT
Усс
ФКОУТЮЗ
38 S.O.
Захраи-
ване
GNP
Усс
АО
А1
IRQ 04
N.C. 05
NMI 06
37 OOfIN)
Vss
А2
АЗ,
SYNC 07
Усс 08
36 N.C.
35 N С
34 R/W
Готов- RDY
ноет
АО 09
33 DO,
32 D1.
Установи- 8-0.
ване на V
А4,
А5,
А6,
А7
,А1 10
А2 11
6502
АЗ 12
А4 13
А5 14
,А6 15
31 Р2,
30 D3,
29 D4,
28 D5,
27 рб.
26 D7
Входовег—
за пре-J
къеване]
IRQ
Тактов г ФОНЫ)
вход 1 *
А7 16
25 А15
Ж
Л9,
А10
А12,
А13
А15
Шиниза
адреси
А8 17
А9 18
,А10 19
All 20
24 А14 .
23 А13.
22 Д12,
21 Vss
6502
6502
Начално RES
установи- *
DO
DI
,D2.
,03,
D4
D5
,Р6,
D7
Шиниза
’ данни
7________________о
| А —Акумулатор J
7____________ 0
[Х-Индекеен регистър]
7 ___________О
|У-Индексен регистър |
6 7______________ О
15________________С_
|о ООО 000 1 ]s — Указател на стека]
15________________87 О
Г Ж I гсь |
7 6 5 4 3 2 1 0
р |к|у| 11в|р| I |z|c|
Регистър на сьстоянието~^ ——
R/W
Ф1
(OUTh
ГГактови
г ИЗХОДИ
SYNC Иэвлича-
----“"иена
код иа
инструк-
цията
б
Фие. 1.14
6502
а — разполоЖение на изводите,
б — ©значение;
6 — програмен модел
Mukponpouecop
32
3. При иикъл за запис 6502 задърЯса стабилни данните на из-
ходите си D0-D7 поне 60 ns след отрицателния фронт на фа-
зата Ф2
4. 6502 бе произВеЖда и по CMOS технология с означението
65С02 и 6 този Вариант консумира няколко пъти по-малко мощ-
ност от СМ 601.
3 НапраВете сами микрокомпютър
33
Микропроцесорът 6502 има два недостатъка 6 сравнение със
СМ 601, конто тряббе да се Вземат под Внимание при работа
с него:
1. 6502 няма изход за Валиден адрес на паметта и затоВа не
е Желателно В ед на и съща страница от адресното пространст-
во да се разполагат програмата и адресите на периферии уст-
ройства. %
2. 6502 не моЖе да се спора по Време на цикъл за запис.
Тези два недостатъка са отстранено про 6502, произбеЖдан
по CMOS технологоя.
На фог. 1.15 е дадена подробна блокоВа схема на микроком-
пютър с 6502. Схемата ВключВа тактов генератор на 1 MHz с
ТТЛ интегрални схеми, микропроцесор 6502, два паралелни ин-
терфейсни адаптера СМ 602, репрограмируема постоянна па-
мет EPRDM 2732, статична оперативна памет 6116/2016 и ад-
ресен дешифратор 74LS42. СраВнете тази схема със схемата на
микрокомпютъра със СМ 601, показана на фиг. 1.2. Разликите
са само 6 тактоВия генератор и микропроцесора. Останалите
части на дбата микрокомпютъра са практически еднакВи.
Предназначението и дейстбието на изводите на 6502 са опи-
сани подробно 6 книга 4 от поредицата „Микропроцесорът —
сърцето на микрокомпютъра", стр. 7в.
1.3.1. Електрически параметры на 6502
В табл. 1.5 са дадени някои от по-ваЖните електрически пара-
метри на 6502. Те се отнасят за микропроцесорите, произбеЖ-
дан и по NM0S технология с работна честота 1,2 или 3 MHz,
Таблица 1.5
По-ваЖни електрически параметра на 6502
Параметър Означение Стойност Единица минимална максимелна
Входно напряжение на ло- гическата 1 (Високо ни- Ущ Во) +2 Vcc V
Входно напреЖение на ло- у гическата 0 (ниско ниВо) ,L -0.3 +0.8 V
Входен ток на ВходоВете RDY и S. О. при Vih = 0 V и l|L Vcc=5,25 V цА -10 300
Bxoge^Vi на Всич ки ВхцИр' без RDY Iin и S. ОЧЧГ 2.5 |»А
34
ПродълЖение на табл. 1 5
Входен ток на ФО(1М) IlNCO - 1.0 ya
Входен ток на DO - D7 при Високоимпедансно състояние Itst - ±10 pA
Изходно напреЛе- ние на логическа- та 1 на D0 _D7. А0 А15, R/W и SYNC при изходен ток — 100 рА и Vcc=4.75 V Vqh + 2,4 Vcc V
Изходно напреЖение на логи ческа та 0 на DO — D7, АО А15, R/W и SYNC при изходен ток 1,6 mA и Vcc = 4 75 V Vol - 0,4 V
РазсейВана мошност при Vec=5,25 V Pd — 700 mW
Входен капацитет: RES Ш. RDY, ПЩ S. О., DBE и D0-D7 C|N - 10 15 pF pF
Изходен капацитет на А0-А15, R/W и SYNC Cout - 12 pF
Входен капацитет на <t)O(IN) C(D0(IN) - 15 pF
които се означаВат съотВетно с 6502, 6502А и 6502В. По-ната-
птьк В книгата разглеЖдаме работата на 6502 с работна место
та 1 MHz, тъи като тоВа е най-често използуВаният микропро-
цесор.
1.3.2. Времедиаграма и параметры на сигналите
ФО (IN). Ф1 (OUT) и Ф2 (OUT)
Сигурно сте забелязали В табл. 1.5, че ВходъгГ) ФО (IN), на който
се подаВа синхрон из и ращият сигнал на 6502, е ТТЛ съВместим
и че негоВият максимален Входен капацитет е само 15 pF. ТоВа
позВоляВа Входът ФО (IN) да се упраВляВа директно от изхода
на ТТЛ или LSTTA интегрална схема. На фиг. 1 16 е дадена Време-
диаграмата на сигналите ФО(!М), Ф1 (OUT) и Ф2(ОЬТ) и схема
на тактоВ генератор за 6502. В табл. 1.6 са дадени по ВаЖните
параметра на тези сигналу. Параметрите се отнасят за мик
35
Таблица 1.6
ПоваЯсни параметра на фаз и те Ф1 и Ф2 на 6602 Стойност, ns
Параметър Означение минимална максимална
ПродълЯсителност на тактовая цикъл Тсус 1000 25000
ПродълЯсителност на ниското ниВо на Т ФО2 1ф0 480 —
ПродьлЖителност на Високото ниВо Т на Ф02 'нф0 460 —
Закъснение на полоЯсителния фронт Т на ф1 спрямо отрицателния на ФО4 014 10 70
Закъснение на отрицателния фронт _ на Ф2 спрямо отрицателния на ФО4 °2- 5 65
Закъснение на отрицателния фронт Т на Ф1 спрямо полоЯсителния на ФО4 01 ~ 5 65
Закъснение на полоЯсителния фронт Т на Ф2 спрямо полоЯсителния на Ф0 02+ 15 75
ПродълЯсителност на полоЯсителния и - отрицателния фронт на ФО1 нф0 Трфо 0 30 0 30
ПродълЯсителност на фазата — ф1(ОиТ) >pwh<Di TL0O-2O Т|_Ф0
ПродълЯсителност на фазата Т ф2(ОиТ) 'pwH<D2 1*100-40 Т|_ф0-10
Закъснение меЯсду фазите Ф1 и Ф2 Тр 5
ПродълЯсителност на фронтобете на Т — ф1 ц Ф21 3 Tr' Tf — 25
ЗабелеЖки
1 . Измерена при 0,4 V и 2,4 V.
2 Измерена при 1,5 V.
3 . Измерена при 1 стандартен ТТЛ тоВер и 30 pF.
4 Измерена при тобар 100 pF.
ропроцесорите SY6502, произбеЖдани от формата SYNERTEK.
Тоба са микропроцесорите, който се използубат 6 побечето
персоналии микрокомпютри. Параметрите на 6502, произбеЖ-
дани от други фирми, например Rockwell не се различабат съ-
щестВено от дадените б таблицата.
Объонете Внимание, че минималната работна честота на
SY6^Be 25 kHz. При 6502 на Rockwell тя е 100 kHz. В случая
ВаЖйИтоба, че 6502, произВеЖдан по NMOS технология, както
и СМ 601 са динамично схеми, чоото тактобо омпулсо не могат
да се спорат за проозВолно дълго време.
36
Фиг. 1.16. Времедиаграма на сигналите ФО (IN), ф1 (OUT) и Ф2 (OUT) и так-
тов генератор за 6502
1.3.3. Цикли за четене и запис на 6502
Въпреки че циклите за четене и запис на 6502 са сходни с анало-
гичните цикли на СМ 601, съществубат и някои баЖни различия,
поради който трябба да се разглеЖдат поотделно. На фиг. 1.17
е дадена бремедиаграмата на цикъл за четене, на фиг. 1.18 — на
цикъл за запис, а б табл. 1.7 са дадени динамичните параметри
на двата цикъла. Цикълът за четене, чиято времедиаграма е по-
казана на фиг. 1.7, е всъщност цикъл за четене на код на инст-
рукция. Този тип цикъл за четене се отличаба от другите по
тоба, че сигналът SYNC е бъб бисоко ново, докато 6502 не про-
чете кода на инструкцията. При останалите цикли за четене
сигналът SYNC е В ниско ниво. Цикълът за четене моЖе да се
УдълЖаба, като на входа RDY се подаде ниско ниво. Сигналът на
37
Фиг. 1.17. Времедиаграма на цикъл за четене на код на инструкция на 6502
този Вход не трябба да се променя през интервала отбелязан
с TRS, т. е. сигналът, подаВан на Входа RDY, трябба да се синхро
HU3uj^fco подходящ начин с фазите Ф1 или Ф2, така че да се
прог^И само по Време на фазата Ф1. При тактоВа честота
1 Mf^^502 изискВа паметта и периферните схеми да имат
Време за достъп, не по-голямо от 650 ns. За да прочете микро
ЗВ
Таблица 1.7
Параметра иа циклите за четене и запис на 6502
Параметър Означение Стойност, ns
минимална максимална
Общи параметра
Закъснение на устаноВяването на R/W 225
след отрицателния фронт на Ф1 ЗадърЖане на R/W след отрицаталния Trws —
фронт иа Ф2 Закъснение на устаноВяването на Trwh 30 —
АО—А15 след отрицателния фронт на Ф2 ЗадърАане на А0-А15 след отрица- Tads - 225
телния фронт на Ф2 Tadh 30 —
Параметры на цикъла за четене
Враме за достъп при четене УстаноВяВане на данните преди отри- Тасс — 650
цателния фронт на Ф2 Задърэкане на данните след отрица- TdsU — 100
телния фронт на Ф2 Закъснение на устаноВябането на Thr 10 —
SYNC след отрицателния фронт на Ф2 TsYNC 350
Задърэкане на SYNC след отрицателния фронт на Ф2 Tsyh 30 —
ИнтерВал, през който RDY не трябва да се променя Trs 200 -
Параметри на цикъла за запис
Закъснение на установяВането на дан- ни та за запис след полоЛителния фронт на Ф2 Tmds 20 175
Задъргкане на данниПпе за запис след отрицателния фронт на Ф2 Thw 60 150
процесорът праВилно данните, трябба да бъдат стабилни
през последните 100 ns на неговите изводи D0-^-D7 и да се за-
дърЖат стабилни пене 10 ns след отрицателния фронт на Ф2.
6502 задърЖа Валидни сигналите А0-?А15 и R/W най-малко 30 ns
след отрицателния фронт на Ф2.
Цикълът за запис на 6502 има следните особености;
1. Този цикъл не моЖе да се удълЖава с помощта на Входа
RDY. Състояниегио на този Вход не се Взема под Внимание при
цикъл за запис.
2. Данните, които се записВат, стаВат валидни най-късно
175 ns след полоЖителния фронт на Ф2, т. е. около 50 ns по-
рано в сравнение с цикъла за запис на СМ 601.
39
3. Данните. които се записват, остават стабилни най-малко
60 ns след отрицателния фронт на Ф2 СМ 601 еарантира само
10 ns задърЖане на данните. Ето защо сВързВането на перифер-
ии схеми от типа 8251А 8253, 8279 и др., които изискВат дан
ните да са стабилни 30 -40 ns след края на командата за запис,
е по-лесно към 6502, отколкото към СМ 601.
1.3.4 ПостаВяне на 6502 и СМ 601 6 един цокъл
Като се използуВа апаратната съВместимост меЖду СМ 601 и
6502, ВъзмоЖно е микрокомпютърът да се проектира така, че
да работи и с дВата микропроцесора. На фиг. 1.19 е дадена схе-
мата на микропроцесорен блок, които съдърЖа тактов генера-
тор, микропроцесор, схема за начално установи Ване, схема за
формиране на командите за четене и запис RD и WR и схема
за последователи о генериране на адреси. Към микропроцесорния
блок могат да се сВързВат разработените у нас микропроцесор-
ни схеми СМ 602^-СМ 609, а също и голяма част от периферни-
те схеми от сериите MCS-80/85 и MCS-86/88, например 8251 А,
8253, 8255А и др.
В табл. 1.8 е дадено сравнение на изводите на двата микро-
процесора, като със звездичка са отбелязани изводите с различ-
ии функции, които трябва да се праВключВат. В табл. 1.9 са
дадени мостчетата, които трябВа да се поставят за единия и
другия микропроцесор. Групирането на сигналите, с които мик-
ропроцесорният блок се сВързВа с останалата част на микро-
компютъра, е дадено на фиг. 1.20.
ТактоВият генератор моЖе да е 6875 или друг с аналогични
функции.
На изВод 02 на СМ 601 чрез М1 (2—3) се подаба сигналът
HALT за спиране на микропроцесора. На същия изВод при 6502 с
М1 (1—2) се подава сигналът RDY, които също спира микропро-
цесора. Този сигнал се отличаВа от сигнала HALT на СМ 601 със
след нот о: _____
1. RDY се получаВа, като сигналът HALT от системата се
синхронизира с фаза Ф2. RDY моЖе да стане 0 само при полоЖи-
телния фронт на Ф2, когато HALT е 0 и R/W е 1.
2. RDY става 0 и когато адресираната клетка от паметта
не е заВършила обмена на информация с 6502, т. е. когато сигна-
лът MR (Memory Ready) е 0.
На извод 03 на СМ 601 се подаВа фазата Ф1 от тактоВия
генератор. На същия извод* на 6502 се получаВа фазата Ф1, коя-
то обикноВено не се използуВа 8 системата. Ето защо третият
koHidfen на мостчетата М2 моЖе да не се предВиЖда.
Н^ИЗод 05 на СМ 601 се получаВа сигналът за валиден адрес
на п-метта и затоВа се постаВя мостчето М3. При 6502 М3
40
Фиг. 1. 19. Микропроцесорен блок със CM 501 или 6502
(1—2) не се постаВя и сигналът \/МАза системата е постоянно
8 1
На изВод 07 на СМ 601 е изВеден сигналът ВА, а при 6502 —
SYNC. Най-често сигналът SYNC не се използуВа 8 системата.
41
Таблица 1 8
Сравнение меЯсду изводите на СМ 601 и 6502
6502 CM 601 Корпус СМ 601 6502
Vss Vss — 01 1 1 40 _ RESET Res
RDY WALT 02* -39 — TSC ф2(ОиТ)
Ф1 (OUT) Ф1 — 03‘ '38 — N.C. S. 0
IRQ IRQ 04 *37 — Ф2 фО(Ю)
N.C. VMA — 05’ '36 — DBE N.C.
NMI Nmi 06’ 35 — N.C. N. C.
SYNC BA — 07’ 34 — R/W R/W
Vcc Vcc 08 33 — DO DO
AO A0 09 32 — D1 DI
A1 A1 10 31 •* D2 D2
A2 A2 11 30 -* D3 D3
A3 A3 12 29 •* D4 D4
A4 A4 13 28 — D5 D5
A5 A5 —• 14 27 — D6 D6
A6 A6 15' 26 •* D7 D7
A7 A7 — 16 •25 A15 Al 5
A8 A8 17 24 — A14 Al 4
A9 A9 18 '23 — A13 A13
A10 A10 19 •22 A12 Al 2
A11 A11 20- 21 — Vss Vss
ЗабелеЖка Изводита. отбелязани със звездочка (*), имат различии функции.
Сигналът ВА при 6502 се генерира от Външна схема, състаВе-
на от дВе логически схеми И-НЕ и един D-тригер. Сигналът ВА
стаВа 1 при полоЖителния фронт на Е(ф2), ако HALT—0 и
R/W «^При ВА= 1 шините на системата са на разполоЖение на
друг^Кмма, която моЖе да генерира сигналите R/W, А0-А15
и D0 При ВА = 0 шините на системата се използуВат от
микропроцесора.
42
Таблица 1.9
3amВаря не нз мостчетата М1 - М8 В заВисимост от използувания мик-
ропроцесор
Трупа мост- чета Номер на из- вода на мик- ропроцесора Сигналь и СМ 601 затворено мостчета 6502
М1 02 Halt, mi (2—3) RDY, М1(1—2)
М2 03 Ф1 М2 (1—2) 01(OUT). М1 (2—3)
М3 05 VMA, М3(1—2) N. С.
М4 07 ВА. М4(1 -2) SYNC, М4(2—3)
М5 36 DBE. М5(1— 2) N. С.
Мб 37 Ф2. Мб (2—3) 00(IN), М6(1—2)
няма мостче 38 N С S О.
М7 39 TSC. М7(2-3) ф2(ОиТ), М7(1—2)
М8 — МВ(1—2) М8(2—3)
На извод 36 на СМ 601 се подава сигналът DBE, а при 6502
този извод не се използува и затова мостчето М5(1—2) не се
поставя. В случая на входа DBE се подава фазата Ф2.
На извод 37 на СМ 601 се подава фазата Ф2, а на 6502 —
сигналът ФО(1Ь). Сигналът фО(1М) на 6502 моЖе да се получи
от който и да е от трите сигнала МРиф2, МР11ф2 и ВиБФ2 на
тактовия генератор. В разглеЖданата схема е предвидено изхо-
дът Ви5ф2 на тактовия генератор да се свърЖе към входа
Ф0(1М) на 6502.
Извоу 38 на микропроцесора е даден на маса и следователи©
входът S. О. на 6502 не моЖе да се използува.
При СМ 601 с мостчето М7(2—3) се свързва към маса из-
вод 39, а при 6502 с М7(1—2) и М8(2—3) към същия извод се
включва системният синхронизиращ сигнал Е (Ф2).
РазглеЖданата схема на свързване трябва да се приема само
като примерна, която моЖе да се оптимизира при всяко конк-
ретно приложение.
С резисторите R1 R8, диодйте Д1 - Д5 и ключовете КО - К9
е изградена схема за генериране на последователи и адреси. В
нормален работен реЖим ключовете КО—К7 са затворени а К8
и К9 са отворени и микропроцесорът извлича и изпълнява инст-
рукции от паметта на системата.
43
4 MHz га
nz_________
Б.
Бутон за начално [
установяване ♦—о о----
Готовност
MEMORY READY (MR|
4 MHz
2 MHz
1 MHz
Е (Ф2)
Стоп HALT
Микропро
цесорен
блок
8 DO : D7
f RESET
Сигнали за начално! "-----
установяване 1 RESET
। IRQ
Входове за заявки i
за прекъсване | NMI
ВА
Достигни шини —--------
Тактови сигнали с
• ^постоянна честота
и коефициент на
J запълване 0,5
Системен синхро
низиращ сигнал
Шини за данни
16 АО-А15
—г —*-
VMA
Шини за адреси
Валиден адрес
за паметта
RD
wK
R/W
Управление на
четенето и записа
Vcc
Vss
Захранване
Фиг. 1.20. Групиране на сигналите, с който микропроцесорният блок се сбърз-
Ва с останалите части на микрокомпютъра
Ако използуВаният микропроцесор е СМ 601 и трябба да бъ-
де постаВен В реЖим на генериране на последоВателни адреси,
ключоВете КО — К8 трябВа да се отворят, а К9 да се затВори. По
този начин на шините за данни на микропроцесора е подаден
постоянно кодът 01011111 (5FH), което е кодът на инструк
цията CLRB Тъй като ключоВете КО — К7 са отборани, Връзката
меЖду шините за данни на системата и шините за данни на
микропроцесора е прекъсната. По този начин еВентуална неиз-
прабност В системата не моЖе да наруши последоВателното
генериране на адреси от микропроцесора. Ако сега Включим за-
хранВащото напреЖение или натиснем бутона за начално уста-
ноВяВане Б при Включено захранВащо напреЖение, микропроце-
сорът прочита Вектора за начално устаноВяВане 5F5FH и го за-
реЖд^1 програмния брояч PC. От адрес 5F5FH СМ 601 прочита
кода^ЛшрВата инструкция 5FH (CLRB) и я изпълняВа. След то
Ва мИ^опроцесорът генерира следВащия адрес 5F60H, прочита
от него отноВо кода на инструкцията CLRB и я изпълняВа. По
44
този начин се генерират последоВателно Всички адреси до
FFFFH. После микропроцесорът генерира адрес 0000Н, прочита
отноВо кода на CLRB, изпълняВа го, генерира следВащия адрес
0001 Н и т.н. до FFFFH.
РеЖимът на генериране на последователи и адреси е много
полезен при настройка и ремонт на микрокомпютъра, защото
В този редким микропроцесорът генерира циклично Всички адре-
си от 0000Н до FFFFH и осъщестВяВа цикъл за четене от тези
адреси. По този начин с осцилоскоп монете да проберите рабо-
тата на адресните шини, R/W и VMA, на адресния дешифратор
и други части от микрокомпютъра. Ако разполагате със сигна-
турен анализатор, монете да проберите и съдърЖанието на по-
стоянната памет, сВързана към шините за данни.
За да се генерират непрекъснато адреси, трябба да се осигу-
ри неактивно (Високо) ниВо на ВходоВете NMI и HALT на
СМ 601.
Ако използуВаният микропроцесор е 6502, трябба да се за-
твори и ключът К8. В този случай В реЖим на генериране на
последователи и адреси микропроцесорът изпълняВа инструк-
цията CLI с код 58Н. Ако се отВорят КО - К9 и се затВори само
К8, 6502 изпълняВа и нет руки ця та SED с код F8H. В последния
случай маскируемите прекъсбания остаВат забранени, което В
някои приложения е предимстВо. И В дВата случая се генерират
циклично Всички адреси от ООООН до FFFFH, като се изВършВа
цикъл за четене от Всеки адрес.
Не е Желателно тази схема за генериране на последователи и
адреси да се използуВа с микропроцесора 65С02, защото при на
чално устаноВяВане той записВа регистрите PC и Р В стека и
след тоВа започВа да изпълняВа програмата за начално устано-
ВяВане. При цикъл за запис моЖе да се побреди изходен буфер на
микропроцесора, който е сВързан към маса с някои от диодите
Д1 4- Д5. Макар че тази ВъзмоЖност е малко Вероятна, тя тряб-
Ва да се има предВид при работа с 65С02.
1.3.5. Спиране на 6502 чрез тактоВия сигнал ФО
Понякога се налага 6502 да бъде спиран както по Време на цикъл
за четене, така и по Време на цикъл за запис. В този случай
трябба да се спира ВъВ Високо ниВо тактоВият сигнал, подаВан
на Входа 00(lN). ТоВа моЖе да стане например със схемата от
фиг. 1.21 .Когато сигналът HALT стане 0 поне 20 ns преди поло-
Жителния фронт на тактоВия сигнал CLOCK, фазата Ф0 за 6502
спира ВъВ Високо ниВо, а сигналът ВА стаВа 1. Спирането на
тактоВия сигнал на 6502 не моЖе да продълЖаВа по-дълго от
определеното В каталога на формата-произВодител Време.
Фазата Ф0 на 6502 моЖе да се спира и В ниско ниВо така.
45
Фиг. 1.21. Схема за спиране на 6502 (фО спора ВъВ Високо ниВо)
фиг. 1.22. Схема за спиране на 6502 <(Ф0 спора 8 ниско нибо)
както е показано на фиг. 1.22. Тази схема на сВързВане се изпо-
лзуВа най-често при работа с контролер за директен достъп
до паметта. При работа с контролер за директен^ достъп до
памела не трябВа да забраВяте, че изходите R/W и А0 А15
на не са с три, а с дВе състояния и следоВателно трябВа
да едВидят буфери с три състояния или мултиплексори за
превключВане на тези сигнали.
46
! 4 СВЪРЗВАНЕ НА ПЕРИФЕРИИ СХЕМИ ОТ СЕРИИТЕ
MCS-80/85 И MCS-86/88 КЪМ СМ 801
Псриферните схеми за микропроцесорите 8080, 8085, 8086 и
8088 са много популярна у нас и затоба Въпросът за използуба-
нето им В микрокомпютрите със СМ 601 е актуален. Ще раз-
гледаме подробно сВързВането на периферния интерфейсен
адаптер PPI 8255А към СМ 601. Наученото моЯсе да използуВа
те при сВързВане на 8251 А, 8253, 8279 и други периферии схеми.
Схемата за сВързВане и Времедиаграмата на цикъла за запис,
който Всъщност е най-критичен, са дадени на фиг. 1.23. Най-
ВаЖните особености са следните:
1. Сигналът за начално устаноВяВане RESET на 8255А е с ак-
тивно Високо ниВо и затоВа сигналът RESET, подаден към Входа
за начално устаноВяВане на СМ 601, трябВа да се инВертира.
2. Командите за четене и запис на 8255А се получабат от
сигналите R/W и Е на СМ 601 чрез дешифратора 1/2 74LS139.
3. Сигналът за избор яа чип CS на 8255А се получаВа от сиг-
налите А2-А15 и VMA чрез адресен дешифратор.
4. Началното устаноВяВане и циклите за четене се изпълня-
Ват праВилно при така начертаната схема (фиг. 1.236). Обаче
при цикъл за запис е необходимо данните, които се записват В
8255А да се задърЛат Валидни на негоВите шини DO—D7 30 ns
след като командата за запис WR е заВършила. При 8253 тоВа
изискбане е дори 40 ns. Производители те на СМ 601 гаранти-
рат, че той щезадърЯси данните Валидни 10 ns след отрицател-
ния фронт на сигнала DBE, който В случая съвпада с фазата Ф2
и системная синхронизиращ сигнал Е. При употребата на де-
шифратора 74LS139 за формиране на сигнала WR максималното
закъснениеТ1 е39 ns. Вече отбелязахме, че според изискВанията
на 8255А ТЗ е 30 ns. СледоВателно Т4 трябВа да бъде минимум
69 ns, а СМ 601 осигуряба само 10 ns. МоЯсете да решите про-
блема по един от следните начини:
А. Ако направите изчисленията не за най-лошия случай, а ка-
то приемете типичните стойности на параметрите, се оказВа,
че не достигат около 20 ns за задърЖане на данните, които мо
гат да се осигурят чрез паразитните капацитети на платката.
Типичното закъснение на сигнала през 74LS139 е по-малко от
19 ns, а СМ 601 задърЯса данните поВече от 25 ns след отрица-
телния фронт на Е.
Б. Ако на шините за данни се Включи дВупосочен буфер от
типа на 74LS245, той осигуряба допълнително закъснение и съ-
отбатно задърЯсане на данните от 10 до 25 ns. ТоВа закъснение
заВиси от капацитета, с който е натоВарен буферът.
В Вместо 74LS139 могат да се използуВат по-бързите схе-
ми 74ALS139, 74AS139 или 74F139. ИзползуВането на 74S139 не
47
WR
DO D7
от СМ 601
Е(Ф2)
Валидни данни
RESET
СВързВане на PPI 8255А към СМ 601
а — Времедиаерама на цикъла за запис.
б — схема на директно сВързВане,
В — сВързВане с помощта на регистър с буфер
46
се препооъчва, защото има голям Входен ток и претоВарВа ши-
ната R/W на микропроцесора.
Г. С подходяща схема моЖе да се напраВи така, че сигналът
РВЕ да „закъснее" спрямо фазата Ф2 и по този начин да се оси-
гури допълнително Време за задърЖане на данните.
Д. МеЖду схемите, които изискВат допълнително задърЖане
на данни, моЖе да се Включи регистър от типа 74LS373, В който
данните да се записВат при Всеки цикъл на запис и еднопосочен
буфер от типа 74LS541 или 74LS244, от които данните да се
прочитат (фиг. 1.230).
5. Сигналите за прекъсВане, които генерира тази схема, са с
активно Високо ниВо. Ето защо меЖду изходите за прекъсВане
на 8255А и Входа IRQ на СМ 601 трябВа да се сбърЖе схема с
отборен колектор (например 74LS05), към изхода на която да
се сВърЖат изходите за заявки за прекъсВане от останалите
периферии схеми.
1.5. МОСТЧЕТА
Мостчетата (jumpers) са обичайно решение, когато една печат-
на платка трябва да се адаптира към различии интегрални схеми
или различии приложения. Ако мостчето е постаВено, то сВърз-
6а накъсо дВе точки на схемата, а когато не е постаВено — меЖ-
ду тези дВе точки няма електрическа бръзка. Мостчетата се
реализират по дВа осноВни начина. ПърВият е да се използуВат
фабрично произВедени мостчета, а Вторият — да се изработ-
Ват саморъчно. ВъВ Втория случай за мостчета се използуВат
цокли или части от цокли на интегрални схеми, пера от куплун-
ги, Върху които се нави Ват или запояВат проводници, и т. н. На
фиг. 1.24 са д< ени различии конфигурации на мостчета. Мост-
четата са групирани по функционален признак. Групите от
мостчетата означаВаме с комбинация от една или поВече букВи,
като пърВата букВа Ви наги е М, и след тях се записВа номерът
на групата. Всички контакти от групата са номерирани. СледВа-
щите дВа примера показВат как се образуВат означенията на
мостчетата:
Пример 1. Да се означи, че меЖду контакти 1 и 2 на групата
М1 има Връзка.
Означението е М1 (1—2), т. е. пърВо се записВа означението
на групата и след тоВа В скоби се поставят номерата на кон-
гп акт и те, меЖду които се осъществяВа връзка.
Пример 2. Да се означи, че меЖду контакти 1 и 2, 7и8и13
и 14 на групата М4 има електрическа Връзка.
Могат да се използуВат следните две означения:
а) М4(1—2), М4(7—8) и М4(13—14) или за по-кратко
б) М4(1 2, 7—8, 13—14).
4 Направетв сами микрокомпютър 49
М2
Ml
XI 1 Х2
хз
^3.
XI q1 Х2
хз
Y1
л4 Y2
^5 Y3
~6
M4
XI 1 2 Y1
Х2 3 с 4 Y2
ХЗ 5 . . 6 Y3
Х4 7п п 8 Y4
Х5 9 „10 Y5
Х6 11 ”12 Y6
Х7 13 14 Y7
М5 Мб U1 U2 из U4
Y1 XI 1 о 2( • 3< Z1
Х1[ Y2 Х2 6 7 Z2
Г2 Y3 ХЗ 9 о 10 11 oli Z3
X? Y4 Х4 13о 14 15 Z4
Y1 Y2 Y3 Y4
Фиг, t Различии конфигурации
на мостчета
50
ГЛАВА 2. СИСТЕМНА ШИНА Р64
2.1. основни ПОНЯТИЯ
Обикнобено микрокомпютрите се състоят от повече от ед на
печатна платка (модул) Модулите се сВързВат по определен
интерфейс. ОсВен тоВа микрокомпютрите трябВа да упраВля-
Ват различии периферии устройства, например печатащи уст-
ройства, дискетни устройства. Видеотерминали и т. н. Место
се налага да се сВърЖат два или поВече микрокомпютъра, за да
обменят информация помеЖду си. В тези случаи Връзката меЖ-
ду отделните устройства или микрокомпютри също се устано-
ВяВа по определено интерфейсе В момента се използуВат ня-
колко десетки стандартизирани интерфейса. Обикнобено меЖ-
ду отделните интерфейси има големи разлики. РазучаВането и
оВладяВането на интерфейсите е един от ключовете за успеш-
но ориентиране и използуВане на микрокомпютрите.
В тази книга под интерфейс разбираме съВкупност от
електрически, физични, пространстВени и процедурни характе-
ристики, които определят реда на Връзка (Взаимодействие)
меЖду два модула, устройства или системи.
В книгата разглеЖдаме само най-необходимите интерфейси
за изграЖдане на микрокомпютри:
1. Системната шина, наричана още Вътрешномодулен ин-
терфейс. с която се осигурява връзката меЖду отделни модули
в една микрокомпютърна система. Ще разгледаме системна ши-
на с означение Р64, която съдърЖа 64 сигнала.
2. Входно-изходният канал е интерфейс, който позволява
Върху един модул да се монтира друг модул, съдърЖащ перифер-
ии интегрални схеми. Този интерфейс означаваме съкратено с
РХВ.
3. Интерфейсът за разширение на паметта позволяВа Върху
един модул да се монтира Второ модул, съдърЖащ допълнител-
на памет и еВентуално логика за нейното управление. Този ин-
терфейс означаваме с МХВ.
4. Интерфейс RS-232C, определен от EIA. Той се използува
за Връзка меЖду електронни устройства на разстояние до 15 т.
51
2.2 ИЗИСКВАНИЯ КЪМ СИСТЕМНАТА ШИНА Р64
Към разработената системна шина са формулирани следните
оснобни изисквания.
1. Да работи поне с микропроцесорите с вбитоВа шина за
данни СМ 601, 680Х, 6502, 8080, 8085, Z80, 8088, 80188 и 68008.
Идеалният случай е, kozamo към шината биха могли да се Включ-
Ват микропроцесории модули с Всички най-широко използуВани
микропроцесори, но тоВа изискВане е много силно.
2. Да позболяВа изграЖдането на микрокомпютри, конто са
програмно съВместими с най-широко използуВаните у нас до-
машни, персоналии и професионални микрокомпютри.
3. Да използуВа куплунги с 64 или 96 изВода и платки с т. нар.
еВропейски формат, конто се утВърдиха В практиката като
много подходящи за изграЖдане на учебни, персоналии и про-
мишлени микрокомпютри.
4. Да позболяВа изграЖдането на мултимикропроцесорни
системи.
5. Да осигуряВа ВключВането поне на 8 модула (глаВни и под-
чинено).
6. Адресното пространство на паметта да е поне 1 Мбайт.
7. Да позболяВа подчинените модули да се проектират така,
че да могат да работят с най-разпространените микропроцесо-
ри.
2.3. РАЗМЕРИ НА МОДУЛИТЕ И ОЗНАЧАВАНЕ
НА КУПЛУНГИТЕ
Към системната шина могат да се ВключВат модули с два раз-
мера:
единичен: 100*200 тт;
дбоен. 233,4 * 220 тт.
На фиг. 2.1 са дадени размерите на платките.
За куплунгите, конто се поставят на платките, използуВаме
следните съкращения: при платките с единичен формат куплун-
гът за Връзка със системната шина означаваме с Р1; при плат-
ките с дВоен формат са предбидени дВа куплунга с означения
съотВетно Р1 и Р2, който осигуряВат връзка с дВе различии сис-
темно шини. Р1 е горният куплунг, ако гледаме платката от
страната с елементите, а Р2 е долният.
С J1...JN, където N е цяло полоЖително число, означаВаме
куплунгите за Връзка с други устройства или модули, например
устЛВгтВо с последователен интерфейс RS-232C, клавиатура,
инд^И ия модул с АЦП и т. н.
ЯрхВ и РХВ означаВаме куплунгите, който са предназначени
52
за разширение съотВетно само на паметта и само на перифер
ните устройства с печатни платки, монтирани Върху осноВна-
та платка. Платките, които използуВат куплунга МХВ, са с раз-
мери 55 х 75 тт или 55 х 110 тт, а платките, които използу-
Ват куплунга РХВ, са с размери 70x120 тт или 140x120 грт.
2.4. ОПИСАНИЕ НА СИГНАЛИТЕ НА СИСТЕМНАТА ШИНА Р64
На фиг. 2.2 е дадено раз положен ието на сигналите на куплунга
Р1. На фиг. 2.3 е показано групирането на сигналите, а на
фиг 2.4 — сВързВането на модули чрез системната шина Р64.
Шината Р64 има дВе отделни адресни пространства — едно-
то за паметта и Второто за Входно-изходните устройства.
Адресното пространство на паметта позВолява да се адреси -
рат директно 1048576 байта (1 Мбайт), а адрасното прост-
ранство на Входно-изходните устройства е 256 байта за мик-
ропроцесори от типа на СМ 601 6502, 8080 8085 и Z80 и
4096 байта за микропроцесори като 8088, 80188 и 68008.
АВ0-АВ15 (Address Bus) са 16 шини за адреси с изходи с
три състояния. При адресиране на паметта се използуВат Всич
ки шини, а при адресиране на Входно-изходните устройства —
само младшите шини ABO АВ7 или АВ0-АВ11 8 зависимост
от използуВания микропроцесор В глаВния модул.
АВ16-? АВ19 (Address Bus) са 4 адресни шини с изходи с три
състояния, които позВоляВат да се разшири паметта до
1 Мбайт. При глабни модули, изпълнени с микропроцесори само
с 16 адресни шини. тези сигнали не се генерират директно от
микропроцесора, а се получаВат от устройстВото за управле-
ние на паметта или от блока за разширение на адресите, които
са разполоЖени на микропроцесорния модул.
DBO— DB7 (Data Bus) са 8 дВупосочни шини с изходи с три
състояния за обмен на данни и инструкции. Посоката на обмен
се управляВа от сигналите MR DC, MWTC, IORC, IOWC и
BUSR/W.
MR DC (Memory Read Command) e изход с три състояния,
който стаВа 0 само ако на системната шина има подаден адрес
на клетка от паметта, чието съдърЖание трябВа да се прочете
и да се из Веде на шината.
MWTC (Memory Write Command) е изход с три състояния,
който стаВа 0 само ако на системната шина е подаден адрес
на клетка от паметта заедно с данни. които ще се запишет В
адресираната клетка.
(Input/Output Read Command) е изход с три състоя-
ния, ^Впо става 0 само ако на системната шина е подаден ад-
54
GND 01
Адресни шини Шини за данни Управление на четенето ' и записа Заявки за прекъсване АВ10 02 ООО
АВ11 03
АВ12 04
АВ13 05
АВ14 06
АВ15 07
АВ16 08
АВ17 09
АВ18 Ю
АВ19 11
DB4 12
DB5 13
DB6 14
DB7 15
MRTC 16
MWTC 17
Е(ЬиЗФ2) 18
kBUSREADY 19
IRQ4 20
IRQ5 21
IRQ6 22
IRQ7 23
BUSINTA 24
Управление на достьпа ’ до шината Захранване . BUS BUSY 25
CBREQ 26
CHAININ 27
RESERVED 28
+5V Battezy 29
+12V 30
+5V 31
GND 32
& в Г
1 о I
Куплунг С96
01 GND
02 ABO
03 AB1
04 AB2
05 AB3
06 AB4
07 AB5 • Адресни шини
08 AB6
09 AB7
10 AB8
11 AB9
12 DBO
13 DB1
14 DB2 Шиниза данни
15 DB3
16 IORC
17 iowc Управление на
18 BUS R/W четенето и записа
19 BUSVPA
20 IRQ0
21 IRQ1 Заявки за
22 IRQ2
23 IRQ3 Немаски-
24 PFINT/NM I/ERROR*PyeMo
25 BUSREQ прекъсване
26 BUSCLOCK Управление на достьпа до шината
27 CH AINOUT
29 RESERVED
30 BUS RESET
31 -12V
31 +5V Захранване
32 GND
J
Фиг. 2.2. РэзполоЖение на сигналите от шината Р64 Върху куплунга Р1
55
Главен модул
Подчинен модул
Р64
V у ____J
АВО * АВ19 20
8 DB0 - DB7
т
8, IRQO^IRQ?
PFINT/NMI/ERROR
BUSRESET
BUSCLOCK
MWTC TMRDC
IORC , IOWC
BUS R/W
E (BUS<E2)
BUS READY
2 RESERVED
-----------
BUSREQ
BUSBUSY
CBREQ
CHAININ
CHAINOUT
2. +5V (Vcc)
+5V Battery
+12V,-12V 2
* GND
BUSVPA
BUSINTA
Адреси
Данни
, Заявки за прекьсване
Начално установяване
Такт
Сигнали за уцр<иллнии
на четенето и записа
Готовност
Запазени шмни
Управление на
достъпа до шината
Захранващи напрежения
Валиден периферен адрес
t Ютвърждаване иа прекъсването
Фиг. 2.3. Групиране на сигналите на шината Р64
56
Фиг, 2.4, СВързВане на модули към системната шина Р64
рэс на Входно устройство, от което трябВа да се прочетат
данни и да се из Вед ат на системната шина.
IOWC (Input/Output Write Command) е изход с три съ
стояния, който стаВа 0 само ако на системната шина е подаден
57
адрес на изходно устройство заедно с данни, които трябба да
се запишат 6 него.
BUSVPA (Bus Valid Peripheral Address) e изход с три съ-
стояния, който става 0 само ако микропроцесор от типа на
СМ 601, 680Х, 6502 и 68008 адресира периферните устройства,
включено към щината.
BUSR/W (Bus Read/Write) е изход с три състояния, който
се използува за упревлениесамо на периферии устройства, кои-
то изискват сигналът R/W да бъде стабилен предо полоЯсител-
ния фронт на синхронизиращия сигнал Е (Ф2). _____
Описаните дотук изходи: АВ0-^АВ19, DB0-^-DB7, MR DC,
MWTC, IORC, I0WC, BUSVPA и BUSR/W излизат от високоимпе-
дансно състояние само когатосъответният главен модул полу-
чи управлението на щината.
Е (BUS Ф2) е изход с три състояния, на който се подава
системният синхронизирещ сигнал, необходим за работата на
някои периферии схеми. Сигналът E(BUS02) е с честота от 0,1
до 2 MHz. Ако се налоЯси да се превключи този сигнал от един
към друг главен модул, това трябва да се извърши в съот-
ветствие с изискванията на периферните схеми от типа на
СМ_602, СМ 603, СМ 606 и други подобии за сигналите Е, CS,
R/W и RS. Превключването тряб8а да се синхронизира с отрица-
телния фронт на сигнала BUSCLOCK. Сигналът E(BUS02) моЖе
да се използува само от периферии схеми от типа на СМ 602,
СМ 803, СМ 606 и др. и не трябва да се използува директно за
управление на паметта. За получаване на еталонни интервали
от време, за получаване на честотите за приемане и предаване
на последователи и те интерфейси и за синхронизирене на пре-
даването на упревлението на щината трябва да се използува
сигналът BUSCLOCK. Това изискване е наложено, за да могат
по-голяма част от подчинените модули да реботят с различии
микропроцесори. С цел да се улесни създаването на мултимик-
ропроцесорни системи със СМ 601 и 6502, техните тактови
генеретори и съответно сигналът E(BUS02) моЯсе да се синхро-
низират със сигнала BUSCLOCK.
BUSREADY е входен сигнал за главния модул, който става 0,
за да укаЯсе на главния модул, че обменът на данни е завърщил,
т. е. че адресиреният подчинен модул е записал изпратените му
данни или че е подал на системната шина исканите от главния
модул данни. За управление на тази шина от подчинените моду-
ли трябва да се използува буфер с изход с три състояния, който
се разрешава само при адресирене на модула.
IRQ0-T-IRQ7 (Interrupt Request) са В шини с активно ниско
Hii4^<a които се подават заявки за маскируемо прекъсване към
м,^Ипроцесорните_модули. Шината IRQ0 има най-висок при-
орЯКт, а шината IRQ7 — най-нисък. Тези шини се подават към
контролерите за упревление на прекъсванията, разполоЯсени на
58
глабните модули. Изходите, упраблябащи шините IRQ0--IRQ7,
са изходи с отборен колектор, които трябба да осигурябат ток
при ниско нибо поне 16 mA.
BUSINTA (Bus Interrupt Acknowledge) e сигнал за no
тбърЖдабане на прекъсването. Обикнобено той се използува са-
мо в системи с микропроцесори от типа на 8080А, 8085 и 8088,
работещи с векторната схема за обработване на прекъсвания-
та и с контролери за прекъсвания от типа 8259 и 8259А
BUSCLOCK е изход с две състояния за синхронизиращ сигнал
с честота 10 MHz + 0/~2% (обикнобено 9,8304 MHz) и с коефи-
циент на запълбане приблизително 50%. Този сигнал се използу-
ва за получаване на честотите за приемане и предаване на по-
следе вателните интерфейси, за получабане на точни времеза-
къснения, за синхронизация при разрешаване на приоритета в
мултимикропроцесорни системи и др.
BUSRESET е вход и изход с отворен колектор и с активно
ниско ниво, който се използува за поставяне на системата в
начално състояние.
PFINT/ERROR/NMI е вход за генериране на заявка за нема-
скируемо прекъеване към микропроцесорните модули. Тази заяв-
ка се генерира при пониЯсабане на захранващото напреЯсение на
системата под допустимата стойност, при откриване на греш-
ка в динамичната памет и при други ваЯсни ситуации. Тази шина
се управлява с изходи с отворен колектор. ________
CH A ININ е входен сигнал за главните модули. CHAININ = 0 по-
казва на главния модул, че няма заявка за шината от модул с по-
висок приоритет. CHAININ = 1 показва на главния модул, че има
заявка за управление на шината от модул с по-висок приоритет.
Сигналът CHAININ трябва да се синхронизира с отрицателния
фронт на сигнала BUSCLOCK.
CHAINOUT е изходен сигнал с две състояния за главните мо-
дули. Този сигнал се използува заедно със сигнала CHAININ при
последователната схема за разрешаване на приоритета „daisy
chain". CHAINOUT се синхронизира с отрицателния фронт на
BUSCLOCK. Изходът CHAINOUT се евързва с входа CHAININ на
главния модул, който е със следващия по-нисък приоритет.
Главният модул поставя изхода си CHAINOUT във високо ниво,
когато иска да получи управлението на шината или когато е по-
лучил на входа си CHAININ високо ниво.
Изводите CHAININ и CHAINOUT на подчинените модули се
евързват накъсо, за да не се прекъсне веригата за разрешаване
на приоритета „daisy chain".
В US BUSY е бход и изход с отворен колектор, който се по-
ста8я в 0 от главния модул, който управлява шината. Главен
модул моЯсе да поеме управлението на шината само ако
BUSBUSY е 1. Сигналът BUSBUSY трябва да се синхронизира
със системния синхронизиращ сигнал BUSCLOCK.
59
BUSREQ e изход с дВе състояния за главните модули, който
се използуба заедно с паралелната схема за резрешаване на при-
оритета. BUSREQ© синхронизира с BUSCLOCK. BUSREQ = O no-
казба, че глабният модул е поискал упраблението на шината.
CBREQ (Common Bus Request) е Вход и изход с отборен
колектор, упраблябан от бсички глабни модули. CBREQ=0 показ-
6а на глабния модул, който упрабляба шината, че е постъпила
заявка за шината от един или побече глабни модули. CBREQ=1
показ ба на глабния модул, който упрабляба шината, че няма за-
явка за шината от други глабни модули.
+ 5 V, +12 V и —12 Vca захранбащи напреЖения с отклоне-
ние + 5% от номиналната стойност. Максималната стойност
на консумирания ток за цялата система е-20 А от +5 V и 4 А
за +12 V. Максималният консумиран ток на един извод на куп-
лунга е 2 А.
+ 5 V Battery е захранващо напреЖение от батерия или аку-
мулатор с напраЖение от 4 до 5 V, което се използуба за захран-
бане на оперативната памет или на част от нея, на часобника
за реално бреме (ако има такъб б системата) и т. н.
С GND са означени изводите за масата (общия проводник
на бсички захранбащи напреЖения).
Шините, означени с RESERVED, са запазени за бъдещо раз-
ширение на системата.
2-5. ЦИКЛИ ЗА Ч ЕТЕНЕ И ЗАП ИС
НА СИСТЕМНАТА ШИНА Р64
Системната шина Р64 използуба три вида цикли за четене;
цикъл за четене от периферно устройство, управляван от
сигналите E(BUS02), BUSR/W и BUSVPA;
цикъл за четене от периферното устройство, управляван от
сигнала IQR& ______
цикъл за четене от паметта, управляван от сигнала MRDC.
Пърбият цикъл за четене се използуба само ако микропроце-
сорният модул, упраблябащ шината Р64, съдърЖа микропроце-
сор от типа на СМ 601, 6502, 6В0Х и съвместимите с тях, и е
адресирал подчинен модул, съдърЖащ периферии схеми от типа
на_СМ 602, СМ 603, СМ 606 и др., който изискват сигналите
R/W, CS и RS, получавани от микропроцесорния модул, да бъдат
стабилни определено бреме пред и полоЖителния фронт на сиг-
нала E(BUS02). Сигналът BUSVPA се използуба за резрешаване
на мнения дешифратор за периферните устройства, разполо-
Же^ма подчинените модули. Този цикъл по същестбо не се от-
лиЯв от стандартния цикъл за четене, използуВан от микроп-
роцесорната фамилия СМ 600.
60
Вторият цикъл се използуба от глабни модули, който адре-
сират подчинени модули, съдърЖащи па мет и и периферии схеми
от фамилиите на микропроцесорите 8080, 8085, 8088, Z80 и др.,
събместими с тях. Глабният модул моЖе да съдърЖа който и да
е от изброените микропроцесори.
Третият цикъл е единстбеният цикъл за четене на данни и
инструкции от модули, съдърЖащи памети, бключени към сис-
темната шина Р64.
На фиг. 2.5 са дадени бремедиаграмите на трите бида цикли.
Системната шина Р64 използуба и следните три вида цикли
за запис, който съотбетстбубат на разгледаните три цикъла
за четене:
цикъл за запис в периферии устройства, управляван от сиг-
налите E(BUS(D2), BUSB/W и BUSVPA;
цикъл за запис в периферии устройства, управляван от сиг-
нала 1OWC, _____
цикъл за запис в паметта, управляван от сигнала MWTC.
На фиг. 2.6 са дадени бремедизгремите на трите цикъла за
запис, използубани от Р64.
На бремедиаграмите от фиг. 2.5 и 2.6 са използубани следни-
те означения:
tEmm (<Егпах) е минималната (максималната) продълЖителност
на един цикъл, управляван от сигнала E(BUS02);
tEimm (tEimax) е минималната (максималната) продълЖител-
ност на времето, през което сигналът E(BUS02) е бъб високо
ниво;
1до, tAcc« Iddw. 1н и Idsr имат същите значения като 6 циклите
за четене и запис на СМ 601;
1урдтах_в2лаксималното закъснение на отрицателния фронт на
сигнала BUSVPA с прям о стабилния адрес; ________
tvpAHnwx е максималното задърЖане на сигнала BUSVPA след
промяна на адреса;
tcMomm е минималната продълЖителност на командата за че-
тене или запис; когато използуваме микропроцесори от типа на
8080, 8085, 8088, Z80 няма ограничение на максималната продъл-
Жителност на командата, докато когато използуваме микроп-
роцесори СМ 601, 6502 и 680Х, продълЖителността на коман-
дата не моЖе да е по-голяма от 9,5 ps;
tAsrmn е минималното бреме за устанобябане на адреса преди
отрицателния фронт на командата за четене или запис;
tAHrT1,n е минималното бреме за задърЖане на адреса след поло-
Жителния фронт на командата за четене или запис;
tfimin е минималното закъснение на отрицателния фронт на
сигнала за готобност BUSREADY спрямо устанобения адрес;
1внтах е максималното бреме за задърЖане на сигнала
BUSREADY в ниско нибо след завършване на командата за чете-
не или запис; минималното бреме е 0 ns;
61
tEmin= 500 ns tE~’—~ 10
E(BUSt>2
tAD
От г лаяния
модул
BUS R/W.
JUT
tAD
ABO 4- AB7—
(ABO AB11)
BUSVPA-
От подчинения
модул
От главния
модул
*AD
DBO< DB7______
BUSREADY
IORC
или
MR DC \
1*зт1„=в0пз 9
----_-----4_-
Адресни
шини -----л
tRmjn= 0 Ш
ММ*
От подчинения
модул <
DBO* DB'
tACC
= 65 ns
tDSR
^О°9-5>'Ь
Стабилен адрес
^РАгаах^ 50 ns
tvPAHmax" 50 ns
*СМРт;„- ЮР ns
Стабилни
данни।
‘АН„Ь“«ПЯ
f----------
Стабилен адрес
BUSREADY-----
tDl,
= 65 ns
= 65 ns
Стабилни данни
X
tem,„=200ns
Фиг. 2.5. Времедиаграми на циклите за четене на шината Р64
а — упраВляВани от E(BUS Ф2) BUSR/V7 и В ЮРА;
б — упраВляВани от lORt или MRDC
пе минималното бреме за устанобяВане на Валидни данни,
преди BUSREADY да стане с ниско нибо;
62
От главния модул
От подчинения
модул
IOWC *CMDmi>= 100 ns
MWTC \ >— /
60 п8 ‘АНт1„- 40 м
Стабилен адрес
I tDWmin- 150 ns lDWHra,n': 40 ns
DB0 - DB7 “ Стабилни данни z<
Г fcRmin= 0 м j tHHme-B5ns
BUSREADY-
5
Фиг. 2.6. Времедиаграми на циклите за запис на шината Р64
а — упраВляВани от E(BUS Ф2), BUSR/W и BUSVPA,
б — упраВляВани от IOWC или MWTC
toHmax е максималното бреме за задърЖане на Валидните данни
на шините DBO —DB7 след забършване на командата за четене;
минималното бреме на задърЖане е 10 ns;
tcmio е минималната продълЖителност на цикъл за четене или
запис по системната шина;
tpwmin е минималното Време, през което на шините за данни
63
трябВа да има Валидни дднни за запис преди полоЖителния
фронт на командата за запис IOWC или MWTC;
towKmir е минималното Време, през което се задърЖат Валидни
данните за запис след полоЖителния фронт на командата за за-
пис IOWC или MWTC.
2.6. РАБОТА С ПРЕКЪСВАНИЯ
По шините IRQO- IRQ7 се подабат заявки за прекъсбане от под-
чинените към глабните модули. Най-общ,о системата за обра-
ботка на прекъсвания на микрокомпютъра се изграЖда по две
схеми.
Пърбата схема, наричана още схема без предаване на вектор,
е по-проста и В поВечето случаи напълно задоВоляВа изискВания-
та. При тази схема сигналът от Р64 BUSINTA не се използува
и от подчинения към глаВния модул не се предаВа Вектор на пре-
късВането. Под вектор на прекъсването разбираме код или ад-
рес, който се генерира от подчинения към глабния модул и който
позВоляВа на глабния модул да определи еднозначно източника
на заявка за прекъсВане. На фиг. 2.7 е дадена блокобата схема,
съдърЖаща един главен и три подчинени модула, дВа от които
могат да генерират по дВе заяВки за прекъсВане към глабния мо-
дул. Групите от мостчета М1 и М2 дават ВъзмоЖност заявки -
те за прекъсВане да се подабат към която и да е от шините
IRQO—IRQ7. Глабният модул има контролер за прекъсбанията,
към чиито ВходоВе са подадени сигналите IRQ0^IRQ7 от сис-
темната шина.
Схемата за предаване на вектор на прекъсване от подчинен
към главен модул е много по-слоЖна. Нейното разглеЖдане пред-
полага детайлно познаване на контролерите за прекъсВане 8259
и 8259А. Поради ограничения обем на книгата ние няма да раз-
глеЖдаме тези контролери и самата схема за предабане на Век-
тор на прекъсВане. ОсВен тоВа този реЖим на обработка на пре-
късВанията обикнобено не се използуВа с микропроцесори от
типа на СМ 601 и 6502. Той намира приложение В по-слоЖни сис-
теми, изградени с микропроцесори 8080А, 8085 и 8088.
2.7. СВЪРЗВАНЕ НА СМ 601
КЪМ СИСТЕМНАТА ШИНА
На фиг. 2.8 е показана една от ВъзмоЖните схеми на сВързбане
на микропроцесора СМ 601 към системната шина. Микропроце-
сор^идресира 48 Кбайта памет, разполоЖена на негобия мо-
дул WBr байта Входно-изходни устройства, които могат да се
64
Фиг. 2.7. Схема за обработка на прекъсвания без предаВане на Вектор на прекъсването от подчинения към главная модул
5 Напрабете сами микрокомпютьр
65
66
разполоЯсат на неговата платка или да се сВърЛат към систем
ната шина и още 976 Кбайта памет, включена към системната
шина. Тази памет се адресира от микропроцесора като 61 стра-
ници по 16 Кбайта Всяка
При използуВане на микропроцесори от типа на СМ 601 и
6502 не могат да се реализират пълните ВъзмоЖности за из-
граЖдане на мултимикропроцесорни системи с използуВане на
обща системна шина. ОсноВната причина е, че тези микропро-
цесори не могат да ВмъкВат произВолно дълги интервали на из-
чакване В цикъла на инструкцията. Ще разгледаме схемите на
тези блокоВе от фиг. 2.8, чието проектиране би предстаВляВа-
ле по-голяма трудност за повечето читатели.
На фиг. 2.9 е дадена схема на блока за преобразуване на адре-
сите, който разширяба адресното пространство на СМ 601 от
64 Кбайта на 1024 Кбайта (1 Мбайт) заедно с полученото ра-
спределение на адресното пространство. Блокът за преобра-
зуване на адресите съдърЖа 6-битоВ регистър 74LS174 или
74НСТ174, в който микропроцесорът записВа номера на стра-
ницата, с която работи, и ТТЛ PROM с организация 256 х 8 бита
и с изходи с три състояния, който се разрешават само когато
микропроцесорът адресира памет. Включена към системната
шина.
На фиг. 2.10 е дадена схемата на контролера на системата,
която формира и буферира командите за четене и запис от /В
паметта и Входно-изходните устройства Командите за чете-
не и запис от/ в периферните cxeMu_IORD и IOWR се получават
от сигналите R/W и Е при VMA = 1 uVPA = 0. Командите за чете-
не и запис от /6 паметта RD и WR се получават от сигналите
R/W и Е при VMA —1 uVPA = 1. Шестте сигнала, упрабляВащи че-
тенето и записа от/ В модули, Включени към системната шина,
са буферирани от буфери с изходи с три състояния от типа
74LS365/74LS367, чиито изходи се разрешаВат само когато
микропроцесорът упрабляба системната шина. Синхронизира-
щият сигнал Е, използуВан от някои периферии схеми от типа
на СМ 602, СМ 603, СМ 606 и др., е буфериран с буфер от типа
на 74LS125, чийто изход е разрешен постоянно.
На фиг. 2.11 е дадена схемата на контролера на прекъсВания,
получаВани от системната шина, реализиран с ТТЛ интегрални
схеми. Контролерът дава ВъзмоЖност на микропроцесора да
прочете състоянието на шините за заявка за прекъсВане
IRQ0 IRQ7 чрез регистъра 74LS374. ИзползуВането на регис-
тър вместо буфер осигуряВа стабилност на данните на шините
за данни на микропроцесора, докато сигналът RDINT е с ниско
ниВо. ОсВен тоба микропроцесорът моЖе да прочете с помощ-
та на интегрални схеми 74148 и 74LS173 номера на заяВката с
най-Висок приоритет. Не трябва да забраВяте, че приоритетът
на заябките за прекъсВане намаляВа от IRQ0 към IRQ7.
67
19 1413
Адрес на Р64 1
------------]АВ19. . .АВ14|АВ13 .. .
___О
АВр|
I PROM 1
I 256x8 |
'A13 - AO
N-6G
14.
Номер на |Г
страницата N 11
от 74LS174
1024
Кбайта
А15 - АО от
микропроцесора
10000Н
16 Кбайта
32 Кбайта
960 Кбайта
60 стр х
16 Кбайта
16 Кбайта
N-0
0FFFFH
ОС ОРОН
OB FFFH
08000Н
!18000Н
14000Н
61 страници х 16 Кбайта
N=0.. . 60
ОООООН
От микро-
процесора '
От микро
процесора
Фиг 2.9. Блок за преобразуВане на адресате и полученото разпределение на ад
ресното пространство на микрокомпютъра
Обърнете Внимание на сВързбането на изходите на рёаистъ-
ра 74LS173 към шината за данни на микропроцесора. ТоВа сВърз-
68
1/4 74LS125
Фиг. 2-10. Контролер на сиспи
мата
Ване позволяВа да се използува таблица с инструкции за преход
към прогремите за обреботка на заяВките за прекъсване и по
този начин да се намали Времето за обработка на заяВките за
прекъсване (фиг. 2.12). Програмата, която анализира съдърЖа-
нието на регистъра 74LS173, е следната:
* Прочитано на регистъра 74LS173
LDAA LS173
* Ако няма прекъсВания към NOIRQ
BPL NOIRQ
♦ Има поне една заявка за прекъсване
* За ре Ада не на X с началото на таблицата
LDX #JMPTAB
* Подготвяне на отместването в акумулатора А
ANDA #000111006
* Прибавяне на отместването към X
♦ Х = Х + А
STX м
ADDA М + 1
STAA М + 1
вес NOC
INC М
69
2.11. Схема на контролер на прекъсВанията за микропроцесора СМ 601
ЗареЛдане 6 X на начисления адрес
NOC LDX М
70
Фиг 2.12. Таблица с инструкции
за преход към прогре-
мите за обслуЛВане на
прекъсВанията IRQ б - IRQ?
* Влизане 6 таблицата
JMP 0,Х
NOIRQ...
Предвидена е ВъзмоЖ-
ността с тригерите
NMIMASK и IRQMASK да
се забраняват поотделно
заявки те за немаскируе-
мо и маскируемо прекъс-
Ване от системната ши-
на. Заябките за прекъсба-
не се забраняВат при ус-
таноВяВане 6 1 на триге-
рите и се разрешаВат при
нулирането им. При на-
чално устаноВяВане на
системата с RESET = О
Всички заявки за прекъс-
Ване се забраняват. Със
СМ 601 могат да се из-
ползуВат и едночипоВи
контролере на прекъсва-
ния, произВеЖдани по
NMOS технология от ти-
па на М6828 и 8259А, кои-
то имат по-големи Въз-
Y7//////, Съдържанието е без значение
ADL, — Младшият байт на адреса
ADH, — Старшият байт на адреса
i =0..,7
моЖности от описания контролер на прекъсВанията, но са
по-слоЖни и Все още малко разпространени у нас.
Схемата на използуВания адресен дешифратор е дадена на
фиг. 2.13. Той съдърЖа три интегрални схеми: една програми-
руема логическа матрица 82S103 и дВа дешифратора 74LS138.
Сигналът OFFBOARD стаВа 0 само когато микропроцесорът
адресира памет или периферии устройства, сВързани към сис-
темната шина. Сигналът VPA стаВа 0 само когато микропроце-
сорът адресира периферии устройства. Сигналите CS0-^-CS5 се
използуВат за избор на паметите и перифернигтгеосеми, разпо-
лоЖени на микропроцесорния модул. Сигналът CS6 разрешаВа
работата на двата дешифратора 74LS138, които формират
сигналите, необходими за устаноВяВане и нули ране на тригери-
те, за прочитано на регистрите и буферите на арбитъра на ши-
ната, за запис В регистъра 74LS174 на блока за преобразуване
на адресите и за управление на контролера за прекъсВанията.
71
Адресен
1/4 74LSOO шифратор
От
СМ 601
УМА
RESET
R/W
АЗ
СЕ
FPGA
82S103
35ns
Е
А2
Al
АО
A15
A14
A13
A12
All
A10
A9
A8
A7
A6
A5
A4
А2
115
114
113
112
Ill
110
19
18
17
16
15
14
13
12
II
10
F0
F1
F2
F3
F4
F5
F6
F7
F8
Vcc
—74LS138
Ё
Е
А2
А1
АО
OFFBOARD
VPTT
CSO
CS1
CS3
CS5
CS6
ф ОДд
Към наметите
и интерфейсните
схеми иа модула
Y4
Y5
Y6
Y7
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
74LS138
Фиг. 2.13. Схема на адресная дешифратор
RDINT
RDH1GHEST LEVEL
RD BUS S TATUS
RESET T2
SETT1
SETT2
RESETT1
RESMASK1
SET MASK1
RESMASK2
SET MAS К2
WR PAGE
72
Р64 за CM 601
На фиг. 2.14 е дадена схемата на използубания арбитър на
шината Р64 за микропроцесора СМ 601. Арбитърът е предна
знамен за последобателна схема за разрешабане на приоритета
и за програмно реализиране на алгоритъма, по който се заема и
осбобоЖдаВа шината. Като се постаВи мостчето М(2 —3), на
микропроцесорния модул се даВа най-голям приоритет при за-
емане на шината. Ако се постаВи мостчето М(1—2), микропро-
цессрният модул има по-нисък приоритет от глабния модул,
чийто изход CHAINOUT е сВързан с Входа CHAININ на микропро-
цесорния модул. Ако на Входа CHAIN IN се получи Високо ниВо, на
изхода CHAINOUT също се получаба Високо ни Во и по този начин
заябката за заемане на шината от глабния модул с по-Висок при-
оритет се предаба към модулите с по-нисък приоритет.
Тригерът Т1 подаВа заяВка за шината към модулите с по-
73
нисък приоритет. Когато този тригер се установи в 1 или ако
на входа CHAININ се подаде 1, на изхода CHAINOUT се установи
ва също 1, с което главните модули с по-нисък приоритет се
уведомяват, че главен модул с по-висок приоритет е подал заяв-
ка за шината.
Тригерът Т2 се установява в 1. след като микропроцесорът
е получил управлението на шината. Шината BUSBUSY се уста-
новява в ниско ниво само когато тригерите Т1 и Т2 са одновре-
менно установени в 1. ________ ________
За да се опрости схемата, сигналите CHAININ, BUSBUSY,
BUSREQ и CHAINOUT не са синхронизирани със системния син-
хронизиращ сигнал BUSCLOCK.Ако се използуват арбитрите за
шината Multibus 8218, 8219 и 8289, предназначени съответно за
микропроцесорите 8080А, 8085 и 8088, тази синхронизация се
извършва автоматично. В тези случаи разрешаването на при-
оритета се извършва меЖду всеки два отрицатели и фронта на
сигнала BUSCLOCK, т. е. в рамките на един период на този сиг-
нал или за около 100 ns.
2.8 АЛГОРИТЪМ ЗА ЗАЕМАНЕ НА УПРАВЛЕНИЕТО
НА ШИНАТА ОТ СМ 601
Описаният алгоритъм е един от най-прости те и е предназначен
за арбитъра на шината от фиг. 2.14. Той се изпълнява програм-
но и при тактова честота на микропроцесора 1 MHz, ако е сво-
бодна, шината се заема за около 37 ps. Следователно алгоритъ-
мът е бавен, но СМ 601 не предлага големи възмоЖности за реа-
лизиране на мултимикропроцесорни системи, като се използува
системна шина, предназначена за използуване и от микропроце-
сори от други типове. Алгоритъмът е най-ефективен, когато
се налага шината да се заема по-рядко, но за по-големи интерва-
ли от време.
При всеки опит да заеме управлението на системната шина
СМ 601 трябва да извърши следното:
1. Установява тригера Т1 в 1, с което уведомява главните
модули с по-нисък приоритет, че ще използува шината Р64. Из-
ходът CHAINOUT става 1. ________ __________
2. Прочита състоянието на входа CHAININ. Ако CHAININ —1,
преминава към т. 2, иначе към т. 3._____ ____________
3. Прочита състоянието на входа BUSBUSY. Ако BUSBUSY е
0 (т е. главен модул с по-нисък приоритет използува шината
Р64^Л1еминава към т. 2, иначе към т. 4.
гпановява тригера Т2 в 1, с което поставя шината
BU sRiSY в 0 и по този начин блокира заемането на шината Р64
от друг главен модул с по-висок приоритет.
74
5. Прочита състоянието на Входа CHAININ. Ако CHAININ = 1
нулира тригера Т2 и преминава към т. 2, иначе към т. 6.
6. ГлаВният модул поема упраВлението на шината.
ГлаВният модул осбобоЖдаВа шината, кате нулира тригери-
те Т1 и Т2. Сигналът BUSI NT моЖе да се използуВа за прекъсВане
на микропроцесора, след като той е заел системната шина, ако
главен модул с по-Висок приоритет иска да поеме управлението
й.
2.9. СВЪРЗВАНЕ НА МИКРОПРОЦЕСОРА 8088
КЪМ СИСТЕМНАТА ШИНА Р64
Микропроцесорът 8088 е най-популярният микропроцесор със
„смесена" архитектура. Вече няколко годи ни той се използуба В
персоналните и професионалните микрокомпютри. Микропро
цесорът 8088 има 16 битоВата Вътрешна архитектура на 8086
и 8 Външни шини за данни. Той адресира 1 Мбайт оперативна
памет и 64 Кбайта за входно изходно устройства. ВключВане
то на 8088 към шината Р64 позволява да се реализират пълните
й ВъзмоЖности по изграЖдане на мултимикропроцесорни сис-
теми.
Микропроцесорът 8088 моЖе да работи в два реЖима — ми-
нимален и максимален Тъй като в минимален реЖим към 8088
не могат да се включват аритметичният съпроцесор 8087 и
входно-изходният микропроцесор 8089, този случай няма да
разглеЖдаме.
На фиг. 2.15 е дадено евързването на 8086 в максимален ре-
Жим. Микропроцесорът работи с тактова честота 5 MHz. Па-
раметрите на шината Р64 позволяват работната честота на
микропроцесора да е и по-Висока, например 8 MHz.
Интеграл на та схема 8284 е специализирана схема, която из-
пълнява функциите на тактов генератор, синхронизира сигна-
лите за готовност на паметта и Вход но-изход ните устройст-
ва и генерира сигнал за начално устаноВяВане на системата.
Интегралната схема 8288 е системен контролер за микро-
процесорите 8066 и 8086 и генерира Всички сигнали за управле-
ние на системата.
Интегралната схема 8289 е арбитър на системната шина.
въпреки че той е проектиран спец и ал но за системната шина
Multibus, той моЖе да се използува с успех и при работа с шина-
та Р64. Когато се използуба последоВателната схема за разре-
шаВане на приоритета ..daisy chain", с 8289 моЖе да се изграЖ-
дат системи, които съдърЖат до три глаВни модула Паралелна-
та схема за разрешаване на приоритета позволява да се Вклю-
чат до шестнадесет глабни модула. Тъй като тя изискВа допъл-
нителна апаратна част, няма да я разглеЖдаме
75
На фиг. 2.16 са показами три глабни и четири подчинени мо
дула, бключени към шината Р64. Избодите на подчинените мо-
дули с означения CHAININ и CHAINOUT са дадени накъсо, за да
не се разкъсба Веригата за разрешабане на приоритета. Приема-
76
®u? 2 15 СВързВане на микропроцесора 8088 към системната шина Р64
Фиг. 2.16 ПоследоВателна схема за разрешаВане на приоритета на системна-
та шина Р64 реализирана с арбитра на шината 82В9 и микропроце
сори 8088
ме, че от глаВните модули с най-Висок приоритет е модул 1, с
по-нисък — модул 2 и с най-нисък приоритет — модул 3. Вхо-
дът CHAlNIHHa глабния модул с най-Висок приоритет е сВързан
към маса, т. е. на него е подадено ниско ниВо. Изходът
77
CHAINOUT на този модул е сбързан към Входа CHAININ на моду-
ла с по-нисък приоритет. Изходът CHAINOUT на този модул
е сбързан с Входа CHAININ на модула с най-нисък приоритет.
НегоВият изход CHAINOUT не се използуба.
Когато някой от глаВните модули генерира заяВка за достъп
до шината, на изхода CHAINOUT на негоВия арбитър се подаВа
Високо ни Во. Когато някой от глаВните модули получи на Входа
си CHAININ Високо ниВо, той подаВа на изхода си CHAINOUT
също Високо ни Во и по този начин предаВа заяВка за достъп до
системната шина от глаВен модул с по-Висок приоритет към
глаВните модули с по-нисък приоритет. В този случай сигналът
BUSREQ не се използуба изВън рамките на съотВетния глаВен
модул. Приоритетът се разрешаВа В рамките на един период
на сигнала BUSCLOCK, т. е. приблизително за 100 ns. Когато се
използуВат серийно произВеЖданите арбитри 8289, ВъВ Верига-
та за последователи© разрешаВане на приоритета не могат да
се Включат поВече от три глаВни модула. Ако към шината тряб-
Ва да се Включат поВече глаВни модули, трябба да се използуба
паралелната схема за разрешаВане на приоритета.
Блокът за обработка на прекъсВанията (фиг. 2.15) съдърЖа
два програмируеми контролера за прекъсвания от типа 8259А.
Единият контролер приема и обработВа заяВките за прекъсВане
от системната шина, а Вторият — заяВките за прекъсВане от
периферните схеми, разполоЖени на самия микропроцесорен
модул. При микропроцесора_8088 същестВуВа ВъзмоЖност сиг-
налите E(BUS(p2) и BUSR/W да се получат с такиВа параметра
че да се осигуряВа задоВолителна работа с подчинени модули,
които използуВат периферии схеми от фамилията СМ 600.
Най-лесно сигналът Е се получаВа, като сигналите MRDC,
MWTC, IORC и IOWC се обединят чрез четириВходов логически
елеменгп И—НЕ (например 74S20, 74F20 и др ), а_сигналът
BUSR/W се получаВа, като се инвертора сигналът DT/R на 8288.
Сигналът BUSVPA моЖе да се получи, като се дешифрират съ-
стоянията 001 и 010 на изходите SO, S1 uS2 на 8088 и се за-
помнят до следващия цикъл на микропроцесора.
2.10. СВЪРЗВАНЕ НА ДРУГИ.МИКРОПРОЦЕСОРИ
КЪМ СИСТЕМНАТА ШИНА Р64
СВързВането на други популярно микропроцесори от типа на
8088, 8085, Z80, 68008 и др. към Р64 не постаВя особен и пробле-
ми. Няпример, ако се проектират глаВни модули с 8080 и 8085,
моа^Ъра се използуВат арбитрите на шината Multibus 8218 и
821^Иредназначени за тези микропроцесори. ТоВа е ВъзмоЖно,
защоти шините Multibus и Р64 имат много близки параметре
78
При проектиране на модули със Z80 и 68008 също няма голем и
проблема, тъй като тези микропроцесори могат да ВключВат
произволен брой състояния на изчакВане В работния си цикъл и
не е трудно да се синтезира арбиптърът на шината с ТТЛ еле-
менти с ниска и средна степен на интеграция.
В глаВни модули които съдърЖат микропроцесорите 8080,
8085, 8088, Z80jj др„ не Винаги е необходимо да се генерират
сигналите Е, R/W и VPA. В този случай тези модули не могат да
работят с подчинено модули, съдърЖащи например програми-
руемите таймери СМ 606, СМ 6840 и други периферии схеми,
които за^ормална работа изискВат периодичен сигнал Е и сиг-
налът R/W да е с устаноВено ниВо предо полоЖителния фронт
на сигнала Е. ТоВа ограничение обаче не е същестВено, тъй като
В този клас попадат много малко интегрални схеми. СледоВа-
телно,Въпреки че към шината Р64 могат да се Включат модули,
които съдърЖат различно микропроцесори и периферии схеми,
при проектирането на модулите трябВа да се напраВи Внимате-
лен анализ на Времедиаграмите на използуВаните интегрални
схеми.
2.11. ПРОЕКТИРАНЕ НА ПОДЧИНЕНИ МОДУЛИ
ЗА СИСТЕМНАТА ШИНА Р64
Ще разгледаме схемите на следните три подчинени модула за
шината Р64
модул с два PPI 8255А;
модул с три PIA СМ 602;
модул с памет EPROM/SRAM.
Схемите илюстрират осноВните идеи при проектиране на
подчинени модули. Те са дейстВуВащи, но не трябба да се раз-
глеЖдат като еталони Като се обмислят Внимателно те мо-
гат да се модифицират така, че да се разширят ВъзмоЖности-
те им и да се подобри работата им. И трите модула могат да
се реализират на платка с размери 100 х 220 тт.
Всеки подчинен модул съдърЖа следните три блока, които
осъщестВяВат Връзката му с Р64: адресен дешифратор, буфери
и драйВери на шината и упрабляВаща логика.
Към адресная дешифратор се поставят три основни изис-
квания:
1 . Да дешифрира адреса най-много за 60 ns. Ако изискВането
не се изпълни, тоВа намаляВа максималната скорост на обмен на
данни по шината Теоретично тази скорост е около 5 Мбайта В
секунда, а на практика е приблизително 2 Мбайта В секунда. И
дВете скорости са над ВъзмоЖностите на СМ 601 така че по-
сочената стойност от 60 ns не е критична. За да се осигури
работа на 8088 на 8 —10 MHz, тоВа изискВане трябба да се спа-
79
зи В противен случаи микропроцесорът трябВа да изчакВа по
баВните подчимени модули.
2 Да осигуряВа достатъчна гъВкаВост, за да моЖе да се про-
менят адресите на паметта и Входно-изходните устройства,
разполоЖени на подчинените модули.
3. Да натоВарВа минимално адресните шини на Р64.
За буфера и драйвера на шината е най-добре да се използу-
Ват еднопосочните буфери 74LS244, 74LS541 и дВупосочните
буфери 74LS245, 74LS645 и 74LS545—1. който имат малък Вхо-
ден ток, тригери на Шмит на Всеки Вход, осигуряВат значителен
изходен ток и имат малко закъснение на сигнала през тях (ти-
пична стойност 10 ns).
Управляващата логика определя посоката на пропускане на
буферите на шините за данни, генерирането на сигнала за го-
тоВност и генерирането на прекъсВания от подчинения модул.
На фиг. 2.17 е дадена схемата на подчинен модул с дВа PPI
8255А, който има 48 Входно-изходни шини и два входа за заявки
за прекъсВане от периферните устройства. Адресният дешиф-
ратор е реализиран с интегралните схеми V1, V2 и V3. Избрана-
та схема поз Воля Ва модулът да работа както с главен модул,
който генерира 12-битоВ адрес за Входно-изходните устройст-
ва, така и с главен модул, който генерира само 8-битов адрес.
ЕкьВ Втория случай схемата V1 се изключВа и се работи само с
V2 и V3. Групите мостчета М1, М2 и М3 позВоляВат главният
модул да адресира подчинения на различии адреси. ТоВа е ВаЖно
например, когато В микрокомпютъра трябВа да се Включат по-
Вече от един модули от един и същ тип. Модулът заема общо
12 байта от адресното пространство на Входно-изходните
устройства — по 4 байта за дВата периферии адаптера и
4 байта за тригерите за маскиране на прекъсВанията и буфери-
те за прочитане на състоянието на ВходоВете INTO и INT1
ИзползуВаният адресен дешифратор е тристъпален. Ако ин-
тегралните схеми V1, V2 и V3 са от типа 74LS138 максимално-
то закъснение е над 120 ns, а типичното — около 75 ns. Ако се
използуВат дешифратора 74S138, тези Времена са съотВетно
55 ns и 36 ns. СледоВателно В случая трябВа да се предпочита
дешифраторът 74S138. Той обаче има два съществени недо-
статъка — максималният консумиран ток е 74 mA и Входните
му токове при Високо и ниско ниВо са съотВетно 50 рА и
2000 рА: За предпочитане е да се използуВат по-съВременни
ТТЛ дешифратори от типа на 74ALS138, 74AS138 и 74F138, кои-
то имат no-малки Входни токоВе, консумират по-малко и имат
същото или по-Високо бързодейстВие от 74S138.
^4» те най-младши адресни шини АВО и АВ1 и използуВаните
оп^Идула упраВляВащи шини са буферирани с 74LS244. На ши-
ниЯКа данни е Включен дВупосочният буфер 74LS245. Посоката
на предаВане на 74LS245 е от А към В и се смечя само когато
80
Фиг. 2.17. Схема на подчинен модул с дба PPI 8255А аа системната шина Р64
се получи команда за четене IOR = 0. ДВупосочният буфер излиза
от Високоимпедансно състояние само ако модулът е адресиран
(CS2, CS1 umj_CS0 = O) и ако е получена Входно-изходна команда
IOW = 0 или IOR = 0 Когато изброенитеуслоВия са изпълнени, сиг
налът BOARDSEL стаВа 1, a BOARDSEL — О. Последният сигнал
6 HanpaGeme сами микрокомпютър
81
разрешаВа буферите на шините за ранни и буфера на сигнала за
готоВност BUSREADY.
С преместВащия регистър 74LS164 е реализиран програми-
руем генератор, който позВоляВа сигналът BUSREADY да закъс-
няба с 1 до 8 такта на сигнала BUSCLOCK спрямо полоЖителния
фронт на сигнала BOARDSEL, т. е. спрямо момента на избиране-
то на платката. Един такт на* сигнала BUSCLOCK е около
100 ns СледоВателно, ако от групата мостчета М4 се постаби
отбелязаното на фиг. 2.17 мостче, сигналът BUSREADY ста-
Ва 0 от 300 до 400 ns след полоЖителния фронт на BOARDSEL.
ЗабелеЖете, че когато модулът не е адресиран, сигналът
BOARDSEL е 0 и преместВащият регистър е нулиран.
На подчинения модул са предВидени дВа Входа за заяВки за
прекъсВане с активно Високо нибо, означени с INTRO и INTR1
Тригерите MASK0 и MASK1 забраняват или разрешаВат заяВки-
те за прекъсВане. Когато тригерът MASK0 е нулиран, заявката
за прекъсВане от Входа INTRO е забранена, а когато е 1, заяВката
е разрешена. По същия начин с тригера MASK1 се забраняВат и
разрешаВат заяВките от Входа INTR1. Предвидена е ВъзмоЖ-
ност микропроцесорът да прочете директно състоянието на
ВходоВете INTRO и INTR1. Ако е необходимо, на ВходоВете INTRO
и INTR1 моЖе да се поставят тригери, които да запомнят заяВ-
ките за прекъсване до обслуЖВането им от микропроцесора и
които микропроцесорът трябВа да нулира, след като обслуЖи
заяВките.
Описаният модул моЖе да работе както с микропроцесори
от типа на 8080, 8085 и 8088, така и с 680Х, СМ 601 и 6502.
На фиг. 2.18 е дадена схемата на подчинен модул с три PIA
СМ 602, който е предназначен главно за работа с микропроце-
сори от типа на СМ 601,680Х и 6502. Модулът моЖе да работи
и с gpyajj_микропроцесори, които осигуряВат сигналите АО, А1,
CS и R/W да бъдат стабилни около 140 ns преди полоЖителния
фронт на сигнала Е и да остаВат стабилни най-малко 10 ns след
негоВия отрицателен фронт. Практиката показВа, че не при
Всички екземпляри стойностите са точно такиВа, но неспазВа-
нето на изискВането тези сигнали да бъдат стабилни преди по-
лоЖителния фронт на Е и да остаВат стабилни след негоВия
отрицателен фронт обикноВено Води до грешки при работа не
само със СМ 602, но и със СМ 603, СМ 604 и СМ 606.
Адресният дешифратор позВоляВа работа както с 12-битоВ,
така и с 8-битов периферен адрес. Максималното закъснение на
адреса В дешифратора е 61 ns, което задоВолява изискВанията.
Предвидена е ВъзмоЖност сигналът BUSVPA да се изключВа. То-
Ва м^Же да се налоЖи В систем и, където този сигнал липсВа, а
си.^Вьт Е стаВа 1 само при обръщение към Входно-изходните
уо^^'стВа.
82
Фиг.2.18. Схема на подчинен модул с три PIA CI
Генераторът на състояния на изчакбане по нищо не се разли
чаВа от този на фиг. 2.17. Останалата част от системата е
елементарна и не се нуЖдае от допълнителни обяснения.
На фиг. 2.19 е показана схемата на подчинен модул с памет
EPROM от серията 27ХХХ или SRAM с байтоВа организация от
83
типа 2016, 6116, 6264 и 62256 за шината Р64. Общият обем на
паметта е от 32 Кбайта до 1024 Кбайта. Модульт моЖе да ра
бо^Ас Всички микропроцесорни модули, предназначени за рабо
т ^Иината В табл. 2 1 са изброени интегралнигпе схеми -паме
тиЧК»ито могат да се поставят "на модула.
84
Таблица 2 1
Намети, които могат да се поставят на модула
SRAM EPROM
интегрална схема максимален обем Кбайта интегрална схема максимален обем. Кбайта
2016 32 2716 32
6116 32 2732 64
6264 128 2764 128
62256 512 27128 256
27256 512
27512 1024
Адресният дешифратор на модула е реализиран с програми
руема логическа матрица 82S103 и дВа дешифратора 74S138.
Паметта е разделена на дВа независим и блока. В дВата блока
моЖе да има различии типоВе памети, но В рамките на един блок
наметите трябба да са от един и същ тип. На модула са поста-
Вени мостчета, които позВоляВат:
избиране на различии начални (базоВи) адреси и размери на
блокоВете В заВисимост от Желаното разпределение на адрес-
ного© пространство и използуВаните памети;
Защита на паметта от запис;
захранВане на дВата блока от напреЖението +5 V Battery на
шината с цел да се запази съдърЖанието на SRAM непроменено
при отпадане или пониЖаВане на захранВащото напреЖение.
Блокът за генериране на сигнала за готоВност е идентичен
с разгледаните дВа блока от фиг. 2.17 и 2.18.
Буферът на шината за данни е 74LS645-1 или 74LS245. Той
се разрешаВа само когато модулът е адресиран и е получена ко-
манда за четене или запис. Когато използуВате модул от този
тип трябба да знаете, че капацитетът на Всяка от шините за
данни DO — D7 е от 100 до 200 pF. Към Всяка една от шините са
Включени по 16 NMOS или CMOS интегрални схеми и един
LSTTL буфер. Буфери от типа 74LS645-1 се спраВят успешно
с такиВа капацитиВни тоВари. Някой памети, например 2016Н,
също имат достатъчно мощни изходи. Когато обаче се използу-
Ват някой EPROM, моЖе да се налоЖи да се Включи допълнителен
цикъл на изчакВане на паметта, докато се установят данните.
Тъй като Високото ниВо обикнобено се устаноВяВа по-баВно от
ниското, моЖе да се налоЖи да се сВърЖат резисторе от
5- 10 kQ меЖду Всяка от шините за данни и захранВащото на
преЖен иё.
85
Терминатори
За изходи с
отворен колектор
+5V
1k
Шина от
Р64
Нива на шината
Фиг. 2.20. Използубани терминатори и ниВа на системната шина Рб4
2.12-JhHHA ПЛАТКА
ДьнШаричаме платката, към която се ВключВат бсички оста-
нали модули от система, използуВаща Р64, Включително и за-
86
хранВащите модули. Система с работна честота до 1 ^2 MHz,
който съдърЖат само няколко модула, могат да не използуВат
дънни платки. В тях Връзките меЖду куплунгите се реализират
с проВодници. При по-Високи работни честоти и при система,
който съдърЖат поВече от 4—5 модула, се препоръчВа да се из-
ползуВа дънна платка. Дънната платка моЖе да е със или без
терминатори. Терминаторите се състоят от един или дВа ре-
зистора, сВързани меЖду шината и захранВащото напреЖение.
Те се разполагат на самата дънна платка и намалябат отраЖе-
нията от дВата й края. В заВисимост от дълЖината на дънната
платка и от работната честота на системата терминаторите
могат да се разполоЖат В единая или В дВата края на дънната
платка. Дънни платки без терминатори се използуВат при ра-
ботни честоти 14-2 MHz и при приложения, съдърЖащи само
CMOS интегрални схеми, при който е ВаЖно консумацията да
бъде минимална. Към дънната платка могат да се Включат до
20 модула, снабдени с изходни буфери, който осигуряВат
-15/24 mA, или В краен случай с буфери за -2,4/24 mA. Над
дробната черта записваме тока при Високо ниВо на изхода, а
под дробната черта — при ниско ниВо.
При работни честоти на системата, по-Високи от
1-2 MHz, се препоръчВа употребата на многослойна дънна
платка с терминатори. За буфери с —15/48 mA могат да се
използуВат терминатори 330/470 Q (фиг. 2.20). В система,
който използуВат както буфери —15/48 mA, така и
-15/24 mA, могат да се използуВат терминатори 680/1000 Q.
Изходите с отборен колектор имат за терминатори резис-
тора от 1 kQ към +5 V. Ако се използуВат по-стари буфери
от типа на 74LS125, 74LS365/6/7/8 и работната честота не
е Висока, и за останалите шини като терминатори могат да се
използуВат също само резистора от 1 kV към +5 V.
Могат да се използуВат и други стойности на терминатори-
те, ако те осигуряВат нормална работа на системата.
2.13. ДРАЙВЕРИ, ПРИЕМНИЦИ И ДВУПОСОЧНИ
БУФЕРИ ЗА ШИНАТА Р64
Шината Р64 използуба три вида драйверу-— с три състояния,
с две състояния и с отворен колектор. В табл. 2.2 са дадени
параметрите на драйВерите, който могат да се използуВат.
За Всички упраВляВащи шини трябВа да се използуВат прием-
ники с хистерезис минимум 0,2 V. За шините за адреса и данни
не е задълЖително да се използуВат прием .чици с хистерезйс,
но е за препоръчВане. Приемниците трябВа да имат минимален
Входен ток. ПреВишаВането на границите на Входная ток на
87
Таблица 2 2
Характеристики на драйБерите за шината Р64
Тип на изхо- да Максимален иэхо- ден ток Iol. mA 1он. mA Изходно напреЖе- Максима- лен изхо- ден ка- пацитет Соит pF ПрепоръчРй! ни инте- грални схеми
VoLmax< ние V VoHmm- V
С дВа съ- стояния 16/8/ -0 4 0,6 2,4 15 Интегрална схема с из- ходи с дВе състояния от сериите 74ХХХ, 74LSXXX и 74ALSXXX
С отборен колектор 48/24/16/ — 0.6 - 1В 74LS38, 7406, 7407. 74ALS641 -1, 74ALS642-1
С три съ- стояния 48/24/ 15/ 2.6/0,6 2,4 18 74LS541, 74LS540, 74F541. 74F540, 74AS244, 74ALS244, 74ALS541
ЗабелеЖка Дадената В скоби стойност е допустима, но се препоръчва
стойността извън скобите
приемниците, даден В табл. 2.3 не е фатално, стига да не се
претоВарят буферите на модула, който ги упраВляВа. Не се пре-
поръчВа обаче претоВарВането на шина с поВече от един стан-
дартен ТТЛ Вход на модул.
Двупосочните буфери трябба да удо Влет Боря Ват изискВа-
нията, предяВени и към приемниците, и към предаВателите, ка-
moje-эцитетът на един Вход/изход не трябба да е по-голям от
18^И За препоръчВане е да се използуВат 74ALS645 1.
74^» 45-1, 74ALS245-1, 74LS245 и други екВиВалентни.
88
Таблица 2 3
Характеристики на приемниците за шината Р64
Максимален Входен Входен
ток Входни напрезкения капацитет
Коментар____________________________________________
IlLmaX' Ьнтах» V|Hmm< V Vitmax. V C|Nmax,
mA pF
Препоръчва- 0,4 25 2 0,8 10
на стойност
Максимално 2 50 2 0,8 18
допустима
стойност
89
ГЛАВА 3 ИНТЕРФЕЙС ЗА РАЗШИРЯВАНЕ
НА ВХОДНО-ИЗХОДНИТЕ УСТРОЙСТВА
И ИНТЕРФЕЙС ЗА РАЗШИРЯВАНЕ
НА ПАМЕТТА
3.1. ВЪВЕДЕНИЕ
Проектирането и изработбането на микрокомпютърните пе-
чатни платки е дълга, трудна и скъпо струВаща дей ноет. Чес то
към току-що изработена печатна платка се налага да се доба-
вят още няколко Кбайта памет, един-дВа таймера, периферен
интерфейсен адаптер и т. н. Понякога осВен предВидения Вече
на платката интерфейс RS-232C трябба да се добаВи още един
подобен интерфейс или инструменталният интерфейс IEEE-
488 (GP-IB) (ВЛ. прилоЖението). Друг път се оказВа, че към
системата е необходимо да се добаВи аритметичен процесор,
аналогоВо-цифроВ преобразуВател или контролер на дискетно
устройство. КакВо да се праВи В такиВа случаи? Да се проектира
отноВо микрокомпютърът и неговата печатна платка е слоЖ-
но, скъпо и много баВно, а и няма гаранция, че след като се разра-
боти ноВият микрокомпютър, няма да се налоЖи към него да се
добаВи още нещо. Разбора се, моЖе да се използуба касета с дън-
на платка, В която да се Включат модули с обща системна шина,
например с Р64. ТоВа решение не Винаги е икдномически изгодно,
защото касетата и дънната платка са сраВнително скъпи и ос-
Вен тоВа заемат много място. Очевидна е нуЖдата от интер-
фейси, които позВолябат да се разшири паметта и Входно-из-
ходните устройства на едноплаткоВи микрокомпютри чрез
прости и еВтини, но и същеВременно с големи функционални
ВъзмоЖности модули. Към платките, които реализират тези
интерфейси, могат да Се формулират следните най-общи изис-
квания:
1. Да са с малки размери, така че Върху платка с размер
ЮОх 72Ю тт да могат да се монтират още 1—2 допълнителни
модула, а Върху платка с размер 233,4 х 220 гпт — до 3—4 моду*-
ла.
2. Да се монтират успоредно на осноВната платка, за да не
ГличаВа значително Височината на микрокомпютъра.
Да позВолябат уВеличаВане на паметта до 64 Кбайта
На допълнителните модули да могат да се реализират
90
функционално забършени Входно-изходни блокоВе, например
блок за връзка с шина IEEE 488, 16-канален 12-битов аналогово-
цифроВ преобразуВател и т. н.
5. Допълнителното натоварВане на шините на осноВната
платка от ВключВането на допълнителния модул да е минимал-
но, например не повече от 2 стандартно LSTTA товара на шина.
6. Да не се налага буфериране на сигналите на допълнителни-
те модули. Адресите да се дешифрират на осноВната платка.
По този начин цялата или по-голямата част от площта на до-
пълнителната платка се използуба за реализиране на допълни-
телните функции. (Сравнете с изискВанията за буфериране и
дешифриране на сигналите на подчинените модули за шината
Р64.)
7. Да позВолябат работа с контролер за директен достъп до
паметта.
8. Да се захранВат от стандартните захранВащи напреэке-
ния +5 Vu +12 V.
9. На допълнителните модули да могат да се използуВат
най-популярните периферии интегрални схеми и памети, а са-
мите модули да могат да работят с различии микропроцесори,
разполоэкени на осноВната платка.
За да се реализират всички тези изисквания с един интер-
фейс, той трябба да е много сложен, затоВа разработихме два
различии интерфейса — единият за разширяване само на вход-
но-изходните възмоЖности, а вторият за разширяване на па-
метта. ТоВа разделяне е логично, тъй като за адресиране на пе-
риферните устройства обикнобено са достатъчни 3—4 адрес-
но шини, докато за директното адресиране на 64 Кбайта от
паметта са необходимо 16 адресни шини. ОсВен тоВа перифер-
ните схеми имат ре шца согнали, които не се използуВат от
паметта, например заявки за прекъсвания, заявки за работа с
контролер за директен достъп до паметта, тактоВи и синхро-
низиращи согнали и т. н.
Интерфейсы!), предназначен за разширяване на Входно-из-
ходните ВъзмоЖности, означаваме с РХВ (от Peripheral
Expansion Bus), а интерфейсы) за разширяване на паметта — с
МХВ (от Memory Expansion Bus).
3.2. ИНТЕРФЕЙС РХВ ЗА РАЗШИРЯЕ»АНЕ
НА ВХОДНО ИЗХОДНИТЕ УСТРОЙСТВА
Платките за разширяВане на Входно-изходните устройства,
които реализират изискВанията на интерфейса РХВ, могат да
имат два формата — единичен и двоен. Единичната платка има
размери 70x120 тт, а дВойната — 140x120 тт. И дВата раз-
91
мера използуВат един и същ куплунг с 32 изВода, разполоЖени на
дВа реда. Разстоянието меЖду редоВете и разстоянието меЖду
отделните изВоди е 2,54 тт. На фиг. 3.1 е дадено разполоЖе-
нието и групирането на сигналите на интерфейса РХВ. Шините
от този интерфейс се групират според функциите си В 7 групи:
шини за данни PDO- PD7; ____ ______
адресни шини и шини за избор на чип РАО^ РАЗ, PCSO и PCS1;
сигнали за управление на четенето и записа PRD, PWR и
PR/W;
сигнали за работа с контролер за директен достъп и за гене-
риране на прекъсВане DMAREQ DMAGNT DMAEND и PIRQ;
тактоВ и синхронизиращ сигнал PCLOCK и РЕ;
шини за захранВане 4-5 V, +12 V и GND (V^); _______
сигнали с общо предназначение PRESET, PR EADY и PRESENT.
Ще разгледаме по-подробно значението на Всеки един от те-
зи сигнали. Всички Вход ни сигнали трябба да натоВарВат шини-
те на осноВната платка най-много с 2 стандартни LSTTA това-
ра и 50 pF. Всички изходни сигнали трябба да могат да упраВля
Ват поне един стандартен ТТЛ товар и 130 pF.
РАО-:-РАЗ (Peripheral Address Bus) са 4 Входа за най-млад-
шите 4 адреса на микрокомпютъра. Те се използуВат заедно с
командите за четене и запис и със сигналите за избор на чип за
адресиране на периферните устройства, разполоЖени на допъл-
нителния модул. Модулът заема две области от адреси. Всяка
по 16 байта или общо 32 байта.
PD0 + PD7 (Peripheral Data Bus) са 8 дВупосочни шини за
данни с изходи с три състояния. Посоката на обмен сеупраВляВа
от шините PR/W, PRD и PWR. Обмен по шините моЖе да се
извърши само ако един от сигналите PCSO или PCS1 е О. ИзхЬди-
те на подчинения модул трябба да могат да упраВляВат поне
един стандартен ТТЛ тоВар и капацитет до 130 pF.
PR/W (Peripheral Read/Write) e сигнал за четене/запис, кой-
то се използуВа от периферните интегрални схеми
СМ 602 —СМ 607, 6821, 6840 и други съВместими с тях.
РЕ (Peripheral Enable) е системният синхронизиращ сигнал,
използуВан от периферните интегрални схеми
СМ 602 СМ 607, 6821 6840 и други съВместими с тях.
PWR (Peripheral Write Command) е сигнал с активно ниско
ниво, който стаВа О при запис В подчинения модул.
PRD (Peripheral Read Command) е сигнал с активно ниСко
ниво, който стаВа 0 при четене от подчинения модул.
PCSO и PCS1 (Peripheral Chip Select 0,1) са два сигнала с
активно ниско ниво, които разрешаВат работата на перифер-
нит^схеми, разполоЖени на подчинения модул.
вкОСК е Вход за тактов сигнал с постоянна честота
10 ^Hz +0% —2% (обикноВено 9,8304 MHz) и с коефициент на
зап Зване приблизително 50%, който се получаВа от главния мо
дул-
92
Шини
за данни
PDO
PD1
PD2
PD3
PD4
PD5
PD6
Фми 3.1 Сигнала за интерфейса РХВ
а — раэполоЖение на куплунга с 32 изВода
б — групиране
Шини
за адреси
Избор
на чип
Шини за ,
захранване
РХВ
PD7
РАО
РА1 10
РА2 11
_ РАЗ 12
. , PCSO 13
+5V 14
+12V 15
-12V 16
Главен модул
в 1 DMAREQ
2 DMAGNT
3 DMAEND
4 PREADY
в мм J
6 PIRQ J
7 PCLOCK
8 PE
9 PRD
10 PWR
JI PR/W 12 PRESET r i 13PCS1 *"•
14 +5V
15 GND
16 GND
г
Шини за работа с
контролер за
директен достъп
Готовност
Включен модул
Заявка за прекъсване
Тактови сигнали
Команда за
четене и запис
Начално установяване
Избор на чип
Шини за захранване
а
РАО 4-РАЗ 4
| PD0 4-PD7 ,8 г
PCSO PCS1,2
PR/W, PRD, PWR
PE r
PCLOCK
PIRQ________
PRESET
PREADY *
~'T Present
♦ 5V, 112V, GND 6
DMAREQ
DMAGVf
DMA END
Подчинен модул
Адреси
Данни
Избор на чип
Управление на четенето и записа
Синхронизиращ с^-нал
Тактов сигнал
Заявка за прекъсване
Начално установяване
Готовност
Включен модул
Захранваши напрежения
Сигнали за работа с контролер
за директен достъп до паметта
б
07
PIRO (Peripheral Interrupt Request) e изход с отборен ко-
лектор или отборен дрейн и с активно ниско нибо за заявка за
прекъсбане от периферните схеми, разполоЖени на подчинения
модул.
+ 5 V, ±12 V и GND са изводи за получабане на захранвещи
напреЖения от глабния модул. Максималната консумация от за-
хранващото напреЖение + 5V е1 А, а от ±12 V — 0,5 А.
PRESET е вход с активно ниско нибо, който се използуба за
начално устанобябане на схемите, разполоЖени на подчинения
модул.
PR EADY е изход с отборен колектор или с три състояния и
с активно високо нибо.
Подчиненият модул постабя изхода си PREADY б 1, за да по-
твърди, че обменът на данни с глабния модул е забършил. Ако
PREADY е О, микропроцесорът трябва да изчака допълнителния
модул да завърши исканата от него операция на четене или за-
пис._______
PRESENTе изход с две състояния, който се постабя б О при
бключбане на подчинения модул в куплунга. Състоянието на та
зи шина трябва да моЖе да се прочете от микропроцесора, раз-
полоЖен на основната платка. На основната платка меЖду тази
шина и +5 V трябва да се включи резистор със стойност
5^-10 kQ и шината трябва да се включба към маса при постабя-
не на допълнителния модул б куплунга.
3.2.1. Цикли за четене и запис на интерфейса РХВ
Интерфейсът РХВ поддърЖа следните два цикъла за четене и
два цикъла за запис: \
цикъл за четене и цикъл за запис, управлявани от сигналите
РЕ и PP/W,
цикъл за четене и цикъл за запис, управлявани съответно с
PRD и PWR
Пърбите два цикъла на четене и запис събпадат с циклите за
четене и запис на микропроцесорите от типа на СМ 601, 6502
и 680Х при адресирене на паметта и входно-изходните уст-
ройства. Тези цикли се използубат само ако бърху допълнител-
ния модул има периферии схеми от типа на СМ 602, СМ 603,
СМ 604, СМ 606, 68ХХ и др.
Другите два цикъла се използубат от периферии схеми от
типа на 8251 А, 8253, 8255 и др.
Няма да описбаме подробно бремедиаграмите, тъй като те
лесно могат да бъдат получени от дадените б гл. 1 и 2.
94
3.2.2. Модули, koumo използуВат интерфейса РХВ
В таз и точка разглеЖдаме няколко подробно блокоВи схеми на
модули, който използуВат интерфейса РХВ Да се изчертаят
техните принципни схеми не е проблем за читателя, разбрал
описанията на интерфейса РХВ и на периферните схеми. Всички
куплунги, който сВързВат модулите от този тип с останалите
модули В системата, означаВаме с PJN, където N е цяло полоЖи -
телно число (N = 1 2, 3 и т. н.).
На фиг. 3.2 е дадена схемата на модул, съдърЖащ два програ
мируеми таймера СМ 606 и един Р!А СМ 602. Модулът има
общо шест 16-битоВи програмируеми таймери/броячи, чиито
ВходоВе и изходи са буферирани със 74LS14 и са изВедени на куп
лунга PJ1, и 20 Входно-изходни шини на PIA, който, без да се
буферират, са изВедени на куплунг PJ2. Модулът заема само
20 байте от Входно-изход ноте пространство. Този модул мо-
Же да се използуба за измерване на честоти, за управление на
стъпкоВи електродВигатели, за генериране на импулси с ТТЛ ни-
Во с програмируема честота и коефициент на запълВане, за уп-
равление на клавиатура и индикации, за управление на някои Ви-
доВе печатащи устройства и др. Модулът е предназначен главно
за работа с микропроцесори от типа на СМ 601. 6502 и 680Х,
защото В поВечето приложения сигналът РЕ трябВа да е с по
стоянна честота.
На фиг. 3.3 е дадена схемата на модул за двуканален последо-
вателен интерфейс, който отгоВаря на изискВанията на стан-
дарта RS-232C. Модулът съдърЖа два универсалии последоВа-
телни приемника и предаВателя 8251А и един програмируем
таймер 8253. С пърВите дВа таймера на 8253 се задаВат често-
тите за приемане и предаВане на пърВия последователен канал
а с третия таймер — за Втория канал. ПърВият последователен
канал е предвиден глаВно за работа с модеми и затоВа могат да
се задаВат различии честоти на приемане и предаВане. Модулът
заема 16 байта от адресното пространство и използуба сигна-
лът PCSO за разрешаВане на адресная дешифратор 74LS139.
Всеки от униВерсалните синхронии и асинхронни приемници-
предаВатели 8251А има четири избода с активно Високо ниВо,
който могат да се използуВат за генериране на заявки за прекъс-
Ване към микропроцесора. Чрез мостчетата М1 и М2 за всяка
от двете интегрални схеми 8251А се избира по един източник
на прекъсВане, който се подаВа към интегралната схема 75452В.
Тя инвертора дВата сигнала и ги обединява В общ изход с отВо-
рен колектор, евързан към шината за заявки за прекъсВане PIRQ.
Мостчетата М3 и М4 позВоляват честотите за приемници-
те и предавателите на 8251А да се получават или от програми-
руемия таймер 8253, или от куплунгите PJ1 и PJ2 Предвидена
е и ВъзмоЖност тактоВите честоти да се получаВат от 8253
95
Куплунг P«J1
. Модул, съдърЖащ два програмируеми таймера СМ 606 и един PIA
СМ 602, за интерфейса РхВ
96
u да се изВеЖдат на куплунаите PJ1 и PJ2, след като се усилят
от драйверите МС 1488.
Входните согнали за броячите на 8253 се получаВат от изхо-
да на делител на 8, реализиран със 74LS93. При тази схема на
сВързВане могат да се получат Всички стандартни скорости за
приемане и предабане В обхВата от 75 до 19 200 бода.
Сигналът за начално установяВане RESET на 8251А е с ак-
тивно високо ниВо. Ето зато Вторият дешифратор, който се
намира В 74LS139, е използуВан за инВертиране на сигнала
PRESET на РХВ.
На фиг. 3.4 е дадена схемата на 16-канален, 12-битов анало-
говое цифров преобразувател със схема за следене и запомняне
(Sample & Hold). ИзползуВаният аналогоВо-цифроВ преобразу-
Вател е СМ 757, който се произВаЖда у нас. АналогоВият мул-
типлексор МАС16/МАВ16 и схемата за следене и запомняне
МАС 198 се произВеЖдат В ЧССР. Модулът осигуряВа точност
±1 най-младши бит при Входно напреЖение от 0 до 5,12 V и
Време за преобразуВане около 100 ps.
На фиг. 3.5 е дадена схема на модул, кощпо съдърЖа или два
паралелни интерфейсни адаптера СМ 602, или два „гъвкави" ин-
Мерфейсни адаптера 6522, или един СМ 602 и един 6522. Моду-
лът заема 32 байта от адрес^ото пространство на микроком-
пютъра. Сигналът PCS0 се използува за разрешаване на VI, а
PCS1 — на V2. Ако се използува СМ 602, модулът има 32 Вход-
но-изходни шини с общо предназначение, 4 Входно-изходни ши-
ни със специално предназначение и 4 Входа, които могат да се
използуВат за генериране на заявки за прекъсване.
Ако се използува интегралната схема 6522, модулът има
много по-големи ВъзмоЖности — четири 8-битоВи паралелни
канала, два последователни канала, четири 16-битоВй програми-
руеми таймери/броячи и 8 Входно-изходни шини със специално
предназначение.
Мостчетата М1 и М2 са необходима за да моЖе В един и
същ цокъл да се поставят както СМ 602, така и 6522^Обърнете
внимание, че модулът използува сигналите РЕ и PR/W. За да ра-
ботят правилно таймерите и последователният канал на 6522,
сигналът РЕ трябба да е с определена постоянна честота.
При Всички разгледани модули сигналът PR EADY не се изпо-
лзува, тъй като се предполага, че използуВаните периферии схе-
ми имат достатъчно малко Време за достъп. Бихме могли да
разгледаме още десетки модули за интерфейса РХВ. НадяВаме
се, че разгледаните дотук са убедили читателя В полезността
и ВъзмоЖностите на този интерфейс.
7 НапраВете сами микрокомпютър
97
8
РАО
PAI
PWR
PRD
PIT 8253
OUTO
OUT1
OUT2
cs
DO- D7
AO
Al
WR
RD
GATED
GATE1
GATE2
CLKO
CLK1
CLK2
Фиг. 3.3. Модул, съдърЖащ дбуканален серией интерфейс по стандарта RS— 232С, за интерфейса РХВ
Фиг, 3.4, Модул, съдърЖзщ 16-канален 12-битоб аналоаобо-цифроЗ преобразубател за интерфейса PXS
wo
DO D7
RPDO - PD7
Ф2___
RESET
I
=£= 0.15 Ц
GND
PCSO
PXB
D0 D7
IRQ
Ф2
RESET
CS
VI
CM 602
или 6522
V2
CM 602
или 6522
Входно-
ИЗХОДНИ
шини
PE
PRESET
PCS1
PRESENT
РА0ДРАЗ
PR/W
Фие. 3.5. Модул, съдърЖащ два паралелни интерфейсни адаптера СМ 602 или
6522, за интерфейса РХВ
101
3.3. ИНТЕРФЕЙС МХВ ЗА РАЗШИРНВАНЕ НА ПАМЕТТА
Ингперфейсът за разширябане на паметта позболяба просто и
еВтино да се убеличаВа обемът на паметта на микрокомпютър-
ните модули. Интерфейсът се състои от цокъл с 28 изВода,
мостчета и куплунг с 8 изВода (фиг. 3.6). Цокъла означабаме с
МХВ, куплонга — с JX, а мостчетата — с М1 и М2. Всъщност
допълнителен е само куплунгът JX, тъй като цокълът МХВ и
мостчетата М1 и М2 могат да се използуВат за директно по-
стаВяне на памети SRAM и EPROM с байтоВа организация. Кога-
то В цокъла МХВ се постабя директно памет с байтоВа органи-
зация, трябба да се постаВи задълЖително мостчето М2 (16—
18), т. е. на^литегралната схема трябВа да се подаде сигнал за
разрешение СЕ. Ако В цокъла МХВ се постаВи допълнителен мо-
дул, тогаВа мостчето М2 (16—18) не трябба да се постабя, за-
щото сигналите за разрешабане на_допълнителните схеми се
получабат от куплунга JX. Сигналът СЕ моЖе да е идентичен със
сигнала МСЕО.
Допълнително Включеният модул моЖе да съдърЖа до четири
интегрални схеми памети, произбеЖдани по NMOS или CMOS
технология Допълнителният товар, който се 'ВключВе към ши-
ните на основната памеле стига до 65 pF, 60 рА при Високо ни-
Во и 500 цА при ниско ниВо, т. е. четири NMOS или CMOS Входа
и един LSTTS Вход. В поВечето системи този тобар не ВлошаВа
параметрите на системата, но Все пак трябва да се Взема под
Внимание при работа с модулите.
На куплунга JX са изВедени адресните шини А11-гА15, дба
сигнала за разрешение МСЕО и МСЕ1 и командата за запис В па-
метта MWE. Максималният обем на паметта, която моЖе да
се разполоЖи на допълнителната платка, е 128 Кбайта, органи-
зирана В дВа блока по 64 Кбайта. Единият блок се избира със
сигнала МСЕО, а Вторият — с МСЕ1. ИзползуВането на МСЕ1 не
е задълЖително. Мостчетата М1 и М2 се поставят В заВиси-
мост от типа на интегралните схеми В допълнителния модул.
В табл. 3.1 е показано как трябба да се устанобябат мостчета-
та при най-често използуВаните SRAM и EPROM с организация
от 2К х 8 до 64К х 8. Бремедиаграмите за работа с модула не се
различаВат от бремедиаграмите на паметите с байтоВа орга-
низация, Включени 6 допълнителните модули. Адресите на паме-
тите, т. е. разпределението на адресното пространство на до-
пълнителната памет, се определят от сигналите МСЕО и МСЕ1,
който се получабат от дешифратора на адресите на осноВната
платка.
Платките, който реализират интерфейса МХВ, могат да са с
2 ^Ьмера: 50 х 80 тт и 50 х 120 тт. Платките с пърВия размер
С’ИВЖат дВе памети с байтоВа организация, а платките с Вто-
102
Ml
A14 3
Адресни
шини
Шини за
данни
Цокъл за разширение
D7
А9
A11/WE
OE/RD
А10
Усс
A14/WE
D5
D4
D3
±5p/12V
М2
А13/Усс
А8
12
14
17
18
Усс
А14
WE
А13
Усс
СЕ/—
Ку плунг за разширение
АН
WE
Усс
СЕ
01 А15
02 А14
03 А13
04 А12
05 АН
06 МСЕО
07 МСЁ1Л-]
08 MWE |
Шини за данни
Фие. 3,6, РазполоЯсение на сигналите на цокъла МХВ и куплунга JX, използубани
от интерфейса МХВ
рия размер — до четири памети (фиг, 3.7), С V1 -? V4 са означени
наметите, а с C1-FC3 — допълнителните схеми (адресни де-
сиифратори и ебентуално регистър). Интегралната схема, озна-
чена с VI, се постабя 6 цокъл с 28 изВода ДълЖината на изводи-
те на цокъла тряббе да е достатъчна, за да моЖе да се осъщест-
ви сигурен контакт с цокъла МХВ, разполоЖен на основната
платка. Вместо специален куплунг за JX също моЖе да се из-
ползуВа част от цокъл с достатъчно дълги избоди,
Има десетки Варианти за изграЖдане на допълнителните мо-
дули. При тоба модулите биха могли да се проектарат така, че
на един и същ модул да се поставят памети от различии типо-
ве, например две памети SRAM и две памети EPROM.
За да улесним читателя при разработването и използуВане-
то на модули, който се свързват с интерфейса МХВ, разглеЖда-
ме пълните схеми на’няколко модула.
На фиг, З.В е дадена пълната схема на модул с четири интег-
рални схеми SRAM с общ обем на паметта 8 Кбайта. Мостче-
тата М1 и М2 от фиг. 3.6 се поставят за паметта 6116, както
103
Фие. 3.7. Размера на печатнигпе платки и примерно разполоЛение на елементи-
те на модулите за интерфейса МХВ
е показано 6 табл. 3.1. Осбен паметите V1 4- V4 на допълнител-
ния модул са разполоЯсени дешифратора те V5 и V6 и мостчета-
та MX. Дешифраторъпт V5 изработба сигналите за разрешение
на паметите V1 -?V4. На негобия Вход за разрешение Е моЯсе да
се подаВа или сигнал от един от 8-те изхода на дешифратора
V6, или сигналът МСЕО от куплунга JX. Дешифраторът V6 опре-
деляемой 8 Кбайта 8 рамките на блока от 64 Кбайта, опреде-
лен МСЕО, ще се адресират паметите VI -г V4. Този дешифратор
мо j^fca се използуба или да не се използуба В забисимост от
начИИ по който се получаВа сигналът МСЕО на осноВната плат-
ка.
104
Таблица 3 1
ПостаВя на на мостчета М1 и М2 В зависимост от използуваиите паме-
ти с байтова организация на допълнителния модул на MX В
ИзползуВани ПостаВени
6116/2016 М2 (9—10. 13—14)
6264 М2 (5—6. 9—10. 11—12)
62256 М1 (2—3), М2 (5—6. 7—8, 11—12)
2716 М2 (9—10 15—16)
2732 М2 (9—10, 11—12)
2764 М1 (1—2), М2 (1—2, 11—12)
27128 М1(1—2), М2 (1—2, 7—8, 11—12)
27256 М1 (1—2), М2 (1—2, 7—8, 11—12)
27512 М1 (2—3). М2 (1—2. 7—8, 11—12)
В някой случаи, след като се зареди съдърЖанието на памет-
та SRAM на допълнителния модул, е Желателно тя да се защити
от запис, т. е, SRAM да се използуба като постоянна памет.
Тогаба се прав^следното:
1, Сигналът WE не се получаба от цокъла MX В, а от куплунга
JX- Затоба мостчето М2 (13—14) от фиг, 3.6 на оснобната
платка не се поставя.
2. Когато се записва съдърЖанието на SRAM, на допълнител-
ния модул се поставя мостчето МХ2 (1—2). Когато съдърЖа-
нието на SRAM трябба да се защити от запис, мостчето МХ2
(1—2) се избаЖда и в паметта бече не моЖе да се записба. При
такива приложения е Желателно захранващото напреЖение на
паметта Vct да се получаба от напреЖение, което е резербирано
с батерия или акумулатор, за да не се разрушава съдърЖанието
на SRAM при изключване на захранващото напреЖение на микро-
компютъра.
На фиг. 3.9 е дадена схемата на модул за интерфейса МХВ с
четири EPROM 2732 с общ обем 16 Кбайта. Мостчетата М1 и
М2 от фиг, 3,6 се поставят според изискванията на табл, 3.1
за EPROM 2732. Адресният дешифратор на модула е реализиран
със 74LS138. Ако сигналът МСЕОизбира блок от паметта с раз-
мер 16 Кбайта, б дешифрирането на адресите участбубат само
сигналите А12 и А13, В този случай се поставят мостчетата
МХ1 (1—2, 7—8) и МХ2 (1—2, 3—4, 6—6, и 7—8). Не е трудно
да се определи кои от мостчетата МХ1 и МХ2 трябба да се
поставят, ако сигналът МСЕОразрешава блок с обем от 32 или
64 Кбайта.
На фиг. 3.10 е дадена схемата на модул за интерфейса МХВ с
четири интегрални схеми SRAM 6264 с общ обем от 32 Кбайта.
Адресният дешифратор на модула е реализиран със 74LS138.Ако
сигналът МСЕО разрешава блок от паметта с обем 32 Кбайта,
105
Фиг. 3.8. Модул за интерфейса МХВ с 4 SRAM 6116/2016 с общ обем 8 Кбайта
Al 5 не се използуВа и се постаВя мостчето МХ1 (1—2) или МХ1
(3—4) В заВисимост от необходимото ниВо на А15. Ако се по
сгя|ь мостчето МХ2, В паметта моЖе да се записВа; В проти
B-^^Вучай от нея моЖе само да се чете,
W фиг, 3 11 е дадена схемата на модул с две интегрални схе-
ми EPROM 27256, Общият обем на паметта разполоЖена на мо-
106
дула, е 64 Кбайта. Дешифраторы^! на модула е реализиран със
74LS00. Мостчетата МХ1 и МХ2 от фиг. 3.6 трябВа да се по-
ставят за памет 27256.
Послед на та схема на модул за интерфейса МХВ която раз-
глеЖдаме, е дадена на фиг. 3.12. Този модул се отличаВа сыцест-
Вено от предишните. Той съдърЖа 64 Кбайта EPROM с четири
107
интегрални схеми 27128, организирани като 4 страница по
16 Кбайта. Сигналът МСЕО разрашаВа блок от 16 Кбайта. Но-
меръгг на страницата, която се адресира, се запомня В дВата
тр JBh.) на 74LS74. При пърВоначално ВключВане на системата
mpi^pume се нулират и е избрана EPROM V1. Запис на номер на
друга страница се изВършВа при MWE = O и МСЕО =0
108
Фиа. 3.11. Модул за интерфейса МХВ с 2 EPROM 27256 с общ обем 64 Кбайта
109
1
Фиг. 3.12. Модул за интерфейса МХВ с 4
EPROM 27128 с общ обем 64
Кбайта, организиран като 4
страница по 16 Кбайта
110
ГЛАВА 4. ПРОЕКТИРАНЕ НА ПАМЕТТА
НА МИКРОКОМПЮТРИТЕ
4.1. ВЪВЕДЕНИЕ
Инструкциите и данните, необходимо за работата на микро-
ком пютъра, се съхраняВат 6 паметта, която най-общо е опера-
тивна и постоянна.
Оперативна е паметта, В която микропроцесорът моЖе да
чете и да записВа с една и съща скорост. Информацията В опе-
ратиВната памет се съхраняВа, докато захранващото напреЖе-
ние е В определено граници. Когато захранващото напреЖение
излезе изВън тези граници, информацията В оператиВната па-
мет се разрушава. При оператиВните памети, произВеЖдани по
NMOS технология, захранващото напреЖение обикнобено тряб-
Ва да е +5 V ±5%. При паметите, произВеЖдани по CMOS тех-
нология, тези граници са по-широки и са от около 3 до 5 V. Опе-
ратибните памети се делят на дбе оснобни групи:
статични памети или SRAM (Static RAM);
динамични памети или DRAM (Dynamic RAM).
Информацията, записана В SRAM, се запазба, докато захран-
бащото напреЖение е В допустимите граници или докато не се
промени от микропроцесора. При DRAM, за да не се загуби запи-
саната информация, налага се тя да се ВъзстанобяВа (опресня-
6а) праз определен интервал от бреме, който обикноВено е
2 ms. Опресняването се изВършва от специализирани контроле
ри за опресняване на динамични памети от типа на Intel 8202,
8203, 8208 и др. Осбен тези два оснобни типа оперативни паме-
ти има и други,например псебдодинамичните памети, енергоне-
зависимите оперативни памети и др., които засега се използу-
бат значително по-рядко.
Динамичните памети използуВат по-прост запомнящ еле-
мент от статичните и затова позВоляват да се постигне по-
голям обем памет на един чип и имат относително по-ниска
цена. Сега най-широко са разпространени динамичните памети
с организация 16Кх1,64Кх1 и 256 Кх 1, които имат само едно
захранващо устройство от + 5 V и са разполоЖени 8 корпус с
16 извода (фиг. 4.1). В тази книга няма да разглеЖдаме работа-
та с динамични памети поради следните причини:
1. Динамичните памети са икономически най-изгодни при
обем на паметта над 64 Кбайта, а за повечето микрокомпютри
111
Фиг. 4.1. РаэполоЯсение на изводите на най-често използубанита DRAM
112
със CM 601 u 6502 не e необходим такъб голям обем памет.
2. Вероятността за грешка при динамичните памети е мно-
го по-голяма от Вероятността за грешка при статичните па-
мети. Интегралните схеми, който открибат и коригират греш-
ки В динамичните памети, са слоЯсни, скъпи и на практика недо-
стъпни за поВечето читатели.
3. УпраВлението на динамичната памет е много по-слоЯсно
от упраблението на статичната и негоВото разглеЯсдане ще
утехкни излишно съдърЯсанието на книгата.
С термина постоянна памет обикнобено се означаВат бсички
интегрални схеми-памети, който запазбат съдърЯсанието си
след изключбане на захранбащото напреЯ<ение. Най-често из-
ползуВаните Видобе памети от този тип са следните:
1. ROM (Read Only Memory) се програмират от производите-
ля и съдърЯсанието им не моЯсе да се променя. ПроизбеЯсдат се
no NMOS и CMOS технология с организация 2К х 8, 4К * 8 и т. н.
до 1024Кх8. Най-използуба на та серия е 23ХХХ (табл. 4.1), коя-
то е с байтоВа организация и е съВместима по избоди със серей-
те EPROM 25ХХХ и 27ХХХ. В тези означения X е която и да е
цифра от 0 до 9. АктиВното ниВо на сигналите CS на паметите
ROM се определя при произбодстВото и моЯсе да е както Високо,
така и ниско.
2. PROM (Programmable Read Only Memory) са еднократно
програмируеми памети, за чието програмиране се използубат
специални устройства, наречени програматори. PROM се произ-
ВеЯсдат по ТТЛ или CMOS технология с дълЯсина на думата 4
или 8 бита. В микрокомпютрите се използуВат най-често за
запомняне на програмата или за адрасни дешифратори. Изпол-
зубането им като програмируеми адресни дешифратори облек-
чаВе проектирането на микрокомпютрите.
3 EPROM (Erasable Programmable ROM) са памети, чието съ-
дърЯсание моЖе да се изтриба многократно с ултраВиолетоби
лъчи и след тоба отнобо да се програмира. Те са най-широко
използубаната постоянна памет 6 микрокомпютрите. EPROM
се произВеЯсдат по NMOS и CMOS технология.
8 НапраВете сами микрокомпютър
113
РазполоАение на изводите на най-често
pPD MPD23 С 256Е, pPD23 1 28Е, SY2364, SY2364A, pPD23 6 4Е SY23 32 SY23 33, 23 16В, Корпус (поглед от
1000 SY23 SY23 pPD2 SY2365. 23 23 горе)
256 А 128 А 36 4А SY2365A. 32А 16Е
МК36000 12364А
128К 32К 16К 8 К 4 К 4 К 2 К
х8 х8 *8 х8 х8 х8 *8
А15 N. С. N С. — N С — — — 01 с 28
А12 А12 А12 — А12 — — — - 02 27 -
А7 А7 А7 А7 А7 А7 А7 А7 " 03(01)и -1 (24)26 -
А6 А6 А6 А6 А6 А6 А6 А6 " 04(02) (23)25 -
А5 А5 А5 А5 А5 А5 А5 А5 ~ 05(03) (22)24 -
А4 А4 А4 А4 А4 А4 А4 А4 “ 06(04) (21)23
АЗ АЗ АЗ АЗ АЗ АЗ АЗ АЗ ~ 07(05) (20)22
А2 А2 А2 А2 А2 А2 А2 А2 “ 06(06) (19)21
А1 А1 А1 А1 А1 А1 А1 А1 “ 09(07) (18)20
АО АО АО АО АО АО АО АО - 10(08) (17)19
D0 D0 D0 DO DO DO DO DO “ 11(09) (16)18
D1 D1 D1 D1 D1 D1 D1 D1 ~ 12(10) (15)17
D2 D2 D2 D2 D2 D2 D2 D2 “ 13(11) (14)16
GND GND GND GND GND GND GND GND " 14(12) (13)15|-
ЗабелеЖки; 1) mPD— -NEC. 2) — Intel; 3) SY — Synertek; 4) МК — Mostefc 5) ак-
тивното ниво на бходовете CS се определя при произбодството.
4.2. ПРОГРАМИРУЕМИ ПОСТОЯННИ ПАМЕТИ PROM
Програмируемите постоянна памети имат Време за достъп от
20 до 90 ns. Те се използуВат сраВнително рядко за съхраняВане
на програми, тъй като са относително по-скъпи от EPROM,
имат по-голяма консумация от тях и осбен тоба се програми-
рат еднократно. Най-интересното им приложение е като про-
г рам и ру ем адресен дешифратор В микрокомпютъра. Използуба-
нето на PROM като адресен дешифратор има следните пре-
димства пред използуВането на ТТЛ интегрални схеми с ниска
и средна степен на интеграция:
1. Една PROM моЖе да замени 5-НО ТТЛ интегрални схеми и
с тоба ац се спести място на платката. НамаляВането на броя
114
Таблице 4.1
използувените ROM от серия та 23ХХХ
2316В, 2316Е SY2333, SY2332 2332А PPD2364E. SY2365. SY2365A i2364A SY2364, SY2364A ДРО2364У МК36000 J1PD23 128Е 1XSY2312 8А PPD23 С256Е, SY2325 6А PPD23C1000
2 К 4 К 4 К 8 К 8 К 16 К 32 К 128 К
х8 х8 х8 х8 х8 х8 х8 х8
— —- — Vcc — Vcc Vcc Vcc
— — — CS1 — DE1 А14 А14
8 К Vcc V„ CS2 Vcc А13 А13 А13
х8 А8 А8 А8 А8 А8 А8 А8
А9 А9 А9 А9 А9 А9 А9 А9
CS3 А11 CS2 А11 А12 А11 А11 А11
CS1 DE CS1 ОЕ ОЕ/СЕ ОЕ2 ОЕ А16
А10 А10 А10 А10 А10 АЮ АЮ АЮ
CS2 СЕ А11 СЕ А11 СЕ СЕ СЕ
D7 D7 D7 D7 D7 D7 D7 D7
06 D6 D6 D6 D6 D6 D6 D6
D5 D5 D5 D5 D5 D5 D5 D5
D4 D4 D4 D4 D4 D4 D4 D4
D3 D3 D3 D3 D3 D3 D3 D3
на използубаните интегрални схеми Води до no-ниска цена, по-
Вишена надеЖдност и no-малка консумация.
2. Като се постаби PROM с нобо съдърЖание, моЖе да се про-
меня и разпределението на адрасното пространство. ТоВа е
ВаЖно например, когато 6 едни и сыци цокли искаме да постабя-
ме SRAM или EPROM с байтоба организация и с различен обем.
3. Входният ток на ТТЛ PROM обикнобено е много малък.
При Високо ниВо той не надбисиаВа 50 цА, а при ниско нибо —
250 рА.
В табл. 4.2 са дадени по-6аЖните параметри на някой от ТТЛ
PROM, а на фиг. 4.2 е показано разполоЖението на избодите им.
Процедурите за програмиране на различните PROM, които
се препоръчбат от произбодителите, обикнобено са различии.
Най-добре тези процедури се реализират с фабрични програма-
тори
115
Параметры на най-често излолзубаните ТТЛ PROM
Забелеэкки Т. S. — изходите са с три състояния, О. С. — изходите са с отборен колектор
32x8
82S23(O.C.), 82S123(T.S.)
TBP 18SA030, TBP 18S030
256 x4
82S125(O.C.), 82S129(T.S.)
TBP14SA10, TBP 14S10
D0—«— 01 / 16 VCc А6—- 01 16 Vcc
D1—— 02 15 -—СЕ А5—- 02 15 А7
D2-—— 03 14 - - A4 А4—* 03 14 СЕ1
D3—— 04 13 —АЗ АЗ—- 04 13 • СЕО
D4-— 05 12 А2 АО—* 05 12 — D0
D5— 06 11 -—Al А1—- 06 11 — D1
D6—- 07 10 -—АО А2 — 07 10 — D2
GND 09 —D7 GND 08 09 —D3
256 x 8 512 x 4
TBP18SA22(O.C.), TBP18S22(T.S.) 82S130(O.C.), 82S131(T.S.)
SN74S470, SN74S471
АО—- 01 20 Vcc A6—- 01 16 Vcc
А1—• 02 19 А7 A5—* 02 15 -—A7
А2— 03 18 А6 A4 — 03 14 -»—A8
АЗ— 04 17 -—А5 АЗ-—* 04 13 -—CE
А4—- D0— 05 06 16 15 _ CEi A0—- Al—- 05 06 12 ——-D0 — DI
-—CEO 11
D1— 07 14 —-D7 A2—- 07 10 — D2
D2— 08 09 13 —-D6 GND 06 09 —D3
D3——
GND 10 11 —— D4 ’
фиг. 4.2. РазполоАение на изВодите на най-често използуваните ТТЛ PRDM
4.3. ПРИЛОЖЕНИЕ НА SRAM В МИКРОКОМПЮТРИТЕ
Паметите SRAM се произВеЖдат no NMOS и CMOS технология
с дълЖина на думата 1, 4 и 8 бита и с обем от 1 Кбит до
256 Кбита. ЗахранВасцото напреЖение е само едно, а ВходоВете
117
и изходите са ТТЛ съВместими. Времето за достъп на SRAM е
от 20 до 450 ns. Паметите с малко бреме за достъп консуми-
рат поВече ток. При работа с широко разпространените мик-
ропроцесори се използуВат памети с Време за достъп от 150
до 450 ns. В табл. 4.3 е дадено Времето за достъп до паметта,
изискВано от някои от по-разпространените микропроцесори.
Таблица 4.3
Време зз достъп до пзметтз, изискВано от най-разпространените
микропроцесори
Микропроцесор Работна честота, MHz Време за достъп, ns
6502 1 650
6502А 2 310
65028 3 170
6502С 4 110
6800 1 530
68А00 1,5 360
68В00 2 250
Z80A 4 250
Z80B 6 140
8088 5 460
6В09 1 695
68А09 1,5 440
6ВВ09 2 320
Обърнете Внимание, че 80В8 благодарение на сбоята сполучлиВа
Вътрешна архитектура моЖе да работи при 5 MHz с памети с
Време за достъп 460 ns.
Шините за Връзка меЖду SRAM и микропроцесора могат да
се разделят на следните групи:
адресни шини, означени с АО...AN (N = 0, 1...);
шини за данни D0...DN (N = 0, 1...);
шини за командите за четене и запис, който се означаВат
съотВетно с RD и WR или ОЕ и WE/W;____
сигнали за избор на чип, означени с СЕ или CS;
захранбащи шини, означени с Vcc и Vss или VDD и GND.
СВър^^ ето на тези шини към микропроцесорите СМ 601
и 6502 ^ЛлеЖдаме с конкретно примери и смятаме, че така
читате^И»! ще изблекат най-голяма практическа полза.
118
4.3.1. SRAM с дълЖина на думата 1 бит
На фиг. 4.3 е дадено разполоЖението на изводите на SRAM с
организация 4 К х 1,16 Кх1 и 64 Кх 1. Най-характерно за тях е
малкото Време за достъп, което В най-добрите типове моЖе
да достигне 25-45 ns. Малкото Време за достъп обикноВено
Води до Висока консумация и Висока цена. Ето защо тези памети
се използуВат глаВно В
бързодейстВуВащите
мини- и микрокомпютри
и В контролно-диагнос-
тичната апаратура (на-^£
пример логически анали-*”
затори, тестери и 9Р-),^£
т. е. там, където има из- а
искВания за Високо бързо-
дейстВие и съотВетно
малко Време за достъп.
Паметите от фиг. 4.3 се
произВеЖдат по NMOS
технология, но по бързо-
дейстВие се доблиЖабат
до SRAM, произведено по
ТТЛ технология, като при
тоВа имат t по-Висока
степен на интеграция и
по-ниска цена.
4.3.2. SRAM с дълЖина
на думата 4 бита
Паметите SRAM с дъл-
Жина на думата 4 бита
се използуВат най-често
Фиг 4 3. РазполоЛение на изводите на SRAM с дълЛина на думата 1 бит
В микрокомпютри с 8-би-
тоВи микропроцесори и
едночипоби микроком-
пютри. В тази група има
както бързи памети с
Време за достъп, по-мал-
ко от 100 ns, така и па-
мети със средне бързо-
дейстВие 200 - 450 ns
(фиг. 4.4).
119
256x 4 256 x 4 Ik х 4 4k x 4
2112 2111,8111 gPD 2149. 2114 ,2148 ДРО4313
Фие 4.4. Расположение на uaOogume на SRAM с дьлЖина на думата 4 бита
От masu група памети най-често се използуВа 2114, която е
с организация 1024 х 4 бита. Всъщност с 2114 се означава цяло
семейстВо памети с различно Враме за достъп и различна консу-
мация, но с ед но и също разполо?кение на изВодите. Паметта
2114 има 10 Входа за адреси А0^А9, 4 дВупосочни шини за дан-
ни A0 D3. един Вход за избор на паметта CS, един Вход за уп-
равление на четенето и записа WE и дВа изВода за захранване
121
Vcc u GND (Vjs). Интегралните схеми 2114 се произВеЖдат no
NMOS технология с Времена за достъп — 200, 300 и 450 ns, ка-
то за стандартна се смята паметта с Враме за достъп 450 ns.
На фиг. 4.5 е дадено разполоЖението на изВодите, означението,
Вътрешната архитектура и Времедиаграмите на цикъл за чете-
не и цикъл за запис на 2114.
ОсноВните статична параметра на стандартна памет 2114,
които трябба да се Вземат под Внимание при използубането й,
са следните.
Входният ток на Всички ВходоВа на 2114 и токът на утечка-
та на изходите DO- D3, когато те са ВъВ Високоимпедансно
състояние, не надВишаВа 10 рА. Входният и изходният капаци-
тет на Всички ВходоВе и изходи на паметта е по-малък от 5 pF.
Максималният консумиран ток е 95 mA. Всички ВходоВе и из-
ходи са ТТЛ съВместими.
Максималният изходен ток при ниско ниво на шините
D0 : D3 е 2,1 mA, а при Високо ниВо — 1,0 mA.
Данамачнате параметра на паметта се измерВат при един
стандартен ТТЛ товар и 100 pF, включено към изВодите
D0-D3.
При цикъл за четене са ВаЖни следните параметри
(табл. 4.4):
Таблица 4.4
ОсноВни динамично параметри на 2114
Цикъл за Означение на . параметъра 2114
минимална стойност максимална стойност
tRC 450 —
tACC — 450
четене tco tex 20 120
tQTD — 100
tOHA 50 —
twe 450 —
tw 200 —
запис twR <0TW 0 100
<DW 200 —
*DH 0 —
Irc — продълЖителност на цикъла за четене;
*асс —^©еме за достъп;
tco ^Жъснение на стабилните^анни на изходите D0-? D3 след
^Вэицателния фронт на CS;
122
tCx — закъснение на актибирането на изходите D0-D3 след
отрицателния фронт на CS;
toTD — закъснение на Високоимпедансното състояние на изходи-
те D0-D3 след полоЖителния фронт на CS;
toHA — задърЖане на прочетените данни на изходите D0-D3
след промяна на адреса
ОсноВните параметри при цикъл за запис са следните (табл.
4.4):
twe — продълЖителност на цикъла за запис;
tw — продълЖителност на импулса за разрешение на записа;
tWR — Враме за задърЖане на адреса след полоЖителния фронт
на WE;
toTw — закъснение на Високоимпедансното състояние на изхо-
дите след отрицателния фронт на командата за запис
WE;
tDW — Време, през което данните, които се записВапх_трябВа да
са стабилни преди полоЖителния фронт на WE;
tDH — Време за задърЖане на данните, които се записВат, след
полоЖителния фронт на WE.
При работа с 2114 трябВа да се има предВид, че микропроце-
сорът моЖе да я адресира не по-рано от 500 gs, след като за-
хранбащото напреЖение Vcc достигне 4,75 V.
На фиг. 4.6 е показано сВързВането на В Кбайта SRAM с
16 интегрални схеми 2114 към микропроцесора СМ 601. Памет-
та заема адреси от ООООН до 1FFFH. Шините за адраси на
СМ 601 са буферирани с дВа буфера от типа 74LS244. МеЖду
шините за данни на микропроцесора D0^-D7 и шините за данни
на блока памет DBO DB7 е Включен дВупосочен буфер 74LS245.
Посоката на предаВане на буфера се определя от състоянието
на сигнала R/ W, генериран от микропроцесора. На Входа СЕ на
буфера се получаба 0 само ако са изпълнени следните три усло-
вия:
шините ВА13, ВА14 и ВА15 са 0;
VMA1 иЕ = 1,
т. е. само ако микропроцесорът адресира интегралните схеми
V1 V16 ___ _
Сигналът WE на_2114 се получаВа от сигналите R/W и Е, като
WE - 0 само ако R/W = 0 и Е = 1
4.3.3. SRAM с дълЖина на думата 8 бита
Паметите SRAM с дълЖина на думата В бита се пояВиха В края
на 70 те години и се прилагат успешно В микрокомпютрите с
8 и 16 бипюби микропроцесори. Тези памети се наричат още
SRAM с байтова организация. В табл. 4.5 е показано разполоЖе-
123
РазполоЯсение на изводите на
62256, 6264 ТС5565 6116 2016, 2128, 215В, Корпус
43256 TMS4016 2129 2159 (поглед отгоре)
32 К* В CMOS ВКх8 CMOS В КхВ CMOS 2 КхВ CMOS 2 КхВ CMOS 2 Кх8 NMOS 1 КхВ NMOS
А14 N. С. N. С. — — — — 28 L -1 01
А12 А12 А12 — — — — _ 27 02 -
А7 А7 А7 А7 А7 А7 А7 “ 03(01) *- -J(24)26 —
А6 А6 А6 А6 А6 А6 А6 “ 04(02) (23)25
А5 А5 А5 А5 А5 А5 А5 “ 05(03) (22)24
А4 А4 А4 А4 А4 А4 А4 - 06(04) (21)23
АЗ АЗ АЗ АЗ АЗ АЗ АЗ “ 07(05) (10)22
А2 А2 А2 А2 А2 А2 А2 - 08(08) (19)21
А1 А1 А1 А1 А1 А1 А1 “ 09(07) (18)20
АО АО АО АО АО АО АО - 10(08) (17)19
D0 D0 D0 D0 D0 D0 D0 “ 11(09) (16)18
D1 D1 D1 D1 D1 D1 D1 - 12(10) (15)17
D2 D2 D2 D2 D2 D2 D2 " 13(11) (14)16
GND GND GND GND GND GND GND- 14(12) (13)15
нието на изводите на най-често използуваните SRAM от този
тип. Те са разполоЖени в корпус с 24 или 2В извода. Вътрашна-
та им организация е1 К х 8, 2 Кх8, 8 Кх8и32 КхВисе произ-
веЖдат по NMOS или CMOS технология. Има съвместимост на
изводите SRAM с байтова организация и псевдостатичните,
динамичните и репрограмируемите памети с дълЖина на дума-
та В бита, разполоЖени също в корпус с 24 или 28 извода.
От тази група памети най-често се използубат паметите
2016, 6116 и 6264. Интегралната схема 2016 се произвеЖда по
NMOS технология, а 6116 и 6264 — по CMOS технология; 2016
и 6116 са с организация 2048 х 8, разполоЖени в корпус с 24 изво-
да и са съвместими по изводи (фиг. 4.7). МеЖду тях има следни-
те две ваЖни разлики:
2016 има вариант с високо бързодействие 2016Н, който е с
враме за достъп 45 ns, а 6116 няма такъв вариант; времето за
достъп на стандартните 6116 е от 120 до 250 ns;
2016 се произвеЖгат по NMOS технология и затова има не-
колкок^ но по-голяма консумация от 6116.
Дв4Ь памети имат три вида цикли за четене и два вида
цикли^Иапис, който са описани подробно в литературата, пуб-
ликувана от фирмите производителки.
124
SRAM с дълЖина на думата В бита
Таблица 4 5
215В. 2159 212В, 2129 2016 TMS 4016 6116 TC5565 6264 62256. 43256
1Кх8 2КхВ 2Кх8 2K х 8 8Kx8 8Kx8 32Kx8
NMOS NMOS NMOS CMOS CMOS CMOS CMOS
— — — — Vcc Vcc Vcc
— — — R/W WE WE
vcc V„ V„ Vcc CE2 CS2 A13
А8 А8 АВ A8 A8 AB A8
А9 А9 А9 A9 A9 A9 A9
WE WE WWE WWE All All AH
ОТ ОТ G/OT G/OT ОТ ОТ ОТ
Ar А10 А10 A10 A10 A10 A10
ОТ ОТ (ОТ) Е'^сЁ E/CE CEf OTT OTT
D7 D7 D7 D7 D7 D7 07
D6 D6 D6 D6 D6 D6 D6
D5 D5 D5 D5 D5 D5 D5
D4 04 D4 D4 04 D4 D4
D3 D3 D3 D3 03 D3 D3
Оснобните редкими на работа на 6116 са резюмирани В
табл. 4.6.
Таблица 4.6
ОсноВни рейсами на работа на SRAM 6116
Сигнала Рокам
ОТ ОТ WE
1 X X Достъпът до 6116 е забранен
0 0 1 Четене на данни от паметта
0 1 0 Запас на данни
0 0 0 Запис на данни
На фиг. 4.8 са дадени Бремедиаграмите на най-често из-
ползуВаните цикли за четене и запис заедно с максималните и
минималните стойкости на параметрите.
Паметите 6116 и 2016 се сВързВат сраВнително просто към
микропроцесори от типа на СМ 601 и 6502 (фиг. 4.9). Сигналът
125
Фиг. 4.6. СВързВане на 8 Кбайта SRAM с 16 интегрални схеми 2114 към микропроцесора СМ 601
VMA 601 участВуВа В разрашаВането на адресная дешиф-
рат J^BLSI38- Тъй като при 6502 няма сигнал VMA, Входът за
разрЛИване на дешифратора моАе да се сВърЖе постоянно към
високо ниВо или към системная синхронизиращ сигнал Е(Ф2).
126
SRAM
6116, 2016
А7 * 1 24 Vcc
А6 2 23 - A8
А5 3 4 5 22 ——A9 - WE OE
АЗ • 20
А2 6 19 A10
А1 7 IS —CS/CE
АО - 8 17 D7
DO- 9 16 ——D6
D1— 10 15 -—— D5
D2— - 11 14 •——D4
GND 12 13 *—— D3
Фиг. 4.7. Разполокение на изводите, означение и вътрешна архитектура на
6116 и 2016
tffcmin= 120 ns
AO - A10
CS/CE
Щ1.
л///////ш
1АЗ„1с=0п5
twRmin =10 ns
1РНт.п= 5 ns
Изходи за данни
Фиг. 4.6. Времедиаграма на 6116
а — цикъл на четене;
б — цикъл за запис
Командата за четене RD и командата за запис WR се получават
от сигналите R/W и Е(Ф2). Дадената схема за получаване на ко-
мандите за четене и запис е експериментирана и работи безот-
казно. Микропроцесорът СМ 601 гарантира задърЖането на
стабилни данни за запис само 10 ns след отрицателния фронт
на сигнала DBE. Ако на входа DBE на СМ 601 се подаде фазата
Ф2 ЛЬ Вземе предВид. че максималното закъснение на 74LS00
о 1 се получава, че е ВъзмоЖно данните за запис да станат
невалидни 5 ns преди полоЖителния фронт на командата за за-
128
пис. Паразитните капацитети на шините за данни обаче осигу
ряВат допълнително задърЖане на данните, което обикнобено е
по-голямо от 10 ns. ОсВен тоВа типичното закъснение на
/4LS00 е 9,5 ns и СМ 601 задърЖа данните поВече от 25 ns, та
ка че изискВането данните да са стабилни до заВършВане на ко
мандата за запис се изпълняВа Винаги.
9 Напрабете сами микрокомпютър
129
| Поставени мостчета М (5—6), м (9-10) [ 00 S т со S (в-l) и' 'г- т)и
со
& 1 о СЧ СО 6264 СО ю о 8
со
Фиг. 4.10. ПостаВяне на SRAM 2016, 6116. 6264 и 62256 б един цокъл
130
С разВигпието на CMOS технологията след 6116 бяха разра-
ботени SRAM с организация В К*8 и 32 К*8. Те се произвеЖ-
дат с различии означения, но имат едно и също разполоЖение на
изВодите. Най-често се използуВат паметите с означения 6264
и 62256. Тези памети се сВързВат към микропроцесорите по съ-
щия начин като 6116. Като се използуВа съВместимостта меЖ-
ду изВодите на SRAM с байтоВа организация, моЖе да се проек-
тора печатната платка на микропроцесора, така че В един и
същ цокъл да се поставят четири Buga SRAM 6116, 2016, 6264
и 62256 (фиг. 4.10). Цената за тази униВерсалност е няколко
мостчета и еВентуална промяна В адрасния дешифратор.
Мостчетата не са слоЖни за реализиране, а промяната В адрес-
ной дешифратор, ако той е изпълнен с PROM или програмируема
логическа матрица, се изВършВа много просто.
СВързВането на SRAM с байтоВа организация към микропро-
цесорите 8080/8085 и 8086/8088 е още по-просто В сравнение
със СМ 601 и 6502, защото тези микропроцесори (или специа-
лизираните схеми, който се свързват към тях)_изработват ко-
мандата за четене RD и командата за запис WR, необходимо на
паметта. На фиг. 4.11 е дадено сВързването на четири SRAM
6264 или 62256 към микропроцесора 80В8. Този микропроцесор
стана изключително популярен, след като беше използуван в
най-масово произвеЖданите персоналии и професионални мик-
рокомпютри. Микропроцесорът 8088 има 20 адресни шини
АО А19 и 8 шини за данни D0-D7. Най младшите адреси от
АО до А7 се мултиплексират на едни и същи изВоди с шините
за данни D0^D7, а най-старшите_4 адреса — със сигналите за
състоянието на микропроцесора S3-S6. Тези адреси се демул-
типлексират с интегралните схеми 74LS373 и 74LS75, който са
регистри от типа latch. В тях се запомнят адресите при отри
цателния фронт на сигнала ALE. Адресният дешифратор е реа-
лизиран с ТТЛ PROM с организация 256*4. С мостчетата М1 и
М2 се извършВат необходимите правключвания, за да моЖе в
едни и същи цокли да се поставят и двата вида памети. На
фиг. 4.11 са дадени и двете разпределения на адресното про-
странство. Ако се използуВат 6264, общият обем на SRAM е
32 Кбайта и тя заема адреси от ОООООНдо 07FFFH. Ако се из-
.ползуВат SRAM 62256. общият обем на паметта е 128 Кбайта
и тя заема адресите от 00000Н до 1 FFFFH.
МеЖду SRAM с байтова организация и EPROM от серията
27ХХХ има съвместимост. С по няколко мостчета е ВъзмоЖно
да се направи така, че в един и същ цокъл да се поставят както
SRAM, така и EPROM (фиг. 4.12). По този начин проектирани-
те печатни платки стават по-универсални.
131
4-4- ПРИЛОЖЕНИЕ НА EPROM В МИКРО КО МПЮТРИТЕ
Пам^Мье EPROM се утВърдиха като незаменимо средство при
разрлЯотпВането на микрокомпютри, кодиращи и декодиращи
устройства и др. Те се използуВат и при произВодстВото на
132
992 Кбайта FFFFFH 896 Кбайта FFFFH
20000Н
V4 1FFFFH
62256 18000Н
17FFFH
V4 07FFFH V3
6264 06000Н 62256 10000Н
V3 6264 05FFFH 04000Н V2 62256 0FFFFH 08000Н
V2 6264 03FFFH 02000Н VI 07FFFH
VI 01FFFH
6264 ооооон 62256 ОООООН
Мостчета
Ml (1-2) Ml (2-3)
М2 (1-2) М2 (2-3)
Фиг. 4.11. СВързване на SRAM 6264
и 62256 към микропроце-
-4 сора 8088
различии программируем и уст-
ройства В малки и средни се-
рии. ПърВата EPROM бете
1702 на формата Intel и имаше
организация 256 х 8 бита.
След тоба бяха разработени
2704 с организация 512x8,
2708 с организация 1 К х 8 и
2758 също с организация
1 К х 8. Тези интегрални схеми
са Вече тВърде стари и слабо
разпространени и затоВа не се
препоръчбат за ноВи разра-
ботки. За пълнота на излоЖе-
нието на фиг. 4.13 е показано
разполоЖението на изВодите
им.
Сега се използуВат две ос-
новни серии EPROM'.
1. Серия 27ХХХ, В състаВа
на която Влизат 2704, 2708,
2716, 2732, 2732А, 2764, 27128,
27256, 27512 и 27513.
2. Серия 25ХХ, В състаВа на
която Влизат 2516, 2532, 2564
и 68764.
Раз положен ието на изВоди-
те на най-често използуВани-
те EPROM от серията 27ХХХ
е показано В табл. 4.7, а на
EPROM от серията 25ХХ — В
табл. 4.8. Тъй като серията
27ХХХ е по-широко разпрост-
ранена, спираме се по-подроб-
но само на нея.
4.4.1. EPROM от серията 27ХХХ
Степента на интеграция на ROM е около дВа пъти по-голяма
от степента на интеграция на EPROM, произВедени по едно и
също Време. Да се прилага ROM Вместо EPROM е икономически
ефектиВно, когато се използуВат над няколко хиляди броя от
интегралната схема. В началото на 70-тегодини имаше извест-
но несъотВетстВие меЖду изВодите на ROM и EPROM с един и
същ обем. С разработВането на 2758 и 2716 се слоЖи началото
133
А14 Ml 1Q М2 1о 2 А14
VPP я 0, 01 28 Vcc 3° 4 PGM(VCc)
3 о А12 02 27 5г t6 WE
А7 03 01 24 02 23 03 22 04 SRAM, EPROM 05 20 06 19 07 18 08 17 09 16 10 15 11 14 12 13 26 7 8 Vcc
А6 04 25 А8 Е 9° '10 А13
А5 05 24 А9 дд CS2
А4 06 23 13- _ 14 Vpp
АЗ 07 22 ОЕ Е ЯсЯ All
А2 08 21 АЮ WE
А1 09 20 СЁ
АО 10 DO 11 D1 12 Pj 13 GND 14 19 D7 18 D6 17 D5 16 D4 15 D3
Памет Мостчета, конто трябва да се поставят
6116, 2016 М2(7-8) иМ 2(17-18)
6264 М2 (5-6), М2 (11-12), М2 (15-16)
62256 Ml (1-2), М2 (5-6), М2 (9-10), М2 (15-16)
2716 М2(7-8), М2(13-14)
2732 М2(7-8), М2(15-16)
2764 М2 (3-4), М2 (15-16), Ml (2-3)
27128 М2(3-4), М2(9-10), М2(15-16), Ml (2-3)
27256 М2 (1-2), М2 (9-10), М2 (15-16), Ml (2-3)
Фиа. 4.12. ПостаВяне на SRAM 2016, 6116, 6264 и EPROM 2716, 2732. 2764.
27128 и 27256 6 един цокъл
на ,^Лестимостта меЖду дВата Вида памети. На Всеки
EPR 31г 2716 27512 съотВетстВуВа ROM 2316 23512 с почти
сыцото разполоЖение на изВодите. Памети EPROM от един и
134
2708 1кх8
2758 Ikх8
А7 01 24 -—V,.c. +5V A7 — 01 24 —Vcc
А6 02 23 —А8 A6 — 02 23 —A8
А5 * 03 22 А9 A5 * 03 22 —A9
А4 — 04 21 -—Vbb*-5V A4 04 21 — Vpp
АЗ • 05 20 -—CS/WE A3 05 20 — ОЁ
А2 06 19 -—Vdd = +12V A2—- 19 — AR
А1 07 18 -—PGM Al * 07 18 —СЁ
АО 08 17 —D7 A0 J 08 17 D7
DO- 09 16 —~D6 DO-— 09 16 —D6
D1 —— 10 15 —D5 DI— 10 15 —-D5
D2—— 11 14 —-D4 D2— 11 14 —*-D4
GND 12 13 —*-D3 GND 12 13 —D3
2704 512 x 8 1702A 256x8
A7—- 01 24 ——Vcc ~ +5V A2— 01 24 *—Vdd
A6—* 02 23 -—A8 Al—* 02 23 -—Vcc
A5—• 03 22 *—Vss AO—- 03 22 —Vcc
A4—* 04 21 * Vbb= -5V DO — 04 21 -—A3
A3— 05 20 -—CS/WE DI — 05 20 —A4
A2—- 05 19 -—VDD= +12V D2— 06 19 — A5
Al * 07 18 -—PGM D3— 07 18 -—A6
A0— 08 17 —“D7 D4 — 08 17 — A7
DO-— 09 16 —-D6 D5 — 09 16 •—vGg
DI—— 10 15 — D5 D6— 10 15 *—Vbb
D2—— 11 14 —“D4 D7 — 11 14 CS
GND 12 13 —-D3 Vcc 12 13 —PGM
Фиг. 4.13. РазполоЖение на изВодите на
EPROM 1702А, 2704, 2708 и 2758
съсц, тип, например 2716, могат да имат различно Време за до-
стъп и тоВа се отразяВа с допълнително означение, което е раз
лично за различните производители.
135
РазполоЖение на изводите на EPROM от
27513 27512 27256 27128 2764 2732 2716 2758 Корпус
4х 64 32 К х 816 К х 88 К х 8 4 К х 8 2 К * 8 1 К х (поглед отгоре)
16 Кх8 Кх8 8
N С A15 Vpp Vpp Vpp — _ 01 28
А12 A12 Al 2 A12 A12 — — 02 27 -
А7 A7 A7 A7 A7 A7 A7 A7 - 03(01 )*— (24)26
А6 A6 A6 A6 A6 A6 A6 A6 - 04(02) (23)25 -
А5 A5 A5 A5 A5 A5 A5 A5 - 05(03) (22)24 -
А4 A4 A4 A4 A4 A4 A4 A4 - 06(04) (21)23 -
АЗ A3 АЗ A3 A3 АЗ A3 A3 - 07(05) (20)22
А2 A2 A2 A2 A2 А2 A2 A2 - 06(06) 19)21
А1 Al Al Al Al Al Al Al - 09(07) (18)20
АО AO АО AO AO АО AO AO - 10(08) (17)19
DO/DO DO DO DO DO DO DO DO - 11 (09) (16)18
D1/D1 DI DI DI DI D1 DI DI - 12(10) (15)17
D2 D2 D2 D2 D2 D2 D2 D2 - 13(11) (14)16
Vss Vss Vss Vss VSs Vss Vss Vss - 14(12) (13)15
Таблица 4,8
РазполоЖение на изводите на EPROM от серията 25ХХ
2564 68764 2532 2516 Корпус 2516 2532 68764 2564
8 К х 8 Кх8 4 Kx8 2 K* (поглед отгоре) 2 K*8 4 Kx8 8 Kx8 8 Kx
8 8 8
vpp 01 28 — — — Vcc
sfp — — - 02 27 — — — S2
A7 А7 A7 A7 03(01) (24)26 Vcc Vcc Vcc Vcc
A6 А6 A6 A6 04(02) <23)25 A8 A8 A8 A8
A5 А5 A5 A5 05(03) (22)24 A9 A9 A9 A9
A4 А4 A4 A4 06(04) (21)23 Vpp Al 2 Al 2
АЗ АЗ A3 A3 07(05) (20)22 s PD/PGM E/Vpp PD/
A2 А2 A2 A2 08(06) (19)21 A10 A10 A10 FGaI
Al А1 Al Al 09(07) (18)20 PD/P(jM A11 All A10
A11
АО АО AO AO 10(08) (17)19 D7 D7 D7 D7
DO DO DO DO 11 (09) (16)18 D6 D6 D6 D6
D1 D1 DI DI 12(10) (15)17 D5 D5 D5 D5
D2 D2 D2 D2 13(11) (14)16 D4 D4 D4 D4
Vss Vss Vss 14(12) (13)15 D3 D3 D3 D3
136
Таблица 4 7
серията 27ХХХ с ед но захран Ващо напреЖение
2758 1 Кх8 2716 2 К*8 2732, 2732А 4 К*8 2764 8 К*8 27128 16 Кх8 27256 32 Кх8 27512 64 КхВ 27513 4х- 16 Кх8
Vcc Vcc Vcc Vcc Vcc
— — — PGM PGM А14 А14 WT
vcc vcc Vcc N С. А13 А13 А13 А13
А8 А8 А8 А8 А8 А8 А8 А8
А9 А9 А9 А9 А9 А9 А9 А9
Vpp УРР All А11 А11 А11 А11 А11
от ОТЛ/Р„ ОТ ОТ ОТ OT/VPO OT/Vpp
Ar А10 А10 А10 А10 А10 А10 А10
СТ СТ СТ СТ CF СТ ГЕ/PGM СТ
D7 D7 D7 D7 D7 D7 D7 D7
Об Об D6 Об Об D6 D6 D6
D5 D5 D5 D5 D5 D5 D5 D5
D4 D4 D4 D4 D4 D4 D4 D4
D3 D3 D3 D3 ОЗ ОЗ ОЗ D3
nbpBumeJEPROM 1702, 2704 и 2708 имаха само един упрабля-
бащ сигнал CS (Chip Select), което създаВа конфликти Върху об-
щата системна шина за данни В някои случаи при паралелно
сВързВане на някои интеграл г и схеми (фиг. 4.14). На практика
би могъл да Възникне следният проблем. Ако една интегрцлна
схема памет 270В има относително голям о Време на изключВане
от шината и е използуВан дешифратор с малко Време на закъс-
нение, бъзмоЖно е да се получи неЖелателно едноВременно раз-
решаВане на дВе интегрални схеми. Ако от дВете разрешено ин-
тегрални схеми се прочетат различии данни, т. е.>6т i-тия
(i = 0 ...7) изход на пърВата интегрална схема се прочете 1, а от
i-тия изход на Втората се прочете 0, тези изходи ще се окаЖат
сВързани накъсо. Токът, който протича, моЖе да стигне до
20 mA на изходна шина ТоВа обикноВено не поВраЖда изходните
транзистори на EPROM, но се получаВат смущаВащи импулси
по захранВащите проВодници, които могат да доВедат до не-
праВилно преВключВане на ТТЛ интегрални схеми, използуВани В
системата.
НоВите памети EPROM с дВа упраВляВащи сигнала СЕ и ОЕ
имат следните предимства.
1 СъВместимост на изВодите помеЖду си и съВместимост
с ноВите ROM, PROM и RAM с байтоВа организация.
137
2 Възмсокност да се упраВлява консумираният от EPROM
ток. E]gu СЕ-1, EPROM Влиза В реЛим на намалена консумация.
СиаьЛЛп СЕ е осноВният упраВляващ сигнал за избор на EPROM,
койп^ИоАе да се използуба независимо от Входа за раэрешаба-
не на «ходите ОЕ
3 . ВъзмоАност да се разрешават и забраняВат изходните
138
буфери на EPROM със сигнала ОЕ, независимо от разрешаВането
на EPROM с СЕ.
4 . Достатъчно малко Време за достъп, за да се осигури рабо-
та с най-бързите събременни микропроцесори и едночипоВи
микрокомпютри.
На фиг. 4.14 е показана и архитектурата на система, която
използуба EPROM с дба упраВлябащи Входа. Както и В пърВия
случай, сигналът за разрешаВане на.EPROM СЕ се получаВа от
адресните шини. Вторият упрабляВащ Вход ОЕ се използуба за
управление на изходите на паметта и за стробиране на данните
Върху шините за данни. В този случай конфликтът Върху шини-
те е изключен, тъй като микропроцесорът определя интервала
от Време, през който данните трябба да се подадат на систем -
ната шина. УпрабляВащият сигнал на изходите ОЕ (RD) е общ
за Всички памети EPROM:.
4.4.2. Съвместимост на изводите на EPROM
За да се облекчи преминаВането от EPROM с по-ниска степен
на интеграция към EPROM с по-Висока степен В серията 27ХХХ,
е осигурена съвместимост на изВодите с номера 1В, 19, 20 и 21
(номерацията е за корпус с 24 изВода).
Да разгледаме съВместимостта меЖду 2756 с организация
1 К х 8 и 2716 с организация 2 Кх 8, който са най-старите чле-
ноВе на семейстВото памети EPROM с едно захранбащо напре-
Жение +5 V. При Включбане В системата избод 21 и на дВете
интегрални схеми се сбързВа към Vcc, т. е. VPP=VCC. Избод 19 на
275В се сбързВа към маса, а избод 19 на 2716 — към адресната
шина А10. Останалите изВоди се сВързбат по един и същ начин.
Паметта EPROM 2732 с организация 4 К х 8 е разполоЖена В
корпус с 24 изВода и е събместима по изВоди с 2758 и 2716. На
избод 18 се подаВа СЕ, на избод 19 — А10, на избод 20 — ОЕ и
на избод 21 — А11. При 2732 сигналът Vpp се мултиплексира с
ОЕ на избод 20. При проектиране на памет с 275В и 2716 на
избод 21 трябба да се nogage Vcc, а при 2732 — А11. Консумация-
та на Входа Vpp на 2756 и 2716 от захранВащото напреЖение Vcc
е приблизително 4 mA на EPROM.
EPROM с обем над 64 Кбита (8 Кх8), като 2764 и др., са
разполоЖени В корпус с 28 изВода по такъВ начин, че се осигуря-
ба съвместимост с 2758, 2716 и 2732. В табл. 4.7 и на фиг. 4.15
дадената номерация е за корпус с 28 изВода, а В скобите — за
корпус с 24 изВода. В този случай трябВа да се осигурят мост-
чета, за да се комутират сигналите на изВоди 01, 23, 26 и 27.
В някои систем и моЖе да се налоЖи с незначителни изменения
да се поставят В същия цокъл статични и псеВдостатични RAM
и ROM с организация от 1 К х 8 до 64 К х 8. При проектиране на
печатни те платки трябба да се спазВа следното:
139
2732 х»
Фиг. 4.1 Б. Разполойсение на EPROM от серията 27XXXJ3 един цокъл
1. Me*gy изВодите V„ и GND (V„) на Всяка EPROM трябВа
да ci-JjkeBa керамичен филтриращ кондензатор със стойност
э М Жду V„ и GND (V„) на Всеки 8 EPROM се сбързВа елект-
ролитен кондензатор със стойност 10 pF.
140
4.4.3. Реэкими на работа на EPROM
Паметите EPROM 2716 27512 имат няколко сходни реЖима на
работа Тъй като 2716 се използуба най-често, разглеЖдаме
нейните реЖими на работа. 2716 има следните шест реЖима,
’<оито се упраВляВат от сигналите СЕ, ОЕ, Vpp и Vcc:
1. РеЖим на четене. при който EPROM работи В микроком-
пютрите. При него CE = OE = V|t( а на Vpp и Vcc е подадено едно и
също напреЖение +5 V ±5%.
2. РеЖим на забрана на изходите — получаВа се от пре-
дишния реЖим, като на Входа ОЕ се подаде Високо ни Во V,H.
3 РеЖим на намалена консумация — получаВа се.като на Вхо-
да^ СЕ се подаде Високо ни Во V|H. В този реЖим ниВото на Входа
ОЕ е без значение.
4. РеЖим на програмиране — използуба се от програматора
за записВане на ноВото съдърЖание на EPROM. В този_реЖим на
Входа Vpp се пода6а напреЖение от +25 V, а на Входа ОЕ - Високо
ни Во V|N. Данните, който се програмират, се подаВат на изВоди-
те D0^D7 на EPROM, а адресъп\_на който се програмират —
на ВходоВете А0~ А10. На Входа СЕ се подаВа програмират им-
пулс с ТТЛ ниВо. Максималната продълЖителност на програми-
ращия им пуле е 55 ms.
5. РеЖим на проверка — използуба се от програматора, за
да пробери прабилността на записаните данни. Този реЖим се
отличаба от предишния по тоВа, че на ВходоВете СЕ и ОЕ има
ниско ниВо.
6. РеЖим на забрана на програмирането — използуба се от
програматора при одновременно програмиране на няколко
EPROM с различии данни. В този реЖим Всички изВоди на 2716,
който се програмират, с изключение на ВходоВете СЕ, се сВърз-
Ват паралелно.
При 2732А, 2764 и 27128 има следните разлики спрямо 2716:
1. Програмиращо напреЖение 21 V, а не 25 V. За 27256 и
27512 програмиращото напреЖение е 12,5 V.
___2. Програмиращите импулси, подаВани на ВходоВете СЕ или
PGM, са с актиВно ниско ниВо.
3. ВъВеден е нов реЖим на прочитане на кода на EPROM и на
кода на производителя. Този реЖим се използуба от програма-
торите и от контролно-диагностичната апаратура.
141
4.4.4. СВързВане на EPROM 2716, 2732 u 2764 към микропро-
цесорите СМ 601 и 6502
На фиг. 4.16 е показана схема на сВързВане на блок от четири
интегрални схеми 2716/2732/2764 с общ обем 8/16/32 Кбайта
към микропроцесорите 6502 и СМ 601, които имат обща ст-
руктура на шините и близки параметри на апаратната част. С
ТТЛ PROM с организация 256x4 бита е реализиран програми-
руем адресен дешифратор, който определи адресите на EPROM.
С мостчетата М се избират различии зони от ТТЛ PROM при
използуВането на различните EPROM. Мостчетата М1 и М2 се
поставят в зависимост от използуваните EPROM. Те са общи
и за четирите интегрални схеми и следователи© паметите
трябва да са от един и същ тип. Тъй като при 6502 сигналът
VMA липсва, на Входа А7 на адресния дешифратор трябба да се
подаде постоянно Високо ниво.
4.4.5. СВързВане на EPROM 2716, 2732, 2764 и 27128 към
микропроцесора 8088
На фиг. 4.17 е показана схемата на сВързВане на блок от четири
EPROM 2716, 2732, 2764 и 27128 към микропроцесора 8088. Вхо-
дът MN/MX на 8088 е свързан към маса и затова микропроцесо-
рът работи в максимален реЖим. Младшите 8 адресни шини
А0-А7 се мултиплексират с 8-те двупосочни шини за данни
D0^D7. Адресите А0-А19 се запомнят в трите регистъра —
latch 8282 под управлението на сигнала ALE от 8288. Шините
за данни на микропроцесора са буферирани с двупосочния буфер
8286. Посоката на данните през буфера се определи от сигнала
DT/R, а буферът се разрешала от инВертирания сигнал DEN.
С ТТЛ PROM с организация 1024x4 е раализиран програми-
руем адресен дешифратор, с който се определят адресите на
EPROM в обхвата от 80000Н до FFFFFH. Блокът съдърЖа чети-
ри интегрални схеми EPROM, които трябва да бъдат от един и
същ тип. Шините за данни на паметта са буферирани с в-бито-
вия еднопосочен буфер с три състояния 74LS541 Буферът е
разрешен само ако се извършва четене от една от четирите
EPROM1 - EPROM4. Този буфер е необходим само ако изходните
буфери на EPROM са претоварени. Мостчетата Ml, М2 и М3 се
поставят в зависимост от използуваните EPROM.
142
Фиг. 4.18. СВързбане на EPROM 2716/
2732 и 2764 към микропроцесорите
СМ 601 и 6502
143
145
Фиг Б 14. Последователен канал за Връзка по стандарта RS—232С само с четири проводника
АО лю
DM0 - DM1
EPROM1
BPROM2
ерномз
EPR.OM4
D5I------
ПМ7
Vcl/AIS
’се. А13
Vpn/All
__J
Vee/A13
.26
VpnMll —
Vpp/AllP-,
Фиг. 4.17. СВързВане на EPROM 2716. 2732А, 2764 и 27128 към микропроцесора 8ОВВ
ГЛАВА 5. ПЕРИФЕРИИ СХЕМИ
5.1. ВИДОВЕ ПЕРИФЕРИИ СХЕМИ
Периферните схеми, който Влизат В състаВа на съВременните
микропроцесорни фамилии, могат да се разделят на следните
групи:
1 . Паралелни интерфейсни адаптера — PIA СМ 602, PIA
6820/1, PPI 8255А, Z80-PIO и др.
2 Последователни (серийни) интерфейсни адаптера —
ACIA СМ 603, ACIA 6850, ACIA 6551, USART 8251 A, Z80-SIO,
ADLC 6В54, SSDA 6852, MPSC 8274 и др.
3 Програмаруема таймера — РТМ СМ 606, 6840, 8253, Z80-
СТС, 8254 и др.
4 Програмаруема контролера за даректен достъп до па-
метта 6844, 8237, 8257, Z80-DMA и др.
5 Програмируеми контролера на електроннолъчеви тръ-
би — 6845, 8275, EF 9364 и др.
6 Графични процесори — EF 9365, EF 9366, 7220 и др.
7 . Програмируеми контролера за обработка на прекъсва-
ния — 6828, 8259А и др.
8 . Контролера на интерфейса GP-IB/IEEE-488—МС 68488,
8291 8292, 7210 и др.
9 Контролера на клавиатура и индикация — 8278, 8279 и др.
10 Комбинирани периферии схеми, който обединяВат функ-
циите на няколко от изброените групи периферии схеми. От
интегралните схеми, който Влизат В тази група, най-често се
използуВат VIA 6522, 6846, 6530, 6532 и др.
Периферните интегрални схеми от пърВите три групи се из-
ползуВат най-често и затоВа разглеЖдаме схемни решения само
за тях. Ограниченият обем на книгата не ни позВоляВа да разгле-
даме подробно работата им. ПоВече информация за тези интег-
рални схеми е дадена В литературата, посочена В края на книга-
та.
5.2. ПАРАЛЕЛНИ ИНТЕРФЕЙСНИ АДАПТЕРИ
У нас се използуВат глаВно дВа типа периферии интерфейсни
адап маа PIA СМ 602 и PPI 8255А. ОсВен тях В домашния микро-
комгЛИьр ПраВец—8Д е използуВан „гъбкаВият" интерфейсен
ада Жр VIA 6522 който е усъВършенстВуВан Вариант на адап
146
mepume CM 602, 6820 и 6821. Периферните интерфейсни адап-
тера се използуВат за управление на клаВиатурата, сВетодиод-
на индикация, аналогоВо-цифроби и цифроВо-аналогоВи преоб-
разу Ватели, печатащи и чертаещи устройства, за устаноВяВане
на Връзка меЖду дВа микрокомпютъра и т. н.
5.2.1. Периферен интерфейсен адаптер PIA СМ 602
Периферният интерфейсен адаптер СМ 602 има следните ос-
новни възмоЖности:
осем дВупосочни шини за данни за Връзка с микропроцесора;
дба дВупосочни 8-битоВи канала за Връзка с периферията;
дВа програмируеми упраВляВащи регистъра (CRA и CRB);
дба изходни (периферии) регистъра (ORA или PR А и ORB или
PRB);
дба програмируеми регистъра за посоката на данните (DDRA
и ODRB);
четири индиВидуално контролирани и програмируеми шини
за приемане на заявки за прекъсВане. ДВе от тях (СА2 и СВ2)
могат да се използуВат и като изходи за управление на перифе-
рията;
ВъзмоЖност за работа В реЖим с размяна на стробиращи им-
пулси (handshake mode);
периферии изходи, който могат да упраВляВат директно
транзистори, сВързани по схемата Дарлингтон;
периферии изходи, съВместими с ТТЛ (РВ0^РВ7, СВ2) и
CMOS (РАО—РА7, СА2) интегрални схеми.
РазполоЖението на изВодите, използуВаното означение и ад-
ресирането на Вътрешните регистри на PIA е дадено на
фиг. 5.1. На фиг. 5 2 е показана Вътрешната организация на PIA
с описание на Вътрешните блокоВе.
Описание на изводите и вътрешните регистри на PIA
СМ 602
D0—D7 (Data Bus) са 8 дВупосочни шини за данни, по който
се обменя информ а цията меЖду микропроцесора и PIA. Изходи-
те са с три състояния и излизат от Високоимпедансно състоя-
ние само когато микропроцесорът изВършВа операция четене
от регистрите на PIA.
Е (Enable) е Вход за синхронизиращия сигнал на PIA. Състоя-
нията ВъВ Времето на бсички останали сигнали се отнасят към
полоЖителния или отрицателния_фронт на Е. Например сигна-
лите RSO, RS1, CSO, CS1, CS2 и R/W трябба да стаВат стабилни
поне 140 ns преди полоЖителния фронт на Е и да остаВат ста-
бйлни поне 10 ns след отрицателния фронт на същия сигнал.
СрикноВено на Входа Е се подаВа фазата Ф2 на микропроцесори-
iYie СМ 601, 680Х и 6502. Сигналът Е се използуба и за синхрони-
зиране на заяВките за прекъсВане, който постъпВат на шините
147
Vgs 01 PIA CM 602 40 CAI
РАО 02 39 CA2
PAI 03 38 IRQA
PA2 04 37 IRQB
РАЗ 05 36 RSO
PA4 06 35 RSI
PA5 07 34 RESET
PA6 08 33 DO Л
PA 7 09 32 DI
PBO 10 31 D2
PB1 11 за 03
PB2 12 29 D4
PB3 13 28 D5r
PB4 14 27 D6
PB5 15 26 D7
PB6 16 25 E J
PB7 17 24 CS1
L CB1 18 23 CS2
CB2 19r 22 CSO
Vcc 20 21 R/W
Фиг 5.1. PIA a CM 602
a — раз положение на изВодите
б — означение,
В — адресиране на Вътрешните
регистре
IRQA PIA CM 602 CAI
IRQB CA2
DO РАО
D1 PAI
D2 PA2
D3 РАЗ
D4 PA4
D5 PA5
D6 PA6
D7 PA7
Е PRO
R/W _ PB1
CSO PB2
CS1 PB3
csF PB4
RSO PB5
PB6
RSI PB7 .
Vcc CB2
VM CB1
RSI
(Al)
RSO
(АО)
RSO RS1' 6
PRA/DDRA (Al) 0 (AO) 0 PRA/DDRA
CRA 0 1 PRB/DDRA
PRB/DDRB 1 0 CRA
* CRB 1 1 CRB
148
СА1, СВ1, СА2 u CB2. За да се установи съоВетният флаг за
заяВка за прекъсване В регистрите CRA и CRB, продълЖител-
ността на Входния сигнал трябва да е по-голяма от продълЖи-
телността на един синхронизиращ импулс_Е.
Я/IV (Read/Write) е Вход за сигнала R/W, който се генерира
от микропроцесора и определи nocokamaj^a обмена на данни по
шините DO D7. Ниско ниВо на шината R/W разрешаВа Входните
буфери и ако адаптерът е избран, данните_се прехВърлят от
микропроцесора към PIA. Логическа 1 на R/W настройВа PIA за
извеЖдане на данни на шините. Изходните буфери на PIA се раз-
решаВат при наличието на импулса Е и на негоВия адрес на ад-
ресните шини.
CSO, CS1, CS2 (Chip select) са ВходоВете за избор на PIA.
За да се избере адаптерът, CSO и CS1 трябва да са с Високо
ни Во, a CS2 — с ниско.
RSO, RS1 (Register select) са ВходоВе, които се използуВат
заедно с бит 2 на управляВащите регистри CRA и CRB за избор
на един от шестте Вътрешни регистъра на PIA. Адаптерът се
адресира от микропроцесора като четири клетки от паметта.
RESET е Вход за начално устаноВяване. Ако на този Вход се
подаде 0, Всички регистри на PIA се нулират.
IRQA, IRQB (Interrupt request A/В) са изходи с активно ни-
ско ниВо. Те се използуВат за прекъсване на работата на мик-
ропроцесора директно или чрез приоритетна схема. Изходите
са с отборен дрейц и могат да поемат ток до 3,2 mA от Външен
източник на ток. ТоВа позВоляВа Всички заявки за прекъсВане да
се сВърЖат В Жично ИЛИ към Входа IRQ на микропроцесора Вся-
ка от шините IRQA и IRQB има по дВа Вътрешни флагоВи бита
за прекъсВане. Всеки флагоВ бит се отнася за една от четирите
шини за приемане на заявка за прекъсване от периферните уст-
ройства (СА1, СА2, СВ1, СВ2). Има и четири бита за разрешаВа-
не или забраняВане на прекъсВанията от СА1, СА2, СВ1, СВ2.
ЗаяВките за прекъсване от микропроцесора се обслуЖВат по
програмен път, като се прочитат последоВателно дВата управ-
ляВащи регистъра на PIA и се проВеряВа дали флагобете за пре-
късване са установени. флагобете за прекъсване се нулират, ко-
гато микропроцесорът чете данни от периферните устройст-
ва (ORA и ORB).
РАО— РА7 са 8 шини на канал А за Връзка с периферните уст-
ройства. Всяка от тези шини моЖе да се програмира да работи
като Вход или изход. Ако В един бит на DDRA се запише 1, съот-
Ветната му шина се устаноВяВа като изход, а ако се запише 0 —
като Вход. Когато микрокомпютърът чете данни от перифер-
ните устройства, информацията от шините, програмирани ка-
то ВходоВе, се пояВяВа директно на шината за данни D0-^-D7.
Информацията от ORA се пояВяВа на шините, програмирани ка-
то изходи. Данните от QRA могат да се прочетат от микро
149
Фив. Б.2. Вътрашна архитектура на PIA СМ 602
роцесора gopu когато шините са прогреми рани като изходи.
Данните се прочитат праВилно, ако Външният тоВар не е по-
годам от един стандартен ТТЛ тоВар, т. е. ако поради прето-
ВарВане напреЖението на шината се пониЖи под 2,0 V, логиче-
ската 1 се прочита като 0. Към Всяка шина има Включен Вътре-
шен резистор към +5 V, който предстабляВа един и полоВина
стандартен ТТЛ товар, когато шината е програмирана като
Вход.
РВ0—РВ7 са осем шини на канал В за Връзка с периферните
устройства. Всяка от тези шини моЖе да се програмира да ра-
боте като Вход или изход както РАО -РА7. Изходните буфери
са различии от тези на канал А. Те са с три състояния и се пребк-
лючбат ВъВ Високоимпедансно състояние, когато шините рабо-
тящ като Входобе. Логическата 1 се прочита праВилно от шина,
програмирана като изход, дори когато изходното напреЖение е
по-малко от 2 V. ОсВен тоба шините, програмирани като изхо-
ди, са ТТЛ съВместими и могат да бъдат източник на ток до
1 mA при 1,5 V и да упраВляВат директно базата на транзисто-
ри, сВързани по схема Дарлингтон.
СА1, СВ2 са ВходоВе за прекъсВане. АктиВният фронт на за-
явката за прекъсВане, който установиВа флагоВете за прекъсВа-
ния, се програмира (табл. 5.1).
СА2 е шина за управление на канал А. Шината моЖе да се про-
грамира да работи като Вход или изход. Като изход шината е
ТТЛ съВместима, а като Вход Вътрешният резистор към +5 V
предстабляВа един и полоВина стандартен ТТЛ тоВар. РеЖи-
мът, В който работи шината, се определи от съдърЖанието на
CRA.
СВ2 е шина за управление на канал В. Шината моЖе да работи
като вход или изход за управление на периферните устройства.
Като вход шината е ТТЛ съВместима. Като изход тя е също ТТЛ
съВместима, осигуряба ток 1 mA при 1,5 V и моЖе да упраВляВЗ
директно транзисторен ключ. РеЖимът, В който работи СВ2,
се определя от съдърЖението на CRB.
14с е извод, на който се подава захранващото напреЖение
+ 5 V + 5%, и GND е изВод, който се свързВа към маса.
Начално установяване на PIA СМ 602. Ниско ниВо на Вхо-
да RESET нулира Всички регистри на PIA. ТоВа устаноВяВа шини-
те РАО - РА7, РВО- РВ7 СА2 и СВ2 като ВходоВе и Всички пре-
късВания са забранени.
Адресиране на регистрите на PIA СМ 602. PIA има
6 Вътрешни регистъра, достъпни за микропроцесора чрез ши-
ните за данни — два периферии регистъра ORA и ORB (използу-
Ват се и съкращенията PRA и PRB), два регистъра за определяне
на (выката на данните DDRA и DDRB и дВа упраВляВащи регис-
тъ^ИВА и CRB. Тези регистри се избират чрез RSO, RS1 и
бип^тча упрабляВащите регистри, както е показано В табл. 5.2,
152
Таблица 5 1
Управление на ВходоВете СА1 и СВ1 от периферните устройства
CRA.1 (CRB1) CRA.0 (CRB.O) Вход за флаг за прекъсване прекъсване CRA.7 (CRB;7) СА1 (СВ1) Заявка за прекъсва- не към микропро- иесора от IRQA (IRQB)
0 0 активен отрица- установява се в 1 телен фронт при отрицателен фронт на СА1 (СВ1) забранена irqa/B остава в 1
0 1 активен отрица- установява се в 1 телен фронт при отрицателен фронт на СА1 (СВ1) IROA/B става 0, когато флагът на прекъсването CRA.7 (CRB 7) става 1
1 0 активен полоЖи- установява се в 1 телен фронт при положителен фронт на СА1 (СВ1) забранена irqa/B остава в 1
1 1 активен полоЖи- установяве се в 1 телен фронт при положителен фронт на СА1 (СВ1) IRQA;В става 0. когато флагът на прекъсването CRA.7 (CRB.7) става 1
ЗабелеЖки
1 Бит 7 на CRA(CRB) се нулира, когато микропроцесорът чете ORA(ORB).
2 . Ако бит О на CRA или CRB е 0, когато се подаде заявка за прекъсване
към PIA (заявка_33 прекъсване към микропроцесора е забранена) и след тоВа се
постави В 1. IRQA (IRQB) стабат 0 при полоЖителния преход на CRA.O (CRB.O).
а разполоЖението им В адресного© пространство на микропро-
цесора е дадено на фиг. 5.1.
Регистри за посоката на данните DDRA и DDRB. ДВата
регистъра за посоката на данните позВоляВат на микропроце-
сора да упраВляба посоката на данните по Всяка от периферни-
те шини. УстаноВяВането на даден бит от тези регистри В ло-
гическа 0 определи съотВетната му шина като Вход, а записВа-
нето на логи ческа 1 — като изход.
Упрабляващи регистри CRA и CRB. ДВета регистъра CRA
и CRB позВоляВат на микропроцесора да контролира работата
на четирите шини СА1, СА2, СВ1, СВ2 за управление на перифер-
ните устройства, да разрешаба прекъсВанията от PIA и да про-
ВеряВа състоянието на флагоВете за прекъсВанията. Микропро-
цесорът моЖе да записВа В битоВете от 0 до 5 на регистрите
или да чете от тях. Състоянието на битоВе 6 и 7 на дВата
153
регистъра моЖе само да се прочете от микропроцесора. Тяхно-
то състояние се променя от Външни прекъсВения, приети по
шините СА1, СА2, СВ1 и СВ2. форматът на упрабляВащите ду-
ми е показан на фиг. 5.3.
Значение на битовете на управляващите регистри
CRAи СКВ
1. Чрез битоВе 0 и 1 на CRA и CRB сеупраВляВат ВходоВате
за прекъсВане СА1 и СВ1 (табл. 5.1). CRA.0 и CRB.0 разрешават
заяВка за прекъсВане към микропроцесора съотВетно чрез IRQA
и IRQB. CRA.1 и CRB.1 определят активная преход на Входните
сигнали СА1 и СВ1.
2. БитоВете CRA.2 и CRB.2 позВоляВат да се избере ORA и
ORB или DDRA и DDRB, когато са подадени подходящи сигнали
за избор на регистрите на шините RSO и RS1 (табл. 5.2).
3. БитоВете CRA.3, CRA.4 и CRA.5 (CRB.3, CRB.4 и CRB.5)
се използуВат за управление на шината СА2 (СВ2). Ако CRA.5
(CRB.5) = 0, СА2 (СВ2) е Входна шина за заяВка за прекъсВане,
подобна на СА.1(СВ.1) (табл. 5.3). Когато CRA.5(CRB.5) = 1,
СА2(СВ2) ста Ват изходи, който могат дг се използуВат за уп-
равление на обмена на данни с периферните устройства. В този
реЖим шините СА2 и СВ2 имат различии характеристики
(табл. 5.4 и 5.5).
4. Битовете CRA.6 и CRA.7 (CRB.6 и CRB.7) са флагоВе за
заявки те за прекъсВане от периферните устройства. Те се ус-
танобяват В 1 при активния преход на сигнала на шините СА1
Таблица 5.2
Адресиране на вътрешните регистри на PIA
RS1 RSO Бит на уп-
равляВащия
регистър Избран регистър
CRA.2 CRB 2
О 0 1 X ORA (PRA) — периферен (изходен) регистър А
о О О X DDRA - - регистър за посока на данни А
О 1 X X CRA — упрабляВащ регистър А
10X1 ORB (PRB) — периферен (изходен) регистър В
X 0 DDRB — регистър за посоката на данните В
X X CRB — упребляВащ регистър В
154
7 6 6 I 4 I 3 2 1 1 0
IRQA1 Заявка otCAI IRQA2 Заявка отСА2 Управление на С А2 Достъп до DDRA Управление на СА:
CRB 7 в 1 4 1 3 2 1 | 0
IRQB1 IRQB2 Уцравлвиве на СВ2 Достъп до DDRB У праьл на СВ 1
отСВ1 от CBS
Фиг. 5.3. формат на управляВащите регистри CRA и CRB на PIA СМ 602
Таблица 5 3
Управление на СА2 и СВ2 като входове за прекьсване
CRA.5 (CRB.5) CRA.4 (CRB.4) CRA.3 (CRB.3) Вход за прекьсване СА2(СВ2) Флаг за прекъс- Заявка за прекъс-
ване CRA6 (CRB.6) ване към ммк- ропропесора IRQA (IRQB)
0 0 0 активен отри- цателен фронт устанобяВа се В 1 при отрица- телен фронт на СА2 (СВ2) забранена IROA/B оста- Ва В 1
0 0 1 активен отрицателен фронт устанобяВа се В 1 при отрицателен фронт на СА2 (СВ2) IRQA/В ста- Ва 0, когато флагът на прекъсВането CRA.6 (CRB6) стаВа 1
0 1 0 актиВен положителен фронт устанобяВа сеВ1 при положителен фронт на СА2 (СВ2) забранена IRQA/B остаВа В 1
0 1 1 актиВен положителен фронт устанобяВа се В 1 при положителен фронт на СА2 (СВ2) IRQA/В ста- Ва 0, когато флагът на прекъсВането CRA.6(CRB6) стаВа 1
ЗабелеЖки
1 Бит 6 на CRA(CRB) се нулира, когато микрокомпютърът чете от
ORA(ORB)
2 . Ако бот 3 на CRA(CRB) е 0, когато постъпи заяВка за прекъсВене към_В1А
(прйкьсВането на микропроцесора е забранено), и по-късносе постаВи В 1, IORA
(IQRB) стаВа О при полоЖителния преход на CRA.3(CRB.3)
155
Таблица 5.4
Управление на СА2 като изход
CRA 5 CRA.4 CRA.3 СА2 — U3XOS
СА2-0 СА2 = 1
1 0 0 СА2 става 0 при отри- цателния фронт на Е, след като микропроце- сорът прочете съдързка- нието на ORA СА2 става 1 при актив- ная преход на сигнала СА1
1 0 1 СА2 ставе 0 при отри- цателния фронт на Е, след като микропроце- сорът прочете съдърЛа- нието на ORA СА2 става 1 при отри- цателния фронт на пър- вия импулс Е, след като микропроцесорът вече не адресира PIA
1 1 0 СА2 става 0, когато микропроцесорът запи- ше 0 в бит 3 на CRA СА2 остава в 0, докато бит 3 на CRA в 0. СА2 = 1, след като мик- ропроцесорът запи- ше 1 в CRA.3
1 1 1 СА2 остава в 1, докато бит 3 на CRA е в 1. Ну- лира се, ако микропроце- сорът запише 0 в CRA.3 СА2 става 1, когато микропроцесорът запи- ше 1 в бит 3 на CRA
ЗабелеЖка
Е (Enable) — разрешение — сигнал от микропроцесора-
и СА2 (СВ1 и СВ2), когато СА2 и СВ2 са програмирани като
ВходоВе. Тези битоВе не могат да се променят директно от ши-
ните за данни на микропроцесора. Те се нулират, когато мик-
ропроцесорът чете данни от съотВетния канал на PIA (от ре-
гистрите ORA и ORB).
Схеми на сВързВане на PIA. СВързВането на PIA към мик-
ропроцесора СМ 601 е показано на фиг. 5.4. Сигналът VMA на
микропроцесора се използуба за разрешаване на адресния де-
шифратор. На ВходоВете RS0 и RS1 обикнобено се подават ад-
ресните шини АО и А1 на микропроцесора. В поВечето системи
ВходоВете CS0 и CS1 се сбързВат постоянно към Високо ниВо.
Адресите на Вътрешните регистри на PIA се определят от ра-
ботата на адресния дешифратор и от сВързбането на'ВходоВе-
те RS0 и RS1. Тъй като изходите IRQA и IRQB са с отборен
др^Ж те са сбързани заедно към Входа за маскируемо прекъсВа-
не ВНкикропроцесора. Сигналът Е на PIA се получаба от изхода
Ви5ч'2 на тактобия генератор.
156
Таблица 5.5
Управление на СВ2 като изход
CRB.5 CRB.4 CRB.3 СВ2 - - изход
СВ2 —0 СВ2=»1
1 0 0 СВ2 ставе 0 при поло- жителен преход на пър- Вия импулс Е, следВащ инструкция за запис на микропроцесора В ORB СВ2 стабе 1, когато бит 7 на CRB стане 1 В резултат на активен праход на сигнала на Вхо- да СВ1
1 0 1 СВ2 стаВа 0 при поло- жителен преход на пър- Вия импулс Е. следВащ инструкция за запис на микропроцесора В ORB СВ2 стаВа 1 при поло- Жителния преход на пър- вия импулс Е, след като Вече микропроцесорът не едресира PIA
1 1 0 СВ2 стаВа 0, когато микропроцесорът запи- ше 0 В бит 3 на CRB СВ2 остава В 0, докато бит 3 на CRB е 0. Ста- ва 1. когато микропро- цесорът запише 1 В CRB.3
1 1 1 СВ2 остава В 1, докато CRB.3 е 1. СтаВа 0, кога- то микропроцесорът эа- пише 0 В CRB.3 СВ2 става 1, когато микропроцесорът запи- ше 1 В CRB.3
На фиг. 5.5 е дадена схемата на сВързВане на дВа PIA СМ 602,
по която се осыцестВяВа паралелен интерфейс меЖду дВа мик-
рокомпютъра. Максималната скорост на обмен моЖе да до-
стигне до 10 и поВече Кбайта за секунда, която е значително
по-бисока от скоростта на предаване по последователен канал
за Връзка по стандарта RS-232C, упраВляВан от ACIA СМ 603.
Скоростта на обмен по последобателния канал обикнобено не
надВишаВа 19,2 Кбита за секунда, т. е. по-малко от 2 Кбайта за
секунда. Схемата от фиг. 5.5 е подходяща при малки дълЖинй
на сВързВащия плосък кабел (например 1 <-2 т). Показаните на
схемата резистори не са задълЖителни и се слагат само при
необходимост. ПостаВянето им подобряВа стръмността на
фронтоВете на им пулей те.
5.2.2. Гъбкаб интерфейсен адаптер VIA 6522
Интерфейсният адаптер VIA 6522 е използуВан В домашния
микрокомпютър ПраВец-8Д. Поради много по-големите си
ВъзмоЖности VIA се предпочита пред PIA В почти Всички ноВи
157
раз листки на микрокомпютри с микропроцесорите СМ 601,
680^Вб02 и съВместимите с тях. СВързВането на VIA към мик-
рог {Месорите 8080, 8085, 8086/8088 и Z80 обикноВено не даба
158
добри резултати, защото за праВилната работа на таймерите
и последоВателния канал, които се намират ВъВ VIA, е необходи-
мо сигналът Е да е с постоянна честота.
VIA има следните оснобни ВъзмоЖности:
20 Входно-изходни шини за Връзка с периферии устройства;
последователен канал, който моЖе да работи В раЖим на
приемане или предаВане на данни;
Фиг 5.5. Връзка ме*ду дба микрокомт
159
Vss 01 VIA 6522
РАО 02
РА1 03
РА2 04
РАЗ 05
РА4 06
РА 5 07
РА6 08
РА7 09
РВО 10
РВ1 11
РВ2 12
РВЗ 13
РВ4
РВ5 15
РВ6 16
I РВ7 17
U" * р СВ1 18
СВ2 19 _
1 Vcc 20
40 CAI
,39 CA2
38 RSO
37 RSI
36 RS2
35 RS3
34 RES
33 DO*
32 Dl_
31 D2*_
30 D3
29 D4,
28 D5w
27 D6,
26 D7f
25 Ф2
24 CS1
23 CS2
22 R/W
21 IRQ
Фиг. 5.6, VIA 6522
a — разполоЖение на изводите,
б — означение
DO 33 VIA 6522 40 CAI
DI 32 39 CA2
D2 31 02 РАО
D3 30
D4 29 03 PAI
D5 28 04 PA2
D6 27 05 PA3_
D7 26. 06 PA4
RSO 38 07 PA5
08 PA6
RSI 37_ 09 PA7
RS2 36 10 PBO _
RS3 35
CS1 24
11 PB1
CS2 23 12 PB2
RES 34_ 13 PB3 _
14 PB4
R/W 22 15 PB5
16 ?B6
Ф2 25 17 PB7
Vcc 20 18 CB1
Vss 01 19 CB2.
б
дВа програмируеми 16-битоВи таймера.
При някои приложения VIA моЖе да замени един PIA СМ 602.
един програмируем таймер РТМ СМ 606 и един последователен
интерфейсен адаптер ACIA СМ 603.
Mfeia фиг.5.6 е показано разполоЖението на изВодите и означе
^В-по на VIA. РазпслоЖението на изВодите на VIA съВпада с по-
голяма част от изВодите на PIA ТоВа даВа ВъзмоЖност с по-
160
DO 33 PIA CM 602 ИЛИ VIA 6522 R/W(CS0) ir5(r/w) RS0(IRQA) RSl(IRQB) RS2(RS0) RS3(RS1) 40 CA'l
DI 32
D2 31 39 CA2
D3 30 02 РАО
D4 29
_ D5 28 03 PAI
D6 27 04 PA2
D7 26 05 РАЗ
RESET 34 06 PA4
07 PA5
Е(Ф2) 25 08 PA6
CS1 24 .09 PAT
10 PBO
CS2 23
R/W 1& q2 22 11 PB1
С S0 12 PB2
IRQ 5 c об 21 13 PB3
R/W 14 PB4
RS0(A0) 9 1° 38 15 PB5
IRQA 16 PB6
RSl(Al) 13, 14 37 _17 PB7
IRQB ISo 19 CB2
RS2(A2) 17, 18 36
RSO 19o 20 18 CB1
RS3(A3) 21O o2 35 20 Vcc
RSI 23* I4
01 Vss
Интегрална схема Постав ени мостчета
PIA CM 602 M(3-4), М(7-8), М( 11-12), М(15—16), М( 19-20), М( 22-28)
VIA 6522 М(1—2), М(5-6), М(9—10), М(13-14), М(17-18), М(21—22)
Фиг. 5.7. Постабяне на PIA СМ 602 и VIA 6522 В един цикъл
11 Направете сами микрокомпютър
161
мощта на няколко мостчета В един и същ цокъл да се постаВят
както VIA, така и PIA (фиг. 5.7).
VIA 6522 се адресира като 16 клетки от паметта. Към Вхо-
добете за избор на Вътрешните регистри на VIA RSO —RS3 се
сВързВат адресните шини АО^АЗ. Останалите сигнали, които
сВързВат VIA с микропроцесора, имат същите функции като
едноименните сигнали на PIA.
5.2.3. Програмируем периферен интерфейс PPI 8255А
Интерфейсът PPI 8255А е предназначен за микрокомпютри с
микропроцесорите £080/8085 и 8086/8088 но той моЖе да се
използуВа и с микропроцесорите СМ 601, 6В0Х и 6502.
PPI В255А има 24 Входно-изходни шини за Връзка с периферия-
та (фиг. 5.8), организирани В три Входно-изходни канала, които
се означаВат с канал А, канал В и канал С. Входно-изходните ши-
ни на канал А се означаВат с РАО - РА7, на канал В — с РВО ч- РВ7,
а на канал С — с РС0^РС7. Проблемите по сВързВането на пери-
ферните устройства от типа на 8255А, 8253 и др. към СМ 601
разглеЖдаме В гл. 1.
PPI 8255А има четири Вътрешни регистъра, които се изби-
рат със сигналите, подадени на ВходоВете АО и А1 на PPI при
условие, че на Входа CS има ниско нибо (табл. 5.6).
Таблица 5.6
Адресиране на Вътрешните регистри на PPI 8255А
ВходоВе на PPI _ ДейстВие
CS WR RD АО А1
— 1 X X X X PPI не е избран
0 1 0 0 0 четене от канал А
0 1 0 0 1 четене от канал В
четене 0 1 0 1 0 четене от канал С
0 1 0 1 1 забранена комбинация
0 0 1 0 0 запис В канал А
0 0 1 0 1 запис 8 канал В
запис 0 0 1 1 0 запис 8 канал С
0 0 1 1 1 запис 8 упраВляВещия регистър CR на PPI
5.3 ПОСЛЕДОВАТЕЛИ И ИНТЕРФЕЙСНИ АДАПТЕРИ
В с ^»Ва на микропроцесорната фамилия СМ 600 Влизат два
пос/^У Зателни (серийни) интерфейсни адаптера: асинхрон-
162
РАЗ 01
40 PA4
РА2 02 39 PA5 Шини за данни DO. РАО Канал A
РА1 03 38 PA6 DI . PAI .
РАО 04 37 PA7 D2 _ PA2 _
RD 05 36 WR D3 РАЗ r
CS 06 35 RESEI D4 . PA4 r
GND 07 34 DO .D5 РАБ
Al 08 PPI 8255A 33 DI D6 PPI 8255A PA6 _
АО 05 32 D2 D7 . PA7 _
PC7 10 31 D3
рсб i; 30 IM. CS
PC5 12 29 D5 28 D6 pbo Канал В
. PB1 r
£C4 13 AO,
PCO 14 27 D7_ Al. . рвг _
PCI 15 26 Vcc PB3 _
PC2 16 25 PB7 WR RDv RESET PB4 _
PC3 17 24 PB6 _ PB6 -
PBO is 23 PB5 .. РВв ~
PB1 19 22 PB4 PB7 _
PB2 20 21 PB3
a Vcc PCO Канал С
Al AO 0 0 0 1 1 0 1 1 PCI
Канал A GND PC2
PCS
PC4
Канал C . PC5
^правляващ регистър . PC6
. PC7 _
6
Фиг. 5.8.PPI 8255А
а — разполозкение на из8одите;
б — означение;
8 — адресиране на 8ыпрешните регистри
163
ният последователен интерфейсен адаптер ACIA СМ 603 и
синхронният последователен интерфейсен адаптер SSDA
СМ 604. ДВата адаптера функционират по различен начин, но
имат сходно разполоЖение на изВодите (фиг. 5.9 и 5.10), така
че могат да се постаВят В един цокъл (фиг. 5.11).
УниВерсалният последователен синхронен и асинхронен при-
емник и предаВател USART 8251А е разработен за микропроце-
сорите 8080/8085 и 8086/8088 и съВместимите с тях. Той моЖе
да работи както В синхронен, така и В асинхронен реЖим и В
поВечето случаи моЖе да замести както ACIA, така и SSDA.
USART моЖе да се използуба и В системи със СМ 601, като се
има предВид т. 1.4.
ACIA и USART се използуВат за Връзка меЖду дВа микроком-
пютъре, за управление на периферии устройства, изискВащи ин-
Vss RXDATA RXCLK TXCLK RTS TXDATA IRQ CSO CS2 CS1 RS Vcc RS R/W (A0) 0 0 0 1 1 0 1 1 • 01 02„ 03 , 04, °5. 06 07 08 09 10, 11, 12 ACIA СМ 603 а 24 23 22 । 21 20 19 18 17 ,16 । 15 ।14 13 CTS PCD wD0 22_ DO т D1 21_ DI w D2 20 _ D2 ,D3 D3 дР4 18. D4 __ D5 17_ D5 _ D6 16 _ D6 D7 15 _ D7 E R/W 13^ R/W E 14^ RS 11^ CSO 08_ CS2 09^ CS1 10^ CR .IRQ 07 SR TXDR ACIA СМ 603 02 RXDATA 06 TXDATA 03 RXCLK 04 TXCLK 05 RTS 24 CTS 23 PCD 12 Vcc 01 Vss
Управляващ регистър
Регистър на състоянието
Регистър на предавателя
Регистър иа приемника о RXDR Фиг. 5.9. ACIA CM 603 a — разполоЖение на изВодите; б — означение; В — адресиране на Вътрешните регистри
в
164
Vss 01
RXDATA 02
RXCLK 03,
TXCLK 04
SM/DTR 05
TXDATA 06
IRQ 07
TUF 08
RESET 09
CS 10
RS 11
Vcc 12
SSDA
CM 604
,17 D5,
16 D6,
14 E
RS(AO) R/W
0 0 Управляващ регистър Cl
0 1 Регистър на състоянието
1 0 4 регистъра: С2, СЗ, SYNC и TXD
1 1 Регистър на приемника
,22 DO,
21 DI.
,20 D2,
19 D3,
18 D4,
15 D7,
,13 R/W
24 CTS
,23 DCD
-1 D0 SSDA CM 604 02 RXDATA
-г D1 - 06 TXDATA
Т D2 03 RXCLK
1 03 Г
D4 _ 04 TXCLK
D5 _ 05 SM/DTR
D6
D7 _ 08 TUF _
R/W 13г Е 14 24 CTS
RESET 09 ,23 DCD
CS 10^
RS 11^ 12 Vcc
IRQ 07 01 Vgg
6
. 5.10. SSDA CM 604
Фиг.
a — разполоЖение на изВодите;
б — означение;
8 — адресиране на Вътрешните регистри
формация В последователен формат, например модеми, терми-
нали с електроннолъчеВа тръба, телетайпи, печатащи уст-
ройства и др.
5.3.1. Последователен асинхронен интерфейсен адаптер
ACIA СМ 603
Интерфейсният адаптер ACIA СМ 603 е предназначен за рабо-
та с микропроцесора СМ 601 и съВместимите с него 680Х и
6502. Адаптерът моЖе да изВършВа Всички функции по преВръ-
щането на данните от папалелен В последователен код — пре-
дабането и приемането на данните, проВерка на формата на
приетите данни и преобразуВането им от последователен В па-
165
SM/DTR
RTS
TUF
cso
RESET
CS2
cs
csi
AA
12
RS 11
Vcc 12
14
16
_______05
TXDATA Q6
IRQ 07
______08
Vss 01
RXDATA 02
RXCLK 03
TXCLK 04
09
10
ACIA CM 603
или
SSDA CM 604
24 CTS
23 PCD
22 DQ
21 DI _
20 D2 r
19 D3
18 D4 _
17 D5 _
16 D6
15 D7
14 E
13 R/W
Интегрална схема Поставени мостчета
SSDA СМ 604 М(1—2, 5-6, 9-10,13-14)
ACIA СМ 603 М(3—4, 7-8, 11-12,15—16)
Фиг. 5.11. Постабяне на ACIA CM 603 и SSDA CM 604 8 един цокъл
ралелен формат. Работата на приемника и предаВателя на ACIA
е независима и затоВа адаптерът моЖе да приема и предаВа
едноВраменно.
СМ 603 се нарича асинхронен адаптер, тъй като тактоВият
сигнал В приемника не се синхронизира с тактоВия сигнал В пре-
даВателя. При асинхронните системи приемникът използуба
стартоВ бит, който се съдърЖа ВъВ Всеки получен симВол, за да
ВключВа локален тактоВ генератор.
На фиг. 5.12 е показан един от ВъзмоЖните формати за пре-
даВане на един знак, който съдърЖа 1 стартов бит, в информа-
ционна бита, 1 бит за проверка по четност или нечетност и
1 стопов бит, т. е. за предаВане на 8 информационно бита се
използуВат общо 11 бита. Когато ACIA не предаВа данни, него-
Вият изход ТХ DATA е В логическа 1. ТоВа състояние при пре-
даВането на данни се нарича mark. СтартоВият бит се предаВа
като логическа 0 и се нарича space. Отрицателният фронт от
mark ^^.зсе показВа на приемника, че започВа предаВането на
един ^Ьормационен симВол, който при ACIA СМ 603 моЖе да
се с>ЯЖи Д1 7 или 8 бита плюс допълнителен бит за проверка
166
по четност и 1 или 2 стопоВи бита. На фиг. 5.12 е показано, че
след стартоВия бит се предаВат В информационни бита, Всеки
от тях с продълЖителност, раВна на продълЖителността на
стаютоВия бит. Този формат се нарича без връщане в ну лата
или формат NRZ (Non Return to Zero). След предаВането на ин-
формационните битоВе обикноВено се предаВа бит за проверка
на четност/нечетност. Ако означим този бит съответно с
P/NP, В сила са следните раВенстВа:
P-DO@D1 ф ...®DN
NP = P
където D, са информаиионните битоВе. i=0, 1, 2, ...,N;
® е знак за изключВащо ИЛИ
В пърВия случай имаме проверка по четност, защото пре-
дабаните битоВе DO— DN заедно с бита Р съдърЖат четен брой
единици, а ВъВ Вторил проВерката е по нечетност, защото об-
щият брой на единиците В DO-DN и NP е нечетен.
Приемникът В ACIA СМ 603 генерира локален бит за чет-
ност/нечетност и го сраВняВа с получения бит. Ако двата бита
съВпадат, приема се, че няма грешка В приетите данни. По този
Данни за предавай© в TXDR
7 6 5 4 3 2 1 0
D7 D6 D5 D4 D3 D2 D1 DO
Предал ени данни
Фиг. 5.12. Последователен асинхронен формат за предавене на данни
167
начин могат да се откриВат някои грешки, но не могат да се
коригират.
СтопоВите битоВе при СМ 603 могат да бъдат 1 или 2 и
показВат края на предаВания знак. След предаВането на стопо-
Вите битоВе изходът на предаВателя остаВа В логическа 1
(mark state).
ВаЖен момент при асинхронния обмен на данни е,че след като
приемникът открие стартоВ бит, той трябва да поддърЖа
синхронизацията само за Време на приемане на един знак. При-
емникът проВеряба получаВаните битоВе, като стробира сигна-
ла В средата на Всеки импулс. Тъй като тактоВият генератор В
приемника не е синхронизиран с тактоВия генератор В предаВа-
теля, Всеки приет бит няма да се стробира точно В средата.
НапраВени са начисления, които показВат, че честотата на при-
емника не трябВа да се различаВа с поВече от 5,3% от честота-
та на предаВателя. Ако тактоВите генераторе на приемника и
предаВателя са с кВарцоВи кристали с една и съща честота, то-
гаВа разликата меЖду тактоВите честоти на приемника и пра-
даВателя е много пс-малка от 1%. Ако се използуВат тактоВи
генератори с RC Верига като ВремезадаВащ елемент, полоЖи-
телни резултати се получаВат само след прецизна настройка.
СВързВането на ACIA СМ 603 към микропроцесора СМ 601 е
аналогично на сВързВането на PIA СМ 602 към този микропро-
цесор, но със следните дВе по-същестВени разлики.
1. ACIA има само един изход за заяВка за прекъсВане IRQ.
2. ACIA няма Вход за апаратно нулиране RESET. ТоВа опреде-
лено е недостатък на тази интегрална схема. ACIA се поставя
В начално състояние, като се запише подходящ код В негоВия
упраВляВащ регистър
На фиг. 5.13 е дадена схемата на последователен канал за
Връзка, който отгоВаря на изискВанията на стандарта RS-
232С, реализиран с ACIA СМ 603. Интегралните схеми 1488 и
1489 са съотВетно предабател (драйвер) и приемник, конто
реализират изискВанията на стандарта RS-232C. С броячите
74LS93 и мостчетата М1 и М2 на ВходоВете за синхротакт на
приемника и предаВателя RXCLK и TXCLK на ACIA се подаВат
различии тактоВи честоти, така че последователният канал
моЖе да работи със скорости от 75 до 19 200 бода.
Описание на изводите на ACIA СМ 603. ACJA СМ 603 е
разполоЖен В корпус с 24 изВода (фиг. 5.9).
D0 D7 (Data Bus) са 8 дВупосочни шини за данни с изходи
с три състояния. Изходните буфери на шините излизат от Ви-
сокоимпедансно състояние само когато микропроцесорът про
чита съдърЖанието на Вътрешния регистър на адаптера.
В е ТТЛ съВместим Вход, на който се подава сис-
тем. синхронизиращ сигнал на микрокомпютъра. Сигналите
RS, R^r CSO, CS1 и CS2 трябба да са със стабилно ни Во прибли-
168
Фиг. 5.13, Последователен канал за Връзка по стандарта RS-232C с ACIA СМ 603
зително 140 ns npagu полоЖителния фронт на Е и да остаВат
стабилни поне 10 ns след негоВия отрицателен фронт. Данни-
те, които се записбат В ACIA, трябба да стаВат стабилни поне
200 ns преди отрицателния фронт на Е и да остаВат стабилни
поне 10 ns след него.
169
R/W(Read/Write) e Вход, чието състояние определя посока-
та на обмена на данни по iuuHume_DO- D7 меЖду микропроцесо-
ра и ACIA. Ако ACIA е избран и R/W е 1, микропроцесорът прочи-
та съдърЖанието на регистъра на състоянието при RS = O, _или
съдърЖанието на регистъра на приемника при RS = 1 Ако R/W е
О, микропроцесорът оаписВа В упраВляВащия регистър при RS = O
или В регистъра на предаВателя при RS=1.
CSO, CS1. CS2 (Chip Select) са сигнали ?а избор на ACIA.
ACIA е избран само ако CS0-CS1 =1 и CS2 = 0.
RS (Register Select) e Вход, който заедно с R/W при
CSO — CS1 = 1 и CS2 = 0 определя кой от четирите Вътрешни ре-
гистъра на ACIA е избран (табл. 5.7).
Таблица 5 7
Ад реей ране на вътрешните регистри на ACIA СМ 603
Входове на
ACIA Действие
R.S R W
0 0 запис в управляващия регистър CR
0 1 четене на регистъра на състоянието
SR
1 0 запис в регистъра на предавателя TXR
1 1 четене на регистъра на приемника
RXD
IRQ (Interrupt Reguest) е изход с отборен дрейн за заяВка
за прекъсВане от ACIA към микропроцесора.
TXCLK (Transmit Clock) е Вход, на който се подаВа такто-
Вият сигнал за синхронизиране на предаВаните данни. ПредаВа-
телят на ACIA започВа да предаВа данните при отрицателния
фронт на синхронизиращия импулс. ТактоВата честота, по-
даВана на Входа TXCLK, моЖе да е раВна, 16 или 64 пъти по-Висо-
ка от скоростта на предаВане на данните.
RXCLK (Receive Clock) е Вход, на който се подаВа такто-
Вият сигнал за синхронизиране на приеманите данни. Приемни-
кът на ACIA стробира данните при полоЖителния фронт на
тактоВия сигнал. На ВходоВете RXCLK и TXCLK могат са се по-
дадат еднакВи или различии тактоВи честоти. ТактоВата чес-
тота, подаВана на Входа RXCLK, моЖе да бъде раВна 16 или
64 пъти по-Висока от скоростта на приеманите данни.
RXDATA (Receive Data) е Вход, през който се приемат дан-
ните ^ллследоВателен формат NRZ. Синхронизирането с так-
тоВия ^Внал RXCLK се избършВа Вътрешно, когато е избран
коефиц^^т на деление 16 или 64.
170
TXDATA (Transmit DATA) e изход, на който се из ВеЖда т
данните от предавателя В последователен формат NRZ.
RTS (Request То Send) е изход с активно ниско ново, с кой-
то микропроцесорът моЖе да управлява модем иле) друго уст-
ройство чрез шините за данни. Изходът RTS се управлява от
съдърЖанието на управляващия регистър CR.
CTS (Clear То Send) е вход, който трябва да е с ниско ново,
за да се разреши предаването на данни.
DCD (Data Carrier Detect) е вход, който управлява приема-
нето на данни от ACIA. Ако DCD е 1, приемането на данни се
преустановява, приемникът на ACIA се инициализира и към мик-
ропроцесора се генерира заявка за прекъсВане, ако прекъсването
от приемника на ACIA е разрешено. Ако на DCD се подаде ниско
ниво, ACIA моЖе да приеме данните, постъпващи на входа
RXDATA.
Vcc и К, са изводи, на конто се подава захранващото напре-
Жение.
ACIA СМ 603 се използуба най-често за изграЖдане на после-
дователни канали за връзка, конто отговарят на стандартите
RS-232C и 20 mA токов кръг. На фиг. 5.14 е показана схемата
на два микрокомп ютъра, като се използуВат само 4 проводни-
ка — за предаВане на данни TXD, за приемане на данни RXD, общ
проводник SGND и защитен проводник PGND. По-често се из-
ползува схемата със 7 проводника от фиг. 5.15. Допълнителни-
те сигнали CTS и RTS се използубат за управление на предавате-
лите и даВат допълнителна възмоЖност за управление на обме-
на на информацията меЖду двата микрокомпютъра. Входът
DCD ка АСА се използува главно при работа с модеми и най-
често се евързва постоянно към маса.
5.3.2. Универсален синхронен и асинхронен приемник и
предабател USART 6251А
Универсалният приемник и предавател USART 8251А се произ-
ВеЖда В корпус с 2В извода по NMOS технология (фиг. 5.16).
Той моЖе да се използува за предаване и приемане на данни В
асинхронен формат със скорост до 19 200 бода и в синхронен
формат до 65 536 бода. USART приема от микропроцесора сим-
волите, конто трябва да се предават в паралелен код, превръща
ги в избрания последователен формат и ги предава. Едновре-
менно с това той моЖе да приема символи в същия формат, да
ги проверява за грешки и да ги правръща в паралелен формат за
микропроцесора. Приемникът и предавателят могат одновре-
менно да приемат и предават символи с различии или еднакви
честоти на синхронизиращите сигнали. Освен това USART мо-
171
VI и V4 - 1488, 76188 или 76160 V2 и V3-1489, 76189 или 76164
Фиа. 5.14. Последователен канал за връзка по стандарта RS—232С само с четири проводника
VI — 1488, 75188 или 75150 V2 - 14 89, 75189 или 75154
Фие. 5.15. Последователен канал за Връзка по стандарта RS-232C със седем проводника
01
02
03
04
05
06
07
08
09
10
11
12
13
USART 8251
D2 D1 D3 DO RXD Vcc GND RXC D4 DTR D5 RTS D6 DSR D7 RESET TXC CLK WR TXD CS TXEMPTY C/D CTS RD SYNDET/BD RXRDY TXRDY
28
27
26
25
24
23
22
21
20
19
18
17
16
15
Фив. Б.16. USART 8251A
a — разполокение на изводите,
б — означение
USART 8251A
DO TXD DI _
D2 RXD D3 *
—w > D4 DTR D5 —
D6 DSR D7 RTS C/D(A0)
—• CS CTS RD WR TXC RESET
CLK RXC TXRDY RXRDY
TXEMPTY vcc
SYNDET/ Vss BRKDET
Же да генерира заяВки за прекъсВане към микропроцесора, когато
се запълни.регистърът на предаВателя или Възникнат грешки В
обмена на данните.
USART има 4 регистъра за връзка с микропроцесора. като
микропроцесорът моЖе да записВа само дВа от тези регистъра,
а състоянието на другите дВа моЖе само да прочете. Микропро-
цесорът адресира Вътрешните регистри на USART чрез Входа
С/D, който се сбързба обикноВено към шината АО на системата
заедно с дВата Входа за команди за четене и запис RDhWR, ко-
гато ^|ходоВете CS и RESET има ниско ниВо (табл. 5.8.).
На 5.17 е показана схемата на блок за последователен
интерфЯас, който удоВлетВоряВа изискВанията на стандарти-
те RS-232C и 20 mA токоВ кръг, с USART 8251А и 8253. Син-
174
Таблица 5.8
Адресиране на вътрешните регистри на USART 8251А
Входов® на USART
_______..___________ Действие
CS СТ> RDWR
0 0 0 1 четене на данни от регистъра на при-
емника
0 0 10 Запис на данни в регистъра на пре-
давателя
0 10 1 четене на регистъра на състоянието
0 110 запис в управлявэщия регистър
0X11 микропроцесорът няма достъп до
вътрешните регистри на 8251А
1 X X X микропроцесорът няма достъп до
вътрешните регистри на 8251А
хрон из и ра щи те сигнали за приемника и предаВателя на 8251А се
получаВат от изходите на таймер 0 или таймер 1 на PIT 8253
или от сигнала CLKIN, получен от куплунга J. Източникът на
синхронизиращи сигнали се избира с мостчетата М1. Синхрони-
зиращият сигнал ТХС на предаВателя е буфериран с V3.4 и е из-
веден на куплунга под означението CLKOUT. Сигналите за ин-
терфейса 20 mA токов кръг са означени с +ТХ, — ТХ, + RX и
— RX. Мостчетата М1 позВоляВат приемникът на USART да се
включва към изхода на приемника за RS-232C или към изхода на
приемника за токоВия кръг. Мостчетата М3 са предВидени, за
да моЖе да се изграЖдат различии конфигурации на последоВа-
телния канал В заВисимост от конкретните условия.
При работа с USART 8251А обърнете Внимание на следното:
1. Входът RESET е с активно високо ниво.
2. Сигналът CLK е за Вътрешна синхронизация на 8251А и об-
менът на данни и инструкции меЖду микропроцесора и USART
не се синхронизира с него.
3. Честотата на приемане и предаване на 8251А трябва да е
поне 30 пъти по-носка от честотата на сигнала, подаден на
Входа CLK. Тъй като максимэлната честота на сигнала, подаВан
на Входа CLK, е 2 MHz, максимэлната честота на приемане и
предаВане е приблизително 65 536 бода.
4. Информацията В регистъра на състоянието моЖе да се
обнови до 28 такта на сигнала CLK, след като е настъпило съби-
тието, което е променило състоянието на 8251 А.
5. Обикновено преди Всяка промяна на инициализацията на
175
Фие. 5.17. Последователен канал за Връзка по стандартите RS- 232С и 20 mA
токоВ кръг с USART 8251А и 8253
8251А с^Ълага В упраВляВащия регистър да се запише три или
четири Щни ООН със закъснения от около 15 ms меЖду дВе
инструкции за запис.
176
5.4 ПРОГРАМИРУЕМИ ТАЙМЕРИ
Програмируемият таймер е нераздельна част от Всеки съВреме-
нен микрокомпютър. Той се използуба за изграЖдане на елект-
ронни часоВници, за измерВане на честота и продълЖителност
на импулси, за управление на електродВигатели, за задаВане на
синхронизира щи те честоти на приемниците и предаВателите
на серийни интерфейсни адаптери и др. У нас на й-чес то се из-
ползуВат програмируемите таймери СМ 606 и 8253. Въпреки че
и дВете интегрални схеми съдърЖат по три 16-битоВи програ-
мируеми брояча, те се отличаВат същестВено по дейстВието
си.
5.4.1. Програмируем таймер РТМ СМ 606
На фиг. 5.18 е показано разполоЖението на изВодите на РТМ
СМ 606 и схема на сВързВане към микропроцесора СМ 601. Мик-
ропроцесорът адресира СМ 606 като осем последоВателни
клетки от паметта чрез шините АО, А1 и А2. СМ 606 има три
програмируеми брояча, които могат да работят В четири ос-
новни_реЖима. Всеки от броячите има по еаин Външен тактов
Вход CN, един упраВляВащ Вход GN и един изход ON, където с
N = 1, 2 или 3 е означен номерът на брояча. Импулсите, които
постъпВат на Външния тактоВ Вход CN, се синхронизират със
сигнала, подаден на Входа Е <а СМ 606. Ето защо този сигнал
трябба да е с постоянна честота. Броячите на СМ 606 работят
В реЖим на изВаЖдане. За да работят тай мери те, на тех ни те
упраВляВащи ВходоВе GN трябба да има ниско ниво.____
Вътрешните регистри на таймера се адресират при CS0 = 0,
CS1 = 1 и Е=1 чрез ВходоВете RSO, RS1, RS2 и R/W (табл. 5.9).
В табл. 5.9 с CF _.О е означен бит 0 на упраВляВащия регис-
тър на таймер 2. Като записВа 0 или 1 В този бит, микропра-
цесорът адресира съотВетно упраВляВащия регистър на тай-
мер 3 или таймер 1. Тъй като таймерите на СМ 606 са 16-би-
тоВи, те заемат по дВе съседни клетки от адресното прост-
ранство на микропроцесора.
Регистрите се адресират така, че при работа със СМ 601
могат да се използуват 16-битовите инструкции LDX, STX, STS
и LDS за обмен на данни меЖду СМ 606 и микропроцесора. На-
пример инструкцията STX първо записВа старшия байт на ре-
гистъра X В избрана клетка от паметта и след тоВа — младшия
байт на същия регистър В клетка, чийто адрес е с единица по-
голям от адреса на клетката, В която Вече е записан старшият
байт.
Обменът на данни меЖду микропроцесора и СМ 606 моЖе да
се изВърши само ако на ВходоВете за разрешение CS0 и CS1 има
съотВетно 0 и 1 и на ВходоВете RESET и Е има Високо ниВо.
12 НапраВете сами микрокомпютър
177
5
о
разполоЖиние на изВодите;
схема на сВързВане към СМ 601
CL си ID
СО
in
м
е
178
Таблица 5 9
Адресиране на вътрешните регистри на РТМ СМ 606
Входове на СМ 606
R/W RS2 RS1 Действие RS0
ООО 0 при CR2 0=0 се записва в управлява- щия регистър на таймер 3 при CR2O=1 се записва в управлява- щия регистър на таймер 1
ООО 1 запис в управляващия регистър на таймер 2
0 0 1 0 запис в общия буферен регистър на старший байт
0 0 1 1 запис на младшия байт и прехвърляне на старшия байт от общия буферен регистър в регистр и те на таймер 1
0 1 0 0 запис в общия буферен регистър на старшия байт
0 1 0 1 запис на младшия байт и прехвърляне на старшия байт от общия буферен регистър в регистрите на таймер 2
0 1 1 0 запис в общия буферен регистър на старшия байт
0 1 1 1 запис на младшия байт и прехвърляне на старшия байт от общия буферен регистър в регистрите на таймер 3
1 0 0 0 —
1 0 0 1 четене на общия регистър на състоя- нието на СМ 606
1 0 1 0 четене на брояча на таймер 1 (стар- ше байт)
1 0 1 1 четене на общия буферен регистър за младшия байт
1 1 0 0 четене на брояча на таймер 2 (стар- ше байт)
1 1 0 1 четене на общия буферен регистър за младшия байт
1 1 1 0 четене на брояча на таймер 3 (стар- ши байт)
1 1 1 1 четене на общия буферен регистър за младшия байт
179
Програмируемият таймер СМ 606 има изход IRQ, който мо-
Же да се използуВа за генериране на заявка за прекъсВане към
микропроцесора.
Максимэлната честота на сигнала, подаВан на Входа Е, е
1 MHz, на ВходоВете С1 и С2 приблизительно 500 kHz, а на Входа
СЗ — 4 MHz. МеЖду третия таймер и Входа СЗ има Вътрешен
делител на 8, който моЖе да се ВключВа или изключва програмно
и затоба максимэлната честота, подавана на този Вход, е по-
Висока.
5.4.2. Програмируем таймер PIT 8253
Програмируемият таймер PIT 8253 се произбеЖда с 24 изВода и
съдърЖа три 16-бито8и програмируеми таймери/броячи, които
могат да работят В шест оснобни реЖима. Този тип таймери
могат да се използуВат не само В системи с микропроцесорите
8080/8085 и 8086/8088, за които са разработени, но и с микро-
процесорите СМ 601, 6502, Z80 и др. PIT 8253 е по-удобен
от СМ 606 за задаване на синхронизиращите честоти за при-
емниците и предавателите на последователни интерфейсни
адаптери от типа на СМ 603 и 8251А и затоба намира по-голя-
мо приложение В микрокомпютрите. На фиг. 5.19 е показано
разполоЖението на изВодите на 8253, използуВаното означение
и схемата на сВързВане към микропроцесора 6502. Микропроце-
сорът адресира Вътрешните регистри на 8253 като четири
клетки от паметта с адресните шини АО и А1 (табл. 5.10).
D04-D7 са дВупосочни шини, по които се обменят данните и
инструкциите меЖду микропроцесора и PIT 8253.
RD е Вход с активно ниско нибо, на който се подаба команда
за четене от микропроцесора.
WR е Вход с активно ниско нибо, на който се подаВа команда-
та за запис от микропроцесора.
CS е Вход с активно ниско ниво, на който се подава сигналът,
разрешаващ обмена меЖду микропроцесора и 8253. Командите
за четене и запис се изпълняват от 8253 само ако на входа CS
има ниско ниво.
CLKO, CLK1 и CLK2 са тактоВите ВходоВе съотВетно на
брояч 0, брояч 1 и брояч 2 на 8253. Ако на ВходоВете за разре-
шение GATE0. GATE1 и GATE2 има Високо ни Во, броячите нама-
ляВат своето съдърЖание с едно или две В заВисимост от из-
брания реЖим на броене при Всеки отрицателен фронт на так-
товите сигнали.
• Фиг. 5.19. PIT 8253 ►
а — разполоЯсение на изводите;
б — означение;
6 — схема на сВързване към В502
180
8253
D7—- 01 24 Vcc
D6—— 02 23 -—WR
D5— 03 22 •—RD
D4—— 04 21 — CS
D3—— 05 20 —Al
D2—— 06 19 —AO
DI—-- 18
DO-»— 08 17 —OUT2
CLKO—- 09 16 -—GATE2
оито-— 10 15 -—CLK1
GATED—- 11 14 -—GATE1
GND 12 13 —*-OUTl
6502 A2 4- A15 Al AO DO DI D2 D3 Адресен деши фратор CSPIT
Al
AO
DO
DI
D2
D3
D4
05 D6 D7 D5
D6
D7
74LS04 l~il 4LS & 00
R/W O2fOUT) J г _r
- -&
—
PIT 8253
DO CLKO
DI GATED
D2 OUTO ——-
D3
— — D4
— — D5 CLK1 -—
— — D6 GATE1 w
— D7 OUT1 —
AO
Al CLK2
GATE2 -
RD OUT2 —-
WR
CS Vcc
Vss —
б
CS PIT 8253
Al CLKO
GATED
DO OUTO
DI
D2 CLK1
UH Vxrt 1 r.1 гл i m
D5
D6 CLK2
D7
OUT2
WR
Vcc
RD
Vss
От/към
перифер
ните
схеми
——
— Vcc
= 0,1 p
181
Таблица 5 10
Адресиране на Вътрешните регистри на PIT 8253
Операция. Согнали Действие
CS WR А1 АО
0 1 0 0 0 запис В брояч 0
0 1 0 0 1 запис В брояч 1
запис 0 1 0 1 0 запис 8 брояч 2
0 1 0 1 1 запис В упраВляВащия регистър на 8253
0 0 1 0 0 четене от брояч 0
0 0 1 0 1 четене от брояч 1
четене 0 0 1 1 0 четене от брояч 2
0 0 1 1 1 изходите DO- D7 са ВъВ Високоимпе- дансно състояние
0 1 1 х » X изходите D0-D7 са ВъВ Високоимпе- дансно състояние
1 X X X X PIT 8253 не е избран
OUTO, OUT1 и OUT2 са изходи съотВетно на брояч О,
брояч 1 и брояч 2. На тези изходи В заВисимост от избрания
реЖим се получаВат импулси с параметри, определени от съдър-
Жанието на броячите и състоянието на упраВляВащите ВходоВе.
182
ПРИЛОЖЕНИЕ
МЕСТО ИЗПОЛЗУВАНИ СЪКРАЩЕНИЯ
А, АССА (Accumulator А) — Акумулатор А
АО -А19 u АВ0-АВ19 — Адресно шини
ACIA (Asynchronous Communication Interface Adapter) — Асинхро-
нен последователен интерфейсен адаптер
ADLC (Advanced Data Link Controller) — Контролер на (последоба-
телни) процедуре от Високо нибо
ВА (Bus Available) — Достъпни шини
b (Ьг) — бит
В (Byte) — байт
В, АССВ (Accumulator В) — Акумулатор В
С (Carry) — флаг за пренос
CCR (Condition Code Register) — Регистър на услоВните праходи
СЕ (Chip Enable) — Разрешение на чипа
CR (Control Register) — УпраВлябащ регистър
CRA (Control Register А) — УпраВлябащ регистър на канал А
CRB (Control Register В) — УпраВлябащ регистър на канал В
CRTC (Cathode Ray Tube Controller) — Контролер за управление
не Видеодисплей (елгктроннолъчеВа тръба)
СТС (Counter Timer Circuit) — Схема таймер — брояч
CS (Chip Select) Избор (разрешение) на чипа
CIN (Input Capacitance) — Входен капацитет
Сош (Output Capacitance) — Изходен капацитет
D0D7 и DBO- DB7 (Data Bus) — Шини за данни
DBE (Data Bus Enable/ Разрешение на шините за данни
DDRA (Data Direction Register А) — Регистър за посоката на дан-
ните А
DDRB (Data Direction Register В) — Регистър за посоката на дан-
ните В
DMAC (Direct Memory Access Controller) — Контролер за дирек-
тен достъп до паметта
DRAM (Dynamic Random Access Memory) — Динамична оператив-
на памеп;
Е (Enable) — Разрешение, синхронизиращ сигнал
EPROM (Electrically Programmable Read Only Memory) — Електри-
чески прогримируема и изтриВаема с ултраВиолетоВи лъчи по-
стоянна памет
GP—IB (General Purpose-Interface Bus) — Интерфейс на шина с
183
общо предназначение
HALT — Стоп
1 (Interrupt Flag) — флаг за маски ране на прекъсВането
IEEE (Institute of Electrical and Electronics Engineers) — Институт
на инЖенерите no електроника и радиоелектроника
IRQ (Interrupt Request) — Заявка за прекъсВане
IX, X (Index Register) — Индексен регистър
К = 21О=1024
к=1000
MB = 2Z0=1 048 576
MR (Memory Ready) — Готовност на паметта
N (Negative) — флаг за отрицателен резултат
NMI (Non-Maskable Interrupt) — Немаскируемо прекъсВане
О. С. (Open Collector) — Отборен колектор
ОЕ (Output Enable) — Разрешение на изходите
ORA (Output Register А) — Изходен регистър А
ORB (Output Register В) — Изходен регистър В
Р (Processor Status Register) — Регистъп на състоянието на мик-
ропроцесора
PC (Programm Counter) — Програмен брояч
PIA (Peripheral Interface Adapter) — Периферен интерфейсен адап-
тер
PIO (Parallel Input Output) — Паралелен Входно-изходен интер-
фейс
PIT (Programmable Intervale Timer) — Програмируем таймер
PPI (Programmable Peripheral Interface) — Програмируем перифе-
рен интерфейс
PTM (Programmable Timer Module) — Програмируем таймер
PRA (Peripheral Register A) — Периферен регистър A
PRB (Peripheral Register B) — Периферен регистър В
PROM (Programmable Read Only Memory) — Програмируема по-
стоянна памет
Команда за четене
ГотоВност
Начално устанобябане
RD (Read)
RDY (Ready)
RES (Reset)
ROM (Read Only Memory) Постоянна памет
RS__( Register Select) Избор на регистър
R/W (Read/Write) Четенё/запис
RX (Receiver) Приемник
S, SP (Stack Pointer) Указател на стека
SIO (Serial Input Output) Схема за последоВателно въвеЖдане
и извеЖдане на данни
SR (Status Register) Регистър на състоянието
SRAM ffiatic Random Access Memory) Статична оперативна
памеп^Л
SSDA^P'ichronous Serial Data Adapter) Синхронен последова-
телен адаптер за данни
184
TTL (Transistor-Transistor Logic) — Транзисторно-транзисторна
логика
T. S. (Three State) — Изход с три състояния
TSC (Three State Control) •— Управление на mpemomo състояние
на шините А0-А15 и R/W
ТХ (Transmitter) — ПредаВател
USART (Universal Synchronous-Asynchronous Receiver-
Tnnsmitter) —Универсален последователен асинхронен приемник
и предаВател
V (Overflow Flag) — флаг за препълбане
VIA (Versatile Interface Adapter) — ГъВкаВ интерфейсен адаптер
VMA (Valid Memory Address) - Валиден адрес за паметта
WE (Write Enable) — Команда разрешение за запис
Z (Zero) — Флаг за нулеВ резултат
LSTTL (Low Power Schottky TTL) — ТТЛ интегрални схеми с малка
консумация и с диоди на Шотки
STTL (Schottky TTL) — ТТЛ интегрални схеми с диоди на Шотки
V (Volt) — Волт
1В5
ПАРАМЕТРИ НА ЦИКЪЛА ЗА ЧЕТЕНЕ И ЗАПИС НА МИКРОПРОЦЕСОРИТЕ
СМ 601 и 6800
Tad (Address DeJay) — Време за устаноВябане на сигналите
А0-А15, R/W и VMA след полоЖителния фронт на фазата
Ф1
tAH (Address Hold Time) — Време за задърЖане на сигналите
А0-А15, R/W и VMA след отрицателния фронт на фазата
Ф2
tACC (Peripheral Read Access Time) — Време за достъп на перифер-
ните схеми и паметта; Време на закъсняВане на данните от
адресираната клетка при цикъл за четене
TDSr (Data Setup Time Read) — Време за устанобяВане на данните
от адресираната клетка при цикъл за четене преди отрица-
телния фронт на фазата Ф2
tHR (Input Data Hold Time during Read) — Време за задърЖане на
данните на шините D0^D7 при цикъл на четене след отри-
цателния фронт на фазата Ф2
THW (Output Data Hold Time dur ig Write) — Време за задърЖане
на данните на шините D0^-D7 при цикъл за запис от мик-
ропроцесора след отрицателния фронт на фазата Ф2
tDDVW (Data Delay Time Write) — Време на закъснение на данните
за запис спрямо полоЖителния фронт на сигнала DBE
ОЗНАЧЕНИЕ НА ВХОДНИ И ИЗХОДНИ НИВА
И ТОКОВЕ НА ЦИФРОВИ ИНТЕГРАЛНИ СХЕМИ
Vih (Input High Voltage) — Входно напреЖение при високо ниво
(логическа 1)
Vn (Input Low Voltage) — Входно напреЖение при ниско ниВо (ло-
гическа 0)
VCH (Output High Voltage) — Изходно напреЖение при високо ниво
(логическа 1)
VOl (Output Low Voltage) — Изходно напреЖение при ниско ниво
(логическа 0)
lIH (Input High Current) — Входен ток при високо ниво
Iil (Input Low Current) — Входен ток при ниско ниво
1он (Output High Current) — Изходен ток при високо ниво
lOL (Output Low Current) — Изходен ток при ниско ниво
186
ЛИТЕРАТУРА
1. Ангелов, А., П Петров. Микропроцесори В радиотехниче-
ските системи. С., Техника, 1982.
2. Ангелов, А., П Петров. Микропроцесорът — сърцето на
микрокомпютъра. С., Техника, 1986.
3. Балашов, Е., Д. Пузанков. Микропроцессоры и микропроцес-
сорные системы. М., Радио и связь, 19В2.
4. Боянов, К. и др. Сборник прилоЖни схеми с микропроцесори.
С., Техника, 1981.
5. Закс, Р. Микропроцесори — от чипове до системи. С., Техни-
ка, 1980.
6. Златаров, В. и др. Приложение на микропроцесорни системи
8 електронни устройства. С., Техника, 1984
7. Клингман, Э Проектирование микропроцессорных систем.
М., Мир, 1980.
8. Ленк,' Д. Наръчник по микропроцесори, микрокомпютри и
миникомпютри. С., Техника, 1983.
9. Петров, П. Проектиране на системи, програмиране на
асемблер и експериментиране с 6502. — Радио, телевизия,
електроника, кн. 1—12, 1966 и кн. 1—3, 1987.
10. Петров, П 8-битоби микропроцесори от серията 680Х. —
Радио, телевизия, електроника, кн. 3, 1985.
11. Петров, П. Алгоритми и програми за работа с ACIA
СМ 603. — Радио, телевизия, електроника, кн. 7 1985.
12. Петров, П Програмен модел и система команди на
МП 6800. — Радио, телевизия, електроника, кн. 4 1985.
13. Петров, П. ТТЛ-буфери в микрокомпютрите. —Радио, те-
левизия, електроника, кн. 9, 1985.
14. Петров, П. Приложение на EPROM В микрокомпютрите. —
Радио, телевизия, електроника, кн. 10, 1965.
15. Петров П. Проектиране и програмиране на микрокомпютри
с U 880D и Z80. — Радио, телевизия, електроника, кн. 4—12,
1987.
16 Петров, П Модул с ЦАП 1408/1508 за осембитоВ персонален
микрокомпютър. — Радио, телевизия, електроника, кн. 9,
1986
17. Петров, П. Сравнение меЖду седемте най-популярни осем-
битови микропроцесора. — Радио, телевизия, електроника,
кн. 10, 1966.
18. Станчев, В., Е. БакърдЖиев, Микропроцесорна система
СМ 600. С., Техника, 1964.
19. Томов, И. и др. Приложения на микропроцесорите 6 систе-
мите за автоматично управление. С., Техника, 1962.
187
20. Точи, Р., Л. Ласковски. Микропроцесори и микрокомпют-
ри — апаратно и программе осигуряВане. С., Техника, 1982.
21. Хилбурн, Д., П. ДЖулич. Микро-ЭВМ и микропроцессоры. М.,
Мир, 1979.
22. Цветанов, П. Приложение на SRAM В микрокомпютрите. —
Радио, телевизия, електроника, кн. 5, 1986.
23. Цветанов, П. Прием ниц и и преда Ватели за стандартною RS-
232С и V24 и тяхното приложение 6 микрокомпютри —
Радио, телевизия. електроника, кн. 4, 1986.
24. Цветанов, П. Приложение на периферните схеми от фами-
лиите MCS-80/85 и MCS-B6/88 В микрокомпютри с 6800 и
6502. — Радио, телевизия, електроника, кн. 1, 1987.
25. Цветанов, П Модул 16-канален 10-битоВ аналогобо-цифроВ
преобразуВател за персонален микрокомпютър. — Радио,
телевизия, електроника, кн. 2, 1987.
26. Цветанов, П. Модул с 12-битов ЦАП СМ 758—2 за персона-
лен микрокомпютър. — Радио, телевизия, електроника, кн 4,
1987.
27. Цветанов, П. Модул многоканален 12-битоВ а налоге Во-циф-
роВ преобразуВател за 8-битоВ персонален микрокомпю-
тър. — Радио, телевизия, електроника, кн. 4, 1987.
28. Цветанов, П. Микропроцесорно управление на електронна
индикация по серией канал. — Радио, телевизия, електрони-
ка, кн. 5, 1987.
29. Цветанов, П. Тактови генератори за микропроцесорите
6800 и СМ 601. — Радио, телевизия, електроника, кн. 6,19В7.
188
СЪДЪРЖАНИЕ
ПРЕДГОВОР
ГЛАВА 1 МИКРОПРОЦЕСОРИ СМ 601 и 6502
1.1. Въбедение ..._...................................................
1 2. Микропроцесор СМ 601 .........................................
1.2.1. Описание на изВодите на СМ 601 ...............—.—-—.....—
1.2.2. Видова прекъсВания на СМ 601 .........................-----------
1.2.3. ТактоВи генератори за СМ 601 ....... —........................„_
1.2.4. ДВупроцесорна система със СМ 601 .................................
1.3. Микропроцессор 6502 ...............................................
1 3.1. Електрически параметра на 6602 ..................................
1 3.2. Времедиаграма и параметри на сигналите Ф0 (IN) Ф1(ООТ) и Ф2 (OUT)
1.3.3. Цикли за четене и запис на 6502 ...............-.................
1.3.4 ПостаВяне на 6502 и СМ 601 В един цокъл ..........................
1.3.5. Спиране на В602 чрез спиране на тактоВия сигнал ФО ..........
1.4. СВързВане на периферии схеми от сериите MCS-80/B5 и MCS-B6/88
към СМ 601 ..........................................................
1.5. Мостчета ......„.........................................—.......
ГЛАВА 2 СИСТЕМНА ШИНА Р64
2.1. ОсноВни понятия .................................................
2.2. ИзискВания към системната шина Р64 ..............................
2.3. Размеру на модулите и означаВане на куплунгите....................
2.4. Описание на сигналите на системната шина Р64 ....................
2.5- Цикли за четене и запис на системната шина Р64 ..................
2.6. Работа с прекъсВания ............................................
2.7. СВързВане на СМ 801 към системната шина Р64 .....................
2.6. Алгоритъм за заемане на упраВлението на шината от СМ 601 _________
2.9. СВързВане на микропроцесора 8088 към системната шина Р64 ________
2.10. СВързВане на други микропроцесори към системната шина Р64 .......
2.11. Проектиране на подчинена модули за системната шина Р64 ___________
2.12. Дънна платка „..,......................................66
2.13. Драйвере, приемници и дВупосочни буфеои за шината Р64 .67
ГЛАВА 3. ИНТЕРФЕЙС ЗА РАЗШИРЯВАНЕ НА ВХОДНО-ИЗХОДНИТЕ
УСТРОЙСТВА И ИНТЕРФЕЙС ЗА РАЗШИРЯВАНЕ НА ПАМЕТТА
3.1. Въбедение......................................... 90
3.2. Интерфейс РХВ за разширябане на Входно-изходните устройства ..91
3.2.1. Цикли за четене и запис на интерфейса РХВ ............94
3.2.2. Модули, който използуВат интерфейса РХВ ._...............95
3.3. Интерфейс МХВ за разширябане на паметта .......................
ГЛАВА 4. ПРОЕКТИРАНЕ НА ПАМЕТТА НА МИКРОКОМПЮТРИТЕ
4 1 ВъВедение ...........................................
4 2 Програмируеми постоянно памети PROM ............. .....
4.3 Приложение на SRAM 8 микрокомпютрите ..............
4.3.1 SRAM с дълЖина на думата 1 бит .........._.....
4.3.2. SRAM с дълЖина на думата 4 бита
4.3.3- SRAM с дълЖина на думата а бита
4 4 Приложение на EPROM 6 микрокомпютрите................ 132
4 4 1 EPROM от серията 27ХХХ ................„..............133
4.4 2. Съвместимост не изВодите на EPROM ............... 139
4 4 3 РеЖими на работа на EPROM ............................141
189
4.4 4 СВързВене на EPROM 2716 2732 u 2764 към микропроцесорите CM
601 u 6502 .........- ................................... 142
44 5. СБързВане на EPROM 2716. 2732, 2764 и 27128към микропроцесора
8008 ...............- ................................ 142
ГЛАВА 5 ПЕРИФЕРИИ СХЕМИ
5 1 BugoBa периферии схеми ..... . . ............-..........146
5.2 Паралелни интерфейсни адаптере ........-............. . - -...146
5 21. Периферен интерфейсен адаптер PIA См 602 ................. 147
5 22 ГъВкаВ интерфейсен адаптер VIA 6522 .. ...................157
5.2 3. Програмируем периферен интерфейс PPI В255А............... 162
5 3 ПоследоВателни интерфейсни едаптери ... — 162
5 3.1. Последователен асинхронен интерфейсен адаптер ACIA СМ 603 .165
5 32. Универсален синхронен и асинхронен приемник и предабател VSART
8251А ............. ............7- 171
5 4 Програмируеми таймери .......................................177
54 1 Програмируем таймер РТм СМ 606 . -........... .... 177
5 4.2. Програмируем таймер PIT 8253 .............................160
ПРИЛОЖЕНИЕ. СЪКРАЩЕНИЯ. ИЗПОЛЗУВАНИ В КНИГАТА
ЛИТЕРАТУРА
190
МИКРОКОМПЮГЬРНА ТЕХНИКА ЗА ВСИЧКИ. Книга 12
НАПРАВЕТС САМИ МИКРОКОМПЮТЬР
Автор ин*. ПЕТЪР ЦВЕТАНОВ ПЕТРОВ
Рецензента ст н с. к. т н. ин* ВЛАДИМИР РУСЛАНОВ чИЛОВ
к т.н ин*. АСЕН НЕДЯЛКОВ ТОДОРОВ
Българска
ПърВо издание
9533112
°9 3205-7-87
Изд. № 15032
Научен редактор ин* СНЕЖИНА БАДЖЕВА
Худо*ник ДОСЮ ДОСЕВ
Худо*естВен редактор МАРИЯ ДИМИТРОВА
Технически редактор ЦВЕТАНА ПОПОВСКА
Коректор ЛИЛЯ НА ВЕЛИНОВА
Дадена за набор на €.11.1987 г.
Подписана за печат м.юли 1987 г
Дър*аВно издателстВо „Техника", бул. Руски — София
формат 60 х 90/16
Печ. коли 12
Изд коли 12
УИК 12.17
Тира* 100 000+111
Цена 1.10 лВ.
Дър*аВно издателстВо ..Техника", бул. Руски 6 — София
Дър*аВна печатница „Г Димитров" — София '
УВАЖАЕМИ ЧИТАТЕЛИ.
ТоВа е последната книга от поредицата „Микрокомпютърна
техника за Всички", но ние продълЖаВаме да издабаме книги за
персоналния компютър Пра8ец-82. ОчакВайте:
Антоан ХлебароВ
ПЕРСОНАЛЕН КОМПЮТЪР ПРАВЕЦ-82. ПРОГРАМИРАНЕ НА АСЕМБЛЕР
В книгата са разгледани осноВните принципи при създаВането
на програми на езика АСЕМБЛЕР за персоналния компютър Пра-
Вец-82. Дадени са Всички машинни инструкции на микропроце
сора 6502. Описани са тяхното предназначение и използуване,
както и съотВетните им инструкции В асемблера. Включени са
много примерно програми, онагледяВащи и подпомагащи усВоя-
6а нет о на материала.
Книгата е предназначена за широк кръг читатели с различна
специалност — ученици, студенти, математици, инЖенерно-
технически кадри, икономисти, преподаватели и др.
Димитър ЕВстатиеВ
ПЕРСОНАЛЕН КОМПЮТЪР ПРАВЕЦ-82 ОТ БЕЙСИК КЪМ МАШИНЕН ЕЗИК
Книгата е ръкоВодстВо по използуване на машинен език за пер-
соналния компютър ПраВец-82. Тя запознава читателя с осноВ-
ните концепции на езика и техниката на програмиране с него.
Описанието на езика АСЕМБЛЕР за Правец-82, Включено като
самостоятелна глава в книгата, даВа ВъзмоЖност одновременно
с машинния език да се оВладеят и осноВните изразни средства
на този символичен език. Многото примери подпомагат да се
усВояват работата с шестнайсетичните числа и инструкциите
и начините за адресиране на микропроцесора 6502. УпраЖнения-
та, Включени ВъВ Всяка глава, позВолябат на читателя да пробе
ри доколко е усВоил материала. ПрилоЖенията към книгата са
полезни за начинавши и напреднали програмисти.
Книгата е написана на достъпен език и е предназначена за
Всички, които Желаят да програмират на машинен език и на
АСЕМБЛЕР за персоналния компютър ПраВец-82.
I
Г1Е1КТЮК0МПЮТЬРНА ТЕХНИКА ЗА ВСЕ
I. РАБОТА С ПЕРСОНАЛЕН КОМПЮТЪР
/. ГШТ’АМИЕАНЕ'ГО -
И -;piу4 ’г\и f; ЛОЖНО
3. БЕЙСИК- ВЗИК НА ПЕРСОНАЛНИТЕ
КОМ.ПЮТРИ
— МИНИ СЮДА. Or i г ! ЪРЦЕТО
Hf-I МИКЕиКиГТ *ЮТЬ" А
5. КАК РАБОТИ ElEABELHS-
Ь. ЩС Г. ДИСКОВА
Tl tFALT ЮННА (‘ -CiТпА
7 . 50 fWE WM
ЗА ОХХ/НА.Л‘сН Kuril Ю ьй
8 ПА'ТКнП ЗчА ’ETA ЕНАЛНМ КПМПгОг
9 КПМПЮТЬРНГ
ИГРАВ, РИСУВА И СВИРИ
О ПЕГИ" 1-И 70-I а
ЗА Г!ЕИ.Т.)НАЛР’И КОМ КЛЕИ
й 11гафЕСИ0НАЛНИ КОНГ ‘ЮТЕТ ।
Н У1РАВЕТЕ САМИ МПКР^ЗКОМПЮТЬ