Автор: Хвощ С.Т. Варлинский Н.Н. Попов Е.А.
Теги: компьютерные технологии справочные пособия техника микропроцессоры
Год: 1987
Текст
МИКРОПРОЦЕССОРЫ И МИКРОЭВМ Н.Н. Варлинский ______________________ Е. А. Попов
С.Т. Хвощ Н.Н. Варлинский Е. А. Попов
МИКРО
ПРОЦЕССОРЫ и МИКРОЭВМ
в системах автоматического управления
СПРАВОЧНИК
Основные сокращения
A (A, ADR) — адрес (ши- ДШФ(ВР) — двунаправ-
АД(АО) на адреса); ленный шинный
— адаптер; формирователь;
AMK (MIA) — адрес ми-
крокоман- ЗП (WR) — запись
ды; (сигнал за-
АПР (APS) — аналого- писи);
вый процессор; mA(RQM) — запрос на ПДП;
АУ (AU) — арифмети- ЗПР (DNT)
ческое ус- — запрос на
тройство прерывание;
БД(ВО) — буфер дан- ЗУ (MEMR)
ных; — запоми-
нающее ус-
БИ (INC) — блок ин- тройство;
кремента ; И2 Л (I2L) — инжек-
БИС (LSI) — большая ционная
интеграль- интеграль-
ная схема; ная логика;
БКП (BSC) — блок кон- И3Л (PL)
троля пи- — изопланар-
тания; ная И2Л;
БПП (INTU) — блок прио- HP(IND) — индексный
ритетов прерыва- КМ (MUX) регистр;
ний; — коммута-
тор маги-
БУП(ЬАС, SCU) — блок уско- стралей
ренного пе- (мульти-
реноса; плексор);
BK (CS) — выборка КМОП (CMOS) — компле-
кристалла; ментарная МОП-тех-
ГСИ (CLG) — генератор нология;
синхронизации; КИР (INTU) — контрол-
лер преры-
Д(О) — данные ваний;
(шина данных); КС (SC) — контрол-
лер состоя-
Д(¥В) — диод (све- ний;
тодиод); KC(SGN) — контрол-:
ДШ(ИС) — дешифра- лер синхро-
тор; низации;
Основные сокращения
ЛУ (LU) — логиче- НМЛ (ML) — накопи-
MBP(RG, MBF) ское устройство; — многоцелевой бу- НОП (NOP) тель на магнитной ленте; — пустая опе-
МДП (MOS) ферный регистр; — технология HP (АС) рация; — накапливающий ре-
металл — диэлектрик — по- ОН (MBF, MUX) гистр; — БИС обме-
MK (MI) лупроводник; — микро- ОК (ОС) на информацией ; — открытый
MO (Soft W) команда (шина микрокоманд); — математи- ОЭ (ОА) коллектор; — открытый эмиттер;
ческое обеспечение; ПЗУ (ROM) — постоян-
МОП (MOS) — технология ное запоминающее
металл — оксид — полупроводник ; ПДП (DMR) устройство; — прямой
МП (MP) — микропро- доступ к памяти;
MnK(FMP) цессор; — микропро- ПЛМ (PLA) — программируемая
МПП(ВР, MBF) цессорный комплект БИС; — магистра- ПП (RT, RS) логическая матрица; — приемопередатчик ;
льный приемопе- ППЗУ (PROM) — програм-
МЭВМ (MC) редатчик ; — микро-ЭВМ (мик- nP(INT) мируемое ПЗУ; — вход (за-
НМД(МО) рокомпью-тер); — накопи- ПЦОС (DPS) прос) прерывания; — процессор
тель на магнитных дисках; цифровой обработки сигналов;
МИКРОПРОЦЕССОРЫ и МИКРОЭВМ в системах а втоматического управления
Посвящается 100-летию Ленинградского ордена Ленина и ордена Октябрьской Революции электротехнического института им. В. И. Ульянова (Ленина)
С.Т. Хвощ Н.Н. Варлинский Е. А. Попов
МИКРОПРОЦЕССОРЫ и МИКРОЭВМ в системах автоматического управления
СПРАВОЧНИК
Под общей редакцией С. Т. Хвоща
ЛЕНИНГРАД „МАШИНОСТРОЕНИЕ"
ЛЕНИНГРАДСКОЕ ОТДЕЛЕНИЕ 1987
Scan AAW
ББК 32.97я2 Х31
УДК 681.3.01(031)
Рецензенты: чл.-корр. АН СССР А. В. Каляев, канд. техн, наук А. И. Сухопарое
v 2405000000-175
X —----------------175-87
© Издательство «Машиностроение», 1987 г.
038(01)-87
Предисловие
В «Основных направлениях экономического и социального развития СССР на 1985—1990 гг. и на период до 2000 г.» подчеркивается необходимость широкого применения автоматических манипуляторов и встроенных систем автоматического управления с использованием микропроцессоров и микроЭВМ при создании автоматизированных цехов и заводов. Использование микропроцессоров и микроЭВМ в составе промышленного оборудования обеспечивает снижение на порядок их стоимости по сравнению с системами на элементах малой и средней степени интеграции, реализующих аналогичные функции. Одновременно достигается резкое уменьшение массы и габаритных размеров, а также энергопотребления систем. Переход на новую элементную базу повышает технологичность и воспроизводимость систем промышленной автоматики, резко расширяет экономически доступную сферу их применения.
В настоящее время промышленностью освоено и серийно выпускается более пятнадцати микропроцессорных комплектов БИС различной архитектуры. Развитие элементной базы микропроцессоров при этом идет по нескольким взаимодополняющим направлениям, что обеспечивает возможность гибкой адаптации архитектуры систем управления к требованиям конкретных применений и специфике условий их эксплуатации. Вместе с тем в последние годы явно прослеживается тенденция стандартизации систем команд и интерфейсов микроЭВМ и микроконтроллеров, что обеспечивает преемственность разработок, взаимозаменяемость компьютеров и совместимость их программного обеспечения.
Несмотря на широкие возможности применения микропроцессоров в цифровых системах управления, темпы их внедрения в инженерные разработки еще недостаточно высоки. Это объясняется прежде всего отсутствием необходимой для разработчиков информации и практических рекомендаций по разработке микропроцессорных систем.
Настоящая работа имеет целью ознакомить широкий круг специалистов с но
менклатурой, основными характеристиками и особенностями применения практически всех серийно выпускаемых в стране микропроцессоров и микроЭВМ. По замыслу авторов книга должна стать настольным справочником инженера-электрика, схемотехника, системотехника и программиста, специализирующихся в области создания и эксплуатации микропроцессорных систем управления промышленным оборудованием.
Справочник состоит из 19 глав. В гл. 1 изложены основы организации и применения микропроцессоров и микроЭВМ. Эта глава служит введением в основы микропроцессорной техники и позволяет специалистам различного уровня подготовки сориентироваться в широкой номенклатуре микропроцессорных комплектов БИС. Главы 2—13 посвящены описанию выпускаемых серийно микропроцессорных комплектов БИС и основам их применения [К580, К1810, К583, К584, К588, К589 (К585), К1800, К1801, К1806, К1809, К1802, К1804, КА1808, К1815]. Причем каждая из глав содержит рекомендации по областям предпочтительного использования микропроцессоров, описание архитектуры и основных параметров микроЭВМ, а гл. 13, посвященная элементной базе процессоров цифровой обработки сигналов, — основы алгоритмов обработки информации в данной области. Описание элементной базы систем памяти дано в гл. 14. Особенности конструктивного исполнения микроЭВМ и микропроцессоров рассмотрены в гл. 15. В гл. 16, 17 описаны все стандартные отечественные микроЭВМ, микроконтроллеры и их интерфейсы. В гл. 18 и 19 рассмотрены вопросы применения микропроцессоров и микроЭВМ: алгоритмы обработки арифметических операций, микропрограммирование секционных комплектов БИС и основы организации цифровых управляющих систем, включающие примеры выбора архитектуры и программирования.
Таким образом, в книге проведена систематизация и обобщение материала, отражающего все необходимое для использования микропроцессоров и обра
5
мляющих их схем по всем выпускаемым комплектам; описана сквозная методика проектирования процессоров, микроЭВМ и систем, разработки математического обеспечения микроЭВМ и рекомендации по практическому применению их в АСУ. При этом основное внимание уделено различным аспектам применения микропроцессоров. Алгоритмы работы всевозможных станков, управления приводами и т. д., хорошо освещенные в имеющейся литературе, в книге упоминаются только в качестве примеров.
Предисловие, гл. 1, 4—13 и 16—18 написаны С. Т. Хвощем, гл. 2, 3, 19 — Н. Н. Варлинским, гл. 14, 15 — Е. А. Поповым. При работе над материалами книги в оформлении гл. 14 и 15 существенную помощь авторам оказал Е. А. Торопов. Ряд ценных замечений по структуре построения материала и его компоновке, позволивших качественно улучшить кни
гу, высказали В. Б. Смолов, Ф. Н. Барзо-левский, А. Н. Мелихов, Г. И. Иванов. Авторы также признательны коллегам В. В. Горовому, В. П. Болдыреву, А. И. Белоусу, Д. Н. Черняковскому, В. С. Сви-ридовичу, В. Д. Байкову, М. Д. Стрельцовой, Р. И. Грушвицкому, О. Е. Блинкову и В. В. Новоселову за помощь в подготовке материалов книги.
Рукопись книги представлена авторами в издательство в конце 1985 г., поэтому, естественно, за время, прошедшее с тех пор, произошли определенные изменения в элементной базе БИС, которые не нашли отражения в данном издании.
Замечания по содержанию книги и пожелания авторы просят направлять по адресу: 191065, Ленинград, ул. Дзержинского, 10, ЛО издательства «Машиностроение».
1
Основы применения и организация микропроцессоров и микроЭВМ
Развитие микроэлектроники в начале семидесятых годов привело к появлению микропроцессоров — новой разновидности БИС, особенность которых заключается в реализации полного перечня функций, выполняемых процессором современных ЭВМ. В связи с широким спектром возможных применений эволюция архитектуры микропроцессоров пошла по нескольким различным направлениям, в результате чего появились следующие их классы:
простые однокристальные 4- и 8-раз-рядные контроллеры невысокой производительности для применения в бытовых приборах и небольших подсистемах;
быстродействующие секционные комплекты микропроцессорных БИС для создания машин произвольной разрядности, адаптируемых к алгоритмам обработки данных на микропрограммном уровне;
мощные однокристальные 16- и 32-разрядные микропроцессоры, сравнимые по производительности с мини-ЭВМ;
процессоры цифровой обработки сигналов, подключаемые к стандартным интерфейсам микроЭВМ для обработки арифметических алгоритмов, таких, как быстрое преобразование Фурье;
аналоговые процессоры — устройства, включающие АЦП, ЦАП, устройства цифровой обработки и представляющиеся пользователю как системы с аналоговым входом и аналоговым выходом.
Приблизительное численное соотношение тиражности выпускаемых за рубе
жом цифровых микропроцессорных систем различной сложности иллюстрируется пирамидой, представленной на рис. 1.1. Естественно, что мощные 32-раз-
/ \ 32-разрядные
16-ра3рядНь,е
микрокомпьютеры/до-д % \ 8-разрядные
Микромощные 4 / ' ~ умикрокомпью—
или 8-разрядные/ 9~207о \ п меры
встраиваемые/ \
контроллерь/ 70 ~907° \ Рие i i
рядные микрокомпьютеры не могут изготовляться таким же тиражом, что и 4-разрядные однокристальные контроллеры, применяемые в игрушках, кинофототехнике, бытовых приборах и автомобильной электронике. Существенное отличие архитектуры, ориентированной на различные классы задач, порождает взаимную незаменяемость разных классов микропроцессоров. Развитие всех направлений дополняет друг друга, в результате чего создается элементная база, ориентированная на эффективное использование в составе систем и устройств различной производительности и потребления энергии.
1.1. Обобщенная логическая структура микроЭВМ
Использование микропроцессоров позволило создать новый класс малопотребляющих компактных машин — микроЭВМ, обобщенная логическая схема
7
которых представлена на рис. 1.2, а. Микропроцессор МР ведет обработку данных, адресует в памяти команды и операнды, управляет работой устройств ввода-вывода IOU, подключенных к шинам адреса Л, данных D и управле-
циализации RESET микропроцессора на основе анализа напряжения на выходе блока питания BSC.
В данной архитектуре реализуются все три дисциплины взаимодействия микропроцессора и внешних устройств.
I_______________________________________________________________I Рис. 1.2.
ния С через блоки электрического согласования — адаптеры AD. Постоянное запоминающее устройство ROM хранит программы и константы, необходимые для их выполнения; в оперативном запоминающем устройстве RAM хранятся данные и промежуточные результаты вычислений. Работа микропроцессора синхронизируется тактовыми сигналами CLK, поступающими на его входы от генератора синхронизации CLG. Схема начального сброса RSG вырабатывает сигнал ини-
1. Программный опрос, когда ввод-вывод осуществляется под управлением микропроцессора, постоянно сканирующего сигналы запросов на обслуживания от IOU.
2. Прерывания микропроцессора, осуществляемые по инициативе внешних устройств через контроллер прерываний INTU сигналами запросов INT
3. Прямой доступ внешних устройств к памяти микропроцессора путем захвата системных шин адреса и данных через
8
контроллер прямого доступа DMU выдачей сигналов запроса прямого доступа RQM и управления системой памяти.
При использовании микроЭВМ в системах реального времени в их состав вводится, как правило, интервальный таймер TMR — устройство, ведущее исчисление времени и прерывающее работу микропроцессора через заданные интервалы.
Для повышения эффективной производительности микроЭВМ к их интерфейсу можно подключать процессоры цифровой обработки сигналов DPS, как показано на рис. 1.2,6. В состав таких процессоров, как правило, входят:
буферы данных параллельного и последовательного интерфейсов BD;
специализированный процессор арифметической обработки сигналов CPU;
ПЗУ команд ROMI и констант ROMC;
ОЗУ операндов RAM.
Процессоры цифровой обработки сигналов обычно имеют разрядность 16 — 24 бит с возможностью обработки данных двойной длины и реализуются в однокристальном варианте или в виде набора специальных секционных БИС. Типичные характеристики DPS:
объем ROMI — 512 х 24, ROMC — 512 х 16, RAM - 256 х 16 бит;
время выполнения операции (А х X + -I- В) для 16 бит с получением 32-разряд-ного произведения — около 300 нс.
Высокая производительность достигается за счет введения в CPU матричных умножителей. Примером такого процессора может служить БИС pPD7720 фирмы NEC, ориентированная на анализ и синтез речи. У однокристальных DPS система постоянной памяти строится обычно на ПЗУ с электрическим программированием и стиранием ультрафиолетом. Использование последовательного интерфейса позволяет строить многопроцессорные системы DPS или сопрягать источники и приемники сигналов, не увеличивая нагрузку на интерфейс микроЭВМ. Как правило, система команд DPS коренным образом отличается от системы команд МР, что не мешает их совместной работе через BD.
Архитектуру аналоговых процессоров APS поясняет рис. 1.2, в. В состав БИС входят:
аналого-цифровые ADC и цифроаналоговые DAC преобразователи;
система памяти PROM и RAM;
буферы данных BD и микропроцессор МР.
Особенностью APS является возможность непосредственного сопряжения с аналоговыми датчиками и исполнительными механизмами, что резко сокращает объем оборудования систем управления. Обработка данных ведется в цифровом коде, разрядность ADC и DAC — обычно 8 бит. Постоянная память реализуется, как правило, на ПЗУ со стиранием ультрафиолетом. Примером APS может служить БИС 1-2920 фирмы «Интел» (Intel). В нашей стране данная концепция развивается в рамках комплектов КА18О8 и К1813 [3].
Разработка и отладка программ DPS и APS обычно ведется с использованием кросс-систем, работающих на универсальных мини- или микроЭВМ.
1.2. Технология производства БИС
В настоящее время для производства интегральных схем используются следующие основные технологические базисы: транзисторно-транзисторная логика (ТТЛ); ТТЛ с диодами Шоттки (ТТЛШ); маломощная ТТЛШ (МТТЛШ); инжекционная интегральная логика (И2Л) и ее различные варианты (И3Л, ИШЛ и т. д.); р-канальная МОП-технология (р-МОП); и-канальная МОП-технология (и-МОП); комплементарная МОП-технология (КМОП); варианты МОП-технологии (МНОП, ЛИЗМОП и др.); эмиттерно-свя-занная логика (ЭСЛ).
Рассмотрим основные схемотехнические особенности распространенных технологий производства БИС [1, 9].
Электрическая принципиальная схема стандартного ТТЛ-вентиля, выполняющего функцию Y= XI л Х2 л ХЗ л Х4, приведена на рис. 1.3, а. В состав вентиля входят три обычных транзистора (V2 — — V4), один многоэмиттерный (VI), один диод (VD) и четыре резистора (Rl — R4). Напряжение питания вентиля Ucc = = (5 + 0,5) В; стандартные входные уровни сигналов: UIL^0,8 В, UIH^ 2,0 В; стандартные выходные уровни сигналов:
9
UOL^0,4 В, Uoh 2,4 В. По ТТЛ-технологии реализованы ИС серий К133, К134, К155.
Электрическая принципиальная схема ТТЛШ-вентиля, выполняющего ту же функцию, приведена на рис. 1.3,6. В со
К1802, К1804, а также некоторые БИС серий К583, К584. На основе маломощной ТТЛШ-технологии реализованы ИС серий К1533, К1555.
Электрическая принципиальная схема И2 Л-вентиля приведена на рис. 1.3, в.
став вентиля входят пять обычных транзисторов с барьером Шоттки (V2 — V6) и один многоэмиттерный (VI), четыре диода Шоттки (VD1 — VD4) и шесть резисторов. По сравнению с обычным ТТЛ, ТТЛШ-вентиль обеспечивает приблизительно вдвое меньшие задержки включения и выключения за счет использования ненасыщенного режима работы транзисторов, а также несколько меньшую мощность потребления и обладает в 1,5 — 2 раза меньшей площадью. Напряжение питания и стандартные входные-выходные напряжения ТТЛШ-вентиля унифицированы с аналогичными параметрами обычного ТТЛ-вентиля.
Вентили ТТЛ и ТТЛШ работоспособны в широком диапазоне температур, изменение мощности их потребления в зависимости от частоты переключения незначительно.
По ТТЛШ-технологии реализованы ИС и БИС серий К533, К555, К589, К585,
10
В его состав входит р—п—р-транзистор (VI), играющий роль генератора тока (инжектора) и многоколлекторный п—р—и-транзистор (V2), выполняющий функцию инвертора. Выполнение логических функций над входными переменными а, Ь, с в И2Л базисе осуществляется «проводным» объединением коллекторов (рис. 1.3, г). Для позитивной логики функция вентиля с объединением коллекторов представляется как НЕ — И. Диапазон размаха логического сигнала И2Л-венти-ля лежит в пределах 0,2 —0,8 В, поэтому для сопряжения И2Л БИС с ТТЛ-схемами используются входные и выходные каскады, представленные на рис. 1.3, д, е. В составе входного вентиля имеются два резистора (Rl, R2) номиналом в 13 — 15 кОм, антизвонный диод VD и входной транзистор. Резистивный делитель ограничивает входной ток, а диод предохраняет от входных сигналов отрицательного напряжения. Допустимый диапазон
входного сигнала лежит в пределах от - 1,5 до + 6 В. Пороги срабатывания такие же, как и у стандартных ТТЛ-схем: l//L^0,8 В, UIH^2fi В.
В состав выходного каскада входят два генератора тока на р—п—р-транзи-сторах (Й1, КЗ), предварительный усилитель на многоколлекторном транзисторе (V2) и мощный выходной транзистор (F4), включенный по схеме с открытым коллектором. Сопряжение И2Л БИС со стандартными ТТЛ или И2Л БИС поясняется рис. 1.3, ж. Выходное напряжение 0,4 В обеспечивается отпиранием F4, a U0H 2,4 В — с помощью резистора RK. Напряжение на инжекторе UGC составляет около 0,8—1,4 В, поэтому в цепь питания последовательно включается резистор Rg, номинал которого определяется из выражения
Rg = (U сс — Ugc)I Igc>
где IGC— ток потребления БИС. Напряжение питания Ucc может изменяться от 3 до 6 В, при этом обеспечивается прямое сопряжение с ТТЛ, и-МОП или КМОП ИС.
Стандартные И2Л-вентили имеют широкий диапазон рабочих токов питания, при этом их быстродействие прямо пропорционально току инжекции. На рис. 1.3,з, и представлены типовые зависимости времени цикла tc и нагрузочной способности выхода I0L от тока питания IGC. Как следует из рисунка, И2Л БИС работоспособны в диапазоне от 0,1 до 2 значений номинального тока питания, что обеспечивает работу их как в микромощ-ном, так и в быстродействующем режимах. По сравнению с ТТЛШ И2Л-техно-логия обеспечивает приблизительно в десять раз большую степень интеграции БИС при меньшем (в 2 — 3 раза) быстродействии. В настоящее время развиваются многочисленные разновидности И2Л-технологии, такие, как изопланарная И2Л (И3Л) и инжекционная Шоттки (ИШЛ)-логика. На рис. 1.3, к представлена электрическая принципиальная схема ИШЛ-вентиля. По сравнению с И2Л-вен-тилем он обладает приблизительно в 1,5 раза большей площадью, но обеспечивает быстродействие, соизмеримое с ТТЛШ-схемами. Инжекционная логика работоспособна в широком диапазоне
рабочих температур. Помехоустойчивость схем такая же, как и у ТТЛ-логики. На основе И2Л-технологии реализованы БИС серий К582, К583, К584, КА 1808, К1815.
Электрические принципиальные схемы МОП инверторов приведены на рис. 1.4, а — в. Для работы р-МОП-инвертора (рис. 1.4, а) необходимо подать напряжение питания Uss и напряжение смещения подложки UBS. Обычно Uss= — — (9 4-24)В ± 5%, Ubs = -(3 + 12)В± ± 5 %. Вентиль реализуется на основе
б)
U&C |
Ы
'Ucc
V1
ш
0 1 2 3 4 5UpB 0 0,1 1,0 10Г,МГц
Рис. 1.4.
двух МОП-транзисторов с индуцируемым или встроенным каналом р-типа. Выходные напряжения низкого и высокого уровня логических сигналов при USs = = — 24 В обычно принимаются равными: U0L = — 22 В, UOh= — 2 В; входные напряжения: UIL= —12 В, UIH= — 4 В. Вентили имеют небольшую площадь, но обладают малым быстродействием (время переключения более 0,1 мкс). В настоящее время р-МОП-технология практически не используется в новых разработках. Ранее по ней разрабатывались БИС серий К145, К536, К1814.
Для работы и-МОП-инвертора (рис. 1.4,6) необходимо подать напряжение питания Ucc = (5 ± 0,25) В и напряжение смещения подложки UBC = (2,4 + 0,2) В. Обычно в и-МОП БИС используется внешнее напряжение смещения подложки U$c = ( — 5 ± 0,25) В, на основе которого в резистивном делителе, подключенном к Ucc и U$c, вырабатывается UBC. Иногда внутреннее напряжение смещения подложки вырабатывается на основе напря
11
жения питания и земли. Входные и выходные напряжения n-МОП БИС обычно обеспечивают прямое сопряжение с ТТЛ-схемами: (7/я>2,0 В; U/L^0,8 В; 1/он>2,4 В; Uol^0,4 В. Часто для организации высокочастотных внутренних цепей БИС используется повышенное напряжение их питания UDD = (12 + 0,6) В. По высоковольтным входам синхронизации принимаются сигналы с UIH = = 10 -г 12,6 В, UIL = 0,3 -г 0,8 В. Площадь и-МОП-вентиля в два раза меньше, чем у p-МОП и в 5 — 7 раз меньше, чем у ТТЛ-вентиля. Быстродействие современных и-МОП-вентилей в 4—10 раз меньше, чем у ТТЛ-схем. По и-МОП-тех-нологии разработаны комплекты БИС серий К145, К580, К581, К586, К1801, К1809, К1810, К1820.
В состав КМОП-инвертора (рис. 1.4, в) входят два транзистора разного типа проводимости. Схема их включения отли-
Область переключения вентиля хорошо центрирована и составляет по ширине 10 — 20% от диапазона возможных изменений входных напряжений. В состоянии логического нуля и логической единицы вентиль отличается очень малым статическим потреблением энергии, так как сопротивление транзисторов VI и V2 велико (единицы мегаом). Таким образом, КМОП-вентиль практически потребляет энергию только в процессе переключения. На рис. 1.4, д приведена зависимость мощности потребления вентиля от частоты его переключения. Поскольку в составе микропроцессорных БИС в пределах одного такта переключается только 3 — 10% входящих в их состав вентилей, то угол наклона зависимости мощности потребления в динамике от тактовой частоты работы БИС будет в 10 — 30 раз меньше. Штрихпунктирной линией на рисунке показана типовая характеристика
чается рядом преимуществ по сравнению с p-МОП- и и-МОП-технологиями. Для работы вентиля нет необходимости использовать напряжение смещения подложки. Передаточная характеристика КМОП-вентиля приведена на рис. 1.4, г.
динамической мощности потребления для ИС, включающей 100 КМОП-вен-тилей.
Современные низкопороговые КМОП БИС имеют напряжение питания Ucc = = (5 ±0,5)В; входные и выходные напря-
12
жения: (7/L^0,8 В, С//Я>3,5 В, 17щ^0,4 В, Uон 4,5 В. Из этого следует, что сопряжение по входам низкопороговых КМОП БИС с ТТЛ-схемами возможно с использованием биполярных выходов с открытым коллектором за счет поднятия напряжения выхода через нагрузочный резистор. По выходным напряжениям низкопороговые КМОП БИС прямо сопрягаются с ТТЛ-схемами.
Высокопороговая КМОП-логика обычно имеет Ucc = (9 + 0,9) В и не сопрягается с ТТЛ-схемами. Элементы малой степени интеграции обычно имеют Ucc = = 3 4- 15 В и при Ucc = (5 ± 0,5) В сопрягаются с ТТЛ ИС. Следует отметить очень высокую помехоустойчивость КМОП ИС, объясняющуюся узкой зоной переключения и хорошей ее центровкой. Амплитуда помехи в состоянии логического нуля и логической единицы может составлять до 40% от напряжения питания ИС.
По высокопороговой КМОП-техноло-гии реализованы БИС комплекта К587, по низкопороговой — БИС серий К588, К537, Н1806. На основе КМОП-технологии с широким диапазоном изменения напряжения питания реализованы ИС серий К564, К561, К1564.
Электрическая принципиальная схема ЭСЛ-вентиля приведена на рис. 1.5, а, в его состав входят восемь п—р—и-тран-зисторов, двенадцать резисторов и два диода^ Вентиль обладает самым большим быстродействием, но занимает самую большую площадь и потребляет большую, чем у всех остальных вентилей, мощность. Высокое быстродействие ЭСЛ-схем достигается благодаря использованию ненасыщенных режимов работы транзисторов, включенных по схеме токовых ключей на эмиттерных повторителях. Это же обусловливает и большую мощность рассеяния ЭСЛ-структур, включающих большое число одновременно работающих токовых повторителей. Для работы ЭСЛ-вентиля требуется использование напряжения питания USs = = ( — 5,2 + 0,25) В и напряжения смещения подложки UBS = ( — 2,0 + 0,10) В. Входные и выходные напряжения логического нуля и единицы составляют: UiH^ —1,1 В; U/L^ -1,5 В; U0L^ -1,65 В; U0H >
—0,8 В. Из этого следует, что ЭСЛ-вен-
13
тили невозможно прямо использовать в составе ТТЛ-систем.
Схема сопряжения ЭСЛ- и ТТЛ-микросхем приведена на рис. 1.5,6. Для преобразования уровней логических напряжений используются преобразователи уровней (ПУ): ТТЛ — ЭСЛ и ЭСЛ — ТТЛ. Они подключаются к напряжениям питания как ЭСЛ (— 5,2 В), так и ТТЛ ИС (+ 5 В), поэтому замена напряжений питания ЭСЛ ИС на USs = = 0 В и UGND = -1-5,2 В невозможна.
Схема преобразователя уровней ТТЛ — ЭСЛ приведена на рис. 1.5, в. Со входа DI данные в уровнях сигналов ТТЛ проходят на парафазные выходы DO, DO и выдаются в уровнях ЭСЛ. Схема пре-образсжателя парафазных ЭСЛ-сигналов (DI, DI) в уровни ТТЛ (DO) иллюстрируется рис. 1.5, г. При разработках смешанных ЭСЛ — ТТЛ-схем следует учитывать потери в мощности и быстродействии при преобразовании уровней сигналов.
Сравнительный анализ технологий производства БИС можно провести на основе данных, приведенных в табл. 1.1. Из них следует, что и-МОП, КМОП, ТТЛШ, И3 Л и ЭСЛ являются наиболее перспективными, при этом для разработчика ИС каждая из технологий предоставляет какие-то преимущества: 1) КМОП и И3Л
(И2Л) обеспечивают наилучшее значение фактора качества (произведения мощности на задержку) и позволяют строить микромощные системы; 2) и-МОП — высокую плотность компоновки элементов и низкую стоимость БИС;
3) ЭСЛ — максимальное быстродействие; 4) ТТЛШ — высокое быстродействие при хорошей степени интеграции и наилучшее сопряжение с существующими ТТЛ-системами.
Соотношение временных и мощностных характеристик вентилей, реализованных по различным технологиям, иллюстрируется рис. 1.6. При использовании графика для сравнения параметров технологий следует иметь в виду, что данные по КМОП-технологии характеризуют динамическую мощность потребления одного вентиля. При оценке фактора качества в пересчете для БИС характеристики необходимо улучшить пропорционально отношению общего числа к числу одновременно переключающихся вентилей (см. рис. 1.4,6).
1.3. Архитектура однокристальных микропроцессоров
Обобщенная логическая структура микропроцессора приведена на рис. 1.7, а. В его состав входят: MAR — регистр адреса памяти; PC — счетчик команд; SP — указатель стека; RX — регистры общего назначения; IND — индексные регистры; BD — буфер данных; АС — накапливающий регистр (аккумулятор); ALU — арифметико-логическое устройство; RS — регистр состояний; RMA — регистр микрокоманд; MIR — регистр адреса микрокоманд; ROM — ПЗУ микрокоманд; PLA — схема образования адреса микрокоманды на основе ПЛМ; RI — регистр команд.
Выполнение любой инструкции начинается с образования адреса, обращения к памяти и считывания кода команды в RI, содержимое которого используется схемой образования адреса для выбора начальной ячейки микропрограммы. Каждый такт обработки микропрограммы отмечается синхроимпульсом на входе CLK и включает выбор из ПЗУ-ми-крокоманд управляющего кода, обработку данных в микропроцессоре согласно алгоритму выполнения операции, прием — выдачу информации по шинам адреса и данных, выработку управляющих сигналов и их выдачу в шину управления С. Наряду с кодом управления для операционной части микропроцессора, в каж
14
дом такте из ПЗУ-микрокоманд считывается также и инструкция для устройства управления, стробирующая установку или проверку различных меток в RS, прием-выдачу кодов в RI и определяющая адрес следующей микрокоманды.
Проиллюстрируем работу микропроцессора на примере микропрограммы команды сложения, оперирующей с содержимым АС и ячейки памяти, приведенной в табл. 1.2.
интеграции (5 — 6 тыс. вентилей) и исключала в .первой половине семидесятых годов использование быстродействующей элементной базы, характеризующейся большей мощностью рассеяния вентиля, что обусловило появление секционных комплектов биполярных БИС.
В конце семидесятых годов развитие элементной базы комплементарной и и-канальной МОП-технологии позволило осуществить мероприятия по повышению
Таблица 1.2. Микропрограмма обработки одноадресной команды сложения
Такт Операция в микропроцессоре Операция в памяти Комментарий
Т1 (PC) : = (PC) + 1; (MAR): = (PC) NOP Инкремент счетчика команд
Т2 (RD: = (D) RD Считывание команды из памяти
ТЗ (MAR): = (IND) + (RI), NOP Образование адреса операнда
Т4 (AC): = (AC) + (D); (RS): =f(AC) RD Считывание операнда и суммирование, установка меток в RS
Примечание. NOP — пустая операция; RD — считывание памяти по адресу из MAR\ (RI)a — адресное поле команды, занесенной в RI.
Обработка всех операций в микропроцессорах складывается, таким образом, из последовательностей более элементарных действий — микроопераций, объединенных в микроподпрограммы. Зашивка в ПЗУ микрокоманд соответствующей кодировки настраивает микропроцессор на обработку некоторой системы команд, определяющей его машинный язык.
Для однокристальных 8-разрядных микропроцессоров характерно использование регистровой и косвенно-регистровой адресации, позволяющей в пределах 8-разрядной команды задавать операции класса регистр — регистр или регистр — память, отвечающие требованиям обработки программ управления.
Первые однокристальные микропроцессоры выполнялись на основе р- или п-канальной МОП-технологии. При этом главной задачей ставилось достижение максимальной степени интеграции при использовании одного кристалла для реализации как операционной, так и управляющей части процессора с фиксированной системой команд. Реализация 8-раз-рядного микропроцессора класса 1-8080 фирмы «Intel» требовала высокой степени
быстродействия разработанных ранее п-МОП-микропроцессоров в 5—10 раз, созданию их КМОП-аналогов, отличающихся на порядок меньшим потреблением энергии, и наконец, создать 16-раз-рядные однокристальные быстродействующие микропроцессоры. Примерами этих БИС могут служить: 1-8О8ОА, 7-8085, 1-8086, 1-80186, 1-80286, 1-80386 фирмы «Intel»; Z-8000, Z-80000 фирмы «Зилог» (Zilog), МС-68 000, МС-68 008, М С-68 010, МС-68 020 фирмы «Моторола» (Motorola). Эволюцию архитектуры однокристальных 16-разрядных микропроцессоров можно проследить на примере БИС 1-8086 (рис. 1.7,6), включающей три подсистемы: интерфейсный блок IV; устройство управления магистралью ICU; операционное устройство OPU.
В состав OPU наряду с четырьмя регистрами общего назначения (А, В, С, D), адресуемыми как пословно, так и побайтно, и указателем стека SP введены: указатель базы ВР, используемый для работы со стековым сегментом памяти; индексный регистр источника SI и индексный регистр приемника DI. В состав интерфейсного блока введен RGFL блок сегментных регистров, хранящих 16 стар-
15
б)
Рис. 1.7
ших разрядов начальных адресов сегментов памяти: CS — программного,
DS — данных, ES — промежуточных результатов, SS — стекового. Исполнительные адреса образуются сложением
содержимого регистров RGFL с содержимым одного из регистров блока указателей и индексных регистров либо с содержимым адресной части команды. Важной особенностью является наличие бу
16
фера из шести регистров команд (RI6, RI1), позволяющего производить опережающую выборку команд. В совокупности с использованием лучшей технологии эти архитектурные особенности обеспечивают повышение эффективной производительности. микропроцессора в 20—100 раз. В настоящее время выпускается усовершенствованный микропроцессор этого класса /-80286.
Последним достижением в области создания микропроцессоров общего назначения с фиксированной системой команд является разработка 32-разрядных приборов на основе нескольких (двух —пяти) БИС. Для их реализации используется усовершенствованная технология с переходом на проектирование схем не в вентилях, а в транзисторах. Система команд 32-разрядных микропроцессоров предусматривает операции с битами, байтами и словами, представляющими числа как с фиксированной, так и с плавающей запятой. Одним из представителей микропроцессорных комплектов этого класса является серия БИС z/lPX-432 фирмы «Intel» [15]. В состав комплекта входят пять БИС (рис. 1.7,в): устройство управления процессором 43 201; исполнительное устройство 43 202; интерфейсный про
цессор 43 203; шинный интерфейсный блок 43 204; контроллер системы памяти 43 205.
Собранный на двух БИС (43201 и 43 202), соединенных между собой локальной 16-разрядной шиной команд, процессор обеспечивает обработку операндов с плавающей запятой разрядностью 32; 64 и 80 бит. Память представляется в виде сегментов объемом до 64 байт при максимальном их числе до 224. Таким образом, максимальный объем памяти составляет 240 байт. Режимы адресации памяти ориентированы на поддержку структуры языка ADA. Операнды могут храниться в аппаратном стеке или виртуальной системной памяти. В системе команд отсутствуют операции регистр — регистр или регистр — память, поскольку использование регистров затруднено при компиляции.
В составе процессора кристалл 43 201 обеспечивает вычисление адресов, предварительную обработку команд и выборку операндов из памяти. Исполнение команд производится кристаллом 43 202, а 43 203 играет роль канала ввода / вывода, освобождая процессорные БИС от функций связи с интерфейсом. Микросхема 43 204 выполняет функции буферизации шин
Таблица 1.3. Основные параметры комплектов с фиксированной системой команд
Серия Технология Разрядность процессора, бит Число БИС в серии, шт. Число БИС, шт. Тип процессорной БИС Произ-води-тель-ность, тыс. кор оп./с Мощность потребления процессора, В А Диапазон рабочих температур, С Зарубежный аналог
Процессор Обрамление
К580 л-МОП 8 9 1 4-6 ИК80 ИК80А 250 500 1,25 От -10 до +70 От -40 до +85 /-8080А, «Intel»
К1801 (К 1809) л-МОП 16 9 1 1 ВМ1 ВМ2 500 1000 1,1 1,75 От -10 до +70 -
К1806 КМОП 16 1 1 1 ВМ2 250 0,1 От -10 до +70 -
К1810 л-МОП 16 3 1 3-5 ВМ86 2000 1,75 От -10 до +70 /-8086, «Intel»
К588 КМОП 16 20 5 2 — 4 ВС1 ВС2 100-500 0,3 От -10 до +70 От -60 до + 125 -
17
Таблица 1.4. Основные параметры микроконтроллеров
Зарубежный аналог I 7-8048, «Intel» 73/5-1000, «Техас Instruments Corp.» а 2 8 1
Диапазон рабочих температур, °C , От -10 до +70 От 0 до +70 От -60 до +125 1
Мощность потребления, мВ • А I юоо | 675 о 180 1500
Объем внутренней памяти ПЗУ | 1К х 16 J оо X 1К х 8 оо X 1
ОЗУ | | 128x16 1 64x8 128x4; 16x4* 64x4 1
Производительность, тыс. кор. оп./с | 300 | 400 о 100-250 200-500
Число БИС, шт. Обрамление| 1 1 2—4 2-4 5-10
Контроллер] *
Разрядность, бит 40 8 — данных и команд; 12 — адреса 8 — команд; 4 — данных 8 —16 — команд; 4 — данных 8 —данных; 8; 16; 24; 32 — команд упом от шины данных.
Технология 1 «МОП I «-МОП р-МОП «-МОП И 2 л, ттлш прямым дост
Обозначение БИС IK1801BE1 | К1816ВЕ48 К1814ВЕ1; К1814ВЕ2 К1820ВЕ1; К1820ВЕ2 К583ВГ2 * ОЗУ с
адреса и данных, обработки сигналов прерываний и шинного арбитража. БИС 43 205 управляет работой системы памяти и исправляет ошибки, возникающие в ЗУ. Объем блока памяти, подключаемого к БИС, составляет (16 — 256) К слов разрядностью по 32 бита. Для контроля работы накопителя используется семь дополнительных разрядов, что позволяет исправлять все одиночные и находить все двойные ошибки.
Особенностью системы iAPX -432 является использование пакетного режима взаимодействия процессора с памятью, при котором процессор формирует пакет запросов, включающий адрес, число байтов и описатель типа обращения, а система памяти отвечает на запрос пакетом данных. Это исключает монопольное использование процессором шин интерфейса в течение всего цикла чтения/записи данных, предоставляя их ему только для пересылки пакетов. При большой длине пакетов (до 16 байт) этот механизм имеет значительные преимущества и позволяет строить многопроцессорные системы без снижения эффективности работы отдельных входящих в них процессоров.
Интересной особенностью 32-раз-рядных комплектов микропроцессоров является разработка в рамках Одного семейства нескольких программно-совместимых БИС, отличающихся только разрядностью интерфейса. Примером этого могут служить комплекты фирм «Motorola» и «Нэйшнл Семикондактор» (National Semiconductor, США), включающие БИС с 8-разрядным (МС-68008, МС-32008), 16-разрядным (МС-68000, МС-68 010,
NS-32016) и 32-разрядным интерфейсом (МС-68 020, MS-32032). В нашей стране микропроцессоры с фиксированной системой команд производятся в составе серий К580, К581, К1801 (К1809), Н1806, К1810, К588. В табл. 1.3 приведены основные параметры этих микропроцессорных комплектов БИС.
Развитием концепции однокристальных микропроцессоров для применения встраиваемых вычислителей явилось создание микроконтроллеров, объединяющих в одной БИС процессор, память и контроллеры УВВ. Примерами таких контроллеров могут служить 7-8048,
18
7-8241, 7-8257 фирмы «Intel» и TMS-1000 фирмы «Техас Инструменте» (Texas Instruments). В нашей стране данная концепция развивается в рамках комплектов К1801, К1816, К1814, К1820. Основные параметры микроконтроллеров приведены в табл. 1.4.
1.4. Архитектура микропрограм-мируемых машин и состав секционных комплектов БИС
Переход к биполярной технологии производства микропроцессоров был неизбежно связан со снижением степени интеграции БИС. Удачным решением задачи выбора архитектуры МП нового поколения в середине семидесятых годов явилось вынесение из их состава устройства управления и реализация операционной части в виде разрядных сечений [16]. При этом, наряду со снижением степени интеграции БИС приблизительно на порядок, пользователь получал две глобальные степени свободы:
возможность варьирования разрядности микроЭВМ за счет объединения различного числа БИС операционной части;
возможность настройки микроЭВМ на обработку произвольной системы команд за счет изменения кодировки ПЗУ.
Примерами микропрограммируемых комплектов БИС могут служить 7-3000 фирмы «Intel», Ат-2900 фирмы AMD Inc., МС-1800 фирмы «Motorola».
При использовании секционных микропроцессоров процессор микроЭВМ строится на наборе БИС центральных процессорных элементов (CPU) с блоком ускоренного переноса, образующих операционную часть, и блока микропрограммного управления (MCU) с набором БИС ПЗУ, образующих устройство управления. Для реализации интерфейса в состав секционных комплектов обычно вводятся БИС магистральных приемопередатчиков (MBF), контроллеров прерываний (INTU) и контроллеров интерфейса (ICU), а для генерации сетки синхронизирующих последовательностей импульсов процессора — контроллеров синхронизации (SGN). На рис. 1.8, а приведена обобщенная структура микроЭВМ, построенной на их основе. Анализ архитектурных особенностей микропроцессоров третьего
Таблица 1.5. Основные параметры секционных комплектов БИС
Серия Технология Разрядность CPU, бит Число БИС в комп-лек ге Число БИС (ИС) в 16-битовом процессоре, шт. Производительность процессора, тыс. кор. оп./с Мощность потребления процессора, В-А Диапазон рабочих темпера-тур, С Тактовая частота CPU, МГц Зарубежный аналог
К583 И2Л, ттлш 8 9 10-20 (40-50) 200-300 20-30 От-10 до +70; от —60 до +125 -
К584 И2Л, ттлш 4 6 10-15 (30-45) 300-500 8-12 2 SBP-0400, «Texas Instruments Corp.»
К589 ттлш 2 8 10-20 (60-70) 500-700 30-50 10 7-3000, «Intel Corp.»
К1800 эсл 4 8 10-20 (30-60) 1000-2000 50-100 От -10 до +70 20 МС-ХШ «Motorola Corp.»
К1802 ттлш 8 11 10-20 (50-80) 800-1000 30-40 От -10 до +70; от —60 до +125 -
К1804 ттлш 4 11 10-20 (80-100) 800-1000 30-40 10 ЛЛ/-2900, AMD Inc. i
19
поколения указывает на чрезвычайно широкий спектр их возможных применений — от простейших микропрограмми-руемых 4-разрядных контроллеров для обслуживания одного абонента до универсальных 16-разрядных микроЭВМ и спецпроцессоров сверхвысокого быстродействия с разрядностью 32 или 64 бита.
Стандартизация интерфейсов и систем команд микроЭВМ универсального назначения при использовании секционных комплектов БИС приводит к стандартизации схем их включения и прошивки ПЗУ микрокоманд, что в ряде случаев переводит секционные комплекты в класс устройств для реализации систем с фиксированной архитектурой. Такая эволюция произошла, например, с комплектом К588, ориентированным на организацию процессоров с системой команд ЭВМ «Электроника-бОМ» и интерфейсом по ОСТ 11.305.905 — 80. Вместе с тем применение 32- и 16-разрядных микропроцессоров с фиксированной архитектурой не исключает использования секционных микропроцессоров. Эти два направления в развитии микропроцессорной техники ориентированы на использование в различных сферах применения и взаимно дополняют друг друга. В нашей стране микропрограммируемые комплекты развиваются в составе серий К583, К584, К585, К589, К1800, К1802, К1804, КА 1808. В табл. 1.5 приведены основные параметры этих микропроцессорных комплектов БИС.
1.5. Архитектура секционных микропроцессоров
Основным назначением секционных CPU является арифметико-логическая обработка данных, временное хранение результатов вычислений, генерация адресов команд и операндов для памяти.
Обобщенная логическая схема секционных микропроцессоров. На рис. 1.8,6 приведена обобщенная логическая структура секционного ^-разрядного CPU с трехшинной организацией. Входная шина В служит для приема операндов, выходная шина D — для выдачи из него результатов вычислений, а шина адреса А используется' для адресации памяти 20
или внешних устройств. Каждый такт микропроцессор принимает по шине микрокоманд MI управляющий код, настраивающий его на выполнение действий по обрабатываемому алгоритму. Внутренние мультиплексоры (МА, MB, MR, DMR, MAD, MUX) служат для коммутации цепей передачи данных согласно коду микрокоманды и обеспечивают необходимую реконфигурацию БИС. Наряду с регистрами общего назначения (R0, ..., Rk) в составе CPU обычно выделяется накапливающий регистр АС, участвующий в большинстве двухместных операций (типа регистр — регистр или регистр — входная шина) и операциях сдвига. В ряде микросхем CPU используются пары сдвигателей 8НЦ что позволяет сдвигать на ^-разрядном процессоре 2т-разрядные слова за один такт. Причем один из сдвигателей всегда ставится после ALU, что позволяет перед сдвигом старшей половины 2и?-разрядного слова произвести арифметическую обработку данных и значительно повысить алгоритмическое быстродействие секций при обработке микропрограмм сложных операций, таких, как умножение, деление, вычисление квадратного корня и т. д.
Ниже с использованием операторов АЛГОЛа приведена запись фрагмента микропрограммы умножения, оперирующей с множителем R0, множимым R1 и произведением, заносящимся в АС и R0:
Tn: (AC, R0): = SRA(AC, R0);
if (R0)m = 0 then go to Tn else Tn + 1;
Tn + 1: (AC, R0): = SRA(AC + RI, R0);
if (R0)m=0 then go to Tn else Tn + 1;
где Tn, Tn + 1 — номера ячеек; SR A — правый арифметический сдвиг; (R0)m — значение младшего разряда множителя. Для вычисления произведения 2ш-разрядной длины микрокоманды из ячеек Tn, Tn -I- 1 выполняются в течение m тактов. Число тактов отслеживает устройство микропрограммного управления, оно же анализирует значение (R0)m.
Из общего числа регистров возможно выделение счетчика команд PC и введение в состав CPU блока инкремента INC, управляемого обособленными выводами БИС, что позволяет совмещать во време-
Рис. 1.8
21
ни обработку данных в ALU и адресов команд в PC, в результате чего резко повышается алгоритмическое быстродействие микропроцессора при выполнении микропрограмм коротких операций [20]. Так как процессор генерирует адреса команд и операндов, то шина адреса должна переключаться на индикацию PC или других регистров (обычно АС), используемых для вычислений адресов. На приведенной обобщенной схеме это переключение осуществляется сигналом РК-прио-ритет, также не зависимым от шины микрокоманд.
Для задания позиции CPU в процессоре при использовании нескольких секционных БИС может использоваться блок позиции РВ, управляемый кодом на входах позиции Р0, Р1 и генерирующий сигналы старшей (NS), средней (MS) или младшей (LS) позиции микропроцессора.
В зависимости от сложности CPU, его разрядности, технологии изготовления БИС возможны различные изменения в архитектуре секционных микропроцессоров. Так, например, при реализации секций повышенной разрядности (8—16 бит) число информационных шин процес
сора сокращается до двух или одной за счет временного мультиплексирования адресов и данных. Использование ТТЛ-технологии не позволяет, как правило, вводить в состав БИС регистры микрокоманд и их приходится реализовать на внешних ИС малой степени интеграции. Ограничения по степени интеграции либо числу выводов БИС часто не позволяют выделить в них счетчик команд и он строится микропрограммно на обычных регистрах CPU общего назначения. В некоторых версиях CPU возможно вынесение блока регистров RX и реализация их в виде отдельной БИС [4].
В табл. 1.6 приведены основные параметры секционных БИС; их анализ позволяет сделать выводы о широком спектре возможных применений в диапазоне от микромощных систем невысокой производительности до высокопроизводительных систем универсального типа с характеристиками мощных мини-ЭВМ. При этом каждый из комплектов обладает своей сферой предпочтительного применения, что делает их взаимодополняющим рядом элементов для построения систем различного назначения.
Таблица 1.6. Основные параметры БИС центральных процессорных элементов
Обозначение БИС Разряд-ность, бит Число регистров Число шин, шт. Наличие MIR Счетчик команд Число сдвигателей, шт. Тактовая частота, мГц Сопряжение с ТТЛ Ток потребления, мВ • А Напряжение питания, В
RX АС
К582ИК1 4 8 2 3 + R7 2 0,5 — 150 + 1,2 ±0,1
К583ВС1 8 16 1 2 + — 1 2 + 300 + 1,2 ±0,2
К584ВС1 4 8 2 3 + R7 2 2 + 180 + 1,2 ±0,2
К587ИК2 4 8 1 2 + — 1 о,з — 20/1* + 9 ± 0,9
К588ВС2 16 16 1 1 + — 1 0,5-1 Рк 10/0,1* + 5 ±0,5
К589(К585) ИКО2 2 10 2 5 — — 1 10 + 190 + 5 ±0,25 ( + 5 ±0,5)
К1800ВС1 4 — 2 3 — — 1 20 — 250 -5,2 ±0,26; -2,0 ± 1
К1800РП6** 9 32 — 2 — — — 20 — 320 -5,2 ±0,26; -2,0 ±0,1
К1802ВС1 8 — 2 2 — — 2 10 + 240 + 5 ±0,5
К1802ИР1** 4 16 — 2 — — — 20 + 200 + 5 ±0,5
К1804ВС1 4 16 1 2 — — 2 1'0 + 240 + 5 ±0,5
К1804ВС2 4 16 1 2 — — 2*** 10 + 300 + 5 ±0,5
Примечание. Rr — сопряжение по входам через коллекторный резистор.
* В статическом режиме.
** Блок регистров общего назначения к БИС центрального процессора.
*** Содержит встроенные схемы условных переходов в микропрограммах (например, умножения).
22
Организация процессоров на основе набора секционных БИС. Объединение нескольких БИС секционных CPU для организации операционной части процессора иллюстрируется рис. 1.8, в. Все микросхемы получают одинаковые микрокоманды MI, синхронизируются единой синхросерией CLK и синхронно индицируют адреса из PC или А С по сигналу PR. Определение позиции БИС в процессоре осуществляется распайкой входов РО, Р1 и взаимной коммутацией шин сдвигов / переносов. Объединением т-раз-рядных шин образуются п х т-разрядные магистрали входа, выхода и адреса. Замыканием цепей переносов CI и СО и сдвигов SR и SL организуется совместная работа нескольких ALU при последовательном переносе между ними. Наряду с последовательными входами ALU в секционных БИС обычно реализуются выходы Р, G для подключения блоков ускоренного переноса (SCU), использующихся для уменьшения задержек распространения переноса между CPU.
Благодаря тому что счет адресов в PC обычно ведется последовательно, в порядке их нарастания или убывания, цепи распространения переносов в PC (PCI и РСО) не нуждаются в использовании блока ускоренного переноса и всегда строятся последовательно.
1.6. Архитектура блоков микропрограммного управления
Если изменение разрядности микропро-граммируемых процессоров достигается благодаря секционной структуре БИС CPU, то адаптация к конкретным алгоритмам — за счет возможности произвольного кодирования ЯОМ-микро-команд, адресуемого от БИС блоков микропрограммного управления (MCU).
Обобщенная логическая структура MCU. Обобщенная логическая схема блока микропрограммного управления (рис. 1.9) включает: логику условий (LU); регистр состояний (PS); логику циклов (LC); регистр команд (RI); схему образования адреса (PLA); логику прерываний (INTU); регистр микрокоманд (MIR) и адреса микрокоманд (RMA).
В каждом такте MCU генерирует адрес следующей микрокоманды на осно
ве местоположения внутри микропрограмм (RMA), кодов обрабатываемых команд (RI), состояний триггеров RS и значений вырабатываемых процессором и периферией условий DY, наличия запросов прерываний, поступающих от контроллера прерываний, кода текущей микрокоманды (MIR). Таким образом, MCU является «сердцем» микроЭВМ и выполняет обширный перечень сложных функций. Большое число выводов микросхем и высокая степень интеграции, необходимая для их реализации,
приводят к вырождению или упрощению ряда возможностей БИС или реализации MCU в виде нескольких микросхем.
Для исследования архитектур MCU прежде всего следует рассмотреть способы генерации адресов микрокоманд, заложенные при организации PLA.
Организация схем образования адреса. Простейшей дисциплиной адресации является принудительная, когда внутри каждой считанной из ROM микрокоманды находится поле (DA), определяющее адрес следующей ячейки. Использование принудительной адресации предоставляет широкие возможности по размещению микропрограмм, но связано с большими затратами объема памяти. Для входа в начальные ячейки ROM микропрограмм используется шина (DI), подключенная к выходу регистра команд, по которой в первых тактах подается адрес начала микропрограмм для каждого кода операции. Специальное поле (F) определяет источник адреса на входе мультиплексора (MUX). Ниже приведен фрагмент микропрограммы умножения, построенный с использованием принудительной адресации:
23
(ЛШ), (М/) (DA) (R0)m - (MIA\.
40 (AC, R0): = SRA(AC, R0) 46 0-46, 1-47
41 (AC, R0): = SRA (AC + RI, R0) 46 0-46, 1-47
46 (AC, R0): = SRA(AC, R0) 34 0-34, 1-35
47 (AC, R0): = SRA (AC + RI, R0) 34 0-34, 1-35
34 (AC, R0) : = SRA (AC, R0) 58 0-58, 1-59
35 (AC; R0): = SRA (AC + RI, R0) 58 0-58, 1-59
Ветвление между ячейками, выполняющими сдвиг при (R0) = 0 и сдвиг с суммированием при (R0)m = 1, может осуществляться наложением значения (R0)m через шину РУ на адрес следующей микрокоманды в младшем разряде.
В отличие от принудительной адресации, организация последовательностей адресов путем инкремента (либо декремента) текущего адреса в блоке инкремента (INC) не требует расширения поля микрокоманды в ROM, но накладывает ограничения по местонахождению следующих микрокоманд, что приводит к росту длины микропрограмм и большим сложностям в их размещении. Фрагмент микропрограммы умножения иллюстрирует возможности принудительной адресации:
программ, адреса возврата к которым запоминаются в стеке (STACK). Управление связями между микропрограммами осуществляется полем F (выбор источника адреса) и сигналами управления стеком: FE — выбор стека; PUP — загрузка /выдача адреса.
Модульное микропрограммирование позволяет использовать одни и те же микроподпрограммы при обработке различных команд, что резко сокращает объем используемой памяти.
Следующим шагом в развитии архитектуры MCU (рис. 1.10, в) является замена счетчика полноразрядным сумматором и введение в состав БИС счетчика циклов (TMR). Введение ALU позволяет осуществлять смещение адресов микрокоманд на произвольное число ячеек, за-
(ШЛ), (Ml) (CI)/(INC) (R0)m — (MIA)i+]
40 (AC, R0) : = SRA (AC, R0) 1/4-2 0-42, 1-43
41 (AC, R0): = SRA (AC + RI, R0) 1/+2 0-42, 1-43
42 (AC, R0) : = SRA (AC, R0) 1/4-2 0-44, 1-45
43 (AC, R0): = SRA (AC + RI, R0) 1/+2 0-44, 1-45
Условные переходы в простейшем случае также могут осуществляться наложением кодов условий (DY) на адреса микрокоманд (MIA). На рис. 1.10, а приведена схема (MCU), сочетающая в себе возможности принудительной и инкрементной адресации. Возможности обоих методов хорошо иллюстрированы на примере микропрограммы умножения, требующей для ^-разрядных операндов 2т ячеек памяти микрокоманд.
Введение в состав инкрементного MCU стека адресов (рис. 1.10,6) позволяет организовать модульное микропрограммирование с осуществлением переходов между несколькими уровнями микро-
даваемое по шине DA или DY, что предоставляет программисту такие преимущества, как, например, индексирование самоперемещающихся программ для универсальных ЭВМ. Наличие счетчика циклов позволяет резко сократить затраты памяти при обработке циклических микропрограмм. Например, микропрограмма умножения модулей m-разрядных чисел теоретически может быть записана с использованием четырех ячеек: одной подготовительной, запускающей счетчик на подсчет частоты CLK (Start TMR); двух реализующих цикл умножения модулей чисел; одной для выхода из цикла с остановом счетчика (Stop TMR).
24
(МЫ), (М/) DA FE, PUP (R0)m - (MIA)i+
10 Start TMR 40 0, 1 0-40, 1-41
40 (AC, R0): = SRA(AC, R0) 40 0, 0 0-40, 1-41
41 (AC, R0): = SRA(AC + R1, R0) 40 0,0 0-40, 1-41
11 Stop TMR 12 1, 1 X—12
Выход из цикла может осуществляться сигналом переполнения таймера (INT= 0) с выбором из стека инкрементированного адреса ячейки входа в микроподпрограмму.
Другим подходом является использование для организации MCU комбинационной схемы (рис. 1.10, г), позволяющей за счет усечения по отношению к принудительной адресации возможностей переходов сократить суммарную разрядность DY и F поля. Например, в комплекте «1п-teZ-ЗООО» [16] для управления PLA БИС, генерирующей 9-разрядные адреса, используется 7-разрядная микрокоманда. Использование комбинационной схемы по отношению к MCU со встроенными ALU снижает степень интеграции и сокращает время такта БИС, но приводит к резкому усложнению микропрограммирования.
Известные блоки микропрограммного управления отличаются также наличием
и числом регистров, стоящих в тракте микропрограммного управления. Следует отметить три основные схемы включения этих регистров: на адресных входах ROM микрокоманд (RMA); на числовых выходах ROM микрокоманд (MIR); на входах и выходах ROM.
Рис 1.10, д — ж иллюстрирует все три схемы включения регистров. Первая и вторая схемы в принципе являются адекватными по быстродействию. Третья схема является избыточной. Ее недостатки либо преимущества по быстродействию определяются в каждом конкретном случае с учетом соотношения времени цикла регистров PLA и ROM.
Альтернативой всем перечисленным подходам является организация MCU со встроенным накопителем микропрограмм (рис. 1.10, з). БИС содержит: регистр команд (К/); регистр состояний (jRS); регистр управления (MIR); блок синхронизации исполнения микроопера
25
ций (С LG); регистр следующего адреса (КЛ); программируемую логическую матрицу (RLA) с заносимой при производстве информацией, ориентирующей БИС на обработку определенных фиксированных систем команд.
В состав функций MCU данного класса обычно вводится синхронизация сигналами запуска (STB) и исполнения (RDY) циклов обработки микроопераций и команд (END).
В связи с ограничением степени интеграции и числа выводов при таком подходе в одной БИС удается разместить лишь часть микропрограмм, поэтому при построении систем устройство управления реализуется на нескольких одинаковых БИС, координация работы которых ведется по шине END. Недостатком данного подхода является сложность микропрограммирования PLA, в связи с чем пользователь лишен, как правило, возможности модификации системы команд, что фактически переводит такие семейства в класс систем с фиксированной архитектурой. В табл. 1.7 приведены значения основных параметров БМУ секционных комплектов.
1.7. Назначение и архитектура периферийных БИС
Магистрально-модульная архитектура микропрограммируемых ЭВМ основана на унификации и мультиплексировании информационных, адресных и управляющих шин процессора, памяти и УВВ. Этот подход позволяет гибко комплекси-ровать на основе ограниченного набора модулей различные структуры вычислительных систем, наращивап, производительность процессоров, объем памяти, число и номенклатуру внешних устройств и открывает широкие возможности организации мультипроцессорных комплексов [12].
Мультиплексирование шин стало возможным благодаря организации двунаправленных магистралей, имеющих унифицированные электрические уровни линий связи, стандартные временные диаграммы работы, необходимые нагрузочные способности и быстродействие. Развитие архитектуры микропроцессорных комплектов БИС привело к по
явлению нового класса микросхем — периферийных, дальнейшая эволюция которых заложила основу развития следующих классов схем:
магистральных приемопередатчиков;
последовательных и параллельных программируемых каналов ввода/вы-вода;
системных контроллеров.
Структура БИС магистральных приемопередатчиков. Основным назначением магистральных приемопередатчиков является усиление электрических сигналов, согласование их уровней и реализация функций временной и логической буферизации данных. На рис. 1.11 приведена обобщенная логическая структура магистрального приемопередатчика. Обычно в его состав входят:
одна мощная магистраль (D0)4 предназначенная для реализации общесистемного интерфейса;
несколько внутрипроцессорных магистралей (£>/, ..., Dn), реализованных на основе выходных каскадов обычной мощности ;
коммутатор (MUX), реализующий полный граф возможных пересылок между магистралями;
набор буферных регистров данных (К/,..., Rn);
схема паритетного контроля CHU, определяющая значение разрядов контроля С НО по четности или нечетности с учетом значения входного бита (СНГ);
схемы управления, реализованные в виде дешифратора микроопераций и регистра микрокоманд (DC, MIR).
Для обеспечения возможности организации произвольных временных диаграмм в БИС обычно разделяются стробы выдачи данных в магистрали STBO, ..., STBn и приема информации во
26
Таблица 1.7. Основные параметры БИС блоков микропрограммного управления
Обозначение БИС Назначение Разрядность, бит Число входов условий, шт. Режимы адресации Наличие прерываний Тактовая частота, МГц Стыковка с ТТЛ Ток потребления мА Напряжение питания, В
микрокоманд адреса шины команд регистра состояний
ПА сч ксх
К583ИК1 Генерация адресов памяти 8 16 16 1 1 + + - + 1 + 300
К584ВУ1 БМУ 14 10 16 - 2 + + + + 2 + 150 +1,2±0,2
К584ВГ1 Контроллер состояний 10 — 16 8 10 — — — ± 2 ± 150
К587РП11 — К587РП15 Управляющая память - 13 14 4 4 + - + - 0,3 - 20/1 + 9 ±0,9
К588ВУ2 (0001-0005) То же - 13 16 4 4 + - + - 0,5 + 10/0,1 + 5 ±0,5
К589(585)ИК01 БМУ 8 9 8 2 1 - - •Г -1- 10 ± 170 + 5 ± 0,25
КР1804ВУ1 Секция БМУ 7 4 4 — 4 + + — — 10 + 130
КР1804ВУ2 » » 7 4 - - — + + - - 10 + 130
КР1804ВУЗ Контроллер БМУ 4 - - - 1 - - + - 20 + 100
КР1804ВУ4 БМУ 6-18 12 - - 1 + + + + 10 + 300 ±5 ±0,5
КР1804ВР2 Контроллер состояний 13-20 - - 8 4-9 - - - - 10 + 280
КР1804ВУ5 Генератор адресов памяти 5-11 4 — — — + + — — 10 + 280
К1800ВУ1 Секция БМУ 9-13 4 - 4 4 + 4- + - 20 280 -5,2 ±0,21; -2,0 ±0,1
Примечание В числителе указано потребление в динамическом, а в знаменателе — в статическом режиме.
внутренние регистры CLK1,..., CLKn, CLK.
В зависимости от технологии изготовления, архитектуры комплекта, степени интеграции интерфейсные БИС данного класса могут иметь значительные различия в структуре, обусловленные наличием либо отсутствием в их составе различных узлов. Условимся называть магистральными приемопередатчиками (МПП) БИС, содержащие большинство компонентов обобщенной логической структуры. Примером таких схем могут служить К583ВА1, К584ВВ1 [20]. Схемы, не имеющие встроенных регистров и схем контроля четности и ориентированные только на электрическое и временное согласование магистралей, будем называть двунаправленными шинными формирователями (ДШФ); примером ИС этого класса могут служить К589АП16, К589АП26 [4]. Микросхемы, выполняющие наряду с пересылками дополнительные функции, такие, как логическую обработку, счет числа данных и т. д., назовем устройствами обмена информацией (ОИ). БИС с одной входной, одной или двумя выходными магистралями и буферным регистром (К589ИР12) будем называть многоцелевым буферным регистром МБР [4]. Микросхемы, предназначенные для ретрансляции двунаправленных сигналов в различных направлениях (К53ОАП1), назовем двунаправленными усилителями (ДНУ) [1], а БИС, ориентированные на коммутацию большого числа магистралей, — коммутаторами магистралей (КМ). Весь этот спектр микросхем образует единую элементную базу, взаимно дополняющую друг друга при решении различных проблем, связанных с организацией интерфейса, включающего параллельные шины адреса/данных, независимые друг от друга сигнальные шины интерфейса, буферы ввода / вывода. В табл. 1.8 приведены значения основных параметров магистральных БИС.
При выборе подходящих для каждого конкретного применения БИС особое значение имеют электрические характеристики, которые могут быть разделены на три группы: 1) энергетические параметры (потребляемая мощность); 2) электрические характеристики выходных каскадов;
я s
ю Л
Н
28
К584ВВ1 мпп 8 3 ОК(М1,М2) ОК(МЗ) 8/0,4 53/6,7 (16/0,5) КЗ, КЧ, г 70-120 д, мк 200 (150) + 5 ±0,5
К588ИР1 МБР 8 2 ТРС 10/0,5 КЧ 180 д 10/0,1
К588ВА1 МПП 8 2 ТРС 10/0,5 КЧ 150 - Ю/0,1
К589АП16 ДШФ 4 3 ОК, ТРС 15/0,5 - 20 - 130 + 5 ± 0,5
К589АП26 ДШФ 4 3 ОК, ТРС 50/0,7 - 16 - 130
К589ИР12 МБР 8 2 ТРС 15/0,5 Пр 40 д 130
KI 800В А4 Ретранслятор ЭСЛ — ТТЛ 4 2 оэ-эсл ОК-ТТЛ 55/-1,75 10/0,6 - 5 д 130 -5,2 ±0,26; -2,0 ±0,1; ±5 ±0,25
K1800BA7 МПП 5 2 ОЭ 55/-1,75 - 5 д 80 -5,2 ±0,26; -2,0 ±0,1
К1801ВП1-034 МБР 16 2 ТРС 3,2/0,5 - 150 д 180 + 5 ±0,5
МПП 8 4 ТРС 3,2/0,5 - 150 д 180 ±5 ±0,5
KP1802BB1 ОИ 4 4 ТРС 15/0,5 Сч 50 д 240 ±5 ±0,5
KP1802BB2 ОИ - 1 ок 15/0,5 - 100 мк 240 ±5 ± 0,5
Примечание. ТРС — выход с тремя состояниями; ОК — открытый коллектор, ОЭ — открытый эмиттер; Сч — подсчет числа элементов массива; М — мажорирование, Н — выдача признака нуля; КЗ — контроль выходов на короткое замыкание линии; КЧ — контроль четности, Л — логическая обработка данных, Г — гистерезис на входах; Пр — выдача запросов на прерывание, Д, МК — регистры в тракте данных и в тракте микрокоманд.
3) электрические характеристики входных каскадов.
Выходные каскады магистральных приемопередатчиков. Обычно основное внимание уделяется электрическим параметрам выходных каскадов. Существует три типа выходов, удовлетворяющих требованиям организации двунаправленных
где Сн — емкость нагрузки; UOh> Uol~ стандартные значения напряжений (2,4 и 0,4 В); I0H, I0L— токи нагрузки каскада при низком и высоком выходном напряжении.
При оценке быстродействия каскада следует иметь в виду, что задержки t[B и tB не являются в чистом виде временем
ts Ilh
ВСС(5В)
Uoh(MB) Uih(MB)
UiL(0,8B)
Uol(O^B)
Ugnd№ B) ----Ucc(5B) ^—U0M(2,8B) ----Вон (MB)
UIH(2,0B)
— UIL(Ot8B) ----Bol(O^B)
Bgnd(OB)
te tnz
,Ihl
kc(5B)
Uon(VB)
TrUz(MB)
UoLM
Ilil
J/t^T—WB> 771Г t u^(0B)
te tub
—Ucc(BB)
----Uoh{2,8B) — U^B)
----UIb(0,8B)
-----Вш(ОВ)
Рис. 1.12
магистралей: выход с открытым коллектором (ОК); выход с открытым эмиттером (ОЭ); выход с тремя устойчивыми состояниями (ТРС).
Быстродействие обычного выхода (рис. 1.12, а) характеризуется тремя параметрами:
временем переключения сигнала из состояния высокого уровня в низкий (tHL);
временем переключения сигнала из состояния низкого уровня в высокий
временем рассасывания неосновных носителей в базах VI и V2 (Гв’2).
Выражения для приблизительной оценки времени переключения обычного выходного каскада приведены ниже:
= C\\(U0H ~ Uод/loL’i
lLH = Uон)! 1он*
рассасывания неосновных носителей из области базы транзисторов VI и V2. Например, при выключении V2 транзистор VI может включаться до истечения rj, поэтому время подготовки каскада к переключению может быть существенно сокращено.
Обычные выходные каскады не допускают «проводного» объединения выходов нескольких передатчиков в магистраль, что связано с возможностью одновременной выдачи разнополярных сигналов. В этом случае образуется цепь сквозного тока через транзисторы VI и V2 различных выходных каскадов, одновременно выдающих сигналы высокого и низкого потенциалов, что приводит к выходу из строя менее мощных транзисторов VI или эрозии шины ме
30
таллизации. Поэтому для организации магистралей обычные выходные каскады не используются.
Выход с ОК характеризуется, в первую очередь, максимальным током нагрузки I0L, определяющимся параметрами выходного транзистора (рис. 1.12,6). Длительность фронтов при использовании выхода с открытым коллектором может быть приблизительно определена так:
Ihl= Ch(UOm ~ Uод/Iol>
tm = СЛ exp [1 -
— (U-он ~ Uoi)/(Uom —
где Uом — напряжение на открытом коллекторе при запертом транзисторе; RK — номинал нагрузочного (коллекторного) резистора. В первом приближении Як = (UCc ~ UOi)/lot;
Напряжение U0M = Ucc ~ RJih, Лн =
N
= £ 11Нп, где IIHn — входной ток высо-л= 1
кого состояния по и-му входу, подключенному к OK, N — число нагрузок.
После подачи на вход транзистора VI запирающего потенциала началу фронта предшествует время рассасывания неосновных носителей в области базы tB, необходимое для вывода его из насыщенного состояния. Время tB зависит от параметров транзистора VI и организации предвыходного каскада ОК. Для большинства известных ТТЛ-схем время tB в мощных каскадах составляет 30 — 50 нс. При попытках уменьшить его снижается степень насыщения транзистора VI, что ведет к возрастанию напряжения U0L.
Выход с ТРС (рис. 1.12, в) содержит два генератора тока на транзисторах VI и V2. Причем генератор на V2 более мощный, чем на VI (обычно 50 мА и 10 — 20 мА у мощных каскадов).
Время отрицательного и положительного фронтов каскада с ТРС может быть рассчитано по выражениям:
*нь = Сн (U0H — U0L)/I0L;
Ilh = C\\(U0L— UOH)I I0H.
Время отрицательного фронта каскада с ТРС равно такому же времени каскада с ОК. Транзисторы VI и V2 работают в режиме насыщения при хорошем их фазировании. Одновременное отпирание обоих транзисторов снижает время выхо
да каскада при переключении из состояния насыщения (tB) менее 10 нс.
В третьем состоянии (закрыты V1 и V2) на выходе каскада устанавливается напряжение выключенного состояния — Uz, равное обычно около 1,4 В (при отсутствии подключенных нагрузок). При включении каскада для перехода из третьего состояния в состояние нуля или единицы необходимо время:
tzL=CH(Uz-U0l)/I0L;
tzH = Ch(UOh ~ Uz)/ 1он-
При этом процессу включения не предшествует время рассасывания, так как в исходном состоянии транзисторы VI и V2 заперты.
При выключении ТРС-каскада времени переходного процесса предшествует время рассасывания неосновных носителей в транзисторе VI или V2 (tB, tB), причем оно больше, чем tB, так как в процессе выключения каскада отсутствует влияние второго транзистора. Время выключения каскада может быть определено с учетом сопротивления запертого выхода (Rz) по выражениям:
tHz = CuRze*P [(^он — Uz)/(U0H _
- Uz)] * 2,7CHKZ, tZH = CHKzexp[l --(иг-и01)/(и7-и01)] = с^
При подключении к ТРС-выходам напряжение Uz различными входами может быть воспринято по-разному, например стандартным ТТЛ-входом оно будет воспринято как напряжение высокого уровня, а стандартным И2Л-входом — как напряжение низкого потенциала.
Выход с ОЭ (рис. 1.12, г) работает в линейном режиме и имеет большее быстродействие, чем выход с ОК, так как не требуется выведение транзистора из глубокого насыщения (tB мало). Время включения и выключения каскада с ОЭ может быть рассчитано так:
Uh = Си (Uон — UOlm)I 1он>
Ihl— CuRa exp [(L/qh — UOi)/(UOh ~ UOlm)], где Uolm = UGND 4- RaIOl~ напряжение на выходе каскада при запертом транзистору
ре VI. Ток IOl~ £ ^оьп, и — суммарный
п -= I
31
ток нагрузок, RA в первом приближении выбирается по правилу: RA=U0H/I0H. У каскада с ОЭ напряжение U0H выбирается с учетом обеспечения запаса по отношению к UIH в 0,4 —0,6 В для компенсации падения напряжения на длинных линиях передачи данных и для ТТЛ-схем обычно равно 2,8 В.
Значения основных параметров выходных каскадов приведены в табл. 1.9.
Таблица 1.9. Основные параметры выходных каскадов МПП (Сн = 200 пФ)
Тип каскадов МПП Л? А !он В Rh, Ом tLH tHL \jB
мА нс
Выход с ОК Выход с ОЭ Выход с ТРС 50 50 50 20 5 2,4 3,6 92 44 16 18 13 30 10 22 30 10 10
Анализ данных таблицы показывает, что наилучшие параметры для магистральных каскадов имеют ТРС и ОЭ. Кроме того, каскады с ОК и ОЭ имеют большие функциональные возможности за счет реализации «проводного» логического объединения. Каскады с ТРС допускают «проводное» объединение с рядом ограничений, связанных с возможностью выдачи в одну линию двумя передатчиками одновременно высокого и низкого потенциалов. В этом случае образуется цепь сквозного тока через транзисторы VI и V2 разных выходных каскадов, что приводит к выходу из строя менее мощного транзистора VI или эрозии шины металлизации. Реализация ТРС-выходов требует организации более мощных цепей питания БИС, так как все токи выхода текут через ее внутренние транзисторы. Таким образом, совокупность перечисленных факторов не дает какому-либо из типов выходов подавляющих преимуществ перед остальными, что способствует развитию каждого из направлений.
Дополнительными функциями выходных магистральных каскадов могут являться защита от перегрузок и автоматическая адаптация к требуемой нагрузке линии. Рассмотрим эти функции выходных магистральных каскадов на при
32
мере выхода с ОК, функциональная и электрическая принципиальная схемы которого приведены на рис. 1.12, д,е. Каскад обеспечивает автоматическую адаптацию к нагрузке по выходу в двух режимах:
Z0L^16 мА при Сш ^0,4 В;
I0L 53 мА при U0L < 0,7 В.
Это достигается за счет использования двух предвыходных усилителей (АМР1 и АМР2), обеспечивающих ток раскачки транзистора VI в 5 и 12 мА. Коэффициент усиления р транзистора VI в диапазоне рабочих температур от — 60 до -I- 125 °C не менее 3. Поэтому при работе АМР1 обеспечивается ток нагрузки 16 мА, а при совместной работе АМР1 и АМР2 — 53 мА. Для управления работой предусилителей используются два компаратора напряжений (СМР1, СМР2). Причем СМР1 отключает АМР2 при достижении на выходе каскада напряжения U(>L < 0,5 В, а СМР2 отключает оба предусилителя при U0L 0,8 В. Для исключения ложного срабатывания защиты выхода при включении каскада в его состав введен элемент задержки £>, отключающий на время прохождения фронта сигнала (около 100 нс) СМР2. При выключении АМР2 от источника питания выходным каскадом отбирается ток, меньший на 12 мА, что приводит к экономии мощности около 60 мВ • А на один выходной каскад и в пересчете на 8-разрядную БИС дает выигрыш в 0,5 В А. Таким образом, каскад обеспечивает три режима работы:
малой нагрузки В, Iol^
16 мА, Рсс 35 мВ А);
большой нагрузки (l/OL^0,7 В, Iol^ ^53 мА, Рсс ^95 мВ А);
отключения по перегрузке выхода (UOL>0,7 В, IOl=0, Рсс^вЛ® мВ А),
где Рсс- мощность, отбираемая от источника питания через внутренние цепи БИС.
Нагрузочная способность выходных каскадов. Выходы магистральных элементов должны обеспечивать необходимую нагрузочную способность, определяемую числом и характеристиками подключенных к выходу БИС источников и приемников информации. Расчет нагрузочной способности проиллюстрируем на
примере выхода с открытым коллектором.
Расчет номинала резистора RK, подключенного к выходу с ОК, осуществляется с учетом напряжения коллектора U0I), числа источников р и числа приемников W, подключенных к магистрали, по уравнениям для напряжения высокого и низкого потенциала. Эквивалентные электрические схемы для выведения уравнений, характеризующих допустимые значения Кк, приведены на рис. 1.13,л,6.
большим уровнем помех, чем обычные логические цепи. Самым простым является обычный входной каскад (рис. 1.14, а), характеризующийся временем включения и выключения (tLH, tHL), отсчитываемым от уровня входного сигнала (7/ = = 1,4 В.
С целью улучшения помехозащищенности часто используется входной каскад с триггером Шмитта (рис. 1.14,6), переключение которого в состояние логической единицы осуществляется при UJH = = 1,7-г 1,8 В, а в состояние логического
Номинал сопротивления должен быть в пределах
U('C UOL < R < ^СС ~ Ц°н
Ц)ь ~ N Ьь + N Ьн
При использовании выходов с ОК ток I0L втекает в БИС по внешней цепи через RK, что снижает рассеиваемую в корпусе БИС мощность. Реализация достаточно мощных предвыходных каскадов требует большого тока раскачки, составляющего для маг истральных приемопередатчиков от 10 до 30% общего тока потребления БИС.
Номинал емкости нагрузки Сн рассчитывается как сумма емкостей подключенных выходных и выходных каскадов и емкости линии передачи информации по формуле
С, = + т|Со + NCi,
где / — длина линии связи; CL— погонная емкость кабеля; Со, С/—выходная и входная емкости подключенных каскадов.
Входные каскады магистральных приемопередатчиков. Входные каскады так же, как и выходные, должны строиться с учетом особенностей работы на двунаправленные линии, характеризующиеся
нуля — при UIL = 0,7 -г 0,8 В. Таким образом, каскад имеет петлевую характеристику с напряжением гистерезиса UG = = UiH~^ib равным 0,8 —1,0 В. Недостатками приведенной схемы являются сложность и большое время переключения из-за наличия последовательно соединенных транзисторов.
В настоящее время широкое распространение получил каскад с гистерезисной характеристикой (рис. 1.14, в), занимающий меньшую площадь кристалла и имеющий меньшие задержки.
Учитывая широкое распространение И2Л БИС, имеет смысл рассмотреть особенности их стандартных входных каскадов (рис. 1.14, г). На начальном участке (UD С/ < UIH) наклон характеристики определяется сопротивлением последовательной цепочки Rl, R2, при этом ток Л= Ь^//(Я1 + R2). После отпирания входного транзистора ток « Ui/Rl, так как резистор R2 зашунтирован переходом база — эмиттер VI. После превышения входным напряжением потенциала UIHB наступает пробой входного транзистора и ток Ij резко возрастает. При превышении допустимого отрицательного напряжения на входе (t7/>CD) может наступить пробой антизвонного диода. Для
2 С. Хвощ и др
33
стандартных И2Л-входов UD= —1,5 В, Uihb > 6 В.
В отличие от стандартного ТТЛ-входа И2Л-входной каскад потребляет ток, втекающий из внешней цепи. Брошенный И2Л-вход воспринимает свое состояние как входное напряжение низкого уровня. И2Л-вход не выдает, как ТТЛ, ток входа
подключаются к интерфейсу микропроцессора либо как внешние устройства, либо адресуются в едином адресном поле памяти с использованием стандартных сигналов записи WR, считывания RD, сброса RESET, выборки кристалла CS и синхронизации CLK. Настройка на определенный алгоритм обмена ведется
Рис. 1.14
низкого потенциала (I/L«0) и более помехоустойчив, но обладает меньшим быстродействием (время переключения 30 — 50 нс). Входные уровни напряжений нуля и единицы совпадают с уровнями ТТЛ-входов: U/L^ 0,8 В; UIH^2fi В.
Последовательные и параллельные программируемые каналы ввода / вывода. Стандартизация интерфейсов микроЭВМ привела к появлению специализированных БИС, ориентированных на работу с фиксированными шинами и имеющих, как правило, программное управление. Наличие фиксированной системы команд и интерфейса у однокристальных микропроцессоров, таких, как К58ОИК8О, обусловило появление БИС программируемых каналов, ориентированных на интерфейсы ИРПР, ИРПС, ИЛПС. К этим схемам прежде всего следует отнести К580ИК51 — последовательный программируемый интерфейс
и К580ИК55 — параллельный программируемый интерфейс данных [2]. Обе БИС
посылкой инициирующей последовательности системных команд, подготовляющих БИС к работе.
Стандартизация интерфейсов микро-программируемых ЭВМ и введение стандартов на последовательные мультиплексные каналы данных привели к разработке аналогичных БИС и для секционных комплектов. Например, в качестве стандарта для 16-разрядных микроЭВМ принят интерфейс по ОСТ 11.305.903 — 80. В настоящее время имеются микросхемы, предназначенные для реализации функций контроллеров магистрали, ориентированные на этот стандарт [25]. Ведутся интенсивные работы по созданию комплектов БИС, ориентированных на работу со стандартным мультиплексным последовательным каналом с гальванической развязкой абонентов [22].
Системные контроллеры. К данному классу относятся БИС, ориентированные на реализацию специфических функций,
34
таких, как обработка приоритетов прерываний, управление прямым доступом к памяти системы, подсчет числа событий или таймирование. Использование системных контроллеров резко снижает аппаратные затраты и облегчает проектирование микропроцессорных систем, делая его блочным — опирающимся на набор стандартных решений. В последнее время появился широкий спектр специализированных БИС, таких, как селекторы адреса, контроллеры ЗУ и т. д., которые также относятся к данному классу.
1.8. Принципы организации и применения микросхем группового ускоренного переноса
Использование секционных микропроцессоров позволяет строить процессоры микро- и мини-ЭВМ произвольной разрядности за счет объединения нескольких БИС по цепям распространения сдвигов
пользовании п ш-разрядных ALU. При арифметической обработке операндов Л = {Ло, Ль ..., Ап_ t} и В = {Во, Bi, ..., Вп_{} результат обработки S = {50, •••,
Sn _,} и сигнал выходного переноса СО генерируются с учетом кода микрокоманды (MZ), настраивающего ALU на определенные функциональные преобразования и значения входного переноса (CZ).
Если представить временную диаграмму работы микропроцессора временем : tc — задержкой S от входного переноса; tsAB — задержкой S от операндов; Гм/ — задержкой S от управляющего кода; tc~ задержкой выходного переноса от входного; tAB— задержкой выходного переноса от операндов; ^/—задержкой выходного кода от управления, то в первом приближении время цикла процессора, построенного на основе п БИС, оценивается так:
tc max {ntc, (п — 1)г£ + fc}>
A=--{AOyAf,...,A„ J
и переносов. Это ведет к повышению времени выполнения арифметических операций, что связано с необходимостью последовательного распространения переноса между отдельными БИС [17]. На рис. 1.15, а приведена организация процессора с разрядностью п х т бит при ис-
2*
где ntc~ полная задержка в тракте распространения переносов; (и — 1) tc + 4- tc — полная задержка результата в последнем с учетом задержки сигнала переноса на его входе.
Для сокращения времени цикла процессоров в состав микропрограмми-
35
руемых комплектов БИС вводятся микросхемы блоков ускоренного переноса SCU [1, 17, 20].
Для подключения к ALU блоков ускоренного переноса необходимо внутри БИС предусмотреть специальный блок, генерирующий сигналы образования G и распространения Р ускоренного переноса между блоками ALU.
входов ускоренного переноса Ph G, до выходов Cf.
Блок ускоренного переноса воспринимает сигнал входного переноса (CI = Со) и сигналы образования и распространения ускоренного переноса в ALU (Ph Gf), поступающие на одноименные входы SCU. Так как образуемые на выходах ALU сигналы Ph G, не зависят от значе-
р,с(шГ P,G(SCU) ~ Pf,G1(SCUy_
Рис. 1.16
Для операции сложения 4-разрядных чисел сигналы Р и G должны генерироваться по правилу:
р = рзР2Р1Ро;_________
G = д3 + д2Рз + Р1Р2Р3 + б'оРзРгР^о;
Pi = а, © bi, gt = аД (i = 0, 1, 2, 3),
где Pi — поразрядные значения переносов; bi— поразрядные значения операндов; gt— поразрядные сигналы подготовки переносов.
На рис. 1.15,6 приведена структура (и х т)-разрядного процессора, построенного на основе п ш-разрядных ALU, и гипотетической схемы ускоренного переноса, временная диаграмма работы которого приведена на рис. 1.16, где обозначено время задержки распространения сигналов: 1авс— от входа переноса CI до выходов Р, G, ALU; tcpG — от входов ускоренного переноса Р„ G, до выходов Р, G блока ускоренного переноса; tcpc~ от
ния входных переносов для секций, то общее время распространения сигнала переноса до входа последнего ALU таково:
tcn _ j = fABC + tcPG-
Так как задержка в образовании сигналов S в ALU всегда больше, чем задержка в образовании переноса СО, то время цикла процессора с SCU в первом приближении определяется так:
t* + tcPG + tc-
Выигрыш в быстродействии процессора с SCU по сравнению с последовательным соединением ALU может быть рассчитан по выражению
= (п — 1) tc — [две — tcPG-
Наличие в некоторых серийно выпускаемых SCU каскадных выходов ускоренного переноса Рп, Gn, наряду с выходом переноса С„, позволяет строить процессоры с несколькими уровнями
36
ускорения переноса для достижения предельного быстродействия. Кроме того, известны и «нетрадиционные» способы применения блоков ускоренного переноса, например для ускорения сигналов группового разрешения запросов прерываний при использовании нескольких БИС-блоков приоритетных прерываний [17].
1.9. Принципы синхронизации микропроцессорных комплектов БИС
Одной из проблем разработки микроЭВМ является надежная синхронизация функционально-сложных БИС с использованием минимального числа синхросерий и служебных выводов, ограниченных малым числом выводов корпуса [21]. При этом различным архитектурам
комплектов соответствуют различные требования к тактированию БИС, что порождает большое число различных способов организации систем синхронизации.
Классификация систем синхронизации.
Использование архитектуры однокристальных микропроцессоров требует синхронизации внешних БИС в соответствии с типом команд, фазой их исполнения и алгоритмами межблочного обмена, заложенными при разработке микропроцессора. Классическим примером этой концепции служит система синхронизации микропроцессора К58ОИК8О, приведенная на рис. 1.17, а. Совокупность сигналов и шин делится на три функциональные группы: 1) задающие синхросерии, служащие опорой системы синхронизации во времени; 2) сигналы настройки (подготовки) цепей обмена для каждого типа машинных циклов; 3) сигналы син-
37
хронизации обмена внутри машинного цикла.
Принятая система синхронизации требует классификации всех типов возможных пересылок данных и введения понятий машинных циклов, на которые разбиваются все команды. Циклы содержат несколько машинных тактов, по длительности кратных одному периоду задающей серии. При этом для сокращения числа выводов обычно используется мультиплексирование шин, например в первом такте каждого машинного цикла по шине данных во внешний регистр загружается слово-состояние, настраивающее интерфейс на определенный тип обмена.
Архитектура секционных микропроцессоров, не ориентированная на обработку фиксированных систем команд и на конкретный интерфейс, исключает использование этой концепции и требует более тривиальных способов тактирования работы отдельных БИС, на основе которых может быть организована произвольная система синхронизации микроЭВМ.
В качестве элементарных систем в настоящее время наиболее распространены синхронные и асинхронные системы тактирования. Примером асинхронной системы могут ^служить комплекты К587 и К588. Работа микроЭВМ тактируется не «жесткой» синхросерией, а сигналами, индицирующими начало и окончание операций (STB, RDY), генерируемыми внутри БИС и соотносящимися с определенными микрооперациями и присущими им задержками (рис. 1.17, б). На уровне команд синхронизация осуществляется сигналом конца команды (END), генерируемым по зашитым в управляющую память (MCU) микропрограммам. Обмен данными во всех магистралях сопровождается сигналами квитирования (SD), генерируемыми встроенными в БИС схемами управления обмена. Организация произвольного интерфейса может быть осуществлена за счет использования дополнительных схем, исполняющих роль арбитра-таймера.
Наибольшее распространение в секционных комплектах получили системы с «жестким» разнесением действий по синхросериям, вырабатываемым задающим генератором (SGN). При этом время 38
цикла обычно задается исходя из максимальной задержки в распространении сигналов, и все БИС тактируются от одного генератора (рис. 1.17, в). Использование этой концепции позволяет упростить схемы БИС, организовать произвольную систему синхронизации и предельно упростить алгоритмы взаимодействия микросхем за счет привязки моментов фиксации данных к фронтам задающих серий. Системы «жесткой» синхронизации приняты в МП К серий К583, К584, К585, К589, К1800, К1802, К1804 [1, 4, 16, 20].
Обобщенная логическая схема генераторов «жесткой» синхронизации. В наиболее развитых системах «жесггой» синхронизации используется не фиксированное, а плавающее время цикла, что достигается путем останова и перезапуска генераторов синхронизации в зависимости от наличия сигналов, свидетельствующих об окончании процессов считывания/записи данных из внешних устройств и памяти. В зависимости от типа исполняемых микрокоманд возможно значительное изменение времени задержки ALU, адаптация к которому в ряде случаев осуществляется за счет управления синхронизатором из микрокоманды. В секционных комплектах с наиболее развитой архитектурой используется не одна, а несколько синхросерий, стробирующих прием микрокоманд, прием данных, выдачу данных в различные магистрали. Наличие нескольких синхросерий позволяет организовать логическую нагрузку систем синхронизации, при которой в зависимости от присутствия или очередности поступления различных синхросерий осуществляется модификация типа микрокоманды и повышаются логические возможности комплекта.
На рис. 1.18, а приведена обобщенная логическая схема синхронизатора, удовлетворяющая всему перечню выдвинутых требований. Использование входов (запуск — STR, приостанов — STP и останов — HALT) позволяет остановить синхросерию внутри цикла либо после его окончания, а затем запустить в произвольный момент времени, что может широко использоваться также и при наладке процессора. Управление типом цикла по входам программирования режи-
ма (С/,..., Ст) позволяет перенастраивать синхронизатор на различные режимы из микрокоманды. Наличие нескольких выходов синхросерий (CLK1, ..., CLKn) позволяет организовать системы синхронизации с разнесением фаз исполнения микрокоманд. Распределитель импульсов в таких синхронизато-
имеем tf- = 135 нс, что повышает быстродействие в 1,5 раза. Приведенный на рис. 1.18,6 график иллюстрирует снижение среднего времени цикла микропроцессора в зависимости от соотношения числа «коротких» и «длинных» микроопераций (5К и 5ДЛ) при использовании к и / групп микрокоманд разной длительности (к > /).
рах обычно строится на основе либо сдвигающего регистра, либо счетчика с дешифратором (SRGjCT), закон выдачи CLK зашивается в PLA.
Для оценки выигрыша в быстродействии процессора от введения «плавающего» цикла определим среднее значение времени цикла для системы, которая исполняет за какой-то отрезок времени 30% микрокоманд с tc < t|, 20% с tc < t2 и 50% с tc ty При использовании фиксированного цикла tc > max {t\, г2, £з}> при плавающем цикле Г* = 0,3rt + 0,2r2 + 0,5t3. Для t\ — 200 нс, t2 = 150 нс и г3 = 100 нс
Временная диаграмма работы SGN, иллюстрирующая пуск, останов и перезапуск, приведена на рис. 1.18, в.
1.10. Назначение и организация БИС запоминающих устройств
Наибольший удельный вес по числу микросхем и суммарной их стоимости в современных мини- и микроЭВМ имеет система памяти, в несколько раз превосходящая соответствующие показатели модуля процессора. Универсальные мини-и микроЭВМ имеют резидентную память
39
объемом от 32 до 256К слов. Наряду с этим используется внешняя память на магнитных дисках и лентах, а также динамические ЗУ, работающие на эффекте цилиндрических магнитных доменов ЦМД. В микроЭВМ специального назна-
поминающих устройств по назначению, режиму работы, технологии и способу занесения информации приведена на рис. 1.19, а.
ОЗУ статического типа получили наибольшее распространение в системах па-
Статические (RAM)
Динами че — Масочные
ские(НАМР)
ПЗУ
Однократно электрически программируемые (PROM)
Репрограммируемые (RPR0M)
Биполярные Униполярные
Биполярные Униполярные Биполярные Униполярные
Эл. запись и стирание
Эл. запись, УФ-стирание
S3
S3
к?
е?
R?
се
чения используется резидентная память объемом от 4 до 64К слов.
Классификация БИС ЗУ. Основная элементная база систем резидентной памяти современных мини- и микроЭВМ — БИС запоминающих устройств. По режиму занесения информации БИС делятся на оперативные (ОЗУ/КЛМ) и постоянные (ПЗУ/КОМ), по режиму работы — на статические (RAM) и динамические (RAMD), по технологии изготовления — на биполярные и униполярные (МОП). Классификация БИС за-
мяти машин специального назначения, так как обладают большим быстродействием и надежностью. Системы памяти универсальных мини- и микроЭВМ строятся, как правило, с использованием БИС ОЗУ динамического типа, обладающих большей степенью интеграции.
Блоки постоянной памяти микроЭВМ специального назначения строятся с использованием ПЗУ масочного типа, информация в которые заносится в процессе производства БИС. На этапах отладки матобеспечения или при малой тиражно-
40
сти систем используются БИС электрически программируемых (ППЗУ/РКОМ) или прожигаемых ПЗУ, а также репро-граммируемых (РПЗУ/RPROM) с электрической записью и стиранием или с электрической записью и стиранием данных ультрафиолетом (УФ). Основные параметры наиболее характерных представителей БИС ЗУ различных классов приведены в табл. 1.10.
Организация БИС ЗУ. Обобщенная структурная схема БИС ОЗУ приведена на рис. 1.19,6, в ее состав входят:
дешифратор адреса строки DCS; дешифратор адреса столбца DCK; накопитель информации М; устройство управления CU;
буфер данных BD.
В современных БИС ЗУ используется двухкоординатная система выборки, при которой /^-разрядный адрес ячейки представляется совокупностью s-разрядного адреса строки и /с-разрядного адреса столбца (m = s + /с), на пересечении которых лежит выбираемая ячейка. Использование двухкоординатной адресации резко сокращает число и длину адресных шин на кристалле БИС, а также позволяет выбрать более удачную геометрию кристалла, приближающуюся к квадрату. Так, например, для БИС емкостью в 16К ячеек (mi = 14) при однокоординатной системе адресации требуется 214= 16384 адресных шин, что делает кристалл технически неисполнимым. При двухкоординатной системе адресации и s = к = 7 число адресных шин равно 2 7 + 2 7 = 256, что вполне приемлемо.
Структура ячейки КМОП ОЗУ при двухкоординатной системе адресации приведена на рис. 1.19, в. Ячейка выбирается при подаче на входы s, и kj напряжений высокого потенциала. При записи единицы на вход DH подается высокий потенциал, а на шину DL— низкий; при записи нуля — наоборот. Считывание информации осуществляется подачей низкого потенциала на шину RD (CS, RW = 01), при этом данные поступают на шины DH, Dl. В статическом режиме ячейка практически не потребляет энергии.
В настоящее время наибольшее распространение получают БИС-памяти с организацией 1К х 4, 2К х 8, 4К х 1, 4К х 4, 16К х 1, 16К х 4, 64К х 1, 64К х 8,
256К х 1, 256К х 8 бит, а также БИС-памяти, непосредственно сопрягаемые с интерфейсом организацией 1К х 16, 4К х 16 бит. Использование одно- и многоразрядных БИС ЗУ предоставляет ряд взаимных преимуществ, например при наличии памяти емкостью 16К бит для построения блока памяти емкостью 2К х х 16 наиболее удобно использовать БИС с организацией 2К х 8, а при емкости блока 16К х 16 — БИС с организацией 16К х 1, так как они создадут при этом наименьшую нагрузку на шину данных.
Организация блоков памяти микроЭВМ. Структурная схема блока емкостью 4К 16-разрядных слов, подключаемого к общей шине по ОСТ 11.305.903 — 80, приведена на рис. 1.19, г. В его состав входят: набор БИС накопителя с организацией 4К х 1 (RAM); набор БИС магистральных приемопередатчиков (MBF); контроллер блока ЗУ (MCU); устройство контроля работы накопителя (CHU); времязадающие элементы циклов чтения/записи данных (Rl, R2, Cl, С2).
В функции MCU входит сопряжение внутренней временной диаграммы работы блока памяти с диаграммой работы общей шины, выдача на основе внешних управляющих сигналов (SYNC, DIN, DO-UT, WTBT) стробов выборки и чтения/ записи (CS, RWO, RW1), а также сигналов управления передачей данных (IN, OUT, STB). Распознавание адреса блока производится MCU на основе сравнения кода в адресном цикле, пересылаемого по шинам AD (15 — 13), с кодом, установленным на входах ADR (15 — 13).
Магистральные приемопередатчики согласуют нагрузочную способность общей шины и внутренних шин адреса и данных A, D блока ЗУ, а также сохраняют в течение цикла обращения адрес слова внутри блока в регистре RG, стробируемом по записи сигналом STB = = SYNC. По окончании цикла обмена MCU на основе сигналов XRD и XWR, определяющих длительность циклов чтения и записи, выдает в общую шину сигнал RPLY.
Объем оборудования контроля накопителя зависит от требуемой достоверности его работы. Наибольшее распространение получили контроль накопителя по четности и использование кода Хэммин-
41
й Таблица 1.10. Основные параметры БИС ЗУ различного типа
Тип памяти Технология Обозначение БИС Организация, бит Время цикла, нс Цикл регенерации, мкм Мощность потребления, мВ • А Напряжение питания, В Сопряжение с ТТЛ Тип корпуса
И2Л, ТТЛШ ЭСЛ К541РУ2 К541РУЗ 1К х 4 16К х 1 140 120 - 500 1000 + 5,0 + 2107.18-1 239.24-1
ОЗУ статического типа КМОП К537РУЗ К537РУЗ 4К х 1 2К х 8 350 530 - 110/2,8* 150/5,1* + 5,0 2107.18-1 239.24-1
л-МОП К1809РУ1 1К х 16*** - - - + 5,0 + -
ОЗУ динамического типа л-МОП К565РУ5 К565РУ6 64К х 1 16К х 1 250/22 150/22 + 5,0 + 2103.16-5 2103.16-2
Масочные ПЗУ ТТЛШ л-МОП К555РЕ4 К1809РЕ1 2К х 8 4К х 8*** ПО - 850 500 + 5,0 + 5,0 + + 239.24-2
Прожигаемые ПЗУ ТТЛ, И2л ТТЛШ л-МОП К541РТ2 К556РТ7 К565РТ1 2К х 8 2К х 8 1К х 4 100 80 750 - 770 900 500 + 5,0 + + 5,0; -5,0; + 12,0 + + + 405.24-2 405.24-2 2104.22-3
ЭПЗУ р-МОП К1601Р1 К558РР1 1К х 4 256 х 8 2000 5000 5000***** 150 200 + 5,0; -12,0 Rk 405.24-2
ЭПЗУ со стиранием У О * Мощность потреблю * * RK — сопряжение с * ** БИС содержат бло] * *** Время цикла опред< ♦♦*** Время хранения ин< ЛИЗ МОП гния в динами1 ТТЛ через кол к сопряжения ( елено протокои формации — в К583РФ2 К573РФ4 ческом режиме. лекторный резист» г общей шиной гк 1ом обмена по ин часах. 2К х 8 8К х 8 ор выхода с С > ОСТ 11.305.9 терфейсу. 450 Ж. ЮЗ-80. 15000***** 10000***** 500 570 + 5,0 + 2106.24-5 2106.28-8
га. Для побайтного контроля четности необходимо использование двух дополнительных разрядов памяти и двух микросхем К155ИП2. Использование кодов Хэмминга позволяет не только контроли- ( ровать, но и исправлять ошибки одинарной или двойной кратности, для чего требует пяти-шести дополнительных разрядов и использование БИС-контроллера кодов Хэмминга. При наличии неисправленной ошибки CHU выдает сигнал ER, что блокирует выдачу сигнала RPLY и приводит к прерыванию процессора.
Реализация контроллера ЗУ на схемах малой и средней степени интеграции требует 40 — 50 корпусов ИС, поэтому в настоящее время широко применяются БИС МСИ. Их примерами могут служить К588ВГ2, К584ВГ2. В качестве БИС MBF могут использоваться К584ВВ1, К588ВА1, К588ИР1 и др. Примером контроллера кодов Хэмминга может служить БИС К555ВЖ1 [6].
Структура БИС ЗУ со встроенным интерфейсом. Показана на рис. 1.20, а на примере микросхемы К1809РУ1 [11]. В состав БИС входят:
блок сопряжения с интерфейсом (MCI/);
регистры адреса и данных (KGX, KGD);
накопитель (RAM);
блок задания адреса микросхемы (ADRU);
схема контроля накопителя (CHU).
Интересной особенностью БИС К1809РУ 1 является использование программируемого ADRU, занесение адреса БИС в который производится записью кода при обращении по фиксированному адресу FFF0. При этом же устанавливается разряд, позволяющий блокировать запись данных в накопитель, что позволяет использовать БИС в режиме функционального ПЗУ. Так как разряды накопителя ОЗУ равноценны, то допускается взаимная перестановка определенных битов шины адреса / данных (в частности, младших десяти разрядов). Благодаря этому адрес FFF0 может восприниматься различными БИС ОЗУ как адрес FFF1, FFF2, ... и т. д., что обеспечивает возможность подключения нескольких БИС ОЗУ к одной общей шине. Для коррекции ошибок, возникающих при записи данных
в накопитель, в БИС К1809РУ 1 используется метод инверсии записи, требующий при побайтном контроле использования двух дополнительных разрядов.
Другим примером БИС со встроенным интерфейсом может служить масочное ПЗУ К1809РЕ1, в котором адрес БИС в общей шине заносится в ADRU на этапе изготовления, а для исправления ошибок при чтении применяется код Хэмминга.
Методы повышения надежности работы блоков памяти. Задача обеспечения требуемой надежности полупроводниковой памяти решается не только применением более надежных запоминающих и логических микросхем, но и совершенствованием старых и поиском новых методов введения избыточности, обеспечивающей как увеличение выхода годных изделий при производстве, так и улучшение характеристик надежности при последующей эксплуатации ЗУ на БИС.
Для повышения надежности полупроводниковых накопителей в настоящее время наиболее эффективно используются методы динамической аппаратурной избыточности, простейшим из которых является метод, основанный на использовании контроля информации по четности. Применение контроля по четности, обнаруживающего любую ошибку с нечетной кратностью, основывается на предположении, что одновременно может отказать не более одного разряда в каждой группе проверки на четность. С увеличением числа неисправных разрядов обнаруживающая способность метода значительно падает. Увеличить обнаруживающие способности метода можно путем разбиения слова на группы с проверкой четности каждой из них. Следует отметить, что увеличение числа контрольных разрядов при этом повышает вероятность появления ошибки в этих разрядах, в результате чего может появиться сигнал ошибки в правильно работающем ЗУ. Другим недостатком этого метода является невозможность коррекции ошибок.
В последнее время для контроля ЗУ на БИС все шире применяются методы, основанные на использовании корректирующих кодов, среди которых важнейшим является код Хэмминга, который позволяет получать наиболее опти-
43
DO D1 D2 D3 D4 D5 DO D7 DO D9 DIO Dll D12 D13 D14 D15
кх X X X X X X X X
ко X X X X X X X X
KI X X X X X X X X
К2 X X X X X X X X
КЗ X X X X X X X X
К4 X X X X X X X X
00 01 02 03 04 05 06 07 08 09 10 11 12 13 14 15
HO KO KI DO K2 Dl D2 KJ D3 D4 D5 DO D7
10 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
K4 DO DO DIO Dll D12 D13 D14 D15
00 01 02 03 04 05 06 07 08 09 10 11 12 13 14 15
HO KX KO K1 DO Dl D2
16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
КЗ D3 D4 D5 D6 D7
32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47
K4 DO D9 DIO Dll D12.
48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63
D13 D14 D15
a)
мальные структуры корректирующих устройств и минимизировать приращение цикла обращения к памяти.
В общем случае построение кодов Хэмминга производится с помощью порождающей матрицы, содержащей к строк и г столбцов [23], где к — число разрядов в слове данных, г — число контрольных битов. При практической реализации процедура нахождения контрольных разрядов сводится к суммированию по модулю 2 определенных разрядов слова/данных. Для получения г контрольных битов нужно составить столько же независимых сумм по модулю два и расположить их на номерах позиций кодовой комбинации, равных 21, где i — номер проверочного разряда. При декодировании с исправлением ошибок получается r-разрядное число S — синдром, содержащий информацию о местонахождении ошибочного бита.
Возможно построение кодов Хэмминга с разным минимальным кодовым расстоянием, различающихся возможностями обнаружения и исправления ошибок. Код с минимальным расстоянием (d — 3) является самым простым и имеет минимальные возможности обнаружения ошибок: он позволяет однозначно локализовать любую однократную ошибку.
Контрольные биты формируются как сумма по модулю два от битов данных, обозначенных на рис. 1.20,6 (для 16-раз-рядного слова данных). При чтении контрольные биты, записанные в память, сравниваются с вновь образуемыми контрольными битами, образуя синдром. Если ошибок нет, то код синдрома равен нулю, в противном случае он указывает место ошибки, как это следует из рис. 1.20, в.
Недостатком кода Хэмминга с d = 3 является то, что он не может обнаружить ошибки с кратностью два и более. Получаемый в случае возникновения многократной ошибки синдром совпадает с одним из синдромов, образующихся при появлении однократной ошибки. В результате многократные ошибки автоматически «исправляются» и получается кодовое слово, не совпадающее с требуемым. Указанного недостатка лишен код Хэмминга с минимальным расстоянием d = 4, получаемый из кода с d = 3
добавлением еще одного контрольного разряда, представляющего собой результат суммирования по модулю два всех разрядов кодового слова (КХ на рис. 1.20,6). Модифицированный таким образом код Хэмминга позволяет кроме локализации однократной ошибки обнаруживать ошибки кратности два, три и выше (но нечетные). Синдром модифицированного кода Хэмминга указывает место ошибки, как это следует из рис. 1.20, г. Структура устройства, производящего выработку контрольных битов, синдрома, поиск и коррекцию ошибок [7], приведена на рис. 1.20, д.
Методы, основанные на использовании контроля по четности или корректирующих кодов, позволяют обнаруживать и исправлять ошибки, возникающие по вине как отказов запоминающих элементов, так и их сбоев.
Для обнаружения и исправления ошибок в статических оперативных ЗУ может применяться метод двойного инвертирования, позволяющий обнаруживать и исправлять ошибки любой кратности, возникающие по вине отказов элементов памяти, и требующий одного контрольного разряда на слово. При методе двойного инвертирования данные одновременно записываются в ЗУ и в регистр, причем контрольный бит в памяти имеет нулевое значение. Записанное слово сразу же читается и сравнивается с содержимым регистра. Если коды совпадают, то цикл записи заканчивается. Если в ячейке памяти имеется отказавший разряд и коды при сравнении не совпадают, то производится инвертирование содержимого регистра, помечается контрольный бит и эта информация записывается в память. При чтении проверяется контрольный бит и, если он помечен, данные инвертируются.
Пример. Требуется записать 10110010.
Ячейка памяти Контрольный бит Регистр 10010010 0 10110010
Сравнением устанавливаем несовпадение кодов, инвертируем содержимое регистра, помечаем контрольный бит:
10010010 1 01001101
Проинвертированное слово данных записывается в память:
01001101 1
При чтении слово данных инвертируется: 10110010
45
Данный метод имеет ряд существенных недостатков:
1) невозможность обнаружения и исправления ошибок, вызванных сбоями элементов памяти в процессе хранения информации;
2) при исправлении ошибки возможно внесение другой ошибки, если в этой же ячейке памяти есть неисправный запоминающий элемент, логическое состояние которого совпадает со значением записываемого в него бита;
3) значительное увеличение времени записи, так как кроме времени контроля требуются лишние обращения к накопителю.
В силу указанных недостатков метод двойного инвертирования малоэффективен для контроля памяти, однако в сочетании с другими методами он может оказаться весьма полезным и значительно повысить корректирующие возможности последних. Например, можно применять метод обнаружения и йсправления ошибок, основанный на сочетании контроля по четности и двойного инвертирования. В этом случае ошибки, обнаруженные путем проверки информации на четность, исправляются применением метода двойного инвертирования. Очень эффективно использование для обнаружения и коррекции ошибок комбинированного метода, основанного на сочетании модифицированного кода Хэмминга с d — 4 и двойного инвертирования. Данный метод позволяет исправлять имеющие значительную вероятность появления двойные ошибки, вызванные отказом запоминающего элемента и происшедшим по тому же адресу сбоем. Ошибка, вызванная отказом элемента памяти, исправляется двойным инвертированием, а ошибка, вызванная сбоем, — кодом Хэмминга. Этот метод позволяет также корректировать ошибки и более высокой кратности, если только одна из них обусловлена сбоем запоминающего элемента.
В некоторых случаях эффективным может оказаться использование для контроля накопителя и других корректирующих кодов, например векторного или кода Файра.
Контроль накопителя может снизить интенсивность сбоя систем в целом на 1 — 3 порядка.
46
1.11. Основы организации и применения базовых кристаллов БИС
Широкое распространение, наряду с традиционным подходом к проектированию БИС, в настоящее время получило использование базовых кристаллов для изготовления мелко- и среднесерийных по-лузаказных БИС. Основным преимуществом этой концепции является резкое сокращение сроков и стоимости разработки кристаллов за счет использования типовых матричных основ, настраиваемых на реализацию определенных схем путем нанесения одного или двух верхних слоев металлизации. При этом в два-три раза сокращаются сроки разработки, упрощается процесс испытания статических и динамических параметров, в ряде случаев вообще исключаются климатические и радиационные испытания БИС. Важным преимуществом полуза-казных приборов является простота использования средств автоматизации проектирования, что объясняется высокой степенью регулярности кристаллов полу-заказных БИС.
Недостатками базовых кристаллов являются большой расход кремния и ухудшение некоторых технических параметров, таких, как быстродействие и потребление энергии, что связано с реализацией БИС на основе ограниченной библиотеки базовых компонентов при фиксированном ряде ограниченных типоразмеров матриц. Это отрицательно сказывается на стоимости при большой тиражности производства схем.
Организация базовых кристаллов показана на рис. 1.21, а. В состав матрицы входят: контактные площадки 1 для разварки кристалла в корпусе; набор входных и выходных элементов сопряжения 2; основные базовые ячейки, из которых формируется заказанная схема 3.
По типу используемого набора и организации ячеек все базовые кристаллы можно разделить на четыре класса: не-скоммутированные логические матрицы (НЛМ); программируемые вентильные матрицы (ПВМ); программируемые логические матрицы (ПЛМ); комбинированные вентильные матрицы (КВМ).
По типу представления данных базовые кристаллы делятся на цифровые, аналоговые и цифроаналоговые схемы.
Для производства базовых кристаллов в настоящее время в основном используются технологические базисы ТТЛШ, МТТЛШ, И2Л, ЭСЛ и КМОП. Известны
входы-выходы и т. д.), а также внутренние ячейки (например, элементы три И — НЕ). Зашивка в НВМ схемы сводится к соединению между собой ячеек матрицы. Примером использования НВМ могут служить БИС К1801ВП1 с номерами прошивок 033, 034, 035, на которых
кристаллы, построенные по и-МОП-тех-нологии. Ячейки нескоммутированных логических матриц (рис. 1.21,6) проиллюстрируем на примере базового кристалла фирмы «Ферранти» (Ferrunti LTD Inc). В состав ячейки входят четыре транзистора, четыре резистора номиналом по 2 кОм, четыре — по 8 кОм, два диода. На основе однотипных ячеек возможно построение цифровых элементов в базисах РТЛ, ДТЛ, ТТЛ и ЭСЛ, а также аналоговых или цифроаналоговых схем. Обычно схемы, собранные на основе НЛМ, по уровню сложности соответствуют СИС.
Вентильные матрицы представляют собой нескоммутированные поля логических ячеек. В состав библиотеки компонентов НВМ (рис. 1.21, в) могут входить разные типы входных и выходных каскадов (с гистерезисом или обычный вход, выход с ТРС, с ОК, двунаправленные
в комплекте К1801 реализованы интерфейсные схемы.
Программируемые логические матрицы позволяют реализовать на своей основе более узкий класс устройств, представляющих, как правило, комбинационные схемы или автоматы без памяти. Примером ПЛМ может служить БИС К556РТ1, структура которой показана на рис. 1.21, г. Логические функции, реализуемые этой ПЛМ, представляются в дизъюнктивной нормальной форме [4]:
Bl = А1 л ЛЗ л Л5 л ЛЮ л Л15 v
v Л2 а ЛЗ а Л4 а Л8...
... v Л6 л Л7 а Л16;
В2 = Л1 а Л2 а ЛЗ а Л4 а Л5 v Л15;
В8 = Л4 л Л8 а ЛЮ а ЛИ у у Л7 а Л12 а Л13 а Л14,
47
при этом общее число конъюнкций для данной матрицы не должно превышать 48.
Информация в ПЛМ в общем случае может заноситься на этапе изготовления с помощью фотошаблона или путем электрического программирования перемычек.
Комбинированные вентильные матрицы сочетают в себе возможности НЛМ, ПВМ и ПЛМ. В состав базовой библиотеки элементов входят ячейки не-скоммутированных компонентов (транзисторы, диоды, резисторы), что позволяет собирать из них логические элементы с нестандартными характеристиками, ячейки обычных НВМ и укрупненные функциональные компоненты, такие, как регистры, триггеры, ПЛМ, АЛУ, матрицу ПЗУ или ОЗУ. Проектирование БИС на КВМ более дорогое, чем на ПВМ, но позволяет достигать лучшего качества кристаллов. Таким образом, КВМ являются промежуточным классом между ПВМ и заказными БИС. Использование КВМ характерно при проектировании малотиражных СБИС, таких, как процессоры цифровой обработки сигналов.
Характерными примерами КВМ могут служить изделия фирмы «Нейшнл Се-микондактор» (National Semiconductor Corp., США), включающие восемь блоков ППЗУ емкостью 32 х 5 бит каждый, или
КМОП-матрица фирмы «Хитачи» (Hitachi, Япония), включающая 12000 вентилей и ЮК бит памяти.
Использование укрупненных функциональных элементов базовой библиотеки КВМ позволяет сократить разрыв в площади одинаковых функциональных компонентов и быстродействии заказных БИС и ПВМ за счет перехода к их разработке от уровня нескоммутированных вентилей на уровень дискретных компонентов. При этом достигается более высокое быстродействие и одновременно сокращается площадь укрупненных элементов базовой библиотеки. В наиболее смелых прогнозах говорят о реализации контроллеров на КВМ, включающих в качестве компонента стандартные микропроцессоры.
Приведенная на рис. 1.21, д зависимость стоимости С с учетом затрат на разработку в пересчете на одну БИС от тиражности выпуска микросхем N для СИС, БИС и базовых кристаллов (БК) иллюстрирует экономические аспекты выбора способа реализации схемы. Как следует из рисунка, при повышении тиражности до 50—100 тыс. изделий использование базовых кристаллов становится дороже разработки заказных БИС.
В табл. 1.11 приведены значения основных параметров широко распространенных за рубежом семейств вентильных
Таблица 1.11. Основные параметры нескоммутированных вентильных матриц
Фирма-изготовитель Обозначение Технология Число вентилей, шт. Тип вентиля Число буферов Задерж-ка вентиля, нс Мощность потребления вентиля, мВ • А
/ О 10
«Фудзитсу» МВ 14000 208 — — 28 6,5 1,8
(Fujitsu LTD, Япо- МВ 15000 мттлш 512 ЗИ-НЕ 64 48 — 1,8 2,3
ния) МВ 17000 2108 — — 112 1,0 0,65
NEC Corp. (Япо- ц РВ6301Х 300 56 28 0,5 5,4 •
ния) ц РВ6310Х ЭСЛ 1200 4И-НЕ 88 48 — 0,7 1,9
ц РВ6320Х 2000 » 108 48 0,7 1,9
«Тошиба» (Toshiba TC15GOO8P 880 74
Corp., Япония) TC15G014P 1400 92
TC15G022P КМОП 2200 2И-НЕ — — 114 2,5 0,05
TC15GO32P 3200 138
TC15G060P 6000 186
Примечание. / — входные, О — выходные, IO — двунаправленные буферы.
48
матриц. Их анализ позволяет сделать вывод о широких перспективах применения ПВМ в составе универсальных и специализированных систем различного назначения.
1.12. Расчет надежностных характеристик микропроцессоров и микроЭВМ
В настоящее время достигнут уровень надежности БИС, характеризующийся интенсивностью отказов не более (10~6 4- 10~8) ч-1. Создаваемые микропроцессорные системы имеют время наработки на отказ в среднем около 30—100 тыс. ч при вероятности их безотказной работы около 95%. В связи с резким повышением надежности переход к элементной базе БИС привел к пересмотру методов обеспечения дальнейшего улучшения качества микропроцессорных систем, которое затрагивает как элементы БИС, так и архитектуру микроЭВМ.
Анализ надежностных характеристик БИС. Надежность БИС характеризуется в основном параметрическими отказами, обусловленными протеканием различных физико-химических процессов деградации в работающих микросхемах [1]. Для целенаправленного проведения работ по повышению надежности используются ускоренные методы оценки параметрической надежности БИС [8]. В последнее время широкое распространение получило использование ЭВМ для прогнозирования результатов испытаний БИС. При этом синтезируется модель деградации распределений параметров — критериев годности (ПКГ) с использованием экспериментальных либо теоретических пред
ставлений о дрейфе ПКГ, а затем имитируются процессы надежностных испытаний большого числа БИС.
Для получения информации о характере и скорости дрейфа ПКГ проводятся надежностные испытания небольшой (40 — 50 шт.) партии БИС при номинальной электрической нагрузке и повышенной температуре (около 400 К). Длительность испытаний составляет 5 — 10 тыс. ч с контролем ПКГ через каждые 100 ч. В качестве примера в табл. 1.12 приведены ПКГ для БИС К583ХЛ1, оценки их средних значений хср и среднеквадратические отклонения а в момент начала испытаний [8]. В результате испытаний устанавливается зависимость аппроксимации средних значений ПКГ по времени. Для большинства БИС она имеет вид: х = а + bt.
Методом наименьших квадратов определяется оценка коэффициентов (а, Ь) и их среднеквадратических отклонений (сга, приведенных в табл. 1.13. Таким образом, статистический анализ экспериментальных надежностных испытаний позволяет установить характер и скорость дрейфа ПКГ.
На основе полученных зависимостей производится статистическое имитационное моделирование надежностных испытаний на ЭВМ, где с помощью генератора случайных чисел и в соответствии с заданными параметрами а, Ь, <за, <зь осуществляется генерация значения скорости дрейфа vg для испытуемой БИС. Затем на основании известного начального распределения ПКГ генерируется выборка объемом п значений и рассчитывается время отказа. Из совокупности значений и времени отказов всех ПКГ выбираются наименьшие, которые принимаются
Таблица 1.12. Параметры — критерии годности БИС К583ХЛ1
Параметр —критерий годности Предельное допустимое значение иср о
Напряжение блокировки антизвонных диодов uD. в -1,5 0,900 0,0267
Напряжение выхода низкого уровня U0L, В 0,4 0,297 0,0109
Напряжение инжектора U^c, В > 1 1,53 0,071
Входной ток высокого уровня 7/т/, мкА 200 102,1 22,4
Выходной ток высокого уровня 1он, мкА < 450 294,7 53,4
Входной пробивной ток высокого уровня 11НВ, мкА 400 294,6 53,5
49
Таблица 1.13. Оценка величин а, Ь, <за, &ь Для БИС К583ХЛ1
ПКГ a b
Ud 0,8983 4,781 • 10-3 4,328-Ю-3 3,516-10“4
Col 1,1307 3.217-10-3 5,438-Ю-3 2,713-Ю-4
Ugc 1,522 -6,271-10-3 1,637-Ю-3 1,71-Ю-3
Uih 100,1 2,117 0,1213 0,1937
Сон 297,4 2,214 0,3764 0,2135
Iihb 296,2 2,383 0,3681 0,2238
Таблица 1.14. Значения надежностных характеристик по ПКГ и БИС
ПКГ Время наработки на отказ при 95 %-ном ресурсе, тыс. ч Интенсивность отказов , Ч 1
?в *0 ^В
UD 72,3 80,7 89,0 6,9-Ю-7 6,2-Ю-7 5,6 Ю-7
Col 63,2 77,3 91,4 8,0 - Ю-7 6,5-Ю-7 5,5- Ю-7
Cgc 64,0 67,9 71,8 7,8 - Ю-7 7,4-Ю-7 6,0 - Ю-7
Jih 26,0 32,4 38,4 1,9 - Ю-6 1,5-Ю-6 1,3-10-6
Ioh 36,7 46,7 56,7 1,4- Ю-6 1,1 • Ю-6 8,9-Ю-7
Iihb 14,8 18,8 22,8 3,4-Ю-6 2,7-Ю-6 2,2- Ю-6
БИС 14,8 18,8 22,8 3,4-Ю-6 2,7- Ю~6 2,2-Ю-6
Примечание. Здесь /н, Хн — нижние, Zo, Хо — точечные, ZB, Хв — верхние доверительные границы параметров t и X.
равными времени отказа БИС. Расчет повторяется для заданного числа m-приборов.
Для БИС К583ХЛ1 при т = 100 расчет занимает 40 мин машинного времени ЭВМ ЕС-1022. Проведенные тестовые расчеты указывают на хорошую сходимость оценок при таком объеме выборки. В результате расчета вероятности безотказной работы — Р (t) и интенсивности отказов — А, (г) для каждого ПКГ определяются параметры, улучшение которых приведет к получению заданной надежности БИС. Например, для БИС К583ХЛ1 в табл. 1.14 приведены значения 95%-но-го ресурса (показателя, характеризующего предельную работоспособность БИС и равного времени, в течение которого остаются работоспособными еще 95 % испытуемых схем) и соответствующих им интенсивностей отказов по каждому ПКГ и всей БИС в целом. Для БИС К583ХЛ1 установлено, что для увеличения 95%-но-го ресурса по параметрическим отказам на 10 тыс. ч необходимо увеличение тех
нологического запаса ПКГ по 11НВ на 25 мкА.
Оценка надежностных параметров микроЭВМ. Интенсивность отказов компонентов любого блока может быть определена так [13]:
Хк= f хд, i = 1
где Q — число элементов i-ro типа в блоке; X, — интенсивность их отказов; тп — общее число элементов.
Переход на элементную базу микропроцессоров связан с использованием магистрально-модульной архитектуры, при которой к общей шине подключаются блоки памяти, процессора и внешние устройства (рис. 1.22, а). Исходя из предположения, что общая надежность системы определяется интенсивностью отказов самого ненадежного блока, разработчик должен оценить параметры всех модулей, подключенных к общей шине, а затем предпринять меры для улучше
50
ния показателей худших подсистем, если заданный уровень надежности не достигнут.
Переход к элементной базе БИС привел к резкому сокращению числа микросхем, входящих в состав функциональных
Для оценки надежностных параметров наиболее часто используется вероятность исправной работы для t= 10000 ч.
Одним из распространенных путей повышения надежности вычислительных систем является троирование процессоров
бит
блоков, что привело к возрастанию вклада дискретных компонентов, таких как резисторы и конденсаторы, в суммарную интенсивность их отказов [18]. Поэтому естественным требованием с точки зрения надежности является замена дискретных компонентов резистивными и конденсаторными матрицами, что в ряде случаев позволяет снизить суммарную интенсивность отказов элементов блока на 30-50%.
Исходя из предположения, что интенсивность отказов пайки, монтажа печатной платы и других элементов составляет половину интенсивности отказов находящихся на ней элементов (к = 0,5), можно рассчитать время наработки на отказ платы с размещенным на ней функциональным блоком из выражения
тбл = 1/(1+/с)А* = 1Дбл,
где Хбл = (1 + = l,5Xfc.
Вероятность исправной работы блока за время t может быть оценена так:
Рбл = е-Хб-"'.
с мажорированием результата по дисциплине голосования «два из трех» (рис. 1.22,6). Вероятность безотказной работы троированного процессора TPU может быть оценена по выражению
Ptpu = 1 — [Qpu(t) + Gmg(0] = 2Р ри (t) — — Рри (0 + Pmg (0 — h
где QPU (г) = 1 — PPU (t) — вероятность отказа одного процессора; QmgW^I-— PMG (г) — вероятность отказа мажоритарного элемента MGU.
Элементной базой для организации мажоритарных элементов могут служить специальные БИС магистральных приемопередатчиков, такие, например, как К583КП1. При этом сложность мажоритарного элемента соизмерима со сложностью процессора, а задержка, которую он вносит, может снижать быстродействие системы на 50 — 200%. Условием достижения заданного повышения надежности системы при троировании процессора является следующее:
51
Ртри (0 NPРи (г), где N — заданное повышение надежности.
Это накладывает ограничение на соотношение надежности процессора и мажоритарного элемента:
Pmg(i) — 2)PPU(t) + Ppu(t) -I- 1 (при этом достижимое повышение надежности N 2 — Рри (г).
Например, для процессора с Ppu(t) = = 0,85 при t = 10000 ч условием сохранения надежности при троировании (У = 1) является PMG (t) = 0,87 или *kMG = О,85ХРС/. Достижимое повышение надежности [^mg(0=1] пРи этом составляет N = = 1,15.
Использование троирования может и снизить надежность процессора, например, для рассмотренного выше случая при Pmg(i) — Ppu(t) = 0,85 (XMG = )^ри), t — = 10000 ч в результате троирования достигается надежность РТри (0 = 0,82, меньшая надежности одного процессора.
Как и в процессорах, источниками отказов в микроЭВМ являются все устройства, подключенные к общей шине, при этом наиболее интенсивными являются блоки памяти, на которые приходится от 50 до 95% всех используемых в системе микросхем. Особенно большой интенсивностью сбоев отличаются БИС ОЗУ динамического типа (RAMD), надежностные параметры которых приведены в табл. 1.15. Зависимость надежности
Таблица 1.15. Интенсивность сбоев БИС динамических ОЗУ
Информационная емкость БИС RAMD, бит Случайные сбои, % на 1000 ч работы Постоянные сбои, % на 1000 ч работы
1К 0,001 0,0001
4К 0,02 0,002
16К 0J 0,011
64К 0,5 0,016
блоков памяти, построенных на БИС RAMD и ROM различной емкости, от их объема приведена на рис. 1.22, в (сплошные линии). При использовании БИС с емкостью 16К бит блок объемом более 16К шестнадцатиразрядных слов становится источником отказов, по интенсивности соизмеримым с процессо
52
ром; блоки же памяти RAMD вообще невозможно применять без специальных мер повышения их надежности.
Одним из способов повышения надежности работы систем памяти является использование кода Хэмминга для коррекции считываемых данных. Обобщенная схема блока ОЗУ с контролем накопителя в коде Хэмминга приведена на рис. 1.22, г. Для исправления однократных ошибок в «-разрядных словах необходимо использовать m = log2 п -I- 1 контрольных битов. Для п = 16 «1 = 5, при этом исправляются все ошибки одиночной кратности ER1, обнаруживаются все ошибки двойной кратности ER2. На рис. 1.22, в штриховыми линиями показана надежность работы накопителей блоков памяти при использовании кода Хэмминга с иг = 5. В настоящее время известно много отечественных и зарубежных БИС для контроля работы накопителей в кодах Хэмминга, их примерами могут служить БИС Л«12960, Л«12961 фирмы AMD Inc. (США), а также К555ВЖ1 [6, 7].
1.13. Методика комплексного сравнения параметров микропроцессоров
Комплексная сравнительная оценка качества микропроцессоров должна осуществляться по совокупности основных технико-экономических характеристик. В зависимости от конкретного назначения и области применения МП из общей совокупности характеристик при этом должны выделяться некоторые основные параметры. В общем виде задачу сравнительного анализа параметров МПК можно определить как вычисление значения функционала:
Е. = WitiVikiPjSiC:-,
llh lPl 1 1 Р&СУ где i — условный номер сравниваемого МПК; t(, yh кь pb sit
Cje[O,l] — пороговые коэффициенты, учитывающие соответствие МПК требованиям системы по производительности, диапазону рабочих температур, стойкости к факторам спецвоздействий, приемки заказчика, потреблению энергии, стоимости и габаритным размерам; И- — производительность МПК при ре
шении заданного системой класса задач; Pf— потребление энергии системы; S, — габаритные размеры системы (обычно объем в дм3); Cf— стоимость системы, построенной на i-м МП К.
Так как в настоящее время характерен магистрально-модульный принцип построения микропроцессорных систем, то соответствующие параметры должны определяться сначала для различных функциональных блоков, а затем приводиться к параметрам всей системы. При этом, естественно, допускается использование различной элементной фазы для реализации периферийных блоков и системы памяти с учетом в £, их особенностей. При расчете производительности необходимо учитывать время передачи данных по общей шине и время обращения к УВВ и памяти, иначе оценки будут необъективными.
Наибольшую сложность представляет вычисление критерия оценки производительности. При решении конкретной задачи производительность может быть определена временем ее завершения. Причем, чем оно меньше, тем производительность выше. Существенные различия систем команд ЭВМ приводят к тому, что для решения одной и той же задачи разные машины выполняют разное число команд. Например, для расчета значения у = ах + /?, микроЭВМ, имеющей команду умножения, потребуется две операции (МиЦ ADD), а микроЭВМ, не имеющей такой команды, потребуется 30 — 40 операций при реализации умножения подпрограммой. Если определим производительность как число коротких операций в секунду, то возможно получение ложной оценки, при которой машина, решившая задачу за большее время с использованием коротких операций, исполнила большее число команд в единицу времени.
Поэтому более-менее точное определение производительности может быть произведено пробным программированием поставленных задач на различных машинах и определением времени решения задачи. Это очень трудоемкий путь и не всегда приемлемый на практике. Для определения соотношения производительности различных систем чаще всего используются специальные тестовые про
граммы (Бенч-Марковские тесты), с помощью которых можно получить представление о соответствии архитектуры процессов различным смесям операций в программах.
Самое первое представление можно составить по определению производительности системы (млн. оп./с)
N
Z tA
п = 1
где N — число используемых операций в программах; tn — время выполнения и-й команды, мкс; 5П — частота появления и-й команды в заданной смеси, %.
Для упрощения расчетов все операции можно разделить на два класса,: короткие и длинные. При этом:
100%
“Ь ^дл^дл
4- 5ДЛ = 100 %.
W? =
Зависимость производительности системы от смеси операций в решаемых программах показана на рис. 1.23. В работе [5] показано, что при расчете Й**
Область ориенти-робочного применения системь!,я МПК1 /Ш2 шз
1007.
Щмлн.оп /с
Щтах ^2 max WjHiax^rntri Wfmi7i=Wjniin
6д,,7. 0^ 20 W S0_80 100 ioo да То ад То h
Рис. 1.23
использование в качестве короткой операции сложения со средней сложностью вычисления адресации, а в качестве длинной — умножения качественно не искажает картины и может использоваться при самых грубых оценках.
Пороговый коэффициент
со( =
0 при Wi<KW;
1 при Wi^KW,
где W— заданная производительность; К — коэффициент запаса, определяющий возможные модернизации системы.
Значения энергетических, габаритных и стоимостных показателей определяют
53
ся в виде суммы частных показателей для различных функциональных блоков:
м м
т=1 т=1
М cf= £ СТ> т= 1
где т — условный номер функционального блока; М — число блоков в системе.
Пороговые коэффициенты рассчитываются по методике:
f 0 при Pt> Р; f 0 при Sf>5;
Р; = \ S; = <
[ 1 при Р^Р; [ 1 при
J 0 при Ci > С ;
Cl | 1 при Ci^C;
где Р, S, С — заданные требования на потребляемую мощность, габаритные размеры и цену системы.
По аналогичной методике вычисляются пороговые коэффициенты tf, yf, * kt.
Использование мультипликативного оценочного функционала позволяет в большей мере выделять преимущества и недостатки различных комплектов, избавляет от необходимости определения коэффициентов важности различных параметров и упрощает сравнение.
1.14. Организация систем управления на основе микроЭВМ
Автоматизированные системы управления технологическими процессами (АСУТП), построенные с использованием микроЭВМ, включают в себя пять основных семантических подсистем: систему преобразования и ввода информации с датчиков; систему обработки информации; систему внешней памяти большой емкости; систему преобразования и вывода управляющей информации в исполнительные механизмы; систему связи с оператором-технологом.
Обобщенная логическая структура АСУТП приведена на рис. 1.24, а [10]. В состав системы преобразования и ввода информации с датчиков входят: аналоговый мультиплексор (AMUX); преобразователь аналог — цифра (ADC); мультиплексор цифровых сигналов (MUX); набор регистров (RG); устройство управле
54
ния (С 17). К общей шине микроЭВМ подсистема ввода обычно подключается через устройства программируемого интерфейса (PIU), такие как КР58ОВВ55 или контроллеры прямого доступа к памяти. Взаимодействие с процессором в экстраординарных случаях осуществляется через контроллер прерываний (INTU),
Наиболее высокими метрологическими характеристиками обладают ADC компенсационного интегрирования, использующие в качестве интегратора операционный усилитель с емкостной обратной связью (рис. 1.24,6). Формирование периодов интегрирования (г;) и «разынте-грирования» (tR) осуществляется нуль-ор-ганом СМР путем коммутации через устройство управления (С U) ключей, подающих на вход усилителя преобразуемое (Uf) и эталонное (UA) напряжения. Цифровой код формируется в счетчике СТ, стробируемом от генератора CLG, время «разынтегрирования» которого пропорционально времени интегрирования, а следовательно, и значению входного сигнала.
В состав системы преобразования и вывода управляющей информации в исполнительные механизмы входят: цифроаналоговый преобразователь (D А С); демулыгиплексор аналоговых сигналов (ADMUX); набор регистров (RG) для хранения цифровых сигналов управления; устройство управления (С 17). К общей шине микроЭВМ подсистема вывода обычно подключается через устройство программируемого интерфейса (POU).
Принцип работы классического DAC поясним на примере преобразователя с одним эталонным источником напряжения и весовой резисторной схемой (рис. 1.24, в). На управляющие входы аналоговых ключей (KI,..., Кп) подается цифровой код (D1, ..., Dn). Благодаря тому что номиналы резисторов (К/,..., Rn) подобраны по закону Rm = 2п ~ mR, на выходе DAC на резисторе Ro формируется выходное напряжение (Uo), соответствующее входному цифровому коду.
Источниками погрешности DAC являются: нестабильность источника эталонного напряжения UA; отклонения сопротивлений резисторов R1, ..., Rn от номинальных значений; остаточные параметры переключателей напряжения /
(KI,..., Kn). В связи с этим на выходе DAC (рис. 1.24, г) формируется ступенчатое напряжение 1, которое можно аппроксимировать непрерывным 2, отличное от точного значения, соответствующего цифровому коду 3. Размах напряже-
вления микроЭВМ АСУТП обычно используются подпрограммы градуировки показаний датчиков и подпрограммы компенсации ошибок управляющих воздействий, приводящие их к «идеальным» характеристикам.
Аналоговые, цифровые Цифровые,аналоговые сигналы 4 датчики управление исполнительными механизмами
Рис. 1.24
ния на выходе DAC Al/=l/omax — -l/omin всегда уже диапазона О — UA на погрешность сдвига максимального уровня (A max) сверху и погрешность сдвига нулевого уровня (AUomin) снизу, а также отличается от линейной характеристики 4 на погрешность нелинейности Av.
Аналогично DAC аналого-цифровые преобразователи обладают также погрешностями и нелинейностью характеристик, поэтому при обработке показаний датчиков и выработке сигналов упра-
Обычно объект управления через аналоговые датчики (HD), аналого-цифровые преобразователи, цифроаналоговые преобразователи и исполнительные механизмы (М) образует с микропроцессором замкнутую систему управления (рис. 1.24, Э), в которой погрешности преобразований систем ввода и вывода при нахождении в допустимых пределах могут не вносить существенного вклада в точность операций, так как система является следящей и независимо от них приходит в устойчивое состояние. При выходе по
55
грешностей за допустимые пределы может наблюдаться самовозбуждение системы, при котором она выходит из состояния устойчивого равновесия.
Организация математического обеспечения систем управления показана на рис. 1.25, а. Все программы делятся на общесистемные и прикладные. Организацию
Прерывание от УВВ
Технологический цикл
Прием кадроВ данных
ТрадуироВка показаний датчиков, предварительная обработка информации
Индикация признака неисправности
Решение задач управления системой
Выдача управляющих
Воздействий
Обработка запросов УВВ Возврат В точку прерывания
Г*ОстаноВ
Перезапуск таймероВ
...
Рис. 1.25
В настоящее время отечественной промышленностью освоен выпуск интегральных схем DAC и ADC, а также контроллеров систем ввода-вывода и преобразования информации, к числу которых относятся, например, БИС К588ВН1, К588ВН2.
вычислительного процесса ведет программа-диспетчер. обеспечивающая взаимодействие всех компонентов программного обеспечения. В зависимости от исполнения и назначения АСУТП состав системных программ может сильно изменяться. Так, например, в цеховых АСУТП
56
могут вообще отсутствовать трансляторы, компоновщики рабочих программ и прочие сервисные средства, не используемые при обычной эксплуатации отлаженных систем.
Организацию рабочего цикла управляющей микроЭВМ в составе АСУТП поясняет рис. 1.25, б. Рассмотрим наиболее характерные задачи управления станков с ЧПУ [14].
Движение по окружности с постоянной результирующей скоростью. Математическое ожидание входных функций определяется по выражениям:
тхн — R cos cot ; тун = К sin cof, где R — радиус вращения; co = s/R — угловая скорость.
Структурная схема системы управления трехкоординатным станком с ЧПУ приведена на рис. 1.26. С установленных
Движение привода по прямой с постоянной скоростью. Математическое ожидание входной функции по осям:
тхн — st cos a; my// = srcosp;
mZH — st cos у, где m - результирующая подача; t — время передвижения; а, р, у — углы, образуемые прямой с осями координат.
Движение с постоянным ускорением (разгон или замедление) в плоскости. Математическое ожидание входных функций:
тХн = 0,5atcosa; тУн = 0,5atsina, где а — ускорение.
При движении по трем осям координат выражения для определения тХн> mYH> mzH записываются аналогично приведенным выше.
на нем датчиков в систему управления поступают показания, характеризующие местоположение привода, скорость и направление его движения. По характеристикам (обычно представленным в табличной форме) микроЭВМ решает подобные приведенным выше уравнения и на основе полученных результатов выдает в станок управляющие коды, определяющие скорость и направление движения приводов. Таким образом, замыкается контур следящей системы, управляющей промышленным оборудованием. В табл. 1.16 приведены характеристики типовых программ систем ЧПУ [14].
Распространенной задачей систем управления является распознавание обра-
Таблица 1.16. Объемы памяти программ ЧПУ
Название программ Объем памяти, К байт
ОЗУ ВЗУ на НМЛ
Программа-диспетчер Служебные программы Специализированные циклы Управляющая программа Справочная информация Минимальный резерв памяти 0,4 0,8 0,2 2,5 0,1 60 5 30 3,5
зов, необходимое при организации автоматических производств с использованием промышленных роботов [26]. Эта задача решается спектральным анализом сигналов посредством быстрого преобразования Фурье (БПФ). Для решения задач спектрального анализа на пространствах большой размерности выгодно использовать специальные БИС, такие как К1813ВЕ1, или микросхемы серии К1815, представляющие собой специализированные микропроцессоры с ориентированной на БПФ архитектурой, или микросхемы умножителей и сумматоров, такие, как К1802ВР1,..., К1802ВР6,
К1802ИМ1.
1.15. Устойчивость работы БИС к влиянию внешних факторов
При выборе микропроцессорных комплектов БИС необходимо изучить устойчивость их работы в условиях предполагаемого применения. Наибольшее влияние на работоспособность микросхем оказывают температура и спецвоздей-ствия. Рассмотрим особенности технологии БИС в плане устойчивости к влиянию внешних факторов.
Влияние температуры на работоспособность БИС. В настоящее время большинство комплектов микропроцессорных БИС, выполненных по ТТЛШ, И2 Л, n-МОП и КМОП-технологии, отвечают требованиям применения в диапазоне рабочих температур от — 60 до + 125 °C. Несколько худшей устойчивостью к воз
действию температур отличается ЭСЛ-логйка, обеспечивающая для микропроцессорных БИС диапазон рабочих температур от — 10 до + 70 °C.
В крайних точках рабочего диапазона наблюдается деградация параметров биполярных и МОП-транзисторов и, прежде всего, рост обратных токов р—и-пе-реходов и токов утечки, уменьшение коэффициента усиления и крутизны характеристики транзисторов, что ухудшает статические и динамические параметры БИС.
Пока энергия, необходимая для переключения элемента, будет превышать тепловую энергию носителей заряда, рост интеграции БИС не будет вызывать особых затруднений в сохранении достигнутого ранее для технологии диапазона рабочих температур. При совершенствовании технологий и уменьшении энергии переключения ниже этого барьера тепловой шум будет ограничивать значение верхних допустимых температур работы СБИС. -Поэтому из биполярных технологий следует выделить И2Л как наиболее перспективную для создания СБИС. Среди МОП-технологий наиболее перспективной является комплементарная благодаря принципиально более высокой помехоустойчивости и меньшему рассеянию тепловой энергии КМОП-вентилей и всей БИС, в которой выделение теплоты происходит только переключающимися элементами.
Влияцие спецвоздействий на работоспособность БИС. Основными факторами спецвоздействий, влияющими на работоспособность БИС, являются [24]: облучение у-квантами; жесткие рентгеновские лучи; мягкие рентгеновские лучи; электромагнитные импульсы (ЭМИ); бомбардировка протонами, нейтронами и другими тяжелыми частицами; облучение а-ча-стицами.
Облучение у-квантами приводит к возникновению «фототока», который может стать причиной запирания и пробоя МОП и биполярных транзисторов. Для биполярных приборов фототок возрастает по мере увеличения коэффициента усиления (вторичный фототок) и изменяет динамические характеристики прибора во время облучения и в течение последующего выключения.
58
После окончания облучения у-кванта-ми в микросхемах наблюдаются пострадиационные эффекты: образование объемного заряда в диэлектрике и уменьшение подвижности основных носителей заряда области канала. Восстановление первоначальных значений порогового напряжения и крутизны происходит за
а)
делах: 106- 108 рад для ТТЛШ БИС; 105 - 107 рад для И2Л БИС; 105 -108 рад для ЭСЛ БИС; 103- 105 рад для КМОП БИС; 102 — 103 рад для n-МОП и р-МОП БИС.
Облучение рентгеновскими лучами по интенсивности делится на жесткое — ЖР (энергия свыше 10 кэВ) и мягкое — МР
Рис. 1.27
время от нескольких секунд (для биполярной технологии) до нескольких месяцев (для МОП-приборов). При больших дозах БИС могут не восстановиться полностью даже после применения специальных отжигов. Изменение основных параметров транзисторов при облучении у-квантами иллюстрируется рис. 1.27. К числу основных параметров относятся: ДС/Т—относительное изменение порогового напряжения (Д1/т = | l/T | — | UT0|, где UT, ^то — напряжения до и после облучения); /т—ток утечки транзистора (исток-сток для и-канального, коллектор-эмиттер для биполярного); pi/p2 — изменение крутизны характеристики транзистора, где Pi—исходное состояние; Р2— после воздействия; R — сопротивление межслойных контактов БИС.
В настоящее время достигнут уровень стойкости к облучению у-квантами в пре-
(энергия от 1 до 10 кэВ). Облучение ЖР вызывает термомеханический удар, распространяющийся через материал с высоким атомным номером (медь, золото, алюминий), используемый для разварки кристалла в корпусе и в самом корпусе. Облучение МР (и конечно ЖР) вызывает разрушение золота или эвтектики на его основе, используемых для крепления кристалла. Воздействию эффектов от облучения рентгеновскими лучами подвержены все БИС независимо от технологии. Защита от облучения должна проводиться с помощью экранов на системном уровне.
Электромагнитные импульсы вызывают высоковольтные помехи в проводниках, присоединенных к приборам, а также наводки на внутренние цепи БИС. Наибольшей устойчивостью к ЭМИ обладают ТТЛШ и И2Л БИС,
59
в которых имеются токоограничительные резисторы в цепи Ucc — GND, входящие в состав каждого из вентилей. Меньшая устойчивость к ЭМИ-технологии ЭСЛ связана с большей чувствительностью ее к изменению напряжения питания и логических уровней входных сигналов. Для обеспечения стойкости к ЭМИ для МОП-технологий необходимо введение в цепь питания токоограничительных сопротивлений и повышение напряжения питания для их эффективной работы.
Для всех технологий необходимо применение специальных мер (введение экранов и т. д.) борьбы с ЭМИ на системном уровне. Следует отметить принципиально меньшую стойкость к ЭМИ по сравнению со схемами малой степени интеграции любых БИС, что связано с меньшей толщиной используемых пленок.
Бомбардировка тяжелыми частицами приводит к нарушениям кристаллической решетки кремния и вследствие этого сильнее воздействует на биполярные приборы, в которых процессы протекания и переключения тока носят объемный характер, и слабее на МОП-транзисторы, в которых эти процессы протекают вблизи поверхности раздела полупроводник — диэлектрик.
Облучение а-частицами обычно не рассматривается из-за малой длины их пробега в материалах микросхем. Однако для СБИС (особенно ОЗУ динамического типа) их влияние может выйти на первый план. Особенно подвержены влиянию ос-частиц элементы, работающие с малым перепадом логических уровней (и-МОП и И2Л-технологии).
Связь архитектуры БИС и стойкости их к факторам спецвоздействий. Существует косвенная связь архитектуры и спецстойкости БИС, обеспечивающаяся связью архитектуры и технологии производства микросхем. Например, для восьмиразрядных однокристальных процессоров необходима степень интеграции 5 — 6 тыс. вентилей, для 16-раз-рядных — 10—15 тыс. вентилей, для 32-разрядных — около 100 — 200 тыс. транзисторов. При этом чаще всего используется и-МОП-технология, не обеспечивающая стойкости БИС к факторам внешних воздействий. Для построения секционного микропрограммируемого
60
процессора необходима степень интеграции в 1 — 2 тыс. вентилей, что позволяет реализовать их на основе биполярной технологии.
Изучение перспектив развития технологии производства СБИС указывает на возможность достижения стойкости до 107 —109 рад для КМОП и инжекционных схем со степенью интеграции в 100 — 200 тыс. транзисторов. Что же касается использования структур «кремний на сапфире», обещавших, как казалось ранее, высокую степень интеграции, быстродействие и радиационную стойкость, то следует отметить пониженный в последнее время интерес к ним из-за некоторых технологических трудностей [25, 27].
1.16. Система маркировки интегральных схем
По принятой в СССР системе обозначений маркировка ИС должна состоять из пяти элементов: 1) идентификатора типа корпуса (одна буква); 2) указателя группы элемента (одна цифра); 3) серии элемента (две-три цифры); 4) указателя функционального назначения ИС (две буквы); 5) номера ИС в серии по определенному функциональному признаку (одна-две цифры).
С целью определения подтипа элемента для таких БИС, как, например, ПЗУ, ПЛМ, определяющего дополнительные признаки, через черточку за обозначением может следовать индекс (до четырех цифр), обозначающий, например, номер прошивки.
Перед идентификатором типа корпуса может стоять буква К, обозначающая, что микросхема ориентирована на применение в аппаратуре коммерческого назначения, или буква О — признак опытной партии ИС. Отсутствие букв К или О перед идентификатором — признак наличия приемки заказчика.
Кодировка идентификаторов типа корпуса приведена ниже: Р — пластмассовый корпус с вертикальным расположением выводов (ВРВ); М — керамический, металлокерамический или металлостеклянный корпус с ВРВ; Е — металлополи-мерный корпус с ВРВ; А — пластмассовый планарный корпус; И — металлокерамический планарный корпус (то же
отсутствие буквы после К); Б — бескор-пусное исполнение ИС; Н — металлокерамический планарный микрокорпус; отсутствие обозначения — металлокерамический безвыводной микрокорпус.
Указатель группы элементов классифицирует ИС на полупроводниковые (1,
5, 6, 7), гибридные (2, 4, 8) и прочие (3), причем цифрой 7 обозначаются полупроводниковые бескорпусные ИС.
Функциональное назначение определяет тип ИС, согласно принятым в табл. 1.17 обозначениям [1].
Таблица 1.17. Классификация ИС по функциональному назначению
Обозначение Подгруппа и вид ИС Обозначение Подгруппа и вид ИС
АА АГ АР АП АФ БМ БР БП ВА ВБ ВВ ВГ BE ВЖ ВИ ВК ВМ ВН ВП ВР ВС ВТ ВУ ВФ вх гг гл гм гп ГС ГФ ДА ди дп ДС Дф Формирователи Адресных напряжений и токов Импульсов прямоугольной формы Разрядных напряжений и токов Прочие Импульсов специальной формы Схемы задержки Пассивные Активные Прочие Схемы вычислительных устройств Сопряжения с магистралью Синхронизации Ввода/вывода (интерфейсные) Контроллеры МикроЭВМ Специализированные схемы Времязадающие схемы Комбинированные устройства Микропроцессоры Контроллеры прерываний Прочие Функциональные расширители Секционные микропроцессоры Контроллеры памяти Схемы микропрограммного управления Функциональные преобразователи Микрокалькуляторы Генераторы Прямоугольных сигналов Линейно изменяющихся сигналов Шума Прочие Гармонических сигналов Сигналов специальной формы Детекторы Амплитудные Импульсные Прочие Частотные Фазовые ЕВ ЕК ЕМ ЕН ЕП ЕС ЕТ ЕУ ИА ИВ ид ИЕ ИК ИЛ ИМ ИП ИР КН КП КТ ЛА ЛБ лд ЛЕ ЛИ ЛК ЛЛ ЛМ ЛН лп ЛР ЛС Схемы вторичных источников питания Выпрямители Стабилизаторы напряжения им- пульсные Преобразователи Стабилизаторы напряжения не- прерывные Прочие Схемы источников вторичного питания Стабилизаторы тока Схемы управления импульсными стабилизаторами напряжения Схемы арифметических и дискретных устройств Арифметико-логические устройства Шифраторы Дешифраторы Счетчики Комбинированные П олусумматоры Сумматоры Прочие Регистры Коммутаторы и ключи Напряжения Прочие Тока Логические элементы Схема И — НЕ Схема И — HE/ИЛИ — НЕ Расширители Схема ИЛИ-НЕ Схема И Схема И - ИЛИ - НЕ/И - ИЛИ Схема ИЛИ Схема ИЛИ — НЕ/ИЛИ Схема НЕ Прочие Схема И - ИЛИ - НЕ Схема И — ИЛИ
61
Продолжение табл. 1.17
Обозначение Подгруппа и вид ИС Обозначение Подгруппа и вид ИС
МА МИ МП МС МФ нд НЕ НК НП HP НТ НФ ПА ПВ пд ПЕ ПК ПЛ ПМ ПН ПП ПР ПС ПУ пц РА РВ РЕ РМ РП РР РТ РУ РФ РЦ СА СВ * Уср Модуляторы Амплитудные Импульсные Прочие Частотные Фазовые Набор элементов Диодов Конденсаторов Комбинированные Прочие Резисторов Функциональных элементов Преобразователи Цифроаналоговые Аналого-цифровые Длительности Умножители частоты аналоговые Делители частоты аналоговые Синтезаторы частоты Мощности Напряжения Прочие Код - код Частоты Уровня Делители частоты цифровые Схемы запоминающих устройств Ассоциативные Постоянные (ПЗУ) ПЗУ (масочные) со схемами управления Оперативные (ОЗУ) Прочие ПЗУ с многократным программированием ПЗУ с однократным программированием ОЗУ со схемами управления ПЗУ со стиранием ультрафиолетом ЗУ на цилиндрических магнитных доменах Схемы управления Амплитудные По времени иители напряжения или мощности (в том СП сс СФ ТВ тд тк тл тм тп ТР тт УВ* уд УЕ УИ* УК УЛ УМ УН* УП УР* УС* УТ* ФВ ФЕ ФН ФП ФР ХА хк хл хм хн XT ЦЛ цм ЦП числе мал Прочие Частотные Фазовые Триггеры Типа JK (универсальные) Динамические Комбинированные (типа DTRST и др.) Шмитта Типа D (с задержкой) Прочие Типа RS (с раздельным запуском) Типа Т (счетные) Усилители Высокой частоты Операционные Повторители Импульсных сигналов Широкополосные Считывания и воспроизведения Индикации Низкой частоты Прочие Промежуточной частоты Дифференциальные Постояннфго тока Фильтры Верхних частот Полосовые Нижних частот Прочие Режекторные Многофункциональные схемы Аналоговые Комбинированные Цифровые Цифровые матрицы, в том числе программируемые Аналоговые матричные Комбинированные аналого-цифровые и прочие Ф оточу ветвите льные схемы с зарядовой связью Линейные Матричные Прочие ошумящие).
62
Ниже приведены примеры маркировки ИС:
КМ155ЛА1
t Условный номер разработки ИС Логический элемент ИЛИ -НЕ
------Номер серии
--------Полупроводниковая ИС
---------Тип корпуса
-----------Микросхема коммерческого назначения 133ИП4-
I----Условный номер разработки ИС
------Схема арифметическая (прочее)
--------Номер серии
---------Полупроводниковая ИС
-----------Металлокерамический планарный корпус
КР1801ВП1-035
I ~I—— Номер прошивки НВМ
*— Условный номер разработки ИС
---Вычислительное устройство (прочее)
------Номер серии
--------Полупроводниковая ИС
---------Пластмассовый корпус с ВРВ
-----------Микросхема коммерческого назначения 0588ВУ2 - 0005
| Т-— Номер прошивки ПЛМ
*-----Условный номер разработки ИС
--------Схема микропрограммного управления --------Номер серии
---------Полупроводниковая ИС
-----------Опытный образец
Список литературы к гл. 1
1. Аналоговые и цифровые интегральные микросхемы: Справочное пособие/С. В. Якубовский, Н. А. Барканов, Л. И. Ниссельсон и др.; Под ред. С. В. Якубовского, 2-е изд., перераб. и доп. М.: Радио и связь, 1984. 432 с.
2. Алексенко А. Г., Галицын А. А., Иванников А. Д. Проектирование радиоэлектронной аппаратуры на микропроцессорах. Программирование, типовые решения, методы отладки. М.: Радио и связь, 1984. 272 с.
3. Белоус А. И., Горовой В. В., Дворников О. В. Применение БИС КА1808ВВ1 в радиотехнических устройствах // Электрон, пром-сть. 1985. № 2. С. 13-16.
4. Березенко А. И., Корогин Л. Н., Назарьян А. Р. Микропроцессорные комплекты повышенного быстродействия. М.: Радио и связь, 1981. 168 с.
5. Болдырев В. П., Смолов В. Б., Хвощ С. Т. Сравнительный анализ комплектов секционных микропроцессоров // Экспресс-информ. БелНИИНТИ. Минск, 1981. 14 с.
6. Борисов В. С., Горемыкин В. В., Никулин В. С. Микросхема обнаружения и исправления ошибок
в ЗУ // Электрон, пром-сть. 1983. № 4. С. 21 —23.
7. Варлинский Н. Н., Хвощ С. Т., Борисов В. С. Принципы организации и применения схем обнаружения и исправления ошибок в памяти микроЭВМ // Автоматика и вычислит, техника. 1983. № 3. С. 40-46.
8. Горовой В. В., Сахащик А. Г., Хвощ С. Т. Анализ параметрической надежности БИС с использованием ЭВМ // УСиМ. 1983. № 5. С. 18 — 20.
9. Интегральные микросхемы: Справочник/ В. Б. Т а р а б р и н, Л. Ф. Л у н и н, Ю. Н. Смирнов и др.; Под ред. Б. В. Тарабрина. М.: Радио и связь, 1984. 528 с.
10. Каган Б. М., Воителев А. И., Лукьянов Л. М. Системы связи УВМ с объектами управления в АСУ ТП/Под ред. Б. М. Кагана. М.: Сов. радио, 1978. 304 с.
11. Лашевский Р. А., Тенк Э. Э., Хорин В. С. Однокристальное статическое ОЗУ со встроенным интерфейсом // Микропроцессорные средства и системы. 1984. № 2. С. 85 — 87.
12. Майоров С. А., Крутовских С. А., Смирнов А. А. ЭВМ: Справочник по конструированию. М.: Сов. радио, 1975. 503 с.
13. Малые ЭВМ и их применение/Ю. А. Дедов, М. А. Островский, К. В. Песелев и др. Под ред. Б. Н. Наумова. М.: Статистика, 1980. 231 с.
14. Ратмиров В. А. Основы программного управления станками. М.: Машиностроение, 1978. 239 с.
15. Раттнер Д., Лэттин У. 32-разрядный микропроцессор с архитектурой, ориентированной на язык АДА // Электроника. 1981. № 4. С. 28 — 40.
16. Раттнер Д., Корнет М., Гофф Ф. Вычислительные модули в виде биполярных БИС — новая эра в проектировании цифровой аппаратуры // Электроника. 1976. № 10. С. 38—43.
17. Смолов В. Б., Хвощ С. Т., Кузьменко Н. Г. Принципы организации и применения микросхем группового ускоренного переноса // УСиМ. 1982. № 2. С. 16-21.
18. Смолов В. Б., Хвощ С. Т. Разработка специализированных микропроцессорных систем повышенной надежности // Автоматика и вычислит, техника. 1983. № 2. С. 52 — 56.
19. Уокерли Дж. Архитектура и программирование микроЭВМ. М.: Мир, 1984. Т 1. 486 с., Т. 2. 341 с.
20. Хвощ С. Т., Смолов В. Б., Белоус А. И. Инжекционные микропроцессоры в управлении промышленным оборудованием. Л.: Машиностроение, 1985. 181 с.
21. Хвощ С. Т., Суров С. В., Смолов В. Б. О синхронизации при построении микроЭВМ на микропроцессорных комплектах // Электрон, моделирование. 1983. № 6, С. 16 — 21.
22. Хвощ С. Т., Васильев А. Н., Кудрявцев В. А. Архитектура мультиплексных каналов последовательной передачи данных // Зарубеж. радиоэлектроника. 1984. № 12, С. 67-82.
23. Хетагуров А. Я., Руднев Ю. П. Повышение надежности цифровых устройств методами избыточного кодирования. М.: Энергия. 1974. 271 с.
24. Чернуха Б. Н., Шиллер В. А. Влияние температуры и радиации на параметры КМДП СБИС // Электрон, пром-сть. 1981. № 4. С. 54 — 57.
25. Шиллер В. А., Бобков В. А. Комплект КМДП БИС для специализированных 16-разрядных микровычислительных систем с унифицированным интерфейсом//Электрон, пром-сть. 1981. № 4. С. 32-36.
26. Экехауз Р., Моррис Л. Мини-ЭВМ: организация и программирование. М.: Финансы и статистика, 1983. 359 с.
27. Wilson Е. True liquid cooling of computers Ц National Comput Conf. Proc. Montval, N.; Y., 1980. P. 341 -348.
2
Микропроцессорный комплект
БИС К580
Микропроцессорный комплект БИС серии КР580 предназначен для создания широкого класса средств вычислительной техники и обработки информации. На основе комплекта строятся микроЭВМ контрольно-измерительных систем, микроЭВМ для управления технологическими процессами, контроллеры периферийных устройств, бытовых приборов и игровых автоматов. МПК КР58О выполнен по n-МОП технологии и по напряжениям логических уровней согласуется с ИС ТТЛ.
2.1. Состав комплекта
В состав базового комплекта серии КР580 входят следующие БИС [1, 6, 8, 10]:
8-зарядный параллельный центральный процессор КР580ИК80А;
программируемый последовательный интерфейс КР58ОИК51;
программируемый таймер
КР580ВИ53;
программируемый параллельный интерфейс КР580ВВ55;
Таблица 2.1. Основные параметры БИС базового комплекта КР580
Обозначение БИС Функциональное назначение Максимальная тактовая частота, МГц Потребляемая мощность, В А Напряжение питания, В Тип корпуса
КР580ИК80А Центральный процессор с фиксированной системой команд и параллельной обработкой 8-разрядных слов 2,5 < 1,25 12; 5; -5 2123.40-2
КР580ИК51 КР580ВИ53 КР580ВВ55 КР580ВТ57 КР580ВН59 Универсальный синхронно-асинхронный приемопередатчик для последовательных УВВ Программируемый таймер для формирования временных задержек Программируемое устройство для вво-да/вывода параллельной информации Программируемый контроллер прямого доступа к памяти для высокоскоростного обмена между памятью и периферией Программируемый контроллер прерываний от внешних устрйств 2,0 0,7 5 2121.28-5 2120.24-3 2123.40-2 2123.40-2 212.28-5
64
программируемый контроллер прямого доступа к памяти КР58ОВТ57;
программируемый контроллер прерываний КР580ВН59.
Эффективность систем обработки информации на основе МПК КР58О может быть увеличена за счет использования системных контроллеров КР580ВГ28 и КР580ВГ38; контроллеров периферийных устройств — клавиатуры и индикации КР580ВВ79, электронно-лучевой трубки КР580ВГ75; микросхем биполярного обрамления — буферных регистров КР580ИР82, КР58ОИР83, шинных формирователей КР580ВА86, КР580ВА87, тактовых генераторов КР580ГФ24. С комплектом совместим ряд микросхем серии К589, выполненных по ТТШЛ-техноло-гии. Основные технические параметры БИС МПК КР58О приведены в табл. 2.1.
Нагрузочная способность каждого выхода БИС достаточна для подключения одного входа ТТЛ схем (> 1,6 мА). Выходная емкость информационных и управляющих выводов БИС не более 100 пФ. Температурный диапазон работы от —10 до -1-70 °C.
2.2. Архитектура микропроцессора КР580ИК80А
Центральный процессорный элемент КР580ИК80А является функционально законченным однокристальным параллельным 8-разрядным микропроцессором с фиксированной системой команд. В микропроцессоре отсутствуют возможности
аппаратного наращивания разрядности обрабатываемых данных.
Структура микропроцессора КР580-ИК80А. Структурная схема микропроцессора приведена на рис. 2.1. В состав БИС входят: 8-разрядное арифметико-логическое устройство (ALU); регистр признаков (К5), фиксирующий признаки, вырабатываемые ALU в процессе выполнения команд; аккумулятор (Л); регистр аккумулятора (KGa); регистр временного хранения операндов (RGb); десятичный корректор (DAA), выполняющий перевод информации из двоичной в двоично-десятичную форму; регистр команд (IR), предназначенный для хранения первого байта команды, содержащего код операции; дешифратор команд (DCL/); блок регистров для приема, выдачи и хранения информации в процессе выполнения программ, содержащий программный счетчик (PC), указатель стека (5Р), регистр адреса (РСЛ), шесть регистров общего назначения (В, С, D, Е, Н, L) и вспомогательные регистры (РРи Z); схема управления и синхронизации (CL/), формирующая последовательности управляющих сигналов для работы ALU и блока регистров; 16-разрядный буферный регистр адреса (ВЛ); 8-разрядный буферный регистр данных (BD), двунаправленный мультиплексор (MUX) для обмена операндами и результатами операций между ALU и блоком регистров по внутренней шине данных.
Программный счетчик предназначен для хранения текущего адреса команды,
BD
3 С. Т. Хвощ и др.
65
который автоматически увеличивается в процессе выполнения команды на 1, 2 или 3 в зависимости от формата выполняемой команды.
Указатель стека содержит адрес вершины стека, а сам стек может использовать любую зону ОЗУ объемом до 64К байт или специальное ОЗУ, адресуемое сигналом STACK. Содержимое указателя стека уменьшается на 2, когда данные загружаются в стек, и увеличивается на 2, когда данные извлекаются из стека.
Микропроцессор имеет 16-разрядный трехстабильный канал адреса А (15 — 0), 8-разрядный двунаправленный трехстабильный канал данных D (7 — 0), четыре входных и шесть выходных выводов управления. МП обеспечивает адресацию внешней памяти объемом до 64К байт, а также адресацию 256 устройств ввода и 256 устройств вывода.
Назначения входных, выходных и управляющих сигналов МП приведены при описании выводов микросхемы в табл. 2.2 [1, 8].
Таблица 2.2. Описание выводов микросхемы
Обозначения выводов Номера контактов Назначение выводов
А(15 - 0) D(7 — 0) WR DBIN INTE INT HLDA HOLD WAIT READY SYNC CLK1 CLK2 RESET Cbc Ucc Ubs GND 25; 26; 27; 29; 30; 31; 32; 33; 34; 35; 1; 40; 37; 38; 39; 36 Ю; 9; 8; 7; 3; 4; 5; 6 18 17 16 14 21 13 24 23 19 22 15 12 28 20 11 2 Трехстабильная 16-разрядная шина адреса Двунаправленная трехстабильная 8-разрядная шина данных Выход сигнала «выдача» — напряжение /-уровня указывает на выдачу байта информации на шину D(7 — 0) для записи в ЗУ или УВВ Выход сигнала «прием» — напряжение Н-уровня указывает на прием с шины D(7 — 0) байта информации, выданного ЗУ или УВВ Выход сигнала «разрешение прерывания» Вход сигнала «запрос на прерывание» Выход сигнала «подтверждение захвата» — напряжение //-уровня указывает на перевод шин адреса и данных МП в высокоимпедансное состояние Вход сигнала «захват» — напряжение //-уровня указывает на запрос другими устройствами системы на управление шинами системы Выход сигнала «ожидание» — напряжение //-уровня указывает на состояние ожидания МП Вход сигнала «готовность» — напряжение //-уровня указывает на готовность данных на шине D(7 — 0) к вводу в МП или на готовность внешних устройств к приему информации, служит для синхронизации микропроцессора с ЗУ или УВВ Выход сигнала «синхро» — напряжение //-уровня идентифицирует начало каждого машинного цикла Вход фазы 1 Вход фазы 2 Вход установки 0 — установка счетчика команд в нуль, сброс триггеров разрешения прерывания и захвата шин Напряжение питания (+12 В) Напряжение питания ( + 5 В) Напряжение питания ( — 5 В) Напряжение питания (0 В)
Примечание. /-уровень — низкий уровень; //-уровень — высокий уровень.
66
Система команд микропроцессора КК580ИК80А. Данные в микропроцессоре представлены в виде 8-разрядных (однобайтовых) кодов. Для идентификации отдельных разрядов в байте они нумеруются от DO до D7 и считаются расположенными справа налево. При этом нулевой бит DO соответствует младшему разряду, a D7 — старшему разряду. Однобайтовый код может рассматриваться либо как положительное целое число с диапазоном значений от 0 до 255, либо как целое число со знаком в дополнительном коде с диапазоном значений от —128 до -I- 127. Для целых чисел можно использовать двухбайтное и многобайтное представления.
Форматы команд представлены на рис. 2.2, а — в и могут быть одно-, двух-или трехбайтными. Многобайтная команда должна размещаться в последовательно расположенных ячейках памяти, а в первом байте команды В1 всегда указывается код операции (КОП).
Для управления процессом выполнения программы используется слово-состояние программы, формат которого показан на рис. 2.2, г. Старший байт слова-состояния представляет содержимое аккумулятора, а младший — содержит флаги условий регистра признаков, определяемые результатом выполнения ариф
метических и логических операций. Установка флагов производится при выполнении следующих условий:
флаг знака S, если знаковый бит результата операции равен 1, иначе сбрасывается ;
флаг нуля Z, если результат операции равен 0, в противном случае сбрасывается;
флаг дополнительного переноса АС при наличии переноса из третьего разряда, иначе сбрасывается;
флаг четности Р, если результат содержит четное число единиц, иначе сбрасывается;
флаг переноса СУ при наличии переноса (при сложении) или заема (при вычитании) из старшего разряда результата, иначе сбрасывается.
В микропроцессоре используются пять способов адресации данных:
прямая — адрес М ячейки памяти, где расположен операнд, указывается во втором (младшая часть адреса) и в третьем (старшая часть адреса) байтах команды;
регистровая — в команде задается адрес оперативного регистра или пары регистров, где находится, соответственно, 8- или 16-битовый операнд;
регистровая косвенная — адрес
М ячейки памяти, где расположен операнд, определяется содержимым парного регистра, явно или неявно указанного в команде; при этом старший байт адреса находится в первом регистре пары, а младший — во втором;
непосредственная — операнд содержится в команде: для двухбайтовых команд — во втором байте, для трехбайтовых — во втором (младшая часть операнда) и в третьем (старшая часть операнда) байтах команды;
стековая — адрес ячейки памяти, содержащей операнд, находится в указателе стека.
Специфический способ адресации памяти используется в однобайтовой команде RST, применяемой при обработке прерывания для вызова одной из восьми подпрограмм обслуживания прерываний. Команды RST различаются по номеру N, задаваемому в трехбайтовом поле кода команды. В результате выполнения команды RSTN управление передается по
3*
67
адресу, определяемому восьмикратным увеличением N.
По функциональному признаку команды микропроцессора делятся на пять групп: 1) команды передачи данных из регистра в регистр или память и из памяти в регистр; 2) арифметические команды: сложения, вычитания, инкремента и декремента; 3) логические команды: И, ИЛИ, исключающее ИЛИ, сравнение, сдвиг, инвертирование; 4) команды передачи управления и обработки подпрограмм; 5) команды ввода/вывода и управления состоянием процессора.
Система команд МП содержит 78 команд, включающих 111 операций [3, 8]. Кодировка одиночных и парных адресов регистров микропроцессора, используемая при определении кодов команд, дана в табл. 2.3. Система команд микропроцессора описана в табл. 2.4.
Таблица 2.3. Кодировка адресов регистров БИС КР580ИК80А
Регистр R Код 55S или DDD Регистр R Код S’S'S’ или DDD Парный регистр RP Код RR
В ООО Н 100 В-С 00
С 001 L 101 D — E 01
D 010 М 110 H—L 10
Е 011 А 111 S—P 11
Основные временные параметры микропроцессора КР580ИК80А. Время выполнения команды МП зависит от типа команды и составляет от одного до пяти машинных циклов (М) [2, 4, 8]. Длительность машинного цикла может составлять от трех до пяти машинных тактов (Г,). Длительность машинного такта равна периоду тактовой частоты, задаваемой частотой фаз CLK1, CLK2 генератора тактов.
Операции, выполняемые МП в машинном цикле, определяются 8-разряд-ной информацией, характеризующей состояние внутренних узлов микропроцессора. Этот байт состояния называется также словом состояния процессора и выдается на шину данных МП в такте Т2 каждого машинного цикла. Байт состояния может использоваться для формирования управляющих сигналов обращения к ЗУ, УВВ, а также при организации раз
личных режимов работы микропроцессорной системы.
Для фиксации слова-состояния процессора можно использовать внешний 8-разрядный регистр. На рис. 2.3 приведе-
£^_П__П__п____
CLK2
SYNC | I
CLG
D(7-0)
SYNG
CLK1
Рис. 2.3
---INTA
STACK ША OUT Ml INP MEMR
на временная диаграмма и схема записи слова состояния в многорежимный буферный регистр К589ИР12. Запись осуществляется сигналом CLK1 в такте Т2 с использованием сигнала SYNC.
Наименование и назначение сигналов состояния, а также соответствующие им разряды шины данных МП указаны в табл. 2.5. Разновидности машинных циклов микропроцессора приведены в табл. 2.6. Цикл выборки команды MI является первым и обязательным машинным циклом всех команд МП.
Управление функционированием микропроцессорной системы на базе МП КР58ОИК8ОА осуществляется генерацией управляющих сигналов по двум шинам: по шине управления собственно МП (WR, DBIN, IN ТЕ, ...) в каждом такте работы микропроцессора Ti; 2) по шине данных путем генерации слова-состояния процессора (PSIV) в каждом машинном цикле М.
Диаграмма состояний МП при выполнении типового машинного цикла с внешними управляющими сигналами READY, HOLD, I NT и сигналом HLTA,
68
Таблица 2.4. Система команд МП КР580ИК80А
Мнемоника Описание команды Код команды Длина команды, байт Число тактов Флаги условий 5 Z AC Р CY
£>7 D6 D5 D4 D3 D2 D\ DO
MOV Rl, R2 Передача из регистра R2 в регистр R1 0 1 D D D S s s 1 5 _____
MOV М, R Передача из регистра в память 0 1 1 1 0 S s s 1 7 _____
MOV R, М Передача из памяти в регистр 0 1 D D D 1 1 0 1 7 _ _ _ _ _
MVI R Передача байта в регистр 0 0 D D D 1 1 0 2 7 _____
MVI М Передача байта в память 0 0 1 1 0 1 1 0 2 10 _____
LXl RP Загрузка парных регистров В —С, D — Е, H—L, SP 0 0 R R 0 0 0 1 3 10
LDAX RP Загрузка аккумулятора по адресу, указанному парой регистров В —С или D — E 0 0 R R 1 0 1 0 1 7
STAX RP Занесение содержимого аккумулятора по адресу, указанному парой регистров В—С или D — E 0 0 R R 0 0 1 0 1 7
LDA Загрузка аккумулятора по адресу, указанному в команде 0 0 1 1 1 0 1 0 3 13
STA Занесение содержимого аккумулятора по адресу, указанному в команде 0 0 1 1 0 0 1 0 3 13
LHLD Загрузка регистров L, Н из двух соседних ячеек, начиная с адреса, указанного в команде 0 0 1 0 1 0 1 0 3 16
SHLD Занесение содержимого регистров L, Н в две соседние ячейки, начиная с адреса, указанного в команде 0 0 1 0 0 0 1 0 3 16
XCHG Обмен данными между парами регистров H—L и D — E 1 1 1 0 1 0 1 1 1 4
XTHL Обмен данными между SP и H—L 1 1 1 0 0 0 1 1 1 18 _____
SPHL Занесение содержимого регистра Н— L в SP 1 1 1 1 1 0 0 1 1 5
PUSH RP Ввод содержимого регистров В—С, D — E или H—L в стек 1 1 R R 0 1 0 1 1 11
PUSH PSW Ввод PSW в стек 1 1 1 1 0 1 0 1 1 11 _____
69
Продожение табл. 2.4
Мнемоника Описание команды Код команды DI D6 D5 D4 D3 D2 D\ DO Длина команды, байт Число тактов Флаги условий 5 Z AC Р CY
POP RP Выдача данных из стека в регистры В — С, D — E, H—L 1 1 Л Л 0 0 0 1 1 10 _____
POP PSW Выдача данных из стека в аккумулятор и регистр признаков 11110 0 0 1 1 10 + + + + +
ADD R Сложение содержимого регистра и аккумулятора 1 0 0 0 0 5 5 5 1 4 + + + + +
ADC R То же, но с учетом переноса СУ 1 0 0 0 0 5 5 5 1 4 + + + + +
ADD M Сложение содержимого ячейки памяти и аккумулятора 1 0 0 0 0 1 10 1 7 + + + + +
ADC M То же, но с учетом переноса СУ 10 0 0 1110 1 7 + + + + +
ADI Сложение байта с содержимым аккумулятора 110 0 0 110 2 7 + + + + +
AC I Сложение байта с содержимым аккумулятора с учетом переноса СУ 110 0 1110 2 7 + + + + +
DAD RP Сложение содержимого пар регистров В —С, D — E, Н—Ц SP с содержимым пары H—L 0 0 R R 1 0 1 0 1 10
SUB R Вычитание содержимого регистра из содержимого аккумулятора 10 0 10 5 5 5 1 4 + + + + +
SBB R То же, но с заемом 10 0 1 15 5 5 1 4 + + + + +
SUB M Вычитание содержимого ячейки памяти из содержимого аккумулятора 10 0 10 110 1 7 + + + + +
SBB M То же, но с заемом 10 0 11110 1 7 + + + + +
SUI Вычитание байта из содержимого аккумулятора 110 10 110 2 7 + + + + +
SBI То же, но с учетом заема 110 11110 2 7 + + + + +
INR R Увеличение содержимого регистра на единицу 0 0 D D D 1 0 0 1 5 + + + +-
INR M Увеличение содержимого ячейки памяти на единицу 0 0 1 10 10 0 1 10 + + + + —
DCR R Уменьшение содержимого регистра на единицу Уменьшение со- 0 0 D D D 1 0 1 1 5 + + + +-
DCR M держимого ячейки памяти на единицу 0 0 1 10 10 1 1 10 + + + + -
70
Продолжение табл. 2.4
Мнемоника Описание команды D1 £>6 Код команды D5 D4 D3 D2 D\ DO Длина команды, байт Число тактов Флаги условий
5 Z АС Р СУ
INX RP Увеличение содержимого парных регистров В—С, D — E, H—L, SP на единицу 0 0 R R 0 0 1 1 1 5
DCX RP Уменьшение содержимого парных регистров В—С, D — Е, H—L, SP на единицу 0 0 R R 1 0 1 1 1 5
ANA R Поразрядное логическое умножение содержимого регистра и аккумулятора 1 0 10 0 5 5 5 1 4 + + 0 + 0
ANA М Поразрядное логическое умножение содержимого ячейки памяти и аккумулятора 1 0 10 0 1 1 0 1 7 + + 0 + 0
ANI Поразрядное логическое умножение содержимого аккумулятора и байта 1 1 10 0 1 1 0 2 7 + + 0 + 0
XRA R Поразрядное исключающее ИЛИ над содержимым регистра или аккумулятора 1 0 10 15 5 5 1 4 + + 0+0
XRA М Поразрядное исключающее ИЛИ над содержимым ячейки памяти и аккумулятора 1 0 10 11 1 0 1 7 + + 0+0
XRI Поразрядное исключающее ИЛИ над содержимым аккумулятора и байтом 1 1 10 11 1 0 2 7 + + о+о
ORA R Поразрядное логическое сложение содержимого регистра и аккумулятора 1 0 110 5 5 5 1 4 + + 0+0
ORA М Поразрядное логическое сложение содержимого ячейки памяти и аккумулятора 1 0 110 1 1 0 1 7 + + 0 + 0
ORI Поразрядное логическое сложение содержимого аккумулятора и байта 1 1 110 1 1 0 2 7 + + 0 + 0
CMP R Сравнение содержимого регистра и аккумулятора 1 0 111 5 5 5 1 4 + + + + +
СМР М Сравнение содержимого ячейки памяти и аккумулятора 1 0 1111 1 0 1 7 + + + + +
71
Продожение табл. 2.4
Мнемоника Описание команды Код команды DI D6 D5 D4 D3 D2 Pl DO Длина команды, байт Число тактов Флаги условий S Z AC Р CY
CPI Сравнение байта с содержимым аккумулятора 11111110 2 7 + + + + +
RLC Циклический сдвиг содержимого аккумулятора влево 0 0 0 0 0 1 1 1 1 4 - - - - +
RRC То же, но вправо 0 0 0 0 1 1 1 1 1 4
RAL Циклический сдвиг содержимого аккумулятора влево через перенос 0 0 0 1 0 1 1 1 1 4 - - - - +
RAR То же, но вправо 0 0 0 1 1 1 1 1 1 4 - - - - +
СМА Инвертирование аккумулятора 0 0 10 1111 1 4 _____
STC Установка флага переноса СУ в единицу 0 0 110 111 1 4 1
СМС Инвертирование флага переноса 0 0 111111 1 4 С
DAA Двоично-десятичная коррекция содержимого аккумулятора 0 0 1 0 0 1 11 1 4 + + + + +
JMP Безусловный переход 1 1 0 0 0 0 1 1 3 10
JC Переход при наличии переноса 110 110 10 3 10
JNC Переход при отсутствии переноса 110 10 0 10 3 10
JZ Переход при нуле 110 0 10 10 3 10 _____
JNZ » » отсутствии нуля 1 1 0 0 0 0 10 3 10
JP » » плюсе 11110 0 10 3 10 — — — — —
JM » » минусе 111110 10 3 10 _____
JPE » » четности 1110 10 10 3 10 _____
JPO » » нечетности 1 1 1 0 0 0 10 3 10 _____
PCHL Занесение в счетчик команд содержимого регистра H—L 1110 10 0 1 1 5
CALL Вызов подпрограммы 110 0 110 1 3 17 _____
СС То же, но при переносе 110 1110 0 3 11/17
CNC То же, но при отсутствии переноса 110 0 110 0 3 11/17
CZ Вызов подпрограммы при нуле 110 0 110 0 3 11/17
CNZ То же, но при отсутствии нуля 1 1 0 0 0 10 0 3 11/17
СР Вызов подпрограммы при плюсе 11110 10 0 3 11/17
СМ То же, но при минусе 1111110 0 3 11/17
СРЕ Вызов подпрограммы при четности 1110 110 0 3 11/17 _____
72
Окончание табл. 2.4
Мнемоника Описание команды Код команды Dl D6 D5 D4 D3 D2 D\ DO Длина команды, байт Число тактов Флаги условий S Z AC Р CY
СРО To же, но при нечетности 1110 0 10 0 3 11/17 _____
RET Возврат 1 1 0 0 1 0 0 1 1 10 _____
RC » при переносе 110 110 0 0 1 5/11 _____
RNC » » отсутствии переноса 1 1 0 1 0 0 0 0 1 5/П
RZ » » нуле 1 1 0 0 I 0 0 0 1 5/Н _____
RNZ » » отсутствии нуля 1 1 0 0 0 0 0 0 1 5/Н
RP » » плюсе 1 1 1 1 0 0 0 0 1 5/Н — — — — —
RM » » минусе 111110 0 0 1 5/И _____
RPE » » четности 1110 10 0 0 1 5/П — — — — —
RPO » » нечетности 1 1 1 0 0 0 0 0 1 5/Н _____
RST Повторный запуск 1 1 N N N 1 1 1 1 11 _____
IN Ввод 110 110 11 2 10 — — — — —
OUT Вывод 110 10 0 11 2 10 _____
El Разрешить прерывание 111110 11 1 4
DI Запретить прерывание 11110 0 11 1 4 _____
NOP Отсутствие операции 00000000 1 4
HLT Останов 0 1110 110 1 7
Примечания: 1. DDD, SSS — 3-разрядные поля в формате команды, адресующие один из регистров общего назначения или в качестве места назначения (£>), или в качестве источника операнда (S); 2. RR — 2-разрядное поле в формате команды, адресующее один из парных регистров; 3. PSW — слово-состояние программы, первый байт которого равен содержимому А, вТорой — содержимому RS; 4. NNN — двоичное представление номера команды RST; 5. Н—установка или сброс флага условия; 6.-----отсутствие влияния на флаг; 7. В знаменателе дроби указано число тактов при выполнении
рассматриваемого в команде условия, в числителе — при невыполнении.
Таблица 2.5. Сигналы состояния микропроцессора
Обозначение сигнала Разряд шины данных Назначение сигнала
INTA DO Подтверждение прерывания; используется для стробирования приема команды RST в МП из схемы прерывания
WO Dl Запись; L — уровень сигнала указывает на запись данных в ЗУ или ВУ; Н — уровень сигнала — запись в микропроцессор
STACK D2 Стек; Н — уровень сигнала указывает, что на шине адреса установлено содержимое SP
HLTA D3 Подтверждение останова; Я—уровень сигнала указывает на переход МП в состояние останова
OUT D4 Ввод; Н-уровень сигнала указывает, что на шине адреса установлен коД/ВУ и можно осуществить ввод данных в МП по сигналу DBIN — 1
Ml D5 Н — уровень сигнала указывает, что МП принимает первый байт команды
INP D6 Ввод; Н-уровень сигнала указывает, что на шине адреса установлен код ВУ и можно осуществить ввод данных в МП по сигналу DBIN = 1
MEMR D7 Чтение; Я—уровень сигнала указывает, что осуществляется чтение содержимого ЗУ по адресу, установленному на шине адреса
73
Таблица 2.6. Разновидности машинных циклов микропроцессора
Машинный цикл Обозначение сигнала слова-состояния процессора
INTA wo STACK HLTA OUT Ml INP MEMR
Цикл Ml — выборка команды 0 1 0 0 0 1 0 1
Цикл чтения из ЗУ 0 1 0 0 0 0 0 1
» записи в ЗУ 0 0 0 0 0 0 0 0
» чтения из стека 0 1 1 0 0 0 0 1
Цикл записи в стек 0 0 1 0 0 0 0 0
Цикл ввода 0 1 0 0 0 0 1 0
» вывода 0 0 0 0 1 0 0 0
» прерывания 1 1 0 0 0 1 0 0
» останова 0 1 0 1 0 0 0 1
» прерывания при останове 1 1 0 1 0 1 0 0
формируемым по команде HLT, приведена на рис. 2.4.
Из диаграммы состояний МП можно выделить следующие основные особенности его функционирования.
1. Любой машинный цикл включает, по крайней мере, три такта (Tl, Т2 и ТУ). Такты Т4, Т5 не обязательны и применяются для внутренних операций МП.
2. Подача сигнала Я-уровня на вход RESET длительностью не менее трех периодов тактовой частоты МП устанавливает его в исходное состояние. В программный счетчик заносятся нули, а схема управления начинает формировать такт Т1 машинного цикла выборки команды Ml.
3. В такте Т2 микропроцессор анализирует сигналы READY, HLTA и HOLD. При наличии на входе READY напряжения Я-уровня и отсутствии сигналов HLTA и HOLD микропроцессор переходит к такту ТЗ. В зависимости от вида выполняемой команды машинный цикл завершается после выполнения тактов ТЗ, Т4 или Т5. Если выполнение команды не закончено, то МП переходит к следящему машинному циклу команды, начиная с такта Т1. В конце каждой команды МП проверяет наличие запроса прерывания. Если есть Я-уровень сигнала на входе INT и триггер разрешения прерывания установлен (INТЕ = 1), то МП устанавливает триггер прерывания (ТТ1) и приступает к выполнению машинного цикла прерывания, начиная с такта Т1.
При наличии на входе READ Y сигнала L-уровня в таки Т2 микропроцессор переходит в состояние ожидания (Tw), пока не появится сигнал READY от внешнего устройства.
4. В такте Т2 при наличии сигналов на входах READY и HOLD производится
74
установка внутреннего триггера захвата (ТТ2). Однако переход к режиму захвата до такта ТЗ не разрешается, чтобы МП мог закончить обмен с внешним регистром в начале такта ТЗ. По окончании состояния захвата МП всегда переходит к такту Т1 следующего машинного цикла. Если текущий машинный цикл содержит такты Т4 и Т5, то они совмещаются с режимом захвата.
5. В состояние останова МП переходит при наличии сигнала HLTA, формируемого во втором машинном цикле команды HLT, при этом внутренние шины адреса и данных переводятся в высокоимпедансное состояние и появляется Н-уровень напряжения на выходе WAIT— выполнение программы прекращается. Из состояния останова МП выходит по сигналу сброса RESET или по сигналу запроса прерывания INT при установленном триггере разрешения прерывания (INTE=1). В состоянии останова МП может переходить в режим захвата, если поступает сигнал напряжения Н-уровня на вход HOLD.
На рис. 2.5, а изображена временная диаграмма приема информации в микропроцессор в цикле чтения из ЗУ и цикле ввода. В такте Т1 по каналу данных поступает информация о состоянии текущего цикла; в канал адреса выдается адрес ячейки памяти, из которой считывается информация в текущем цикле; формируется сигнал Н-уровня SYNC. В такте Т2 микропроцессор устанавливает сигнал высокого уровня DBIN, а канал данных принимает информацию с шины данных по импульсу синхронизации CLK2 при условии, что есть сигнал высокого уровня READY. Если необходимо согласовывать по времени работу ЗУ и МП, то можно увеличить длительность сигнала приема DBIN подачей Иуровня сигнала READY. Тогда МП переходит в состояние ожидания и выдает сигнал Н-уровня WAIT, а канал адреса, канал данных и сигнал DBIN не изменяют своего состояния. По сигналу READY Н-уровня МП переходит в такт ТЗ, изменяются уровни сигналов WAIT и DBIN ; канал данных переводится в высокоимпедансное состояние. В такте Т4 информация в адресном канале изменяется и становится неопределенной до начала следующего цикла. В течение все
го цикла приема информации сигнал WR сохраняет Н-уровень напряжения. Временная диаграмма основных сигналов при выдаче информации из МП для цикла записи в ЗУ и цикла вывода отличается отсутствием сигнала DBIN и формированием после такта Т2 сигнала WR L-уровня. В такте Т2 микропроцессор выдает информацию на шину данных для записи в ЗУ или УВВ.
Микропроцессор приступает к обработке запроса прерывания, поступившего на вход INT, если внутренний триггер разрешения прерывания установлен (INTE = 1). Установка или сброс триггеров разрешения прерывания может производиться программно, с помощью команд EI (разрешение прерывания) или DI (запрещение прерывания). Если запрос прерывания принят, то МП начинает выполнение машинного цикла прерывания. В такте Т1 этого цикла на шину адреса выдается содержимое программного счетчика, а на шину данных — слово-состояние процессора (рис. 2.5,6). Слово-состояние цикла прерывания содержит единицы в разрядах DO (INTA), DI (WO) и D5 (Ml) (см. табл. 2.6). Сигнал подтверждения прерывания INTA используется в микропроцессорной системе для квитирования микропроцессором приема запроса прерывания. В такте Т1 по сигналу CLK2 производится также сброс триггера разрешения прерывания (INТЕ =0), что приводит к запрету приема последующих запросов прерываний. В такте Т2 по сигналу DBIN обычно вводится код операции из памяти, но слово-состояние цикла прерывания содержит в разряде D7 (MEMR) нуль-запрет на чтение из памяти, поэтому код операции должно сформировать внешнее устройство. В такте Т2 сбрасывается также внутренний триггер прерывания, а содержимое PC не изменяется. В такте ТЗ команда RST, сформированная ВУ, с шины данных передается в регистр команд МП, а в тактах Т4 и Т5 производится ее дешифрирование. По команде RST содержимое PC (адрес возврата) запоминается в стеке, а в PC заносится адрес первой команды программы обработки прерывания, определяемый номером команды RST. Запоминание адреса возврата из прерывания в стеке выполняется в циклах М2 и М3 — запись в стек.
75
WAIT
CLK2
A (15-0)
SYNC
DBIN
WR
INT
INTE
TT1
Рис. 2.5
Для обмена информацией с быстродействующими ВУ используется режим прямого доступа к памяти, в котором выполнение программы приостанавливается, буферы адреса и данных МП переходят в высокоимпедансное состояние, и контроллер прямого доступа к памяти
76
организует обмен данными между ВУ и памятью микроЭВМ. Временная диаграмма режима прямого доступа к памяти в цикле чтения из ЗУ изображена на рис. 2.6. При наличии сигнала READY //-уровня МП переходит в состояние захвата в такте ТЗ. Для режима прямого до-
CLK1 П П П (fr) П П П (к) П г п п
CLK2 —__П_Л_____П___П___П___П___П____П.....
4 (!5-0) У PC )------------------( ^~Pc7i
D (7-0) У~ ")(" Данные --------------__PCW_
HOLD / \
РШУ/
HLDA / \
DBIN / \_______________________
Рис. 2.6
ступа в цикле записи в ЗУ при наличии сигнала READY переход в состояние захвата осуществляется после такта ТЗ.
Основные электрические параметры микропроцессора КР58ОИК8ОА при температуре окружающей среды ( + 25+ 10) °C приведены ниже:
Время выполнения команды типа R — R, мкс......................... <1,6
Выходное напряжение логической единицы иОн* В..................... >3,7
Выходное напряжение логического нуля U0L, В........................ <0,4
Ток потребления от источника питания 1ВС, мА....................... <50
Ток потребления от источника питания /с мА......................... <70
Ток потребления от источника питания 1ц(. мА........................ <1,0
Ток утечки на входах RESET, READY, INT, HOLD, IIL, мА . . . <±1,0 Ток утечки на входах CLK1, CLK2, I/L, мкА............................< ± 1,0
Ток утечки на шинах данных и адреса в режиме захвата шин Iz, мкА < + 10
2.3. Архитектура БИС последовательного интерфейса
КР580ИК51
БИС последовательного интерфейса КР58ОИК51 представляет собой универсальный синхронно-асинхронный приемопередатчик (УСАПП) и предназначена для организации обмена между МП и ВУ в последовательном формате [5, 8, 9]. УСАПП может принимать данные
с 8-разрядной шины данных МП и передавать их в последовательном формате периферийным устройствам, а также получать последовательные данные от периферии и преобразовывать их в параллельную форму для передачи в МП.
Обмен данными производится в асинхронном режиме со скоростью передачи до 9,6К бит/с или в синхронном — со скоростью до 56К бит/с. Длина передаваемых символов составляет от 5 до 8 бит. При передаче в МП символов длиной менее 8 бит неиспользуемые биты заполняются нулями. Формат символа включает также служебные биты и необязательный бит контроля по четности (нечетности).
Упрощенная структурная схема УСАПП приведена на рис. 2.7,а. В состав БИС входят: буфер передатчика (TBF) со схемой управления передатчиком (TCU), предназначенные для приема данных от МП и выдачи их в последовательном формате на выход TxD, буфер приемника (RBF) со схемой управления приемником (RCU), выполняющие прием последовательных данных со входа RxD и передачу их в МП в параллельном формате; буфер данных (BD), представляющий собой параллельный 8-раз-рядный двунаправленный регистр с трехстабильными каскадами и служащий для обмена данными и управляющими словами между МП и УСАПП; блок управления записью/чтением (RWCCf), принимающий управляющие сигналы от МП
77
Таблица 2.7. Описание выводов УСАПП
Обозначение вывода Номер контакта Назначение вывода
0(7 — 0) RESET CLK C/D RD WR CS DSR DTR CTS RTS SYNDET RxC RxRDY RxD TxC TxE TxRDY TxD Ucc GND 8; 7; 6; 5; 2; 1; 28; 27 21 20 12 13 10 11 22 24 17 23 16 25 14 3 9 18 15 19 26 4 Канал данных Установка «0» (исходное состояние) Синхронизация Управление/данные — напряжение — L-уровня указывает на запись или чтение данных в (из) БИС; напряжение Н-уровня указывает на запись управляющих сигналов или чтение слова-состояния в (из) БИС Чтение — разрешение вывода данных или слова-состояния из УСАПП на шину данных МП Запись — разрешение ввода информации с шины данных в УСАПП Выбор микросхемы — подключение УСАПП к шине данных МП Готовность передатчика терминала Запрос передатчика терминала Готовность приемника терминала Запрос приемника терминала Вид сихронизации: для синхронного режима выходное напряжение Я-уровня — признак внутренней синхронизации; для синхронного режима с внешней синхронизацией сигнал является входным; в асинхронном режиме сигнал является выходным Синхронизация приемника (по входу TxD) Готовность приемника Вход приемника Синхронизация передатчика (по входу TxD) Конец передачи — напряжение Я-уровня признак окончания посылки данных Готовность передатчика Выход передатчика Напряжение питания ( + 5 В) » » (0 В)
и генерирующий внутренние сигналы управления; блок управления модемом (MCI/), обрабатывающий управляющие сигналы, предназначенные для ВУ.
Назначение входных, выходных и управляющих сигналов УСАПП приведено при описании выводов микросхемы в табл. 2.7.
Основные сигналы управления работой УСАПП подаются на блок RWCU от МП и определяют вид обрабатываемой информации и направление передачи в соответствии с табл. 2.8. Подключение УСАПП к шинам микропроцессора показано на рис. 2.7,6.
Режим работы УСАПП задается программно путем загрузки в него управляющих слов из МП. Различаются управляющие слова двух видов: инструкции режима и команды. Инструкция режима
Таблица 2.8. Операции, определяемые сигналами управления от МП
Операция Сигналы управления
C/D RD WR CS
Чтение данных из УСАПП на D(7—0) 0 0 1 0
Запись данных с D(7— -0) в УСАПП 0 1 0 0
Чтение слова состояния из УСАПП на D(7—0) 1 0 1 0
Запись управляющего слова с Г>(7 — 0) в УСАПП 1 1 0 0
Отключение УСАПП от D(7—0) X 1 1 0
То же X X X 1
Примечание. X — безразличное состояние сигнала.
78
Рис. 2.7
задает синхронный или асинхронный режим работы, формат данных, скорость приема или передачи, необходимость контроля. Инструкция заносится сразу после установки У САПП в исходное состояние программно или по сигналу RESET и заменяется лишь при смене режима. Команда осуществляет управление установленным режимом обмена и может многократно задаваться в процессе обмена, управляя различными его этапами.
При асинхронном обмене команда загружается сразу же после инструкции режима, а при синхронном обмене перед ней располагаются один или два синхросимвола. Ограничения на последовательность загрузки управляющих слов связаны с внутренней организацией УСАПП.
В асинхронном режиме работы формат данных включает нулевой старт-бит, биты данных, контрольный бит и стоп-биты. Число битов данных и стоп-битов, а также наличие или отсутствие бита контроля задаются инструкцией режима. Формат инструкции режима для асинхронного обмена представлен на рис. 2.8, а. Разряды DO и D1 определяют три разновидности асинхронного режима по частоте сигналов синхронизации (с час
тотой сигналов синхронизации 1/16 и 1/64 частоты синхронизации). Разряды D3 и D2 определяют число битов данных. Режим контроля задается разрядами D5 и D4: при D4 = 0 контроль по четности запрещен; значение разряда D5 устанавливает вид контроля — по четности или нечетности. Разряды D7 и D6 определяют число передаваемых стоп-битов.
При синхронном обмене данные передаются в виде массивов слов, а для синхронизации запуска при приеме данных используются один или два символа синхронизации. Формат инструкции режима для синхронного обмена представлен на рис. 2.8,6. Разряды D1 и DO для синхронного режима должны иметь нулевое значение. Разряд D6 устанавливает вид синхронизации (внешняя или внутренняя). Разряд D7 определяет использование одного (D7 = 1) или двух (D7 = 0) символов синхронизации. Назначение разрядов D3, D2 и D5, D4 — такое же, как при асинхронном обмене.
Команды подаются на УСАПП после инструкции режима и управляют выполнением конкретных операций. Назначение отдельных разрядов команд управления УСАПП поясняется в табл. 2.9.
I
В7 В6 D5 D4 ВЗ В2 В1 ВО
1 1 0 1 X 0
Четность Нечетность Нет контроля
0 0 1 0 0 1 1 1
5 6 7 8
Рис. 2.8
79
Таблица 2.9. Назначение разрядов команд управления УСАПП
Разряд Назначение разряда (обозначение) Пояснение
D0 D1 D2 D3 D4 D5 D6 D7 Разрешение передачи (TxEN) Запрос о готовности передатчика терминала к передаче (DTR) Разрешение приема (RxE) Конец передачи (SBRK) Установка ошибок (ER) Запрос о готовности приемника терминала к приему (RTS) Программный сброс схемы в исходное состояние (IR) Режим поиска синхросимволов (ЕН) Передача информации невозможна при D0 = 0 и возможна при DO = 1 Запись 0 на выходе с DTR при D1 = 1 Прием информации невозможен при D2 = 0 и возможен при D2 = 1 При D3 = 0 нормальная работа канала передачи, при D3 = 1 Я-уровень на TxD При D4 = 1 установка разрядов ошибок в исходное состояние Запись 0 на выходе RTS при £>5=1 При D6 =; 1 УСАПП установлен в исходное состояние и готов к приему инструкции режима При D7 = 1 установлен режим поиска символов синхронизации
Рис. 2.9
Для контроля состояния УСАПП в процессе обмена данными МП может с помощью команды ввода считывать слово-состояние БИС из специального внутреннего регистра состояний. Значение управляющих сигналов при чтении слова-состояния указано в табл. 2.8. Формат слова-состояния приведен на рис. 2.8, в. Кроме уже рассмотренных в табл. 2.7 сигналов в слове-состоянии
формируются три флага ошибок: разряд D3 устанавливается при возникновении ошибки четности (РЕ); разряд D4 устанавливается при возникновении ошибки переполнения (ОЕ) если МП не прочитал символ; разряд D5 устанавливается при наличии ошибки стоп-бита (FE), если в конце посылки для асинхронного режима не обнаруживается стоп-бит.
80
После записи инструкции режима и команды УСАПП готов к выполнению обмена данными в одном из пяти режимов: синхронная передача; синхронный прием с внутренней синхронизацией; синхронный прием с внешней синхронизацией; асинхронная передача; асинхронный прием. На рис. 2.9, а приведена временная диаграмма сигналов управления УСАПП при записи инструкции режима, синхросимволов и команды, а на рис. 2.9, б — временная диаграмма сигналов управления при чтении слова-состояния.
При синхронной передаче данных на выходе TxD с частотой сигнала синхронизации формируется последовательность, начинающаяся с синхросимволов, запрограммированных инструкцией режима. Затем передаются поступающие из МП коды символов, каждый из которых может заканчиваться битом контроля. Если МП не загрузил очередной символ к моменту передачи, то УСАПП вставляет в передаваемую последовательность синхросимволы, а на выходе ТхЕ вырабатывается сигнал 77-уровня, идентифицирующий пустую передачу.
При синхронном приеме с внутренней синхронизацией УСАПП начинает работу с поиска во входной последовательности синхросимволов. УСАПП сравнивает записанные в него при настройке синхросимволы с принимаемыми символами. После обнаружения синхросимволов устанавливается сигнал Н-уровня на выводе SYNDET и начинается прием входных данных (рис. 2.9, в). Сигнал на выводе SYNDET автоматически сбрасывает при чтении слово-состояние УСАПП.
При синхронном приеме с внешней синхронизацией (рис. 2.9, г) на вывод SYNDET подается сигнал от внешнего устройства, который разрешает прием данных на входе RxD со скоростью сигналов синхронизации, поступающих на вход RxC. Возможна организация приема данных в МП по прерыванию, если сигнал на выводе SYNDET использовать как запрос прерывания.
При асинхронной передаче последовательные данные формируются на выходе TxD по спаду сигнала синхронизации
ТхС с периодом, задаваемым инструкцией режима и равным 1, 16 или 64 периодам сигнала синхронизации. Если после передачи символа следующий символ отсутствует, то на выходе ТхЕ устанавливается напряжение Н-уровня, пока новые данные не поступят от МП. В программе, реализующей алгоритм асинхронной передачи, запись очередного байта в УСАПП производится по команде вывода (OUT), если в слове-состоянии разряд D0=l, что соответствует Н-уровню сигнала на выходе TxRDY, или по прерыванию, если сигнал на выходе TxRDY используется как сигнал запроса прерывания.
Асинхронный прием данных начинается с поиска старт-бита, который устанавливает на входе RxD напряжение L-уровня. Наличие этого бита вторично проверяется стробированием его середины внутренним строб-импульсом. Если старт-бит найден, то запускается внутренний счетчик битов, который определяет начало и конец битов данных, бит контроля и стоп-биты. Прием стоп-бита идентифицирует окончание приема байта информации и сопровождается установкой сигнала Н-уровня на выходе RxRDY. В программе, реализующей алгоритм асинхронного приема, передача очередного байта данных в МП может производиться по команде ввода (IN), если в слове-состоянии разряд DI = 1, что соответствует Н-уровню сигнала на выходе RxRDY, или по прерыванию, если сигнал на выходе RxRD Yиспользуется как сигнал запроса прерывания.
Фрагмент программы, приведенный ниже, представляет один из вариантов организации асинхронной передачи элементов массива. Код 7D инструкции режима обеспечивает асинхронный режим с частотой передачи, равной частоте синхронизации, контролем по четности, одним стоп-битом и 8-раз-рядным кодом символа. Для ввода в УСАПП инструкций и данных используются символические адреса INSTR и DATA; N обозначает число элементов передаваемого массива, a ADDR — его символический адрес. При возникновении ошибки четности происходит обращение к подпрограмме обработки ошибки, расположенной по адресу ERR.
81
MUI B>N УСТАНОВКА СЧЕТЧИКА ЦИКЛА
LXI HjADDR 5ЗАГРУЗКА НАЧАЛЬНОГО АДРЕСА ;МАССИВА
MUI AMOH уЗАПИСЬ В УСАПП ИНСТРУКЦИИ
OUT INSTR ПРОГРАММНОГО СБРОСА
MUI Aj»7DH ;ЗАПИСЬ В УСАПП ИНСТРУКЦИИ
OUT INSTR УРЕЖИМА
MUI Ar31H ;ЗАПИСЬ В УСАПП
OUT INSTR ;команды
ENTR: мои ArM ПЕРЕДАЧА ЭЛЕМЕНТА МАССИВА у в аккумулятор
OUT DATA УЗАПИСЬ ЭЛЕМЕНТА МАССИВА у в усапп
WAIT: IN INSTR ПЕРЕДАЧА СЛОВА СОСТОЯНИЯ УУСАПП В АККУМУЛЯТОР
мои CrA ПЕРЕДАЧА СЛОВА СОСТОЯНИЯ УУСАПП В РЕГ.С
ANI OSH ПРОВЕРКА КОНТРОЛЯ ЧЕТНОСТИ
CNZ ERR УК ПОДПРОГРАММЕ ОБСЛУЖИВАНИЯ уошибки
мои A,C
RAR уконтроль готовности ПЕРЕДАТЧИКА
JNC WAIT ПЕРЕХОД ПРИ ОТСУТСТВИИ уготовности
DCR В УУМЕНЬШЕНИЕ СОДЕРЖИМОГО У СЧЕТЧИКА НА 1
JZ EXIT ПЕРЕХОД К ОКОНЧАНИЮ ПЕРЕДАЧИ
INX H УИЗМЕНЕНИЕ АДРЕСА МАССИВА
JMP ENTR ПЕРЕХОД К ПЕРЕДАЧЕ ОЧЕРЕДНОГО УЭЛЕМЕНТА МАССИВА
EXIT: MUI A,38H УЗАПИСЬ В УСАПП КОМАНДЫ
OUT INSTR ОКОНЧАНИЯ ПЕРЕДАЧИ
Основные электрические параметры микросхемы КР580ИК51 при температуре окружающей среды (+ 25±10)°C приведены ниже:
Выходное напряжение логической единицы UOh, В.................. >2,4
Выходное напряжение логического нуля U0L, В..................... <0,4
Ток потребления /Сс, мА . . . 10,...,80
Ток утечки на управляющих входах IIL, мкА...................-10,...,10
Ток утечки на шинах данных в не-
выбранном режиме 7/z, мкА . . . -100,..., 100
2.4. Архитектура программируемого таймера КР580ВИ53
БИС программируемого таймера КР580ВИ53 предназначена для организации работы микропроцессорных систем в режиме реального времени и позволяет формировать сигналы с различными вре
менными и частотными характеристиками [8, 9].
Программируемый таймер (ПТ) имеет три независимых канала, каждый из которых содержит 16-разрядный вычитающий счетчик. Счетчики могут работать в двоичном или двоично-десятичном коде, с однобайтными или двухбайтными числами. Скорость счета программно изменяется от 0 до 2 МГц.
Упрощенная структурная схема ПТ приведена на рис. 2.10, а, В состав БИС входят: буфер данных (BD), предназначенный для обмена данными и управляющими словами между МП и ПТ; схема управления чтением-записью (RWCU), обеспечивающая выполнение операций ввода-вывода информации в ПТ; регистр управляющего слова (RGR\ предназначенный для записи управляющих слов, задающих режимы работы счетчиков; счетчик каналов (СТО — СТ2).
82
MV —
0)
г) CLK
WK
GATE
OUT
e)
лшшлдлллплл wr —p^i--------------
SATE___|-------------
4 3 2 1 0(4)21 0(3)2
OUT I I I Г^
Рис. 2.10
clk ТЛДПЛЛППЛЛЛП 0(4)32 1 0(4)32 1 0(4)
OUT | I Г I I
M=4 0(5)43. 2 0(5)43 2 1
T.,--1 l_l l_
з)
CLK ъгитгитиллягкпл
w____I I_I
4 3 2 2 1 0
OUT | I
)
CLK ТЛЛЛЛЛЯПЛПЛЛ
Назначение входных, выходных и управляющих сигналов ПТ указано при описании выводов микросхемы в табл. 2.10.
Подключение ПТ к шинам микропроцессора показано на рис. 2.10,6. Операции обмена информацией между ПТ и МП, задаваемые сигналами управления
и адресными входами, приведены в табл. 2.11. Установка режима работы каждого канала ПТ производится программно путем записи управляющего слова и начального значения содержимого счетчика (N) с помощью команд вывода (OUT). Формат управляющего слова и назначения отдельных разрядов пред-
83
Таблица 2.10. Описание выводов ПТ
Обозначение вывода Номер контакта Назначение вывода
D(7—0) RD WR АО, Al CS CLK0 — CLK2 CATE0 — CATE2 OUTO — OUT2 UCC GND 1; 2; 3; 4,5; 6; 7; 8 22 23 19; 20 21 9; 15; 18 11; 14; 16 10; 13; 17 24 12 Канал данных Сигнал «чтение» » «запись» Адресные входы, выбирающие один из каналов ПТ или управляющий регистр Выбор микросхемы Входы синхронизации счетчиков Входы управления счетчиков Выходные сигналы счетчиков Напряжение питания ( + 5В) Напряжения питания (0 В)
Таблица 2.11. Операции обмена информацией между ПТ и микропроцессором
Операция Сигналы управления
WR RD CS Al АО
Запись управляюще- 0 1 0 1 1
го слова в регистр уп-
равляющего слова из
МП
Загрузка СТО с 0 1 0 0 0
D(7-0)
Загрузка СТ1 с 0 1 0 0 1
D(7—0)
Загрузка СТ2 с 0 1 0 1 0
D(7—0)
Чтение СТО на 1 0 0 0 0
D(7—O)
Чтение СТ1 на 1 0 0 0 1
D(7—0)
Чтение СТ2 на 1 0 0 1 0
D(7—0)
Отключение ПТ от 1 1 0 X X
D(7—0)
То же 1 0 0 1 1
» X X 1 X X
Примечание. X — безразличное состояние
сигнала.
ставлены на рис. 2.10, в. Управляющее слово задает номер счезчика (разряды D7, D6), последовательность записи и считывания содержимого счетчика (разряды £)5, D4), режим работы (разряды D3 — D1) и вид используемого кода (разряд D0).
В процессе работы ПТ содержимое любого из счетчиков можно прочитать двумя способами:
1) приостановив работу счетчика подачей соответствующего сигнала GATE L-уровня или блокировкой тактовых импульсов; прочитав содержимое счетчика, начиная с младшего байта, с помощью двух команд ввода (IN), если запрограммировано чтение двух байтов;
2) записав в ПТ управляющее слово, содержащее нули в разрядах D4, D5 (рис. 2.10,в); нули в этих разрядах указывают на выполнение операции «защелкивания» счета в момент чтения; прочитав содержимое счетчика с помощью команд ввода.
Каждый из счетчиков ПТ может работать в одном из шести режимов: в режиме 0 — программируемая задержка; в режиме 1 — программируемый ждущий мультивибратор; в режиме 2 — программируемый генератор тактовых сигналов; в режиме 3 — генератор прямоугольных сигналов; в режиме 4 — программноуправляемый строб; в режиме 5 — аппаратно-управляемый строб. Воздействие сигнала GATE на соответствующий счетчик зависит от режима работы. Функции, выполняемые сигналом GATE для различных режимов, приведены в табл. 2.12.
В режиме 0 (рис. 2.10, г) после занесения управляющего слова на выходе OUT устанавливается L-уровень. Уменьшение содержимого счетчика начинается при Я-уровне сигнала GATE. После окончания счета на выходе OUT устанавливается напряжение Я-уровня. Загрузка в счет
Таблица 2.12. Функции сигнала GATE
Режим Низкий уровень или отрицательный фронт Положительный фронт Высокий уровень сигнала
0 1 Запрещает счет Начинает счет; устанавли- Разрешает счет
2 Запрещает счет; устанав- вает £-уровень сигнала OUT со следующего такта СЕК Начинает счет Разрешает счет
3 ливает Я-уровень сигнала То же » » » »
4 5 Запрещает счет Начинает счет » »
84
чик нового значения младшего байта в процессе счета останавливает счет, а загрузка нового значения старшего байта начинает новый цикл счета.
В режиме 1 (рис. 2.10, д) при Н-уровне сигнала GATE на выходе OUT формируется отрицательный импульс длительностью N периодов тактовых импульсов CLK. Загрузка в процессе счета нового значения N не изменяет текущего режима счета. Импульс новой длительности формируется при следующем нарастании фронта сигнала GATE.
В режиме 2 (рис. 2.10, е) ПТ генерирует периодический сигнал с частотой, в N раз меньшей частоты тактовых импульсов CLK. Выходной сигнал L-уровня устанавливается на последнем такте периода. Загрузка счетчика новым значением N в процессе счета приводит к изменению величины следующего периода. Сигнал GATE можно использовать для внешней синхронизации ПТ, так как L-уровень сигнала GATE запрещает счет, устанавливая Н-уровень сигнала OUT, а Н-уровень сигнала GATE начинает счет сначала.
Режим 3 (рис. 2.10, ж) отличается от режима 2 тем, что при четном значении N на выходе счетчика генерируется сигнал Н-уровня в течение первой половины периода и сигнал L-уровня в течение другой половины. При нечетном N длительность сигнала Н-уровня на один такт больше, чем для сигнала L-уровня. (В режиме 3 число N = 3 нельзя загружать в счетчик).
В режиме 4 (рис. 2.10, з) генерируется выходной сигнал Н-уровня длительностью N периодов тактового сигнала CLK. После завершения счета устанавливается выходной сигнал L-уровня на один период сигнала CLK. Перезагрузка младшего байта в процессе счета не влияет на текущий счет, а загрузка старшего байта начинает новый цикл счета.
Режим 5 (рис. 2.10, и) аналогичен режиму 4. Запуск счетчика производится положительным фронтом сигнала GATE. Загрузка счетчика новым значением числа N в процессе счета не влияет на длительность текущего цикла, но следующий цикл счета будет соответствовать новому значению N.
Управляющие слова могут быть записаны в ПТ в произвольном порядке.
В любой последующий момент времени записываются начальные коды счетчиков в соответствии со значениями разрядов D5, D4 управляющих слов.
Основные электрические параметры микросхемы КР58ОВИ53 при температуре окружающей среды (+25±10)°C приведены ниже:
Выходное напряжение логического нуля U0L, В................. <0,4
Выходное напряжение логической единицы UOH, В.............. >2,4
Ток потребления 1СС, мА . . . . <115
Ток утечки на входах IIL, мкА —1,...,1 » » » выходах I0L, мкА —1,5,...,1,5
2.5. Архитектура БИС параллельного интерфейса
КР580ВВ55
БИС программируемого параллельного интерфейса КР58ОВВ55 предназначена для организации ввода / вывода параллельной информации различного формата и позволяет реализовать большинство известных протоколов обмена по параллельным каналам [8, 9]. БИС программируемого параллельного интерфейса (ППИ) может использоваться для сопряжения микропроцессора со стандартным периферийным оборудованием (дисплеем, телетайпом, накопителем).
Структурная схема ППИ приведена на рис. 2.11,а. В состав БИС входят: двунаправленный 8-разрядный буфер данных (BD), связывающий ППИ с системной шиной данных; блок управления запи-сью/чтением (RWCU), обеспечивающий управление внешними и внутренними передачами данных, управляющих слов и информации о состоянии ППИ; три 8-разрядных канала ввода/вывода (PORT А, В и С) для обмена информацией с внешними устройствами; схема управления группой A (CUA), вырабатывающая сигналы управления каналом А и старшими разрядами канала С [PC (7 — 4)]; схема управления группой В (CUB), вырабатывающая сигналы управления каналом В и младшими разрядами канала С [PC (3 — 0)].
Назначения входных, выходных и управляющих сигналов ППИ приведены при описании выводов микросхемы в табл. 2.13. Сопряжение БИС КР580ВВ55
85
Таблица 2.13. Описание выводов ППИ
Обозначение вывода Номер контакта Назначение вывода
D(7—0) RD WR АО, Al RESET CS PA(7—0) PB(7 — 0) PC(7—0) Ucc GND 27; 28; 29; 30; 31; 32; 33; 34 5 36 9; 8 35 6 37; 38; 39; 40; 1; 2; 3; 4 15; 24; 23; 22; 21; 20; 19; 18 10; И; 12; 13; 17; 16; 15; 14 26 7 Вход/выход данных Чтение; £-уровень сигнала разрешает считывание информации из регистра, адресуемого по входам АО, А1 на шину D(7—0) Запись; £-уровень сигнала разрешает запись информации с шины D{7—0) в регистр ППИ, адресуемый по входам АО, А1 Входы для адресации внутренних регистров ППИ Сброс; Я-уровень сигнала обнуляет регистр управляющего слова и устанавливает все порты в режим ввода Выбор микросхемы; £-уровень сигнала подключает ППИ к системной шине Вход/выход канала А Вход/выход канала В Вход/выход канала С Напряжение питания (-1-5 В) » » (0 В)
86
со стандартной системной шиной показано на рис. 2.11,6. Сигналы управления работой ППИ подаются на блок RWCU (рис. 2.11, а) и вместе с адресными входами АО, А1 задают вид операции, выполняемой БИС (табл. 2.14).
Таблица 2Л4. Операции, задаваемые управляющими сигналами ППИ
Операция Сигналы управления
CS RD WR Al АО
Запись управляюще- 0 1 0 1 1
го слова из МП
Запись в канал А 0 1 0 0 0
» » » В 0 1 0 0 1
» » » С 0 1 0 1 0
Чтение из канала А 0 0 1 0 0
» » » В
» » » С 0 0 1 0 1
Отключение ППИ 0 0 1 1 0
от D(7—0) 1 X X X X
Примечание. X- безразличное состояние сигнала.
Режим работы каждого из каналов ППИ программируется с помощью управляющего слова. Управляющее слово может задать один из трех режимов: основной режим ввода/вывода (режим 0), стробируемый ввод/вывод (режим 1), режим двунаправленной передачи информации (режим 2). Одним управляющим словом можно установить различные режимы работы для каждого из каналов. Формат управляющего слова представлен на рис. 2.11, в.
Канал А может работать в любом из трех режимов, канал В — в режимах 0 и 1. Канал С может быть использован для передачи данных только в режиме 0, а в остальных режимах он служит для передачи управляющих сигналов, сопровождающих процесс обмена по каналам А и В.
Разряд D7 управляющего слова (рис. 2.11, в) определяет либо установку режимов работы каналов (В7 = 1), либо работу ППИ в режиме сброса/установки отдельных разрядов канала С(В7 = 0). При поразрядном управлении каналом С разряды D3 — DI определяют номер модифицируемого разряда; разряд DO задает сброс (DO = 0) или установку (DO = 1) мо
дифицируемого разряда; разряды D6 — D4 не используются.
Сброс/установку разрядов канала С можно использовать для выработки сигналов запроса прерывания от ППИ. Для каждого из каналов Л и В в ППИ имеется триггер разрешения прерывания, установка/сброс которого осуществляется управляющим словом установки/ сброса определенного разряда канала С. Если триггер разрешения прерывания соответствующего канала установлен (INТЕ =1), то ППИ может сформировать сигнал запроса прерывания при готовности внешнего устройства к вводу или выводу.
Режим 0 применяется при синхронном обмене или при программной организации асинхронного обмена. Микросхема может рассматриваться в этом режиме как устройство, состоящее из четырех портов (два 8-разрядных и два 4-раз-рядных), независимо настраиваемых на ввод или вывод. Вывод информации осуществляется по команде OUT микропроцессора с фиксацией выводимой информации в регистрах каналов, а ввод — по команде IN без запоминания информации.
Режим 1 обеспечивает стробируемый однонаправленный обмен информацией с внешним устройством. Передача данных производится по каналам А и В, а линии канала С управляют передачей. Работу канала в режиме 1 сопровождают три управляющих сигнала. Если один из каналов запрограммировать на режим 1, то остальные 13 интерфейсных линий можно использовать в режиме 0. Если оба канала запрограммированы на режим 1, то оставшиеся две интерфейсные линии канала С могут быть настроены на ввод или вывод.
В режиме 1 для ввода информации используются следующие управляющие сигналы: строб приема (STB) — входной сигнал, формируемый внешним устройством; указывает на готовность ВУ к вводу информации; подтверждение приема (IBF) — выходной сигнал ППИ, сообщающий ВУ об окончании приема данных в канал; формируется по спаду STB; запрос прерывания (INTR) — выходной сигнал ППИ, информирующий МП о завершении приема информации в ка-
87
нале; Н-уровень сигнала устанавливается при STB = 1, IBF—i и INTE=1; сбрасывается спадом сигнала RD.
Для операции ввода управление сигналом IN ТЕ канала А осуществляется по линии РС4, а канала В — по линии РС2.
Для вывода информации в режиме 1 используются следующие управляющие сигналы: строб записи (OBF) — выходной сигнал, указывающий внешнему устройству о готовности к выводу; формируется по фронту WR\ подтверждение записи (АСК) — входной сигнал от внешнего устройства, подтверждающий прием информации из ППИ; запрос прерывания (INTR) — выходной сигнал ППИ, информирующий МП о завершении операции вывода информации; Я-уровень сигнала устанавливается по фронту сигнала АСК при OBF=1 и INTR — 1; сбрасывается спадом сигнала WR.
Для операции вывода управление сигналом IN ТЕ канала А осуществляется по линии РС6, а канала В — по линии РС2.
На рис. 2.12, а приведен пример конфигурации ППИ в режиме 1 и соответствующее ему управляющее слово для ввода по каналам Л, В, а на рис. 2.12,6 —для вывода. Не используемые для передачи управляющих сигналов линии РС7, РС6 (рис. 2.12, а) и PC5, РС4 (рис. 2.12,6) могут быть запрограммированы на ввод (Z>3 = 1) или вывод (£>3=0). На рис. 2.12, в приведен вариант конфигурации ППИ в режиме 1 для вывода информации по каналу А и ввода по каналу В. Управляющее слово этого варианта имеет вид 1010D311X, где D3 определяет
работу линий РС5, РС4 на ввод или вывод.
Временные диаграммы работы ППИ в режиме 1 при вводе и выводе информации представлены соответственно на рис. 2.13, а и 2.13,6.
Режим 2 обеспечивает двунаправленную передачу информации по каналу А к внешнему устройству и обратно. Процесс обмена сопровождают пять управляющих сигналов, подаваемых по линиям РС7 — РСЗ. Оставшиеся 11 интерфейсных линий могут настраиваться на режим 0 или режим 1. Распределение сигналов по интерфейсным линиям и управляющее слово режима 2 приведены на рис. 2.14,6/. Разряд D0 в этой конфигурации ППИ определяет настройку на ввод или вывод интерфейсных линий РС2, РС1 и РСО. Функции управляющих сигналов аналогичны рассмотренным выше сигналам для режима 1. Управление установ-а)
6)
WR \Л
OBF
INTR лек ра/рв
Рис. 2.13
88
a)
Ph (7-0)
PC3
PC4 <
§ PCS
Oe
| pce>
* PC7>
PB(7-O)
PC(2-0)
-----— INTR,
—------ STB,
-----— IBF,
►-<----ACK,
>----— OBF,
27 D/L 25 D4 21 22 DI DO
1 2J К X X \1/0 То 1/0
D7 DO D5 D4 D3 D? DI 22
Режим 1 В б од
67 66 65 64 63 62 61 60
I/O I/O IBFa INTE, INTR, INTEg IBFg INTRg
Группа 4
Группа В
1 1 х Л X 1 0 X
Рис. 2.14
D7 66 65 64 63 62 61 60
obf, INTE, ibfa 1Л7ТЕа ihtra X X X
Группа А Группа В
кой внутреннего сигнала INTE для операции ввода осуществляется по линии РС4, а для операции вывода — по линии РС6. Временная диаграмма работы ППИ в режиме 2 представлена на рис. 2.14,6.
На рис. 2.14, в показан один из возможных вариантов комбинированного режима работы ППИ, в котором канал А запрограммирован на режим 2, а канал В — на вывод в режиме 1.
В режимах 1 и 2 возможно проведение контроля за состоянием работы внешнего устройства и ППЙ. Контроль осуществляется чтением слова-состояния канала
С по команде OUT. Форматы слова-состояния показаны на рис. 2.14, г. Для режима 1 сигналы I/O в разрядах с определенными номерами указывают на операцию ввода или вывода по интерфейсным линиям канала С с такими же номерами. Для режима 2 значения разрядов D2 — DO определяются только режимом работы группы В.
Фрагмент программы, реализующей процесс ввода в память микроЭВМ сигналов группы из N аналоговых датчиков с помощью ППИ и аналого-цифрового преобразователя (АЦП), может иметь следующий вид:
89
DI MVI A’OBBH OUT OFFH LX1 HrADAR MVI D»N WAITS IN OFEH ANI BOH JZ WAIT IN OFDH
MOV MyA I NX H IN OFEH ANI OSH MOV M’-A I NX H 'DOR D JZ EXIF
?ЗАПРЕЩЕНИЕ ПРЕРЫВАНИИ 5УСТАНОВКА РЕЖИМА
;РАБОТЫ ППИ
?ЗАГРУЗКА АДРЕСА В HL
?УСТАНОВКА СЧЕТЧИКА
> уВВОД ИЗ ПОРТА С
?ПРОВЕРКА ГОТОВНОСТИ АЦП уВОЗВРАТуЕСЛИ АДП НЕ ГОТОВ уВВОД 8-МИ МЛАДШИХ РАЗРЯДОВ АЦП ИЗ ПОРТА В
?ЗАПИСЬ В ПАМЯТЬ уИЗМЕНЕНИЕ АДРЕСА ;ввод из порта с
УВЫДЕЛЕНИЕ 2-Х СТАРШИХ РАЗРЯДОВ АДП уЗАПИСЬ В ПАМЯТЬ
?ИЗМЕНЕНИЕ АДРЕСА уИЗМЕНЕНИЕ' СЧЕТЧИКА
уЗАКОНЧИТЬ ОБРАБОТКУ
У ГЕНЕРАЦИЯ СИГНАЛА ДЛЯ ПЕРЕКЛЮЧЕНИЯ АЦП
• mvi Ауооооиоов;
OUT OFEH ;СБРОС РАЗРЯДА РС6
MVI A’OOOOllOlBy OU Г OFEH ;УСТАНОВКА РАЗРЯДА РС6
; КОНЕЦ ГЕНЕРАЦИИ СИГНАЛА ПЕРЕКЛЮЧЕНИЯ
JMP МАИ у ПЕРЕХОД ДЛЯ ВВОДА СИГНАЛА уСЛЕДУЮЩЕГО ДАТЧИКА
EXIT? EI ^РАЗРЕШЕНИЕ ПРЕРЫВАНИИ
Программа может запускаться в определенные моменты времени по запросу прерывания от таймера, подключающему АЦП к датчикам. После преобразования сигнала одного из датчиков АЦП вырабатывает управляющий сигнал «готовности», указывающий на необходимость ввода информации в память и возможность переключения его для преобразования сигнала следующего датчика. Программа организует цикл для обработки сигналов от всех датчиков системы, осуществляет запись информации из АЦП в выделенную область памяти и с помощью режима поразрядного управления каналом С генерирует сигнал «переключение» АЦП для обработки информации очередного датчика.
Программа предполагает использование в системе 10-разрядного АЦП, восемь младших разрядов которого вводятся в ячейку памяти по каналу В, а два старших разряда —по линиям PCI, РСО канала С в следующую ячейку памяти. По линии РС7 поступает сигнал «готовности» от АЦП, а сброс и установка разряда РС6 используются для получения сигнала «пе
реключения» АЦП. Управляющее слово задает следующую конфигурацию ППИ: канал В —ввод в режиме 0; линии РС1, РСО канала С — ввод в режиме 0; канал А не используется, но настраивается на ввод в режиме 1, чтобы использовать линию РС7 для ввода и последующего анализа сигнала «готовности» АЦП и управлять сбросом-установкой разряда РС6. Канал С в программе имеет адрес FE, канал В — FD, регистр управления — FE; начальному адресу области памяти для хранения сигналов датчиков присвоено символическое имя ADDR.
Основные электрические параметры микросхемы КР580ВВ55 следующие:
Выходное напряжение логического нуля UoL, В................. <0,4
Выходное напряжение логической единицы иОНч В................. >2,4
Ток потребления от источника питания 1ссу мА................ <60
Ток утечки каналов А, В, С, D при невыбранном режиме IIOZ, мкА............................-100,...,100
Ток утечки на управляющих входах IIL, мкА...................-10,...,10
90
2.6. Архитектура контроллера прямого доступа к памяти КР580ВТ57
БИС программируемого контроллера прямого доступа к памяти КР580ВТ57 предназначена для организации высокоскоростного обмена данными между памятью и внешними устройствами, выполняемого по инициативе внешнего устройства. Контроллер прямого доступа к памяти (КПДП) генерирует управляющие сигналы, необходимые для организации обмена. КПДП содержит четыре канала прямого доступа, каждый из которых обеспечивает передачу блока данных размером до 16К байт с про
извольным начальным адресом в диапазоне от 0 до 64К байт [5, 8, 9].
Упрощенная структурная схема КПДП приведена на рис. 2.15, а. В состав БИС входят: двунаправленный двустабильный буфер данных (BD), предназначенный для обмена информацией между МП и КПДП; схема управления чтением/записью (RWCU), адресующая внутренние регистры КПДП и управляющая обменом по шине £>(7 — 0); блок управления (СС), содержащий регистры режима и состояния КПДП и обеспечивающий последовательность операций, необходимую для организации режима прямого доступа к памяти; блок управления приоритетами (PCU), обеспечивающий опре
шо
DRQ1
DRQ2
DRQ3
CLK
RESET—<Ч
READY
HRQ HLDA MEMR
MEMW—^
AEN — ADSTB+-
PCU
CS
в) 07 D6 05 04 03 02 01 00
AL TCS EW RP EN3 EN2 EN1 ENO
г)
07 06 05 D4 D3 02 D1 DO
ТСЗ ТС2 ТС1 ТСО
Флаг обновления
СНЗ СН2 СН1 ОНО
MARK
Ucc
Рис. 2.15
Конец счета
91
деленный порядок обслуживания запросов внешних устройств; четыре канала прямого доступа (СНО — СНЗ), каждый из которых содержит регистр адреса ячейки памяти, с которой производится обмен, и счетчик циклов обмена, два старших разряда которого отведены для задания операций обмена.
Назначение входных, выходных и управляющих сигналов КПДП приведено при описании выводов микросхемы в табл. 2.15.
При подключении КПДП к шинам микроЭВМ младший байт адреса памяти выдается по линиям А (3 — 0) и А (7 — 4), а старший байт — через шину D(7 — 0), поэтому КПДП обычно подключается вместе с буферным регистром. Схема подключения КПДП к системной шине с использованием буферного регистра К589ИР12 показана на рис. 2.15,6.
Для начальной установки КПДП необходимо записать соответствующую информацию в 16-разрядный регистр адреса
Таблица 2.15. Описание выводов КПДП
Обозначение вывода Номер контакта Назначение вывода
D(7 — 0) 21; 22; 23; 26; 27; 28; 29; 30 Входы/выходы данных для обмена с МП
I/OR 1 Чтение ввода/вывода — двунаправленный тристабильный вход/выход; входной сигнал L-уровня разрешает чтение информации из КПДП в МП; выходной сигнал L-уровня разрешает чтение из ВУ
I/OW 2 Запись ввода/вывода — двунаправленный тристабильный вход/выход; входной сигнал L-уровня разрешает программирование КПДП; выходной сигнал L-уровня разрешает запись в ВУ
CLK 12 Вход тактовых импульсов
RESET 13 Вход установки 0
А(3-0) 35; 34; 33; 32 Двунаправленные тристабильные адресные выводы
cs 11 Выбор микросхемы
А(7-4) 40; 39; 38; 37 Тристабильные адресные выходы
READY 6 Готовность — входной сигнал //-уровня указывает на готовность к обмену
HRQ 10 Запрос захвата — выходной сигнал //-уровня указывает на запрос о доступе КПДП к системным шинам
HLDA 7 Подтверждение захвата — входной сигнал //-уровня указывает на возможность доступа к системным шинам
MEMR 3 Чтение из памяти — тристабильный выход; выходной сигнал L-уровня разрешает чтение из ячейки памяти, адресуемой КПДП
MEMW 4 Запись в память — тристабильный выход; выходной сигнал L-уровня разрешает запись в ячейку, адресуемую КПДП
AEN 9 Разрешение адреса — сигнал //-уровня используется для блокировки некоторых шин адреса и данных
ADSTB 8 Строб адреса — сигнал //-уровня указывает на нахождение на шине D(7—0) старшего байта адреса ЗУ
TC 36 Конец счета — сигнал //-уровня определяет выполнение последнего цикла передачи блока данных
MARK 5 Маркер — сигнал //-уровня указывает, что до конца передаваемого блока необходимо выполнить число циклов обмена, кратное 128
DRQ3-DRQO 16; 17; 18; 19 Запросы прямого доступа к памяти каналов СНЗ — СНО', сигнал //-уровня указывает на запрос от ВУ
DACK3-DACKO 15; 14; 24; 25 Подтверждение запросов прямого доступа к памяти каналов СНЗ — СНО', сигнал L-уровня указывает на разрешение обмена
Ucc 31 Напряжение питания (-1-5 В)
GND 20 » » (0 В)
92
канала (RGA), в 16-разрядный счетчик циклов канала (СТ) и в 8-разрядный регистр режима, общий для всех каналов. Запись этой информации производится с помощью команды OUT, хотя возможен и другой способ обращения к КПДП как к ячейкам памяти. Запись информации в 16-разрядные регистры осуществляется двумя командами, начиная с младшего байта. Два старших разряда счетчика циклов определяют операцию обмена следующим образом: запись в память — 01, чтение из памяти — 10, контроль — 00 (комбинация 11 запрещена). Состояние КПДП можно контролировать чтением содержимого RGA, СТ и 8-разрядного регистра состояния, общего для всех каналов, с помощью команды IN. Для чтения содержимого 16-разрядного регистра используются две команды IN с одной и той же адресной частью, причем сначала происходит считывание младшего байта. В табл. 2.16 приведены коды адресных
Таблица 2.16. Адресация внутренних регистров КПДП
Регистр Сигналы управления
CS АЗ А2 А1 АО
RQ0 0 0 0 0 0
СТО 0 0 0 0 1
RQ1 0 0 0 1 0
СТ1 0 0 0 1 1
RQ2 0 0 1 0 0
СТ2 0 0 1 0 1
RQ3 0 0 1 1 0
СТЗ 0 0 1 1 1
Регистр режима (запись) 0 1 0 0 0
Регистр состояния (чтение) 0 1 0 0 0
NOP* 1 X X X X
Примечания. 1, . NOP - означает отключе-
ние КПДП от шины данных. 2. X ное состояние (Уе[0,1]). — произволь-
выводов А (3 — 0) и значение сигнала CS для адресации внутренних регистров КПДП. При программировании КПДП операции записи управляющих слов или чтения состояний внутренних регистров определяются также значениями сигналов I/OR и I/OW.
Формат управляющего слова, записываемого в регистр режима, приведен ня рис. 2.15, в. Разряды D3 - DO (EN3 - ENO) задают разрешение обмена по соответствующему каналу, запись нуля в разряд запрещает обмен. Остальные разряды определяют режимы работы канала.
Разряд D4(RP) устанавливает порядок обслуживания запросов от каналов. При RP = 0 задается фиксированный приоритет каналов и канал 0 имеет высший приоритет. В режиме циклического приоритета (RP= 1) после обслуживания канала ему присваивается низший приоритет, а следующему за ним по номеру каналу — высший. Причем циклический сдвиг приоритетов производится после каждого цикла прямого доступа.
Режим расширенной записи (ЕИ/=1) увеличивает за счет смещения переднего фронта длительность сигналов 1/OW и MEMW, генерируемых КПДП. Это позволяет ВУ, формирующему сигнал READY по фронту сигнала записи, уменьшить время охлаждения и увеличить скорость обмена.
При TCS = 1 появление сигнала ТС в одном из каналов сбрасывает соответствующий разряд D3 — D0, в результате чего канал отключается. Дальнейшая работа этого канала возможна после перезагрузки регистра режима. Если TCS=0, то появление сигнала ТС не воздействует на разряд разрешения работы канала и заканчивать передачу должно ВУ за счет прекращения выработки сигнала DRQ.
В режиме автозагрузки (ЛТ=1) может работать только второй канал, используя содержимое своих внутренних регистров и внутренних регистров третьего канала. После передачи данных в соответствии с параметрами регистров второго канала и появления сигнала ТС параметры из регистров третьего канала автоматически загружаются в регистры второго канала; флаг обновления (UF) в регистре состояния каналов (рис. 2.15, г) устанавливается в 1. Затем передача данных продолжается в соответствии с новыми параметрами регистров второго канала, а в конце первого же цикла прямого доступа с новыми параметрами флаг UF сбрасывается. Режим автозагрузки позволяет организовать повторяющиеся пересылки блоков
93
данных с одинаковыми параметрами или соединять несколько блоков с разными параметрами.
Разряды D3 — DO регистра состояний (рис. 2.15, г) устанавливаются одновременно с появлением сигнала ТС соответствующего канала и сбрасываются сигналом RESET при чтении содержимого регистра состояний. Считывание регистра состояний на флаг UF (разряд D4) не влияет; флаг можно сбросить установкой О в разряде D7 регистра режима.
Если два старших разряда счетчика циклов канала устанавливают режим контроля (VERIFY), то передача данных не производится, так как не генерируются сигналы управления записью и чтением, все остальные функции прямого доступа сохраняются. Этот режим может использоваться ВУ для контроля принятых данных.
Работу КПДП поясняет диаграмма состояний (рис. 2.15,Э) и временные диаграммы основных сигналов (рис. 2.16).
Выдача старших разрядов адреса сопровождается стробирующим сигналом ADSTB для записи их во внешний буферный регистр. В состоянии S2 вырабатывается сигнал DACK, указывающий на начало обмена, а также формируются пары сигналов MEMR, I/OR и MEMW, I/OW, определяющие направление обмена. В состоянии S3 происходит передача данных в ЗУ или ВУ. Состояние S4 завершает цикл прямого доступа. В этом состоянии при передаче последнего байта выдается сигнал ТС, а в случае конца блока — сигнал MARK. При необходимости согласования быстродействия ЗУ и ВУ с помощью сигнала READY между состояниями S3 и S4 вводится требуемое число состояний ожидания SW. В режиме контроля переход в состояние SW не разрешается.
Фрагмент программы начальной установки КПДП при обращении к нему как к внешнему устройству может иметь следующий вид:
А(7~0)
HRQ
HLDA
BACK
SI SI SO S1 S2 S3 S4 S1 S2 S3 S4 CLK
ADSTB
AEN — MEMR,I/OR
MEMW,I/OW
Рис. 2.16
В начальном состоянии SI запрограммированный на определенный режим КПДП ожидает запроса DRQ от ВУ. Переходя в состояние SO, он вырабатывает сигнал HRQ и ожидает поступления от МП сигнала IILDA. После поступления сигнала подтверждения HLDA начинается цикл обмена. В состоянии S1 формируется сигнал AEN для блокировки других устройств системы от шин данных и управления, выдается код младших разрядов на выходы А (7 — 0), а код старших разрядов — на выходы D(7 — 0).
94
DI .ЗАПРЕЩЕНИЕ ПРЕРЫВАНИИ
MUI А,ООН {ЗАГРУЗКА МЛАДШЕГО БАЙТА
OUT OFOH {АДРЕСА МАССИВА
MUI А»40Н 5ЗАГРУЗКА СТАРШЕГО БАЙТА
OUT OFOH 5АДРЕСА МАССИВА
MUI A,0F7H .ЗАГРУЗКА МЛАДШЕГО БАЙТА
OUT OF1H .КОЛИЧЕСТВА ЦИКЛОВ
MUI Ar43H '.ЗАГРУЗКА ШЕСТИ СТАРШИХ
OUT OF1H {РАЗРЯДОВ КОЛИЧЕСТВА ЦИКЛОВ ;и КОДА ОПЕРАЦИИ ОБМЕНА
. . « .НАЧАЛЬНАЯ УСТАНОВКА
. {КАНАЛОВ СН1.СН2.СНЗ
MUI A»4FH {ЗАПИСЬ УПРАВЛЯЮЩЕГО СЛОВА
OUT OFOH {В РЕГИСТР РЕЖИМА
El {РАЗРЕШЕНИЕ ПРЕРЫВАНИЙ
В программе производится настройка канала СНО на запись массива размером 500 байт в область ОЗУ с начальным шестнадцатиричным адресом 4000. Для передачи N байт в счетчик канала загружается число N — 1. Предполагается, что при адресации КПДП код старших разрядов адреса А7 — А4 имеет значение 1111. После программной настройки канала СНО аналогично настраиваются остальные каналы. В регистр режима загружается управляющее слово 01001111, обеспечивающее разрешение работы всем каналам при фиксированном приоритете
запросов с отключением соответствующего канала после формирования им сигнала ТС. Для предупреждения ошибок перед программированием КПДП или чтением содержимого его регистров необходимо запрещать прерывания.
Основные электрические параметры микросхемы КР580ВТ57 при температуре окружающей среды +25±10°C приведены ниже:
Выходное напряжение логического
нуля UOL, В...................... < 0,45
Выходное напряжение логической единицы Uoh> В................... >2,4
Ток потребления /со .... < 100
» утечки на входах мкА < 1,5
» » » управляемых выводах I0L, мкА.....................—1,5,...,1,5
2.7. Архитектура БИС программируемого контроллера прерываний КР580ВН59
БИС программируемого контроллера прерываний (ПКП) представляет собой устройство, реализующее до восьми уровней запросов на прерывание с воз
можностями программного маскирования и изменения дисциплины обслуживания прерываний. За счет каскадного включения БИС КР580ВН59 число уровней прерывания может быть расширено до 64 [8, 9].
Упрощенная структурная схема ПКП приведена на рис. 2.17, а. В состав БИС входят: двунаправленный 8-разрядный буфер данных (BD), предназначенный для сопряжения ПКП с системной информационной шиной; блок управления записью чтением (RWCU), принимающий управляющие сигналы от МП и задающий режим функционирования ПКП; схема каскадного буфера-компаратора (СМР), используемая для включения в систему нескольких ПКП; схема управления (СП), вырабатывающая сигнал прерывания и формирующая трехбайтную команду CALL для выдачи на шину данных; регистр запросов прерываний (RGI), используемый для хранения всех уровней прерываний, на которые поступают запросы; схема принятия решений по приоритетам (PRB), индентифицирую-щая приоритеты запросов и выбирающая
95
Таблица 2.17. Описание выводов ПКП
Обозначение вывода Номер контакта Назначение вывода
D(7—0) RD WR АО CS CAS0-CAS2 SP INTA INT IR0-IR7 Ucc G^D 4; 5; 6; 7; 8; 9; 10; 11 3 2 27 1 12; 13; 15 16 26 17 18; 19; 20; 21; 22; 23; 24; 25 28 14 Вход/выход данных Вход строба чтения » » записи Вход нулевого разряда адреса, используемый при загрузке команд и считывании состояния ПКП Вход выбора микросхемы Входы/выходы каскадирования Признак подчинения: напряжение Я-уровня указывает, что ПКП является старшим (ведущим) контроллером; напряжение L-уровня определяет ПКП подчиненным (ведомым) контроллером Подтверждение прерывания — входное напряжение Я-уровня указывает о выдаче ПКП команды CALL на шину данных Прерывание — напряжение Я-уровня указывает о запросе на обслуживание прерывания Входы запросов прерываний (положительный фронт) Напряжение питания ( + 5 В) » » (0 В)
запрос с наивысшим приоритетом; регистр обслуживаемых прерываний (ISR), сохраняющий уровни запросов прерываний, находящихся на обслуживании ПКП; регистр маскирования прерываний (RGM), обеспечивающий запрещение одной или нескольких линий запросов прерывания.
Назначения входных, выходных и управляющих сигналов ПКП приведены при описании выводов микросхемы в табл. 2.17.
Сопряжение БИС КР580ВН59 со стандартной системой шиной показано на рис. 2.17,6.
ПКП позволяет реализовать процесс прерывания по запросам от внешних устройств или по опросу микропроцессором запросов на обслуживание внешних устройств.
При обслуживании прерываний по запросу от внешних устройств выполняется следующая последовательность операций: запросы прерываний поступают на входы IR0 — IR7 и устанавливают соответствующие разряды RGI; ПКП принимает запросы, оценивает их приоритеты и формирует сигнал прерывания INT; МП принимает сигнал INT, если прерывания разрешены, и подтверждает
96
прием выдачей сигнала INTA; после получения сигнала INTA ПКП устанавливает разряд регистра ISR, соответствующий запросу с наивысшим приоритетом, сбрасывает соответствующий разряд и выдает на шину данных £>(7 — 0) код команды CALL; МП выдает еще два сигнала INTA, которые позволяют ПКП передать на шину данных 16-разрядный адрес подпрограммы обслуживания прерывания, причем младший байт адреса передается по первому сигналу INTA, а старший — по второму.
При обслуживании прерываний по опросу микропроцессор производит считывание кода номера запроса с высшим уровнем приоритета по сигналу RD. Прием запросов, маскирование и анализ приоритета выполняются так же, как и при обслуживании прерываний по запросу.
Для увеличения числа уровней прерывания ПКП могут быть объединены в систему, состоящую из ведущего ПКП и нескольких ведомых ПКП (рис. 2.17, в). При обслуживании запроса, поступившего на вход ведомого ПКП, ведущий ПКП по сигналу INTA выдает на шину данных код команды CALL, а на шины CAS0 — CAS2 — код номера ведомого ПКП. С приходом второго и третьего сигналов
INTA адрес подпрограммы обслуживания на шину данных выдает выбранный по коду на шинах CASO — CAS2 ведомый ПКП.
Установка ПКП в исходное состояние и настройка его на определенный режим обслуживания прерываний программируется двумя типами команд: командами инициализации (ICW) и командами управления операциями (ОС И). Для инициализации в ПКП последовательно вводятся команды ICW1 и ICW2. В микропро-
в 4 или 8 байт между начальными адресами подпрограмм обслуживания прерываний. Разряды А7 — А5 команды ICW1 используются для формирования младшего байта адресов подпрограмм обслуживания прерываний в соответствии с табл. 2.18. Команда ICW2 (рис. 2.18,6) представляет собой старший байт адреса подпрограмм обслуживания прерываний, выдаваемый ПКП на шину данных в качестве третьего байта команды CALL. В команде ICW3 для ведущего ПКП
АО D7 D6 D5 DU D3 D2 D1 DO
А7 А6 Ад 1 0 F S 0
в) КО D7 DO D5 D4 D3 D2 Df DO
S7 S6 S3 SO S3 S2 St SO
ICWJ
Адрес г
Одайт
8 дайт
Один ПКП 1
НесшькоПКП 0
1 0 есть ведомый нет ведомого
D7 D6 D5 DO D3 D2 D1 DO
s)
АО
1
D7 DO D5 DO DJ D2 DI DO
Мд МО М3 М2 All МО А9 Ав
Старший байт адреса
г)
АО
1
0 0 0 0 0 ID2 ПИ IDO ICW3
Код ведомого
Рис. 2.18
Таблица 2.18. Младший байт адресов команды CALL
Вход запроса Адресный интервал 4 байт Адресный интервал 8 байт
о7 о6 d5 d4 D3 d2 Di Do d7 D6 DS D4 D3 D2 Di Do
IR7 А7 А6 А5 1 1 1 0 0 A7 A6 1 1 1 0 0 0
IR6 А7 А6 А5 1 1 0 0 0 A7 A6 1 1 0 0 0 0
IR5 А7 А6 А5 1 0 1 0 0 A7 A6 1 0 1 0 0 0
IR4 А7 А6 А5 1 0 0 0 0 A7 A6 1 0 0 0 0 0
IR3 А7 А6 А5 0 1 1 0 0 A7 A6 0 1 1 0 0 0
IR2 А7 А6 А5 0 1 0 0 0 A7 A6 0 1 0 0 0 0
IR1 А7 А6 А5 0 0 1 0 0 A7 A6 0 0 1 0 0 0
IR0 А7 А6 А5 0 0 0 0 0 A7 A6 0 0 0 0 0 0
цессорной системе, состоящей из нескольких ПКП, для каждого из них после двух первых команд инициализации вводится команда ICW3, задающая режим взаимодействия контроллеров. Форматы команд инициализации приведены на рис. 2.18.
Команда ICW1 (рис. 2.18, а) сбрасывает регистры RGI, RGM и присваивает низший приоритет входу IR7. Разряд S этой команды определяет наличие одного или нескольких ПКП в системе, а разряд F (формат) — адресный интервал
(рис. 2.18, в) наличие 1 в одном из разрядов указывает на подключение к соответствующему входу запроса прерывания выхода INT ведомого ПКП. В команде ICW3 для ведомого ПКП (рис. 2.18, г) задается код его номера в системе.
Команды инициализации загружаются в ПКП из микропроцессора по команде OUT с учетом определенного значения младшего разряда адреса АО (рис. 2.18). После записи команд инициализации ПКП подготовлен к приему запросов
4 С. Т. Хвощ и др.
97
прерывания и может работать в режиме с фиксированными приоритетами запросов. В этом режиме запросы упорядочены по приоритетам и вход IRQ имеет высший приоритет, a IR7 — низший. Для задания других режимов функционирования
варианты команды 0CW2 и выполняемые ею функции показаны в табл. 2.19. Если обслуживание запроса прерывания необходимо закончить сбросом разряда регистра ISR с высшим приоритетом, то используется команда 0CW2 со значе-
АО
D7 DO DO DP D3 D2 D1 DO /wImoImoIm# \мЗ М2 MI МО
АО
О
D7 DO DO D4 DJ D2 DI DO
P OIOS PIS
АО О
D7 D6 D5 D4 D3 D2 DI DO
R SEOI E0I 0 0 L2 L1 L0
X ESMMSMM 0
1
Нет разрешения 0 X
Сброс режима 1 0
Установка режима 1 0
Рис. 2.19
Запрет чтения 0 X
Чтение RC1 1 0
Чтение ISR f 1
Таблица 2.19. Варианты команды OCW2
Разряд команды Выполняемая функция
D7 (R) D6 (SEO1) D5 (EOI) D4 D3 D2 D1 DO
0 0 1 0 0 X X X Фиксированный приоритет
1 0 1 0 0 X X X Циклический сдвиг приоритета — присвоение обслуженному запросу низшего приоритета
0 1 1 0 0 L2 L1 L0 Фиксированный приоритет; L2 — L0 — номер сбрасываемого разряда регистра ISR
1 1 1 0 0 L2 L1 L0 Циклический сдвиг приоритета; L2 — L0 — номер сбрасываемого разряда регистра ISR (присвоение ему низшего приоритета)
1 1 0 0 0 L2 L1 L0 Циклический сдвиг приоритета без завершения прерывания; L2 — L0 — номер входа IR с низшим приоритетом
Примечание. X — произвольное состояние разряда (Xg[0; 1])
ПКП необходимо использовать команды OCW, которые загружаются после команд инициализации в любой текущий момент времени.
Команда управления операциями 0CW1 (рис. 2.19, а) осуществляет установку или сброс разрядов регистра RGM. Установка некоторого разряда регистра маскирования приводит к запрету прерывания по соответствующему входу.
Команда управления операциями 0CW2 (рис. 2.19,6) осуществляет сброс разряда регистра ISR и циклический сдвиг приоритета запроса. Возможные
ниями ЕО1 = 1 и SEOI=0. При ЕО1 = 1 и SEOI = 1 предназначенный для сброса уровень обслуживаемого прерывания указывается в команде разрядами D2 (L2) — DO (LQ). Циклический сдвиг приоритетов задается в команде 0CW2 разрядом D7(R). В циклическом режиме используется круговой порядок назначения приоритетов. Последнему обслуженному запросу присваивается низший приоритет, следующему по кругу — высший. Приоритеты остальных запросов циклически смещаются по шкале приоритетов. При К = 1 и SEOI=0 команда 0CW2 при
98
сваивает низший приоритет запросу с высшим приоритетом, а при R = 1 и SEOI = 1 низший приоритет присваивается запросу, номер которого указывается разрядами D2(L2) — D0(L0). Команда 0CW2 обычно записывается в ПКП в конце подпрограммы обслуживания прерывания перед командой возврата RET.
Команда управления операциями 0CW3 (рис. 2.19, в) позволяет задать режим специального маскирования (разряды D6, £>5), режим опроса (разряд D2) и произвести считывание состояния ПКП (разряды Dl, DO).
Режим специального маскирования дает возможность на некотором участке программы выборочно управлять запросами с различными приоритетами и разрешать прерывания выполняемой программы даже от входов с меньшими приоритетами. Режим специального маскирования задается командой 0CW3 при ESMM = 1 и SMM = 1 и воздействует до сброса по команде с ESMM = 1 и SMM = 0.
Режим опроса устанавливается по команде 0CW3 при Р = 1. В этом режиме ПКП принимает запросы и формирует слово-состояние опроса, содержащее номер запроса с наивысшим приоритетом (разряды D2 — DO слова-состояния). Обслуживание запроса происходит по требованию программы, осуществляющей с помощью команды ввода IN (Л0 = 0, RD=0) чтение слова-состояния, программное декодирование его и переход к соответствующей подпрограмме обслуживания прерывания.
Считывание содержимого регистров RGI и ISR производится после загрузки в ПКП команды 0CW3 соответствующими значениями ERIS и RIS (рис. 2.19, в) с последующим выполнением команды ввода IN (Л0=1, RD = 0). Считывание содержимого регистра RGM производится без предварительной загрузки 0CW3 по команде IN (Л0=1, RD = 0).
Основные электрические параметры микросхемы КР580ВН59 при температуре окружающей среды (+25±10)°C приведены ниже:
Выходное напряжение логического нуля
U0L, В...........................< 0,45
Выходное напряжение логической еди-
ницы Uон, В......................> 2,4
Входное напряжение логического нуля
UILi В..............................< 0,45
Входное напряжение логической единицы Uон, В..........................>2,4
Ток потребления 1Сс, мА...........<100
2.8. Архитектура БИС программируемого контроллера электронно-лучевой трубки КР580ВГ75
БИС программируемого контроллера ЭЛТ КР580ВГ75 предназначена для связи алфавитно-цифровых дисплеев и видеотерминалов микроЭВМ с микропроцессорными системами [9]. БИС программируемого контроллера ЭЛТ (ПКЭЛТ) обеспечивает согласование режимов работы ЭЛТ и микроЭВМ, промежуточное хранение выводимой информации и выполнение ряда вспомогательных функций по обработке текстов и графиков.
Структурная схема ПКЭ приведена на рис. 2.20. В состав БИС входят: двунаправленный 8-разрядный тристабильный буфер данных (BD), служащий для сопряжения информационной шины микропроцессорной системы с шиной данных ПКЭЛТ; блок управления записью/чте-нием (RWCU), обеспечивающий управле-
4*
99
ние внешними и внутренними передачами данных и вырабатывающий сигналы ПДП и прерываний; счетчик знаков (СТСН) для подсчета числа знаков в знаковом ряду и длительности обратного хода горизонтальной развертки, значения которых программируются и записываются в регистре параметров; два буфера (BFR) для промежуточного хранения выводимой на экран ЭЛТ информации, каждый из которых хранит один ряд знаков и имеет емкость 80 однобайтных знаков; при выводе содержимого одного из BFR на экран второй заполняется информацией для следующего ряда знаков; контроллер входного буфера (С/В), содержащий регистры команд и параметров для записи команд от МП и управляющий взаимодействием ПКЭ с процессором видеотерминала; контроллер выходного буфера (СОВ), управляющий отображением информации; два стека
(STACK) емкостью 16 знаков по 7 бит каждый, работающие по принципу FIFO и служащие для хранения кодов атрибутов поля (участка изображения); счетчик строк (CTL) для подсчета числа строк в знаковом ряду; число строк программируется и записывается в регистр параметров; счетчик рядов (CTR) для подсчета числа рядов в кадре и длительности обратного хода вертикальной развертки, значения которых программируются и записываются в регистр параметров; схема растровой синхронизации и управления видеосигналом (RTVC); два регистра светового пера (RG), в которые в момент поступления сигнала от светового пера заносится содержимое счетчиков СТСН и CTR.
Назначение входных, выходных и управляющих сигналов ПКЭ приведено при описании выводов микросхемы в табл. 2.20.
Таблица 2.20. Описание выводов ПКЭЛТ
Обозначение вывода Номер контакта Назначение вывода
DB(7—Q) 19; 18; 17; 16; 15; 14; 13; 12 Вход-выход данных
DRQ 5 Запрос прямого доступа, подаваемый на КПДП
DA СК 6 Подтверждение прямого доступа — сигнал от КПДП, разрешающий выполнение цикла ПДП
IRQ 31 Запрос прерывания
RD 9 Чтение — сигнал для считывания информации из внутренних регистров ПКЭЛТ на шину данных
WR 10 Запись — сигнал для записи информации с шины данных на внутренние регистры ПКЭЛТ
АО 21 Вход для адресации внутренних регистров ПКЭЛТ
cs 22 Выбор микросхемы; L-уровень сигнала подключает ПКЭЛТ к шине данных
CCLK 30 Вход тактового сигнала, синхронизирующего процесс вывода информации на ЭЛТ
CC(6-0) 29; 28; 27; 26; 25; 24; 23 Выходы счетчика знаков, подаваемые на знакогенератор
LC(3 — 0) 1; 2; 3; 4 Выходы счетчика строк, задающие знакогенератору номер строки в знаковом ряду
LA(l-O) 38; 39 Выходы кода атрибутов строк, используемые для получения графических изображений
HRTC 7 Выход сигнала обратного хода строчной развертки; во время действия этого сигнала //-уровня сигнал на выходе VSR имеет //-уровень, и на выходе LTEN — L-уровень
VRTC 8 Выход сигнала обратного хода кадровой развертки; во время действия этого сигнала //-уровня сигнал на выходе VSP имеет //-уровень, а на выходе LTEN — L-уровень
HLGT 32 Сигнал для подсветки определенных участков или символов, задаваемых с помощью атрибутивных кодов поля или знака
100
Продолжение табл. 2.20
Обозначение вывода Ыомер контакта Назначение вывода
R VV 36 Реверс видеосигнала — сигнал, включающийся на участках изображения, заданных соответствующими атрибутами поля или при отображении курсора, если курсор запрограммирован в виде негативного видеоблока
LTEN 37 Сигнал разрешения засветки экрана, включающийся при программировании курсора в виде подчеркивания и при генерации графических символов в соответствии с кодами атрибутов
VSP 35 Сигнал гашения луча, действующий во время обратного хода горизонтальной и вертикальной разверток; во время первой и последней строк в знаковом ряду, если запрограммировано подчеркивание строки с номером > 8; при поступлении команд окончания или конца экрана; во время периодических интервалов для получения мерцающего изображения
GPA(l-O) 34; 33 Выходы кодов атрибутов общего назначения, управляемые с помощью атрибутивных кодов поля (используются по усмотрению разработчика)
LPEN 11 Входной сигнал светового пера
Ucc 40 Напряжение питания (4-5 В)
GND 20 » » (0 В)
Структурная схема на рис. 2.21 иллюстрирует включение микросхемы КР580ВГ75 в систему отображения. ПКЭЛТ через КПДП получает доступ к ОЗУ видеотерминала, загружает коды знаков в один из буферов и с началом прямого хода строки растра начинает выдавать их на знакогенератор. Отображение информации знакового ряда осущест
вляется построчно. При каждом прямом ходе горизонтальной развертки номер строки растра сохраняется постоянным и выводятся коды всех знаков. Во время обратного хода горизонтальной развертки номер строки увеличивается на единицу и снова производится вывод кодов всех знаков ряда при очередном прямом ходе строки растра. Этот процесс про
101
должается, пока не будет отображен весь знаковый ряд (пройдены все строки). Одновременно с отображением информации знакового ряда одного из BFR происходит загрузка другого BFR кодами знаков следующего ряда. Поочередная работа буферов продолжается до тех пор, пока не будут отображены все знаковые ряды в кадре. Число знаковых рядов на экране, знаков в ряду и строк растра в знаковом ряду задается программно, что позволяет сопрягать ПКЭЛТ с различными типами электронно-лучевых устройств. Возможность программно изменять продолжительность цикла ПДП и интервалы между циклами обеспечивает использование в видеотерминалах динамических ЗУ с различным временем регенерации.
Микросхема КР580ВГ75 позволяет получать изображение со следующими характеристиками: число знаковых рядов в кадре от 1 до 64; число знаков в знаковом ряду от 1 до 80; число строк растра в знаковом ряду от 1 до 16; длительность обратного хода строчной развертки от 2 до 32 тактов CCLK; длительность обратного хода кадровой развертки от 1 до 4 рядов.
Микросхема может работать в режиме гашения (бланкирования) чередующихся рядов. В этом режиме первый знаковый ряд отображается, второй — гасится, третий — отображается и т. д., что улучшает зрительное восприятие текста.
Счетчик строк можно запрограммировать для работы в одном из двух режимов. В режиме 0 код счетчика строк соответствует номерам строк, а в режиме 1 код счетчика сдвинут на единицу относительно номера строки, так что при отображении первой строки на выходе счетчика будет номер последней строки знакового ряда. Режим 0 используется для знакогенераторов, запускаемых с адреса 1, режим 1 — для знакогенераторов, запускаемых с нулевого адреса. Независимо от режима счетчика строк программируется номер подчеркиваемой строки. Если этот номер меньше 7, то верхняя и нижняя строки в знаковом ряду не гасятся, в противном случае — гасятся. Если номер строки подчеркивания превышает число строк в ряду, подчеркивания не происходит.
ПКЭЛТ можно запрограммировать на запрос передачи пакетными посылками от одного до восьми знаков в пакете в режиме ПДП с интервалами между пакетами от 0 до 55 периодов синхросигнала знака и на формирование запроса прерывания в конце каждого кадра.
ПКЭЛТ позволяет задавать различные свойства (атрибуты) изображения, характеризующие его зрительное восприятие. Контроллер выходного буфера анализирует состояние старшего бита (MSB) обрабатываемого байта информации. При MSB = 1 байт информации представляет код атрибута изображения или вспомогательную команду.
Атрибутивные коды изображения делятся на атрибутивные коды знака и атрибутивные коды поля. Атрибутивные коды знака используются для получения графических символов без применения знакогенератора. Это осуществляется путем подключения выходов LA0, LAI, VSP и LTEN к несложной логической схеме. Графические символы можно индивидуально программировать на мерцание или подсветку. Мерцание осуществляется выходом VSP с частотой 1/32 частоты кадра. Формат слова для задания атрибутов знака представлен на рис. 2.22,а. Разряды D2 — D5 задают код гра-
а) е)
'В7 В6В5 В4 ВЗ В2 В1В0 ' В7В6В5В0ВЗВ2В1В0
Р | f |C|Z7 |С|С И |//| |gp|f |g|g|g|g|g|
# |g|g|fIC|g|g|C|g|
|g|gp|g|g|g|//J |£|f |£|1|£|£|1р|
|g|g|g|g|g|g|g|g-Hd0igi0|gHz?igi
|g|g|g|gukkUL)
---------------ЩШЕЖЕЕ]
г)
3)
Рис. 2.22
rPI/|g|o|o|Q|ol
|0 |/f|ft?p|Zg|y£|gg|fg|
фического символа; при В = 1 (DI) осуществляется мерцание графического символа, при Н = 1 (D0) — подсветка.
Атрибутивные коды поля влияют на визуальные характеристики поля знаков. Действие атрибутов поля начинается со знака, следующего за атрибутивным ко
102
дом поля, и продолжается со следующего атрибутивного кода поля или до конца кадра. Атрибуты поля сбрасываются во время обратного хода кадровой развертки. Формат слова для задания атрибутов поля представлен на рис. 2.22,6. Здесь наряду с мерцанием и подсветкой можно задать подчеркивание знака (I/), негативное изображение (R) и атрибуты общего назначения (GG). Кроме того, ПКЭЛТ можно запрограммировать на видимый («непрозрачный») и невидимый («прозрачный») режимы атрибутов поля.
Для обслуживания страничной памяти и ПДП используются четыре вспомогательные команды. Старшие шесть разрядов команд имеют одинаковый код (111100). Два младших разряда определяют команды следующим образом: 00 — конец знакоряда; 01 — конец знако-ряда-останов ПДП; 10 - конец кадра; 11 — конец кадра — останов ПДП. Команда «конец знакоряда» включает VSP и поддерживает его до конца строки растра знакоряда. Команда «конец знакоряда — останов ПДП» приводит логику управления ПДП к останову для остатка знакоряда, загружаемого в это время в ЗУ на один знакоряд, а при отображении данного знакоряда действует точно так же, как команда «конец знакоряда». Команда «конец кадра» включает VSP и поддерживает его до конца кадра. Команда «конец кадра — останов ПДП» приводит логику управления ПДП к останову для остатка кадра, загружаемого в буферное ЗУ на один знакоряд, а при отображении данного кадра действует точно так же, как и команда «конец кадра».
Местоположение курсора определяется курсорными регистрами ряда и столбца и программируется командой «загрузка курсора». Для курсора программируются следующие режимы: мерцающее подчеркивание; мерцающий негативный видеоблок; немерцающее подчеркивание; немерцающий негативный видеоблок. Частота мерцания курсора равна 1/16 частоты кадров.
При работе со световым пером его выход подключается ко входу LPEN микросхемы. В момент срабатывания светового датчика координаты знака, на котором установлено световое перо, фикси
руются в двух регистрах светового пера. В регистре состояния устанавливается флаг, указывающий, что был принят сигнал светового пера, и МП видеотерминала может по команде считать содержимое регистров светового пера, используя полученные координаты для необходимых операций с данным знаком.
Управление работой ПКЭЛТ осуществляется путем записи в него управляющей информации от МП видеотерминала по шине данных и чтения по шине данных информации о состоянии микросхемы. Доступ к программно-доступным регистрам ПКЭ осуществляется с помощью комбинаций управляющих сигналов, представленных в табл. 2.21.
Таблица 2.21. Операции, определяемые управляющими сигналами
Управляющий сигнал Выполняемая операция
АО RD WR cs
1 0 1 0 X X 1 1 0 0 1 X 0 0 1 1 1 X 0 0 0 0 0 1 Запись команды в регистр команд Запись параметров команды в регистр параметров Чтение регистра состояния ПКЭ Чтение регистра светового пера (после соответствующей команды) Перевод шины данных DB(7—0) в высокоимпедансное состояние То же
Примечание. X — безразличное состояние сигнала.
Микросхема рассчитана на прием одного байта команды и последовательности параметров команды (от 0 до 4 байт). Если до поступления следующей команды не было получено необходимое для предыдущей команды число параметров, то в регистре состояния выставится соответствующий флаг. Список команд ПКЭЛТ приведен в табл. 2.22 [9]. Код операции определяется тремя старшими разрядами D7 — D0 первого байта команды. Форматы команд и обозначения отдельных полей команд показаны
103
Таблица 2.22. Список команд ПКЭЛТ
коп D7D6D5 Название команды Число байтов в команде Коммен гарий
000 Формат экрана 5 Инициализация микросхемы; S — для пропуска рядов; поле Н — для установки числа знаков в ряду; поле V — число рядов обратного хода по кадру; поле R — число рядов в кадре; U — номер подчеркиваемой строки; поле L — число строк в ряду; поле М — режим счетчика строк; поле F — режим атрибутов поля; поле С — формат курсора; поле Z — число знаков обратного хода по строке
001 Старт-дисплей 1 Разрешение отображения; поле S — число тактовых импульсов между запросами ПДП; поле В — число знаков в пакете ПДП
010 Стоп-дисплей 1 Прекращение отображения
011 Чтение светового пера 3 Передача в МП содержимого регистров светового пера; поле С — номер знака; поле R — номер ряда
100 Загрузка курсора 3 Запись параметров в регистры курсора; поле С — номер знака; поле R — номер ряда
101 Разрешение прерывания 1 Разрешение прерывания и установка флага IE в регистре состояния
ПО Запрещение прерывания 1 Запрещение прерывания и сброс разряда IE в регистре состояния
111 Предварительная установка счетчика 1 Установка всех внутренних счетчиков в положение, соответствующее левой верхней позиции экрана
на рис. 2.22, в — к соответственно. Формат слова-состояния ПКЭЛТ, считываемого из внутреннего 8-разрядного регистра слова-состояния, а также обозначения флажков показаны на рис. 2.22, л, где IE — флаг разрешения прерывания, IR — запроса прерывания, LP — светового пера, IC — неправильной команды, VE — разрешения видеосигнала, DU — недогрузки буфера ряда, FO — перегрузки стека.
Основные электрические параметры микросхемы КР580ВГ75 в диапазоне температур от — 1 до 4-70 °C таковы:
Выходное напряжение логического нуля U0L, В...............................< 0,45
Выходное напряжение логической единицы UqH, В..........................>2,4
Ток утечки на входе 1ц, мкА . . . <10
» » » выходе 1(ц, мкА . . . <10
» потребления от источника пита-
ния Iqq, мА..........................<160
104
2.9. Архитектура БИС программируемого контроллера клавиатуры и индикации КР580ВВ79
БИС КР580ВВ79 представляет собой программируемое интерфейсное устройство, предназначенное для ввода и вывода информации в системах на основе микропроцессоров КР58ОИК8ОА и К1810ВМ86 [3, 11]. Микросхема программируемого контроллера клавиатуры и индикации (ПККИ) состоит из двух основных функционально разделимых частей: клавиатурной и дисплейной. Клавиатурная часть предназначена для сопряжения с клавиатурой печатающих устройств и с произвольными наборами переключателей. Дисплейная часть ПККИ позволяет отображать информацию с помощью индикаторов различных типов (дисплеев).
Упрощенная структурная схема ПККИ приведена на рис. 2.23, а. В состав
БИС входят: буферы клавиатуры и датчиков (BF), включающие также схему управления и устранения дребезжания клавиатуры, предназначенные для хранения входной информации в режимах сканирования клавиатуры, наборов датчиков и ввода по стробу; схема управления вводом/выводом (RWCU), вырабатывающая сигналы управления обменом с МП и внутренними пересылками данных и команд; буферы канала данных (BD), предназначенные для обмена информацией между ПККИ и МП; ОЗУ клавиатуры датчиков (STACK), работающее по принципу FIFO и предназначенное для хранения кодов позиций клавиш и состояний ключей датчиков; ОЗУ отображения (RAM), сохраняющее информацию, отображаемую на дисплее; регистр адре
са ОЗУ отображения (KG4), предназначенный для хранения адреса данных, записываемых или считываемых микропроцессором; схема управления и синхронизации (С U), состоящая из регистров хранения команд и счетчика синхронизации и осуществляющая управление работой всей микросхемы; схема анализа состояния ОЗУ-датчиков (STCU) контролирующая число символов в ОЗУ и формирующая сигнал прерывания INT; регистры ОЗУ отображения (RG), предназначенные для хранения данных отображаемых на выходах каналов А и В; счетчик сканирования (СТ), вырабатывающий сигналы сканирования клавиатуры, датчиков и дисплея.
Назначение входных, выходных и управляющих сигналов ПККИ приведе-
105
Таблица 2.23. Описание выводов ПККИ
Обозначение вывода Номер контакта Назначение вывода
RET(7—0) SH VISTB R W NS/D CS CLK CLR D(7—0) DSPA(3 — 0) DSP В (3 — 0) BD S(3-0) INT Ucc GND 8; 7; 6; 5; 2; 1; 39; 38 36 37 10 11 21 22 3 9 19; 18; 17; 16; 15; 14; 13; 12 24-27 28-31 23 35; 34; 33; 32 4 40 20 Входы линий возврата, служащие для подачи сигналов от датчиков через контакты клавиш или ключа Вход сигнала сдвига, используемого для сканирования клавиатуры Вход сигнала управления для режима сканирования клавиатуры или стробирующего сигнала для режима ввода по стробу Вход сигнала чтения L-уровня, разрешающего передачу информации из ПККИ в канал данных МП Вход сигнала записи L-уровня, разрешающего передачу информации из канала данных МП в ПККИ Вход для управления записью/чтением данных или команд; при сигнале Н-уровня происходит запись команды или чтения состояния ПККИ, при сигнале L-уровня — запись или чтение данных Вход сигнала выбора микросхемы; L — уровень сигнала разрешает работу схемы Вход сигнала синхронизации микросхемы Вход сигнала установки ПККИ в исходное состояние Входы/выходы канала данных Выходы канала А » » В Выход сигнала гашения отображения L-уровня Выходы сигналов сканирования клавиш клавиатуры или набора датчиков и дисплея Выход сигнала прерывания Вход напряжения питания ( + 5 В) » » » (0 В)
но при описании выводов микросхемы в табл. 2.23.
На рис. 2.23, б показано включение микросхемы в микропроцессорную систему, управляющую работой клавиатуры и дисплея.
Направление и вид операций обмена между микропроцессором и ПККИ представлены в табл. 2.24.
Клавиатурная часть ПККИ имеет три режима работы: режим сканирования клавиатуры, режим определения состояния набора датчиков и режим ввода по стробу.
В режиме сканирования клавиатуры байт информации, вводимой в STACK, содержит код позиции нажатой клавиши и два бита сигналов управления. Разряду D7 соответствует состояние сигнала VI STB, а разряду D6 — сигнала SH. Разряды D3 — D5 определяют номер строки нажатой клавиши, а разряды DO — D2 — номер столбца. После записи
106
Таблица2.24. Операции обмена, определяемые сигналами управления
Сигналы управления Вид операции обмена
NSfD R W CS
1 1 0 0 Передача команды из канала данных в ПККИ
0 1 0 0 То же
1 0 1 0 Передача слова-состояния из ПККИ в ка-
нал данных
0 0 1 0 Передача данных из ПККИ в канал данных
X X X 1 Установка канала
данных в высокоимпедансное состояние
Примечание. X — безразличное состояние сигнала.
кода позиции клавиши в STACK на выходе INTустанавливается напряжение Н-уровня. В этом режиме с помощью схемы управления и устранения дребезжания
клавиатуры осуществляется также отработка ситуаций, возникающих при одновременном нажатии клавиш.
Режим сканирования клавиатуры может выполняться с обнаружением двух нажатых клавиш. В этой разновидности режима вводится код только одной нажатой клавиши. Одновременное нажатие двух клавиш не воспринимается до тех пор, пока одна из них не будет отпущена. Другая разновидность режима разрешает одновременное нажатие N клавиш (не более восьми), распознает их и вводит коды позиций в STACK в соответствии с порядком обнаружения. В последнем варианте с помощью специальной команды можно задать режим обнаружения ошибок, в котором наличие двух нажатых клавиш рассматривается как одновременное нажатие и вызывает установку в слове состояния ПККИ флага ошибки.
В режиме определения состояния набора датчиков по входам RET(7 — 0) производится построчный ввод в STACK состояний ключей датчиков. При этом STACK работает как обычное ОЗУ, каждая ячейка которого загружается состоянием соответствующей строки набора датчиков. В этом режиме не используются входы V/STB и SH и схема устранения дребезжания клавиатуры. При обнаружении изменения состояний датчиков на выходе INT в конце интервала сканирования устанавливается, как правило, напряжение Н-уровня.
В режиме ввода по стробу ввод в STACK со входов RET(7 — 0) происходит при переходе стробирующего сигнала на входе V/STB из состояния L-уровня в состояние Н-уровня. Вход SH и схема устранения дребезжания клавиатуры в этом режиме не используются, а длительность стробирующего сигнала должна быть не меньше периода частоты синхронизации микросхемы.
Дисплейная часть ПККИ имеет два режима работы: режим ввода слева и режим ввода справа со сдвигом.
В режиме ввода слева каждой позиции дисплея соответствует определенная строка в ОЗУ отображения (RAM). Нулевому адресу в RAM соответствует крайний левый символ. Ввод символов, начиная с нулевого адреса, вызывает по
строчное отображение информации слева направо.
Ввод справа со сдвигом используется в электронных калькуляторах. Здесь ввод первого символа производится в крайнюю справа позицию дисплея. Следующий ввод также производится в крайнюю правую позицию, а все отображение сдвигается на один символ влево. В этом режиме нет прямого соответствия между позицией отображаемого символа и адресом строки RAM, поэтому рекомендуется использовать последовательный ввод, начиная с нулевого адреса.
Информация на выходах DSPA(3 — 0) канала А соответствует разрядам D7 — D4 канала данных, а на выходах DSPB(3 — 0) — разрядам D3 — D0.
Сигналы сканирования на выходах S(3 — 0) вырабатываются счетчиком сканирования (СТ), обеспечивающим два вида сигналов сканирования: кодированные сигналы и дешифрированные. Кодированные сигналы сканирования являются выходами четырех последних разрядов счетчика синхронизации и должны дешифрироваться внешним дешифратором для получения сигналов сканирования клавиатуры и индикаторов.
Режимы работы ПККИ устанавливаются программно с помощью записи в него команд по каналу данных. Перед программированием режима микросхема должна быть установлена в исходное состояние подачей на вход CLR напряжения Н-уровня длительностью не менее шести тактовых импульсов.
Список команд ПККИ приведен в табл. 2.25. Команды занимают один байт и код операции определяется тремя старшими разрядами D7 — D5. Подробная расшифровка назначения отдельных разрядов команд установки режима клавиатуры дисплея и сброса показана на рис. 2.24, а и б соответственно.
Для контроля состояния ПККИ микропроцессор может считывать слово-состояние БИС из внутреннего 8-разрядно-го регистра слова-состояния.
Разряды D3 — D0 слова-состояния определяют число символов в ОЗУ клавиатуры и датчиков. Разряды D4 и D5 представляют флаги ошибок и используются в клавиатурном режиме и режиме ввода по стробу. Разряд D4 устанавли-
107
Таблица 2.25. Список команд ПККИ
КОП D7D6D5 Название команды Комментарий
000 001 010 011 100 101 ПО 111 * D4 и< учитывается т ** При . *** Заире D3 - D0. Установка режима клавиатуры-дисплея Программная синхронизация Чтение ОЗУ клавиатуры и датчиков Чтение ОЗУ отображения Запись в ОЗУ отображении Гашение — запрет записи отображения Сброс Сброс прерывания — установка режима обнаружения ошибки пользуется при работе с набором олько КОП. D4 = 1 адрес символа после выполь т записи и гашение осуществляв! Разряды D4, D3 задают режим дисплейной части; D2 — D0 — режим клавиатурной части Разряды D4 — D0 задают код программируемого коэффициента деления Разряд D4 — флаг автоинкрементирования; D2 — D0 — адрес строки набора датчиков; D3 не используется * Разряд D4 — флаг автоинкрементирования; D3 — D0 — адрес читаемой строки ** Разряд D4 — флаг автоинкрементирования; D3 — D0 — адрес строки записи ** Разряд D4 не используется; D3 — запрет записи по входам D7 — D4 для канала А; D2 — запрет записи по входам D3 — D0 для канала В; D1 — гашение выходов DSPA(3 — 0); DO — гашение выходов DSPB(3 — 0) *** Команда предназначена для программного сброса БИС, сброса слова состояния и сигнала INT, а также выходов DSPA(3 — 0) и DSPB(3 — 0) в код, определяемый разрядами D2, D3 При работе с набором датчиков устанавливает выход INT в состояние L-уровня; в клавиатурном режиме при D4 = 1 устанавливает режим обнаружения ошибок датчиков, в клавиатурном режиме и вводе по стробу 1ения операции увеличивается на единицу. гея при записи единицы в соответствующий разряд
вается при чтении символа из пустого ОЗУ, а разряд D6 — при записи в заполненное ОЗУ. Разряд D6 в режиме набора датчиков устанавливается в том случае, если происходит замыкание хотя бы одного ключа датчиков. В режиме сканирования клавиатуры при записи команды «сброс прерывания — установка режима обнаружения ошибок» разряд D6 выполняет функцию флага ошибки. Он устанавливается при обнаружении одновременного нажатия нескольких клавиш. Разряд D7 слова состояния информирует о прекращении доступа к ОЗУ-отображения.
Основные электрические параметры микросхемы КР580ВВ79 в диапазоне от — 10 до +70°C таковы:
Входное напряжение логической еди-
ницы U/H, В:
на входах RET (7 — 0) . . . . >2,2 на всех остальных входах ... >2,0
Входное напряжение логического ну-
ля UJL, В:
на входах RET (7—0) . . . . <1,4
на всех остальных входах . . . <0,8
Выходное напряжение логической единицы U0H, В:
на выходе INT.................>3,5
на всех остальных выходах . . <2,4
Выходное напряжение логического нуля U0L, В.......................< 0,45
Выходной ток логической единицы
1он-> мА........................<0,15
Выходной ток логического нуля lob’» мА...........................<1,9
Период тактового импульса TCLc, нс > 500
Время сканирования одной клавиши tSK, мкс............................>80
Время сканирования клавиатуры
As/съмс.........................>5,12
Время сканирования дисплея Isdsp, мс 10,24
Время задержки для устранения дребезжания клавиатуры tWAIT, мс > 10,24
108
Рис. 2.24
2.10. Архитектура вспомогательных интерфейсных микросхем комплекта К580
Генератор тактовых импульсов КР580ГФ24. Генератор тактовых импульсов КР580ГФ24 предназначен для синхронизации микропроцессорных систем на основе комплекта К58О. Генератор тактовых импульсов (ГТИ) формирует тактовые импульсы частотой до 2,5 мГц, амплитудой 12 В, тактовые импульсы амплитудой до 5 В для ТТЛ-схем, а также некоторые управляющие сигналы для микропроцессорной системы.
Структурная схема ГТИ представлена на рис. 2.25,а, подключение ГТИ к МП показано на рис. 2.25,6. ГТИ состоит из задающего генератора (SGN), генератора тактовых импульсов (GLG), порогового элемента, формирователей и логических схем. Для работы ГТИ необходимо подключение внешнего кварцевого резонато
ра с частотой колебаний в 9 раз большей, чем частота выходных тактовых импульсов ГТИ.
Назначение входных и выходных сигналов ГТИ указано при описании выводов микросхемы в табл. 2.26.
Основные временные характеристики тактовых импульсов следующие:
Время переднего и заднего фронтов ('/.я.О/Днс...................... 0-50
Ширина импульса CLK1 (Zclki), нс > 60
» » CLK2 (Zclk2). нс > 220
Временной интервал между задним
фронтом CLK1 и передним фронтом CLK2 нс........................ >0
Временной интервал между задним
фронтом CLK2 и передним фронтом CLK1, tD2, нс................. >70
Задержка CLK2 по отношению к CLK1, tD3, нс..................... >80
Основные электрические параметры микросхемы К580ГФ24 следующие:
109
Рис. 2.25
Таблица 2.26. Описание выводов ГТИ
Обозначение вывода Номер контакта Назначение вывода
XTAL1(CR1), XTAL2(CR2) TANK SYNC RESIN RD YIN OSC CLK1, CLK2 CLK2(TTL) STSTB RESET READY Ucc Udd GND 15; 14 13 5 2 3 12 11; 10 6 7 1 4 16 9 8 Входы для подключения кварцевого резонатора Вход для подключения параллельного ЛС-контура Вход синхронизации Входной сигнал «СБРОС» Вход сигнала «ГОТОВ» для подачи сигналов о готовности внешних устройств к работе с МП Выход генератора, используемый для тактирования периферийных устройств Выходы тактовых импульсов Выход тактовых импульсов для ТТЛ-схем Строб состояния — сигнал /.-уровня, используемый для фиксации слова-состояния МП Выходной сигнал «СБРОС» » » «ГОТОВ» Напряжение питания ( + 5 В) » » (4-12 В) » » (0 В)
Входное напряжение L-уровня UIL, В
» » //-урОВНЯ С////, В
Напряжение на входе RESIN, U щ— U/L,B............................
Выходное напряжение /.-уровня U0L, В................................
Выходное напряжение //-уровня
Uон, В:
на выходах CLK1, CLK2 . . .
на выходах READY, RESET на всех других выходах . . . Ток источника питания /сс, мА . . Ток источника питания IDD, мА . .
< 0,8 >0,2
> 0,25
< 0,45
> 9,4 > 3,6 > 2,4 < 115 < 12
Системный контроллер и шинный формирователь КР580ВК28. Системный контроллер и шинный формирователь КР580ВК28 предназначен для фиксации слова-состояния МП, выработки системных управляющих сигналов, буферизации шины данных МП и управления направлением передачи данных.
Структурная схема системного контроллера и шинного формирователя (СКФ) приведена на рис. 2.26, а. В состав СКФ входят: шинный формирователь-
110
a) D(7-0)
MEMR
MEM\N
I/OR I/OW
INTA
Рис. 2.26
усилитель (BF), обеспечивающий увеличение нагрузочной способности системной информационной шины; регистр (BG) для записи и хранения слова-состояния МП; комбинационная схема (PLA) для формирования выходных управляющих сигналов.
Назначения входных, выходных и управляющих сигналов СКФ приведены при описании выводов микросхемы в табл. 2.27. Подключение СКФ к МП показано на рис. 2.26,6. По сигналу STSTB, который вырабатывается ГТИ, происходит запись слова-состояния в регистр хранения, а затем выдача его на комбина-
Таблица 2.27. Описание выводов СКФ
Обозначение вывода Номер контакта Назначение вывода
D(7 — 0) STSTB DBIN WR HLDA DB(7 - 0) MEMR MEMW I/OR I/OW 8; 21; 19; 6; 10; 12; 17; 15 1 4 3 2 7; 20; 18; 5; 9; 11; 16; 13 24 26 25 27 Входы/выходы данных (со стороны МП) Строб состояния (от ГТИ) Вход сигнала «ПРИЕМ» от МП Вход сигнала «ВЫДАЧА» от МП Вход сигнала «ПОДТВЕРЖДЕНИЕ ЗАХВАТА» от МП Входы/выходы информационной системной шины Чтение памяти Запись в память Чтение с ВУ Запись в ВУ
Продолжение табл. 2.27
Обозначение вывода Номер контакта Назначение вывода
BUSEN 22 Разрешение работы шин — сигнал //-уровня, устанавливающий все выходы в высокоимпедансное состояние
INTA 23 Подтверждение прерывания — сигнал L-уровня, используемый для стробирования ввода адреса подпрограммы обслуживания прерывания
Ucc 28 Напряжение питания ( + 5 В)
GND 14 Напряжение питания (0 В)
ционную схему, формирующую управляющие сигналы. Основные электрические параметры
микросхемы К580ВК28 таковы:
Выходное напряжение L-уровня
Uol, В: на шине D(7 — 0).............<0,45
на всех других выходах . . . . < 0,45
Выходное напряжение Я-уровня
Uoh, В: на шине D(7 — 0)..............>3,6
на всех других выходах . . . . ’ > 2,4
Ток потребления от источника питания 1сс> ......................<190
Прямой входной ток 1Ь, мкА: на входе STSTB...............< 500
на других входах ........... < 250
111
Обратный входной ток 1Ь мкА: на входе STSTB.................<100
на других входах...........<100
Буферные регистры КР580ИР82 и КР580ИР83. Буферные регистры КР58ОИР82 и 83 представляют собой 8-разрядные параллельные регистры с тристабильными выходами. Они используются для реализации схем фиксации, буферизации и мультиплексирования в микропроцессорных системах на базе МП К58ОИК8ОА и К1810ВМ86. На выходах микросхемы КР580ИР82 генерируются неинвертированные входные данные, а на выходах микросхемы КР58ОИР83 — инвертированные.
Структурные схемы буферных регистров моделей 82 и 83 приведены на рис. 2.27, а и б соответственно, а назначение
уровне сигнала ОЕ выходы буферных регистров находятся в высокоимпедансном состоянии.
Основные электрические параметры микросхем КР580ИР82 и 83 следующие:
Выходное напряжение логического нуля Uol^ В........................<0,5
Выходное напряжение логической единицы Uон, В.....................>2,4
Входное напряжение логического нуля UIL, В..........................<0,8
Входное напряжение логической единицы Ujh, В........................>2,0
Ток потребления от источника питания 1Сс, мА......................<160
Выходной ток утечки IOz, мкА ... <50 Время задержки нс:
с инвертированием..............<40
без инвертирования.............<45
Таблица 2.28. Описание выводов буферных регистров КР580ИР82 и КР580ИР83
Обозначение вывода Номер контакта Назначение вывода
DI(7 - 0) STB ОЕ DO(7 - 0) Ucc GND 8; 7; 6; 5; 4; 3; 2; 1 11 9 12; 13; 14; 15; 16; 17; 18; 19 20 10 Входы данных Вход сигнала стробирования Вход сигнала разрешения ввода Выходы данных Напряжение питания (+5 В) Напряжение питания (0 В)
входных и выходных сигналов указано при описании выводов микросхем в табл. 2.28.
Запись входных данных в буферные регистры производится при переходе сигнала STB с Н-уровня в L-уровень. При Н-
Шинные формирователи КР580ВА86 и КР580ВА87. Шинные формирователи КР58ОВА86 и 87 представляют 8-раз-рядные параллельные приемопередатчики с тристабильными выходами. Они используются для реализации различных буферных схем в микропроцессорных системах на базе МП К58ОИК8ОА и К1810ВМ86. На выходах микросхемы КР580ВА86 генерируются неинвертированные выходные данные, а на выходах микросхемы КР58ОВА87 — инвертированные.
Структурные схемы шинных формирователей моделей 86 и 87 представлены на рис. 2.28, а и б соответственно, а назначение входных и выходных сигналов указано при описании выводов микросхем в табл. 2.29.
При Я-уровне сигнала на входе Т и L-уровне сигнала на входе ОЕ информация с выводов А (7 — 0) передается на выводы В (7 — 0). При L-уровне сигнала на входе
112
Т и L-уровне сигнала на входе ОЕ информация с выводов В (7 — 0) передается на выводы А (7 — 0). При Н-уровне сигнала на входе ОЕ шинные формирователи переходят в высокоимпедансное состояние.
Ток потребления от источника питания Ice, мА:
для К580ВА86................
для К580ВА87................
Время задержки t/0, нс: с инвертированием ..............
без инвертирования .........
< 135 < 95
< 30
< 35
Таблица 2.29. Описание выводов шинных формирователей К580ВА86 и К580ВА87
Обозначение вывода Номер контакта Название вывода
8; 7; 6; 5; 4; 3; 2; 1 Выводы данных для локальной шины МП
В(7—0) 12; 13; 14; 15; 16; 17; 18; 19 Вывода данных для системной шины
т 11 Вход управления направлением передачи
ОЕ 9 Вход разрешения передачи
Ucc 20 Напряжение питания ( + 5 В)
GND 10 Напряжение питания (0 В)
Основные электрические параметры микросхем К580ВА86 и К580ВА87 следующие:
Выходное напряжение логического
нуля U0L, В:
для Л-выводов................< 0,5
для В-выводов..................<0,5
Выходное напряжение логической
единицы UOh, В: для Л-выводов.....................> 2,4
для В-выводов...................> 2,4
2.11. Структура микроЭВМ на основе микросхем комплекта К580
МикроЭВМ на основе микросхем комплекта К58О строятся по модульному принципу, который обеспечивает подключение к единой магистрали модулей ЦП, ЗУ и УВВ. Магистральная структура связей между модулями минимизирует аппаратуру, уменьшает число схем сопряжения и обеспечивает возможность простого расширения системы. Выдачу информации на магистраль в любой момент времени производит один из модулей-передатчиков. Прием информации осуществляет один или несколько приемников. Одновременная работа двух пар модулей передатчик — приемник невозможна.
В зависимости от способа обращения к памяти возможны два основных варианта магистральной структурной схемы микроЭВМ [2]. В первом варианте обращение к памяти и УВВ происходит с помощью управляющих сигналов слова-состояния процессора. Обобщенная структурная схема этого варианта, использующая системный контроллер для фиксации слова-состояния, приведена на рис. 2.29. Во втором варианте с разделением адресов между ЗУ и УВВ одна из адресных линий выделяется для иденти-
113
Рис. 2.29
Подключение внешних устройств
фикации обращения к ЗУ и УВВ. Первый вариант обращения к памяти и УВВ используется чаще, так как он упрощает системную организацию микроЭВМ.
Список литературы к гл. 2
1. Аналоговые и цифровые интегральные микросхемы : Справ, пособие / С. В. Якубовский, Н. А. Барканов, Л. И. Н и с с ел ь с о н и др.; Под ред. С. В. Якубовского. M.: Радио и связь, 1984. 432 с.
2. Балашов Е. П., Пузанков Д. В. Микропроцессоры и микропроцессорные системы. М.: Радио и .связь, 1981. 325 с.
3. Григорьев В. Л. Программное обеспечение микропроцессорных систем. М.: Энергоатомиздат, 1983. 208 с.
4. Каган Б. М., Сташин В. В. Микропроцессоры в цифровых системах. М.: Энергия, 1979. 193 с.
5. Микро- и мини-ЭВМ / Е. П. Балашов, В. Л. Григорьев, Г. А. Петров: Учеб, пособие для вузов. Л.: Энергоатомиздат, 1984. 376 с.
6. Микропроцессорные БИС и микроЭВМ: Построение и применение /А. А. В а с е н к о в, Н. М. Воробьев, В. Л. Д шхун ян и др.; Под ред. А. А. Васенкова. М.: Сов. радио, 1980. 280 с.
7. Микропроцессоры. Основы построения микроЭВМ /В. Л. Горбунов, Д. И. Панфилов, Д. Л. Пресну хин. М.: Высш, шк., 1984. 144 с.
8. ОСТ 11348.917 — 82. Микросхемы интегральные полупроводниковые. Сер. К58О. Руководство по применению.
9. Проектирование радиоэлектронной аппаратуры на микропроцессорах: Программирование, типовые решения, методы отладки / А. Г. Алексенко, А. А. Галицын, А. Д. Иванников. М.: Радио и связь, 1984. 272 с.
10. Хилбурн Дж., Джулич П. МикроЭВМ и микропроцессоры: Пер. с англ. / Под ред. С. Д. Пашке-ева. М.: Мир, 1979. 463 с.
11. MCS-86 users manual // Intel corporation, 1978. 180 p.
3
Микропроцессорный комплект
БИС серии К1810
Микропроцессорный комплект БИС серии К1810 предназначен для построения как простейших одноплатных микроЭВМ общего назначения, так и мощных мультипроцессорных систем. Комплект используется в системах управления технологическими процессами, производственным оборудованием и промышленными роботами, в контрольно-измерительных комплексах и в информационно-измерительных системах.
3.1. Состав комплекта
В состав комплекта К1810 входят следующие микросхемы: высокопроизводительный 16-разрядный центральный процессор К1810ВМ86; программируемый контроллер прерываний К1810ВН59А; контроллер шин К181ОВГ88; арбитр шин К1810ВБ89; генератор тактовых импульсов К1810ГФ84.
В составе комплекта используются также микросхемы биполярного обрамления: буферные регистры К580ИР82, К58ОИР83 и шинные формирователи К58ОВА86, К580ВА87.
При разработке систем управления и обработки информации на основе комплекта К1810 полезно учитывать его программную и аппаратную совместимость с интерфейсными и контроллерными БИС серии К58О.
Температурный диапазон работы микросхем комплекта от —10 до + 70 °C.
3.2. Архитектура и режимы работы микропроцессора К1810ВМ86
БИС К1810ВМ86 представляет собой однокристальный высокопроизводительный 16-разрядный микропроцессор, выполненный по усовершенствованной п-канальной МОП-технологии, позволившей получить среднее время задержки распространения сигналов на вентиль 2 нс и обеспечить высокую функциональную плотность (29 тыс. транзисторов на кристалл) [2, 3].
Основными архитектурными особенностями микросхемы К1810ВМ86, отличающими ее от микросхемы КР58ОИА8ОА и позволяющими больше чем на порядок повысить производительность систем, являются:
1) более мощная система команд с расширенными возможностями адресации памяти, включающая команды умножения, деления и обработки последовательностей байтов или слов;
2) аппаратная реализация процесса совмещения операций выполнения и выборки команд;
3) более гибкая и мощная организация системы прерываний;
4) аппаратная реализация некоторых механизмов взаимодействия нескольких процессоров, упрощающая построение сложных мультипроцессорных систем.
Основные системные характеристики микропроцессора К1810ВМ86:
Тактовая частота, МГц................ 5
Объем адресуемой памяти, Мбайт 1
Разрядность адресной шины ... 20
» шины данных .... 16
115
в)
Устройство сопряжения с каналом
Устройство обработки
Рис. 3.1
Число адресуемых устройств: ввода/вывода.....................216/216
основных команд................. 133
Максимальная потребляемая мощность, Вт...................... 1,75
Тип корпуса.................... 2123.40-6(7)
Структурная схема микропроцессора К1810ВМ86 представлена на рис. 3.1,а, она включает следующие устройства [2, 3]: арифметико-логическое устройство (ALU) с тремя регистрами временного хранения операндов (RGB) и регистром признаков (RS); группу регистров общего назначения (RO - R7); микропрограммное устройство управления (MCI/) для управления выполнением команд; схему управления доступом к магистрали (DML/); схему внутренней синхронизации (CLG), преобразующую внешние тактовые импульсы во внутренние последовательности синхроимпульсов и обеспечивающую синхронизацию МП с медленными ЗУ и УВВ; схему обработки запросов прерываний (INTU); схему управления циклами обмена (CU), осуществляющую управление работой 16-разрядного канала адреса/данных; буферы канала адреса/ данных (BD/A); указатель команд (IP), выполняющий функции программного счетчика; сегментные регистры (RGS), содержащие базовые адреса программ, данных и стека; сумматор адреса (Sm), служащий для вычисления 20-разрядного физического адреса; регистры очереди команд (RI), предназначенные для формирования шестибайтной очереди команд, готовых к исполнению.
Отличительной особенностью архитектуры микропроцессора К1810ВМ86 является наличие двух основных асинхронно работающих устройств: устройства обработки (УО) и устройства сопряжения канала (УСК). Упрощенная структурная схема, представляющая МП в виде двух независимых устройств, изображена на рис. 3.1,6. У О декодирует и выполняет команды, а УСК осуществляет связь с внешними устройствами, обеспечивает выборку команд и данных из памяти, формирует очередь команд. Организация параллельной работы У О и УСК и уменьшение конфликтных ситуаций при обращении к памяти за счет применения очереди команд позволяет существенно повысить производитель
ность систем на основе микропроцессора К1810ВМ86.
Регистровая модель микропроцессора К1810ВМ86 приведена на рис. 3.2, а. Регистры CS, DS, SS и ES называются сегментными регистрами и используются при обращении к памяти для вычисления
АХ К__________2,
м I I
DX 19___________I____0
| ЗЕВ
Sm
19
0
6)
15 12 11 • • •
| |^|Z7F|lF|r/=|SA|ZF| |Pf|
Рис. 3.2
физических адресов ячеек. Основное назначение этих регистров следующее: регистр программного или кодового сегмента (CS) определяет текущий программный сегмент; содержимое регистра CS вместе с содержимым указателя команд (IP) задает адрес очередной команды выполняемой программы; регистр сегмента данных, или информационного сегмента (DS), используется в командах при обращении к данным; регистр стекового сегмента (SS) определяет текущий стековый сегмент и используется в командах обращения к стеку, при обработке подпрограмм и прерывании; регистр дополнительного сегмента (ES) обычно применяется как вспомогательный сегмент данных.
Регистры общего назначения АХ, ВХ, СХ и DX, называемые также регистрами данных, используются при выполнении арифметических и логических операций. Эти же регистры могут выполнять некоторые специальные функции, что и нашло отражение в их мнемонических обозначениях: АХ — аккумулятор, ВХ — базовый регистр, СХ — счетчик, DX — регистр данных. Эти регистры общего назначения допускают раздельную адресацию к их
117
старшим (Н) и младшим (L) половинам и могут использоваться в виде набора 8-разрядных регистров.
Регистры общего назначения SP, ВР, SI и DI называются адресными регистрами, так как в них хранятся относительные адреса, используемые для определения адресов операндов в пределах одного из сегментов памяти. В указателе стека (SP) и в указателе базы (ВР) содержатся относительные адреса в пределах стекового сегмента памяти, а в регистре индекса источника (SI) и регистре индекса приемника (DI) хранятся относительные адреса в пределах сегмента данных.
В пределах любого из сегментов емкостью в 64К байт обращение к операндам происходит с помощью 16-раз-рядного адреса смещения в сегменте. Этот адрес определяется способом адресации и называется также исполнительным адресом (ЕЛ). 20-разрядный физический адрес памяти (ADDR) формируется в сумматоре адреса (Sm) посредством сложения 16-разрядного адреса смещения в сегменте с 16-разрядным адресом в сегментном регистре, сдвинутым на четыре разряда влево (рис. 3.2,6).
Рассмотренные функции регистров микропроцессора К1810ВМ86 являются основными и реализуются в командах по умолчанию. Дополнительные возможности использования регистров указываются при описании конкретных видов команд.
Регистр признаков или флагов (RS) состоит из одноразрядных регистров, фиксирующих состояние процессора и применяемых для управления его функционированием (рис. 3.2, в). Флаги CF, PF, AF, SF и ZF аналогичны флагам микропроцессора КР58ОИК8ОА и характеризуют результат выполнения последней арифметической или логической операции. Флаг переполнения OF устанавливается в состояние 1 при переполнении, возникающем в результате арифметических операций над величинами со знаком. Флаги DF, IF и TF применяются для управления микропроцессором. Флаг направления DF служит для автоматического увеличения или уменьшения адреса при обработке последовательностей символов (имитация режимов автоинкрементной
118
и автодекрементной адресации). Установка флага разрешения прерывания IF разрешает МП-прием запроса прерывания на входе INT. Установка флага трассировки TF переводит МП в состояние прерывания после выполнения каждой команды, т. е. организует режим пошагового выполнения программ.
Микропроцессор К1810ВМ86 предназначен для использования как в простых однопроцессорных, так и в сложных мультипроцессорных системах управления и обработки информации. В связи с этим МП имеет специальный вывод MN/MX (см. рис. 3.1, а) для задания минимального или максимального режимов функционирования. Каждый режим характеризуется некоторым набором управляющих сигналов, соответствующим сложности проектируемой системы. При подключении вывода MN) MX к выводу UCc микропроцессор настраивается на работу в минимальном режиме, в котором все сигналы управления периферийными устройствами вырабатываются самим МП. При подключении вывода MN/ MX к выводу GND происходит изменение функций ряда управляющих сигналов и МП перенастраивается на работу в максимальном режиме. В этом режиме МП используется обычно с системным контроллером, генерирующим сигналы управления системой. Управляющие сигналы максимального режима работы на рис. 3.1, а заключены в круглые скобки.
Назначения выводов МП и соответствующих им сигналов, общих как для максимального, так и для минимального режимов, приведены в табл. 3.1. Назначения выводов, относящиеся только к минимальному режиму, даны в табл. 3.2, а только к максимальному — в табл. 3.3. В максимальном режиме, как это видно из табл. 3.3, МП использует лишь три вывода ST0 — ST2 для управления периферией и ЗУ через контроллер, а на остальных пяти выводах генерируются сигналы, необходимые для организации работы МП в мультипроцессорных системах.
Микропроцессор К1810ВМ86 осуществляет обмен информацией с ЗУ и ВУ через 16-разрядный канал адреса/данных с помощью временного мультиплексирования. Цикл функционирования канала
Таблица 3.1. Описание выводов МП, общих для максимального и минимального режимов
Обозначение вывода Номер контакта Назначение вывода
AD(15-0) A19/ST6; A18/ST5', A17/ST4; A16/ST3 BHE/ST7 R RDY INT NMI TEST CLR CLK MN/MX Ucc GND 39; 2-16 35-38 34 32 22 18 17 23 21 19 33 40 1; 20 Тристабильные входы/выходы канала, образующие адресную шину в такте обращения к памяти Т{ и шину данных в последующих тактах (?2, Т3, Т^, Т4) Тристабильные выходы, образующие четыре старших разряда адреса памяти в такте Т^ и сигналы состояния в последующих тактах: ST5 — состояние триггера разрешения прерывания; ST4 и ST3 служат для указания используемого в цикле обмена сегментного регистра, ST6 — сигнал £-уровня Тристабильный выход, используемый для разрешения передачи данных по старшей половине шины AD(15 — 8) в такте Т\ по L-уровню сигнала ВНЕ и как сигнал состояния ST7 в тактах Т2, Т3, Т4 Тристабильный выход сигнала чтения L-уровня, используемого для считывания информации из устройств, подключенных к каналу МП, и выдаваемого в тактах Т2, Т3, Tw каждого цикла чтения Вход сигнала готовности Я-уровня, поступающего от внешних устройств и подтверждающего их готовность к обмену Вход маскируемого запроса прерывания Я-уровня Вход немаскируемого запроса прерывания (по положительному перепаду на входе) Вход сигнала проверки, анализируемый специальной командой ожидания WAIT Вход сигнала установки внутренних схем МП Вход тактовых сигналов синхронизации Вход сигнала управления режимом работы МП Напряжение питания ( + 5 В) » » (0 В)
Таблица 3.2. Описание выводов МП, используемых для минимального режима
Обозначение вывода Номер контакта Назначение вывода
W 29 Тристабильный выход сигнала записи L-уровня, используемого для записи информации в^ ЗУ или УВВ в зависимости от состояния сигнала Ml 10 и выдаваемого в тактах Т2, Ту и Тщ каждого цикла записи
М/Ю 28 Тристабильный выход сигнала обращения к ЗУ или УВВ, вырабатываемого в такте предшествующего цикла и поддерживаемого до завершающего такта Т4 текущего цикла: L-уровень сигнала соответствует обращению к УВВ, а Я-уровень — обращению к ЗУ
ОР/ЁР 27 Тристабильный выход передачи или приема данных, предназначенный для управления направлением обмена информацией через шинные формирователи
DE 26 Тристабильный выход сигнала разрешения передачи данных L-уровня, выдаваемый в каждом цикле обращения к ЗУ или УВВ и в циклах подтверждения прерывания
STB 25 Выход строба адреса — сигнала Я-уровня, используемого для записи адреса во внешний буферный регистр адреса и генерируемого в такте Т\ любого цикла канала
119
Продолжение табл. 3.2.
Обозначение вывода Номер контакта Назначение вывода
INTA 24 Выход сигнала подтверждения прерывания L-уровня, генерируемого в тактах Т2, 7з и Tw каждого цикла подтверждения прерывания
HLD 31 Выход сигнала захвата, указывающего на запрос канала другим процессором
HLDA 30 Выход сигнала подтверждения захвата, сопровождающегося переводом канала и шин управления в высокоимпедансное состояние
Таблица 3.3. Описание выводов МП, используемых для максимального режима
Обозначение вывода Номер контакта Назначение вывода
ST0 - ST2 RQ/E1, RQ/EO LOCK QSL QS0 26; 27; 28 30; 31 29 24; 25 Тристабильные выходы сигналов состояния цикла канала, генерируемых в тактах Т4, Тг и Т2 и используемых контроллером канала для выработки сигналов управления обменом информации с ЗУ и УВВ Двунаправленные выводы сигналов запроса/разрешения доступа к магистрали, используемых другими устройствами, чтобы отключить МП от канала в конце текущего цикла канала; приоритет вывода RQ/EO выше, чем вывода RQjEl Тристабильный выход сигнала блокировки системного канала, указывающего другим устройствам на запрет использования системного канала, пока сигнал LOCK имеет L-уровень Выходы сигналов состояния очереди команд
включает обычно выдачу адресов ЗУ или УВВ, данных, а также сигналов, сопровождающих процесс обмена, и состоит из четырех машинных тактов (Т1? Т2, Т3, Т4). В такте 7j в канал выдается адрес ЗУ пли
УВВ. Обмен данными для цикла записи происходит в тактах Т2, Т3, Т4, а для цикла чтения — в тактах Т3, Т4. Такт Т2 в цикле чтения используется для переключения МП из режима записи в режим
120
чтения, а канал переводится в высокоимпедансное состояние. Для согласования с медленными УВВ или ЗУ с помощью сигнала RDY между тактами Т3 и Т4 могут включаться дополнительные такты ожидания (Tw), в течение которых данные в канале остаются неизменными. Наконец, в ряде случаев между отдельными циклами канала могут вводиться холостые такты (Т5).
Временные диаграммы циклов чтения и записи для минимального режима представлены на рис. 3.3. В цикле чтения (рис. 3.3, а) выдается сигнал чтения R, а также сигналы управления направлением обмена РО/ IP и разрешением передачи данных DE. Сигнал DE разрешает шинным формирователям передать данные в МП. В цикле записи (рис. 3.3,6) сигнал DE выдается раньше, чем в цикле чтения, а выдача данных и сигнала записи W производится по переднему фронту в такте Т2. Для многих ЗУ и УВВ требуется постоянство адреса в течение всего цикла канала, поэтому в такте 7] каждого цикла выдается стробирующий сигнал STB, позволяющий зафиксировать адрес по заднему фронту сигнала STB.
Сигналы состояния ST3, ST4 указывают сегментный регистр, используемый в текущем цикле канала для вычисления физического адреса ячейки памяти, в соответствии с табл. 3.4. Определение типа
Таблица 3.4. Кодировка сегментных регистров с помощью сигналов состояния
Таблица 3.5. Кодировка типа цикла канала с помощью сигналов состояния
Сигналы
состояния Тип канального цикла
ST2 ST1 ST0
0 0 0 Подтверждение преры-
вания
0 0 1 Чтение с УВВ
0 1 0 Запись в УВВ
0 1 1 Останов
1 0 0 Выборка команды
1 0 1 Чтение памяти
1 1 0 Запись в память
1 1 1 Пассивное состояние
(отсутствие операции в канале)
Три 16-разрядных регистра очереди команд (RI) микропроцессора обеспечивают временное хранение 6 байт очереди команд (см. рис. 3.1, а). УО микропроцессора при выполнении команды извлекает из очереди байт кода команды, не требуя доступа к каналу. У СК микропроцессора следит за состоянием очереди команд, пополняя ее, когда другие системные элементы не занимают память. При выполнении команд передачи управления очередь сбрасывается и после завершения перехода в место передачи управления начинает заполняться вновь. В максимальном режиме МП передает информацию о состоянии очереди на выходы QSO и QS1. Эта информация используется внешними процессорами. Коды состояния очереди приведены в табл. 3.6.
Сигналы состояния
ST4 ST3
О О
О 1
1 О
1 1
Сегментный регистр
ES SS CS* DS
* При вводе/выводе или прерываниях код 10 указывает на отсутствие использования сегментного регистра.
цикла канала для максимального режима с помощью сигналов ST2, ST1 и ST0 представлено в табл. 3.5. Назначение остальных сигналов состояния приведено в табл. 3.1.
Таблица 3.6. Кодировка состояния очереди команд
Сигналы состояния Состояние очереди
QS0 QS1
0 0 Отсутствие операции (в последнем такте из очереди не было выборки)
0 1 Выборка первого байта (из очереди был выбран первый байт команды)
1 0 Пустая очередь (очередь была сброшена при выполнении команды передачи управления)
1 1 Выборка следующего байта команды (чтение многобайтовых команд)
121
3.3. Система команд БИС К1810ВМ86
Система команд микропроцессора включает 133 базовые команды и позволяет обрабатывать как 8-, так и 16-разрядные данные. Команды могут быть безопе-
рандными, а также содержать один или два операнда. Длина команд может составлять от 1 до 6 байт. Код операции находится в первом байте команды,
гих команд возможны дополнительные варианты адресации. Эти варианты за
даются с помощью специального однобайтового префикса' замены сегмента (рис. 3.4, а), записываемого перед командой. Префикс замены сегмента информирует МП об использовании для адреса
ции операнда сегментного регистра, отличающегося от регистра, выбираемого по правилу умолчания. Сегментные регистры ES, CS, SC, DS в 2-разрядном по-
а) 7 5 4 32 О s)l 65 3 2 О $7 0 15 0 7 0 7 О
Рис. 3.4
7
СОР d w 00 г ед г/т
10 7 О
7_______0 7 07 О
~СОР ЛАТА L ПАТАН
67/SllHI
а остальные байты содержат информацию об адресах операндов. Чтобы различать операции над байтами или словами, в первом байте команды используется специальный разряд W. При W = 1 операции выполняются с 16-разрядными данными.
В микропроцессоре К1810ВМ86 используются почти все известные в настоящее время способы адресации: прямая, регистровая, регистровая косвенная, непосредственная, стековая, базовая, индексная, базово-индексная, относительная. Разнообразие способов адресации во многом связано с наличием большого набора регистров, применяемых для хранения данных и адресов. Наряду с основным использованием сегментных регистров для адресации операндов по правилу умолчания при выполнении мно-
ле г ед задаются кодами 00, 01, 10, 11 соответственно. Возможные варианты использования сегментных регистров при различных видах обращения к памяти описаны в табл. 3.7.
Для операндов, расположенных в памяти, применяются следующие виды адресации: прямая адресация с 16-раз-рядным адресом; косвенная по содержимому некоторого базового регистра (базовая) с 8-разрядным или 16-разрядным смещением; косвенная по содержимому некоторого регистра индекса (индексная) с 8- или 16-разрядным смещением; косвенная по сумме содержимого базового регистра и регистра индекса (базово-индексная) с 8- и 16-разрядным смещением.
При использовании индексной адресации операнд по умолчанию располагается в текущем сегменте данных, а при
122
Таблица 3.7. Использование сегментных регистров при обращении к памяти
Тип цикла обращение к памяти Сегментный регистр (по умолчанию) Сегментный регистр (с префиксом замены сегмента) Адрес смещения в сегменте
Выборка команд CS Не допускается —
Операции со стеком SS » » —
Обращение к данным DS CS, ES, SS Исполни-
Обращение с использованием базового SS CS, ES, DS тельный адрес То же
регистра Обращение к приемнику строки данных DS CS, ES, SS SI
Обращение к приемнику строки данных ES Не допускается DI
базово-индексной адресации операнд по умолчанию находится в сегменте, задаваемом базовым регистром.
Вид адресации в команде чаще всего задается байтом, следующим за кодом операции. Байт адресации может определять один или два операнда, его структура представлена на рис. 3.4,6. Он содержит поле режима (mod), поле регистра (гед) и поле регистр — память (r/т). Для вычисления исполнительного адреса (ЕА) применяется поле mod или r/т, а также байты смещения (DISP), расположенные в команде непосредственно за байтом адресации. Правила вычисления исполнительного адреса в зависимости от кода поля r/т приведены в табл. 3.8, в которой запись (...) означает содержимое соответствующего регистра.
Таблица 3.8. Правила вычисления исполнительного адреса
Код поля rfm Исполнительный адрес
000 ЕА = (ВХ) + (SI) + DISP
001 ЕА = (ВХ) + (DI) + DISP
010 ЕА = (BP) 4- (SI) 4- DISP
011 ЕА = (BP) + (DI) 4- DISP
100 ЕА = (SI) 4- DISP
101 ЕА = (DI) 4- DISP
ПО ЕА = (BP) 4- DISP
111 ЕА = (ВХ) 4- DISP
Поле mod определяет использование
DISP из табл. 3.8 следующим образом: mod =0 0, тогда DISP=0, младший байт DISPL и старший байт DISPH отсутствуют ;
mod =01, тогда’ DISP = DISPL и представляется в дополнительном коде;
mod = 10, тогда DISP = DISPH DISPL при этом в коде команды младший байт DISPL располагается перед старшим сразу за байтом адресации;
при mod =00 и r/m =110 в команде используется прямая адресация и исполнительный адрес ЕА = DISPH DISPL.
Если mod = И, то операнд содержится в регистре, а поле r/т, как и поле гед, указывает 8- или 16-разрядный регистр в соответствии с кодом из табл. 3.9.
Таблица 3.9. Кодировка регистров в байте адресации
Код поля reg Выбираемый регистр
при W = 1 при И7 = 0
000 АХ AL
001 СХ CL
010 DX DL
011 ВХ BL
100 SP АН
101 ВР СН
НО SI DH
111 DI ВН
Время выполнения одной и той же команды МП зависит от способа вычисления исполнительного адреса ЕА. Число тактов ТЕА, необходимых для вычисления исполнительного адреса, для различных режимов адресации указано в табл. 3.10. Это время необходимо учитывать при определении длительности команд.
Ниже дается краткая характеристика основных способов адресации, соответствующих им форматов команд и процессов формирования исполнительных адресов. При двух операндах в команде следует учитывать, что каждый из них
123
Таблица 3.10. Число тактов при вычислении ЕА для различных способов адресации
Способ адресации Число Ча
Прямая адресация (DISP) 6
Базовая или индексная (ВХ/BP/SIIDI) 5
Базовая или индексная плюс смещение (BXIBPISIIDI + DISP) Базово-индексная: 9
BP + DI, ВХ + SI 7
BP + SI, ВХ + DI Базово-индексная плюс смещение: 8
BP + DI + DISP, BX+SI+ DISP 11
BP + SI + DISP. ВХ+ DI + DISP 12
* При замене сегмента к указанному следует добавить два такта. числу
может адресоваться своим способом [4, 5, 8].
Прямая адресация. При прямой адресации исполнительный адрес находится непосредственно в поле смещения кода команды. В командах безусловных переходов и обращения к подпрограммам прямой адрес формируется из 16-разряд-ного адреса сегмента (SEG) и 16-разряд-ного смещения (рис. 3.4, в). В процессе выполнения команды смещение передается в указатель команд IP, а базовый адрес сегмента — в регистр CS.
В командах обработки данных прямой адрес представляется смещением, следующим за байтом адресации, в формате, изображенном на рис. 3.4, г. Разряд d в поле кода операции КОП задает направление передачи данных, определяемых полем гед в байте адресации. При d = 1 передача операнда производится в регистр, задаваемый полем гед в соответствии с кодировкой из табл. 3.9. Прямая адресация используется и в командах передачи данных между аккумулятором и памятью (рис. 3.4, Э).
Регистровая адресация. В командах с регистровой адресацией операнд находится в одном из регистров общего назначения. Эти команды наиболее компактны и быстро выполнимы, так как для адресации регистров необходимы 2 — 3 разряда кода команды, а выполнение этих команд полностью осуществляется
внутри МП. Регистровая адресация может задаваться в байте кода операции (рис. 3.4, е) или с помощью байта адресации (рис. 3.4, ж). В командах с двумя операндами при mod = 1 используются два регистра, и второй регистр указывается кодом в поле r/т (рис. 3.4, з).
Непосредственная адресация. Непосредственная адресация позволяет задавать постоянные данные в виде составных частей команды и используется в МП К1810ВМ86 в большинстве команд с двумя операндами. Непосредственный операнд DATA занимает один или два байта в конце кода команды, причем младший байт всегда предшествует старшему. Однобайтовый непосредственный операнд записывается в дополнительном коде и может представлять константы в диапазоне от —128 до +127. Штриховые линии при изображении байтов смещения или данных указывают на возможность отсутствия этих байтов в формате команды при выполнении определенных условий. Например, 16-разрядный непосредственный операнд используется в командах только при W = 1.
Форматы команд, представленные на рис. 3.4, и, к, применяются в командах передачи данных и позволяют загрузить непосредственный операнд по адресу памяти, вычисленному с помощью байта адресации, или в некоторый регистр, определяемый полем гед.
На рис. 3.4, л изображен формат арифметических команд, позволяющих использовать непосредственный операнд длиной в слово при SW = 01 или при S = = 1 непосредственный операнд в диапазоне от —128 до + 127, записываемый в дополнительном коде. В этом формате 3-разрядный код ссс в поле гед служит для идентификации разновидности арифметической операции. Формат, представленный на рис. 3.4, м, используется в командах арифметических и логических операций, содержащих второй операнд в аккумуляторе АХ.
Непосредственный операнд, представляющий константу, добавляемую к содержимому указателя стека SP, может использоваться в команде возврата из подпрограммы, формат которой представлен на рис. 3.4, н.
124
Регистровая косвенная адресация. В командах с регистровой косвенной адресацией 16-разрядный исполнительный адрес ЕА находится в одном из регистров REG, задаваемых полем г/т байта адресации (рис. 3.4, о). В этом способе адресации может использоваться
Индексная адресация. Индексная адресация в МП К1810ВМ86 отличается от базовой только использованием для получения исполнительного адреса содержимого регистров SI или DI (рис. 3.5, а). Этот вид адресации удобен при обработке массивов, когда смещение указывает
7 10 07 07 О
Рис. 3.5
только один из регистров — ВХ, SI или DI. Регистровая косвенная адресация предусмотрена также в командах безусловных переходов и обращений к подпрограммам.
Базовая адресация. При базовом способе адресации исполнительный адрес ЕА получается путем сложения содержимого одного из регистров (ВХ или ВР) с 8- или 16-разрядным смещением (рис. 3.5, а). 8-разрядное смещение представляет числа в диапазоне от —128 до +127, записанные в дополнительном коде. Базовая адресация обеспечивает возможность работы со структурами данных, размещенных в различных областях памяти.
базовый адрес массива, а содержимое индексного регистра соответствует индексу массива.
Базово-индексная адресация. При базово-индексной адресации исполнительный адрес ЕА формируется сложением содержимого базового и индексного регистров со смещением (рис. 3.5,6). 8-разрядное смещение представляет числа в диапазоне от —128 до + 127, записанные в дополнительном коде. Этот вид адресации используется при работе со сложными структурами данных, так как позволяет одновременно изменять две адресные компоненты, например базовый адрес данных и смещение одного из элементов.
125
Относительная адресация. При относительной адресации исполнительный адрес ЕА вычисляется как сумма текущего значения содержимого счетчика команд и смещения в команде. В МП К1810ВМ86 в роли счетчика команд применяется указатель команд IP, а 8- или 16-разряд ное смещение представляет числа со знаком в диапазоне от -128 до +127 или от — 32 768 до + 32 767 соответственно. Относительная адресация в микропроцессоре используется только в командах переходов, обращения к подпрограммам и управления циклом. Формат команды с относительной адресацией показан на рис. 3.5, в. Для вычисления исполнительного адреса команды берется значение содержимого указателя команд, равное адресу первого байта следующей команды.
Адресация в командах обработки строк символов. Команды обработки строк (последовательностей или блоков символов) используют способы адресации, отличающиеся от способов адресации памяти в других командах. В зависимости от значения разряда W в коде операции команды элементами обрабатываемых строк символов являются байты или слова. Для адресации элементов строк источников данных применяется регистр SI, а сами элементы по умолчанию располагаются в сегменте данных DS. Результаты обработки строк символов адресуются с помощью регистра DI и всегда помещаются в дополнительный сегмент ES. Если перед командой обработки строки размещается однобайтовый префикс повторения REP, то соответствующая операция будет повторяться до тех пор, пока содержимое счетчика циклов повторения СХ не станет равным нулю. В процессе выполнения команды обработки строки автоматически корректируется содержимое регистров SI и DI в зависимости от значения флажка направления D. Если флажок установлен в 0, то после каждой операции содержимое соответствующих индексных регистров увеличивается на единицу для операций с байтами и на. два — для операций со словами. При установке флажка DF в 1 процесс выполнения команды аналогичен вышеописанному, но производится с уменьшением содержимого индексных
126
регистров на те же величины. Таким образом, в командах обработки строк МП К1810ВМ86 в зависимости от состояния флажка DF обеспечиваются автоинкрементный или автодекрементный способы адресации.
Команды обработки строк имеют длину один байт. Формат команды и префикс повторения изображены на рис. 3.5,г и д соответственно.
Значение разряда Z в префиксе повторения позволяет прекратить повторное выполнение операции обработки строки, если значение флажка ZF после выполнения операции не совпадает со значением разряда z в префиксе повторения.
Стековая адресация. Стековая адресация в МП применяется в специальных командах работы со стеком PUSH и POP. Для этих команд адрес операнда находится в указателе стека SP и автоматически уменьшается или увеличивается на два при записи в стек или при чтении из стека. Заполнение стека происходит в направлении уменьшения адресов ячеек памяти. Стек может обмениваться данными с регистрами общего назначения и сегментными регистрами. Эти разновидности команд работы со стеком имеют длину один байт, а их форматы представлены на рис. 3.5, е, ж. Команды обмена данными между стеком и памятью (рис. 3.5, з) содержат байт адресации, в котором 3-разрядное поле reg совместно с полем КОП идентифицирует команду.
По функциям команды МП К1810ВМ86 можно разделить на шесть групп [4, 5, 7, 8]: 1) передачи данных; 2) арифметические; 3) логические; 4) передачи управления; 5) управления процессором; 6) обработки строк символов.
Команды передачи данных. Список команд передачи данных приведен в табл. 3.11. Эти команды не влияют на флаги МП, за исключением команд SAHF и POPF. В командах передачи данных с двумя операндами один из операндов адресуется с помощью байта адресации, а другой — задается регистром. Команды имеют длину от одного до шести байтов. Однобайтовыми являются команды, работающие со стеком. Наибольшую длину в шесть байтов имеют команды МОУ, передающие непосредственные операнды
Таблица 3.11. Команды передачи данных
Мнемоника КОП Описание команды Байт КОП Байт адресации Длина команды, байт Число тактов
MOV Передача операнда из памяти/операнда регистра в регистр или из регистра в память/операнд регистра 100010^ mod reg rim 2 — 4 2 (регистр-регистр); 8 + ТЕА (память-регистр); 9 + ТЕА (регистр-память)
MOV Передача непосредственного операнда в память/операнд регистра 1100011и> mod 000 rim 3-6 ю + ТЕА
MOV Передача непосредственного операнда в регистр 1011м? reg Нет 2-3 4
MOV Передача операнда из памяти в аккумулятор IOIOOOOw » 3 10
MOV Передача операнда из аккумулятора в память 1010001м/ » 3 10
MOV Передача операнда из памяти/регистра в регистр сегмента 10001110 mod 0 reg r/m 2-4 2 (регистр-регистр); 8 + + ТЕА (память-регистр)
MOV Передача операнда из регистра сегмента в память/регистр 10001100 mod 0 reg r/m 2-4 9 + ТЕА (регистр-память); 2 (регистр-регистр)
XCHG Обмен операндом из памяти/регистра с операндом из регистра 1000011w mod reg r/m 2-4 17 + 1ЕА (память-регистр); 4 (регистр-регистр)
XCHG Обмен операндом из регистра с операндом из аккумулятора 10010 reg Нет 1 3
PUSH Передача операнда из памяти/операнда регистра по адресу в указателе стека SP 11111111 mod 110 r/m 2-4 16+Т£л (из памяти); 10 (из регистра)
PUSH Передача операнда из регистра по адресу в указателе стека SP OlOlOreg Нет 1 10
PUSH Передача операнда из регистра сегмента по адресу в указателе стека SP OOOregl 10 » 1 10
POP Передача операнда из адреса в указателе стека SP в память/регистр 1000111 mod 000 r/m 2-4 17 -I- ТЕА (в память); 8 (в регистр)
POP Передача операнда из адреса в указателе стека SP в регистр ' 0101Ireg Нет 1 8
POP Передача операнда из адреса в указателе стека SP в регистр сегмента OOOregl 1 Нет 1 8
PUSHF Передача содержимого регистра флагов по адресу в указателе стека SP 10011100 » 1 10
POPF Передача содержимого адреса в указателе стека SP в регистр флагов 10011101 » 1 8
LEA Загрузка исполнительного адреса памяти в регистр общего назначения 10001101 mod reg r/m 3-4 2+Г£Л
Продолжение табл. 3.11
Мнемоника КОП Описание команды Байт КОП Байт адресации Длина команды, байт Число тактов
LDS Загрузка из памяти относительного адреса сегмента в один из регистров и регистр сегмента DS адреса смещения и общего назначения 11000101 mod reg rim 3 — 4 16 + ТЕЛ
LES Загрузка из памяти относительного адреса сегмента в один из регистров и регистр сегмента ES адреса смещения и общего назначения 11000100 mod reg rim 3-4 К+ТЕА
LAHF Передача младшего байта регистра АН флагов в регистр 10011111 Нет 1 4
SAHF Передача содержимого регистра АН байта регистра флагов на место младшего 10011110 » 1 4
XL АТ Передача байта в регистр AL из 256-байтовой таблицы кодов 11010111 » 1 11
IN Передача байта/слова из фиксированного порта ввода в аккумулятор AL/AX 1 HOOlOw » 2 10
IN Передача байта/слова из переменного порта ввода в аккумулятор ALfAX IHOllOw » 1 8
OUT Передача байта/слова из аккумулятора AL{AX в фиксированный порт 11lOOllw Нет 1 10
OUT То же, но в переменный порт IHOlllw » 1 8
Примечание. / — обозначает ИЛИ в описании команд.
в память, так как кроме байтов кода операции и адресации они могут содержать 16-разрядный непосредственный операнд и 16-разрядное смещение. При передаче 8-разрядного непосредственного операнда в регистр эти же команды имеют длину три байта.
Три команды передачи данных используются для загрузки адресов. Команда LEA передает исполнительный адрес, вычисляемый в соответствии с кодом байта адресации в один из регистров общего назначения, в регистр-указатель или в индексный регистр. Команды LDS и LES производят загрузку 32-разрядного адреса в сегменты DS и ES соответственно и в один из 16-разрядных регистров, определяемых байтом адресации. В этом случае исполнительный адрес определяет ячейку памяти, из которой будет выполняться загрузка первого байта. Остальные три байта 32-разрядного адреса загружаются из следующих по порядку ячеек памяти. Команды загрузки адресов при mod = 11 не определены.
Команда XLAT заменяет байт в аккумуляторе ЛЬ на байт из 256-байтовой таблицы преобразования. Начальный адрес таблицы хранится в регистре ВХ, а в аккумуляторе ЛЬ находится смещение относительно начала таблицы. Эту команду удобно использовать для преобразования символов одного кода в другой, например для преобразования кода ASCII в EBCDIC.
Команды ввода/вывода 1N и OUT могут адресоваться к порту с помощью однобайтной константы, определяющей некоторый фиксированный порт с адресом в диапазоне от 0 до 255. Другой способ адресации в этих командах через содержимое регистра DX позволяет обслуживать порты с адресами от 0 до 65535. При этом адрес порта может изменяться в программе с помощью замены содержимого регистра DX.
Арифметические команды. Арифметические команды микропроцессора представлены в табл. 3.12. Они обеспечивают выполнение четырех математических операций над 8- и 16-разрядными операндами со знаком и без знака. Отрицательные числа представляются в дополнительном коде. Старший байт числа используется для записи знака, поэтому диапазон
8-разрядных знаковых чисел изменяется от —128 до +127, а 16-разрядных — от -32768 до + 32 767.
Арифметические команды позволяют также использовать десятичные числа, представленные в упакованном и неупакованном форматах. Упакованные десятичные числа записываются в стандартном двоично-десятичном коде, в котором каждый полубайт представляет одну десятичную цифру. С числами в двоичнодесятичном коде выполняются операции беззнакового сложения и вычитания с последующей коррекцией результата при помощи команд DAA и DAS.
В неупакованном формате десятичная цифра в двоично-десятичном коде занимает один байт памяти, но старшая половина байта не используется и может содержать нули или код ООП для неупакованного формата ASCII. При выполнении над неупакованными десятичными числами операций беззнакового сложения, вычитания и умножения после получения промежуточного результата в регистре AL производится его коррекция с помощью команд ААА (для сложения), AAS (для вычитания) и ААМ (для умножения). При выполнении деления неупакованных десятичных чисел сначала производится коррекция делимого в регистре AL по команде AAD, а затем следует беззнаковое деление.
Воздействие арифметических команд на флаги соответствует следующим основным правилам:
1) CF устанавливается, если в результате операции происходит перенос в старший разряд при сложении или заем из старшего разряда при вычитании, иначе CF сбрасывается;
2) AF устанавливается, если при сложении происходит перенос из третьего разряда младшего байта или заем в третий разряд младшего байта при вычитании, иначе AF сбрасывается (AF используется командами десятичной коррекции);
3) ZF устанавливается при получении нуля в результате операции, иначе ZF сбрасывается;
4) SF устанавливается, если старший разряд результата операции равен единице, иначе SF сбрасывается;
5) PF устанавливается, если младший байт результата операции содержит
5 С. Т. Хвощ и др.
129
130
Таблица 3.12. Арифметические команды
Мнемоника КОП Описание команды Байт КОП Байт адресации Длина команды, байт Флаги Число тактов Примечание
ADD Сложение операнда из памяти/ регистра с операндом из регистра OOOOOOJw mod reg r/m 2 — 4 AF, CF, OF, PF, SF, ZF 3 э + тЕА 16 -1- TEA Регистр — регистр Память — регистр Регистр — память
ADD Сложение непосредственного операнда с операндом из па-мяти/регистра lOOOOOsw mod 000 r/m 3-6 17 + TEA 4 Непосредственный операнд-память Непосредственный операнд-регистр
ADD Сложение непосредственного операнда с операндом в аккумуляторе 0000010w Нет 2-3 4 -
ADC Сложение операнда из памяти/ регистра с операндом из регистра с учетом переноса OOOlOOtAv mod reg rim 2-4 3 9+Tea 16 + TEA Регистр — регистр Память — регистр Регистр — память
ADC Сложение непосредственного операнда с операндом из памя-ти/регистра с учетом переноса IOOOOOatv mod 010 r]m 3-6 17 + TEA 4 Непосредственный операнд-память Непосредственный операнд-регистр
ADC Сложение непосредственного операнда с операндом в аккумуляторе OOOlOlOvv Нет 2-3 4 -
INC Увеличение на единицу содержимого памяти/регистра 1111111 w mod 000 r/m 2-4 AF, OF, PF, SF, ZF 2 15 + TEA Регистр Память
INC AAA Увеличение на единицу содержимого регистра Коррекция содержимого аккумулятора AL при сложении двоично-десятичных кодов в неупакованном формате OlOOOreg 00110111 Нет 1 AF, OF, PF, SF, ZF AF, CF 2 4 -
DAA To же, но в упакованном формате 00100111 AF, CF, PF, SF, ZF 4
SUB Вычисление разности между операндом из памяти/регистра и операндом из регистра OOlOlOt/w mod reg r/m 2 — 4 AF, CF, OF, PF, SF, ZF 3 9 4- TEA 16 + TEA Регистр-регистр Из содержимого регистра содержимое памяти Из содержимого памяти содержимое регистра
SUB Вычитание непосредственного операнда из операнда в памяти/ регистре lOOOOO^w mod 101 rim 3-6 4 17 + TEA Непосредственный операнд-регистр Непосредственный операнд-память
SUB Вычитание непосредственного операнда из операнда в аккумуляторе 0010110w Нет 2-3 4 -
SBB Вычисление разности между операндом из памяти/регистра и операндом из регистра «с зае-мом» 0001 lOtZw mod reg r/m 2-4 3 V+TEA 16 + TEA Регистр — регистр Из содержимого регистра содержимое памяти Из содержимого памяти содержимое регистра
SBB Вычитание непосредственного операнда из операнда в памяти/ регистре «с заемом» IOOOOOaw mod Oil rim 3-6 4 17 + TEA Непосредственный операнд-регистр Непосредственный операнд-память
SBB Вычитание непосредственного операнда в аккумуляторе «с заемом» 0001110 Нет 2-3 4 —
DEC Вычитание единицы из операнда в памяти/регистра lllllllw mod 001 r/m 2-4 AF, OF, PF, SF, ZF 2 15 + TEA Регистр Память
DEC Вычитание единицы из операнда в регистре 01001 reg Нет 1 2 -
Продолжение табл. 3.12
Мнемоника КОП Описание команды Байт КОП Байт адресации Длина команды, байт Флаги Число тактов Примечание
NEG Вычитание исходного операнда из нуля (изменение знака) 1111011w mod ОН r/m 2 — 4 AF, CF, OF, PF, SF, ZF 3 16 + тЕА Регистр Память
СМР Сравнение операнда из памяти/ регистра с операндом из регистра 001110^ mod reg r/m 2-4 3 9 + Tea 16 + тЕА Регистр — регистр Память — регистр Регистр — память
СМР Сравнение непосредственного операнда с операндом в памя-ти/регистре ЮООООлтг mod 111 r/m 3-6 4 17 + TEA Непосредственный операнд-память Непосредственный операнд-память
СМР Сравнение непосредственного операнда с операндом аккумулятора ООН 10w Нет 2-3 4 -
AAS Коррекция содержимого аккумулятора AL при вычитании двоично-десятичных кодов в неупакованном формате 00111111 1 AF, CF 4 -
DAS То же, но в упакованном формате 00101111 AF, CF, PF, SF, ZF 4 -
MUL Умножение без учета знака операнда в аккумуляторе на операнд из памяти/регистра HllOlhv mod 100 r/m 2-4 CF, OF 71 + TEA 124 + TEA Для 8-разрядных операндов Для 16-разрядных операндов
IMUL Умножение со знаком операнда в аккумуляторе на операнд из памяти/регистра 111 101 hr mod 101 r/m 2-4 90 + TEA Ш+ТЕА Для 8-разрядных операндов Для 16-разрядных операндов
ААМ Коррекция содержимого аккумулятора АХ при умножении довично-десятичных кодов в неупакованном формате 11010100 00001010* 2 PF, SP, ZF 83 -
DIV Деление без учета знака операнда длиной в одно/два слова на операнд из памяти/ре-гистра llllOllw mod ПО r/m 2 — 4 CF, OF 90 + TEA 155 + TEA Для 8-разрядных операндов Для 16-разрядных операндов
IDIV Деление со знаком операнда длиной в одно/два слова на операнд из памяти/регистра 1111011м7 mod 111 rim 2-4 U2+Tea H7 + TEA Для 8-разрядных операндов Для 16-разрядных операндов
AAD Коррекция содержимого аккумулятора AL при делении двоично-десятичных кодов в неупакованном формате 11010101 00001010* 2 PF, SF, ZF 60 -
CBW Преобразование байта из регистра AL в слово и размещение его в регистре АХ 10011000 Нет 1 - 2 -
CWD Преобразование слова из регистра АХ в двойное слово и размещение его в регистрах DX и АХ 10011001 Нет 1 — 5 -
Примечание. В командах ААМ и AAD код операции занимает два байта.
четное число единиц, иначе PF сбрасывается ;
6) OF устанавливается, если в результате операции происходит перенос в старший разряд и нет переноса из старшего разряда или наоборот, иначе OF сбрасывается.
Логические команды. Логические команды, представленные в табл. 3.13, можно разбить на две большие группы: команды, реализующие поразрядные логические операции, и команды сдвигов содержимого регистров и ячеек памяти.
В микропроцессоре предусматривается выполнение сдвигов на один разряд, если бит v в поле КОП-команды сдвига равен нулю, и на произвольное число разрядов, определяемое константой сдвига, находящейся в регистре CL, при v = 1.
Воздействие команд сдвигов на флаг: флаги PF, BF и ZF устанавливаются в соответствии с результатами операции; флаг CF определяется значением последнего бита из сдвигаемого операнда; флаг OF устанавливается при сдвиге на один разряд, если значение знакового разряда изменяется; при сохранении значения знакового разряда флаг сбрасывается (при сдвиге на произвольное число разрядов значение флага не определено); значение флага AF для команд сдвига не определено.
Логические операции воздействуют на флаг МП следующим образом: флаги PF, SF и ZF устанавливаются в соответствии с результатом операции; флаги CF и OF всегда сбрасываются; значение флага AF не определено. Команда NOT не влияет на регистр флагов. Команда TEST воздействует на регистр флагов, но не изменяет значений операндов.
Команды обработки строк символов. Команды обработки строк символов представлены в табл. 3.14. Там же приведен однобайтный префикс повторения REP, обеспечивающий аппаратно многократное выполнение команды обработки строки, в результате чего происходит уменьшение времени обработки длинных последовательностей символов по сравнению с программными способами. Обычно перед командами обработки строк используются также команды LDS, LES и LEA для установки начальных адресов исходных и результирующих строк, а
СП
СП
св Я Я «=: ко
св Н
Примечание Регистр Память Для регистра на один разряд Для памяти на один разряд Для регистра на N разрядов Для памяти на N разрядов
Число тактов У31 + 91 £ Nt + val + ОС ЛГИ-8 V31 + SI Z
Флаги 1 CF, OF, PF, SF, ZF\ AF — не определен
Длина команды, байт 2 — 4 2-4
Байт адресации mod 010 rim mod 100 r/m mod 101 rim mod 111 r/m
Байт КОП £ О 8 о 110100vw * 8 5
Описание команды Инвертирование разрядов операнда в памяти/регистре Логический (арифметический) сдвиг влево операнда из памяти/регистра на число разрядов, определяемое константой сдвига Логический сдвиг вправо операнда из памяти/регистра на число разрядов, определяемое константой сдвига То же, но арифметический сдвиг вправо
Мнемоника КОП NOT SHLI /SAL SHR •SAR
134
135
ROL Циклический сдвиг влево операнда из памяти/регистра на число разрядов, определяемое константой сдвига ПОЮОуи’ mod 000 rim 2 — 4 CF, OF 2 15 + 7^ 8 +4W 20 + TEA + 4N Для регистра на один разряд Для памяти на один разряд Для регистра на N разрядов Для памяти на N разрядов
ROR То же, но сдвиг вправо HOIOOvw mod 001 rim
RCL Циклический сдвиг влево с использованием CF операнда из памяти/ регистра на число разрядов, определяемое константой сдвига 1lOlOOvw mod 010 rjm
RCR То же, но сдвиг вправо HOlOOvw mod 011 rim
AND Логическое умножение операнда из памяти/регистра и операнда из ге-гистра OOlOOOtZw mod reg r/m 2-4 CF, OF, PF, SF, ZF, AF—ие определен 3 9+Гед 16 + TEA Регистр—регистр Память — регистр Регистр — память
AND Логическое умножение непосредственного операнда и операнда из па-мяти/регистр lOOOOOOw mod 100 rim 3-6 4 17 + TEA Непосредственный операнд — регистр Непосредственный операнд — память
AND Логическое умножение непосредственного операнда и операнда в аккумуляторе OOlOOlOw Нет 2-3 4 -
TEST Установка регистра FLAGS в соответствии с результатом логического умножения операнда из памяти/регистра и операнда из регистра 100001Ow mod reg r/m 2-4 3 9 4- TEA Регистр — регистр Регистр — память
UJ о*
Продолжение табл. 3.13
Мнемоника КОП Описание команды Байт КОП Байт адресации Длина команды, байт Флаги Число тактов Примечание
TEST Установка регистра FLAGS в соответствии с результатом логического умножения непосредственного операнда и операнда из памяти/регистра HllOllw mod 000 r/m 3-6 CF, OF, PF, SF, ZF, AF — не определен । 4 ю + ТЕА Непосредственный операнд — регистр Непосредственный операнд — память
TEST Установка регистра FLAGS в соответствии с результатом логического умножения непосредственного операнда и операнда в аккумуляторе 1010100^ Нет 2 — 3 4 -
OR Логическое сложение операнда из памяти/регистра и операнда из регистра OOOOlOtAv mod reg r/m 2 — 4 3 9 + Теа 16 + тЕА . Регистр — регистр Память — регистр Регистр — память
OR Логическое сложение непосредствен ного операнда и операнда из памяти/регистра lOOOOOOw mod 001 rim 3-6 4 17 + ТЕА Непосредственный операнд — регистр Непосредственный операнд — память
OR Логическое сложение непосредственного операнда и операнда в аккумуляторе OOCJ1 lOiv Нет 2-3 4 -
XOR Операция исключающее ИЛИ над операндами из памяти/регистра и из регистра 001lOOdw mod reg r/m 2-4 3 9+Tea 16 + ТЕА Регистр — регистр Память — регистр Регистр — память
XOR Операция исключающее ИЛИ над непосредственным операндом и операндом из памяти/регистра 1000000w mod 110 r/m 3-6 4 17 + ТЕА Непосредственный операнд — регистр Непосредственный операнд — память
XOR Операция исключающее ИЛИ над непосредственным операндом и операндом в аккумуляторе 001 ЮЮи- Нет 2-3 4 । 1 -
Таблица 3.14. Команды обработки строк символов
Мнемоника Описание команды Код команды Флаги Число тактов Примечание
REP Циклическое повторение команды обработки строки, пока (С¥) = 0 1111001Z - 6 На цикл
MOVB/MOVW Передача элемента строки-байта/слова IOIOOIOw 18 9+17 Без префикса REP На цикл с префиксом REP
CMPB/CMPW Сравнение элементов строк-байтов/слов 101001lw AF, CF, OF, PF, SF, ZF 18 9+17 Без префикса REP На цикл с префиксом REP
SCAB/SCA W Сканирование строк символов-байтов/слов 1010111и> 15 9+15 Без префикса REP На цикл с префиксом REP
LODB/LODW Загрузка элементов строк символов-байтов/ слов в регистр AL/AX lOlOHOw - 12 9+13 Без префикса REP На цикл с префиксом REP
STOB/STOW Запись байтов/слов из регистра AL/AX в строку символов 1010101w 11 9+10 Без префикса REP На цикл с префиксом REP
в регистр СХ заносится число, равное длине обрабатываемой строки.
Команда МО VB/MO VW передает байт или слово из исходной строки, адрес которой задается содержимым регистра SI, в строку результата, адрес которой задается содержимым регистра DI. Затем происходит изменение содержимого регистров SI и DI в зависимости от значения флага DF. Совместно с префиксом REP команда позволяет переслать последовательность символов из одной области памяти в другую.
Команда CMPB/CMPW вычитает элемент строки, адресуемый по содержимому регистра DI, из элемента строки, адресуемого по содержимому регистра SI, и устанавливает соответствующие флаги, не изменяя операндов. При использовании с префиксом REP возможен выход из цикла не только по равенству нулю содержимого регистра СХ, но и по несовпадению значений флага SF и разряда z в префиксе, что позволяет различать и упорядочивать последовательности символов.
Команда SCAB/SCAW отличается от команды сравнения тем, что вычитание элементов строки, адресуемой по содержимому регистра DI, производится из со
держимого регистра ЛЬ (для байтов) или регистра АХ (для слов). Команда может быть использована для проверки наличия или отсутствия некоторого элемента в последовательности символов.
Команда LODB/LODW производит загрузку элемента строки, адресуемого по содержимому регистра SI, в регистр AL (для байтов) или регистр АХ (для слов).
Команда STOB/STOW записывает байты или слова из регистров AL и АХ в строку символов, адресуемую по содержимому регистра DI. Совместно с префиксом REP команда позволяет заносить в последовательность символов определенный элемент.
Команды управления процессором. Команды управления процессором представлены в табл. 3.15. За исключением команды ESC, они являются однобайтовыми и по функциональному признаку могут быть разделены на две группы: команды, изменяющие содержимое регистра флагов, и команды, предназначенные для работы с внешними устройствами и не воздействующие на флаги.
Команды CLD и STD воздействуют на флаг и используются с командами обработки строк символов для задания ав-
137
Таблица 3.15. Команды управления процессором
Мнемоника Описание команды Код команды Число тактов Флаги
CLC Сброс признака переноса 11111000 2 (CF) : =0
СМС Инвертирование признака переноса 11110101 2 (CF) : = (СТ)
STC Установка признака переноса 11111001 2 (CF): = 1
CLD Сброс признака направления 11111100 2 (DF): = 0
STD Установка признака направления 11111101 2 (DF): = 1
CLI Сброс признака разрешения прерывания 11111010 2 (IF): = 0
STI Установка признака разрешения преры- 111110101 2 (IF): = 1
вания
HLT Останов 11110100 2 —
WAIT Перевод процессора в состояние ожи- 10011011 3 —
дания
ESC Выдача кода операции или операнда для ПОПх 8 + ТЕА -
внешнего процессора
LOCK Однобайтный префикс блокировки шины 11110000 2 —
Примечание. 1. Символ := означает присвоение некоторого значения. 2. Команда ESC со-
держит второй байт с полями mod и rjm.
тоинкрементного или автодекрементного режимов адресации.
Команды CLI и STI устанавливают флаг IF, что приводит к запрету или разрешению внешних маскируемых прерываний, запросы о которых поступают на вход INT микропроцессора.
Команда HLT переводит МП в состояние останова, выход из которого осуществляется с помощью сигнала сброса в исходное состояние или сигнала разрешающего внешние прерывания.
Команда WAIT переводит МП в состояние ожидания, если на его входе TEST-сигнал отсутствует. Состояние ожидания может быть прервано с помощью разрешенного внешнего прерывания. Когда происходит прерывание, в стек заносится адрес команды WAIT. После окончания прерывания МП воз-вращается в состояние ожидания, если сигнал TEST отсутствует. При наличии сигнала TEST микропроцессор выходит из состояния ожидания и внешние прерывания запрещаются, пока не выполнится команда, следующая за командой WAIT. Команда WAIT позволяет МП осуществлять синхронизацию с внешними устройствами.
Команда LOCK (однобайтный префикс блокировки шины) может использоваться перед любой командой. Она выдает сигнал LOCK — блокировки шины, пока выполняется следующая за ней
138
команда. Сигнал LOCK может применяться в многопроцессорных системах для организации управляемого доступа к общим ресурсам.
Команда ESC предназначена для передачи внешнему процессору (сопроцессору) кода операции или операнда из микропроцессора К1810ВМ86. По этой команде МП не выполняет никакой операции, кроме извлечения операнда из памяти и выдачи его на шину данных. Наличие полей mod и r/т во втором байте команды позволяет сопроцессору использовать различные способы адресации микропроцессора К1810ВМ86.
Команды передачи управления. Команды передачи управления можно разделить на две группы. Первая группа команд включает условные и безусловные переходы, команды обращения к подпрограммам и возврата из подпрограмм, а также команды управления циклами. Выполнение этих команд приводит к изменению содержимого указателя команд IP и регистра CS. На установку флажков МП команды первой группы не влияют. Вторую группу составляют команды обслуживания прерываний.
Команды условных переходов приведены в табл. 3.16. При выполнении условия, указанного в команде, происходит переход по новому адресу, определяемому сложением содержимого IP с коротким смещением в диапазоне от —128 до
Таблица 3.16. Команды передачи управления — условные переходы
Мнемоника КОП Описание команды Байт КОП Условия перехода
JE/JZ Передача управления по равенству/нулю 01110100 ZF = 1
JNEjJNZ Передача управления, если не равно/не нуль 01110101 ZF=0
JL/JNGE* Передача управления, если меньше/не больше и не равно 01111100 (SF® OF) = 1
JLEfJNG* Передача управления, если меныпе/равно и не больше 01111110 ((SF® © OF) v ZF)= 1
JBIJNAE Передача управления, если меньше/не больше и не равно 01110010 CF= 1
JBEIJNA Передача управления, если меньше или равно/не больше 01110110 (CF v ZF)=1
JPiJPE Передача управления при четности 01111010 PF= 1
JNPjJPO Передача управления при нечетности 01111011 PF=0
JO Передача управления при переполнении 01110000 OF = 1
JNO Передача управления, если нет переполнения 01110001 OF=0
JS Передача управления по отрицательному результату 01111000 SF= 1
JNS Передача управления по положительному результату 01111001 5F=0
JG/JNLE* Передача управления, если болыпе/не меньше и не равно 01111111 ((SF®OF) v v ZF)= 0
JGE[JNL* Передача управления, если болыпе/равно или не меньше 01111101 (SF® OF) = 0
JAIJNBE Передача управления, если болыпе/не меньше и не равно 01110111 (CF v ZF) = 0
JAEIJNB Передача управления, если больше или равно/не меньше 01110011 CF — 0
Примечания : I. © — исключающее ИЛИ. 2. V — логическое сложение. 3. Число тактов для
всех команд одинаково и равно 8, если произошел переход, или —4, если не произошел.
* Команды используются для проверки отношений между числами со знаком.
+ 127, представленным в дополнительном коде.
Команды безусловных передач и управления циклами приведены в табл. 3.17. Команды безусловных переходов и обращений к подпрограммам обеспечивают
как внутрисегментные, так и межсегментные переходы с прямой и косвенной адресацией. Причем, внутрисегментные переходы используют длинное смещение в диапазоне от — 32 768 до + 32 767 или короткое смещение в диапазоне от —128
Таблица 3.17. Команды передачи управления — безусловные передачи и управления циклами
Мнемоника КОП Описание команды Байт КОП Байт адресации Длина команды, байт Число тактов Примечание
JMP Безусловный внутрисегментный переход с прямой адресацией 11101001 Нет 3 15 -
JMP Безусловный короткий внутрисегментный переход с прямой адресацией 11101011 » 2 15
139
Продолжение табл. 3.17
Мнемоника КОП Описание команды Байт КОП Байт адресации Длина команды, байт Число тактов Примечание
JMP JMP JMP CALL CALL CALL CALL RET RET RET RET LOOP LOOPEI LOOPZ LOOPNEI LOOPNZ JCXZ Безусловный внутрисегментный переход с косвенной адресацией Безусловный межсегментный переход с прямой адресацией То же, но с косвенной адресацией Вызов подпрограммы внутрисегментный с прямой адресацией То же, но с косвенной адресацией Вызов подпрограммы межсегментный с прямой адресацией То же, но с косвенной адресацией Внутрисегментный возврат из подпрограммы Внутрисегментный возврат из подпрограммы с увеличением содержимого указателя стека SP Межсегментный возврат из подпрограммы Межсегментный возврат из подпрограммы с увеличением содержимого указателя стека SP Передача управления, если содержимое регистра СХ не равно нулю Передача управления, если содержимое регистра СХ не равно нулю и флаг ZF установлен в 1 То же, но флаг ZF установлен в 0 Передача управления, если содержимое регистра СХ равно нулю 11111111 11101010 11111111 11101000 11111111 10011010 11111111 11000011 11000010 11001011 11001010 11100010 11100001 11100000 11100011 mod 100 г Im Нет mod 101 rim Нет mod 010 rim Нет mod 011 rim Нет » » » Нет » » » 2 — 4 5 2-4 3 2-4 5 4 1 3 1 3 2 2 2 2 И 18+ 15 24+T£J 19 16 21 + ТЕА 28 37 + ТЕА 8 12 18 17 17/5 18/6 18/6 18/6 По адресу в регистре По адресу в памяти По адресу в регистре По адресу в памяти
Примечание. В числителе дроби указывается число тактов, если переход происходит, в знаме-теле — если не происходи г.
140
до + 127. Смещение, прибавляемое к содержимому IP, представляется в дополнительном коде. В командах безусловных передач с косвенной адресацией применяются способы вычисления исполнительного адреса, описанные в табл. 3.8.
Команды управления циклами обеспечивают переход только в области текущего сегмента с коротким смещением. В качестве счетчика циклов они используют регистр СХ (см. табл. 3.17).
Команды обслуживания прерываний представлены в табл. 3.18. Команды пре-
(SP): = (SP) — 2 ;
((SP)): = (CS [7-0]); ((SP) + 1): = (CS [15 - 8]);
(CS): = (4N+ 2);
(SP): = (SP) —2;
((SP)): = (IP [7-0]); ((SP) + 1): = (IP [15 - 8]);
IP : = (4N).
Однобайтовая команда INT обычно используется для создания контрольного останова при отладке программ. Команда INTO вызывает программное прерывание, если флаг OF устанавливается в 1, и позволяет обслуживать арифметические ошибки.
Таблица 3.18. Команды обслуживания прерываний
Мнемоника КОП Описание команды Байт КОП Длина команды, байт Число тактов Флаги
INT Прерывание по номеру вида прерывания, задаваемому вторым байтом команды 11001101 2 52 IF, TF
INT Специальное прерывание (по номеру 3) 11001100 1 52 IF, TF
INTO Прерывание по переполнению (по номеру 4) 11001110 1 52 IF, TF
IRET Возврат из прерывания 11001111 1 24 OF, DF, IF, TF, SF, ZF, AF, PF, CF
рываний оказывают на МП такое же действие, как и внешние аппаратные прерывания. В формате этих команд отсутствует байт адресации, так как передача управления подпрограмме обслуживания прерывания производится одним способом — косвенно по некоторому адресу таблицы векторов прерываний. Адрес вектора прерывания в таблице определяется номером вида прерывания N, умноженным на 4. В двухбайтовой команде прерывания INT номер вида прерывания задается вторым байтом команды. Для однобайтовой команды INT и команды INTO номер фиксирован. По этим командам содержимое регистра признаков, регистра CS и указателя команд IP записываются в стек, сбрасываются флаги IF и TF, а вектор прерывания заносится в CS и ТР. Описание с помощью ал-гольных конструкций действий, выполняемых командами прерываний, имеет следующий вид:
(SP): = (SP) —2;
((SP)): = FLAGSЦ ((SP) + 1): = FLAGSH;
(IF): = 0; (TF): = 0;
Команда возврата из прерывания I RET осуществляет выход из подпрограмм прерываний, инициированных аппаратно или программно. Она восстанавливает содержимое регистров RS, CS и IP п изменяет все флажки в регистре RS. Действия, выполняемые командой IRET, можно представить в следующем виде:
(IP [15 - 8]): = ((SP) + 1); (IP [7 - 0]): = ((SP)); (SP): = (SP) + 2;
(CS [15-8]): = ((SP) + 1); (CS [7-0]): = ((SP)); (SP): = (SP) + 2;
FLAGSH : = ((SP) + 1); FLAGSL: = ((SP)); (SP): = (SP) + 2.
Для изучения некоторых основных команд МП, в частности команд, предназначенных для обработки массивов и строк символов, ниже приведены примеры трех небольших Программ. Эти программы написаны на языке кросс-ассемблера микропроцессора К1810ВМ86, являющегося упрощенным вариантом языка Ассемблера XSM-86 и функционирующего в среде операционной системы ОС РВ СМ ЭВМ.
141
Программа обработки массива формирует из исходного массива X два новых массива (Y1 и Y2). Массив Y1 содержит элементы массива X, меньшие некоторой константы, а массив Y2 — адреса этих элементов. Предполагается, что программа и данные размещаются в одном сегменте памяти, определяемом регистром CS. По правилу умолчания косвен
ная адресация с регистрами SI, DI и ВХ использует в качестве сегментного регистра DS. Поэтому при обращении к элементам массивов в инструкциях с косвенной адресацией дополнительно указывается регистр CS, что соответствует в объектных кодах записи префикса замены сегмента перед командой.
ADDR CODE err line STATEMENT
1 2 у У
3 у****************ПЕРЕД.АЧ А Т ЕКСТА*********
4 у
А000 5 SEGDS SET ОАОООН
В000 6 SEGES SET ОВОООН
07D0 7 ORG 2000
07D0 8D 36 50 20 8 LEA SirADRI
07D4 В8 00 АО 9 MOV AXуSEGDS
07D7 8Е D8 10 л MOV DSyAX
07D9 8D ЗЕ 50 24 11 LEA DI,ADR2
07DD В8 00 ВО 12 MOV AXуSEGES
07Е0 8Е СО 13 MOV ESyAX
14 уЗАГРУЗКА НАЧАЛЬНЫХ АДРЕСОВ
07Е2 ЕС 15 CLD
16 у УСТАНОВКА ФЛАГА НАПРАВЛЕНИЯ DF:^O
07ЕЗ АС 17 L3-- LODB
18 уСЧИТЫВАНИЕ СИМВОЛА ИЗ ИСХОДНОЙ СТРОКИ В
07Е4 АА 19 L4-- STOB
20 уЗАПИСЬ СИМВОЛА ИЗ AL В СТРОКУ-РЕЗУЛЬТАТ
07Е5 ЗС 2Е 21 CMP ALy’-’
22 у СРАВНЕНИЕ ТЕКУЩЕГО СИМВОЛА С ТОЧКОЙ
07Е7 74 0D 23 JZ L1
24 уПЕРЕХОД НА КОНЕЦ
07Е9 ЗС 20 25 СМР АЕу’ ’
26 ‘ уСРАВНЕНИЕ ТЕКУЩЕГО СИМВОЛА С ПРОБЕЛОМ
07ЕВ 74 02 27 JZ L2
07ED ЕВ F4 28 JMP 1.3
07EF АС 29 L2s LODB
30 уСЧИТЫВАНИЕ ОЧЕРЕДНОГО СИМВОЛА
07F0 ЗС 20 31 CMP ALy” ’
07F2 74 FB 32 JZ L2
07F4 ЕВ ЕЕ 33 JMP L4
34 у *************ОПРЕДЕЛЕНИЕ АДРЕСОВ********
2050 35 ADRI SET 2050Н
2450 36 ADR2 SET 2450H
07F6 37 LIs END
142
Программа передачи текста производит перепись текста в другую область памяти, пока не встретит признак окончания текста — точку. Одновременно с перезаписью текста из него удаляются лишние пробелы. При использовании команд
обработки строк необходимо учитывать, что элементы исходных строк по умолчанию располагаются в сегменте DS, а результаты обработки строк — в сегменте ES.
ADDR CODE ERR LINE
STATEMENT
1 2 3 4 5 6 X 5ПРОГРАММА ОБРАБОТКИ МАССИВА ;авврх-адрес исходного массива X SADDRYl-АДРЕС МАССИВА Y1 ?AUDRY2~AAPEC МАССИВА Y2
4000 7 ORG 4000Н
4000 8D 36 00 50 8 LEA SIxADDRX
9 5ЗАГРУЗКА АДРЕСА МАССИВА X
4004 8D ЗЕ 00 51 10 LEA DIxADDRYl
11 5ЗАГРУЗКА АДРЕСА МАССИВА Y1
4008 8D 1Е 00 52 12 LEA BXxADDRY2
13 5ЗАГРУЗКА АДРЕСА МАССИВА Y2
400С В9 0А 00 14 МОМ СХтОАН
15 уУСТАНОВКА СЧЕТЧИКА
400F 2Е 8А 04 16 L2S MOV ALyCSsOCSIl
17 ;ПЕРЕДАЧА ЭЛЕМЕНТА МАССИВА X В AL
4012 ЗС 7F 18 CMP AL»7FH
19 ?СРАВНЕНИЕ С КОНСТАНТОЙ 7F
4014 73 09 20 JAE L1
21 уПЕРЕХОД ДЛЯ ИЗМЕНЕНИЯ АДРЕСА
22 ;МАССИВА X
4016 2Е 88 05 23 MOV CSsOCDIlyAL
24 ?ФОРМИРОВАНИЕ МАССИВА Y1
4019 2Е 89 37 25 MOV CS50TBX3xSI
26 уФОРМИРОВАНИЕ МАССИВА Y2
401С 47 27 INC DI
28 уИЗМЕНЕНИЕ АДРЕСА МАССИВА Y1
401D 43 29 INC ВХ
401Е 43 30 INC ВХ
31 уИЗМЕНЕНИЕ АДРЕСА МАССИВА Y2
401F 46 32 Lis INC SI
33 5ИЗМЕНЕНИЕ АДРЕСА МАССИВА X
4020 Е2 EIJ 34 LOOP L2
35 “ПЕРЕХОД К НАЧАЛУ НИКЛА
36 ;
37 ?ОПРЕДЕЛЕНИЕ АДРЕСОВ МАССИВОВ
5000 38 ADDRX SET 5000H
5100 39 ADDRY1 SET 5100H
5200 40 ADDRY2 SET 5200H
4022 41 EXs END ?КОНЕЦ ОБРАБОТКИ
143
В программе обработки строки символов происходит просмотр строки до момента нахождения некоторого символа (звездочки), после чего последующая часть строки переписывается по новому адресу. При отсутствии символа строка просматривается до конца без изменения. Выход из цикла просмотра строки происходит или по несовпадению значения разряда z в префиксе повторения со значением флага ZF, или по достижению значения (СХ) = 0. Для передачи части строки, расположенной после символа, используется команда MOV В, так как адрес символа передается из регистра DI в 5/, а сегменты ES и DS имеют одинаковые адреса (перекрываются).
Микропроцессор К1810ВМ86 имеет многоуровневую систему прерываний с векторным способом идентификации подпрограмм обслуживания прерываний [2,5]. Микропроцессор обрабатывает до 256 видов прерываний, каждому из которых соответствует четырехбайтовый вектор прерывания, задающий начальный адрес подпрограммы обслуживания прерывания. Вектор прерывания включает два байта указателя команд и два байта регистра кодового сегмента. Для записи таблицы векторов прерываний резервируются ячейки памяти с шестнадцатиричными адресами от 0000 до 003F. Прерывания могут вызываться внешними и внутренними сигналами. Запросы внеш-
ADDR CODE ERR LINE STATEMENT
1 2 У 5
3 У
4 9
5 5
6 5**************0БРАБ0ТКА СТРОКИ СИМВОЛОВ******
4000 7 ORG 4000Н
вооо 8 SEGO SET ОВОООН
4000 В8 00 ВО 9 MOV АХ,SEGO
4003 8Е СО 10 MOV ESrAX
4005 8Е D8 11 MOV DS,AX
4007 8D ЗЕ 00 41 12 LEA DbADDRl
13 9 ЗАГРУЗКА АДРЕСА ТАБЛИЦЫ
400В В4 00 14 MOV AH,0
400D 9Е 15 SAHF
16 5УСТАНОВКА ФЛАГА ZFs=O
400Е FC 17 CLD
18 9 УСТАНОВКА ФЛАГА DFs^O
400F В9 64 00 19 MOV CX,64H
20 УЗАПИСЬ РАЗМЕРА СТРОКИ
4012 В8 2А 00 21 MOV AX,’*’
22 У ЗАГРУЗКА СИМВОЛА *
4015 F2 23 REP
4016 АЕ 24 SCAB
25 9ПРОСМОТР СТРОКИ ДО СИМВОЛА *
4017 75 08 26 JNZ EXIT
4019 8В F7 27 MOV SI,DI
28 УПЕРЕДАЧА АДРЕСА ОСТАВШЕЙСЯ
29 УЧАСТИ СТРОКИ
401В 8D ЗЕ 00 45 30 LEA DbADDR2
31 УЗАГРУЗКА НОВОГО АДРЕСА СТРОКИ
401F F2 32 REP
4Q20 А4 33 MOVB
34 УПЕРЕДАЧА ЧАСТИ СТРОКИ
35 УПО НОВОМУ АДРЕСУ
36 УОПРЕДЕЛЕНИЕ АДРЕСОВ
4100 37 ADDR1 SET 4100Н
4500 38 ADDR2 SET 4500Н
4021 39 EXIT?. END
144
них прерываний подаются на входы INT и NMI (см. рис. 3.1, а).
Прерывания по входу INT относятся к аппаратным маскируемым прерываниям. В последнем такте текущей команды микропроцессор производит опрос состояния входа INT. Если сигнал на входе имеет Н-уровень (есть запрос прерывания) и установлен флаг IF регистра состояний (прерывание разрешено), то запрос принимается и начинается его обслуживание. При сброшенном флаге IF прерывания по входу INT запрещены (замаскированы), запрос не принимается и микропроцессор переходит к выполнению следующей команды. Приемом маскируемого запроса по входу INT можно управлять программно с помощью команд STI (установка флага IF) и CLI (сброс флага IF).
Обслуживание прерывания по входу INT начинается с выработки определенной совокупности сигналов, называемой «последовательностью подтверждения прерывания». Для обеспечения надежного приема запроса прерывания сигнал Н-уровня на входе INT должен поддерживаться до начала последовательности подтверждения прерывания, состоящей из двух циклов подтверждения прерывания, разделенных двумя холостыми тактами. В каждом из циклов подтверждения прерывания вырабатывается сигнал INTA Lr уровня, канал переводится в высокоимпедансное состояние и адрес в канал не выдается. Первый цикл прерывания указывает устройству, требующему обслуживания, о принятии запроса и необходимости подготовки к выдаче номера (байта) вида прерывания. Во втором цикле прерывания по линиям AD(7 — 0) канала в микропроцессор посылается номер вида прерывания N. Микропроцессор умножает номер на четыре, формируя таким образом адрес соответствующего вектора прерывания в таблице векторов прерываний. В сложных микропроцессорных системах на основе БИС К1810ВМ86 запросы маскируемых прерываний от ВУ подаются на входы контроллера прерываний КР1810ВН59А, который формирует запрос на входе и номер вектора прерывания.
Вход немаскируемого запроса прерывания NMI используется для сообщений
о «катастрофических» событиях (отключение питания, обнаружение ошибки памяти и т. п.). Обработка немаскируемого запроса не зависит от состояния флага IF и ему присвоен номер вида прерывания N = 2.
К внутренним аппаратным прерываниям относятся прерывание по ошибке деления (N = 0) и прерывание пошагового режима (N = 1).
В архитектуре БИС К1810ВМ86 предусмотрена также возможность координирования взаимодействия процессоров в мультипроцессорных системах. Про-граммно-аппаратные средства микропроцессора позволяют решать задачу разделения ресурсов между процессорами и синхронизации процессов.
Основные электрические параметры микросхемы К1810ВМ86:
Выходное напряжение логического нуля UOL, В.....................< 0,45
Выходное напряжение логической
единицы UOh, В..................>2,4
Входное напряжение логического ну-
ля С7/£, В......................<0,8
Входное напряжение логической единицы UIH, В..................>2,0
Выходной ток низкого уровня
Iol> мА.........................>2,0
Выходной ток высокого уровня
1он> мА.......................< 0,4
3.4. Интерфейсные БИС серии К1810
Генератор тактовых импульсов К1810ГФ84. Микросхема К1810ГФ84 представляет собой биполярный генератор тактовых импульсов (ГТИ) для микропроцессора К1810ВМ86 и его периферийных устройств.
Структурная схема ГТИ приведена на рис. 3.6. В состав микросхемы входят: задающий генератор (SGN); делители частоты на три (DIV3) и на два (DIV2); схема формирования сигнала готовности READY(F); пороговый элемент и логические элементы.
Назначения входных, выходных и управляющих сигналов ГТИ приведены при описании выводов микросхемы в табл. 3.19.
Основные электрические параметры микросхемы К1810ГФ84:
145
Входное напряжение логического нуля UiL, В.......................... <0,8
Входное напряжение логической единицы U/н, В........................ >2,0
Напряжение логической единицы для входа сброса 17/я, В............... >2,6
Выходное напряжение логического нуля UOI, В...................... < 0,45
Выходное напряжение логической
единицы UoHb В: на выходе CLK.................. <4
на всех других выходах ... >2,4
Напряжение входного гистерезиса Uih~ В...........................> 0,25
Ток потребления источника питания 1сс-> мА......................... < 140
Таблица 3.19. Описание выводов ГТИ
Обозначение выводов Номер контактов Назначение вывода
XI, Х2 TANK F/C EFT CLK С SYNC PCLK RDY1, RDY2 AEN1, AEN2 READY OSC RES RESET UCc GND 17; 16 15 13 14 8 1 2 4; 6 3; 7 5 12 11 10 18 9 Вывод для подключения кварцевого резонатора Вход для подключения параллельного LC-контура Вход выбора источника тактовой частоты; при L-уровне сигнала генерация тактовых импульсов производится генератором SGN; при Я-уровне сигнала тактовые импульсы подаются на вход EFI Вход внешней частоты; сигнал на входе — меандр с частотой в три раза большей, чем на выходе CLK Выход ГТИ Вход синхронизации сигналов ГТИ; при Я-уровне сигнала происходит сброс делителей частоты, при формировании тактовых импульсов от SGN вход заземляется Выход ГТИ для периферийных устройств Входы сигналов готовности от устройств, подключаемых к каналу системы Входы разрешения адресации для сигналов готовности RDY1 и RDY2 соответственно. (В простых системах входы не используются и подключаются к напряжению L-уровня) Выход сигнала готовности READY, синхронизированного с задним фронтом сигнала CLK Выход задающего генератора Вход сигнала сброса Выход сигнала сброса RESET, синхронизированного с задним фронтом сигнала CLK Напряжение питания ( + 5 В) » » (0 В)
Контроллер шин К1810ВГ88. Микросхема К1810ВГ88 представляет собой контроллер шин (КШ), используемый в сложных системах управления и обработки информации на базе микропроцессора К1810ВМ86. КШ осуществляет генерацию команд и управляющих сигналов для системного и локального каналов микропроцессорных систем.
146
Структурная схема КШ приведена на рис. 3.7,а. В состав микросхемы входят: дешифратор состояния (DC); схема управления (С 17); формирователь командных сигналов (F1); формирователь управляющих сигналов (F).
Назначения входных, выходных и управляющих сигналов КШ приведены в табл. 3.20.
Командные сигналы интерфейса
- Сигналы управления
DEN (READ, INTA)
PDEN (READ, INTA)
Рис. 3.7
Таблица 3.20. Описание выводов КШ
Обозначение вывода Номер контакта Назначение вывода
ST(2 - 0) CLK AEN CEN IOB MRDC MWTC AMWC IORC IO WС AIOWC 18; 19; 3 2 6 15 1 7 9 8 13 11 12 Входы сигналов состояния микропроцессора Вход сигнала от ГТИ Вход сигнала разрешения адресации, открывающего командные выходы КШ при L-уровне и переводящего их в высокоимпедансное состояние при //-уровне Вход сигнала разрешения команды, открывающего командные выходы и управляющие выходы DEN и PDEN ЕШ при Я-уровне и переводящего их в пассивное состояние при L-уровне Вход сигнала режима управления каналом; при сигнале Н-уровня устанавливается режим управления каналом ввода/вывода, при сигнале L-уровня — режим управления системным каналом Выход командного сигнала чтения из памяти Выход командного сигнала записи в память Выход командного сигнала записи в память с упреждением. (Сигнал AMWC появляется в цикле канала на такт раньше сигнала MWTC) Выход командного сигнала считывания из УВВ Выход командного сигнала записи в УВВ Выход командного сигнала записи с упреждением. (Сигнал AIOWC появляется в цикле канала на такт раньше сигнала IOWC)
147
Продолжение табл. 3.20
Обозначение вывода Номер контакта Назначение вывода
INTA 14 Выход командного сигнала подтверждения прерывания
DT/Jt 4 Выход сигнала, задающего направление передачи информации через приемопередатчики (Я-уровень сигнала при записи, L-уровень — при считывании)
DEN 16 Выход сигнала разрешения передачи данных, используемый для отпирания приемопередатчиков
MCEjPDEN 17 Вывод выполняет две функции: 1) при сигнале ЮВ L-уровня выходной сигнал MCE служит для считывания адреса из имеющего наивысший приоритет контроллера прерываний; 2) при сигнале ЮВ Я-уровня выходной сигнал PDEN разрешает работу приемопередатчиков канала данных в процессе ввода/вывода
STB 5 Выход сигнала стробирования адреса
Ucc 20 Напряжение питания ( + 5 В)
GND 10 » » (0 В)
КШ формирует командные сигналы интерфейса на основании сигналов состояния (типа цикла канала) микропроцессора К1810ВМ86. Сигналы состояний и соответствующие им командные сигналы КШ также приведены в табл. 3.20.
КШ работает в режиме управления каналом ввода/вывода, если сигнал ЮВ имеет Я-уровень. В этом режиме все выходы командных сигналов ввода/вывода (IORC, I0WC, ATOWC м INTA) находятся в открытом состоянии независимо от сигнала AEN. Если микропроцессору необходимо выполнить ввод/вывод, КШ переводит командные сигналы в активное состояние, а для управления приемопередатчиками канала ввода/вывода применяются сигналы PDEN и DTfR. Для управления системным каналом в этом случае выходы командных сигналов вво-да/вывода не используются. Данный режим позволяет с помощью одного КШ обслуживать два канала: системный канал и канал ввода/вывода.
При L-уровне сигнала ЮВ контроллер работает в режиме управления системным каналом. В этом режиме используется один канал и более одного МП, поэтому для разрешения конфликтов при использовании канала необходим арбитр шины, который формирует сигнал AEN L-уровня, разрешающий обращение к каналу. В режиме управления системным каналом командные сигналы
формируются не раньше чем через 85 нс после перехода на L-уровень сигнала AEN.
Временная диаграмма работы КШ приведена на рис. 3.7, б. Передние фронты сигналов STB и MCE определяются задним фронтом тактового импульса CLK или переходом на L-уровень сигнала состояния.
Основные электрические параметры микросхемы К1810ВГ88:
Входное напряжение логического нуля В..............................<0,8
Входное напряжение логической единицы UIH, В.......................>2,0
Выходное напряжение логического нуля UOl, В-
на командных выходах . . . . < 0,5
»управляющих » . . . . < 0,5
Выходное напряжение логической
единицы Uон, В:
на командных выходах . . . . > 2,4
» управляющих » . . . . > 2,4
Ток потребления источника питания
Ice, мА.......................<170
Арбитр шины К1810ВБ89. Арбитр шины К1810ВБ89 предназначен для использования в мультипроцессорных системах на основе микропроцессора К1810ВМ86. Арбитр шины координирует работу различных компонентов мультипроцессорной системы, а также обеспечивает совместимость микропроцессора К1810ВМ86 со стандартным интерфейсом MULTIBUS [6].
148
GND—^
Рис. 3.8
Структурная схема арбитра шины приведена на рис. 3.8,а. В состав входят: схема арбитража (ARB); дешифратор состояния (DC); схема управления (CU); интерфейс с MULTIBUS (MARB); интерфейс с локальным каналом (LARB).
Назначения входных и выходных сигналов арбитра шины приведены при описании выводов микросхемы в табл. 3.21.
Для организации интерфейса микропроцессора К1810ВМ86 с системным каналом в мультипроцессорной системе
Таблица 3.21. Описание выводов арбитра шин
Обозначение вывода Номер контакта Назначение вывода
ST(2 - 0) 1; 19; 18 Входы сигналов состояния МП
LOCK 16 Вход сигнала блокировки от МП
CLK 17 Вход сигнала синхронизации
CRQLCK 15 Вход сигнала блокировки общего запроса; L-уровень сигнала запрещает арбитру шины передавать управление каналом системы другому арбитру
RESB 4 Вход сигнала переключения в режим резидентного (локального) канала; при Я-уровне сигнала возможен переход к управлению мультипроцессорным системным каналом в зависимости от состояния сигнала на входе SYSB/RESB
ANYRQST 14 Вход сигнала переключения в режим передачи управления по любому запросу, позволяющего передавать управление системным каналом арбитру шины с более низким приоритетом
IOB 2 Вход сигнала переключения в режим канала ввода/вывода, позволяющего арбитру шины работать в системах, имеющих как канал ввода/вывода, так и мультипроцессорный системный канал
SYSB/RESB 3 Вход сигнала, используемого в режиме локального канала; при Я-уровне сигнала арбитр шины запрашивает управление системным каналом и при L-уровне сигнала разрешает передачу управления
INIT 6 Вход сигнала начальной установки
BCLK 5 Вход сигнала синхронизации мультипроцессорного системного канала
BREQ 7 Выход сигнала запроса канала, используемый при арбитраже в системе с параллельным приоритетом
BPRN 9 Вход сигнала приоритетного разрешения канала, позволяющего арбитру захватить управление системным каналом
149
Продолжение табл. 3.21
Обозначение вывода Номер контакта Назначение вывода
BPRQ 8 Выход сигнала приоритетного разрешения канала, используемого в системе с последовательным приоритетом. (Сигнал BPRQ на вход BPRN последующего арбитра с более низким приоритетом)
BUSY 11 Вывод двунаправленного сигнала занятости системного канала. (Арбитр, захвативший управление каналом, выставляет сигнал BUSY L-уровня, запрещающий другим арбитрам использование канала)
CBRQ 12 Вывод двунаправленного сигнала общего запроса шины, указывающего арбитру шины на запросы управления системным каналом со стороны других арбитров с более низким приоритетом. (Арбитр, работающий в текущем цикле канала, не выставляет сигнал на вывод CBRQ)
AEN 13 Выход сигнала разрешения адреса
Ucc 20 Напряжение питания (4-5 В)
GND 10 » » (0 В)
арбитр шины К1810ВБ89 используется совместно с контроллером шины К1810ВГ88 (рис. 3.8,6). Если микропроцессору не разрешается использование системного канала, то арбитр шины запрещает контроллеру шины, адресным регистрам и шинным формирователям доступ к каналу, устанавливая их выходы в высокоимпедансное состояние. Микропроцессор переходит в состояние ожидания и остается в нем до получения сигнала разрешения (по входу RDY) от арбитра. Получив доступ к системному каналу, арбитр обеспечивает подключение к нему контроллера шин, адресных регистров и шинных формирователей. Таким образом, арбитр шины осуществляет мультиплексирование микропроцессоров на системном канале и устраняет конфликты при получении доступа к каналу.
Арбитр шины позволяет разрешать проблемы одновременного поступления запросов на доступ к каналу за счет использования арбитража с параллельным, последовательным и циклическим приоритетом.
В системе арбитража с параллельным приоритетом (рис. 3.9, а) сигналы запроса BREQ каждого арбитра подаются на вход шифратора приоритетов (CD), формирующего код номера арбитра, имеющего высший приоритет. Этот код дешифрируется дешифратором DC для выбора соответствующего входа приоритетного
разрешения BPRN. Таким образом, арбитр шины, пославший запрос на управление каналом и обладающий высшим приоритетом, получает доступ к системному каналу. По окончании операции в канале арбитр определяет отсутствие сигнала BPRN на своем входе и передает управление каналом, снимая сигнал BUSY, запрещавший другим арбитрам доступ к управлению каналом. Теперь следующий арбитр, имеющий высший приоритет и запрашивающий управление каналом, получает доступ к каналу и выставляет сигнал занятости канала BUSY. Описанный процесс получения доступа к управлению системным каналом синхронизируется сигналом BCLK.
В системе арбитража с последовательным приоритетом (рис. 3.9,6) выход BPRQ арбитра шины с более высоким приоритетом подключается ко входу BPRN арбитра с более низким приоритетом. Система с последовательным приоритетом требует меньших затрат дополнительной логики, чем система с параллельным приоритетом, но может использовать ограниченное число арбитров из-за увеличения задержки обработки запросов.
Арбитраж с циклическим приоритетом отличается от арбитража с параллельным приоритетом тем, что приоритет каждого арбитра после очередного обслуживания динамически переназначается. Шифратор
150
Рис. 3.9
приоритетов схемы параллельного арбитража заменяется более сложной схемой с циклическим изменением приоритетов арбитров.
Арбитр шины может работать в двух основных режимах. Режим канала ввода/вывода ориентирован на использование специального процессора ввода/вывода. В этом режиме все устройства, подключаемые к каналу ввода/вывода (даже память), рассматриваются как устройства ввода/вывода и адресуются командами ввода/вывода. Команды обращения к памяти используются с системным каналом.
Режим локального (резидентного) канала позволяет микропроцессору обращаться к компонентам системы как по локальному, так и по системному каналам. При этом локальный канал работает с одним определенным процессором и к нему можно обращаться как командами ввода/вывода, так и командами адресации локальной памяти. В структуре с локальным и системным каналами (рис. 3.9, в) могут использоваться два контроллера шины для каждого из каналов и один арбитр шины. Для выборки определенного канала может применяться селектор адреса (SL).
Основные электрические параметры микросхемы К1810ВБ89:
Входное напряжение логического ну-ля С/д,, В.........................< 0,8
Входное напряжение логической единицы Ujh, В......................>2,0
Выходное напряжение логического нуля Uql, В.....................< О,45
Выходное напряжение логической единицы Uoh^ В......................>2,4
Ток потребления источника питания /сс> мА.............................<165
3.5. Структура микроЭВМ на основе БИС комплекта К1810
МПК К1810 обеспечивает широкие возможности для создания прикладных систем различной конфигурации, сложности и производительности. Связь между устройствами систем осуществляется с помощью 20-разрядного мультиплексного канала адресов, данных и состояний МП К 1810ВМ86. Подключение запоминающих устройств и УВВ непосредственно к мультиплексному каналу практически используется редко из-за возникновения искажений адресов и малой нагрузочной способности МП. Для обеспечения
151
стабильности адреса в процессе цикла работы канала он обычно запоминается буферными регистрами К580ИР82 и К58ОИР83. Повышение нагрузочной способности шины данных производится с помощью шинных формирователей К580ВА86 и К580ВА87 [1, 7].
На рис. 3.10, а приведена структура системы минимальной конфигурации на основе МП К1810ВМ86, в которой упра
вляющие сигналы генерируются микропроцессором самостоятельно по шине управления СВ. В системе максимальной конфигурации (рис. 3.10,6) МП используется вместе с контроллером шины К1810ВГ88. КШ в зависимости от значений сигналов состояния цикла канала STO, ST1 и ST2 генерирует управляющие сигналы, необходимые для организации сложных микропроцессорных систем. Ко-
а)
CND
MRDC MWTC AMWC IORC I0WC AIOWC
INTA
mn/mx STO STI
ST2
Рис. 3.10
CLK RDY CLR
A/D(frO)
Alo-AfR <
BNE
4>ST0
4ST1
— DEN
—dt/r
I— STB
DE §
RD WR
I0U
—^ASTB^
™U0E§
RD WR MEMR
152
дировка типа цикла с помощью сигналов состояния приведена в табл. 3.22. Кроме того, КШ обеспечивает большую нагрузочную способность для шины управления, а значит и более надежное функционирование больших систем, чем МП К1810ВМ86.
Таблица 3.22. Соответствие между кодами состояний МП и командными сигналами КШ
Состояние микропроцессора Код состояния Командный сигнал КШ
Подтверждение прерывания 000 INTA
Считывание из порта ввода/вывода 001 IORC
Запись в порт вво- 010 IOWC,
да/вывода AIOWC
Останов ОН Отсутствует
Выборка команды 100 MRDC
Считывание из памяти 101 MRDC
Запись в память 110 MWTC, AMWC
Пассивное состояние 111 Отсутствует
Максимальный режим предназначен, главным образом, для построения много
процессорных систем с общей шиной. Причем в качестве общей системной шины лучше всего использовать стандартную системную шину MULTIBUS, а для управления доступом к шине — арбитр шины К181ОВБ89.
Список литературы к гл. 3
1. Балашов Е. П., Пузанков Д. В. Микропроцессоры и микропроцессорные системы. М.: Радио и связь, 1981. 325 с.
2. Кобылинский А. В., Москалевский А. И., Темченко В. А. Однокристальный высокопроизводительный 16-разрядный микропроцессор КМ1810ВМ86 // Микропроцессорные средства и системы. 1986. № 1. С. 28-33.
3. Микрокомпьютер 8086, обладающий возможностями 8- и 16-разрядных процессоров /Кац, Морс, Полман, Ривенел // Электроника. 1978. № 4. С. 23-31.
4. Система команд микропроцессора КМ1810ВМ86 /А. В. Кобылинский, А. В. Береза, Н. Г. Сабадаш и др. // Микропроцессорные средства и системы. 1986. № 2. С. 3 — 9.
5. Уокерли Дж. Архитектура и программирование микроЭВМ. М.: Мир, 1984. Кн. 2. 352 с.
6. Bus arbiter streamlines multiprocessor design /J. Nadir, B. Mecormick// Computer Design. 1980. Jun. 19. P. 103-109.
7. MCS-86 users manual // Intel corporation. 1978. P. 1980
8. Morse S. P. The 8086 Primer. An introduction to its architecture system design and programming. Hayden, 1980. 205 p.
4
Микропроцессорный комплект К583
Комплект биполярных микропроцессорных БИС серии К583 предназначен для построения контроллеров, специализированных микроЭВМ и систем цифровой автоматики средней производительности.
Секционная архитектура БИС открывает возможность наращивания разрядности, а микропрограммное управление — адаптации к алгоритмам обработки данных созданием соответствующего математического обеспечения на уровне микрокоманд. Микросхемы комплекта К583 реализованы по И2Л-, И3Л-и ТТЛШ -технологиям и полностью совместимы со стандартными ТТЛ-схема-ми [1-3]-
4.1. Состав комплекта
В состав серии К583 входят следующие БИС: секционных центральных процессорных элементов (ЦПЭ1, ЦПЭ2); секционного умножителя (УМ); секционного арифметического микропроцессора (АМП); инкрементного микропроцессора (ИМП); логического микропроцессора (ЛМП); секционных коммутаторов магистралей (КМ1, КМ2, КМЗ, КМ4); секционного магистрального приемопередатчика (МПП); двунаправленного шинного формирователя (ШФ); универсального контроллера синхронизации (УКС); контроллера предварительной обработки информации (КПОИ).
Основные системные параметры и обозначения БИС комплекта К583 приведены в табл. 4.1. При использовании они
154
дополняются ИС серий К155, К555, К1533, К133, а также БИС комплекта К584 и БИС памяти серии К541. БИС комплекта К583 работоспособны в диапазоне температур от —60 до 125 °C.
4.2. Центральный процессорный элемент К583ВС1
Микросхема предназначена для арифметико-логической обработки и временного хранения результатов вычислений. Обладая секционной структурой, ЦПЭ1 позволяет путем объединения нескольких БИС строить процессоры произвольной разрядности, кратной 8.
Структура ЦПЭ1. Блок-схема БИС приведена на рис. 4.1,а; в ее состав входят: 8-разрядное арифметико-логическое устройство (4LL7); шестнадцать 8-раз-рядных регистров общего назначения (RO — R15); 8-разрядный рабочий регистр (WR); 8-разрядный сдвигатель (SHE); мультиплексор данных шины DA (MUX); 16-разрядный регистр микрокоманд (MIR); 12-разрядный регистр режимов (RGR); дешифратор кода микрокоманды (PLA).
Микросхема работает с двумя двунаправленными шинами данных (DA и DB), управляется 17-разрядным внешним и 12-разрядным внутренним кодом и синхронизируется четырьмя синхросериями. Отличительной особенностью ЦПЭ является использование внутреннего регистра режимов, дополняющего возможности адресации регистров и интерпретации кодов признаков результатов
155
Таблица 4.1. Основные параметры БИС комплекта К583
Обозначение БИС Технология Разрядность, бит Нара-щи-вае-мость Основное функциональное назначение Время цикла, нс Разрядность микрокоманды, бит Мощность потребления, В А Напряжение питания, В Тип корпуса
ЦПЭ1: К583ВС1А (К583ВС1) УМЯК583ВР1 ЦПЭ2 К583ВС4 ИМП: К583ИК1А К583ИК1 ЛМП: К583ВМ1А К583ВМ1 КМ1: К583КП1А К583КП1 МПП К583ВА1 ШФ К583ВА2 КМ2: К583ХЛ14А К583ХЛ1 ЯЛ/ЗК583ВАЗ КМ4 К583ВА4 У КС К583ВГ1 КПОИ К583ВГ2 * Мощность, И2Л ТТЛШ ТТЛШ И2Л И2Л И2Л ТТЛШ ТТЛШ И2Л ТТЛШ ТТЛШ ТТЛШ ТТЛШ,И2Л потребляемая 8 8 8 16 8 + 4 5 8 8 8 10 8 [ генера i I++++ ++ + । +++ S Арифметико-логическая обработка данных и адресов, временное хранение информации Арифметическое умножение двоичных чисел в дополнительном коде Арифметическо-логическая обработка данных и адресов; временное хранение информации Арифметико-логическая обработка адресов Логическая обработка; временное хранение информации Пересылка данных между четырьмя магистралями; мажорирование Пересылка данных между тремя магистралями: паритетный контроль Пересылка данных в трех направлениях независимо по разрядам Пересылка данных между четырьмя магистралями, логическая обработка; временное хранение информации Пересылка данных между четырьмя магистралями; логическая обработка; временное хранение информации, мажорирование Генерация синхросерий Предварительная обработка информации синхронизации. 300 1000 90 220 400 1000 400 1000 400 1000 50 30 400 1000 100 75 50 300 16-19 15-17 8-9 9-11 8-10 7 10 13-14 1-9 1-13 1-6 0,36 1,00 1,00 0,34 0,27 0,25 0,55 0,45 0,24 0,33 0,66 0,55; 0,17* 1,00 1,2 ± 0,2 5,0 ± 0,5 5,0 ± 0,5 1,2 ±0,2 1,2 ±0,2 1,2 ±0,2 5,0 ± 0,5 5,0 ± 0,5 1,2 ±0,2 5,0 ± 0,5 5,0 ± 0,5 5,0 ± 0,5 5,0 ± 0,5 4134.48-2 4134.48-2 4134.48-2 4134.48-2 4134.48-2 4134.48-2 405.24-2 4119.28-1 4134.48-2 4134.48-2 4134.48-2 4119.28-1
a)
Ж DA(7~0)D8(7-0) CI MI(15-O)
m
1——Tpos
SCO I SR SI
VW
VW
Ucc
SUL
GNU
RUA,ROB
ВА,ВВ(Ьыдача)
CLK ' ^AflL
m
^ALU
~V1 ALU
11Арв(прием)
f)
LI ?P, I I .1 Л» I. ...................IL..1 Номер
~ 7 8 9 10 11 12 13 14 iB^umaMI __________
CO,S,Z^R,SL
0 12 3 4 5 6
6)
RCR —*► |Tg| Z{
0 12 3
Рис. 4.1
б последовательности
tDC
CI,SRSL
исполнения операций. Регистр режимов устанавливается специальной микрокомандой. Описание выводов ЦПЭ1 дано в табл. 4.2.
Система микрокоманд ЦПЭ1. Микросхема в зависимости от потенциала на
входе POS обрабатывает двоичные дроби в дополнительном коде (старшая позиция) или двоичные коды (младшая позиция). Кодировка чисел инверсная (1 — низкий потенциал, 0 — высокий потенциал). Формат микрокоманд ЦПЭ1
Таблица 4.2. Описание выводов ЦПЭ1 К583ВС1
Обозначение вывода Номер контакта Назначение вывода
DA(7—0) DB(7—0) М1(15 — 0) RD A, RD В СО CI Р, G SL, SR S Z CLK WR POS Ucc GND 22; 20; 18; 16; 14; 12; 10; 8 23; 21; 19; 17; 15; 13; 11; 9 46; 44; 42; 41; 47; 45; 43; 40; 7; 6; 5; 35; 36; 37; 38; 39 3; 4 29 27 30; 31 33; 26 32 28 1 2 34 25; 48 24 8-разрядная параллельная двунаправленная шина данных То же 16-разрядная входная шина микрокоманд Вход стробов чтения данных* в шины Выходы переполнения (старшая позиция) или последовательного переноса (младшая позиция) Вход последовательного переноса Выходы распространения и подготовки сигнала группового переноса Двунаправленные цепи сдвига информации влево и вправо Выход знака результата операции или выдвигаемого разряда при сдвигах Выход признака нуля результата Вход строба записи микрокоманд » » замен данных в регистры БИС » задания позиции ЦПЭ в процессоре Напряжение питания (+1,2 В) » » (0 В)
156
приведен на рис. 4.1,6. ОР-поле определяет функцию ALU и SHL согласно табл. 4.3.
При исполнении микрокоманды (RGR): = (at, /f_b формат имеет вид, представленный на рис. 4.1, в. В регистр
режимов записывается значение поля Q из текущей микрокоманды (i) и полей I и J из предыдущей (/—1). Установка RGR происходит по положительному перепаду CLK (i 4 1)-го такта. При исполнении микрокоманды NOP шины DA
Таблица 4.3. Кодировка ОР-поля микрокоманды БИС К583ВС1
Код микрокоманды в поле ОР Результат операции (F) b'ALU и SHL Установка признаков результата
5 СО Z
Знак L и R Сдвиг Переполнение Перенос Нуль
L R L R L R L и R
00000 0016 - 1 + CI 4 — — 4 — — 4
00001 В-A-1+CI 4 — — 4 — 4 4
00010 А —В- 1 +СI 4 — — 4 — -г- 4 4
00011 A+ B + CI 4 — — 4 — — 4 4
00100 А + CI 4 — — 4 4 4
00101 ~А + С1 4 — — 4 — — 4 4
00110 В +CI 4 — — 4 — — 4 4
00111 В A-CI 4 - - 4 — — 4 4
01000 А л В 4 — — 4 — — — 4
01001 А л В 4 — — 4 — — — 4*
01010 А лВ 4 — — 4 — — — 4
01011 A v В 4 — — — — — — 4
01100 A v В 4 — — — — — — 4
01101 A v В + — — — — — +
OHIO А® В + — — — — — — 4
01111 А®В 4 — — — — — — 4
10000 SLC(A 4 СТ) — 4 — — — — 4
10001 SRC(A + СТ) — — 4 — — — -г +
10010 SLL(A 4 СТ) — 4 — — — — 4-
10011 SRL(A + СТ) — — 4 — — — — 4-
10100 SLA(A + СТ) — 4 — — — — —— 4-
10101 SRA(A + СТ) — — 4 — — — — 4*
10110 SLL(B 4 СТ) — 4 — — — — — +
10111 SRL(B 4 СТ) — — 4 — — — — 4-
11000 SLGJB + СТ) — 4 — — — — 4
11001 SRC(B + СТ) — — 4 — — — — 4-
ною SLA(B + СТ) — 4 — — — —— — 4-
11011 SRA (В + СТ) — — 4 — — — 4-
11100 SLL(A А-В A-CI) — + — — — — — 4
11101 SRL(A А- В A- CI) — — 4 — — — 4
11110 (RGR):=(Qh Tz_b J^) — — — — — — — 4
11111 NOP — — — — — - - 4
Примечания: 1. С/—сигнал на входе переноса ЦПЭ. 2. Л и В — коды на входах А и В ALU. 3. L — старшая позиция ЦПЭ (на входе POS потенциал логического нуля). 4. R — младшая позиция ЦПЭ (на входе POS потенциал логической единицы). 5. RGR — содержимое регистра режимов ЦПЭ. 6. « + » — метка устанавливается, « — » —остается без изменения.
157
и DB, а также выходы признаков устанавливаются в запертое состояние. На открытом коллекторе устанавливается высокий потенциал.
Кодировка поля SD определяет адреса источников и приемников информации в микрокомандах согласно табл. 4.4. При этом два старших разряда RGR определяют выбор источника адреса регистров RI и RJ соответственно по правилу: О — регистр микрокоманд; 1 — регистр режимов.
Система синхронизации ЦПЭ. Работа БИС синхронизируется четырьмя сериями: CLK — строб приема микрокоманд (положительный фронт); WR — строб приема данных (положительный фронт); RD A, RDB — стробы выдачи данных в DA и DB (отрицательный потенциал).
На рис. 4.1, г приведена упрощенная временная диаграмма исполнения микрокоманд, ниже приведены значения основных временных параметров ЦПЭ:
К583ВС1А К583ВС1
Время цикла tc, нс . . . > 300 > 1000
» импульса tcH> нс » предустановки, нс: > 80 > 200
микрокоманд > 50 > 50
информации . Время удержания, нс: >100 >400
микрокоманд Imih > 100 > 100
информации tDH • • • Время дешифрирования > 100 > 100
микрокоманды tDc, нс Время синхроимпульса < 100 > 150
1WRL- НС Время задержки данных от >100 > 400
строба чтения tRD, нс Время задержки признаков < 100 > 150
tALc от данных в ALU, нс Время задержки признаков tec от входных сигналов < 80 < 330
в ALU, нс <80 <220
4.3. Инкрементный процессор К583ИК1
Микропроцессор предназначен для генерации последовательности адресов памя-
Таблица 4-4. Кодировка ЗВ-поля микрокоманды БИС К583ВС1
Код микрокоманды в поле SD Выполняемая операция Содержимое RGR Источник адреса регистров
01 RI RJ
000 (DA): = (RI): (DB): = (RJ) (RI): = F(RI; RJ) 00 11 I II J JJ
001 (DA): = (RF) (RJ): = F(RI, DB) ox IX I II -
010 (DA): = (WR) (RI): = F(WR, RJ) 00 11 I II J JJ
011 (DA): = (WR) (RI): = F(WR, DB) ox IX I II —
100 (DA) : = (RI); (DB) : = (RJ) (WR): = F(RI, RJ) 00 11 I II J JJ
101 (DA): = (WR) v (RI); (DB): = (RJ) (WR): = F(WR v RI, RJ) 00 11 I II J JJ
НО (DA): = (WR); (DB): = (RJ) (WR): = F(WR, RJ) xo XI — J JJ
111 (DB): = (RJ) (WR): = F(DA, RJ) xo XI - J JJ
Примечания: 1. F—функция ALU, определяемая О /’-полем микрокоманды. 2. /, У—содержимое полей микрокоманды (см. рис. 4 1, б). 3. //, JJ — содержимое полей RGR (см. рис. 4.1, в). 4. /?/, RJ — содержимое регистров, адреса которых определены в полях /, J или //, JJ.
158
ти объемом до 64К слов. В микросхеме не предусмотрена возможность наращивания разрядности.
Структура ИМП. Блок-схема БИС приведена на рис. 4.2, а, в ее состав входят: 16-разрядное арифметико-логическое
манд (РЬЛ); триггер флага (F); регистр состояний (RS), включающий пять подрегистров: индекса адреса (IND), внешнего прерывания (INT) и внешнего условия (FLG), признака результата (SGN), блокировки внешнего прерывания (BLC).
Рис. 4.2
устройство (ALU); четыре 16-разрядных регистра адреса (R3 — R0); два 16-раз-рядных буферных входных регистра (AR, BR); два 16-разрядных буферных выходных регистра (RGD, RGX); буферный регистр адреса (RG4); регистр микрокоманды (MIR); дешифратор микроко-
Таблица 4.5. Описание выводов ИМП К583ИК1
Обозначение вывода Номер контакта Назначение вывода
DD(75 - 0) 8-23 Двунаправленная 16-разрядная шина данных
DA(15 - 0) 26 — 41 Выходная 16-разрядная шина адреса
MI(7 - 0) 4; 5; 42 — 47 Входная 8-разрядная шина микрокоманд
RD 3 Вход строба выдачи информации
WR 2 » » записи данных в регистры
CLK 1 Вход строба записи микрокоманды
FI 6 » сигнала внешнего условия
INT 7 Вход-выход сигнала внешнего прерывания
Ucc 25; 48 Напряжение питания (+1,2 В)
GND 24 » » (0 В)
Описание выводов БИС приведено в табл. 4.5.
Система микрокоманд ИМП. Формат микрокоманды ИМП приведен на рис. 4.2,6. В ее состав входят два поля: SD-операций в RS и управления вводом-выводом по шине DD; ОР-операций в ALU и управления выдачей адресов в DA. В табл. 4.6 приведена кодировка микро-
Таблица 4.6. Кодировка SD-поля микрокоманды ИМП К583ИК1
Код микрокоманды (Л//) Код в FLG Выполняемая операция Адреса возможных пре-
0123 рываний
оохх X (IND) : = (Л//)2,з —
0100 X (IND): = (IND) + 1 000216
0101 X (IND): = (IND) - 1 0003 )6
оно X NOP —
0111 1 0 (IND): = (IND) + 1 NOP 000216
10ХХ X (DD) : = (Ri), i = = (M 1)2.3 —
пхх X (Ri): = (DD). i = = (M 1)2,3 —
команд в SD-поле, а в табл. 4.7 — в ОР-поле.
Микросхема генерирует фиксированные адреса прерываний:
159
Таблица 4.7. Кодировка ОР-поля микрокоманды ИМП К583ИК1
Код микрокоманды (MZ) Код в FLG Выполняемая операция Адреса возможных прерываний
4567
0000* X (ZX4): = 0 —
0001 0 (IM): = (Rj) 000116
1 (DA):=(Rj); (Я,): = (Я,) + 1 0001,6, 0004,6
0010 X (DA): = (RGX); (Rj): = (Я,) + 1 000416
ООП X (DA): = (RGX); (Rj): = (Rj) - 1 0004,6
0100 X (DA): = (Rj), (Rj): = (Я,) + (RGX) 0004,6
0101 X (DA):=0; (Rj): = (Rj) + (RGX) 0001,6, 0004,6
оно X (DA): = (RJq1; RGXs_,5) (Rj) : = (RJ0_T, ЯОГ8_15)+1 000116> 0004|6
0111 X (£M): = (RGX)’ (RJ): = (RGX) + 1 0001,6, 0004,6
1000 0 1 (DA): = (Rj); (Rj): = (Rj) + 1 (DA) = (RGX); (Rj): (RGX) + 1 000116, 0004,6
1001 0 (DA): = (Rj) 0001(6
1 (DA):=0; (Rj): — (Rj)+\ 0001,6, 0004(6
0 (DA):=(Rj); (Rj): = (Rj) + 1 0001,6, 0004(6
1010 1 (DA): = (Rj ; RGXt_}5) (Rj):=(Rj0^; RGX^+l 000116, 0004(6
1011 X (DA):=(Rj) 0001(6
1100* X (DA) -. = (Rj); (Rj) : = (Rj) + 1, (BLC): = 1 0004(6
1101 X (DA): = (Rj); (Rj) : = (Rj) + 1 0001(6, 0004(6
1110* X (DA) : = (Rj); (Rj) : = (Rj) + 1, (BLC) : = 0 0004(6
1111* X (DA)„: = (DA)„_,; (DD)„: = (DD)„_, —
Примечания: 1. Номер регистра Rj определяется содержимым IND. 2. п — номер такта микрокоманды. 3. В микрокомандах, помеченных ♦, БИС не реагирует на внешние запросы прерываний.
000116—по внешнему запросу при (JN7)= 1 и (BLC)= 0;
000216—по переполнению IND при прибавлении 1 к (IND) =11;
000316—по переполнению IND при вычитании 1 из (IND) =00;
000416— при нулевом результате вычисления адреса (SGN) = 1 и (INT) = 1.
Система синхронизации ИМП. Работа БИС синхронизируется тремя сериями: CLK — строб приема микрокоманды (положительный фронт); WR — строб приема данных (положительный фронт); RD — строб выдачи данных (отрицательный потенциал).
На рис. 4.2, в приведена упрощенная временная диаграмма исполнения микрокоманд, ниже приведены значения основных временных параметров ИМП:
К583ИК1А
Время цикла /с, нс . . . > 400 » синхроимпульса (^С£’ нс...................100
Время предустановки, нс: микрокоманд tMIL ... >50
данных tDL..............>50
Время удержания, нс: микрокоманд tMIH ... >50
данных tDH..............>50
Время импульса чтения Irdl* нс................>100
Время импульса записи *WRD НС.................>100
Время задержки чтения tRD, нс.................>100
Время дешифрования микрокоманды tDC, нс . . . <100
Время образования результата tALU, нс ... < 200
К583ИК1 > 1000
200
> 50 >400
> 100 > 100
> 200
>200
> 150
> 150
< 250
160
4.4. Логический микропроцессор К583ВМ1
Микропроцессор предназначен для логической обработки байтов и отдельных битов информации. Выполняет специфические операции, такие, как поиск старшей единицы, проверка на нуль, маскирование определенных битов и т. д. Структура Л МП допускает параллельное использование нескольких БИС для наращивания разрядности обрабатываемых слов кратно 8 бит.
Структура ЛМП. Блок-схема БИС приведена на рис. 4.3,а; в ее состав входят: стек регистров общего назначения с организацией 8x8 бит (STACK); триггер битовых признаков (Т); 8-разрядный буферный регистр данных (RB); 8-разрядный регистр маски (КМ); 3-разрядный регистр приоритета (КЛ); 3-разрядный входной буферный регистр (RN); 3-раз-рядные регистры адреса стека (RJ) и номера бита данных (RI); шифратор приоритета (CD); 9-разрядный регистр микрокоманд (MIR); регистр выборки кристалла (RCS); дешифратор кода микрооперации (PLA); арифметико-логическое устройство (ALU); два мультиплексора (MUX).
Описание выводов ЛМП приведено в табл. 4.8.
Система микрокоманд. Формат микрокоманды ЛМП приведен на рис. 4.3,6, в ее состав входят: Т-поле типа операции (табл. 4.9); SD-поле адреса источника опе-
Таблица 4.8. Описание выводов ЛМП К583ВМ1
Обозначение вывода Номер контакта Назначение вывода
DI(7-0) DO(7-0) ’ DA (2 -0) DB(7-0) M 1(8 — 0) CS CLK RDl, RD2 WR R В P, s Ccc GND 39; 36; 33; 30; 16; 13; 10; 7 40; 37; 34; 31; 15; 12; 9; 6 46; 45; 44 41; 38; 35; 32; 14; 11; 8; 5 29-26; 21-17 22 1 3; 4 2 23 47 42; 43 25; 48 24 Входная 8-разряд-ная шина данных Выходная 8-разряд-ная шина данных Двунаправленная 3-разрядная шина данных (приоритета) Двунаправленная 8-разрядная шина данных Входная шина микрокоманд Вход выборки кристалла Вход строба записи микрокоманд Входы стробов чтения данных Вход строба записи данных в регистры Вход опроса приоритета Двунаправленная битовая шина Выходы признаков Напряжение питания (4-1,2 В) Напряжение питания (0 В)
| Г | 527 |
О 7ZJ4 5 6 7 8
Рис. 4.3
6 С. T. Хвощ и др.
161
рандов и приемника результата операции (табл. 4.10); ОР-поле задания функции ALU (табл. 4.11). Все микрокоманды выполняются ЛМП только при активном сигнале выборки кристалла (RCS =1).
Система синхронизации ЛМП. Работа БИС синхронизируется четырьмя синхросериями: CLK — строб приема микрокоманд (положительный фронт); WR — строб приема данных (положительный фронт), RDX, RD2 — стробы выдачи данных (отрицательный потенциал).
Таблица 4.9. Кодировка Т-поля микрокоманды ЛМП К583ВМ1
Код микрокоманды (А/7) Тип операции Адрес бита (/) в микрокомандах
01
00 Байтовая —
01 Битовая (RN)
10 » (RD
11 » (RD+i
Таблица 4.10. Кодировка 5£>-поля микрокоманды ЛМП К583ВМ1
Код микрокоманды (АТТ) Источник адреса регистра в стеке Адрес источников операндов и приемников результата Запись нуля в регистры
2345 RB 1 RA \ 1 T
Байтовые операции (Т=00)
0000 (RJ) (ST): = F(ST, DT) + — +
0001 (R1D (ST): = F(ST, DI) + — +
0010 (R-D (RM): = F(ST, DB) + — +
ООН (RN) (RM): = F(ST, DI) + — +
0100 (R-D (ST): = F(ST, DB) + — +
0101 (R1D (ST): = F(ST, DB) + — +
оно (R-D (MF): = F(ST, DB) + — +
0111 (R1D (MF): = F(ST, DB) + — +
1000 (R-D (ST): = F(RM, DB) + — +
1001 (RN) (ST): = F(RM, DB) + — +
1010 (RJ)+l (ST): = F(RM, DB) + — +
1011 (R-D — 1 (ST): = F(RM, DB) + — +
1100 (R-D (RB): = F(RM, ST) — — +
1101 (RN) (RB): = F(RM, ST) — — +
1110 (RJ)+\ (RB): = F(RM, ST) — — +
1111 (RJ)-l (RB): = F(RM, ST) — — +
Битовые операции (T^OO)
0000 (RJ) (ST^):—F(SIb DI,) + + +
0001 (RJ) (RM,): = F(STh DI') + + +
0010 (RJ) (T): = F(STb DI') + + —
ООП (RJ) (RB'): = F(ST', DI,)* — + +
0100 (RJ) (STj): = F(STb DB') + + +
0101 (RJ) (RM,): = F(STb DB,) + + +
оно (RJ) (RB,): = F(STb DB,) * — + +
0111 (RJ) (I): = F(STb DB,) + + —
1000 (RJ) (ST,): = F(STif B) + + +
1001 (RJ) (T): = F(STb B) + + —
1010 (R-D (RM,): = F(STb B) + + +
1011 (RJ) (RB,) : = F(STb B)* — + +
1100 (RJ) (SI}): = F(STb RM') + + +
1101 (RJ) (RM'): = F(STb RM') + + +
1110 (R-D (RB'): = F(STb RM') — + +
1111 (RJ) (T): = F(STit RMj) + + —
Примечания: 1. (ST) — содержимое регистра стека с заданным в микрокоманде адресом. 2. i — номер бита, определяемый по содержимому RI. 3. Во все разряды RB, кроме /-го, в операциях, помеченных ♦, записываются нули. 4. MF — внутренняя магистраль ЛМП. 5. «4-» —регистр сбрасывается в нуль, « — » —остается без изменений.
162
Таблица 4.11. Кодировка ОР-поля микро-
команды ЛМП К583ВМ1
Код микрокоманды (MI) Операция (F) над кодами на А и В входах ALU
678
000 А л В
001 А
010 В
011 Av В
100 оо16
101 А® В
110 В
111 FF„
На рис. 4.2, в приведена упрощенная временная диаграмма работы ЛМП, ниже даны значения основных ее параметров:
K583BM1 К583ВМ1А
Время цикла /с, нс > 1000 > 400
» импульса /с/, tCH, нс > 200 > 100
» » записи tWR,нс > 200 > 100
» предустановки, нс:
микрокоманд tKJIL >50 >50
данных tDL........>100 >50
Время удержания, нс:
микрокоманд tMIH . . > 100 >50
данных tDH........>100 >50
Время задержки чтения
tRD, нс.............<150 <80
Время дешифрирования
микрокоманды tDC, нс <150 <80
Задержка, нс:
данных в ALU tALL, . . < 250 < 100
опроса приоритета tR < 250 < 100
писи t0................
признаков от данных *dps...................
признаков от сигнала опроса tR................
признаков от синхронизации tPS................
данных от сигнала за-
< 300 < 150
« 250 < 100
< 400 <200
< 250 < 100
4.5. Коммутатор магистралей К583КП1
Микросхема предназначена для построения коммутаторов и мультиплексоров данных с возможностями хранения и логической обработки информации, а также систем с резервированием процессоров и памяти по мажоритарному принципу с поразрядным голосованием по дисциплине «два из трех».
Структура КМ1. Блок-схема БИС представлена на рис. 4.4,а; в ее состав входят: четыре буферных 8-разрядных регистра данных приема (RI3 — RI0); четыре буферных 8-разрядных регистра выдачи данных (RO3 — RO0); 8-разрядный регистр микрокоманды (М/К); одноразрядные регистры выборки кристалла (RCS) и признака нуля (KZ); дешифратор кода микрокоманды (PLA); 8-разрядное арифметико-логическое устройство (ALU); мультиплексор ALU (MUX\
Описание выводов КМ1 приведено в табл. 4.12. Микросхема коммутирует
а) DJ В2 D1 ВО
7 RD (7~О)(7-О) (7~О)(7-О)
|до] III
6)
I SO OP
L__>__।__।__।__।_____i_
0 12 7 4 5 6 7
CS Ml(7-0)
|O WR I l|l [M
Рис. 4.4
6*
163
Таблица 4.12. Описание выводов КМ1
К583КП1
Обозначение вывода Номер контакта Назначение вывода
D0(7—0) Dl(7—0) D2(7—0) D3(7—0) MI(7—0) CS CLK RD Z WR Ucc GND 14; 18; 22; 28; 32; 35; 40; 47 15; 19; 23; 29; 33; 37; 41; 45 16; 20; 26; 30; 34; 36; 42; 45 17; 21; 27; 31; 35; 39; 43; 44 8; 9; 13; 12; 5; 6; 10; И 7 1 3 4 2 25; 48 24 Двунаправленная 8-разрядная шина данных Входная 8-раз-рядная шина микрокоманд Вход выбора кристалла » строба записи микрокоманды » строба чтения данных в магистрали Выход признака нуля результата Вход строба записи в регистры Напряжение питания (+1,2 В) » » (0 В)
четыре 8-разрядных магистрали данных и обеспечивает возможность наращивания их разрядности путем объединения нескольких БИС. Выход признака нуля имеет каскад с открытым коллектором, благодаря чему возможно объединение выводов БИС при кодировании сигнала сбоя мажоритарной логики низким, а признака нуля высоким потенциалом.
Система микрокоманд КМ1. Формат микрокоманды БИС приведен на рис. 4.4,6, в ее состав входят два поля: SD — адресов источника операндов и приемников результата (табл. 4.13); ОР — кода операции ALU (табл. 4.14). Все операции выполняются БИС при RCS = 1.
Таблица 4.14. Кодировка ОР-поля микрокоманды КМ К583КП1
Код микрокоманды (MI) Выполняемая над операндами на Л и В входах ALU функция с выдачей данных на выход F
67
00 01 10 11 A v В А л В А Л® В
Примечание: Кодировка ОР-поля задает операцию ALU при А//(0.1) = 00 v 01, в остальных микрокомандах код в ОР-поле произвольный [М/(6, 7) = XX].
Таблица 4.13. Кодировка SD-поля микрокоманды КМ К583КП1
Код микрокоманды (MI) Выполняемая операция Код на Z
0 1 2 3 4 5
0 0 I I J J 0 1 I I J J 1 0 0 0 J J 1 0 0 1 J J 1 0 1 0 J J 1 0 1 1 J J 1 1 0 0 J J 1 1 0 1 J J 1110 0 0 1110 0 1 1110 10 1110 11 11110 0 11110 1 111110 111111 (ROj): = F(RI„ ROj) (ROj): = F(Db Dj) (Д): = (ROj) (ROj): = ao(D0) # at(Dl) # a2(D2) # a3(D3), a,= 0, ax^,= 1 (ROX* j): = a(l (DO) # at (DI) # a2(D2) # a2(D3), a, =0, a, *, = 1 (Dx*y): = (ROj) (ROx*j) : = ao(DO) # ^(Dl) # a2(D2) # a,(D3); a, = 0, ax+ , = 1 (Dj): = (ROj) (RIO): = (DO), (RD): = (DI), (RI2): = (D2), (RI3): = (D3) (DO) : = (ROO), (DI): = (ЯО1), (D2): = (RO2), (D3): = (RO3) (DI): = (DO), (D3): = (D2) (DI) = (D3), (D2): = (DO) (DI): = (DO) (DI): = (D3) (D2): = (DO) (D2): = (D3) f 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Примечания: 1. # — знак мажорирования по правилу два из трех : Т # Y # Z = (X л У) v (X л Z) v v (У л Z). 2. f = v (ROi)n, где п — номер разряда регистра. 3. Функция F определяется кодом в ОР-поле микрокоманды согласно табл. 4.14. 4. Адресация регистров и магистралей (/), (/) определяется содержимым разрядов II и JJ микрокоманды соответственно.
164
Система синхронизации КМ1. Работа микросхемы синхронизируется тремя синхросериями: CLK — строб приема микрокоманд (положительный фронт); WR — строб приема данных (положительный фронт); RD — строб чтения данных (отрицательный потенциал).
Временная диаграмма цикла положения микрокоманды приведена на рис. 4.4, в. Ниже приведены значения основных временных параметров БИС:
К583КП1А
Время цикла /с, нс . . . » импульса (tcl, tCH, lWRL' f RD1)' HC........
Время предустановки, нс: микрокоманды tMIL . . данных для записи в RI fRIL....................
данных для записи в
IrOL...............
Время задержки lD/N' fRIH^ нс..........
Время дешифрования микрокоманд tDC, нс. . . .
Время задержки выдачи признака нуля /z, нс
Время задержки нуля от синхронизации rzc, нс
Время задержки чтения данных tRD, нс . . . .
Время пересылки данных нс.......................
> 400
> 100
> 50
> 50
> 100
> 50
< 100
< 200
< 200
< 100
< 200
К583КП1 > 1000
> 200
> 50
> 100
> 150
> 100
< 150
< 300
<400
< 150
<250
4.6. Коммутатор магистралей К583ХЛ1
Микросхема предназначена для пересылок байтов данных между четырьмя магистралями с возможностями логической обработки или мажорирования по правилу «два из трех». Путем объединения
нескольких БИС возможно наращивание разрядности устройств передачи данных.
Структура БИС приведена на рис. 4.5,а; в ее состав входят: четыре 8-раз-рядных арифметико-логических устройства (ALU); четыре 8-разрядных регистра типа «защелка» (R0 — R3).
Описание выводов БИС приведено в табл. 4.15. Микросхема работает с четырьмя двунаправленными магистралями данных, имеющих выходы с открытым коллектором.
Таблица 4.15. Описание выводов КМ2 К583ХЛ1
Обозначение вывода Номер контакта Назначение вывода
D0(7 — 0Q 47; 40; 39; 32; ' 18; 11; 10; 3
Pl (7-0) 46; 41; 38; 33; 17; 12; 9; 4 Двунаправленная 8-раз-
Р2 (7 — 0) D3(7 — 0) 45; 42; 37; 34; 16; 13; 8; 5 44; 43; 36; 35; 15; 14; 7; 6 / рядная шина данных
WR 1 Вход строба записи данных в регистры (положительный перепад)
MI (12 — 0) 31; 30; 29; 28; 27; 26; 25; 23; 22; 21; 20; 19; 2 Входная шина микрокоманд
UCc 48 Напряжение питания (+1,2 В)
GND 24 Напряжение питания (0 В)
Рис. 4.5
165
Система микрокоманд БИС К583ХЛ1 приведена в табл. 4.16. Микросхема управляется 13-разрядной микрокомандой (рис. 4.5,6), включающей четыре 3-раз-рядных поля управления каналами
жают состояние регистров. При приеме информации в магистрали следует учесть возможность ее наложения на коды, выдаваемые из регистров на выходы с открытым коллектором.
Таблица 4.16. Кодировка микрокоманд КМ2 К583ХЛ1
Код микрокоманды (МГ) Выполняемые операции в каналах
i i + 1 i + 2 / + з DO (i = 1) Dl(i = 4) D2(i = T> D3(i= 10)
0 0 0 0 (DO): = 0016 (Dl) :=00l6 (D2): = 00]6 (D3): = 00|6
0 0 0 1 (W>::=0016 (Dl): = 0016 (D2) :=00i6 (D3): = 0016
0 0 1 0 (DO): = 00|6 (Dl): = 0016 (D2): = 0016 (D3): = 0016
0 1 0 0 (DO): = 0016 (Dl): = 00]6 (D2):=00i6 (D3): = 00,6
1 0 0 0 (D0):=0016 (Dl): = 0016 (D2): = 00|6 (D3): = 00(6
1 0 0 1 (D0): = (Dl) (Dl): = (DO) (D2): = (DO) (D3): = (DO)
0 1 0 1 (DO): = (D2) (Dl): = (D2) (D2):=(D1) (D3): = (Dl)
0 0 1 1 (D0): = (D3) (Dl): = (D3) (D2): = (D3) (D3): = (D2)
1 1 0 0 (Dl) a (D2) (DO) /x (D2) (DO) л (Dl) (DO) fx (Dl)
1 0 1 0 (Dl) л (D3) (DO) /x (D3) (DO) л (D3) (DO) л (D2)
0 1 1 0 (D2) л (D3) (D2) /x (D3) (Dl) л (D3) (Dl) a (D2)
1 1 0 1 (Dl) v (D2) (DO) v (D2) (DO) v (Dl) (DO) v (Dl)
1 0 1 1 (Dl) v (D3) (DO) v (D3) (DO) v (D3) (DO) v (D2)
0 1 1 1 (D2) v (D3) (D2) x/ (D3) (Dl) v (D3) (Dl) v (D2)
1 1 1 1 (Dl) v (D2) v (DO) v (D2) v (DO) v (Dl) x/ (DO) v (Dl) v
y(D3) v(D3) v(D3) v(D2)
1 1 1 0 (Dl) A(D2) v (DO) a (D2) v (DO) /x (Dl) x/ (DO) л (Dl) x/
v (Dl) л (D3) v v (DO) a (D3) x/ •v (DO) л (D3) х/ x/ (DO) л (D2) x/
(D2) л (D3) x/(D2) л (D3) v(Dl) a (D3) x/ (Dl) л (D2)
Примечания: 1. Логический нуль кодируется высоким, а единица — низким потенциалом. 2. Для выполнения логических функций необходимо, чтобы в магистрали, принимающие данные, выдавался логический нуль. 3. Операции в ALU каждого канала выполняются при MI (0) = 0. ___
Для записи информации в R0...R3 необходимо подать положительный фронт сигнала WR.
(ОРО — ОРЗ) и одноразрядное поле выборки кристалла (С5). При CS = 0 в БИС выполняются задаваемые по входам М 1(12 — 1) микрокоманды, при CS = 1 на выходах ALU устанавливается код 0016. Коммутатор магистралей не содержит встроенного конвейерного регистра микрокоманд, поэтому БИС реагирует на действующие на входах MI (12 — 0) коды независимо от момента времени.
Временная диаграмма работы БИС представлена на рис. 4.5, в. Коммутатор работает в двух режимах: сохранения данных в регистрах (WR =1); изменения данных в регистрах (FKK=0). При низком уровне сигнала на входе WR БИС пропускает информацию с входов ALU на магистрали через «защелки» (RO — R3), при переходе сигнала WR в высокий потенциал их содержимое фиксируется и данные на входах магистралей отобра-
Значения основных временных параметров БИС К583ХЛ1А приведены ниже:
Время передачи данных между магист-
ралями tjo, нс..................<100
Время записи информации tWR, нс > 90 » предустановки, нс:
информации tDL.................>30
микрокоманд tMIL............. >60
Время удержания, нс: информации tj)H.....................>60
микрокоманд tMIH...............<60
4.7. Магистральный приемопередатчик К583ВА1
Микросхема предназначена для организации системного интерфейса адреса и данных с выходными каскадами с открытым эмиттером. Реализует функции электрического согласования, усиления, буферизации и паритетного контроля
166
передачи данных в системной магистрали.
Структура МПП приведена на рис. 4.6, а; в его состав входят: два 4-раз-рядных регистра данных (RG1, RG2); мультиплексор системной шины (MUX); схема паритетного контроля (§); дешифратор управляющих сигналов (DC).
_ 3 ___
А= ^03,® К, i = 0
где §, © — знак суммирования по модулю два; i — номер бита шины данных D3; К — сигнал на входе К.
При приеме данных в магистраль D3 схема паритетного контроля генерирует
Рис. 4.6
Таблица 4.17. Описание выводов МПП К583ВА1
Обозначение вывода Номер контакта Назначение вывода
£>7(3 — 0) £2(3-0) D3(3-0) К А С1 — С7 Ucc GND 20; 16; 10; ) 6 Г 21; 15; И; 5) 19; 17; 9; 7 14 13 3; 22; 24; 23; 2; 1; 4 8; 18 12 Двунаправленная четырехразрядная шина данных (OK, IOL < С 10 мА, UOl 0,4 В) Двунаправленная четырехразрядная системная шина данных (ОЗ, 1он < 53 мА, Uqh 2,8 В) Двунаправленная шина паритетного контроля (OK I0L 10 мА, ' U0L < 0,4 В) Двунаправленная системная шина паритетного контроля (03, 1он 53 мА, 2,8 В) Входы управления передачами в МПП Напряжение питания (4-5 В) » » (0 В)
Описание выводов БИС приведено в табл. 4.17. Микросхема имеет две вну-триблочные шины данных с открытым коллектором (D1 и D2) и одну системную шину с открытым эмиттером (D3). При передаче данных из D3 в DI, D2 или обратно осуществляется инверсия данных. Выходной каскад шины А выполнен аналогично D3, а шины К - аналогично DI, D2. При выдаче данных в магистраль D3 схема паритетного контроля генерирует сигнал, выдаваемый на выход А по правилу:
сигнал, выдаваемый на выход К по правилу:
з __ _
К= &D3i®A, i= 1
где А — сигнал на входе А.
Принятая организация схемы контроля предельно упрощает процедуру и сокращает объем дополнительного оборудования до двух резисторов, подключаемых к выводам А и К.
Управление работой МПП осуществляется по семи выводам (Cl — С7). Вну
167
тренние управляющие сигналы вырабатываются на основе внешних в DC по
правилу:
RD1 = Cl; RD2 = СЗ; RD3 =
= С7 л С6 л С5;
IN1 = C2; IN2 = C4; IN3 =
= С7 л С6 л С5;
WR1 = С1 лС7 v С5 л С7; WR2 =
= С4 л С7 у С6 л С7,
при этом сигналы RD1, RD2, RD3, IN1, IN2, IN3 вырабатываются высоким потенциалом, а сигналы WR1 и WR2 — положительным фронтом. МПП не содержит конвейерного регистра микрокоманд, поэтому при его использовании требуется реализация сложной внешней схемы управления и синхронизации, учитывающей тот факт, что различные внутренние сигналы, действующие как в виде потенциалов, так и фронтов, вырабатываются на основе одних и тех же внешних сигналов управления.
Временная диаграмма работы МПП приведена на рис. 4.6, б. Значения основных временных параметров БИС:
Время действия синхроимпульса нс > 40
» » входных данных tD, нс > 60
Задержка 1д выдачи сигнала А, нс <80
» tK » » К, нс < 60
Время дешифрования микрокоманды нс..................................<20
Время между фронтами нс . . . >40
Задержка выдачи данных нс > 20
» tjo данных в D3, нс . . . >80
» toi » » DI (D2), нс > 60
4.8. Шинный формирователь К583ВА2
Микросхема предназначена для согласования шин и передачи данных между двумя внутриблочными и одной системной шиной, реализованной на основе схем
с открытым эмиттером. Особенностью 5-разрядного ШФ является поразрядное стробирование выдачи данных в две магистрали.
Структура шинного формирователя приведена на рис. 4.7, а, описание выводов — в табл. 4.18. Выходные каскады шины DO (4 — 0) реализованы в виде схем
Таблица 4.18. Описание выводов ШФ К583ВА2
Обозначение вывода Номер контакта Назначение вывода
DI(4 — 0) 1; 24; 16; 12; 4 Входная шина данных
DO (4 — 0) 27; 22; 18; 10; 6 Выходная шина данных (ОК, 1О1 < 10 мА, UOL < 0,4 В)
DB(4 — 0) 26; 21; 19; 9; 7 Двунаправленная шина данных (ОЭ 1он < 53 мА, > 2,8 В)
RD (4-0) 28; 23; 17; П; 5 Входы поразрядных стробов чтения шины DO (4 — 0) (низкий потенциал)
RB(4 — 0) 2; 25; 15; 13; 3 Входы поразрядных стробов чтения шины DB(4 — 0) (низкий потенциал)
Ucc 20; 8 Напряжение питания (4-5 В)
GND 14 Напряжение питания (0 В)
с открытым коллектором (ОК), а шины DB(4 — 0) — в виде схем с открытым эмиттером.
На рис. 4.7,6 приведена временная диаграмма работы БИС, ниже приведены значения основных ее параметров:
Время чтения даных, нс:
в магистраль DB tRB . . . . <20
в магистраль DO tRD . . . . <25
Время пересылки данных, нс:
в магистраль DB из DI (t{B) < 20
в магистраль DO из DB (tB0) < 25
а) BU № т в.и ВОЗ W В 10 воо ш
Ш DB4 RB3 ВВЗ Ш ПВО
_U_cc
Ucc GND
Рис. 4.7
168
4.9. Универсальный контроллер синхронизации К583ВГ1
Микросхема предназначена для организации блоков синхронизации микроЭВМ, контроллеров УВВ либо самостоятельного применения в системах распределения тактовых сигналов. БИС имеет развитую логику пуска-останова и допускает каскадирование нескольких схем при необходимости создания сложных многофазных систем синхронизации.
Структура контроллера синхронизации приведена на рис. 4.8,а; в его состав входят: устройство управления запуском распределителя импульсов (СС/); устройство управления контролем правильности генерации сигналов синхронизации (CU2); 10-разрядный сдвигающий регистр (SHRG); ПЛМ сигналов синхронизации (PL/41); ПЛМ контроля правильности синхронизации (PLA2); генератор синхроимпульсов (CLG).
Описание выводов БИС приведено в табл. 4.19. Генератор синхроимпульсов полностью изолирован от остальной части БИС и имеет даже отдельные цепи питания. Электрическая принципиальная схема CLG приведена на рис. 4.8,6. Благо-
Таблица 4.19. Описание выводов
УКС К583ВГ1
Обозначение вывода Номер контакта Назначение вывода
S(9-0) CLKI CLKO XTL(lfi) F INT(\,ty CLR STR CNT MD 22; 6; 21; 7; 20; 8; 19; 9; 18; 10 11 27 4; 3 1 13; 12 17 15 16 24 Выходы сигналов синхронизации Вход тактовой частоты Выход тактовой частоты генератора Выводы для подключения кварцевого резонатора Вход подстройки частоты колебаний Входы останова (прерывания) генератора синхронизации на нечетной и четной синхросериях Вход начального сброса Вход разрешения работы синхронизатора Вход перезапуска синхронизатора Вход включения схемы контроля
169
Продолжение табл. 4.19
Обозначение вывода Номер контакта Назначение вывода
ОРТ(1,0) 26; 25 Входы задания числа контролируемых сигналов синхронизации
ER 23 Выход сигнала ошибки синхронизации (низкий потенциал)
Ucc 28 Напряжение питания ( + 5 В)
UCCG 2 Напряжение питания генератора (4- 5 В)
GND 14 Напряжение питания (0 В)
GNDD 5 Напряжение питания генератора (0 В)
даря тому, что номиналы резисторов RI — R10 при изготовлении БИС могут изменяться одновременно либо в сторону больших, либо меньших значений и хорошо симметрированы, схема вырабатывает на выходе CLKO последовательность импульсов со скважностью, равной двум. Для генерации синхроимпульсов необходимо ко входам XTL1, XTL2 подключить внешнюю емкость С либо кварцевый резонатор. При использовании конденсатора путем смешения напряжения на входе с помощью внешнего резистора (Квн) возможно плавное повышение до двукратной либо снижение до четырехкратной частоты собственных колебаний генератора за счет управления тока, протекающего в транзисторах V4, V3 через транзисторы VI и V2. Ниже приведены номиналы емкостей (С) и соответствующие им собственные частоты колебания CLG:
Частота генерации на выходе F, МГц ... 30 60 2,4 1 0,3 0,2
Номинал емкости на входах XTL1 и XTL2, нФ............ 0,027 0,09 0,36 1 3,3 5
При использовании кварцевого резонатора для запуска контура необходимо использовать конденсатор, рассчитанный
на десятикратную частоту колебания, включаемый параллельно кварцевому резонатору.
Контроллер синхронизации может работать как со схемой контроля (MD =0), так и без нее (MD =1). При отключении схемы контроля синхронизации число генерируемых БИС серий в пределах судного цикла (i) задается перезапуском схемы по входу CNT импульсом во время генерации (i— 1)-го синхроимпульса. Следовательно, для генерации десяти серий (SO — S9) ко входу CNT необходимо подключить выход S8, для генерации девяти (SO — S8) — S7 и т. д. Следует иметь в виду, что при генерации в цикле нескольких серий сдвигаемый в SHRG нуль будет продолжать свое движение, вследствие чего на всех выходах БИС (включая и стоящие после i-ro) будет наблюдаться генерация сигналов синхронизации. Временная диаграмма работы УКС при генерации десяти серий приведена на рис. 4.8, в. Используя выводы INTO, INTI, можно останавливать диаграмму на четном либо нечетном импульсе, благодаря чему возможно построение устройств тактирования синхронных процессоров, работающих с асинхронными интерфейсами.
При включении схемы контроля (MD = 0) число контролируемых БИС серии задается кодом на входах ОРТО, ОРТ1:
Код на входах ОРТО, ОРТ1 .................. 00 01 10 11
Число синхроимпульсов в цикле.................. 10 8 6 4
Вывод, подключаемый к
CNT..................S8 S6 S4 S2
При появлении сбоя на выходе ER индицируется признак ошибки, и микросхема автоматически перезапускается с начала цикла сбросом SHRG.
При использовании нескольких УКС возможно построение многофазных систем генерации произвольного числа синхроимпульсов. Пример системы, в которой один УКС генерирует десять, а второй — шесть синхросерий, приведен на рис. 4.8, г. В приведенной схеме используется только один CLG, что позволяет экономить дорогой кварцевый резонатор и сокращает энергопотребление
170
блока синхронизации. При использовании разных кварцевых резонаторов, подключаемых к обоим CLG, можно добиться также разной частоты генерации серий внутри одного цикла.
Временные параметры УКС таковы:
Время цикла синхронизации tc, нс > 50 Длительность импульса синхрониза-
ции tCL, tCH, нс...................>25
Время сброса Iclr, нс.............>35
» предустановки сигналов прерывания tixT, нс...................>75
Время импульса ts, нс.............>50
4.10. Коммутаторы магистралей K583BA3, К583ВА4
Микросхемы предназначены для организации пересылок с временным хранением и логической обработкой информации. Микросхемы выполняют функции поразрядного мажорирования данных по правилу «два из трех» и используют микро-
Таблица 4.20. Описание выводов БИС K583BA3
Обозначение вывода Номер контакта Назначение вывода
Dl(7 — 0) D2(7—0) D3(7 — 0) D4(7—0) STB(4 — 1) MT (8 — 0) Ucc GND 47; 40; 39; 32; 18; 11; 10; 3 46; 41; 38; 33; 17; 12; 9; 4 45; 42; 37; 34; 16; 13; 9; 5 44; 43; 36; 35; 15; 14; 7; 6 31; 30; 20; 18 29; 28; 27; 26; 25; 23; 22; 21; 2 48 24 Двунаправленная восьмиразрядная параллельная шина данных Входы стробов записи данных в регистры Входы микрокоманды Напряжение питания ( + 5 В) Напряжение питания (0 В)
Рис. 4.9
Структура коммутатора магистралей K583BA3 показана на рис. 4.9, а. В состав БИС входят: четыре 8-разрядных регистра для временного хранения информации (RG1 - RG4); четыре 8-разрядных устройства логической обработки информации (LUI — LU4).
Описание выводов КМЗ приведено в табл. 4.20. Микросхема имеет симметричную архитектуру. Операции в LUI — LU4 задаются 3-разрядными кодами с одним общим битом — MI0, согласно табл. 4.21. Занесение информации в RG1 — RG4 стробируется отрица-
171
Таблица 4.21. Система микрокоманд БИС K583BA3
Операция в LU4 с выдачей данных в D4 HZ (RG1) (RG2) (RG3) HZ (RG4) (RG1) л (RG2) (RG1) л (RG2) v v(RGl) л (RG3)v v(RG2) л (RG3) Примечания: 1. HZ — высокоимпедансное состояние выходов БИС. 2. В микросхеме принята инверсная кодировка информации, при которой сигнал логического нуля кодируется высоким, а логической единицы — низким потенциалом.
5 ц о 078 000 001 010 ОН 100 101 110 111
Операция в LU3 с выдачей данных в D3 HZ (RG1) (RG2) (RG4) HZ (RG3) (RG4) л (RG1) (RG1) л (RG2) у у (RG1) /\ (RG4) v у (RG2) л (RG4)
I Код MI I 9SO I 000 001 010 он 100 101 но 111
Операция в LU2 с выдачей данных в D2 HZ (RG1) (RG3) (RG4) HZ (RG2) (RG3) /\ (RG4) (RG1) л (RG3) v v(RGI) д (RG4)v v (RG3) л (RG4)
| Код MI | 034 I 001 001 010 ОН 100 101 но 111
Операция в LU1 с выдачей данных в D1 HZ (RG2) (RG3) (RG4) HZ (RG1) (RG2) л (RG3) (RG2) л (RG3) v v (RG2) л (RG4) v v (RG3) л (RG4)
Код MI | о 000 001 010 он 100 101 но 111
тельным фронтом сигналов
STB1 — STB4. Временная диаграмма работы КМЗ приведена на рис. 4.9,6; значения основных времен даны ниже (нс):
Время выдачи данных t^o . . . . <75
» пересылки данных Гщ . . . <100
» исполнения микрокоманды
1мо.............................100
При приеме данных в регистры (высокий уровень сигналов STBi) на магистрали Di устанавливается высокоимпедансное состояние входных буферов. При низком потенциале STBt в магистраль происходит выдача данных с выхода LUi(i= 1 4-4).
Структура коммутатора магистралей К583ВА4 показана на рис. 4.9, в. В состав БИС входят: четыре 8-разрядных регистра для временного хранения информации (RG1 — RG4); четыре 8-разрядных устройства логической обработки информации (LUI — LU4).
Описание выводов КМ4 приведено в табл. 4.22. Микросхема имеет симметричную архитектуру. Операции в LUI — LU4 задаются 4-разрядными кодами с одним общим разрядом М/(0) согласно табл. 4.23. Занесение информации
Таблица 4.22. Описание выводов БИС К583ВА4
Обозначение вывода Номер контакта Назначение вывода
Dl(7-0) D2(7 — 0) D3(7—0) D4(7—0) STB M 1(12 — 0) Gqc GND 47; 40; 39; 32; 18; 11; 10; 3 46; 41; 38; 33; 17; 12; 9; 4 45; 42; 37; 34; 16; 13; 8; 5 44; 43; 36; 35; 15; 14; 7; 6 1 31; 30; 29; 28; 27; 26; 25; 23; 22; 21; 20; 19; 2 48 24 Двунаправленная 8-раз-рядная параллельная шина данных Вход сигнала строба записи данных в регистры RG\ — RG4 Входы микрокоманды Напряжение питания ( + 5 В) Напряжение питания (0 В)
172
Таблица 4.23. Система микрокоманд БИС К583ВА4
Код MI Операция с выдачей данных в D1 Код MI Операция с выдачей данных в D2 Код MI Операция с выдачей данных в D3 Код MI Операция с выдачей данных в D4
1230 4560 7890 1011120
0000 0 0000 0 0000 0 0000 0
0001 0 0001 0 0001 0 0001 0
0010 0 0010 0 0010 0 0010 0
0100 0 0100 0 0100 0 0100 0
1000 0 1000 0 1000 0 1000 0
1001 (Z>2) 1001 (Z)l) 1001 (D1) 1001 (D1)
0101 (D3) 0101 (ПЗ) 0101 (D2) 0101 (D2)
ООП (Z>4) 0011 (Р4) ООП (D4) ООП (D3)
1100 (Р2) л (РЗ) 1100 (Dl) л (D3) 1100 (Dl) л (D2) 1100 (£>1) л (Р2)
1010 (Р2) л (Р4) 1010 (Dl) л (D4) 1010 (Dl) л (D4) . 1010 (Р1) л (РЗ)
оно (D3) л (D4) 0110 (D3) л (D4) оно (D2) л (D4) оно (Р2) л (РЗ)
1101 (D2) v (D3) 1101 (Dl) v (D3) 1101 (Dl) v (D2) 1101 (Pl) v (Р2)
юн (D2) v (P4) 1011 (Dl) v (D4) 1011 (Dl) v (D4) 1011 (Pl) v (РЗ)
1111 (P2) v (РЗ) v (P4) 1111 (Dl) v(D3) v(D4) 1111 (Dl) v (D2) v (D4) 1111 (Dl) v (D2) у (D3
0111 (P3) v (P4) 0111 (D3) v (D4) 0111 (D2) v (D4) 0111 (D2) v (РЗ)
1110 (D2) л (P3) v 1110 (Dl) л (D3) v 1110 (Dl) л (D2) v 1110 (Pl) л (Р2) v
(D2) л (D4) v (Dl) л (D4) v (Dl) л (D4) v (Р1) л (РЗ) v
(P3) a (D4) (D3) л (D4) (D2) л (D4) (Р2) л (РЗ)
Примечания- 1. В микросхеме используется инверсная кодировка информации, при которой сигнал логического нуля кодируется высоким, а логической единицы — низким потенциалом. 2. Микрокоманды выполняются при сигнале STB = 0.
в RG1 — RG4 стробируется отрицательным фронтом общего сигнала строба — STB. Временная диаграмма работы КМ4 приведена на рис. 4.9, г, ниже даны значения основных времен (нс):
Время пересылки данных tI0 . . . <45
» распространения данных
tRL..........................<45
Время предустановки информации
Irh..........................>15
Время исполнения микрокоманды > 75
Микросхема функционирует в двух режимах: без сохранения состояния регистров уровень сигнала STB); с сохранением состояния данных в регистрах RG1 — RG2 (уровень сигнала STB).
При работе с сохранением состояния данные в регистрах RG1 — RG4 не изменяются в ходе исполнения микрокоманды, на входах магистралей Dl — D4 индицируется старое состояние выходных регистров.
4.11. Секционный умножитель К583ВР1
Микросхема предназначена для построения блоков быстрого умножения двоичных чисел с фиксированной запя
той, разрядностью кратной 8 (но не более 64), с получением произведения двойной длины. БИС имеет секционную организацию, что обеспечивает линейный закон роста объема оборудования при увеличении разрядности операндов.
Структура секционного умножителя показана на рис. 4.10,я. В состав БИС входят: девять регистров (RG1 — RG9); три триггера (Т1 — ТЗ); мультиплексор-дешифратор (DCMUX); три мультиплексора (MUX); сумматор (SM); устройство управления (CU).
Описание выводов БИС приведено в табл. 4.24. В зависимости от кода на входах POSO, POS1 умножитель может функционировать в четырех режимах: POSO, POS1 = LL— младшая позиция; POSO, POS1 = LH — средняя позиция; POSO, POS1 = HL— одиночный модуль; POSO, POS1 = НН — старшая позиция. Схема соединения выводов умножителя при использовании его в качестве одиночного модуля (8 х 8 = 16) приведена на рис. 4.10,6. Система микрокоманд БИС приведена в табл. 4.25. За один такт частоты синхронизации (CLK) БИС выполняет умножение кодов на два разряда.
173
a) DB(1,0)
DB(7-0) EXI(f,O) EXO(1,O)
[ш~ 77 pflF|
1№- Д JZWX J_
RG2 T2
SMl(l,0) . L„.Л 77
СО
рб7
RG4
SM
S)
Переполнение
Входная шина (д бит)
CLK
RST
WRO
WR1
RG51 TJ |
♦ ♦ ♦ I
\ /rl H ^fr№
P G SMO(1,9)PDOVDO(7-0)
7l___[2
~SL
P0S1 POSO WRO WR1 RST CLK IN1 DON OUT* RDY
Ucc Ucc GND
GND
Управление загрузкой
Стробы чтения
8 V
DI WRo\ WRl\ DB(1,0)' smi(i,o}}
RDO '
RD1 ’
" P0S0 h*posF L*-----‘
n-1\ \n
JN2
JGN
G woftol ROY SM0(1,0) *RST
ООГ
CO ~~
CI__
"00^-0)
8
Гот од
7
Усс
Сброс
CLK Синхронизация
Выходная шина (8 бит)
^CL СИ
RDY
DI(7-0)
RDO
RD1
D0(7-0)
6mul
(HZ)
V "
Рис. 4.10
Таблица 4.24. Описание выводов секционного умножителя К583ВР1
Обозначение вывода Номер контакта Назначение вывода
DI(7—0) DO (7—0) POS(1,0) DB(l,0) EX I (1,0) EXO(1,0) P, G CI, CO V RDO, RD1 WRO, WR1 RST CLK 29; 28; 27; 26; 23; 22; 21; 20 42; 43; 44; 45; 46; 1; 2; 3 35; 7 31; 30 17; 16 36; 37 8; 32 34; 6 9 38; 39 12; 13 19 18 Восьмиразрядная параллельная входная шина данных для приема сомножителей X и Y Восьмиразрядная параллельная входная шина для выдачи младшей и старшей частей произведения (5); выход с тремя состояниями Входы задания позиций умножителя Двухразрядная входная шина сдвигаемых разрядов множителя Двухразрядная входная шина мультиплексоров расширителя сдвигателя Двухразрядная шина выходов расширителя мультиплексора сдвигателя Выходы распространения и подготовки переноса для подключения к БУП Последовательные вход и выход переноса сумматора Выход расширения — признака переполнения Входы управления чтением младшей и старшей частей произведения Входы стробов записи сомножителей в регистры умножителя Вход начального сброса регистров умножителя Вход синхронизации
174
Продолжение табл. 4.24
Обозначение вывода Номер контакта Назначение вывода
RDY IN2 IN\ OUT DGN SMO(lfi) SM 1(1.0) Ucc GND 10 33 15 14 11 40; 41 4; 5 25; 48 24; 47 Выход признака готовности результата (младший или одиночный модуль) Вход расширителя дешифратора-мультиплексора Вход расширителя Выход расширителя (открытый коллектор) Диагностический вход. При DGN = 1 по каждому CLK в RG5 записываются данные из SM, при DGN = 1 (RG5): = 0 Выходы шины расширения сумматора Входы шины расширения сумматора Напряжение питания ( + 5 В) » » (0 В)
Таблица 4.25. Система микрокоманд умножителя К583ВР1
Сигналы на управляющих входах Операция в БИС Тип командного цикла
WR RD RST
01 01
LL — — н Ожидание
HL н Прием множимого (X) Прием
LH — — н Прием множителя (У); запуск операции умножения операндов, запуск
НН — — н Прием X и Y; запуск операции умножения
— LL н Нет операции. Шина DO(7—0) в высокоимпедансном состоянии Чтение
— — HL н Чтение старших разрядов произведения (5) произведения
— — LH н Чтение младших разрядов произведения (5)
— - - L Сброс регистров умножителя в исходное состояние Сброс с потерей результата
Примечание. L — низкий, Н — высокий уровень сигнала; « — » —состояние входа не имеет значения.
Для записи операндов X и Y в регистры БИС необходимо 1 — 2 такта, чтение результата также требует 1 — 2 тактов. Время умножения на БИС (мкс) может быть рассчитано по формуле
Imul= (0,5m + к) tc,
где т — разрядность множителя; к — число тактов, необходимое для записи и чтения информации из БИС (2>&>4); tc ^90 нс — время цикла работы БИС.
Временная диаграмма работы БИС приведена на рис. 4.10, в. Время умножения 16-разрядных кодов с получением 32-разрядного произведения составляет 0,99 мкс при к = 3.
При объединении нескольких БИС для организации цепей переноса может использоваться ИС блока ускоренного переноса (К133ИП4, К155ИП4,
К1533ИП4 и т. д.). Схема объединения четырех умножителей для построения 32-разрядного модуля приведена на рис. 4.11. После выполнения операции умножения на выходе RD Y БИС устанавливает признак окончания операции, индицируя его высоким потенциалом. На выходе V в старшей позиции (или в автономном модуле) признак переполнения результата формируется при умножении минимальных отрицательных чисел [(—1)х х (— 1)] и сохраняется до появления вы-
175
8
fOSO, ^Pooln
OUT r CI
|<Г (7-0)
Осс
ВВ м.
WRO [zteT ^IXT
OUT CI
BN (ty WRO wrT ___________^ЁхГ SM0(1,0) ? вмГ гТ00^ ~kW" ~^7nT t во"
'IN1t BO
В 1(7-0) ~ IN 2
~*BCN
ROY CLK *EX0(1fl)
WRO l\WRf
SMI
Ucc* 1 В
‘TST?
| JSTL
RBY ~7lk ~7X0(1,0)
SM0(1t0) z w
POSO,, 2*RB0
lNI
BO
pVTc
' В 1(7-0)
У \~\IN2
BB
Входная магистраль (32 бита)
DI(7-0) ~}IN2 ,z ^&L,
BI(7-0)
"|W
Ж
^RST RBY
: ~7lk
: ^ехо(м) z
• SM0(1,0) 2 smT
; POSO 2^RbT
' ~3$ H
OUTH^ CI
RBY
J?LK *EXO(1O)' SMO(l,of POSO,
Выходная
Pj Oj Cj
Рис.
4.11
Pp G2 Op
БУР К1533И0Ч
сокого уровня потенциала на выходе RDY.
По всем электрическим параметрам БИС совместима со стандартными ТТЛ-схемами; ток потребления 1сс^260 мА. Диапазон рабочих температур от —60 до + 125 °C.
4.12. Основные электрические и эксплуатационные параметры БИС серии К583
Микросхемы серии К583 разработаны на основе ТТЛШ-, И2Л- и И3Л-технологии и предназначены для применения в составе систем средней производительности. Все БИС сопрягаются со стандартными ТТЛ-схемами. Значения основных элек-
Синхрони-"I заир я
Сброс
Тотов
^7x7
BO
OUT H сГ
в_ |УГ t р
магистраль (32бита^
Pl Of Ci
трических и эксплуатационных параметров БИС приведены в табл. 4.26. Механические и климатические воздействия для БИС серии К583 должны соответствовать ОСТ 11.348.909-81.
На рис. 4.12 приведены схемы входных и выходных каскадов, а в табл. 4.27 приведены значения основных их параметров для БИС серии К583.
Для инжекционных БИС серии К583 номинал резистора в цепи питания рассчитывается по формуле
= (^сс— Ugc)I Igc>
где Ucc— напряжения питания (от 3 до 5 В); UGC — напряжения инжектора
(1,2±0,2 В); IGC- ток питания.
%
О
Po Go Co -« <'
Таблица 4.26. Основные электрические параметры БИС серии К583
Параметры Условия измерения Значение
min type max
Напряжение питания, В:
ТТЛ-схем Ucc Татв = 1-60) -(+125) °C 4,5 5,0 5,5
И2Л-схем UGC Входное напряжение, В: 1,0 1,2 1,4
логического нуля UIL U сс= т^п 0 — 0,8
логической единицы UIH Выходное напряжение, В: U сс= тах 2,0 — U ССтлх
логического нуля U0L U сс= тах 0 — 0,4
логической единицы UOh Ucc — rnin 2,4 — Ucc max
Допустимое напряжение на входах С//, В UCc = т^п max -1,5 — 5,5
Диапазон рабочих температур, Татв, °C — -60 + 25 + 125
176
Рис. 4.12
Таблица 4.27. Входные и выходные каскады БИС серии К583
Обозначение Тип каскада hdhH, мА/мкА IolJUqL, mA/B Обозначение Тип каскада I id 11 h, мА/мкА tod Uou мА/B
ЦПЭ K583BC1
DB(7 — 0) II, O1 0/200 20/0,4 P, G, S, Z 01 — 20/0,4
DA (7 — 0) II, O1 0/200 20/0,4 CLK, WR II 0/200 —
MI (15-0) II 0/200 — CI, POS II 0/200 —
RD A, RD В II 0/200 — CO O1 — 20/0,4
SR, SL 11, 01 0/200 20/0,4
У MH K583BP1
DI(7—0) 12 -0,20/20 — EX I (1,0) 12 -0,20/20 —
DO(7—0) 04 — 4/0,4 EX О (1,0) 02 — 4/0,4
P 02 — 8/0,4 CI, RST 12 -0,20/20 —
G 02 — 16/0,4 CO, V 02 — 4/0,4
POS(1,0) 12 -0,20/20 — OUT 01 — 4/0,4
DB(1,O) 12 -0,20/20 — RD(l,0) 12 -0,20/20 —
CLK 12 -0,20/20 — WR(l,0) 12 -0,20/20 —
RDY 02 — 4/0,4 IN(l,0) 12 -0,20/20 —
DGN 12 -0,20/20 — S MO (1,0) 02 — 4/0,4
SMI(1,O) 12 -0,20/20
KM1 К583КП1
DO (7-0) II, O1 0/200 20/0,4 MI(7—0) 11 0/200 —
D\(7—0) II, O1 0/200 20/0,4 z 01 — 20/0,4
D2(7—0) II, O1 0/200 20/0,4 RD, WR, CLK II 0/200 —
D3(7—0) II, O1 0/200 20/0,4
КМ2 К583ХЛ1
DO(7—0) II, O1 0/200 20/0,4 D3(7—0) 11,01 0/200 20/0,4
D\(7—0) II, 01 0/200 20/0,4 MI (12-0) II 0/200 —
D2(7—0) II, O1 0/200 20/0,4 WR II 0/200 —
177
Продолжение табл. 4.27
Обозначение Тип каскада tiding мА/мкА lodUob мА/B Обозначение Тип каскада Iil/Iih^ мА/мкА loiJUob мА/B
DB(7—0) II, O1 0/200 Л МП К 20/0,4 583BM1 MI (8-0) II 0/200
Dl(7—0) II 0/200 — RD\, RD2, WR II 0/200 —
DO(7—0) O1 — 20/0,4 CLK, R II 0/200 —
DA(7—0) II, ОЛ 0/200 20/0,4 P, S, В 01 20/0,4
DA(\5 — 0) 01 ИМП I 20/0,4 :583ИК1 RD, WR II 0/200
DD(15 — 0) II, O1 0/200 20/0,4 FI, CLK II 0/200 —
MI(7—0) II 0/200 — INT II, 02 0/200 20/0,4
D 1(3-0) 13, O1 -0,25/50 МПП I 20/0,4 <583BAI D 3(3—0) 101 -0,20/50 -53/2,4
D2(3 — 0) 13, 01 -025/50 20/0,4 A 101 -0,20/50 -53/2,4
К 13, O1 -0,25/50 20/0,4 C1 — C7 13 -0,25/50 —
D 1(4 — 0) 13 -0,20/50 ШФ К. 583ВA 2 RD (4-0) 13 -0,20/50
DB(4—0) 101 -0,20/50 -53/2,4 RB(4 — 0) 13 -0,20/50 —
DO (4-0) Dl(7—0) O1 12, 04 -0,20/50 20/0,4 KM3 I 4^/0,5 I C583BA3 II D4(7—0) 12, 04 -0,20/50 4/0,5
D2(7—0) 12, 04 -0,20/50 4/0,5 MI (8-0) 14 -0,40/20 —
D3(7—0) 12, 04 — 0,20/50, 4/0,5 1 1 STB (4-1) 14 -0,40/20 —
Dl(7—0) 12, O1 -0,20/40 KM4 K583BA4 20/0,5 Z>4(7 —0) 12, O1 -0,20/40 20/0,5
D2(7—0) 12, 01 -0,20/40 20/0,5 MI(12 — 0) 14 -0,40/20 —
D3(7—0) 12, O1 -0,20/40 20/0,5 1 1 STB 14 -0,40/20 —
S(9 — 0) 02 У КС I 20/0,4 :583ВГ1 MD 14 -0,60/50
ER, CLK 02 — 20/0,4 OPT(\$) 14 -1,20/100 —
INT(O,1) 14 -0,60/50 — STR 14 -1,20/100 —
CNT, CLR 14 -0,60/50 — CLKI 14 -1,20/100 —
При наличии двух входов питания можно использовать один (RG) или два резистора (Я£) номиналом 2RG каждый.
Инжекционные БИС серии К583 являются приемниками тока, быстродействие внутренних элементов которых зависит от тока инжекции, поэтому с увеличением его происходит повышение быстродействия БИС, а со снижением — уменьшение. На рис. 4.13 приведены справочные зависимости быстродействия (а) и нагрузочной способности выходов (б) инжекционных БИС от тока их питания.
178
При использовании БИС серии К583 расчет номинала коллекторных резисторов следует вести по формуле
^сс-°Л Ucc-W
т\1оь 4- N//jL + NIjh
где т| — число подключенных к коллектору выходов; N — число подключенных к коллектору входов.
Номинал эмиттерных резисторов определяется по формуле
R, = (l/cc-2,0)//OL,
где I0L— ток нагрузки (до 53 мА).
4.13. Основные принципы применения БИС серии К583
Особенности применения БИС серии К583 рассмотрим на примере специализированного контроллера (рис. 4.14), включающего блок обработки данных на двух ЦПЭ (К583ВС1) и БУП (К155ИП4); регистр состояний (RS); мультиплексор ус
ловий (М UX); блок микропрограммного управления (К583ИК1); ПЗУ микрокоманд (ROM); устройство коммутации магистралей (две БИС К583КП1); блок синхронизации (К583ВГ1) и усилители системной шины (четыре БИС К583ВА1 и К583ВА2). Блок управления интерфейсом реализуется на схемах малой и средней степени интеграции, а система памяти — на БИС ОЗУ и ПЗУ (например, К541РУ1, К541РУ2, К541РТ1, К541РТ2, К541РЕ1). Контроллер адаптируется к алгоритмам обработки данных на микропрограммном уровне путем занесения в ПЗУ микрокоманд необходимых промывок. Ниже приведены значения основных параметров контроллера:
Длина слова л, бит................ 16
Объем адресуемой памяти V, слов 64К
Производительность W, тыс. оп./с 300
Потребляемая контроллером мощность без учета системы памяти Р, ВА.....................20 — 30
Мощность, рассеиваемая на внутренних шинах Р/, ВА .... 5
Мощность, рассеиваемая на системном интерфейсе, Р^, ВА 5
Условные габаритные размеры платы контроллера S, см . . . 20 х 25
Число плат в контроллере N, шт 2
Объем адресуемого ПЗУ микрокоманд Vrom, слов............. 64К
Разрядность слов ПЗУ nR0M> бит 64
Интерфейс УВВ
Рис. 4.14
179
Список литературы к гл. 4
1. Быстродействующие универсальные коммутаторы серии К583/А. И. Белоус, В. В. Горовой, Ю. П. П о п о в и др. // Электрон, пром-сть. 1984. Вып. 6. С. 11-13.
2. Магистральный приемопередатчик
К583КПЗ/ А. Д. Воронин, И. И. Петровский, А. В. П р и б ы л ь с к и й, Ю. И. С а в о -т и н // Электрон, пром-сть. 1982. ВЫП. 2. С. 46 — 48.
3. Микропроцессорные комплекты БИС на основе интегральной инжекционной логики / В. С Борисов, Ф. С. Власов, Э. П. К а л о ш к и н и др.; Под ред. Э. П. Калошкина. М.: Радио и связь, 1984. 284 с.
5
Микропроцессорный комплект К584
Микросхемы серии К584 выполнены по И2Л и ТТЛШ-технологии и разработаны как унифицированный комплект для построения универсальных и специализированных микроЭВМ и систем дискретной автоматики. Комплект позволяет реализовать произвольную систему команд или структуру ЭВМ и соответствует магистрально-модульной их организации. На комплекте реализована микроЭВМ с системой команд машины «Электрони-ка-бОМ» и унифицированным интерфейсом по ОСТ 11.305.903-80 [1-6].
Система синхронизации всех БИС организована по единому принципу и обеспечивает полную логическую и временную совместимость как внутри серии, так и с БИС комплекта К583. По всем электрическим параметрам БИС комплекта К584 полностью совместимы со стандартными ТТЛ-схемами.
5.1. Состав комплекта
В состав комплекта К584 входят БИС: центрального процессорного элемента (ЦПЭ); блока микропрограммного управления (БМУ); контроллера состояний (КС); магистрального приемопередатчика (МПП).
В табл. 5.1 приведен перечень микросхем комплекта, их обозначения, назначение и значения основных параметров. При использовании комплект дополняется рядом микросхем других серий, допускающих совместное использование с элементами серии К584, основными
из которых являются: блок ускоренного переноса (БУП) К133ИП4, К155ИП4, К134ИП4; оперативные запоминающие устройства статического типа (ОЗУ) К541РУ1, К541РУ2, К541РУЗ; прожигаемое (программируемое пользователем) ПЗУ (ППЗУ) К541РТ1, К541РТ2; универсальный контроллер синхронизации (УКС) К583ВГ1.
Микропрограммы, эмулирующие обработку команд ЭВМ «Электрони-ка-бОМ» в микроЭВМ на основе БИС комплекта К584, занесены в ПЗУ серии К541РЕ1 (2048 х 8) с номерами от 001 до 006.
5.2. Архитектура центрального процессорного элемента К584ВМ1
БИС центрального процессорного элемента предназначена для арифметико-логической обработки и временного хранения информации, представленной в двоичном дополнительном коде.
Структура БИС. Блок-схема ЦПЭ К84ВМ1 приведена на рис. 5.1. БИС содержит 4-разрядное сечение, процессора, включающее: арифметико-логическое
устройство (ALU); блок регистров общего назначения (R7 — R0); рабочий регистр и его расширитель (WR и QR); АЛУ и блок инкремента содержимого R7 (INC); блок позиции (PU) и схему селекции (SU); сдвигатель ALU и QR (SHA, SHQ); восемь мультиплексоров (MUX); регистр микрокоманд (MIR) и программируемую логическую матрицу (PLA).
181
35 Таблица 5.1. Основные параметры БИС комплекта К584
Обозначение БИС Технология Разрядность, бит Наращиваемость Основное функциональное назначение Время цикла, нс Разрядность микрокоманды, бит Рассе ивае-!иая мощность, ВА Тип корпуса Напряжение питания, В
ЦПЭ: К584ВМ1А КР584ВМ1 К584ВМ1 "И2 Л 4 + Обработка данных и адресов 400 1000 1000 9-13 0,22 244.48-8 2.123.40-5 244.48-8 1,2 ±0,2
БМУ: К584ВУ1А КР584ВУ1 К584ВУ1 И2Л 16 — для данных; 10 — для адреса - Генерация адресов микрокоманд 300 500 500 8-14 0,18 244.48-8 2205.48-1 244.48-8 + 1,2 ±0,2
КС: К584ВГ1А КР584ВГ1 К584ВГ1 И2Л 16 + Обработка признаков; переход; подсчет циклов 300 500 500 10 0,18 244.48-8 2205.48-1 244.48-8 + 1,2 ±0,2
МПП: К584ВВ1 КР584ВВ1 ттлш 8 + Организация магиста-лей; усиление сигналов; буфферизация; контроль четности 70 2-8 1,00 0,75* 244.48-8; 2205.48-1 244.48-8 + 5 ±0,5
* В режиме пониженной нагрузочной способности магистрали М3 (IqL < 16 мА при Uql 0,4 В).
В табл. 5.2 дано описание выводов.
С функциональной точки зрения ЦПЭ имеет трехшинную организацию. Наличие ^мультиплексированных шин входа, выхода данных и шины адреса позволяет в максимальной степени использовать
быстродействие АЛУ. Отличительными особенностями ЦПЭ являются:
наличие большого числа сигнальных выводов, индицирующих состояние различных точек БИС (CM, INC, СР, PC, SL1, SL2 SR2);
Таблица 5.2. Описание выводов БИС К584ВМ1
Обозначение вывода Номер контакта Назначение вывода
D 1(3 — 0) DO (3-0) DA (3-0) MI (8-0) P(W) CI СО PC СР INC PR SLJ, SRI SL2, SR2 P, G CLK Ugc GND 20; 21; 28; 29 17; 16; 15; 14 33; 34; 36; 37 44; 45; 46; 47; 1; 2; 3; 4; 5 26; 25 13 41 22 23 27 35 12; 11 6; 9 39; 40 30 31; 48 24 Входная 4-разрядная шина данных (3 — старший разряд) Выходная 4-разрядная шина данных (3 — старший) Выходная 4-разрядная шина адреса (3 — старший) Входная 9-разрядная шина микрокоманд Входная 2-разрядная шина, задающая позицию БИС ЦПЭ внутри процессора Вход переноса АЛУ Выход » » Вход переноса программного счетчика (R7) Выход переноса программного счетчика (R 7) в старшей позиции, выход старшего бита шины А Двунаправленная шина; в младшей БИС задает коэффициент пересчета в R 7, в старшей — выход старшего бита шины В Вход управления индикацией R7 на шине А Двунаправленные шины для распространения сдвигов в WR и QR Выходная шина младшего бита QR в младшей и старшего бита QR в старшей БИС ЦПЭ внутри процессора Выходы для подключения блока ускоренного переноса Вход синхронизации Напряжение питания (+1,2 В) » » (0 В)
183
мощность системы микрокоманд, ориентированных на эффективную обработку алгоритмов сложных арифметических и логических операций;
возможность одновременной обработки данных в ALU, управляемого счета адресов в R7 и индикации его содержимого на шине адреса.
Система микрокоманд. Управление БИС ЦПЭ осуществляется 9-разрядными кодами микрокоманд, содержащими три поля: 4-разрядное поле Ф, задающее арифметические или логические функции АЛУ, определенные согласно табл. 5.3;
Таблица 5.3. Кодировка поля управления ALU БИС К584ВМ1
Код микрокоманды Арифметические операции ФЗ = 0 Логические ФЗ = 1
Ф2 Ф1 ФО С1 = 1 (есть перенос) С/=0 (нет переноса) С1=Х (поразрядные)
0 0 0 0000 1111 А л В
0 0 1 В- А В-А - 1 А® В
0 1 0 А - В А - В- 1 А~©В
0 1 1 А + В + 1 А + В А л В
1 0 0 В+ 1 В А лВ
1 0 1 В+ 1 В А у В
1 1 0 А + 1 А А у В
1 1 1 А + 1 А А у В
ние Примечание (0 v 1). X — произвольное значе-
2-разрядное поле D, служащее для расширения числа возможных микрокоманд; 3-разрядное поле R, определяющее в основном номер используемого РОНа согласно табл. 5.4.
Таблица 5.4. Выбор регистров общего назначения в БИС К584ВМ1
Кодировка Я-поля Используемый RX
2 1 0
0 0 0 R0
0 0 1 R1
0 1 0 R2
0 1 1 R3
1 0 0 R4
1 0 1 R5
1 1 0 R6
1 1 1 R7
Все микрокоманды БИС делятся на шесть операционных форм, определенных табл. 5.5.
Управление позицией ЦПЭ. Задается кодом на входах РО и Р1. При этом возможно задание четырех различных алгоритмов работы блока позиционного управления, определенных в табл. 5.6.
Таблица 5.6. Определение позиции ЦПЭ К584ВМ1
Код на входах Позиция БИС в процессоре
Р1 Р0
0 0 1 1 0 1 0 1 Средняя Младшая Старшая; сдвиг двухсимвольных слов (знаки в WR и QR) Старшая; сдвиг односимвольных слов (знак в WR)
В зависимости от потенциала на входе РО старшей БИС ЦПЭ осуществляются два типа арифметических сдвигов (SAR, SAL) с одним или двумя знаками. На рис. 5.2 показаны все типы сдвигов (арифметических, логических и циклических), определяемых кодом микрокоманды согласно табл. 5.5 и потенциалом на входе позиции РО старшей БИС.
При использовании арифметического правого сдвига SAR следует помнить, что в старшем разряде рабочего регистра размножается не знак результата операции ALU, а старый знак WR.
Управление инкрементом в R7. Управление инкрементом R7 осуществляется по входам INC и PC, не входящим в шину микрокоманд БИС ЦПЭ, что открывает возможность совмещения во времени процессов обработки данных в ALU и счета в этом регистре. Вход PC управляет разрешением счета, a INC задает коэффициент пересчета в R7 согласно табл. 5.7. При организации на R7 счетчи-Таблица 5.7. Управление инкремензов R7 в БИС К584ВМ1
Код на входах Действия в R7
PC INC
0 0 (R7) . = (R7) + \
0 1 (R7): = (Я7) + 2
1 0 (Я 7): = (R7)) отсутствие
1 1 (R7): = (R7) ] счета в R7
184
Таблица 5.5. Система микрокоманд БИС К584М1
Код микрокоманды Код микрокоманды
Операция в БИС К584М1 Ф D R Операция в БИС К584М1 Ф D R
3 2 10 1 0 2 1 0 3 2 10 1 0 2 1 0
(RX): = (RX) ALU (WR) АААА 0 0 R R R (WR, QR): = SCL(WR — DI + CI, QR) 10 0 0 1 1 0 1 0
(WR): = (RX) ALU (WR) АААА 0 1 R R R (WR, QR): = SCL(WR + DI + CI, QR) 10 0 1 1 1 0 1 0
— (DO): = (DI) ALU (WR)* АААА 1 1 0 0 0 (WR, QR): = SCL(WR - RX-X+CI, QR) 10 0 0 1 0 RRR
н (WR): = (DI) ALU (WR)* АААА 1 1 0 0 1 (WR, QR): = SCL(WR + RX + CI, QR) 10 0 1 1 0 RRR
S (WR): = (DI) ALU (QR) АААА 1 1 0 1 1 § (WR. QR): = SAR(WR + CI, QR) 10 10 1 0 XXX
о е (QR): = (DI) ALU (WR) АААА 1 1 1 0 0 Л о (WR, QR): = SAR(WR + CI, QR) 10 10 1 1 0 1 0
(QR): = (DI) ALU (QR) АААА 1 1 1 1 0 е (WR, QR): = SAR(WR - DI — \ + CI, QR) 0 0 10 1 1 0 1 0
(DO) : = (DI) ALU (QR) АААА 1 1 1 1 1 (WR, QR): = SAR(WR + DI + CI, QR) 10 11 1 0 I 0
* при PR = 0 (DA) = (QR) (WR, QR): = SAR(WR - RX — 1 + Cl, QR) 0 0 10 1 1 RRR
(WR, QR): = SAR(WR + ЯХ + CI, QR) 10 11 1 1 RRR
• — (PV\ । (WR} 1 CT Л Л 1 1 1 л р р р
и U 1 1 1 и 1\ D. К
(WR): = (RX) + (DI) + CI 0 10 0 1 0 R R R (WR): = SAR(WR + CI) 0 0 0 0 1 1 1 0 1
(QR): = (RX) + (DI) + CI 0 10 1 1 0 R R R <г> (WR): = SAL(WR + CI) 0 0 10 1 1 1 0 1
(RX): = (RX) + (DI) + CI 0 111 1 0 R R R (WR): = SCR(WR + CI) 0 0 0 1 1 1 1 0 1
ГЧ (WR): - (RX) + (QR) + CI 110 0 1 0 R R R а, о (WR): = SCL(WR + CI) 0 0 11 1 1 1 0 1
S (QR): = (RX) + (QR) + CI 110 1 1 0 R R R е (WR): = SLR(WR + CI) 10 0 0 1 1 1 0 1
о (RX): = (QR) + CI 1110 1 0 R R R (WR): = SLL(WR + CI) 10 10 1 1 1 0 1
в (QR): = (WR) + (DI) + CI 0 0 11 1 1 0 1 0
(DO): = (WR) + (DI) + CI 0 111 1 1 0 1 0 (WR, QR): = SAR(WR + CI, QR) 0 10 0 1 1 1 0 1
(WR): = (QR) + (DI) + CI 110 0 1 1 0 1 0 (WR, QR): = SAL(WR + CI, QR) 0 110 1 1 1 0 1
(QR): = (QR) + (DD + CI 110 1 1. 1 0 1 0 (WR, QR): = (WR + CI, QR) 0 111 1 1 1 '0 1
(DO): = (QR) + CI 1110 1 1 0 1 0 (WR, QR): = SCR(WR + CI, QR) 1111 1 1 1 0 1
— чо (WR, QR): = SCL(WR + CI, QR) 0 10 1 1 1 0 1
(RX): = (DI) 1111 1 0 Л Л R н (WR, QR): = SCL(WR + CI, QR) 110 1 1 1 1 0 1
(DO): = (RX) 0 0 0 0 1 0 R R R а Q (WR, QR): = SLR(WR + CI, QR) 110 0 1 1 1 0 1
(QR): = (RX) 0 0 0 1 1 0 R R R е (WR, QR): = SLL(WR + CI, QR) 1110 1 1 1 0 1
S (WR): = (DI) 0 110 1 0" XXX
о (WR): = (DI) 0 110 1 1 0 1 0
е (QR): = (DI) 0 0 0 1 1 1 0 1 0
(DO): = (DI) 1111 1 1 0 1 0
(DO): = (DI) 0 0 0 0 1 1 0 1 0
Примечания: 1. АААА — функция ALU согласно табл. 5.3. 2. RRR — номер регистра RX(R7 — R0). 3. X — произвольное значение бита (Хе[0,1]). 4. Во всех операциях, кроме помеченных*, на шине DA при PR = 0 индицируется WR; во всех операцих при PR = 1 ца шине DA индицируется R7.
ка команд или микрокоманд возможна конвейерная обработка информации в ЦПЭ; управление индикацией R7 на шине адреса (DA) осуществляется с помощью входа «Приоритет» (РЯ), также не зависящего от шины микрокоманд.
Во всех микрокомандах (табл. 5.5), кроме помеченных «*» в операционной форме 1, при PR = 0 на шине DA индицируется содержимое WR, при PR = = 1 — R7. В двух отмеченных микроко
мандах при PR — 0 индицируется QR, а при PR = 1 индицируется R7.
Система синхронизации ЦПЭ. Система синхронизации БИС К584ВМ1 поясняется приведенной на рис. 5.3 временной диаграммой работы. По положительному фронту синхроимпульса CLK происходит запись микрокоманды во внутренний регистр микрокоманд ЦПЭ (MIR), поэтому информация на шине MI должна присутствовать в течение времени tMiL до поло-
186
Рис. 5.3
жительного фронта, превосходящего время ее дешифрации в ПЛМ, и во избежание гонок сниматься через время twin после него. Через время максимальной задержки информации в АЛУ tc°K данные
устанавливаются на шине выхода (DO), после чего может следовать отрицательный перепад CLK. Все регистры БИС К584ВМ1 построены в виде двухтактных схем. Запись в первую ступень осущест
187
вляется по отрицательному потенциалу CLK, во вторую — по положительному. Считывание информации на шину адреса (DA) и выход СМ всегда ведется из второй ступени регистров. Индикация информации на шине выхода (DO), выходе переноса ALU (СР), выходах Р, G и входах/выходах сдвигов (SL1, SL2, SRI, SR2) ведется непосредственно с выхода ALU, поэтому при выполнении микропрограмм можно наблюдать «отставание» информации на DA и СМ от остальных выводов на один такт.
Ниже приведены максимальные значения временных параметров (нс) ЦПЭ К584ВМ1А при Igc— 180 + 30 мА и окружающей температуре от —60 до +125°C; в скобках — для БИС К584ВМ1 : Время задержки данных в DO:
от шины входа (DI) t%? . . . 300(600) » входа переноса (CI) t?? • • • 250 (500) » » синхронизации (CLK) t??K 250(500) Время задержки выходного пе-
реноса:
от шины входа (DI) t£? . . . 150(300) » входа переноса (CI) tc? • . . 200 (400) » входа синхронизации (CLK)
tcLK .......... 150(300) Время задержки Р, G:
от шины входа (DI) t^f . . . 200(400) » входа синхронизации (CLK) 150(300) tcLK.................. 150(300)
Время дешифрования микрокоман-
ды tMiL.................100(200)
Время удержания информации на 1м1Н> tDIH входах MI, DI, СР, INC, PC tINCH............. 50(100)
Время установки INC, PC tINCL • • 100(200) Задержка адреса от CI, PR t?R, tcLK,t^c.......... 100(200)
Задержка переноса R7 t^LK • • • 100(200) » сдвигов (SL1, SL2, SRI,
SR2) от DI, PC, CLK, tsD^R, 100(200) Задержка CM от входов PO, Pl,
CLK tcP%PI, ...... 100(200)
Время действия синхроимпульса:
низкого потенциала tCLKL • • 100(300) высокого потенциала Iclkh • • 30 (700)
Время цикла tc.......... 400(1000)
Примечание. Некоторые задержки на рисунке не обозначены.
Время цикла работы ЦПЭ определяется исходя из длительности переходных процессов и может быть равно не менее 0,5 мкс при IGc = 150 мА, Uol <0,4 В и IOL = 20 мА для выходов DA, СР, Р, G; Iol= Ю мА для выходов DO, СМ; Iol — 5 мА для выходов SLI, SRI, SL2, SR2, СР, INC.
5.3. Архитектура блока микропрограммного управления К584ВУ1
БИС БМУ предназначена для формирования последовательности адресов ПЗУ микрокоманд (ПЗУМК) как функции от кодов команд, поступающих из ПЗУМК инструкций, и значения признаков модификации, поступающих в БМУ из внешних схем. БИС БМУ также формирует константы, выдаваемые из регистра команд, и осуществляет контроль питания микроЭВМ.
Структура БМУ. Блок-схема БИС БМУ приведена на рис. 5.4. БИС содержит: два 8-разрядных регистра (RIR
и RIL), играющих роль регистра команд (RI); схему образования адреса микрокоманд (PLA); блок модификации адреса (SM); 10-разрядный двухуровневый стек (STACK) регистра адреса микрокоманд (RMA); схему контроля питания (SCU); регистр микрокоманд (MIR).
БИС БМУ имеет 48 выводов, описание которых дано в табл. 5.8.
188
Таблица 5.8. Описание выводов БМУ К584ВУ1
Обозначение вывода Номер вывода Назначение вывода
D(15 - 0) М1(13 - 0) М1А(9 - 0) Ml, МО INT CLK(2, 1) Тс,с GND 15; 16; 17; 18; 10; 9; 8; 7; 11; 12; 13; 14; 6; 5; 4; 3 20; 21; 2; 1; 22; 23; 26; 27; 28; 29; 30; 31; 32; 33 46; 45; 44; 43; 42; 41; 40; 39; 38; 37 38; 37 36 47; 19 48; 25 24 Двунаправленная 16-разрядная шина данных (15-й разряд старший), выходы с ОК (IOL < 8 мА при UOL < 0,4 В) Входная шина микрокоманд Выходная 10-разрядная шина адреса микрокоманд; выходы с OK (IOL < при UOL < 0,4 В) Входы признаков модификации адресов микрокоманд Вход запроса прерывания (активен отрицательный фронт) Входы синхронизации БМУ Напряжение питания (Н-1,2 В) » » (0 В)
Особенностями БИС БМУ с функциональной точки зрения являются:
возможность выдачи в двунаправленную шину данных (D) констант, образованных на основе содержимого RI;
возможность выдачи независимой от кода микрокоманд модификации образуемого адреса микрокоманды в зависимости от кода на выводах Ml и МО и ветвлений в каждом микротакте в четыре точки: (RMX), (RM4-1), (RMA + 1) и (RMA + 2);
наличие трех уровней прерываний микропрограмм: по внешнему запросу, по включению и по кратковременному исчезновению (сбою) питания.
При подаче на вход схемы сигнала прерывания БИС БМУ генерирует на шине адреса микрокоманд код 1111111111. При включении (SET) или сбоях питания (RESET) генерируются коды 0000000000 и 1110000000. Таким образом, БМУ допускает организацию до 64 векторных прерываний на микропрограммном уровне (адреса 1110000000-1111111111), а также двух прерываний по питанию, сигнал перехода к которым генерируется внутри БИС. Схема управления стека БМУ организована таким образом, что соблюдается иерархия прерываний на микропрограммном уровне и старший приоритет имеет прерывание по включению (адрес 0000000000), затем следует прерывание по сбою питания (адрес 1110000000); низший приоритет имеет прерывание от внешних источников. Потребитель подбором номинала внешней емкости, подключаемой
ко входам питания БИС, может программировать максимальное время отсутствия питания, которое БИС воспринимает как сбой. Использование в БМУ двухуровневого стека RMA позволяет организовать прерывания и подпрограммы на микропрограммном уровне единичной кратности вложения.
Система микрокоманд. Длина микрокоманды БИС БМУ зависит от объема адресуемой ей памяти (256—1024 слова) и лежит в пределах 12—14 разрядов. Микрокоманда содержит три поля: Ф — двухразрядное поле, определяющее один из четырех режимов работы БИС БМУ согласно табл. 5.9; А — поле (от 8 до 10 разрядов), определяющее алгоритм образования адреса в PLA согласно табл. 5.10'; Р — 2-разрядное поле, определяющее прием / выдачу информации в регистре команд БИС согласно табл. 5.11.
Действия, определяемые полями Ф, А и Р, а также модификация адреса в SM в принципе независимы и могут производиться параллельно, что обеспечивает высокую эффективность микропрограмм. Исполнение микрокоманд ВХ и ВЫХ переключает БИС БМУ на использование другого RMA, поэтому они позволяют организовать вход и выход в микроподпрограммы. Микрокоманда ВХ позволяет из любой ячейки ПЗУМК перейти в одну из 32 точек входа подпрограммы. С помощью микрокоманды ВЫХ для каждой из 32 подпрограмм возможен выход в восемь точек относительно адреса микрокоманды ВХ.
189
Таблица 5.9. Режимы работы блока микропрограммного управления
Сигнал на входах Действия в БИС Режим работы
Ф1 ФО Ml МО
1 0 X X 0 1 (RMA): = (RMA): = (RMA) + 1 (RMA) - 1 Счет (Сч)
0 0 0 1 0 1 0 0 1 1 II II II II (О + 1 Л (С)+ 2 1 (0-1 ( (С) ) (С) определяется по табл. 5.10 с анализом RIS Адресация по RIS (О
0 1 0 1 0 1 0 0 1 1 >3 >3 >3 >3 II II II II (Л) + 1 Л (Л) + 2 1 (А) — \ ( (Л) J (А) — содержимое Л-поля команды Режим принудительной адресации (ПА)
1 1 0 1 0 1 0 0 1 1 II II II II Т-’Т'Г S (С) + 1 л (С)+ 2 1 (C)-l f (С) J (С) определяется по табл. 5.10 с анализом RIL Адресация по RIL (М)
Примечание. RMA — регистр текущего адреса микрокоманды в стеке
Таблица 5.10. Система микрокоманд БМУ К584ВМ1
Мне-МОНИ-ка Содержимое Л-поля Генерируемый СОА адрес Содержимое RIS или RIL
Я9 Л8 Л7 А6 А5 А4 Ат, А2 А[ Aq С9 С8 С7 С6 с5 с4 Сз с2 С1 с0 Bl Bq ^5 В4 Вт, В2 В [Bq
АДМ АДС АТР ATM АТС ВЫХ* ПТР АБ X X 0 0 X X X X X X X X 0 1 X X X X X X XX 1 0 оххххх XXI 0 1 охххх XXI 0 1 1 X X X X XXI 101 1 X X X XXI 1 1 0 0 X X X X X 1 1 1 0 1 X X X Ад Ag А$ Л4 yf-g Л2 А] Ад Bi Вд Ад Л8 А5 А4 Л, Ад ВтВ1 Ад Л8 В2 Bi в0 л4 Л3 Л2 Л Ио Ад Ag В} В2 в, в0 А} Л2 Л Ио Ад Л8 В7 Вд в5 В4 А3 А2 Л Ио Pg Pg Р7 Рд р5 р4 р3 р2 р,р0 + 0 0 0 0 0 0 0 Л, Al Ад Ад Ае Л2 Л, л0 р4 р, р2 plP(, Ад Л8 В7 Вд В5 В4 By В2 BtBg X X X X X X XX X X X X X X XX X X X X X X XX X X X X X X XX X X X X X X XX хххххххх хххххххх хххххххх
вмп XXI 1 1 1 0 X X X XXI 1 1 1 0 X X X X X 1 1 1 1 0 X X X X X 1 1 1 1 0 X X X XXI 1 1 1 0 X X X XXI 1 1 1 0 X X X XXI 1 1 1 0 X X X X X 1 1 1 1 0 X X X Ад Ag 0 1 | 1 IB, BtB0 Ад Ag 0 1 i i о В2 BiBg Ад Ag 0 1 i i о В2 В^д Ад Ag 0 1 1.10 В, BtB0 Ад Ag 0 1 i ] о В2 В^д Ад Ag 1 1 о 0 0 В2 BiBg Ад Ag 1 1 о 0 1 В2 BtBg Ад Ag 1 0 в5 В4 В2 В2 В^д оххххххх 1 1 0 1 X X X X 1 1 0 1 X X X X 1 1 1 0 X X X X 1 1 1 1 X X X X 1 1 0 0 0 X X X 1 1 0 0 1 X X X 1 0 X X X X X X
ВХ* X X 1 1 1 1 1 X X X Ад Ag 0 1 о о 0 Л2 Л|Л0 хххххххх
Примечание. Сд — Сд — код на выходе PLA, впоследствии может модифицироваться в SM; Pg — Pq — содержимое рабочего RMA\ Ад — Aq — содержимое MIR(J1 — 2); В2 — Bq — содержимое RIS или RIL согласно табл. 5.9; X — произвольное значение бита (X < [0,1]).
* Происходит переключение стека.
Система синхронизации БИС БМУ. Система синхронизации БИС БМУ несет функциональную нагрузку. Работа БМУ
синхронизируется двумя синхросериями CLK1 и CLK2. По положительному фронту CLK1 производится прием кодов
190
Таблица 5.11. Управление работой регистра команд БМУ
Содержимое Р-поля Функция Информация на шине D
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Р1 РО
0 0 1 1 0 1 0 1 Отсутствие действий (NOP) Запись данных в RIS и RTL из D (Зп) Считывание RIL в младшие разряды Р(СчМ) Считывание RIL в старшие разряды £>(СчС) 1111111111111111 1111111111111111 00000000 B~j Bq Bj ВА В% В2 В\ Bq Bj В6 В5 ВА By В2 В\ Во 0 0 0 0 0 0 0 0
Рис. 5.5
микрокоманд в MIR. По отрицательному фронту CLK2 происходит прием данных с D в RIS и RIL По положительному фронту CLK2 фиксируется содержимое RMA.
На рис. 5.5 приведена временная диаграмма работы БМУ. Синхроимпульс CLK1 положительным фронтом стробирует запись микрокоманд в MIR. Микрокоманда на входах MI должна быть установлена за время tMiL до синхроимпульса и tMiH после него во избежание гонок. При считывании содержимого RI в шину данных (D) информация выдается с задержкой tcLKi, связанной с необходимостью дешифрирования микрокоманды и переключения выходных каскадов шины D. Отрицательный фронт CLK2 стробирует прием данных в RI, поэтому информация на шине данных должна
быть установлена за время tDL до CLK2 и tDH после него. Подача самого фронта не может быть осуществлена ранее чем через время дешифрирования микрокоманды (tczx/) после положительного фронта CLK1.
В период между отрицательным и положительным фронтами CLK2 происходит генерация адреса микрокоманды и его модификация в блоке модификации адреса. Положительный фронт CLK2 стробирует фиксацию образованного адреса в RMA, поэтому время действия отрицательного потенциала CLK2 (tcu) должно превосходить время образования адреса, а информация на шине модификации (М) должна присутствовать за 1ml до CLK2 и за tMH после положительного фронта CLK2. Установка нового адреса на шине микрокоманд происходит через
191
время tCLK после его фиксации в RMA.
При подаче на вход прерывания (INT) БИС БМУ отрицательного фронта осуществляется переключение RMA по отрицательному фронту CLK2 и установка по положительному фронту CLK2 в нем кода 1111111111. Минимальная длительность сигнала прерывания равна tINT. Значения основных временных параметров (нс) БИС К584ВУ1 (К584ВУ1А) при IGC = = (150 + 25) мА и ТАТВ, равном от —60 до 125°C, приведены ниже:
Страховое время удержания ин-
формации на входах:
микрокоманды (MI) tMiN 100(50)
данных (D) tDH............ 100(50)
модификации (М) tMH . . . 100(50) Время установки информации на
входах:
микрокоманды (MI) tMJL... 40 (40)
данных (D) tDL............. 40(40)
модификации (М) tML . . . 200(100) Время задержки информации на
выходах:
данных (D) tcLK]......... 400(200)
адреса микрокоманды (MIA)
Iclk..................... 350(200)
Время действия синхроимпульсов:
отрицательного CLK1 tCLi 100(50) положительного CLK1 tCH] 400(250) отрицательного CLK2 tCL2 310(200) Время дешифрирования микро-
команды ..................... 90(50)
Время действия сигнала прерыва-
ния tINT................... 100(100)
Время цикла tc................. 500(300)
Схема контроля питания. Встроенная внутрь БИС БМУ схема контроля питания предназначена для автоматической генерации адресов микропрограмм прерывания по включению либо сбоям питания. Особенностью SCU является возможность ее работы при наличии напряжения на любом из двух входов питания БИС. При этом схема распознает три комбинации на входах питания (01, 10 и 11) и на их основе генерирует соответствующие адреса микрокоманд. На рис. 5.6, а приведена схема включения
БМУ, на которой входы питания (UGC1 и Ugc2) подключены через индивидуальные резисторы к источнику напряжения. Один из входов (UGC2) подключен через емкость С к общей шине (GND).
До подачи питания на обоих входах установлен нулевой потенциал (00). При включении питания на входах UGCb UGC2 устанавливается комбинация 10, которая приводит к выдаче из SCU сигнала SET на установку RMA в состояние 0000000000, которое держится до установки на обоих входах питания комбинации 11, после чего сохраняется в течение еще пяти тактов (рис. 5.6,6).
При «кратковременных» сбоях питания (на время £3^т) на входах питания устанавливается обратная комбинация сигналов (01), что приводит к выдаче из SCU сигнала установки RMA в состояние lllOOOOOOO(KESET), которое держится также до установки питания на обоих входах (И) и сохраняется в течение еще пяти тактов (рис. 5.6, в). Таким образом, при включении питания на выходе БМУ держится код 0000000000 в течение времени t = fi + t2 = т + 5tc, а при сбое питания — код 1110000000 в течение времени t = t3 + 5tc, где tc~ время цикла CLK2; т — время заряда С-цепочки; г3—время исчезновения питания.
Так как цепи питания плат имеют собственные емкости и напряжение питания устанавливается не одновременно во врей микроЭВМ, то после его включения необходимо страховое время, в течение которого машина не выполняла бы программ, а ждала окончательной установки питания. При включении питания это время в БМУ составляет как минимум т + 5fc, а после сбоя — 5tc, что служит гарантией правильного пуска микроЭВМ после установки питания.
При переключении емкости С на другой вход питания БМУ адреса прерываний и сбоев автоматически меняются местами.
5.4. Архитектура контроллера состояний К584ВГ1
КС предназначен для обработки, формирования и хранения признаков ветвлений программ и микропрограмм и является функционально и структурно завер-
192
шенным элементом с микропрограммным управлением. БИС широко применяется при разработке микроЭВМ и различных специализированных устройств, содержащих регистр состояний, таймеры, устройства для логической обработки данных и т. д.
Структура БИС. Структурная схема БИС КС приведена на рис. 5.7. КС содержит: 10-разрядный регистр микрокоманд (MIR); 8-разрядный регистр состояний (KS); 16-разрядный докодер нуля (DZ); блок битовых операций (BU); два таймера (ТМВО и TMR1); семивходовый коммутатор условий (МСХ); триггер задержки условий (ТУ); схему формирования признаков (PLA).
7 С. Т. Хвощ и др.
193
Описание выводов КС приведено в табл. 5.12. БИС ориентирована на работу с двунаправленной 16-разряд ной магистралью D(15 — 0). Схема имеет 48 выводов и реализуется на основе И2Л-технологии.
щийся функцией: содержимого RS; информации на входах MUX; результатов счета в таймерах; результатов обработки в BU.
В один такт возможна одновременная проверка нескольких признаков, установ-
Таблица 5.12. Описание выводов БИС контроллера состояний
Обозначение вывода Номер контакта Назначение вывода
D(15 - 0) М1(9 - 0) Y(9 - 0) Z PR BI(1, 0) ВО(1, 0) CLK(2, 1) Ugc GND 18; 17; 16; 15; 14; 13; 12; 11; 10; 9; 8; 7; 6; 5; 4; 3 27; 26; 25; 31; 32; 33; 34; 30; 29; 28 1; 47; 46; 43; 32; 41; 40; 39; 38; 37 2 23 19; 21 20; 22 36; 35 48 24 16-рязрядная двунаправленная шина данных; служит для приема информации в RS, DZ, BU и таймеры и выдачи из RS, BU и таймеров Входная шина микрокоманд, служит для подачи в БИС КС управляющей информации, настраивающей ее на выполнение определенных микрокоманд Входы внешних условий, анализируемых в БИС КС Двунаправленный вход/выход декодера нуля; служит для выдачи из БИС КС признака нуля (потенциал 1) и для наращивания разрядности при использовании нескольких БИС Вход приоритета, управляет индикацией содержимого таймеров на D; при PR = 0 независимо от кода и Ml D индицирует содержимое TMR0 и TMR1 Входы таймеров; служат для подключения к внешним источникам информации или для наращивания разрядности таймеров: считают отрицательные фронты, частота следования которых не более, чем у CLK2 Выходы переноса таймеров служат для наращивания разрядности счетчиков при объединении нескольких таймеров. Сигнал переполнения появляется при сравнении содержимого счетчика таймера (Ст) с содержимым его регистра пересчета (RGT) ', при этом счетчик обнуляется, а соответствующий триггер RS (Т10 или Т12) устанавливается в 1. Сигнал на выходе таймера имеет отрицательную полярность и может использоваться для выдачи запросов прерываний по переполнению таймеров Входы синхронизации БИС КС Напряжение питания (4-1,2 В) » » (0 В)
При работе в КС формируются различные признаки (признак «нуля», «знака», «переполнения» и т. д.), которые заносятся в RS. В U позволяет производить проверку любого бита D, а также выделение или маскирование информации на этой шине. С помощью таймера можно производить подсчет различных сигналов или признаков, причем счет в таймерах выполняется как по внешним сигналам, подаваемым на их входы (BI0 и BI1), так и по микрокомандам. PLA формирует на выходе код (МО и Ml), модифицирующий адрес в БМУ или в R7 ЦПЭ, являю
ка групп триггеров в RS, счет в таймерах и работа BU. КС позволяет наращивать длину таймеров, разрядность шины D и RS, число подключаемых к MUX условий за счет использования нескольких БИС.
Система микрокоманд КС. 10-разряд-ная микрокоманда КС содержит три поля: Ф - 3-разрядное поле, управляющее режимом работы КС; Т— 4-разрядное поле, выбирающее в основном триггеры RS, участвующие в микрооперации; Р — 3-разрядное поле, задающее номер проверяемого входа условий. Система микро-
194
Таблица 5.13. Система микрокоманд БИС КС К584ВГ1
Вре-мя рабо-ты Микрокоманда Операция в БИС Информация на выходах
Ф т р • D* M
210 3210 210 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 1 0
Проверка признаков ООО 001 хххх хххх XXX XXX Запись условий в триггеры RS(3 -0), выбранные полем Г, анализ входов условий У(б — 0), выбранных полем Р Анализ триггеров RS(3 — 0), выбранных полем Т, и входов У(б —0), выбранных полем Р по правилу: ТУ = 00 ГУ =01 ТУ = 10 ГУ= 11 1111111111111111 1111111111111111 1 1 1 1 0 0 1 0 0 1
Проверка УО и ТУ, обмен AS с шиной D 100 101 хххх хххх хххх хххх XXX XIX 1ХХ XXX Проверка У0 и ГУ в PLA по правилу: ТУ У0 = 00 ГУ У0 = 01 ТУ У0 = 10 ТУ У0 = 11 Запись данных в RS(13 — 10), выбранные полем Г из D(15 — 12) Запись данных в RS(3 — 0), выбранные полем Г из D(ll~8) Чтение RS(13-00) в D(15-8) 1111 111111111111 i i 0 0 1 0 0 1 1 1 1 1 1 1
|1 1 1 1 111111111111
1111 i i i T~| iiii iii
]x X X X X X xj 111111111
Битовые операции 010 хххх 000 001 010 он 100 101 по 111 1(12): = У(7) 1(10): = (Z)z, i = 15 4-0 (определено Г) Т(10): = Dz, /=154-0 (определено RjGB) (RGB): = MI(I) (RGB): = D(15 4- 0) (определено T) RS(0) — D„ i = 154-0 (определено T) RS(0): = Dt, i = 15-e-0 (определено RGB) NOP 1111111111111111 1 1
011 хххх* 000 001 010 011 100 101 по 111 NOP Проверка Z>z, i= 15 4-0 (определено T) Проверка Z)z, /=154-0 (определено RGB) NOP NOP Маскирование Z>z, /= 154-0 (определено T) Маскирование Dz, /=154-0 (определено RGB) NOP 1111111111111 11 1 1 1 A 1 A i i i i
Продолжение табл. 5.13
Таблица 5.14. Выбор входов условий КС
Содержимое Р-поля Номера проверяемых входов MUX
РЗ Р2 Р1
0 0 0 Y0
0 0 1 Y1
0 1 0 Y2
0 1 1 Y3
1 0 0 Y4
1 0 1 Y5
1 1 0 Y6
1 1 1 Отсутствие действий
команд приведена в табл. 5.13. Кодировка P-поля расшифровывается в табл. 5.14. Алгоритм работы поясняется табл. 5.15. Табл. 5.16 определяет установку регистра указателя бита BU, а табл. 5.17 определяет номер используемого бита шины D и BU. В табл. 5.18 устанавливается связь между кодировкой Т-поля и выбором триггеров RS при их. установке или проверке.
Временная диаграмма работы. Система синхронизации БИС КС несет функциональную нагрузку. Работа КС синхронизируется двумя сериями (CLK1 и CLK2), причем по положительному фронту CLK1 производится прием кодов микрокоманд в MIR, зс по отрицательному фронту CLK2 фиксируется содержимое триггеров RS. Временная диаграмма работы КС приведена на рис. 5.8.
Положительный фронт CLK1 стробирует прием информации в MIR, TY, таймеры и фиксацию содержимого RGB BU. Ниже приведены максимальные значения основных временных параметров (нс) БИС КС К584ВГ1 (К584ВГ1А):
Страховое время удержания информации на входах MI, D, Y, tDH> tMIH> *ун............... 100(50)
Время установки информации на
входах MI, D, Y tMIL, tDL, tYL 50(50) Время дешифрования микро-
команды .................. 200(100)
Время действия синхроимпульсов:
отрицательного CLK1, CLK2, входов таймеров (Cl) tCLb tCL2> *BIL.............. 100(50)
положительного CLK1 tCH1 400(200) Время задержки информации на
выходах:
данных (D) t^LK.......... 50(50)
модификации (М) . 200(100)
переноса таймера от отрицательного и положительного
196
Таблица 5.15. Закон формирования сигналов на входах Ml, МО контроллера состояний
Код на входах PLA Код выхода PLA Действия в БМУ при подключении ко входам Ml, МО Действия в R7 ЦПЭ при подключении к INC PC
Выход PS (ТУ) Выход MUX(YX) Ml МО
0 0 1 1 (RMA); = (Q (R7): = (R7) + 0
0 1 0 0 (RMA): = (Q + 1 (R7): = (R7) + 1
1 0 1 0 (RMA): = (Q - 1 (R7): = (R7) + 2
1 1 0 1 (RMA): = (Q + 2 (R7) :—(R7) + Q
Таблица 5.16. Установка RGB тетрадами из шины D(15 — 0) согласно кодировке Т-поля микрокоманды
Установка ре-гистра указателя бита (RGB) ВU Содержимое Г-поля
3210 3210 3210 3210 3210
0000 0001 0010 0100 1000
RGB3 RGB2 RGB1 RGB0 0 0 0 0 3 •2 1 0 7 6 5 4 11 10 9 8 15 14 13 12
Примечание. Микрокоманды, содержащие в T-поле более одной единицы, в этом формате являются запретными.
Таблица 5.17. Проверка битов шины D по содержимому Г-поля или RGB
Содержимое Г-поля Номер проверяемого бита шины D(15 — 0)
Г-поле RGB 1514131211 109876543210
ТЗ RGB3 11111 11100000000
Т2 RGB2 11110 00011110000
Т1 RGB1 11001 10011001100
ТО RGB0 10101 01010101010
перепада CLK1 (СО), tBOL, tBOH............................ 100(70)
декодера нуля (Z) от данных
(D) CD.......................... 100(70)
Время цикла tc.................. 500(300)
5.5. Архитектура магистрального приемопередатчика К584ВВ1
БИС МПП предназначена для приема, хранения и передачи байтов информации между тремя двунаправленными магистралями. Две магистрали предназначены для внутрипроцессорного обмена, а третья умощненная магистраль — для организации интерфейса микроЭВМ и работы на согласованные линии связи.
МПП реализует паритетный контроль данных, проходящих по системной маги-
Таблица 5.18. Стробирование триггеров RS из Г-поля микрокоманды
Код в Г-поле микрокоманды Выбор триггеров RS согласно формату микрокоманды
3210 Т13 Т12 Т11 тю тоз Т02 ТО1 ТОО
0000
0001 — — — + — — — +
0010 — — + — — — + —
ООН — — + + — — + +
0100 — + — — — + — —
0101 — + — + — + — +
оно — + + — — + + —
0111 — + + + — + + +
1000 + — — — + — — —
1001 + — — + + — — +
1010 + — + — + — + —
1011 + — + + + — + +
1100 + + — — + + — —
1101 + + — + + + — +
1110 + + + — + + + —
1111 + + + + + + + +
Примечания: 1. « + » — выбор соответствующих триггеров по записи или считыванию; « —» —не использование триггеров в микрокоманде. 2. При выборе нескольких триггеров на запись производится одновременная их установка согласно информации на входах, при выборе на считывание — производится их чтение в шину D или анализ по ИЛИ их содержания на входе PLA.
страли, а также осуществляется электрический контроль линий связи.
Структура БИС. Структурная схема МПП приведена на рис. 5.9. БИС содержит: два регистра данных (R1 и R2); пять мультиплексоров (MUX1 — MUX5); схему паритетного контроля (PCI/); регистр микрокоманд (MIR); три двунаправленные магистрали (Ml, М2, М3).
Описание выводов МПП приведено в табл. 5.19. БИС имеет 48 выводов и реализована на основе ТТЛШ-технологии.
Система микрокоманд МПП. Задание функции, исполняемой МПП в каждом
197
такте, производится подачей в шину микрокоманд 8-разрядного кода. Младшие разряды шины микрокоманд М 1(3 — 0) предназначены для управления передачами по магистрали MI и приемом в R1, старшие разряды М1(7 — 4) — для упра
вления передачами по М2 и приемом R2. Действия в БИС в соответствии с кодом микрокоманды М1(3 — 0) и МЦ7 — 4) приведены в табл. 5.20 и 5.21. Рис. 5.10 иллюстрирует выполнение микрокоманд каждым из подканалов БИС.
198
Таблица 5.19. Описание выводов МПП К584ВВ1
Обозначение вывода Номер контакта Назначение вывода
М 1(3-0) М1(7 — 4) CLK(1,2) RD (3-1) WR(2,1) MI (7-0) M2(7—0) M3(7—0) К А иСс GND 14; 15; 16; 17 8; 9; 10, 11 7; 18 42; 6; 19 12; 13 28-25; 23-20 45-48; 2-5 41-38; 35-32 36 37 29; 43; 44 1; 24; 31; 30 Входная шина микрокоманд; управление Ml и М3 согласно табл. 4.23 Входная шина микрокоманд; управление М2 и М3 согласно табл. 4.24 Входы стробов приема микрокоманд; по М1(3 — 0) и М1(7—4) соответственно Входы стробов чтения информации в Ml, М2, М3 (активен низкий потенциал) Входы стробов записи информации в R2, R1 (активен отрицательный фронт) Двунаправленная параллельная внутриблочная шина данных с OK (I0L < 8 мА при UOL < 0,4 В) То же Двунаправленная параллельная системная шина данных с ОК (I0L < 16 мА при U0L< 0,4 В и Ice < 150 мА или Iql< 53 мА при U0L < 0,7 В и 1Сс < 200 мА); выходные каскады с защитой от перегрузок, входные с гистерезисом (U<j> 0,4 В) Двунаправленный канал паритетного контроля данных в М3 (IOl < 8 мА при Uql < 0,4 В) Двунаправленный канал паритетного контроля данных в М3; каскады организованы как в магистрали М3 Напряжение питания ( + 5 В) » » (0 В)
Таблица 5.20. Система микрокоманд первого подканала МПП
Код микрокоманды (MI) Действия в первом подканале МПП Работа PCU
3210
1111 NOP* NOP
1 1 10 R2-* Ml NOP
1101 Ml^ RI-> М3 К-* А
1100 MI -» RI А-* А***
1011 RI -> Ml NOP
1010 R1-* Ml NOP
1001 R1-* М3 К-* А
1000 М3 -> RI А-* А"**
01 1 1 NOP NOP
01 10 M2-* M/*** NOP
0101 Ml-* М3 К-*.А
0100 M3-+ Ml Д-> А"**
001 1 NOP К-* А
0010 М3 -> Ml А^К**
0001 Ml-* М3 А
0000 NOP А-* К**
* NOP - отсутствие действия.
** PCU -осуществляет передачи А. если
имеется выдача в М3 во втором подканале.
*** Одновременные передачи Ml -* М2 запрещены. М2->М1 и
Таблица 5.21. Система микрокоманд второго подканала МПП
Код микрокоманды (MI) Действия во втором подканале МПП Работа PCU
7654
1111 NOP* NOP
1110 RI-* R2 NOP
1101 М2-* R2-* М3 К^А
1100 М3^> R2-* М2 А-* К**
1011 М2~* R2 NOP
1010 R2-* М2 NOP
1001 R2 -* М3 А
1000 М3 - R2 Л-> К**
0111 NOP NOP
оно Ml^ М2*** NOP
0101 М2 -> М3 А
0100 МЗ-* М2 А-* К**
ООП NOP К-* А
0010 М3 -> М2 А-*К**
0001 М2^ М3 К^А
0000 NOP А^К**
* NOP - отсутствие действия.
♦* PCU - -осуществляет передачи К-+А, ес-
ли имеется выдача М3 во втором канале
*** Одновременная передача М2-^М1 запрещена. Ml-* М2 и
199
При приеме информации в МПП из магистрали М3 в PCU осуществляется передача контрольных разрядов, образуемых как «сумма по модулю два» передаваемой информации и входного сигнала от входа А к выходу К; при выдаче — в обратном направлении — от К к А. Если же магистраль М3 работает одновременно на вход и на выход, то формирование контрольных разрядов осуществляется как при выдаче, т. е. от К к А.
временная диаграмма работы МПП. БИС синхронизируется тремя группами синхросерий (RD, WR и CLK). Первая группа серий (CLK1, CLK2) стробирует занесение кодов с шины микрокоманд в MIR, причем положительный фронт CLK1 стробирует фиксацию разрядов М 1(3-0), a CLK2 - разрядов М1(7-4). По отрицательным фронтам второй группы синхросерий (WR1 и WR2) производится занесение данных в соответствующие регистры (R1 и R2). Стробирование выдачи в магистрали Ml и М2 производится низким потенциалом на входах RD1 и RD2 соответственно. Выдача информации в магистраль М3 стробируется низким потенциалом на RD3, при этом одновременно включается схема контроля коротких замыканий, которая в случае возникновения перегрузок по току в М3 отключает выходные каскады перегруженных разрядов.
Особенностью выходных каскадов магистрали М3 также является авторегулирование нагрузочной способности. При мА и l/OL^0,4 В по всем выводам БИС потребляет ток 1СС^150 мА; при мА и Uol^0,7 В — ток 7сс^2ОО
мА. При U0L> 0,8 В включается схема защиты, и выходные каскады поразрядно отключаются. Особенностью входных каскадов М3 является наличие гистерезисной характеристики с l/G^0,4 В.
Значения основных временных параметров БИС, соответствующих временным диаграммам работы в регистровом режиме без PCU и безрегистровом с контролем четности (рис. 5.11) приведены ниже:
min max
Длительность CLK11, CLK12,
tWRL.........................20 -
Длительность RD1, RD2, RD3 15 —
Время установки микрокоманды
tMIL, tMIH...................15 —
Время установки данных tDL, tDH.............................15 -
Время задержки данных от CLK tD...............................- 15
Время трансляции через PCU
<tr...........................— 25
Расстояние между CLK1 и CLK2
Время цикла tc в режимах: регистровый с PCU , . . .120 регистровый без PCU . . .100 безрегистровый с PCU . . .100 безрегистровый без PCU 70
5.6. Архитектура блоков ускоренного переноса К133ИП4,
К155ИП4, К134ИП4, К1533ИП4
Блоки ускоренного переноса (БУП) предназначены для организации цепей сквозного распространения сигналов переносов в процессорах, построенных с использованием нескольких БИС ЦПЭ. Цен-
200
тральный процессор К584ВМ1 ориентирован на применение БУП К133ИП4, К155ИП4, К1533ИП4. В режиме пониженного потребления системы ЦПЭ может работать с БИС К134ИП4.
Структура БУП. Функциональная схема БУП К133ИП4, К134ИП4, К155ИП4, К1533ИП4 приведена на рис. 5.12. Одна микросхема рассчитана на подключение до четырех секционных микропроцессоров и упакована в 16-выводной корпус.
БУП генерирует три сигнала ускоренного переноса (С7, С2, СЗ) и каскадные сигналы образования и распространения ускоренного переноса (Р, G). В табл. 5.22 приведено правило формирования выходных сигналов в зависимости от кодов на входе переноса (СО) и групповых входах образования и распространения переносов (РО, GO, Pl, Gl, Р2, G2, РЗ, G3).
Организация процессоров. При подключении к БПУ микросхем с высоким
201
CO GO PO G1 P1
G2 P2
G3 P3
Таблица 5.22. Правило формирования выходных сигналов БУП
Входы БУП Выходы БУП
СО PO GO Pl Gi Р2 G2 РЗ G3 Cl С2 СЗ Р G
X 1 1 0 1 X X 1 0 1 X 0 0 0 1 1
X X X 1 1 X 1 1 1 X 0 1 X 1 X XXXIX X 0 X X 0 1X0X0 0 0 0 1 1 1
X X X X X 1 1 XXXI 1 IX X . 1 1 1 X 1 X 0 1 X 1 X 1 X X X X X X 0 X X X X 0 X X 0 X 0 X X 0 X 0 1 X 0 X 0 X 0 0 0 0 0 1 1 1 1
X X X X X 1 1 X X X 1 1 1 X X 1 1 1 X 1 X 1 1 X 1 X 1 X X X X X X 1 X X X X 0 X X 0 X 0 X X 0 X 0 0 X 0 X 0 X 0 1 1 1 1 0 0 0 0
1 X X X X 1 X X XXIX XXXI 0 0 0 0 1 1 1 * 1 0
Примечание. 1— высокий потенциал; 0 — низкий потенциал; X — произвольное значение.
активным потенциалом входного переноса (СО) во всех нечетных уровнях каскадирования следует осуществлять перекрестное включение выводов Р, а во всех четных — прямое. На рис. 5.13 показана организация 64-разрядного процессора с использованием микросхем К584ВМ1. Как следует из рисунка, внутри 16-разрядных групп первой ступени ускорения осуществляется перекрестное, а на второй ступени — прямое подключение выводов.
Время цикла процессоров с произвольной разрядностью при использовании нескольких уровней ускорения (к) может быть рассчитано так: п tc > tc" + ] -jk [ Х
где £сп — время цикла процессорной секции; п - число секций; %** - максимальная задержка в БУП; ] [ - округление в сторону больших до ближайшего целого числа.
При использовании одного уровня каскадирования БУП с последовательным переносом между каскадами так: п п
tc>^" + ]1r[xf"6- + (]7[-l)x^,
где fp8 — время генерации сигналов Р, G в БИС микропроцессора.
Значения основных параметров БУП К133ИП4, К134ИП4, К155ИП4, К1533ИП4 приведены в табл. 5.23.
Таблица 5.23. Основные параметры БУП
Параметр Значение
min type max
Напряжение питания UCc, В Ток потребления /сс, мА: 4,5 5 5,5
202
ЦПЭ К584ВМ1
Продолжение табл. 5.23
Параметр Значение
min type max
для К133ИП4, К155ИП4 59 65 72
для К134ИП4 5 5,6 6
» К1533ИП4 Входной ток логического нуля //£, мА: 8 10 12
для К133ИП4, К155ИП4 -3,2 — -16
для К134ИП4 -0,18 — -1,44
» К1533ИП4 Максимальная задержка /тах, нс: -0,20 — -1,60
для К133ИП4, К155ИП4 — — 22
для К134ИП4 — — 200
» К1533ИП4 Диапазон рабочих температур ТАТВ: — 20
для К133ИП4, К155ИП4, К1533ИП4 -10 — + 70
для К133ИП4, К1533ИП4 -60 — + 125
для К134ИП4 -60 — + 85
5.7. Основные электрические и эксплуатационные параметры БИС серии К584
Микросхемы серии К584 разработаны на основе И2Л и маломощной ТТЛШ-техно-логии и предназначены для использования в составе специализированных систем средней производительности и небольшого потребления энергии. Все БИС комплекта прямо сопрягаются со стан
дартными ТТЛ-схемами. Значения основных электрических и эксплуатационных параметров приведены в табл. 5.24. Механические и климатические воздействия должны соответствовать ОСТ 11.348.914 — 83. При конструировании систем на основе БИС комплекта К584 следует учитывать возможность изменения энергопотребления и быстродействия БИС в широком диапазоне. На рис. 5.14 приведены зависимости быстродействия И2Л БИС (а) и нагрузочной способности выходов (б) от тока питания. Для ЦПЭ К584ВМ1 номинальный ток инжекции IGN = 180 мА, для БМУ К584ВУ1 и КС К584ВГ1 IGN = 150 мА. На рисунках приняты обозначения: tc— время цикла БИС при выбранном IGN; ^—номинальное время цикла (tN = tc при IC = IGN; I0L— нагрузочная способность выхода при выбранном IGN и L/ol>0,4 В; IN--номинальная нагрузочная способность выхода (IOl=in при IGC = IGN).
Схемы входных, выходных и двунаправленных каскадов И2Л БИС серии К584 (01, /1, /01) приведены на рис. 5.15. Зависимость входного тока от напряжения для И2Л входных каскадов дана на рис. 5.16, а. Схемы стандартного ТТЛ-входа МПП (12) и входа с гистерезисом (/4), а также входа с открытым коллектором (ОЗ) и входа М3 иллюстрируются на рис. 5.15. Передаточная характеристика входного каскада с гистерезисом приведена на рис. 5.20,6. Параметры входных и выходных каскадов И2Л БИС серии К584 приведены в табл. 5.25, а ТТЛШ БИС — в табл. 5.26.
203
Таблица 5.24. Основные электрические и эксплуатационные параметры БИС серии К584
Параметр Условие измерения Значение
min type max
Напряжение питания, В: Ucc Татв — 4,5 5 5,5
Ugc = (-60 4- +125) °C 1,0 1,2 1,4
Входное напряжение, В: логического нуля UIL [7СС=4,5 В 0 — 0,8
логической единицы UCc=5,5 В 2,0 — 5,5
Выходное напряжение, В: логического нуля Uql UCC= 5,5В — — 0,4
логической единицы U0H Ucc= 4,5 В 2,4 — —
Допустимое напряжение на входах Ub В Татв = -1,5 — 6,0
Ток питания инжекционных БИС Iqc, мА = (-60 = +125) °C UGC = +1,2 ±0,2 В o,iz™ I GN 2/gat
Диапазоны рабочих температур ТАТВ, °C Ucc= (4,5 = 5,5) В -60 + 25 + 125
Рис. 5.15
204
О
а)
I/, мкА
Рис. 5.16
Таблица 5.25. Входные и выходные каскады инжекционных БИС серии К584
Обозначение Тип каскада ЬнШи мА/мА Iol! Vol* mA/B Обозначение Тип каскада haiku мА/мА J0zlU0b мА/B
ЦПЭ К 584BMI
DI(3-0) II 0,25/0 — DO(3—0) 01 — 10/0,4
Р(1-0) И 0,25/0 — DA (3-0) 01 — 16/0,4
М 1(3-0) II 0,30/0 — SRI, SL1 IO1 0,25/0 5/0,4
PC, CLK II 0,50/0 — SR2, SL2 IO1 0,25/0 5/0,4
INC, СР II 0,25/0 — CM 01 — 5/0,4
CI II 0,25/0 — CO 01 — 10/0,4
Р, G 01 — 16/0,4 PR II 0,25/0 —
БМУ К ''584ВУ1
D(15 — 0) 101 0,25/0 10/0,4 CLK(2,1) II 0,30/0 —
M 1(13-0) II 0,25/0 — M(l,0) II 0,25/0 —
INI II 0,25/0 — MIA (9-0) 01 — 16/0,4
КС Kt 184ВГ1
D(15 — 0) 101 0,25/0 10/0,4 CO (1,0) OI — 5/0,4
Y(9 — 0) II 0,25/0 — z IO1 0,25/0 5/0,4
CLK(2,1) II 0,30/0 — PR II 0,25/0 —
CI(l,0) II 0,25/0 — MI (9-0) II 0,25/0 —
M(l,0) 01 — 5/0,4
Таблица 5.26. Входные и выходные каскады ТТЛШ БИС серии К584
Обозначение Тип каскада I/lILh^ мА/мкА IqlVoH* мА/мА Обозначение Тип каскада ItlIIiH* мА/мкА JolIIoh^ мА/мА
MI(7 - 0) Ml(7 - 0) M2(7 - 0) M3(7 - 0), A 12 12, ОЗ 12, ОЗ 14, 04 -0,2/20 -0,2/20 -0,2/20 -0,2/40 МПП 1 8/0 8/0 1$*/0 53**/О <584ВВ1 CLK(2, 1) RD(2, 1) WR(2, I) К 12 12 12 12, ОЗ -0,2/20 -0,2/20 -0,2/20 -0,2/20 8/0
Примечание. Для всех выводов UOL < 0,4 В; для выводов, помеченных*, UOl < 0,5 В, для выводов, помеченных < 0,7 В.
205
5.8. Основные принципы применения БИС серии К584
Особенности применения БИС комплекта К584 лучше всего рассмотреть на примере микроЭВМ с интерфейсом по ОСТ 11.305.903 — 80 и системой команд машины «Электроника-бОМ».
В состав процессора микроЭВМ (рис. 5.17) входят четыре БИС ЦПЭ К584ВМ1,
рия (50), стробирующая прием младших разрядов кода микрокоманды. Прием второй половины микрокоманды осуществляется в БИС, стробируемой синхросерией (51), сдвинутой на время считывания ПЗУ относительно S0.
Две БИС ПЗУ (5 и 6) используются дутя дешифрирования кодов команд и генерации начальных адресов микрокоманд, благодаря чему в основном ПЗУ
SYNC DIN поит WTBT BS RRLY INIT
IRQ IA KO
DMR DMGO
DO (15-0)
блок ускоренного переноса К1533ИП4, блок микропрограммного управления К584ВУ1, контроллер состояния К584ВГ1, четыре МПП К584ВВ1, универсальный контроллер синхронизации, шесть БИС ПЗУ серии К541РЕ1 по (2048 х 8) бит с номерами прошивок 0001—0006, микросхемы, реагирующие функции контроллера интерфейса (около 30 корпусов ИС малой степени интеграции).
С целью минимизации объема оборудования в процессоре использовано «расщепление» цикла ПЗУ микрокоманд, реализованного на БИС 1—4. При физической организации 2048 х 32 оно интерпретируется как массив в 1024 х 64 бит. Десять разрядов адреса ПЗУ генерирует БМУ, а в качестве одиннадцатого — «расщепляющего» — используется синхросе-
микрокоманд совмещены все одинаковые фрагменты микропрограмм и на дешифрирование кода команды не тратится дополнительных тактов. Адресные входы ПЗУ (5, 6) подключены ко внутренней шине команд процессора DP(15 — 0), не используемой для пересылок данных и адресов. При входе в начальные ячейки ПЗУ-микрокоманд БМУ генерирует код 1111111111, на который на открытом коллекторе накладывается код адреса от ПЗУ (5, 6). В остальных случаях ПЗУ (5, 6) замедляется, и на входы ПЗУ-микро-команд проходит адрес от БМУ.
. На наборе ЦПЭ и БУП реализован блок обработки данных, информация на вход которого может поступать нормально или с перестановкой байтов в блоке перестановки байтов (БПБ). На входах выбора регистров в микрокомандах ЦПЭ
206
стоит мультиплексор (КР),. позволяющий задать номер РОНа из ПЗУ или из полей DD и SS команды.
В контроллере состояний реализован регистр состояний процессора, логика обработки условий и подсчета циклов. При выходе из циклов КС прерывает работу БМУ сигналом переполнения таймера (ВО1), поданным на вход прерывания (INT).
Значения основных параметров процессора приведены ниже:
Длина слова п, бит............. 16
Объем адресуемой памяти И, слов < 32К Производительность процессора W, тыс. оп./с.......................> 350
Потребляемая процессором мощ-
ность Р, ВА..................... <9
Число плат в процессоре т, шт. 2 Габаритные размеры платы, см 20 х 27 Число команд К, шт................. 72
Время обращения t к ОЗУ, нс ... < 400
С целью уменьшения потребления энергии источник питания вырабатывает напряжения + 5 В и + 2,5 В для питания
И2Л БИС. Магистральные приемопередатчики имеют выходные каскады с автоматическим регулированием нагрузочной способности. В режиме малой нагрузки (IOl^ 16 мА) это уменьшает потребление энергии процессора на 1 ВА.
Список литературы к гл. 5
1. Васенков А. А. Микропроцессоры//Электрон: пром-сть. 1978. № 5. С. 7-9.
2. Горовой В. В., Сухопарое А. И., Хвощ С. Т. Стандартные средства вычислительной техники на основе БИС комплекта К584//Электрон. пром-сть. 1983. Вып. 4. С. 10-13.
3. Горовой В. В., Хвощ С. Т., Яковлев В. И. Магистральный приемопередатчик К584ВВ1//Электрон. пром-сть. 1984. Вып. 6. С. 8-11.
4. Микромощный микропроцессорный комплект БИС серии К584 с инжекционным питанием//А. И. Белоус, В. В. Горовой, Б. М. К р а с н и ц к и й и др. //Электрон, пром-сть. 1981. Вып. 4. С. 26-29.
5. Микропроцессорные комплекты интегральных схем: Состав и структура: Справочник / В. С. Борисов, А. А. Васенков, Б. М. Малаше-вич и др.; Под ред. А. А. Васенкова, В. Л. Шах-нова. М.: Радио и связь, 1982. 192 с.
6. Хвощ С. Т., Смолов В. Б., Белоус А. И. Инжекционные микропроцессоры в управлении промышленным оборудованием. Л.: Машиностроение. 1985. 182 с.
6
Микропроцессорный комплект К588
Комплект микропроцессорных БИС серии К588 предназначен для построения микроЭВМ с системой команд машины «Электроника-бОМ» и унифицированным интерфейсом по ОСТ 11.305.903 — 80. Комплект выполнен по высококачественной низкопороговой КМОП-технологии и отличается сверхмалым потреблением энергии при относительно высокой производительности. По уровням питающих напряжений все БИС сопрягаются со стандартными ТТЛ-схемами [1 — 7].
6.1. Состав комплекта
В состав комплекта К588 входят следующие БИС: центрального процессорного элемента (ЦПЭ); управляющей памяти (УП); системного контроллера (СК); 16-разрядного матричного умножителя (УМН); многоцелевого буферного регистра (МБР); магистрального приемопередатчика (МПП); контроллера блока запоминающего устройства (КЗУ); селектора адреса (СА); контроллера прерываний (КПРВ); контроллера прямого доступа к памяти (КПДП); программируемого интервального таймера (ПИТ); усилите-ля-органичителя (УО); формирователя трансформаторной линии (ФТЛ); кодера-декодера мультиплексного канала (КДК); адаптера мультиплексного канала (АК); контроллера аналого-цифрового преобразователя (КАЦП); контроллера цифро-аналогового преобразователя (КЦАП).
Основные системотехнические параметры БИС комплекта К588 приведены
208
в табл. 6.1. Особенностью организации комплекта К588 является использование асинхронной системотехники, что позволяет строить процессоры без использования блоков синхронизации, в которых время исполнения различных микрокоманд зависит от реальных задержек в БИС.
Микросхемы комплекта КР588 работоспособны в диапазоне температур от — 10 до + 70 °C, а микросхемы комплекта К588 -от -60 до +85 °C.
6.2. Центральный процессорный элемент К588ВС2
Предназначен для арифметико-логической обработки и временного хранения информации, представленной в дополнительном двоичном коде. БИС также формирует признаки результата операции, используемые для условных переходов в микропрограммах обработки команд ЭВМ «Электроника-бОМ».
Структура ЦПЭ. В состав БИС входят (рис. 6.1,а): 16-разрядное параллельное арифметико-логическое устройство (ALU); буфер данных (BD); 16-разрядный регистр-аккумулятор (WR); блок 16-раз-рядных регистров (R0 — R15) общего назначения (16 х 16); 4-разрядный регистр состояний (7?5), включающий триггеры : С — переноса, V — переполнения, Z — нуля, N — знака; блок синхронизации (CLG); конвейерный регистр микрокоманд буфер сигналов состоя-
ний (BS).
Таблица 6.1. Основные параметры БИС комплекта К588
209
Обозначение БИС Технология Разрядность, бит Наращиваемость Основное функциональное назначение Время цикла, нс Разрядность микрокоманды, бит Рассеиваемая мощность *, мВА Напряжение питания, В Сопряжение с ТТЛ Тип корпуса
ЦПЭ: К588ВС1 КР588ВС1 КМОП 16 + Арифметико-логическая обработка и временное хранение данных и адре-сов 1500 12 1(30) 5(100) 5 ±0,5 X 429.42-3 2206.42-2
ЦПЭ: К588ВС2 КР588ВС2 КМОП 16 - 500 12 1(30) 5(100) 5 ± 0,5 X 429.42-3 2206.42-2
УП: К588ВУ2 КР588ВУ2 КМОП 16 — для команд; 13 — для микрокоманд + Организация систем микропрограммного управления 800 0-4 0,5(20) 5 ±0,5 X 429.42-3 2206.42-2
СК: К588ВГ1 КР588ВГ1 КМОП - - Сопряжение процессора с интерфейсом по ОСТ 11.305.903-80 500 5 0,5(15) 5 ±0,5 X 429.42-3 2206.42-2
МБР: К588ИР1 КР588ИР1 КМОП 8 + Организация параллельного интерфейса микроЭВМ ; буферизация и контроль четности информации 250 2-6 0,3(10) 5 ±0,5 X 4119.28-4 2121.28-4
УМН: К588ВР2 КР588ВР2 КМОП 16 - Аппаратное умножение 16-разрядных чисел с получением 32-разрядного произведения 2000 3-5 5(25) 5 ±0,5 X 4118.24-2
КЗУ: К588ВГ2 КМОП + Организация блоков па- 200 4 0,3(16) 5 ±0,5 X 4116.18-2
210
Продолжение табл. 6.1
Обозначение БИС Технология Разрядность, бит Наращиваемость Основное функциональное назначение Время цикла, нс Разрядность микрокоманды, бит Рассеиваемая мощность *, мВА Напряжение питания, В Сопряжение с ТТЛ Тип корпуса
КР588ВГ2 КМОП — ± мяти, подключаемых к интерфейсу по ОСТ 11.305.903-80 200 4 0,3(15) 5 ±0,5 X 2107.18-1
СА: К588ВТ1 КР588ВТ1 КМОП 8 + Подключение групп УВВ к интерфейсу по ОСТ 11.305.903-80 300 4 2,5(30) 5 ±0,5 X 429.42-3 2206.42-2
МПП: К588ВА1 КР588ВА1 КМОП 8 + Организация параллельного интерфейса микроЭВМ ; контроль шин по четности 150 2-6 0,5(25) 5 ± 0,5 X 4119.28-4 2121.28-4
КПРВ: К588ВН1 КР588ВН1 КМОП 7 + Подключение двух групп устройств источников запросов прерывания к интерфейсу по ОСТ 11.305.903-80 500 2-9 0,5(20) 5 ±0,5 X 4119.28-4 2121.28-4
КПДП: К588ВТ2 КР588ВТ2 Н588ВТ2 КМОП - + Организация передачи блоков данных между системой памяти и УВВ через интерфейс по ОСТ 11.305.903-80 2000 - 0,5(20) 5 ± 0,5 X 4134.48-2 4134.48-2 Н16.48-1В
УО К588ВА2 ттлш 1 — Нормирование уровня сигнала на входах БИС ФТЛ 1000 — 150 5 ±0,5 ± 4116.18-2
ФТЛ К588ВАЗ ттлш 1 — Сопряжение БИС КДК или АК с трансформатором ; ретрансляция сигналов в мультиплексных каналах 1000 0-1 200 5 ±0,5; -5 ±0,5 + 4118.24-2
КДК: К588ВГЗ КР588ВГЗ Н588ВГЗ КМОП 2-28 - Преобразование униполярного последовательного кода в Манчестерский и обратно 1000 1-5 0,5(50) 5 ±0,5 X 429.42-3 2206.42-3 Н 14.42-1 В
АК: К588ВГ6 Н588ВГ6 КМОП 16 - Выполнение функций КДК, буферизация и сопряжение с параллельной шиной данных; дешифрирование команд; адресация оконечных устройств 1000 2-9 0,5(50) 5 ± 0,5 X 4134.48-2 Н 16.48-1 В
КЦАП: К588ВГ5 КР588ВГ5 Н588ВГ5 КМОП 16/8 - Управление многоканальным ЦАП и сопряжением его с интерфейсом по ОСТ 11.305.903-80 500 2-9 0,5(10) 5 ± 0,5 X 4134.48-2 4134.48-2 Н 16.48-1 В
КА ЦП: К588ВГ4 КР588ВГ4 Н588ВГ4 КМОП 16 — для команд; 8 — для микрокоманд - Управление многоканальным АЦП и сопряжение его с интерфейсом по ОСТ 11.305.903-80 500 2-9 0,5(10) 5 ± 0,5 X 4134.48-2 4134.48-2 Н16.48-1В
ПИТ: К588ВИ1 КР588ВИ1 Н588ВИ1 КМОП 16 - Выдача запросов прерывания процессора через программируемые временные интервалы; деление частоты 500 2-9 0,5(10) 5 ±0,5 X 429.42-i 2206.42-2 Hl 4.42-1В
Примечания: 1. « + » — наличие, « — » —отсутствие, X — сопряжение по уровням напряжений питания. 2. Для КМОП БИС указана мощность потребления в статическом режиме: в скобках указана мощность потребления в динамике на максимальной тактовой частоте.
л.*, isi
УЗ|У |Д|Д |C ,g ,P,5| ,/?,/?, |S| Ф4|У |Д|£ pTf 'f |Г,/7,Я,4 |S| 110 1
0 111
I l-.l-.J
0 1 2 3 4 5 6 7 8 9 10 11
Описание выводов ЦПЭ приведено в табл. 6.2.
Система микрокоманд ЦПЭ. Все микрокоманды могут быть условно разбиты на пять форматов (Ф1 — Ф5), среди которых можно выделить двухадресные (Ф/, Ф2) и одноадресные (ФЗ, Ф4, Ф5). Форматы микрокоманд ЦПЭ К588ВС2, приведены на рис. 6.1,6, в их составе можно выделить поля: DD, D — адреса приемника результата; ОР1 — ОР4 — кода операции; RR — адреса регистра (RO — R15); L- указателя длины операнда; CONS — константы, загружаемой из УП в WR; S — разрешения выдачи состояния в DS.
В табл. 6.3 приведена кодировка двухадресных микрокоманд, а соответствующие им операции ALU — в табл. 6.4. Кодировка одноадресных микрокоманд задается табл. 6.5, а соответствующие им
операции ALU — в табл. 6.6. При выполнении микрокоманд содержимое RS(C, И N, Z) выдается в DS, если М7(11)=1. Если приемником результата операции является RS, то формирование и выдача признаков результата операции блокируется.
Временная диаграмма работы ЦПЭ. Последовательность фаз работы БИС определяет внутренний блок синхронизации (CLG), функционирование которого начинается с поступления отрицательного фронта сигнала сопровождения микрокоманды (CS) с одновременной подачей кода микрокоманды (М7). Выполнение любой микрокоманды состоит из комбинации следующих фаз: приема INP (микрокоманд по шине МЦ а также операндов по шине D в некоторых операциях); чтения RD [информация из источника
212
Таблица 6.2. Описание выводов ЦПЭ К588ВС2
Обозначение вывода Номер контакта Назначение вывода
D(15 - 0) М 1(11-0) CS STB SD DS F Ucc GND 20; 19; 18; 17; 16; 15; 14; 13; 12-; 11; 10; 9; 8; 7; 6; 5 41; 4; 3; 2; 1; 40; 39; 38; 37; 36; 35; 34 30 32 33 22; 23; 24; 25 31 42 21 Двунаправленная 16-разрядная шина данных Входная двенадцатиразрядная шина микрокоманд Вход выбора кристалла (активен низкий потенциал) Двунаправленный вывод квитирования выдачи данных по магистрали D(15 — 0) Двунаправленный вывод, квитирования приема данных по магистрали D(15 — 0) 4-разрядная выходная шина признаков результата операции в ALU Выходная шина сигнала завершения исполнения микрокоманды Напряжение питания ( + 5 В) » » (0 В)
Таблица 6.3.Кодировка двухадресных микрокоманд ЦПЭ К588ВС2
Код микрокоманды (Ml) Выполняемая операция Формат микрокоманды
12 3456 78910
00 СОР1 хххх (RX): = (RX)ALU(WR)
01 СОР1 хххх (WR): =(RX)ALU(WR) Ф1
10 СОР1 хххх (RS): = (RX)ALU(WR)
11 СОР1 хххх (D, WR): = (RX)ALU(WR)
00 0111 хххх RESET
01 0111 СОР2 (WR): = (D)ALU(WR) Ф2
10 0111 СОР2 (RS): = (D)ALU(WR)
11 0111 СОР2 (D, WR): = (D)ALU(WR)
00 1111 ХХХХ RESET
01 1111 СОР2 (WR): = (RS)ALU(WR) Ф2
10 111 г СОР2 (RS): = (RS)ALU(WR)
и 1111 СОР2 (D, WR): = (RS)ALU(WR)
Примечания: 1. Функция ALU в микрокомандах определяется COPI или COPI2. 2. СОР/=# XI11. 3. Номер RX(R0 — R15) определяется содержимым РЯ-поля. 4. RESET — микрокоманда начальной установки ЦПЭ.
(RX, WR, RS — шина D) в ALU]; записи WR [завершение обработки данных в ALU и запись результата в приемник (RX, WR, RS, BD)]; выдачи ОUT (информации из BD в магистраль D).
По наличию фаз микрокоманды можно разделить на следующие основные типы:
без обмена по магистрали D (включает фазы INP, RD/WR) — рис. 6.1,в;
с выдачей информации (RES) в D (включает фазы INP, RD/WR, OUT) — рис. 6.1,г;
с приемом информации (OPR) по D (включает фазы INP, RD/WR)— рис. 6.1,Э;
с приемом информации (OPR) по D и выдачей (RES) в D результата (включает фазы INP, RD/WR, OUT) — рис. 6.1,е).
Прием микрокоманд и обмен данными по магистрали производится асинхронно и соответственно квитируется сигналами по выводам CS — F и STB — SD. Так как по шине микрокоманд информация может только приниматься в ЦПЭ-
213
Таблица 6.4. Операция ALU при выполнении микрокоманд по СОР1 и СОР2
Микрокоманда в СОР1 или СОР2 Функция Формируемые признаки Дополнительные условия
С N V z
хооо F = А л В — + 0 + —
Х001 F= А— В + + + + —
Х010 F=A®B — + 0 + —
ООП F= А+В + + + + —
Х100 F=B — + 0 + —
Х101 F= A — + 0 + —
1011 *F(15 - 8) = B(7 - 0) — + 0 + 7И/(1, 2) = Х0
1011 F(7 — 0) = B(15 - 8) — + 0 + А/7(1, 2) = Х1
хпо F=Av В — + 0 + —
Примечания: 1. При равенстве старшего разряда (X) СОР1 или СОР2 0-операция производится над 16-разрядными словами, в противном случае — над байтами. 2. При выполнении микрокоманд пересылки байтов (СОР = 1011) признаки С, N, V, Z устанавливаются по операнду источника. 3. Здесь принято: « — » —сохранение признака, « + » —установка по результату, 0 — сброс в нуль.
Таблица 6.5. Кодировка одноадресных микрокоманд ЦПЭ К588ВС2
Код микрокоманды (МГ) Выполняемая операция Формат микрокоманды
1 2 3456 78910 11
0 X СОРЗ хххх X (RX): = ALU(RX)
1 X СОРЗ хххх X (RX, D): = ALU(RX) ФЗ
0 X 0101 хххх X (RX): = (D)
1 0 0101 CONS 0 (WR(3 -0)]: = [MI(7 - 10)]
1 0 0101 CONS 1 [WR(4 - 7)]: = [MI(7 - 10)] Ф5
1 1 0101 CONS 0 [WR(8 - 11)]: = [MI(7 - 10)]
1 1 0101 CONS 0 [WR(72 - 75)]: = [MI(7 - 10)]
0 1 1111 COP4 1 (RS): = ALU(RS)
1 X 1111 COP4 1 (RS, D): = ALU(RS)
0 X 1101 COP4* X (WR): = ALU(WR) Ф4
1 X 1101 COP4* X (WR, D): =ALU(WR)
0 X 0111 COP4 X (WR): = ALU(D)
1 X 0111 COP4 X (WR, D): = ALU(D)
Примечания: 1. Функция ALU определяется в микрокомандах СОРЗ и СОР4. 2. СОР4* * 1101.
3. Номер RX(R0 — R15) определяется содержимым ЛЛ-поля — М1(7 — 10).
выводы, CS и F — однонаправленные. Выводы STB и SD — двунаправленные, так как данные по магистрали D могут и приниматься, и выдаваться. При приеме данных в D сигнал на входе SТВ генерируется внешним по отношению к ЦПЭ устройством и инициирует начало фазы ввода данных, сигнал на выходе SD служит квитанцией о приеме информации в ЦПЭ. При выдаче данных в D сигнал на выходе STB инициирует начало фазы вывода данных во внешних по отношению к ЦПЭ устройствах, сигнал на входе SD служит квитанцией для ЦПЭ о приеме информации во внешние схемы.
214
Ограничений на время ответа не существует, что позволяет сопрягать БИС с устройствами любого быстродействия или использовать ее в статическом режиме.
Ниже приведены значения основных временных параметров БИС К588ВС2: Время предустановки и удержания
микрокоманд tMIL, tMIHi нс . . . >50 Время действия строба приема мик-
рокоманды tp, нс.............> 300
Время предустановки и удержания
данных 0)£, tDH, нс..........>10
Время цикла исполнения микро-
команд tCi мкс:
при t — —25 °C..............>1,9
при -60°С< 85 °C . . . . > 2,5
Таблица 6.6. Операции ALU при выполнении микрокоманд по COPS и СОР4
Микрокоманда в СОРЗ или СОР4 Функция ALU Формируемые признаки
С N V z
0000 F = SLL(A) + + + +
1000 F= SLC(A) + + + +
0001 F=A-\ — + + +
1001 F=A + \ + + + +
0010 F=A + C* + + + +
1010 F=A-C* + + + +
ООП F=A + i — + + +
1011 F = SLL(C*. A) + + + +
0100 F=A + + 0 +
1100 F — SRL(A, C*) + + + +
0101 F=0 0 0 0 1
1101 F=A — + 0 +
оно F= SLR(A) + + + +
1110 F= SCR(A) + + + +
Примечания: 1. При Ml (2) = 0 операция производится над 16-разрядными словами, в противном случае — над байтами. 2. С* — значение триггера переноса до выполнения микрокоманды.
6.3. Управляющая память К588ВУ2
Микросхема УП предназначена для управления работой микроЭВМ и сочетает в себе функции БИС блока микропрограммного управления и ПЗУ-микрокоманд. Микросхемы с номерами кодировок 0001—0004 предназначены для упра-
вления ЦПЭ, а БИС с кодировкой 0005 — для управления системным контроллером в составе процессоров с системой команд ЭВМ «Электроника-60», включая операции расширенной арифметики (умножение, деление, сдвиги — MUL, DIV, ASH, ASH С).
Структура УП показана на рис. 6.2, а. В состав БИС входят: регистр адреса микрокоманды (RGA); регистр состояний (RGS); регистр команд (RGC); конвейерный регистр микрокоманд (RGMI); блок синхронизации (CLG); программируемая логическая матрица (PLA); регистр кодов управления УП (MIR).
Описание выводов УП приведено в табл. 6.7. Низкий потенциал на входах R0 или R1 устанавливают БИС в исходное состояние, положительный фронт переводит ее в состояние формирования микрокоманды. Считанные из PLA микрокоманды содержат три поля: адреса следующей микрокоманды (ЯСЛ); кода текущей микрокоманды (RGMI); кода управления (MIR).
Содержимое MIR задает операции по записи признаков в RGS, команд в RGS и адресов в RGA. Если в микрокоманде сформирован признак конца команды (END), то на одноименный вывод подается сигнал высокого потенциала (tCn). Для дальнейшей работы необходимо сменить код команды в RGS, что сопровождается
Таблица 6.7. Описание выводов БИС УП К588ВУ2
Обозначение вывода Номер контакта Назначение вывода
DC (15 — 0) DS (3-0) R0, R1 STB S F END MI(12 - 0) Ucc GND 20; 19; 18; 17; 16; 15; 14; 13; 12; 11; 10; 9; 8; 7; 6; 5 4; 3; 2; 1 39; 37 41 40 36 38 34.; 33; 32; 31; 30; 29; 28; 27; 26; 25; 24; 23; 22 42 21 Входная 16-разрядная шина команд Входная 4-разрядная шина состояний Вход сигналов начальной установки (активен низкий потенциал) Вход строба приема команд по шине DC(15 — 0) (активен низкий потенциал) Выход сигнала квитирования приема команд (активен низкий потенциал) Вход сигнала синхронизации из управляемого устройства Двунаправленная шина разрешения приема команд (активен высокий потенциал) 13-разрядная входная шина микрокоманд Напряжение питания ( + 5 В) » » (0 В)
215
О 1 2 3 4 5 6 7 8 9 10 11 12
—I_______I____I_____I____I____L.. 1 1____I____I—J_______L—_
Поле управления ЦПЭ K588BC2
Рис. 6.2
квитированием приема кода по шине DC (15 — 0) сигналами S — STB. Прием низкого потенциала на входе STB инициирует начало обработки новой команды и считывание первой ее микрокоманды (гС1) из PLA.
Временная диаграмма работы УП приведена на рис. 6.2,6. Синхронизация УС с устройствами, исполняющими микрокоманды, производится по выводам F — S. Одновременно с исполнением текущей микрокоманды, хранящейся в RGMI, УП производит выборку из PLA следующей. По отрицательному фронту сигнала F прекращается выдача микрокоманды и происходит «подброс» в высокий потенциал состояния выводов М 1(12 — 0). Если к этому времени сформирована следующая микрокоманда, то происходит ее запись в регистры с последующей выдачей. Ниже приведены основные временные параметры БИС:
Время установки в исходное состояние Оь нс..........................>500
Время приема команды tBE, нс <350 » цикла исполнения микрокоманды мкс........................>0,8
Форматы микрокоманд, управляющих ЦПЭ и интерфейсом микроЭВМ, приведены на рис. 6.2, в. Один из разрядов микрокоманд для ЦПЭ и СК играет роль сигнала выборки кристалла (CS) и кодируется во всех микрокомандах нулем.
6.4. Системный контроллер К588ВП
Микросхема предназначена для организации связи внутреннего интерфейса процессора с системной шиной по ОСТ 11.305.903-80.
Структура СК приведена на рис. 6.3,а. В состав БИС входят: блок приоритетной обработки прерываний (ICU); дешифратор микрокоманд (DC); блок управления магистралью (MCU); блок управления прямым доступом к памяти (DMCU); блок синхронизации (CLG).
Описание выводов СК приведено в табл. 6.8. Внутренний интерфейс процессора содержит сигналы управления ЦПЭ, УП и МПП, а также внутрипроцессорные шины данных (16 бит) и состояний (4 бита). Сигналы квитирования STB(1— 3) и SD обеспечивают передачу по 16-раз-рядной внутрипроцессорной шине данных, команд, адресов и векторов прерываний. По 4-разрядной шине DS в УП передается информация об источниках прерываний. Сигналы управления МПП (Cl, С2) служат для организации передачи информации в процессор либо из него.
Внешний интерфейс процессора содержит сигналы согласно ОСТ 11.305.903 — 80. Выход XTL служит для подключения КС-цепи, программирующей длительность сигналов DIN и DOUT
216
Таблица 6.8. Описание выводов СК К588ВГ1
Обозначение вывода Номер контакта Назначение вывода
IRQ(3 - 0) VIRQ IAKO DS{3 - 0) RESET HALT DMR DMGO SACK ACLO 1/0, T XTL MI(4 - 0) STB(3 - I) R INIT SYNC DIN DOUT WTBT RPLY SD C2, CI F CS IRQT Ucc GND 32; 33; 34; 31 28 29 4; 5; 6; 7 20 36 39 37 38 30^ 2; 1 3 13; 14; 15; 16; 17 11; 10; 9 . 8 22 24 25 26 23 27 12 41; 40 19 18 35 42 21 Входы запросов прерываний с фиксированными адресами векторов Вход требования прерывания от источников с векторами, передаваемыми по общей шине Выход разрешения прерывания Шина кода причины прерывания Вход задания режима начального пуска процессора Вход сигнала перехода в пультовой режим » запроса на прямой доступ к памяти Выход разрешения прямого доступа к памяти Вход подтверждения разрешения прямого доступа к памяти Вход сигнала аварии источника питания Входы разрядов номеров 4 и 7 регистров состояния процессора Вывод для подключения времязадающей ЛС-цепочки 5-разрядная параллельная шина микрокоманд Выводы сигналов квитирования обмена информацией Выход сигнала начальной установки микропрограммного устройства управления Выход сигнала установки внешних устройств в начальное состояние Выход сигнала синхронизации обмена » синхронизации чтения » » записи » сигнала запись — байт Вход ответа внешнего устройства Двунаправленная шина квитирования приема микрокоманды Выходы управления магистральными приемопередатчиками Выход сигнала завершения исполнения микрокоманды Вход выборки кристалла (активен низкий потенциал) Вход запроса прерывания по внешнему событию — таймеру (активен низкий потенциал) Напряжение питания (+ 5 В) » » (0 В)
до сигнала RPLY и длительность сигнала IN IT.
Система микрокоманд СК приведена в табл. 6.9. Управление БИС осуществляется 5-разрядной микрокомандой, поступающей на входы MI (4 — 0) при CS = = 0. Набор микрокоманд СК обеспечивает выполнение всех необходимых операций по связи общей шины с внутрипро-цессорным интерфейсом. В табл. 6.10 приведена кодировка причин прерываний, выдаваемых из СК в УП с номером прошивки 0005. Для иллюстрации обработки основных циклов общей шины на рис. 6.3, б — г приведены временные диаграммы выполнения микрокоманд DA-
TIK, DATI, DATO. Время выдачи адреса (сдвиг между AD и SYNC) не менее 150 нс на выходах СК. Временные параметры БИС соответствуют протоколу обмена по общей шине.
6.5. Умножитель К588ВР2
Микросхема У МН предназначена для аппаратного выполнения операции умножения 16-разрядных чисел с получением 16 или 32-разрядного результата.
Структура УМН приведена на рис. 6.4,а. В состав БИС входят: 16-раз-рядный буфер данных (BD); блок управления вводом-выводом (МС17); 16-раз-
217
Рис. 6.3
г)
Таблица 6.9. Система микрокоманд СК К588ВГ1
Мнемоника Микрокоманды M 1(4 - 0) Название операции Мнемоника Микрокоманды М 1(4 — 0) Название операции
INET 00 Инициализация рабо- NH 21 Запрет » по HALT
ты микросхемы RT1 22 Сброс » INT1
LPSW 01 Загрузка слова-со- RT2 23 » » INT2
стояния (PSW) RT3 24 » » INT3
DATIV 02 Ввод вектора преры- RH 25 » » от HALT
вания RTM 26 » триггера маски
WAIT 03 Ожидание прерывания RES 27 Начальная установка
IE 04 Разрешение » RTE 30 Сброс триггера ошиб-
DI 05 Запрет » ки (ERROR)
DAT I 10 Ввод слова RTP 31 » » РОК
DAT I К 11 » команды СТО 32 Очистка » ТО
DATO 12 Вывод слова NT1 33 Запрет прерывания Т1
DATOB 13 » байта REV 34 Сброс триггера EVNT
DATIO 14 Ввод-вывод слова NOP 37 Нет операции
DATIOB 15 » байта
RTO 20 Сброс прерывания INTO Примечание. Ml представлена в восьмеричном коде.
218
Таблица 6.10. Кодировка прерываний на выходах СК
Код на DS Причина прерывания Мнемоника
3 2 1 0
1 0 1 0 Режим начального пуска (двойная ошибка канала) W (DBE)
1 1 1 0 Прерывание по Т-биту PSW Т
1 1 1 1 Прерывание по пропаданию питания (ошибка канала) РОК (TERR1)
0 1 1 1 Прерывание по сигналу HALT (ошибка канала) HALT (TERR2)
0 1 0 1 Запрос прерывания от ВУ по INTO INTO
0 1 0 0 » » » » » INTI INTI
0 1 1 0 » » » » » INT2 INT2
0 0 1 0 » » » » » INT3 INT3
0 0 1 1 Прерывание по внешнему событию (таймеру) EVNT
0 0 0 1 Запрос прерывания от ВУ с вводимым адресом-вектором IRQ
0 0 0 0 Нет прерывания NOP
Примечание. Прерывания расположены в порядке убывания приоритета.
рядный регистр операндов (RGA, RGB); 16-разрядные регистры старших и младших разрядов произведения (RGM, RGN); 4-разрядный регистр состояния (RGS), содержащий признаки N, Z, Ц С; устройство умножения чисел в дополнительном коде (MUL).
Описание выводов У МН приведено в табл. 6.11. Подключение БИС к общей шине по ОСТ 11.305.903 — 80 осуществляется через селектор адреса К588ВТ1 (рис. 6.4,6). При этом по шине А (12 — 4) задается адрес, присваиваемый УМН. Так как для обращения к его регистрам ис-
219
Таблица 6.11. Описание выводов УМН К588ВР2
Обозначение вывода Номер контакта Назначение вывода
D(15 - 0) CS(2 - 0) RD WR READY Ucc GND 3; 4; 5; 6; 7; 8; 9; 10; 15; 16; 17; 18; 19; 20; 21; 22 11; 13; 14 1 23 2 24 12 Двунаправленная шестнадцатиразрядная шина данных Входы адресных сигналов выбора регистров Вход строба чтения данных (активен низкий потенциал) Вход строба записи данных (активен низкий потенциал) Выход сигнала готовности микросхемы к выполнению следующей операции Напряжение питания (4-5 В) » » (0 В)
пользуются только три из восьми выводов С5, возможно подключение двух УМН к одному С А.
Система микрокоманд УМН полностью определяется сигналами чте-ния/записи регистров согласно табл. 6.12.
Таблица 6.12. Адресация регистров и операции в УМН К588ВР2
Входы управления Входы выборки (CS) Операция в БИС
WR RD 0 1 2
0 0 1 1 1 1 1 0 0 0 0 1 0 1 1 1 0 1 0 1 1 1 1 1 0 (RGA): = D (RGB): = (D) (D): = (RGN) (младшая часть) (D): = (RGM) (старшая часть) (Z)):=(AG5)
Примечание. Одновременная подача нескольких сигналов CS либо сигналов RD и WR не рекомендуется.
Умножение в блоке MUL производится после обновления одного из операндов и запускается сигналом WR. По внутреннему сигналу после образования результата происходит установка регистров произведения (KGM, RGN) и регистра состояния (RGS). Ниже приведен формат слова, считываемого из RGS в шину данных:
Для обеспечения возможности более плотной упаковки данных в памяти микроЭВМ при использовании байтовых операций предусмотрено чтение меток С, К Z, N в оба байта.
Номера разрядов шины данных (D) 15 14 13 12 11 10 9 8
Выдавае-
мые признаки из
RGS... 1 1 1 1 С V Z N
Номера разрядов шины данных
(D) 7 6 5 4 3 2 1 0
Выдавае-
мые признаки из
RGS 1 1 1 1 С V Z N
Временная диаграмма работы УМН представлена на рис. 6.4, в. Умножение начинается с засылки двух операндов (OPRA, OPRB) в регистры RGA и RGB. При операциях чтения записи данных MCU формирует сигнал READY, отмечающий окончание операции в БИС УМН. Чтение результата (RGN, RGM) производится с младших разрядов произведения. Последним читается регистр состояний (RGS). Время умножения отсчитывается с загрузки второго операнда до чтения первого слова результата. Ни
же приведены основные временные параметры БИС:
Время записи данных twRL> нс . . . < 200 » удержания сигнала ответа при
записи tWRN, нс..................<150
Время чтения данных Irdl^ нс . • • < 300 » удержания сигнала ответа при
чтении Офя, нс...................< 200
Время умножения Imul, мкс . . . . < 2
220
6.6. Многоцелевой буферный регистр К588ИР1
Микросхема МБР предназначена для построения интерфейских блоков ЗУ, контроллеров внешних устройств и т. д.
Структура МБР приведена на рис. 6.5,а. В состав БИС входят: устройство управления чтением/записью (СU); 8-разрядный регистр данных (RG); блок контроля четности (CHU); блок управляемых инверторов (INV); блок выходных усилителей.
WR
DI(7~O) сн
WRRDY RD
Рис. 6.5 ER
—AwR
IV/? /
RD \ I
DI (7-0) \ _____7
CH \ /
WRRDY I
DO (7-0) tRD\ \ /
RDRDY \_________Г
Таблица 6.13. Описание выводов МБР К588ИР1
Обозначение вывода Номер контакта Назначение вывода
D(7 -0) DO(1 — 0) RD WR CS RDRDY WRRDY R MD FC CH ER Ucc GND 6; 7; 8; 9; 10; 11; 12; 13 23; 22; 21; 20; 19; 18; 17; 16 4 3 2 25 23 5 15 1 24 27 28 14 Входная 8-разрядная шина данных Выходная 8-разрядная шина данных Вход строба чтения данных в DO (активен низкий потенциал) Вход строба записи данных в регистр (активен низкий потенциал) Вход сигнала выборки кристалла Выход сигнала «чтение выполнено» » » «запись выполнена» Вход сигнала сброса регистра Вход управления полярностью чтения данных (0 — инверсная, 1 — прямая) Вход управления формированием/контролем бита четности Двунаправленная шина контроля данных по четности Выход сигнала ошибки четности (активный низкий потенциал) Напряжение питания (4-5 В) » » (0 В)
221
Таблица 6.14. Система микрокоманд МБР К588ИР1
Сигналы управления Выполняемая операция Генерируемые
CS R MD FC RD WR сигналы
1 X X X X X NOP —
0 0 X X X X (RG): = 0 —
0 1 1 1 0 1 (DO): = (RG); (CH): = ^(RG) RD RDY
0 1 0 1 0 1 (DO):=(RG); (СН): = &(RG) RD RDY
0 1 X 0 1 0 (RG) : = (DI); (ER) :=^(DI)® (CH) WRRDY
Л 1 1 1 Л Л ) (RG): = (DI); (CH): = ^(RG) WRRDY
и 1 1 1 и и г (DO):=(RG) RD RDY
Л 1 Л 1 Л Л г (RG):=(DI); (CH) = &(RG) WRRDY
и 1 и 1 и U Л (DO): = (RG) RD RDY
Л 1 1 Л Л Л < (RG): = (DI); (ER): = § (RG) ф (CH) WRRDY
и 1 1 и и U 5 (DO): = (RG) RD RDY
0 1 0 0 0 0 (RG): = (DI); (ER): = § (RG) ф (CH); (DO):=(RG) WRRDY
Примечания: 1. NOP — пустая операция. 2. ©—знаки суммирования по модулю два.
Описание выводов МБР приведено в табл. 6.13. Микросхема позволяет передавать данные в прямом или инверсном коде в одном направлении (от DI к DO) с временным хранением их в RG и контролировать пересылки по четности.
Устройство управления вырабатывает внутренние сигналы стробирования и сигналы синхронизации обмена (RDRDY, WRRDY), свидетельствующие об окончании фаз чтения и записи данных.
Система микрокоманд МБР приведена в табл. 6.14. Исполнение операций чтения, записи и чтения/записи и информации показано на рис. 6.5, б — г соответственно. Ниже приведены значения основных вре-
менных параметров БИС:
Время записи информации tWR, нс. . .<100 » чтения информации нс . . .<150
» предустановки информации при записи tDIL, нс.................>100
6.7. Магистральный приемопередатчик К588ВА1
Микросхема МПП предназначена для построения интерфейсных блоков ЗУ, контроллеров внешних устройств и обеспечивает двунаправленную прямую или инверсную передачу информации, контроль по четности двух магистралей и подтверждения окончания передачи.
Структура МПП приведена на рис. 6.6,а. В состав БИС входят: устройство управления передачей информации (INV);
222
два блока управляемых инверторов (INV); блок контроля четности (CHU); выходные усилители информационных шин.
Описание выводов МПП приведено в табл. 6.15. Микросхема имеет два дву
правила формирования и контроля битов четности магистралей D1 и D2. Следует иметь в виду, что выдача информации из блока контроля четности происходит только в моменты действия сигналов CS, С1 и С2. Выполнение каждой микроопе-
Таблица 6.15. Описание выводов МПП К588ВА1
Обозначение вывода Номер контакта Назначение вывода
Dl(7 - 0) D2(7 - 0) CS MD ER FC(2, 1) CH(2, 1) C(2, 1) F Ucc GND 23; 22; 21; 20; 19; 18; 17; 16 6; 7; 8; 9; 10; 11; 12; 13 1 15 4 2, 3 5; 24 27; 26 25 28 14 Двунаправленная 8-разрядная шина данных То же Входная шина выборки кристалла Вход управления полярностью передачи информации (0 — инверсная, 1 — прямая) Выход сигнала ошибки четности (активен низкий уровень) Входы управления формированием/контролем битов четности Двунаправленные шины контроля магистралей D2, D1 по четности Входы сигналов управления выдачей данных в магистрали D2, D1 Выход сигнала завершения исполнения микрокоманды Напряжение питания ( + 5 В) » » (0 В)
направленных канала передачи данных (DI, D2), сопровождаемых сигналами четности (СН19 СН2), и обобщенные сигналы окончания операции и признака ошибки (F и ER).
Система микрокоманд МПП приведена в табл. 6.16, а в табл. 6.17* приведены
Таблица 6.16. Система микрокоманд МПП
К588ВА1
Управляющие сигналы Операции в БИС
CS MD С1 С2
1 X X X NOP
0 1 0 1 (DI): = (D2)
0 0 0 1 (D1): = (Р2)
0 1 1 0 (D2): =(Ш)
0 0 1 0 (D2): = (Ш)
0 1 0 0 (D/): = (Z>2), (D2): =(£>/)*
0 0 0 0 (DI): = (D2), (D2) :=(£/)*
0 X 1 1 NOP
Примечания: 1/ NOP — пустая операция. 2. Операции, помеченные ♦, приводят к неопределенной ситуации, их использование не рекомендуется.
рации отмечается сигналом на выходе F. На рис. 6.6, б, в приведены временные диаграммы исполнения микрокоманд пересылки данных из D2 в D1 и из D1 в D2 соответственно. Время передачи информации (tI0) через МПП менее 150 нс.
6.8. Контроллер блока ЗУ К588ВГ2
Микросхема КЗУ»предназначена для организации блоков памяти (ОЗУ, ПЗУ, ППЗУ) емкостью не менее 4К слов, подключаемых к общей шине по ОСТ 11.305.903-80.
Структура КЗУ представлена на рис. 6.7,а, в состав БИС входят: 3-разрядный регистр адреса блока (KG); триггер адреса байта (7); схема сравнения адресов (СМР); устройство управления чтением/ записью (CU).
Описание выводов КЗУ приведено в табл. 6.18. Микросхема сравнивает коды в адресных посылках (ADR) мультиплексированной общей шины с адресом
223
Таблица 6.17. Правила формирования и контроля битов четности
Сигналы управления Сигналы, контроли-руемые на входах МПП Сигналы, формируемые на выходах МПП
FC1 FC2
0 0 Dl(7 — 0), СН1 D2(7 — 0), СН2 (ER) = &(DI)@ (СН1) у §(D2)© (CH2)
0 1 Dl(7 - 0) D2(7 — 0), CH2 (CH1)=&(D1) (ER) = &(D2)®(CH2)
1 0 Dl(7 — 0), CHI D2(7 — 0) (ER)=&(D1)@(CH1) (CH2)=$(D2)
1 1 Dl(7 - 0) D2(7 - 0) (CHI) = &(D1); (ER) = 1 (CH2) = g(Z>2)
Примечания: 1. При CS = 1 на выходах ER, CHI, СН2 устанавливается высокий потенциал. 2. При приеме информации по двунаправленным входам на одноименных выходах БИС устанавливается высокоимпедансное состояние.
224
блока на входах А (15 —13) и в случае их совпадения инициирует цикл обмена с блоком памяти. При необходимости емкость блока памяти, управляемого КЗУ, может быть увеличена с захватом из адресного пространства полей в 4К, 8К или 16К слов. Для этого соответствующие входы адреса блока А (15 —13) и входы AD(15 —13) распаиваются на одинаковые коды.
Система микрокоманд КЗУ приведена в табл. 6.19. В зависимости от комбина-
Таблица 6.18. Описание выводов КЗУ К588ВГ2
Обозначение вывода Номер контакта Назначение вывода
AD 4; 5; 6 Входы шины адреса дан-
(15 - 13) ных
А(15 - 13) 14; Входы задания адреса
13; 12 блоков ЗУ
SYNC 3 Вход сигнала синхронизации обмена
AD(0) 7 » шины адреса/данных
DIN 10 » синхронизации чтения
DOUT 8 » » записи
WIBT 11 » сигнала «запись — байт»
CS(1, 0) 16; Выходы сигналов выбор-
15 ки старшего и младшего байтов накопителя
XRD; 2; 17 Выводы для подключе-
XWR ния АС-цепочек задания времени чтения и записи данных в накопитель
RPLY 1 Выход сигнала готовности
Ucc 18 Напряжение питания ( + 5 В)
GND 9 Напряжение питания (0 В)
ции управляющих сигналов КЗУ инициирует один из четырех возможных циклов обмена между блоком накопителя и общей шиной, готовность к завершению которого отмечается сигналом низкого потенциала на выходе RPLY. Возможна организация цикла «ввод — пауза — вывод».
Временная диаграмма работы КЗУ приведена на рис. Использование АС-цепочек, подключаемых ко входам XRD и XWR, позволяет программировать время чтения и записи данных в накопителе (tXRD, tXWD), что обеспечивает сопряжение КЗУ с микросхемами памяти любого быстродействия. Значения основных временных параметров КЗУ приведены ниже:
Время выработки сигналов выборки кристалла tCs, нс.................< 200
Время чтения или записи накопителя tXRD, txWR, МКС.....................<10
Время задержки сигнала готовности от стробов чтения и записи tDjNi ^DOUTi нас.........................<100
Время задержки сигнала выборки кристалла от сигнала готовности tRPLY, нс <100
На рис. 6.7, в приведена структура блока ОЗУ емкостью 4К 16-разрядных слов, построенного с использованием БИС памяти К537РУЗ, МПП, МБР и КЗУ. Недостатком приведенной схемы является подключение канального сигнала DOUT к 19 нагрузкам внутри одного блока. Поэтому в практических разработках рекомендуется в блоках памяти ставить развяэку нагрузки на входе сигнала.
Таблица 6.19. Система микрокоманд КЗУ К588ВГ2
Входные сигналы Цикл работы блока памяти Выходные сигналы
SYNC DIN DOUT WTBT S' q В 8 XRD XWR
0 0 1 1 X Считывание слова 0 0 0 1
0 1 0 1 X Запись » 0 0 1 0
0 1 0 0 0 » младшего байта 0 1 1 0
0 1 0 0 1 Запись старшего байта 1 0 1 0
1 X X X X Пустая операция 1 1 1 1
Примечание. При записи слова и байтов во время отрицательного перепада SYNC сигнал WTBT=Q.
8 С Т Хвощ и др
225
6.9. Селектор адреса К588ВГ1
Микросхема СА предназначена для сопряжения группы, включающей до восьми УВВ с общей шиной по ОСТ 11.305.903-80.
Структура СА приведена на рис. 6.8,а. В состав БИС входят: 12-разрядный
Система микрокоманд СА приведена в табл. 6.21. В зависимости от комбинации управляющих сигналов СА инициирует циклы обмена информацией между УВВ и общей шиной; так как УВВ всегда располагаются в последней странице памяти, СА инициирует цикл обмена только при наличии сигнала обращения
ДО fo'Oj
гс к_ SYNC \ ГЛ
DOUT \ /
WR0,WR1 \ /
READY \ /
Рис. 6.8
регистр адреса группы УВВ (RG); схема сравнения адресов (СМР); дешифратор адреса УВВ в группе (DC); устройство управления чтением / записью (CU).
Описание выводов СА приведено в табл. 6.20. Микросхема сравнивает коды в адресных посылках (ADR) мультиплексированной общей шины с адресом группы УВВ на входах А (12 —4) и в случае их совпадения инициирует цикл обмена. Адрес УВВ в группе задается по шинам AD(3 — 1) и с выхода RG поступает на входы DC[ADR(3 — 7)]. Выбор конкретного УВВ в группе производится сигналами выборки кристалла CS0 — CS7.
к внешним устройствам (BS). Выбор адреса байта УВВ при записи осуществляется выходами WRO, WR1 на основе сигналов AD(0) и WTBT
Временная диаграмма работы С А иллюстрируется приведенными на рис. 6.8, б—г листограммами циклов «ввод», «вывод» и «ввод — пауза — вывод» соответственно. Ниже приведены значения основных временных параметров.
Время предустановки сигнала обращения к УВВ tBS, нс.....................>150
Время задержки сигналов выборки кристалла tcs, нс...................< 300
226
Таблица 6.20. Описание выводов СА К588ВТ1
Обозначения вывода Номер контакта Назначение вывода
AD(12 - 0) А(12 — 4) CS(7 - 0) SYNC DIN DOUT WTBT BS READY RPLY WR(1 - 0) RD Ucc GND 1; 2; 3; 4; 5; 6; 7; 8; 9; 10; 11; 12; 13 41; 40; 39; 38; 37; 36; 35; 34; 33 25; 26; 27; 28; 29; 30; 31; 32 15 17 18 16 14 20 19 24; 23 22 42 21 Входы шины адреса/данных Входы задания адреса группы УВВ Выходы сигналов выборки УВВ (активен низкий потенциал) Вход сигнала синхронизации обмена » » » чтения » » » записи » » «запись — байт» Вход признак обращения в УВВ » сигнала завершения операции в УВВ Выход сигнала готовности Выходы стробов записи данных в старший и младший байты УВВ Выход строба чтения данных из УВВ Напряжение питания ( + 5 В) » » (0 В)
Таблица 6.21. Система микрокоманд СА К588ВТ1
Входные сигналы Цикл обмена УВВ с общей шиной Выходные сигналы
>5 SYNC С) DOUT WTBT о q (о - zft) о St § RPLY
1 0 0 0 0 0 X 1 0 0 0 0 X X 0 1 1 1 X X 1 0 0 0 X X 1 1 0 0 X X X 0 0 1 Пустая операция » » Считывание слова Запись слова » младшего байта » старшего байта 1 1 0 0 0 0 1 1 1 0 0 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 0 0
Примечание. При записи слов и байтов во время отрицательного перепада SYNC сигнал WTBT=Q.
6.10. Контроллер прерываний К588ВН1
Микросхема КПРВ предназначена для обслуживания запросов прерываний от двух групп внешних устройств с пересылаемым по общей шине адресом-вектором подпрограммы прерывания.
Структура КПРВ приведена на рис. 6.9,а. В состав БИС входят: два регистра адресов-векторов (RA, RB); регистр состояния (KS); 7-разрядный буфер данных (BD); схема управления прерываниями (ICU).
Описание выводов КПРВ приведено в табл. 6.22. Получив сигнал запроса пре-8*
рывания от одного из устройств, подключенных ко входу INTA или INTB (отрицательный фронт), КПРВ выдает сигнал требования прерывания (VIRQ) и осуществляет цикл выдачи адреса вектора при получении сигнала IAKI. Режим работы БИС определяется состоянием RS согласно табл. 6.23. По сигналу INIT схема сбрасывает все триггеры RS в состояние 0.
Система микрокоманд КПРВ приведена в табл. 6.24. Микросхема выполняет циклы «ввод», «вывод», «ввод — пауза — вывод» и «прерывание» по временной диаграмме согласно ОСТ 11.305.903-80. Временные диаграммы
227
INTA (TNTBf
VIRQ
BIN
KPLV
IA KI
IA KO
VECB(INTB) AD(7~T)
г)
CS
DOUT KPLV
AD(7~1)
a)
CS DIN RPLV AD(7~T)
ics twR
Таблица 6.22 Описание выводов КПРВ К588ВН1
Обозначение вывода Номер контакта Назначение вывода
AD(7 - 1) А(7-2) INIT DIN DOUT IAKI INT(A, В) VIRQ RPLY IAKO VECB CS(2 - 0) Ucc GND 27; 26; 25; 24; 23; 22; 21 6; 5; 4; 3; 2; 1 20 11 10 15 12; 13 17 19 16 18 7; 9; 8 28 14 Двунаправленная шина адреса/данных Входная шина задания адреса вектора прерывания Вход сигнала начальной установки регистров КПРВ Вход строба чтения информации » » записи » Вход сигнала предоставления прерывания Входы сигналов запросов прерываний (активен отрицательный фронт) Выход сигнала требования прерывания процессора Выход сигнала готовности » » предоставления прерывания Выход сигнала квитанции обслуживания устройства В Входы сигналов адресной выборки регистров КПРВ fRS, RA, RB) Напряжение питания ( + 5 В) » » (0 В)
228
Таблица 6.23. Задание RS режимов работы КПРВ К588ВН1
Номер бита RS Код Режим работы БИС
1 0 1 Выдача адреса вектора по INTA с А(7 - 2) » » » » INTA из RA
2 0 1 Выдача адреса вектора по INTB с А(7 - 2) » » » » INTB из RB
3 0 1 Высший приоритет у INTA » » » INTB
4 0 1 Разрешено прерывание от INTA Запрещено прерывание от INTA
5 0 1 Разрешено прерывание от INTB Запрещено прерывание от INTB
6 0 1 Нормальный режим Начальная установка КПРВ без сброса RS
7 0 1 Обслуживалось прерывание от INTA » » » INTB
циклов «прерывание», «вывод» и «ввод» приведены на рис. 6.9, б — г соответственно.
Если во время обслуживания прерывания от одного из входов КПРВ приходит запрос от другого его входа, то после окончания текущего прерывания БИС переходит к обслуживанию следующего. Если же до прихода сигнала IAKI в КПРВ поступит два запроса (INTA и IN ТВ), то они будут обслужены согласно их приоритету, установленному RS. Подключение нескольких КПРВ к процессору для увеличения числа входов прерываний показано на рис. 6.9, д. При этом высшим приоритетом обладают устройства, находящиеся ближе к процессору. Если процессором выдается сигнал IAKO, который распространяется через цепочку КПРВ, то обслуживается активный запрос, находящийся ближе всех к процессору, дальнейшее распространение сигнала предоставления прерывания блокируется.
При совместном использовании КПРВ и СА К588ВТ1 возможно програм-
Таблица 6.24. Система микрокоманд КПРВ К588ВН1
Сигналы управления Выполняемая операция Выходные сигналы
IN IT О и оз и о \ DO UT INTO | INTI IAKI О) RPLY IAKO оэзл
1 1 1 1 1 1 1 1 1 Пустая операция 1 1 1 1
0 X X X X X X X X Начальная установка КПРВ со сбросом RS 1 1 1 1
1 0 1 1 0 1 1 1 1 Чтение регистра RB 1 0 1 1
1 1 0 1 0 1 1 1 1 » » RA 1 0 1 1
1 1 1 0 0 1 1 1 1 » » RS 1 0 1 1
1 0 1 1 1 0 1 1 1 Запись в регистр RB 1 0 1 1
1 1 0 1 1 0 1 1 1 » » » RA 1 0 1 1
1 1 1 0 1 0 1 1 1 » » » RS 1 0 1 1
1 1 1 1 1 1 0 1 1 Передача адреса вектора от INTB 0 1 1 1
1 1 1 1 0 1 X 1 0 1 0 1 0
1 1 1 1 1 1 1 0 1 Передача адреса вектора от INTA 0 1 1 1
1 1 1 1 0 1 1 X 0 1 0 1 1
1 1 1 1 1 1 1 1 1 Транслирование сигнала предоставления прерывания 0 1 1 1
1 1 1 1 0 1 1 1 0 1 1 0 1
Примечание. Для последних трех микрокоманд приведены комбинации управляющих сигналов, возникающие последовательно во времени.
229
мирование векторов прерываний от процессора, осуществляемое записью чисел в регистры КПРВ по фиксированным адресам, задаваемым через СА. К одному СА можно подключить до четырех БИС КПРВ.
Ниже приведены значения основных временных параметров:
Время предустановку сигнала выборки кристалла tcs, нс..............>150
Время выполнения записи/чтения
Ird, нс........................250
6.11. Программируемый интервальный таймер К588ВИ1
Микросхема ПИТ предназначена для отсчета программируемых временных интервалов и прерывания процессора в составе систем реального времени.
Структура ПИТ приведена на рис. 6.10,а. В его состав входят: 16-разрядный буфер данных (BD); 10-разрядный регистр состояний (RGS); два счетчика с программируемым коэффициентом пересчета (С 77, СТ2); устройство управления (CU); блок деления частоты (DIV).
Описание выводов ПИТ приведено в табл. 6.25. Установка микросхемы в исходное состояние осуществляется подачей сигнала CLR. Для начальной инициализации БИС необходимо произвести запись
в RGS управляющего слова, а в С 77, СТ2 — коэффициентов пересчета входной частоты синхронизации счетчиков.
Формат RGS, определяющего режим работы ПИТ, приведен в табл. 6.26. Установка в RGS различных кодов позволяет изменять режим работы ПИТ. Например, запись в RGS кода 0000000000 приводит к выдаче сигналов INTI, INT2 после запуска счетчиков по записи в них коэффициентов пересчета, а 0001010000 — после подачи сигналов Cl, С2. Запись кода ХХХХХХООИ приводит к блокировке выдачи сигналов INTI, INT2, Переход на прерывание возможен после анализа битов RGS(89 9), прочтенных через шину AD.
Временная диаграмма чтения / записи данных в регистры ПИТ приведена на рис. 6.10,6. Подключение БИС к общей шине микроЭВМ обычно осуществляется через СА К588ВТ1. На рис. 6.10, в приведена временная диаграмма выдачи сигналов требования прерываний (INT) при запуске счетчиков сигналами сброса (ISR). При периодичности следования сигналов синхронизации счетчика СТ1 через tc сигнал запроса прерывания (INT1) выдается через время (N1 • tc) после сброса предыдущего запроса сигналом (ISR), где N1 — число, записанное в СТ1 из шины AD(15 -г 0).
230
Таблица 6.25. Описание выводов ПИТ К588ВИ1
Обозначение вывода Номер контакта Назначение вывода
AD(15 - 0) RD WR Cl, C2 СП, CI2 CLR RDY CS(0, 1, 2) FI FO(7 - 1) INT(1, 2) ISR(1, 2) CO Ucc GND 34; 33; 32; 31; 30; 29; 28; 27; 13; 12; 11; 10; 9; 8; 7; 6 19 20 15; 16 17; 18 26 22 23; 24; 25 1 41; 40; 39; 38; 37; 36; 35 2; 3 4; 5 14 42 21 Двунаправленная 16-разрядная шина данных Вход строба чтения данных (низкий потенциал) Вход строба записи данных (низкий потенциал) Управляющие входы счетчиков СТ1, СТ2 Входы синхронизации счетчиков СТ1, СТ2 Вход начальной установки (низкий потенциал) Выход ответного сигнала готовности (низкий потенциал) Входы выборки блоков RGS, СТ1, СТ2 (низкий потенциал) Вход делителя частоты Выход » » Выходы требования прерывания по переполнению СТ1, СТ2 (низкий потенциал) Входы сброса требований прерывания от СТ1, СТ2 (низкий потенциал) Выход объединения счетчиков СТ1, СТ2 Напряжение питания ( + 5 В) » » (0 В)
Таблица 6.26. Назначение разрядов
Номер бита RGS Задаваемый режим работы
0 1 Режим работы таймера: однократный циклический
2 3 Режим пуска СТ1: 10 — пуск СТ1 сигналом WR л CS1; 01 - пуск СТ1 сигналом С1 00 — обоими сигналами (С1 и С2); 11 — блокировка запуска СТ1
4 5 Режим пуска СТ2\ 10 — пуск СТ2 сигналом WR CS1; 01 - пуск СТ2 сигналом С2 00 — обоими сигналами (С1 и С2); 11 — блокировка запу-ка СТ2
6 7 8 9 Блокировка СТ1 (1) » СТ2 (1) Фиксация прерывания от СТ1 (0) » » » СТ2 (0)
6.12. Контроллер прямого доступа к памяти К588ВТ2
Микросхема КПДП предназначена для управления работой внешних устройств в режиме прямого доступа к памяти че
рез общую шину по ОСТ 11.305.903 — 80. КПДП используется совместно с БИС селектора адреса (К588ВТ2), контроллера прерываний (К588ВН1) и многоцелевыми буферными регистрами (К588ИР1).
Структура КПДП представлена на рис. 6.11,а. В состав БИС входят: 18-раз-рядный буфер данных (BD); устройство управления обменом по общей шине (MCU); устройство управления прямым доступом к памяти (DMU); устройство управления прерываниями (ICU); устройство управления вводом/выводом данных (IOU); устройство управления связью с УВВ (С 17); регистр состояния (RGS); 16-разрядный регистр текущего адреса данных (BG4); 16-разрядный счетчик слов/байтов (СТ).
Описание выводов КПДП приведено в табл. 6.27. Со стороны общей шины БИС имеет стандартный набор сигналов управления (DIN, DOUT, WTBT, SYNC, RPLY, I NIT). Чтение-запись данных регистров КПДП осуществляется при активном сигнале CS, адресация к регистрам внутри БИС при этом осуществляется по входам AD(2, 1) в адресном цикле обмена. Временная диаграмма сброса КПДП и записи данных во внутренние регистры БИС приведена на рис. 6.11,6.
Основные принципы использования КПДП поясняются рис. 6.12, а, иллюстри-
231
Рис. 6.11
Ucc
GND
INR
INI
RD
WR
RDY ER
DEC DEA EWR ' EM
CLR
Таблица 6.27. Описание выводов КПДП К588ВТ2
Обозначение вывода Номер контакта Назначение вывода
AD(15 — 0) ЕХА{17, 16) МО RW1, RW2 EWR DEC, DEA АО DMR DMGI DMGO SACK RPLY INIT SYNC DIN, DOUT WTBT CS RD, WR RDY XTA 25-40 1; 47 2 3; 4 5 6; 7 8 9 10 11 12 13 14 22 21; 19 18 20 15; 16 17 23 16-разрядная параллельная двунаправленная шина адреса/ данных Выходы расширения адреса Вход установки режима работы КПДП Входы управления чтением/записью данных через КПДП от УВВ Выход разрешения записи данных в УВВ Входы запрета инкременирования СТ и RGA Вход младшего разряда адреса данных Выход запроса прямого доступа к памяти Вход разрешения » » » » Выход » » » » » » подтверждения захвата магистрали Двунаправленный сигнал синхронизации обмена пассив- ным устройством Вход сигнала начального сброса Двунаправленный сигнал синхронизации обмена активным устройством Двунаправленные сигналы стробирования ввода и вывода данных по общей шине Вход признака записи/байтового обмена » выборки кристалла Выходы стробов считывания регистра ввода и записи регистра вывода Вход сигнала готовности регистров ввода/вывода Двунаправленный вывод программирования длительности адресной части посылки
232
Продолжение табл. 6.27
Обозначение вывода Номер контакта Назначение вывода
ER 41 Вход сигнала ошибки
INR 42 » » запроса прерывания от УВВ
INT 45 Выход » » » процессора
RQM 46 Вход запроса прямого доступа к памяти от УВВ
ЕМ 44 Выход разрешения прямого доступа к памяти от УВВ
CLR 43 Выход начальной установки УВВ
Ucc 24 Напряжение питания (4-5 В)
GND 48 » » (0 В)
ОТнцая шина по ОСТ 11.305.903-80
Рис. 6.12
Устройства прямого доступа к памяти
рующим подключение к общей шине устройства прямого доступа. Работа КПДП может происходить как при управлении от программы, так и при управлении от УВВ. Задание режима управления КПДП осуществляется потенциалом на входе МО. При управлении от программы функционирования КПДП полностью определяется кодом, занесенным в RGS. При управлении от УВВ работа БИС определяется сигналами управления на входах RW1, RW2, DEC, DEA. В обоих режимах БИС анализирует сигнал RQM для выдачи запроса на прямой доступ и INR — для выдачи запроса на прерывание процессора.
Для адресации КПДП в общей шине используется СА К588, к которому возможно подключение до восьми БИС. Для
организации циклов прерывания процессора рекомендуется использовать КПРВ К588ВН1, к которому возможно подключение до двух БИС при присвоении им разных адресов-векторов прерываний. В качестве регистров ввода/вывода рекомендуется использовать МПП К588ВА1, которые по выводам СН могут контролировать пересылки данных и выдавать в КПДП сигналы ошибок (ER).
Архитектура КПДП позволяет подключать к общей шине произвольное число каналов прямого доступа (рис. 6.12,6), при этом БИС, стоящие «ближе» по цепочке сигналов DMGO — DMGI к процессору, получают автоматически более высокий приоритет.
В связи с использованием 16-раз-рядных регистра текущего адреса и счет-
233
ника слов/байтов и ориентацией на перспективные системы в микросхеме предусмотрено расширение адресного пространства памяти до 256 К байт старшие разряды адреса — ЕХА (17, 76), определяющие выбор четырех банков по 32К слов, устанавливаются с выходов RGC.
Временная диаграмма цикла «ввод — пауза — вывод», осуществляемого под управлением КПДП, приведена на рис. 6.13. Значения временных параметров БИС:
Время задержки выдачи запроса пря-
мого доступа к памяти tRQM, нс < 400 Время задержки выдачи адреса tADR, нс >150
» предустановки » tAL,- нс > 150
» удержания » tAH, нс > 150
» запаздывания сирнала выборки
tcs, нс............................< 100
Время действия управляющих сигналов
is, нс...........................> 200
6.13. Формирователь трансформаторной линии К588ВА2
Микросхема ФТЛ предназначена для сопряжения КМОП БИС КДК или АК с трансформатором гальванической развязки. Дополнительными функциями ФТЛ является ретрансляция сигналов при наращивании длины мультиплексных каналов. При использовании ФТЛ с трансформатором ТИЛ-IB рекомендуется на его входах поставить ИС усилителя-ограничителя, а на выходах собрать оконечный каскад на схемах малой степени интеграции [8].
Структура БИС ФТЛ показана на рис. 6.14, а, описание выводов приведено в табл. 6.28. Для преобразования входного биполярного кода со входа TI в униполярный бифазный в УО используются
234
Таблица 6.28. Описание выводов БИС ФТЛ К588ВА2
Обозначение вывода Номер контакта Назначение вывода
DOO, DO1 2; 4 Входы передатчика
ТОО, ТО1 14; 3 Выходы передатчика, подключаемые ко входам оконечного каскада
TI 7 Вход приемника, подключаемый к одноименному выходу УО
DI0, DI1 18; 17 Выходы приемника
ST 15 Вход блокировки передатчика
SS 16 » » приемника
Y 10 Выход управления ретрансляцией
RS 5 Вход схемы контроля питания
R 13 Выход » » »
RC 12 Вход » управления ретранслятором
Ucc 1; 8 11 Напряжение питания ( + 5 В)
Uss 9 » » (—5 В)
GND 6 » » (0 В)
аналоговые входные каскады и схема выработки опорных напряжений (±0,35 В) — BLC. Использование выводов ST и SS позволяет организовать резервирование каналов передачи информации или блокировать работу отдельных абонентов. Наличие выводов RC, RS, Y и ST обеспечивает простую организацию ретрансляторов. Вход схемы управления ретранслятором RC подключается через емкость к земле, что обеспечивает устойчивость работы ретранслятора.
В состав ФТЛ входит схема контроля питания, необходимая для начальной установки ретранслятора. Ее выход R может использоваться для сброса в нуль аппаратуры оконечных устройств после включения питания.
6.14. Усилитель-ограничитель К588ВАЗ
Микросхема У О предназначена для приема сигналов мультиплексного канала с размахом от ± 1 до ± 42 В и их ограничения на уровне ±1,5 В. На рис. 6.14,6 приведена схема ИС У О, описание выво
235
дов дано в табл. 6.29. Микросхема состоит из входного ограничителя на диодах DI — D4, дифференциального усилителя со 100%-ной обратной связью (повторитель напряжения), эмиттерного повторителя с генератором тока на транзисторах Т4, Т5 и выходного ограничителя с делителем на диодах Z>5, D6 и резисторах R5 — R8. Объединение усилителя и ограничителя снижает требования по пробивным напряжениям транзисторов и повышает их коэффициент усиления. У сил итель-ограничитель подключается к выводу приемной обмотки трансформатора через резистор 1,5 кОм, второй вывод обмотки при этом заземляется. Номинальный ток нагрузки выхода TI IOl>1 мА при t/OL^0,4 В. В табл. 6.30 приведены значения основных электрических параметров ИС У О. Схема подключения ИС У О и ФТЛ через трансформатор ТИЛ-IB к мультиплексному каналу по MIL— STD — 1553 В приведена на рис. 6.14, в.
Таблица 6.29. Описание выводов ИС УО К588ВАЗ
Обозначение вывода Номер контакта Назначение вывода
UI 1 Вход ограничителя, подключаемый к приемной обмотке трансформатора
TI 9 Выход усилителя-ограничителя, подключаемый ко входу ФТЛ
Ucc 13 Напряжение питания ( + 5 В)
Uss 4; 8 Напряжение питания (-5 В)
GND 6 Напряжение питания (0 В)
6.15. Кодер-декодер К588ВГЗ
Микросхема КДК предназначена для преобразования информации из последовательного униполярного кода в последовательный фазоманипулированный бифазный униполярный код и обратно [9, 10].
Структура КДК. Описание выводов дано в табл. 6.31. В составе микросхемы (рис. 6.15, а) можно выделить независимые кодер и декодер, имеющие один общий вход начального сброса (MR). Декодер осуществляет прием униполярного фазоманипулированного кода от ФТЛ, модуляцию его частотой 12 МГц, распознавание типа синхросигнала и контроль двух первых битов данных, после чего выдаются сигналы С, D и TD и на вход DO поступает преобразованный униполярный код, синхронизирующийся частотой СО. Вся посылка контролируется по правильности манчестерского кода, числу битов данных и четности (VW).
В состав декодера (DC) БИС КДК входят: схема приема Манчестерского кода, распознающая синхроимпульсы и селектирующая перепады (DI); буфер данных (BD), пропускающий информацию из DI или со входа по сигналу FS; схема синхронизации приема Манчестерского кода (CLG); декодер Манчестерского кода (DCM); схема контроля четности (PCU); счетчик числа принимаемых в слове битов (СТ1).
В состав кодера (CD) БИС КДК входят: делитель на 6 (DIV6), используемый для получения из частоты синхронизации декодера (12/) частоты синхронизации ко-
Таблица 6.30. Основные электрические параметры ИС УО К588ВАЗ
Параметры Условия измерения Значение
min type max
Входной ток Z/, мА С7сс=5,25 В; Uss= -5,25 В; Uf = ±5 В - 0,4 10
Выходное напряжение Uo, В Uс с = 5 В; Uss — — 5 В; U/ = 4- 5 В: Iol = 1 мА Ucc =5 В; Uss= — 5 В; /о£=—1 мА 0,8 -0,8 — 1,5 -1,5
Ток потребления от источника, мА: + Ucc ~ Uss Ucc= 5,25 В; Uss = -5,25 В; С/7=0 - - 60 -60
236
Таблица 6.31. Описание выводов БИС КДК К588ВГЗ
Обозначение вывода Номер контакта Назначение вывода
DTO, DT1 12; 13 Униполярные фазоманипулированные входы «нуля» и «единицы»
декодера (прямые)
DOO, DO1 26; 29 Униполярные фазоманипулированные выходы «нуля» и «едини-
цы» шифратора (инверсные)
UDI 14 Униполярный вход декодера
DF 10 Вход синхронизации декодера (12 МГц)
FO 24 Выход частоты синхронизации шифратора (2 МГц)
FI 35 Вход частоты синхронизации шифратора (2 МГц)
CI 36 Выход тактовой частоты приема шифратора (1 МГц)
DR 19 Вход сброса декодера
MR 22 Вход общего сброса КДК
TD1, TD2 3; 4 Выходы синхронизации приема слова (взять слово)
С, D 17; 40 Выходы признаков команд и данных
DO 6 Последовательный выход информации декодера
VW 2 Выход признака контроля правильности приема слова
СО 15 Выход синхрочастоты приема данных с DO
DI 30 Последовательный вход информации шифратора
DC 32 Вход задания типа генерируемого синхроимпульса
S 31 Вход запуска шифратора
GD 34 Выход синхронизации передачи слова (дать данные)
ST 28 Вход запрета выдачи биполярного кода
PS 33 Вход задания полярности контрольного бита кодера (чет/нечет)
FD 11 Вход разрешения синхронизации по входу SF
F 39 Вход делителя на шесть (12 МГц)
FS 8 Вход разрешения ввода данных по входу ES
SF 9 Вход внешней синхрочастоты
ES 7 Вход синхронизированных данных
CS 18 Вход задания полярности контрольного бита декодера (чет/нечет)
C0 — C4 20; 42; 23; . Входы задания разрядности слов шифратора и декодера (от 2 до
38; 41 28 бит)
TS 16 Вход задания вида синхронизации (внутренняя или внешняя)
Ucc 1 Напряжение питания ( + 5 В)
GND 21 » » (0 В)
дера (2/); делитель на 2 (DIV2), используемый для получения из частоты 2/ частоты приема данных в кодер (If); кодер Манчестерского кода (С DM); счетчик числа передаваемых в слове битов (СТ2).
При передаче кодер в зависимости от уровня сигнала на входе DC автоматически вырабатывает нужный синхроимпульс и вставляет бит четности. Согласование работы шифратора с оконечным устройством осуществляется сигналами запуска передачи S, запрета на выдачу очередного слова (ST) и строба выдачи слов (GD),
Микросхема позволяет программировать разрядность слов в пределах от 2 до 28 бит, задаваемую кодом на входах СО — С4 согласно табл. 6.32. По входу PS возможно задание полярности контроль
ного бита кодера (четность / нечетность), а по входу CS — задание полярности контрольного бита в декодере, что обеспечивает возможность диагностики каналов через БИС КДК и повышает их эффективную производительность за счет адаптации к разрядности оконечных устройств.
Временная диаграмма работы КДК. Предельная тактовая частота синхронизации декодера по входу F составляет 15 МГц, что обеспечивает работу канала на частоте 1,25 МГц. Наличие входов выбора вида синхронизации декодера TS разрешения синхронизации FD и разрешения ввода данных FS позволяет в случае необходимости подключить к КДК внешний синхронизатор приема информации из МК, минуя высокочастотные
237
I 0 । 1 I 2 I J , 4 116 117 \ 18 us I
FI -JinnnnnnnjUUUlWLJUinnnnnnJUUinJUUin.
Таблица 6.32. Программирование длины посылок КДК К588ВГЗ
Код на входах п N Код на входах п N Код на входах п N
С4 СЗ С2 С1 \С0 С4 СЗ С2 С1 со С4 СЗ С2 С1 со
0 0 1 0 1 2 6 0 1 1 1 0 11 15 1 0 1 1 1 20 24
0 0 1 1 0 3 7 0 1 1 1 1 12 16 1 1 0 0 0 21 25
0 0 1 1 1 4 8 1 0 0 0 0 13 17 1 1 0 0 1 22 26
0 1 0 0 0 5 9 1 0 0 0 1 14 18 1 1 0 1 0 23 27
0 1 0 0 1 6 10 1 0 0 1 0 15 19 1 1 0 1 1 24 28
0 1 0 1 0 7 11 1 0 0 1 1 16 20 1 1 1 0 0 25 29
0 1 0 1 1 8 12 1 0 1 0 0 17 21 1 1 1 0 1 26 30
0 1 1 0 0 9 13 1 0 1 0 1 18 22 1 1 1 1 0 27 31
0 1 1 0 1 10 14 1 0 1 1 0 19 23 1 1 1 1 1 28 32
Примечание, « — число информационных разрядов; N— длина посылки, включая синхроимпульс и бит четности.
цепи внутри БИС, синхронизируемые частотой DF. Этим снимается основное ограничение на частоту приема информации и обеспечивается возможность работы с каналом на частотах до 4 МГц. При этом вход синхронизации шифратора FI должен синхронизироваться частотой, вдвое превышающей частоту передачи данных в канале (до 6 МГц). Временная диаграмма работы кодера приведена на рис. 6.15,6, временная диаграмма работы декодера — на рис. 6.15, в. На рисунках представление данных в мультиплексном канале обозначено МК.
6.16. Адаптер мультиплексного канала К588ВГ6
Микросхема А К предназначена для преобразования 16-разрядных двоичных кодов в последовательный фазоманипули-рованный бифазный униполярный код и обратно, классификации получаемых из канала кодов (данное, команда, тип команды), распознавания адресов мультиплексного канала и временного хранения информации [10, И].
Структура АК приведена на рис. 6.16, а, описание выводов дано в табл. 6.33. В отличие от КДК адаптер канала обеспечивает сопряжение с параллельной 8- или 16-разрядной шиной данных, распознавание адресов абонентов и представляет собой более высокий уровень иерархии. Распайкой выводов AD (4 — 0) задается адрес абонента, при сравнении которого с адресом, полу
ченным в команде, БИС извещает абонента о приеме и типе адреса по выводам VA, CD, TD и ОВ. При приеме адреса 11111 АК распознает команду общего режима, извещает об этом по выводу ОР.
В состав БИС АК входят: декодер Манчестерского кода (DCM); кодер Манчестерского кода (С DM); мультиплексор (MUX) данных для подключения ко входу CDM выхода DCM или SRG2; сдвигающие регистры для приема и передачи данных (SRG1, SRG2); буферный регистр принимаемых, управляющих, ответных или информационных слов (RGCD); буферный регистр передаваемых команд или ответных слов (RGCS); буферный регистр передаваемых данных (RGD); схема запуска передачи информации в канал (STU); схема распознавания адреса абонента в МК (ADU); схема контроля четкости принимаемой информации (PCU); генератор синхронизации (CLG); схема управления чтением/записью информации по параллельной шине данных (CU).
Использование вывода RT позволяет замкнуть в случае необходимости выход декодера со входом шифратора Манчестерского кода, благодаря чему становится возможным подключение БИС АК в «разрыв» канала и наблюдение пересылок по шине данных в режиме монитора (безадресного оконечного устройства).
Форматы команд, данных и ответных слов АК приведены на рис. 6.16,6. Команды содержат поля: адреса оконечного устройства (ADR); признака приема/передачи информации (К); подадре-
239
6)
Номера битов ROOD, RGB, RGCS
15 14 13 12 11 10 0 8 7 6 5 4 3 2 10
ADR । । । 1 RA —j—।—। । NC i 1 L 1
Старший. Зит
Информация
Младший бит
ADR —।—i i i ABCXXXDEfGH 1 1 1 1 1 1 1 ! । >
Метки, устанавливаемые внешним устройством
Рис. 6.16
Таблица 6.33. Описание выводов БИС АК К588ВГ6
Обозначение вывода Номер контакта Назначение вывода
D(15-0) AD(4 — 0) DIO, Dll DOO, DOI RT SD, SC RDO, RD1 WRO, WR1 A0, Al XTL0, XTL1 OP TD, GD CD OB KT F VA P MR UCc GND 22; 19-06; 03 33-31; 28-27 38; 37 34; 36 35 43; 42 47; 04 46; 05 02; 01 39; 40 25 45; 30 26; 20 29 41 21 23 44 24 48 Параллельная 16-разрядная шина данных Входы задания адреса абонента в мультиплексном канале Униполярные фазоманицулированные входы декодера (прямые) Униполярные фазоманицулированные выходы шифратора (инверсные) Вход разрешения ретрансляции Входы запуска передачи данных и команд/ответов Входы строба считывания старшего и младшего байтов буферного регистра Входы строба записи старшего и младшего байтов регистра данных и команд/состояний Входы адресной выборки регистров данных и команд/состояний Входы для подключения БИС к кварцевому резонатору Выход признака приема команд общего режима Выходы синхронизации приема и передачи слов Выход признака команд/данных Выход признака приема команд основного/вспомогательного форматов Вход задания режима (контроллер/оконечное устройство) Вход/выход опорной частоты синхронизации Выход, индицирующий совпадение адресной части команды с кодом на входах AD(4 — 0) Выход признака контроля по четности Вход начального сброса Напряжение питания ( + 5 В) » » (0 В)
са/режима управления (КЛ); числа информационных слов/кода команды управления (NC).
При приеме адресованных АК команд или команд с адресом 11111 БИС классифицирует их согласно табл. 6.34. При этом сигнал на выходе ОВ извещает абонента о приеме команд «основного» или «вспомогательного» форматов. В табл. 6.35 приведена кодировка ответных слов АК.
Временная диаграмма работы АК. Прием и передача информации адаптером канала со стороны мультиплексной линии осуществляется по временной диаграмме, аналогичной КДК. Диаграмма приема / выдачи данных по параллельной шине D(15 — 0) приведена на рис. 6.16,в. Ниже приведены значения основных временных параметров БИС:
Время предустановки сигналов при чте-нии/записи tRDL) ^WRLi нс.......
Время удержания сигналов при чтении/ записи tRDH, tWRH, нс..........>100
Время действия сигналов чтения/записи Оиъ twR> нс.......................> 200
Время цикла передачи бита в МК (tc), нс...........................>800
Время цикла синхронизации БИС (tp = tc№), нс......................>67
Время запуска кодера t$T, нс . . . . > 500
Минимальное время действия строба приема tGDH........................16tc
Время задержки выдачи сигнала СВ от TD (tCD), нс........................<50
Время задержки выдачи сигнала ОР от TD (top), нс....................<300
Время задержки выдачи сигнала Р от TD (tp), нс......................<50
Время действия строба выдачи tTDH 14,5/с
» задержки сигнала TD от конца приема слова tTDL.................l,5tc
Время задержки сигнала TD от начала приема слова tTD....................5,5 tc
Основные принципы применения и интерфейсного комплекта БИС. Архитектура мультиплексных каналов межмодульного обмена показана на рис. 6.17, а. Канал строится с использованием коаксиального кабеля с волновым сопротивлением
241
Таблица 6.34. Кодировка команд АК К588ВГ6
Код команды Формат команд и операции в АК Сигналы
К RA NC CD ов
0 00000, 11111 ххххх Вспомогательный формат Произвольный код, дешифруемый вне БИС 1 0
0 00001 — 11110 ххххх Принять массив данных Число слов в массиве (дешифрируется вне БИС). Сигнал TD сопровождает прием каждого слова 1 1
1 00000, 11111 ххххх Вспомогательный формат Произвольный код, дешифрируемый вне БИС 1 0
1 00001 11110 ххххх Передать массив данных Число слов в массиве (дешифрируется вне БИС). Сигнал GD вырабатывается после передачи каждого слова из RGD в SRG2 1 1
Таблица 6.35. Кодировка ответных слов АК К588ВГ6
Обозначение бита Назначение битов и полей Обозначение бита Назначение битов и полей
ADR Л* В с* D* ♦ Фор Поле адреса OY (—), формируемое по коду, заданному на входах AD(4 — 0) Признак неправильного приема сообщения (логическая единица) Аппаратный бит, для оконечного устройства, равный 0; задается с помощью вывода КТ Признак наличия запроса на обслуживание подсистемы (логическая единица) Признак приема команды «общего» режима (логическая единица) >мируются схемами, находящимися вне БК £* XXX* F* G* Я* 1С. Признак состояния подсистемы «занято» (логическая единица) Резервные биты, используемые для установки дополнительных признаков по усмотрению разработчика системы Признак неисправности подсистемы (логическая единица) Признак приема управления каналом (логическая единица) Признак неисправности оконечного устройства (логическая единица)
75 Ом, а отводы — с сопротивлением 150 Ом. Длина основного тракта канала L составляет до 100 м, а длина отводов / — до 6 м. Канал согласуется резисторами (Ro) номиналом 75 ±5 Ом, на входах трансформатора ставятся защитные резисторы (R3) номиналом 56 + 3 Ом. Все абоненты развязаны от канала посредством импульсных трансформаторов (Тр).
Передача данных в мультиплексном канале осуществляется в полудуплексном режиме с временным разделением посы
242
лок. Один из абонентов канала — контроллер выполняет функции управления пересылками, задавая режим работы всех остальных абонентов — оконечных устройств (ОУ). Число абонентов канала, включая контроллер, составляет 31.
Подключение абонента к мультиплексному каналу через БИС интерфейсного комплекта иллюстрируется рис. 6.17,6. Устройство обеспечивает сопряжение МК с параллельной 16-разрядной шиной данных Ь(15 — 0), оно может рабо-
тать в режиме контроллера или ОУ, позволяет блокировать передатчик или приемник и вырабатывает ряд признаков, существенно облегчающих обработку информации, поступающей из канала. Программирование адреса абонента осуществляется распайкой кода на входах AD(4 — 0). Для сопряжения устройства с общей шиной микроЭВМ, реализованной по ОСТ 11.305.903 — 80, могут использоваться БИС: контроллера прерываний (К588ВН1); селектора адреса (К588ВТ1); контроллера прямого доступа к памяти (К588ВТ2); магистрального приемопередатчика (К588ВА1 или К584ВВ1 в зависимости от требуемой нагрузочной способности).
При реализации ряда систем требуется организовать канал или его отводы с длиной, превышающей допустимую. В этом случае применяются ретрансляторы, структура которых показана на рис. 6.18. Ретранслятор строится на основе двух ФТЛ, встречное включение которых обеспечивает восстановление уровня электрических сигналов и крутизны их фронтов. Подключение выхода схемы управления (У) ко входу блокировки пере-
Рис. 6.18
243
дачи исключает триггерную связь за счет блокировки передачи данных в обратном направлении. Направление, с которого информация пришла первой, является предпочтительным до конца сеанса. Возможность организации многократной ретрансляции позволяет строить каналы произвольной топологии.
6.17. Контроллер аналого-цифрового преобразователя К588ВГ4
Микросхема КАЦП предназначена для управления работой многоканальных аналого-цифровых преобразователей и сопряжения их с общей шиной по ОСТ 11.305.903 — 80. КАЦП используется совместно с БИС селектора адреса (К588ВТ1), контроллера прерываний (К588ВН1) и магистральными приемопередатчиками (К588ВА1). При необходимости организации буферного ЗУ используются БИС ОЗУ серии К537.
Структура КАЦП. В "состав БИС входят (рис. 6.19, а): 16-разрядный буфер
паратора (СМР); 12-разрядный регистр данных эталона (RGAT); 8-разрядный регистр адреса буферного ЗУ (RGA).
Описание выводов КАЦП приведено в табл. 6.36. Основным узлом, задающим режим работы КАЦП, является RGS. В его составе следует выделить два байта: RGS (7 — 0) и RGS(15 — 8). Содержимое RGS (7 — 0) определяет в основном режим организации цикла опроса датчиков и прерывания процессора согласно табл. 6.37. Содержимое RGS (15 — 8) представляется пользователю в виде двух подрегистров: 1) к одному возможно обращение только в цикле записи для задания номера канала АЦП, с которого начнется цикл опроса; 2) ко второму возможно обращение только в цикле чтения и он хранит номер последнего канала АЦП, от которого записаны данные при RGS(3) = 1 — в буферное ОЗУ, а при KGS(3)=0 - в RGD.
Управляющий регистр RGR(12-1) хранит в младшем байте номер последнего опрошенного канала АЦП, а в стар-
данных (BD); блок управления магистралью (MCU); блок управления АЦП (CU); 12-разрядный регистр режима (RGR); 16-разрядный регистр состояний (RGS); 13-разрядный регистр данных (RGD); 8-разрядный счетчик номера канала (СТ); мультиплексор (MUX); два ком-
шей тетраде — старшие разряды адреса буферного ОЗУ. Регистр адреса буферного ОЗУ — RGA (7 — 0) хранит адрес ячейки, к которой происходит обращение в данном цикле. Регистр данных АЦП — RGD(12 — 0) используется в режиме сравнения с эталоном. Двенадцать
244
Таблица 6.36. Описание выводов КАЦП К588ВГ4
Обозначение вывода Номер контакта Назначение вывода
D(15-0) 4(7-0) STB XBF XRM CS CS(2 — 0) С (3-1) RW RD WAIT RDY INIT INT RPLY SYNG DIN DOUT BS STR Ucc GND 25; 26; 27; 28; 29; 30; 31; 32; 1; 47; 46; 45; 44; 43; 42; 41 40; 39; 38; 37; 36; 35; 34; 33 2 3 5 4 19; 20; 21 14; 15; 16 6 7 8 9 10 11 12 22 17 18 23 13 24 48 16-разрядная двунаправленная информационная шина 8-разрядная выходная шина адреса канала АЦП Выход строба мультиплексора Вывод для задания задержки МПП » для задания задержки ОЗУ Вход строба выборки ОЗУ Входы выбора регистров данных (RGD), режима (RGR), состояния (RGS) Выходы управления магистральными приемопередатчиками Выход управления чтением/записью ОЗУ » строба чтения АЦП » запуска преобразователя Вход сигнала об окончании преобразования » начальной установки КАЦП Выход требования прерывания процессора » синхронизации пассивного устройства Вход синхронизации обмена » строба чтения данных » строба записи данных » сигнала обращения к внешнему устройству » внешнего запуска КАЦП Напряжение питания ( + 5 В) » » (0 В)
Таблица 6.37. Кодировка сигналов управления КАЦП
Сигналы управления Назначение разрядов, условия их установки или сброса
5S 5S 5S >3 5S >5 5s >5 5s is 0)0)0) ООООО О О 53 II II II II II II II II II II — — — о — — о — — — Разрешение программного запуска АЦП; сброс по [AGS(5)] л [(RGR) = = (СТ)] Признак занятости; устанавливается по [AGS(3)] л [(RGR) = (СТ)] v v [7?GS(3)] л [ VW(RGD)]; сбрасывается по чтению RGD, записи RGD Разрешение прерывания по условию RGS(l) — 1 Режим сравнения данных от АЦП с содержимым RGAT Режим записи данных от АЦП в буферное ОЗУ Разрешение внешнего запуска КАЦП Разрешение цикла; вырабатывается после окончания цикла опроса датчиков (СТ) : = RGS(15 — 8) и цикл повторяется Запрет цикла; вырабатывается после окончания цикла при RGS(0): =0 Разрешение прерывания по RGS(7) = 1 Признак готовности; устанавливается при [ЛС5(3)] л [WR(RGD)] л л [АС5(3)] л [ЖК(ЯОЛ0]; сбрасывается как RGS(l)
Примечания: 1. Сброс разрядов RGS может также осуществляться сигналом INIT или записью в RGS. 2. Разряды RGS(0,2 — 6) доступны по чтению и записи, RGS(1,7) — только по чтению. 3. VW(RGD) — сигнал занятости RGD несчитанным предыдущим значением измерения АЦП. 4. WR(RGD), WR(ROM) — сигналы записи данных в RGD в буферное ОЗУ.
245
младших разрядов хранят данные, а тринадцатый — результат их сравнения с содержимым RGAT(11 — 0). RGD(12) = 1 при RGD(11 -0)> RGA T(ll - О). Обращение к RGD(12) возможно только по чтению. RGAT(11 — 0) хранит код эталона, его считывание возможно только при RGS(3) = 1.
Описание работы КАЦП. Блок управления магистралью сопрягает БИС с общей шиной по ОСТ 11.305.903 — 80. Протокол чтения/записи данных — стандартный. На рис. 6.19,6 дана временная диаграмма цикла «вывод», ниже приведены значения основных временных параметров БИС:
Время сброса tINrr, нс..............> 500
» предустановки строба обмена tcD, нс.............................>100
Время задержки сигналов управления
МПП toe, нс.......................<50
Время действия стробов записи/чтения
tCL, нс...........................> 500
Время предустановки адреса tAL, нс >150 » удержания » 1Ан, нс >100
Блок управления АЦП (CU) осуществляет функции: селекции адреса; управления сравнением данных и номера канала; выдает сигналы управления АЦП.
Функция селекции адреса сводится к дешифрированию адреса ячейки буферного ОЗУ. Код адреса на шине D(12 — 1) а) ОЬщая шина по ОСТ 11.305.903-80
Рис. 6.20 Аналоговые Входы
сравнивается с содержимым RGR, причем разряды 12—9 проверяются на равенство, а 8 — 1 — на превышение. Если содержимое RGR меньше, то обращение к буферному ОЗУ не произойдет. Блок управления АЦП формирует сигнал записи в счетчик (СТ) содержимого RGS(15 — 8) в цикле записи RGS и при появлении сигнала окончания цикла. При опросе каналов АЦП содержимое счетчика инкрементируется. CU сравнивает содержимое СТ с содержимым RGR(8 — 1) и при их равенстве формирует внутренний сигнал окончания цикла. Мультиплексор адресной шины под управлением CU коммутирует па выдачу содержимое: СТ—в циклах обращения к АЦП; RGA — в циклах обращения к буферному ОЗУ.
Схемы включения КАЦП. Предусмотрено два основных способа сопряжения АЦП с общей шиной — непосредственно или через буферное ОЗУ.
Схема непосредственного сопряжения с общей шиной (а) и временная диаграмма цикла обращения к АЦП (б) приведены на рис. 6.20. Дополнительно к БИС КАЦП в схеме используются: КПРВ — для задания векторов и реализации циклов прерывания процессора; С А — для задания адресов регистров КАЦП; МПП(1, 2) — для развязки внутренних шин блока от общей шины
246
Рис. 6.21
R6S(0) f~
RGSf^
и усиления электрических сигналов. Ана-логовый мультиплексор управляется по шине адреса и позволяет подключать до 256 датчиков ко входу АЦП.
Схема сопряжения через буферное ОЗУ (а) и временная диаграмма цикла обращения к АЦП (б) приведены на рис. 6.21. Дополнительно к предыдущему варианту здесь использованы: RG — регистр для хранения номера опрашиваемого канала АЦП; ОЗУ — буферная память объемом от 256 до 4096 ячеек, используемая для хранения показаний АЦП; МПП(3, 4) — для развязки шины данных КАЦП и интерфейса буферного ОЗУ.
В этом режиме процессор может обращаться к буферному ОЗУ для чтения данных, причем номер канала АЦП совпадает с адресом ячейки ОЗУ. Запуск начала преобразования может быть произведен либо программно, либо аппаратно от внешнего устройства подачей на вход STR импульса отрицательной полярности длительностью не менее 250 нс.
6Л8. Контроллер цифроаналогового преобразователя К588ВГ5
Микросхема КЦАП предназначена для управления работой многоканальных цифроаналоговых преобразователей и сопряжения их с общей шиной по ОСТ
11.305. 903-80. КЦАП используется совместно с БИС селектора адреса (К588ВТ1), контроллера прямого доступа к памяти (К588ВТ2) и магистральными приемопередатчиками (К588ВА1). Для организации буферного ЗУ используются БИС ОЗУ серии К537.
Структура КЦАП представлена на рис. 6.22,а. В состав БИС входят: 6-раз-рядный буфер данных (BD); устройство управления обменом по общей шине (Л/СС); устройство управления прямым доступом к системной памяти (DMС); блок управления запуском ЦАП (STU); устройство управления подсистемой преобразования данных (СС); регистр текущего адреса (RG7); регистр начального адреса (RGN); регистр адреса буферного ОЗУ (RGA); регистр числа каналов (RGK); регистр режима (RGR); счетчик адреса (СТ); 5-разрядный мультиплексор адреса (MUX); компаратор числа каналов ЦАП (СЛ/Р); генератор синхронизации (CLG).
Описание выводов КЦАП приведено в табл. 6.38.
Микросхема имеет четыре внутренних адресуемых регистра. Регистр RGA участвует во всех операциях записи данных из шины D(6 — T) и является безадресным приемником информации. Регистр RGN служит для записи адреса первого обслу-
247
Таблица 6.38. Описание выводов КЦАП К588ВГ5
Обозначение вывода Номер контакта Назначение вывода
D(6) SYNC INIT CS RD, WR RDY C1 — C4 RQM SACK EM EWR A (4-0) CSR(7—0) IOR STR STG FO XTL(2, 1) XRM XDA RW CRM STB SDM CHS Ucc GND 29-25 30 22 23 41 42; 43 47 44; 39; 45; 46 4 6 5 17 11-7 38-31 40 20 21 3 12; 13 1 2 14 15 16 18 19 24 48 Двунаправленная 5-разрядная шина данных Входная шина шестого разряда данных Вход синхронизации обмена активным устройством » начальной установки БИС » выборки кристалла Входы стробов чтения и записи данных Выход сигнала готовности КЦАП Выходы управления магистральными приемопередатчиками Выход запроса прямого доступа к памяти » ответа » » Вход разрешения » » к памяти » строба записи по прямому доступу 5-разрядная выходная шина номера канала ЦАП 8-разрядная выходная шина выбора внешних регистров ЦАП в группе Выход выбора группы внешних регистров ЦАП Вход внешнего запуска ЦАП » запуска от внешнего генератора Выход частоты делителя Выводы для подключения кварцевого резонатора Вывод задания времени задержки ОЗУ » » » » ЦАП Выход сигнала чтения/записи » выборки буферного ОЗУ » строба записи данных в ЦАП » » аналогового демультиплексора » контроля синхронизации Напряжение питания ( + 5 В) » » (0 В)
248
живаемого канала; в RGK хранятся данные о числе обслуживаемых каналов, RGTсодержит номер канала, обслуживаемого в данный момент, при этом (RGN) ^(RGT)^ (RGN) + (RGK). Регистр RGT доступен только по чтению, a RGN и RGK — только по записи. Адреса регистров КЦАП таковы: RGT — - 110000; RGR- 110001; RGM - 110010; RGK — 110011.
Содержимое RGR задает режим работы в цикле ЦАП и коэффициент деления частоты, поступающей с CLG, согласно табл. 6.39.
Временная диаграмма циклов записи и чтения внутренних регистров КЦАП с использованием СА (CS) и МПП (С1, С2), стоящих в тракте D(6 + l), приведены на рис. 6.22, б, в. Значения основных временных параметров (нс) БИС приведены ниже:
Таблица 6.39 Кодировка управляющих сигналов КЦАП
Управляющие сигналы Кодировка Режим работы БИС
RGR(0) 0 1 Разрешение работы по циклу ЦАП Запрет работы по циклу ЦАП
RGR(3, 2, 1) 000 001 010 011 100 101 по 111 Задание коэффициента деления частоты: 1 5 10 20 40 100 200 400
RGR(4) 0 1 Работа со встроенным генератором синхронизации Работа с внешним генератором синхронизации
Примечание. По сигналу INIT в RGR устанавливается код 00000.
Время предустановки и удержания адреса tAL, tAH.........................>75
Время предустановки данных tDL . . . > 100
» паузы в канале адреса/данных tP >100
Время чтения/записи данных tRD, twR < 200
» снятия строба обмена ts^c • • • > 125
» действия сигнала инициализации
tlNIT.................................200
Основные принципы использования КЦАП поясняются рис. 6.23, а. Микросхема позволяет подключать к ней до 16 ЦАП, разбитых на группы по восемь устройств. Выводы CSR(7 — 0) служат для выбора внешних регистров внутри группы, а вывод IOR — для выбора одной из групп регистров. Обращение к регистрам происходит так же, как и ко внутренним, с дешифрированием адреса регистра, передаваемого по шине D(6 — 1) по сигналу CS = 0. После записи в регистр информация попадает в подключенный к нему ЦАП и регистр отвечает КЦАП сигналом готовности (F). Основное назначение КЦАП состоит в приеме от процессора адресов каналов и преобразуемых значений цифровых кодов, сохранении их в буферном ОЗУ, а также в управлении процессом преобразования их в аналоговые величины с выдачей последних по предписанным адресам каналов.
Временная диаграмма циклов записи и чтения буферного ОЗУ приведена на рис. 6.23,6. Работа с буферным ОЗУ осуществляется при RGA(6) = 0. При этом первые пять разрядов адреса являются адресом ячейки ОЗУ. Данные в ОЗУ ЦАП могут быть загружены непосредственно из системной памяти при наличии КПДП К588ВТ2. Если происходит загрузка массива данных, то сигнал ЕМ не снимается и по каждому циклу SYNC загружается новое слово.
Основным циклом работы КЦАП является цифроаналоговое преобразование, временная диаграмма которого приведена на рис. 6.24. Цикл запускается сигналом STR или STG и при появлении импульса FO на магистрали А (4 — 0) устанавливается адрес буферного ОЗУ. Через время, заданное выводом XRM, срабатывает память, загружаются данные для ЦАП, который отрабатывает в течение времени, заданного на входе XDA. После этого сигналом SDM стробируется аналоговый демультиплексор, инкрементируется счетчик СТ и КЦАП подготавливается к новому циклу.
249
XTL2
Напряжение питания Ucc, В • • • • 5 + 0,5 Входные напряжения, В:
логического нуля Un . . . . 0 — 0,4
логической единицы С7/я • • • 4,1— Ucc
Выходные напряжения, В:
логического нуля Uql • • • • <0,4
логической единицы Uqh • • • >4,5
Микросхемы, построенные по биполярной технологии, имеют следующие параметры:
Если частота запуска КЦАП (FO) превосходит возможности системы по быстродействию, то на входе CHS формируется низкий потенциал. Сигнал CHS может быть проанализирован процессором для изменения коэффициента деления частоты путем перезаписи RGR.
6.19. Основные электрические параметры БИС комплекта К588
Микросхемы комплекта К588 реализованы по высококачественной низкопороговой КМОП и биполярной технологии. Микросхемы, построенные по КМОП-технологии, имеют следующие параметры :
Напряжение питания Ucc, В . . . 5 + 0,5
» » USs, В . . . -5 ±0,5
Входные напряжения, В: логического нуля Un..............<0,8
логической единицы UjH ... >2,0
Выходные напряжения, В:
логического нуля Uql • • • 0,4
логической единицы Uqh • • • 2,4
Параметры специальных входных каскадов, таких как UI в БИС УО К588ВА2, оговариваются отдельно. Электрические принципиальные схемы входных и выходных каскадов БИС серии К588 приведены на рис. 6.25. Основные электрические параметры входных и выходных каскадов БИС серии К588 приведены в табл. 6.40. Сопряжение КМОП БИС по входам со стандартной ТТЛ-логикой дос-
Рис. 6.25
Таблица 6.40. Основные электрические параметры входных и выходных каскадов БИС серии К588
Обозначение Тип каскада IilIIih, мкА/мкА !olIoh, мА/мкА Обозначение Тип каскада ЬьШн, мкА/мкА JolHoh, мА/мкА
D(15 — 0) М 1(11-0) CS /7, 04 11 11 30/-15 30/-15 30/-15 ЦПЭ К588ВС2 0,8/-40 STB, SD DS(3 — 0) | F 11, 05 ОЗ ОЗ 30/-15 0,8/-40 0,8/40 0,8/-40
251
Продолжение табл. 6.40
Обозначение Тип каскада IllJIlH’ мкА/мкА IolIIoH' мА/мкА Обозначение Тип каскада IiiJIih, мкА/мкА IolJIoh* мА/мкА
DC(15—0) II 30/-15 УП Ki 588ВУ2 STB, F II 30/-15
DS(3 — 0) II 30/-15 — S, END 06 — 0,8/-40
RO, R1 II 30/-15 — MI (12-0) 05 — 0,8/-40
D(15 — 0) II, 04 30/-15 У MH K588BP2 0,8/-40 RD, WR II 30/-15
CS(2 — 0) II 30/-15 — | | READY 06 — 0,8/-40
DI(7—0) II 15/—15 MБР К '588ИР1 RD, WR, CS II 15/—15
DO(7—0) 04 — 8,0/-40 RDRDY 05 — 0,8/-40
CH 05 — 0,8/-40 WRRDY 05 — 0,8/-40
ER 02 — 0,8/0 R, MD, FS II 15/—15 —
IRQ (3-0) II 30/-15 CK Х88ВГ1 IAKO 03 0,8/-40
VIRQ II 30/-15 — DS(3 — 0) 04 — 0,8/-40
RESET II 30/-15 — DMGO 03 — 0,8/-40
HALT II 30/-15 — DCLO, CS II 30/-15 —
DMR, SACK II 30/-15 — I/O, T II 30/-15 —
XTL 11,02 30/-15 2,4/0 MI (4-0) II 30/-15 —
STB (3-1) II, 05 30/-15 0,8/-40 R, INIT 03 — 0,8/-40
SYNC 04 — 0,8/-40 DIN, DOUT 04 — 0,8/-40
WTBT 04 — 0,8/-40 RPLY II 30/-15 —
SD II, 05 30/-15 0,8/-40 1 Cl, C2, F 03 — 0,8/-40
SYNC, ADO II 15/—15 КЗУ К 588ВГ2 CS O1 0,8/)
AD (15 —13) II 15/—15 — DIN, DOUT II 15/—15 —
A (15 —13) II 15/—15 WTBT II 15/— 15 —
XRD, XWR II, 02 15/—15 2,4/0 1 | RPLY 02 — 2,4/0
DIO, Dll II 15/—15 КДК к '588ВГЗ CI, FO, C 03 0,8/-40
DOO, DOI 03 — 0,8/-40 TD1, TD2 03 — 0,8/-40
UDI, DF II 15/—15 — D, DO, VW 03 — 0,8/-40
FI, DR, MR II 15/—15 — CO, GD 03 — 0,8/-40
DI, DC, S II 15/—15 — ST, PS, FD II 15/— 15 —
F, FS, SF II 15/—15 — C(4 — 0) II 15/— 15 —
ES, CS II 15/—15 — TS II 15/— 15 —
D(15 — 0) II, 05 15/—15 КАЦП 1 0,8/-40 К588ВГ4 XBF, XRM 11,02 15/- 15 0,8/0
AD(7—0) 03 — 0,8/-40 CS(2 — 0) II 15/- 15 —
STB, CS 03 — 0,8/-40 C(3-l) 03 — 0,8/-40
RW, RD 03 — 0,8/-40 WAIT 03 — 0,8/-40
INT 02 — 0,8/0 READY II 15/— 15 —
RPLY 06 — 0,8/-40 INIT, DIN II 15/— 15 —
BS, STB II 15/—15 DOUT, WTBT II 15/— 15
252
Продолжение табл. 6.40
Обозначение Тип каскада IllJIlH’ мкА/мкА Iol4oh^ мА/мкА Обозначение Тип каскада IilHih* мкА/мкА Iol4oh> мА/мкА
ПИТ 1 К588И1
AD(15 — 0) 11,04 15/— 15 0,8/-40 СП, CI2 II 15/15 —
RD, WR, FI II 15/—15 — READY 03 — 0,8/-40
Cl, C2, CLR II 15/—15 — CS(2-0) II 15/—15 —
FO(7—0) 03 — 0,8/-40 IN IT (2-1) 03 — 0,8/-40
ISR(2—1) II 15/—15 — CO 03 — 0,8/-40
КПДП K588BT2
AD(15 — 0) II, 04 15/— 15 0,8/-40 RW1, RW2 II 15/—15 —
EXA(16, 17) 04 — 0,8/-40 EWR, DMGO 03 — 0,8/-40
MO, AO II 15/—15 — DAC, DEA, ROM II 15/—15 —
DMR, SACK 02 — 0,8/0 DMGI, CS II 15/—15 —
RPLY 11,02 15/—15 2,4/0 INIT, WTBT II 15/—15 —
SYNC 11,02 15/—15 0,8/-40 DIN, DOUT II, 05 15/—15 0,8/-40
RD, WR 05 — 0,8/0 RDY, ER, IRQ II 15/—15 —
XTA 11,02 15/— 15 0,8/0 INT, EM, CLR 03 — 0,8/-40
МПП 1 C588BA1
Dl(7—0) II, 04 15/—15 8,0/-40 ER, CH(2, 1) 02 — 0,8/0
D2(7—0) II, 04 15/—15 8,0/-40 C(2, 1) II 15/ —15 —
CS, MD II 15/- 15 — F 04 — 0,8/-40
1 1 1 У О К588ВА2 1 I 1
UI 12 1 10*/- 10* 1 - 1 1 TI 1 07 1 - 1 1,0/ —40
ФТЛ к ’588BA3
DOO, DOI 13 0,2*/ - 20 — DIO, Dll 09 — 4/0
TOO, TO1 08 — 4/-40 TI, ST, SS 13 0,2*/ - 20 —
Y, R 08 — 4/-40 RC, RS 13 0,2*/ - 20 —
КЦАП . К588ВГ5
D(5-l) II, 05 15/—15 0,8/-40 RDY, RQM 02 — 0,8/0
D6, SYNC II 15/—15 — C(4-l) 03 — 0,8/ - 40
INIT, CS II 15/—15 — SACK 02 — 0,8/0
RD, WR II 15/—15 — EM, EWR II 15/—15 —
IOR, A (4-0) 03 — 0,8/-40 STR, STG II 15/— 15 —
CSR(7—0) O1 — 0,8/-40 FO, RW, CRM 03 — 0,8/-40
XTL(2—1) II, 02 15/— 15 0,8/0 STB, SDM 03 — 0,8/-40
XRD, XWR II, 02 15/— 15 0,8/0 CHS 03 — 0,8/-40
АК KL '88ВГ6
D(15 — 0) II, 04 15/— 15 0,8/-40 DOO, DOI, P 03 — 0,8/-40
AD (4-0) II 15/— 15 — RT, SD, CS II 15/—15 —
DIO, Dll II 15/— 15 — RDO, RD1 II 15/—15 —
AO, Al II 15/—15 — WRO, WR1 II 15/—15 —
XTLO, XTL1 II, 02 15/—15 0,8/0 OP, TD, GD 03 — 0,8/-40
CD, OB, VA 03 — 0,8/-40 KT, MR II 15/—15 —
F II, 02 15/—15 0,8/0
С А К* *88BT1
AD(12 — 0) II 15/—15 — SYNC, BS II 15/—15 —
A (12 —4) II 15/—15 — DIN, DOUT II 15/—15 —
CS(7-0) 05 — 0,8/-40 WTBT, READY II 15/—15 —
251
Продолжение табл. 6.40
Обозначение Тип каскада мкА/мкА Обозначение Тип каскада IidliH' мкА/мкА Iol4oh> мА/мкА
Н7?(7, 0) RD ОЗ 03 0,8/-40 II RPLY I 0,8/-40 II 1 КПРВ К588ВН1 г - 2,4/-40
AD(7—1) 11, 04 15/-15 0,8/-40 DIN, DOUT II 15/—15 —
А(7-2) 11 15/-15 — IAKI II 15/—15 —
INIT 02 г— 0,8/0 IAKO, VECB 03 — 0,8/-40
VIRQ ♦ Здесь IIL — в 02 мА. 2,4/0 INT(A, В) II 15/—15
тигается при использовании выходов с открытым коллектором за счет подъема напряжения U0H на внешнем резисторе. Стандартный КМОП-выход (Iol/1oh= 0,8/—0,04 мА) обеспечивает согласование с двумя — четырьмя маломощными ТТЛШ-входами без дополнительных элементов. При использовании КМОП БИС с ТРС выходными каскадами (04) типа «активный низкий с подбро-сом в единицу» нохминал внешнего резистора (RK), подключаемого к выходу и питанию, рассчитывается по формуле ^CCmm~^0L . D UССты~иОН
—-—— ——- ,
^OL
где t7ccmin = 4,5 В; UCCm™ = 5,5 В; t/OL = 0,4 В; С/<,я = 4,5 В; =
Т| — число КМОП-входов, подключенных к выходу; I/н — входной ток утечки (< 15 мкА).
6.20. Основные принципы применения БИС комплекта К588
Рассмотрим особенности применения на примере 16-разрядного процессора микроЭВМ с системой команд ЭВМ «Элек-троника-60» и интерфейсом по ОСТ 11.305.903 — 80, структура которого приведена на рис. 6.26. Список команд процессора приведен в табл. 6.41. В состав процессора входят: центральный процессорный элемент К588ВС2; пять БИС управляющей памяти К588ВУ2; си-
254
Таблица 6.41. Список команд процессора на БИС комплекта К588
Код Мнемоника Код Мнемоника Код Мнемоника
000 000 HALT 000 3DD SWAB 000 400 BR
000 001 WAIT X05 ODD CLR(B) 001 000 BNE
000 002 PTI X05 \DD СОМ(В) 001 400 BEQ
000 003 ВРТ X05 2DD INC(B) 002 000 BGE
000 004 ЮТ X05 3DD DEC(B) 002 400 BLT
000 005 RESEN X05 4DD NEG (В) 003 000 BGT
000 006 RTI X05 SDD ADC(B) 003 400 BLE
000 IDD JMP X05 6DD SBC(B) 077 RNN SOB
000 20Я RTS X05 IDD TST(B) 100 000 BPL
004 RDD JSR X06 ODD ROR(B) 100 400 BMI
104 000 - EMT X06 \DD ROL(B) 101 000 BHI
104 377 X06 IDD ASR(B) 101 400 BLOS
104 400 - TRAP X06 3DD ASL(B) 102 000 BVC
104 777 006 4NN MARK 102 400 BVS
000 240 NOP 006 IDD SXT 103 000 все
000 241 CLC 106 4DD MTRS 103 400 BCS
000 242 CLV 106 IDD MFPS 103 000 BHIS
000 244 CLZ XIS' SDD MOV(B) 103 400 BLO
000 250 CLN X2S SDD CMP(B) 070 RSS MUL
000 261 SEC X3S SDD BIT(B) 071 RSS DIV
000 262 SEV X4S SDD BIC(B) 072 RKK ASH
000 264 SEZ X5S SDD BIS 073 RKK ASHC
000 270 SEN 074 RDD XOR
000 277 see 06S SDD ADD
000 257 CCC 16S SDD SUB
Примечания: 1. X = 0 для команд со словам и, X = 1 для команд с байтами. 2. SS — поле адреса-
ции операнда источника. 3. DD — поле адресации операнда приемника. 4. NN — смещение (шесть
разрядов). 5. КК — число и направление сдвига (шесть разрядов). 6. Кодировка команд приведена в
восьмеричном коде.
стемный контроллер К588ВГ1; два магистральных приемопередатчика К588ВА1.
Так как все микросхемы выполнены по асинхронной системотехнике, нет необходимости использования генератора, синхронизирующего работу процессора. Общее число микросхем в процессоре — девять. Нагрузочная способность магистрали AD(15— 0)— 10 мА. При расчете мощности источника питания следует учитывать, что микросхемы потребляют ток только в динамическом режиме, например, из четырех входящих в процессор БИС УП с номерами кодировок 0001, 0002, 0003, 0004 только какая-то одна все время находится в рабочем состоянии, а остальные три находятся в статическом режиме и практически не потребляют тока.
Ниже приведены значения основных параметров процессора:
Разрядность слова и, бит .... 16
Объем адресуемой памяти К, слов 32К
Производительность W, тыс. оп./с 100
Потребляемая мощность Р, ВА 0,15 — 0,20
Габаритные размеры платы процессора S, см........................15 х 20
Число плат в процессоре /и, шт. 1
Время обращения через общую шину к памяти мкс..................... 1
Список литературы к гл. 6
1. Бобков В. А., Черных А. Г., Шиллер В. А. Микромощные микропроцессорные БИС серии К588 на дополняющих МДП транзисторах//Электрон. пром-сть. 1979. № 10. С. 36 — 39.
2. Бобков В. А., Шиллер В. А. Комплект КМДП БИС для специализированных 16-разрядных микровычислительных систем с унифицированным интерфейсом//Электрон. пром-сть. 1981. Вып. 4 С. 32-36.
3. Васенков В. А. Микропроцессоры//Электрон. пром-сть. 1978. № 5. С. 7 — 9.
4. Кодер-декодер последовательного мультиплексного канала К588ВГЗ /С. Т. Хвощ,
255
В. В. Горовой, А. И. С у х о п а р о в, А. Н. Васи л ь е в//Электрон. пром-сть, 1985. № 9. С. 7-9.
5. Комплект БИС для организации мультиплексных каналов межмодульного обмена информацией /С. Т. Хвощ, В. Б. С м о л о в, А. Н. Васи л ь е в и др. //Микропроцессорные средства и системы. 1984. № 3. С. 18 — 23.
6. Комплект интерфейсных БИС серии К588 для мультиплексного канала / С. Т. X в о щ, В. В. Горовой, В. А. Кособрюхо в, И. А. Тара-т ы н//Электрон. пром-сть. 1986. № 2. С. 3 — 6.
7. Микровычислитель с системой команд ряда мини-ЭВМ / В. А. Бобков, П. П. Гайденко, С. Н. Т и х о м и р о в и др. //Электрон, пром-сть. 1980. Вып. 7. С. 8-9.
8. Медведев А. В., Рудометов Е. Н. Организация работы арифметического устройства К588ИК2 в автономном режиме//Электрон. пром-сть. 1983. Вып. 3. С. 34-36.
9. Тихомиров С. Н., Черных А. Г., Шиллер В. А. Многофункциональная КМОП БИС арифметического расширителя/Электрон. пром-сть. 1980. Вып. 7. С. 13-16.
10. Хвощ С. Т., Горовой В. В., Свиридович В. С. Организация мультиплексных каналов на основе интерфейсного комплекта БИС. Л.: ЛДНТП, 1984. 28 с.
11. 16-разрядный арифметический умножитель К588ВР2 /В. К. Ковалевский, А. А. Сергеев, С. Н. Тихомиров, Д. Н. Черняховский //Электрон, пром-сть. 1984. Вып. 6. С. 18-19.
7’
Микропроцессорные комплекты серий К589 (К585)
Комплекты быстродействующих микропроцессорных БИС серий К589 (585) предназначены для построения микроЭВМ и специализированных контроллеров средней производительности. Комплекты имеют одинаковый состав и единую архитектуру БИС, но отличаются типами корпусов (К589 — пластмассовые, К 585 — металлокерамические) и допустимыми условиями эксплуатации [1-5].
Секционная архитектура БИС позволяет наращивать разрядность систем до необходимой длины слова. Способ управления — микропрограммный, ориентация на выбранную систему команд реализуется эмуляцией ее на микропрограммном уровне, путем занесения в ПЗУ необходимых для этого прошивок.
7.1. Состав комплектов
В состав комплектов входят следующие БИС: секционный центральный процессорный элемент (ЦПЭ); блок микропрограммного управления (БМУ); блок ускоренного переноса (БУП); блок приоритетов прерываний (БПП); многоцелевой буферный регистр (МБР); шинный формирователь (ШФ) и шинный формирователь с инверсией (ШФИ); универсальный контроллер синхронизации (УКС).
Основные системные параметры и обозначения БИС комплектов К589 (585) приведены в табл. 7.1. При использовании комплекты дополняются ИС серий К556, К1802, К533. БИС серии К589 работоспособны в диапазоне температур от -10 до +70 °C, а серии К585 — от — 60 до —125 °C. Все микросхемы изготовлены по ТТЛШ технологии.
Таблица 7.1. Основные системные параметры БИС комплектов К589(К585)
Обозначение БИС Разрядность, бит Нара-щи-вае-мость Основное функциональное назначение Время цикла, нс Разрядность управляющего кода, бит Мощность потребления, BA Тип корпуса
БМУ: К589ИК01 К585ИК01 8 — для команд 9 — для адресов - Управление порядком исполнения микрокоманд 85 100 *12 0,95 1,38 230.40-1 412.2.40-1
ЦПЭ: К589ИК02 К585ИК02 2 + Арифметико-логическая обработка 100 150 7-11 0,95 1Д5 247.28-1 4119.28-1
ВУП: К589ИК03 К585ИК03 8 16 + Формирование сигналов ускоренного переноса 18 40 0-1 0,65 0,72 247.28-1 4119.28-1
9 С. T. Хвощ и др. 257
Обозначение БИС Разрядность, бит Нара-щи-вае-мость Основное функциональное назначение Время цикла, нс Разрядность управляющего кода, бит Мощность потребления, ВА Тип корпуса
БПП: К589ИК14 К585ИК14 8 4- Обработка приоритетов запросов прерываний 80 100 2-5 0,65 0,72 239.24-2 405.24-2
МБР: К589ИР12 К585ИР12 8 + Буферизация данных, временное и электрическое согласование шин 35 55 2-5 0,65 0,8 238.24-2 405.24-2
ШФ, ШФИ: К589АП16 К589АП16 К585АП16 К585АП26 4 4- Временное и электрическое согласование шин 65 55 75 62 1-2 0,65 0,65 0,72 0,66 238.16-2 238.16-2 402.16-32 402.16-32
У КС: К589ХЛ4 К585ХЛ4 4 4- Формирование сетки сигналов синхронизации процессоров 40 50 4-9 0,50 0,53 238.16-2 402.16-32
7.2. Центральный процессорный элемент К589ИК02 (К585ИК02)
БИС ЦПЭ предназначена для арифметико-логической обработки и временного хранения данных. Обладая секционной
структурой, ЦПЭ позволяет путем объединения нескольких БИС строить процессоры произвольной разрядное™.
Структура ЦПЭ представлена на рис.
7.1,а. В его состав входят: 2-разряд-
258
ные арифметико-логическое устройство (ALU), регистр адреса (RGA); накапливающий регистр (аккумулятор) (АС); одиннадцать регистров общего назначения (RO — R9, RT); дешифратор микрокоманды (DC); два 2-разрядных мультиплексора (MUX).
Микросхема работает с тремя входными, двумя выходными шинами и управляется 7-разрядной микрокомандой. Описание выводов ЦПЭ приведено в табл. 7.2. Выходы СО и RO имеют ка-
Адресация регистров ЦПЭ кодом в М 1(3 — 0) задается табл. 7.3. Внутри БИС адресуются двенадцать регистров (RO — R9, RT, АС), причем только КТ участвует в операциях правого арифметического сдвига данных. Все коды адресации регистров разбиты на три регистровые группы (К-группы), которые в сочетании с кодом в М1(6 — 4) задают 24 возможных кода микрокоманд ЦПЭ, определенных в табл. 7.4. Маска на входах DK(1, 0), логически умножаемая на ин-
Таблица 7.2. Описание выводов ЦПЭ К589(585)ИКО2
Обозначение вывода Номер контакта Назначение вывода
Р7(7, 0) DB(1,O) DK(1,O) DO (1,0) DA(1,O) P, G CI CO RI RO OEA; OED MI (6 — 0) CLK Ucc GND 22; 21 2; 1 4; 3 20; 18 12; 13 5; 6 10 7 9 8 11; 23 15; 16; 17; 24;25;26;27 18 28 14 Параллельная 2-разрядная входная шина данных То же Параллельная 2-разрядная входная шина маски Параллельная 2-разрядная выходная шина данных Параллельная 2-разрядная выходная шина адреса Выходы образования и распространения ускоренного переноса Вход переноса ALU Выход переноса ALU Вход сигнала сдвига данных вправо в ALU Выход сигнала сдвига данных вправо в ALU Входы стробов выдачи адреса и данных Входная 7-разрядная шина микрокоманд Вход синхронизации Напряжение питания ( + 5 В) » » (0 В)
скады с тремя устойчивыми состояниями. При использовании ЦПЭ входы С1 младшей БИС обычно замыкаются со входами RI старшей, а выходы СО старшей БИС — с выходами RO младшей, благодаря чему число связей ЦПЭ с логикой флагов БМУ сокращается до двух. Другой особенностью ЦПЭ является наличие ТРС выходных каскадов шин DA и DO, стробируемых сигналами ОБА, OED, что позволяет при необходимости производить мультиплексирование шин. Благодаря пятишинной организации ЦПЭ обладает большой гибкостью применения в контроллерах со сложной структурой интерфейса.
Система микрокоманд БИС ЦПЭ управляется 7-разрядной микрокомандой, включающей два поля: МI (3 — 0) — поле выбора регистра; MI(6 — 4) — поле выбора функции.
Таблица 7.3. Адресация регистра ЦПЭ К589ИК02(К585ИК02)
Код регистровой группы (К) Код на входах MI Виби-раемый регистр
3 2 1 0
0 0 0 0 R0
0 0 0 1 R1
0 0 1 0 R2
0 0 1 1 R3
0 1 0 0 R4
1 0 1 0 1 R5
0 1 1 0 R6
0 1 1 1 R7
1 0 0 0 R8
1 0 0 1 R9
1 1 0 0 RT
1 1 0 1 АС
1 0 1 0 RT
Z 1 0 1 1 АС
1 1 1 0 RT
э 1 1 1 1 АС
9*
259
260
Таблица 7.4. Система ЦПЭ К589ИК02 (К585ИК02)
Код на MI (6-4) R-группа Микрокоманда Операция при DK(1, 0) — 00 Мнемоника Операция при DK(1, 0)~ 11 Мнемоника
0 1 2 3 RG + (АС лК) + CI-> RG, АТ DI + (АС л К) + CI-+ АТ ATq л (DBq л Kq) -» Ro; RI у [(Z)Bj л К\) Л ATt] ~*АТ}; [A Tq л (DBo^ *<))] v [Л7’| л (DB] л л/Г,)]-ЛГо RG+CI-+RG, AT DI + CIAT AT^-+ RO ATX-+AT§; RI->ATx ILR ACM SRA AC + RG + CI-^ RG, AC DI+AC+CI-AT (См. микрокоманду в общем описании) ALR AMA
1 1 2 3 Ку RG-+RGA, RG + К+ CI-> RG Ку DI -> RGA, DI+K + CI-+.AT (AT у К) + (AT л К) + CI л AT RG -< RGA, RG+CI+RG-* RG DI-* RGA, DI + CI^ AT AT + CI\AT LMI LMM CIA 11-+RGA, RG-1 +CI-RG 11-+RGA, DI- 1 + CI->AT AT- 1 + CI-+AT DSM LDM DCA
2 1 2 3 (AC л К) — 1 + CI->RG (AC л X)- I 4- CI-+AT (DB л X)- 1 + CI-+AT CI- 1-+RG CI- 1 - AT (cm. GSA) CSR CSA CSA AC - 1 + CI-+RG AT- 1 4- CI-*AT DB - 1 + CI-*AT SDR SDA LDI
3 1 2 3 RG + (AC aK) + CI->RG DI + (AC л К) + CI-+AT AT + DB aK) + CI-+AT RG + CI-+RG (cm. ACM) AT A- CI-+AT INR ACM INA AC 4- RG + CI-+ RG (cm. AMA) DB + AT+CI-+AT ADR AMA AIA
4 1 2 3 CI v (RG a AC a X)-> CO; RG a (AC a K)-* RG CI v (AC a DI a X)- CO; DI a (AC aK)-*AT CI у (AT a DK a K)->CO; AT a (DB a K)~+AT CI-+CO, 0-+RG CI-+CO, 0-*AT (cm. CLA) CLR; RG; AC CLA CLA CIy(RG л AQ-^CO; RG a AC-+RG CI у (DI л AC)-+CO; DI ЛАС-+АТ CI у (AT л DB)CO; ATaDB-+AT RNR ANM ANI
5 1 2 3 CI у (RG л X) -> CO; RG a K-* RG CI у (AC a K)-> CO CI у (AT a K)-^ CO; AT a K-^ AT (cm. CLR) (cm. CLA) (cm. CLA) CLR CLA CLA ClyRG^CO CI v DI - CO; DI-+AT CI у AT-+CO TZR LTM TZA
as 'si as 2 g о о о XNR XNM XNI Примечания: 1. Информация на входах М1(6—4) — в восьмеричном коде. 2. RG — содержимое R9 — RQ; К — код на входах DK(\, 0); RI, RO — информация на цепях сдвига; CI, СО — информация на цепях переноса; АТ — содержимое регистров RT или АС согласно табл. 7.3.
CI v АС- СО; RG у AC- RG Civ AC-СО; Div АС-АТ Civ DB-СО; DB v АТ-АТ CI V (RG л АС) СО; RG@AC-*RG CI у (DI л АС)-» СО; DI©AC-»AT CI CS.4I л Dff> со' DB@AT-»AT
a. fe а, 5 § о 3 О ООО о
CI- со CI- СО, DI- АТ (см. NOP) CI- СО, RG-RG Cl-CO, DI—AT CI- СО, АТ-АТ
Civ (АС л К)- СО; RG л (АС л К)- -RG CI v (АС л К)-СО; DI л (ЛС л К)- - АТ CI v (DB/\ К) - СО; AT v (DB л (DB л К)лАТ CI у (RG л АС л К)—СО; RG®(AC лЮ-RG CIvJDI л АС л К)-СО; ПТ® АС л К-АТ CI у (АТ л DB л К)-СО; AT® (DB л К}-АТ
— ГЧ
ч© г-
формацию на входе ALU, увеличивает число возможных микрокоманд. Так как на практике в качестве маски используются коды 00 или 11, то число операций увеличивается до 48.
Система микрокоманд БИС К589ИК02 отличается примитивностью и не рассчитана на эффективную обработку сложных арифметических алгоритмов, что снижает реальное быстродействие ЦПЭ. Например, в системе микрокоманд имеется только одна операция сдвига — SRA. Возможно выполнение логического левого сдвига путем суммирования числа с самим собой. При замыкании цепей сдвигов-переносов данных через БМУ возможно косвенное исполнение микрокоманд циклических правого и левого сдвигов.
Проверка содержимого регистров на равенство осуществляется при установке кода логических микрокоманд (например, ANR или ORR). Признак нуля индицируется на выходе СО. При необходимости сохранения содержимого регистров после проверки рекомендуется блокировать подачу синхроимпульса на вход CLK.
Временная диаграмма синхронизации ЦПЭ приведена на рис. 7.1,6. Ниже даны значения основных временных параметров на БИС К589ИК02 при номинальном напряжении питания и окружающей температуре +2 5 °C; в скобках указаны значения параметров (нс) для БИС К585ИК02 в диапазоне рабочих температур от —60 до -I-125°C:
Время цикла tc................> 100 (150)
» импульса tcL............> 33 (50)
» установки сигнала на вхо-
дах:
микрокоманды tMIL . . . . > 60 (80)
информации tDL............> 50 (80)
переноса и сдвига tIL . . . > 27 (40) Время сохранения сигнала на входах:
микрокоманды и информа-
ции tMIH, tDH...............> 5 (5)
переноса и сдвига tJH . . . >15 (20)
Время задержки сигналов Р,
G, RO-.
от отрицательного фронта
CLK (tCPL)................< 20 (22)
от положительного фронта
CLK (tCPH)................< 40 (15)
261
< 20 (22)
< 48 (75)
<43 (15)
< 14
от микрокоманды . . . < 37 (65) » информации tDP . . . . < 29 (55) Время задержки сигналов на СО\ от отрицательного фронта CLK (tCCL)..................
от положительного фронта CLK (tCCH)..............
от микрокоманды tMC . . . от входов сдвига и переноса ho......................
от информации tDc • • • . < 30 (65)
Время включения/выключения
буферных каскадов <е, нс . . . <12 (35)
При использовании ЦПЭ следует иметь в виду, что БИС не содержит встроенного конвейерного регистра микрокоманд, поэтому выход ПЗУ следует снабжать таким регистром или строить временную диаграмму синхронизации БИС, учитывающую его отсутствие.
7.3. Блок ускоренного переноса К589ИК03 (К585ИК03)
Предназначен для формирования групповых переносов при работе с ЦПЭ или любой другой схемой, имеющей выходы Р, G. Один БУП позволяет подключить до восьми БИС ЦПЭ и обеспечивает распространение переноса в 16-разрядном процессоре. Структурная схема БИС приведена на рис. 7.2, а. Описание ее выводов дано в табл. 7.5. Особенностью микросхемы является наличие входа разрешения
сигнала, запирающего выход в случае необходимости выполнения операций правого сдвига. Организация 32-разрядных процессоров с последовательными переносом между группами по 16 бит и управлением ЕС8 показана на рис. 7.2, в.
Временная диаграмма работы БУП приведена на рис. 7.2, г. Ниже приведены значения основных временных параметров (нс) ИС К589ИК03 при номинальном напряжении питания и температуре -I- 25 °C; в скобках указаны значения параметров (нс) для БУП К585ИКОЗ в диапазоне температур от —60 до +125°C:
Время группового переноса tco < Ю (25) » сквозного » tec < 18 (40) » включения/выключения
переноса tC8.............< 20 (50)
7.4. Блок микропрограммного управления К589ИК01 (К585ИК01)
БИС предназначена для управления порядком выбора микрокоманд из ПЗУ и является однокристальным устройством, адресующим 512 ячеек памяти. Расширение объема ПЗУ может осуществляться страницами по 512 слов за счет подключения внешнего регистра адреса, принудительно устанавливаемого из ПЗУ.
Структура БИС БМУ приведена на рис. 7.3,а. В ее состав входят: комбинационная схема образования адреса сле-
Таблица 7.5. Описание выводов БУП К589ИК03 (К585ИК03)
Обозначение вывода) Номер контакта Назначение вывода
Р(7—0) G(7-0) ЕСЪ С(8-1) СО Ucc GND 11; 10; 8,; 7; 6; 5; 2; 1 27; 26; 24; 23; 21; 20; 19; 18 3 4; 25; 22; 16; 15; 13; 12; 9 17 28 14 Входы распространения сигналов групповых переносов » подготовки распространения сигналов групповых переносов Вход разрешения переноса С8 Выходы сигналов ускоренного переноса Вход сигнала переноса Напряжение питания ( + 5 В) » » (0 В)
выходного сигнала ускоренного переноса (ЕС8) и реализация выхода С8 в виде ТРС-каскада. При организации 16-раз-рядного процессора (рис. 7.2,6) возможно подключение выхода переноса (СО) старшего ЦПЭ ко входу флагов (FI) при ЕС8 = 0/ или выхода переноса СО при подаче на ЕС8 специального управляющего
дующей микрокоманды (PLA); 9-раз-рядный регистр адреса микрокоманд (RGA); 4-разрядный регистр команд (RGP); триггеры условий D-типа (С, Z); триггер флага типа «защелка» (F); мультиплексор условий (MUX).
Микросхема воспринимает 8-раз-рядные команды по шине DP(7 — 0), четы-
262
Рис. 7.2
264
Таблица 7.6. Описание выводов БМУ К589ИК01 (К585ИК01)
Обозначение вывода Номер контакта Назначение вывода
М1А(8-0) М1(6-0) LD ERA ОЕ ISE FC(3 — 0) FI FO DP(7—0) PR(2-0) CLK Ucc GND 34-26 39; 38; 37; 24; 23; 22; 21 36 35 25 18 12; 13; 16; 15 17 14 4; 3; 2; 1; 10; 8; 6; 5 7; 9; 11 19 40 20 Параллельная 9-разрядная выходная шина адреса микрокоманды Параллельная 7-разрядная входная шина микрокоманд Вход загрузки адреса микрокоманды » разрешения выдачи адреса строки » » » » микрокоманды Выход строба разрешения прерывания Входы управления логикой флагов Вход признаков условных переходов Выход признаков Параллельная 8-разрядная входная шина команд Параллельная 3-разрядная выходная шина команд Вход синхронизации Напряжение питания ( + 5 В) » » (0 В)
ре младших разряда которых могут записываться в регистр RGP. Через шину PR (2 — 0) можно прочесть три младших разряда RGP. Генерируемый БМУ адрес микрокоманды MIA (8 — 0) представлен совокупностью адреса столбца MIA (8 — 4) и адреса колонки М1А(3 — 0). Таким образом адресуемое БМУ пространство из 512 ячеек представляется полем из 32 строк и 16 колонок. Описание выводов БМУ приведено в табл. 7.6.
При организации процессоров (рис. 7.3,6) БМУ сопрягается с набором ЦПЭ всего лишь по двум выводам FI и FO. Вход используется для анализа признаков переноса (СО), сдвига (RO) и нуля, индицируемого на выходе СО при выполнении микрокоманд логической обработки данных. Выход FO служит для задания значений входного переноса (CI) и правого сдвига (RI).
Временная диаграмма синхронизации БМУ показана на рис. 7.3, в. Ниже приведены значения основных временных параметров (нс) БИС К589ИК01 при номинальном напряжении питания и окружающей температуре + 25 °C; в скобках указано время (нс) для БИС К585ИК01 в диапазоне рабочих температур от —60 до +125 °C:
Время цикла tc.................> 85 (100)
» импульса tcL...............> 30 (33)
» выработки адреса tcM 30 (45) » включения/выключения
адреса tEM...................< 30 (35)
Время установки микрокоманды tCYL........................> 10 (15)
Время сохранения микрокоманды
{cyh.............‘ . . . . > 5 (10)
Время задержки строба прерывания tjs.....................<24 (40)
Время установки входов флагов
(FIL.......................>15(20)
Время задержки входов флагов tFiH........................> 20 (24)
Время задержки выхода флагов, нс:
от положительного фронта CLK (tF0).................< 30 (45)
от микрокоманды tYF* • • <16 (50)
При использовании БМУ следует иметь в виду, что БИС не содержит встроенного конвейерного регистра микрокоманд, поэтому выход ПЗУ следует снабжать таким регистром или строить временную диаграмму синхронизации БИС с учетом его отсутствия.
Управление алгоритмом образования адреса в PLA осуществляется 8-разряд-ной микрокомандой, включающей два поля: поле управления источника адреса (LD) и поле задания алгоритма образования адреса [М1(6 — 0)]. Сигнал на входе LD определяет в качестве источника информацию с DP(7 — 0) в микрокоманде LDM или шину микрокоманд М1(6 — 0) — в остальных случаях. Правила образования адреса приведены в табл. 7.7. На рис. 7.4 приведена адресация ячеек ПЗУ при исполнении различных микрокоманд. Черным цветом за-
265
Таблица 7.7. Система микрокоманд БМУ К589ИК01 (К585ИК01)
Мнемоника LD Код на входах Адрес строки Адрес колонки
6 5 4 3 2 1 0 8 7 6 5 4 3 2 1 0
JCC 0 0 0 Y4 Y3 Y2 Y1 Y0 Y4 УЗ Y2 Y1 Y0 М3 М2 Ml MO
JZR 0 0 1 0 Y3 Y2 Y1 Y0 0 0 0 0 0 Y3 Y2 Y1 Y0
JCR 0 0 1 1 Y3 Y2 Y1 Y0 М8 М7 Мб М5 М4 Y3 Y2 Y1 Y0
JCE 0 1 1 1 0 Y2 Y1 Y0 М8 М7- Y2 Y1 Y0 М3 М2 Ml MO
JFL 0 1 0 0 Y3 Y2 Y1 Y0 М8 Y3 Y2 Y1 Y0 М3 0 1 F
JCF 0 1 0 1 0 Y2 Y1 Y0 М8 М7 Y2 Y1 Y0 М3 0 1 C
JZF 0 1 0 1 1 Y2 Y1 Y0 М8 М7 Y2 Y1 Y0 М3 0 1 Z
JPR 0 1 1 0 0 Y2 Y1 Y0 М8 М7 Y2 Y1 Y0 R3 R2 RI RO
JLL 0 1 1 0 1 Y2 Y1 Y0 М8 М7 Y2 Y1 Y0 0 1 R3 R2
JRL 0 1 1 1 1 1 Y1 Y0 М8 М7 1 Y1 Y0 1 1 RI RO
JPX 0 1 1 1 1 0 Y1 Y0 М8 М7 Мб Y1 Y0 Р7 Р6 P5 P4
LDM 1 X X X X X X X М8 РЗ Р2 Р1 РО Р7 Р6 P5 P4
Примечание. У, — код на входах Л//,; Л/, — содержимое /-разряда RCA; Rj — содержимое /-го разряда RGP; Pj — код на входах DP,; F, С, Z — содержимое триггеров F, С, Z; LD — сигнал на входе LD', X — произвольная кодировка (Хе[0, 1]).
крашены ячейки, адреса которых могут быть образованы в ходе исполнения различных микрокоманд. Все адресуемое пространство представляется совокупностью из 32 строк (СО — С31) и 16 колонок (КО — К15). Все иллюстрируемые микрокоманды можно разбить на три группы: 1) безусловных переходов (JCC, JZR, JCR, JCE); 2) условных переходов по флагам F, С, Z(JFL, JCF, JZF); 3) условных переходов по командам (JPP, JLL, JRL, JPX). К последней группе следует отнести и микрокоманду LDM, осуществляющую анализ всего байта команды и обычно используемую для входа в начальную ячейку микропрограммы.
На выходах М1А(8~-0) нуль кодируется высоким потенциалом, поэтому адрес ячейки СО, КО представляется так: 11111 1111, поэтому для реализации прерываний рекомендуется использовать микрокоманду JZR — переход в нулевую строку. Если по этой микрокоманде осуществляется переход к колонке 15, то на выходе ISE устанавливается активное состояние (высокий потенциал). Обычно сигнал с выхода ISE подается на вход ISE блока приоритетов прерываний К589ИК14, который в случае наличия активного запроса отвечает в следующем такте низким потенциалом на выходе IA, поключаемым обычно ко входу ERA БМУ, что блокирует в следующем за микрокомандой JZR такте выдачу адреса строки и на выходах М1А(8 — 4) устана
266
вливается код 11111, на который на открытом коллекторе может быть наложен адрес вектора прерывания.
При выполнении микрокоманды LDM содержимое поля МТ (6 — 0) игнорируется в PLA для образования микрокоманды, но не игнорируются операции по записи данных в RGP и выдаче информации на шину PR (2 — 0) в микрокомандах JCE и JPX соответственно, а также выдача строба прерывания в микрокоманде JZR.
В табл. 7.8 приведена система микрокоманд логики флагов БМУ — механизма, с помощью которого осуществляется выполнение операций условных переходов по внешним признакам. Микрокоманда на входах FC3, FC2 определяет выдачу информации на выводе FO, а микрокоманда на входах FC1, FC0 — операции по записи условий в триггеры С и Z. Триггер F является «защелкой» и запоминает информацию со входа FI по низкому потенциалу на входе CLK.
7.5. Блок приоритетов прерываний К589ИК14 (К585ИК14)
БИС БПП предназначена для обработки приоритетов поступающих запросов прерываний, синхронизации моментов начала их обработки и формирования кодированного вектора прерывания. Микросхема обеспечивает возможность наращивания числа входов прерываний с кратностью 8 шт. до необходимого их числа.
Мнемоника Название функции перехода
ЭСС Переход 6 текущей колонке
JZR Переход д нулевую строку
JCR Переход 6 текущей строке
ЭСЕ Переход S колонке к группе строк
JFL Переход по F
ЭСЕ Переход по С
Э7Е Переход по Z
JPR Переход по R'-jP(3~0)
ЭСС Переход по Р6Р (3,2)
ЭРС Переход по RGP(1,O)
ЭРХ Переход по DP(7~4)
ЭСС
Э1Р
Текущая колонка
ЭСЕ
JCR
JFC
Текущая группа
ЭСЕ
Текущая группа
колонка JLL
JPR
JRL
JPX
Рис. 7.4
Таблица 7.8. Управление логикой флагов БМУ К589ИК01 (К585ИК01)
Мнемо-ника Код на входах Операция по записи флагов Мнемо-ника Код на входах Операция по чтению флагов
FC1 FC0 FC3 FC2
SCZ 0 0 (С, Z): = (F) FF0 0 0 (FO): = 0
STZ 0 1 (2): = (/) FFC 0 1 (FO): = (O
STC 1 0 (О: = (Л FFZ 1 0 (FO): = (Z)
HCZ 1 1 NOP FF1 1 1 (FO): = 1
267
Структура БПП представлена на рис. 7.5,а. В его состав входят: 8-разряд-ный регистр запросов приоритетов (RGR, триггеры типа «защелка»); 8-разрядный шифратор приоритетов (CD); компаратор приоритета (СМР), вырабатывающий сигнал высокого потенциала при (CD) > >(RGS); триггер фиксации запроса пре
рывания и триггер запрета прерывания (Tl, Т2); регистр приоритета текущей программы (RGS).
Описание выводов БПП дано в табл. 7.9. По входам DR(7—0) в БИС поступают запросы прерываний, фиксирующиеся в RGR. В конце выполнения каждой команды прецессора БПП строби-
268
Таблица 7.9. Описание выводов БИС БПП К589ИК14 (К585ИК14)
Обозначение вывода Номер контакта Назначение вывода
DR(7—0) DA (2-0) DB(2—0) SGS ECS ELR ETLG ENLG ISE IA CLK Ucc GND 22; 21; 20; 19; 18;; 17; 16; 15 10; 9; 8 3; 21 4 23 11 13 14 7 5 6 24 12 Входы запросов прерываний (активен низкий уровень) Выходы кода вектора прерывания Входы кода уровня текущего приоритета Вход выборки уровня приоритета » разрешения записи » разрешения считывания кода прерывания » разрешения данной группы прерываний Выход разрешений следующей группы прерываний Вход строба разрешения прерывания Выход запроса прерывания Вход синхронизации Напряжение питания (4-5 В) » » (0 В)
от входа CLK (t/c)...............<35
руется по входу ISE от БМУ К589ИК01. Если код номера активного запроса больше кода приоритета текущей программы, хранящегося в RGS, но на выходе IA формируется сигнал, подтверждающий прерывание, который держится в течение одного периода следования частоты CLK. При этом триггер Т2 устанавливается в состояние, блокирующее на время чтения вектора запись новых запросов в RGR. Чтение вектора прерывания осуществляется на шине DA(2 — 0) при образования сигнала ELR л ETLG и наличии хотя бы одного активного запроса в RGR. Разблокировка RGR происходит при записи в RGS коде нового приоритета по сигналу ECS.
При наличии в RGR запроса нулевого уровня приоритета (DR0) в компараторе (СМР) не вырабатывается сигнал наличия активного запроса даже при записи в RGS приоритета «нуль» [DB(2 — 0) = = 111], поэтому в БИС имеется вход разрешения выборки уровня приоритета (SGS), позволяющий выдать запрос прерывания при этой ситуации.
Временная диаграмма синхронизации БПП приведена на рис. 7.5,6. Ниже приведены значения временных параметров БИС К589ИК14 при номинальном напряжении питания и температуре 4-25 °C:
Время цикла tc, ис.............>80
» импульса ZCL, нс...........>25
» сигнала прерывания tiNT, нс > 25
» задержки распространения сигналов, нс:
от входа записи............<40
Время предустановки сигналов на входах, нс:
разрешения группы tETL ... >25
» прерывания tjsL > 20
текущего приоритета t^RL ... >35
Время удержания сигналов на входах, нс:
разрешения группы tEEH ... >20
» прерывания tISH > 20
текущего приоритета tWRH. . . >15
При использовании БПП следует иметь в виду, что БИС не содержит встроенного конвейерного регистра микрокоманд, поэтому выход ПЗУ следует снабжать таким регистром или строить временную диаграмму синхронизации БИС с учетом его отсутствия.
Два наиболее распространенных способа подключения БПП к БМУ приведены на рис. 7.6, а, б. В первом случае БПП стробируется сигналом с выхода ISE БИС БМУ и сигналом активного запроса (ТА) блокирует выдачу адреса строки, во втором — вход ISE БПП подключен к выходу специального разряда ПЗУ микрокоманд, а сигналом ТА блокируется прохождение в БМУ одного из разрядов микрокоманды (MI0). Различие способов заключается в основном в том, что первый предполагает осуществление прерываний через ячейку «нуль» после выполнения БМУ микрокоманды JZR, а второй из них не связан с такими ограничениями.
Архитектура БПП допускает наращивание числа входов запросов прерывания
269
Рис. 7.6
за счет объединения БИС по выводам ETLG, ENLG группами по восемь входов. На рис. 7.6, в приведена схема объединения девяти БПП для организации 64-вхо-довой схемы обработки запросов преры
ваний. При объединении приоритеты входов выстраиваются в порядке убывания от первой к восьмой БИС. Девятая БИС формирует старшие разряды кода вектора прерывания на основе сигналов ENLG.
270
7.6. Многорежимный буферный регистр К589ИР12 (К585ИР12)
МБР предназначен для буферизации данных, временного и электрического согласования параллельных шин, выполнения функций прерывающих каналов ввода/вывода информации.
Структура БИС представлена на рис. 7.7,а. В ее состав входят: триггер за-
Рис. 7.7 к
CS1 Л CS2
INT
проса перывания (7), 8-разрядный параллельный регистр (KG); выходной буфер данных; логические схемы для выработки сигналов управления.
Описание выводов МБР приведено в табл. 7.10. Запись данных в RG из шины DI (7 — 0) происходит положительным потенциалом на входе С, описываемым вы-ражением WR = STB л MD v CS1 л л CS2 л MD.
Чтение информации в шину DO (7 — 0) производится высоким потенциалом сигнала RD = CS1 л CS2 v MD. Сигнал запроса прерывания вырабатывается низким потенциалом при комбинации сиг-
Таблица 7.10. Описание выводов БИС МБР К589ИР12 (К585ИР12)
Обозначение вывода Номер контакта Назначение вывода
DI(7-0) DO(7—0) STB MD CSl, CS2 CLR INT Ucc GND 22; 20; 18; 16; 9; 7; 5; 3 21; 19; 17; 15; 10; 8; 6; 4 11 2 1; 13 14 23 24 12 8-разрядная параллельная входная шина данных 8-разрядная параллельная выходная шина данных Вход строба » выбора режима Входы выбора кристалла Вход установки нуля Выход запроса прерывания Напряжение питания ( + 5 В) Напряжение питания (0 В)
налов INT = CS\ л CS2 v Q, где Q — данные на прямом плече триггера Т.
Установка триггера производится по низкому потенциалу асинхронно при комбинации сигналов S =
= CLR v С51 л CS2. Сброс триггера производится отрицательным фронтом сигнала на входе STB.
Временная диаграмма синхронизации МБР приведена на рис. 7.7,6. Ниже приведены значения основных временных параметров (нс) БИС К589ИР12 при номинальном напряжении питания и окружающей температуре 4-25 °C; в скобках указаны значения параметров (нс) для БИС К585ИР12 в диапазоне рабочих температур от -60 до 4-125 °C:
Время импульса tWRi tcLR> tSTB> tc....................... >25 (45)
Время записи информации tWRD < 30 (50)
» предустановки данных > 15 (20)
» удержания данных tDIH > 20 (25)
» стирания данных tCLRD < 35 (55)
» включения/выключения
шины данных ............... < 35 (50)
Время включения запроса tYL < 30 (55)
» выключения запроса tYH < 25 (35)
При использовании МБР следует иметь в виду, что БИС не имеет встроенного конвейерного регистра микрокоманд.
271
7.7. Шинный формирователь К589АП16 (К585АП16) и шинный формирователь с инверсией К589АП26 (К585АП26)
Микросхемы предназначены для согласования параллельных шин.
Структуры ШФ и ШФИ представлены на рис. 7.8, а, б, описание выводов БИС
ВСЕ CS
в) DCE CS
В1,ВВ
Рис. 7.8
Таблица 7.11. Описание выводов БИС ШФ и ШФИ К589АП16, К589АП26, К585АП16, К585АП26
Обозначение вывода Номер контакта Назначение вывода
D 1(3—0) 4; 7; 9; 12 Параллельная 4-раз-рядная входная шина данных
DO (3-0) 3; 6; 10; 13 Параллельная 4-раз-рядная выходная шина данных
DB*(3—0) 2; 5; 11; 14 Параллельная 4-раз-рядная двунаправленная шина данных
DCE 15 Вход управления выдачей информации
CS 1 Вход выборки кристалла
Ucc 16 Напряжение питания (4-5 В)
GND 8 Напряжение питания (0 В)
Примечание. DB(3—0) для БИС ШФИ
К589АП26 (К585АП26) - инверсная.
приведено в табл. 7.11. В табл. 7.12 приведена система микрокоманд ИС. На рис. 7.8,в приведена временная диаграмма
Таблица 7.12. Система микрокоманд ШФ и ШФИ К589АП16, К589АП26, К585АШ6, К585АП26
Код на входах Операция в ИС Выходы, находящиеся в выключенном состоянии
CS DCE
1 X NOP DB, DO
0 0 (DB): = (DI) DO
0 1 (DO):=(DB) DB
Примечание. Шины DB и DO имеют трехустойчивые выходные каскады; при их выключении информация от других источников чожет проходить в шину
работы ИС, значения основных временных параметров (нс) приведены ниже; в-скобках указаны значения параметров (нс) для ИС К585АП16, К585АП26 в диапазоне рабочих температур от — 60 до 4-125 °C:
Время распространения инфор-
мации:
К589АП16 (tb tB) ... . < 30 (33)
К589АП26 (tb tB) ... . < 25 (25)
Время включения:
К589АП16 (tDCE> tcs) • • • <65 (75)
К589АП26 (tDCE, tCS) • • • < 55 (62)
Время выключения:
К589АП16 (tz)........... < 30 (40)
К589АП26 (Zz)........... < 30 (38)
ШФ и ШФИ не имеют встроенных конвейерных регистров микрокоманд.
7.8. Универсальный контроллер синхронизации К589ХЛ4 (К585ХЛ4)
УКС предназначен для организации блоков синхронизации микроЭВМ и специализированных контроллеров с частотой тактирования до 20 МГц. Выполняет деление частоты с программируемым коэффициентом, формирование дискретной задержки следования импульсов, формирование переменной пачки импульсов и импульсов переменной длительности.
Структура УКС приведена на рис. 7.9. В состав БИС входят: схема установки коэффициента перичета (CL7); 4-раз-рядный счетчик СТ; генератор одиночных импульсов (G1); формирователь импульсов стандартной длительности (G2); генератор сигнала переноса (COG); формирователь импульсов переменной частоты
272
(DIV); формирователь переменной пачки импульсов (FSI).
Описание выводов УКС приведено в табл. 7.13. Микросхема работает в четырех режимах, определенных распайкой внешних выводов: 1) деления частоты; 2) формирования длительности импульса; 3) формирования пачки импульсов; 4) дискретной задержки импульсов.
При необходимости несколько микросхем УКС могут объединяться для создания устройств синхронизации, генерирующих несколько синхросерий или имеющих больший коэффициент программирования.
В режиме деления У&С на СО генерирует синхросерию с частотой, в т раз меньшей исходной (CZ), для этого на входы D(3 — 0) необходимо подать число d=2n — m, где п — разрядность устройства синхронизации, собранного на нескольких УКС. При использовании одной БИС ^ = 16-™.
В режиме формирования длительности импульса (выход В соединен с V) схемой на выходе СО формируется положительный импульс длительностью t0 на основе импульсов th поступающих на вход CI. На входы D(3 — 0) для этого необходимо подать число d = 2п — (t0 — h) -f, где f — частота исходной синхросерии. При и = 1 d\ = \6 — (t0 — ti)f.
В режиме формирования пачки импульсов (выход В соединен с V) схемой на выходе СО формируется пачка из т импульсов. На входы D(3 — 0) для этого не-
Таблица 7.13. Описание выводов УКС
К589ХЛ4 (К585ХЛ4)
Обозначение вывода Номер контакта Назначение вывода
D(3-0) 11; 12; Входы предустановки
13; 14 информации
С(1-3) 3; 1; 15 Входы предустановки синхронизации
CI 5 Вход и выход пере-
со 10 носа; используются для наращивания числа генерируемых синхросерий
в 6 Выход формирователя длительности
А 7 Выход формирователя пачки импульсов
EW 4 Вход разрешения записи
V 2 Вход формирователя, длительности импульса
F 9 Выход делителя частоты
Ucc 16 Напряжение питания ( + 5 В)
GND 8 Напряжение питания (0 В)
обходимо подать код d= 2п — (т— 1). При п = 1 d\ = 16 — (т— 1).
В режиме дискретной задержки (выход В соединен с V) микросхема задерживает импульс на выходе СО на время t0 относительно прихода сигнала начальной установки, кратное заданному числу импульсов исходной последовательности с длительностью Г/ и частотой /. На вхо-
273
дах D(3 — 0\ необходимо установить код d=2n(tQ-tx)f. При п—\ 4 = 16-
— <Jo — ti)f-
7.9. Основные электрические и эксплуатационные параметры БИС серии К589 (К585)
Микросхемы серий К589 (К585) разработаны на основе ТТЛШ-технологии и предназначены для использования в со
ставе систем средней производительности. Все БИС прямо сопрягаются со стандартными ТТЛ-схемами. Значения основных электрических и эксплуатационных параметров приведены в табл. 7.14. На рис. 7.10 приведены схемы входных и выходных каскадов БИС серии К589 (К585), в табл. 7.15 приведены основные характеристики входных и выходных каскадов некоторых распространенных БИС [1 - 6].
Рис. 7.10
274
Таблица 7.14. Основные электрические параметры БИС серии К589(К585)
Параметр Условия измерения Значение
min type max
Напряжение питания В: К589 4,75 5 5,25
К585 — 4,5 5 5,5
Входное напряжение, В: логического нуля UIL UCc = т*п 0 — 0,8
логической единицы Um UCc — max 2,0 — ^ССтах
Выходное напряжение, В: логического нуля UqL Ucc — тах 0 — 0,4
логической единицы Uqh Uсс= min 2,4 — ^CCmin
Допустимое напряжение на входах <7/, В: К589 -1,0 5,25
К585 — -1,5 — 5,5
Диапазон рабочих температур ТАТВ, °C: К589 -10 + 25 + 70
К585 — -60 + 25 + 125
Таблица 7.15. Входные и выходные каскады БИС серии К589(585)
Обозначение Тип каскада IilJIiH’ мА/мкА lodUob мА/B Обозначение Тип каскада iuJhH, мА/мкА lod Li ou мА/B
ЦПЭ К589ИК02
DA(1, 0) 02 — 10/0,5 M 1(6-0) II -0,25/40 —
DO(1, 0) 02 — 10/0,5 OEA, OED II -0,25/40 —
DI(1, 0) 14 -1,5/60 L — CI 12 -4,0/180 —
DB(1, 0) 13 -1,5/60 — CO, RO 02 — 10/0,5
DK(1, 0) II -0,25/40 — P, G 03 — 10/0,5
CLK II -0,25/40 — RI 12 -1,5/60 —
БУП К589ИК03
C(7-l) 04 — 4/0,5 I I C7, P(5 — 0) II -0,5/100 —
C8 01 — 4/0,5 G(6 — 0) II -1,5/100 —
EC8, CO II -0,25/40 — 1 P7, P6 II -0,25/100 —
ЕМУ К589ИК01
DP(7—0) II -0,25/40 — FC(3 — 0) II -0,25/40 —
LD, FI, ERA II -0,25/40 — M 1(6-0) II -0,25/40 —
OE II -0,50/80 — PR(2 — 0) 02 — 10/0,5
CLK II -0,75/120 — MIA(8 — 0) 02 — 10/0,5
ISE 03 — Ю/0,5 FO 02 — 10/0,5
МБР К589ИР12
DI(7—0) 15 -0,25/10 ~ I । DO(7 — 0) 06 — 15/0,5
CS1 15 -1,0/40 - INT 05 — 15/0,5
MD 15 -0,75/30 - 1 STB, CLR, CS2 15 -0,25/10 —
БПП К589ИК14
DR(7—0) 16 -0,25/40 — ETLG 16 -0,5/80 —
SGS, ECS 16 - 0,25/40 — DA(2 — 0) 07 — 15/0,5
ELR, ISE, CLK 16 -0,25/40 — ENLG 03 — 15/0,5
DB(2 — 0) 16 -0,25/40 — IA 07 — 15/0,5
275
Продолжение табл. 7.15
Обозначение Тип каскада IldllH’ мА/мкА IolIUoL, mA/B Обозначение Тип каскада НСИн, мА/мкА lOLlUob мА/B
ШФ К589АП16
D1(3-0) DB(3 — 0) -0,25/40 -0,25/40 | 50/0,7 | I DO(3-0) l | DCE, CS | -0,5/80 15/0,5
ШФИ К589АП26
DI(3 — 0) DB(3 — 0) IB 19 -0,25/40 -0,25/40 50/0,7 J DO(3 — 0) DCE, CS 08 17 -0,5/80 15/0,5
У КС К589ХЛ4
D(3 — 0) C(3-l) V, EW, CI II II 11 -0,25/40 -0,25/40 -0,25/40 — CO, E A, В 02 02 — 10/05, 10/0,5
7.10. Основные принципы применения БИС серии К589 (К585)
Рассмотрим особенности применения БИС на примере специализированного 16-разрядного контроллера, структура которого показана на рис. 7.11. В его состав входят: восемь ЦПЭ К589ИК02; блок ускоренного переноса К589ИК03; двенадцать шинных формирователей К589АП16 (или К589АП26); блок микропрограммного управления К589ИК01; набор БИС ПЗУ микрокоманд (ROM) с организацией 512 х 48 (обычно в БИС К556РТ5); блок приоритетов прерываний К589ИК14; универсальный контроллер синхронизации К589ХЛ4: набор ИС и СИС. на которых
реализованы мультиплексоры (MUX), конвейерный регистр (RGMI), регистр состояний (KS), генератор синхронизации и т. д.
Общее число микросхем в процессоре — 70 — 80 шт. Потребление энергии микросхемами процессора составляет около 25 ВА, кроме того, на внутренних шинах контроллера рассеивается около 5 ВА, а на внешних шинах при токе нагрузки в 50 МА — до 10 ВА. Время цикла контроллера составляет около 200 нс; при отсутствии конвейерного регистра оно возрастает приблизительно на 80 нс. Ниже приведены значения основных параметров универсального контроллера синхронизации.
16
Сигналы управления УВВ
DB
Интерфейс для подключения памяти
5+8
CSJ1CE
Ш<Р
Интерфейс для подключения УВВ
РВг
\CS,DCE
Сигналы синхронизации
а
[енератор
276
Длина слова и, бит........... 16
Объем адресуемой памяти И, слов 64К
Производителность W, тыс. оп/с 500 — 700
Потребляемая мощность Р, ВА 30 — 50
Число условных плат т, шт. 2
Габаритные размеры плат 5, см 17 х 20
Время обращения t к ОЗУ, нс 200
Контроллер прямо согласуется с ТТЛ-схемами и работает от одного источника питания.
Список литературы к гл. 7
1. Аналоговые и цифровые интегральные микросхемы. Проектирование РЭА на интегральных микросхемах: Справ, пособие. 2-е изд., перераб.
и доп. /Под ред. С. В. Якубовского. М.: Радио и связь, 1984. 432 с.
2. Васенков А. А. Микропроцессоры//Электрон. пром-сть. 1978. № 5. С. 7 — 9.
3. Микропроцессорный комплект БИС ТТЛ с диодами Шоттки серии К589 / А. И. Березенко, Л. Н. Корягин, П. Р. Назарьян, Б. В. О р л о в//Электрон. пром-сть. 1978. № 5. С. 20-22.
4. Микропроцессорные комплекты интегральных схем. Состав и структура: Справочник / В. С. Б о-рисов, А. А. Васенков, Б. М. Малаше-в и ч и др.; Под ред. А. А. Васенкова, В. А. Шахнова. М.: Радио и связь, 1982. 192 с.
5. МикроЭВМ на микропроцессорном наборе серии К589 / А. И. Березенко, В. И. Березин, С. Е. К а л и н и н, Л. Н. К о р я г и н // Электрон, пром-сть. 1978. № 6. С. 49 — 55.
6. Некрасов Л. Т., Никонов Ю. П., Плешаков В. А. Микропроцессоры и микроЭВМ в АСУТП // Электрон, пром-сть. 1979. № 6. 16 —18.
8
Микропроцессорный комплект К1800
Комплект быстродействующих микропроцессорных БИС серии К1800 предназначен для построения высокопроизводительных ЭВМ, контроллеров и средств цифровой автоматики. Комплект может служить элементной базой ЕС ЭВМ и рассчитан на реализацию структур машин с произвольной системой команд. Секционная архитектура БИС комплекта позволяет наращивать разрядность устройств до необходимой длины слова.
Способ управления — микропрограммный. Ориентация на выбранную систему команд реализуется эмуляцией ее на микропрограммном уровне, путем занесения в ПЗУ необходимых для этого прошивок [1, 2].
8.1. Состав комплекта
В состав серии К1800 входят следующие БИС: секционное арифметико-логическое устройство (АЛУ); секционный блок микропрограммного управления (БМУ); секционный контроллер памяти (КП); универсальный контроллер синхронизации (УКС); двухадресная регистровая память (ДРП); программируемый многоразрядный сдвигатель (ПСДВ); двунаправленный магистральный транслятор (ДМТ); двунаправленный транслятор уровней ЭСЛ - ТТЛ (ДТУ).
Основные системные параметры и обозначения БИС комплекта К1800 приведены в табл. 8.1. Все БИС имеют разрядно наращиваемую структуру. При использовании они дополняются ИС серии К500, построенной на основе ЭСЛ.
278
Например, совместно с АЛУ К1800ВС1 может использоваться ИС блока ускоренного переноса К500ИП179, обеспечивающая время распространения переноса в 6 нс при мощности рассеяния 0,49 ВА.
БИС работоспособны в диапазоне температур от —10 до +70°C; при этом следует предпринимать специальные меры по отводу тепла от их корпусов.
8.2. Арифметико-логическое устройство К1800ВС1
БИС АЛУ предназначена для арифметико-логической обработки и временного хранения результатов вычислений. Обладая секционной структурой, АЛУ позволяет путем объединения нескольких БИС строить процессоры произвольной разрядности.
Структура БИС АЛУ. Блок-схема АЛУ приведена на рис. 8.1. В состав БИС входят: 4-разрядное арифметико-логическое устройство (ALU); сдвигатель (SHL); три мультиплексора (MUX); регистр-аккумулятор (АС С); регистр-защелка шины О В (ORG); схема маскирования данных (МС); буфер данных (BD).
Микросхема работает с двумя двунаправленными и одной выходной 4-раз-рядными параллельными шинами и управляется 17-разрядной микрокомандой. Описание выводов БИС приведено в табл. 8.2. Особенностью АЛУ является отсутствие блока регистровой памяти, функции которого возлагаются на БИС двухпортового ОЗУ К1800РП6 с организацией 32 х 9. АЛУ К1800ВС1 является
Таблица 8.1. Основные системные параметры БИС серии К1800
Обозначение БИС Технология Разрядность, бит Основное функциональное назначение Время цикла, нс Разрядность микрокоманды, бит Мощность потребления, ВА Напряжение питания, В Тип корпуса
АЛУ К1800ВС1 4 Арифметико-логическая обработка данных 41 17 1,4 -5,2; -2,0; 0 2207.48-1
БМУ К1800ВУ1 4 Управление порядком выбора микрокоманд 25 9-13 1,6 -5,2; -2,0; 0 2207.48-1
У КС К1800ВБ2 1-4 Синхронизация работы микроЭВМ 28 9 0,74 -5,2; 0 2120.24-1
КП К1800ВТЗ ЭСЛ 4 Управление системной памятью 37 15 1,7 -5,2; -2,0; 0 2207.48-1
ДРП К1800РП6 32x9 Промежуточное хранение данных 19 8-20 1,8 -5,2; 0 2207.48-1
ПСДВ К18ООВР8 16 Сдвиг данных на 1 — 16 позиций 6 7-8 1,5 -5,2; 0 2207.48-1
ДМТ К1800ВА7 5 Развязка информационных шин 5 3 0,44 -5,2; 0 2203.16-3
ДТУ К1800ВА4 ЭСЛ, ТТЛ 4 Сопряжение ЭСЛ-и ТТЛ-шин 6 3 0,7 4-5,0; -5,2; 0 2203.16-3
UsS-1
ОВ(З-О) АВ(3~0)
Таблица 8.2. Описание выводов АЛУ К1800ВС1
Обозначение вывода Номер контакта Назначение вывода
IB (3-0) 16; 15; 14; Двунаправленная
13 4-разрядная параллельная шина данных
О В (3-0) l I; 21; 22; 23 То же
А В (3-0) 30; 34; Входная 4-разряд-
32; 29 ная параллельная шина данных
AS(16 — 0) 26; 18; 46; Входы микро-
47; 43; 42; команды управления
41; 19; 28; 45; 31; 33; 39; 35; 40; 38; 37 БИС АЛУ
CLK 27 Синхровход записи в аккумулятор (АСС)
CI 44 Вход последовательного переноса ALU
СО 3 Выход последовательного переноса ALU
PC 2 Сигнал четности переноса ALU
PR 10 Сигнал четности результата ALU
279
Продолжение табл. 8.2
Обозначение вывода Номер контакта Назначение вывода
G Р V SR SL Z Ussi U$S2 GND 4 5 6 8 9 11 1; 24 25; 48 7; 12; 17; 36 Сигнал распространения группового переноса Сигнал разрешения группового переноса Сигнал переполнения ALU Вход/выход сдвига вправо (младший разряд) Вход/выход сдвига влево (старший разряд) Признак нуля результата ALU Напряжение питания ( — 5,2 В) Напряжение смещения подложки (-2,0 В) Напряжение питания (0 В)
единственным прибором, в котором реализована операция сложения двоично-кодированных десятичных чисел, а также генерация сигналов четности результата и выходного переноса. В ряде случаев это повышает производительность микроЭВМ.
Система микрокоманд БИС АЛУ. Микросхема выполняет 28 логических (табл. 8.3), 23 двоичных и 7 двоично-десятичных арифметических операций (табл 8.4) над 4-разрядными операндами. Управление передачи информации в АЛУ осуществляется согласно табл. 8.5. Анализ кодировки микроопераций позволяет выделить из общего числа следующие выводы, определяющие основные режимы работы БИС:
AS 12 — арифметические / логические операции ALU;
AS11 — двоичные/двоично-десягичные операции ALU;
AS 10 — сложение/вычитание чисел;
AS9, AS 15 — управление входами АСС и шины IB;
Таблица 8.3. Логические функции ALU (AS 12=1)
У-входы ALU У-входы ALU INV АСС Функция АЛУ У-входы ALU У-входы ALU INV АСС Функция АЛУ
A S1 AS2 AS3 AS10 AS5aAS6 A SO AS1 AS2 AS3 AS 10 AS5 л AS6
0 1 0 1 1 0 0000 0 0 1 1 0 0 АВ у ОВ
0 0 1 0 1 0 АВ 0 1 0 1 0 0 1111
0 0 0 1 1 0 ОВ 1 0 1 0 1 1 АСС л АН
0 0 1 0 0 0 АВ 0 1 0 1 1 1 АСС а ОВ
0 0 0 1 0 0 ОВ 1 0 1 0 0 0 АСС а АВ
0 0 1 1 1 0 АВ v ОВ 0 1 0 1 0 1 АСС а ОВ
0 1 0 0 0 0 ABvlOB 0 0 1 0 1 0 АСС® АВ
1 0 0 0 0 0 АВ v О В 0 0 1 0 0 1 АСС® АВ
0 0 0 , 0 1 0 АВ л ОВ 0 0 0 1 1 1 АСС®ОВ
0 1 1 1 1 0 АВ л ОВ 0 0 0 1 0 1 АСС® (ЭВ
0 1 0 0 1 0 АВ л ОВ 0 0 0 0 . 1 1 АСС®АВ а ОВ
0 1 1 0 1 0 АВ®ОВ 0 0 0 0 0 1 АССфАВлОВ
0 1 1 1 0 0 АВ®ОВ 0 0 1 1 1 1 АСС®ABvОВ
0 0 0 0 0 0 АВ л ОВ АВ v ОВ 0 0 1 1 0 1 ACC®ABvOB
Примечание. INV — инверсия операнда на У-входах АЫГ, АСС — участие в операции содержимого АСС.
280
Таблица 8.4. Арифметические операции ALU (AS 12 = 0)
Jf-входы ALU У-входы ALU ±2 INV АСС Двоичные ( + С7) Десятичные (+С7)
AS0 AS1 AS2 AS3 AS4 AS 10 AS5 л AS6 AS11 = 1 AS11 = 0
1 1 0 0 0 0 0 1 1 1 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 1 1 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 1 1 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 АВ + ОВ АВ + ОВ ОВ + АВ АВ ОВ АВ ОВ АВ - 1 ОВ - 1 АВ-2 ОВ — 2 АВ+ 2 ОВ + 2 АВ + АВ ОВ + ОВ АСС + АВ АСС + ОВ АСС + АВ АСС + ОВ АСС + АВ л ОВ АСС + АВ л ОВ АСС + (АВ v ОВ) АСС + (А В v О В) АВ + ОВ АВ + (ОВ)9 О В + (А В) 9 АВ ОВ (АВ)9 (ОВ)9 ♦ ♦ ♦ ♦ АВ+ 2 ОВ + 2 АВ + АВ ОВ + ОВ АСС + АВ АСС+ОВ АСС + (АВ) 9 АСС + (ОВ)9 АСС + АВ л ОВ АСС + (АВ л ОВ)9 * ♦
Примечание. (Х)9 — дополнение числа X до 9; * — не определено для десятичной арифметики.
Л58 — разрешение выдачи информации /В;
AS13, AS 14 — управление типом сдвига в SHL (ASL, ASR, LSL, LSR);
AS16 — синхровход регистра-защелки ORG;
AS2, AS3 — управление маскированием информации на Х-входах ALU;
AS5, AS6 — управление мультиплексором шины АВ и буфером данных шины ОВ;
AS7 — выбор источника сдвига (ALU или АСС);
ASO, AS1 — управление выбором информации на четырех входах ALU;
AS4 — управление инкрементом/де-
крементом ALU (+1 или + 2).
Таким образом, БИС АЛУ является типичным микропроцессором с микрокомандой, разбитой на фиксированные поля, не имеющим встроенного конвейерного регистра для ее хранения. Работа БИС синхронизируется одной синхронизацией. Для синхронизации приема/выдачи данных могут быть использованы две вспомогательные серии.
Таблица 8.5. Управление передачами БИС АЛУ
Микрокоманда Выбор операндов
AS7 AS8 AS9 Л515 Источник для АСС Источник для SHL Входные данные MUX АСС
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 RES ОВ IB АСС RES ОВ IB АСС RES ОВ IB АСС RES ОВ IB АСС АСС АСС АСС АСС АСС АСС АСС АСС FO FO FO FO FO FO FO FO АСС RES RES RES АСС RES RES RES
Примечание. RES — результаты выполнения операции ALU с учетом сдвига; FO — результат выполнения операции в ALU, « —» —не опреде-но, MUX зависит от IB.
281
8.3. Блок микропрограммного управления К1800ВУ1
БИС БМУ предназначена для генерации последовательностей адресов микрокоманд, формирования и хранения меток состояний, подсчета числа итераций и организации связей между микроподпрограммами. Обладая секционной структурой, БМУ позволяет путем объединения нескольких БИС строить устройства микропрограммного управления, адресующие различные емкости ПЗУ-микропро-грамм.
Структура БИС БМУ. Блок-схема БМУ приведена на рис. 8.2. В состав БИС входят: регистр адреса (CRO); регистр числа повтора итераций (CR1); регистр команд (GR2); регистр состояний (CR3); стек регистров адресов подпрограмм (CR4 — CR7); счетчик (СТ); буфер адреса (В А); схема образования следующего адреса; логика управления состоянием; схема выбора магистрали.
Микросхема подключается к двум двунаправленным шинам процессора IB и ОВ. Описание выводов БИС приведено в табл. 8.6. Особенностью БМУ является возможность работы с четырьмя уровнями вложения микропрограмм, автономный подсчет числа итераций и воз
можность установки и хранения четырех признаков состояния процессора в регистре CR3.
Система микрокоманд БМУ К1800ВУ1. БИС управляется 13 выводами и выполняет 16 различных микроопераций переходов. Стек имеет организацию LIFO (первый пришел, последний ушел). Объединение трех БИС позволяет адресовать 4К слов ПЗУ-микрокоманд. БИС не содержит встроенного конвейерного регистра микроопераций. Система микрокоманд БМУ приведена в табл. 8.7. Работа БИС синхронизируется единственной синхросерией.
8.4. Двухадресная регистровая память К1800РП6
БИС ДРП имеет организацию 32 х 9 и предназначена для работы в качестве регистровой памяти процессора, построенного на основе БИС АЛУ К1800ВС1.
Структура БИС ДРП приведена на рис. 8.3. В состав БИС входят: два декодера адреса накопителя (DC A, DC В); накопитель ОЗУ, включающий 32 9-раз-рядных регистра; два буферных регистра данных (RGA, RGB); две схемы контроля четности (РА, РВ); два триггера ошибки
Рис. 8.2
282
Таблица 8.6. Описание выводов БМУ К1800ВУ1
Обозначение вывода Номер контакта Назначение вывода
CRO(3 — 0) ОВ(3-0) IB (3 — 0) CR3(3 — 0) NA(3 — 0) IC(3-0) CS(3-0) CS4 В CS5 CS(8 — 6) XB DI CI CO CLK RST Ussi USS2 GND 5; 4; 3; 6 8; 9; 10; 11 13; 14; 15; 16 22; 21; 19; 20 33; 35; 34; 37 41; 44; 43; 42 32; 39; 30; 29 38 39 47 27; 26; 18 23 31 46 2 45 40 1; 24 25; 48 7; 17; 12; 36 4-разрядная параллельная шина микрокоманд; подключается к адресным входам ПЗУ 4-разрядная параллельная двунаправленная шина данных 4-разрядная параллельная двунаправленная шина команд 4-разрядная выходная шина для индикации содержимого регистра состояния Входная 4-разрядная параллельная шина следующего адреса Входы микрокоманды управления схемой образования адреса Входы выборки триггеров регистра состояний (CR3) Вход разрешения анализа условий (В) Вход условия перехода » строба выдачи адреса микрокоманд Входы управления магистралями IB и ОВ Вход/выход шины расширителя Вход данных в CR3 Входной перенос счетчика Выходной » » Вход синхронизации » сброса Напряжение питания ( — 5,2 В) » смещения подложки ( — 2,0 В) Напряжение питания (0 В)
Таблица 8.7. Система микрокоманд БМУ К1800ВУ1
Мнемо-ника Кодировка IC Комментарий Сброс RST Состояние условия или счетчика Установка регистров Операции в стеке (CR4 — CR1)
CR0 CR1 CR2
3 2 1 0
RST X X X X Сброс 0 X 0000 0000 0000 Загрузка
(CR0)
INC 1 1 0 0 Инкремент 1 X CR0 + CI — — —
0 0 1 0 Переход по NA 1 X NA — — —
YIB 1 0 0 0 Переход по IB 1 X IB л NA — — —
YIN 1 0 0 1 Переход по IB с загрузкой CR2 1 X IB л NA — IB —
YPI 1 0 1 0 Переход по 1 X CR2 л NA — — —
команде
YEP 1 1 1 0 Переход по ОВ 1 X ОВ л NA — — —
YL2 0 0 0 1 Переход с загрузкой CR2 1 X NA — IB —
YLA 0 0 1 1 Переход с загрузкой адреса 1 X NA CR0 + С1
Переход к Повтор NA — — Загрузка
YSR 0 0 0 0 подпограмме 1 Нет повтора — — (CR0 + CI)
Возврат из Повтор CR1 + CI Выбор из
RTN 1 1 1 1 подпрограм- 1 Нет повтора CR4 — стека
мы — (CR0)
283
Продолжение табл. 8.7
Мнемоника Кодировка IC Комментарий Сброс RST Состояние условия или счетчика Установка регистров Операции в стеке (CR4 — CR7)
CRO CR1 CR2
3 2 1 0
RSR 1 1 0 1 Повтор подпрограмм 1 X С RO + CI NA - -
RPI 1 0 1 1 Повтор микрокоманды 1 Повтор Нет повтора CR1 + NA CR1 + CI -
BRC 0 1 0 1 Переход по состоянию 1 ~ О II II oq oq NA CRO + CI - -
BSR 0 1 0 0 Переход к подпрограмме 1 bo bo II II о — NA CRO + Cl - - Загрузка (CRO + Cl)
ROC 0 1 1 Возврат по состоянию 1 B= 1 В=0 CR4 NA - - Выбор из стека (CRO)
BRM 0 1 1 0 Переход с модификацией 1 CS4= 1 CS4 = 0 NA CR000 = = NAO л B; CRO I = = NA1 л XB; CR02 = NA2; CR03 = NA3 - - -
четности (TWA, TWB); схема управления и арбитража ОЗУ.
Микросхема работает с двумя двунаправленными независимыми ^разрядными шинами данных и адресуется по двум независимым 6-разрядным шинам адреса. Все шины данных и адреса контроли-
руются по четности встроенными в БИС средствами. Конфликты, возникающие при обращении к одним и тем же ячейкам одновременно, разрешаются арбитром. Описания выводов БИС приведены в табл. 8.8. БИС управляется 10-разряд-ной микрокомандой и не имеет встроен-
284
Таблица 8.8. Описание выводов ДРП К1800РП6
Обозначение вывода Номер контакта Назначение вывода
DA(8 — 0) DB(8-0) АА(5 - 1) АВ(5 - 1) ААО, АВО ЕА, ЕВ WA, WB OWA OWB CLKA CLKB R1 R2 АЕ Ossi GND 18; 19; 16; 15; 14; 13; 21; 22; 20 6; 5; 8; 9; 10; 11; 3; 2; 4 34; 33; 32; 31; 30 35; 37; 38; 39; 40 29; 41 27; 43 28; 42 23 1 47 ) 26 1 44 J 45 48 46 1; 24 7; 12; 17; 36 Двунаправленная 9-разрядная параллельная шина данных То же Адресные входы накопителя по тракту шины данных DA Адресные выходы накопителя по тракту шины данных DB Входы контроля шин А А и АВ на четность Стробы выдачи данных в шины DA и DB Стробы записи данных в накопитель по шинам DA и DB Выходы признака ошибки четности адресов или данных по трактам А и В Синхровходы по трактам DA и DB Гашение триггеров ошибки и регистров данных Гашение выбранного входа Сигнал сравнения адресов АА и АВ и возможности существования ошибки Напряжение питания ( — 5,2 В) » » (0 В)
ного конвейерного регистра. Работа БИС может синхронизироваться четырьмя синхросериями.
8.5. Контроллер памяти К1800ВТЗ
БИС КП предназначена для организации связи процессора и системы памяти и буферизации тракта данных. Микросхема генерирует адреса, выполняет арифметические, логические и сдвиговые операции над ними и над операндами. С помощью БИС возможна организация прямой, относительной и косвенной адресации памяти.
Структура БИС КП. Блок-схема КП приведена на рис. 8.4. В состав БИС входят: арифметико-логическое устройство (ALU); регистр данных памяти (MDR); регистр адреса памяти (MAR); блок регистров (RF), включающий счетчик команд (PC) — R0 и три регистра общего назначения (KI - R3); буферы адреса и данных памяти (ВA, BD); два дешифратора микроопераций (DC); восемь мультиплексоров (MUX).
В табл. 8.9 приведено описание выводов БИС. Имея собственное ALU и мас-
сив регистров 4x4, КП позволяет организовать эффективную обработку адресов, а в периферийных системах контроля может быть использован и как ALU, и как средство сопряжения с памятью.
Система микрокоманд БИС КП. Микросхема выполняет 13 базовых функций ALU над семью возможными операндами и производит 17 возможных операций пересылки данных. Управление работой БИС производится с помощью 15-раз-рядной микрокоманды.
В табл. 8.10 приведены микрокоманды пересылки информации в КП, а табл. 8.11 иллюстрирует выполняемые ими операции ALU. Работа БИС синхронизируется единственной синхросерией, КП не имеет встроенного конвейерного регистра микрокоманд. Входы микрокоманды MS (3 — 0) управляют передачей данных, MS4 разрешает дачу адреса, MS5 выбирает входы MAR и RF, MS (11 —6) задают функцию ALU, источник и приемник результата, MS (13, 12) определяют номер регистра (RO — R3), участвующего в операции, MSi4 управляет передачей данных и адреса.
285
Таблица 8.9. Описание выводов КП К1800ВТЗ
Обозначение вывода Номер контакта Назначение вывода
DB(3 — 0) 16; 15; 13; 14 Двунаправленная 4-разрядная параллельная шина данных памяти
DA(3 — 0) 21; 20; 19; 18 Двунаправленная 4-разрядная параллельная шина адреса памяти
ОВ(З-О) 3; 4; 5; 6 Двунаправленная 4-разрядная параллельная внутри-процессорная шина данных
1В(3-0) 11; 10; 9; 8 Двунаправленная 4-разрядная параллельная внутри-процессорная шина данных
РВ(3-0) 34; 33; 37; 38 Входная 4-разрядная параллельная шина данных
MS(14-0) 27; 45; 44; 46; 47; 30; 32; 31; 29; 28; 26; 42; 41; 40; 39 Входы микрокоманды управления БИС КП
CI/SR 35 Входной перенос АЛУ/двунаправленный вод младшего разряда при сдвиге
286
Продолжение табл. 8.9
Обозначение вывода Номер контакта Назначение вывода
CD/SL PIZ G/V CLK Ussi и$ GND 22 23 2 43 1; 24 25; 48 7; 12; 17; 36 Выходной перенос АЛУ/ двунаправленный вывод старшего разряда при сдвиге Разрешение группового переноса/признак результата Сигнал распространения группового переноса/признак переполнения результата Синхровход регистров КП Напряжение питания ( — 5,2 В) » смещения подложки ( — 2,0 В) Напряжение питания (0 В)
Таблица 8.10. Операции пересылок информации КП К1800ВТЗ
Мнемоника Микрокоманда (MS) Операция
3210 5 14
NOP 0000 XX Пустая операция
AIB 0001 XX (IB) : = (ALU)
ODR 0010 XX (MDR) : = (OB)
ADR 0011 XX (MDR) : = (ALU)
BRF 0100 f 00 (RF) : = (DB)
I 01 (RF) : = (DB)
BAR 0100 f 10 (MAR) : = (DB)
( 11 (MAR) : = (DB)
BIB 0101 ( xo (IB) : = (DB)
( XI (IB) : = (DB)
BDR 0110 ( xo ( XI (MDR) : = (DB) 1 (MDR) : = (DB)
IDR 0111 XX (MDR) : = (IB)
FDB 1000 f xo (DB) : = (RF)
( XI (DB) : = (RF)
RDB 1001 ( xo (DB) : = (MDR)
( XI (DB) : = (MDR)
DOB 1010 ( xo 1 XI (DB) : = (OB) (DB) : = (OB)
PTB 1011 fxo (DB) : = (MDR), (MDR) : = (IB)
(XI (DB) : = (MDR), (MDR) : = (IB)
FOB 1100 XX (OB): = (RF)
ROB 1101 XX (OB) : = (MDR)
PFB 1110 ( xo (OB) ; = (MDR), (MDR) : — (DB)
( XI (OB) : = (MDR), (MDR) : = (DB)
MOR 1111 XX (OB) : = (MDR), (MDR) : = (IB)
Примечание. X — произвольное значение (Хе[0, 1]); RF — содержимое одного из регистров RO - R3.
287
Таблица 8.11. Микрокоманды АЛУ КП
К1800ВТЗ
Операнд-источник Функция ALU Приемник результата
ОВ л + в IB
IB А 4- В MAR
MAR А л В, А л Р MDR
MDR Av В RF
RF А® В, А® Р RO(PC)
RO(PC) А+А —
PB LSR, LSL —
— ASR, ASL —
— А + Р —
— RO(PC) 4- В —
— MAR А-В —
Примечание. LSR, LSL — сдвиг логиче-
ский вправо и влево; ASR, ASL - сдвиг ариф-
метический вправо и влево; PC —счетчик команд.
8.6. Программируемый сдвигатель К1800В Р8
БИС ПСДВ предназначена для сдвига данных на несколько позиций за один такт при реализации различных блоков быстрой обработки сложных алгоритмов.
Структура ПСДВ. Блок-схема БИС приведена на рис. 8.5. В ее состав входят: входной и выходной мультиплексоры (MUX); дешифратор типа сдвига (DCSH); дешифратор величины сдвига (DCJ; схема установки знака (ZU).
Описание выводов ПСДВ приведено в табл. 8.12. Микросхема представляет собой 16-разрядный сдвигатель, расширяемый за счет объединения нескольких БИС до произвольной разрядности.
Таблица 8.13. Типы сдвигов БИС К1800ВР8
Таблица 8.12. Описание выводов ПСДВ К1800ВР8
Обозначение вывода Номер контакта Назначение вывода
ОВ(15 — 0) 18; 16; 11; 3; 19; 15; 10; 4; 20; 14; 9; 5; 21; 13; 8; 6 Выходная 16-разрядная параллельная шина данных
1В(15-0) 23; 29; 30; 31; 32; 33; 34; 35; 37; 38; 39; 40; 41; 42; 43; 44 Входная 16-разрядная параллельная шина данных
ST (2 — 0) 45; 46; 47 Входы управления типом сдвига
SF(3-0) 27; 26; 23; 22 Входы управления величиной сдвига
z 2 Вход знака
Ussi 1; 24 Напряжение питания ( — 5,2 В)
GND 7; 12; 17; 36 Напряжение питания (0 В)
Мнемоника Код на ST Операция Комментарий
210
SBO 000 (OB) : = (Z) Распространение знака
ODA 001 (ОВ) : = 1 Блокировка выходов
LSC 010 (OB) : = nLSL(IB, 1) Сдвиг влево с заполнением освободившихся разрядов единицами
SRC 011 (ОВ): = nRSL(\, IB) Сдвиг вправо с заполнением освободившихся разрядов единицами
RRT 100 (ОВ) : = nRSC(IB) Сдвиг циклический вправо
RLT 101 (ОВ) : = nLSC(IB) Сдвиг циклический влево
RSR по (ОВ) : = nRSA(Z, IB) Сдвиг арифметический вправо с размножением знака
ASL 111 (OB) : = nLSA(IB, Z) Сдвиг арифметический влево с размножением знака
288
пример, объединение четырех ПСДВ позволяет организовать 32-разрядный сдвигатель, а объединение шестнадцати БИС — 64-разрядный сдвигатель, выполняющий за один такт операцию сдвига на произвольное (4и) число битов. При этом время выполнения цикла не возрастает. Вход знака (Z) определяет полярность бита знака и позволяет БИС работать как с положительной, так и с отрицательной логикой.
Система микрокоманд БИС. Управление ПСДВ осуществляется с помощью 7-разрядной микрокоманды и одного режимного входа (Z). БИС не содержит внутренних регистров, в том числе и конвейерного регистра микрокоманд, и является чисто комбинационной схемой. Синхронизация работы ПСДВ отсутствует. 3-разрядный код на входах ST(2 — 0) определяет тип сдвига согласно табл. 8.13, а 4-разрядный код на входах SF(3 — 0) — величину сдвига, выполняемого БИС согласно табл. 8.14.
Таблица 8.14. Управление величиной сдвига ПСДВ
Код на SF Число сдвигов за один такт
3 2 1 0
0 0 0 0 16
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
1 1 0 1 13
1 1 1 0 14
1 1 1 1 15
8.7. Универсальный контроллер синхронизации К1800ВБ2
БИС УКС предназначена для синхронизации микропроцессорных схем серии К1800. Может применяться автономно в составе специализированных устройств, построенных на основе ИС серии К500.
Таблица 8.15. Описание выводов УКС К1800ВБ2
Обозначение вывода Номер контакта Назначение вывода
Ф(4-1) 22; 21; 23; 2 Выходы синхронизации подключаются к синхровходам БИС
С(4-1) 11; 10; 9; 8 Выходы управления длительностью синхросигналов (при Ci = 0 синхроимпульс Ф/ имеет одинарную длительность, при Ci = \ — двойную)
С (6, 5) 20; 19 Выходы управления выбором числа фаз синхронизации (от 1 до 4)
С7 16 Управление длительностью последнего синхросигнала (при С7 = 1 синхроимпульс имеет одинарную или двойную длительность, при С7 = 0 — последний импульс хранится в состоянии 1)
С8 18 Управление наращиванием числа синхросерий при объединении УКС
С9 5 Разрешение выработки синхросигналов
END 3 Признак последней фазы синхронизации
CONT 4 Выход контроля состояния схемы (CONT — 0 при подаче R, включении единичного цикла или останова в конце цикла; в остальных случаях СО NT = 1)
STR 7 Вход синхронного пуска
CLK 6 » синхронизации от генератора
R 17 Вход сброса
SST 13 Управление режимом запуск/останов
IT 15 Управление режимом однократной импульсной/о дно-кратной Тактовой
WP 14 Управление режимом работа/профилактика
Ussi 12 Напряжение питания ( — 5,2 В)
GND 1; 24 » » (0 В)
10 С. T. Хвощ и др.
289
Структура БИС УКС. Блок-схема УКС приведена на рис. 8.6, а; описание выводов БИС приведено в табл. 8.15. БИС генерирует от одной до четырех синхросерий и имеет сигналы пультовой логики, позволяющие: программировать число сигналов синхронизации; программировать длительность сигналов синхронизации; программировать длительность хранения последнего синхроимпульса; осуществлять асинхронный пуск/останов; контролировать работу УКС в режиме профилактики.
Благодаря наличию цепей расширения (С8, С9, END) возможно объединение нескольких БИС для увеличения числа генерируемых синхросерий, на рис. 8.6,6 показано объединение трех БИС для генерации 12 серий синхронизации.
Управление работой УКС. Выбор режима работы УКС осуществляется сигна
290
лами на входах R, WP, SSTn IT. Все возможные режимы функционирования БИС описаны в табл. 8.16. Для их иллюстрации на рис. 8.7, а, б приведены временные диаграммы работы УКС в режиме «профилактика» при числе генерируемых синхросерий, равном 3, отражающие останов на фазе (а); в конце цикла (6). На рис. 8.7, в, г показано функционирование УКС в режиме «работа» при числе фаз, равном 4, отражающее остановку на фазе ФЗ двойной длительности (в) и в конце цикла (г).
8.8. Двунаправленный транслятор уровней ЭСЛ—ТТЛ К1800ВА4
БЙС ДТУ предназначена для согласования логических уровней сигналов ЭСЛ-и ТТЛ-схем и применяется при необходимости совместного применения БИС се-
°) R \ л Л
STR STR I 1
CLK иш/хлллллллг clk —[/\J}J\J\f\f\/\/\/\I\/\/]f
SST , г SST /
ФУ \ / w V _у
Ф2 \_ / Ф2 U
<РЗ \ Ф5 \ /
END \ END \ /
СО NT \ СО NT \ , 1
8) R Г : <*
STR STR
CLK —У/VWUWUWVW clk ~УШ/иии\/и\Л[\ЛЛЛГ
SST / \ SST 1 \
ФУ фу и \ 1
Ф2 и Ф2 \J и
ФЗ ~\ / ФЗ 1 J \J
Ф4 и Ф4 / \ /
END \ / END и и
CONT \ CONT \ Г~\ |
Рис. 8.7
Таблица 8.16. Выбор режимов работы УКС К1800ВБ2
Выбор режима Режим Сигналы управления
R WP SST п Начало цикла Конец цикла
0 X X X Сброс - -
1 0 0 0 0 1 Профилактика Остановка Единичный синхроимпульс Единичный цикл STR(LH) -
1 0 1 1 Запуск Остановка на импульсе Остановка в конце цикла STR(LH) SST(LH)
1 1 0 0 0 1 Работа Остановка Единичный синхроимпульс Единичный цикл STR(LH) —
10*
291
Продолжение табл. 8.16
Выбор режима Режим Сигналы управления
R WP SST II Начало цикла Конец цикла
1 1 1 1 0 1 Работа Запуск Остановка на импульсе Остановка в конце цикла SST(HL) SST(LH)
Примечание. X — произвольное значение сигнала; « — « — отсутствие управляющих сигналов; HL — перепад из логического 0 в 1; LH — перепад из логической 1 в 0.
(MUX); элементы согласования уровней ЭСЛ- и ТТЛ-сигналов.
Описание выводов БИС приведено в табл. 8.17. ДТУ представляет собой 4-разрядное сечение, позволяющее за счет объединения управляющих входов реализовать на п БИС транслятор уровней разрядностью 4и бит. Данные в ДТУ могут передаваться в любом из направлений (от ЭСЛ к ТТЛ или от ТТЛ к ЭСЛ); логические уровни сигналов преобразуются при их передаче. Работа БИС синхронизируется одной серией, управляется тремя сигналами. ДТУ не содержит конвейерного регистра микрокоманд.
Таблица 8.17. Описание выводов ДТУ К1800ВА4
Обозначение вывода Номер контакта Назначение вывода
Dl(3 — 0) D2(3 - 0) BPS CLK DIS S Ussi Ccc GND 5; 4; 3; 2 12; 13; 14; 15 6 11 7 10 8 9 1; 16 Двунаправленная параллельная шина для подключения ЭСЛ-схем Двунаправленная параллельная шина для подключения ТТЛ-схем Управление режимом регистровых/безрегистровых передач; позволяет осуществлять передачу данных через RG или в его обход Вход синхронизации RG » запрета выдачи информации в D1 и D2 Вход задания направления передачи из D1 в D2 или из D2 в D1 Напряжение питания ( — 5,2 В) » » ( + 5 В) » » (0 В)
рии К1800 и ТТЛ-логики или КМОП-элементов памяти.
Структура БИС ДТУ приведена на рис. 8.8. В ее состав входят: 4-разрядный регистр-защелка данных (KG); декодер микрокоманды (DC); три мультиплексора
8.9. Двунаправленный магистральный транслятор К1800ВА7
БИС ДМТ предназначена для электрической развязки или временного согласования ЭСЛ сигналов в двух параллельных шинах.
292
Структура БИС ДТМ приведена на рис. 8.9. В ее состав входят: пятиразрядный регистр-защелка данных (RG); декодер микрокоманды (DC); три мультиплексора (М U X).
Описание выводов БИС приведено в табл. 8.18. ДМТ представляет собой
8.10. Основные электрические и эксплуатационные параметры БИС серии К1800
Микросхемы серии К1800 разработаны на основе ЭСЛ и предназначаются для использования в составе специализированных систем высокой производительности. При разработке систем следует иметь в виду, что сопряжение ЭСЛ БИС комплекта К1800 со стандартными ТТЛ-схемами следует производить через специальные элементы (например, К1800ВА4). Прямое согласование ЭСЛ-и ТТЛ-схем невозможно.
При разработке функциональных блоков также следует предпринимать специальные меры по отводу тепла от БИС; так, например, для работы их в диапазоне температур от —10 до +70 °C требуется обдув корпусов воздухом со скоростью 3 м/с.
Механические и климатические воздействия должны соответствовать ГОСТ 18725 — 83 Е. Значения основных электрических и эксплуатационных параметров
Таблица 8.18. Описание выводов ДМТ К1800ВА7
Обозначение вывода Номер контакта Назначение вывода
D 1(4-0) D2(4 — 0) BPS CLK DIS S U$si GND 1; 2; 3; 4; 5 11; 12; 13; 14; 15 6 10 7 9 8 16 Двунаправленная параллельная 5-разрядная информационная магистраль То же Управление режимом регистровых/безрегистровых передач; позволяет осуществлять передачу данных через RG или в его обход Вход синхронизации RG » запрета выдачи информации в D1 и D2 Вход задания передачи из D1 в D2 или из D2 в D1 Напряжение питания ( — 5,2 В) » » (0 В)
5-разрядное сечение, позволяющее за счет объединения управляющих входов реализовать на п БИС магистральный транслятор разрядностью 5п бит. Данные в ДМТ могут передаваться в любом из направлений (от D1 к D2 или от D2 к D1). Работа БИС синхронизируется одной серией, управляется тремя сигналами. ДМТ не имеет конвейерного регистра микрокоманд. Кодировка управляющих сигналов совпадает с БИС ДТУ К1800ВА4.
БИС приведены в табл. 8.19. В табл. 8.20 приведены значения основных временных параметров БИС комплекта.
8.11. Основные принципы применения БИС серии К1800
Возможности применения БИС серии К1800 проиллюстрируем на примере 16-разрядного процессора, структура которого приведена на рис. 8.10. На четырех БИС АЛУ, БУП и двух БИС ДРП
293
Таблица 8.19. Основные электрические и эксплуатационные параметры БИС серии К1800
Параметр Значение
min typ max
Напряжение источника питания USsi, В -5,46 -5,2 -4,94
Напряжение смещения Uss2> В -2,1 -2,0 -1,9
Напряжение источника питания (ТТЛ) Ucc> В 4,75 5,0 5,25
Входное напряжение Uj, В:
ЭСЛ -2,0 — 0
ТТЛ 0 — 3,3
Нагрузка на выходе Ro, Ом 50 — —
Выходной ток 10, мА:
ЭСЛ — — 40
ТТЛ — — 50
Напряжение логического нуля Ujh, Uqh, В:
ЭСЛ -0,96 — -0,81
ТТЛ — — 0,6
Напряжение логической единицы Uji, Uql, В:
ЭСЛ -1,75 — -1,65
ТТЛ 2,5 — —
Входное пороговое напряжение ЭСЛ, В:
логического нуля Ujth -1,105 — —
логической единицы Ujtl — — -1,475
Диапазон рабочих температур ТАтВ, °C -10 + 25 + 70
Таблица 8.20. Основные временные параметры БИС комплекта К1800
Параметр Микросхема Величина, нс
min max
Длительность входных импульсов Время нарастания и спада входных импульсов Время выдачи данных из накопителя на шину IB Время сдвига информации Время цикла К1800ВС1 5 2 41 10 11 18,5
Минимальное время цикла тактового сигнала К1800ВБ2 28 -
Время передачи данных без обработки Время передачи данных с обработкой в АЛУ Время выборки адреса из регистров с обработкой в АЛУ К1800ВТЗ - 11 25 37
Время выполнения сдвига » передачи информации » » информации » выборки регистров К1800ВР8 К1800ВА4 К1800ВА7 К1800ВУ1 - 6 5 4 12
Время выдачи следующего адреса » цикла К1800РП6 19 25
собрана операционная часть процессора, ведущая обработку и временное хранение результатов вычислений.
Устройство микропрограммного управления включает три БИС БМУ, регистр команд, регистр состояний, логику декодирования состояния, ПЗУ-микроко
манд и декодеры функций АЛУ и БМУ (DC). В функции регистра состояний входит хранение меток перехода, анализируемых на программном уровне. Логика меток, имеющаяся в БИС БМУ, используется на микропрограммном уровне. Использование декодеров позволяет со-
294
кратить разрядность ПЗУ-микрокоманд.
Логика адресной обработки собрана на четырех БИС КП и БУП. В состав устройства синхронизации входит БИС УКС и генератор синхроимпульсов (ГСИ), собранный на элементах малой степени интеграции. Так как в составе всех БИС комплекта отсутствует конвейерный регистр микрокоманд, то вход ПЗУ снабжен этим регистром, собранным на ИС серии К500.
С учетом задержек всех входящих в процессор элементов время его цикла может быть выбрано в пределах 100— 150 нс. Число корпусов ИС, входящих в процессор, составляет 40 — 60. Мощ
ность потребления процессора без учета элементов ЭСЛ — ТТЛ-согласования и сопряжения ЭСЛ шин лежит в пределах 45 — 60 ВА. Схема сопряжения 16-разрядных информационных и адресных шин собирается на девяти корпусах ИС и рассеивает еще 12,5 В А. Схема сопряжения двух ЭСЛ информационных и адресных 20-разрядных шин также собирается на 9 корпусах ИС и рассеивает 4 ВА.
В зависимости от нагрузочной способности внутрипроцессорных шин на них рассеивается мощность 5 — 20 ВА. Системные шины DA и DB также рассеивают от 2,5 до 7,5 ВА.
На рис. 8.11 показана схема подключения четырех АЛУ к ИС блока ускоренно-
295
го переноса К500ИП179. Как следует из рисунка, время цикла 16-разрядного АЛУ может быть рассчитано так:
1с~ t A LU + tcPG + ^БУГЬ
где tALU — время цикла АЛУ; tCPCj — время распространения сигналов от входа переноса до входов Р, G в БИС АЛУ; tsyn — время задержки в БУП.
С учетом временных параметров БИС tc может быть не менее 60 нс.
Список литературы к гл. 8
1. Лебедева С. И., Пятраускас А.-В. В. Микросхема синхронизации К1800ВБ2//Электрон. пром-сть. 1983. Вып. 4. С. 19.
2. Микропроцессорные комплексы интстрапьных схем: Состав и структура: Справочник / В. С. Борисов, А. А. Васенков, Б. М. М анаше-вич и др.; Под ред. А. А. Васенкова. В. А. Шах-нова. М.: Радио и связь, 1982. 192 с.
9
Микропроцессорные комплекты K180LK1806, К1809
Комплект микропроцессорных БИС серии К1801 предназначен для построения микроЭВМ с системой команд машин «Электроника-60» и «Электроника-бОМ» и унифицированным интерфейсом по ОСТ 11.305.903 — 80. БИС центральных процессоров этого комплекта являются завершенными (однокристальными) процессорами и жестко ориентированы на микропрограммную эмуляцию названных систем команд [1 — 7].
Комплект К1809 дополняет серию К1801 большой номенклатурой периферийных блоков, подключаемых к унифицированному интерфейсу, что создает хорошие предпосылки к широкому внедрению этих серий.
Комплекты К1801 и К1809 выполнены по и-канальной МОП-технологии и отличаются высокой производительностью, хорошими габаритными и умеренными энергетическими параметрами. Комплект К1806 выполнен по КМОП-технологии и обладает лучшими энергетическими характеристиками при сохранении основных особенностей архитектуры. По уровням питающих напряжений все комплекты стыкуются со стандартными ТГА-схемами.
9.1. Состав комплектов
В состав комплекта К1801 входят следующие БИС: центральных процессоров (ЦП1, ЦП2); однокристальной ми-
кроЭВМ (ОВМ); многофункционального устройства параллельного интерфейса
(МУПИ); последовательного асинхронного приемопередатчика (ПАПП).
Основные системные параметры БИС комплекта К1801 приведены в табл. 9.1. При использовании комплект дополняется БИС серии К1809, в состав которого входит: оперативное запоминающее устройство (ОЗУ); постоянное запоминающее устройство (ПЗУ); контроллер магнитофона (КМ); контроллер дисплея на ЭЛТ (КЭЛТ); устройство параллельного ввода/вывода данных (УВВ); устройство последовательного ввода/вывода данных (УПВВ).
Основные системные параметры БИС комплекта К1809 приведены в табл. 9.2, где также приведены параметры БИС серии К1509 используемых при разработке ряда цифровых систем: однонаправленного программируемого коммутатора цифровых сигналов (ОПК); двунаправленного программируемого коммутатора цифровых сигналов (ДПК).
По уровням электрических сигналов все БИС совместимы с ТТЛ-схемами.
9.2. Центральный процессор К1801ВМ1
Микросхема предназначена для цифровой обработки информации в составе систем унифицированного интерфейса по ОСТ 11.305.903-80.
Структура ЦП1 приведена на рис. 9.1,а. В его состав входят: устройство обработки информации (DPU); устройство управления (С U); блок сопряжения
297
298
Таблица 9.1. Основные системные параметры БИС комплекта К1801
Обозначение БИС Разрядность, бит Наращиваемость Основное функциональное назначение Время цикла, нс Разрядность управляющего кода Мощность потребления, ВА Тип корпуса
ЦП1 К1801ВМ1 16 - Центральный процессор микроЭВМ с системой команд «Электро-ника-60» 200, 2000* 16 1,00 425.42-5
ЦП2 К1801ВМ2 16 — Центральный процессор микроЭВМ с системой команд «Электро-ника-60» 100, 1000* 16 1,50 64 вывода
ОВМ К1801ВЕ1 16; СОЗУ-128 х 16; ПЗУ - 1024 х 16; ПВВ -32 + 32 ** Однокристалльная микроЭВМ с системой команд «Электроника-60» 3300* 16 — —
МУПИ К1801ВП1-033 16; 8 - Контроллер накопителя на ГМД Контроллер интерфейса параллельного ввода/вывода Контроллер байтового параллельного интерфейса ввода/вывода 400- 10000*** 6*** 1,00
МУПИ К1801ВП1-034 8 6; 10 16 + + Устройство передачи данных Блок выдачи вектора прерывания и компаратор адреса Буферный регистр 50-200 200-10000*** 50-200 6 5*** 2 1,00 425.42-5
ПАПП К1801ВП1-035 8; 46 — Последовательный асинхронный приемопередатчик 200-10000*** 6*** 1,00
♦ Время выпол! *♦ По объему п< ♦♦♦ Время цикла интерфейса. нения двухадресных команд типа амяти и числу УВВ через интерс] определяется протоколом обм< «Сложение» при регистровом методе адр< зейс по ОСТ 11.305.903-80. гна по интерфейсу ОСТ 11.305.903—90, есации и времени разрядность кода цикла памяти управления не более 400 соответствует нс. числу выводов
Таблица 9.2. Основные системные параметры БИС комплекта К1809
Обозначение БИС Технология Разрядность, бит Наращиваемость Основное функциональное назначение Время цикла, нс Разрядность управляющего кода, бит Мощность потребления, ВА Тип корпуса
ОЗУ К1809РУ1 1024 х 16 + ОЗУ микроЭВМ с интерфейсом по ОСТ 11.305.903 — 80 400 5* 0,50 210Б.24-1
ПЗУ К1809РЕ1 4096 х 16 4- ПЗУ, программируемое фотошаблоном микроЭВМ с интерфейсом по ОСТ 11.305.903-80 400 4* 0,40 210Б.24-1
КМ К1809ВГ1 л-МОП 8 - Контроллер магнитофона с интерфейсом по ОСТ 11.305.903-80 190 6* 0,50 244.48-11; 413.48-2
КЭЛТ К1809ВГ2 УВВ К1809ВВ1 8 8 — Контроллер электроннолучевой трубки с интерфейсом по ОСТ 11.305.903-80 Устройство ввода/вывода данных с интерфейсом по ОСТ 11.305.903-80 200 190 5* 5* 1,00 0,50 4.134.48-2
ОПК К15О9КП1 16 х 16 + Однонаправленный программируемый коммутатор цифровых сигналов 100 5 0,80 244.48-11
дпк К1509КП2 КМОП 16 х 16 + Двунаправленный программируемый коммутатор цифровых сигналов 100 5 0,01
299
* Сигналы управления входят в интерфейс по ОСТ 11.305.903 — 80.
Рис. 9.1
с общей шиной (MCU); блок обработки прерываний (ICU); арбитр магистрали (AM); устройство синхронизации (CLG).
В состав устройства обработки информации входят: восемь регистров общего назначения (КО — К7), среди которых за Кб закреплены функции указателя стека (5Р), а за К7 — счетчика команд (PC); арифметико-логическое устройство
(ALU); регистр состояний (К5), включающий шесть триггеров: С — переноса, V — переполнения, Z — нуля, N — знака, Т— разряд слежения, I/O — разряд приоритета программы.
В состав устройства управления входит регистр команд (RI).
В табл. 9.3 приведено описание выводов БИС микропроцессора. Шина 1CU
Таблица 9.3. Описание выводов ЦП1 К1801ВМ1
Обозначение вывода Номер контакта Назначение вывода
AD(15 — 0) SP CLK SEL1 DMR DMGO SACS BSY DCLO 25; 24; 23; 22; 20; 19; 18; 17; 16; 15; 14; 13; 12; И; 10; 9 6 1 7 5 4 2 28 29 Двунаправленная 16-разрядная параллельная шина адреса данных Резервный вывод Вход синхронизации Выходы выборки первого и второго регистров ввода/ вывода Вход требования прямого доступа к памяти для главного процессора, выход для подчиненного Выход предоставления прямого доступа к памяти Вход подтверждения выборки для главного, выход для подчиненного Выход признака занятости канала Вход сигнала аварии источника питания
300
Продолжение табл. 9.3
Обозначение вывода Номер контакта Назначение вывода
ACLO IRQ (1-3) VIRQ IAKO DMGI РА1, РАО INIT DOUT DIN RPLY WTBT SYNC Ucc GND 30 31; 32; 33 35 36 3 26; 27 34 37 38 39 40 41 42 21 Вход сигнала аварии сетевого питания Входы запросов радиальных прерываний (1-й старший приоритет) Вход требования прерывания Выход предоставления прерывания Вход сигнала разрешения прямого доступа Входы задания режима работы процессора (главный, подчиненный) Выход установки внешних устройств в исходное состояние Выход синхронизации записи » » чтения Вход/выход синхронизации пассивного устройства Выход сигнала управления «запись-байт» » синхронизации обмена Напряжение питания (+ 5 В) » » (0 В)
имеет четыре уровня запросов прерывания, обработка которых выполняется с помощью команд, обращающихся к памяти магазинного типа. Система счисления — двоичная, разрядность регистров — 16 бит. Объем адресуемой памяти — 64К байт, число команд — 69. Используются следующие виды адресации: регистровая, косвенно-регистровая, автоинкрементная, косвенно-автоинкрементная, автодекрементная, косвенно-автодекрементная, индексная и косвенно-индексная.
Тактовая частота синхронизации по входу CLK составляет до 5 МГц. Быстродействие при выполнении двухадресных команд типа «Сложение» при регистровом методе адресации (при времени выборки из памяти не более 400 нс) составляет 500 тыс. операций в секунду.
В табл. 9.4 приведен список команд БИС К1801ВМ1. В отличие от микроЭВМ «Электроника-60» БИС выполняет две команды: START— пуск и STEP — шаг, предназначенный для отладки микропроцессорных систем в шаговом режиме работы. Команда MUL — умножение — реализована только в микросхемах К1801ВМ1В.
Отличия БИС К1801ВМ1 от ЭВМ «Электроника-бОМ» по интерфейсу сводятся к наличию дополнительных выводов BSY, SEL1, SEL2, РА1, РАО. С по-
мощью выводов РЛ1, РАО задается позиция процессора в системе: РА1, РАО-11 — главный; РА1, РАО-11 — не главный (подчиненный) процессор. Распределение приоритетов процессоров в системе в зависимости от их позиции при прямом доступе к памяти показано на рис. 9.1,6. Распределение функций процессоров в системах задается на программном уровне.
Вывод BS Y— признак занятости канала — используется для организации многопроцессорных систем, работающих на одну общую шину. Появление сигнала низкого уровня на этом выводе свидетельствует о захвате магистрали процессором. Сигнал может использоваться для управления усилителями магистрали. Сигналы низкого потенциала на выходах SEL1, SEL2 по длительности совпадают с сигналом BSY и используются для программного обращения к внешним регистрам с адресами 177716 и 177714. Комбинируя их с сигналами DIN и DOUT, можно организовать чтение или запись этих регистров без использования сигнала RPLY, что резко упрощает разработку и отладку систем на микропроцессоре.
После включения питания в счетчик команд загружается константа: PC(15 — 8) = SELl(15 — 8), РС(7-0)=0,
где SEL1 (15 — 8) — содержимое старшего
301
Таблица 9.4. Список команд БИС К1801ВМ1
Код Мнемоника Код Мнемоника. Код Мнемоника
ООО 000 HALT 000 257 CCC 06S SDD ADD
ООО 001 WALT 000 3DD SWAB 16S SDD SUB
ООО 002 RTI Х05 ODD CLR(B) 000 400 BR
000 003 ВРТ Х05 \DD COM(B) 001 000 BNE
000 004 ют Х05 2DD INC(B) 001 400 BEQ
000 005 RESET Х05 3DD DEC(B) 002 000 BGE
000 006 RTT Х05 4DD NEG(B) 002 400 BLT
000 \DD JMP Х05 5DD ADC(B) 003 000 BGT
000 20Я RTS Х05 6DD SBC(B) 003 400 BLE
004 RDD JSR Х05 IDD TST(B) 077 RNN SOB
140 000- EMT Х06 ODD ROR(B) 100 000 BPL
104 377 Х06 \DD ROL(B) 100 400 BMI
104 400- TRAP X06 IDD ASR(B) 101 000 BHI
104 777 X06 3DD ASL(B) 101 400 DLOS
000 240 NOP 006 4NN MARK 102 000 BVC
000 241 CLC 006 IDD SXT 102 400 BVS
000 242 CLV 106 4DD MTPS 103 000 все
000 244 CLZ 106 IDD MFPS 103 400 BCS
000 250 CLN XIS' SDD MOV(B) 000 012 START
000 261 SEC X2S SDD CMP(B) 000 016 STEP
000 262 SEV X3S SDD ВЩВ) 103 000 BH1S
000 264 SEZ X4S SDD BIC(B) 103 400 BLO
000 270 SEN X5S SDD BIS 070 RSS MUL
000 277 see 074 RDD XOR
Примечания: 1. X = 0 — для команд со словами, Х=1 — для команд с байтами. 2. SS —
поле адресации операнда источника. 3. DD — после адресации операнда приемника. 4. NN — сме-
щение (шесть разрядов). 5. Кодировка команд приведена в восьмиричном коде.
байта первого внешнего регистра. Регистр состояния загружается константой RS = 3408. Вход IRQ1 используется для отслеживания положения переключателя «программа / пульт». Входы ’ IRQ2, IRQ3 используются для организации систем радиальных прерываний с приоритетом выше, чем у VIRQ.
9.3. Центральный процессор К1801ВМ2
БИС отличается от К1801ВМ1 большей производительностью (до 1 млн. кор. оп./с) и наличием команд расширенной арифметики.
Структура ЦП2 показана на рис. 9.2.
В отличие от БИС К1801ВМ1 он допол-
Рис. 9.2
CLKI
CLKO
SP1
SP2
Ucc
GNJD1
GNJJ2
302
нительно включает в DPU два регистра: RAI, RA2 — регистры расширенной арифметики ALU, с использованием которых выполняются команды: O7OKSS — умножение (MUL); Q71RSS — деление (DIV); 072RNN — многократный сдвиг (ASH); 072RNN — комбинированный многократный сдвиг (ASHC).
Время выполнения команды умножения при максимальной тактовой частоте (10 МГц) равно 10 мкс, команды деления — 12 мкс.
В табл. 9.5 приведено описание выводов БИС К1801ВМ2. Назначение сигнала
использоваться для синхронизации внешних устройств.
Для достижения полной совместимости по системе команд с ЭВМ «Электро-ника-бОМ» в БИС предусмотрена возможность работы с системным ПЗУ, в котором могут храниться подпрограммы эмуляции недостающих команд (операции над числами с плавающей запятой и команды пультового терминала). Адресация системного ПЗУ производится с использованием вывода SEL, используемого в качестве 17-го разряда адреса. Дополнительный объем адресного про-
Таблица 9.5. Описание выводов ЦП2 К1801ВМ2
Обозначение вывода Номер контакта Назначение выводов
AD(15 — 0) SP2, SP1 DMR SACK DMGO VIRQ IAKO EVNT CLKI CLKO SYNC RPLY DIN DOUT WTBT INIT HALT AR SEL DCLO ACLO GND1 GND2 Lice 32; 33; 34; 35; 36; 37; 38; 39; 2; 3; 4; 5; 6; 7; 8; 9 11; 10 12 13 14 28 24 30 16 15 21 17 22 18 19 27 29 23 31 26 25 1 20 40 Двунаправленная 16-разрядная параллельная шина адреса/данных Резервные выводы Вход запроса на прямой доступ к памяти Вход подтверждения разрешения прямого доступа Выход разрешения прямого доступа к памяти Вход запроса на векторное прерывание Выход разрешения прерывания Вход сигнала прерывания » синхронизации Выход синхронизации » » обмена Вход ответа внешнего устройства Выход синхронизации чтения » » записи Выход сигнала управления «запись-байт» Выход установки внешних устройств в исходное состояние Вход сигнала перехода в пультовый режим Вход сигнала «адрес принят» Выход управления обращения к системной памяти — чтение внешнего регистра Вход сигнала аварии источника питания Вход сигнала аварии сетевого питания Вход напряжения питания (0 В) шины AD(15 — 00) Напряжение питания (0 В) » » ( + 5 В)
HALT аналогично сигналу IRQ1 у БИС К1801ВМ1. Вывод AR используется для ускорения темпа обмена данными по системной магистрали, индицируя принятие адреса ведомым устройством. На вход CLKO подается частота синхронизации, вдвое меньшая, чем на CLKI, что может
странства может использоваться не только для расширения системы команд, но и для реализации системных функций, например таких, как различные режимы начального пуска. В нем также могут находиться: сервисные программы системного уровня.
303
9.4. Центральный процессор Н1806ВМ2
Микросхема Н1806ВМ2 является в основном функциональным аналогом микросхемы К1801ВМ2, выполнена по КМОП-технологии и отличается низким электропотреблением, средним быстродействием и сохраняет работоспособность в широком диапазоне воздействия механических, климатических и биологических факторов.
Кристалл БИС помещен в 64-вывод-ной металлокерамический корпус. Описание выводов приведено в табл. 9.6.
Тактовая частота синхронизации микросхемы 0—5 МГц. Время выполнения некоторых команд при регистровом методе адресации на тактовой частоте 5 МГц приведено ниже (мкс):
Команда типа сложения..............1,2
» умножения......................18
» деления 25
В микропроцессоре выделено две зоны адресного пространства под области «окон» W0 и W1 (160000-163777 для W0; 164000-167777 для Wl\ предназначенные для организации связи процессора с объектами на двух дополнительных магистралях.
Если адрес при обмене попадает в интервал из областей, отведенных под «окна», то процессор прежде, чем начать обмен, выставляет запрос «окна» (на выводе SP1 или SP2). Если «окно» свободно, внешняя схема управления «окном» должна выставить разрешение на захват «видимой» через окно магистрали подачей низкого уровня на вход SP3.
Таблица 9.6. Описание выводов БИС Н1806ВМ2
Обозначение вывода Номер вывода Назначение ввода
AD(I5 — 0) SPI, SP2 SP3 DMR SACK DMGO CLKO CLKI RPLY DOUT WTBT SYNC DIN AR IAKO ACLO DCLO INIT VIRQ HALT EVNT SP4 SEL Ucc GND 2-6; 11-13; 50-53; 60-63 14; 15 16 17 18 19 20 21 27 28 29 31 33 34 35 36 37 44 45 46 47 48 49 22, 32 64; 30 7-10; 23-26; 38-43; 54-59 Двунаправленная 16-разрядная параллельная шина адреса/данных Вывода резервные (могут быть использованы как сигналы запроса на захват магистралей через «окно») Вход резервный (может быть использован как сигнал разрешения на захват магистралей через «окно») Вход сигнала запроса на ПДП » » подтверждения разрешения ПДП Выход » разрешения на ПДП Выход тактового импульса Вход » » Вход ответа внешнего устройства Выход сигнала вывода данных » » управления «запись — байт» Выход синхронизации обмена » » чтения Вход сигнала «адрес принят» Выход разрешения прерывания Вход сигнала «авария сетевого питания» » » х «авария источника питания» Выход установки внешних устройств в исходное состояние Вход запроса на векторное прерывание » сигнала перехода на пультовый режим » прерывания от таймера » резервный (может быть использован как запрос на прерывание от схемы «окна») Выход сигнала обращения к системной памяти — чтение внешнего регистра Напряжение питания ( + 5 В) » » (0 В) Не используются
304
Только по получении этого сигнала процессор начнет цикл обмена. Если вывод SP3 соединить с общей шиной (землей), можно работать в этой области памяти, как и в остальной (в этом случае сигналы на выводах SP1, SP2 возникать не будут). Внешняя схема управления «окном» может формировать на входе SP4 сигнал запроса прерывания от окна.
Система команд и методы адресации, реализованные в микросхеме, указаны в ОСТ 11.305.909-82. При загрузке в регистр команд кодов команд обработки данных в формате с плавающей запятой (FADD, FSUB, FMUL, FDIV) процессор по процедуре безадресного чтения считывает внешний регистр (5EL) и анализирует значение 7-го разряда. Если SEL(7) — 1, выполняется прерывание по резервному коду, если SEL(7) = 0, выполняется прерывание с адресом вектора ADR( 15 :8) = SEL(15 :8); ADR(7 :0) = = 000100.
Кроме основных микросхема выпол
няет ряд специальных команд, кодировка
которых приведена
000010- 000013 } - START
000014 — 000017 } - STEP
000020 — 000030 } -RD
000021 - RRD
000022, 000023 } - RDS
000024 — 000027 } - RDPSW
000031 - WRD
000032, 1 _ гуос
оооозз /
000034— у _
000037 / VrKrdFr
ниже:
— пуск программы с точки останова:
— пошаговое выполнение программы;
— чтение памяти терминала;
— чтение числа из памяти;
— чтение регистра копии счетчика команд;
- чтение регистра копии состояния процессора;
— запись числа в память;
— запись в регистр копии счетчика команд;
— запись в регистр копии состояния процессора.
Команды START, STEP аналогичны командам К1801ВМ1. Команды RDC, RDPSW и WRC, WRPSW используются при необходимости считать значения счетчика команд и регистра состояния, либо записать в них новые значения. С помощью команд RDD и WRD может быть организовано чтение/запись ячейки памяти. Команда RD позволяет считать внешний регистр (SEL) по процедуре безадресного чтения.
9.5. БИС однокристальной микроЭВМ К1801ВЕ1
Микросхема предназначена для использования в составе микроЭВМ «Электроника НЦ80-01», изготавливаемой в виде стандартной платы, встраиваемой в аппаратуру потребителя.
Структура микроЭВМ «Электроника НЦ80-01» приведена на рис. 9.3. В ее состав входят: микросхема К1801ВЕ1; система памяти, элементы электрического сопряжения с объектом.
В состав микросхемы К1801 BE 1 входят: 16-разрядный процессор с системой команд ЭВМ «Электроника-60» (CPU); сверхоперативное ЗУ (SRAM); постоянное ЗУ (ROM); интервальный таймер (TMR); программируемый ввод/вывод для 32 входов и 32 выходов (PICU).
Одноплатная микроЭВМ обеспечивает работу с периферийным оборудованием, включающим: алфавитно-цифровой дисплей; АЦПУ матричного типа; гибкий магнитный диск.
При использовании дополнительной платы ПСП К-8001 может сопрягаться с электрифицированной пишущей машинкой, ленточным перфоратором и фотосчитывателем. В состав программного обеспечения входят: тест самоконтроля; система отладки программ; дисковая операционная система; ассемблер; редактор текста; библиотека стандартных программ; язык программирования БЕЙСИК.
305
9.6. Многофункциональное устройство параллельного интерфейса К1801ВП1-033
Микросхема предназначена для выполнения функций: интерфейса-накопителя на гибких магнитных дисках (ИНГМД); контроллера интерфейса параллельного вво-да/вывода (КПВВ); контроллера байтового параллельного интерфейса (КБПИ). Может использоваться как самостоятельно, так и совместно с микросхемой К1801ВП1-034. Перевод микросхемы в различные режимы работы осуществляется изменением управляющего кода на входах RC0 — RC3.
Структура ИНГМД. В режиме интерфейса накопителя на гибких магнитных дисках микросхема К1801 ВП 1-033 переводится подачей на входы RC0 — RC3 напряжения высокого потенциала (1111). Блок-схема ИНГМД приведена на рис. 9.4, а. В состав БИС входят: блок задания режима работы (С (7); блок прерываний (ICU); блок синхронизации (CLG); блок сопряжения с магистралью (MCU); компаратор адресов (СМР); регистр команд и состояния (RSI); блок синхронизации ввода/вывода (CLIO); сдвиговый регистр данных (SRG).
Описание выводов БИС К1801 ВП 1-033, работающей в режиме ИНГМД, приведено в табл. 9.7. Микросхема осуществляет передачу информации между процессором и контроллером накопителя на ГМД и НГМД с помощью двух регистров (RSI и SRG), которые
б)
RSI
|/5р4|/5|ф|^|з|а|7|б|5|4|5|2|ф|
SR6 к|/4Щ/И//?1^|8|7|б|5|4|5|2|7Т?]
Рис. 9.4
Таблица 9.7. Описание выводов ИНГМД (К1801ВП1-033)
Обозначение вывода Номер контакта Назначение вывода
AD(0—7) AD(8—12, 14, 15) BS RC(0-5) DI, DO SHFT OUT RUN SET ERR 9; 10; 11; 12; 13; 14; 15; 16 17; 18; 19; 20; 22; 24; 25 23 2; 3; 4; 1; 5; 6 26; 27 7 8 28 29 30 Двунаправленная параллельная шина адреса/данных Входная параллельная шина адреса/команд Вход выборки внешнего устройства Входы задания режима работы БИС Последовательные вход и выход данных Вход синхронизации сдвига данных Вход задания режима ввод/вывода данных (0 — от ГМД к БИС) Выход пуска; инициирует передачу команды или байта данных Выход начальной установки Вход ошибки; устанавливается контроллером НГМД; приводит к прекращению выполнения текущей коман-ды и выдачи сигнала DONE
306
Продолжение табл. 9.7
Обозначение вывода Номер контакта Назначение вывода
DONE 31 Вход сигнала завершения выполнения команды
TR 32 Вход запроса передачи; индицирует готовность приема/передачи байта данных
IAKI 33 Вход сигнала разрешения прерывания
INIT 34 Вход сигнала сброса
VIRQ 35 Выход сигнала запроса прерывания
IAKO 36 » » разрешения прерывания
DOUT 37 Вход строба записи в ИНГМД
DIN 38 » » чтения из ИНГМД
RPLY 39 Выход сигнала синхронизации пассивного устройства
WTBT 40 Вход сигнала «запись — байт»
SYNC 41 » » синхронизации активного устройства
GND 21 Напряжение питания (0 В)
Ucc 42 » » ( + 5 В)
Таблица 9.8. Описание разрядов RSI БИС ИНГМД
Обозначение вывода Назначение разряда
GO Пуск; инициирует прием контроллером НГМД команды (только для записи)
Fl, F2, Команда контроллера
F3 НГМД (расшифровка в табл. 9.10)
US Выбор привода; определяет выбор одного из двух дисководов для выполнения команды (только для записи)
DONE «Завершено», инициирует окончание команды (только для чтения)
IE «Разрешение прерывания»; устанавливается программно, сбрасывается сигналом INIT
TR «Требование передачи»; инициирует запись (считывание данных через SRG (только для чтения)
INIT «Начальная установка»; устанавливается программно для приведения НГМД в исходное состояние
ERROR «Ошибка»; устанавливается, если в процессе выполнения команды произошла ошибка (только для чтения)
Таблица 9.9. Адреса регистров и векторов прерываний ИНГМД
Обозначение вывода Уровень сигнала Адрес RSI Адрес SRG Адрес вектора прерывания
RC4 RC5 £ | £ J 177170 177172 264
RC4 RC5 Я 1 £ J 177174 177176 270
RC4 RC5 L L Н f 177200 177202 274
RC4 RC5 Я 1 Я J хххххо ХХХХХ2 XXX
Примечени я: 1. Кодировка адресов дана
в восьмеричном коде. 2. L - - низкий, Н — высо-
кий уровень сигнала. 3. X - - произвольное зна-
чение (Хе[0 — 7]).
считываются и загружаются программно. На рис. 9.4, б, в приведены форматы слов этих регистров. В табл. 9.8 приведено описание назначения разрядов RSI. Биты
8 — 13 не используются. В SRG для ввода / вывода используется только младший байт, старшего байта SRG не существует. Адреса регистров и векторов прерываний, соответствующих комбинациям уровней напряжений на выводах RC4, RC5, приведены в табл. 9.9. Система команд (табл. 9.10) включает семь операций чтения/записи данных.
Структура КПВВ. Установка микросхемы К1801ВП1-033 в режим контроллера интерфейса параллельного ввода/вывода производится подачей уровней напряжения на входы RC0 — RC3, определенных в табл. 9.11. При этом одновременно осуществляется переадресация регистров и векторов прерываний БИС.
307
Таблица 9.10. Система команд БИС ИНГМД
Код Операция
F3 F2 F1
0 0 0 Запись в буфер
0 0 1 Чтение буфера
0 1 0 Запись сектора
0 1 1 Чтение »
1 0 0 Не используется
1 0 1 Чтение регистра
1 1 0 Запись сектора с
меткой
1 1 1 Чтение регистра
мощью регистра состояния RS и двух регистров, реализованных вне ее на БИС К1801ВП1-034: регистра источника (RI) и регистра приемника (R0). На рис. 9.5,6 приведен формат слов регистра состояния. Описание назначения отдельных его битов приведено в табл. 9.13. Разряды RS(2—4, 8—13) не используются.
Запрос прерывания VIRQ возникает при появлении хотя бы одного из сигналов REQA или REQB при наличии в регистре состояния соответствующего сигнала разрешения прерывания IEA, IEB. При одновременном появлении сигналов RE-
Таблица 9.11. Адресация регистров и векторов прерываний КПВВ
Обозначение вывода Уровень сигнала Адреса Адрес вектора прерывания
RS RI RO
RC0 RC1 RC2 RC3 L Н L Н 167770 167772 167774 Л-300; В-304
RC0 RC1 RC2 RC3 Н Н L Н 167760 167762 167764 Л — 310; В — 304
RC0 RC1 RC2 RC3 L L Н Н 167750 167752 167754 Л —320; В-324
RC0 RC1 RC2 RC3 Н L Н Н 167740 167742 167744 Л - 330; В-334
RC0 RC1 RC2 RC3 L И Н Н хххххо ХХХХХ2 ХХХХХ4 Л — ХХ0;В —ХХ4
Примечание. То же, что и к табл. 9.9.
Структура БИС КПВВ приведена на рис. 9.5,а, в ее состав входят: блок задания режима работы (СU); блок прерываний (ICU); блок синхронизации (CLG); блок сопряжения с магистралью (MCU); контроллер адресов (СМР); регистр состояний (Я5); блок синхронизации ввода/вывода (CLIO).
Описание выводов БИС К1801ВП1-033 в режиме КПВВ приведено в табл. 9.12. Микросхема осуществляет прием и передачу информации с по-
QA, REQB более высокий приоритет имеет требование по каналу В. Выполнение прерывания стандартное для общей шины по ОСТ 11.305.903 — 80.
Выводы RDO, RDI используются для программирования длительности сигнала RPL Y. С помощью PC-цепочки, включенной между ними, можно увеличить длительность импульсов DTR и NDR.
Структура КБПИ. Установка микросхемы в режим контроллера байтового параллельного интерфейса производится
308
5 RS |ф|ф|»^|^|8|7|5|5|4|5|2|у[7]
Таблица 9.13. Описание разрядов RS БИС КПВВ
Обозначение Назначение разряда
REQA 1 REQB J CSR0 1 CSR1 J /ЕЛ, } IE В J Требования прерывания по каналам А и В (только для чтения) Используются для имитации запросов прерывания в режиме автономной проверки (для чтения и записи) Разрешение прерывания по каналам А и В; сбрасывается автоматически сигналом INIT (для чтения и записи)
подачей сигналов на входы RC (2 — 0) согласно табл. 9.14. Одновременно осуществляется переадресация регистров и векторов прерывания.
Структура БИС КБПИ приведена на рис. 9.6,а. В ее состав входят: блок задания режима работы (СU); блок прерываний (ICU); блок синхронизации (CLG); блок сопряжения с магистралью (MCU); компаратор адресов (СМР): регистры состояния источника и приемника (RSS, RSD); блок синхронизации ввода/вывода (CLIO).
Описание выводов БИС К1801ВП1-033, работающей в режиме КБПИ, приведено в табл. 9.15. Микросхема осуществляет прием и передачу информации с помощью регистров состоя-
Рис. 9.5
Таблица 9.12. Описание выводов КПВВ (К1801ВП1-033)
Обозначение вывода Номер контакта Назначение вывода
AD(0 — 2, 5 — 7) AD(3, 4, 8 — 12, 14, 15) RC(3 — 0) RDI RDO CSR(1, 0) BS BIR DTR NDR BOR REQB REQA 9; 10; 11; 14; 15; 16 12; 13; 17; 18; 19; 20; 22; 24; 25 1;4; 3; 2 6 5 8; 7 23 26 27 28 29 30 32 Двунаправленная параллельная шина адреса/ данных Входная параллельная шина адреса/команд Входы задания режима работы БИС Вход «Задержка ответа» Выход «Задержка ответа» Выходы регистра состояния RSI, RS0 Вход выборки внешнего устройства Выход выборки старшего байта Выход сигнала «Ввод данных» » » «Вывод данных» Выход выборки младшего байта Вход запроса прерывания от устройства В Вход запроса прерывания от устройства А
309
Продолжение табл. 9.12
Обозначение вывода Номер контакта Назначение вывода
ORR 31 Строб чтения выходного регистра
1AKI 33 Вход сигнала разрешения прерывания
INIT 34 Вход сигнала сброса
VIRQ 35 Выход сигнала запроса прерывания
IAKO 36 Выход сигнала разрешения прерывания
DOVT 37 Выход строба записи в канал
DIN 38 Вход строба чтения из канала
RPLY 39 Выход сигнала синхронизации пассивного устройства
WTBT 40 Вход сигнала «запись — байт»
SYNC 41 » » синхронизации активного уст- ройства
Ucc 42 Напряжение питания (4-5 В)
GND 21 » » (0 В)
Таблица 9.14. Адресация регистров и векторов прерывания КБПИ
Обозначение вывода Уровень сигнала Адреса регистров КБПИ Адрес вектора прерывания
RSS DR RSD SR
RC0 RC1 RC2 L L L - - 177514 177516 200
RC0 RC1 RC2 Н L L 177560 177562 177564 177566 5-60; D - 64
RC0 RC1 RC2 L Н L 177550 177552 177554 177556 5-70; D - 74
RC0 RC1 RC2 Н Н L 177270 177272 177274 177276 5-170; D — 174
RC0 RC1 RC2 L L Н хххххо ХХХХХ2 ХХХХХ4 ХХХХХ6 5-ХХ0; Z> —ХХ4
Примечания: 1. DR и SR — регистры источника и приемника, находятся вне КБПИ в БИС К1801ВП1-033. 2. Кодировка адресов дана в восьмеричном коде. 3. L — низкий, Я—высокий уровень сигнала. 4. X — произвольное значение (Хе[0 —7]). 5. S, D — векторы прерывания источника и приемника.
Таблица 9.15. Описание выводов БИС КБПИ (К1801ВП1-033)
Обозначение вывода Номер контакта Назначение вывода Обозначение вывода Номер контакта Назначение вывода
AD (0, 6, 7) 9; 15; Двунаправленная парал- SET 29 Выход сигнала началь-
AD(l — 5, 16 Ю; 11; лельная шина адресов/ко-манд Входная параллельная ERR DONE 30 31 ной установки Вход сигнала ошибки Вход сигнала заверше-
8 — 12, 14) 12; 13; 14; 17; 18; 19; 20; 22; 24 шина адресов/команд TR 32 ния выполнения команды Вход запроса передачи; индицирует готовность приема передачи байта данных
310
Продолжение табл. 9.15
Обозначение вывода Номер контакта Назначение вывода Обозначение вывода Номер контакта Назначение вывода
AD(15) 25 Выходящая шина адре-сов/состояний IAKI 33 Вход сигнала разрешения прерывания
RC(3—1) REQ АОА АСА ACS SCA 4; 3; 2 1 5 6 7 8 Входы выбора режима работы БИС Вход запроса прерывания Вход сигнала готовности приемника Вход сигнала запроса приемника Выход сигнала запроса источника Выход сигнала строба приемника INIT VIRQ IAKO DOUT DIN RPLY 34 35 36 37 38 39 Вход сигнала сброса Выход сигнала запроса прерывания Выход сигнала разрешения прерывания Вход строба записи в устройство Вход строба чтения из устройства Выход сигнала синхронизации пассивного устройства
BS 23 Вход выборки внешнего устройства SOS 40 Вход сигнала готовности устройства
SCS IN OUT 26 27 28 Вход сигнала строба источника Выход сигнала «ввод данных» Выход сигнала «вывод данных» SYNC Ucc GND 41 42 21 Вход сигнала синхронизации активного устройства Напряжение питания ( + 5 В) Напряжение питания (0 В)
311
Продолжение табл. 9.16
Обозначение Назначение разряда
Регистр состояния приемника (RSD)
DONE Признак окончания команды (только для чтения)
IET Разрешение прерывания по передаче (для чтения и записи); сбрасывается сигналом INIT
TR Требование передачи (только для чтения)
SET Сигнал начальной установки (только для записи)
ERR Признак ошибки (только для чтения)
Состояния сигналов ERR, DONE и TR регистров RSS и RSD соответствуют состояниям одноименных сигналов приемника.
Запрос на прерывание по передаче информации возникает при наличии сигнала REQ (требование) в установленном бите /ЕТ(разрешение прерывания по передаче) в регистре состояния.
Путем внешнего соединения вывода REQ с каким-либо выводом состояния приемника можно вызвать запрос прерывания по любому из состояний приемника. При записи «1» в 14-й разряд регистра состояния приемника, а также при канальном сигнале INITвозникает внутренний сигнал SET и происходит начальная установка БИС.
9.7. Многофункциональное устройство параллельного интерфейса К1801ВП1-034
Микросхема предназначена для выполнения функций: устройства передачи информации (У ПИ); буферного регистра данных (БР); контроллера прерываний и компаратора адреса (КПКА). Может использоваться совместно с микросхемой К1801ВП1-033 для организации интерфейсного устройства байтового параллельного ввода / вывода, а также как самостоятельное устройство.
Перевод микросхемы в различные режимы работы осуществляется подачей управляющего кода на входы RCO, RC1.
312
Продолжение табл. 9.17
Структура УПИ. В режим устройства передачи информации БИС К1801ВП1 -034 устанавливается подачей на входы RC(1, 0) кода 01. Блок-схема УПИ приведена на рис. 9.7, а. В ее состав входят: блок задания режима работы (CU); параллельный 8-разрядный регистр (RG); три мультиплексора (MUX).
Описание выводов БИС К1801 ВП 1-034, работающей в режиме УПИ, приведено в табл. 9.17. Управляющие сигналы на входах СА и СВ разрешают передачу информации с каналов DA и DB в каналы DC и DD.
В зависимости от потенциала на входе СОМ информация через мультиплексор проходит в прямом или инверсном кодах. Выдача данных из регистра в канал DD разрешается сигналом на входе OED, а запись информации в регистр атроби-руется отрицательным перепадом на входе WR. Сигнал на Я-входе сбрасывает содержимое регистра в нуль.
Структура БР. В режим буферного регистра данных БИС К1801ВП1-034 устанавливается подачей управляющего кода на входы RC(19 0), равного 1,0. Блок-схема БР приведена на рис. 9.7,6. В его состав входят: блок задания режима работы (СС); 16-разрядный регистр (RG); 16-разрядный мультиплексор (MUX).
Описание выводов БИС К1801 ВП 1-034, работающей в режиме БР, приведено в табл. 9.18. С шины информация D 1(15 — 0) заносится в регистр сигналом на входе WR, откуда через мультиплексор выдается в шину. DO (15 — 0) по сигналу на входе ОЕ.
Структура КПКА. В режиме контроллера прерываний и компаратора адреса микросхема К1801 ВП 1-034 устанавли-
Таблица 9.17. Описание выводов УПИ (К 1801 ВП1-034)
Обозначение вывода Номер контакта Назначение вывода
RC(1, 0) DB(7—0) DC(7 — 0) 1; 2 36; 35; 8; 7; 6; 5; 4; 3 16; 15; 14; 13; 12; 11; 10; 9 Входы выбора режима работы БИС. Для УПИ код 01 Входная 8-разряд-ная параллельная шина данных Выходная 8-раз-рядная параллельная шина данных
Обозначение ние вывода Номер контакта Назначение вывода
DA(7—0) DD(7-0) СА, СВ OED СОМ WR R Ucc GND 33; 32; 31; 30; 29; 28; 27; 26 25; 24; 23; 22; 20; 19; 18; 17 41; 38 37 39 40 34 42 21 Входная 8-разряд-ная параллельная шина данных Выходная 8-раз-рядная параллельная шина данных Входы разрешения передачи данных из шин DA и DB Вход строба выдачи данных в шину DD Вход управления инверсий данных в мультиплексорах Вход строба записи данных в RG Вход строба информации в RG Напряжение питания ( + 5 В) Напряжение питания (0 В)
Таблица 9.18. Описание выводов БР (К1801ВП1-034)
Обозначение вывода Номер контакта Назначение вывода
RC(1, 0) DI(15 — O) DO(15 — 0) WR ОЕ Ucc GND 1; 2 36; 35; 8; 7; 6; 5; 4; 3; 33; 32; 31; 30; 29; 28; 27; 26 25; 24; 23; 22; 20; 19; 18; 17; 16; 15; 14; 13; 12; 11; 10; 9 40 34 42 21 Входы выбора режима работы БИС. Для БР код 10 Входная параллельная 16-раз-рядная шина данных Выходная параллельная 16-разрядная шина данных Вход строба записи данных в RG Вход разрешения выдачи данных в шину DO Напряжение питания (4-5 В) Напряжение питания (0 В)
313
Таблица 9.19. Описание выводов КПКА (К1801ВП1-034)
Обозначение вывода Номер контакта Назначение вывода
RC(1, 0) ADR(12 — 3) VECT(7—2) AD(12—8) AD(7—3) AD(2) VIRQ SB BS IAKI VIRI DIN RPLY UCc GND 1; 2 34; 35; 33; 32; 31; 30; 29; 28; 27; 26 8; 7; 6; 5; 4; 3 22; 20; 19; 18; 17 16; 15; 14; 13; 12 11 10 9 23 34 37 38 39 42 21 Входы выбора режима работы БИС. Для КПКА код 11 Входная параллельная 10-разрядная шина задания адреса УВВ Входная паралелльная 6-разрядная шина задания кода вектора прерывания Входная параллельная шина адреса [сравнивается с кодом на ADR(12 — 8)] Двунаправленная параллельная шина адресов (векторов прерывания); сравнивается с кодом на ADR(7—3), выдается код из VECT(7—3) Выходная шина кода вектора прерывания [выдается код с VECT(2)] Выход запроса на прерывания » сигнала выборки устройства Вход сигнала обращения к внешним устройствам Вход сигнала разрешения прерывания » запроса рерывания » строба чтения данных из УВВ Выход сигнала синхронизации пассивного устройства Напряжение питания (4-5 В) » » (0 В)
вается подачей на входы RC (7, 0) кода 11. Блок-схема КПКА приведена на рис. 9.7,в. В ее состав входят: блок задания режима работы (СU); компаратор адресов (СМР); триггер хранения сигнала выборки внешнего устройства (7); блок ввода/вывода (IOU); блок прерываний (ICU).
Описание выводов БИС К1801ВП1-034, работающей в режиме
КПКА, приведено в табл. 9.19. Шина AD(12 — 2) соединяется с каналом адреса/данных интерфейса по ОСТ 11.305.903-80. На входах ADR(12-3) устанавливается код адреса, присваиваемый группе УВВ, подключаемых к каналу микроЭВМ (до четырех 16-разрядных регистров). При сравнении адреса в шинах ADR(12 — 3) и AD(12 — 3) и при наличии сигнала BS[AD(15 — 3) = 111]
314
К внешнему устройству
происходит обращение в последние 4К адресов; в триггер Т сигналом SYNC заносится признак выборки УВВ, индицируемый на выходе SB в течение времени до следующего отрицательного перепада SYNC (весь цикл обращения к каналу).
Код вектора прерывания, присваиваемого УВВ, устанавливается на входах VECT(7 — 2). При необходимости прерывания УВВ формирует сигнал VIRI, по которому в соответствии с протоколом прерывания в общей шине формируется сигнал VIRQ. При приходе сигнала разрешения прерывания IAKI формируется вектор адреса прерывающей программы,
равный 11111111ХХХХХХ11, выдаваемый в шину AD(15 — 0), где ХХХХХХ — код на шине УЕСТ(7 — 2). Временная диаграмма прерывания — стандартная.
Примеры применения БИС. Структура интерфейса байтового параллельного ввода/вывода информации приведена на рис. 9.8. В его состав входят БИС К1801 ВП 1-033, работающая в режиме контроллера байтового интерфейса параллельного ввода/вывода, и БИС К1801 ВП 1-034, работающая в режиме устройства передачи информации.
Структура устройства интерфейса параллельного ввода / вывода информации
315
приведена на рис. 9.9. В его состав входит БИС К18О1ВП1-ОЗЗ, работающая в режиме контроллера интерфейса параллельного ввода/вывода, и две БИС К1801ВП1-034, работающие в режиме устройства передачи информации.
Структура устройства выдачи вектора прерывания и селекции адреса УВВ приведена на рис. 9.10. В его состав входит БИС К18О1ВП1-ОЗЗ, работающая в одном из режимов: контроллера накопителя на гибких магнитных дисках; контроллера интерфейса параллельного ввода — вывода; контроллера байтового интерфейса параллельного ввода / вывода, а также БИС К1801ВП1-034, работающая в режиме контроллера прерываний и компаратора адреса.
устройствами, в частности с пультовым терминалом. Структурная схема БИС ПАПП представлена на рис. 9.11, а. В его состав входят: блок управления общей шиной (MCI/); блок управления прерываниями (ICU); блок задания режима работы (RGU); блок задания адресов (ADRU); регистр адресов векторов прерываний (RGV): блок задания скорости обмена (SCI/); приемник (SEL), включающий сдвигающий регистр (SIRG), буферный регистр (IRG) и регистр состояния (RGSI); передатчик (TRN), включающий сдвигающий регистр (SORG), буферный регистр (ORG), регистр состояния (RGSO).
Описание выводов БИС
К18О1ВП1-О35 приведено в табл. 9.20.
9.8. Последовательный асинхронный приемопередатчик
К1801ВП1-035
Микросхема является однокристальным контроллером внешних устройств, работающих на линии связи с последовательной передачей информации в дуплексном режиме. Предназначен для преобразования данных из последовательного кода в параллельный и наоборот. При обмене по последовательному каналу обеспечивает требования интерфейса для радиального подключения устройств с последовательной передачей информации (ИРПС). В составе ЭВМ может использоваться для связи процессора с отдельными
Таблица 9.20. Описание выводов БИС К1801ВП1-035
Обозначение вывода Номер контакта Назначение вывода
AD(12, 7-0) AD(ll—8) AD15 BS CLK 22; 16; 15; 14; 13; 12; 11; 10; 9 20; 19; 18; 17 25 26 1 Двунаправленная параллельная шина Входная параллельная шина адре-са/данных Выходная шина сотояния Вход сигнала выборки внешних устройств Вход тактовой частоты
Прием посылок
s isrH |г IЛ4 | j (FI)
Рис. 9.11
Ь)
ши
HALT
BSYB
wtV/
IP
RGSI (7)'
Чтение f7\
IRG no BIN , .
Rcsms) м
CLK
FR &0) EVNT
(7)
Запись
U--L
SND_
Выдача посылки
316
Продолжение табл. 9.20
Обозначение вывода Номер контакта Назначение вывода
EVNT 2 Выход сигнала прерывания по таймеру
FR(3—0) 6; 5; 4; 3 Входы выбора скорости обмена информацией
NB(l-O) 8; 7 Входы выбора формата обмена
ACL(l-O) 24; 23 Входы выбора адресов регистров БИС
TF 27 Выход сигнала передатчика
IP 28 Вход сигнала приемника
BSYD 29 Вход сигнала занятости последовательного канала
NP 30 Вход установки паритета
HALT 31 Вход сигнала останова системной магистрали
PEV 32 Вход задания контроля (чет/нечет)
IAKI 33 Вход сигнала разрешения прерывания
INIT 34 Вход сигнала сброса
VIRQ 35 Выход сигнала запроса векторного прерывания
IAKO 36 Выход сигнала разрешения прерывания
DOUT 37 Вход строба записи данных в БИС
DIN 38 Вход строба чтения данных из БИС
RPLY 39 Выход сигнала синхронизации пассивного устройства
DCLO 40 Вход сигнала аварии источника питания
SYNC 41 Вход сигнала синхронизации активного устройства
Ucc 42 Напряжение питания (4-5 В)
GND 21 Напряжение питания (0 В)
Управляющие сигналы на входах АСЦ1—0) определяют адреса регистров и векторов прерывания согласно табл. 9.21.
По последовательному каналу микросхема обеспечивает 13 скоростей передачи информации, задаваемых кодом на входах FR (3 — 0) согласно табл. 9.22. Число информационных байтов в словах определяется кодом на входах NB (1 — 0) согласно табл. 9.23, сигнал на входе NP задает наличие контрольного . бита и РЕ V— способ контроля согласно табл. 9.24. Режимы работы передатчика в зависимости от управляющего потенциала на входе BSYD и S-разряда RGSO приведены в табл. 9.25.
Обмей информацией между общей шиной и ПАПП осуществляется программно или путем прерываний по стандартной временной диаграмме согласно ОСТ 11.305.903-80. На рис. 9.11 приведены временные диаграммы приема (б) и выдачи (в) посылок в последовательный канал. Здесь приняты обозначения: S, S1, S2 — стоп-биты, используемые для разделения посылок; ST— старт-биты, используемые для обозначения начала посылок; Р — биты контроля посылок по четности или нечетности.
Форматы посылок соответствуют передаче семибитовых слов с формированием бита паритета и двух стоп-битов. При приеме данных сигнал RGSI (15) возникает при ошибке в посылке, a HALT — при получении стоп-бита.
Форматы регистров приемника и передатчика ПАПП приведены на рис. 9.12. Регистр состояния приемника (RGSI) доступен по записи и чтению. В его состав входят метки:
W— ошибка в принятой посылке; устанавливается в единицу, если есть ошибка паритета в принятой посылке при наличии условия контроля по паритету; сбрасывается чтением RGSI или сигналом IN IT;
V— ошибка переполнения; устанавливается в единицу, если в IRG — поступило более одной посылки без его чтения, независимо от числа принятых слов IRG сохраняет первое; сбрасывается чтением IRG или сигналом IN IT;
FI — флаг состояния приемника; устанавливается в единицу при поступлении посылки в IRG; сбрасывается при чтении IRG или сигналом IN IT;
II — разрешение прерывания приемником; при II-L прерывание разрешено, при
317
Таблица 9.21. Адресация регистров и векторов прерывания БИС К1801ВП1-035
Адрес Код на входах ACL(1, 0)
Регистр состояния приемника (RGSI) 177560 176560 176570 ХХХХХО
Буферный регистр приемника (IRG) 177562 176562 176572 ХХХХХ2
Регистр состояния передатчика (RGSO) 177564 176564 176574 ХХХХХ4
Буферный регистр передатчика (SORG) 177566 176566 176576 ХХХХХ6
Адрес вектора прерывания приемника 060 360 370 ххо
Адрес вектора прерывания передатчика 064 364 374 ХХ4
Таблица 9.22. Программирование скорости обмена информаций по последовательному каналу
Скорость обмена информацией Код на входах FR(3—0)
50 0 0 0 0
75 0 0 0 1
100 0 0 1 0
150 0 0 1 1
200 0 1 0 0
300 0 1 0 1
600 0 1 1 0
1200 0 1 1 1
2400 1 0 0 0
4800 1 0 0 1
9600 1 0 1 0
19200 1 0 1 1
57 600 1 1 0 0
Таблица 9.24. Способ контроля передаваемых слов
Режим работы Код на входах
NP PEV
Без формирования контрольного бита 1 X
Формирование и контроль бита четности 0 1
Формирование и контроль нечетности 0 0
Таблица 9.23. Форматы посылок данных по последовательному каналу
Разрядность пересылаемых слов, бит Код на входах NB(1, 0)
5 0 X
7 1 0
8 1 1
Таблица 9.25. Режим работы передатчика БИС К1801ВП1-035
Управляющие коды Режим работы БИС Состояние TF выхода передатчика
BSYD RGSO(0)
0 0 Передача данных в канал Выдача посылки
1 X Линия занята, передачи нет 0 (стоп)
0 1 Разрыв линии, передачи нет 1 (старт)
X X При наличии сигнала DCLO передачи нет 0 (стоп)
Примечание. X — произвольное значение сигнала (Jfe[O,l]).
318
//-Н запрещено; сбрасывается по IN IT; доступен по записи и чтению.
Буферный регистр приемника в разрядах IRG(7 — 0) содержит записанную посылку старшим битом вперед, начиная с 7-го разряда с присоединением бита паритета. При 8-разрядных посылках бит паритета анализируется, но bJRG не пишется, Низкий уровень на IP соответствует логической единице в IRG. Разряды IRG(15 — 8) не используются.
Регистр состояния передатчика (RGSO) доступен по чтению и записи и включает:
F0 — флаг состояния передатчика; устанавливается в единицу в момент выдачи посылки на линию по сигналу DCLO; свидетельствует о свободности ORG и сбрасывается в нуль при записи в него слова. Если к моменту окончания передачи слова из SORG буферный регистр заполнен, следующая посылка начинается сразу за предыдущей;
10 — разрешение работы передатчика по прерыванию; устанавливается в единицу при разрешенном прерывании; сбрасывается записью нуля или сигналом 7NIT;
С — проверка работы; при наличии единицы выдаваемая с выхода TF посылка поступает также и в канал приемника; сбрасывается записью нуля или сигналом INIT;
S — разрыв линии; при наличии единицы на TF устанавливается высокий уровень (состояние СТАРТ) при условии, что на выходе BSYD — низкий. Если на BSYD высокий уровень, то на TF устанавливается низкий (состояние СТОП); посылка данных не осуществляется; сбрасывается записью нуля или сигналом ШТГ.
Буферный регистр передатчика в разрядах 0RG(7 — 0) содержит данные, предназначенные для передачи в последовательный канал. Бит паритетного контроля формируется передатчиком автоматически и присоединяется к передаваемому слову. Низкий уровень на IP соответствует логической единице в ORG. Разряды 0RG(15 — 8) не используются, читаются как нуль.
При прерываниях адрес подпрограммы формируется на основе содержимого регистра адресов векторов прерыва
ния (ЯСЕ). Разряды RGV(7 — 3) хранят сменную часть адреса вектора. Разряд RGV(2) — указатель (¥), равный нулю, если вектор принадлежит приемнику, и единице — если вектор принадлежит передатчику. При задании на входах ~АСЦ1, 0) кода 11 содержимое регистра подставляется в адрес вектора прерывающей подпрограммы.
Выводы HALT, VIRQ и RPLY реализованы в виде схем с ОК и током I0L^ 3,2 мА при l/OL^0,4 В.
Для работы микросхемы со специальными последовательными линиями типа токовых петель, телеграфным интерфейсом необходимы специальные схемы сопряжения.
9.9. Оперативное запоминающее устройство К1809РУ1
Микросхема представляет собой однокристальный блок статического оперативного запоминающего устройства с произвольной выборкой емкостью 16К бит с организацией 1К х 16. БИТ предназначена для использования в качестве блоков памяти в микроЭВМ с интерфейсом по ОСТ 11.305.903 — 80. Блок-схема ОЗУ представлена на рис. 9.13, а. В его состав входят: блок сопряжения с общей шиной (MCU); И-разрядный регистр адреса памяти (MAR); 16-разрядный регистр данных (MDR); 16-разрядный регистр режима (RRG); накопитель ОЗУ (RAM) с организацией 1К х 16 бит.
Описание выводов БИС приведено в табл. 9.26. На рис. 9.13,6 приведены временные диаграммы циклов чтения данных из ОЗУ, записи данных в ОЗУ, чтения данных с последующей записью по тому же адресу.
В состав программируемого регистра RRG БИС ОЗУ входят пять разрядов, предназначенных для хранения адреса кристалла, и один разряд, предназначенный для блокировки записи данных в накопитель. Пять разрядов адреса RRG позволяют наращивать информационную емкость системы памяти, построенной на БИС ОЗУ без использования дешифратора до 32К слов и программно изменять положение массива информации в памяти ЭВМ. Наличие разряда блокировки позволяет имитировать работу ПЗУ.
319
* — признак Ьайт/слоЗо
AD------QJggiy /^анйыёТ)— -
SYNC \_____________________________________t
DIN \_________J
RPLY \_________/ \________Г
DOUT \________Г
, ww X * -X
a) --------------------------------------
AD 15 /4 13 12 11 10 9 8 7 6 5 4 3 2 10
I I I I I I 1 11 1 J_I__I_I_I_
1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 - адрес 1
111110 1111111111 — данные 1
rrr Гл л л п л I /I а^Рес RRG ~ ^ИС
1-- Запись разрешена
111111111110 10 0 0 - адрес 2
110 0 111111111111 ~ данные 2
Р" | адрес RRG = FFE8 (БИС №2)
„ . ' 1- Ьлокиробка записи
Адрес кристалла Рис. 9.13
Таблица 9.26. Описание выводов ОЗУ К1809РУ1
Обозначение вывода Номер контакта Назначение вывода
AD(15 — 0) DIN DOUT SYNC RPLY WTBT Ucc Ubs GND 20; 19; 18; 17; 11; 10; 9; 8; 7; 6; 5; 4; 13; 14; 15; 16 1 23 3 2 22 24 21 12 Двунаправленная параллельная 16-разрядная шийа адреса/данных Вход строба чтения данных из ОЗУ Вход строба записи данных в ОЗУ Вход сигнала синхронизации обмена Выход сигнала готовности данных Вход сигнала «запись — байт» Напряжение питания (4-5 В) Напряжение смещения подложки (+2,6 В) Напряжение питания (0 В)
Программирование адресов БИС ОЗУ в общем поле памяти микроЭВМ показано на рис. 9.13, д. При обращении по фиксированному адресу FFF0 происходит запись информации в RRG. Разряды AD(15 — 11) заносятся в поле адреса кристалла, а разряд AD10 — в бит блокировки записи. При обмене местами разрядов в поле AD(3 — 0) с разрядами в других полях шины адреса/ данных возможно применение адреса БИС ОЗУ в едином поле адресации микроЭВМ: так, например, перекрестное подключение разрядов AD4 и AD3 позволяет адресовать RRG двух БИС ОЗУ по различным адресам (FFFQ и FFF8), что обеспечивает возможность записи в них различных кодов.
9.1 Q. Постоянное запоминающее устройство К1809РЕ1
Микросхема представляет собой ПЗУ, маскируемое фотошаблоном емкостью 64 К бит с организацией 4К х 16. БИС предназначена для использования в качестве блоков памяти в микроЭВМ с ин-
320
терфейсом по ОСТ 11.305.903 — 80. Блок-схема ПЗУ представлена на рис. 9.14, а. В его состав входят: блок сопряжения с общей шиной (MCU); 13-разрядный регистр адреса памяти (MAR); 3-разрядный регистр адреса блока ПЗУ (RRG); накопитель ПЗУ (ROM) с оранизацией 4К х 16.
Описание выводов БИС приведено в табл. 9.27. На рис. 9.14,6 приведена вре-
Таблица 9.27. Описание выводов ПЗУ К1809РЕ1
Обозначение вывода Номер контакта Назначение вывода
AD(15 — 1) AD(0) DIN RPLY SYNC Ucc Ubs GND 20; 19; 18; 17; 11; 10; 9; 8; 7; 6; 5; 4; 13; 14; 15 16 1 2 3 24 21 12 Двунаправленная 15-разрядная параллельная шина адреса/данных Выходная шина данных Вход строба чтения данных из ПЗУ Выход сигнала готовности данных Вход сигнала синхронизации обмена Напряжение питания ( + 5 В) Напряжение смещения подложки ( + 2,6 В) Напряжение питания (0 В)
менная диаграмма цикла чтения данных из ПЗУ. Содержание RRG устанавливается при программировании накопителя по фотошаблону. Без использования внешнего дешифратора возможно подключение до восьми БИС ПЗУ к общей шине микроЭВМ.
Зависимость времени выборки адреса (Гл) от емкости нагрузки CL для шин AD(15 — 0) БИС К1801РУ1 и К1801РЕ1 приведена на рис. 9.14, в.
Список литературы к гл. 9
1. Гальперин М. П. Одноплатные микроЭВМ и микроконтроллеры // Микропроцессорные средства и системы. 1984. № 2. С. 16—19.
2. Горячев А. В., Шишкевич А. А. Микропроцессоры: Информационно-управляющие вычисли-
тельные системы /Под ред. Л. Н. Преснухина. М.: Высшая школа, 1984. 120 с.
3. Магистрально-модульные микропроцессорные системы /Б. М. Малашевич, В. Л. Дшху-н я н, Ю. И. Борщенко и др. // Микропроцессорные средства и системы. 1984. № 4. С. 3 — 19.
4. Ляшевский Р. А., Тенк Э. Э., Хцрин В. С. Однокристальное статическое ОЗУ со встроенным интерфейсом // Микропроцессорные средства и системы. 1984. № 2. С. 85 — 87.
5. Микропроцессоры: Архитектура и ее оценка: Учебн. пособие для втузов /Под ред. Л. Н. Преснухина. М.: Высшая школа, 1984. 172 с.
6. Однокристальные микропроцессоры комплекта БИС серии К1801 /В. Л. Д ш х у н я н,
Ю. И. Б о р щ е н к о, В. Р. Н а у м е н к о в и др. // Микропроцессорные средства и системы. 1984. № 4. С. 12-18.
7. Одноплатные микроконтроллеры «Электроника С5-41» / М. П. Г а ль п е р и н, А. В. Гинтер, В. В. Г о р о д ец к и й и др. // Микропроцессорные средства и системы. 1984. № 2. С. 20 — 23.
11 С. Т. Хвощ и др.
321
10
Микропроцессорный комплект
КР1802
Комплект быстродействующих микропроцессорных БИС серии КР1802 предназначен для построения микроЭВМ средней производительности, контроллеров и средств цифровой автоматики. Он может служить элементной базой СМ ЭВМ и рассчитан на реализацию структур машин с произвольной системой команд. Секционная архитектура БИС комплекта позволяет наращивать разрядность устройств. Комплект имеет микропрограммное управление. Ориентация на выбранную систему команд реализуется эмуляцией ее на микропрограммном уровне, путем занесения в ПЗУ необходимых для этого прошивок. Отличительной особенностью комплекта является наличие в его составе двух интерфейсных БИС, эффективно реализующих канал МПИ (ОСТ 11.305.903 — 80), и специализированных БИС, ориентированных на быструю обработку микропрограмм умножения, деления, многократных сдвигов и поиска левой единицы [1 — 3]. Все микросхемы реализованы по ТТЛШ технологии и сопрягаются со стандартными ТТЛ схемами.
10.1. Состав комплекта
В состав серии КР1802 входят следующие БИС: арифметическое устройство (АУ); блок регистров общего назначения (РОН) с двумя каналами доступа; арифметический расширитель (АР); секционный умножитель 8x8 (СУ МН); умножитель 8x8 (УМН8); умножитель 12 х 12
(УМН12); умножитель 16 х 16 (УМН16);
322
четырехвходовый переменный сумматор (СМ); схема обмена информацией (ОИ); контроллер интерфейса (КИ).
Основные системные параметры и обозначения БИС комплекта КР1802 приведены в табл. 10.1. При использовании комплект дополняется ИС серий К155, К133, К533, К531, БИС ЗУ серий К556, К541, К537 и другими совместимыми с ТТЛ ИС.
10.2. Арифметическое устройство КР1802ВС1
Микросхема предназначена для построения центральных процессоров систем обработки данных произвольной разрядности (кратной 8).
Структура АУ. В состав АУ входят (рис. 10.1): 8-разрядное арифметико-логическое устройство (ALU); два входных 8-разрядных буферных регистра защелки (КЛ, RB); 8-разрядный рабочий регистр (WR); два 8-разрядных сдвигателя информации (SHL1, SHL2); декодер нуля результата (DZ); 8-входовой дешифратор кода микрокоманды (DC); выходные буферные каскады усиления шин данных (DA и DB) и сигнальных выходов (И, F, Z).
Описание выводов БИС АУ приведено в табл. 10.2. Микросхема представляет собой 8-разрядное сечение арифметической части процессора. Особенность этой микросхемы — отсутствие традиционного блока регистров общего назначения, который обычно реализуется на нескольких БИС РОН (К1802ИР1) или ОИ
Таблица 10.1. Основные системные параметры БИС комплекта КР1802 (6КО.347.253ТУ)
Обозначение БИС Разрядность, бит Наращиваемость Основное функциональное назначение Время цикла, нс Разрядность микрокоманды, бит Рассеиваемая мощность, ВА Тип корпуса Напряжение питания, В
АУ: КР1802ВС1 8 + Арифметико-логическая обработка данных 140 8-12 1,47 2206.42-1 + 5 ±0,25
РОН: КР1802ИР1 4 + Временное хранение результатов 60 14 0,84 238.24-2 ±5 ±0,25
АР: КР1802ВР1 16 — Арифметические, логические, циклические сдвиги данных, поиск левой единицы 180 5-8 1,47 2206.42-1 ±5 ±0,25
СУМЫ: КР1802ВР2 8 + Умножение модулей и чисел в дополнительном коде, деление модулей 80 4 1,58 2206.42-1 ±5 ±0,25
УМН8: КР1802ВРЗ 8 + Умножение чисел в дополнительном коде 140 3-5 1,42 2206.42-1 ±5 ±0,25
УМН12: КР1802ВР4 12 + Умножение модулей и чисел в дополнительном коде 145 4-7 3,15 2136.64-1 ±5 ±0,25
УМН16: КР1802ВР5 16 + Умножение модулей и чисел в дополнительном коде 175 8-11 1 4,2 2136.64-1 ±5 ±0,25
СМ: КР1802ИМ1 4 + Суммирование или вычитание четырех чисел 55 10-16 1,47 4134.48-2 ±5 ±0,25
ОИ: КР1802ВВ1 4 + Пересылки данных между четырьмя магистралями, временное хранение, счет циклов 80 12-21 1,47 2206.42-1 ±5 ±0,25
КИ: КР1802ВВ2 - - Управление обменом данных по совмещенной магистрали с асинхронным протоколом 180 5-8 1,31 2206.42-1 ±5 ±0,25
Таблица 10.2. Описание выводов БИС АУ КР1802ВС1
Обозначение Номер контакта Назначение вывода
DA (7-0) DB(7—0) MI(7—0) CI CO P, G V CLK ED CS F SRI SL1 SR2 SL2 CHS CHB Z Ucc GND 41; 24; 22; 20; 18; 5; 3; 1 42; 40; 25; 23; 21; 19; 4; 2 17-14; 9-6 10 33 34; 35 26 13 29 36 27 39 28 38 37 30 31 12 32 11 8-разрядная двунаправленная шина данных (7 — старший разряд) То же 8-разрядная входная шина микрокоманд Вход последовательного переноса Выход » » Выходы подготовки и распространения ускоренного переноса Выход признака переполнения результата Вход синхронизации » разрешения выдачи информации » выборки кристалла БИС Выход выдвигаемых разрядов или выходного переноса ALU » сдвига влево/вход сдвига вправо SHLl (ALU) Вход сдвига вправо/выход сдвига влево SHL\ (ALU) Выход сдвига влево/вход сдвига вправо SHL2(WR) Выход сдвига вправо/вход сдвига влево SHLKWR) Вход задания позиции старшего кристалла Вход управления инверсией старшего разряда Выход признака нуля результата Напряжение питания ( + 5 В) » » (0 В)
(К1802ВВ1). Обработка чи 'ел производится в двоичном дополнительном коде, сдвиг данных за один такт производится на один разряд. Разрядность ALU наращивают за счет объединения нескольких БИС.
По результату выполнения операций в БИС формируются признаки нуля результата (Z); переполнения в операциях сложения, вычитания и арифметического сдвига влево (У); знака результата (F).
Шины DA, DB, V, F, Z имеют ТРС — выходные каскады, что обеспечивает простое сопряжение БИС с другими микросхемами в составе блоков с магистрально-модульной архитектурой.
Система микрокоманд БИС АУ. Микрокоманды имеют два фиксированных поля (табл. 10.3, 10.4): М1(3—0), управляющее операциями ALU\ Л//(7—4), задающее операции сдвига и модификации микроопераций. При описании системы микрокоманд приняты следующие обозначения: L=/(Л, В), L=f(A, И) — операции над данными на входах ALU А, В, W без маскирования; L=f(A, В9 И) — с маскированием; HZ — высокоомное состояние выхода ТРС каскада; Ц 7 — 0) — данные на выходах ALU; R(7 — 0) — данные на выходах SHL1; $♦, £* — внутренние признаки выполнения операции вычитания и результата логической операции над старшими разрядами операндов Л и В (Ь=/(Л, В)).
Признаком маскирования является код М1(7 — 4) =1111, при этом признак нуля результата (Z) формируется с учетом маски в WR, иначе Z=R0v RIv ..vR7.
324
Таблица 10.3. Операция ALU ВИС КР1802ВС1
Мнемо-ника Микрокоманда Код на вы-воде Наименование операции Операция ALU [результат индицируется на £(7—0)]
L=f(A, В) L=f(A, W) L=f(A, В, W)
0123 М1(7-4)* 1100, 1111, 1000 Код на выводе £♦ М1(7-4) = 1000 или 1100 MI(7~4)= 1111
AND 0000 0 Конъюнкция А л В Л7 а £7 А л W А л (B v W)
SBM 0001 1 Вычитание кодов по маске А - 1 + CI Л7 А - 1 + CI A + Bv W+CI
INA 0010 1 Инверсия А A + CI Л7 A + CI А a W+B a W + CI
SUBC ООН 1 Вычитание кодов А- В -1 + CI A7QB7 А - W- 1 + CI A—BaW—\ + CI
ADM 0100 0 Сложение полей по инвер- CI- 1 1 CI- 1 A v W + Bv W + CI
сии маски
ADC 0101 0 Сложение кодов по инвер- А + CI Л7 А + CI A+B a W+CI
сии маски
ADDP ОНО 0 Сложение полей A+B + CI Л7©В7 А + W + CI A v W+ В v W+ CI
AD DC 0111 0 »• кодов A+B+CI А7®В7 A+W+CI A+W a B+CI
INB 1000 1 Инверсия В B+CI В1 W+CI А л W+B л W+ CI
AINB 1001 0 Запрет по В А лВ А7л ВП А a W A a(WaB)
LDA 1010 0 Пересылка поля \4 A + CI Л7 A + CI A A W+B a w+ CI
ORR 1011 0 Дизъюнкция A v В Л7 v В7 Av Ж A vBa W
SUBR 1100 1 Вычитание полей А- В — 1 +CI A1QB1 А - W — 1 4- CI AaW+(B+W) + CI
SMD 1101 0 Неэквивалентность АфВ А7 © В7 A&W a e (в a w)
LDB 1110 0 Пересылка поля В B + CI В7 W+CI A a W+B a W+ CI
SBA 1111 1 Обратное вычитание В —А —\ +С1 А7&ВГ1 W — А — \ + CI BaW-A-1 + CI
Примечания: 1. А, В, W — содержимое регистров RA, RB, WR. 2. L — данные на выходе ALU. 3. Е* — сигнал на специальном внутреннем выходе микропроцессора — признак результата. 4. Данные в RA, RB с шин DA и DB записываются при высоком потенциале на входе CLK.
си
СП
й Таблица 10.4. Система микрокоманд микропроцессора КР1802ВС1
Мнемоника Мик-роко-ман-да Название операции One-ранды на вхо-дах ALU Состояние выводов Код на выходе сдвигателя ALU Загрузка WR при CS = 0 Значение признака
SL\ SR\ SL2 SR2 RI Я(6-1) R0 ЦП W6-W\ W0 F V Z
CS= 1 о II 8 II 8 о 11 2 II 2 о II 8 II 8 о II 8 о II о II
II С) о II s
4567
SAL 0000 Сдвиг арифметический левый А, В 1 £7 SR\ INP SR2 SR2 INP £7 £6 L(5-0) SRI NOP L6 1* 2*
OPW .0.0 0 1 Операция с WR при его сохранении Л, W HZ HZ HZ C3 C3 HZ HZ HZ HZ L1 L(6-l) £0 NOP 3* 4* 2*
LDW 00 1 0 Операция с WR при его загрузке Л, В, HZ HZ HZ C3 C3 HZ HZ HZ HZ LI £6 —£1 £0 3* 4* 2*
OPWL 00 1 1 Операция с WR Л, W HZ HZ HZ C3 C3 HZ HZ HZ HZ £6 —£1 £0 3* 4* 2*
SCL 0 100 Сдвиг циклический левый Li £7 SR\ INP SR2 SR2 INP £6 L6 £(5-0) 5Я1 NOP £7 1* 2*
SAR 0101 Сдвиг арифметический правый INP L0 57? 1 INP SL2 SL2 6* SL1 £(7-2) £1 NOP SL1 0 2*
SCLC 0 110 Сдвиг циклический левый с WR LI £7 SR\ INP RI SR2 INP £6 L6 £(5-0) SR\ RG Я5-Я0 SR2 £7 1 2*
SARC 0 111 Сдвиг арифметический правый с WR Л, В INP £0 57?1 INP R0 SL2 6* SL1 £(7-2) £1 SL2 R7-R2 R\ SLI 0 2*
SRC 1 000 Сдвиг расширенный вправо INP £0 57? 1 INP SL2 SL2 5* NOP SL\ 0 2*
SLC 1001 Сдвиг расширенный влево 5* £7 SRI INP SP2 SR2 INP £6 L6 £(5-0) 5Я1 NOP ui 1* 2*
SRCW 1010 Сдвиг расширенный вправо с WR INP £0 57?1 INP R0 SL2 5* SLI £(7-2) £1 SL2 R7-R2 R\ SL\ 0 2*
SCR 1 1 00 Сдвиг циклический вправо 5* £7 SR1 INP R7 SR2 INP £6 L6 £(5-0) 5^1 R6 R5-R0 SR2 7Л 1* 2*
WOP 1101 Операция со словом INP £0 5£1 INP SL2 SL2 5£1 SIA £(7-2) £1 NOP SLA 0 2*
SLCW 1011 Сдвиг расширенный влево с WR HZ HZ HZ СЗ СЗ HZ HZ HZ HZ £7 £7 £(6-1) £0 NOP 3* 4* 2*
SCRW 1110 Сдвиг циклический вправо с WR INP £0 SL\ INP R0 SL2 5£1 5£1 £(7-2) £1 SL\ R7-R2 R2 5'£1 0 2*
POP 1111 Операция с полем Л, Д W HZ HZ HZ СЗ СЗ HZ HZ HZ HZ £7 £7 £(6-1) £0 NOP 3* 4* 2*
Примечания: 1. !♦= (CO® C6) л (L7 @ 16). 2. 2*= 7?1 v R2 v R3 v R4 v R5 v R6 v RI v RO. 3. 3*= CO® S*, S* - внутренний сигнал (признак вычитания). 4*=С0®С6. 5. 5* = СНВ® СО. 6. 6*= СНВ® Е*, Е* — внутренний сигнал (признак результата), вырабатывается только в операциях типа L=f(A, В). 7. С/(i = 0,..., 7) — переносы из i-x разрядов ALU. 8. HZ — высокоомное состояние выходов. 9. R — код на выходе SHL\, £ — код на выходе ALU. 10. Л, В, W — содержимое RA, RB, WR. 11. INP — контакт используется в качестве входа. 12. NOP — содержимое WR остается без изменения.
10.3. Блок регистров общего назначения КР1802ИР1
Микросхема предназначена для организации сверхоперативного ОЗУ процессоров и является двухадресной памятью объемом 16 4-разрядных слов.
Структура РОН приведена на рис. 10.2, в ее состав входят: накопитель из 16 4-разрядных регистров (RAM); два буфера приема/выдачи данных (BDA, BDB); два дешифратора адреса регистров накопителя (DCA, DCB).
Описание выводов БИС приведено в табл. 10.5. Шины DA и DB имеют ТРС-входные каскады, поэтому в момент записи информации по каждому из каналов его входные каскады должны быть заперты, что исключает одновременную
Таблица 10.5. Описание выводов БИС РОН КР1802ИР1
Обозначение вывода Номер контакта Назначение вывода
DA(3-0) А А (3—0) DB(3—0) АВ (3-0) WA, WB RA, RB ЕСА, ЕСВ Ucc GND 8; 7; 6; 5 4; 3; 2; 1 20; 19; 18; 17 16; 15; 14; 13 11; 12 9; 21 10; 22 24 12 1 Двунаправленная 4-разрядная параллельная шина данных, порт А Входная 4-разрядная шина адреса, порт А Двунаправленная 4-разрядная параллельная шина данных, порт В Входная 4-разрядная шина адреса, порт В Входы разрешения записи по каналам А и В Входы разрешения считывания по каналам А и В Входы выборки каналов А и В Напряжение питания ( + 5 В) » » (0 В)
Таблица 10.6. Система микрокоманд БИС РОН КР1802ИР1
Мнемоника Название операции Управляющие сигналы
ЕА RA WA ЕВ RB WB
Г 1 X X — — —
1 X X
NOP Пустая операция !0 1 1
— — 0 1 1
WA Запись по каналу А {° 1 0 1 X X
— — 0 1 1
Г 1 X X 0 1 0
WB Запись по каналу В 1 0 1 1
WAB Запись по каналам А и В 0 1 0 0 1 0
0 1 1 X X
RA Чтение по каналу А {0 0 1 1
(1 X X 0 0 1
RB Чтение по каналу В ( 0 1 1
RAB Чтение по каналам А и В 0 0 1 0 0 1
RAW В Чтение по каналу А, запись по кана- 0 0 1 0 1 0
лу В
RBWA Чтение по каналу В, запись по 0 1 0 0 0 1
каналу А
328
запись и считывание информации по одному каналу. В БИС возможно произведение одновременно записи данных по одному каналу со считыванием их в другой. Система микрокоманд БИС РОН приведена в табл. 10.6. Правило выбора регистров по каналам DA и DB задает табл. 10.7. При одновременной записи данных с двух каналов в один регистр результат операции не определен.
Таблица 10. 7. Выбор регистров БИС КР1802ИР1
Код адреса Номер выбран-ного регистра с шины DA Код адреса АВ Номер выбран-ного ре-гистра с шины DB
АА
3 2 1 0 3 2 1 0
0 0 0 0 0 0 0 0 0 0
0 0 0 1 1 0 0 0 1 1
0 0 1 0 2 0 0 1 0 2
1 1 1 1 15 1 1 1 1 15
10.4. Схема обмена информацией КР1802ВВ1
Схема обмена информацией КР1802ВВ1 предназначена для организации системного сверхоперативного ОЗУ с четырьмя каналами доступа и возможностью организации счета в одном из каналов.
Структура ОИ. В состав БИС входят (рис. 10.3): четыре параллельных 4-раз-
рядных регистра данных (RG0 — RG3); четыре 2-входовых дешифратора адреса регистров {DCA, DCB, DCC, DCX); четыре мультиплексора (М UX0 — MUX3); 4-разрядный компаратор (СМР); блок управления записью данных (WRU); блок управления считыванием данных (RDU).
Описание выводов БИС приведено в табл. 10.8. Особенностью регистра RG0 является возможность организации на его основе счетчика, стробируемого положительным перепадом сигнала на входе CI. При счете в RG0 запрещается его выбор по любому из каналов адреса. На основе регистров RG0 и RG3 возможна организация таймера с программируемым коэффициентом пересчета, записываемым в RG3. При сравнении содержимого RG0 и RG3 компаратор выдает на выход F сигнал потенциала логической единицы. Возможно наращивание разрядности таймера объединением счетчиков по цепям переноса и выходов компараторов, реализованных в виде схем с открытым коллектором. Магистрали DA, DB, DC рассчитаны на внутрипроцессорный обмен информацией (/О£=15 мА, Uql1^ <0,5 В), магистраль DX предназначена для организации системного интерфейса и имеет мощные выходы (IOL = 60 мА, UOL > 0,8 В).
Система микрокоманд ОИ. Операции в БИС задаются по табл. 10.9, адресация регистров по любому из каналов — входом на входах адреса:
329
Таблица 10.8. Описание выводов БИС ОИ КР1802ВВ1
Обозначение вывода Номер контакта Назначение вывода
DA (3-0) DB(3—0) DC (3-0) DX(3 — 0) АА(1, 0) АВ(1, 0) АС(1, 0) АХ(1, 0) ЕСА, ЕСВ, ЕСС, ЕСХ WA, WB, WC, WX RA, RB, RC, RX CI, СО Е исс GND 37; 35; 33; 30 36; 34; 31; 29 6; 7; 13; 14 8; 9; 10; 12 40; 44 42; 1 2; 3 4; 5 24; 22; 19; 17 23; 21; 20; 18 25; 26; 15; 16 27; 39 28 32 11; 38 Двунаправленная 4-разрядная параллельная шина данных (DA3 — старший разряд) То же (DB3 — старший разряд) То же (DC3 — старший разряд) Двунаправленная мощная 4-разрядная параллельная шина данных (DX3 — старший разряд) Входы адреса регистра канала DA » » » » DB » » » » DC » » » » DX Входы разрешения обмена информацией с каналами DA, DB, DC, DX Входы разрешения записи информации в каналы DA, DB, DC, DX Входы разрешения считывания информации в каналы DA, DB, DC, DX Вход и выход переноса в счетчике регистра RG0 Вход признака равенства содержимого регистров RG0 и RG3 Напряжение питания ( + 5 В) » » (0 В)
Таблица 10.9. Система микрокоманд БИС КР1802ВВ1
Мнемоника Операция в БИС ОИ Код микрокоманды
ЕСХ WX RX ЕСА WA RA ECS WA RA ЕСС WC RC
NOP Канал DX: пустая операция 1 X X
WX запись из DX: (RG):=(DX) 0 0 1 0 1 1 -
RX чтение в DX: (DX): = (RG) 0 1 0 — —Г
NOP Канал DA : пустая операция — — — 1 X X — — — — — —
WA запись из DA : (RG): = (DA) 0 0 1 0 1 1
RA чтение в DA: (DA):=(RG) — — — 0 1 0 — — — — — —
NOP Канал DB: пустая операция — — — — — — 1 X X — — —
WB запись из DB: (RG): = (DB) 0 0 1 0 1 1
RB чтение в DB: (DB): = (RG) — — — — — — 0 1 0 — —
NOP Канал DC: пустая операция 1 X X
— 0 1 1
330
Продолжение табл. 10.9
Мнемоника Операция в БИС ОИ Код микрокоманды
ЕСХ WX RX ЕСА WA RA ECS WA RA ECC WC RC
WC RC запись из DC: (RG): = (DC) чтение в DC: (DO: = (RG) — — — — — — — - 0 0 0 1 1 0
Примечания:.!. Возможно совмещение микрокоманд в каналах DX, DA, DB и DC в любом сочетании. 2. Адрес RG в каждом канале определяется кодом в шинах АХ, АА, АВ и АС. 3. « — » —разряд микрокоманды не участвует в определении операции по указанному каналу. 4. X — произвольное значение (Уе [0, 1]).
АО, А1 = 0 0 — регистр RG0, АО, А1 = = 01 — регистр RG1,
АО, А1 = 10 - регистр RG2, АО, А1 = = 11 — регистр RG3.
Анализ системы микрокоманд и особенностей функционирования RG0 указывает на возможность обмена информацией между любыми магистралями через регистры RG2 и RG1 без всяких ограничений. Регистр RG3 не рекомендуется использовать для обмена информацией при работе его в составе таймера, a RG0 — при организации счета в ОИ.
Микросхема не имеет конвейерного регистра микрокоманд. Его можно организовать, используя пять корпусов ИС К155ИР1.
10.5. Контроллер интерфейса КР1802ВВ2
Микросхема предназначена для управления обменом информацией по совмещенной магистрали одно- или многопроцессорных вычислительных систем и ориентирована на использование совместно с микросхемами ОИ или другими БИС, обеспечивающими буферизацию данных.
Структура КИ. В состав БИС (рис. 10.4) входят: 5-разрядный регистр микрокоманд (RGMI); дешифратор микрокоманд (DC); 4-разрядный регистр хранения запросов главного процессора (RGIN); схема управления интерфейсом (С UI); распределитель импульсов (CLG).
Описание выводов КИ приведено в табл. 10.10. Регистр RGMI построен на D-триггерах типа «защелка». Запись ми-
331
Таблица 10.10. Описание выводов БИС КИ КР1802ВВ2
Обозначение Номер контакта Назначение вывода Обозначение Номер контакта Назначение вывода
М 1(2 — 0) Н WF BLD, BLK CLR\, CLR2 DAR (2-0) AS3 CLK AIN F RDX El DAE0 INR DAE1 INA 33; 34; 35 31 28 26; 29 18; 19 37; 37; 41 39 23 24 25 30 27 42 4 40 5 Входы микрокоманды Вход задания главного процессора Синхронизация приема микрокоманды Входы блокировки чтение/записи данных и чтения команд Входы сброса БИС Вход/выход запроса прямого доступа, вход запроса прямого доступа и вход разрешения прямого доступа Вход/выход подтверждения выборки Вход синхронизации » разрешения прерывания Выход фиксации пути » признака го- товности Выход разрешения внутреннего обмена Выход разрешения прямого доступа Выход запроса прерывания Выход подтверждения прямого доступа Выход разрешения прерывания RE\, RE2 WE\, WEI I АО, Al ASW1 ASWB EXCO EXCB WEB WEO REB REO WBB WEO Ucc GND 16; 13 17; 21 22 3; 20 7 6 2 1 9 8 14 15 12 10 32 11, 38 Выходы разрешения чтения Выходы разрешения записи Вход синхронизации счетчика Входы адреса Вход ответа Вход/выход ответа Выход синхронизации устройства Вход/выход синхронизации устройства Вход/выход разрешения записи Выход разрешения записи Вход/выход разрешения чтения Выход разрешения чтения Вход/выход записи байта Выход записи байта Напряжение питания ( + 5 В) Напряжение питания (0 В)
Рис. 10.5
крокоманд в него производится ИТ=0. Временная диаграмма циклов обмена БИС строится на основе сигналов Q1 4- Q20, генерируемых CLG. Распределение импульсов на выходе CLG показано на рис. 10.5. При синхронизации КИ серией импульсов (CLK) с периодом следования 110 нс обеспечивается время цикла полного обмена (около 1,1 мкс).
Система микрокоманд КИ. Порядок исполнения микрокоманд (табл. 10.11) зависит от содержимого RGIN, включающего три системных регистра: запроса прямого доступа, запроса цикла главного процессора и запроса цикла периферийного процессора. При установке в единицу любого из них блокируется установка остальных двух триггеров, благодаря че-
332
му реализуется диаграмма обслуживания канала с приоритетом по времени поступления запросов.
Таблица 10.11. Система микрокоманд
БИС КР1802ВВ2
Мнемоника Название операции Код микрокоманды
М1(0- -2) н т
RDC Чтение команды 0 0 0 X 0
RDD » слова 0 0 1 X 0
RDF » » с 0 1 0 X 0
WRD фиксацией пути Запись слова 0 1 1 X 0
WRF » » 0 1 1 X 1
после
WRB Запись байта 1 0 0 X 0
WBF » » 1 0 0 X 1
после
IPR Инициирование прерывания с пере- 1 0 1 0 0
RD1 дачей вектора Прием вектора 1 0 1 1 0
INT прерывания Адресное 1 1 0 X 0
PAS прерывание Выдача пассивная 1 1 1 X 0
10.6. Арифметический расширитель КР1802ВР1
Микросхема предназначена для выполнения за один цикл операций многократных сдвигов данных (до 16) и поиска позиции левого единичного бита. Микросхема не позволяет наращивать разрядность сдви-гателей за счет объединения нескольких БИС, сдвиг на число позиций больше 16 осуществляется за несколько тактов (например, за два такта можно сдвинуть данные на 32 позиции; за три такта — на 48; за четыре — на 64 и т. д.).
Структура БИС АР. В его состав (рис. 10.6) входят: 16-разрядный рабочий регистр (PFK); 5-разрядный регистр параметра сдвига (РК); 16-разрядный регистр данных (DP); 16-разрядный регистр расширения с мультиплексором (MUX XR); 20-разрядный параллельный сдвигатель на N бит (SHL); узел поиска левой единицы (LHU)\ три дешифратора (признаков нуля (DZ); флага (DF) и переполнения (DV)); два мультиплексора (MUX), дешифратор кода микрокоманды (DC). Описание выводов БИС приведено в табл. 10.12.
Система микрокоманд. Работа БИС управляется 3-разрядной микрокомандой (табл. 10.13), поступающей по шине
Примечания: 1. Остальные микрокоманды являются запретными. 2. Т — состояние внутреннего триггера обмена.
333
Таблица 10.12. Описание выводов БИС АР КР1802ВР1
Обозначение вывода Номер контакта Назначение вывода Обозначение вывода Номер контакта Назначение вывода
D(15—0) SHB(4—0) SHI(4—0) MI (2-0) SSH 18; 17; 16; 15; 14; 13; 12; 10; 9; 8; 7; 6; 5; 4; 3; 2 42; 41; 40; 39; 38 31; 33; 34; 35; 36 29; 28; 27 37 Двунаправленная 16-разрядная параллельная шина данных (15 — старший разряд) Двунаправленная 5-разрядная параллельная шина параметра сдвига Входная 5-разряд-ная параллельная шина внешнего параметра сдвига Входная шина микрокоманды Вход выбора параметра сдвига ED CS CLK F Z V W/E Ucc CND 24 25 20 23 19 21 26 32 1; 11; 22 Вход разрешения выдачи информации Вход выбора микросхемы Вход синхронизации Выход признака знака Выход признака нуля Выход признака переполнения Выход разрешения записи результата Напряжение питания (4-5 В) Напряжение питания (0 В)
Таблица 10.13. Система микрокоманд арифметического расширителя КР1802ВР1
Мнемоника Микрокоманда Операция в БИС Загружаемая в WR инфор-мация Вырабатываемые признаки
F при V при Z WE
М1(0 - 2) SH ЛГ = О 7V=0 ЛГ=#=О
DLU 0 0 0 X Поиск левой единицы (WR) 1* 1* 215 215 215 1
HSLL 0 0 1 0 1 Сдвиг расширенный логический влево на N бит N\SLL(Q, УЛ)] 1 2* 2* 2* 0 0 3* 0 4* 1 0
HSRL 0 0 0 0 1 Сдвиг расширенный логический вправо на N бит N[SRL(Q, УЛ)] 1 2* 2* 2* 0 0 3* 0 4* 0 1
HSLA 0 1 1 0 1 Сдвиг расширенный арифметический влево на N бит N[SLA(Q, ХЛ)] G15 2* 2* 2* 0 0 5* 0 4* 1 0
NSLL 1 0 1 0 Сдвиг логический влево на N бит 1 2* 0 3* 4* 1
NSRC 1 0 0 1 Сдвиг циклический вправо на N бит МЯЯС(е)] 2* 2* 0 0 4* 1
NSLC 1 0 0 0 Сдвиг циклический влево на N бит N[SLC(Q)] 1 2* 0 3* 4* 1
NSRL 1 0 1 1 Сдвиг логический вправо на # бит N[SRL(Q)] 2* 2* 0 0 4* 1
HSL 1 1 0 0 Сдвиг расширенный вправо на N бит N[SRL(Q, УЛ)] 1 2* 0 3* 4* 1
HSR 1 1 0 1 Сдвиг расширенный вправо на N бит N[SRR(Q, УЛ)] 2* 2* 0 0 4* 1
334
Продолжение табл. 10.13
Мнемоника Микрокоманда Операция в БИС Загружаемая в WR инфор-мация Вырабатываемые признаки
F при V при Z WE
MI (0-2) SH ЛГ = О 0 2V=0 TV 0
NSLA 1 1 1 0 Сдвиг арифметический влево на N бит С15 2* 0 5* 4* 1
NSRA 1 1 1 1 Сдвиг арифметический вправо на N бит 2* 2* 0 0 4* 1
Примечания 1. X - произвольное значение бита (Хе[0,1]). 2. Qj = Dj л CLK v WRi л CLK. 3. 1* = л(й). 4. 2* 5 3* = v 6. 4* = л (Rf). 7. 5» = \ [(Ql5-i)G> (Qts.N)]. 1 = 0 i = 0 i = 0
MI (2 — 0), и старшим разрядом регистра параметра сдвига SH = РК4. Четыре младших разряда PR задают число позиций, на которое производится сдвиг слова, записываемого в WR или WR и ХР. При выполнении любых сдвигов в XR загружаются выдвигаемые (выпадающие) разряды, что позволяет микропрограммно расширить разрядность сдвигаемых слов.
Результаты сдвига могут быть проин-дицированы на шине D(15 — 0), при поиске левой единицы, результат индицируется на шине SHB(4 — 0).
Управляя входами CS и SD, можно читать результаты операций, а также загружать DR и PR как из внешних схем через шины D(15-0), SHB(4 — 0) или SHI (4 — 0), так и из внутренних регистров АР. БИС КР1902ВР1 не содержит конвейерного регистра микрокоманд.
10.7. Секционный умножитель (8x8) КР1802ВР2
Микросхема предназначена для умножения и деления двоичных кодов и умножения чисел со знаком, представленных в дополнительном коде. Умножитель обладает секционной организацией и позволяет наращивать разрядность обрабатываемых чисел за счет объединения нескольких БИС.
Структура БИС СУМН. В состав БИС входят (рис. 10.7): три 8-разрядных регистра (RG1—RG3); 2-разрядный регистр микрокоманд (RQMI); три 8-раз-рядных мультиплексора — сдвигателя (MUXSHL); 2-разрядный мультиплексор
(MUX); схема выдачи анализируемых разрядов (RL); схема выдачи признаков результата (FL); 8-разрядный параллельный сумматор (SM); схема управления (CU).
Описание выводов БИС приведено в табл. 10.14. При объединении нескольких схем их регистры и сумматоры расширяются по разрядности кратно 8и, где п — число объединенных СУМН. Старшая позиция БИС задается подачей высокого потенциала на вход CHS. Правила соединения выводов при объединении нескольких БИС приведены в табл. 10.15. Организацию 16-разрядной системы на основе двух умножителей поясняет рис. 10.8. На схеме звездочкой обозначены выводы, которые используются для быстрого переноса при соединении двух БИС. Блок ускоренного переноса используется при объединении более чем двух БИС умножителя. Объединение п БИС позволяет производить умножение 8и-разрядных чисел (кодов) с получением 1 би-разрядного произведения за 4и тактов либо деление 1 би-разрядных кодов на 8и-разрядные коды с получением 1 би-разрядного частного за 8и тактов. При умножении используется ускоренный алгоритм Бута с анализом двух разрядов, а при делении — алгоритм без восстановления остатка. Для получения корректного результата старшее слово делителя должно быть больше делимого, иначе формируется признак переполнения. На загрузку чисел перед выполнением операций деления и умножения тратится один такт, считывание результата может быть произведено за один или два такта.
335
Продолжение табл. 10.14
Таблица 10.14. Описание выводов БИС
КР1802ВР2
Обозначение выводов Номер контакта Назначение вывода
DA (7—0) DB CFb, CF\ F0, Fl CS2, CS1 HLT RI/Z LO/LI RI/LO RO/LI LI LO RI RO JMPD JMPM CI CO CHS G/V 21; 22; 23; 24; 25; 26; 27; 28 2; 1; 42; 41; 40; 39; 38; 37 20; 17 13; 10 15; 9 8 16 18 3 30 36 7 35 31 6 5 29 И 12 34 Двунаправленная 8-разрядная параллельная шина данных (7-й разряд - старший) Двунаправленная 8-разрядная параллельная шина данных (7-й разряд — старший) Двунаправленные шины микрокоманд Входная шина микрокоманд Входы выбора микросхемы Двунаправленная шина сигнала «останов» Вход в шестой разряд RG\/выход нуля Вход/выход из 7-го разряда RG1, выход признака «расширение» Вход/выход 7-го разряда RG3 Вход первого разряда ЛСЗ/выход нулевого разряда RG3 Вход в нулевой разряд RG2 Выход из 7-го разряда RG2, выход констант 1 и 0, выход признака знака Вход в 6-й разряд RG3 Выход нулевого разряда RG3 Выход для запуска счетчика циклов при делении/вход для запуска счетчика при умножении Выход для запуска счетчика циклов при умножении/вход для запуска счетчика при делении Вход переноса Выход переноса Вход задания старшей позиции микросхемы Выход генерации ускоренного переноса/ вход переполнения
Обозначение выводов Номер контакта Назначение вывода
P/RDY CLK Ucc GND 33 14 32 4; 19 Выход распространения переноса/признак готовности Вход синхронизации Напряжение питания ( + 5 В) Напряжение питания (0 В)
Таблица 10.15. Правила объединения нескольких умножителей
Обозначе-ние вывода Позиции и подключаемые в них выводы
старшая средняя младшая
HLT HLTqll HLToll HLToll
RI/Z RI/Zoll RI/Zoll RO
LO/RI LOIRIoll LOIRIoll ROILT
RO/LI RljLOi-x RIILOi-x LO/RIoll
RO RCi Rli-i RIIZoll
LO CI0 LTi+l LIi+i
RI — ROi+1 ROi+i
LI RO/LIi+l GND
RI/LO — ROILIt+i
JMPM JMPDq JMPDi+\ JMPDM
JMPD JMPM^j CFO oll JMPMi-x JMPMn
CFO CFOqll CFOoll
CF\ CFXoll CFXoll CF\Oll
CI COi_x Cn_\* COt_x Ci-v LO„ LO„
СО — CIi+i _♦ cii+l _*
FO FOqll FQoll FOOll
Fl Fl OLL Fl oll Fl oll
CS1 GS\Oll CSloLL CSI OLL
CS2 CS2oll CS20ll CS2Oll
CLK CLKoll CLKoll CLKoll
Примечания: 1. « — старшая БИС: 0 — младшая БИС; z + 1 - более старшая БИС; i — 1 — более младшая БИС; OLL — выводы всех БИС. 2. « —» —не используется.
* При использовании блока ускоренного переноса.
Система микрокоманд приведена в табл. 10.16. Работа БИС управляется двухразрядной микрокомандой, записываемой в RGMI, и двумя входами выбор-
336
Рис. 10.8
1
й Таблица 10.16. Система микрокоманд БИС СУМН КР1802ВР2
Название операции Код микрокоманд Действия в БИС Установка признаков результата
Переполнение G/V Расширение LOI~RI Нуль RlfZ Знак LO Знак CF\
Я) F1 GS1 CS2
Умножение чисел 0 0 0 1 (ЯС1): = (DA), (RG2): = (РВ), RG3, RG\) : = (RG\) х (RG2) 0 1* или 0 7 л (RGl)t v f = 0 7 л (RG3)t i — 0 (Я<72)7 л CHS у v (RG3)j (RGDi
Умножение кодов 0 1 0 1 (RG\) = (DA), (RG2) : = (DB), (RG3, RG1): = (RG1) x (RG2) 0 л (RG3)i / = 0 — (RG2)7 л CHS —
Деление кодов 1 0 0 1 (RG\): = (DA), (RG2): = (DB), (RG1, RG3): = (ЯС1, RG3) :(RG2) ~т 1 7 (RGl)t Л i = 0 (ЯС2)7 л CHS —
Загрузка 1 1 0 1 (RG3): = (DB) 0 1 0 - —
Чтение Я(71 1 0 1 0 (DA): = (ЯС1) Выдаются признаки, выработанные в последней операции, не являю-щейся чтением (т. е. выработанные в микрокомандах умножения, деления, загрузки)
Чтение RG3 0 1 1 0 (DB): = (RG3)
Чтение RG1 и RG3 0 0 1 0 (DA) : = (RGl), (DB): = (RG3)
Пустая операция 1 1 1 0 —
Примечание. Т — содержимое триггера знака множителя.
* Если (RG3)i = CF\ при i = 0 4- 7.
ки кристалла, причем CS1 = 0 разрешает загрузку данных и запуск микропрограмм обработки данных, a CS2 = 0 — чтение информации из УМН. При CS1, CS2 =11 БИС сохраняет содержимое RGMI и блокирует выдачу данных. В микросхеме возможно многократное чтение данных по CS2 = 0.
10.8. Умножитель (8x8) КР1802ВРЗ
Микросхема предназначена для умножения 8-разрядных двоичных модулей или чисел в дополнительном коде. Обладает организацией, позволяющей наращивать разрядность обрабатываемых чисел за
счет объединения нескольких БИС при использовании дополнительных сумматоров.
Структура БИС УМН8. В его состав (рис. 10.9,а) входят: 8-разрядный регистр множителя (RGY); 8-разрядный регистр множимого (RGX); триггер округления (7); 8-разрядный блок умножения (MPL); 16-разрядный регистр произведения (RGP); буфер выдачи произведения.
Описание выводов БИС приведено в табл. 10.17. Микросхема интерпретирует множимое (множитель) как модуль при подаче на вход TCX(TCY) потенциала логической единицы или как число в дополнительном коде при потенциале логического нуля. На вход RND перед
339
Й блица 10.17. Описание выводов БИС 1802ВРЗ
Обозначение вывода Номер контакта Назначение вывода
DY(7—0) DX(7 — 0) RND CLKY DP(15 — 0) OE CLKP STB TCX, TCY Ucc GND 29; 28; 27; 26; 25; 24; 23; 22 1; 42; 41; 40; 39; 38; 37; 36 33 30; 35 5; 6; 8; 9; 10; 12; 13; 14; 15; 16; 17; 18; 19; 20; 21 4 3 2 34; 31 32 11 Входная параллельная шина множителя У Входная параллельная шина множимого У Вход округления Входы строба записи в регистры множителя и множимого Входная параллельная шина произведения Р. Каскады с тремя устойчивыми состояниями Вход строба выдачи произведения Вход строба записи в регистр произведения Вход разрешения записи в регистр произведения Входы задания формы представления чисел У и У Напряжение питания ( + 5 В) Напряжение питания (0 В)
выполнением умножения необходимо подать сигнал, задающий округление произведения до 8 бит при RND=1. Микросхема принимает в триггер округления данные по любому из стробов CLKX, CLKY.
Операция округления производится суммированием единицы к старшему разряду отбрасываемой части и не вносит дополнительной задержки.
Результат операций по сбросу CLKP записывается в регистр произведения, построенный на основе D-триггеров. Высокий потенциал на входе STB позволяет исключить использование регистра и индицировать произведение непосредственно на шине DP(15 — 0) по отрицательному потенциалу строба ОЕ. При постоянном сигнале CLKP (высоком или низком уровне) RGP работает как регистр на потенциальных триггерах D-типа. Запись
340
и хранение информации производятся соответственно при низком и высоком уровнях сигнала STB.
Кодировка данных на входах и выходах БИС — инверсная. Для расширения разрядности операндов и произведения используется принцип разбиения слов на части. Например, умножение 16-раз-рядных чисел происходит по правилу
У- Y =216. УМ- УМ +
+ 28(УМ- YL + УЛ- YM) + XL- YL, где УМ=У(15-8); УМ=У(15-8); XL = У(7 - 0); YL = Y(7 - 0).
Каждое частичное произведение может быть получено на одной БИС УМН8, а суммирование производится на схемах средней степени интеграции, например К155ИПЗ. Структура 16-разрядного умножителя на четырех БИС КР1802ВРЗ представлена на рис. 10.9,6. Для ряда динамических систем время умножения восьмиразрядных чисел с помощью одной БИС может оказаться неприемлемо большим, тогда возможно объединение двух умножителей (рис. 10.10, а), подключаемых к мультиплексированным шинам операндов и результата. Временная диаграмма работы мультиплексированной системы представлена на рис. 10.10,6. Выигрыш в быстродействии достигается за счет совмещения операций умножения во времени и более полного использования пропускной способности магистралей.
Управление работой микросхемы производится 5-разрядной микрокомандой, подаваемой на входы ТСХ, TCY, RND, STB, ОЕ, а тактирование — тремя синхросериями CLKX, CLKY, CLKP. Данный умножитель не имеет конвейерного регистра микрокоманд.
10.9. Умножитель (12x12) КР1802ВР4
Микросхема предназначена для умножения 12-разрядных двоичных модулей или чисел в дополнительном коде и обладает организацией, позволяющей наращивать разрядность обрабатываемых чисел за счет объединения нескольких БИС, при
341
использовании дополнительных сумматоров.
Структура БИС УМН12. В его состав (рис. 10.11) входят: 12-разрядный регистр множителя (RGY); 12-разрядный регистр множимого (RGX); триггер округления (7); 12-разрядный блок умножения (MPL); 12-разрядные регистры старшей и младшей части произведения (RGPM и RGPE); 12-разрядный параллельный сдвигатель (SHE); два 12-разрядных буфера выдачи произведения.
Описание выводов БИС приведено в табл. 10.18. В отличие от БИС КР1802ВР2, УМН12 позволяет читать раздельно старшую и младшую части произведения по сигналам OEM и OEL, раздельно управлять записью данных в RGPL, RGPM по стробам CLKL и CLKM. В БИС также предусмотрена возможность присвоения знака произведения его младшей части. Для этого на вход RS нужно подать потенциал логического нуля. При умножении максимальных по модулю отрицательных чисел возможно переполнение разрядной
сетки произведения. При выполнении операций над модулями или в описанном представлении чисел RS = 1. Для расширения разрядности операндов и произведения или для построения систем с совмещением умножения во времени используются схемы, аналогичные приведенным на рис. 10.9,6 и рис. 10.10, а.
Управление работой микросхемы осуществляется 7-разрядной микрокомандой, подаваемой на входы ТСХ, TCY, RND, RS, STB, OEM, OEL, и синхронизируется четырьмя сериями CLKX, CLKY, CLKL, CLKA. Умножитель КР1802ВР4 не имеет встроенного регистра микрокоманд.
10.10. Умножитель (16x16) КР1802ВР5
Микросхема предназначена для умножения 16-разрядных двоичных модулей или чисел в дополнительном коде и обладает организацией, позволяющей наращивать разрядность обрабатываемых чисел за счет объединения нескольких БИС при использовании дополнительных сумматоров и регистров.
Таблица 10.18. Описание выводов БИС КР1802ВР4
Обозначение вывода Номер контакта Назначение вывода
DY(ll-O) DX(ll-O) CLKX, CLKY DP (2 3—12) DP(ll—0) CLKM, CLKL TCY, TCX RND RS STB OEM, OEL Ucc GND 42; 43; 44; 45; 46; 47; 51; 52; 53; 54; 55; 56 61; 62; 63; 64; 1; 2; 3; 4; 5; 6; 7; 8 60; 59 40; 39; 38; 37; 36; 35; 34; 33; 32; 31; 30; 29 20; 19; 18; 17; 16; 15; 14; 13; 12; 11; 10; 9 28; 27 41; 57 58 26 25 22; 21 48; 49; 50 23; 24 Входная параллельная шина множителя Y Входная параллельная шина множимого X Входы строба записи в регистры множимого и множителя Выходная параллельная шина старших разрядов произведения Р Выходная параллельная шина младших разрядов произведения Р Входы стробов записи старшей и младшей части результата в регистр произведения Входы задания формы представления чисел Y и X Вход округления Вход управления сдвигом вправо старшей части произведения Вход управления передачей чисел через регистры произведения Входы стробов выдачи старших и младших разрядов произведения Напряжение питания (4-5 В) » » (0 В)
342
Обозначение вывода Номер контакта Назначение вывода
DX(15 — 0) DPY(15 — 0) DP(31 — 16) CLKY, CLKX RND TCY CLKL, CLKM OEL, OEM RS STB Ucc GND 54; 55; 56; 57; 58; 59; 60; 61; 62; 63; 64; 1; 2; 3; 4; 5; 24; 23; 22; 21; 20; 19; 18; 17; 16; 15; 14; 13; 12; 11; 10; 9 40; 39; 38; 37; 36; 35; 34; 33; 32; 31; 30; 29 28; 27; 26; 25; 8; 53 52 50; 51 7; 41 6; 42 43 44 48; 49 45; 46; 47 Входная параллельная шина множимого X Двунаправленная параллельная шина множителя Y или младших разрядов произведения Р Выходная параллельная шина старших разрядов произведения Р Входы стробов земли в регистры множителя и множимого Вход округления Входы задания формы представления чисел Y и X Входы стробов записи младших и старших разрядов результата в регистр произведения Входы стробов выдачи младших и старших разрядов произведения Вход управления сдвигом вправо старшей части произведения Вход управления передачей чисел через регистры произведения Напряжение питания (4-5 В) » » (0 В)
Структура БИС УМН16 приведена на рис. 10.12. В его состав входят: 16-раз-рядный регистр множителя (KGY); 16-раз-рядный регистр множимого (RGX); триггер округления (7); 16-разрядные регистры старшей и младшей части произведения (RGPM, RGPL); 16-разрядный параллельный сдвигатель (SHL); два 16-разрядных буфера выдачи произведения; 16-разрядный блок умножения (MPL).
Описание выводов БИС приведено в табл. 10.19. В отличие от БИС КР1802ВРЗ и КР1802ВР4 микросхема имеет совмещенную двунаправленную шину множителя / младших разрядов результата произведения (DSY), благодаря чему при наращивании разрядности необходимо наряду с сумматорами использовать внешние регистры для демультиплексирования совмещенных шин.
343
Управление работой БИС осуществляется 7-разрядной микрокомандой и тактируется четырьмя синхросериями. Микросхема не имеет конвейерного регистра микрокоманд.
10.11. Параллельный 4-входовой сумматор КР1802ИМ1
Микросхема предназначена для ^строго выполнения арифметического сложения или вычитания четырех чисел, представленных в дополнительном коде, и обладает секционной организацией, что позволяет наращивать разрядность обрабаты
ваемых чисел по четыре бита за счет объединения нескольких БИС. Основная область применения этого сумматора — системы цифровой обработки сигналов.
Структура БИС СМ. В его состав (рис. 10.13, а) входят: четыре мультиплексора входных данных четыре ре-
гистра операндов (RGA, RGB, RGC, RGD); 4-входовой 4-разрядный сумматор (SM); 5-разрядный регистр результата (RGS); декодер нуля (DZ); выходной 4-разрядный буфер данных.
Описание выводов БИС приведено в табл. 10.20. Организацию входных мультиплексоров и регистров поясняют
а)
ОРА
DA(EO)
ЕЛА ОРВ
пв(з-о)
ЕЛ В
ОРО
лс(з-л)
ЕЛО 0PD
DD(7-0)
ЕЛЛ
344
Таблица 10.20. Описание выводов БИС КР1802ИМ1
Обозначение вывода Номер контакта Назначение вывода
DA(3 — 0) DB(3 — 0) DC (3—0) DD(3 — 0) ОРА, ОРВ, ОРС, OPD EDA, EDB, EDC, EDD OE CLK STB CLKS STBS CI(A, B, C, D) DS(3 — 0) CO (A, B, C, D) P, G N V z Ucc GND 42; 38; 33; 29 43; 39; 34; 30 44; 40; 35; 31 41; 37; 32; 28 45; 46; 47; 48 27; 26; 25; 24 13 1 2 18 19 23; 22; 21; 20 14; 15; 16; 17 3; 4; 5; 6 7; 8 9 10 11 36 12 4-разрядная входная шина А 4-разрядная входная шина В 4-разрядная входная шина С 4-разрядная входная шина D Входы задания операций над содержимым регистров А, В, С, D Входы разрешения прйема информации с шин DA, DB, DC и DD 1 Вход разрешения выдачи данных из RGS в магистраль DS Вход записи операндов в RGA — RGD Вход управления записью операндов в RGA — RGD Вход записи результата в RGS Вход управления записью результата в RGS Входы переноса сумматора по каналам А, В, С, D Четырехразрядная входная шина результата Выходы переноса сумматора по каналам А, В, С, D Выходы сигналов подготовки и распространения ускоренного переноса Выход знака результата Выход признака переполнения результата Выход признака нуля результата Напряжение питания (4-5 В) » » (0 В)
ОРА Р
DD(0-3)
?В(0-3)\ I
ц
-^Чора
и
ОРС 2
OPP 1
ОРВ ОРО ОРВ
SM
ОРА ОРВ ОРС ОРВ -эДбТЛ
SM
ВВ (28-31)
ВС (28-31)1 ВВ(28~31) I I
ВА(28~31)}Ц .
£
р
2
1
ОРА
ОРО
ОРВ
SP!
А/ И
знак
переполнение
~О^С1В
СОА COBb-1-^СЮ С06>-
СОА<
СОВ<
СЮ CIB
СОС^--сов<>—
7 В3_
2 f
и-
РО 60
СЮ
СЮ
g СОА о-СОВ^ СОС^ СОВ в Z BS
канальные переносы
К589ИК03
О-
Р1 G1
07 Р7 67
—>- перенос
И ум
DS (31-о)
88
EC8
ч
1
2
I
1
Рис. 10.14
рис. 10.13,6 и в. Кодировка данных на входных шинах и выходе результата — инверсная; на входах переносов (CIA — CID) при суммировании по данно
му каналу необходимо задавать низкий уровень, а при вычитании — высокий. Операция суммирования или вычитания информации по каждому из каналов
345
задается полярностью данных, пропускаемых через входные мультиплексоры, и в случае их инвертирования (для вычитания) — прибавлением в младший разряд единицы со входа канального переноса. Организация 32-разрядного 4-входо-вого сумматора показана на рис. 10.14. Для уменьшения времени распространения переноса в сумматоре используется ИС блока ускоренного переноса. Все сигналы выходных канальных переносов, кроме COD, не зависят от входных переносов, поэтому цепь переноса в сумматоре организуется именно по этому каналу. Число каналов суммирования может быть уменьшено подачей на входы ED (А — D) напряжений логической единицы. При этом, если на входах ОР(А — D) установлен низкий потенциал, то к сумме прибавится число 0000, а при высоком — 1111.
Шина DS(3 — 0) имеет входные каскады с ТРС, выходы СО (А, В, С, D), N, V— обычные ТТЛ выходы, a Z — открытый коллектор с положительной кодировкой признака нуля результата.
Микросхема управляется четырехразрядной микрокомандой, тактируется одной синхросерией (CLKS) и не имеет конвейерного регистра микрокоманд.
10.12. Основные электрические и эксплуатационные параметры БИС серии КР1802
Схемы входных и выходных каскадов БИС серии КР1802 приведены на рис. 10.15, а основные электрические параметры — в табл. 10.21. Значения основных электрических и эксплуатационных параметров БИС серии КР1802 приведены в табл. 10.22. Микросхемы комплекта работоспособны в диапазоне температур от —10 до +70 °C. При эксплуатации устройств, построенных на их основе, следует иметь в виду большое рассеивание энергии, что в ряде случаев требует специальных мер по отводу тепла от блоков, осуществляемого за счет принудительного их обдува. В табл. 10.23 приведены основные временные параметры БИС.
10.13. Основные принципы применения БИС комплекто КР1802
Структурная схема специализированного 16-разрядного процессора приведена на рис. 10.16. На двух БИС АУ и четырех РОН собран блок арифметико-логической обработки данных, к которому под-
Рис. 10.15
346
Таблица 10.21. Входные и выходные каскады БИС серии КР1802
Обозначение контакта Тип каскада I/l/I/H (мА/мкА) IolIIqhO^N^X) Обозначение контакта Тип каскада IilIIih(^I^N) IolIIohO*N™^)
A Y KP1802BC1
DA (7—0) 71, 02 -0,25/40 10/100 CLK, ED, MIO /1 -0,25/40 —
DB(7—0) II, 02 -0,25/40 10/100 CS, CHS II -0,4/40 —
SRI, SR2 12, 02 -1,0/120 10/100 MI(7-5, 3-1) 14 -0,5/80 —
СНВ 12, 02 -20/160 10/250 MI (4) II -0,75/120 —
Р, G II -1,0/80 — CI 13 -1,6/150 —
02 — 10/100 CO, V, F 02 — 10/-100
ОИ KI802BB1
DA (3-0) II, O1 -0,25/40 15/-1,0 AA(1, 0) II -0,75/120 —
DB(3 — 0) II, 01 -0,25/40 15/—1,0 AB (I, 0) II -0,75/120 —
DX(3—0) II, 03 -0,25/40 60/-1,0 AC(I, 0) II -0,75/120 —
DC(3 — 0) II, 04 -0,25/40 15/-1,0 WA, WB, WC, WX II -0,25/40 —
ЕСА, ЕС В, ЕС С, ЕСХ 14 -0,5/80 — CO, E II — 15/-100
CI 13 -2,0/160 — AX(I, 0) 02 -0,75/120 —
RA, RB, RC, RX II -0,25/40 — II
КИ KPI802BB2
ЕХСО, АО, WE0 02 — 15/-100 EXCB, INR 03 — 60/-100
WBO, WBO, RE(2—0) 02 — 15/-100 INA, WEB, WBB 03 — 60/-100
WEI, WE2, Al 02 — 15/-100 REB, DA2, ACS 03 2Q_ 60/-100
DAE0, DAE1, ASWB 03 — 60/-100
Т, F, RDY, El 02 — 15/-100 MI (2-0), BLD II -0,25/40 —
CLK(2, I), CLK II -0,25/40 —
AIN, BLK, H, WE II -0,25/40 — DAR(1, 0), ASWI II -0,25/40 —
РОН КР1802ИР1
WA, WB II -0,25/40 — DA (3-0) II, 02 -0,25/40 10/-100
A A (3-0) II -0,25/40 — DB(3 — 0) II, 02 -0,25/40 10/-100
AB (3-0) II -0,5/40 — EC A, EC В 13 -0,8/100
RA, RB II -0,40/80 —
АР KP1802BPI
D(15 — 0) II, 02 -0,40/40 10/-1,0 CHI(4 — 0) II -0,40 —
CS, ED 02 — 10/-1,0 Z, F, V, W/E 02 — 4/-100
CHB(4 — 0) II, 02 -40/40 10/-1,0 MI(2 — 0) II -0,40/40 —
SSH II -0,40/40 — 1 1 CLK II -0,40/40 —
Продолжение табл. 10.21
Обозначение контакта Тип каскада Hl/Iih(m^/^X) IolIIoh^Imk^) Обозначение контакта Тип каскада Iil!Iih(^N^K) IolIIoh№I™*K)
СУМН KP1802BP2
DA (7—0) II, 02 -0,45/40 15/100 TMPD 72, 02 -0,8/80 1,5/-1,0
DB(7—0) II, 02 -0,4/40 15/100 TMPM 12, 02 -1,3/100 1,0/-1,0
PfPDY, CFb, CF1 02 — 15/100 LO, RI/LO, CO 02 0,5/-1,0
HL1 02 — 11/100 CHS, CLK, CI, RI II -0,25/40
LOfRI, RO/LI 72, 02 -0,80/80 4/100 CS1 12 -2,0/140
RI/Z, RO 02 — 3,5/100 CS2 12 -0,8/80
F(l, 0) II -0,45/40 —
HLT 12 -1,5/140 —
УМН8 KP1802BP3
DY(7—0) II -0,40/40 — DP(15—0) 02 10/-1,0
DX(7—0) II -0,40/40 — RND II ^5/40
TCY, TCX II -0,40/40 — STB II — 0,25/20
CLKY, CLKX 12 -0,80/40 — CLKP 12 -0,80/40
OE II -0,25/20 —
УМН12 KP1802BP4
DY(ll-O) II -0,40/75 — RND II -0,40/75 —
DX(ll-O) II -0,40/75 — CLKL, CLKM 12 -1,00/75 —
TCX, TCY 72 -1,00/75 — ORL, OEM 12 -1,00/75 —
CLKX, CLKY 12 -1,00/75 — RS 12 -1,00/75 —
DP (11-0) O1 — 4/-40 STB II -0,40/75 —
DP (23—12) O1 — 4/-40 — — — —
УМН16 KP1802BP5
DPY(15—0) II, O1 -0,40/75 4/-40 RND 71 -0,40/75 —
TCX, TCY II -0,40/75 — CLKL, CLKM 72 -1,0/175 —
DX(15 — 0) II -0,40/75 — OEL, OEM 72 -1,0/175 —
CLKX II -1,0/175 — RS 72 -1,0/175 —
CLKY 12 -2,0/150 — STB /1 -0,4/75 —
CM КР1802ИМ1
DA(3—0) II -0,4/40 — DS(3—0) 02 — 10/100
DB(3—0) II -0,4/40 — CI(A, В, C, D) II -0,4/40 —
DC (3-0) II -0,4/40 — CO (А, В, C, D) 02 — 10/100
DD(3—0) II -0,4/40 — P, G 02 — 10/100
OP(A, В, C, D) II -0,4/40 — CLK, STB II -0,4/40 —
ED (А, В, C, D) II -0,8/40 — CLKS, STBS 71 -0,4/40 —
N, V, Z 02 — 10/100 OE /1 -0,4/40 —
Таблица 10.22. Основные электрические и эксплуатационные параметры БИС комплекта КР1802
Наименование параметра Условия измерения Значение
min type max
Напряжение источника питания Ucc, В 1сс= 4?Сном, Тлтв — 4,75 5,0 5,25
= 4-25 °C
Входное напряжение, В:
логического нуля Ucc = т^п — — 0,8
логической единицы Ucc = тах 2,0 — 3,3
Выходное напряжение, В:
логического нуля Vol Ucc = max — — 0,4
логической единицы Uqh Ucc — тт 2,4 — Ucc
Ток короткого замыкания на выходе T0G, ^сс= type -90 — -10
мА
Время наработки на отказ to, тыс. ч Ucc — max 1500 — —
Относительная влажность воздуха Q, % ТАтв= +25 °C — — 98
Ускорение, м/с2:
линейных нагрузок — — 25g
многократных ударов tm — 2...6 мс — — 75g
одиночных ударов — — — 1000g
Диапазон частот вибрации /, Гц «L = 10g 1 — 600
Срок хранения в ЗИП tx, лет Татв = -60...+ 125 С — — 15
Диапазон рабочих температур ТАТВ, °C — -10 25 70
Таблица 10.23. Основные временные Параметры БИС комплекта КР1802, нс
Наименование параметра Тип микросхемы
КР1802ВС1 КР1802ИР1 КР1802ВВ1 КР1802ВВ2 КР1802ВР1 КР1802ВР2 КР1802ВРЗ КР1802ВР4 КР1802ВР5 КР1802ИМ1
Минимальное время цикла 140 60 80 180 180 80 165 — — 60
Максимальная задержка передачи данных со входа на выход 120 55 70 — — — 140 145 175 55
Максимальное время предустановки сигналов на входах 70 30 30 — — — 50 — — —
Максимальное время удержания сигналов на входах 5 5 5 — — — 15 — — —
Минимальное время положительного состояния синхросигнала 30 — — — — — 50 — — —
Минимальное время отрицательного состояния синхросигнала 30 45 — — — — 50 —
ключаются два умножителя и арифметический расширитель при выполнении микропрограмм умножения, деления и многократных сдвигов данных. Четыре БИС ОИ и контроллер интерфейса образуют систему обмена данными. Устройство микропрограммного управления реализуется на БМУ из комплекта К589, преддешифратора команд на двух программируемых ПЛМ К556РТ2 и накопителя микропрограмм на ППЗУ К556РТ7. В составе процессора также используют
ся мультиплексор MUX и регистр состояний RGS, конвейерный регистр микрокоманд RGMI и генератор синхроимпульсов, реализованные на ИС серий К555, К155. В качестве универсального контроллера синхронизации используется ИС К589ХЛ4.
Время цикла такого процессора может лежать в диапазоне от 200 до 400 нс, общее число копусов ИС и БИС составляет около 60, рассеиваемая мощность — около ЗОВА.
349
Список литературы к гл. 10
1. Архитектурно-структурные особенности микропроцессорного комплекса БИС серии КР1802/ А. И. Березенко, П. Н. Казанцев.
С. Е. Калинин и др. //Электронная промышленность. 1983. Вып. 4. С. 5—10.
2. Микропроцессорные комплекты повышенного быстродействия / А. И. Б е р е з е н к о, Л. Н. Корягин, А. Р. Назарьян. М.: Радио и связь. 1981. 168 с.
3. Новый высокопроизводительный микропроцессорный комплект БИС /А. И. Б е р е з е н к о, А. П. Голубев, А. Р. Назарьян, Ю. И. Ще-г и н и н//Электронная промышленность. 1981. Вып. 4. С. 35-37.
11
Микропроцессорный комплект К1804
Комплект быстродействующих микропроцессорных БИС серии К1804 предназначен для построения микроЭВМ средней производительности, контроллеров и средств цифровой автоматики. Комплект может служить элементной базой СМ ЭВМ и рассчитан на реализацию структур машин с произвольной системой команд. Секционная архитектура БИС комплекта позволяет наращивать разрядность устройств. Способ управления БИС — микропрограммный. Ориентация на выбранную систему команд реализуется эмуляцией на микропрограммном уровне, путем занесения в ПЗУ необходимых для этого прошивок. На комплекте К1804 реализована микроЭВМ «Электроника-81» с унифицированными интерфейсами и системой команд [1—4].
11.1. Состав комплекта
В состав серии К1804 входят следующие БИС: два типа секционных центральных процессорных элементов (ЦПЭ); два типа секционных блоков микропрограммного управления (СБМУ); контроллер последовательностей микрокоманд (КПМ); блок микропрограммного управления (БМУ); секционный контроллер адреса (КА); параллельный регистр (РГ); блок ускоренного переноса (БУП); контроллер состояния (КС); три типа секционных магистральных приемо-передатчиков (МПП); генератор синхронизации (ГСИ); многоцелевой буферный регистр (МБР); секционный 8-разрядный порт ввода/вывода (ПВВ).
Основные системные параметры и обозначения БИС комплекта К1804 приведены в табл. 11.1. Все БИС имеют напряжение питания (5 ±0,25) В и совместимы со стандартными ТТЛ схемами.
При использовании комплект дополняется ИС серий К531, К555, К133, К533, БИС ЗУ серий К541, К556, К133 и другими совместимыми с ТТЛ ИС.
11.2. Центральный процессорный элемент К1804ВС1
Большая интегральная схема ЦПЭ предназначена для арифметико-логической обработки данных и временного хранения результатов вычислений во встроенной регистровой памяти. Обладая секционной структурой, ЦПЭ позволяет за счет объединения нескольких БИС строить процессоры произвольной разрядности.
Структура БИС ЦПЭ. Блок-схема ЦПЭ приведена на рис. 11.1 в ее состав входят: 4-разрядное арифметико-логическое устройство (ALU); два сдвигателя (SHL1, SHL2); два регистра-защелки (RGA, RGB); два мультиплексора (MUX); рабочий регистр QR; блок регистров общего назначения с организацией (RAM); декодер микрокоманд (DC).
Структура БИС хорошо приспособлена для обработки сложных алгоритмов арифметических операций. Описание выводов БИС приведено в табл. 11.2.
Система микрокоманд. Микросхема управляется 18-разрядной микрокомандой, включающей 9-разрядный код ми-
351
Таблица 11.1. Основные системные параметры БИС комплекта К1804 (6КО, 348.62ОТУ)
Обозначение БИС Технология Разрядность, бит Наращиваемость Основное функциональное назначение Время цикла, нс Разрядность микрокоманды, бит Рассеиваемая мощность, ВА Тип корпуса
ЦПЭ1 К1804ВС1 ЦПЭ2 К1804ВС2 ТТЛШ, И2Л 4 + Арифметико-логическая обработка данных То же, что и К1804ВС1, но с повышенными функциональными возможностями 100 120 9-17 9-20 1,47 1,75 2123.40-6 4134.48-2
СБМУ1 К1804ВУ1 СБМУ2 К1804ВУ2 ТТЛШ Управление порядком выбора микрокоманд 100 6-10 0,68 2121.28-6 2108.22-1
КПМ К1804ВУЗ БМУ К1804ВУ4 4-8 12 - Управление СМУ Управление порядком выбора микрокоманд 50 95 4-5 6-18 0,60 1,70 201.16-11 2123.40-6
КА К1804ВУ5 БУП К1804ВР1 4 + Генерация адресов команд или микрокоманд Организация цепей переноса АЛУ 7 15 5-11 1 0,70 0,57 2121.28-6 201.16-11
КС К1804ВР2 4 + 4 - Управление сдвигом, переносом АЛУ, формирование условий переходов 60 13-21 1,60 2123.40-6
РГ К1804ИР1 4 + Буферизация и электрическая развязка шин 50 1-2 0,68 201.16-11
МБР К1804ИР2 8 45 1-4 0,19 2108.22-1
ПВВ К1804ИРЗ Организация систем ввода/вывода 30 1-6 0,48 2121.28-6
ГСИ К1804ГГ1 4 - Синхронизация работы блоков ЦВМ 35 0-8 2108.22-1
МПП К1804В А1 МПП К1804ВА2 + Буферизация, электрическая развязка шин и организация систем ввода/вывода информации 36 1-5 1-4 4118.24-2
МППЗ К1804В АЗ 42 1-4 0,55 4118.24-2
Система микрокоманд обеспечивает высокое алгоритмическое быстродействие БИС. Например, наличие микрокоманд (BR, QR): = SLR(BR + AR, QR) и (BR, QR): = SLR (BR, QR) позволяет организовать обработку микропрограммы умножения модулей чисел с быстродействием
Таблица 11.3. Выбор источников операндов в БИС К1804ВС1
Мнемоника Микрокоманда М 1(2-0) Источник операндов АЛУ
R S
ле 0 0 0 А Q
АВ 0 0 1 А в
ZQ 0 1 0 0 Q
ZB 0 1 1 0 в
ZA 1 0 0 0 А
DA 1 0 1 D А
DQ 1 1 0 D Q
DZ 1 1 1 D 0
Таблица 11.2. Описание выводов БИС К1804ВС1
Обозначение выводов Номер кон гак I а Назначение вывода
D 1(3-0) DO (3-0) SR\, SLA, SR2, SL2 АА(З-О) АВ(3 — 0) CI СО Л G V Z N ОЕ М 1(8 — 0) CLK Осс GND 22; 23; 24; 25 39; 38; 37; 36 9; 8; 21; 16 1; 2; 3; 4 20; 19; 18; 17 32 28 26; 29 27 11 30 40 6; 7; 5; 34; 33; 35; 14; 13; 12 15 10 31 Входная 4-разрядная параллельная шина данных Выходная 4-разрядная параллельная шина данных Двунаправленные цепи сдвига информации в АЛУ и рабочем регистре 4-разрядная параллельная шина адреса РОН (порт А) 4-разрядная параллельная шина адреса РОН (порт В) Вход последовательного переноса АЛУ Выход последовательного переноса АЛУ Выходы разрешения и распространения параллельного переноса АЛУ Выход признака переполнения результата Выход признака нуля результата Выход знака результата Вход разрешения выдачи данных в DO (3 — 0) 9-разрядная параллельная входная шина микрокоманды Вход синхронизации Напряжение питания (4-5 В) » » (0 В)
крооперации, строб выдачи данных и два 4-разрядных адреса (RAM). Поля АА и АВ ведут выбор регистров на Л и В входах MUX. Разряды М1(2 — 0) определяют выбор источников операндов (табл. 11.3), Ml (8 — 6) — приемник результата (табл. 11.4), a MI (5 - 3) - операции ALU (табл. 11.5).
один такт на разряд при размещении в QR — множителя, в AR — множимого с образованием произведений в BR и QR.
Являясь типичным представителем секционных микропроцессоров, имеющих микрокоманды с фиксированными полями, ЦПЭ обладает и недостатками, основным среди которых является очень
12 С. Т. Хвош и др.
353
Таблица 11.4. Выбор приемников результата в БИС К1804ВС1
Мнемоника Микрокоманда MI (8 -6) Функция Код на DY Сдвигатель
RAM QR
RAM QR SR\ SL\ SR2 SL2
OREQ 0 0 0 — (QRY = (F) F X X X X
NOP 0 0 1 — — F X X X X
РАМА 0 1 0 (BR): = (F) — A X X X X
RAME 0 1 1 (BR): = (F) — F X X X X
RAMQD 1 0 0 (BR): = SLR(F) (OR) : = SLR(QR) F fo Dh QBo D/3
RAMD 1 0 1 (BR): = SLR(F) — F Ro Dh QBo X
RAMQU 1 1 0 (BR): = SLL(F) (QR): = SLR(QR) F DI0 F3 diq QRi
RAMU 1 1 1 (BR): = SLL(F) — F DI0 F3 X QRi
Примечания: 1. SLL — сдвиг логический влево (в сторону старших разрядов). 2. SLR — сдвиг логический вправо (в сторону младших разрядов). 3. BR — регистр RAM, выбранный по входам АВ(3 —0). 4. « — » —пустая операция (NOP). 5. X — произвольное значение (Хе[0,1]).
Таблица 11.5. Операции ALU БИС К1804ВС1
Мнемоника Микрокоманда MI (5-3) Функция АЛУ Формирование сигналов на выходах
Р G co V
ADD 0 0 0 R + S+CI Рз Pl Pi Ро Gy У P3G2 V v P3 Р2 G\ v C4 Cy ® C4
V P3 Р2 P\ Gq
SUBR 0 0 1 S—R + CI Аналогично R 4- S с заменой R, на Р,
SUBS 0 1 0 R — S+CI Аналогично Р + S с заменой S, на S,
OR 0 1 1 RvS 0 РзРзР\Рц
P3P2P\Pq v v CI РзР2Р\Р$ V v CI
AND 1 0 0 R aS 0 Gy v G2 v (?i v V<JQ G3 v G2 v G\ v V Gq V CI Gy v G2v Gt v V Gq v CI
NOTRS 1 0 1 Ra S 0 Аналогично P a S с заменой Pz на Pf.
EXOR 1 1 0 R@ S Аналогично PVS с заменой Р, на Р,
EXNOR 1 1 1 R&S Gy v G2 V V G| V Gq G3 v PyG2 v V Py?2G\ V V P3P2PiPo G$v PyG2 v v PyP2G\ v v РзР2РхР0 V V (Gq V CI) *
* 1^2 v G^Pi v Po v ^2^1 GoCT] V[P3 v G3P2 v G3G2P| v G3G2G| Pg v GqC7|, где Pq= Rq v Sq; Gq = PqSq; Pj = Pj v Sj; Gj = P|Sj; P2 = R2 v $2', G2= ^252i p3 = R3 v ^3’ G3 = R3S3', C3 = G2 v P2g\ v P2P\gQ v P2P1P0C/; C4 = G3 v P3G2 v P3P2G| v P^P2P\Gq v P3P2P|PqC/.
354
большая разрядность управляющих кодов. Следует также отметить, что БИС К1804ВС1 выполняет только логические сдвиги, преобразование которых при умножении в арифметические осуществляется контроллером состояний К1804ВР2 (требующим для управления цепями сдвига и переноса еще пяти управляющих сигналов) или внешней логикой, реализованной на ИС серии К531. При расчете быстродействия к задержкам ЦПЭ нужно прибавлять задержки не только в БУП К1804ВР1, но и в контроллере состояний К1804ВР2.
Большая интегральная схема ЦПЭ не имеет конвейерного регистра микрокоманд и требует для их хранения использования пяти корпусов ИС К533ИР1. Разрядность конвейерного регистра может быть уменьшена на 8 бит при использовании временной диаграммы работы процессора, учитывающей наличие регистров-защелок данных на обоих выходах RAM (RGA, RGB).
11.3. Центральный процессорный элемент К1804ВС2
Большая интегральная схема К1804ВС2 является ЦПЭ с повышенными алгоритмическими возможностями и ориентирована на обработку сложных арифметических алгоритмов. Обладая секционной структурой, ЦПЭ позволяет за счет объединения нескольких БИС строить процессоры произвольной разрядности.
Структура БИС ЦПЭ приведена на рис. 11.2,а, в ее состав входят: 4-раз-рядно арифметико-логическое устройство (ALU); два сдвигателя (SHL1 и SHL2); два мультиплексора (MUX); два регистра-защелки (RGA и RGB); рабочий регистр (QR); блок регистров общего назначения (RAM) с организацией 16x4; декодер микрокоманд (DC) и декодер нуля результата (DCZ); буферы выдачи данных и сигналов.
Микросхема К1804ВС1 выполняет все функции, присущие БИС К1804ВС1, и имеет ряд значительных преимуществ, особенно ценных для построения вычислительных устройств, ориентированных на эффективную обработку арифметический операций: наличие трех шин данных - DA, DB и DY, причем DB и DY
5) SHL1
3 2 10
Рис. 11.2
DY(3-0)
являются двунаправленными; расширенный набор операций АЛУ (семь арифметических и девять логических); возможность выполнять как логические, так и арифметические сдвиги результата операции АЛУ (в отличие от БИС К1804ВС1 сдвинутый результат может быть в этом же такте выдан на шину DY); наличие встроенных цепей для выполнения семи специальных функций (умножение чисел без знака, умножение чисел в дополнительном коде, деление чисел в дополнительном коде, нормализация одинарной длины, нормализация двойной длины, инкремент на 1 или на 2, преобразование числа со знаком в дополнительный код
12*
355
Таблица 11.6. Описание выводов БИС К1804ВС2
Обозначение выводов Номер контакта Назначение вывода
DA (3-0) DB(3 — 0) DY (3-0) А А (3 — 0) АВ(3 — 0) SR\,SLltSR2,SL2 MI (8-0) CI СО Р, G WE ОЕВ ЕА OEY LSS MSW IEN Z CLK Uss GND 6; 5; 4; 3 26; 25; 24; 23 19; 18; 17; 16 27; 28; 29; 30 47; 46; 45; 44 48; 1; 21; 20 32; 33; 34; 35; 9; 8; 7; 41; 42 10 11 12; 14 37 31 2 15 39 40 38 22 43 36 13 Входная 4-разрядная параллельная шина данных, порт А Двунаправленная 4-разрядная параллельная шина данных, порт В Двунаправленная 4-разрядная параллельная шина данных 4-разрядная параллельная шина адреса РОН, порт А 4-разрядная параллельная шина адреса РОН, порт В Двунаправленные цепи сдвига информации в АЛУ и рабочем регистре 9-разрядная параллельная входная шина микрокоманды Вход последовательного переноса АЛУ Выход последовательного переноса АЛУ Выходы разрешения и распространения параллельного переноса АЛУ (или переполнения и знака результата) Вход строба записи РОН, порт В Вход строба выдачи данных в DB(3 — 0) Вход разрешения приема данных в АЛУ, порт А Вход разрешения выдачи данных в DY(3 — 0) Вход задания младшей позиции БИС Вход задания старшей позиции БИС или выход признака записи в регистры ЦПЭ Вход разрешения записи в рабочий регистр и триггер нуля (управляет индикацией данных на MSW) Вход управления или выход признака нуля результата Вход синхронизации Напряжение питания (4-5 В) » » (0 В)
Таблица 11.7. Выбор источников операндов БИС К1804ВС2
Код на входах Операнд на Я-входе АЛУ Операнд на S- входе АЛУ
ЕА М1О ОЕВ
0 0 0 RGA RGB
0 0 1 RGA DB
0 1 X RGA QR
1 0 0 DA RGB
1 0 1 DA DB
1 1 X DA QR
и обратно); наличие встроенных цепей для генерации паритета (SR1 = = F0 © Fl © F2 © F3 ® SL1); наличие встроенных цепей для размножения знака; возможность работы как в двухадресном режиме (А + В -► В), так и в трехадресном режиме (Л + В->С); наличие входа разрешения записи в RAM — WE; наличие выхода признака записи в RAM — MSW; наличие входа IEN — разрешения записи в дополнительный регистр и разблокировки выхода MSW.
Таблица 11.8. Операции ALU БИС
К1804ВС2
Код микрокоманды MI (4-1) Функция ALU при МЮ= 1
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1111 S— R—X + CI R-S-X + CI R + S+CI S+CI S+CI R + CI R + CI 0000 Р л S л® S R л S R л$ R v S RvS
Примечание. При MIO = Q и MI(4—1) выполняется специальная функция.
356
Таблица 11.9. Выбор приемников результатов ALU при М1(4 — 1) 0000, IEN—0
Микрокоманда МЦ8-5) Тип сдвига в SHL1 SL\ DY(3) DY (2) DY(1) DY(0) SRI MSW Тип сдвига в SHL2 SL2 SR2
CT. OCT. CT. OCT. CT. OCT.
0000 SAR X X Fi SL\ SL\ Fi F2 Fi Fo 0 — HZ HZ
0001 SLR X X SL1 SL\ Fi Fi f2 Fi Fo 0 — HZ HZ
0010 SAR X X Fi SL\ SL\ Fi f2 Fi Fo 0 SLR X QRo
ООП SLR X X SL\ SL\ Fi Fi f2 Fi Fo 0 SLR X QRo
0100 F^DY X X Fi Fi f2 f2 Fi Fo p 0 — HZ HZ
0101 F->DY X X Fi Fi f2 f2 Fi Fo p 1 SLR HZ QRo
оно F-> DY X X Fi Fi f2 f2 Fi Fo p 1 F->QR HZ HZ
0111 F-+DY X X Fi Fi f2 f2 Fi F<> p 0 F-+QR HZ HZ
1000 SAL F2 Fi Fi f2 F{ Fi Fo SRI X 0 — HZ HZ
1001 SLL F3 Fi f2 f2 Fx Fi Fo SR\ X 0 — HZ HZ
1010 SAL f2 F3 Fi f2 Fi Fi Fq SRI X 0 SLL QRi X
1011 SLL F3 Fi f2 , f2 Fi Fi F0 SRI X 0 SLL QRi X
1100 F-> DY F3 Fi Fi Fi f2 f2 Fi Fo HZ 1 — HZ HZ
1101 F-+DY Fj Fi Fi Fi f2 f2 Fi Fo HZ 1 SLL QR3 X
1110 SRI->DY SRI SRI SR\ SRI SRI SRI SRI SR\ X 0 — HZ HZ
1111 F-+ DY Fi Fi Fi Fi F2 Fi Fi Fo HZ 0 — HZ HZ
Примечания: 1. SAR (SAL)— сдвиги арифметический правый (левый) и логический правый (левый) результата операции в ALU. 2. HZ — состояние высокого импеданса. 3. Ст. — в старшей позиции, ост. — в остальных позициях, Р — признак равенства. 4. X — произвольное состояние, определяемое внешними сигналами.
Описание выводов БИС К1804ВС2 приведено в табл. 11.6.
Система микрокоманд. ЦПЭ управляется 20-разрядной микрокомандой, включающей два поля выборки регистров (АА и АВ), 9-разрядный код функции и специальные управляющие сигналы. Код на входах ЕА, MIO и ОЕВ определяет выбор источников операндов (табл. 11.7), код М1(4 — 1) определяет опе
рации ALU (табл. И.8), а код MI (8 — 5) — выбор приемников результатов, согласно табл. 11.9. При MI(4 — 1) — = 0000 ALU выполняет специальные функции, заключающиеся в проверке состояния контакта Z и выполнения той или иной операции ALU в зависимости от кода на нем. Набор специальных функций ALU, определяемых кодом на М1(8—5), приведен в табл. 11.10.
Таблица 11.10. Специальные функции ALU при М1(4—1) — 0000, IEN — 0
Микрокоманда МЦ8-5) Операция в ALU Тип сдвига в SHL\ SL\ SRI Тип сдвига в SHL2 SL2 SR2 WE
CT. OCT.
0000 S 4- CI при Z = 0, S + R ± CI при Z= 1 SLR* HZ X Fo SLR(QR) X QRo 0
0010 S' + CI при Z — 0, R + S' + CI при Z= 1 CLR** HZ X Fo SLR(QR) X QRo 0
0100 5 + 1 + С/ F-+ DY X X P — HZ HZ 0
0101 S + CI при Z = 0, S + CI при Z = 1 X X P — HZ HZ 0
оно 5 -1- С/при Z = 0, S-R — 1 + CI при Z = 1 SLR** HZ X Fo SLR(QR) X QRo 0
0111 S + CI F-+DY Ръ F3 HZ SLL(QR) QR3 X 0
1010 S+CI SLL F3 F3 X SLL(QR) .QR3 X 0
357
Продолжение табл. 11.10
Микрокоманда МЦ8 — 5) Операция в ALU Тип сдвига bWI SLl SRI Тип сдвига в SHL2 SLl SR2 WE
CT. OCT.
1100 S + R + CI при Z=0, S— R—X+CI при Z = 1 SLL F? X SLL(QR) QR? X 0
1110 5 4- R + CI при Z = 0, S— R—\ +CI при Z = 1 F->DY Лз F?. HZ SLL(QR) QR? X 0
Примечания: 1. Старшая позиция БИС обозначена «ст.», остальные — «ост.». 2. Р — SL1 © F3© F2® Fi © Fo, HZ — состояние высокого импеданса. 3. X — произвольное значение входного
сигнала. 4. Z — сигнал на выходе признака нуля результата (Z = DY0 л DYr л DY2 л DY3.
* В старшей позиции сигнал С4 выдает на выход У3.
♦♦ В старшей позиции F^V Y сигнал выдает на выход Y$.
♦♦♦ В старшей позиции F3VF3 сигнал выдает на вход Y$.
В отличие от БИС К1804ВС1 этот ЦПЭ имеет входы задания старшей и младшей позиций LSS и MSW, благодаря чему нет необходимости коммутации цепей сдвигов в КС К1804ВР2, а наличие микроопераций как логических, так и арифметических сдвигов исключает необходимость управления типом сдвига на дополнительных схемах. Благодаря этим нововведениям исполнение микропрограммы умножения модулей, например, сводится к подаче на вход БИС в течение п тактов одного кода микрооперации. При этом БИС сама анализирует младший разряд множителя и делает условный переход, выполняя сдвиг числа двойной длины с суммированием множителя или без него. При умножении чисел в дополнительном коде эта же операция выполняется за два такта. Благодаря этому суммарная разрядность микрокоманда не превосходит длины управляющего слова в БИС К1804ВС1. При использовании микрокоманд арифметических сдвигов следует иметь в виду, что БИС К1804ВС2 выполняет их, как показано на рис. 11.2,6, что отличается от общепринятого представления об этих операциях. ЦПЭ не имеет встроенного конвейерного регистра микрокоманд.
11.4. Секционные блоки микропрограммного управления К1804ВУ1, К1804ВУ2
Секционные 4-разрядные БИС К1804ВУ1 и К1804ВУ2 предназначены для построения устройств микропрограммного упра
вления, адресующих произвольный объем ПЗУ. Наращивание разрядности адреса микрокоманд осуществляется за счет объединения нескольких СМУ по цепям переноса. При этом диапазон адресуемых ячеек составляет до 24", где п — число используемых БИС.
Структура СМУ. Блок-схема БИС К1804ВУ1 и К1804ВУ2 приведена на рис. 11.3,а, в их состав входят: 4-разрядный регистр начального адреса (RGX); 4-разрядный регистр (PC) с блоком инкремента (INC); 4-уровневый стек адресов микроподпрограмм (STACK) с регистром указателем стека (SP); мультиплексор (MUX); блоки схем ИЛИ (1) и И(&).
Описание выводов БИС приведено в табл. 11.11. Обе схемы реализованы на основе одного кристалла и отличаются верхним слоем металлизации. При этом К1804ВУ1 имеет 26 функциональных выводов и отличается наличием шин начального адреса (DR) и маски адреса (OR), благодаря чему имеет более функциональные возможности.
Микросхема К1804ВУ2 имеет 18 функциональных выводов, при этом исключается возможность реализации условных переходов в микропрограммах путем модификации адреса по шине маски (OR), а шина начального адреса (DI) совмещается с шиной принудительного адреса (DI), что требует в ряде случаев использования внешнего мультиплексора для подачи в нее адреса с выхода ПЗУ микрокоманд или ПЗУ стартовых адресов.
358
Система микрокоманд СМУ. Код на входах SO, S1 задает источники адреса очередной микрокоманды, которыми могут являться: DI — шина принудительного адреса от ПЗУ микрокоманд; RG — занесенный в регистр адрес входа в микропрограмму; STACK — выбранный из стека адрес возврата в микроподпрограмму; PC — последовательный адрес, получаемый путем текущего инкремента.
После MUX адрес может быть модифицирован по шине OR с подстановкой вместо нулей единиц в определенные разряды кода. При подаче на Z потенциала логического нуля БИС генерирует адрес 0000, благодаря чему может осуществляться прерывание микропрограмм с переходом к адресу «нуль». В табл. 11.12 приведена система микрокоманд СМУ. Ее анализ указывает на нали-
359
Таблица 11.11. Описание выводов БИС К1804ВУ1, ВУ2
Обозначение выводов Номер контакта Назначение вывода
ВУ1 ВУ2
DI(3 — 0) DR(3 — 0) OR(3 — 0) MIA(3-0) z SO, SI RE OE CI CO PUP FE CLK Ucc GND 7; 9; 11; 13 2; 3; 4; 5 6; 8; 10; 12 21; 20; 19; 18 15 17; 16 1 22 23 24 26 25 27 28 14 4; 5; 6; 7 Отсутствует 15; 14; 13; 12 9 11; 10 3 16 17 18 20 19 1 2 8 Входная 4-разрядная параллельная шина принудительного адреса Входная 4-разрядная параллельная шина начального адреса Входная 4-разрядная параллельная шина маски адреса Выходная 4-разрядная параллельная шина адреса микрокоманды Вход установки нулевого адреса Входы выбора источника адреса Вход строба записи в RGA Вход разрешения выдачи адреса в MIA (3 — 0) Вход последовательного переноса блока инкремента Выход последовательного переноса блока инкремента Вход управления загрузкой/выгрузкой стека Вход разрешения работы стека Вход синхронизации Напряжение питания ( + 5 В) » » (0 В)
Таблица 11.12. Система микрокоманд СМУ К1804ВУ1, К1804ВУ2
чие двух основных режимов адресации ПЗУ: принудительного, когда адрес следующей ячейки задается в текущей микрокоманде; последовательного, когда адрес следующей ячейки получается сложением единицы с текущим адресом.
Использование стека позволяет при этом гибко адресовать микроподпрограммы, кратность вложения которых достигает четырех. Сохранение адреса начала микропрограммы в RG позволяет осуществлять зацикливание с возвратом к начальному адресу.
Адресация ПЗУ принудительно требует считывания из него 4м-разрядного кода в каждом такте, определяющего адрес следующей ячейки. При этом достигается максимальная гибкость адресации ПЗУ. В режиме последовательной адресации СМУ управляется только одним разрядом, подаваемым на вход CI. Выбор ячеек возможен только в порядке возрастания их адресов, что обеспечивает меньшую гибкость. Для управления БИС в общем случае требуется (7 + 4и) разрядов ПЗУ, что при использовании трех СМУ для адресации 4К слов ПЗУ приводит к выделению 19 разрядов. Работа СМУ синхронизируется одной серией. СМУ К1804ВУ1 и К1804ВУ2 не имеют встроенного конвейерного регистра микрокоманд. 360
Мнемоника Код на входах Выбор источника адреса
51 50
RGM RGA STACK DI 0 0 1 1 0 1 0 1 Счетчик микрокоманд Регистр адреса Стек Входная шина
Код на входах Адрес на шине MIA(i)
ORi Z ОЕ
X X 1 0 X 0 1 1 1 0 0 0 HZ 0 1 MUX(i)
Мнемоника Код на входах Операции в стеке
FE PUP
NOP PUSH POP 1 0 1 X 1 0 Пустая операция Инкремент SP с последующей загрузкой в стек Выбор адреса из стека с последующим декрементом SP
Примечание. Здесь X — произвольное состояние, HZ — состояние высокого импеданса, MUX — данные с выхода мультиплексора, управляемого по входам 51, 50.
11.5. Контроллер последовательностей микрокоманд К1804ВУЗ
Микросхема КМП предназначена для сокращения разрядности микрокоманд, управляющих работой устройства управления, и по сути представляет собой дешифратор с пятью входами и восемью выходами, в котором зашиты 27 различных комбинаций управляющих сигналов.
Структура КМП. Блок-схема БИС К1804ВУЗ приведена на рис. 11.3,6, а описание ее выводов — в табл. 11.13. Четыре
Таблица 11.13. Описание выводов БИС К1804ВУЗ
Обозначение выводов Номер контакта Назначение вывода
МЦЗ-0) 14; 13; 12; 11 Входная 4-разрядная шина инструкции
ME 1 Выход разрешения работы ПЗУ начального адреса
РЕ 9 Выход разрешения работы конвейерного регистра микрокоманд
CTL 6 То же загрузки счетчика циклов
СТЕ 7 То же счета счетчика циклов
FE 3 То же работы стека
PUP 2 Выход управления за-писью/считыванием стека
SO, SI 5; 4 Выходы управления мультиплексором БМУ
TST 10 Вход признака ветвления
OE 15 Вход разрешения выдачи микрокоманды
UCc 8 Напряжение питания ( + 5 В)
GND 16 Напряжение питания (0 В)
вывода М 1(3 — 0) подключаются к выходу ПЗУ микрокоманд, один TST обычно используется для анализа условий, а выходы управляют всеми основными узлами микропрограммного устройства управления. Структура устройства управления, построенного на основе БИС К1804ВУ1 и К1804ВУЗ, представлена на рис. 11.3. В ее состав входят около 20 корпусов СИС и БИС, не считая схем малой степени интеграции, используемых для организации конвейерного регистра микрокоманд.
Система инструкций БИС К1804ВУЗ.
В табл. 11.14 приведены система инструкций БИС КМП и операции в СМУ, производимые под ее управлением. Анализ системы микрокоманд блока микропрограммного управления, организованного на основе нескольких (обычно трех) СМУ и КМП, указывает на ппфокие возможности адресации ПЗУ, включающие принудительную и последовательную адресацию, вход в микропрограммы, переход между микропрограммами, организацию циклов и т. д. Следует заметить, что для обеспечения всех этих возможностей в состав устройства управления должны входить ПЗУ начальных адресов, регистр команд, счетчик цикла и мультиплексор признаков ветвлений. Суммарная разрядность микрокоманды, необходимой для управления устройством адресации ПЗУ, составляет около 20 — 24 бит. Микросхема КМП не имеет встроенного конвейерного регистра микрокоманд.
11.6. Блок микропрограммного управления К1804ВУ4
Микросхема предназначена для генерации последовательностей адресов микрокоманд разрядностью в 12 бит. БИС К1804ВУ4 не позволяет наращивать адрес за счет объединения нескольких микросхем и представляет собой законченное устройство с возможностями, адекватными трем объединенным БИС К1804ВУ2, управляемых одной БИС К1804ВУЗ.
Структура БМУ. Блок-схема БМУ К1804ВУ4 приведена на рис. 11.4, в ее состав входят: 12-разрядный регистр-вычи-тающий счетчик, используемый для загрузки начального адреса и принудительной адресации (СТ), а также подсчета числа циклов; пятиуровневый стек адресов микропрограмм (STACK) с регистром — указателем стека (SP); 12-раз-рядный микропрограммный счетчик (PC) с блоком инкремента (INC); 4-входовой мультиплексор (MUX); декодер нулевого адреса (DC); схемы управления БМУ, выполненные в виде программируемой логической матрицы (PLA).
Описание выводов БМУ приведено в табл. 11.15. Микросхема имеет совмещенную шину задания принудительного
361
Таблица 11.14. Система инструкций БИС К1804ВУЗ
Мнемоника Микрокоманда МЦЗ-0) TST Название операции Код на выходах БИС при ОЕ = 0 Операции в БИС К1804ВУГ или К1804ВУ2
50 51 FE PUP CTL СТЕ ME РЕ MUX STACK PC
JZ 0000 X Переход в адрес 0 1 1 1 1 0 0 1 0 DI
CJS 0001 0 Переход к подпрограмме 0 0 1 1 1 1 1 0 PC — —
1 1 1 0 1 1 1 1 0 DI PUSH —
JMAP 0010 X Вход в команду 1 1 1 1 1 1 0 1 DI — —
CJP ООН 0 Безусловный переход из PC 0 0 1 1 1 1 1 0 PC — —
1 1 1 1 1 1 1 1 0 DI — —
PUSH 0100 0 Загрузка PC в стек 0 0 0 1 1 1 1 0 PC PUSH —
1 0 0 0 1 0 1 1 0 PC PUSH LOAD
JSRP 0101 0 Вход в две подпрограммы 0 1 0 1 1 1 1 0 RG PUSH —
1 1 1 0 1 1 1 1 0 DI PUSH —
SJV оно 0 Безусловный переход из СТ 0 0 1 1 1 1 1 1 PC — —
1 по заданному адресу 1 1 1 1 1 1 1 1 DI — —
JRP 0111 0 Безусловный переход из СТ 0 1 1 1 1 1 1 0 RG — —
1 1 1 1 1 1 1 1 0 DI — —
RECT 1000 0 Повторение при СТ =# 0 1 0 1 0 1 0 1 0 ST — INC
1 0 0 0 0 1 1 1 0 PC POP —
RPCT 1001 0 Повторение при СТ = 0 1 1 1 1 1 0 1 0 DI — INC
1 0 0 1 1 1 1 1 0 PC — —
CPIN 1010 1 Возврат из подпрограммы 0 0 1 0 1 1 1 0 PC — —
0 1 0 0 0 1 1 1 0 ST POP —
CJPP 1011 0 Переход с выбором из 0 0 1 0 1 1 1 0 PC — —
1 стека 1 1 0 0 1 1 1 0 DI POP —
LDCT 1100 X Загрузка СТ и продолжение 0 0 1 1 0 1 1 0 PC — —
LOOP 1101 0 Организация цикла 1 0 1 0 1 1 1 0 ST — —
1 0 0 0 0 1 1 1 0 PC POP —
CONT 1110 X Последовательная адресация 0 0 1 1 1 1 1 0 PC — —
JP 1111 X Переход по заданному адресу 1 1 1 1 1 1 1 0 DI — —
Примечания: 1. При OE = 1 на выходах БИС формируется код 11111111. 2. PUSH — инкремент SP с последующей загрузкой адреса в сек. 3. POP — выбор адреса из стека с последующим декрементом SP. 4. LOAD — загрузка. 5. X — произвольное значение сигнала (Хе[0,1]).
Продолжение табл. 11.15
Рис. 11.4
Таблица 11.15. Описание выводов БМУ К1804ВУ4
Обозначение выводов Номер контакта Назначение вывода
D1 27; 25; 12-разрядная парал-
(П-00) 23; 21; лельная входная шина
19; 17; 4; 2; 40; 38; 36; 34 принудительного адреса
MIA 28; 26; 12-разрядная парал-
(11-00) 24; 22; лельная выходная шина
20; 18; 3; 1; 39; 37; 35; 33 адреса микрокоманд
МЦЗ-О) 8; 9; Входная 4-разрядная
11; 12 параллельная шина микрокоманд
сс 14 Вход условного перехода
ЕС 13 Вход разрешения анализа условия
ОЕ 29 Вход разрешения выдачи адреса
CI 32 Вход разрешения счета
RE 15 Вход разрешения записи в регистр адреса
FL 16 Выход признака заполнения стека
ME 7 Выход разрешения работы ПЗУ начальных адресов
Обозначение выводов Номер контакта Назначение вывода
VE 5 Выход выбора источника адреса
РЕ 6 Выход разрешения работы конвейерного регистра микрокоманд
CLK 31 Вход синхронизации
иСс 10 Напряжение питания ( + 5 В)
GND 30 Напряжение питания (0 В)
и начального адресов, что в ряде применений требует использования внешнего мультиплексора для подключения шины DI к выходам ПЗУ микрокоманд или ПЗУ начальных адресов микропрограмм. БИС не имеет встроенного конвейерного регистра микрокоманд, и ее работа синхронизируется одной серией. Сигналы RE и ОЕ обычно поступают из ПЗУ микрокоманд. '
Система микрокоманд БМУ. Работа БИС управляется 8-разрядной микрокомандой, подаваемой на входе, MI (3 — 0), ОЕ, ЕС, CI и RLD. В режиме принудительной адресации требуется дополнительно подача 12-разрядного адреса в шину DI, таким образом, суммарная разрядность микрокоманды в ПЗУ достигает 20 бит. Анализ системы микрокоманд (табл. 11.16) указывает на возможность эмуляции с помощью БИС всех микроопераций, выполняемых набором из трех СМУ К1804ВУ2 и КМП К1804ВУЗ. При этом БМУ обладает и рядом преимуществ, к числу которых следует отнести: большую кратность вложения микропрограмм (до пяти уровней); возможность последовательного счета адресов в двух регистрах СТ и PC в противоположных направлениях; подсчет числа циклов в БМУ (до 4096 итераций).
Отличительными особенностями БИС являются генерация трех дополнительных сигналов управления VE, РЕ, ME и выработка сигнала заполнения стека FL. Специфику использования различных микрокоманд БМУ иллюстрирует рис. 11.5.
363
Рис. 11.5
Таблица 11.16. Система микрокоманд БМУ К1804ВУ4
Мнемоника Микрокоманда МЦЗ-0) Название операции Состояние СТ Действия при ЕС, СС = 01 Действия при EC, CC= 10 Установка CT Выдаваемый сигнал
MIA STACK MIA STACK
JZ 0000 Переход адреса в нуль X 0 CLEAR 0 CLEAR — PE
CJS 0001 Переход к подпрограмме X PC — DI PUSH — PE
JMAP 0010 Вход в команду X DI — DI — — ME
CJP ООН Безусловный переход из PC X PC — DI — — PE
PUSH 0100 Загрузка PC в стек X PC PUSH PC PUSH * PE
JSRP 0101 Вход в две подпрограммы X СТ PUSH DI PUSH — PE
CJV оно Безусловный переход из СТ по заданному адресу X СТ — DI — — Ve
JRP 0111 Безусловный переход из СТ X СТ — DI — — РЁ
364
Продолжение табл. 11.16
Мнемоника Микрокоманда MI (3—0) Название операции Состояние СТ Действия при ЕС, СС=01 Действия при EC, CC = 10 Установка CT Выдаваемый сигнал
MIA STACK MIA STACK
RFCT RPCT 1000 1001 Повторение при СТ* 0, RG* 0 Повторение при СТ* 0, RG* 0 =# 0 = 0 * о = 0 ST PC DI PC POP ST POP DI PC POP DEC DEC ~РЁ PE ~РЁ PE
CRTN 1010 Возврат из подпрограммы X PC — ST POP — PE
CJPP 1011 Переход с выбором из стека X PC — DI POP — ~PE
LDCT 1100 Загрузка СТ и продолжение X PC — PC — LOAD ~РЁ
LOOP 1101 Организация цикла X ST — PC POP — ~РЁ
CONT 1110 Последовательная адресация X PC — PC — — РЕ
TWB 1111 Ветвление в три точки * 0 = 0 ST DI POP PC PC POP POP DEC ~РЁ РЕ
Примечания: 1. С LEA R — очистка. 2. PUSH — инкремент SR с последующей загрузкой адреса в стек. 3. POP — выбор адреса из стека с последующим декрементом SR. 4. LOAD — загрузка. 5. X — произвольное значение сигнала (Хе[0,1]).
* При СС, ЕС * 10 — загрузка, иначе пустая операция ( —).
11.7. Контроллер адреса К1804ВУ5
Секционный 4-разрядный контроллер адреса К1804ВУ5 предназначен как для формирования и обработки адресов команд и операндов (программный уровень), так и для формирования адресов микрокоманд (микропрограммный уровень). Наращивание разрядности КА осуществляется за счет объединения нескольких БИС по цепям переноса с возможностью использования блока ускоренного переноса.
Структура КА. Функциональная схема БИС К1804ВУ5 приведена на рис. 11.6, в ее состав входят: 4-разрядный регистр RG; 4-разрядный двухвходовой сумматор SM; счетчик команд (PC); блок инкремента счетчика команд INC; семнадцатиуровневый 4-разрядный стек RF; указатель вершины стека SP; дешифратор микрокоманд DC; три мультиплексора MUX; выходные вентили адресной шины.
Описание выводов БИС приведено в табл. 11.17. Работа КА синхронизирует-
365
Таблица 11.17. Описание выводов БИС К1804ВУ5
Обозначение выводов Номер контакта Назначение вывода
М1(4 - 0) IE СС RE CI СО Р, G KI КО DY(3 - 0) ОЕ DI(3 - 0) ЕМР FL CLK Ucc GND 24; 25; 26; 27; 1 22 23 21 7 13 16; 12 4 6 И; 10; 9; 8 5 17; 18; 19; 20 3 2 15 28 14 Входная 5-разрядная параллельная шина микрокоманд. Определяет операцию Вход разрешения микрокоманды Вход условия позволяет подменить выполнение операций 16 — 31 на операцию 1 (см. табл. 11.18) Вход разрешения записи данных в RG Вход переноса сумматора Выход последовательного переноса сумматора Выходы распространения и подготовки ускоренного переноса сумматора Вход переноса счетчика команд Выход переноса счетчика команд Трехстабильная выходная параллельная 4-разрядная шина адреса Вход разрешения выдачи адреса Входная 4-разрядная параллельная шина. Используется для загрузки регистров КА Выход признака пустоты стека Выход признака заполнения стека Вход синхронизации записи в регистры и стек (активен положительный фронт) Напряжение питания ( + 5 В) » » (0 В)
ся одной синхросерией CLK. Сигналы ОЕ и RE обычно подаются в КА с выходов ПЗУ микрокоманд. Вход разрешения микрокоманды IE используется для блокировки внутренних регистров (при IE = О во все регистры возможна запись информации по микрокомандам, а при IE = 1 все регистры, кроме RG, заблокированы). Запись в RG управляется входом RE.
Семнадцатиуровневый стек RF используется для организации вложения программ или микропрограмм, при этом выходы ЕМР и FL индицируют его состояние. При заполнении стека FL= 0. Система микрокоманд КА приведена в табл. 11.18.
11.8. Контроллер состояний К1804ВР2
Микросхема КС предназначена для управления цепями сдвига, переноса и формирования признаков ветвлений программ и микропрограмм процессоров, построенных на основе секционных ЦПЭ К1804ВС1.
Структура КС К1804ВР2. Структурная схема контроллера состояний приведена на рис. 11.7, в его состав входят: мульти
366
плексоры сдвигов SH MUX, переносов С MUX, проверки признаков ветвлений TST MUX и три 4-разрядных мультиплексора информационных цепей MUX; регистры признаков ветвлений микропрограмм NRG и программ MRG; дешифратор микроопераций DC.
Описание выводов КС приведено в табл. 11.19. В составе БИС можно выделить три блока с функционально-различным назначением: логику формирования сдвигов SH MUX; логику управления переносами С MUX и DC; логику формирования признаков ветвлений программ и микропрограмм MRG, NRG, TSTMUX и MUX.
Принципы использования КС поясняются приведенной на рис. 11.8 функциональной схемой 16-разрядного процессора, где БИС «вставляется в разрыв» цепи сдвигов и переносов между ЦПЭ, находящимися в старшей и младшей позиции. Так как в самих ЦПЭ К1804ВС1 нет входов задания позиции, то КС формирует необходимые коды на входах сдвигов и таким образом трансформирует логические сдвиги данных в ЦПЭ в логические, арифметические или циклические сдвиги данных в процессоре, гене-
Таблица 11.18. Система микрокоманд контроллера адреса К1804ВУ5
Мнемоника Микрокоманда Номер операции Название операции Адрес на DY(3 - 0) Установка регистров
М1(4- о) сс IE PC RG RF SP
(RE = 0) (RE = 1)
— XXX X X X 1 — Не определено ♦ — DI — — —
PRST ООО 0 0 X 0 0 Сброс 0 0 4- KI DI — — 0
FPC ООО 0 1 X 0 1 Выборка PC PC PC + KI DI — — —
FR ООО 1 0 X 0 2 Выборка RG RG PC+KI DI — — —
FD ООО 1 1 X 0 3 Выборка DI DI PC + KI DI — — —
FRD 0 0 1 0 0 X 0 4 Выборка (DI — RG) DI 4- RG 4- CI PC + KI DI — — —
FPD 0 0 1 0 1 X 0 5 Выборка (DI4- PC) DI + RC + CI PC + KI DI — — —
FPR 0 0 1 1 0 X 0 6 Выборка (ЯG 4- PC) RG + RC + CI PC + KI DI — — —
FSD 0 0 1 1 1 X 0 7 Выборка (DI4- RF) DI 4- RF 4- CI PC + KI DI — — —
FPLR 0 1 0 0 0 X 0 8 Засылка PC в RG PC PC + KI PC PC — —
FRDR 0 1 0 0 1 X 0 9 Засылка (RG 4- DI) в RG DI+ RG + CI PC + KI SM SM — —
PLDR 0 1 0 1 0 X 0 10 Засылка DI в RG PC PC + KI DI — — —
PSHR 0 1 0 1 1 X 0 11 Загрузка PC в стек PC PC + KI DI — PC SP+ 1
PSHD 0 1 1 0 0 X 0 12 Загрузка DI в стек PC PC + KI DI — DI SP+ 1
POPS 0 1 1 0 1 X 0 13 Выгрузка из стека SF PC+KI — — — SP — 1
РОРС 0 1 1 1 0 X 0 14 Выгрузка PC из стека PC PC + KI — — — SP — 1
HOLD 0 1 1 1 1 X 0 15 Сохранение PC PC — DI — — —
— 1 X X X X 1 0 16- -31 Выборка PC (аналогично операции 1) PC PC + KI DI — — —
JMPR 1 0 0 0 0 0 0 16 Переход по RG RG RG +KI DI — — —
JMPD 1 0 0 0 1 0 0 17 Переход по DI DI DI + KI DI — — —
JMPZ 1 0 0 1 0 0 0 18 Переход к нулю 0 b + KI DI — — —
JPRD 1 0 0 1 1 0 0 19 Переход к (RG 4- DI) RG 4- DI + CI SM +KI DI — — —
JPPD 1 0 1 0 0 0 0 20 Переход к (PC 4- DI) PC+DI + CI SM+KI DI — — —
JPPR 1 0 1 0 1 0 0 21 Переход к (PC 4- RG) PC+RG + CI SM +KI DI — — —
JSBD 1 0 1 1 0 0 0 22 Переход ПП по RG RG RG + KJ DI — PC SP+ 1
JSBD 1 0 1 1 1 0 0 23 Переход к ПП по DI DI DI + KI DI — PC SP+ 1
JSBZ 1 1 0 0 0 0 0 24 Переход к ПП по 0 0 0 4- KI DI — PC SP+ 1
JSRD 1 1 0 0 1 0 0 25 Переход к ПП по (RG + DI) RG 4- DI 4- CI CM + KI DI — PC SP+ 1
JSPD 1 1 0 1 0 0 0 26 Переход к ПП по (PC 4- DI) PC+DI + CI SM +KI DI — PC SP+ 1
JSPR 1 1 0 1 1 0 0 27 Переход к ПП по (PC 4- RC) PC+ RG + CI SM +KI DI — PC SP+ 1
JSPR RTS 1 1 1 0 0 0 0 28 Возврат по стеку SF SF + KI DI — — SP — 1
t?
<§ S 5D i
§
1 Установка регистров 1 SP — 1
£ 1 1 1
о * и ьч 1 1 1
о II ЕЧ 5 5 5 5
и 5 + । । §
Адрес на DY(3—0) SF+DI+CI PC ZH
Название операции Возврат по (SF + DI) Условное хранение Остановка
Номер операции 29 30 31
Микрокоманда у ООО
8 ООО
о 4- § 1110 1 11110 11111
Мнемоника RTSD CHLD PSUS
й
о
3
X
Q,
й 8 § й
й я
я
я
О §. в
св Я
Со
Я Я К I о
я я я
I
S я й в св Я
О
си в
§
X ш
3 х
я о
Е с
faj я Си в я
8
* к I 5 & в
Э
Св Я
я Си С
*
s
§
5
й
3
<3
й й
я й
рирует сигналы входного переноса и управляет входом ветвлений устройства микропрограммного управления. Для прерывания подпрограмм с сохранением и восстановлением содержимого регистра состояний процессора в БИС предусмотрена возможность записи информации в MRG и NRG из входной шины I (С, Z, N, V) и выдачи их содержимого в выходную шину У (С, Z, N, V).
В MRG и NRG имеется по четыре триггера, предназначенных для хранения признаков С — переноса, Z — нуля, N — знака, V — переполнения. При реализации специализированных систем в этих триггерах могут храниться и другие признаки, что достигается коммутацией сигналов на входной и выходной щинах.
Система микрокоманд КС. Управление сигналами переноса осуществляется 2-разрядной микрокомандой, поступающей на входы №1(12 — 11), и сигналами №1(5, 3, 21) согласно табл. 11.20. При этом на вход переноса ЦПЭ, стоящего в младшей позиции, могут быть поданы перенос из предыдущего такта, запом-неный в NRG, сдвиг из SHMX, 0,1 или значение входного переноса, считанное из ПЗУ микрокоманд.
Управление типом сдвига осуществляется микрокомандой, поступающей на входы М1(10 — 6) согласно табл. 11.21. При этом в качестве входных переменных могут использоваться сигналы на выводах сдвига и шине I (С, N, V, Z). Все типы сдвигов данных в ЦПЭ, образуемых с помощью КС, иллюстрируются рис. 11.9, где №1(10—6) дано в восьмеричном коде; BR и QR имеют старшие разряды слева.
Управление регистрами состояния осуществляется кодом на №1(5 — 0) согласно табл. 11.22, при этом в качестве дополнительных разрядов управления используются сигналы выбора регистров СЕ№, CES и сигналы выбора триггеров SRG (ЕС, EZ, EN, EV), благодаря чему возможна селекция как регистров, так и отдельных триггеров в №RG. Управление выходом кода условия С С задается табл. 11.23.
Стробы выдачи OEV, ОЁС и SE отпирают выходные каскады шин У (С, Z, N, V), С С и сдвигов, благодаря чему достигается необходимая гибкость управления БИС.
368
I(C,Z,N,V)
CLK
EC
EZ
EN
EV
CEM
CC OECT SE
SR1
SR2
OEY
Y(C,Z,N,V)
Рис. 11.7
Таблица 11.19. Описание выводов КС К1804ВР2
Обозначение вывода Номер контакта Назначение вывода
/(С Z, N, V) ЕС, EZ, EN, EV СЕМ Y(C, Z, N, Г) OEY МЦ12-0) CI СО SRI, SL1, SR2, SL2 СС ОЕСТ SE CLK Vcc GND 12; 9; 14; 16 11; 8; 13; 15 7 31; 32; 29; 28 20 23; 22; 38; 39; 40; 1; 3; 4; 5; 6; 21; 19; 18 24 25 35; 36; 33; 34 27 26 37 17 ‘ 10 30 Входная 4-разрядная параллельная шина признаков условных переходов Входы разрешения записи меток С, Z, N, Кв регистр состояния программ Входы разрешения записи меток в регистры состояния программ и микропрограмм Выходная 4-разрядная параллельная шина признаков условных переходов Вход разрешения выдачи меток Входная 13-разрядная параллельная шина микрокоманд Вход переноса подключается к СО АЛУ Выход переноса подключается к CI KJYY Двунаправленные цепи распространения сдвигов в ЦПЭ Выход условия перехода Вход разрешения выдачи условия Вход разрешения выполнения сдвига Вход синхронизации Напряжение питания ( + 5 В) » » (0 В)
369
DI (15-00)
Рис. 11.8
Входной перенос из ПЗУ
Правила управления выдачей информации в шину Y (С, Z, N, V) задает табл. 11.24, а табл. 11.25 — критерии для оценки результата операции вычитания (Л — В) в БИС центрального процессора.
Суммарная разрядность поля ПЗУ управляющего КС составляет 15 4- 20 бит. БИС не имеет встроенного конвейерного регистра микрокоманд.
11.9. Блок ускоренного переноса К1804ВР1
Микросхема блока ускоренного переноса предназначена для организации цепей распределения переносов 16-разрядных процессоров, построенных на основе четырех БИС К1804ВС1 или К1804ВС2, и имеет выводы с функциональным на-
Таблица 11.20. Управление сигналами переноса
Код микрокоманды Сигнал на вы-ходе СО
ЛУ/12 М1\ 1 MI5 MI3 МП мп
0 0 X X X X 0
0 1 X X X X 1
1 0 X X X X CI
1 1 0 0 X X NC
1 1 0 X 1 X NC
1 1 0 X X 1 NC
1 1 0 1 0 0 NC
1 1 1 0 X X МС
1 1 1 X 1 X МС
1 1 1 X X 1 МС
1 1 1 1 0 0 МС
Примечания: 1. X — безразличное состояние (Хе[0,1]). 2. NC и МС — содержимое разрядов С регистров NRG и MRG соответственно.
Таблица 11.21. Управление выполнением сдвигов (при SE = 0)
MI* (10 — 6) Информация на выходах сдвигов КС Загрузка в МС MI* (10 - 6) Информация на выходах сдвигов КС Загрузка в МС
SLI SR\ SLl SRI SLl SRI SLl SRI
00 HZ 0 HZ 0 — 20 0 HZ 0 HZ 5Я1
01 HZ 1 HZ 1 — 21 1 HZ 1 HZ 5Я1
02 HZ 0 HZ MN SLl 22 0 HZ 0 HZ —
03 HZ 1 HZ SLA — 23 1 HZ 1 HZ —
04 HZ MC HZ SLA — 24 SR2 HZ 0 HZ 5Я1
05 HZ MN HZ SLA — 25 SR2 HZ 1 HZ 5Я1
06 HZ 0 HZ SLA — 26 SR2 HZ 0 HZ —
07 HZ 0 HZ SLA SLl 27 SR2 HZ 1 HZ —
370
ирииилжение пшил. 1 1 .Z 1
МР (10—6) Информация на выходах сдвигов КС Загрузка в MC MP (10-6) Информация на выходах сдвигов КС Загрузка в MC
SIA SRI SL2 SR2 SIA SR\ SL2 SR2
10 HZ SIA HZ SL2 SIA 30 SR\ HZ SR2 HZ S7?l
11 HZ MC HZ SL2 SIA 31 MC HZ SR\ HZ S7?l
12 HZ SL\ HZ SL2 — 32 SR\ HZ SR\ HZ —
13 HZ IC HZ SIA — 33 MC HZ 0 HZ —
14 HZ MC HZ SL\ SL2 34 SR2 HZ MC HZ
15 HZ SL2 HZ SIA SL2 35 SR2 HZ SR\ HZ 5Я1
16 HZ IN® IV HZ SIA — 36 SR2 HZ MC HZ —
17 HZ SL2 HZ SIA — 37 SR2 HZ SR\ HZ —
Примечание. HZ — высокоимпедансное состояние выхода; « — » —отсутствие операции за грузки МС.
* Кодировка MI в восьмеричном коде.
Рис. 11.9
371
Таблица 11.22. Операции загрузки регистров
Операции в NRG Операции в MRG
Код в М1*(5 -0) CE7V=0 Код в MI* (5-0) СЕМ= EZ= ЕС = EN = EV= 0
00 01 02 03 (NRG): = (MRG) (NRG): = ИИ (NRG)~(MRG) (NRG): = 0000 00 01 02 03 05 (MRG): = Y(C, Z, N, V) (MRG): = 1111 (MRG): = (NRG) (MRG): = 0000 (MRG): = (MRG)
(NZ):=(IZ), (NC): = (IC). (NN): = (IN), (NV): = (IV) 4- (NV)
06; 07 04 (MZ): = (IZ), (MC): = (M V), (MN): = (IN),
10 ©— ©—© — ©—' II II II II II II II II nRGG££GG (MV): = (MC)
11 12 13 14 15 10; 11; 30; 31; 50; 51; 70; 71 \ и и и T SG£G 3,33^,
16 17 06; 07; 12-17; 20-27; 32-37; (MZ):=(IZ), (MO: = (IC),
30; 31; 50; 51; (NZ): = (IZ) (NO: = (/€), 40-47; 52-67; 72-77 (MN): = (IN), (MV): = (IV)
70; 71 (NN): = (IN), (NV): = (IV) Примечание . Команды сдвигов с участием агружают МС независимо от
04; 05; 20-27; (NZ):=(IZ), (NC): = (IC), разряда переноса з кода М 1(5—0)
32-47; 52-67; 72-77 (NN): = (IN), (NV): = (IV) ♦ Восьмеричная кодировка микрокоманды.
Таблица 11.23. Управление выходом кода условия
Код микрокоманды* Правила образования выходного сигнала СС, индицируемого при ОЕС = 0
М1(3-0) М1(5, 4) = 00 MI(5, 4) = 01 MI(5, 4) = 10 MI (5, 4)= 11
0 (NN®NV) + NZ (NN® NV) + NZ (MN ® MV) + MZ (IN®IV) + IZ
1 (NN®NV)-NZ (NN®NV)-NZ (MN®MV) + MZ (IN®IV)-IZ
2 NN® NV NN® NV MN® MV IN® IV
3 NN® NV NN® NV MN® MV IN® IV
4 NZ NZ MZ IZ
5 NZ ~NZ ~MZ lz
6 NV NV MV IV
7 NV NV ~MV lv
8 NC + NZ NC + NZ MC + MZ IC+IZ
9 NC-NZ NC-NZ MC-MZ IC-IZ
А NC NC MC IC
В NC NC MC IC
С NC + NZ NC+NZ MC+MZ IC + IZ
д NC-NZ NC-NZ MC+MZ IC-IZ
Е IN® MN NN MN IN
F IN® MN NN ~MN In
* Шестнадцатиричный код.
372
Таблица 11.24. Управление выходной шиной
Y(C, Z, N, Г)
Код на входах управления Информация на шине У(С, Z, N, И)
OEY MI5 MI4
1 0 0 0 X 0 1 1 X X 0 1 У(С, Z, N, V) . — HZ Y(C, Z, N, V) . = (NRG) У(С, Z, N, V): = (MRG) Y(C, Z, N, V): = I(C, Z, N, V)
Примечания: 1. При М/(5 — 0) = 00000 шина Y(C, Z, N, У) является входом независимо от OEY. 2. X — произвольное значение (Хе[0,1]) 3. HZ — высокоимпедансное состояние выхода.
тельному перепаду сигнала на входе синхронизации. Выдача данных в шину D Y стробируется низким потенциалом на входе ОЕ.
Нагрузочная способность выходов I0L составляет 20 мА при напряжении U01^ 0,5 В.
11.11. Магистральные приемопередатчики К1804ВА1, К1804ВА2, KI 804В АЗ
Микросхемы предназначены для буферизации, электрической развязки и организации систем ввода/вывода информации. Структура ИС МПП1, МПП2 и МППЗ
Таблица 11.25. Правила сравнения чисел после вычитания (А —В)
Комбинации А и В Для чисел без знака Для чисел в дополнительном коде
Состояние MRG или NRG MI(3 - 0) Состояние MRG или NRG MI(3 - 0)
СС = 1 сс = о CC= 1 cc = o
A = B Z= 1 4 5 Z = 1 4 5
A^B z = o 5 4 z = o 5 4
A> В С= 1 А В N® V= 1 3 2
A <B с = о В А N® V= 1 2 3
A> В С A Z= 1 Д С (N® И л Z = 1 1 0
A < В c + z = 1 с д (N® P) + Z= 1 0 1
Примечания. 1. М1(3—0) в шестнадцатиричном коде. 2. Для К1804ВУ4 на вход СС следует подавать выход КС СС = 0.
значением и цоколевкой, адекватной ИС К133ИП4, К155ИП4, К134ИП4, ее отличие сводится к обеспечению несколько меньшего времени задержек.
11.10. Параллельный регистр К1804ИР1
Микросхема представляет собой 4-разрядный регистр для хранения данных и подключения к общей шине микроЭВМ. Описание выводов ИС приведено в табл. 11.26. Структурная схема РГ приведена на рис. 11.10. Запись информации в регистр производится по положи-
Таблица 11.26. Описание выводов ИС
К1804ИР1
Обозначение выводов Номер контакта Назначение вывода
DI (3 — 0) 15; Входная 4-разрядная па-
12; 4; 1 ралельная шина данных
DO (3-0) 14; Выходная 4-разрядная
И; параллельная шина дан-
5; 2 ных (обычные ТТЛ выходы)
DY(3 — 0) 13; То же (выходы с тремя
Ю; 6; 3 состояниями)
OE 7 Вход разрешения выдачи в DY(3 — 0)
CLK 9 Вход синхронизации
UCc 16 Напряжение питания ( + 5 В)
CND 6 Напряжение питания _LQ_B)
373
Обозначение вывода Номер контакта Назначение вывода
DA(3 - 0) DB(3 - 0) DO(3 - 0) DR(3 - 0) SED WRl, WR2 EDO, EDR Ucc GND 20; 16; 8; 4 21; 15; 9; 3 19; 17; 7; 5 22; 14; 10; 2 13 23; 1 11; 12 24 6; 18 4-разрядная параллельная входная шина данных 4-разрядная параллельная входная шина данных 4-разрядная двунаправленная шина данных (три состояния) 4-разрядная параллельная выходная шина (три состояния) Вход управления мультиплексором (0 — DA, 1 — DB) Входы стробов записи в RG1, RG2 Входы стробов чтения информации в DO(3 — 0) и DR(3 - 0) Напряжение питания ( + 5 В) » » (0 В)
Таблица 11.28. Описание выводов ИС К1804ВА2
Обозначение вывода Номер контакта Назначение вывода
DA(3 - 0) DO(3 - 0) DR{3 - 0) М WRl, WR2 EDO, EDR Ucc GND 17; 13; 7; 3 16; 14; 6; 4 18; 12; 8; 2 10 19; 1 9; 11 20 5; 15 4-разрядная параллельная входная шина данных 4-разрядная параллельная двунаправленная шина данных (три состояния) 4-разрядная параллельная выходная шина данных (три состояния) Выход контроля четности магистралей DA(3 — 0), DR(3 - 0) Входы стробов записи данных в регистры RG1, RG2 Входы стробов выдачи данных в магистрали DO(3 — 0), DR(3 - 0) Напряжение питания (4-5 В) » » (0 В)
374
Таблица 11.29. Описание выводов ИС К1804ВАЗ
Обозначение вывода Номер контакта Назначение вывода
DA (3-0) DB(3 — 0) SED WR1, WR2 DO (3-0) DR (3-0) М EDO Ucc GND 20; 16; 8; 4 21; 15; 9; 3 13 23; 1 19; 17; 7; 5 22; 14; 10; 2 12 11 24 18; 6 4-разрядная параллельная выходная шина данных 4-разрядная параллельная входная шина данных Вход управления мультиплексором (0 — DA, 1 — DB) Входы стробов записи данных в регистры RG1 и RG2 4-разрядная двунаправленная шина данных (три состояния) 4-разрядная выходная шина данных (три состояния) Выход схемы контроля четности входов RG1 и выходов RG2 Вход строба выдачи данных в шину DO (3 — 0) и вход управления мультиплексором контроля четности Напряжение питания ( + 5 В) » » (0 В)
Таблица 11.30. Время предустановки (tsu) и удержания (tP) сигналов МПП серии К1804, нс
Обозначение входа Сигнал отсчета К1804В А1 KI 804В А2 K1804BA3
tsu tp fSU tp tsu tp
DA (3-0) DB(3 — 0) WR1 (фронт LH) >23 >7 >15 >7 >12 >6
SED — >30 >7 — — >25 >6
DO (3-0) WR2 (отрицательный потенциал >18 >5 >18 >5 >13 >4
Таблица 11.31. Задержки распространения сигналов в МПП серии К1804, нс
От входа До выхода K1804BA1 K1804BA2 K1804BA3
typ max typ max typ max
WR1 DO (3-0) 21 <36 21 <36 21 <32
EDO DO (3-0) 13 <23 13 <23 13 <23
DO (3-0) DR (3-0) 18 <34 18 <35 18 <30
WR2 DR (3-0) 21 <34 21 <35 21 <30
EDR DR (3-0) 14 <25 14 <25 — —
DA (3-0) M — — 21 <36 32 <42
DO (3-0) M — — 21 <36 21 <32
WR2 M — — 21 <36 21 <32
приведена на рис. 11.11, а, б и в соответственно.
В состав МПП входят: RG1, RG2 — 4-разрядные регистры данных; MUX — входные мультиплексоры (ВА1, ВАЗ); Ml, М2 — схемы контроля четности (ВА2, ВАЗ); выходные усилители магистралей DO и DR; выходные мультиплексоры контрольного бита (ВА2, ВАЗ).
Запись информации в RG1 во всех МПП производится положительным фронтом WR1, а в RG2 — низким потенциалом WR2. Магистрали DO и DR имеют выходные каскады с ТРС.
Описание выводов ИС МПП приведено в табл. 11.27—11.29, а временных параметров — в табл. 11.30, 11.31.
375
11.12. Многоцелевой буферный регистр К1804ИР2
Микросхема предназначена для буферизации и электрической развязки информационных шин микроЭВМ. В ее состав входят (рис. 11.12, а): входной мультиплексор данных (MUX); информационный регистр (1(G); выходные каскады с ТРС.
Описание выводов ИС К1804ИР2 приведено в табл. 11.32, а система микрокоманд — в табл. 11.33. Значения временных параметров ИС приведены ниже:
Время предустановки сигнала на входе, нс:
DI (7—0)......................>12
ЕС............................>20
'R.............................>13
Время удержания сигнала на входе нс:
DI (7—0)......................>12
ЕС..........................>0
Задержка распространения сигнала, нс:
со входа WR до DO (7—0) <45
со входа R до DO (7—0) ... <43
со входа ED до DO (7—0) . . . <39
Рис. 11.12
Таблица 11.32. Описание выводов ИС К1804ИР2
Обозначение вывода Номер контакта Назначение вывода
DI(7 - 0) DO(7 - 0) R ЕС WR ED Ucc GND 3; 4; 7; 8; 13; 14; 17; 18 2; 5; 6; 9; 12; 15; 16; 19 1 21 10 20 22 11 Входная 8-разрядная параллельная шина данных Выходная 8-разрядная параллельная шина данных (три состояния) Выбор сброса регистра данных Вход выбора источника информации (0 — входная шина, 1 — выход регистра) Вход синхронизации записи (положительный фронт) Вход разрешения выдачи данных (низкий потенциал) Напряжение питания ( + 5 В) » » (0 В)
376
Таблица 11.33. Система микрокоманд ИС К1804ИР2
Режим работы ИС Код на входах Код на выходах DY{7 — 0)
EDY Л ЕС DI WR
Запрет выдачи 1 X X X X HZ
Сброс (О (.1 0 0 X X X X X X 0 HZ
Хранение данных (° (1 1 1 1 1 X X X X RG(i - 1) HZ
Загрузка ( 1 1° 1 1 0 0 X DI LH LH HZ DI
Примечания: 1. HZ — высокоимпедансное состояние выхода. 2. LH — положительный перепад синхроимпульса. 3. RG — предыдущее состояние регистра. 4. О, 1 — низкий и высокий потенциалы соответственно. 5. X — произвольное состояние (Хб[0, 1]).
11.13. Порт ввода/вывода К1804ИРЗ
Микросхема предназначена для организации систем ввода/вывода микроЭВМ. В состав БИС входят (рис. 11.12,6): RGR, RGS — два 8-разрядных буферных регистра данных; TR, TS — два триггера запросов обмена; DF — два детектора фронта; выходные каскады магистралей DA и DB с ТРС.
Описание выводов БИС приведено в табл. 11.34. Значения основных временных параметров приведены ниже: Время предустановки сигнала отно-
Время распространения сигнала, нс: от входов WRR, WRS др вы-
ходов DA (7—0), DB (7—0) . . . <15 от входов WRR, WRS до вы-
ходов FRO, FSO................<13
от входов FRI,FSI до выходов
FRO, FSO......................<11
Время разрешения выдачи от входов
EDA, EDB до выходов DA (7—0), DB (7 — 0), нс..................<15
Время запрета выдачи от входов
EDA, EDB до выходов DA (7 — 0), DB (7-0), нс ...................<16
сительно положительного фронта стробов записи, нс:
для входов DA (7 — 0), DB (7 — 0).......................>2
для входов ECR, ECS .... >9
Время задержки сигналов относительно стробов записи для входов
DA (7—0), DB (7—0), ECR, ECS...............................> О
11.14. Генератор синхронизации К1804ГГ1
Микросхема предназначена для построения блоков синхронизации микроЭВМ. В состав ИС синхронизатора входят (рис. 11.12,в): генератор синхроимпульсов (CLG); регистр задания числа генерируемых синхроимпульсов (RG); 4-раз-
Таблица 11.34. Описание выводов БИС К1804ИРЗ
Обозначение Номер контакта Назначение вывода
DA(7 - 0) DB(7 - 0) FRI, FSI WRR, WRS ECR, ECS EDA, EDB FRO, FSO Ucc GND 26; 27; 28; 1; 2; 3; 6; 7 18; 17; 16; 15; 14; 13; 10; 9 12; 4 20; 24 21; 23 25; 19 5; Н 8 22' Двунаправленная 8-разрядная параллельная шина данных Двунаправленная 8-разрядная параллельная шина данных Входы обнуления триггеров TR и TS Входы синхронизации записи в RGR и RGS Входы разрешения записи данных в RGR и RGS Входы разрешения выдачи данных в DA(7 — 0) и DB(7 - 0) Выходы триггеров TR и TS Напряжение питания ( + 5 В) » » (0 В)
377
Таблица 11.35. Описание выводов ИС К1804ГГ1
Обозначение вывода Номер контакта Назначение вывода
С1(3 - I) CLK(4 - 7) СО SC, DRY ХТЦ2, 7) FO СО HLT ST WAIT A RQW INIT EW Ucc> GND UCCG, GNDG 5; 4; 3 9; 8; 7; 6 10; 11 15; 16 14 17 18 19 20 21 22 23 24; 1 13; 12 Входы управления длительностью цикла генерируемых импульсов Выходы генератора синхроимпульсов, фазы 4—1 Входы управления шаговым режимом реботы генератора Выводы для подключения кварцевого резонатора Выход генератора опорной частоты Вход управления состоянием выхода генератора в режиме «останов» Вход сигнала «останов» Вход сигнала «работа» Выход блока управления («останов») Вход запроса сигнала «ожидание» Вход сигнала «запуск» Вход разрешения ожидания Контакты для подключения источника питания ( + 5 и 0 В) Контакты для подключения источника питания генератора ( + 5 и 0 В)
рядный счетчик, задающий выходную синхропоследовательность (СТ); четыре генератора выходных синхросерий GEN1 — GEN4; устройство управления CU.
Описание выводов ИС приведено в табл. 11.35. Микросхема работает с задающей частотой синхронизации до 31 МГц и может функционировать как в непрерывном, так и в старт/стопном режиме. Подачей различных кодов на входы СП — CI3 может задаваться восемь различных типов временной диаграммы работы ИС.
11.15. Основные электрические и временные параметры БИС комплекта К1804
Микросхемы серии К1804 разработаны на основе технологии маломощной транзисторно-транзисторной логики с диодами Шоттки и полностью согласуются по входным и выходным параметрам со стандартными ТТЛ-схемами и характеризуются высоким рассеиванием энергии, что в ряде применений требует специальных мер по отводу теплоты от блоков или плат. Например, процессор микроЭВМ «Электроника-81», работающий в диапазоне рабочих температур от —10 до + 70 °C, с целью отвода теплоты должен обдуваться воздухом от вентилятора.
378
Значения основных электрических и эксплуатационных параметров БИС комплекта приведены в табл. 11.36, а основные временные параметры — в табл. 11.37. Электрические принципиальные схемы входных и выходных каскадов БИС серии К1804 приведены на рис. 11.13, а их основные электрические параметры — в табл. 11.38.
11.16. Основные принципы применения БИС комплекта К1804
Их можно пояснить на примере микроЭВМ «Электроника-81», структура которой представлена на рис. 11.14. Машина имеет систему команд и интерфейс, унифицированные с технологической микроЭВМ «Электроника-бОМ». В состав процессора входят четыре ЦПЭ, БУП, КС, три СМУ, КМП.
Преддешифрация микрокоманд осуществляется в двух запрограммированных ПЛМ К556РТ2, все микропрограммы размещены в восьми БИС ППЗУ К556РТ7 с организацией 2048 х 8. К процессору подключен блок ОЗУ емкостью 128 слов, минимальное время цикла которого составляет 300 нс, число корпусов ИС БИС — 141, резисторов — 48, конденсаторов — 76, мощность потребления — около 30 В А, габаритные размеры процессора 240 х 185 х 30 мм3, напряжения питания 5, 12, —12 В.
Таблица 11.36. Основные электрические и эксплуатационные параметры БИС серии К1804
Наименование параметра Условия измерения Значения
min max
Напряжение источника питания Осс, В 1(?С = Лхном, Татв= +25 °C 4,75 5,25
Входное напряжение:
логического нуля (//£, В UCc = т*п 0 0,8
логической единицы UIH, В Ucc = тах 2,0 з,з
Выходное напряжение:
логического нуля Uql, В UCc = тах — 0,4
логической единицы U0Hi В Ucc = т*п 2,4 —
Относительная влажность воздуха Q, % ТАтв= +25 °C — 98
Ускорение:
линейных нагрузок aLi м/с2 — — 500g
многократных ударов ат, м/с2 — — 150g
одиночных ударов а, м/с2 — — 1000g
Диапазон частот вибраций /, Гц aL < 40g 1 500
Срок хранения в ЗИП Гу, лет Тлгв= -60...+ 125 °C — 15
Диапазон рабочих температур ТАТВ, °C — -10 70
Таблица 11.37. Основные временные параметры БИС комплекта К1804, нс
Тип микросхемы
Наименование параметра и QQ и Г4 и S и и i £ и £ и £ S
3 3 о 3 3 3 3 3
00 00 00 00 00 00 00 00 оо 00
RM И а «мй
X X * X *
Минимальное время цикла 100 120 100 100 50 35 90 — 60 60
Максимальная задержка передачи данных со входа на выход 95 ПО 102 102 36 79 69 15 43 12
Максимальное время предустановки сигналов на входах 69 68 50 50 — 64 68 — 30 5
Максимальное время удержания сигналов на входах 3 3 7 7 — 4 3 — 2 3
Минимальное время положительного состояния синхросигнала 30 30 30 30 — 35 20 — 10 7
Минимальное время отрицательного состояния синхросигнала 30 30 30 30 50 18 10 9
Таблица 11.38. Входные и выходные каскады БИС серии К1804
Обозначение Тип каскада 111Л1Н (мА/мкА) iOL^OH (мА/мА) Обозначение Тип каскада IiiJIih (мА/мкА) hl^OH (мА/мА)
DI(3 — 0) DO (3 — 0) СО V, Р SR\, SL\ SR2, SL2 CI 12 02 ОЗ ОЗ /1, 02 Z1, 02 п -0,72/40 -0,8/100 -0,8/100 -3,6/200 ЦПЭ1 I 16*/-1,6 10*/-1,0 8*/ —0,8 6*/-0,6 6*/-0,6 U804BC1 с, Z А А (3—0) АВ(3 — 0) М1(0-2, 6, 8) М1(3 — 5, 7) N ОЗ, О1 13 13 12 ОЗ -0,36/20 -0,36/20 -0,36/20 -0,71/40 16*/-1,6 6*/-0,6
379
Продолжение табл. 11.38
Обозначение Тип каскада IilILh (мА/мкА) loiJloH (мА/мА) Обозначение Тип каскада hdliH (мА/мкА) JoL^OH (мА/мА)
ЦПЭ2 K1804BC2
DA (3-0) /2 -0,72/40 — SP1, SLl II, 02 -0,72/90 8*/-0,8
DB(3—0) 12 -0,72/40 — SR2, SL2 II, 02 -0,72/90 8*/ —0,8
DY(3 — 0) II, 02 -1/110 16*/—1,6 MI (4-0) 12 -0,72/40 —
А А (3-0) 13 -0,36/20 — MI (8 —5) 12 -0,36/20 —
АВ (3-0) 13 -0,36/20 — CI II -3,6/120 —
Р 03 — 10*/ —0,8 MSW II, 02 -0,72/90 8*/ —0,8
G 03 — 18*/-1,6 LSS, WE, OEB, 13 -0,36/20 —
СО 03 — 8*/—0,8 EA, OEY, IEN
БУП K18)4BP1
CI Z1 -2,/50 — GO, C2 II -14/350 —
РЗ /1 -4/100 — Cl II -16/400 —
Р2 /1 -6/150 — P, G 03 — 20/-1
Р0, Pl, G3 /1 -8/200 —
КС K1804BP2
Г(С, Z, N, И) 12 -0,72/40 — CO, CC 02 — 8*/-0,8
М1(12—0) 12 -0,36/20 — EC, EZ, EN, EV 12 0,72/40 —
CI, OEY 12 -0,72/40 — CEM II -0,8/100 —
СЕМ, ОЕСТ 12 -0,72/40 — Y(C, Z, N, V) 02 — 8*/-0,8
CLK, SE 12 -0,72/40 — SL(2, 1) II, 02 -0,8/100 6/-0,6
SR(2, 1) II, 02 -0,8/100 6/-0,6
СМУ К1804АУ1, К1804ВУ2
DI (3—0)** 13 -0,36/20 — CO 02 — 4/-2,6
DR (3-0)** 13 -0,36/20 — CI 13 -1,08/40 —
MIA (3-0) 02 — 12/—2,6 PUP, OE, RE 13 -0,72/40 —
OR (3-0) 13 -0,36/20 — FE, CLK, Z 13 -0,36/20 —
КМП К1804ВУЗ
MI (3-0) 13 -0,36/20 — ME, FE, CTL 02 — 8*/-0,8
TST 13 -0,36/20 — CTE, FE, PUP 02 — 8*/-0,8
OE 13 -0,36/20 — SO, SI 02 — 8*/-O,8
БМУ К1804ВУ4
DI (11-0) 12 -0,87/80 — CLK 12 -2,14/100 __
MI (3-0) 12 -0,72/40 — OE, RE 12 -0,72/40 —
EC, CI 12 -0,54/30 — MIA (11-0) 02 — 12/-1,6
FL 02 — 8/-1,6 CC 12 -1,31/50
VE, PE, ME 02 — 8/-1,6
KA К1804ВУ5
MI (4-0) 12 -0,72/40 — P, FL, EMP 03 — 12/-1,2
DY(3 — 0) 02 — 16/— 1,6 CC II -0,66/50 —
G, CO, KO 03 — 16/— 1,6 CI II -3,2/250 —
DI (3-0) 12 -0,36/20 — KI 12 -2,3/90 —
RE, IE 12 -0,72/40 — OE, CLK 12 -0,72/40
РГ К1804ИР1
DI (3-0) II -0,36/20 — И CLK II -0,31/20 —
DO (3-0) 03 — 12/-0,66 OE II -0,36/20 —
DY (3-0) 02 — 12/-1
МБР К1804ИП2
DI(7—0) 12 -0,36/20 — EC 12 -0,36/20 —
DO(7—0) 02 — 8/-1,6 R 12 -0,36/20 —
ED 12 -0,36/20 — C 12 -0,36/20 —
380
Продолжение табл. 11.38
Обозначение Тип каскада Iil4ih (мА/мкА) Iol4oh (мА/мА) Обозначение Тип каскада IlLfllH (мА/мкА) Iol4oh (мА/мА)
ПВВ К1804ИРЗ
DA(7—0) 12, 02 -0,36/20 24*/-1,0 FRO, FSO 02 — 8/-1,0
DB(7—0) 12, 02 -0,36/20 24*/-1,0 EDA, EDB 12 -0,72/20 —
ECR, ECS 12 -0,72/20 — FRI, FSI 12 -0,36/20 —
CS, CR 12 -0,72/20 —
ГСИ К1804ГГ1
XTL(2, 1) 12 -0,36/20 — I I RQW 12 -0,36/20 —
CI (3-1) 12 -0,36/20 — WAITA 02 — 8/-1,0
CLK(4 — 1) 02 — 24*/-1,0 INIT 12 -0,36/20 —
FO 02 — 24*/-1,0 RDY 12 -0,36/20 —
CO, HLT, ST 12 -0,36/20 — COSC 12 -0,36/20 —
МПП1 1 C1804BA1
DA (3-0) 12 -0,36/50 — DO (3-0) 13, oi -0,36/50 48*/-1,6
DB(3 — 0) 12 -0,36/50 — DR (3-0) 02 — 48*/-1,6
WR1, EDR 12 -0,36/50 — WR2, EDO 12 -0,72/50 —
SED 12 -0,36/50 —
МПП2 К1804ВА2
DA (3-0) 12 -0,36/20 — I EDO, WR2 12 -0,72/20 —
DO (3-0) 12, 02 -0,36/20 48*/-1,6 WRl, EDR 12 -0,36/20 —
DR (3-0) 02 — 48*/-1,6 1 1 M 02 — 48*/-1,6
МППЗ К1804ВАЗ
DA (3-0) 12 -0,36/20 - Il EDO 12 -0,72/20 —
DB(3—0) 12 -0,36/20 — WR\ 12 -0,36/20 —
DO (3-0) 12, 02 -0,36/20 48*/-1,6 WR2 12 -0,72/20 —
DR (3-0) 02 — 48*/-1,6 SED 12 -0,36/20 —
Примечание. Ток Ijh указан для Ujh=2A B.
♦ Напряжение Uql < 0,5 B.
** В БИС К1804ВУ2 токи суммируются.
Рис. 11.13
381
Список литературы к гл. И
1. Аналоговые и цифровые интегральные микросхемы. Проектирование РЭА на интегральных микросхемах. /Под ред. С. В. Якубовского.— М.: Радио и связь, 1984. 432 с.
2. Мик Дж., Брик Дж. Проектирование микропроцессорных устройств с разрядно-модульной организацией: 2 т. — М.: Мир, 1983, т. 1 —253 с.; т. 2 — 223 с.
3. Новоселов В. В., Шумилов Л. А. Выбор структуры микропроцессора на комплекте микро-программируемых БИС.—УСиМ, 1983, № 3, С. 21-24.
4. Проектирование цифровых систем на комплектах микропрограммируемых БИС / С. С. Булгаков, В. М. Мещеряков, В. В. Новоселов, Л. А. Шумилов. М.: Радио и связь, 1984. 240 с.
12
Микропроцессорный комплект
БИС серии КА1808
Комплект предназначен для использования в кино-фототехнике, построения аппаратов высшего класса с расширенными функциональными возможностями и автоматизацией процесса фотосъемки [1, 2].
Электронные устройства на базе микропроцессорных БИС позволяют автоматизировать следующие режимы работы фотоаппарата: автоматический выбор экспозиции с приоритетом выдержки; автоматический выбор экспозиции с приоритетом диафрагмы; программный режим выбора экспозиции; автоматический выбор экспозиции с арретированием; автоматический выбор экспозиции с лампой-вспышкой; многократное экспонирование; запись и хранение в памяти условий экспозиции; индикацию условий экспозиции; автопуск с программным временем задержки, предусматривающий световую индикацию на светодиоде с переходом на звуковую за 1 — 5 с до его окончания; фокусировку объектива на объект съемки в диапазоне от 1,2 до 12 м.
12.1. Состав комплекта КА1808
В состав комплекта входят следующие БИС: однокристальный микропроцессор (МП); специальный аналого-цифровой преобразователь (САЦП); устройство задания режимов экспонирования (УЗРЭ); микросхема интерфейса к шкальным фотокамерам (ИШФ); микросхемы управления экспозиций (АУЭ); фоточувствитель-ная микросхема автоматической фокусировки (МАФ).
Микросхемы комплекта КА1808 реализованы по высококачественной планарно-эпитаксиальной (ПЭ), ТТЛ и И2Л технологиям и работоспособны в диапазоне температур от —25 до + 55 °C. Каждая БИС комплекта состоит из ряда функционально-законченных аналого-цифровых блоков, что позволяет применять их также для создания устройств дискретной автоматики, промышленных контроллеров и т. д. Значения основных системных параметров БИС приведены в табл. 12.1, все микросхемы сопрягаются с ТТЛ логикой.
12.2. Однокристальный 8-разряд-ный микропроцессор КА1808ВМ1
Микропроцессор предназначен для цифровой обработки информации в составе систем автоматического управления кино-фототехники и может использоваться в качестве решающего блока различных специализированных контроллеров систем промышленной автоматики невысокой сложности.
Структура однокристального микропроцессора. В состав БИС (рис. 12.1) входят: программируемая логическая матрица (PLA); схема формирования сигналов управления (FCU); схема формирования адресов микрокоманд (MAR); регистр адреса микрокоманды (CU); блок контроля питания (SCU); преобразователь кода Грея (8 —4 —2—1) (PCG); мультиплексоры (MUX); регистр ввода информации (RI); схема кода коррекции объектива (ССО); регистр кода коррекции объектива
383
Таблица 12.1. Основные системные параметры БИС комплекта КА1808 (6КО. 348. 723ТУ)
Обозначение БИС Технология Разрядность, бит Основное функциональное назначение Мощность потребления, мВА Тип корпуса
МП КА1808ВМ1 И2Л 8 Цифровая обработка информации от датчиков, выработка сигналов управления исполнительными механизмами 39,6 4117.22-3
САЦП КА1808ИР1 И2Л, ТТЛ 8 Преобразование аналоговых сигналов в цифровой код, выработка специальных сигналов — признаков 55 4109.20-1
УЗРЭ КА1808ВВ1 И2Л 1 Управление режимами экспонирования фотоаппарата 55 4109.20-1
ИШФ КА1808ВВ2 ПЭ - Электронный блок интерфейса шкальных фотоаппаратов 22 4106.14-5
АУЭ КА18О8ХК1 КА1808ХК2 ПЭ - Автоматическое управление экспозицией 33,6 67,2 4117.22-3 4105.14-4
МАФ КА1808ВВЗ ПЭ - Сравнение уровня освещенности двух изображений и управление фокусировкой фотокамеры 180 -
384
(RGCO); блок выработки констант (ВС); одноразрядный последовательный сумматор (SM); регистр общего назначения (WR); схема обработки диафрагмы (CCD); схема управления интерфейсом (ICU); регистр режимов работы камеры (RGS); регистр яркости (KGL); регистр признаков (KGP); регистр выдержки (RGV); схема отработки выдержки (CCF); распределитель импульсов (SGN), генерирующий четыре серии (SO — S3), стробирующие работу всех блоков БИС; делитель (19-разрядный таймер) отсчета выдержки (DIV); блок интерфейса дешифратора формирователя сигналов управления светодиода (IDF). (
Микросхема реализована по планарно-эпитаксиальной технологии И2Л и упакована в 22-выводной пластмассовый корпус с планарными выводами. Описание выводов БИС приведено в табл. 12.2.
Основным назначением МП является согласование с внешними по отношению к контроллеру камеры элементами и формирование управляющих работой камеры сигналов. Блок контроля питания управ
ляет частотой мигания контрольного светодиода. В режиме «контроль питания» и при задержке спуска частота мигания равна 18 Гц; при задержке спуска на 10 с первые 8 с частота 2 Гц, последние 2 с - 18 Гц.
Одноразрядный сумматор позволяет выполнять простую передачу либо передачу с суммированием или вычитанием операндов и является основным органом обработки данных.
Преобразователь кода Грея позволяет исправлять ошибки в младших разрядах кодов, внесенные механическими набор-никами.
В регистр режимов (RGS) заносится следующая информация: необходимость арретирования; режим управления диафрагмой (ручной/автомат); задержка спуска (2 или 10 с).
В регистр признаков (RCP) записываются признаки, вырабатываемые АЦП: код яркости; режим работы вспышки (ручной/автомат); готовность вспышки к работе; положение кнопки контроля питания (включена / выключена).
Таблица 12.2. Описание выводов микропроцессора КА1808ВМ1
Обозна- Номер Обозна- Номер
чение кон- Назначение вывода чение кон- Назначение вывода
вывода такта вывода такта
L\ 2 Вход сигнала начала обра- D1 16 Одноразрядная магистраль
ботки выдержки для приема кода яркости сни-
L2 19 Вход сигнала пуска затвора маемого объекта в режиме
13 Вход сигнала положения фотовспышки
диафрагмы объекта D2 9 Одноразрядная магистраль
ц 21 Вход сигнала хранения кода для приема кода объектива
яркости снимаемого объекта D3 6 Одноразрядная магистраль
Ls 18 Вход сигнала запрета вы- для приема кода чувствитель-
свечивания режимов экспози- ности пленки
ции D4 7 Одноразрядная магистраль
Ц 20 Однорязрядная магистраль для приема кода диафрагмы
для приема сигнала начала или выдержки
и конца кадра D5 8 Одноразрядная магистраль
й 1 Одноразрядная магистраль для приема кода работы
для вывода сигнала блоки- D6 12 Вход приема импульсов о
ровки питания размерах обрабатываемой диа-
3 Выход сигнала управления фрагмы
отработкой вычисления экс- D1 10 Одноразрядная магистраль
позиции для вывода информации и уп-
^9 5 Выход сигнала управления равления ее индикацией (вы-
отработкой вычисленной экс- свечиванием)
позиции D8 22 Вывод сигнала управления
CLR 4 Вход приема сигнала начала миганием светодиода
работы фотокамеры Ucc 17 Напряжение питания (+1,5 В)
STB, 14; Входы синхронизации ра- GND 11 ». » (0 В) 1
CLK 15 боты микропроцессора
13 С. Т. Хвощ и др.
385
В регистр яркости (PGL) записывается 8-разрядный код яркости объекта съемки.
Программирование PLA осуществляется в процессе производства БИС и настраивает ее на определенный алгоритм управления фотокамерой.
Основные электрические параметры микропроцессора:
Входной ток высокого уровня 11Н, мкА........................< 500
Входной пробивной ток 11НВ, мкА > 5000
Входное напряжение низкого уровня
UIL, В.....................<0,4
Входной ток низкого уровня IIL, мкА..........................< ~ 500
Входной пробивной ток 11В, мА > 1,0 Ток потребления /Сс, МА .... <22
Напряжение питания Ucc, В . . . 1,51^3075
12.3. Специальный аналого-цифровой преобразователь
КА1808ИР1
Преобразователь предназначен для: преобразования аналоговых сигналов (посту
пающих по одному из входов V2 или КЗ), имеющих различный наклон передаточной характеристики в цифровой последовательный код; выработки выходного напряжения -|- 1,51 о*о75 В» используемого для питания инжекционных БИС комплекта КА 1808; выработки признаков: «готовность фотовспышки», «тип фотовспышки», «контроль питания», «питание ниже нормы», обрабатываемых микропроцессором КА18О8ВМ1 (разрядность преобразователя 8 бит).
Структура БИС САЦП. В ее состав (рис. 12.2,а) входят: аналоговый ключ (AS); аналоговый интегратор (А/N); компаратор (СМР); устройство управления (С (7); восьмиразрядный счетчик (С7); распределитель импульсов синхронизации (CLG); схема контроля питания (SCU); схема выработки входного напряжения (SOV); аналоговый усилитель (АМР); выходной мультиплексор (MUX).
Описание вькводов БИС приведено в табл. 12.3. Микросхема реализована по
386
Таблица 12.3. Описание выводов БИС КА1808ИР1
Обозначение вывода Номер контакта Назначение вывода Обозначение вывода Номер контакта Назначение вывода
CLR1, 1; 2 Входы корректировки ин- Vo 6 Выход напряжения
CLR2 тегратора PSB\ 16 Вход коррекции схемы кон-
DR1 3 Выход интегратора троля питания
DR2 8 Выход аналогового ключа PSB2 17 Вход контроля напряжения
VI 4 Вход интегратора питания
V2 7 Вход АЦП с положительной PSB3 9 Выход контроля опорного
передаточной характеристи- напряжения
кой PSB4 18 Выход аналогового усили-
V3 11 Вход АЦП с отрицатель- теля
ной передаточной характерис- SI, S2 14; Входы синхронизации
тикой 15
V4 12 Вход сигнала готовности D 13 Информационный выход
фотовспышки к работе кода яркости
V5 19 Вход аналогового усилителя — 20 Не используется
Vcc 5 Напряжение питания (4-1,5 В)
GND 10 Напряжение питания (0 В)
совмещенной планарно-эпитаксиальной ТТЛ — И2 Л технологии и упакована в пластмассовый 20-выводной корпус с планарными выводами.
Работа БИС синхронизируется восемью внутренними синхросериями, генерируемыми на основе синхросерий S1 и S2 генератором CLG. Аналоговый ключ AS позволяет подключать вход интегратора либо к одному из входов аналоговых сигналов (У1, V2), либо к вырабатываемому в БИС внутреннему опорному напряжению. Компаратор СМР производит сравнение выходного напряжения интегратора с эталонным напряжением, вырабатываемым SOV. Схема опорного напряжения позволяет получать два номинала напряжения на выходе Uo-(l,5to’.o75) 6 и (1,2 ±0,06) В. Схема контроля питания SCU вырабатывает сигнал «питание БИС ниже нормы» и передает признак контроля питания со входа PSB2.
Преобразователь работает в трех основных режимах: преобразования напряжения со входа V2 (вывод F4 в режиме «обрыв») или со входа V3 (между выводами 74 и GND включен резистор номиналом до 1 кОм), передачи признаков (вывод PSB2 подключен к GND).
Схема включения САЦП. В электронном устройстве управления фотокамерой (рис. 12.2,6) информация с выхода D подается на вход D1 микропроцессора, при-13*
нимающего в последовательном виде 8-разрядный код яркости. Номиналы внешних элементов обрамления БИС: С1 = 1,0 мкф, R1 = 20 кОм, R2 = 20 кОм, R3 — 8 кОм, R4 — 4,1 кОм, R5 = 3 кОм, R6 = 1 кОм, R1 = 50 кОм. Временная диаграмма работы БИС приведена на рис. 12.2, в. Интегрирование сигналов происходит на емкости С1, резистор R1 является нагрузочным для выхода D, реализованного в виде схемы с открытым коллектором. На вход S1 подаются синхроимпульсы положительной полярности с периодом tt = 31,25 мкс. Через период времени t2 = 8 ц = 250 мкс на выходе D следуют последовательные коды 8-разрядных слов. Время t3 = 336ц = 10500 мкс отводится на интегрирование входного сигнала, а за время е4, зависящее от уровня входного сигнала, происходит формирование цифрового кода яркости. Основные электрические параметры БИС:
Напряжение питания Ucc, В . . . 5 ± 0,5 Ток потребления 1СС, мА .... <10
Входной ток низкого уровня IIL, мкА..............................- Ю00
Входной ток высокого уровня IjH, мкА 5 Выходной ток высокого уровня 1ОН, мкА..............................<10
Выходное напряжение низкого уровня Uol, В........................<0,4
Выходное напряжение высокого уровня Uqh* В....................>2,4
387
12.4. Устройство задания режимов экспонирования КА1808ВВ1
Микросхема предназначена для управления различными исполнительными механизмами [2] (например, в составе кинофотоаппаратуры управляет временем экспонирования фотоматериалов), и вырабатывает прямоугольные импульсы с частотой 32 кГц и формирует управляющие сигналы на электромагниты исполнительных устройств, а также позволяет контролировать напряжение источника питания при помощи светодиодного индикатора.
Структура УЗРЭ. В состав БИС (рис. 12.3,а) входят: схема контроля питания SCU; схема блокировки питания
BLC; схема выработки сигнала начала отработки выдержки FV; схема корректировки тока нагрузки CRCT; коммутатор MUX; схема формирования сигнала начала работы фотокамеры FS; схема формирования сигнала управления светодиодом FCV-, схемы формирования сигналов управления первым — третьим электромагнитами FC1 — FC3; генератор тактовой частоты CLG.
Схема реализована по планарно-эпитаксиальной ТТЛ технологии и упакована в 20-выводной пластмассовый корпус с планарными выводами. Описание выводов БИС приведено в табл. 12.4.
Схема включения УЗРЭ в фотоаппаратуре приведена на рис. 12.3,6. Номиналы элементов обрамления: С — 30 мкф,
Таблица 12.4. Описание выводов БИС КА1808ВВ1
Обозначение вывода Номер контакта Назначение вывода Обозначение вывода Номер контакта Назначение вывода
VI, V2 3, 5 Входы управления обработ- DR5 13 Выход блокировки напряже-
кой экспозиции ния питания
V3 8 Вход управления светодио- DR6 17 Выход управления светодио-
дом дом
V4 19 Вход начала отработки вы- CLK 15 Выход генератора тактовой
держки частоты
V5 7 Вход блокировки напряже- STR 4 Выход сигнала начала ра-
ния питания боты фотокамеры
DR1 2 Выход управления электро- CLR1 9 Вход корректировки час-
магнитом отработки выдержки тоты генератора синхрони-
DR2 18 Выход управления электро- зации
магнитом отработки диафраг- CLR2 12 Вход коррекции частоты
мы таймера
DR3 1 Выход управления электро- CLR3 11 Вход коррекции тока на-
магнитом подъема зеркала грузки
DR4 6 Выход начала отработки Ui 14 Опорное питание (+1,6 В)
выдержки Ucc 16 Напряжение питания ( + 5 ± ±1,0)В
GND 10, 20 Напряжение питания (0 В)
388
RI >480 Ом, K2 = K5 = K6>600 Ом, КЗ = 4,8 КОм, К4 = 4,8 КОм, К7>600 Ом, К8 = 24 КОм.
Изменением внешнего резистора К10, подключаемого между выводами CLR1 и UI, в пределах от 50 кОм до 1 мОм можно изменить частоту генерации на выводе CLK в пределах от 110 до 15 кГц. Схема контроля питания в зависимости от напряжения позволяет получить колебания различной частоты, которая также определяется номиналом конденсатора. При С = 30 мкФ изменение напряжения питания от 3,06 В до 6,0 В вызывает изменение частоты колебаний на выходе DR6 от 0,2 до 1,2 Гц.
Схема корректировки тока нагрузки при изменении R9 от 5 до 50 кОм меняет ток выхода нуля I0L по выводам DR1, DR2, DR6 в пределах от 6 до 26 мА.
Закон генерации сигналов управления БИС приведен в табл. 12.5.
Таблица 12.5. Таблица истинности сигналов БИС КА1808ВВ1
Входы Выходы
VI V2 V5 V3 V4 DR3 DR1 DR5 DR6 DR2 DR4
1 0 X X X 0 1 N N 0 N
0 0 X X X 1 0 N N 0 N
0 1 X X X 1 0 N N 1 N
1 1 X X X 1 1 N N 1 N
0 X X X X N 0 N N N N
1 X X X X N 1 N N N N
X X 0 X X N N 0 N N N
X X 1 X X N N 1 N N N
X 0 X 0 X N N N H 0 N
X 0 X 1 X N N N 1 0 N
X 1 X 0 X N N N 0 1 N
X 1 X 1 X N' N N 1 1 N
X 0 X X X N N N N 0 N
X 1 X X X N N N N 1 N
X X X X 0 N N N N N 1
X X X X 1 N N N N N 0
Примечание. 1 — высокий потенциал ((7/я,
UqhK 0- - низкий потенциал ((//£, UolK N —
неопределенное состояние выхода; X — про из-
вольное состояние выхода; выходе БИС импульсов. H - - генерация на
На выходе CLK всегда генерируется последовательность импульсов, а на выходе STR после выдачи первого импульса устанавливается высокий потенциал.
Значения основных электрических параметров БИС:
Ток потребления /сс, МА .... <10
Входной ток высокого уровня 11Н,
мкА............................<1—101
Входной ток низкого уровня Z/я, мкА..............................< 100
Выходное напряжение высокого уровня для STR Uoh, В . . . >2,4
Выходное напряжение низкого уров-
ня для U0L, В:
для STR, DR3, DR4, DR5 . . . < 0,4
для DR1, DR2, DR6............<1,2
Выходной ТОК ВЫСОКОГО уровня 1он, мкА................................<50
12.5. Интерфейсная микросхема для шкальных фотоаппаратов КА1808ВВ2
Микросхема предназначена для управления системой автофокусировки, задания режимов питания гальванометра, обеспечения индикации условий экспонирования.
Структура ИШФ. В его состав (рис. 12.4,а) входят: селектор импульсов синхронизации (SEL); схема обработки сигналов автоспуска (АУТ); блок индикации (IND); блок выходного напряжения (BSV).
Микросхема выполнена по планарноэпитаксиальной технологии и упакована в пластмассовый 14-выводной корпус с планарными выводами. Описание выводов БИС приведено в табл. 12.6.
Таблица 12.6. Описание выводов БИС интерфейса шкального фотоаппарата КА1808ВВ2
Обозначение вывода Номер контакта Назначение вывода
EX 1 Выход селектора импульсов управления автоспуском
SL 2 Вход селектора импульсов управления автоспуском
DE 4 Вход блокировки сигнала автоспуска
M 5 Вход обработки сигнала автоспуска
L 6 Выход сигнала автоспуска
VD 8 Выход блока индикации
IN, El 10; Выходы сравнения сиг-
И нала блока индикации
Ucd 3 Напряжение питания блока управления автоспуском ( + 6 ± 1,2) В
389
Продолжение табл. 12.6
Обозначение вывода Номер контакта Назначение вывода
GND1 7 То же (0 В)
Ucc2 9 Напряжение питания блока входного напряже-НИЯ (+2,4to.’5> В
GND2 14 Напряжение питания блока выходного напряжения (0 В)
Все входящие в состав БИС элементы могут быть условно отнесены к трем подсистемам фотоаппарата: блоку управления электромагнитом фокусировки (SEL и AVT); блоку индикации (IND); блоку стабилизации напряжения питания экспонометра (BSV).
Схема включения БИС в электронное устройство управления фотокамерой приведена на рис. 12.4, б. Электромагнит (L1) потребляет ток питания /сс^50 мА. Параллельно ему включается диод VD1. Светодиод VD2 используется для индикации включения схемы автоспуска. Внешний фоторезистор К5 = 0,5 -г 100 кОм играет роль чувствительного элемента экспонометра, а датчик Р1 используется для фиксирования обрабатываемой диа
фрагмы. Ключ SJV1 используется для включения автоспуска. Номиналы остальных внешних элементов: С1 = 300 нФ, С2 = 1 мкФ, R1 = Кб « 10 кОм, R2 = = 30 кОм, КЗ = R4 » 5 кОм.
Временная диаграмма сигналов на выводах БИС приведена на рис. 12.4, в.
12.6. Устройство для автоматического управления экспозицией КА1808ХК1, КА1808ХК2
Микросхемы К1808ХК1 обеспечивают выполнение следующих функций: формирования времени выдержки; формирования временного интервала для управления системой автоспуска; формирования одиночных импульсов для управления электромагнитом спуска затвора; индикации выбора условий экспозиции в трех зонах: «Света мало», «Света норма», «Света много»; индикации годности источника питания и блокировки выходов при его разряде; индикации работы системы автоспуска; выбора режимов работы системы: «Выдержка», «Индикация», «Автоспуск».
Микросхемы К1808ХК2 обеспечивают выполнение более узкого круга задач: формирования времени выдержки; индикации выбора управления экспозиции
390
в двух из трех зон: «Света мало», «Света много»; блокировки выходов при разряде источника питания; выбора режимов: «Выдержка», «Индикация».
Структура БИС КА1808ХК1. В ее состав (рис. 12.5, а) входят следующие блоки: выбора режима работы (DQ1); управления режимом автоспуска (DQ2); контроля источника питания (SCU); отработки выдержки (DT1); отработки автоспуска (DT2); индикации «Освещенность выше нормы» (DN1); индикации «Освещенность ниже нормы» (DN2); формирования импульсов автоспуска (£>G1); индикации режима «Автоспуск» (DHA) и формирователь импульсов (DG2).
Микросхема выполнена по планарноэпитаксиальной технологии и упакована в 22-выводной пластмассовый корпус с планарными выводами. Описание выводов БИС приведено в табл. 12.7.
Структура БИС КА1808КХ2. В ее состав входят (рис. 12.5,6) следующие блоки: выбора режима работы (DQ); отработки выдержки (DT); индикации «Освещенность выше нормы» (DN1); индика-
ции «Освещенность ниже нормы» (DN2) и схема контроля источника питания (SCU).
Таблица 12.7. Описание выводов БИС КА1808ХК1 и КА1808ХК2
КА1808ХК1 КА1808ХК2 Назначение вывода
Обозначение вывода Номер контакта Обозначение вывода Номер контакта
МО 1 МО 1 Вход выборки режима индикации «Выдержка»
R\ 2 R\ 2 Выход для подключения внешних фоторезистора и делителя напряжения
КТЕ 3 КТЕ 3 Вход коррекции времени экспонирования
RC 4 RC 4 Вход подключения внешней ЯС-цепи
£1 5 £1 5 Выход блока обработки выдержки
ST 6 — — Вход блока управления режимом автоспуска
КТА 7 — — Вход коррекции обработки времени автоспуска
KTZ 8 — — Вход коррекции длительности импульса для электромагнита автоспуска
L2 9 — — Выход блока формирования импульса автоспуска
GND 10 GND 6 Напряжение питания (0 В)
VD\ 11 — — Выход блока индикации режима «Автоспуск»
Cl, С2 12; 14 — — Входы для подключения времязадающей емкости формирователя импульсов
ки 13 ки 7 Вход коррекции блока контроля источника питания
VD2 15 — — Выход блока индикации режима «Автоспуск»
VD3 16 VD\ 8 Выход индикации транспаранта «Освещенность ниже нормы»
R2 17 VD2 9 Вход для подключения внешнего делителя напряжения
К2 18 R2 10 Вход корркции блока индикации пониженной освещенности
VD4 19 К2 11 Выход индикации транспаранта «Освещенность выше нормы»
R3 20 VD3 12 Вход для подключения внешнего делителя напряжения
К\ 21 К\ 13 Вход коррекции блока индикации повышенной освещенности
Ucc 22 Ucc 14 Напряжение питания ( + 2,4^0’4!) В
391
Микросхема выполнена по планарноэпитаксиальной технологии и упакована в 14-выводной пластмассовый корпус с планарными выводами. Описание выводов БИС приведено в табл. 12.7.
12.7. Фоточувствительная микросхема автоматической фокусировки КА1808ВВЗ
Микросхема предназначена для автоматической фокусировки объективов. Она сравнивает уровни освещенности двух фотоприемных матриц и выдает результаты сравнения световых сигналов изображения в виде электрического сигнала управления для микросхем интерфейса фотокамер КА1808ВВ2.
Структура МАФ. В ее состав (рис.
12.6,а) входят: две фотодиодных матрицы VDM1, VDM2; компаратор уровней освещенности СМР, устанавливающий максимум сигнала при идентичности
WR____________ .—। ___
КО ~I___________________ГХ2
освещенности VDM1, VDM2; блок коррекции напряжения DKU; блок согласования DW, объединяющий четыре выхода СМР и представляющий собой диффе
ренциальный усилитель с отрицательной обратной связью; блок сравнения DS, осуществляющий запоминание амплитуды выходного сигнала в момент идентичности уровней освещенности.
Описание выводов МАФ приведено в табл. 12.8. Схема включения БИС КА1808ВВЗ в схему фотокамеры приведена на рис. 12.6,6.
Таблица 12.8. Описание выводов микросхемы автоматической фокусировки объектива КА1808ВВЗ
Обозначение вывода Номер контакта Назначение вывода
7(4 - 0) 15; 14; 13; 12; 1 Выходы блока сравнения уровней освещенности
CR1, CR2 2; 5 Входы блока согласования
ЕХ1 3 Выход блока согласо-
ЕХ2 10 вания
RQ 4 Вход блока сравнения
RU 6 Выход контроля напряжения блока коррекции
WR 9 Вход блока сравнения
Ucc 7 Контакт для подключения источника питания (6 ±1,2) В
GND 11 Контакт для подключения источника питания (0 В)
Один из выходов 1(4 — 0), помеченный точкой, по которому электрические параметры не соответствуют ТУ, не подключается ко входу CR1, остальные четыре объединяются. При отсутствии точки ко входу CR1 подключаются любые четыре выхода из пяти. Номиналы элементов обращения выбираются: R1 = 0,5 1
кОм, R2 = 5 + 10 кОм, С1 = 0,5 5,0 мкФ, С2 = 10 пФ.
Микросхема обрабатывает световой сигнал, лежащий в диапазоне освещенности от 10"1 до 104 лм. Сигнал управления снимается с выхода ЕХ2.
Список литературы к гл. 12
1. Белоус А. И., Горовой В. В., Дворников О. В. Применение БИС КА1808ВВ1 в радиотехнических устройствах // Электронная промышленность. 1985. № 2. С. 13-15.
2. Бобков В. А., Горовой В. В., Евдокимов В. А. Микропроцессорный комплект БИС серии КА1808 и контроллер зеркальной фотокамеры на его основе // Микропроцессорные средства и системы. 1984. № 3. С. 23-27.
392
13
Процессоры цифровом обработки сигналов
Потребность обработки сложных алгоритмов при решении таких задач, как цифровая фильтрация сигналов, распознавание образов, синтез и анализ речи и т. д., возникающих при создании биомедицинской техники, в акустике, гидро- и радиолокации, сейсмологии, связи, ядерной физики, организации ГАП, требует использования специализированной высокопроизводительной элементной базы. В последнее десятилетие интенсивное развитие электроники позволило создать такую элементную базу [8, 15, 17 — 21]. При этом весь спектр микроэлектронных устройств, появившихся для цифровой обработки сигналов, условно можно классифицировать на три группы: однокристальные цифровые процессоры обработки аналоговых сигналов APS; однокристальные цифровые процессоры обработки сигналов DPS; микропрограмми-руемые цифровые процессоры PS и программируемые коммутаторы РМ, ориентированные на создание однородных решающих сред.
Основные отличительные особенности трех этих классов устройств иллюстрируются рис. 13.1, а — в. Использование APS наиболее целесообразно в небольших автономных системах с аналоговым представлением информации на входе и выходе [15, 21]. Наиболее характерными представителями СБИС данного класса являются К1813ВЕ1 и I - 2920 фирмы Интел (Intel). Микросхемы имеют четыре аналоговых входа и восемь аналоговых выходов, подключенных к 9-разрядным преобразователям. Обработка цифровых
кодов ведется на 25-разрядном ALU, что обеспечивает необходимую точность при решении задач фильтрации.
Однокристальные цифровые процессоры обработки сигналов DPS, в отличие от APS не имеют встроенных преобразователей, но обладают большими возможностями по обмену информацией через последовательный и параллельный интерфейсы, что позволяет строить на их основе многозвенные фильтры либо использовать их в качестве периферийных специализированных процессоров, подключаемых к стандартным микропроцессорным интерфейсам. Наиболее характерным представителем БИС данного
а)
Аналоговый вход
АналогЬвый выход
APS
д) Параллельный интерфейс
393
класса является |1PD772O фирмы НЕК (NEC) [12, 19]. Как правило, DPS имеют большую производительность, а реализация подсистем аналого-цифрового преобразования на внешних БИС обеспечивает большую точность представления данных, что позволяет решать более сложные задачи.
Максимальная производительность на задачах цифровой обработки сигналов обеспечивается при использовании однородных решающих сред [7]. При этом на основе одного или ограниченного числа типов процессоров (PS) возможно создание различных конфигураций вычислительных структур. Главная проблема в многопроцессорных системах — снижение затрат времени на обмен данными между параллельно работающими процессорами и на программные операции, необходимые для реконфигурации связей. Основу организации вычислительных процессов в многопроцессорных системах с программируемой архитектурой составляет принцип потока данных. При этом
наиболее распространены четыре типа связей процессоров в системах с магистральной (рис. 13.2, а), матричной (рис. 13.2,5), конвейерной (рис. 13.2, в) и иерархической (рис. 13.2, г) архитектурой.
Наиболее характерными БИС для построения процессоров данного класса являются схемы серии К1815, система коммутации которых может строиться на основе матричных коммутаторов К1509КП1, К1509КП2.
13.1. Методы и алгоритмы цифровой обработки сигналов
Сигнал представляет собой функцию, содержащую информацию о состоянии или поведении физической системы, каком-либо событии, командах управления и т. п. [И], которая может быть определена на непрерывном пространстве изменения независимой переменной времени или же задаваться лишь для ее дискретных значений. Кроме того, и сама функция мо
i~1 i i+1 i+2
Рис. 13.2
394
определяемые лишь моментов времени них дискретные зна-название цифровых
жет быть как непрерывной, так и дискретной. Сигналы, для дискретных и принимающие на чения, получили
и являются объектом цифровой обработки сигналов (ЦОС).
Возможность такого представления непрерывных реальных процессоров имеет корректное теоретическое обоснование [13, 14].
Цифровые сигналы представляются в виде последовательности, что может быть записано х(и), Nl<n^N2. Одной из наиболее важных последовательностей в ЦОС является единичный импульс, определяемый выражением:
8п= 1 А
[ 1, п = 0.
Произвольная последовательность может быть представлена как сумма взвешенных и задержанных единичных импульсов
х(и) = X х(к)Цп-к). (13.1)
Аналогично сигналам могут быть классифицированы и системы обработки на дискретные и непрерывные.
Математически система определяется как оператор^ отображающий входную последовательность х (и) в выходную у (и) = Т[х (и)].
Важное место в ЦОС занимают линейные инвариантные к сдвигу системы. Класс линейных систем определяемся принципом суперпозиции, который формулируется следующим образом: если У1(п) и У1 (п) ~ отклики на xY(n) и х2(п) соответственно, то система линейна, если
T[axi (и) 4- Ьх2 (и)] = аТ\_х{ (и)] +
+ ЬТ[х2 (и)] = ауг (и) + Ьу2 (и), (13.2)
где а и b — произвольные постоянные.
Линейная система полностью характеризуется ее откликом на единичный импульс — импульсной характеристикой, которая может иметь конечную длительность (КИХ-системы) или быть бесконечной (БИХ-системы).
Если hk (п) — отклик системы на 5 (п — к) в момент п = /с, то из выражений (13.1) и (13.2) следует [11], что
= Е х (fc) ГЕ8 (n - М] = Е х (fc) («)•
к= - оо к= - оо
(13.3)
Система является инвариантной к сдвигу, когда задержка входной последовательности х(и — к) вызывает аналогичный временной сдвиг последовательности на ее выходе у(п — к). Тогда если h (и) — отклик на 5 (и), то откликом на 5 (и — к) является h(n — к) и (13.3) можно представить в следующем виде:
y(n)= X x(k)h(n — k). (13.4)
к = - оо
Выражение вида (13.4), представляющее собой сумму парных произведений, называется сверткой и имеет весьма важное значение в ЦОС [9, И, 15]. Свертка используется для выполнения цифровой фильтрации с помощью БИХ- и КИХ-фильтров, применяется при вычислении авто- и взаимокорреляционных функций, для умножения многочленов, больших чисел и др. [1, 13]. Различают несколько видов сверток: циклическая, линейная, косоциклическая, одно- и многомерная и т. д. [3, 13].
Основным средством их вычисления является использование алгоритма циклической свертки (ЦС), поскольку именно для нее разработаны наиболее эффективные вычислительные процедуры. Циклическая свертка определяется соотношением [3]
лг-1
У(п) = Yx(m)h(n~ m = 0
и = О, N - 1, (13.5)
где х(т) и h (m) — конечные последовательности (т = О, N — 1), причем для т > > 0: х( — т) = x(N — т), h( — m) = h(N — m).
Все множество алгоритмов вычисления ЦС можно разбить на три основные группы: прямые алгоритмы; алгоритмы, использующие обобщенное дискретное преобразование Фурье; комбинированные алгоритмы (сочетание первых двух типов).
395
Среди прямых можно выделить алгоритмы с непосредственным вычислением выражения (13.5) и быстрые прямые алгоритмы (БПА), которые позволяют для некоторых частных случаев (четных значений, периодических последовательностей и др.) уменьшить требуемые вычислительные затраты [3].
Большое распространение получили алгоритмы на основе обобщенного дискретного преобразования Фурье, которые объединяют широкую совокупность алгоритмов, использующих: дискретное преобразование Фурье; теоретико-числовое преобразование [3, 9]; полиномиальную алгебру [1]; специальные методы; комбинацию перечисленных алгоритмов.
В цифровой обработке сигналов обобщенное дискретное преобразование Фурье имеет важное значение не только в связи с вычислением цифровых сверток, но и в ряде других приложений, причем наиболее полно его аппарат разработан для метода дискретного преобразования Фурье (ДПФ). Последний представляет собой специальную версию общего Фурье — преобразования, позволяющего представить сигналы в виде суперпозиции гармонических функций и подробно рассмотренного во многих литературных источниках, например [6, 11, 13]. ДПФ, описываемое парой соотношений (прямым и обратным):
1 W-1 -2ппк
G(fk) = ^ £ х (t„) е J N ; (13.6) п = О
/V — 1 • 2лпк
= X (13.7)
где tn = n&t, fk = кАf = к-^, выполняет блочный анализ временного сигнала.
Блок состоит из отсчетов входного процесса, что соответствует длине реализации Т = NAt = N/fs, где At и/5 — период и частота дискретизации. При этом в ДПФ подразумевается, что анализируемый блок является одним из периодов бесконечной периодической функции. Соответственно, получаемый частотный спектр (т. е. зависимость амплитуд и фаз гармонических составляющих сигнала от частоты) будет линейчатым, т. е. состоя
396
щим из отдельно расположенных вдоль частотной оси с интервалом At линий, определяющих различные гармонические компоненты временного сигнала.
Если временная функция содержит только действительные значения, что является случаем, часто встречающимся на практике, то спектр сигнала является сопряженной линейчатой функцией, т. е. компоненты положительной и отрицательной областей частот имеют одинаковые амплитуды, но противоположные фазы. Иначе говоря, только N/2 отсчетов в частотной области являются независимыми, а именно те, что расположены на отрезке (0, /s/2).
В общем случае при вычислении ДПФ от комплексной входной последовательности необходимо производить вычисление всех N спектральных компонент, так как в данном случае спектр не обладает свойством комплексно-сопряженной симметрии.
Еще одна особенность ДПФ связана с представлением анализируемого сигнала как одного из интервалов бесконечной периодической функции. Если начальное и конечное значения сигнала на периоде различны, то в моменты времени О, Т, 2Т, ... происходит так называемый скачок функции, который может привести к существенному искажению спектра. Для устранения негативного влияния на спектр данной разрывности и получения лучшей избирательности необходимо использовать сглаживание с помощью одного из видов весовой функции (окна) [6, 13]. Подробное описание различных окон, наиболее часто применяемых в гармоническом анализе методом ДПФ, представлено, например, в работе [16].
Возможность использования ДПФ при вычислении ЦС вытекает из фундаментального свойства преобразования Фурье, гласящего, что Фурье-образ произведения двух временных сигналов эквивалентен свертке преобразований от каждого из сомножителей и, наоборот, свертка сигналов во временной области соответствует умножению их Фурье-отображений в частотной области [4, 5]. Поэтому возможно вычисление циклической (периодической) свертки косвенным путем — посредством выполнения обратного преобразования Фурье от произведе
ния ДПФ исходных периодических временных последовательностей. Такое решение имеет существенное практическое значение в том случае, когда преобразования могут быть выполнены быстрее, чем сама свертка.
Эффективными процедурами вычисления ДПФ являются алгоритмы быстрого преобразования Фурье (БПФ), начало разработки которых было положено исследованиями Кули и Тьюки [19]. Общий принцип построения алгоритмов БПФ заключается в разложении процесса нахождения ДПФ на вычисление преобразований последовательностей меньшего размера. Действительно, как видно из выражения (13.6), суть ДПФ заключается в получении суммы произведений вида х(/с)И'~',Л, (13.8)
где W = е N .
Весовая функция является периодической с интервалом N. Для заданного к при изменении п от нуля до N— 1 произведение (13.8) также меняется периодически, причем число этих периодов равно к. Более того, даже в пределах одного периода могут образовываться комплексносопряженные пары. Используя данные свойства, можно существенно уменьшить
необходимое для вычислений число умножений. Для этого входная последовательность x(tn) разбивается на две вспомогательные последовательности — у (tn) и z(tn) (рис. 13.3, а) — так, что в y(tn) попадают отсчеты только с четными номерами, а в z(t„) — с нечетными, т. е.
y(t») = x(t2n); ) z(U = x(t2n+1);J
4--
Тогда выражение (13.6) записывается
1 N/2-1 2пк2п
G(fJ=N X N +
п = 0
_ 2л(2п-1)к
+ x(t2B+1)e N } =
1 _ 2nJk
= уО(А) + г(Л)е "] =
= y[y(A) + zU)FF*], (13.9)
где y(fk) и z(fk) — ДПФ последовательностей y(tn) и z(tn) соответственно.
Вычислительные затраты на реализацию N — точечного ДПФ в соответствии с выражением (13.9) составляют по (N/2)2 операций на вычисление N/2 — точечных ДПФ y(fk) и z(fk) и дополнительно
397
N операций на их соединение, тогда как прямое вычисление G(fk) по (13.6) требует N2 операций, что почти в два раза больше.
В выражении (13.9) индекс к изменяется от 0 до N— 1. Однако y(fk) и z(fk) имеют период N/2 и вычисляются только в диапазоне от 0 до N/2—1. Используя свойство периодичности функции Wk
рул + N/2 = _ ру* можно найти искомое соотношение и для N/2 < к < N — 1. Окончательно получаем [4]:
G(fk) =
у [У (Л) + Wkz(fk), 0<к< N/2-l-
y|>U-N/2)- Wkz(fk_N/2), (Ш0) N/2<k<N-l.
Это соотношение между G(f^, y(fk) и z(fk) изображено на рис. 13.3,6, который показывает, как 8-точечное ДПФ сведено к двум 4-точечным.
Каждое из двух N/2-точечных преобразований (если число их членов четно) может быть найдено повторением указанного приема, т. е. последовательности y(tn) и z(tn) снова разбиваются на две последовательности длиной N/4, причем для каждой их пары подбираются соответствующие весовые коэффициенты. Если является степенью числа 2, то последовательное прореживание входных значений может быть продолжено до получения двухточечных преобразований.
Данный алгоритм получил название Б ПФ с прореживанием по времени. Базовая операция его, называемая «бабочкой» (баттерфляй), состоит в получении выходных чисел Р и Q из входных А и В в соответствии с выражением
Р = А + WkB; Q = A — WkB. (13.11)
Граф базовой операции изображен на рис. 13.3, в. Очевидно, что значения, получаемые в результате выполнения базовой операции, могут быть хранимы в запоминающем устройстве на месте исходных операндов, что существенно сокращает требуемый объем запоминающих устройств. Алгоритм БПФ, в котором ре
398
ализуется такая переадресация данных, получил название алгоритма с замещением.
Второй распространенной формой алгоритма БПФ является метод прореживания по частоте, суть которого заключается в выполнении ДПФ от вспомогательных подпоследовательностей у (tn) и z(tn) половинной длины, получаемых из исходной в соответствии с выражением:
У (tn) = x(t„) + x(t„ + N/2); z (tn) = [* (U - x (t„ + N/2)] W";
n= 0, 1,N/2-1.
Базовая операция БПФ с прореживанием по частоте имеет вид:
Р = А + В, | (13 13)
Q = (A — B)Wk) 1 '
и может быть представлена графом, изображенным на рис. 13.3,г.
Легко заметить сходство между алгоритмами БПФ с прореживанием по времени и по частоте. В обоих случаях при выполнении ДПФ требуется равное количество операций, и в том, и в другом случае вычисления могут быть проведены с замещением, иногда совпадают даже конфигурации графов преобразования, хотя значения весовых коэффициентов различны. Еще одно общее свойство обоих видов алгоритма заключается в необходимости перестановки следования входных либо выходных отсчетов преобразования, выполняемое обычно с помощью двоичной инверсии их номеров. Потребность в такой перестановке вытекает из самой структуры алгоритмов. Действительно, при прореживании по времени для получения выходной последовательности в естественном порядке на выходе устройства необходимо выполнить перестановку данных таким образом, чтобы первым наступал нулевой отсчет, вторым — (N — 1) /2-й и т. д. В алгоритме прореживания по частоте аналогичная перестановка производится с выходными отсчетами.
Важной особенностью алгоритма БПФ является возможность использования его и для вычисления обратного дискретного преобразования Фурье (ОДПФ) [4, 5], которое определяется выражением
(13.12)
(13.7). Выполнив комплексное сопряжение последнего и разделив его на N, получим
1 1 N- 1
-х*(гл) = - X 6*(Л)е N . (13.14)
1У 1У к = о
Правая часть формулы (13.14) представляет собой ДПФ последовательности {G*(fk)} и может быть вычислена с использованием алгоритма БПФ. Тогда искомую последовательность {x(t„)} можно получить, взяв комплексно-сопряженное с (13.14) выражение и умножив его на N:
x(tn) = N
Г 1N-1 j
к = о
•(13.15)
. 2пкп ~
На практике здесь обычно используется перестановка всех, кроме G(fQ), членов последовательности {G(fk)} таким образом, что G(fi) меняется местами с G(fN_^ 6(Л)-с G(fN_2) и т. д.
Существуют различные алгоритмы БПФ [3], однако все они могут быть получены путем последовательного применения одной операции — представления одномерного массива двумерным [5]. При этом если число членов входной последовательности преобразования N является простым, т. е. не разложимым на произведения меньших целых чисел, то одномерный сигнал {x(t„)} невозможно представить в виде двумерного массива, поэтому для такого сигнала не существует алгоритма БПФ. Для выхода из этого положения в большинстве практических задач исходную последовательность удлиняют путем дополнения ее нулями до желаемого числа членов, являющегося составной величиной, после чего становится возможным выполнение преобразования с фиксированным или смешанным основанием. Кроме того, в последнее время разработан также ряд специальных быстрых алгоритмов вычисления ДПФ на основе вспомогательных преобразований, с использованием цифровых фильтров, на базе представления ДПФ в виде ЦС [3], позволяющих выполнять преобразования для различных размерностей массивов входных данных, в том числе и для простых N.
С вычислением выражений вида свертки, как указано выше, связана также широкая область цифровой обработки сигналов, например, цифровая фильтрация,
под которой подразумевается выделение с использованием цифровых методов полезного сигнала на фоне флюктуирующих шумов в определенном диапазоне частотного спектра [10].
Математически работа цифрового фильтра ЦФ во временной области описывается разностным уравнением (уравнением в конечных разностях)
м
у(пМ)= - £ ajy(nbt-j&t) + j= 1
N
+ £ bixfn&t — iAt), (13.16) i = 0
где х (n&t) и у (nAt) — п-е отсчеты входного {х(иДг)} и выходного {y(n&t)} сигналов фильтра; коэффициенты а- и bt представляют собой константы ЦФ с постоянными параметрами, или отсчеты решетчатых функций, зависящих от п или других показателей (ЦФ с переменными параметрами).
Цифровые фильтры принято делить на два класса: нерекурсивные и рекурсивные [18]. Если в выражении (13.16) все коэффициенты равны нулю, то фильтр, реализующий этот алгоритм, называется нерекурсивным и алгоритм его работы записывается как
N
y(n&t)= + £ />,х (иД t —/Д t). (13.17) 1 = 0
Если в (13.16) хотя бы один из коэффициентов cij не равен нулю, то такой фильтр называется рекурсивным. Очевидно, что нерекурсивный цифровой фильтр (НРЦФ) представляет собой устройство без обратной связи, а рекурсивный ЦФ (РЦФ) — устройство с обратной связью. В отдельных случаях выделяют также в виде отдельных классов полурекур-сивные, адаптивные и прогнозирующие ЦФ [10].
Возможна и другая классификация цифровых фильтров: ЦФ с конечными (КИХ-фильтры) и с бесконечными (БИХ-фильтры) импульсными характеристиками [5, 13]. При этом любой реальный нерекурсивный ЦФ является КИХ-систе-мой, а рекурсивный фильтр представляет собой, как правило, БИХ-систему. Однако возможны варианты НРЦФ, являю-
399
щиеся системами с импульсными характеристиками конечной длины [18].
Структурная реализация ЦФ может иметь различный вид. Весьма широкое распространение получила каскадная форма представления фильтров, элементами которой являются биквадратные звенья [4]. Функционирование последних описывается рекуррентными соотношениями второго порядка
2
y(n&t)=-Y ajy(nAt-j^) + i=i
2
+ X btx(n\t-ibt). (13.18) 1 = 0
Структурная схема возможной реализации биквадратного блока представлена на рис. 13.3, д.
Широкому распространению биквадратного звена в цифровой фильтрации служит не только факт относительно более низкой (в данном случае) чувствительности характеристик ЦФ к погрешности задания коэффициентов (связанных с физическими и стоимостными ограничениями на разрядность), но и гибкость в построении различных по сложности структур фильтров, возможность широкого использования эффективных методов распараллеливания, временного разделения и поточной обработки.
В заключение необходимо отметить, что представленные фрагменты теории цифровой обработки сигналов, естественно, не охватывают всего многообразия задач, методов и алгоритмов этой области науки. Данный материал по сути дела является лишь введением в некоторые разделы ЦОС, в котором с целью упрощения изложения сознательно опущен или лишь упомянут ряд существенных положений цифровой обработки. В то же время с уверенностью можно утверждать, что представленные здесь фундаментальные структуры (цифровая свертка, быстрое преобразование Фурье и рекуррентное соотношение второго порядка) лежат в основе разнообразных алгоритмов ЦОС и именно для реализации их необходимо в первую очередь создавать эффективные специализированные микропроцессорные интегральные средства.
400
13.2. Однокристальный цифровой процессор обработки аналоговых сигналов К1813ВЕ1
Микросхема представляет собой перепрограммируемую СБИС процессора цифровой обработки непрерывных сигналов в реальном масштабе времени, совмещающую на одном кристалле аналоговые системы ввода и вывода информации с цифровым блоком обработки, системой постоянной и оперативной памяти [16, 17], и предназначена для использования в системах связи, промышленной автоматики, акустики, геофизики, биомедицине и других областях, где необходимы, цифровые адаптивные фильтры, корреляторы, синтезаторы речи, вокодеры, генераторы аналоговых сигналов сложной формы. СБИС имеет четыре входных и восемь выходных аналоговых каналов с разрешающей способностью 0,5 % (8 двоичных разрядов и знак). Обработка цифровых кодов ведется на 25-раз-рядном ALU, что обеспечивает необходимую точность при решении задач фильтрации.
Структура однокристального цифрового процессора. В состав БИС (рис. 13.4, а) входят [15, 20]: электрически-программи-руемое ПЗУ со стиранием информации ультрафиолетом объемом в 192 х 24 бит (при программировании (1152x4) (EPROM); двухпортовое ОЗУ (RAM) объемом в 40 х 25 бит, в котором выделено отдельно 16 4-разрядных ячеек, предназначенных для хранения констант; масштабирующее устройство (SHE) на основе управляемого сдвигателя; 25-разряд-ное арифметико-логическое устройство (ALU); устройство управления (CU); блок синхронизации (SGN); 8-разрядный счетчик команд (PC); входной 4-канальный аналоговый мультиплексор (AMUX); входной управляемый усилитель (АМР); коммутатор аналоговых сигналов (СМР); цифро-аналоговый преобразователь (DAC); выходной 8-канальный аналоговый демультиплексор (ADMUX); 9-раз-рядный регистр связи аналоговой и цифровой подсистем процессора (DAR); триггер условия С, используемый при выполнении условных операций.
Описание выводов БИС приведено в табл. 13.1. Микросхема выполнена по
VSP
PROG
Рис. 13.4
+ 25 В
+ 5 В ОВ
+ 5В О В
и-МОП-технологии и упакована в 28-вы-водной корпус.
Оперативная память процессора организована в виде двухпортового массива из 40 ячеек по 25 бит.
Формат слов данных RAM приведен на рис. 13.4,6. Каждый порт управляется независимо из ПЗУ 6-разрядным
адресом. Порт А используется только для чтения. Считанные через него данные проходят через SHL, где могут сдвигаться на различное число позиций в один такт (до 2 позиций влево или до 13 позиций вправо). Число сдвигов задается отдельным полем ПЗУ (к) согласно табл. 13.2.
401
Таблица 13.1. Описание выводов цифрового процессора обработки аналоговых сигналов
Обозначение вывода Номер контакта Назначение вывода
SIN(3 - 0) 11; 13; 14; 10 Аналоговые или цифровые последовательные входы. В режиме программирования EPROM используются для ввода данных
SOUT 6; 5; 3; 2; 1; Аналоговые или цифровые последовательные выходы, исполь-
(7-0) 28; 27; 26 используемые для выдачи сигналов управления из БИС
GNDA 4 Вывод заземления цепей аналоговых сигналов. Обычно используется для подачи потенциала, близкого к нулю
С2, С1 9; 7 Контакты для подключения внешних конденсаторов
Uref 8 Контакт для подачи эталонного напряжения преобразователя
ХТЦ2, 7) 15; 16 Контакты для подключения времязадающей цепи внутреннего генератора синхронизации (f). При использовании внешнего генератора XTL2 служат синхровходом
CLK 19 Выход синхронизации внешних схем (fl 16). Отрицательный фронт CLK обозначает начало цикла выборки команды из EPROM
RUN 20 Вход управления режимом. При работе соединен с GNDD, в режиме программирования EPROM — с Uss
RST 21 Вход сброса PC (низкий потенциал). При чтении из EPROM команды ЕОР служит в качестве выхода для индикации конца программы (низкий потенциал)
VSP 23 Напряжение питания матрицы EPROM. В режиме работы подключается к GNDD, в режиме программирования — к напряжению 25 В, в режиме контроля г- к напряжению 5 В
М2, Ml 24; 25 Входы задания оежима вывода аналоговых данных на контакты SOUT(7—0)
PROG 24 Вход управления режимом работы EPROM (чтение — низкий, запись — высокий потенциал)
OF 22 Выход признака переполнения результата операции ALU (низкий потенциал)
Uss 12 Напряжение питания — 5 В в режиме работы, 0 В — в режиме программирования EPROM
Ucc 18 Напряжение питания +5 В (в режиме работы и программирования EPROM)
GNDD 17 Напряжение питания (0 В)
Таблица 13.2. Коды констант сдвига SHL порта А
К(3 - 0) 2к К(3 - 0) 2* К(3 - 0) 2к К(3 - 0) 2*
1110 22 0001 2-2 0101 2-6 1001 2-10
1101 2‘ 0010 2-з оно 2~7 1010 2-п
1111 2° ООП 2-4 0111 2-8 1011 2-12
0000 2-1 0100 2-5 1000 2-9 1100 2-13
Таблица 13.3. Коды констант, читаемых из RAM через порт А
КР(З-О) CONST КР(З-О) CONST КР(З-О) CONST КР(З-О) CONST
0000 0 0100 0,500 1000 -1 1100 -0,500
0001 0,125 0101 0,625 1001 -0,875 1101 -0,375
0010 0,250 ОНО 0,750 1010 -0,750 1110 — 0,250
ООП 0,375 0111 0,875 1011 -0,625 1111 -0,125
Примечание. При чтении через порт А константа CONST умножается на 2 чему на входе ALU образуется код: CONST L , благодаря
402
Порт В предназначен для чтения второго операнда и приема результата операций из ALU.
Массив констант состоит из 16 4-разрядных «псевдоячеек» в адресном поле RAM. Константы доступны только из порта А в качестве операнда источника. Преобразование 4-разрядных констант в 25-разрядные коды операндов иллюстрируется рис. 13.4, в. Коды возможных констант, считываемых из RAM в поле КР (3 — 0), соответствующих младшим разрядам слов, приведены в табл. 13.3.
После преобразования константы сдвигаются в SHL, образуя конечный операнд на А входе ALU.
Регистр связи (DAR) используется для приема данных от входных аналоговых каналов и выдачи информации для вывода на выходные аналоговые каналы. Содержимое DAR связано с девятью старшими разрядами цифровой части процессора. При чтении DAR младшие 14 битов 25-разрядного слова дополняются единицами. Каждый бит DAR доступен для проверки командами условных операций.
Таблица 13.4. Цифровые команды процессора обработки аналоговых сигналов
Мнемоника команды Код ALF (2-0) Операция ALU
Безусловные команды
ADD 110 (В) : = (В) + (А 2к)
SUB 101 (В) : = (В) — (А-2к)
LDA 111 (B): = (A-2k) ,
XOR 000 (В) ; = (В)®(А-2к)
ABS Oil (5) : = 14-2*1
ABA 100 (В) : = (5) +14 • 2*1
LTM 010 if(A) > 0 then (В) : = (В) + 1 else (В) : = (В) — 1
AND 001 (5) : = (В) л (Л 2*)
Условные команды
ADD CND 110 if (DAR)n = 1 then (В) : = (В) + (А • 2*)
SUB CND 101 i1(CO)i_ । = 1 then (В) : = (В) -(А- 2‘): (DAR): = (СО),
LDA CND 111 if (DARY = 1 then (Bi : = (A- 2*)
Примечания: 1. k -определяет число сдвигов в SHL (от 22 до 2-13) и задается в К— поле
команды. 2. i — порядковый номер команды. 3. n — номер бита DAR, который определяется в поле
XXX аналоговой 1 команды CNDX.
Таблица 13.5. Аналоговые команды цифрового процессора сигналов
Мнемоника команды Код ACOP (4-0) Операция Комментарий
IN X OUT X CVT S CVT X EOP NOP CND X CND S * Опера ц или LDA CN OOOXX 10XXX 00110 01XXX 00101 00100 11XXX 00111 ии производя! D. (DAR) : = SIN(X) SOUT(X) : = (DAR) (C) : == SIGN(DAR) (Q : = (CMP)„ STOP NOP X X гея согласно коду цифровые Ввод аналогового сигнала Вывод аналогового сигнала Определение бита знакового разряда Аналого-цифровое преобразование разряда п Конец программы Пустая операция Условная операция по биту п Условная операция по знаковому разряду < условий команд ADD CND или SUB CND
403
Система команд процессора построена на сочетании функций цифровой и аналоговой секций процессора. Формат команд приведен на рис. 13.4, г, в их состав входят: ALF — код цифровой операции ALU; К — число сдвигов в SHL; АА, АВ — адреса операндов А и В; АСОР — код аналоговой операции.
Цифровые команды процессора приведены в табл. 13.4. По кодировке ALF поля различаются всего восемь цифровых команд. Идентификация условных команд производится в поле задания аналоговых функций, благодаря чему три кода: ПО, 101 и 111 могут трактоваться как условные либо как безусловные команды.
Аналоговые команды процессора приведены в табл. 13.5. Основной функцией аналоговых команд является ввод/вывод данных. При этом тип данных для подсистем ввода/вывода задается управляющим потенциалом на входах М2, Ml согласно табл. 13.6. Наряду с управлением
Таблица 13.6. Управление вводом/выводом
Управляющий потенциал, В Тип входных данных на SIN(3 — 0) Тип выходных даных на
Ml М2 SOUT (7-4) SOUT (3-0)
+ 5 + 5 -5 -5 -F5 -5 + 5 -5 А DS А А А DS А DS А А DS DS
Примечания: 1. А — аналоговые сигналы. 2. DS — последовательный цифровой код, совместимый по уровням с ТТЛ сигналами.
аналоговой частью поле АСОР определяет выполнение условных операций и их тип, а также операции по управлению процессом исполнения программы.
Управление исполнением программы осуществляется сигналом ее запуска, подаваемым на вход RST, и командой останова (STOP). Счетчик команд осуществляет последовательную адресацию ячеек ПЗУ в порядке возрастания адресов. Наращивание содержимого PC осуществляется по отрицательному фронту CLK. При подаче сигнала RST происходят сброс PC и запуск программы, начиная с нулевой ячейки. Команды
условных либо безусловных переходов отсутствуют. Процессор может выполнять только линейные программы. Условные команды не влияют на работу PC, а выполняют либо не выполняют операцию в ALU в зависимости от значения условия.
Основные электрические параметры процессора цифровой обработки сигналов:
Входное сопротивление в режиме выборки (Rh), кОм.................<1,5
Входное сопротивление в режиме хранения (RJ0), кОм...............>100
Диапазон входного сигнала B—UREF,.„
•••» + UREF
Напряжение опорного источника UREF, В............................1—2
Ток потребления от источников, мА:
Ссс (1сс).................<50
Ubb(Ibb)................< 150
Uss (Iss)................<200
Тактовая частота (CLK), мГц . . . < 6,67
Нелинейность:
АЦ преобразователя bLAD, % < + 1
ЦА преобразователя % < ± 1
Время АЦ преобразования tAD, мкс < 50
Параметры преобразователей приведены для UREF = 1 В. Временная диаграмма программирования EPROM приведена на рис. 13.4, д.
13.3. Процессоры цифровой обработки сигналов |iPD77P20, juPD7720
Микросхемы представляют собой однокристальные микрокомпьютеры, ориентированные на эффективную цифровую обработку и распознавание сигналов в реальном масштабе времени с полосой пропускания до 8-10 кГц при 16-разряд-ной длине обрабатываемых слов. С БИС ориентированы на подключение к стандартному интерфейсу микропроцессора К580ИК80 (MICROBUS) и содержат на одном кристалле процессор, постоянную память команд и констант, оперативную память и схемы параллельного и последовательного ввода и вывода данных. Микросхемы реализованы по высококачественной и-МОП технологии.
Основные параметры БИС pPD77P20, pPD7720:
404
Разрядность, би г:
обрабатываемых слов данных 16
формируемого произведения 31
параллельного интерфейса дан-
ных .......................... 8
последовательного интерфейса данных....................... 16
констант..................... 13
команд....................... 23
Число аккумуляторов, шт............ 2
Время цикла работы БИС гс, нс > 250
Микросхема работает от источника питания одного напряжения - 4- 5 В. По входам и выходам СБИС совместима со стандартными ТТЛ-схемами. Производительность процессоров цифровой обра
ботки сигналов составляет до 4 млн операций типа (АХ + В) над 18-разрядными словами с образованием 31-разрядного произведения, что соответствует 55 биквадратным цифровым фильтрам при частоте квантования в 8 кГц.
В настоящее время выпускается две разновидности БИС, отличающиеся способом занесения информации в постоянную память (в цР£)77Р20 система постоянной памяти выполнена на ЭПЗУ со стиранием информации ультрафиолетом; в pPD7720 система постоянной памяти программируется фотошаблоном в процессе изготовления).
Младшие разряды
3
Старшие разряды
б)
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 О
б) ЕА
ЕВ
RN
Знак
RM
SA1 ЗАО СА ZA 0VA1 OVAO
SB1 SBO СВ ZB 0VB1 OVBO
Индуцируются на Выходах РО, Р1
RS | RW| JRS | ZWd | Д/?С | Ж | SIC | fl
g I 0 I 0 I 0 I 0 |77
РО
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
0Р
RT
JP
LD
Доступны по чтению в 0(7~0) 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
0 0 —i— Р i i i— ALU DPL —I 1— ОРМ Нр г—I 1 SRC 1 OST
0 1 Р ALU DPL ОРМ Кр SRC OST
1 0 BRCH I NA хххх
1 1 30 X DST
Рис. 13.5
405
Применение СБИС особенно эффективно в системах синтеза и анализа сигналов речевой полосы [12, 19].
Архитектуры процессора цифровой обработки сигналов (ПЦОС). В состав СБИС (рис. 13.5,а) входят: постоянная память команд (ROMI) объемом в 512 слов по 23 бита; постоянная память коэффициентов (ROMC) объемом в 512 слов по 13 бит; оперативная память данных (RAM) объемом в 128 слов по 16 бит; 9-разрядный счетчик команд PC; 4-уровневый стек счетчика команд (STACK), обеспечивающий эффективную связь подпрограмм; 23-разрядный регистр команд (IR); устройство управления (CU); 7-разрядный регистр адреса операнда (DP); 9-разрядный регистр адреса константы (RP); 13-разрядный регистр констант (R0); 16-разрядные регистры сомножителей (RK, RL), отличающиеся тем, что в RK может быть заслан операнд, а в RL— константа, оба регистра могут принимать данные от аккумуляторов; матричный умножитель (MUL) 16x16 = 31; регистры старшей и младшей частей произведения (RM, RN); 16-разрядный 4-вхо-довый мультиплексор операндов ALU (MUX); 16-разрядное арифметико-логическое устройство (ALU); два 16-разрядных регистра — аккумулятора результата (АА, АВ); два 16-разрядных регистра признаков результата аккумуляторов АА и АВ (FA, FB); регистр временного хранения результата (R Т); программно-управляемый сдвигатель (SHL), реализующий умножение на коэффициенты сдвигом на одну позицию вправо либо влево на 1, 2 или 4 позиции, или перестановку байтов операнда; 16-разрядный регистр обмена данными процессора с параллельным интерфейсом (DR); 16-разрядные сдвигающие регистры последовательного ввода и вывода данных (SIN, SOUT); контроллер параллельного интерфейса (RWCU); контроллер последовательного интерфейса (SIC U); контроллер обмена в режиме прямого доступа к памяти (DMU); регистр состояния интерфейса (RS).
Описание выводов СБИС приведено в табл. 13.7. Особенностью микросхемы является постоянная работа множительного устройства, обрабатывающего целые числа со знаком. Результат умножения (рис. 13.5,6) заносится в регистры RM
406
Таблица 13.7. Описание выводов СБИС цифрового процессора обработки сигналов цРВ 77Р20
Обозначение вывода Назначение вывода
D(7-0) 8-разрядная параллельная двунаправленная шина данных (трехустойчивый выход)
RD Строб чтения данных из DR или SR
WR Строб записи данных в DR
CS Вход выборки кристалла (используется при чтении/записи и программировании ПЗУ БИС)
АО Вход адресации регистров при чтении (1 — SR, 0 — DR)
RST Вход сброса БИС в начальное состояние
DACK Вход разрешения начала цикла захвата прямого доступа
DMA Выход сигнала запроса прямого доступа к памяти
P0, Pl Выходы выдачи программируемой пользователем информации
ST Вход последовательного ввода информации
SIEN Вход разрешения ввода последовательной информации
SO Выход последовательной выдачи информации (три состояния)
SOEN Вход разрешения последовательной выдачи ицформации
SORQ Выход запроса на последовательный вывод информации
SCK Вход синхронизации последовательного ввода/вывода данных
INT Вход запроса прерывания. Отрицательный фронт сигнала разрешает выдачу адреса прерывания при SR(7) = 1
CLK Вход синхронизации работы БИС
Ucc Напряжение питания (-1-5 В)
Upc Напряжение питания (4-25 В) в режиме программирования ПЗУ. При обычной работе БИС используется для импульсного питания ПЗУ (4-5 В) при чтении
GND Напряжение питания (0 В)
и RN (старшая и младшая части соответственно). Регистры RK и RL могут программно обновляться, при этом результат операции умножения через один такт (250 нс) может читаться из RM и RN, или
использоваться в качестве одного из операндов ALU.
Регистры состояний аккумуляторов — FА и FB (рис. 13.5, в) участвуют в операциях с ALU при использовании аккумуляторов АА и АВ соответственно. В их состав входят по шесть триггеров: С А, СВ — переноса ALU в операциях ADD, SUB, SBB, ADC, INC и DEC; ZA, ZB — признака нуля, устанавливаемые в единицу при нулевом результате ALU (кроме команды NOP); ЗАО, SB0 — знака результата операции ALU; SA1, SB1 — дополнительного разряда знака для определения направления переполнения (положительного или отрицательного) аккумулятора; OVAO, OVBO — признака переполнения ALU; ОЕ41, OVB1 — признака переполнения при исполнении хотя бы одной из трех последних команд.
Выбор аккумулятора в регистре флагов (АА, FA или АВ и FB) осуществляется битом ASL в поле команд (О —АА, 1 - АВ).
Регистр состояний интерфейса — RS (рис. 13.5, г) имеет разрядность 16 бит, причем младшие восемь его разрядов доступны по чтению через шину D (7 — 0). Назначение битов RS приведено ниже: ВО, Р1 — системные метки, используемые по усмотрению программиста (могут устанавливаться в произвольное состояние и индицируются на одноименных выводах БИС); EI — разрешение (1) или запрет (0) приема запроса прерывания по входу INT; SIC — задает разрядность вводимых последовательных данных (0—16 бит, 1—8 бит); SOC — задает разрядность выводимых последовательных данных (0-16 бит, 1 — 8 бит); DRC — задает разрядность регистра данных DR (0—16 бит, 1 — 8 бит); DMA — определяет алгоритм передачи данных по шине D (7 — 0) из регистра DR (0 — с использованием квитирования под управлением RD, WR, CS; 1 — в режиме прямого доступа к памяти под управлением DMA, DACK); DRS — определяет разрядность передаваемых через DR данных (0 — за две посылки 16 бит, 1 — байтовый обмен); USFQ, USFI — флаги пользователей, используются по усмотрению программиста для отображения состояния интерфейса; RQM — бит системного за
проса, используется для передачи информации между регистром DR и процессором при обмене с квитированием.
Формат команд процессора цифровой обработки сигналов иллюстрируется рис. 13.5, д. Несколько полей содержат двадцатитрехразрядные команды, задающие параллельные операции по обработке данных и управлению ходом выполнения программ, благодаря чему СБИС совмещают в пределах одного такта как обработку, так и выполнение переходов в программах, что резко поднимает производительность СБИС. Все команды pPD7720 подразделяются на четыре формата : ОР — операции обработки и передачи управления на следующую ячейку R0MI; ЯГ—команды обработки и передачи управления на предыдущую ячейку ROMI; JP — команды переходов в программах; LD — команды непосредственной загрузки данных.
Адресация регистра источника операндов для форматов ОР и RT задается полем SRC согласно табл. 13.8. Адресация регистра приемника результата для форматов OP, RT и LD задается полем DST согласно табл. 13.9. Поле Р в операциях форматов ОР и RT определяет выбор источников на входе мультиплексора ALU согласно табл. 13.10, а поле DPL— четыре типа адресации RAM данных в пределах четырех младших разрядов адреса (DPI) согласно табл. 13.11. Адресация RAM осуществляется 7-разрядным адресом. При этом три старшие разряда адреса (DPH) модифицируются полем DPM согласно табл. 13.12. При переполнении четырех младших разрядов DPL код в DPH не модифицируется вырабатываемым переносом из младших разрядов.
Адресация констант в R0MC осуществляется с помощью 9-разрядного вычитающего регистра — счетчика RP, управления работой которого осуществляется в форматах ОР и RTодноименным полем по правилу:
RP = 0 — нет операций ((RP): = = (ЯР));
RP = 1 - декремент ((RP): = (RP)—1).
Поле ASL задает выбор аккумулятора по правилу: ASL= 0 — A A, ASL= = 1 — АВ. Арифметические операции в процессоре задаются полем ALU согласно табл. 13.13.
407
Таблица 13.8. Кодировка поля SRC в командах форматов ОР и RT
Мнемоника Код SRC(3 — 0) Регистр источник Мнемоника Код SRC(3 — 0) Регистр источник
NON 0000 — PR 1000 DR
А 0001 АА DPNE 1001 DR*
В 0010 АВ SR 1010 SR
TR ООН TR SIN 1011 SIN**
PR 0100 DR SIL 1100 SIN***
RP 0101 RP R 1101 RK
RO оно RO L 1110 RL
SGN 0111 SHL MEM 1111 RAM
* Содержимое DR выводится на внутреннюю шину данных, и в случае режима NON DMA
(обмен с квитированием) флаг RQM не устанавливается, а в случае DMA — не устанавливается DRQ.
*♦ Первые биты вводимых последовательных данных посылаются в разряд 15 внутренней шины,
а последние — в разряд 0.
Первые биты выводимых последовательных данных посылаются в разряд 0 а последние —
в разряд 15 внутренней шины данных.
Таблица 13.9. Выбор операндов в командах форматов OP, RT и LD
Мнемоника Кодировка поля DST(3—O) Регистр приемник Мнемоника Кодировка поля DSTtf — O') Регистр приемник
NON 0000 — SOL 1000 SOUT*
A 0001 АА SOM 1001 SOUTZ*
В 0010 АВ R 1010 RK
TR ООП TR KLR 1011 RK, RL**
DP 0100 DP KLM 1100 RK, RIA*
RP 0101 RP L 1101 RL
DR оно DR NON 1110 —
SR 0111 SR MEM 1111 RAM
* Последовательный вывод, начиная с младшаго разряда SO — SO(0).
2* Последовательный вывод, начиная со старшего разряда SO — 50(15).
3* На регистре RK данные устанавливаются с внутренней шины данных, на регистре RL — с вы-
хода RO.
4* На регистре RK данные устанавливаются из RAM по адресу [1, DP(5 — 0)]; на регистре
RL — с внутренней шины данных.
Таблица 13.10. Кодировка поля Р команд форматов OP, RT
Мнемоника команды Код в Р-поле Источник данных
RAM 00 Оперативная память
JDB 01 Внутренняя шина данных
М 10 Регистр М
N 11 » N
Примечание. Источник данных (Р) не
используется в командах с функциями ALU'.
DEC, INC, SHA, С МА.
Таблица 13.11. Кодировка поля DPL команд форматов OP, RT
Мнемоника команды Код в поле DPL Операция
DPNOP 00 Нет операции
DPINC 01 Инкремент DPL
DPDEC 10 Декремент DPL
DPCLR 11 Сброс DPL
В формате JP кодировка команд условий переходов осуществляется в поле BRCH согласно табл. 13.14. Девятиразрядное поле NA при этом задает адрес
408
команды, на которую передается управление в пределах всего адресуемого пространства ROMC.
В командах формата LD 16-разрядное поле JD содержит непосредственный операнд? участвующий в выполнении операции засылки по адресу DST. Кодирование младшей тетрады в командах формата JP и четвертого бита в командах формата LD произвольно.
Основные принципы использования ПЦОС. Их лучше всего рассмотреть на примерах использования СБИС в каче-
Таблица 13.12. Кодировка операций в DPM-поле команд
Мнемоника команды Кодировка поля DPM Операция исключающего ИЛИ (V)
МО ООО DP
Ml 001 DP (6-4)Ш
М2 010 DP (6-4)1 Ш
М3 011 DP (6 —4)V011
МА 100 DP (6-4)N100
М5 101 DP (6-4)V 101
Мб 110 DP (6 —4) VI10
Ml 111 DP (6-4)V 111
Таблица 13.13. Операции ALU в командах форматов OP, RT
Мнемоника команды Код в поле ALU Операция Мнемоника команды Код в поле ALU Операция
NOP 0000 Нет операции DEC 1000 (AQ : — (AQ — 1
OR 0001 (АО : = (AQv (Р) INC 1001 (ЛС) : = (ЛС) + 1
AND 0010 (АС) : = (AQ л (Р) ASR 1010 (AQ : = SAR(AQ
XOR ООП (АС) : = (ЛС)У(Р) ASIA 1011 (AC) : = SAL(AQ
SUB 0100 (АО : = (АО~(Р) ASL2 1100 (AQ : = 2SAL(AQ
ADD 0101 (АО : = (АО + (Р) A SLA 1101 (AC) : = ASAL(AQ
SBB оно (АО: = (АО-(Р)-(О ASL8 1110 (AQ : — 8SAL(AQ
ADC 0111 (АО : = (АО + (Р) - (О WAIT 1111 Ожидание
Примечание. АС — аккумулятор АА или АВ согласно коду в ASL', Р -- операнд, выбранный P-полем команды; С — содержимое триггера переноса ALU\ SAR, SA L — сдвиг арифметический, правый и левый, на одну позицию.
Таблица 13.44. Кодировка команд условных переходов БИС |i PD Т1Р2ХЗ
Мнемоника Кодировка поля Условие Мнемоника Кодировка поля Условие
В RC Н — D(26 — 13) перехода BRCH—D(26—13) перехода
JMP 10000000 — JOVBl 01001111 OVB1 = 1
CALL 10100000 — JNSAQ 01010000 ЗЛО = 0
JNCA 01000000 СЛ =0 JSAQ 01010001 ЗЛО = 1
JCA 01000001 С А = 1 JNSB0 01010010 SB0 = 0
JNCB 01000010 СВ = 0 JSB0 01010011 3B0 = 1
JCB 01000011 СВ= 1 J NS Al 01010100 SAI =0
JNZA 01000100 гл = 0 J SAI 01010101 SAI = 1
JZA 01000101 ZA = 1 JNSB1 01010110 SB1 =0
JNZB 01000110 ZB = 0 JSB1 01010111 SB! = 1
JZB 01000111 ZB = 1 JDPLQ 01011000 DPL — 0
JNOVAQ 01001000 окло = о JDPLE 01011001 DPL = F(HEX)
JOVAO 01001001 ОКЛ0= 1 JNSJAK 01011111 SJACK= 1
JNOVBO 01001010 огао = о JSJAK 01011010 SJACK=Q
JOVBL) 01001011 OVBO = 1 JNSO A A 01011011 SOACК = 1
J NOV Al 01001101 OVA1 =0 JSOAK 01011100 SOACK=Q
JNOVB1 01001101 OVA1 = 1 JNRQM 01011101 RQM = 1
JOVA1 01001110 OVB1 = 1 JRQM 01011110 RQM = 0
Примечание. Все остальные коды, кроме указанных в поле BRCH, запрещены.
409
стве периферийного процессора и автономного включения СБИС.
Параллельный интерфейс ПЦОС ориентирован на подключение к шине MICROBUS, поэтому наиболее эффективно- создание мультипроцессорных систем с использованием микропроцессоров серии К580 или К1810. Архитектура двухпроцессорной системы на базе микропроцессора К58ОИК8О иллюстрируется рис. 13.6, а.
Использование ПЦОС в автономных подсистемах, таких как цифровые фильтры аналоговых сигналов, иллюстрирует рис. 13.6,6. При этом в зависимости от сложности алгоритма фильтрации могут использоваться несколько последовательно соединенных ПЦОС. Ввод и вывод данных обычно производятся по последовательному интерфейсу. Для сопряжения с аналоговой системой используются аналого-цифровые и цифроанало-
Микросхема pPD77P20 играет роль периферийного процессора цифровой обработки сигналов, подключенного к аналоговой системе через последовательный интерфейс. Сопряжение с параллельным интерфейсом для выполнения системных функций осуществляется через стандартные схемы серии К580. К интерфейсу микропроцессора высшего уровня могут подключаться несколько ПЦОС, которыми могут передаваться результаты обработки информации в системную память посредством прямого доступа. В экстраординарных случаях ПЦОС может прерывать работу системного процессора программно инициируемыми прерываниями через шину РО или Р1. Такой способ подключения ПЦОС эффективен при реализации сложных систем.
говые преобразователи (ADC, DAC). При необходимости реализации сложных систем могут комбинироваться оба основных способа включения ПЦОС.
13.4. Микропроцессорный комплект БИС для построения процессоров цифровой обработки сигналов К1815
Комплект предназначен для построения высокопараллельных специализированных систем сверхвысокой производительности с конвейерным принципом обработки данных. Отдельные БИС комплекта могут использоваться и в традиционных средствах вычислительной техники. Состав и основное функциональное назначение БИС комплекта приведены в табл. 13.15. Все микросхемы работоспо-
410
Таблица 13.15. Состав и основные характеристики БИС серии К1815
Обозначение БИС Технология Разрядность, бит Наращиваемость Основное функциональное назначение Время цикла, нс Мощность потребления, ВА Напряжение питания, В Разрядность кода управления, бит Тип корпуса
ВС К1815ВФ1 И2Л, ТТЛШ 16 8 — Умножение Умножение с суммированием последовательных чисел 118 1,0 + 5 ±0,5; + 3 ±0,15 1 4131.24-3
ЛН К1815ВФ2 И'Л, ТТЛШ 24 или 12 Суммирование последовательнопараллельных 24-разрядных чисел в дополнительном коде и выдача 12-разрядных сумм (старшие биты) без переполнения и переноса 472 1,0 + 5 ±0,5 3 4119.28-1
МПОС К1815ВФЗ И2Л 24 — Построение процессоров быстрого преобразования фурье, работающих в последовательных знакоразрядных кодах с фиксированной запятой 100 0,36 + 1,2 ±0,2 1-3 405.24-2
ПР К1815ПР1 ТТЛШ 8,16 или 32 Преобразование прямого последовательно-параллельного двоичного кода в последовательно-параллельный дополнительный код и обратно 118 1,0 + 5 ±0,5 1-4 402.16-21
САЛУ К1815ИА1 ТТЛШ 1, * — Арифметико-логическая обработка последовательных кодов 118 0,75 + 0,5 ±0,5 4-7 429.42-1
МСР К1815ИР1 ТТЛШ 4 или 8 + Сдвиг 4-разрядных данных в восьми регистрах или 8-разрядных данных в четырех регистрах магазинного типа 118 0,9 + 5 ±0,5 1 4119.28-1
спч К1815ИМ1 ТТЛШ * Восьмивходовой сумматор последовательных чисел (суммирование слов неограниченной длины, представленных в последовательно-параллельном модифицированном коде младшими разрядами вперед) (знак 2 бита) 118 0,9 + 5 ±0,5 1-2 4118.24-3
* Разрядность чисел не ограничена.
собны в диапазоне температур от —10 до + 85 °C.
БИС весового суммирования К1815ВФ1. Микросхема предназначена для^ выполнения двух операций: 1) у = = £ afti, где ab bt — 8-разрядные сомно-i=l
жители; 2) у = ab, где а, b — 16-разрядные сомножители.
Сомножители (а, Ь) поступают на входы БИС в последовательно-параллельном коде (по два разряда в такте) младшими разрядами вперед. Результат (у) выдается на выходы в последовательно-параллельном коде (по два разряда в такте).
Структура ВС приведена на рис. 13.7, а. В ее состав входят четыре 8-разрядных регистра для временного хранения данных (RG1 — RG4); два входных мультиплексора (MUX); четыре 8-разрядных двухвходовых сумматора первой ступени (SMI — SM4); четыре блока преобразования параллельно-последовательных кодов (СС1 — СС4); два 2-раз-рядных двухвходовых сумматора второй ступени (SM5, SM6); два выходных блока преобразования параллельно-последовательных кодов (СС5, СС6); схема управления (PLA).
Описание выводов БИС приведено в табл. 13.16.
Функционирование ВС в двух режимах задается кодом на входах MI0. При высоком потенциале (MIO = Н) БИС оперирует с 8-разрядными сомножителями, воспринимаемыми с шин Dll — DI4 в регистры RG1 — RG4. При низком потенциале (MI = I) БИС оперирует с 16-раз-рядными операндами, воспринимаемыми в пары регистров RG2, RG4 и RG1, RG3 с магистралей DI3 и DI1 соответственно. Данные на входах DI2 и DI4 не воспринимаются. Регистры RG2 и RG4 являются сдвигающими, a RG1 и RG3 — статическими. Управление записью в пары разрядов RG1 и RG3 осуществляется от мультиплексоров (MUX), формирующих побитовые произведения разрядов входных операндов. Установка на запись в младшие разряды регистров производится после прихода сигнала сопровождения знака (SIGN). Запись данных в регистры RG1 и RG3 производится только при низком потенциале на входе МИ.
412
При высоком потенциале операция производится с ранее принятыми кодами. Сброс регистров БИС производится по высокому потенциалу на входе R. Синхронизация обработки пар битов осуществляется частотой на входе CLK.
Форма электрических сигналов на входах БИС приведена на рис. 13.7,6.
Основные временные параметры БИС К1815ВФ1, нс:
Время цикла tCLK..................>118
» положительного импульса {сн..............................>25
Время отрицательного импульса tcL..............................>25
Время действия сигнала сброса ^hr..............................>25
Время действия сигнала сброса сопровождения знака tCSH .... >25 Время предустановки до синхроимпульса :
данных tHSD...................>15
микрокоманды tHCM.............>15
Время удержания от синхроим-
пульса :
данных tLSD...................>20
микрокоманды tLCM.............>20
Время задержки выдачи данных от
синхронизации tD0..............<45
Временная диаграмма работы БИС при умножении 8-разрядных чисел приведена на рис. 13.7, в, а 16-разрядных — на рис. 13.7, г.
Ток потребления БИС от источника напряжением + 5 В 1Сс~ не более 60 мА; от источника напряжением + 3 В IGC - не более 300 мА.
Преобразователь кодов К1815ПР1. Микросхема преобразует прямой двоичный последовательно-параллельный код в последовательно-параллельный двоичный и обратно, принимает (и выдает) за один такт синхронизации два информационных бита и обрабатывает 8-, 16- или 32-разрядные числа (представление информации — инверсное).
Структура ПК представлена на рис. 13.8.а. В состав БИС входят: 4-раз-рядные сдвигающие регистры (RG1 — RG4); 8-разрядные сдвигающие регистры (jRG5 — RG6); два управляемых 3-входовых мультиплексора (MUX1, MUX2); блок преобразования знака (DS); блок преобразования числа (СС); два выходных триггера данных (TI, Т2); схема управления режимом работы (PLA).
a) Ucc
Ucc
CLK
DI2 DI4 DI1 DI3 , Г, r, T, F, ' 8
8
8- ' 8
в)
R
Л
CLKjfJinnnfJUUlTJUUU
“'' 5 6 78 ---
tcLK
1 2 34
4tcLK
9101112 ttcLIL
juuuVuw
1314151617181920
4tCLK,
4tcLK
JUWJl
21222324
ttcLK,
SIGN____|\
Л___r
f
f
SIGN
\ MUX A MUX I 1)6 1/5 1/5 Г/5
SM1 SM2 SM3 SM4
СС1 СС2 ССЗ СС4
2
2
2
2
MU
BtCLK
GND
SM5
CC5
SM6
CC6
D01
D02
Рис. 13.7
D01
D02
ЖЕ»
2j 6,7
10,11 14,15 2,3 6,7
2,3 6,7 10,1114,15 , 8 tcLK r |
Я-Л___________________________________
fax etcLK^ Мик 8tcu^ etuK' etg^
ихДДЛД. ПГЛ. ПГЛ. ГУЛ. ПГЛ. ПГЛ. ПЛГ
rr 1 78 9 151617 232425 313233 394041 4748
8tcLK
StcLK
BtcLK'
8tcLK
SIGN
14,15 14,15 14,15 14,15 14,15 14,15
14,15 30,31 14,15
0,1 I 0,1
D02---------LTZT1ZZ________________\2k CCG 30C
. W,» 30,31
* ванные на входах не воспринимаются 1В t ।
Таблица 13.16. Описание выводов БИС ВС К1815ВФ1
Обозначение вывода Номер конакта Назначение вывода Обозначение вывода Номер контакта Назначение вывода
DI\ (/, 0) DI2 DI3 (/-0) DZ4 DO\ (/, 0) DO2 (/, 0) 21; 19> 17; 16 22; 23 14; 15 3; 2 ) 10;' 11 J 2-разрядная параллельная входная шина последовательных данных 2-разрядная параллельная выходная шина последовательных данных SIGN R MHJ, 0) CLK ^сс ^GC GND 5 7 13; 9 4 24 18 1; 20 Вход сигнала сопровождения знака Вход сигнала общего сброса регистров Входы задания режима работы БИС ВС Вход синхронизации работы БИС Напряжение питания ( + 5 В) Напряжение питания ( + 3 В) Напряжение питания (0 В)
413
Таблица 13.17. Описание выводов БИС
К1815ПР1
Обозначение вывода Номер контакта Назначение вывода
DI1 13 Информационные
DI2 2 входы нечетных и четных разрядов числа
D11, Ю; Прямой и инверсный
D10 9 выходы нечетных разрядов числа
D21, 6; Прямой и инверсный
D20 5 выходы четных разрядов числа
М1(3-0) 12; 11; 3; 4 Входы задания режима преобразования кода
CLK 1 Вход синхронизации работы БИС
Продолжение табл. 13.17
Обозначение вывода Номер контакта Назначение вывода
Ucc GND 16 15; 14 Напряжение питания ( + 5 В) Напряжение питания (0 В)
Описание выводов БИС приведено в табл. 13.17.
Функционирование ПК происходит под управлением 4-разрядного кода, задающего исполняемую БИС функцию и разрядность операндов.
Двухразрядное поле микрокоманды задает разрядность обрабатываемых чисел по правилу:
414
MI2, M/3 = 10-32 бита,
M/2, M/3 = 01-16 бит,
M/2, M/3 = 00 -8 бит.
Значение кода на входе М/1 задает алгоритм преобразования с инверсией (1) или без инверсии (0) знака операнда. Вход М/0 используется для принятия признака сопровождения знака. Временная диаграмма работы БИС приведена на рис. 13.8,6.
Основные временные параметры БИС К1815ПР1, нс:
Время цикла tcLK.................>118
» предустановки до синхроимпульса :
данных tHci..................>
управляющих сигналов t^cM 15
Время удержания от синхроимпульса :
данных tLCJ..................>20
упраляющих сигналов Olcm 20
Время задержки выдачи информации tP..........................<45
Ток потребления БИС 1СС не более 180 мА.
Специализированное АЛУ К1815ИА1. Микросхема предназначена для арифметико-логической обработки информации в конвейерных последовательно-параллельных системах цифровой обработки сигналов и представляет собой четыре одноразрядных специализированных АЛУ.
Структура САЛУ приведена на рис. 13.8,в. В состав БИС входят: 4-разрядные регистры данных (RG1 — RG4); четыре
одноразрядных АЛУ (ALU); 4-разрядные выходные мультиплексоры (MUX1 — MUX3).
Описание выводов БИС приведено в табл. 13.18.
Режим работы ALU задается сигналом на входе М/0 и 4-разрядной командой на входах М/(3 —6) согласно табл. 13.19. Запись данных в регистры RG1 — RG4 производится по положи-
Таблица 13.19. Операции ALU БИС
К1815ИА1
Код на входах М 1(6-3) Логическая операция (М/0 = 1) Арифметическая операция (MI = 0)
С = 1 (нет переноса) С = 0 (есть перенос)
0000 ~А — —
0001 A v В — —
0010 Л v В — —
ООН 0 — —
0100 — — —
0101 ~в —
оно А©В А + В А + Л+ 1
0111 — —
1000 — — —
1001 А® В А+В А + В+ 1
1010 В — —
1011 А л В — —
1100 1 — —
1101 А у В — —
1110 Av В — —
1111 А — —
Примечание. « — » — неопределенные операции.
Таблица 13.18. Описание выводов БИС САЛУ К1815ИА1
Обозначение вывода Номер контакта Назначение вывода * Обозначение вывода Номер контакта Назначение вывода
Dll(3 — 0) DI2(3 — 0) DI3(3 — 0) MI(6 - 3) MIO МП MI2 4; 2; Л 41; 39 ( 3; 1; Г 40; 38 > 9; 10 16; 20; 22; 26 11 1-2 30 Выходная параллельная магистраль последовательных данных Входы задания функций, выполняемых ALU Управляющий вход АЛУ Вход управления мультплексором 1 Вход управления мультплексором 3 DO 1(3-0) DO2(3 — 0) DO 3(5 — 0) DO4(3-0) CLK(4—1) Ucc GND 15; 19; 23; 27 13; 17; 25; 29 14; 18; 24; 28 8; 6; 36; 35 31; 32; 5; 37 42 21 Выходная параллельная магистраль последовательных данных Входы синхронизации приема данных в RG4 — RG1 Напряжение питания ( + 5 В) Напряжение питания (0 В)
415
тельному фронту синхроимпульсов CLK1 — CLK4. Положительный синхроимпульс, поданный на'вход R, сбрасывает регистры в нуль.
Регистр RG3 используется в качестве регистра маски, информация в него заносится с выхода ALU и позволяет управлять выдачей данных в магистрали DOI - DO3.
Регистр RG4 используется для хранения четырех признаков переноса от предыдущей операции (Q), определяющих наряду с MI0 и М1(6 — 3) функцию ALU. В магистрали D01 и DO3 данные выдаются под управлением потенциалов на входах МИ и MI2.
Основные параметры БИС К1815ИА1:
Время цикла работы ALU tCLK, нс >118 Задержка выдачи данных tP . . . >80 Ток потребления БИС (не более)
~1сс> мА...........................150
Сдвиговые регистры магазинного типа К1815ИР1. Микросхемы предназначены для буферизации информационных трактов, последовательного сдвига или преобразования данных из параллельных кодов в последовательные, и наоборот.
Структура МСР приведена на рис. 13.8, г. В состав БИС входят восемь 4-раз-рядных регистров (RG0 — RG7), поразрядно соединенных в сдвигающее устройство. Описание выводов БИС приведено в табл. 13.20. Код на входе MI задает алгоритм сдвига данных в МСР. При MI = 0 МСР представляется восемью 4-разрядными сдвиговыми регистрами, при MI = 1 — четырьмя 8-разрядными сдвиговыми регистрами. При этом роли магистралей DI, DSI и DO, DSO соответ
ственно меняются. Информация в триггера регистров RG0 — RG7 заносится по положительному перепаду синхроимпульса CLK.
Основные временные параметры БИС К1815ИР1, нс:
Время цикла работ tCLK • • • • >118 » предустановки до синхроимпульса :
данных tHCD..................>25
управляющих сигналов tHcM 35
Время удержания от синхроимпульса:
данных tLCD................. >Ю
управляющих сигналов tLCM > 15
Ток потребления БИС 1СС не более 180 мА.
БИС линейного наращивания К1815ВФ2. Микросхема предназначена для суммирования двух 24-разрядных чисел в системах с конвейерной последовательно-параллельной обработкой информации.
Структура ЛН приведена на рис. 13.9,а. В состав БИС входят: 8-разрядные регистры (RG1 — RG7, RG9); 16-раз-рядный регистр данных (RG8); формирователь высокого уровня сигналов (FH) (код 00000000); 8- и 16-разрядный мультиплексоры данных (MUX1, MUX2); схема аппаратного управления (PLA); параллельный сумматор (SM).
Описание выводов БИС ЛН приведено в табл. 13.21.
Режим работы ЛН задается кодом на входах М1(2 — 0) согласно табл. 13.22. Микросхема осуществляет суммирование двух4 24-разрядных чисел, представленных в дополнительном коде, и выдачу 12
Таблица 13.20. Описание выводов БИС МСР К1815ИР1
Обозначение вывода Номер контакта Назначение вывода
DI(3 — 0) DO (3 — 0) DSI (7-0) DSO (7-0) MI CLK Ucc CND 2; 1; 27; 26 11; 12; 13; 15 18; 19; 20; 21; 22; 23; 24; 25; 10; 9; 8; 7; 6; 5; 4; 3 17 16 28 14 Входная параллельная шина последовательных данных Выходная параллельная шина последовательных данных Входная параллельная шина ортогональных данных Выходная параллельная шина ортогональных данных Вход управления приемом информации Вход синхронизации работы БИС Напряжение питания (-1-5 В) Напряжение питания (0 В)
416
Рис. 13.9
Таблица 13.21. Описание выводов БИС ЛН
К1815ФВ2
Обозначение вывода Номер контакта Назначение вывода
DI(7—0) 12; 11; 10; 9; 15; 16; 17; 18 Входная параллельная шина данных
Ml (2-0) 6; 8; 5 Входы задания операций
DO (23—12) 19; 20; 21; 22; 1; 2; 3; 4; 26; 25; 24; 23 Выходная параллельная шина данных
CLK 7 Вход синхронизации работы БИС
UCc 28; 13 Напряжение питания ( + 5 В)
GND 27; 14 Напряжение питания (0 В)
14 С. Т. Хвощ и др.
Таблица 13.22. Операции, выполняемые ЛН К1815ВФ2
Код в М 1(2-0) Функция SM и регистров
ООО (ЯС1): = DI(7—0), (RG6): = SM(7-0), (RGS): = SM(23—8)
001 (RG3) : = DI(7 — 0), (RG6) : = 53/(7-0), (RGS) : = 53/(23 — 8)
010 (RG5) : = DI(7-0), (RG6) : = SM(1-0), (RGS) : = 53/(23-8)
011 (RG1): = DI(7—0), (RG6): = SM(7-0\ (RGS) : — SM(23 — S)
100 (RG9) : = £>/(7 — 0), (RG6) : = 53/(7-0), (RGS) : = 53/(23-8)
101 (RG2) : = (Я61), (RG4) : = (RG3), (RG6) : = (RGS), (RGS[7-0]) : = (RG7), (RGS[\S — S]): = (RG9)
ИХ (RG6) : = 53/(7 -0), (RGS) : = 53/(23-8)
Пр бита. имечание. X — произвольное значение
417
старших разрядов результата на выходную магистраль. При этом выходной перенос и переполнение теряются. В регистрах БИС может осуществляться накапливание суммы с последующей ее выдачей в магистраль DO после каждого подсуммирования.
Информация с входной магистрали DI записывается во входные регистры БИС RG1, RG3, RG5, RG7, RG9. В регистры RG2 и RG4 данные переносятся микрокомандой «101». В RG8 заносятся либо результат суммирования (биты 23-12), либо данные из RG7, RG9.
Двадцатичетырехразрядный параллельный сумматор (SM) производит сложение 24-разрядного аргумента с 16-раз-рядным приращением. При этом приращения суммируются с 16 младшими битами, а к восьми старшим прибавляются нули, формируемые в FH. Представление данных на входах и выходах БИС — инверсное.
Временная диаграмма сигналов на входах и выходах БИС представлена на рис. 13.9.
Основные временные параметры БИС К1815ВФ2, нс:
Время цикла синхронизации tCLK 472
» предустановки данных 1на > 100
» удержания данных tCLI . . . > 60
» задержки выдачи данных tP <350
Ток потребления БИС (1СС) не более 165 мА.
Сумматор последовательных чисел К1815ИМ1. Микросхема предназначена для суммирования 8 двоичных чисел неограниченной разрядности, представленных в последовательно-параллельном (по 2 бита) дополнительном модифицированном коде. Данные на входах и выходах БИС кодируются в. инверсной логике.
Структура сумматора приведена на рис. 13.9,в. В состав БИС входят: 2-раз-рядные полные 2-входовые сумматоры (SMI —SM7); схема управления (PLA); выходной мультиплексор данных (MUX).
Описание выводов БИС приведено в табл. 13.23.
Все сумматоры, кроме SM7, производят «нормализацию» результата, т. е. четные разряды задерживаются на один такт, самый младший (нечетный) разряд числа теряется, а на освободившееся место записывается знак предыдущего чис-
Таблица 13.23. Описание выводов БИС СП4
К1815ИМ1
Обозначение вывода Номер контакта Назначение вывода
DI(I, 0) DI2(I, 0) 15; 13\ 16; 14
DI3(1, 0) 10; 8 Параллельная вход-
DI4(I, 0) 11; 9 ная магистраль после-
DI5(1, 0) DI6(1, 0) DI7(I, 0) DI%(1, 0) 21; 23 • 20; 22 3; 5 2; 4 довательных данных
SO (I, 0) 17; 19' Выходная параллельная магистраль последовательных чисел
MI 18 Вход задания режима работы БИС
SIGN 7 Вход признака сопровождения знака
CLK 6 Вход синхронизации работы БИС
Ucc 24 Напряжение питания (+5 В)
GND 12; 1 Напряжение питания (0 В)
ла, таким образом число сдвигается на один разряд в сторону младших битов, а знак размножается (модифицированный код).
Сумматор SM7 вместе с мультиплексором MUX в зависимости от режима работы нормализует результат (MI = 0) или не производит его нормализации (MI =1). Для обозначения местоположения знака используется вход SIGN, по которому принимается признак сопровождения знака числа.
Временная диаграмма работы БИС приведена на рис. 13.9, г. Работа СПЧ синхронизируется серией CLK.
Основные временные параметры БИС К1815ИМ1, нс:
Время цикла синхронизации iClk >118 » предустановки до синхроимпульса : данных tffci.....................
сигнала управления 1нсм • • • >15
Время удержания от синхроимпульса:
данных tLa.....................>20
сигнала управления 1См ... >20
Время положительного CLK . . . >25
» отрицательного CLK . . . >25
» задержки данных от синхроимпульса tp......................<45
418
Ток потребления БИС (1СС) не более 180 мА.
Микропрограммируемый процессор цифровой обработки сигналов К1815ВФЗ. Микросхема предназначена для построения процессоров быстрого преобразования Фурье и различных цифровых фильтров многопроцессорных систем высокой производительности. Она осуществляет обработку последовательных знакоразрядных двоичных кодов цифра за цифрой, начиная со старших разрядов с фиксированной запятой. На частоте 10 МГц БИС обеспечивает обработку базовой операции «бабочка» под 24-раз-рядными операндами за 2,5 мкс. Разрядность данных для сумматоров — произвольная, для умножителя — не менее 10 бит; точность выполнения операций в сумматорах — абсолютная, в умножителе — не менее 24 бит; производительность — до 1,2 млн арифметических операций в секунду. При организации процессоров БПФ и различных фильтров, как правило, используется несколько микропроцессоров, входы и выходы которых коммутируются согласно алгоритму преобразования данных. БИС выполнена по И2Л-технологии, уровни логических сигналов согласуются с ТТЛ-схемами.
Структура микропроцессора
К1815ВФЗ приведена на рис. 13.10, а. В состав БИС входят: 2-входовые сумматоры с регистрами данных на входах (SMI, SM2); устройство выполнения логических операций (LU); схема програм-
Рис. 13.10
мируемой задержки информации (£>); множительное устройство (MUL); дешифратор микрокоманд (DC); регистр микрокоманд (MIR), задающий операцию микропроцессора.
Описание выводов БИС приведено в табл. 13.24. Для приема и выдачи информации используются парафазные
Таблица 13.24. Описание выводов БИС
К1815ВФЗ
Обозначение вывода Номер контакта Назначение вывода
Я(7, 0) 7; 6 Парафазная входная шина операнда А
В(1, 0) 5; 4 То же В
С(1, 0) 11; 10 » С
D(l, 0) 8; 9 » D
0) 3; 2 » G
A*(l, 0) 23; 22 Парафазная z выходная шина результата Л*
В*(1, 0) 15; 14 Парафазная выходная шина результата В*
CLK 13 Вход синхронизации приема данных и исполнения микрокоманд
STB 1 Вход строба записи микрокоманд в MIR
М1(5—0) 20; 21; 18; 17; 16; 19 6-рязрядная параллельная шина микрокоманд
Uqc 24 Напряжение питания (+1,2 ±0,2 В)
GND 12 Напряжение питания (0 В)
Примечание. Кодировка данных на всех информационных входах и выходах БИС производится в инверсном коде: единица — низкий потенциал, нуль — высокий.
линии. Информация в знакоразрядной системе записывается с использованием отрицательных и положительных двоичных цифр +1 = 1, —1 = 1. Например, число 0,101 может быть представлено как: 0,101=0,111. Перевод чисел из обычной двоичной системы счисления в знакоразрядную осуществляется по правилу:
при X > 0 XZR = Х2 (например, 0,101 = 0,0101);
при X < 0 XZR = Х2, где Х2 = Х2 с переносом знака на _ все единицы (например - 0,0101 = 0,0101).
При передаче информации по пара-фазным шинам положительная часть чис
14*
419
ла (XZR) передается по положительным шинам (Al, В1,..., G1), отрицательная (XZR) — по отрицательным (АО, ВО, ... ..., GO). Запятая, используемая в качестве маркера для запуска множительного устройства, передается по обеим шинам сразу (XZR, XZR).
Обратный перевод осуществляется сложением положительной и отрицательной частей знакоразрядного _числа. Например, для числа_ X = 0,01111 — XZR = = 0,00101 Х^ = 0,01010. В обычной записи х2 = XZR 4- XZR = 0,00101 4- (-0,01010) = = -0,00101.
Ниже приведен пример, иллюстрирующий код знакоразрядного числа с запятой (маркером), передаваемый по пара-фазным шинам:
Такты.........12345678
Число X......., 1 110 1 1 1
Шина XI.......110 0 10 10
ШинаХО........1001 0001
Сумматор SM1 выполняет операцию А±В или пропускает на вход LU операнда А и В. Узел LU позволяет получить из суммы либо модуль (|А 4- В|), либо выделить максимальное из чисел (max {А, В}). Управляемый блок задержки (или устройство масштабирования) пропускает ре
зультат операции на выход транзитом или с задержкой в 6 или 12 тактов. Сам сумматор вносит задержку в 6 тактов, таким образом, результат операции появляется на входе А* с задержкой в 6, 12 или 18 тактов.
Сумматор SM2 выполняет операцию C±D, результат которой умножается на операнд G в блоке MUL. Информация на входе В* всегда задерживается относительно входа на 12 тактов. Для устранения возможных переполнений результат может быть сдвинут в сторону младших разрядов на 1, 2 или 3 бит. Операция масштабирования выполняется под управлением микрокоманды в SM1 и SM2.
Микропроцессор выполнен по И2Л-технологии. Схемы входных и выходных каскадов БИС приведены на рис. 13.10,6, в. Входной ток Zjl^I МА, нагрузочная способность выхода I0L^ 15 мА при В. При использовании кол-
лекторных резисторов (Як), находящихся снаружи БИС, возможно сопряжение микропроцессора со стандартными ТТЛ-, И2Л- и КМОП-схемами.
Система микрокоманд микропроцессора приведена в табл. 13.25. Управление работой БИС осуществляется 6-раз-рядным кодом, заносимым в MIR отри-
Таблица 13.25. Система команд БИС К1815ВФЗ
М 1(5-0) Результат на выходах M 1(5-0) Результат на выходах
А* В* Л* B*
000000 6tc(A + В) V2tc(C + D)G 100000 6tc(A + B)/2 12 tc(C + D)G/4
000001 6tc(A + В) \2tc(C — D)G 100001 6tc(A 4- B)/2 12 te(C — D) G/4
000010 6tc(A — В) \2tc(C + D)G 100010 6tc(A- B)/2 12 tc(C + D)G/4
000011 6tc(A—B) \2tc(C — D)G 100011 6tc(A - B)/2 \2tc(C + D)G/4
000100 6tc | А + В | V2ic(C + D)G 100100 6tc\ A 4- В | /2 \2tc(C-D)G/4
000101 6tc | Л 4- В | 12 tc(C — D)G 100101 6tc\A 4- В | /2 12 tc(C—D) G/4
000110 6tc | А - В 1 V2tc(C + D)G 100110 6tc | A - В | /2 12 tc(C + D) G/4
000111 6tc | А - В | 12 tc(C — D)G 100111 6tc | A - В | /2 12 tc(C — D) G/4
001000 12tc(A+B) V2tc(C + D)G 101000 l2tc(A + B)/4 12 tc(C +D) G/4
001001 12tc(A + B) \2tc(C — D)G 101001 \2tc(A + B)/4 12 tc(C — D) G/4
001010 12 tc(A—B) V2tc(C + D)G 101010 12tc(A-B)/4 12 tc(C + D)G/4
001011 12 tc(A — В) 12 tc(C — D)G 101011 12 tc(A — B)/4 12 tc(C — D)G/4
001100 12гс|Л +B| V2tc(C + D)G 101100 12tc | A 4- В | /4 \2tc(C + D)G/4
001101 I2tc | А + В | 12 tc(C — D)G 101101 12tc | A 4- В | /4 \2te(C - D) G/4
001110 12ГС | А - В | V2tc(C + D)G 101110 12tc | A - В | /4 \2te(C+D)G/4
001111 12tc | А - В | 12 tc(C — D)G 101111 12tc\A — B\/4 12 te(C — D) G/4
010000 181ДЛ + В) V2tc(C + D)G 110000 lbtc(A + B)/S 12tc(C + D) G/4
010001 18 tc(A + В) V2tc(C — D)G 110001 18tc(A + B)/Z 12 tc(C — D) G/4
010010 18 tc(A - В) \2tc(C + D)G 110010 18tc(A-B)/8 l2tc(C + D)G/4
010011 18 ^(Л -В) \2tc(C — D)G 110011 lStc(A - B)/8 12tc(C — D)G/4
420
Продолжение табл. 13.25
МЦ5—0) Результат на выходах MI(5 - 0) Результат на выходах
А* В* A* В*
010100 18ГС|Л+ В| 12tc(C + D)G 110100 18tc | Л + В | /8 12tc(C + D)G/4
010101 18ГС|Л+ В| 12 tc(C — D)G 110101 18tc | Л + В | /8 12 tc(C — D)G/4
010110 > 18гс|Л-В| 12 tc{C + D)G 110110 18tc| A - В |/8 12'tc (С + D)G/4
010111 18tc | Л - В | 12tc(C — D)G 110111 18tc | Л - В | /8 12 tc(C — D)G/4
011000 6/с(тах{Л, В}) 12tc(C + D)G 111000 6/с(тах{Л, B})/2 12 tc(C + D)G/4
011001 6/с(тах{Л, В}) 12tc(C — D)G 111001 6 Zc(max {Л, B})/2 12tc(C — D)G/4
011010 12 tc(max {Л, В}) 12tc(C + D)G 111010 12 Zc(max {Л, В})/4 12tc(C + D)G/4
рнон 12 tc (max {Л, В}) 12 t£(C — D)G 111011 12 Zc(max {Л, В})/4 12 tc(C — D)G/4
011100 18гс(тах{Л, В}) 12tc(C + D)G 111100 18 Гс(тах {Л,В})/8 12 tc(C + D)G/4
011101 18гс(тах{Л, В}) 12tc(C + D)G 111101 18 Zc(max {Л, В})/8 12tc(C + D)G/4
011110 18 tc(max {Л, В}) 12 tc(C — D)G 1 111110 6zc(max {Л,В})/2 12tc(C + D)G/4
011111 RESET RESET | 111111 RESET RESET
цательным фронтом сигнала STB. При записи микрокоманд использованы следующие обозначения: 6tc, 12tc и 18tc — задержка выдачи результата на 6, 12 и 18 периодов тактовой частоты CLK; /2, /4 и /8 — деление при масштабировании, выполняемое везде умножением результата на 2-1, 2~2 и 2’3 путем сдвига запятой на 1, 2 и 3 бита в сторону старших разрядов; RESET— операция сброса, блокирующая выходы микропроцессора за 18tc и приводящая его в начальное состояние путем сброса в нуль распределителя умножителя.
Исполнение операций микропроцессором может быть проиллюстрировано на микрокомандах (А + В), (С 4- D) G при различных задержках (6, 12 и 18 тактов), а также с использованием и без использования масштабирования. Для чисел Л = 0,11; В = 0,11; С = 0,1; В = 0,1; G = 0,1 при наличии масштабирования имеем:
Л* = 0,1 с задержкой в 6, 12 или 18tc; В* = 0,1 с задержкой в 12tc;
при отсутствии масштабирования имеем: А* =0,01 с задержкой в 6— 1 = 5tc; Л* = 0,001 с задержкой в 2(6—1) =
= iotc;
Л* = 0,0001 с задержкой в 3(6—1) = = I5tc;
В* = 0,001 с задержкой в 2(6—1) = = 10tc.
Задержки в выдаче результата Л* зависят от кода выбранной в каждом конкретном случае микрокоманды (см. табл. 13.25).
Временные диаграммы приема и выдачи информации микропроцессором в режимах с масштабированием и без масштабирования приведены на рис. 13.11, а, б. При многократном исполнении одной микрокоманды операнды должны подаваться на входы БИС с паузой в 3tc (рис. 13.11, в), а при перенастройке БИС на исполнение новой микрокоманды (рис. 13.11, г) пауза в подаче входных операндов должна быть увеличена до 9,15 или 21 такта [(K + 3)tc], где К составляет 6, 12 или 18 для различных микрокоманд соответственно (табл. 13.25).
Временная диаграмма приема и выдачи парафазных кодов на входах и выходах микропроцессора приведена на рис. 13.11, д. Информация, поданная на входы БИС в такте i, появляется на выходах входных регистров сумматоров и умножителя в такте i 4-1. С аналогичными задержками производится и выдача информации на выходы А* и В*. Время tc> 100 нс.
Основные электрические параметры БИС К1815ВФЗ:
Напряжение питания инжектора
UGC, В...................4-1,2 ±0,2
Номинальный ток питания IGCi мА......................... 300
Напряжение источника питания
Ucc, В...................... 3 — 5
Расчет резистора в цепи питания БИС производится по формуле: RG = = (UCC-UGC)/IGC (например, для Ucc = 5. В Rg составляет около 12,70 м). Расчет
421
a) Такты (tc)
A,B,C,D,6 12tc(C±D)B-2-2 6tc(A*B)/2 12tc(A*8)P 18tc(A*B)/8 6)
A,B,C,D,G ,Ф1 шшкиа&шя ЮТЯ"
12tc(C±D)6 12tc J’HI I8I7I-' • • \12\ . . .
6tc (Ах В) _ 6tc rl»lfl ••• uiwi .. •• \12\13\-‘ • Wl • • - •
12tc(A*B) 12 tc J>lfl •• •• ISI7I-. • Itfl • • W8| • • |24|
18tc(A*B) 18 tc :; • - И
8)
г)
A,B,C,D,G
A,B,C,D,G
MI (5-0)
STB
Phi ini/4lHd ••• Ы/Чни M tc
tc
У t ?20hc\
CLK
A,B,C,O,G
Входные триггеры"—1
2SE
J t*20w<
t ъ 100 нс
JSL
А* В
Рис. 13.11
Такт i-1
Такт i
Такт i+1
резисторов в цепи коллекторов производится исходя из схем подключения выводов. Номиналы коллекторных резисторов обычно выбираются от 300 до 1000 Ом.
Пример использования БИС
К1815ВФЗ. Рассмотрим алгоритм операции «бабочка», используемой в качестве базовой при реализации БПФ:
Л* = Л + В; В* = (Л-В)Я,
где А = а + jb, В = с + jd, D = h + jk, А* = = а* + jk9 В* = с* + jd, j = ]/— 1.
Алгоритм комплексного сложения и умножения:
Л* = Л + В; B* = C D,
где C=f+jg.
В развернутом виде эти алгоритмы приобретают вид:
операция «бабочка»
а* -|- jb* = (а + с) 4- j(b 4- d);
с* -I- jd* = (a — c)h — (b — d)k + j[(a — c)k + ^-(b-d)h];
комплексное сложение и умножение: а* + jb == (а + с) 4- j(b 4- d);
с* 4-jd* = (fh + gk) + g(fk + gh).
При выполнении операции «бабочка» в схеме, приведенной на рис. 13.12, на вход CONTR необходимо подать высокий потенциал, для реализации комплексного сложения и умножения — низкий потенциал.
Аналогичным образом могут строиться и другие процессоры цифровой обработки информации.
422
Основные электрические параметры БИС серии К1815. Микросхемы серии К1815 выполнены по высококачественной ТТЛШ-, И2Л- и И3Л-технологиям, уровни входных и выходных сигналов обеспечивают прямое их сопряжение с ТТЛ-схемами:
С7п^О,8 B;/Uzh>2,0 В;
[7оь^0,4 В; Uoh^2,4 В.
Схемы входных и выходных каскадов БИС приведены на рис. 13.13. Основные параметры входных и выходных каскадов приведены в табл. 13.26.
13.5. Матричные коммутаторы серии К1509
Микросхемы матричных коммутаторов с полем 16 х 16 предназначены для использования в системах связи, ЦВМ и радиоэлектронной аппаратуре широкого применения. При построении процессов цифровой обработки сигналов с переком-мутируемыми связями использование матричных коммутаторов позволяет создавать программно-настраиваемые адаптивные структуры, благодаря чему резко расширяется сфера возможных применений ПЦОС типа К1815ВФЗ. Микросхемы матричных коммутаторов серии К1509 выполнены на основе МОП-технологии, имеют высокое входное сопротивление и высокую помехоустойчивость. БИС К1509КП1 представляет собой однонаправленный, а К1509КП2 — двунаправленный коммутатор 16 х 16 с программ-
Рис. 13.13
423
Таблица 13.26. Основные параметры входных и выходных каскадов
Обозначение Тип каскада мкА/мкА IolJIoH мА/мА Обозначение Тип каскада IolJIoh мкА/мкА
ВС К1815ВФ1
2)72(1, 0) 12 -200/40 — £>£4(1, 0) £2 -200/40 —
£>£1(1,0) И -200/40 — DOI (1, 0) 02 — 8/-0,4
7)73(1, 0) 12 -200/40 — DO2(I, 0) 02 — 8/-0,4
М1(1, 0) 12 -200/40 — SIGN, R £2 -200/40 —
CLK 12 -800/40 —
ЛН К1815ВФ2
DI(1, 0) 15 -200/40 — MI (2-0) 15 -200/40 —
7)0(12 — 23) 04 — 8/-0,4 1 CLK 15 -200/40 —
МПОС К1815ВФЗ
А(\, 0) Z1 0/200 — G(l, 0) II 0/200 —
B(l, 0) Z1 0/200 — Л*(1, 0) 01 0/200 —
С(1, 0) II 0/200 — B*(l, 0) 01 — 8/-0,4
Р(1, 0) II 0/200 — CLK £1 0/200 —
М£(5, 0) II 0/200 — STB £1 0/200 —
ПК К1815ПР1
£>£(2, 1) £3 -200/40 — МЦЗ, 0) £3 -200/40 —
CLK £3 -800/40 — | £>(21 —10) 03 — 8/-0,4
САЛУ К1815ИА1
Dll (3-0) £4 -200/40 7)01 (3 — 0) 03 — 4/-0,4
£>£2(3 — 0) £4 -200/40 — £>02(3 — 0) 03 — 4/-0,4
D £3 (3-0) £4 -200/40 — £>03(3 — 0) 03 — 4/-0,4
£>£4(3 — 0) £4 -200/40 — £>04(3-0) 03 — 4/-0,4
M£(2-0) £4 -200/40 — C£JC(4-1) £4 -200/40 —
R £4 -200/40 —
MCP К1815ИР1
DI(3—ty £3 -200/40 — £>0(3 — 0) 03 — 8/-0,4
DSI(1-ty £3 -200/40 — £>50(7-0) 03 — 8/-0,4
MI £3 -200/40 — । 1 CLK £3 -200/40 —
СПЧ KI 815ИМ1
DU (I, 0) £3 -200/40 — £>/5(1, 0) £3 -200/40 —
7)Z2(1, 0) £3 -200/40 — £>£6(1,0) £3 -200/40 —
£>£3(1, 0) £3 -200/40 £>Z7(1, 0) £3 -200/40 —
£>74(7, 0) £3 -200/40 — £>78(1, 0) £3 -200/40 —
SO (I, 0) 03 — 4/-0,4 MI, CLK £3 -200/40 —
SIGN 13 400/80 —
ной настройкой связей, осуществляемой перед коммутацией (6КО.348.830ТУ).
Структура матричных коммутаторов К1509КП1. В состав БИС (рис. 13.14, а) входят: дешифраторы адреса выходных и входных линий (DCX, DCY); коммутирующая матрица (М); буферные каскады
424
выходных и входных линий связи (BDI, BDO).
Описание выводов БИС приведено в табл. 13.27. Матричный коммутатор позволяет передавать цифровые сигналы с любого из входов на любой из выходов при условии подключения к каждому вы-
Рис. 13.14
Таблица 13.27. Описание выводов матричного коммутатора К1509КП1
Обозначение вывода Номер контакта Назначение вывода
DI(15 — 0) DO (15 — 0) Al (3-0) АО (3 — 0) STB CS BLC OLK V Ucc Ubs GND 45-48; Л 1-12 ( 27-13; ( 31-43 J 22-191 13-16 J 17 18 23 26 25 44 24 30 Входная однонаправленная 16-разрядная информационная шина Входная 4-разрядная шина адреса входных линий Вход разрешения записи информации в узлы коммутирующей матрицы Вход выборки кристалла Вход блокировки выдачи информации Вход синхронизации Вход задания режима работы БИС Напряжение питания ( + 5 В) Напряжение смещения подложки ( + 2,6 В) Напряжение питания (0 В)
ходу не более чем одного входа. Для установления связи i-ro входа с у-м выходом необходимо на входы DCY подать код номера у-го выхода, а на входы DCX — i-ro входа одновременно с сигналом STB = L. Для программирования связей по всем 16 каналам требуется 16 тактов. Во время настройки БИС должна быть выбрана по входу CS. Кодировка управляющих сигналов, используемых при программировании связей БМС, дана в табл. 13.28.
Передача данных через БИС может осуществляться в асинхронном (У= Н) или синхронном (И= L) режимах. В асинхронном режиме данные со входов DI(15 — 0) непосредственно транслируются на выходы DO (15 — 0). В синхронном режиме при CLK = L происходит запись информации с DI(15 — 0) в одноразрядный регистр сдвига BDO, а через такт при CLK = Н — выдача данных на DO (15 — 0). В обоих режимах при BLC = = Н выводы DO (15 — 0) переходят в высокоимпедансное состояние. Временные диаграммы установления соединений коммутирующей матрицы и передачи данных DI = DO приведены на рис. 13.14,6 и в.
425
Таблица 13.28. Закон функционирования коммутатора К1509КП1
Код на входах Операция Код на DO {3 — 0)
STB CS Al AO
L L i j Установление соединения входа i с вы- DI (3 — 0)
ходом j
L H X j Установление выхода в высокоимпеданс- ZH
ное состояние
H L X X ) Матрица не коммутирует выходы со ZH
H H X X J входами
Примечание. L — низкий, Н — высокий, X — произвольный уровень сигнала; ZH— высокоимпедансное состояние выхода.
Основные электрические и эксплуатационные параметры матричного коммутатора К1509КП1:
Напряжение питания С7сс, В. . . +5 + 0,5
Мощность потребления В ’ А <0,8 Ток нагрузки выхода Iql пРи
U0L < 0,4 В, мА............. < 6,4
Входное напряжение высокого уровня UIHB, В.................. <5
Емкость нагрузки выходов С^, пФ............................ <100
Время настройки одного канала twfo нс....................... < 100
Период следования коммутируемых сигналов tc, нс . . . . >100
Длительность коммутируемого сигнала в синхронном режиме Z/, нс........................20-40
Время задержки коммутации //о, нс....................... <50
Диапазон рабочих температур
БИС Тдтв> °C................от —60
ДО +85
БИС выполнена в металлокерамическом корпусе с планарными выводами типа 244.48 — 11.
Список литературы к гл. 13
1. Агарвал Р. С., Баррас Ч. С. Теоретико-числовые преобразования для быстрого вычисления цифровой свертки // ТИИЭР, 1975. Т. 63. № 4. С. 6 — 20.
2. Антонио А. Цифровые фильтры: анализ и проектирование /Пер. с англ. M.: Радио и связь, 1983. 320 с.
3. Варайдян А. С., Пчелинцев И. П., Челышев М. М. Алгоритмы вычисления цифровых сверток // Зарубежная радиоэлектроника, 1982, № 3. С. 3 — 34.
4. Введение в цифровую фильтрацию /Под ред. Р. Богнера, А. Константинидиса. М.: Мир, 1976. 216 с.
5. Голд Б., Рэйдер Ч. Цифровая обработка сигналов. М.: Сов. радио, 1973. 368 с.
6. Дженкинс Г., Ватте Д. Спектральный анализ и его приложения. М.: Мир, вып. 1, 1971. 316 с., вып. 2, 1972. 287 с.
7. Каляев А. В. Принципы организации многопроцессорных систем сверхвысокой производительности // Микропроцессорные средства и системы. 1984. № 2. С. 31-35.
8. Макаревич О. Б., Спиридонов Б. Г. Цифровые процессоры обработки сигналов на основе БИС // Зарубежная электронная техника, 1983. № 1.
С. 58-94.
9. Макклеллан Дж. Г., Рейдер Ч. М. Применение теории чисел в цифровой обработке сигналов. М.: Радио и связь, 1983. 264 с.
10. Мизни И. А., Матвеев А. А. Цифровые фильтры. Анализ, синтез, реализация с использованием ЭВМ. М.: Связь, 1979. 240 с.
11. Оппенгейм А. В., Шафер Р. В. Цифровая обработка сигналов. М.: Связь, 1979. 416 с.
12. Процессор сигналов pPD7720 и метод его развития / X. Такэда, Т. Н и к у я м а, Э. Баба, X. Хаима. «Е1. Design», 1982, 31, № 8. С. 40-43.
13. Рабинер Л., Гоулд Б. Теория и применение цифровой обработки сигналов. М.: Мир, 1978. 848 с.
14. Фельдбаум Р. Ф., Мановцев В. В., Дудыкин М. Н. Теоретические основные связи и управления. М.: Наука, 1966. 829 с.
15. Хофф М., Таунсенд М. Однокристальный микрокомпьютер для обработки сигналов в реальном времени // Электроника, 1979. Т. 52. С. 23-30.
16. Хэррис Ф. Использование окон при гармоническом анализе методом дискретною преобразования Фурье // ТИИЭР, 1978, т. 66. № 1. С. 60-96.
17. Цифровой процессор обработки сигналов с аналоговыми устройствами ввода - вывода /Под ред. А. А. Ланнэ,—Л., ВАС, 1985. 88 с.
18. Цифровые фильтры в электросвязи и радиотехнике /А. В. Б р у н ч е н к о, Ю. Т. Б у т ы ль-ский, А. М. Голденберг и др. М.: Радио и связь, 1982. 224 с.
19. A Signal Processor Fast Enought to Do Real - Time Vois — Baud // Electronic Design. 1980. Vol. 4, 15, P. 84-89.
20. Cooley J. W., Tukey J. W. An algorithm for the Machine Computation of Complex Fourier Series // Mathematics of Computations. 1965. Vol. 1, N 19, P. 297-301.
21. IEEE Transactions on Computers, 1980, Vol. c - 29, N 2, P. 7-10.
14
Запоминающие устройства
В данном разделе описываются основные параметры и структуры БИС ЗУ различного назначения и организации, включая ОЗУ статического и динамического типов, масочные и программируемые ПЗУ, ПЗУ со стиранием информации.
14.1. Номенклатура БИС ЗУ
Одним из основных элементов современных микроЭВМ являются ЗУ, которые во многом определяют их производительность. Необходимость в запоминании значительных объемов информации вызвала создание интегральных схем, состоящих из большого числа запоминающих элементов. В настоящее время наиболее широкое распространение нашли полупроводниковые ЗУ благодаря своей технологичности, надежности, малым габаритным размерам и массе [12]. По функциональному назначению полупроводниковые ЗУ делятся на оперативные (ОЗУ) и постоянные (ПЗУ).
Оперативные ЗУ предназначены для хранения переменной информации и имеют практически одинаковое быстродействие при считывании и записи. По способу хранения информации в запоминающих элементах полупроводниковые ОЗУ делятся на два основных типа: статические и динамические.
Статические запоминающие элементы способны хранить информацию как угодно долго, пока подается электропитание.
Динамические запоминающие элементы, напротив, способны хранить информацию только непродолжительное
время. Поэтому для хранения информации ее нужно периодически обновлять, или, другими словами, регенерировать. Для обоих типов оперативных ЗУ существует много различных электронных схем и еще больше, по-видимому, появится в будущем. Их разнообразие отражает не только множество технологий (ТТЛ, n-МОП, КМОП, ЭСЛ и т. д.) и конструкций, но еще и разнообразие требований, предъявляемых к модулям памяти в отношении быстродействия, емкости, плотности упаковки элементов и потребляемой мощности. В табл. 14.1 приведены основные характеристики серийных отечественных микросхем ОЗУ статического и динамического типов.
В микроЭВМ память часто служит источником информации, остающейся неизменной. В таких случаях используются модули памяти, в которых изменить записанную информацию невозможно средствами самой использующей модуль системы. Такие модули называются постоянными ЗУ (ПЗУ) и служат для хранения констант и программ. Основными требованиями к ПЗУ являются неразрушающее считывание, высокая надежность и энергонезависимость хранения информации. Процесс занесения информации в ПЗУ часто называют программированием ПЗУ. По способу программирования выпускаемые полупроводниковые ПЗУ делятся на четыре основных подтипа: 1) программируемые в процессе изготовления (масочные ПЗУ); 2) однократно программируемые у заказчика (ППЗУ); 3) многократно репрограмми-
427
428
Таблица 14.1. Основные параметры БИС ОЗУ
Тип БИС Емкость (организация), бит Технология изготовления Напряжение питания, В Время цикла записи (считывания), нс Потребляемая мощность, мВт Совместимость с ТТЛ Тип корпуса Температурный диапазон, °C Время регенерации, мс
динамическая хранения
БИС статических ОЗУ
К155РУ1 16x1 НО 455 455 201.14-2
К155РУ2 64 х 4 ТТЛ 5 ±0,25 130 525 525 + 238.16-2 -10...+ 70
К155РУ5 256x1 100 700 700
КР185РУ5 1024x1 И2Л 400 360 225
К134РУ6 5 ±0,5 1000 600 300 4112.16-2 -40... + 85
К505РУ6А, Б р-МОП 350, 850 275, 350 - 402.16-18 -10... + 70
КР565РУ2А, Б и-МОП 450, 850 380 - 2103.16-1
К564РУ2А, Б 256x1 КМОП 3-15 650-2100 10-150 0 1-2,0 4112.16-1
К500РУ145 64(16x4) ЭСЛ (-5,2) ±( + 0,26) 20 700 700 — 238.16-2
К500РУ410 256x1 35 770 770
К500РУ415 1024x1 30 820 820
К541РУ1А 4096 х 1 ЭСЛ/И2Л 5 ±0,25 100 480 480 427.18-1
КР541РУ1А 140 2107.18-1
К541РУ2А 4096(1024x4) 500 500 427.18-1
КР541РУ2А 2107.18-1
429
К537РУ1А 1024 х 1 КМОП 5 ±0,5 1200 15 0,015 + + 4112.16-3 -60...±85 2
КР537РУ2А(Б) 4096 х 1 5 ±0,25 410(580) ПО 0,4 (4,0) 2107.18-1 -10... + 70 -10... + 70
КР537РУЗА(Б) 250 (350) 0,01(0,1)
КР537РУ8А(Б) . 16 384(2048x8) 350(530) 110(165) 5(Ю) 239.24-1
КР537РУ10 350 - 5,0
КР132РУ2А(Б) 1024x1 и-МОП п-МОП 650(950) 390(440) - 2103.16-6
КР132РУ4А(Б) 55(110) 225 1,0
КМ132РУ5А(Б) 4096 х 1 5±0,5 85(120) 990 165 2104.18-1
КР132РУ6А(Б) 16 384 х 1 5 ±0,5 75(120) 440 140 2140Ю20-3
КМ132РУ8А(Б) К565РУ5Б 4096(1024 х 1) 65536 x1 5 ±0,5 БИС duh 5 ±0,5 60(100) шмических О 230 900 ЗУ 250 150 22 2104.18-1 2103.16-5
К565РУ5В 280 195
К565РУ5Г 5 ±0,25 360 185 33
К56РУ5Д 460 160 1
К5655Д1(Д2) 32768 х 1
К565РУ5ДЗ (Д4) 16384 х 1
КР565РУ6Б 5 ±0,5 230 135 22 2103.16-2 2
КР565РУ6В 280 125
КР565РУ6Г 5 ±0,25 360 115
КР565РУ6Д 5 ±0,25 460 105 33 1
430
Таблица 14.2. Основные параметры БИС ПЗУ
Тип БИС Организация, бит Технология изготовления Напряжение питания, В Время цикла, мкс Мощность потребления в режиме считывания (мощность потребления на 1 бит), Вт/мВт Совместимость с ТТЛ Тип корпуса Температурный диапазон, °C
К155РЕ21 — К155РЕ24 256x4 ТТЛ 5 ±0,5 0,06 065(0,6) + 238.16-2 -10...±70
К501РЕ1П 256x8 р-МОП (-12) ±(+1,2); (-27) ±( + 2,7) 6 0,55(0,3) - 209.24-3 -45... + 70
КР501РЕ1 209.24-1 ’
К505РЕЗ 512x8 5 ±0,5; (-12) ±(+1,2) 1,5 0,5(0,12) + 405.24-2
КР505РЕЗ 405.24-7 -10... + 70
К541РЕ1 2048 х 8 ТТЛ 5 ±0,5 0,1 0,5(0,03) 405.24-2
К555РЕ4 ттлш 5 ±0,25 0,11 0,85(0,05) 239.24-2
К568РЕ1 2048 х 8 р-МОП 5±0,25; 12 ±0,6 0,6 0,45(0,02) + 405.24-2
КР568РЕ1 2120.24-3
КР568РЕ2 8192x8 0,4 0,6(0,01) 2121.28-5
КР568РЕЗ 16 384x8 5 ±0,5 0,8 0,3 (0,002)
К596РЕ1 8192x8 ТТЛ 4 ±0,4 0,4 0,64(0,01) 4131.24-3
КР1610РЕ1 2048 х 8 р-МОП 5 ±0,5 0,5 0,3(0,015) 2120.24-3 -45...+ 85
Таблица 14.3. Основные параметры БИС ППЗУ
Тип БИС Емкость (организация), бит Технология изготовления Напряжение питания, В Время выборки адреса, мкс Мощность потребления (мощность потребления на 1 бит), Вт/мВт Совместимость с ТТЛ Тип корпуса Температурный диапазон, °C
К155РЕЗ 256(32 х 8) ТТЛ 5 ± 0,25 0,07 0,55(0,2) + 238.16-2 — 10...±70
К500РЕ149 1024(256 х 4) ЭСЛ (-5) ±(+0,25) 0,035 0,73(0,7) -
К541РТ1 ТТЛ 5 ± 0,25 0,08 0,4 (0,4) + 402.16-21
К541РТ2 16 384(2048 х 8) 0,1 0,77(0,05) 405.24-2 — 45...±70
КР556РТ1 ♦ 5 ±0,5 0,07 0,85 2121.28-1
КР556РТ4 1024(256 х 4) 5 ± 0,25 0,65(0,64) 238.16-2 — 10...±70
КР556РТ5 4096(512 х 8) 0,95(0,26) 239.24-2 (210Б.24-1)
КР556РТ6,7 16 384(2048 х 8) 0,08 0,9(0,06)
КР565РТ1 4096(1024 х 4) и-МОП 12 ±0,6; 5 ±0,25; (-5) ±(+0,25) 0,75 0,23(0,05) 210А.22-3
* Микросхема представляет собой ПЛМ на 48 конъюнкций от 16 входных переменных для 8 выходных функций.
£ Таблица 14.4. Основные параметры БИС РПЗУ м _______________________________________________
Тип БИС Емкость (организация), бит Технология изготовления Напряжение питания, В Время выборки адреса, мкс Мощность потребления в режиме считывания (мощность потребления на 1 бит), Вт/мВт Совместимость с ТТЛ Вид стирания Тип корпуса Температурный диапазон, °C
КР558РР1 2048(256x8) р-МНОП 5 ±0,25; (-12) ±( + 0,6) 5,0 0,2(0,09) - Электрическое 405.24-1; 239.24-2 -45...+ 70
КР558РР2А (Б) 16 384(2048x2) и-МНОП 5 ±0,25 0,35(0,7) 0,5(0,03) + 405.24-7 -10... + 70
К1601РР1 4096(1024x4) р-МНОП 5 ±0,25 2,0 0,15(0,04) 405.24-2 -45...+ 70
К1601РРЗА 16384(2048x8) —12±0,6 1,2 0,25(0,01)
КМ1609РР1 л-МНОП 5 ±0,25 0,6 0,58(0,03) 210.Б24-2 -10... + 70
К505РР4 1024(512x2) /7-МНОП 5 ±0,25; 9 ±0,45 2,0 0,7(0,65) 405.24-1 -45...+ 70
К505РР1 2048 (256 х 8) липз/моп (-12) ±( + 0,6); 5 ±0,25 0,85 0,35(0,18) Ультрафиолетом 405.24-5 с прозрачной крышкой
К573РФ2 16 384(2048x8) 5 ±0,25 0,45 0,58 (0,05) 210Б.24-5 с прозрачной крышкой -10... + 70
К537РФ21, 22 8192(1024x8)
К537РФ23, 24 8192(2048x4)
К573РФ5 16 384(2048x8) 0,5(0,03)
К573РФ4 65 596(8192x8) 5±0,25; 12±0,6 0,5 0,7(0,01)
КМ558РРЗ л-МНОП 5 ±0,25 0,5 0,5(0,08) Электрическое 2121-18-6 -10...+ 70
руемые у заказчика с возможностью электрического стирания и программирования (ЭРПЗУ); 4) многократно репро-граммируемые у заказчика со стиранием ультрафиолетом (РПЗУ-УФ).
Основные характеристики серийных отечественных микросхем масочных ПЗУ, ППЗУ и РПЗУ приведены в табл. 14.2— 14.4 [5].
14.2. Оперативные запоминающие устройства статического типа
Статические ЗУ с произвольной выборкой (Random Access Memory) строятся на триггерах с непосредственными связями, которые могут неограниченно долго хранить информацию при включенном питании [4].
Эти ОЗУ очень просты в эксплуатации, обладают высокой помехоустойчивостью, не требуют дорогих и сложных схем обслуживания, благодаря чему достигается умеренная стоимость всей системы памяти. При интегральной реализации статических RAM используются два вида запоминающих матриц: накопители повышенного быстродействия (время цикла менее 100 нс) без схем дешифрации со средней степенью интеграции в БИС (до 256 бит); накопители среднего быстродействия (время цикла 300— 1000 нс) с повышенной информационной емкостью от 256 до 16384 бит со схемами дешифрации.
Статические RAM в зависимости от принципа построения накопителя имеют словарную или матричную организацию [13]. При словарной организации ОЗУ обращение производится одновременно к запоминающим элементам (ЗЭ) нескольких разрядов, соответствующих некоторой части слова или всего слова. Основными^ достоинствами RAM со словарной организацией являются простота базовой ячейки и минимальное число шин управления, необходимых для реализации накопителя. Поэтому наибольшая степень интеграции в БИС статических ОЗУ может быть достигнута именно на таких ячейках. Важное значение имеет также и то обстоятельство, что при словарной организации матрицы БИС в виде т одноразрядных слов удается обеспе
чить минимальную мощность рассеяния в режиме записи и считывания.
Обобщенная структурная схема БИС со словарной организацией матрицы приведена на рис. 14.1, а. Код адреса п — разрядного слова подается на адресный дешифратор, который выбирает нужное слово. Адресный усилитель возбуждает соответствующую словарную шину и слово, код которого поступает на входные разрядные шины, записывается в выбранную строку матрицы согласно коду адреса. Аналогично с помощью разрядных усилителей производится считывание выбранного слова в выходной регистр. При матричной оргайизации БИС возможно обращение к любому ЗЭ накопителя независимо от других элементов, расположенных на той же БИС. Микросхемы с матричной организацией называют также RAM с разрядной организацией или с двухкоординатной выборкой.
Обобщенная структурная схема БИС с матричной организацией приведена на рис. 14.1,6. Код адреса ячейки поступает на адресные дешифраторы, которые выбирают в накопителе нужные строку и столбец. Выборка ячейки происходит по принципу совпадения сигналов возбуждения соответствующих шин по двум координатам.
Дальнейшее снижение числа внутренних связей в модуле памяти можно получить за счет входных и выходных линий данных. Для этого обе линии данных каждого бита слова заменяются одной двунаправленной линией. При записи информация посылается по этой линии в выбранную ячейку, при чтении — из выбранной ячейки выдается на эту же линию. При матричной организации БИС часто используется метод выборки столбца с помощью селектора данных. Для чтения по линиям, соответствующим столбцам, содержимое всех элементов строки посылается в селектор, который выбирает бит одного столбца в соответствии с заданным адресом и выдает этот бит на выходную линию данных. В режиме записи селектор возбуждает линию только одного столбца, соответствующего заданному адресу, подавая в нее значение входной линии данных. Это значение доминирует над значением, которое выдает в линию элемент выбранной строки.
433
Логические состояния Режим работы
CS WE 01 DO
1 * * 0 Хранение
0 0 0 0 Запись 0
0 0 1 0 Запись 1
0 1 * 0 Чтение
Рис. 14.1
Специальные схемы в запоминающем элементе осуществляют как доминирование поступающего извне значения, так и сохранение этого значения в ЗЭ выбранной строки. В результате достигается дальнейшее снижение числа соединений, поскольку с помощью одной линии на столбец выполняется и выборка столбца и передача данных.
Статические ОЗУ серий К500 и К1500.
Микросхемы ОЗУ серий К500 и К1500 построены на основе технологии с диэлектрической изоляцией компонентов, БИС серии К1500 имеют встроенную температурную компенсацию и стабилизацию по напряжению питания логических уровней [15].
В состав серий входят микросхемы: К500РУ145 информационной емкостью 64 бит с организацией 16 х 4 бит; К500РУ410 информационной емкостью 256 бит с организацией 256 х 1 бит; К500РУ415, К1500РУ415 информационной емкостью 1024 бит с организацией 1024 х 1 бит.
Работа микросхем осуществляется в соответствии с правилами функционирования, приведенными на рис. 14.1, в,
в которых знаком * обозначено любое состояние, единицей — высокий уровень сигнала (Я), нулем — низкий уровень сигнала (L). Потенциал на входе выбора микросхемы CS = L разрешает операцию записи/чтения, при CS = H микросхема не реагирует на сигналы по остальным входам. В режиме записи (WE — L) информация, представленная на входе DI, записывается в ячейку памяти, адрес которой определяется кодом на адресных входах, а в режиме считывания (WE = Я) информация, содержащаяся в ячейке памяти, передается на выход микросхемы DO. Выход DO представляет собой открытый эмиттерный повторитель, нагрузка которого должна быть подключена вне микросхемы. На рис. 14.1, г приведена схема подключения номинальной нагрузки Rl = 50 Ом к источнику напряжения Ятт= — 2,0 В. Условные графические изображения, назначение выводов г менные диаграммы работы в режиме записи и считывания БИС серий К500, К1500 приведены на рис. 14.1, д, и соответственно. Основные электрические и временные параметры БИС при ТАТВ= 25 °C представлены в табл. 14.5.
Таблица 14.5. Основные электрические и временные параметры БИС серий К500, К1500
Параметр Условия измерения . К500РУ145 К500РУ410 К500РУ415 К1500РУ15
Напряжение питания Ucc, В - -(4,94--5,46) -(4,94--5,46) -(4,94- -5,46) -(4,28--4,72)
Ток потребления 7СС, мА ^СС — = — 5,2( —4,5) В 140 130 140 150
Входное напряжение высокого уровня UlH, В UCc= = — 5,2(—4,5) В -1 -1 0,98 — (1,165 — -0,88)
Входное напряжение низкого уровня UlL, В Ucc = = — 5,2(—4,5) В -1,6 -1,6 -1,63 -(1,025- -1,475)
Входной ток логической единицы ///у, мкА:
по входу CS UIH= —1,85 В 265 265 220 220
по остальным входам Входной ток логического нуля UfH= —1,85 В 50 50 50 50
//£, мкА:
по входу CS UJL = -0,81 В — 20 0,5 0,5
по остальным входам UfL= -0,81 В 50 160 50 50
Время выборки адреса tAAi нс Ucc— = — 5,2( —4,5)В 10 40 30 20
Длительность сигнала записи — 10 40 25 18
НС
Время выборки микросхемы — — — — 10
tACS, НС
Время установления сигнала — — — — 10
записи twsu, нс
435
Продолжение табл. 14.5
Параметр Условия измерения К500РУ145 К500РУ410 К500РУ415 К1500РУ15
Время выборки считывания — 10-25 — — 20
fWR, НС Время сохранения адреса после IV Е tWHA, нс - 5 5 5 5
Время сдвига WE относительно адреса tWSA, нс — 5 5 5 5
Время сдвига WE относительно — 5 5 5 5
DI tWsD, нс Время сохранения DI после WE tWHD, нс - 5 5 5 5
Время сдвига WE относительно — 5 5 5 5
CS tWSc, нс Время сохранения CS после 1ГЕ tWHS, нс - 5 5 5 5
Статические ОЗУ серии К541. Микросхемы серии К541 [5], выполненные на основе И2 Л-технологии в сочетании с ЭСЛ /тля схем обрамления, представляют собой ОЗУ двух типов: К541РУ1, К541РУ1А (КР541РУ1, КР54РУ1А) емкостью 4096 бит с организацией 4096 х х 1 бит; К541РУ2, К541РУ2А (КР541РУ2, КР541РУ2А) емкостью 4096 бит с организацией 1024 х 4 бит.
Сочетание высокого быстродействия, средней рассеиваемой мощности и достаточно большой информационной емкости позволяет разрабатывать на основе микросхем данной серии высокопроизводительные сверхоперативные ЗУ для вычислительных и управляющих систем, построенных на основе микропроцессорных комплектов серий К583, К584, К1802, К1804 и др.
В качестве ЗЭ выбрана сверхинтегрированная инжекционная ячейка памяти; обрамление — схемы эмиттерно-связан-ной логики. Согласование внутренних ЭСЛ-уровней с внешними ТТЛ-уровнями осуществляется только во входных и выходных каскадах, что обеспечивает высокое быстродействие микросхем. Схема выходного каскада имеет три состояния. Наличие третьего состояния позволяет легко объединять микросхемы по выходам при наращивании информационной емкости. По уровням входных и выходных сигналов микросхемы полностью согласовываются с ТТЛ ИС серий К155, К555 и т. д.
436
Как видно из структурной схемы, приведенной на рис. 14.2, а, микросхемы типа К541РУ1, К541РУ1А (КР541РУ1, КР541РУ1А) содержат на одном кристалле матрицу М из 4096 запоминающих ячеек, состоящую из 64 строк и 64 столбцов; дешифраторы адреса столбцов DC К и строк DCS; устройство управления CU; буфер данных BD.
Третье состояние на выходе микросхемы устанавливается в режимах записи и хранения информации, потенциал выхода определяется только нагрузкой микросхемы.
Микросхемы типа К541РУ2, К541РУ2А, КР541РУ2, КР541РУ2А,
структурная схема которых аналогична приведенной на рис. 14.2, а, содержат матрицу запоминающих ячеек М, разбитую на четыре секции по 1024 ячейки в каждой; дешифраторы адреса строк DCS и адреса столбца DCK; устройство управления CU; разрядные формирователи и предусилители.
Выход микросхемы переходит в активное состояние только в режиме считывания, при этом на выходе появляется высокий или низкий уровень сигнала. В остальных режимах выход находится в третьем состоянии. В режиме записи выход работает как вход, т. е. входы и выходы микросхемы мультиплексированы.
Условные графические обозначения, назначение выводов, правила функционирования и временные диаграммы работы микросхем в режимах записи и считыва-
Логические состояния Режим работы
CS WE DI DO
1 * * Z Хранение
0 1 * DO Чтение
0 0 DI Z Запись
в) К541РУ1
Запись
twc
К,КР541РУ1,1А
Рис. 14.2
К, КР541РУ2,2 А
ния приведены на рис. 14.2,6 — ж соответственно.
Основные электрические и временные параметры представлены в табл. 14.6.
Статические ОЗУ серий К537, КР537.
Микросхемы серий К537, КР537, выполненные на основе КМОП-технологии, предназначены для построения блоков
ОЗУ вычислительных систем, микроЭВМ с жестко ограниченными энергоресурсами и габаритными размерами [1].
В состав серии входят следующие типы БИС: К537РУ2А, К537РУ2Б (КР537РУ2А, КР537РУ2Б); К537РУЗА, К537РУЗБ (КР537РУЗА, КР537РУЗБ) емкостью 4096 бит с организацией 4096 х
437
Таблица 14.6. Основные электрические и временные параметры БИС К541РУ1, К541РУ1А, К541РУ2, К541РУ2А при ТАТВ= (25 ± 10) °C
Параметр Условия измерения К541РУ1(А) К541РУ2(А)
Напряжение питания Ucc, В — 4,75-5,25 4,75-5,25
Выходное напряжение низкого уровня Uql, В {/сс= 4,75 В; С7/£=0,8 В; Iol = 8 мА >2,4 >2,4
Выходное напряжение высокого уровня UOh, В 4,75 В; 1он~ 5,2 мА <0,45 < 0,4
ВХОДНОЙ ТОК ВЫСОКОГО УРОВНЯ Ifff, мА UCC= 5,25 В; UIH= 2,4 В ' <0,04 <0,02
Входной ТОК НИЗКОГО уровня //£, мА UCc= 5,25 В; V0L= 0,4 В <0,45 < 0,4
Ток утечки низкого уровня Iql, мкА Ucc= 5,25 В; UIL= 0,8 В <50 >40
Ток утечки высокого уровня 1цэн, мкА UCc= 5,25 В; UIL= 0,8 В < 50 <50
Ток потребления 1Сс, мА UCC= 5,0 В <95 < 100
Входная емкость С/, пФ — < 3 < 3
Выходная емкость Со, пФ — <6 < 9
Емкость нагрузки С^, пФ — < 200 > 200
Время выборки адреса tAA, нс С£= 30 пФ; Rl= 620 Ом < 120(70) < 120(90)
Время выборки разрешения tAcs, нс Q= 30 пФ; Rl— 620 Ом < 50(45) <45(40)
Время восстановления нс •» CL= 30 пФ; /?£= 20 Ом < 70 <70
Время выборки считывания tAR, нс CL= 30 пФ; Rl= 620 Ом < 50(45) <40
Время восстановления относительно сигнала WE tRWH, нс Длительность сигнала WE tRw, нс Время сдвига WE относительно CS twsc, нс < 70(50) > 60(50) > 15 <70 >60 0
Время сдвига CS относительно адреса tcsA, нс Ucc— 4,75 -г > 15(10) 0
Время сдвига CS относительно DI tcsD, нс + 5,25 В 0 0
Время сохранения CS относительно WE tw^c, нс > 35(20) 0
Время сохранения DI относительно WE Iwhd, нс Время цикла считывания tcR, нс Время цикла записи tCw, нс 0 > 140(100) > 140(100) 0 > 140 > 140
х 1 бит; КР537РУ8А, КР537РУ8Б; КР537РУ10 емкостью 16 384 бит с организацией 2048 х 8 бит.
Структурная схема микросхем К537РУ2А, К537РУ2Б (КР537РУ2А, КР537РУ2Б) представлена на рис. 14.2, а и соответствует ранее рассмотренной схеме К541РУ1. Для согласования входных сигналов (по шинам адреса DI, CS, WE) микросхемы К537РУ2 с ТТЛ-схемами необходимо выход указанных микросхем подсоединять к источнику питания + 5 В
через сопротивление R = 10 ч- 15 кОм. По выходу БИС К537РУ2 полностью согласуется с ТТЛ-схемами, имея на выходе третье состояние, обеспечивающее легкое наращивание информационной емкости. Микросхема К537РУЗ в отличие от К537РУ2 полностью совместима с ТТЛ-схемами как по входам, так и по выходу.
Отличительной особенностью микросхем серии К537 является их способность сохранять информацию при пониженном
438
напряжении источника питания, что расширяет сферу применения этих БИС в качестве электрически программируемого ПЗУ [1].
Структурная схема БИС К537РУЗ представлена на рис. 14.3, а. Микросхема
содержит на одном кристалле матрицу запоминающих элементов М, формирователи BF входных и выходных сигналов, дешифраторы адреса строк DCS и столбцов DCK, усилители записи/считывания DD, схему управления CU. В качестве
439
запоминающей ячейки выбран стандартный 6-транзисторный элемент с управляющими n-канальными транзисторами [13]. Дешифратор строк выполнен двухступенчатым, что позволило уменьшить паразитные узловые емкости, число транзисторов в последовательных цепочках логических элементов и сократить тем самым время дешифрации. Обе ступени работают параллельно и управляют формирователем сигнала словарной шины.
Матрица накопителя делится этим дешифратором на две половины с целью уменьшения постоянной времени заряда словарной шины, гуэичем на каждую половину работает отдельный формирователь.
Работа внутренних блоков и узлов схемы построена асинхронно, что позволило предельно упростить структуру микросхемы, и особенно блока управления. Это достигнуто введением в схему аналогового усилителя считывания вместо триггерного. Такой усилитель имеет чувствительность не менее 0,1 В и не требует довольно сложных синхронизирующих сигналов. Схема выходного буфера рассчитана на три состояния. Отличительной особенностью схемы выходного буфера является наличие биполярного п — р — п транзистора, который существенно повышает нагрузочную способность микросхемы.
Структурная схема БИС КР537РУ10, мало отличается от приведенной на рис. 14.2, а и представлена на рис. 14.3, е. Она содержит матрицу запоминающих элементов 128 х 128 М, представляющую собой накопитель емкостью 16384 бит, дешифраторы адреса строк DC К и столбцов DCS, блок управления СИ, адресные и выходные формирователи BF и разрядные усилители записи/считывания DD. Режим работы БИС КР537РУ10 устанавливается с помощью сигналов CS, ОЕ, WE и правила функционирования, приведенного на рис. 14.3 .ж, для БИС КР537РУ8 -- с помощью сигналов CS1, CS2 и WE. Чтение и запись информации ведутся словами размерностью в 1 байт. Дешифратор адреса строки реализует функцию выбора одной линии из 128, а столбца — функцию выбора восьми линий из 128. Выходной формирователь со
440
держит восвлмь усилителей считывания и следующих за ними оконечных каскадов, осуществляющих усиление и передачу данных на выход. В отличие от БИС КР537РУ10 во время обращения к кристаллу микросхемы КР537РУ8 (уровень сигнала на входах CS1 и CS2 — низкий) адресный код АО — АП запоминается в регистре адреса и не зависит от состояния внешних адресных шин.
Условные графические обозначения и назначение выводов БИС серии К537 (КР537), временные диаграммы работы микросхем в режимах записи и считывания приведены на рис. 14.3,6 — д и рис. 14.4 а — г.
Основные электрические параметры БИС ОЗУ серии К537 (КР537) приведены в табл. 14.7.
Статические ОЗУ серии КР132. Микросхемы ОЗУ серии КР132, выполненные на основе n-МОП технологии, предназначены для построения сверхоперативных ЗУ.
В состав серии входят: КР132РУ2А, КР132РУ2Б, КР132РУ4А, КР132РУ4Б емкостью 1024 бит с организацией 1024 х 1 бит; КМ132РУ5А, КМ132РУ5Б, КМ132РУ8 емкостью 4096 бит с организацией 4096 х 1 бит, 1024 х 4 бит соответственно; КР132РУ6А, КР132РУ6Б емкостью 16 384 бит с организацией 16384 х 1 бит.
Микросхемы серии КР132 полностью стыкуются по входам и выходу с ТТЛ-схемами серии К155. Выход микросхемы имеет три состояния, что позволяет легко объединять микросхемы при наращивании информационной емкости.
Условное графическое изображение, назначение выводов, временные диаграммы в режимах записи и считывания представлены на рис. 14.5, а — з соответственно. Основные электрические и временные параметры представлены в табл. 14.8.
Статические ОЗУ серии К564. Микросхемы К564РУ2, выполненные на основе КМОП-технологии, представляют собой ОЗУ емкостью 256 бит с организацией 256 х 1 бит [12]. Структурная схема БИС К564РУ2А мало отличается от схемы, приведенной на рис. 14.1,6.
Микросхема имеет дешифраторы адреса строк и столбцов, матрицу запо-
г)
twc
А
tcSA
CS.
lcsw
hs
l'W
WE
^CSD
tcHD
DI —
Рис. 14.4
минающих ячеек 16 x 16, схему управления, формирователь ввода данных, выходной усилитель с прямым и инверсным трехуровневыми выходами. Микросхема по входам требует высокого входного напряжения логической единицы, поэтому необходимо применять специальные меры при использовании микросхем ТТЛ-типа в качестве схем обрамления. По выходу микросхема непосредственно стыкуется с ТТЛ-схемами.
Микросхема обеспечивает функционирование в диапазоне изменения Ucc от
3 до 15 В (при этом изменяются временные параметры). С повышением напряжения Ucc временные параметры улучшаются, но увеливаются соответственно уровни логической единицы входных и выходных сигналов, что требует специального согласования схем.
Микросхема в режиме хранения имеет малый ток потребления по питанию, что позволяет использовать ее в энергонезависимых системах памяти с применением небольших батарей или аккумуляторов EQ-
441
442
Таблица 14.7. Основные электрические параметры БИС ОЗУ серии К537(КР537)
Параметр Условия измерения К537РУ2А(Б) К537РУЗА(Б) КР537РУ8А(Б) КР537РУ10
Напряжение питания В ТАТВ= +25 °C 4,75-5,25 4,75-5,25 4,75-5,25 4,75-5,25
Ток потребления:
динамический Iccav, мА UCC= 5,25 В < 20 < 20 < 20(30) —
хранения Ices, мкА исс =5,25 В < 50(500) < 1 < 1000(2000) < 1000
в режиме хранения от резервного источника пита- иСсв=5,3 В; < 25(250) — < 200(500) —
ния 1ссв> мкА Uсев =2,2 В 0,5 — —
Выходное напряжение высокого уровня UOH, В Ucc = 4,75 В — >2,4 > 2,4 > 2,4
Высокое напряжение низкого уровня Uql, В Ucc =5,25 В > 2,4 <0,4 <0,4 <0,4
Ток утечки на входе ILb мкА С7/= U1H', ^1= U1L <0,4 < 5,0 < 5,0 < 5,0
Ток утечки на выходе IL0, мкА и0= ион-, uf) = U0L < 5,0 < 5,0 < 5,0 < 5,0
Выходной ток низкого уровня I0L, мА U0L < 0,4 В < 10 <4,8 < 2,0 —
Входная емкость Сь пФ Татв= 25 °C < 8 < 6 < 8 < 10
Выходная емкость Со, пФ Г< га =25 °C < 14 < 10 < 10 < 14
Предельная емкость нагрузки CL, пФ ГЛГВ = 25°С < 1000 <200 < 1000 —
Время цикла считывания (записи) Icr(Jcw)’ нс Tjrs=25°C > 410(540) > 260(350) > 300(430) > 350
Татв = — 1О...+7О°С — > 300(400) — —
Время выборки разрешения tAC, нс ТАТв= 25 °C > 300(430) > 160(250) > 190(320) > 300
ТАтв= -Ю...+ 70 °C — > 200(320) > 220(400) —
Длительность сигнала CS tcs, нс Гл га =25 °C > 300(430) > 160(250) > 190(320) 300
Татв= -Ю... + 70°С — > 200(320) > 220(400) —
Длительность сигнала WE tw, нс ТАТВ= 25 °C — - 80- 120(240) —
Время сдвига CS относительно адреса Icsa, >20 > 50 —
нс
Время сдвига WE относительно DI нс CL= 30 пФ; > 20 >20 —
Время сдвига CS относительно WE tcsw, нс ТЛтв= 25 °C 0 > 20 —
Время сохранения адреса после CS !сна, нс >20 > 60 —
Время сохранения WE после CS tcHW, нс 0 > 30 —
Рис. 14.5
Таблица 14.8. Основные электрические и временные параметры БИС ОЗУ серии КР132 при ТАТВ = 25± 10°C
Параметр Условия измерения КР132РУ2А(Б) КР132РУ4А(Б) КМ132РУ5А(Б) КР132РУ6А (Б) КМ132РУ8
Напряжение питания В — 4,75-5,25 4,75-5,25 4,5-5,5 4,75-5,25 4,5-5,5
Ток потребления, мА:
динамический Iccav UCc= 5,25 В < 70(80) < 45(45) < 160 — < 160
хранения ICcs — < 38 <25 <25 < 25
Входное напряжение, В
высокого уровня UjH Ucc= 5,25 В > 2,4 > 2,4 > 2,4 > 2,4 > 2,4
НИЗКОГО уровня U/L <0,4 <0,4 < 0,4 < 0,4 <0,4
Выходное напряжение, В:
высокого уровня Uон VCc= 5,25 В 2,5 > 2,5 > 2,5 > 2,5 > 2,5
низкого уровня U0L Iql = 32 мА < 0,4 < 0,4 <0,3 <0,4 <0,3
Ток утечки по входу ILb мкА Ucc= 5,25 В < 7,5 <4,0 < 2 < 10 < 2
Ток утечки по входу Ijdo, мкА Ucc= 5,25 В < 10 < 5 < 10 < 50 < 10
Выходной ток (предельный) 10ь, мА — < 3,2 < 10 < 8 < 10 < 8
Входная емкость С/, пФ — < 6 < 7 < 5 <7(12) < 5
Выходная емкость Со, пФ — < 10 < 12 < 7 < 12 < 7
Время цикла записи (считывания) tcR^cw), нс CL= 30 пФ > 650(950) > 55(110) > 60(100) > 100(120) > 60
Время выборки разрешения tAc, нс CL= 30 пФ > 33(70) < 70(110) > 45(70) < 70
Время выборки адреса tAA, нс CL = 30 пФ > 650(950) > 55(110) > 60(100) > 100(120) > 60
Время сдвига CS относительно адреса tcs а, нс — 0 0 0 0 0
Время сдвига CS относительно сигнала записи WE tcsw, — < 50 0 0 0 0
нс
Время сдвига WE относительно адреса tWSA, нс — < 100 0 0 0 0
Длительность WE tw, нс — > 400 > 25(40) — > 25 (40) —
Время восстановления Ioff* нс — < 80 > 22(40) < 20(30) < 30(50) < 20
Время сохранения DI относительно WE 1whd, нс — < 100 0 0 0 0
Емкость нагрузки CL, пФ — < 500 < 100 <600 < 120 <600
Время сохранения адреса относительно CS tcHA, — 0 < 15(40) 0 < 25(40) 0
нс
Время сдвига CS относительно DI twsD, нс — < 50 0 0 0 0
Условное графическое изображение и назначение выводов, правила функционирования, временные диаграммы в режимах записи и считывания БИС К564РУ2А(Б) представлены на рис. 14.4, д — з. Основные электрические и временные параметры БИС К564РУ2 приведены в табл. 14.9.
статического хранения информации на динамическое. Для увеличения информационной емкости микросхем необходимо дальнейшее сокращение площади, занимаемой запоминающим элементом. Уменьшение числа элементов и соответственно площади достигается при использовании динамических запоминаю-
Таблица 14.9. Основные электрические и временные параметры БИС К564РУ2
Параметр Условия измерения К564РУ2А К564РУ2Б
Напряжение питания £/сс, В — 3-15 3-15
Ток потребления:
динамический Iccav, мА Ucc= 5 В > 2 > 2
хранения Ices, мкА Ucc= 5 В < 5 <200
исс= ю В < 10 < 200
Входное напряжение, В:
высокого уровня UjH Ссс=5 В > 3,5 > 3,5
низкого уровня UIL Ссс=5 В <0,5 <0,5
Выходное напряжение, В:
высокого уровня UqH UCC= 5 В > 4,99 > 4,99
НИЗКОГО УРОВНЯ UqL UCC= 5 В <0,1 <0,1
Ток утечки по входу мкА Ucc=5 В < 1 < 5
Ток утечки по выходу Iql, мкА Ucc= 5 В < 5 < 10
Ток нагрузки IL, мА: Ucc= 5 В;
высокого уровня UOH= 4 В <0,9 <0,9
низкого уровня 1/О£=0,5 В < 2,7 < 2,7
Входная емкость Q, пФ Татв= 25 С < 8 < 10
Выходная емкость Со, пФ ТАТВ= 25 °C < 16 < 18
Емкость нагрузки номинальная (предель- ТАТВ= 25 СС < 50(500) < 50(500)
ная) Q, пФ
Время цикла чтения (записи) tCR{tcw), мкс Uсс ~ $ В > 1,5 > 2,1
UCc= Ю В > 0,65 > 1.1
Время выборки разрешения tAC, мкс UCc= 5 В > 1,2 > 1,5
UCc= Ю В > 0,45 > 0,8
Время задержки CS относительно адреса исс= 5 В > 100 > 100
*csa, нс
Время задержки WE относительно ад- Ucc= 5 В 0 0
реса tiysA, нс
Время сохранения адреса после CS tCHA, нс Ucc= 5 В — > 500
Время восстановления tOFF, нс Ucc= 5 В — > 500
Длительность сигнала записи WE мкс Ucc= 5 В — > 2,0
Длительность сигнала CS tcs, мкс Ucc= 5 В — > 1,9
14.3. Оперативные запоминающие устройства динамического типа
Разработка микросхем памяти сверхбольшой емкости (>16 К бит) требует изменения подхода к их структуре, замены
щих ячеек, в которых информация хранится в виде заряда соответствующих емкостей. Ток утечки обратно смещенного р — п перехода имеет значение не более 10”10 А, а емкость накопительного конденсатора не превышает ОД—0,2 пФ, следовательно, постоянная времени разряда
445
конденсатора Г>1 мс. Поэтому для выдачи состояния низкого или высокого уровня сигнала на выходе БИС необходимо осуществлять периодическое восстановление информации (или ее регенерацию) с периодом tREF < 1 4» 2 мс. Динамические микросхемы памяти строятся на основе биполярных МОП-транзисторов.
Модуль динамической памяти на МОП-структурах показан на рис. 14.5, и. В основе запоминающего элемента лежат один конденсатор и один МОП-транзи-стор. На схеме конденсатор показан в виде отдельного элемента, хотя реально его функции выполняет емкость затвор-подложка.
Главные отличия динамических микросхем памяти от статических заключаются в следующем: отсутствует источник питания запоминающих ячеек; необходимы логические схемы, обеспечивающие регенерацию информации; обрамление требует более сложных схем; максимальная простота схемы накопителя для обеспечения минимально занимаемой площади; меньшая потребляемая мощность, поскольку динамический запоминающий элемент не потребляет тока, за исключением тех относительно коротких отрезков времени, когда к нему обращаются.
По способу организации регенерации информации динамические полупроводниковые ЗУ делятся на три вида: с планарной регенерацией, с накачкой заряда, со строчной регенерацией [12].
Особенностью микросхем с планарной регенерацией является наличие усилителя считывания — регенерации в каждой запоминающей ячейке. Регенерация информации осуществляется в специальный цикл, так называемый цикл регенерации, повторяемый с частотой f = = 10 кГц, вне зависимости от режимов работы микросхемы. В этот цикл на микросхему подаются все сигналы, необходимые для работы при записи или считывании, кроме сигнала выборки. За цикл регенерации производится одновременно регенерация информации во всех ячейках памяти микросхемы. Если в течение времени регенерации к микросхеме памяти не было обращений, то для предотвращения потери информации должен быть сформирован служебный цикл обращения.
446
Отсчет времени периода регенерации может производиться, например, таймером регенерации, запускаемым в момент отсутствия соответствующего импульса обращения. Недостатками микросхем с таким видом регенерации являются увеличение размера запоминающей ячейки и, как следствие, увеличение размеров кристалла и его стоимости.
Микросхемы с накачкой заряда, называемые иногда квазистатическими, имеют возможность одновременной регенерации информации во всех ячейках памяти с помощью специального импульса регенерации (накачки заряда), подаваемого обычно асинхронно на дополнительный вход микросхемы памяти с периодом регенерации tREF = 0,014-0,1 мс.
Регенерация информации осуществляется по специальным цепям, что позволяет совмещать во времени подачу импульса регенерации с рабочими циклами обращения. Запоминающая ячейка в микросхемах этого типа имеет вид бистабильного триггера, выполненного на четырех транзисторах и подключенного через ключи к шинам записи и считывания.
Микросхемы со строчной регенерацией содержат число усилителей считыва-ния/записи, равное числу столбцов, и отличаются простотой выполнения запоминающей ячейки, которые состоят из трех транзисторов или одного. У однотранзисторных микросхем памяти более сложный усилитель считывания, но размер кристалла существенно меньше, поскольку меньше размер ячейки памяти. Это позволяет иметь более высокий процент годных микросхем и более низкую их стоимость. Регенерация информации в микросхемах этого типа осуществляется формированием специального цикла регенерации, который, как правило, представляет собой либо цикл считывания по адресу регенерации, либо цикл записи по адресу регенерации с блокировкой записи.
В одном цикле регенерируют одновременно все ячейки памяти одной из строк памяти выбранного адреса. При изготовлении сверхбольших микросхем памяти используется последовательная адресация для сокращения числа выводов корпусов.
Вначале на адресные входы поступает адрес строки, запоминаемый в дополнительном регистре-фиксаторе, а затем
на те же входы подается адрес столбца, запоминаемый в другом регистре-фиксаторе. С регистров адресные коды поступают на адресные и разрядные формирователи.
ОЗУ динамического типа серии К565. Микросхемы серии К565 представляют собой оперативные запоминающие устройства с произвольной выборкой динамического типа, изготавливаются по и-ка-нальной МОП-технологии с кремниевыми затворами и двумя типами транзисторов (с индуцированным и встроенным каналом) и предназначены для построения накопителей ОЗУ большой емкости [И].
В состав серии входят: К565РУ5 (Б, В, Г, Д) емкостью 65 536 бит с организацией 65 536 x 1 бит; К565РУ5 (Д1, Д2) емкостью 32 768 бит с организацией 32 768 x 1 бит; К565РУ5 (ДЗ, Д4) емкостью 16 384 бит с организацией 16 384 х 1 бит; КР565РУ6 (Б, В, Г, Д) емкостью 16 384 бит с организацией 16384 х 1 бит. Внешние сигналы: RAS — сигнал выбора адреса строк, С AS — сигнал выбора адреса столбцов, WE — сигнал записи/считывания, а также сигналы, вырабатываемые схемой управления, обеспечивают работу ОЗУ в режимах считывания, записи, постраничного считывания или постраничной записи, считывания-модификации-записи, регенерации по сигналу RAS.
Временные диаграммы работы микросхем в режимах считывания, записи, считывание — модификация — запись, регенерации приведены на рис. 14.6, г —ж. Это позволяет при работе в страничном режиме получить значительный выигрыш в быстродействии. Внутри страничного режима возможна любая комбинация режимов записи, считывания и считывание — модификация — запись.
Регенерация информации в динамических ячейках памяти осуществляется за 128 циклов путем обращения к каждой из 128 строк не ранее, чем через каждые 2 мс перебором адресов А(0 — 6). Регенерация может быть осуществлена в любом из режимов ОЗУ, однако наиболее просто ее выполнить в режиме регенерации по сигналу RAS, когда сигнал CAS находится в неактивном высоком логическом состоянии (регенерация сигналом RAS). При регенерации в этом режиме имеет место минимальная потребляемая мощность. При эксплуатации микросхем необходимо помнить, что после подачи напряжения питания БИС ОЗУ переходит в нормальный режим функционирования через 2,0 мс и требует проведения затем 16 рабочих циклов регенерации.
Основные электрические и временные параметры БИС ОЗУ К565РУ5, КР565РУ6 при температуре 25 ±10 °C приведены в табл. 14.10; условные графи-
Таблица 14.10. Основные электрические и временные параметры БИС ОЗУ К565РУ5, КР565РУ6
Параметр К565РУ5Б (КР565РУ6Б) К565РУ5В (КР565РУ6В) К565РУ5Г (КР565РУ6Г) К565РУ5Д(Д1 — Д4) (КР565РУ6Д)
Напряжение питания t/co В Ток потребления, мА: динамический /если хранения Ices Входное напряжение, В: высокого уровня Uih низкого уровня UjL Ток утечки на входах АО —А7, WE, DI, RAS, С AS, мкА Ток утечки на информационном выходе мкА Выходное напряжение, В: высокого уровня Uqh ПРИ 1он= — —2м А низкого уровня Uql при Iol — = 4 мА 4,5-5,5 <45(27) < 3,2 2,4-6,0 -1,0... +0,8 < 5 < 5 > 2,4 <0,4 4,5-5,5 < 35(25) < 3,2 2,4-6,0 -1,0...+0,8 < 5 < 5 > 2, <0,4 4,75-5,25 < 35(23) <4,0 2,4-6,0 -1,0... + 0,6 < 5 < 5 > 2,4 < 0,4 4,75-5,25 < 30(21) <4,0 2,4-6,0 -1,0... + 0,6 < 5 < 5 < 5 > 2,4 <0,4
447
Продолжение табл. 14.10
Параметр К565РУ5Б (КР565РУ6Б) К565РУ5В (КР565РУ6В) К565РУ5Г (КР565РУ6Г) К565РУ5Д(Д1 - Д4) (КР565РУ6Д)
Время выборки относительно сигнала выбора адреса столбцов tcAS, нс < 70 <90 < 120 < 150
Время сохранения сигнала DO после сигнала CAS Ioff> нс < 35 < 40 <60 <90
Емкость выводов сигналов WE, RAS, CAS, пФ < 10 < 10 < 10 < 10
Емкость информационного и адресных входов, пФ <6 < 6 < 6 <6
Емкость выхода Со, пФ < 10 < 10 < 10 < 10
Емкость нагрузки Q, пФ <200 <200 <200 <200
Время установления сигнала адреса строк относительно RAS Iasr, нс 0 0 0 0
Длительность сигнала RAS tRAs, мкс 0,12-10 0,15-10 0,2-10 0,25-10
Время удержания сигнала адреса строк относительно сигнала RAS tRAH, > 15 > 20 > 40 > 60
нс
Длительность интервала между сигналами RAS tRp, нс > 100 > 120 > 150 > 200
Длительность сигнала С AS tCAS, мкс 0,07-10 0,09-10 0,12-10 0,15-10
Время установления сигнала RAS 30-50 35-60 55-80 75-100
относительно С AS tRCD, нс Время записи информации по сигналу С AS tcwb нс > 55 > 70 > 95 > 130
Время записи информации по сигналу RAS tRwL-> нс > 55 > 70 > 95 > 130
Длительность фронта tLH, tHL, нс 3-35 3-35 3-35 3-35
Длительность интервала между > 70 > 80 > 120 > 160
сигналами CAS (в страничном режиме) tcp, нс Время удержания сигнала CAS относительно RAS tcsH, нс > 120 > 150 > >200 > 250
Время удержания сигнала DI относительно RAS tDRH, нс > 95 > 115 > 160 > 220
Время удержания WE относительно RAS twRH, нс > 95 > 115 > 160 > 220
Время удержания сигнала считывания относительно сигнала RAS tRRH, > 30 > 40 > 60 > 90
нс
Время установления сигнала С AS относительно сигнала WE tCWD, нс > 70 >90 > 120 > 155
Время установления сигнала RAS > 120 > 155 > 200 > 255
относительно сигнала WE tRWD, нс Длительность интервала между сигналами CAS Icpn, нс > 35 > 40 > 60 > 90
Время удержания сигнала адреса столбцов относительно сигнала RAS > 75 > 95 > 125 > 160
*ar, нс Время удержания сигнала RAS относительно С AS tRsH, нс > 70 > 90 > 120 > 150
Время установления сигнала адреса столбцов относительно сигнала CAS 0 0 0 0
448
Продолжение табл. 14.10
Параметр К565РУ5Б (КР565РУ6Б) К565РУ5В (КР565РУ6В) К565РУ5Г (КР565РУ6Г) К565РУ5Д(Д1 — Д4) (КР565РУ6Д)
НС
Время удержания сигнала адреса столбцов относительно сигнала С AS tCAH. нс > 25 >35 > 45 > 60
Время установления сигнала считывания относительно сигнала CAS tRcs> нс 0 0 0 0
Время удержания сигнала считывания относительно сигнала CAS tRcu^ нс > 15 > 20 > 30 > 30
Время установления сигнала DI tows, нс 0 0 0 0
Время удержания сигнала DI tDcu, Idwh, нс > 45 > 55 > 80 > 120
Длительность сигнала WE twP, нс > 35 > 45 > 80 > 120
Время удержания сигнала WE относительно сигнала CAS tWCH, нс > 45 > 45 > 80 > 120
Время установления сигнала WE относительно сигнала CAS twcs> нс 0 0 0 0
ческие обозначения микросхем, назначение выводов и правила функционирования - на рис. 14.6 а — в.
Считываемая выходная информация DO имеет ту же полярность, что и входная информация. Считывание информации производится без ее разрушения.
Вход микросхем DO может находиться в одном из трех состояний: логического нуля, логической единицы и высокого импеданса.
После того как на выходе установлена считанная информация, DO переводится в состояние высокого импеданса переходом сигнала С AS в состояние с высоким уровнем сигнала независимо от состояния других входов.
Записываемая информация при подаче на вход DI фиксируется устройством ввода при переходе сигнала ЙЕ в активное состояние (низкий уровень сигнала). При этом если сигнал ЙЕ переходит в активное состояние раньше, чем сигнал CAS, то время установления и время удержания входной информации отсчитываются относительно сигнала С AS.
В режиме считывание-модификация-запись время установления и удержания входной информации отсчитывается относительно сигнала WE.
В страничном режиме возможна работа со всеми ячейками выбранной строки. Адрес этой строки фиксируется активным состоянием сигнала RAS, а сигнал CAS позволяет в произвольной последовательности менять адрес столбца. Время выборки при первом обращении равно tRAS, для последующих обращений — tCAS.
14.4. Постоянные запоминающие устройства масочного типа
Масочные ПЗУ (Read-Only-Memory — память только со считыванием) — микросхемы, в которых информация записывается при изготовлении с фиксированным рисунком межсоединений, определяемым маской (фотошаблоном) [10]. В ПЗУ запоминающие элементы объединяются в двухкоординатную матрицу, образованную при пересечении совокупности входных (чисел) и выходных (разрядов) информационных шин. В местах пересечений шин могут быть включены диоды, биполярные транзисторы и МОП-транзисторы. Наибольшее распространение получили ПЗУ на МОП-транзисторах ввиду технологической простоты и связанной с этим возможностью получения высокой степени интеграции, а также
15 С. T. Хвощ и др.
449
a) K565PV5
5) К565РУ6
Режим RAS CAS WE DI DO
1 1 * * * Z
2 0 1 * * Z
3 0 0 0 01 Z
4 0 0 1 * DO
Рис. 14.6
1 - хранение
2- регенерация
3- запись
4 - чтение
малой потребляемой мощностью. Организация масочного ПЗУ на МОП-транзи-сторах поясняется рис. 14.7, а.
Запоминающим элементом накопителя ПЗУ является один МОП-транзистор, выполняемый с тонким либо с толстым слоем под затвором в зависимости от того, какая информация должна храниться в данной ячейке.
Преимуществом ПЗУ, выполненных на биполярных транзисторах, является более высокое быстродействие по сравнению с ПЗУ на МОП-транзисторах. Запись информации в масочное ПЗУ производится с помощью сменного заказного фотошаблона. Документом, определяющим хранимую в накопителе информацию. является карта заказа на данную
15*
451
микросхему. Изготовление маски довольно дорого, но с помощью одной маски можно запрограммировать любое число модулей памяти. Следовательно, масочные ПЗУ рентабельны при крупносерийном производстве.
Обобщенная логическая структура масочного ПЗУ приведена на рис, 14.7,6. В ее состав входят: дешифратор адреса строки (DCS); дешифратор адреса колонки (DC К); накопитель (М); устройство управления (СИ); буфер данных (BD).
Обобщенная временная диаграмма работы масочного ПЗУ приведена на рис. 14.7, в.
Масочные ПЗУ серии К155. Полупроводниковые интегральные микросхемы К155РЕ21, ..., К155РЕ24, выполненные на основе транзисторно-транзисторной логики по планарно-эпитаксиальной технологии, представляют собой постоянные ЗУ емкостью 1024 бит для хранения и считывания информации в объеме 256 4-разрядных слов [5].
Все БИС по входам и выходам совместимы с ТТЛ-схемами и имеют выходы с открытым коллектором. Ниже приведено назначение БИС: К155РЕ21-ПЗУ на 1024 бит, преобразователь двоичного кода в код знаков русского алфавита; К155РЕ22-ПЗУ на 1024 бит, преобразователь двоичного кода в код знаков латинского алфавита; К155РЕ23 — ПЗУ на 1024 бит, преобразователь двоичного кода в код арифметических знаков и цифр; К155РЕ24-ПЗУ на 1024 бит, преобразователь двоичного кода в код дополнительных знаков.
Условное обозначение и назначение выводов БИС приведены на рис. 14.7, г.
Основные электрические параметры БИС ПЗУ серии К155 при температуре ТАТВ = 25 °C:
Напряжение питания С7сс, В. . . (5,0 + 0,25) В Ток потребления Ice ПРИ
Ucc =5,25 В, мА........... <130
Выходное напряжение низкого уровня Uol при Iol = 12 мА, Ucc ~ 4,75 В, В............ < 0,4
Выходной ток высокого уровня
1он при UCc = 4,75 В, мкА < 100 Входное напряжение низкого
уровня UIL при IIL = -1 мА, Ucc = 5,25 В, В........... < 0,4
Входное напряжение высокого
уровня U/ff при 11Н = 40 мкА, иСС = 5,25 В, В............ >2,4
Время выборки адреса tAA, нс > 68
» выборки разрешения tes, нс > 30
» цикла считывания нс >120
Входная емкость С/, пФ . . . . <3
Выходная емкость Ср, пФ ... <5
Емкость нагрузки С^, пФ ... < 200
Масочные ПЗУ серии К501. Масочные ПЗУ серии К501РЕ1П, К501РЕ1, выполненные на основе МОП-технологии на р-канальных транзисторах, представляют собой ПЗУ емкостью 2048 бит для хранения и считывания информации в объеме 256 8-разрядных слов [15]. Масочные ПЗУ серии 501 несовместимы по входу и выходу с ТТЛ-схемами и требуют для согласования использования специальных элементов. Выходы БИС имеют три состояния.
Условное обозначение и назначение выводов БИС приведены на рис. 14.7,6.
Основные электрические параметры БИС ПЗУ серии К501 в диапазоне темпе-
ратур от -45 до 70 °C при UCc\ -= (- 12) ± ( +1,2) В, Ucci = (-27) ± ±( + 2,7) В, KL = 1 МОм и CL= 200 пФ:
Ток потребления, мА:
по источнику Ucci Icci • • • < 22 '
ПО ИСТОЧНИКУ UcC2 1сс2 • • • <4,5
Выходное напряжение низкого уров-
ня U0L, В......................< -1
Выходное напряжение высокого уровня U0H, В........................> -10
Выходные токи низкого и высо-
кого уровней I0L, Ioh, мкА ... <50
Частота команды считывания fR, кГц...............................<10
Время задержки команды считыва-вания относительно входа адреса
Irsa, мкс......................>2,0
Время считывания логического нуля PR, мкс..........................>4,0
Время считывания логической еди-
ницы txR, мкс..................>2,0
Время цикла считывания Гс, мкс > 6,0
Входная емкость С/5 пФ .... <20
Выходная емкость Со, пФ .... <11
Масочные ПЗУ серий К505, КР505. Полупроводниковые интегральные микросхемы К5О5РЕЗ, КР505РЕЗ, выполненные на основе МОП-технологии на р-канальных транзисторах, представляют собой постоянные ЗУ емкостью 4096 бит
452
для хранения и считывания информации в объеме 512 8-разрядных слов [12].
Микросхемы К505РЕЗ, КР505РЕЗ могут быть нагружены и работать от сигналов ТТЛ ИС серии 155, причем каждый выход БИС ПЗУ может быть нагружен одним входом ИС вышеуказанной серии. Микросхемы ПЗУ на выходах имеют три состояния. Суммарная емкость монтажа, приведенная к одному адресному входу и входу CS, не должна превышать 50 пФ без учета входных емкостей самих БИС. Допускается объединять БИС по входам для увеличения разрядности и информационной емкости.
В настоящее время серийно выпускаются ПЗУ серии К505 со следующими прошивками: К505РЕЗ — 0002, К505РЕЗ — 0003 — генератор символов русского и латинского алфавитов, арифметические знаки и цифры, дополнительные знаки, 96 символов в формате 7x9, развертка по горизонтали (работают при совместном включении); К5О5РЕЗ — 0004 — преобразователь кодов ДК0И8 - К0И8; К5О5РЕЗ - 0005 - преобразователь кодов КПК12 —ДК0И8; К505РЕ5 — 0010 — знакогенератор русского и латинского алфавитов, арифметические знаки и цифры, дополнительные знаки, 96 символов в формате 7x9, развертка знаков по вертикали; К505РЕЗ - 0040... 0049, К505РЕЗ - 0079 -коэффициенты для быстрого преобразования ряда Фурье; К5О5РЕЗ —0051 — функция (0 -г 90) ° с дискретностью 10 мин ((9-12) разряды); К505РЕЗ-0052, К5О5РЕЗ - 0078 - функция sin (0-90)° с дискретностью 10 мин (1 — 8) разряды; К505РЕЗ - 0059, К5О5РЕЗ - 0060 - знакогенератор русского и латинского алфавитов, арифметические знаки и цифры, дополнительные знаки, 64 символа в формате 5x7, горизонтальная развертка знаков; К5О5РЕЗ—0063—0065 — знакогенератор русского и греческого алфавитов, арифметические знаки и цифры, дополнительные знаки, 256 знаков в формате 5x7, вертикальная развертка знаков; К5О5РЕЗ—0068 —функция sin (04-45)° (1 — 8 разряды с дискретностью 5'); К5О5РЕЗ —0069— функция sin (0-г45)° (9-16 разряды с дискретностью 5'); К5О5РЕЗ—0070— функция sin (45 4-90)° (1 — 8 разряды
с дискретностью 5'); К5О5РЕЗ—0071 — функция sin (45-J-90)0 (9 — 16 разряды с дискретностью 5'); К5О5РЕЗ —0080, К5О5РЕЗ-0081 -функция Y= X2, где X изменяется от 1 до 128 (при совместном включении).
Условное обозначение и описание выводов БИС приведено на рис. 14.7, е.
Основные электрические параметры БИС ПЗУ серий К505, КР505 в диапазоне температур от —45 (—10 для КР) до + 70°С при (7СС = (—12)±(+1,2) В, 1/сс = (5±О,5) В:
Суммарный ток потребления /сс, мА: при ТAFB = 25 °C...............< 38
при ТАТВ= —10 °C................<54
при ТАтв = 70 °C................<32
Выходное напряжение низкого уровня U0L при I0L = 1,6 мА, В . . . <0,4
Выходное напряжение высокого
уровня U0H при IqH = 0,25 мА, В > 2,4
Выходной ток высокого уровня в режиме хранения 10Н, мкА ... <5,0
Входное напряжение низкого уровня UIL при IIL = 2,0 мкА, В . . . <0,2
Входное напряжение высокого уров-
ня UIH при 11Н = 2,0 мкА, В . . . >2,5
Допустимое напряжение статической помехи UN, В......................<0,2
Время выбора адреса tAA, мкс . . . >1,3 » восстановления t0FF, мкс > 0,2 » цикла считывания /с, мкс >1,5 » сдвига tACs, нс..................>30
Входная емкость Q, пФ .... <10
Выходная емкость Со, пФ .... <10
Емкость нагрузки CL, пФ . . . . < 250
Масочные ПЗУ серии К541. Микросхема ПЗУ типа 541 РЕ 1 представляет собой постоянное ЗУ с емкостью 16 384 бит для хранения и считывания информации в объеме 2048 8-разрядных слов.
Входные и выходные уровни напряжений совместимы с ТТЛ ИС. Микросхема К541РЕ1 имеет выходы с открытым коллектором. Программирование ПЗУ осуществляется с помощью фотошаблона технологического слоя «диэлектрик». Накопитель представляет собой набор диэлектрических окон с развязывающими элементами. Наличие и отсутствие этих окон определяют хранимую информацию в накопителе.
Условное обозначение и назначение выводов приведены на рис. 14.7, ж.
Основные электрические параметры БИС К541РЕ1 в диапазоне температур от
453
-10 дл +70°С при Псс = (5±0,5) В:
Ток потребления в статическом
режиме 1СС, мА..................<100
Выходное напряжение низкого уров-
ня U0L при I0L = 8 мА, В . . . < 0,45 Ток утечки на выходе 1оН, мкА < 40 Входное напряжение низкого уров-
ня UIL при IIL — 0,4 мА, В . . . <0,5 Входное напряжение высокого уров-
ня Ujh при 11Н = 40 мкА, В . . . >2,4 Время выбора адреса tAA, нс . . . >100 » выборки разрешения tcs, нс > 70
» восстановления toFF-> нс . • • <70
» цикла tc, нс................>150
Входная емкость С/, пФ..........<3
Выходная емкость Ср, пФ . . . < 6
Емкость нагрузки CL, пФ . . . . < 200
Масочные ПЗУ серии К555. Микросхемы серии К555 выполнены на основе ТТЛ по планарно-эпитаксиальной технологии с диодами Шоттки, представляют собой ПЗУ емкостью 16 384 бит для хранения и считывания информации в объеме 2048 8-разрядных слов. Микросхема К555РЕ4 по входу и выходам совместима с ТТЛ ИС, имеет выходы с открытым коллектором.
Условное обозначение и назначение выводов приведены на рис. 14.7, ж.
Основные электрические параметры БИС К555РЕ4 при температуре 25 °C и Ucc = (5 ±0,25) В:
Ток потребления 1СС, мА . . . . <170 Выходное напряжение низкого уров-
ня Uol ПРИ Iol — 8 мА, В . . . <0,5 Ток утечки на выходе Iqh, мкА < Ю0 Входное напряжение низкого уров-
ня UIL при IIL = —0,25 мА, В <0,4 Входное напряжение высокого уров-
ня Uih при 11Н — 25 мкА, В . . . <2,4 Время выборки адреса tAA, нс . . . >110
» выборки разрешения tcs, нс > 40 Длительность фронта (среза) вход-
ного импульса г* нс...........<150
Входная емкость С7, пФ..........<3
Выходная емкость Со, пФ .... <6 Емкость нагрузки Q,, пФ.........<150
Масочные ПЗУ серий КР568, К568. Микросхемы ПЗУ серии К568 [15] выполнены на основе МОП-структур с p-канальной проводимостью и представляют собой: К568РЕ1, КР568РЕ1 - ПЗУ емкостью 16К бит; КР568РЕ2 — ПЗУ емкостью 64К бит; КР568РЕЗ — ПЗУ емкостью 128К бит.
Микросхемы по входу и выходу совместимы с ТТЛ ИС серии 155, причем каждый выход БИС ПЗУ может быть нагружен одним входом ИС вышеуказанной серии, и на выходах имеют три состояния.
В настоящее время серийно выпускаются ПЗУ серии КР568, имеющие следующую прошивку: КР568РЕ1—0001 — знакогенератор международного телеграфного кода № 2 (ГОСТ 15607—84) с вертикальным разложением знаков в формате 5x7 и 7x9; КР568РЕ1 —0002 — знакогенератор телеграфного международного кода № 2 с горизонтальным разложением знаков в формате 7 х 9 с отображением маркера над каждым знаком;
КР568РЕ1 — 0003 — знакогенератор ГОСТ 13052 — 74* (96 символов, кодовая таблица КОИ —7Н2, 32 математических
и дополнительных знака);
КР568РЕ1 — ООН — знакогенератор ГОСТ 19768 — 74* (90 символов в формате 5x7, русский и латинский алфавиты, знаки и цифры, горизонтальная развертка); КР568РЕ1 -0301, КР568РЕ1 -0302 - редактор текстов; КР568РЕ1 —0303—0306-ассемблер; КР568РЕ1 - 0309,
КР568РЕ1-0310-функция sin (0+90)° разряды 1 — 16 с дискретностью 5' 27"); КР568РЕ1 — 0310 — предназначена для обеспечения входного контроля микропроцессора КР580ИК80 и контроля ОЗУ; КР568РЕ2 — 0001 — знакогенератор международных телеграфных кодов № 2 и № 5 (ГОСТ 15607-84* и ГОСТ 13052 - 74*); КР568РЕЗ - 0002 - редактор текстов, ассемблер, МОС-2.
Условное обозначение и назначение выводов БИС серии 568 приведены на рис. 14.8, а —в.
Основные электрические и временные параметры БИС серии К568, (КР568) в диапазоне температур от —10 до + 70 °C приведены в табл. 14.11.
Масочные ПЗУ серии К596. Микросхема К596РЕ1 выполнена на основе ТТЛ-технологии с изоляцией р — и-перехо-дов, представляет собой ПЗУ емкостью 65 536 бит для хранения и считывания информации в объеме 8192 8-разрядных слов и совместима по входу и выходу с ТТЛ ИС. Выходы имеют три состояния при низком уровне сигнала на выводе CS.
454
о) К568РЕ1,КР568РЕ1
20 4 0 1 2 3 4 5 6 7 8 9 10 >08 ЙОМ 16к 4 DO 1 2 3 4 5 6 7 8 2
19 3_
21 4_
18 5_
17 , б_
18 7
15_ ‘ 8
10 9_
14 23 24 12
7? Oss Осс GND
11
1_ <
К596РЕ1
5_ Г 1 2 3 4 5 6 7 8 9 10 11 12 ЙОМ 64к DO 1 2 3 4 5 6 7 8 Oss GND 14_
4_
3
10 15
9 2
2 17
_7 20
1 21
2_ 2_2
11 23
к 12
24
13 б_
18
03
О') КР568РЕ2
2 1 S 1 2 3 4 5 6 7 8 9 10 11 12 >СЗ ЙОМ Мк 2 3 4 5 6 7 8 9
3 11
28 12
27. 13
26 14
25 15
18 24 23 16 17 6
uss Осс GND
22 7
2±
8 ( 20
0) КР1610РЕ1
8 А 0 1 г 3 4 5 в 7 10 9 10 08 ОЕ ЙОМ 1ВК DO 1 2 3 4 5 6 7 8 9
7
6 ю
5_ 4 п 13
3 14
2 1_ 15 16
23 17_
22 24_ 12
19_ 0Сс GND
18 i 2D_ (
ж)
К500РЕ149
2 0 1 2 3 4 5 6 7 03 РЙОМ 1к /о 1 2 3 4 11
_3
ц 12
5 14
6 15
2 13
2 °РК Осс GND
10 1
13
16_
K541PT1fXP556PT4
‘о д 0 1 2 3 4 5 6 7 031 032 РЙОМ 1к 4 DO 1 2 3 4 Осс GND 12
7 4_ 11
3 2 10
1 12 9
12 { 14 t 16 8_
Рис. 14.8
Таблица 14.11. Основные электрические и временные параметры БИС серий К568, КР568
Параметр Условия измерения К568РЕ1, КР568РЕ1 КР568РЕ2 КР568РЕЗ
Напряжение питания: Uss, В исс, В - 11,4-12,6 4,75-5,25 11,4-12,6 4,75-5,25 4,5-5,5
455
Продолжение табл. 14.11
Параметр Условия измерения К568РЕ1, КР568РЕ1 КР568РЕ2 КР568РЕЗ
Ток потребления:
мА Uss= 12,6 В <25 <28,5 —
1сс, МА UCC= 5,25 В <23 <25 <60
Выходное напряжение низкого уровня UOl, В Iol— 1>6 мА <0,4 <0,4 <0,4
Выходное напряжение высокого уровня ион, В 1он= ЮОмкА > 2,4 > 2,4 > 2,4
Входное напряжение низкого уровня Ujl, В Т/£= 0,65 мА < 0,4 < 0,4 < 0,4
Входное напряжение высокого уровня Ujh, В 7/я= 0,30 мкА 2,4-5,5 2,4-5,5 2,4-5,5
Время выборки адреса tAA, мкс — > 0,45 > 0,35 >0,6
Время выборки разрешения tCs, мкс — > 0,22 — —
Время восстановления toFF, мкс — > 0,2 >0,15 —
Время цикла считывания tc, мкс — >0,65 > 0,4 —
Входная емкость С/, пФ ТАТВ= 25 °C < 10 < 10 < 10
Выходная емкость qo, пФ Тлга=25°С <20 <20 < 10
Максимальная емкость нагрузки Cl, пФ ТЛГВ=25°С < 500 < 500 < 500
Допустимое напряжение статической помехи t/дг, В — <0,2 <0,2 <0,2
Условное обозначение и назначение выводов БИС приведены на рис. 14.8, г.
Основные электрические параметры БИС К596РЕ1 в диапазоне температур от -40 до +85°C при 1/сс = (4,0±0,4) В:
Ток потребления /сс, мА . . . . <160 Выходное напряжение низкого уров-
ня Uol ПРИ = 3,2 мА, В . . . <0,4 Выходное напряжение высокого уров-
ня Uoh ПРИ 1он — L6 мА, В . . . >2,4
Входное напряжение низкого уров-
ня Un при IIL — 0,5 мА, В . . . <0,5
Входное напряжение высокого уров-
ня Um при 11Н = 0,1 мА, В . . . >2,4 Время выборки адреса ^4» мкс • • • >0,35
» » разрешения tcs, мкс > 0,1
Входная емкость С/, пФ .... <10 Выходная емкость Со, пФ .... <10
Емкость нагрузки Q, пФ . . . . < 200
Масочное ПЗУ серии КР1610. Микросхема КР1610РЕ1 выполнена на основе МОП-технологии на n-канальных транзисторах, представляет собой ПЗУ емкостью 16 384 бит для хранения и считывания информации в объеме 2048 8-раз-рядных слов, полностью совместима по уровням сигналов с ТТЛ схемами и имеет три состояния на выходах при высоком уровне на входе сигнала ОЕ.
Микросхема КР1610РЕ1 взаимозаменяема с БИС К573РФ2 и К573РФ5 и ориентирована на работу совместно 456
с микропроцессором типа КР580ИК80А.
Условное обозначение и назначение выводов БИС КР1610РЕ1 приведены на рис. 14.8, д. Основные параметры КР1610РЕ1 в диапазоне температур от -10 до +70°С при (7СС = (5,0±0,5) В:
Ток потребления 1Сс, мА .... <50 Выходное напряжение низкого уров-
ня Uol при IOl = 1,6 мА, В . . . <0,4
Выходное напряжение высокого
уровня Uoh при 1Он = 25 мкА, В > 2,4
Входное напряжение низкого уров-
ня Ujl при IIL = 25 мкА, В . . . <0,4
Входное напряжение высокого уров-
ня Ujh при 1Ш = 25 мкА, В . . . >2,4
Время выборки адреса нс . . . > 400
» » разрешения tcs, нс >120
» восстановления t0FF, нс. . . >100
» цикла считывания tc, нс . . . > 500
Входная емкость С/, пФ . . . . < 5
Выходная емкость Со, пФ . . . . <10
Емкость нагрузки Cl, пФ . . . . < 200
14.5. Программируемые ПЗУ
Постоянные запоминающие устройства, допускающие однократное программирование у заказчика (Programmable Read-Only Memory — программируемая память со считыванием), — это микросхемы, в которых состояние ячеек можно задать уже после изготовления устройства (создав либо разрушив перемычки) [4].
Наибольшее распространение получили перемычки в виде плавких вставок (например, из нихрома или поликремния), которые можно избирательно пережечь с помощью внешнего источника тока. Накопитель ППЗУ представляет собой матрицу на биполярных транзисторах с плавкими перемычками, включенными последовательно с эмиттерами транзисторов, т. е. функциональная схема БИС ППЗУ аналогична схеме масочного ПЗУ (см. рис. 14.7,6). Программируемые ПЗУ на биполярных транзисторах обладают большим быстродействием (время выборки < 100 нс), но и большой мощностью потребления. Для снижения потребляемой мощности возможно для большинства отечественных БИС применение импульсного питания, но и снижение быстродействия в 2 — 3 раза.
В настоящее время ведутся работы по созданию БИС ППЗУ на КМОП-струк-турах, что решит проблему снижения потребления мощности устройства в целом.
Программирование БИС ППЗУ разных серий производится на специальных устройствах — программаторах [7]. В табл. 14.12 приведены некоторые типы
Таблица 14.12. Типы программаторов и их возможности
Тип программатора
о
Тип л о
программи- о
руемых БИС АУПП ППЗУ-81 УЗП-80 Электро! «Циклон УП (ДРМ3.8
К500РЕ149 + + + + —
К155РЕЗ + + + + —
КР556Т4 + + + — —
Р556РТ5 + + + — —
Р556РТ6 + — — — —
Р556РТ7 + — — — —
К573РФ1 + — — + —
К573РФ2 + — — + —
К558РР2 + — — — —
К541РТ1 — — — — +
К541РТ2 — — — — +
Примечания: 1. Методика программирования согласована с разработчиками и изготовителями БИС для программаторов типа АУПП, Электроника «Циклон» и УП (ДРМ3.850.030). 2. Программаторы АУПП, ППЗУ-815 изготавливаются серийно. 3. Программирование возможно — знак « 4-».
отечественных программаторов. Необходимо отметить, что программирование не требует никаких новых внешних линий, отличных от используемых в микросхеме при обычном режиме чтения [6, 7]. Типовая структурная схема и обобщенная временная диаграмма работы ППЗУ аналогичны схеме и диаграмме масочного ПЗУ.
Программируемое ПЗУ серии К155. Микросхема К155РЕЗ, выполненная на ТТЛ по планарно-эпитаксиальной технологии, представляет собой программируемое у заказчика ПЗУ емкостью 256 бит для хранения и считывания информации в объеме 32 8-разрядных слов [15], полностью совместима по сигналам с ТТЛ ИС, имеет выходы с открытым коллектором. Условное обозначение и назначение выводов БИС К155РЕЗ приведены на рис. 14.8, е. Основные электрические параметры БИС К155РЕЗ в
диапазоне температур от —10 до 4- 70 °C при UCc = (5,0±0,25) В:
Ток потребления мА................<110
Выходное напряжение низкого уров-
ня Uol ПРИ Iol = 16 мА, В . . . <0,5
Входное напряжение низкого уровня
Un при IjL = —1,6 мА, В . . . <0,4
Входное напряжение высокого уров-
ня UiH при Ijff = 40 мкА, В . . . >2,4
Время выборки адреса нс . . . >65
» » разрешения tcs, нс >35
Входная емкость С/, пФ . . . . < 3
Выходная емкость Ср, пФ . . . . < 6
Емкость нагрузки Q, пФ .... < 200
Программируемое ПЗУ серии К500. Микросхема К500РЕ149, выполненная на основе транзисторной логики с эмиттер-ной связью, представляет собой программируемое у заказчика ПЗУ емкостью 1024 бит для хранения и считывания информации в объеме 256 4-разрядных слов [15] и несовместима по входным и выходным сигналам с ТТЛ ИС (выходы БИС имеют третье состояние). Условное обозначение и назначение выводов БИС К500РЕ149, К541РТ1 и К541РТ2 приведены на рис. 14.8, ж —и.
Основные электрические параметры БИС К500РЕ149 при температуре ТАТВ =
= 25 °C и исс = (-5,2±0,26) В:
Ток потребления 7СС, мА • • • • <140 Выходное напряжение низкого уров-
ня U0L, В.......................< —1,6
457
Выходное напряжение высокого уровня Uон, В...................<-1,0
Входной ТОК ВЫСОКОГО уровня Ijh
при UIH= —0,81 В, мкА .... <265
Входной ТОК НИЗКОГО уровня Ijl при
(7/£=—1,85 В, мкА ..... <0,5
Время выборки адреса tjA, нс . . . >35
» » разрешения tcs, нс >15
Входная емкость С/, пФ .... <8
Выходная емкость Со, пФ .... <5
Емкость нагрузки Q, пФ .... <30
Коэффициент программируемости К > 0,65
Микросхема К500РЕ149 имеет два основных режима работы: 1) режим считывания информации (выбирая необходимый адрес подачей соответствующего кода на входы дешифраторов, на выходах считывают хранимое в ППЗУ 4-разряд ное слово); 2) режим программирования (запись информации).
Схема подачи режимов при программировании приведена на рис. 14.9, а, где
2. Вывод 8 — напряжение источника питания понижается от 0 до ( — 5,2 + 0,26) В. Источник напряжения — 5,2 В должен обеспечивать втекающий в него ток не менее 950 мА.
3. На адресные входы (выводы 2 —10) подается адресный код, соответствующий программируемому слову, причем: для выводов 2 — 6 UIH = (0 + 0,25) В, UJL = =—(3,0 + 5,2) В; для выводов 7, 9, 10 UIH = -(0,6 + 0,9) В, UIL = -(1,8 + 2,1) В.
4. Напряжение на выводе 1 UPR повышается от 0 до (12 + 0,5) В. Источник напряжения UPR должен обеспечивать вытекающий из него ток не менее 700 мА.
5. На один из выводов DO (И, 12, 14, 15 соответственно выбранному для программирования разряду), подается напряжение UD0 = 4,7+ 0,2 В, на другие выводы через резистор R= 680. Ом подается напряжение питания ( — 5,2 + 0,25) В. Источник напряжения UD0 должен обеспечи-
Рис. 14.9
Gl — G3 — генераторы программирующих импульсов; SAI —SA4 — переключатели; G1 — емкость (0,1 мкф); R1—R8 — резисторы (1,0 кОм+ 5 %); R9 — R12 — резисторы 680 Ом + 5%.
Последовательность подачи напряжений в режиме записи информации на выводы БИС следующая.
1. Вывод 16 — заземлен.
вать вытекающий из него ток не менее 50 мА.
6. К выводу 13 подключается источник тока 1рр =28 + 2 мА (ток вытекает из вывода). Напряжение на выводе 13 определяется самой БИС и при включении источника тока не должно быть ниже — (6,0 ±0,1) В. В одном цикле информацию можно записывать только в один разряд.
458
Временные соотношения в режиме записи приведены на рис. 14.9,6, где > 0,5 мкс;
t2 = hi = 0,1 4- 10 мкс; г3 > 0,5 мкс;
U = ho = 0,1 4- 10 мкс; t5 1 мкс;
t6 5,0 мкс; г7 = 0,1 4- 10 мкс; t8 >
> 0,6 мкс; t9 > 1 мкс; > 0,5 мкс; UPR = = 12±0,5 В; Q — скважность, лежащая в пределах от 10 до 20. После окончания циклов записи информации в один адрес производится контроль ее правильности. Для этого напряжение на выводе 1 устанавливается равным нулю и производятся считывание и проверка правильности записанной в данном адресе информации.
Программируемые ПЗУ серии К541. Микросхемы К541РТ1, К541РТ2, выполненные на основе биполярной технологии, представляют собой программируемое ПЗУ емкостью 1024 бит (К541РТ1) или емкостью 16 384 бит (К541РТ2) для записи, хранения и считывания объемов 256 4-разрядных или 2048 8-разрядных слов соответственно. БИС серии К541 полностью совместимы по всем электрическим параметрам с ТТЛ ИС и имеют выходы с открытым коллектором. Использование в ППЗУ поликремниевых перемычек значительно увеличивает надежность микросхем в эксплуатации, так
как исключается возможность самовосстановления пережженных перемычек. После записи информации БИС не требует электротермотренировки. Для БИС К541РТ1 с целью снижения потребляемой мощности допускается использование импульсного питания. Микросхема К541РТ2 характеризуется наличием пониженной мощности в режиме хранения информации. Снижение потребляемой мощности осуществляется путем подачи низкого уровня напряжения на выводы 18 и 19 БИС.
Основные электрические и временные параметры БИС К541РТ1 и К541РТ2 в диапазоне температур от —10 до + 70 °C при UCc = (5 ±0,25) В приведены в табл. 14.13.
До программирования в БИС К541РТ1 и К541РТ2 по всем адресам и разрядам записана логическая единица. Перевод любого бита из состояния логической единицы в состояние логического нуля осуществляется в процессе программирования. Программирование БИС ППЗУ производится с помощью генератора программирующих импульсов — программатора, обеспечивающего одновременную подачу серии импульсов на
Таблица 14.13. Основные электрические и временные параметры БИС К541РТ1 и К541РТ2
Параметр Условия измерения K541PT1 K541PT2
Ток потребления /сс, мА л /<140
Ток потребления в режиме хранения Ices, ( мА J Ссс=5,25 В < 80 ( < 50
Выходное напряжение низкого уровня Uol, В J Iol~ 16 мА i ^оь~ 8 МА <0,4 <0,5
Ток утечки высокого уровня Iqh, мкА С Ucc= 5,25 В 1 U0H= 5,25 В < 100 < 100
Входной ТОК ВЫСОКОГО уровня Ijh, мкА f Ucc= 5,25 В; i UIH= 2,4 В <40 <40
Входной ток низкого уровня IIL, мА г Uсс= 5,25 В; ) С/£=0,5 В < -1,6 < -0,25
Время выборки адреса tAA, нс У исс= 5,0 В; 1 UL = 30 пФ 80 100
Время выборки сигнала разрешения нс У Ucc— 5,о В ( UL = 30 пФ > 45 -
Входная емкость С/, пФ — < 3 < 10
Емкость по входу CS1, пФ — — < 18
Выходная емкость Со, пФ — <6 < 12
Емкость нагрузки CL, пФ — < 1000 < 1000
Коэффициент программируемости К — > 0,5 > 0,7
459
программирующий вывод, который является также входом разрешения выборки CS, и на вывод питания. Подача программирующих импульсов тока на выход ППЗУ обеспечивается подключением программируемого выхода через резистор к выходу программатора, задающего напряжение на входе CS. Программирование осуществляется с использованием схемы, приведенной на рис. 14.9, в, где G — генератор программирующих импульсов; R1 — резистор 620 Ом ± 5 %, R2 — резистор 2,0 кОм ± 5 %.
Временная диаграмма цикла программирования приведена на рис. 14.9, г, а параметры импульсов программирования — в табл. 14.14.
Программирование любого выбранного бита в состояние низкого уровня сигнала состоит в следующем: 1) на выход (разряд), который будет программироваться, задается ток 1РР=2 4-4 мА; 2) на выводы 20 и 24 для К541РТ2 (или 14 и 16 для К541РТ1) должны быть поданы программирующие импульсы согласно временной диаграмме, представленной на рис. 14.9, г, с параметрами, приведенными в табл. 14.14.
Задание выходного тока 1РР = 2 -г ч- 4 мА допускается отдельным генератором тока (15^(7^25 В) или соединением программируемого выхода через резистор 2 кОм с выводом 20 (К541РТ2) или 14 (К541РТ1) во время подачи программирующих импульсов.
Длительность программирующих импульсов линейно возрастает от 1 до 8 мкс согласно рис. 14.9, г. При программировании входные уровни должны быть UIL = (0 4- 0,4) В и UIH = (2,4 4- 4,5) В.
Контроль программирования можно осуществлять, когда напряжение на выводах 20 и 24 (К541РТ2) или 14 и 16 (К541РТ1) достигает уровня U = = (0 4- 0,4) В и 17 = (5 ±0,25) В соответственно. Нагрузочный ток при измерении U0L может обеспечиваться как генератором тока, так и подключением соответствующего выхода через резистор 620 Ом + 5% к источнику питания 5 В.
Контроль программирования можно осуществлять в паузах между импульсами или после окончания цикла программирования. При контроле программирования в паузах между программирующими импульсами после появления на выходе состояния низкого уровня сигнала про-
Таблица 14.14. Параметры импульсов программирования
Параметр Значение параметра
min typ max
Амплитуда программирующих импульсов по входу CS Ucc, В 16 17,5 19
Амплитуда программирующих импульсов по выводу питания Ucc, В 7,5 8 8,5
Начальная длительность программирующих импульсов мкс 0,8 1 1,2
Конечная длительность программирующих импульсов t2, мкс 7,2 8 8,8
Время, в течение которого длительность импульсов линейно возрас- 180 200 220
тает, tr, мс
Длительность фронта и среза импульсов по входу CS tHLi, нс 100 200 300
Длительность фронта и среза импульсов по входу питания tHL2, нс 50 100 150
Выходной ток 1р для выбора выхода, мА 2 3 4
Скважность программирующих импульсов Q — 5± 10% —
Примечание. При контроле программирования в конце цикла программирования напряжение Ucc
допускается подавать постоянным: с/сс= (8±0,5) В.
Все оставшиеся выходы можно оставить незадействованными или заземлить. При программировании и контроле на выводах 18 и 19 для К541РТ2 должно быть состояние высокого уровня, а на выводе 12 для К541РТ1 — низкого уровня сигнала.
граммирование необходимо продолжить еще 100 мс. Если после программирования в течение 400 мс на выходе не зарегистрирован низкий уровень сигнала, то это означает, что бит не программируется. Не допускается программирование двух и более разрядов одновременно.
460
Программируемые ПЗУ серии К556. Микросхемы серии К556 представляют собой биполярные схемы, выполненные по ТТЛ-технологии с использованием диодов Шоттки [5,17]. Серия включает в себя следующие микросхемы: КР556РТ1 — программируемая логическая матрица (ПЛМ) с электрической записью информации (16 входных переменных, 48 конъюнкций, 8 выходных функций); КР556РТ4 — программируемое ПЗУ емкостью 1024 бит; КР556РТ5 — программируемое ПЗУ емкостью 4096 бит; КР556РТ6, КР556РТ7 - программируемое ПЗУ емкостью 16 346 бит.
Микросхемы серии К556 по входным и выходным сигналам полностью совместимы с ТТЛ ИС, имеют выходы с открытым коллектором (кроме КР556РТ7).
В микросхемах ППЗУ серии К556 используются нихромовые перемычки. Для исключения возможности самовосстановления пережженных перемычек необходима электротермотренировка. С целью снижения потребляемой мощности в БИС допускается использование импульсного питания.
Условное обозначение и назначение выводов БИС ППЗУ серии 556 приведены на рис. 14.8,з и и; 14.10,а —в. Ос-
новные электрические и временные параметры БИС серии К556 в диапазоне температур от —10 до +70 °C при Ucc = (5,0 + 0,25) В приведены
в табл. 14.15. До программирования в БИС КР556РТ4, КР556РТ6, КР556РТ7 по всем адресам и разрядам записан логический нуль, а в БИС К556РТ5 — логическая единица [12].
Программирование рассмотрим на примере записи информации в БИС К556РТ5, хотя это можно распространить и на остальные типы БИС серии К556. Микросхемы серии КР556 имеют два основных режима работы: считывания информации и программирования.
Программирование микросхем включает запись информации и контроль электрических параметров БИС с записанной информацией.
Схема подачи режимов при записи информации приведена на рис. 14.10, в, где G1—G3 — источники постоянного напряжения; R — резистор 300 Ом ± 5 %; Р — контрольное устройство; SA — переключатель режимов (I — режим программирования, II — режим контроля). Исходное состояние микросхемы: выводы 12, 20 — заземлены; на выводы 21, 22, 24 — подается напряжение логического
Таблица 14.15. Основные электрические и временные параметры БИС ППЗУ серии К556
Параметр Условия измерения КР556РТ1 КР556РТ4 Р556РТ5 КР556РТ6, КР556РТ7*
Ток потребления 1сс, мА UCc= 5,25 В < 170 < 130 < 190 > 185
Выходное напряжение низкого уровня UOl, В Iol— Ю мА <0,5 <0,5 <0,5 <0,5
Ток утечки высокого уровня Iqlh, мкА UCc= 5,25 В < 100 < 100 < 100 < 100
Входное напряжение низкого уровня UIL, В IIL= —0,25 мА <0,5 < 0,5 <0,5 <0,5
Входное напряжение высокого уровня и/н, В Iih= 40 мкА > 2,4 > 2,4 > 2,4 > 2,4
Время выборки адреса tAA, нс — > 70 > 70 > 70 > 100
Время выборки разрешения кристалла tCs, нс — > 30 > 30 > 30 > 50
Входная емкость С/, пФ ТАТв= 25 °C < 5 < 10 < 10 < 10
Выходная емкость Со, пФ ТАТВ= 25 °C < 8 < 12 < 15 < 15
Емкость нагрузки CL, пФ ТАтв= 25 °C <200 <200 < 200 < 200
Коэффициент программируемости К * Для КР556РТ7 UOH> 2,4 В. > 0,65 > 0,65 > 0,65 > 0,65
461
KP5S6PT1
6) Р556РТ5
Рис. 14.10
нуля, на выводы 18, 19 — логической единицы.
Последовательность подачи напряжений в режиме записи информации следующая.
1. Напряжение питания U}L (выводы 22, 24) повышается от 0 до (5 ±0,25) В. Источник напряжения 5 В должен обеспечивать ток не менее 200 мА.
2. На все выходы (выводы 9 — 11, 13 — 17) подается напряжение низкого уровня UIL = (0 -г 0,5) В.
3. Напряжение питания (выводы 22, 24) повышается от 5 ± 0,25 до 12,5 ± 0,5 В. Источник напряжения 12,5 В должен обеспечивать ток не менее 600 мА. Такое же напряжение через резистор R = 300 Ом ± 5 % подается на выход, соответствующий первому разряду, в который записывается информация. При этом ток нагрузки не более 15 мА.
4. Напряжение на выводе 21 повышается от UIL = (0 -г 0,5) В до U = = (15±0,5) В. Ток потребления по этому источнику напряжения должен быть ограничен на уровне 100 мА.
5. Напряжение питания на выводах 22, 24 понижается до UIL = (0 + 0,5) В.
6. Напряжение на выводе 21 понижается до UIL= (0 4-0,5) В. '
7. Пункты 2 — 6 повторяются для всех программируемых разрядов, что соответствует циклу записи информации в одно слово.
8. По окончании циклов записи информации одного слова проводится контроль правильности информации в данном слове с учетом записи. Для этого напряжение на выводах 22, 24 устанавливается (5 ± 0,25) В и производятся считывание и проверка правильности записанной в данное слово информации. Допускается по окончании цикла записи информации в слово напряжение питания (выводы 22, 24) понижать от 12,5 ±0,5 до 5 ±0,25 В, совмещая конец цикла записи информации с началом цикла контроля, проводить контроль информации после записи информации в каждый бит. Время воздействия напряжения питания при контроле правильности записанной информации не должно превышать 30 мкс.
Методика программирования
БИС ППЗУ серии 556 заключается в следующем.
1. Запись информации в микросхемы осуществляется путем подачи напряжений, указанных выше, в виде трех серий импульсов для каждого слова ППЗУ, в которое записывается информация.
2. Временная диаграмма сигналов, подаваемых на выводы микросхемы в процессе записи информации, приведена на рис. 14.10, г.
3. Параметры и число импульсов в каждом режиме приведены в табл. 14.16.
4. Первая серия импульсов соответствует нормальному режиму записи информации и характеризуется минимальной длительностью записывающих импульсов для каждого бита и числом импульсов Nt,
5. Если в данное слово не записалась информация при подаче импульсов первой серии, необходимо перейти к форсированному режиму с длительностью импульса t2 и числом импульсов на один бит N2. Если по окончании второй серии импульсов информация в одно слово не записалась, микросхема должна быть забракована.
6. После того как информация записалась (независимо от того, при подаче первой или второй серии импульсов) необходимо прервать подачу указанных серий импульсов и на данное слово подать дополнительную последовательность импульсов (третью серию). Эта последовательность соответствует нормальному режиму записи информации и отличается от него числом импульсов N3, фиксированным для данной последовательности.
7. Если в процессе воздействия на микросхему дополнительной последовательности импульсов будет зафиксирована потеря информации, необходимо повторить запись информации в данное слово в соответствии с пп. 4 — 6. Если же потеря записанной информации будет зафиксирована при повторном воздействии дополнительной последовательности импульсов, то микросхема должна быть забракована.
Программируемое ПЗУ серии КР565. Микросхемы КР565РТ1, выполненные на основе МОП-технологии с м-каналом, представляют собой программируемые у заказчика ПЗУ емкостью 4096 бит в объеме 1024 4-разрядных слов, по вхо-
463
Таблица 14.16. Параметры импульсов программирования
Параметр Значение параметра
min typ max
Нормальный режим записи информации:
длительность импульсов программирования мкс 25 25 100
число импульсов программирования на один бит М, шт. Форсированный режим записи информации: 1000 1000 4000
длительность импульсов /2, мс 10 10 15
число импульсов программирования на один бит N2, шт. Дополнительный режим записи информации: 100 100 100
длительность импульсов программирования мкс 25 25 100
число импульсов программирования N3, шт. 40 40 100
Скважность программирующих импульсов Q 10 10 20
Время предустанова напряжения питания Гз, мкс 0,2 1 10
Время воздействия напряжения питания при контроле правильности записанной информации /4, мкс 1 1 30
Время задержки подачи импульсов на вход CS относительно напряжения питания /5, нс 0 0 100
Время задержки снятия импульсов со входа CS относительно напря- 200 200 1000
жения питания Гб, нс Время задержки сигнала считывания при контроле правильности записанной информации /7, нс 100 100 1000
Время фронта и спада импульса на уровне 0,1 и 0,9 от амплитуды нс 300 400 500
Примечания: 1. Скважность для импульсов с длительностью ц Q = Tp/tr', для импульсов с длительностью t2 Q = Tp/t2, где Тр — период программирующих импульсов. 2. Все временные параметры должны быть выдержаны с точностью до ±10%.
Таблица 14.17. Правило функционирования КР565РТ1
Входы Выход DO Рабочее состояние
CS WE DO
0 * * Z ИС не выбрана
1 0 1 — Запись единицы
1 0 0 — Запись нуля
1 1 — D Считывание
* Состояние входа безразлично.
дам и выходам совместимы с ТТЛ ИС и имеют выходы с третьим состоянием. Условное обозначение и назначение выводов КР565РТ1 приведены на рис. 14.10, д, правило функционирования — в табл. 14.17.
Основные электрические параметры БИС КР565РТ1 в диапазоне температур от —10 до 4- 70°C:
Напряжение питания, В:
Uss...........................12 ± 0,6
Ucc...........................5 ± 0,25
UDD...........................- (5) ±
(+0,25)
Ток потребления в режиме хра-
нения по источникам, мА: Iss...............................не более
0,23
Ice.............................не более
1,95
/рр.............................не более
0,09
Суммарная мощность потребления
в динамическом режиме Р, мВт < 230 Выходное напряжение низкого уров-
ня U0L, В......................< 0,38
Выходное напряжение высокого уровня UOh, В....................> 2,55
Ток утечки по входам и выходу DO, мкА...........................<8,0
Время выборки разрешения tCs> нс < 300
» цикла считывания tc, нс . . . < 750
Входная емкость С/, пФ .... <25
Выходная емкость Ср, пФ .... <10
14.6. Электрически программируемые ПЗУ
Постоянные запоминающие устройства, допускающие многократное программирование и сохраняющие информацию при отключении питания (Errasable-Programa-ble-Read-0 nly-Memor у — стираемая про
464
граммируемая память только со считыванием) — микросхемы, использующие элементы коммутации, которые можно устанавливать в одно, скажем замкнутое, состояние избирательно, а в другое, — разомкнутое, коллективно.
Программирование таких ПЗУ сводится сначала к коллективной установке всех перемычек в одно состояние, что равносильно стиранию ранее записанной информации, и последующей поочередной установке нужных перемычек в другое состояние.
Электрически программируемые ПЗУ характеризуются сочетанием положительных качеств ПЗУ — энергонезависимым хранением информации и высокой удельной плотностью ее записи с возможной многократной сменой информации, как в ОЗУ [9].
В настоящее время БИС ЭРПЗУ развиваются по двум направлениям. Первое направление, наиболее раннее, заключается в том, что электрически программируемые ПЗУ изготавливаются как обычная МОП-матрица, но между металлическим затвором и слоем изолирующей окиси осаждается тонкий слой нитрида кремния. Этот слой имеет свойство сохранять электрический заряд после подачи на затвор транзистора программирующего импульса. Технология изготовления МОП-приборов со слоем нитрида кремния получила название МНОП-техноло-гии.
Рассмотрим работу запоминающего транзистора. В режиме стирания на затвор запоминающего транзистора по входу сигнала записи поступает потенциал 5 В, а на подложку по входу сигнала стирания Up — 30 В. Вследствие этого в транзисторе под затвором накапливается отрицательный заряд, который обладает свойством сохраняться довольно длительное время после снятия 30-вольтного напряжения благодаря крайне малым токам утечки в запоминающем транзисторе.
Отрицательный заряд под затвором обеспечивает снижение порогового напряжения запоминающего транзистора. После осуществления операции стирания запоминающие транзисторы способны переходить в проводящее состояние от сигнала UWE, не превышающего 3 В. Та
кое состояние запоминающей структуры в режиме считывания проявляется на информационном выводе как открытое состояние выходного транзистора схемы считывания.
В режиме записи может быть изменено состояние запоминающего транзистора только в случае записи логической единицы. Запись логического нуля никакого воздействия на состояние запоминающего транзистора не оказывает; он сохраняет исходное состояние.
В режиме записи единицы на затвор запоминающего транзистора поступает по входу UWE напряжение, равное — 30 В, а на подложку по входу поступает напряжение 5 В. Вследствие этого под затвором накапливается положительный заряд дырок, который превышает пороговое напряжение запоминающего транзистора. После осуществления операции записи единицы перевод запоминающего транзистора в проводящее состояние возможен только сигналами уровня — 5 В и более. Поскольку в режиме считывания на затвор запоминающего транзистора по входу UWE подается уровень порядка 0 В, запоминающий транзистор после записи единицы в проводящее состояние не переходит. На информационном выходе непроводящее состояние запоминающего транзистора проявляется в виде включенного состояния выходного транзистора схемы считывания.
Практически до 1980 г. МНОП ЗУ изготавливались по р-канальной технологии с А /-затвором, что ограничивало быстродействие этих БИС в режиме считывания в микросекундном диапазоне.
Второе направление развития электрически программируемых ПЗУ заключается в использовании элементов памяти на основе двухзатворной модификации лавинно-инжекционной МОП-структуры с плавающим затвором (ЛИПЗ/МОП), где запоминающие транзисторы имеют два затвора — управляющий и плавающий, который не имеет внешнего вывода. Микросхемы, построенные на основе ЛИПЗ/МОП-структур, имеют меньшее время выборки, чем МНОП-приборы. Но в последнее время разработана технология, позволяющая реализовать устройство на основе быстродействующих МНОП-приборов по n-канальной техно
465
логии с поликремниевыми затворами, при этом гарантируется хранение информации до 10 лет. Большинство БИС программируемых ПЗУ имеют один принцип организации — это наличие матричного накопителя с двумя дешифраторами и вспомогательных схем управления.
Перед разработчиками ЭРПЗУ стоят задачи: уменьшения программирующего напряжения и времени программирования; увеличения времени хранения информации, числа циклов программирования и скорости ввода информации; быстрого избирательного стирания.
Электрически программируемые ПЗУ серии К505. Микросхема К505РР4, выполненная по р—МНОП-технологии, представляет собой ПЗУ с электрической перезаписью и сохранением информации при отключении источников питания емкостью 1024 бит с организацией 512 2-разрядных слов [5].
По уровням адресных, управляющих и выходных сигналов БИС К505РР4 в режиме считывания совместимы с ТТЛ ИС, имеют выходы с тремя состояниями, что обеспечивает простое наращивание информационной емкости блоков памяти. Разрешается подключать к выходам БИС один вход серии К155. К выводам схем ТТЛ, работающих на входы К505РР4, не допускается подключать входы других схем ТТЛ. Изменения напряжений источников питания Uss и Ucc допустимы только в одну сторону одновременно (взаимное расхождение должно быть не более 2%).
Условное обозначение БИС К505РР4 и назначение выводов приведены на рис. 14.11, а.
Основные электрические параметры К505РР4 в диапазоне температур от —10 до + 70°С при £75S = (-9)±( + 0,45) В, Ucc = (5,0±0,25) В:
Суммарный ток потребления 1СС, мА < 50 Выходное напряжение низкого уров-
ня Uql ПРИ = 1,6 мА, В . . . < 0,36 Выходное напряжение высокого
уровня Uoh> В..................>2,4
Ток утечки на программирующих
входах и на выходах закрытой схемы Il0, мкА.................<5,0
Время выборки адреса tAA, мкс 1,5
» хранения информации при отключенных источниках питания tH, ч........................< 3000
466
Время непрерывного считывания, ч < 200
Число циклов перепрограммирования ........................< 10 4
Входная емкость С/, пФ . . . . < 8
Выходная емкость Со, пФ . . . . < 8
Емкость нагрузки Cl, пФ . . . . <100
Электрически программируемые ПЗУ серий К558, КР558. Микросхемы серий К558, КР558 представляют собой ПЗУ с электрическим программированием информации и с полным обрамлением на одном кристалле [8].
• В состав серии входят: К558РР1 - ЭРПЗУ на основе р-МНОП-технологии емкостью 2048 бит в объеме 256 8-разрядных слов; К558РР11— ЭРПЗУ на основе р — МНОП-технологии емкостью 1024 бит в объеме 256 4-раз-рядных слов; КР558РР2 — ЭРПЗУ на основе р-МНОП-технологии емкостью 16384 бит в объеме 8192 8-разрядных слов.
Конструктивно БИС К558РР1 (К558РР11) выполнены в планарном металлокерамическом корпусе 405.24—1, но возможна замена на пластмассовый корпус DIP типа 239.24 — 2 или пластмассовый планарный корпус типа 405.24 — 7.
Характерные особенности микросхем К558РР1 (К558РР11) приведены ниже.
1. Информационные выводы мультиплексированы, т. е. служат в качестве входов (при записи) и в качестве выходов (при считывании).
2. Микросхема инвертирует информацию.
3. Информационный вывод микросхемы в режиме считывания представляет собой открытый МОП-транзистор и должен быть запитан через внешний резистор от отрицательного, относительно UCc питающего напряжения. Рекомендуемое в ТУ подключение информационного вывода к напряжению —12 В через резистор 6,8 кОм обеспечивает напряжение высокого уровня на выходе не менее 4,5 В.
4. Микросхемы допускают многократную смену информации (104 циклов перезаписи). Запись новой информации должна производиться после стирания предыдущей. Запись л считывание информации происходят поадресно. Стирание общее, т. е. от одного сигнала UР стираются все 256 адресов.
2
17 !L 15
22 24 21
1
20
5 4
3 23 18
S) б)
K558PP1 K558PP11
7"
0 1
2 3
V 5 6 7 Cl C2 CS WE OE Up
EPROM 2k
T 00
U^
6
Uss
1 2 3 V 5
6 7
8
7 21
I 1
9_ 20
10_ 5
1± 4
12 3
13 23
18
19 2
17
14_ 10
15
22
24
А 0 1 2 3 4 5 6 1!Г 02 CS WE СЕ UP EPROM 1к Ь И 1 2 3 4 Oss Ucc
10
19
14
г)
7
8
9
5. В режиме считывания на информационном выводе микросхемы при подаче сигнала UC2 может появляться ложный положительный выброс амплитудой 0,5 —3,0 В, если в предыдущем цикле
считывания выходной сигнал имел значение логической единицы.
6. В режиме считывания истинная информация появляется на выходе микросхемы во время действия сигнала UWE.
467
7. Металлокерамические корпуса микросхем находятся под напряжением и не должны соприкасаться с элементами питания.
8. Запрещается подача низкого уровня сигнала стирания без предварительной подачи низкого уровня сигнала разрешения.
9. Для стыковки микросхем серии К558 с ТТЛ ИС требуются схемы согласования.
Функциональные схемы БИС К558РР1 и К558РР11, обозначение и назначение выводов этих микросхем приведены на рис. 14.11,6-г, а БИС К1601РР1 - на рис. 14.11, д и ж. Временные диаграммы работы БИС в режимах стирания, записи и считывания соответственно приведены на рис. 14.12, а —в.
Основные электрические параметры микросхем К558РР1, К558РР11 в диапазоне температур от —45 до +70 °C при
= ( —12 + 0,6) В, L/cc = (5±0,25) В:
Динамический ток потребления в режиме считывания на частоте f= = 100 кГц, Iccav^ мА..............<15
Число циклов перепрограммирования Nc.........................< 104
Число циклов считывания по одному адресу при z^£=l,5 мкс <5-1010
Время хранения информации при отключенном питании tH, ч:
при Тд тв = 25 °C...........< 3000
при ТАТВ — 70 °C............< 2000
Временные характеристики сигналов, подаваемых на микросхемы К558РР1 (К558РР11):
Выходное напряжение, В:
низкого уровня UoL . . . <0,4
высокого уровня UоН . . . >2,4
Входное напряжение сигнала разрешения, В:
низкого уровня Ucel* • • —(28,5 — 31,5)
высокого уровня U сен 4,75 — 5,25
Входное напряжение сигналов адреса, входной информации, выбора микросхемы, В:
низкого уровня UAb UDib
Ucsl...................... 0,4±0,4
высокого уровня U 4ц, UDIH, Ucsh......................4,75-5,25
Входное напряжение тактовых
сигналов, В:................
низкого уровня UCL • • • —(11,4—12,6)
высокого уровня Uch • • • 4,75 — 5,25
Урн
Входное напряжение сигнала запись/считывание в режиме
Рис. 14.12
468
считывания, В:
низкого уровня U WEL. . . —0,4 — 0
высокого уровня Uweh 4,75 — 5,25
Входное напряжение сигнала запись/считывание в режиме записи, В:
низкого уровня UWEL. . . —(28,5 — 31,5)
высокого уровня UWEH 4,75 — 5,25
Напряжение сигнала стирания, В:
низкого уровня UPL . . . —(28,5 — 31,5) высокого уровня UPH . . . 4,75 — 5,25
Входная емкость сигналов, пФ: адреса CjA................... <10
тактовых С/с......... <15
запись/считывание CJWE <40
Выходная емкость Со, пФ ... <15
Время выборки адреса tAA, мкс > 5
Длительность сигнала: тактового Cl мкс .... >=0,8 » С2 гС2> мкс .... >0,6 записи в режиме записи twE, мс...................................>5
записи в режиме считывания tw, мкс............................^7,1
адреса tA, мкс...............1,4—1,7
стирания /р, мс..................>5
Время удержания: сигнала Uci относительно UC2, нс................................>50
сигнала Uc2 относительно мкс..........................>0,3
Время сдвига сигнала адреса относительно Uci tAs> нс..............<50
Время сдвига сигнала Ucs относительно Uci tcss, нс...............<50
Время сдвигов сигнала записи U^E относительно сигналов входной информации tDIS, нс................>0
Время сдвигов сигнала разрешения
Uce относительно сигнала Uci tcES, мкс......................>100
Время сдвигов сигнала разрешения
Uce относительно сигнала стирания Up tps, мкс....................> 100
Время сохранения сигнала Uce после сигналов входной информации tcEH, мкс........................>100
Время сохранения сигналов входной информации после сигнала записи Гр/я, мкс.....................>0
Время сохранения сигнала Uce после сигнала UP Icehp, мкс .... > 0
Микросхемы КР558РР2, выполненные на основе р — МНОП-технологии, и в зависимости от рабочей части полуматрицы микросхемы делятся на несколько типономиналов: КР558РР2А(Б) с емкостью 16 384 бит и организацией 2048 х 8; КР558РР21А(Б) с емкостью
8192 бит и организацией 1024 х 8 (при этом на адресный вход А10 должен быть подан уровень логического нуля); КР558РР22А(Б) с емкостью 8192 бит и организацией 1024 х 8 (при этом на адресный вход А10 должен быть подан уровень логической единицы); КР558РР23А(Б) с емкостью 8192 бит и организацией 2048 х 4 (рабочие разряды 3, 4, 5, 7); КР558РР24А(Б) с емкостью 8192 бит и организацией 2048 х 4 (рабочие разряды 4, 5, 2, 7).
Обозначение и назначение выводов микросхемы приведены на рис. 14.13, а.
По уровням адресных, управляющих, входных и выходных сигналов микросхема КР558РР2 совместима с ТТЛ ИС, имеет выходы с тремя состояниями. В микросхеме КР558РР2 предусмотрены три режима работы: запись, считывание, стирание.
Работа БИС в указанных режимах осуществляется в соответствии с временными диаграммами, приведенными на рис. 14.13,6 —г.
В режиме записи 8-разрядного слова при подаче на вывод программирования UPR напряжения в виде импульса амплитудой 18 В поступающая информация (выводы DO/DI) записывается в выбранные ячейки накопителя в соответствии с кодом адреса.
В режиме считывания на вывод UPR подается напряжение Uc& Информация, хранимая в выбранных ячейках накопителя, поступает на выходы микросхемы при подаче импульса на вывод ОЕ сигнала разрешения выхода. При этом на микросхему допускается подача сигналов СЕ и ОЕ с постоянным уровнем.
Основные электрические и временные параметры микросхемы КР558 РР2 в диапазоне температур —10... +70°C при UCc = (5±0,25) В:
Динамический ток потребления в режиме считывания Iccav, МА < 120
Напряжение программирования, В 18 — 26
Входное напряжение сигналов £>1,
СЕ, ОЕ, адреса, В:
НИЗКОГО уровня UIE При //£ < < 10 мкА.......................<0,4
к ВЫСОКОГО уровня Ujff при If и < < 10 мкА.......................>2,4
Выходное напряжение, В:
низкого уровня U0L при I0L — = 1,6 мА.......................<0,4
469
ВЫСОКОГО уровня Uон При 1он —
= 0,4 мА.....................>2,4
Входная емкость С/, пФ .... <15 Выходная емкость Со, пФ .... <25
Емкость нагрузки Cl, пФ . . . . <100
Число циклов программирования Nc < 104
Время хранения информации в вы-
ключенном состоянии t#, ч . . . < 5000
Время выбора адреса tAA, мкс . . . > 0,35
Электрически программируемые ПЗУ серии К1601. Микросхемы серии К1601, выполненные на основе МНОП-транзи-сторов, представляют собой ПЗУ с электрическим программированием информации с полной дешифрацией адреса, входными и выходными усилителями, схемами управления режимами записи, считывания и стирания информации [8]. В состав серии входят: К1601РР1А(Б) — ЭРПЗУ емкостью 4096 бит в объеме 1024
4-разрядных слов; К1601РРЗ- ЭРПЗУ емкостью 16 384 бит в объеме 2048 8-раз-рядных слов.
В зависимости от рабочей части полуматрицы микросхемы К1601РРЗ делятся на несколько типономиналов: К1601РР31 (емкостью 8192 бит и организацией 1024 х 8 (при этом на адресный вход А7 должен быть подан уровень логического нуля); К1601РР32 емкостью 8192 бит и организацией 1024 х 8 (при этом на адресный вход А7 должен быть подан уровень логической единицы); К16О1РРЗЗ с организацией 2048 х 4 (рабочие разряды 1, 2, 3, 4); К1601РР34 с организацией 2048 х 4 (рабочие разряды 5, 6, 7, 8); К1601РР35 с организацией 2048 х 4 (рабочие разряды 1, 2, 5, 6); К1601РР36 с организацией 2048 х 4 (рабочие разряды 1, 2, 7, 8); К1601РР37 с организацией 2048 х
470
_ Выборочное
Общее стирание стирание
Запись Считывание
х 4 (рабочие разряды 3, 4, 5, 6); К1601РР38 с организацией 2048 х 4 (рабочие разряды 3, 4, 7, 8).
По уровням адресных, управляющих, входных и выходных сигналов БИС серии К1601 совместимы с ТТЛ ИС, имеют
выходы с тремя состояниями, что обеспечивает простое наращивание информационной емкости блоков памяти.
В микросхемах предусмотрены четыре режима работы: запись, общее стирание, считывание, избирательное стирание.
471
Работа БИС серии К1601 в указанных режимах осуществляется в соответствии с временной диаграммой, приведенной на рис. 14.14, а, б.
В режиме общего стирания при подаче импульса напряжения низкого уровня на вывод ER «Стирание» осуществляется одновременное стирание информации во всех ячейках накопителя.
В режиме избирательного стирания при подаче импульса напряжения низкого уровня на выводы «Стирание» и «Запись» (WE) осуществляется стирание информации в 128 ячейках памяти (в 64 ячейках для К1601РР1) одной строки. Выбор строки производится в соответствии с кодом адреса, установленного на выводах А4 — А10 (А4 — А9 для К1601РР1). При этом информация в остальных ячейках не изменяется. В режиме записи 8-разряд-ного (для К1601РР1 4-разрядного) слова при подаче на вывод «Запись» импульсов напряжения низкого уровня выводы микросхем D (1—8) (для К1601РР11 D (1—4)) переключаются для приема информации, которая записывается в выбранные ячейки
накопителя в соответствии с кодом адреса.
В режиме считывания информации, записанной в накопитель ЭРПЗУ, выводы D переключаются для выдачи данных. Информация, хранимая в выбранных ячейках накопителя, поступает на выходы микросхем при подаче импульса на вывод «Считывание» (RE).
В режиме хранения информации при включенном источнике питания происходит блокирование всех четырех режимов работы микросхем. В режиме «Считывание» рекомендуется с целью снижения потребляемой мощности подключить вывод Up к источнику питания Uss (Ucc для К1601РР1).
Коэффициент разветвления по выходу D не более двух схем ТТЛ серий 155. Условные обозначения БИС К1601 и назначение выводов приведены на рис. 14.11 Де. Основные электрические и временные параметры БИС серии К1601 в диапазоне температур от —10 °C до + 70 °C при Uss = (-12 ± 0,6) В, Ucc = = (5±0,25) В приведены в табл. 14.18.
Таблица 14.18. Основные электрические и временные параметры БИС серии К1601
Параметр К1601РР1А(Б) К1601РРЗ
Ток потребления по источнику питания Ucc- в режиме «Выбор ИС» Ices, мА в режиме «хранение» Ices* мА Ток потребления по выводу Uplp, мА Напряжение на выводе Up в режиме программирования Upp, В Напряжение на выводе UP в режиме считывания UpR, В Выходное напряжение низкого уровня Vol, В Выходное напряжение высокого уровня Uqh, В Ток утечки на адресных и управляющих входах 1ц, мкА Ток утечки на выходах закрытой схемы в режиме «Не выбор» I0L, мкА Время выборки адреса tAA, мкс Длительность сигнала считывания tR, мкс Время сдвига сигнала считывания: относительно сигналов адреса и CS tRAs, мкс относительно сигнала записи tRWC, нс относительно сигнала стирания tRcLs, нс Длительность сигнала, нс: записи tWR стирания tcL Время сдвига сигнала записи относительно сигнала адреса twAs> мкс Время сохранения сигнала адреса после окончания сигнала записи tAwib нс < 35 < 17 < 11 -32...-36 — 36...5±0,2 <0,4 > 3,0 < 10 < 100 > 0,9 (> 1,2) >0,6 >0,3 >2 > 2 10-50 100 - 200 0 > 0,1 < 35 <7 -35...-40 -5...-40 <0,4 > 2,4 < 10 < 100 >0,6 0,9-1000 0 >2 >2 > 10 100-200 > 10 > 0,2
472
Продолжение табл. 14.18
Параметр К160РР1А(Б) К1601РРЗ
Время сохранения сигнала записи после окончания сигнала стирания twcLH, мс Время нарастания и спада адресных и управляющих сигналов tHL, tLH, нс Время непрерывного считывания информации, записанной в микросхему, tR Время хранения информации при отключенных источниках питания ч Число циклов перезаписи Nc Входная емкость Ср, пФ Выходная емкость Со, пФ Емкость нагрузки CL, пФ > 0,5 > 150 > 250* < 3000* < 104 < 7 < 10 < 200 > 0,2 > 150 > 250* < 5000* < 104 < 7 < 10 <400
Примечания: 1. Допускается многократное формирование импульсов стирания длительностью сигнала стирания не менее 10,0 мс при суммарной длительности сигнала не менее 100 мс. 2. После стирания на входах микросхемы устанавливается напряжение высокого уровня. * При достижении по любому из указанных параметров значения нормы произвести стирание и запись информации.
Ток потребления в режиме, мА:
Электрически программируемое ПЗУ серии К1609. Микросхема КМ1609РР1, выполненная на основе и —ЛИПЗ/МОП-структур, представляет собой полупо-стоянное запоминающее устройство с электрической перезаписью информации и сохранением информации при отключенных источниках питания емкостью 16384 бит и организацией 2048 бит по 8 разрядов.
Входы и выходы совместимы с ТТЛ ИС в режимах считывания и программирования. Микросхема КМ1609РР1 имеет выходы с тремя состояниями. В части разводки выводов и временной диаграммы работы в режиме считывания информации микросхема полностью совместима с РПЗУ-УФ К573РФ5.
В микросхемах КМ1609РР1 предусмотрены четыре режима работы: общее стирание, избирательное стирание, запись, считывание. Работа БИС в указанных режимах осуществляется в соответствии с временными диаграммами, приведенными на рис. 14.14. в — д.
Условное обозначение БИС КМ16091Р1 и назначение выводов приведены на рис. 14.11, ж.
Основные электрические параметры БИС КМ1609РР1 в диапазоне температур от —10 до +70 °C при Ucc — = (5±0,25) В:
«Считывание» Iccire...........<Ю0
«Хранение» 1ссн...............<40
«Считывание» по выводу UPP
hl re...........................<15
программирования по выводу UPP................ <30
Напряжение на выводе UPP в
режиме программирования, В 20-22 Напряжение на выводе CS в
режиме «Общая запись»
Vest PR, В.................... 9-15
Напряжение на выводе ОЕ в режиме «Общее стирание»
Voeipr, В................... 9,0—15
Выходное напряжение высокого уровня при 7оя = 0,1 мА
VOh, В........................ >2,4
Выходное напряжение низкого
уровня при I0L = 1,6 мА
V0L, В........................ <0,4
Напряжение на входах A, CS,
ОЕ, DI:
низкого уровня UAL, UCSL, VoEL, VoiL, В................—1—0,4
высокого уровня UAH, UcSH,
Uoeh, UDIH, В............2,4-5,25
Напряжение помехи U^, В . . . <0,2
Ток утечки на входах А, ОЕ,
CS ILh мкА...................... <Ю
Время выборки адреса tAA, нс >350
Время нарастания tr, нс . . . < 20
Время спада /у, нс............... <20
Задержка выходной информа-
ции от сигнала CS tcs, нс < 250
473
Задержка выходной информации от сигнала ОЕ top, нс . . . <150
Время установления адреса tAS, нс.......................... > 350
Время установления CS относи-
тельно иРР tCss> нс . . . >350
Время установления информа-
ции Zps, нс............... 0
Время удержания адреса tAH,
мкс.................. >2,0
Время удержания CS twR, нс > 50
Время удержания информации
tDH, нс............... >50
Время установления высокого
импеданса на выходах tpp, нс < 200
Длительность программирующего импульса twR, нс...............9,0—15
Врвлмя нарастания программирую-
щего импульса tppc, мкс . . .450—1000
Время спада программирующего импульса tppT, мкс.............<100
Время нарастания сигналов ОЕ в режимах «Общая запись», «Общее стирание» tr:pR, мкс ... < 100
Время спада сигналов ОЕ, CS в режимах «Общая запись». «Общее стирание» tf.pR, мкс ... <100
Время установления ОЕ относительно Upp tp[)S, нс............. 0
Время удержания ОЕ относительно
Upp tpDH, нс.................. 0
Входная емкость С/, пФ . . . . <8
Выходная емкость Со. пФ . . . <12
Емкость нагрузки Ср, пФ ... <100
Количество циклов перепрограммирования ..................... 104
Время хранения информации во включенном состоянии ч . . < 5000
Время хранения информации в выключенном состоянии tH2, лет < 5
Нарастание программирующего импульса tPRS должно иметь экспоненциальную форму.
14.7. Электрически программируемые ПЗУ со стиранием ультрафиолетом
Микросхемы со стиранием ультрафиолетом представляют собой РПЗУ на основе лавинно-инжекционных МОП-транзисто-ров с плавающим затвором, в которых запись информации осуществляется электрическим способом, а для стирания информации требуется облучение ультрафиолетовым излучением [3].
Ячейка памяти (запоминающий элемент) накопителя — это МОП-транзистор
474
с двумя расположенными друг над другом затворами (рис. 14.15, а).
Отличие работы такого транзистора от обычного МОП-транзистора заключается в том, что его пороговое напряжение по верхнему затвору (получившему название управляющего), а следовательно, и вся Вольт-Амперная характеристика могут изменяться в зависимости от накопленного заряда на нижнем затворе. Нижний затвор получил название «плавающего затвора», так как он со всех сторон окружен окислом и не имеет электрического контакта с другими элементами схемы. При операции записи на управляющий затвор и сток элемента памяти подается высокое напряжение (порядка 25 В). Электроны под действием поля в канале приобретают большую энергию, «выбрасываются» в окисел и под действием поля управляющего затвора дрейфуют на плавающий затвор, где и накапливаются.
После программирования микросхемы у всех запрограммированных ячеек памяти пороговое напряжение по управляющему затвору сдвигается на 10—12 В за счет экранирования канала зарядом плавающего затвора и лежит в пределах 14 — 16 В. Такой сдвиг порогового напряжения возможен при длительности программирования ячейки памяти порядка 100 — 300 мс.
В режиме считывания на управляющий затвор подается напряжение порядка 10 В, что значительно ниже указанного выше порогового напряжения запрограммированного элемента памяти. В данном случае транзистор не проводит ток.
Время хранения информации в ячейке памяти определяется временем теплового растекания (растекания под действием собственного поля заряда, накопленного на плавающем затворе, и поля управляющего затвора в режиме считывания). Растекание заряда определяется качеством окисла, изолирующего плавающий затвор.
Стирание информации осуществляется ультрафиолетовым излучением с <дли-ной волны менее 400 нм. При взаимодействии квантов ультрафиолетового излучения с электронами на плавающем затворе энергия квантов передается электронам, которые, преодолевая потен-
О)
Управляющий затвор
Исток
Сток
Плавающий затвор
В)
S)
К573РФ2, К573РФ5
А
-AJ0
4
3
2
1
23
22
EPROM 16к
$
О
Э)
$
10
9
К573РФ9
3
4
5
6
7
8
9
10
9
10
11
1
2
3 77
4
5
я 1и
7^-
8 -П-
13
19
15
16 _
17
18 , 20
21
>СЕ
>0Е
НЕ
исс
29
GND-^-
7 б
U
25
29
21
23
20 , 22
/
О 1 2
3 4
5 6
7
8
9 10 11
12
>СЕ WE
VpR
EPROM 69к
D
1
2
3
4
5
6
7
8
^сс1
GND
Uccz
11
12
13
15
16
17
18
19
26
/4
2В
циальный барьер, уходят в подложку кристалла.
Электрически программируемые ПЗУ со стиранием ультрафиолетом серии К573. Микросхемы серии К573, выполненные на основе ЛИПЗ/МОП-технологии, представляют собой ПЗУ с ультрафиолетовым стиранием и электрической записью информации, которая хранится длительное время при включенном или отключенном напряжении питания [7].
В состав серии входят: К573РФ2, К573РФ5-РПЗУ-УФ емкостью 16 Кбит в объеме 2048 8-разрядных слов; К573РФ21, К573РФ22-РПЗУ-УФ емкостью 8 Кбит в объеме 1024 8-разрядных слов; К573РФ23, К573РФ24-РПЗУ-УФ емкостью 8 Кбит в объеме 2048 4-разрядных слов; К573РФ4-РПЗУ-УФ емкостью 64 Кбит в объеме 8192 8-разрядных слов.
Характерные особенности микросхем серии К573 приведены ниже.
1. Наличие информационных выводов мультиплексирования для входной и выходной информации.
2. Информация считается в том же коде, в каком записывается.
3. Выводы микросхем могут находиться в трех состояниях: с низким уровнем напряжения, с высоким уровнем напряжения, в состоянии не выбора микросхемы с высоким выходным сопротивлением.
4. Стирание информации проводят путем воздействия потока ультрафиолетового излучения с длиной волны X 300 нм через крышку с кварцевым стеклом в течение 30 мин. При этом на микросхему не должны подаваться питающие напряжения и управляющие сигналы и должны выполняться следующие условия: энергетическая освещенность ультрафиолетового излучения не менее 15 Вт с/см2; температура корпуса микросхем не должна превышать 70 °C.
В качестве источников ультрафиолетового излучения, стирающих информацию за 15 — 30 мин, можно использовать лампы типа ДРТ-220, ДРТ-375, ДБ-8, ДБ-30-1, Д5-60, ДРБ-8, которые возможно применять без ультрафиолетовых фильтров. Расстояние от колбы лампы до крышки микросхемы должно быть около 3 мм для ламп типа ДРТ-220 и ДРТ-375 476
и 0,5 мм — для ламп типа ДБ-8, ДРБ-8, ДБ-30-1, ДБ-60. В полностью стертой ИС напряжения сигналов выходной информации при считывании по всем выходам всех адресов соответствуют высокому уровню. С целью исключения ложного стирания от действия солнечных лучей и флюоресцентных ламп следует использовать светонепроницаемые наклейки на окнах крышек микросхем.
5. Напряжение питания Ucc должно быть приложено одновременно или перед подачей сигнала UWE и снято одновременно или после UWE.
6. Вывод сигнала UWE может быть соединен с выводом питания Ucc (за исключением режима программирования).
7. Входы и выходы совместимы с ТТЛ ИС в режиме считывания и программирования.
8. Допускается и рекомендуется соединять на печатных платах выводы 10 и 14 БИС К573РФ23 и К573РФ24 для того, чтобы использовать любую из этих микросхем без изменения разводки печатных плат.
9. Программирующее устройство по выводу сигнала UWE рекомендуется рассчитывать на нагрузку до 30 мА при емкости до 100 пф.
10. Попадание влагозащитного лака на входное окно микросхемы не допускается.
Функциональная схема, обозначение и назначение выводов БИС серии 573, временные диаграммы в режимах считывания и записи приведены на рис. 14,15,6 — е соответственно.
Основные электрические параметры БИС К573РФ2, К573РФ5, К573РФ21, К573РФ24 в диапазоне температур от — 10 до +70°С при Ucc = 5,0 + 0,25 В: Ток потребления, мА:
1сс....................... <Ю0
I\VE................... <5
Выходное напряжение низкого
уровня при I0L = 1,6 мА
Uql, В................... < 0,45
Выходное напряжение высокого
уровня при 10н = 200 мкА
UOH, В..................... >2,4
Входное напряжение сигналов адреса, разрешения обращения Uce-» разрешения выходов UOe, входной информации Udi низкого и высокого уров-
ней при Ijl = Ijh— 5 мкА:
UIL, В...................2,0-5,25
UIH, В...................(-0,1)...+0,8
Ток утечки по выходу ILo, мкА < 5 Входное напряжение сигнала программирования
высокого уровня Uweh ПРИ
IWE = 30 мА, СЕ = Uсен, В 24 — 26 низкого уровня UWEl при
/^=5 мА, CE=Ucel, В 4,75-5,25
Время выборки адреса tAA, нс > 450
Задержка выходной информа-
ции относительно СЕ tCE, нс > 450
Задержка выходной информа-
ции относительно ОЕ 10е, нс >120
Время установления высокого
импеданса на выходе нс <100
Время установления адреса tAS, мкс............................ >2
Время установления сигнала ОЕ t0ES, мкс...................... >2
Время установления входной информации tois, мкс .... >2
Время удержания адреса 1Ан, мкс > 2
Время удержания сигнала ОЕ
t0EH, мкс.................. >2
Время установления сигнала WE tws, мкс....................... >2
Время удержания сигнала WE
twEH, мкс....................... >2
Длительность программирую-
щего импульса tWE, мс . . . 45 — 55
Время нарастания и спада программирующего импульса нс................................ >5
Число циклов программирования Nc....................... < 100
Время хранения информации, ч: при включенном питании ............................. < 25 000 при выключенном питании tff2......................... < 25 000
Входная емкость Q, пФ ... <8
Выходная емкость Со, пФ . . . <12
Емкость нагрузки Q,, пФ ... <100
Основные электрические и временные параметры микросхемы К573 РФ4:
Напряжение питания, В:
UCc\......................... 5 ±0,25
иСС2.........................12 ±0,6
Напряжение программирования
UPR, В:
в режиме считывания ... 5,0
в режиме записи: . . . <26
Ток потребления, мА:
1сс\................. <15
Icci................. <50
Выходное напряжение, В: высокого уровня Uон ПРИ 1он ~ 0>1 мА................ > 0,4
низкого уровня Uol ПРИ
Zoz = 1,6 мА....... <0,4
Время выборки адреса tAA, нс < 500
Емкость, пФ:
входная С/........... <8
выходная Со......... <12
нагрузки С^ ..... . <50
Время хранения информации при включенных и выключен-
ных источниках питания t/j, ч > 15 000
Число циклов перепрограммирования Nc.................... >25
Список литературы к гл. 14
1. Абатуров С. С. Особенности построения ППЗУ на КМОП ИС. Конструирование и производство ЗУ. Материалы семинара под ред. Я. М. Бекке-ра.-Л: ЛДНТП. 1980. С. 50-52.
2. Асратян К. Э. Модули ЗУ для микропроцессорных систем. Тр. МЭИ. вып. 514, 1981. С. 81 — 85.
3. Букреев Е. В., Портнягин М. А. Полупроводниковые перепрограммируемые ПЗУ серии К573. Основные параметры, особенности применения. Тез. докл. Всесоюз. науч.-техн. конф.: Развитие теории и техники хранения информации. — М.: Сов. радио, 1980. С 37-39.
4. Гивоне Д., Россер Р. Микропроцессоры и микрокомпьютеры. Вводный курс: Пер. с англ.—М.: Мир. 1983. С. 464.
5. Гордонов А. Ю., Цыркин В. В., Гордонова В. Г. Современное состояние полупроводниковых ЗУ. Тез. докл. Всесоюз. науч.-техн. конф.: Развитие теории и техники хранения информации. - М.: Сов. радио. 1980. С. 131-135.
6. Горин В. И. Программатор ППЗУ 815/Ра-диоизмерительная техника. 1981. Вып. 4(15). С. 134-136.
7. Иванов С. Т. Устройство для записи программы в п/п программируемые и перепрограммируемые постоянные ЗУ./Технология авиационного приборостроения и агрегатостроения. 1980. № 2. С. 17-20.
8. Кипровская Л. В. Особенности проектирования ИС ППЗУ с электрическим стиранием информации на МНОП-структурах: Запоминающие устройства. Киев: Институт кибернетики АН УССР, 1980. С. 11-23.
9. Мальцев А. И., Магин А. П. Электрические репрограммируемые постоянные запоминающие устройства/Электронная техника. 1982. Сер. 3. Микроэлектроника. Вып. 4(100). С. 23 — 27.
10. Новик Т. X., Ульянова Е. К. Полупроводниковые постоянные запоминающие устройства (об-зор)/Приборы и системы управления. 1979. № 9. С. 10-15.
11. Овчинников А. А., Хавкин В. Е. Модули памяти. Конструирование и производство ЗУ; Материалы семинара. — Л.: ЛДНТП. 1980. С. 50-52.
12. Полупроводниковые запоминающие устройства и их применение/В. П. Андреев, В. В. Баранов, И. В. Бежин и др.: Под ред. А. Ю. Гордонова. — М.: Радио и связь. 1981. 344 с.
13. Прангишвили И. В., Лемендуев В. А., Санин Н. С. Элементы ЗУ на МДП-структурах. — М.: Энергия. 1978. 150 с.
14. Савченко А. М. Современное состояние и перспективы развития ' полупроводниковых запоминающих устройств/Зарубежная электронная техника. 1978. № 21. С. 3.
15. Справочник по интегральным микросхе-мам//Б. В. Та раб р ин, П. Ф. Лунин, Ю. Н. С м и р н о в и др.: П о д р е д. Б. В. Т а р а б-рина.—М.: Радио и связь. 1980. 528 с.
477
15
Конструктивное исполнение микроЭВМ плот и БИС
Микропроцессорные средства (МС) обладают уникальной совокупностью технико-экономических характеристик, сочетая высокую вычислительную и управляющую мощность с малыми габаритными размерами, стоимостью, энергопотреблением и др. Необыкновенно широкая область применения МС определяет соответственно высокую потребность в них, т. е. обусловливает необходимость массового производства. Отсюда требования к технологичности их изготовления и управлению номенклатурой с целью ее минимизации. Потребители МС в основном не профессионалы в области вычислительной техники, поэтому важно, чтобы МС были не только просты в эксплуатации, но и допускали применение упрощенных методов конструирования [2]-
Таким образом, МС должны иметь минимизированную номенклатуру, выпускаться массовыми тиражами (для встраиваемых и автономных применений), соответствовать требованиям унификации, обеспечивать простоту построения, наращивания, модернизации и реконфигурации, обладать высокой надежностью.
15.1. Конструкции микроЭВМ
По конструктивному оформлению все микроЭВМ, выпускаемые в СССР и за рубежом, делятся на три группы: однокорпусные, одноплатные и многоплатные.
Первую группу образуют микроЭВМ, скомпонованные в корпусе интегральной
478
схемы. Однокорпусные микроЭВМ, как правило, не используются автономно: для включения их в достаточно сложный объект необходимо использовать различные дополнительные ИС, обеспечивающие полноту и возможность стыковки микроЭВМ с датчиками и исполнительными элементами. В итоге такая однокорпусная микроЭВМ, обрастая другими ИС и элементами, превращается в одноплатную микроЭВМ.
Одноплатные микроЭВМ, а также отдельные функциональные платы ИС предназначены для применения в качестве встраиваемых’ модулей управления и обработки информации. Они включают в свой состав весьма ограниченный объем ЗУ и цифровых каналов ввода-вывода и имеют возможность подключения дополнительных устройств. К ним можно отнести: процессорные платы, содержащие только центральный процессор или наряду с центральным процессором память и различные комбинационные схемы ввода-вывода; платы для расширения памяти, содержащие ПЗУ или ОЗУ емкостью 64 Кбит и более и логические схемы; платы специальных функций, выполняющие быстрые вычислительные операции с плавающей запятой, аналого-цифровое преобразование, и каналы ввода-вывода аналоговых сигналов; платы, содержащие блоки последовательного и параллельного интерфейсов, многоканальные цифровые входы и выходы, оп-тронные элементы и т. п.
Многоплатные микроЭВМ, включающие две и более одноплатные ми
кроЭВМ, а также периферийные устройства, скомпонованные в печатных платах, как правило, одного типоразмера, механически и электрически объединенных в единой конструкции, изготавливаются по специальным заказам на основе частичных и комплектных корпусов. Комплектный и частичный корпуса являются основными несущими конструкциями МС. Многоплатный вдвижной модуль строится путем объединения одноплатных модулей в функциональный модуль более высокого уровня на основе частичного корпуса, т. е. имеет регулярную структуру. Вдвижной модуль произвольной компоновки имеет стандартные внешние присоединительные размеры, соответствующие частичному корпусу; внутреннее построение его не регламентируется. В виде модуля произвольной компоновки выполняются источники питания, накопители на гибких магнитных дисках, дисплеи и т. д. Комплектный корпус объединяет частичные корпуса, т. е. является основой для построения микропроцессорных систем. Размеры корпуса выбраны таким образом, чтобы он удобно встраивался в стандартную стойку, тумбу, стол или имел автономное настольное исполнение. В работе [5] приведено много примеров компоновки микроЭВМ или ее модулей в частичных корпусах, которые могут быть вмонтированы в комплектные устройства, выпускаемые различными иностранными фирмами.
15.2. Размеры печатных плат
Выбору типоразмера печатной платы микроЭВМ придается весьма важное значение, поскольку на этом этапе проектирования закладываются потенциальные возможности получения вариантных компоновок (наращивания), достижения высокой плотности компоновки и обеспечения конструктивной и электрической совместимости. При выборе ПП учитываются прежде всего функциональные и конструктивно-технологические требования. Первые — выражаются плотностью компоновки — отношением площади платы к числу 16-выводных ИС (см2/шт.). Вторые требования отражают технологические возможности производства ПП,
в том числе разрешающую способность фотолитографии, эффективность изготовления заготовок, механическую прочность, использование автоматизации при компоновке и разводке монтажа.
Анализ размеров ПП микроЭВМ в зарубежной и отечественной практике [5] показывает, что наибольшее распространение получили так называемые «Европейские платы» (типоразмеры по Международному электрическому комитету — МЭК 297-1, 297-2, 297-3), стандарт D/N41494 и платы по ГОСТ 10317-79*. Зона размеров, рекомендуемых для выбора, следующая: до 100 мм можно применять любые размеры, кратные 2,5 мм; до 350 мм — кратные 5,0 мм; свыше 350 мм — кратные 100 мм. Наибольший размер не должен превышать 470 мм в любом направлении. Кроме того, отношение сторон не более 1 :4. Как видно, число возможных типоразмеров очень большое. Однако для обеспечения конструктивной совместимости должно быть наложено ограничение на применение размеров. Типоразмеры плат, применяемые в промышленности, а также оценка компоновочных показателей плат различных типоразмеров приведены в табл. 15.1 и 15.2. В таблицах приняты следующие обозначения: В — внешние связи, М — магистраль, Sn — полная площадь платы, ИС16 — число корпусов ИС, приведенное к 16-выводным корпусам. Число соединителей В и М указано максимально возможным (в действительности число используемых выводов меньше).
В народном хозяйстве большое распространение получили одноплатные микропроцессорные модули типа:
«Электроника-60» — печатные платы размером 135 х 240 мм (одинарная) и 280 х 240 мм (двойная), системные соединители прямого контактирования типа РППМ-16-72, РППМ-16-288;
«Электроника С5-21М» — печатные платы 7 U по ГОСТ 26.204 — 83, размером 277,8 х 220 мм, системный соединитель косвенного контактирования ГРПМ-61[3];
«Электроника С5-41» — печатная плата W по ГОСТ 26.204 — 83, размером 144,5 х 2 2 0 мм, системный соединитель СНП-34 [1];
479
Таблица 15.1. Компоновочные показатели плат по МЭК
Типоразмер Общий вид плат Основные размеры, мм Площадь Sn, см2 Число Плотность монтажа ^B/Sn
корпусов ис16 выводов соединителей
Н В ИС соединителей *в М В
ЗИ г Г 1 100 100 160 220 280 100 160 220 280 12 20 27 35 192 320 432 560 192 384 512 624 752 1 1 3,8 3,2 2,8 2,7
t
6И л ! 233,4 160 220 280 400 373 513 653 933 46 64 81 116 736 1024 1296 1856 288 1024 1312 1684 2144 2 1 2,7 2,5 2,4 | 2,3
и 1
9И 366,7 160 220 280 400 587 807 1027 1469 73 100 128 183 1168 1600 2048 2928 480 1648 2080 2528 3408 3 2 2,8 2,6 2,5 2,3
4И г X г 144,5 100 160 220 280 145 231 318 405 18 29 40 51 288 464 640 810 270 558 734 910 1080 1 1 3,8 3,2 2,9 2,7
L т л. i
ЪИ j 322,3 160 220 280 400 516 709 902 1289 65 89 113 161 1040 1424 1808 2576 405 1445 1829 2213 2981 2 1 2,8 2,6 2,5 2,3
модули международной конструкции на основе «Евромеханики» — печатные платы 3U, 6U, 9U по ГОСТ 26.204-83 (СТ СЭВ 3266 — 81), размеры которых 100 х 160 (220), 233,35 х 160 (220) и 366,7 х х 160 (220) мм, системный соединитель СНП-59.
480
Из всех перечисленных конструкций модулей ИС наиболее перспективной является «Евромеханика», которая обеспечивает компоновочную гибкость конструкции, возможность гармоничного сочетания в одном изделии трех (а с незначительным усложнением шести)
Таблица 15.2. Компоновочные показатели плат по ГОСТ 10317 — 79*
Общий вид плат Основные размеры, мм Площадь Sn, СМ2 Число Плотность монтажа Nb/Su
корпусов ис16 выводов соединителей
Н В ИС соединителей NB М В
td 135 240 324 40 640 102 742 1 1 2,3
й t II 280 240 672 71 (91) 1136 (1536) 204 1340 (1740) 2 2 2,0 (2,6)
4 { 4—Е и 425 240 1020 128 2040 306 2346 3 3 2,3
! i 75 75 200 56 150 7 19 112 304 80 192 384 1 1 3,4 2,6
I 170 75 200 280 127 340 476 16 42 60 256 672 960 318 574 990 1278 1 1 4,5 2,9 2,7
и I 360 200 280 720 1008 90 126 1440 2016 636 2076 2652 2 2 2,9 2,6
Примечание. В скобках даны максимальные значения.
16 С. Т. Хвощ и др.
481
размеров печатных плат, обладает широким спектром возможных площадей печатных плат с размером частичных и комплектных корпусов и предельно упрощает модернизацию прикладных систем (морально устаревшие модули заменяются новыми, с меньшими размерами, освобождается место для установки модулей наращивания системы).
15.3. Размеры корпусов интегральных схем
Интегральные микросхемы выполняют в стандартных корпусах различного конструктивно-технологического исполнения. Все типы корпусов, кроме пластмассовых (пластмассовый корпус образуется обволакиванием кристалла с рамкой пластмассой под давлением), имеют следующую конструкцию: основание с площадкой для монтажа кристалла, выводная рамка, ободок и герметизирующая крышка. Для соединения выводной рамки с основанием, изоляции выводов друг от друга и от металлических частей основания используются различные типы стекол и керамики [4]. Если в качестве основания используется стекло, то из-за низкой его теплопроводности корпус имеет малую рассеиваемую мощность и недостаточную механическую прочность. Существенным недостатком металлостеклянных корпусов является необходимость нагрева их до температуры 400 °C при изготовлении ИС.
Лучшими характеристиками по рассеиваемой мощности и механической прочности обладают металлокерамические корпуса. При изготовлении таких корпусов обычно используется керамика, содержащая 94 — 96 % окиси алюминия. Дальнейшее увеличение рассеиваемой мощности корпусом возможно, если для изготовления корпуса применять материалы с более высокой теплопроводностью. Таким материалом может быть бериллиевая керамика, теплопроводность которой в семь раз превосходит теплопроводность окиси алюминия. Изготовление металлокерамических корпусов — сложный и трудоемкий процесс, поэтому стоимость их достаточно высока. Наименьшую стоимость имеет пластмассовый корпус, его недостатком является
сравнительно узкий диапазон рабочих температур.
Корпуса ИС микропроцессорных наборов и ЗУ, как правило, выполняются с планарными или со штырьковыми выводами. Кроме того, распространены корпуса типа DIP, у которых выводы выходят за габаритные размеры корпуса и располагаются перпендикулярно плоскости основания. Микросхемы, выполненные в корпусах типа DIP, устанавливают выводами в сквозные металлизированные отверстия на ПП. При этом монтаж их может производиться автоматизированным способом. Но наличие отверстий не позволяет достичь максимальной плотности упаковки ИС на ПП.
Микросхемы, выполненные в корпусе с планарными выводами, монтируются пайкой выводов на токоведущие проводники печатных плат. При этом достигается максимальная плотность установки ИС, так как микросхемы можно располагать на обеих сторонах платы. Однако такой вид монтажа сложно автоматизировать. Требования к корпусам ИС определяются условиями их эксплуатации, технологией исполнения кристалла и требованиями к электрическим параметрам (токи утечки, потребляемая мощность)
Корпуса ИС по ГОСТ 17467-79* в зависимости от формы проекции тела корпуса на сложность основания (ПП) и от расположения выводов подразделяются на типы и подтипы, приведенные в табл. 15.3. Условное обозначение кон-
Таблица 15.3. Характеристики корпусов по ГОСТ 17467 — 79*
Тип Подтип Форма проекции тела корпуса на плоскость основания Расположение выводов относительно плоскости основания
1 11 12 13 14 Прямоугольная В один ряд В два ряда В три и более рядов По контуру прямоугольника
2 21 22 Прямоугольная В два ряда В четыре ряда в шахматном порядке
3 31 32 Круглая Овальная По одной окружности
482
Продолжение табл. 15.3
Тип Подтип Форма проекции тела корпуса на плоскость основания Расположение выводов относительно плоскости основания
4 41 42 Прямоугольная По двум противоположным сторонам*
5 51 Прямоугольная По четырем сторо-нахМ*
♦ В этом случае расположение выводов параллельное, в остальных — перпендикулярное.
ции. Например, корпус 201.14 —2 —это прямоугольный корпус типа 2, типоразмера 01, с 14 выводами, модификация вторая. Поэтому корпуса, разработанные
струкции корпуса состоит из шифра типоразмера корпуса, включающего подтип корпуса и двузначное число, обозначающее порядковый номер типоразмера, числа, указывающего число выводов, и порядкового регистрационного номера (номера модификации). Например, корпус 4112.16 — 2 — это прямоугольный корпус подтипа 41, типоразмера 12, с 16 выводами, модификация вторая.
В соответствии с ГОСТ 17467 — 79* установлены следующие размеры шага позиций выводов и выводных площадок: для корпусов типа 1 — 2,5 мм; типа 2 — 2,5 мм (для подтипа 22—1,25 мм и 2,5 мм); типа 3 — под углом 360°/п; типа 4—1,25 мм, 0,65 мм; типа 5 — 1,25 мм.
До введения ГОСТ 17467 — 79* действовал ГОСТ 17467 — 72*, который классифицировал корпус только на четыре типа, приведенные в табл. 15.4. Условное обозначение корпусов состояло из шифра типоразмера корпуса, числа, указывающего число выводов, номера модифика-
Таблица 15.4. Характеристики корпусов по ГОСТ 17467 — 72*
Тип Форма основания корпуса Расположение выводов корпуса относительно основания
1, 2 3 4 Прямо- 'I угольная > Круглая* J Прямоугольная В пределах основания, перпендикулярно к нему Параллельно плоскости основания, за его пределами
Рис. 15.1
16*
483
до 1979 г., имеют старые условные обозначения; в технической документации встречаются корпуса, носящие и старые, и новые условные обозначения.
Новые типы корпусов ИС и БИС, получившие название кристаллоносителя, были разработаны для увеличения плотности компоновки ИС в микроЭВМ [5]. В дополнение к ГОСТ 17467 — 79* был введен отраслевой стандарт, устанавливающий основные и присоединительные размеры корпусов типов Н и М. Отличительной особенностью их является способ монтажа на основание (печатную плату) — посредством выводов-площадок. Применение корпусов ИС типа Н дает возможность не только увеличить плотность компоновки самих ИС, но и улучшить их электрические параметры. Классификация корпусов ИС типов Н и М дана на рис. 15.1, а —г. На рис. 15.1, а, б показаны корпуса с выводными площадками; на рис. 15.1, в — корпус с выводами (применяется при отладке изделий); на рис. 15.1, г — корпус с выводами, сформированными для планарной установки на плате. В табл. 15.5 представлены основные размеры корпусов типов Н и М. Заштрихованные области, условно показанные со стороны основания, предназначены для размещения ключа ИС, показывающего позицию вывода после установки ИС на плате.
Список литературы к гл. 15
1. Гальперин М. П. Одноплатные микроЭВМ и микрокомпьютеры/Микропроцессорные средства и системы. 1984. № 2. С. 20-23.
2. Магистрально-модульные микропроцессорные системы/Б. М. Малашевич, В. Л. Дшхунян,
Таблица 15.5. Основные размеры корпусов типов Н и М
Шифр типоразмера Число выводов л, шт. Расстояние от УП до верхней точки ИС, мм Шаг вывода е, мм Длина микросхемы Д, мм Ширина микросхемы Е, мм Общая ширина ЛЕ, мм
min max
Н01 14 2,5 1,0 6,80 6,80 — —
Н02 16 2,5 1,0 6,80 6,80 12,80 15,2С
Н08 24 2,5 1,0 12,20 12,20 18,20 20,6(
НЮ 28 2,5 1,0 9,60 9,60 -1 —
Н14 40 2,5 1,0 12,49 12,49 — —
Н16 42 2,5 1,0 14,52 14,52 — —
Н19 64 2,5 1,0 18,62 18,62 24,62 27,0
Н20 84 2,5 1,0 23,76 23,76 — —
Н21 26 2,5 0,625 8,80 12,50 — —
Н22 52 2,5 0,625 17,60 12,50 — —
МОЗ 8 2,5 1,25 5,0 5,20 5,70 6,3(
М05 12 2,5 1,25 7,5 5,20 5,70 6,3(
М08 16 2,5 1,25 10,0 6,20 6,70 7,30
Примечание. Установочная плоскость — УП.
Ю. И. Борщенко и др./Микропроцессорные средства и системы. 1984. № 4. С. 3 — 7.
3. Одноплатные микроконтроллеры «Электроника С5-41»/М. П. Гальперин, А. В. Гиндер, В. В. Городецкий и др.//Микропроцессорные средства и системы. 1984. № 2. С. 16 — 19.
4. Полупроводниковые запоминающие устройства и их применение/В. П. Андреев, В. В. Бара н о в, М. В. Б е к ц н и др.: Под ред. А. Ю. Г о р -донова.: Радио и связь. 1981. 344 с.
5. Романов Д. И., Шахнов В. А. Конструкционные системы микроЭВМ. —М.: Радио и связь. 1983. 120 с.
6. Справочник по интегральным микросхемам/ Б. В. Т а р а б р и н, П. Ф. Лунин, Ю. М. Смирнов и др.—М.: Радио и связь, 1983. 528 с.
16
Интерфейсы управляющих микропроцессорных систем
Унификация интерфейсов — основа развития микропроцессорных средств вычислительной техники [11]. Под стандартным интерфейсом понимается совокупность унифицированных аппаратных программных и конструктивных средств^ необходимых для взаимодействия различных функциональных компонентов в системах при условиях, предписанных стандартом и направленных на обеспечение информационной, электрической и конструктивной совместимости вплоть до нагрузочной способности линий и нумерации контактов разъемов.
16.1. Классификация интерфейсов микроЭВМ
В зависимости от структуры систем и особенности взаимодействия компонентов молено условно выделить четыре уровня интерфейсов: 1) внутриплатные или внутримодульные; 2) межплатные или внутриблочные; 3) межблочные; 4) интерфейсы распределенных систем управления [6].
К интерфейсам первой группы относятся QBUS, MICROBUS, обеспечивающие связь БИС и СБИС на печатных платах или в пределах небольшой группы близко расположенных модулей. Интерфейсы второй группы ориентированы на многопроцессорный (многоконтроллерный) режим, к их числу можно отнести MULTUBUS. Интерфейсы третьего уровня в основном используются в сложных и высокопроизводительных
системах для объединения крупных устройств, крейтов, периферийных подсистем. К их числу, например, относятся МЭК 625-1, КАМАК МЭК 552. Интерфейсы четвертого уровня принято классифицировать на группы: для локальных периферийных устройств (ИРПС, ИРПР, токовая петля, У 24, МККТТ); для распределенных систем управления (ИЛ ПС-2, MILSTD- 1553В, КАМАК МЭК-640); для локальных сетей общего назначения (Р-802); для систем передачи данных (Cl, С2, С2-И, Х21, Х25, Х21-бис) [6].
Внутримодульные и межблочные параллельные и последовательные интерфейсы распределенных систем управления представляют наибольший интерес для разработчиков микропроцессорных систем управления промышленным оборудованием. Основные параметры наиболее распространенных в СССР параллельных интерфейсов микропроцессорных систем приведены в табл. 16.1. Все четыре интерфейса имеют стандартный протокол обмена и являются асинхронными.
Канал общего пользования (КОП) MICROBUS (ОСТ 11.348.917-82) является наиболее простым и ориентирован на применение в микропроцессорных системах с использованием БИС серий К58О и К1810, а также микроконтроллеров «Электроника К1-10, К1-20» [12].
Интерфейс MULTIBUS (И41, ОСТ 25.968 — 82) представляет широкие возможности организации мультимикропро-цессорных систем и используется в микроЭВМ СМ-1800, а также в системах,
485
Таблица 16.1. Основные параметры стандартных параллельных интерфейсов микропроцессорных систем
Параметр КОП MICROBUS И41 MULTIBUS ОШ-СМ UNIBUS МПИ QBUS
Тип интерфейса Число сигнальных шин Разрядность адреса Разрядность данных Число шин управления Максимальное число процессоров Способ арбитража Длина шин интерфейса, м Минимальное время цикла, мкс С раздельны 29 16 8 5 1 Централизованный, цепочный 0,3-0,6 0,5 ми шинами ад] 61-70 20 16(8) 5-25 X Централизованный 0,8-3 0,5 реса и данных 56 18-22 16 6-18 X Централизованный, цепочный 0,8-15 0,5 С совмещенными шинами адреса и данных 34-39 16-18 16 6-18 1* Централизованный, цепочный 0,3-3 0,9
Примечание. X — произвольное число (определяется разработчиком системы) * При использовании дополнительного сигнала BSY может быть более одного процессора.
построенных с использованием БИС серий К580 и К1810 [4].
Микропроцессорный интерфейс (МПИ) QBUS (ОСТ 11.305.903-80) получил широкое распространение в микроЭВМ серий «Электроника-60, -100/25, -79, С5» [10]. Благодаря совмещению адресных и числовых шин он представляет максимальные удобства при реализации СБИС со встроенным интерфейсом. В настоящее время разработан ряд микросхем, подключаемых прямо к общей шине по ОСТ 11.305.902 — 80 (например, микропроцессоры К18О18М1, К1801ВМ2, а также БИС ОЗУ и ПЗУ К1809РУ1, К1809РЕ1).
Общая шина СМ-ЭВМ (ОШ-СМ) UNIBUS (ОСТ 25.798-78) получила широкое распространение в совместимых с микроЭВМ «Электроника-60» по системе команд управляющих вычислительных комплексах СМ-3, СМ-4, СМ-1300 [5]. Она представляет широкие возможности организации многомашинных систем и часто используется в инструментальных комплексах отладок микропроцессорных систем с использованием стандартной платы сопряжения с интерфейсом по ОСТ 11.305.903-80.
В качестве последовательных интерфейсов микропроцессорных систем на
486
ибольшее распространение получили: радиальный интерфейс (ИРПС); мультиплексный канал межмодульного обмена (МК) по MIL-STD— 1553В; мультиплексный канал межмодульного обмена по MILr-STD-1773.
В качестве среды распространения сигналов для последовательных интерфейсов используются витые пары (проводные линии связи), коаксиальный кабель или волоконно-оптические линии связи. Изменение свойств физической среды и пропускной способности каналов в зависимости от их длины Ьи скорости передачи информации V приведено на рис. 16.1, а. Анализ приведенных данных указывает на возможность организации систем передачи данных, локальных и региональных сетей ЭВМ на основе последовательных каналов с длиной от нескольких метров до десятков километров и частотой передачи информации от тысяч до десятков миллионов бит в секунду. В настоящее время наибольшее распространение получили топологии последовательных каналов с упорядоченным расположением узлов типа «звезда», «шина» и «кольцо» (рис. 16.1,6) [2]. Обобщенные характеристики систем последовательной передачи данных приведены в табл. 16.2.
a)
К Мбит/с iooo\—
Интерфейсы
Локальные сети
Региональные и большие сети
100
10
1,0
0,1
0,01
ВОЛО
Сверхвысоко -скоростные
^CjPHdpdHbie_____
линии параллельной передачи информа-цйй
Коаксиальный кабель
При иодные ли последовательной передачи данных
Высокоскоростные
Среднескоростные
Низкоскоростные
0,1 1,0 W 100 1000 10000 100000 Ь,м
Рис. 16.1
Шина мультиплексная
Абоненты
Шина радиальная O-i—*о
Звезда
Таблица 16.2. Обобщенные характеристики последовательных систем передачи данных
Тип канала Топология Среда передачи Скорость, Мбит/с Метод управления Тип протокола
Сверхвысокоскоростной с селекцией Кольцо Шина ВОЛС КК 50 и выше РВ, ПП -
Высокоскоростной с селекцией Кольцо Шина ВОЛС КК 10 РВ, ПП ОПКС Р-802 MIL-STD-Y713
Среднескоростной с селекцией Шина ВОЛС КК КК 1 РВ ПП ОПКС ОП MIL-SID-X553B MIL-STD-1773 ИЛПС
Низкоскоростной с узловой коммутацией Шина Звезда » КК пл пл 0,1 ОПКС ОП РВ с маршрутизацией ИРПС HDL, X, 25 DDCMP
Примечание. ВОЛС — волоконно-оптическая линия связи, КК — коаксиальный кабель, ПЛ — проводная линия, РВ — разделение времени, ПП — передача приоритета, ОП — обнаружение передачи, ОПКС — обнаружение передачи с контролем столкновений.
Радиальный последовательный интерфейс (ИРПС) получил наибольшее распространение при организации обмена информацией между процессором микроЭВМ и удаленными УВВ, такими как дисплеи, цифровая печать и т. д. В соста
ве микропроцессорных комплектов БИС серий К58О и К1801 для организации байтовах пересылок по ИРПС имеются специальные БИС: К58ОВВ51 и К18О1ВП1-О35. На их основе строятся блоки сопряжения последовательных ка
487
налов с магистралями типа MICROBUS, MULTIBUS и QBUS.
Мультиплексный последовательный канал межмодульного обмена {MIL — — STD — 1553В) получил широкое распространение при организации систем сбора и обработки информации и систем управления. В составе микропроцессорного комплекта К588 имеются БИС для организации блоков сопряжения МК с параллельной шиной. Разработаны также стандартные схемы сопряжения МК с магистралями QBUS, MICROBUS и MULTIBUS. Мультиплексные каналы характеризуются высокой помехозящищен-ностью и «живучестью». Пересылки информации осуществляются 16-разрядны-ми словами в полудуплексном режиме с временным разделением сообщений.
Волоконно-оптические каналы межмодульного обмена реализуются как радиальные, кольцевые или мультиплексные линии. Для организации радиальных каналов и локальных сетей ЭВМ на их основе выпускается набор стандартных модулей «Электроника СМ-4101, СМ-8201, СМ-8401» [1].
Мультиплексные каналы обычно строятся по MIL-STD—VT1?) с использованием квантово-электронных модулей КЭМ-84-4 ПД, КЭМ-8-4 ПД, КЭМ-2-4 ПР, КЭМ-8-4 ПР, КЭМ-54-4 ПР, обеспечивающих частоты передачи информации в 2,048; 8,448 и 34,448 Мбит/с. Протокол пересылок информации по этим каналам обычно совпадает с MILr-STD— 1553В.
16.2. Интерфейс микроЭВМ СМ-1800
В системах управления промышленным оборудованием получили широкое распространение базовые вычислительные комплексы СМ-1801, СМ-1802, СМ-1803, а также совместимый с ними по системе команд микропроцессор К58ОИК8О. В этих комплексах используется стандартный системный интерфейс СМ-1800 (И41) [4].
Организация микроЭВМ на основе унифицированного интерфейса. Интерфейс И41 представляет унифицированную систему связей между процессорами, памятью с внешними устройствами и устанавливает единый метод агрегирования систем.
488
В любой операции пересылки информации участвуют два устройства: ЗАДАТЧИК (активное или управляющее устройство) и ИСПОЛНИТЕЛЬ (пассивное или управляемое устройство). Допускается наличие нескольких ЗАДАТЧИКОВ, подключенных к одному интерфейсу. При одновременном запросе ими шины разрешение конфликтов осуществляется арбитром. Обмен информацией осуществляется асинхронно, и его темп определяется быстродействием ЗАДАТЧИКА и ИСПОЛНИТЕЛЯ. Состав и назначение сигналов интерфейса приведены в табл. 16.3.
Операции пересылок информации. Существуют четыре операции передачи данных по интерфейсу: чтение памяти, чтение внешних устройств, запись в память и запись во внешние устройства.
Временные диаграммы операций чте-ния/записи данных памяти и внешних устройств одинаковы, отличие состоит в выдаче сигналов MRDC (при обращении к памяти) и IORC (при обращении к УВВ) (рис. 16.2, а, б). Возможно осуществление операций как с байтами, так и со словами (рис. 16.2, в). Двухбайтовый ЗАДАТЧИК передает информацию по шине данных, используя 8 или 16 линий при передаче байта и слова. Передача слова при обращении по нечетному адресу выполняется как для однобайтовых операций. Однобайтовый ЗАДАТЧИК выполняет передачи по линии DAT (7 — 0). Для совместимости одно- и двухбайтовых абонентов последние должны иметь буфер данных (МИХ) между шинами DAT(15 — 8) и DAT (7 — 0). В системах с одно- и двухбайтовыми передачами должны быть предусмотрены три буфера. Передачей данных между байтами управляют сигналы BHEN и ADR (0). Операции с запретом обращения (по сигналам INH1 или INH2) применяются для совмещения адресов ОЗУ, ПЗУ и внешних устройств. При этом сигнал запрета должен выдаваться не позже чем через 100 нс после выдачи адреса, а сигнал подтверждения ХАСК задерживается на время, позволяющее запрещаемому ИСПОЛНИТЕЛЮ завершить переходный процесс. Внутри блоков вырабатываются местные сигналы выборки LS. Временная диаграмма операции запрета для ОЗУ и ПЗУ с одинаковыми адресами приведе-
Таблица 16.3. Назначение сигналов интерфейса И41 (ОСТ 25.968 — 22)
Обозначение сигнала Назначение сигнала Уровень активности
IN IT ADR (19 — 0) BHEN INH1 INH2 DAT (15 — 0) BCLK CCLK BPRN BPRO BUSY BREQ CBRQ MRDC MWTC IORC IOWC XACK INT (7—0) INTA Первоначальная установка системы Параллельная 20-разрядная шина адреса (в 8-разрядных системах используется ADR (15 — 0), в 16-разрядных ADR (0) указывает адрес байта в слове) Инициализация двухбайтовых передач информации (используется в 16-разрядных системах) Запрет работы ОЗУ (используется для совмещения адресов ОЗУ с ПЗУ или УВВ) Запрет ПЗУ (используется для совмещения адресов ПЗУ с ОЗУ или УВВ) Двунаправленная 16-разрядная шина данных (в байтовых системах используются только DAT (7 — 0)) Синхронизация интерфейса (используется для арбитража) Сигнал постоянной частоты (менее 10 МГц при скважности от 1,54 до 2,86) 1 Входной сигнал приоритетного разрешения доступа к шине (синхронизируется сигналом BCLK) Выходной сигнал приоритетного разрешения доступа к шине (предназначен для использования в системах с последовательным арбитражем; синхронизируется BCLK) Шина занята (запрещает выход в шину другим устройствам до окончания текущего цикла обмена; синхронизируется BCKL) Запрос доступа к шине (используется в схемах с параллельным и циклическим приоритетом, является индивидуальным и синхронизируется BCLK) Общий запрос шины (выдается для запроса на получение доступа к интерфейсу) Чтение памяти (указывает, что на линиях ADR установлен адрес памяти; является асинхронным к BCLK) Запись в память (указывает, что при установленном адресе выданы данные; асинхронный к BCLK) Чтение из порта (указывает, что на шине ADR установлен адрес порта ввода; асинхронный к сигналу BCLK) Запись в порт (указывает, что на шине ADR установлен адрес порта вывода и выданы данные; асинхронный к BCLK) Подтверждение передачи (указывает, что операция чтения или записи завершена; асинхронный к BCLK) Параллельная 8-разрядная шина запросов прерываний Подтверждение процессором перехода на прерывание (отрицательный фронт стробирует выдачу адреса, а положительный — данных) L
ACLO* Авария вторичного напряжения постоянного питания (+5 В) Н
PFIN* PFSN* PFSR* MP RO* ALE* HALT* Прерывание по неисправности питания Неисправность источника питания (сбрасывается сигналом PFSR) Сброс сигнала PFSJV Защита памяти (запрещает работу памяти во время аварии питания) Строб записи адреса (используется в процессорах с совмещенной шиной адреса/данных) Выходной сигнал останова процессора L
AUX RESET* Входной сигнал внешнего сброса системы (используется для инициализации при включении или восстановлении питания) Н
489
Продолжение табл. 16.3
Обозначение сигнала Назначение сигнала Уровень активности
WAIT* Сигнал ожидания процессора L
Примечания: 1. L — низкий, Н — высокий уровень активного сигнала^ 2. На шинах адреса и данных сигнал логической единицы формируется низким уровнем сигнала. * Линии дополнительного разъема.
Чтение
V _ tCMD и-......
' * ~ Ъ50нс
IORC или
ХАСК
—^Онс I-Орю >—J——
Y~~ лшУ
-^65нс ^<65нс
Рис. 16.2
на на рис. 16.2, г. Времена tхаска и ^хаскв определяются быстродействием самых медленных запрещенных блоков ПЗУ и ОЗУ соответственно.
Операции прерывания. Их можно осуществлять по двум основным схемам:
прерывание с внеинтерфейсным вектором; прерывание с интерфейсным вектором. При использовании первой схемы адресная информация вектора прерывания не выдается в интерфейс. Контроллер прерывания передает ее в процессор по
490
a)
в)
INTX
INTA
~ш 7юч)) X~Intx ~adw[ss 7
SAT_ 75^0)_ X~~~X
Ш \ /
BUS LOCK
Рис. 16.3
J He входит 6 MULTIBUS
внутренней шине (рис. 16.3, а). ЗАДАТЧИК интерфейса выполняет свою собственную процедуру прерывания и его программную обработку. При использовании второй схемы векторный адрес
прерывания передается по адресным линиям интерфейса от ИСПОЛНИТЕЛЯ к ЗАКАЗЧИКУ с использованием сигнала INTA для синхронизации (рис. 16.3,6). Временная диаграмма прерывания с ин-
491
а) Последовательный арбитраж
высший приоритет
Низший приоритет
б) Параллельный арбитраж
в)
Q)
Q)
§
$5
§
S'
5
5
§
i
I’
I
§ IJ
'В
1
I
I
Рис. 16.4
терфейсным вектором с одним дополнительным сигналом INTA приведена на рис. 16.3, в.
Код прерывания — это адрес активной линии запроса прерывания, имеющей наивысший приоритет среди активных в настоящее время линий. Он передается по шинам ARD(10 — 8) для приема команды RESTART, представляющей собой адрес
памяти с подпрограммой обслуживания прерывания. При формировании двух дополнительных сигналов INTA ИСПОЛНИТЕЛЬ может выдать двухбайтовый адрес.
Организация работы интерфейса при наличии нескольких задатчиков. Используются три варианта приоритетного арбитража при захвате ЗАДАТЧИКАМИ
492
Рис. 16.5
управления интерфейсом: последовательный, параллельный и циклический.
Схема последовательного арбитража (рис. 16.4, а) предполагает постоянное распределение приоритетов ЗАДАТЧИКОВ, число которых ограничено частотой синхросерии BCLK из-за задержек в распространении сигналов BPRN — BPRO. Сигналы BPRQ не используются. Для корректной работы схемы необходимо, чтобы во время цикла частоты BCLK (tBSY), стробирующей внутренние запросы ЗАДАТЧИКОВ и выдачу сигнала занятости шины BUSY, сигнал доступа к шине BPRN успевал пройти через все N ЗАДАТЧИКОВ, подключенных к ней с учетом внутренних их задержек tNOi и времени распространения сигналов между ними tBN. Увеличение числа ЗАДАТЧИКОВ возможно при снижении частоты BCLK, что приведет к снижению эффективности работы каждого из них в отдельности. На время распространения сигналов ар-
N — 1 битража накладывается ограничение £ i = 1 tNoi ^BSY “ tBN •
Схема параллельного арбитража (рис. 16.4,6) построена с использованием сигналов BPRQ, приоритетного шифратора CD и дешифратора DC (сигналы BPRO не используются) и отличается большим быстродействием за счет использования дополнительного оборудования (CD и DC).
Схема циклического арбитра организуется аналогично схеме параллельного, за исключением самого принципа арбитража. При наличии одного запроса он удовлетворяется; при наличии нескольких
запросов удовлетворяется старший по приоритету, а затем приоритеты всех ЗАДАТЧИКОВ условно выстраиваются в замкнутую цепочку с переменным весом. После окончания очередного цикла интерфейса снимается сигнал В US Y и ЗАДАТЧИКУ с высшим приоритетом присваивается низший с продвижением всех приоритетов по кольцу. Схема с циклическим приоритетом позволяет всем ЗАДАТЧИКАМ в равной мере участвовать в системных диалогах. Временная диаграмма операции смены ЗАДАТЧИКА интерфейса приведена на рис. 16.4, в.
Операции при аварии в системе питания. Дополнительные сигналы интерфейса (выведенные на отдельный разъем) обеспечивают обработку аварийных ситуаций в системе питания. Временная диаграмма сигналов при аварии питания приведена на рис. 16.5. Перезапуск системы инициируется сигналом ACLO, ЗАДАТЧИК интерфейса начинает работу с момента установки сигнала MPRO и сброса IN IT. Проверив содержимое триггера PFSN и обнаружив его во взведенном состоянии, ЗАДАТЧИК переходит на подпрограмму перезапуска, которая сбрасывает триггер PFSN, формирует сигнал PFRN, восстанавливая предшествующее аварии состояние, и продолжает прерванную программу.
16.3. Интерфейс микроЭВМ «Эле-ктроника-бОМ»
В системах управления промышленным оборудованием получили широкое распространение микроЭВМ, совместимые
493
000000
000001
000002.
177776
177777
________Слово_______
| Ст. байт | Мл. байт | 15 ... в 7 . . . О
Номера битов
000000
000002
177774
177776
в)
М15-8)
771^^
чЯтч?)
МЕМО или 10 U
DIN^L I ADRfOhO
или IOU
DOUT=U
или IOU роигч) I ~~ ADR(0)=1
МЕМЕ или IOU P0UT4 | | APR (О) = О
WTBfy^H WTBT^X
WTBTj) WTBJp*L
WTBTj-L. WTBT^H
WTBTa=E
WTdTp*H
Рис. 16.6
вектор прерывания ( четыре байта)
J)(l5-6)
по системе команд и интерфейсу с машиной «Электроника-бОМ». К их числу относятся: «Электроника-60, -79, -81,
НЦ-80-01Д, -100/25, С5-21М, С5-31, С5-41» и другие [3, 7, 8]. При этом разработчики микроЭВМ в своих моделях сохранили общую логику и протокол обмена информацией по ОСТ 11.305.903 — 80 [9], но в ряде моделей ввели дополнительные сигналы, которые позволяют придать системам новые качества. Например, в микропроцессоре К1801ВМ1 (ВМ2) и микроЭВМ «Электроника НЦ-80-01Д» используется дополнительный сигнал BSX позволяющий подключить к одной общей шине несколько процессоров [7]. Различные микроЭВМ отличаются также временными параметрами сигналов, передаваемых по общей
шине, числом входов прерываний и другими количественными параметрами, логика и принципы организации циклов обмена информацией по интерфейсу при этом сохраняются.
Организация микроЭВМ на основе унифицированного интерфейса. Структура микроЭВМ приведена на рис. 16.6, а. Машина имеет модульный принцип построения. Все функциональные блоки выполняются в виде модулей, со стандартным набором связей, объединение которых в систему осуществляется через общую шину [9]. Перечень сигналов общей шины приведен в табл. 16.4. Особенностью интерфейса является мультиплексирование информационной шины, по которой в различные моменты времени пересылаются адреса и данные. При ис-
494
Таблица 16.4. Набор сигналов общей шины по ОСТ 11.305.903 — 80
Обозначение сигнала Назначение выводов Активный уровень
русское латинское
КБАЙТ КДА (15-0) КСИА КСИП кввод квывод КВУ КСБРОС КОСТ WTBT AD (15-0) SYNC RPLY DIN DOUT BS INIT HALT Признак записи/вывода байта Параллельная 16-разрядная шина адреса/данных Сигнал синхронизации активного устройства Сигнал синхронизации пассивного устройства Ввод данных Вывод данных Выбор внешнего устройства Первоначальная установка канала Останов L
кпостн кпитн DCLO ACLO Постоянное питание нормально Сетевое Питание нормально Н
ктпд кпв КППД1 кппдо КТПР КППР1 КППРО КПРТ КРГН DMR SACK DMGI DMGO VIRQ IAKI IAKO IRQT RGNR Требование прямого доступа к памяти Подтверждение выбора при ПДП Входной сигнал предоставления ПДП Выходной сигнал предоставления ПДП Требование прерывания Входной сигнал предоставления прерывания Выходной сигнал предоставления прерывания Требование прерывания по внешнему событию (таймеру) Регенерация L
Примечание. L — низкий, Н — высокий уровень сигнала.
пользовании 16-разрядной шины возможна адресация 216 ячеек памяти. Минимальной адресуемой единицей является байт. Совокупность двух байтов, начинающаяся с четного адреса, представляет слово (рис. 16.6,6). Таким образом, шина позволяет адресовать 64К байт или 32К слов информации. При выполнении операций ввода информации в активный модуль всегда адресуются слова, а при выводе — как слова, так и байты.
Все возможные операции ввода/вывода информации из системы памяти MEMR или внешних устройств IOU иллюстрируются рис. 16.6, в. Предстоящую операцию определяют сигналы: DIN, DOUT, ADR(O), WTBT. Значение младшего разряда адреса ADR(G) = ЛР(0) во время адресной посылки определяет выбор старшего (1) или младшего (0) байта. При выполнении операции ввода/вывода слов ADR(Q). Значение сигнала WTBT во время адресной посылки WTBTA = Н извещает систему о предстоящей операции ввода, a WTBTA = L— вывода информации. При выполнении циклов ввода
и последующего вывода информации WTBTA = Н. Значение сигнала WTBT во время информационной посылки при выводе WTBTD определяет выбор слов Н или байта L. Все адресное пространство делится на восемь блоков по 4К слов в каждом (рис. 16.6, г). При этом в первом блоке хранятся векторы прерывания, а в последнем обычно находятся адреса регистров ввода/вывода. Операции ввода/вывода данных в системе команд отсутствуют и обращение к регистрам внешних устройств производится аналогично обращению, к памяти микроЭВМ.
Связь между активным (управляющим каналом) и пассивным (выполняющим операцию) устройствами асинхронная, т. е. на управляющий сигнал должен поступить ответный сигнал, извещающий о выполнении операции. Поэтому процесс обмена не зависит от длины канала и быстродействия пассивного устройства. Для предотвращения «зависания» оговорено максимальное время отклика пассивного устройства в пределах 10 мкс.
495
Асинхронное выполнение обмена устраняет необходимость в тактовых импульсах и позволяет в максимальной степени использовать быстродействие процессора. Если ответ не получен в течение 10 мкс, то произойдет прерывание по сбою канала.
Через общую шину возможно осуществление трех типов обмена: передача данных под управлением программы; обмен в режиме прерывания программ; обмен в режиме прямого доступа к памяти.
Передача данных под управлением программы. Эта передача осуществляется по одним и тем же законам как между процессором и памятью, так и между процессором и внешними устройствами. В последнем случае перед началом обмена обычно проверяется содержимое регистра состояния УВВ, чтобы определить, готово ли оно к обмену. Временные диаграммы циклов ВВОД, ВЫВОД и ВВОД — ПАУЗА — ВЫВОД приведены на рис. 16.7, а —в. Сигнал BS устанавливается при обращении к адресам ячеек в диапазоне 160000—177777. При выводе данных из активного устройства сигнал WTBT выдается низким потенциалом, если происходит запись байта. Адрес байта в пределах слова задается сигналом Л£)(0) во время адресного цикла посылки. Значения основных временных параметров сигналов общей , шины приведены в табл. 16.5. При передаче данных под
управлением программы имеются запретные комбинации управляющих сигналов :
WTBTA л DIN;
AD(0) л DIN;
WTBT л DOUT;
AD(0)a л WTBT л DOUT, где индексом А обозначено состояние сигналов в адресной части посылки.
Для выполнения любой команды процессору требуется выполнить хотя бы один цикл ВВОД для считывания команды из памяти [8]. Максимальное время цикла ВВОД составляет 900 нс, что ограничивает быстродействие ЭВМ на уровне 1,1 млн оп./с (при бесконечном быстродействии процессора).
Обмен информацией в режиме прерывания программы. Процедура прерывания выполняется для осуществления экстраординарных операций, инициируемых внешними по отношению к процессору устройствами, и включает в себя фазы: приема запроса прерывания; перехода к прерыванию с сохранением в стеке вектора состояния программы; обработки запроса прерывания в соответствии с прерывающей программой; восстановления старого состояния процессора и возврата в прерванную программу.
Переход к прерыванию (рис. 16.8, а) осуществляется по получению адреса-век-
Таблица 16.5. Основные временные параметры общей шины микроЭВМ «Электроника-бОМ»
Обозначение параметра Значение параметра, нс Обозначение параметра Значение параметра, нс
на выходе передатчика на входе приемника на выходе передатчика на входе приемника
> 100* >75* Ids > 175 —
tSL > 150 >75 t MR — < 7200
^DIL <200 < 125 t DMR >0 >0
t DIH — < 100 tss >250 > 150
Idol, Ish > 100 >25 ?SA’ *RS >0 >0
t DOH > 100 >25 tRAL > 125 >0
iRP > 150,..., < 10000 > 150 t DI — > 150
*s >200 > 150 t RAH > 100 >0
ip > 300 <300 tRQ — < 135000
* Сигнал BSY используется в БИС K1801BM1, K1801BM2 и микроЭВМ «Электроника НЦ-80-01Д»
496
BSY Y*^-
Ю___
BSY t
*
SYNC
is
DOUT
PPLY
BS
___DATOUT tgOL
yjsu,
* *
DATOUT
OIL
SYNC
tsL
DIN
DOUT
RPLY
WTBT
ipp
Рис. 16.7
tvs
тора VECT, определяющего конкретную причину прерывания. При этом процессор по содержимому указателя стека SP, находящегося в R6, загружает в память содержимое счетчика команд PC и регистра состояний RS, занимающих два слова, содержимое SP уменьшается на четыре.
Организация связей устройств прерывания и процессора поясняется рис. 16.8,6. Благодаря тому что сигнал предоставления прерывания распространяется по последовательной цепочке ТАКО—IAKI, приоритет устройств прерывания убывает по мере удаления от процессора, так как первое активное в це-
498
fi)
почке устройство, получив разрешение прерывания, блокирует его дальнейшее распространение. Временная диаграмма предоставления прерывания представлена на рис. 16.8, в, значения основных временных параметров приведены в табл. 16.5.
Последовательность операции при на-рушении/восстановлении питания. В состав общей шины ЭВМ «Электрони-ка-бОМ» входят два сигнала, отображающие состояние вторичного (постоянного) и первичного (переменного) напряжений - DCLO и ACLO, которые вырабатываются блоком питания. Временная диаграмма выполнения операций при на-рушении/восстановлении питания микроЭВМ приведена на рис. 16.8, г. Процесс восстановления питания отмечается высоким уровнем сигнала DCLO и соответствует окончанию микропрограммы выбора режима пуска процессора. При снятии сигнала DCLO процессор переходит к прерыванию с адресом вектора 248, имея для выполнения подпрограммы как минимум 4 мс. Прерывание по состоянию напряжений используется для выполнения сервисных программ, запоминающих в защищенных областях памяти состояние процессора на момент перебоя питания.
Обмен информацией в режиме прямого доступа к памяти. Обмен осуществляется между периферийным устройством и памятью или двумя периферийными устройствами через общую шину без вмешательства процессора. При этом устройство прямого доступа к памяти (ПДП) должно выполнять все функции активного устройства: адресацию, синхронизацию, выработку сигналов управления и, если это необходимо, управление регенерацией ОЗУ.
Схема подключения устройства ПДП к общей шине представлена на рис. 16.9, а. Как и при прерываниях, организуется цепочка устройств ПДП с убыванием приоритета абонентов по мере удаления их от процессора. Временная диаграмма цикла ПДП приведена на рис. 16,9,6, значения временных параметров приведены в табл. 16.5.
16.4. Интерфейс управляющих вычислительных комплексов СМ-3, СМ-4
Наряду с микроЭВМ «Электроника-бОМ» в системах управления промышленным оборудованием получили широкое рас
499
пространение совместные с ними по системе команд управляющие вычислительные комплексы СМ-3 и СМ-4 [5, 10]. Основные отличия их интерфейса (ОСТ 25.798 — 78), от общей шины по ОСТ 11.305.903 — 80 заключаются в использовании виртуального механизма адресации памяти с физическим объемом до 128К слов (256К байт) и разделенных шин адреса и данных, что позволяет увеличить быстродействие канала, и возможности обработки запросов прерываний от четырех групп устройств различного приоритета.
Описание сигналов интерфейса комплексов СМ-3 и СМ-4 приведено в табл. 16.6.
Виртуальная адресация памяти. Расширение адресного пространства основывается на использовании диспетчера памяти (рис. 16.10, а), в который поступают из процессора 16-разрядные адреса, а
в общую шину выдаются 18-разрядные физические адреса. Старшие 3 разряда виртуального адреса интерпретируются как номер одного из восьми регистров смещения, 12 разрядов которого суммируются с номером блока данных, к которому подстыковывается 6-разрядный адрес информации внутри блока. В старших разрядах регистров смещения хранятся 4-разрядные поля описания страниц, содержащие информацию о способе доступа к страницам, их длине и индикатор записи в страницу. Любая страница может быть доступна для чтения, для чтения и записи либо недоступна программе вообще. Использование механизма виртуальной памяти позволяет обрабатывать одновременно до восьми различных программ, оперирующих с объемом памяти до 32К слов, либо работать с меньшим числом программ, адресующих больше объемы памяти.
Таблица 16.6. Набор сигналов общей шины по ОСТ 25.798 — 78
Обозначение сигнала Назначение выводов Активный уровень
русское латинское
А(/7-0) Д(/5-0) У(1,0) схз схи КО, К1 ПРЕР ЗП7-ЗП4 Л(17 —0) Р(15- 0) С(1,0) (DIN, DOUT) MSYN (SYNC) SSYN (RPLY) PA, PB INTR BR7 — BR4 (VIRQ) Параллельная 18-разрядная шина адреса Параллельная 16-разрядная шина данных Шина управления передачей информации Сигнал синхронизации активного устройства Сигнал синхронизации пассивного устройства Сигналы контроля передачи информации Строб передачи вектора прерывания от внешнего устройства к процессору Сигналы запросов прерывания от четырех групп внешних устройств L
РП7-РП4 зпд РПД BG7 — BG4 (IAKI) NPR (DMR) NRG (DMGO) Сигналы предоставления прерываний четырем группам внешних устройств Сигнал запроса прямого доступа к памяти Сигнал предоставления прямого доступа к памяти Н L Н
ПВБ ЗАН ПОДГ АСП АИП SACK* BBSY (BSY) INIT* ACLO* DCLO* Сигнал подтверждения выборки устройства ПДП Сигнал занятости общей шины Сигнал сброса системы в начальное состояние Авария сети питания переменного напряжения Авария источника питания постоянного напряжения L
Примечания: I. Я—высокий, L — низкий уровень сигнала. 2. В скобках указаны обозначения семантически аналогичных сигналов общей шины по ОСТ 11.305.903 — 80.
* Помечены сигналы, имеющие одинаковое обозначение с сигналами по ОСТ 11.305.903 — 80.
500
б)
Система прерываний. В СМ-ЭВМ система прерываний отличается наличием четырех групп сигналов, обеспечивающих подключение до четырех групп внешних источников запросов векторных прерываний различного приоритета (рис. 16.10,6). Внутри каждой группы приоритет устройств убывает по мере удаления от процессора; между группами приоритет убывает с уменьшением номера группы.
Использование разделенных шин адреса и данных. Параллельная передача адреса и данных повышает пропускную способность канала, благодаря чему он позволяет строить системы с производительностью от 1,5 до 2 млн оп./с, и поясняется на примере временных диаграмм операций ВВОД и ВЫВОД, приведенных на рис. 16.10, в и г. При выполнении операций в интерфейсе конкретный их тип задается 2-разрядным кодом С (1, 0) по правилу: 00 — ВВОД; 01 — ВВОД — ПАУЗА-ВЫВОД; 10-ВЫВОД СЛО-ВА; И - ВЫВОД БАЙТА.
16.5. Организация мультиплексных каналов с гальванической трансформаторной развязкой абонентов
Использование микропроцессоров и микроЭВМ в системах сбора и обработки информации, управления в реальном масштабе времени связано с необходимостью построения территориально распределенных систем. Основную сложность при построении таких систем представляет организация линий связи большой протяженности, к которым подключено большое число источников и приемников информации, передаваемой на высокой частоте [14]. Поэтому наряду со стандартизацией параллельных каналов обмена данными разработаны стандарты и на последовательные мультиплексные каналы межмодульного обмена информацией [13].
Структура многопроцессорной территориально распределенной системы, построенной на основе мультиплексного
501
последовательного канала, иллюстрируется рис. 16.11. Использование стандартных мультиплексных каналов позволяет сократить время разработки, уменьшить объем оборудования и стоимость и вести разработку систем с опережением создания объектов, для которых они предназначаются. В настоящее время в составе комплекта К588 разработан набор БИС для организации мультиплексных каналов, что облегчает и ускоряет процесс их внедрения [15].
Структура мультиплексных последовательных каналов. Она поясняется рис. 16.12. а. Все абоненты подключены к каналу с помощью трансформаторов, что обеспечивает гальваническую развязку абонентов и исключает выход их из строя при неисправности одного или нескольких терминалов. В качестве передающей среды используется коаксильный кабель с волновым сопротивлением 75 ОМ. Передача информации осуществляется под управлением контроллера в полудуплексном режиме с временным разделением посылок.
Основные параметры мультиплексных каналов:
Число абонентов канала N, шт <31
Длина кабеля канала L, м . . . < 300
» отводящих шлейфов /, м <6
Волновое сопротивление кабеля: основного канала RL, Ом/м 75
отводящих шлейфов Я/, Ом/м 150
Сопротивление согласующих резисторов Ro, Ом.............. 75 ±5
Сопротивление защитных резисторов Rj, Ом................56 ± 3
Затухание сигнала на 1 м длины кабеля на частоте 1 МГц АЛ 0,005
Электрическая погонная емкость кабеля Ci, пФ/м............... 90
Частота передачи данных /, МГц 1 ± 0,0001
Стабильность частоты передачи ........................ Ю-7
Диапазон полного размаха сиг-
нала 2Uo‘‘
на выходе передатчика (А1 —
- А2), В.......................3-10
на входе приемника (В1 —
- В2\ В....................... 1-10
Длительность полуволн в точках
Bl — В2 tc, мкс ...... 0,5
Длительность фронтов в точках
Bl — В2 tf, мкс............0,1—0,15
Входное сопротивление приемника R[, КОм..................... 2
Для передачи информации по мультиплексным последовательным каналам используется код «Манчестер-2». Представление информации в этом коде иллюстрируется рис. 16.12, б. Форма электрических сигналов приведена на рис. 16.12, в.
Организация взаимодействия абонентов мультиплексного канала. Взаимодействие абонентов осуществляется в виде сообщений, организованных по принципу команда — ответ. Одно из устройств, подключенных к каналу, выполняет функции контроллера-блока, инициирующего все пересылки путем выдачи в канал соответствующих команд. Остальные абоненты канала (оконечные устройства или терминалы) выполняют команды и извещают контроллер об их окончании выдачей в канал ответных слов. Форматы командных, информационных и ответных слов приведены на рис. 16.13, а. Использование 5-разрядного адреса ADR, изменяющегося от 00001 до 11110, позволяет адресовать до 30 абонентов канала. Адрес 11111 означает, что посылка адресована всем подключенным к каналу абонентам, которые должны выполнить ее и подавить выдачу ответного слова (широковещательный или общий режим). Кодирование поля подадреса/режима управления (RA) и кода команд (NC) приведены в табл. 16.7 и табл. 16.8.
Таблица 16.7. Кодировка поля RA команд мультиплексного канала
Код Указываемый признак
00000 1 Запись команды в поле чис-
11111 J ла слов (см. табл. 14.8). При остальных кодах в поле числа слов записана размерность пересылаемого массива данных от 1 (00001) до 32 (00000)
00001 ) Подадрес. Определяет начальный адрес вводимых или
11110 J выводимых данных внутри терминала
Таблица 16.8. Кодировка поля NC при RA = 00000 или 11111
Код Команда
00000 Принять управление кана-
лом
00001 Передать ответное слово
00010 Провести самоконтроль
00011 Заблокировать передатчик
502
Рис. 16.11
а)
503
Продолжение табл. 16.8
Код Команда
00100 Разблокировать передатчик
00101 Сбросить флаг отказа терминала
00110 Установить флаг отказа терминала
00111 Установить терминал в исходное состояние
01000 01001 } Войти в режим синхронизации
01111 ' Резервные коды
10000 Выдать слово состояния терминала
10001 Принять данное для синхронизации
10010 Возвратить последнюю принятую команду
10011 Отключить резервный канал
10100 10101 ) Подключить резервный канал
11111 J Резервные коды
В ответных словах терминалы извещают контроллер о своем состоянии с помощью следующих меток: а — признака ошибки в сообщении; b — запроса на обслуживание; с — признака приема команды общего режима; d — признака занятости подсистемы; е — флага неисправности подсистемы; f — признака принятия управления каналом; g — признака неисправности оконечного устройства.
В ряде систем для повышения надежности передачи данных в кодировку командных и ответных слов, имеющих одинаковые синхроимпульсы, вводится инструментальный бит, позволяющий отличать их монитору (безадресному пассивному контроллеру), наблюдающему за пересылками информации. При этом команды. становятся отличимыми от ответных слов, но число подадресов сокращается с 30 до 14 (рис. 16.13,6). Кодировку информации в коде «Манчестер-2» иллюстрирует рис. 16.13, в на примере числа 532931О = 11010000001011012.
Форматы пересылок, возможных в мультиплексных каналах, иллюстрируются рис. 16.13, г.
504
К основным форматам относятся: 1 — пересылка данных от контроллера к терминалу (КТ); 2 — пересылка данных от терминала к контроллеру (ТК); 3 — пересылка данных между двумя терминалами по командам контроллера (ТТ); 4 — исполнение терминалом управляющих команд контроллера с выдачей ответа (КО).
Ко вспомогательным форматам относятся: 5 — пересылка данных от контроллера к терминалам в общем режиме (КТО); 6 — пересылка управляющей команды от контроллера к терминалам в общем режиме (КОО); 7 — пересылка команды с присоединенным данным от контроллера к терминалу (КТС); 8 — пересылка команды с присоединенным данным от контроллера к терминалам в общем режиме (КТОС).
Последние два формата являются частным случаем пересылок КТ и КТО при числе слов, равном 1. Возможны и другие частные случаи организации циклов обмена, например выдача ответа с присоединенным данным в формате ТК и т. д.
Для повышения надежности передачи данных и «живучести» систем может использоваться резервирование мультиплексных каналов (рис. 16.13,6). Переключение режимов работы и реконфигурация Систем при этом могут осуществляться командами отключения и подключения резервного канала.
Обобщенная логическая структура блока последовательного интерфейса. Декодер Манчестерского кода DCM преобразует бифазный фазоманипулированный последовательный код D/0, DI1 в униполярный DI и выделяет из него синхрочастоту С1 (рис. 16.14, а). Для устойчивой работы DCM необходима высокостабильная частота синхронизации, на порядок превосходящая частоту передачи данных. Наиболее часто при частоте передачи данных в 1 МГц используется частота синхронизации декодера Г, равная 12 МГц. Принимая Манчестерский код, DCM вырабатывает ряд признаков, используемых для дальнейшей обработки информации, к их числу относятся: TD — наличия принятого слова; Р — четности принятого слова; CD — индикатор типа слова (команда/данное); VА — срав-
а^2 , 5 , 7 ,3,4 , 73 , 77 , 74 , 7J , 74 , 75,75 , 77 , 73 , 74 ,2? , Разряд
И ’Ш Адрес 0 канале (ADP) К Подадрес/код , управления (RA) Число слов/код, команды (НС) Р
Командное — слово (К)
Прием /передача
Информация D (16-0) п
-<— Старшие Разряды Младшие —► г
Инсрормацион-ное слооо(О)
мш< ADR ~ п Оа^опЛ г] & rf р Ответное,
и и гезери и 1Л с Т У — слово (О)
Инструментальный бит
ADR К 1 РА NC Р
Командное
**— слово с инструментальным битом
в)
I 7 I , ^ , 75,77 , 74,73 , 74 , 75,75,77 , /3 , 74,43
Синхро-
1 1 0 1 0 0 0 0 0 0 10 110 1
[________________Инуормои^ - 16_ бип^_
бит четности
1
г?
1 Р~ Г27 I • • • ТП Л. Г^~1 Л
9? yi
8 О)
н I
3 Г 57 I К2. I Лг | <74 | 27 | ... | 27 | Г^7~] 5
4
if г~р
<7 Гл- I Р I ... I -Р | /г.Г/Г 2 КТО
в [к
10 мкс tp ^2 мкс t2 2 мне
Рис. 16.13
Рис. 16.14
нение адреса посылки с собственным адресом абонента.
Временная диаграмма приема информации приведена на рис. 16.14, б. Для блокировки приема информации используется специальный вход — SS.
Шифратор Манчестерского кода CDM преобразует униполярный последовательный код DO в фазоманипулиро-ванный бифазный DOO, DO1, суммирование которого в трансформаторе приводит к образованию фазоманипулированного биполярного самосинхронизирующегося кода без возврата к нулю — «Манче
стер-2» (ХО — XI). На основе двойной частоты передачи FO CDM синхронизирует передачу данных в канал и вырабатывает синхроимпульсы передачи информации СО. Для сопряжения с параллельной шиной CDM и DCM используются последовательно-параллельный RGSI и параллельно-последовательный RGSO регистры, чтение и запись которых управляются по входам STBI и STBO.
Временная диаграмма передачи информации приведена на рис. 16.14, в. Для блокировки передачи информации используется вход ST, а по входу CDI мож
506
но управлять полярностью синхросигнала, классифицирующего слова на управляющие и информационные.
16.6. Волоконно-оптические системы передачи информации
В настоящее время выпускаются компоненты волоконно-оптических систем для построения локальных вычислительных сетей, систем сбора и обработки информации и систем промышленной автоматики [1]: «Электроника МС-4101» — ци-
Основные параметры систем
МС-4101:
Число параллельных вводов/вы-ходов....................... 19
Вероятность ошибки в линейном тракте......................< 10~9
Габаритные размеры, мм . . . 160 х ПОх
х 22
Напряжение питания, В . . . . ±5 ±0,25;
± Ю ± 0,5
Потребляемая мощность, В • А <8
фровая система передачи данных; «Электроника МС-8201» — система сбора аналоговых данных; «Электроника МС-8401» — система распределения цифровой информации.
Их использование позволяет строить территориально распределенные системы произвольной геометрии, характеризующиеся повышенной защищенностью от электромагнитных полей, не создающих помех со скоростью передачи данных до 8 Мбит/с. Диапазон рабочих температур от —10 до 4- 55 °C. По уровням входных и выходных сигналов все модули совместимы со стандартными ТТЛ-схемами.
Мультиплексированная цифровая волоконно-оптическая система передачи данных МС-4101 предназначена для преобразования параллельного кода в последовательный, передачи данных по ВОЛС и обратного преобразования информации в параллельный код. Условный логический символ МС-4101 приведен на рис. 16.15, а. В состав модуля входят два приемопередатчика (КТ).
Волоконно-оптическая система сбора данных МС-8201 предназначена для многоканального преобразования входных аналоговых сигналов в последовательный код, передачи его по оптическому каналу и преобразования информации в параллельный код. Условный логический символ МС-8201 приведен на рис. 16.15,6. В состав модуля входят: приемник RS, передатчик TR и аналого-цифровой преобразователь ADC.
Основные параметры систем МС-8201:
Диапазон входных аналоговых сигналов, В.......................< ± 10
Погрешность преобразования, % <0,1
Число аналоговых дифференциальных входов, шт.............. 16
Разрядность преобразователя, бит............................ 12
Разрядность цифровой шины, бит 16
Полоса частот преобразователя, Гц.................................0-700
Напряжение питания, В . . . . ±15 ±2,25
Габаритные размеры, мм. . . .145x205x20
Потребляемая мощность, В-А <10
507
Волоконно-оптическая система распределения данных МС-8401 преобразовывает параллельный код в последовательный, передает его по оптическому каналу, принимает и преобразует в аналоговый вид с выдачей по одному из выходов. Условный логический символ МС-8401 приведен на рис. 16.15, в. В состав модуля входят приемник RS, передатчик TR и цифроаналоговый преобра-
зователь DAC. Основные параметры систем
МС-8401:
Диапазон выходных аналоговых сигналов, В................. ±10
Разрядность цифровой шины, бит............................ 16
Число аналоговых выходов, шт. 8
Погрешность преобразователя, ......................... ^0,1
Полоса частот сигнала, МГц 0—15
Разрядность преобразователя, бит......................... 12
Напряжение питания, В . . . +5 ±0,25
Габаритные размеры, мм . . . 145 х 205 х 20
Мощность потребления, В-А ^10
Структура гипотетической системы, построенной на основе набора модулей МС-4101, МС-8201 и МС-8401, представлена на рис. 16.15, г. Длина оптического кабеля, входящего в состав модулей, не более 300 м. Использование комплекта оптических модулей предоставляет разработчикам систем ряд важных преимуществ. Предполагается, что локальные сети терминальных комплексов ЭВМ типа «Электроника-60, -100/25, -79» и СМ-3, СМ-4, СМ-1300 будут строиться на базе этого комплекта.
Список литературы к гл. 16
1. Ананян М. А., Мельникова О. В. Оптоволоконные локальные сети/Микропроцессорные средства и системы. № 4. 1984. С. 32 — 35.
2. Виноградов Б. Н., Шахнов В. А. Распределенные микропроцессорные системы и локальные вычислительные сети ЭВМ/Микропроцессорные средства и системы. № 4. 1984. С. 26-31.
3. Гальперин М. П. Одноплатные микроЭВМ и контроллеры/Микропроцессорные средства и системы. № 2. 1984. С. 16-19.
4. Комплекс базовых ЭВМ СМ 1803/Техническое описание и инструкция по эксплуатации. Часть 2//Си-стемный интерфейс СМ 1800 (М41) 1.620.002.Т01.
5. Малые ЭВМ и их применение/Ю. А. Дедов, М. А. Островский, К. В. Песелев и др.-М.: Статистика, 1980. 231 с.
6. Мячев А. А., Никольский О. А. Стандартные интерфейсы микропроцессорной системы/ Микропроцессорные средства и системы. 1984. № 1. С. 27-33.
7. Однокристальные микропроцессоры комплекта БИС серии K1801/B. Л. Д ш х у н я н, Ю. И. Б о р-щенко, В. Р. Науменков и др./Микропроцессорные средства и системы. 1984. № 4. С. 12-18.
8. Одноплатные микроконтроллеры «Электроника СМ-41»/М. П. Гальперин. А. В. Гинтер, В. В. Городецкий и др./Микропроцессорные средства и системы. 1984. № 2. С. 20-23.
9. ОСТ 11.305.903-80. МСВТ. Технические средства. Интерфейс межмодульный. Техническое описание.
10. ОСТ 11.305.909-81. МСВТ. Программное обеспечение. Система команд ряда микроЭВМ, совместимых с СМ ЭВМ.
И. ОСТ 25.955 — 81. Приборы, средства автоматизации и вычислительной техники. Системы интерфейсов. Структура и классификация.
12. Форс. Стандартная микропроцессорная шина, упрощающая задачи разработчиков микро-компьютеров/Электроника. 1978. № 6. С. 33.
13. Хвощ С. Т., Васильев А. Н., Кудрявцев В. А. Архитектура мультиплексных каналов последовательной передачи данных/Зарубежная радиоэлектроника. 1984. № 12. С. 67-82.
14. Хвощ С. Т., Горовой В. В., Свиридович В. С. Организация мультиплексных каналов на основе интерфейсного комплекта БИС.-Л.: ЛДНТП. 1984. 28 с.
15. Хвощ С. Т., Смолов В. Б., Сухопарое А. И. Комплект БИС для организации мультиплексных каналов межмодульного обмена информацией/Ми-кропроцессорные средства и системы. 1984. № 3. С. 18-23.
17
МикроЭВМ и микроконтроллеры общего назначения
Разработка и серийное освоение ряда семейств мини- и микроЭВМ высокой производительности открывает широкие возможности создания систем управления технологическим оборудованием, промышленной автоматики, систем автоматизации научных исследований, встраиваемых контроллеров робототехнических систем, АСУ, ГАП и инструментальных систем отладки их математического обеспечения. При этом в СССР и странах СЭВ принята четкая ориентация на стандартизацию архитектуры микроЭВМ (включая системы команд и интерфейсы) и создание для них совместимых и преемственных систем программного обеспечения.
Наибольшее распространение в настоящее время получили мини-, микроЭВМ и микроконтроллеры с архитектурой семейств машин серий DEC и Intel, основные параметры которых приведены в табл. 17.1. Благодаря различию комплектаций, производительности и объема оборудования модулей они создают аппаратурную основу для разработки систем, ориентированных на различные области применения, и инструментальных комплексов для отладки их программ.
Комплексная стандартизация средств вычислительной техники позволяет не только переносить программы с одной ЭВМ на другую, но и создавать многоуровневые программно-совместимые системы. Так, микроконтроллеры «Электроника С5-41» могут использоваться в качестве контроллеров робототехнических систем. При этом инструментальной машиной для них может служить «Элек
троника-бОМ» или СМ-4. Если необходимо объединение нескольких контроллеров технологической линии в систему (через ИРПС), то в качестве машины, управляющей их совместной работой, может использоваться «Электроника-бОМ». Несколько технологических линий могут замыкаться через блоки сопряжения интерфейсов MULTIBUS и QBUS на мини-ЭВМ или СМ-1300 в рамках автоматизированного участка или цеховой системы АСУТП. Гибкое автоматизированное производство может базироваться на машинах СМ-4 или ЕС-ЭВМ, сопрягаемых с АСУТП и решающих задачи высшего ранга. Организация подобных систем возможна с использованием стандартных плат сопряжения интерфейсов контроллеров ЭВМ [1, 3, 5].
Появление однокристальных микроконтроллеров, таких как К1816ВЕ48, К1814ВЕ1(ВЕ2), К1820ВЕ1(ВЕ2), сочетающих в себе широкие возможности по обработке алгоритмов управления с чрезвычайно малыми габаритными размерами и потреблением энергии, позволяет внедрить их в совершенно новые области применения — бытовую и медицинскую электронику, системы управления автономных объектов [2, 4]. Совершенно новый класс представляют однокристальные СБИС процессоров цифровой обработки с аналоговыми устройствами ввода/вывода, которые позволяют обрабатывать непрерывные сигналы в реальном масштабе времени для применения в технике связи, промышленной автоматике, акустике, и других областях.
509
510
Таблица 17.1. Основные параметры отечественных мини-, микроЭВМ н микроконтроллеров
Машина Класс Основные области применения Используемый комплект Система команд Тип интерфейса Быстродействие, тыс. кор. оп./с Объем адресуемой памяти, К байт Разрядность процессора, бит Основной конструктивный элемент
СМ-3 Управляющие мини-ЭВМ АСНТИ, АСУ, АРМ, инструментальные комплексы - DEC UNIBUS 250 256 16 Стойка
СМ-4 800
СМ-1300 Управляющие микроЭВМ АСУТП, АРМ, робототех-нические и инструментальные комплексы К1804 UNIBUS 500 64 16 Субблок
«Электроника-60М» 4К581 QBUS 200
«Электроника НЦ-80-20» (комплектация И, 12 13) Диалоговые вычислительные комплексы АСНТИ, инструментальные комплексы, системы обучения К1801, К1809 500
«Электроника-80-01Д» Микроконтрол-леры Встраиваемые контроллеры робототехнических систем, АСУТП, ДВК К1801 Плата
«Электроника С5-41» К1801, К1809
«Электроника-81» Управляющая микроЭВМ Встраиваемые контроллеры систем управления К1804, К556, К541 Субблок
СМ-1800 Управляющая микроЭВМ АСНТИ, АСУ, АРМ, инструментальные и многомашинные комплексы К500 К580 К1810 MULTIBUS 250-500 250-500 500-1000 64 1024 2048 8 8 16 Модуль, субблок, тумба, стойка
«Электроника кмо» Управляющие микроконтрол-леры АСУТП, встраиваемые контроллеры К580, К556, К573 Intel MICROBUS 250-500 \ 64 8 Субблок
«Электроника К1-20» Встраиваемые контроллеры К580, К556, К573
«Электроника К1-50» АСУТП, встраиваемые контроллеры, мультипроцессорные системы К580, К1810 MULTIBUS 500-1200 1024 16
КМ1816ВЕ48 Однокристальные программируемые контроллеры К1816 Intel Нестандартный 200-400 ПЗУ-1024’ (3072)**, ОЗУ*-64(256)** 8 Микросхема
К1814ВЕ1 Управляющие микроконтроллеры Однокристальные контроллеры с жесткой программой К1814 Texas Instruments He-стандартный 10-50 ПЗУ *-1024, ОЗУ *-64 4д, 8к 8к Микросхема
К1814ВЕ2 Встраиваемые контроллеры, инструментальные системы К1814, К556 10-50 Плата
К1820ВЕ1 Однокристальные контроллеры с жесткой программой К1820 СОР-Юй Нестандартный 100-250 ПЗУ *-1024, ОЗУ *-64 4д, 8к Микросхема
К1820ВЕ2 Встраиваемые контроллеры, инструментальные системы К1820, К556 Плата
К583ВГ2 Встраиваемые контроллеры, инструментальные системы К583, К541, К537 Нестандартная Нестандартный 200-500 ПЗУ, ОЗУ-64К х 8 ** 8д, 8, 16, 32, 24 к Плата
Примечание. Разрядность данных — д, команд — к. * Объем памяти указан в числе слов. * * Дополнительные БИС, подключаемые к микроконтроллеру снаружи.
17.1. МикроЭВМ серии «Электро-ника-бОМ»
Машины серии «Электроника-бОМ» («Электроника-60») предназначены для использования в составе управляющих вычислительных комплексов систем дискретной автоматики либо для отладки программ встраиваемых специализированных микроЭВМ с интерфейсом по ОСТ 11.305.903 — 80 и системой команд по ОСТ 11.305.909-80.
В настоящее время наибольшее распространение получили следующие комплектации микроЭВМ: 15 ВМ-16-007 (габаритные размеры 339 х 325 х 85 мм, масса 3 кг); 15 ВМ-16-012 (габаритные размеры 520 х 338 х 100 мм, масса 15 кг); 15 ВМ-16-013 (габаритные размеры 1120 х х 1100 х 1235 мм, масса 166 кг), отличающиеся составом оборудования, возможностями документации и запоминания информации. Во всех комплектациях используется один и тот же процесс - № 2 (3.858.382 ПЭЗ), основные параметры которого приведены ниже [9]:
Производительность, тыс. кор. оп/с......................... 250
Объем адресуемой памяти, К байт......................... 64
Диапазон рабочих температур,
°C........................( + 5) - (+40)
Габаритные размеры, мм , . . 252 х 296 х 12 Масса, кг................... 0,8
Мощность потребления, Вт:
от источника ( + 5 ± 0,25) В 12,5
от источника (+ 12 ± 0,36) В 18
Организация микроЭВМ. Машина имеет магистрально-модульный принцип построения на основе унифицированного интерфейса (рис. 17.1, а). Все функциональные блоки выполняются в виде модулей со стандартным набором связей, объединение которых в систему осуществляется через общую шину с мультиплексированной магистралью адреса/данных. Процессор адресует 216 ячеек памяти. Минимальной адресуемой единицей является байт. Совокупность двух байтов, начинающаяся с четного адреса, представляет слова (рис. 17.1,6). Таким образом, процессор адресует 64К байт или 32К слов информации. При выполнении операций ВВОДа в процессор всегда читаются слова, при выполнении операций
512
ВЫВОДа возможно обращение к словам (четные адреса) либо байтам (четные либо нечетные адреса).
Адресное пространство микроЭВМ делится на 8 блоков по 4К слов в каждом (рис. 17.1, в). В первом блоке находятся векторы прерываний, а в последнем — адреса регистров ввода/вывода. Каждый вектор прерывания занимает два слова, в первом хранится начальный адрес установки счетчика команд (PC) при переходе к прерыванию, а во втором — код установки регистра состояний (RS).
Логический символ процессора приведен на рис. 17.1,г. В его состав входят: восемь регистров общего назначения (Я0 — Я7), среди которых R6 играет роль указателя стека (SP), a R7 — счетчика команд (PC); регистр состояний (RS), включающий метки: N — знака, Z — нуля, V — переполнения, С — переноса, Т — разряда слежения, I/O — приоритета программы; арифметико-логическое устройство (ALU); устройство управления (С U) с регистром команд (К/); устройства управления магистралью (MCU), прямым доступом к магистрали (DMU), прерываниями (ICU); блок питания (BLC); генератор синхронизации (CLG); блок управления регенерацией динамической памяти (BRGN).
Регистры общего назначения, RS, ALU, CU и RI могут быть условно объединены в блок обработки информации (DPI/).
Адрес, по которому выполняется выборка или запись слова по SP, называется вершиной стека. Для указания области начала стека программист перед выполнением программ должен установить содержимое R6(SP), при записи процессор уменьшает содержимое SP на два, а затем записывает новый элемент в стек; при выборке из стека выбирается элемент, а затем SP увеличивается на два.
Один разряд RS используется для организации «слежения» за выполнением программы в режиме отладки. Если перед выполнением какой-либо команды производится установка разряда Г, то после ее обработки происходит внутреннее прерывание программы. При установке разряда I/O ни одно из внешних устройств не может прервать выполнение текущей программы. При получении
О)
| ’Старший 'байт | 'младший 'байт | '/5 g 7 ••• g,
Номера битов 8) Вектор прерывания
| Старший Младший
Младший
Старший —
Старший Младший
000000
000002
/77774
111116
Ячейка пО или гь4
Ячейка и 2 илитьб
000000
017776
020000
037776
040000
057776
140000
157776
160000
177176
Код для загрузки PC
Код для загрузки RS
Память 4К слов
Память 4К слов
Память 4К слов
Память 4 К слов
Регистры УВВ-Ч-096 —
111550
171510
000000
000516
О
4-ошибка обращения к каналу
10-резервная команда
14-ВРТ
20-ЮТ
24-нарушение питания 30-ЕМТ
34-TRAP
60 - клавиатура терминала 64-печать терминала
10 - считыватель
74 -перфоратор
100 -таймер
244- плавающая запятая
17 7550 - RS считывателя 177552 -RD считывателя 171554-RS перороратора 171556-RD перфоратора 111560 - RS клавиатуры 111562 - RD клавиатуры 111564-RS печати 111566-RD печати
Регистры внешних Векторы внутренних и внешних устройств прерываний
Рис. 17.1
17 С. Т. Хвощ и др.
513
адреса вектора прерывания (запрос по входу VIRQ) процессор запоминает в стеке текущее содержимое слова состояния программы и адрес очередной команды (PC), затем записывает в счетчик команд адрес подпрограммы обработки прерывания (первое слово по адресу — вектору прерывания), а в RS код нового слова состояния (второе слово).
Наряду с векторным прерыванием возможно прерывание по внутренним причинам: по нечетной адресации команды или при обращении к несуществующему устройству (вектор в ячейках 6 и 4); по нарушению питания (вектор в ячейках 26 и 24); по неправильной
а)
15 14 13 12 // 10 9 8 7 6 5 4 3 2 10
I I . , 1W1 , , p|x|v,z,i/,c|
Формат RS
Ш... 1 . I I riv.vi
в)_________________
ДППШ11111к $___________
| | , , |C|g|P| | , | ,Д, I ,/?, I
Рис. 17.2
команде (вектор в ячейках 12 и 10); по разряду слежения (вектор в ячейках 16 и 14); по таймеру (вектор в ячейках 100 и 102).
Переход к этим прерываниям осуществляется по внутренним сигналам процессора или по сигналам, поданным на входы: ACLO, DCLO, HALT, IRQT. Адрес вектора прерывания генерируется внутри процессора.
Система команд (ОСТ 11.305.909—80).
Набор инструкций ориентирован на эффективную обработку широкого класса задач и включает операции девяти основных форматов (рис. 17.2, а —и).
Безадресные команды (табл. 17.2) предназначены в основном для изменения состояния процессора, связанного с ожиданием, переходом или возвратом из пре
рываний. При переходе на прерывание операция (STACK): = (PC, RS) трактуется как:
(SP): = (SP) - 2, ((SP)): = (RS);
(SP): = (SP) - 2, ((SP)): = (PC).
Загрузка в процессор фиксированного вектора (PC, RS): = ((п), (п + 2)) — как:
(PC): = ((«)), (RS): = ((и + 2)), где п — номер первой ячейки вектора. При возврате из прерывания операция (PC, RS): = (STACK) как:
(PC): = ((SP)), (SP): = (SP) + 2;
(RS): = ((SP)), (SP): = (SP) + 2.
d)
16 14 13 1211 10 9 8 7 6 5 4 3 2 1 0
I iwi I л, I i л, I
I । ЛЛА , I Л I А I Л I
*2_________________i___i
I । । . I a I
Формат чисел с ПЗ
81 Порядок | Мантисса
...........№1 I
$______________
I I , , А°А । । I A I Л, I
4____________
I I ,МА , I A I А I А 1
Команды HALT, WAIT, RTI, ВРТ, ЮТи RESET имеют код СОР = 0000 0Х (рис. 17.2, а), а операции ЕМТи TRAP, используемые в основном для обработки прерываний от внешних устройств, позволяют хранить в младшем байте произвольный код (от 0 до 3778), который может использоваться для передачи управления одной из 256 возможных программ.
Команды работы с признаками (табл. 17.3) производят установку или сброс меток RS. Формат команд и регистра состояний процессора приведен на рис. 17.2,6. Код операции СОР = 0 00 28, разряд X — указывает на установку (1) или сброс (0) выбираемых в поле N, Z, V, С меток RS с соответствующим обозначением. Выбор метки осуществляется при
514
Таблица 17.2. Безадресные команды
Восьмеричный код Мнемоника Название команды Операция Установка RS
N Z V c
000000 HALT Останов (перезапуск с пульта) NOP — - - —
000001 WAIT Ожидание прерывания NOP — — — —
000002 RTI Возврат из прерывания (PC, RS): = (STACK) X X X X
000003 ВРТ Смена состояния процессора (STACK): = (PC, PS), (PC, RS): = ((16), (14)) X X X X
000004 ЮТ То же (STACK): = (PC, RS), (PC, RS): = ((22), (20)) X X X X
000005 RESET Сброс, выдача сигнала INIT (PC): = (PC) + 2 — — — —
000006 RTI Возврат из прерывания (PC, RS): = (STACK) X X X X
104000-104377 EMT Смена состояния процессора (STACK): = (PC, RS), (PC, RS): = ((32), (30)) X X X X
Ю4400 — 104777 TRAP То же (STACK): = (PC, RS), (PC, RS): = ((36), (34)) X X X X
Примечания: 1. « — » —метка RS остается без изменения. 2. X — метка устанавливается в код, читаемый из ячейки памяти. 3. NOP — пустая операция.
Таблица 17.3. Команды работы с признаками RS.
Восьмеричный код Мнемоника Название команды Установка RS
N Z V с
000240 NOP Пустая операция — — — —
000241 CLC Сброс С — — — 0
000242 CLV » V — — 0 —
000244 CLZ » Z — 0 — —
000250 CLN » N 0 — — —
000257 CCC » всех разрядов кода условия 0 0 0 0
000260 NOP Пустая операция — — — —
000261 SEC Установка С — — — 1
000262 SEV » V — — 1 —
000264 SEZ » Z — 1 — —
000270 SEN » N 1 — — —
000277 see Установка всех разрядов кода условий 1 1 1 1
Примечания: 1. « — » —метка RS остается без изменений. 2. О — метка RS сбрасывается в нуль. 3. 1 — метка RS устанавливается в единицу.
наличии единицы в соответствующем ей бите команды.
Команды переходов (табл. 17.4) содержат в младшем байте код смещения, который преобразуется в адресную константу (рис. 17.2, в), прибавляемую к PC в случае выполнения условия (кроме команды BR, всегда модифицирующей PC). При невыполнении условия счетчик команд устанавливается в код (PC): = = (PC) + 2. Восьмиразрядное смещение со знаком N позволяет осуществить пере
17*
ход на 2008 слов вперед относительно текущего PC либо на 1778 слов назад. Код операции СОР = ХООООХХХ2.
Основные режимы адресации источников и приемников информации определены в табл. 17.5. Адресация источников SR и приемников DR информации в одно- и двухадресных командах (рис. 17.2, г, Э) осуществляется с использованием восьми регистров процессора (Rn = RO,..., RT), задаваемых в полях R. С точки зрения программиста все спо-
515
Таблица 17.4. Команды переходов
Восьмеричный код Мнемоника Название перехода Условие перехода
0004 BR Безусловный —
0010 BNE По неравенству нулю Z=0
0014 BEQ По равенству нулю Z= 1
1000 BPL По плюсу N = 0
1004 BMI По минусу ЛГ= 1
1014 BVC По переполнению r=o
1024 BVS По отсутствию переполнения 1
1030 вес По отсутствию переноса c = o
1034 BCS По переносу C= 1
0020 BGE По превышению или равенству нулю AT® K=0
0024 BLT По результату, меньшему нуля У® V = 1
0030 BGT По превышению нуля Zv(N® F) = 0
0034 BLE По результату, меньшему или равному нулю Z v (NQ И = 1
1010 ВНЕ Беззнаковый по превышению нуля C vZ=0
1014 BLOS Беззнаковый по результату, меньшему или C v Z= 1
равному нулю
1030 BHIS Беззнаковый по превышению или равенству c = o
нулю
1034 BLO Беззнаковый по результату, меньшему нуля C= 1
Таблица 17.5. Основные режимы источников SR и приемников DR информации
Код режима ($, D) Мнемоника Название способа адресации Адрес операнда Содержимое регистра после команды
000 Регистровая Rn F
001 @ Rn Косвенно-регистровая (Rn) (Rn)
010 (Rn) + Инкрементная (Rn) (Rn) + 2*
Oil @ (Rn) + Косвенно-инкрементная ((Rn)) (Rn) + 2
100 -(Rn) Декрементная (Rn) - 2 (Л„)-2*
101 @ - (Rn) Косвенно-декрементная ((Rn) - 2) (Rn)~2
110 X(R„) Индексная (Rn) + W (Rn)
111 @X(R„) Косвенно-индексная ((Rn) + (X)) (Rn)
Примечания: 1. Rn — регистр, заданный в A-поле команды. 2. F — определяется в ходе выполнения команды. 3. (J) — содержимое ячейки, следующей за командой. * Для байтовых операций ± 1.
Таблица 17.6. Дополнительные режимы адресации с использованием счетчика команд (PC)
Код режима (S, D) Мнемоника команды Название способа адресации Адрес операнда Адрес следующей команды
010 ## Непосредственная (PC)+ 2 (PC)+ 4
011 @# A Абсолютная ((PC) + 2) (PC) + 4
110 A Относительная ((PC) + 2) + (PC) (PC) + 4
111 @A Косвенно-относительная (((PC) + 2) + + (РО) (PC) + 4
516
собы адресации делятся на регистровую, прямую и косвенную. При использовании регистровой адресации операндом является содержимое указанного в R поле команды регистра — Rn. При использовании инкрементной, декрементной и индексной адресации операнд выбирается из памяти по адресу, вычисляемому на основе содержимого указанного регистра. При использовании косвенной адресации полученный адрес указывает на ячейку, хранящую адрес операнда.
В случае использования в качестве Rn регистра R7 (PC) возникают четыре дополнительных режима адресации: непосредственный, абсолютный, относительный и косвенно-относительный. Эти режимы ничем не отличаются от остальных по используемому для их организации объему оборудования, но представляют программисту ряд дополнительных возможностей [3]. Режимы адресации с использованием R1 поясняются табл. 17.6.
Одноадресные команды (табл. 17.7) производят операцию по адресу, указанному в поле приемника. Команды ADC и SBC предназначены для обработки на 16-разрядном процессоре 24- или 32-раз-рядных чисел. При выполнении команды
TST не происходит изменения содержимого приемника, а только устанавливается RS. Алгоритм выполнения команд сдвигов ROR, ROL, ASR и ASL поясняется рис. 17.3. При выполнении команды SXT производится запись знака (метка N регистра RS) во все разряды приемника. Команда SWAB производит обмен местами байтов приемника.
Код операции СОР = В05Х, В06Х или 0003. Признак байтовых операций В = 0 при работе со словами и В = 1 при операциях с байтами. Команды SXT и SWAB оперируют только со словами (В = 0).
Двухадресные команды (табл. 17.8) производят операцию над источником (SR) и приемником (DR) информации с засылкой результата в DR. Две команды - СМР и BI Т— не производят изменения состояния DR, а только устанавливают метки в KS. Команды сложения и вычитания оперируют только со словами, остальные — как с байтами (В = 1), так и со словами (В = 0). Код операции СОР = В (1-5), 06, 16.
Арифметические команды (табл. 17.9) оперируют с содержимым одного или двух регистров и содержимым операнда, указанного в поле источника. При умножении (16-16 = 256) результат заносится
Таблица 17.7. Одноадресные команды
Восьмеричный код Мнемоника команды Название команды Операция Установка RS
N Z V c
В050ВВ CLR Очистка (DR): = 0 0 1 0 0
В051ВВ СОМ Инверсия (DR). = (DR) 4- + 0 1
В052ВВ INC Инкремент (DR): = (DR) 4- 1 4- + 4- —
В053ВВ DEC Декремент (DR): = (DR) - 1 4- 4- 4- —
B054DB NEG Отрицание (DR).= -(DR) + 4- 4- 4-
В055ВВ Сложение с переносом (DR) : = (DR) 4- C 4- 4- 4- 4-
В056РВ SBC Вычитание заема (DR): = (DR) - C 4- 4- 4- 4-
BdSIDR TST Проверка (RS):=flDR) 4- 4- 0 0
BM&DR ROR Циклический сдвиг вправо (DR): = SCR(DR) 4- 4- 4- 4-
BMADR ROL Циклический сдвиг влево {DR): = SCL(DR) + 4- 4- 4-
B062DR ASR Арифметический сдвиг вправо (DR): = SAR(DR) 4- 4- + 4- !
B063DR ASL Арифметический сдвиг влево (DR): = SAL(DR) + 4- 4- +
0067DB SXT Распространение знака ifN=0 then (DR) : = 0 else (DS): = 1 — + 0 —
0003РЯ SWAB Перестановка байтов (DR): %SCL(DR) + 4- 0 0
Примечания: 1. « — » —метка остается без изменения. 2. «4-» —метка устанавливается в 1 или 0. 3. «0» — метка сбрасывается в нуль. 4. «1» — метка устанавливается в единицу. 5. SCR, SCL — сдвиг циклический правый и левый; SAR, SAL — сдвиг арифметический правый и левый; f — функция от содержимого регистра.
517
a)
в)
15 /413 12 1110 9 8 7 6 5 k 3 2 10
151k 13121110 9 8 7 6 5 9 3 2 10
{j,! iii । .W°, । । । [^H , . । . . i . Zp
15 1k 1312 1110 9 8 4 Тб ~k ~3 72 777o~9~8
A3R
76593210
1 | ROR
J 7 6 5 k 3 2 1 0
г)
15jk_13_1211_10_9_8 7_6_5_9_3_2_1_ 0 0 15JkJ31211_10_9. 8_7_6_5_9_3_2 10
0H...............W0..................—b* IJ
151413121110 9 8 Q
[Tp-IC/ycr^a/^ 5aum[ ASL
15 141312 1110 9 8
ROL
Рис. 17.3
75543210 0
[F|^ ftwrp H*
7 6 5 4 3 2 1 0
Таблица 17.8. Двухадресные команды
Восьмеричный код Мнемоника команды Название команды Операция Установка RS
N Z V c
BiSRDR MOV Пересылка (DR):=(SR) + + 0 —
B2SRDR CMP Сравнение (RS): =f[(SR) — (DR)J + + + +
B3SRDR BIT Проверка разрядов (RS): =f[(SR) a(DR)] + + 0 —
B4SRDR BIC Очистка разрядов (DR): = (DR) a (SR) + + 0 —
B5SRDR BIS Установка разрядов (DR): = (DR) v (SR) + + 0 —
06SRDR ADD Сложение (DR): = (DR) + (SR) + + + +
16SRDR SUB Вычитание (DR): = (DR) - (SR) + + + +
Примечание. В — признак байтовых операций (1 — байт, 0 — слово); DR — приемник;SR — источник; RS — регистр состояния.
Таблица 17.9. Арифметические команды
Восьмеричный код Мнемоника команды Название команды Операция Установка RS
N Z V c
070ЯРЯ MUL Умножение (R„, R„+1): =(R„) х (DR) + + 0 +
071 ЯРЯ DIV Деление (Rn, R„ + I) :=(R„, Rn + \)/(DR) + + + +
072RDR ASH Многократный сдвиг ifN> 0 then (Rn): = NSHL (Rn) else (Rn): = NSHR(Rn) + + + +
073ЯРЯ ASHC Комбинированный многократный сдвиг ifN > 0 then (R„, R„ +,): = = NSHL(R„, R„ + l) else (R„, R„+1): = = NSHR (Rn, R„+1) + + - —
074ЯРЯ XOR Исключающее «ИЛИ» (DR):=(DR)®(R„) + + 0 -
Примечание. N — число сдвигов (хранится в шести младших разрядах источника); NSHL — сдвиг на N позиций влево; NSHR — сдвиг на У позиций вправо.
518
в пару регистров, если указан номер четного либо в один регистр (входная часть произведения) при нечетном Rn. При делении результат занимает два регистра (Rn должен быть четным): в первый регистр заносится частное, во второй — остаток. При выполнении команд сдвигов (рис. 17.4) в поле D R запи
вается во всех 32-х разрядах. Код операции СОР = 07500 4- 07503.
Прочие команды (табл. 17.11) обладают индивидуальными особенностями и отличаются от всех описанных ранее.
Команда JMP (рис. 17.2, г при СОР = = 0001) имеет формат одноадресных команд и в отличие от всех остальных ко-
Рис. 17.4
Таблица 17.10. Команды плавающей арифметики
Восьмеричный KO/J Мнемоника команды Команда Операция Установка RS
N Z V с
075007? FADD Сложение if RES > 2~128 then [(Я„ + 4), + + 0 0
07501R FSUB Вычитание Ля + б)1: =[(«» +Д (Яп + б)] *[(*„), + + 0 0
075027? FMUL Умножение (Яя + 2)] else [(Л„ + 4), (Ли + б)]: = 0 + + 0 0
075037? EDIV Деление + + 0 0
Примечание. Знак * — определяется типом операции (4-, —, ф —, :).
сан адрес слова, хранящего в младших разрядах 16-разрядный код числа сдвигов (N), который трактуется как число со знаком и позволяет производить сдвиг на 32 позиции вправо либо на 31 позицию влево. Код операции (рис. 17.2, е) СОР = = 0704-074.
Команды плавающей арифметики (табл. 17.10) производят операцию над содержимым пар регистров: Rn, Rn + 2 и К„ + 4, Кп + 6. Формат команд и представление данных приведены на рис. 17.2, ж. Знак порядка (S) отделяется от мантиссы порядком. Старшие разряды мантиссы хранятся после порядка, младшие — в следующем слове. Знак порядка хранится в 14-м разряде первого слова и равен единице для положительного и нулю для отрицательного порядка. Таким образом, порядок может изменяться от —128 до + 127. Результат операций с плавающей запятой всегда отличен от нуля. Если порядок равен нулю, то число приравнивается нулю и код 00... 00 устанавли-
манд переходов позволяет перейти в любую ячейку памяти. Режим регистровой адресации (D R = 0Rn) не имеет смысла, и при его выполнении происходит внутреннее прерывание по вектору 10.
Команды JSR и RTS осуществляют связь с подпрограммами через регистр Rn. При этом метод адресации обеспечивает практически неограниченную глубину вложения подпрограмм. Формат команды RTS (рис. 17.2,ж при СОР = = 00020) аналогичен операциям с ПЗ, а формат JSR (рис. 17.2, е при СОР = 0 04) аналогичен арифметическим командам.
Команда MARK (рис. 17.2, з при СОР = 00 64) содержит в шести младших разрядах (NN) код возврата указателя стека в исходное состояние, задающий число слов, удаляемых из стека.
Команда SOB (рис. 17.2, и при СОР = = 077) содержит в шести младших разрядах адрес перехода относительно счетчика команд, выполняемого в случае неравенства нулю счетчика после его декре-
519
Таблица 17.11. Прочие команды
, Восьмеричный код Мнемоника команды Название команды Операция Установка RS
N z ... V c
000IDA JMP Абсолютный безусловный переход (PC): = (DR) — — i — ' -
000201? RTS Возврат из подпрограммы (PQ: = (A„), (А„): = (STACK) — — —
004Я7ЭЯ JSR Переход к подпрограмме (STACK): = (R„), (R„)-. = (PC), (PC):=(DR) — — —
00647WV MARK Возврат из подпрограммы с очисткой стека (SR): = (SP) - 2N, (PC): = (R5), (R5): = (STACK) — — — —
077ЯМУ SOB Переход по счетчику (Rn): = (R„) — lif(Rn) 0 then (PC): = = (PC) - 2N
10647)7? MTPS Запись слова состояния процессора (I/O, N, Z, V, Q: = = (DR) X X X X
10677)1? MEPS Чтение слова состояния процессора (DR): = (AS) I/O + 0 —
Примечание. В команде MEPS в триггере N устанавливается содержимое триггера приоритета программы (7/0).
мента. Счетчик может быть организован на любом регистре процессора, заданном в поле R команды.
Команды MTPS и MFPS позволяют сохранять и восстанавливать слово состояния процессора, исключая триггер слежения (Г). Формат их команд аналогичен одноадресным операциям (рис. 17.2, г при СОР =1064 и 1067).
Организация управляющих вычислительных комплексов. На основе ми-кроЭВМ «Электроника-бОМ» комплекси-рование систем производится подключением к интерфейсу' процессора необходимых модулей памяти и внешних устройств. При этом за основу конструкции принимается стандартная корзина, на задней стенке которой располагается монтажная панель субблока. Схема распределения приоритета абонентов канала в зависимости от их места подключения представлена на рис. 17.5, а. При этом в пределах субблока приоритет изменяется от внешнего (HPR) — позиция А1, до низшего (LPR) — позиция А4. Печатная плата процессора (PROC MOD) должна занимать верхний уровень в корзине (рис. 17.5, б), на остальные позиции при этом могут устанавливаться шесть ком
520
плектующих микроЭВМ модулей (MOD 1— MOD 6). Электрическая схема 250-и 120-Омного согласователя, а также схемы подключения к каналу микроЭВМ шести абонентов приведены на рис. 17.5, в. Под единицей нагрузки каждой линии понимается подключение к каналу одного канального приемника и двух передатчиков с суммарной емкостью нагрузки не более 10 пФ. -
Интерфейсы нестандартных устройств обычно подключаются непосредственно к каналу (через плату сопряжения, занимающую позицию одного модуля), что позволяет располагать сами устройства на любом расстоянии от микроЭВМ. Характер связи с устройством при этом определяется его локальным интерфейсом, а не параметрами канала микроЭВМ.
Схема организации максимальной комплектации микроЭВМ с использованием трех субблоков при 250- и 120-Ом-ном согласовании приведена на рис. 17.5, г. Максимальное число модулей в системе (считая процессор) равно восемнадцати. При этом в качестве некоторых модулей могут использоваться расширители интерфейса, что позволя-
PROC МОЛ
M0D2 М0Л1
молз MOD 4
MOD б М0Л5
2
3
| /5 t /4 t /3 t 12
Ошибка
10 { 9^8 | 7
Выбор устройства
Разрешение Выполняемая
прерывания функция
Разрешение работы
Рис. 17.5
Занято
Конец операции
ет подключать в микроЭВМ практически неограниченное число внешних устройств.
Регистры данных УВВ обычно являются числовыми накопителями, и их формат зависит от требований пользова
телей. Рекомендуемый формат регистров состояния УВВ приведен на рис. 17.5, д. Он не является обязательным, но облегчает разработку систем и повышает эффективность использования системы команд [9].
521
Разряды ошибки используются для сигнализации о наличии, идентификации характера ошибки и устанавливаются внешним устройством. Признак занятости извещает процессор о наличии внутренних операций УВВ, не позволяющих ему производить обмен с процессором. Код выбора устройства позволяет подключать к интерфейсу несколько (до восьми) внешних устройств через один контроллер. Разряд конца операции устанавливается внешним устройством, когда оно готово для обмена и обычно используется для выдачи запроса прерывания. Поле разрешения прерывания устанавливается процессором для запуска операции передачи адреса вектора прерывания от УВВ. Поле функции задает операцию, выполняемую УВВ (считывание, запись, перфорацию, поиск зоны и т. д.). Разряд разрешения работы используется для запуска внешнего устройства.
Особенности программно-совместимых управляющих вычислительных комплексов. В числе наиболее распространенных
УВК, совместимых с микроЭВМ «Элек-троника-бОМ», следует прежде всего назвать малые ЭВМ СМ3, СМ4 и микроЭВМ «Электроника-60». Основными отличиями СМ3 и СМ4 являются использование раздельного интерфейса адресов и данных, возможность адресации большего объема памяти при использовании виртуального диспетчера, а также наличие дополнительных разрядов регистра состояний процессора (рис. 17.6), позволяющих присваивать текущей программе до восьми уровней приоритета и различать пользовательский и системный режимы.
Процессоры СМ3 и СМ4 не выполняют команд MTPS и MFTS. В процессоре СМ3 отсутствуют команды расширенной арифметики и плавающей запятой. Их обработка производится программно или с использованием расширителя арифметики, подключаемого к каналу как стандартное УВВ с адресами 777300—777316.
МикроЭВМ «Электроника-60» отличается отсутствием команд расширенной
15 14 13 12 // 10 9 8 7 5* 5 4 3 2 1 0
X ' X | X ' X 1 1 1 < । XXX т n ' г ' v ' с
V V г ) Текущий Предыдущий Приоритет режим режим программы Метки Разряд слежения
Рис. 17.6
Таблица 17.12. Время выполнения команд, мкс
Тип команды или операции Э-60М СМ-4 см-з
Переход 4,8-10,8 1,2 4
Команды «регистр-регистр» 4-7,6 1,2 5
Команды «регистр—память» 6,4-14 3,3 1
Команды «память—память» 8,8-18,4 4,7 10
Умножение 27-73 10,8 16*
Деление 89 12,7 19,5*
Сложение с ПЗ 218 28,7 320
Умножение с ПЗ 360 34 410
Цикл при операциях чтения слова с регенерацией, запись 2,4 1,2 1,2
слова и байта
Цикл при операциях чтения слова без регенерации 0,7 0,7 0,7
Время выборки 0,4 0,5 0,5
Реакция на внешнее прерывание по каналу ПДП 7,2 6 6
Реакция на прерывание по программному каналу (без 18,8 10 10
учета времени выполнения команды)
* С использованием расширителя арифметики.
522
арифметики и плавающей запятой и заменена в настоящее время машиной «Электроника-бОМ».
Основные параметры, характеризующие производительность процессоров «Электроника-бОМ» (Э-60М), СМ-3 и СМ-4 приведены в табл. 17.12.
17.2. Диалоговые вычислительные комплексы «Электроника НЦ-80-20»
Инструментальные микроЭВМ — диалоговые вычислительные комплексы (ДВК), предназначенные для отработки программ встраиваемых микроЭВМ с системой команд «Электроника-бОМ». В настоящее время серийно выпускаются три
модели ДВК [6]: «Электроника
НЦ-80-20/1» (ДВК1); «Электроника
НЦ-80-20/2» (ДВК2); «Электроника
НЦ-80-20/3» (ДВКЗ), отличающиеся составом оборудования и возможностями документации информации.
Основные параметры ДВК:
Используемая микроЭВМ «Электроника
НЦ-80-01Д»
Используемый микропроцессор ....................... К1801ВМ1
Производительность микроЭВМ, тыс. кор. оп./с. . . 500
Объем ПЗУ (К1801РЕ1), К байт..................... 8
Объем ОЗУ (К65РУ6), К . байт..................... 56
Язык программирования БЭЙСИК,
Ассемблер
Рис. 17.7
523
Структурные схемы ДВК1, ДВК2 и ДВКЗ приведены на рис. 17.7, а, б, в соответственно. Диалоговые вычислительные комплексы разрабатывались как автономные замкнутые системы, предназначенные для использования в качестве рабочего места программиста. Зашитый в ПЗУ интерпретатор языка БЭЙСИК позволяет использовать ДВК1 для решения инженерных задач без выдачи документации. Наличие на задней стенке ДВК1 разъемов интерфейсов ИРПР, ИРПС и ИНГМД позволяет расширять систему за счет подключения дополнительной периферии или объединения ДВК в сети. При этом заменой БИС ПЗУ можно переориентировать ДВК на любую другую программу, реализующую конкретные задачи пользователя.
Расширение интерфейса в ДВК2 возможно за счет отключения термопечатающего устройства или накопителя на гмд.
В отличие от ДВК1 и ДВК2 третья модель диалогового вычислительного комплекса имеет более развитые средства отображения информации и системы внешней памяти. Объем внешней памяти НГМД — 440К байт. Программное обеспечение имеет операционную систему, совместимую с ОС ФОДОС микроЭВМ «Электроника-60» и ОС РАФОС мини-ЭВМ СМ-3, СМ-4. В качестве языков программирования могут использоваться макроассемблер, БЭЙСИК, ФОРТРАН, ПАСКАЛЬ. Система может расширяться через разъемы интерфейсов ИРПР и ИРПС.
В настоящее время ведутся работы по
совершенствованию технологии производства ДВК, увеличению их вычислительной мощности, введению диспетчера
памяти и расширению ее объема до 256К байт ОЗУ и 32К байт ПЗУ. Прищереходе на микропроцессор К1801ВМ2 ожидается повышение быстродействия микроЭВМ до 1 млн кор.оп./с. Новые модели ДВК будут рассчитаны на применение в станках с ЧПУ, САПР, АСУТП и АСНТИ.
17.3. Одноплатные микроконтроллеры серии «Электроника С5»
На основе БИС серий К1801, К1809 и К586 в настоящее время разработаны одноплатные микроконтроллеры, совместимые по интерфейсу с ЭВМ «Электроника-60» — «Электроника С5-21М, -31, -41»; последняя модель «Электроника С5-41» совместима с ЭВМ «Электроника-60» и по системе команд [1, 5]. Особенностями микроконтроллеров являются ориентация на использование в качестве встраиваемых средств обработки информации в системах реального времени и реализация их в одноплатном варианте, включающем процессор, ОЗУ и ПЗУ ограниченного объема, средства связи с объектом управления, но не имеющие средств связи со стандартным периферийным оборудованием.
Идеологические концепции использования одноплатных микроконтроллеров серии «Электроника С5-41». При разработке микроконтроллеров предусмотрено создание двух базовых моделей — открытой и закрытой, имеющих плату стандартного размера и стандартный межпланетный интерфейс.
Открытая модель обеспечивает возможность подключения функциональных модулей через МПИ (ОСТ 11.305.903 — 80)
для расширения ее внутренних ресурсов и построения мультипроцессорных комплексов (рис. 17.8, а).
Цифровые Счетчик-
каналы таймер
а)
Цифровые Счетчик каналы -таймер
ОСТ 11.305.903-80
Рис. 17.8
Каналы связи с объектом управления
Микроконтроллер ——►
6)
АМ1
А1 АЗ
AZ АЦ
524
Закрытая модель используется там, где ресурсов платы достаточно для автономного применения (рис. 17.8,6). В зависимости от комплектации закрытые модели могут иметь вместо МП И цифровые или аналоговые каналы связи с объектом управления либо выход на ви-деоконтрольное устройство. Все микроконтроллеры имеют, как правило, выход на системный последовательный канал (СПК).
Разрешением противоречия между универсальностью и специализацией моделей является создание набора одноплатных модулей, отличающихся объемами памяти и набором устройств ввода/вывода, ориентированных на заказные одноплатные модели.
Микроконтроллеры разработаны на основе фрагментно-модульного проектирования, позволяющего создавать различные варианты функционально-конструктивных моделей (ФКМ) из библиотеки функциональных фрагментов, обладающих интерфейсной, конструктивно-топологической и программной совместимостью. ФКМ имеют постоянную часть (АМ1) для установки базового функционального фрагмента и переменную часть (Al — А4) для размещения переменных функциональных фрагментов. Конструктивно-технологическое размещение фрагментов на плате «Электроника СМС-121» размером 144,5 х 2 2 0 мм представлено на рис. 17.8, в. Дополнительные возможности адаптации ФКМ к конкретному применению обеспечиваются многофункциональностью БИС за счет программной перестройки устройств ввода/вывода, перемещения адресов ОЗУ, регистров ввода/вывода и коммутации внутриплатных связей.
Базовый функциональный фрагмент микроконтроллеров «Электроника
СМС-12101.1» и «Электроника СМС-12102.1» построен на основе однокристального микропроцессора
К1801ВМ1, БИС ОЗУ К1809РУ1 (1024 х х 16 бит), масочного ПЗУ К1809РЕ1 (4096 х 16 бит), розетки для установки БИС ОЗУ или ПЗУ серий К1809РУ1, К1809РЕ1 или K573PP3 (объемом до 4096 х 16 бит), интерфейса радиальной последовательной связи на основе БИС К1801ВП1035, интерфейса магистральной
последовательной связи на основе БИС К1809ВВ2 и тактового генератора на БИС К531ЛН111.
Библиотека функциональных фрагментов содержит набор функционально ориентированных модулей сменной части (табл. 17.13), предназначенных для компо-раций конкретных систем.
Микроконтроллер «Электроника СМС-12101.1». Модель представляет собой закрытую плату, в которой позиции Al — А4 заняты фрагментом ВВ1. Модель рассчитана на связь с управляемым объектом по программируемым цифровым каналам ввода/вывода. Производительность — 500 тыс. кор. оп./с, число программируемых 8-разрядных каналов — 8, число программируемых последовательных многофункциональных регистров счета / сдвига — 4, объем резидентного ОЗУ - 1К х 16, ПЗУ - 4К х 16, ППЗУ - 4К х 16.
Микроконтроллер «Электроника СМС-2102.1». Модель представляет собой открытую плату, в которой позиции Al, А2 заняты фрагментом ВВ1, а АЗ, А4 — МПИ. Функциональные возможности модели могут расширяться за счет подключения дополнительных блоков через системный интерфейс. Особенностью контроллера является то, что модуль МПИ разделяет внутриплатный и системный интерфейсы и позволяет строить многопроцессорные -системы с общей внешней памятью. Разделение во времени общих ресурсов сочетается с параллельной работой подключенных к ним микроконтроллеров. Производительность макроконтроллера — 500 тыс. кор. оп./с, число программируемых 8-разрядных каналов — 4, число программируемых последовательных многофункциональных регистров счета / сдвига — 2. Объем резидентного ОЗУ - 1К х 16, ПЗУ - К4 х 16, ППЗУ — 4К х 16. Число входов прерываний — 1, время реакции на прерывание — 24,4 мкс. Скорость передачи данных по ИРПС — 1,2К байт/с, по СПК - 26К байт/с.
Набор функциональных модулей расширения. Для построения инструментально-отладочных комплексов и многоплатных конфигураций на базе микроконтроллеров могут быть использованы функциональные модули, обладающие
525
Таблица 17.13. Библиотека функциональных фрагментов микроконтроллеров «Электроника СМС-124»
Функциональный фрагмент Основные технические данные Базовая БИС
Блок ввода/вывода (ВВ1) Параллельных каналов — 2x8, регистров счета/ сдвига—1x8. Программная установка режимов приема, передачи, сдвига, счета импульсов по модулю 2 — 256, счета импульсов сдвига по модулю 8 К1809ВВ1
Блок ввода/ вывода (ВВ2) Параллельных каналов — 2x8, регистров счета/ сдвига — 1 х 8. Программная установка режимов приема, передачи, сдвига, счета импульсов по модулю 2 — 256, вектора прерывания. Возможность использования параллельного канала как предрегистра векторных прерываний К1809ВВ1
Интерфейс МП И* Распределение внутренних и внешних адресов в магистрали по ОСТ 11.305.903 — 80 задается перемычками —
Статическое ОЗУ (8Кх16) Программная настройка и блокировка записи индивидуальны для каждой БИС К1809РУ1
Статическое ОЗУ (ЗКх16) Программная настройка и блокировка записи индивидуальны для кажДой БИС К1809РУ1
Видеоинтерфейс (ВИ) Контроллер связи с дисплеем на черно-белой или цветной ЭЛТ, контроллер клавиатуры (до 256 клавиш) К1809ВГЗ
Интерфейс магнитофона (ИМ) Частотно-модулированный последовательный асинхронный канал для связи с бытовым магнитофоном и построения акустического модема. Скорость передачи до 9600 бод, параллельных входов — 1 х 8, параллельных выходов —1x8 К1809ВГ1
Интерфейс ИРПС * Блоки занимают две Обмен с УВВ по последовательному каналу через узел оптронной развязки. Скорость передачи до 9600 бод. адреса регистров и режимы передачи задаются перемычками позиции на плате (А/ и А2 или АЗ и А4). К1801ВП1-035
электрической, программной и конструктивной совместимостью. Набор и основные параметры функциональных модулей приведены в табл. 17.14.
Программное обеспечение и средства отладки. Благодаря унификации системы команд и интерфейса с микроЭВМ серий «Электроника-60» и «Электроника НЦ-80» при создании математического обеспечения и микроконтроллеров могут быть использованы программы стандартного математического обеспечения. Прототипные системы могут быть построены подключением необходимого набора функциональных модулей, обеспечивающих доступ к ресурсам закрытых микроконтроллеров посредством использования избыточного оборудования. На
526
рис. 17.9, а приведен пример состава устройств отладочного комплекса для микроконтроллера «Электроника
СМС-12101.1», в составе которого два модуля «Электроника СМС-82105.1» выполняют роль четырех функциональных фрагментов ВВ1 и позволяют отлаживать работу программ с использованием инструментальной микроЭВМ «Электрони-ка-бОМ».
Окончательная отладка программ, записанных в ППЗУ, осуществляется обычно с помощью пультового терминала, подключаемого через ИРПС или СПК. Структура системы для финишной отладки программы иллюстрируется рис. 17.9,6. В качестве пультового терминала используется модуль СМС-65501.1,
Таблица 17.14. Основные параметры функциональных модулей
Обозначение, основные микросхемы, функции Назначение и технические характеристики
«Электроника СМС-82105.1», К1809ВВ1 «Электроника СМС-35101.1», К1809РУ1, К1809РЕ1, К573РФЗ Модуль цифровых каналов. Параллельных 8-разрядных каналов — 6, регистров счета/сдвига — 3. Возможно использование двух каналов в качестве предрегистров двух векторных прерываний Блок памяти в составе: ОЗУ — 12К х 16, ПЗУ или ППЗУ — 16К х х 16. Программная настройка адресов и возможность блокировки записи в ОЗУ
«Электроника СМС-12103.1», К1809ВГЗ, К1809РУ1, К1809РЕ1 «Электроника СМ-65501.1» Цифровые входы Контроллер связи с дисплеем. Обеспечивает вывод цифровой, текстовой информации и псевдографики. Имеются 32 строки по 64 символа либо поле 256 х 256 точек. Связь с микроконтроллером через ИРПС Индикационное клавишное устройство. Число клавиш — 36, индикация — 16 бит, связь с микроконтроллером через ИРПС 16 входов с гальванической развязкой; 16 входов предрегистра прерываний
Цифровые выходы 16 выходов с гальванической развязкой и нагрузочной способностью 24 В/0,5 А
Таймеры Три 16-разрядных таймера, три выходных канала программируемой частоты
Релейный выход АЦП 16 входов, напряжение коммутации до ПО В, тип реле — РЭС 55 Двухплатная конструкция (с гальванической развязкой). Погрешность ±0,1 % быстродействие — 10 мкс, число каналов — 16, разрядность — 12 бит
ЦАП Двухплатная конструкция (с гальванической развязкой). Погрешность ±0,1 %, быстродействие — 10 мкс, число каналов — 2, разрядность — 12 бит
Удлинитель Мультиплексор ИРПС Мультиплексор ИРПС Цифровые входы/ выходы Коммутатор анало- говых сигналов Блок питания Несущая конструкция Ретрансляция сигналов на 15 м Число каналов ИРПС — 4 шт. Число каналов ИРПС — 2 шт., выход на волоконно-оптический кабель Число входов — 16, выходов — 16, гальваническая развязка, ток нагрузки 200 мА Число аналоговых входов — 32 или 26, погрешность передачи — ±0,1 %, время коммутации — 20 мкс Напряжения питания: +5, —5, +12, —12 и 0 В Секции на 13 модулей и блок питания
Рис. 17.9
527
подключенный к микроконтроллеру через цифровые каналы ввода/вывода. Программное обеспечение пультовых режимов реализовано в БИС ОЗУ, входящей в состав базового функционального фрагмента, и составляет часть резидентного программного обеспечения, включающего программу начального пуска, тесты, управление СПК и дополнительные сервисные программы. Пультовые режимы предоставляют программисту дополнительные возможности отладки программ за счет остановов по счетчику команд, записи по заданному адресу, записи байта и др.
17.4. МикроЭВМ СМ-1800
Управляющие вычислительные комплексы (УВК) на базе микроЭВМ СМ-1800 предназначены для использования в системах дискретной автоматики, АСУТП, АСНИ, АРМ, отладки программ встраиваемых специализированных микроЭВМ и контроллеров с интерфейсом MULTUBUS или MICROBUS и системой команд микропроцессоров К58ОИК8О или К1810ВМ86.
Любая модель микроЭВМ СМ-1800 состоит из набора модулей и устройств, подключенных к интерфейсу И-41 [4, 7]. К основным конструктивным блокам СМ-1800 относятся базовые ЭВМ: СМ-1801, -1802, -1803, блок расширения и кроссовый блок. К числу основных комплектующих модулей и микроЭВМ относятся: модуль центрального процессора (МЦП); модуль системного контроля (МСК); монтажный блок (МБ); автономный комплексный блок (АКБ); передняя панель (ПП).
Комплектация базовых ЭВМ основными модулями приведена в табл. 17.15.
Таблица 1'7.15. Комплектация базовых ЭВМ СМ-1800
Базовая ЭВМ Наличие модулей Исполнение УВК
МЦП мцк из АКБ ] С Е
СМ-1801 + + + — — Встраиваемое
СМ-1802 + + — + + Приборное
СМ-1803 + + — + + Тумбовое или стоечное
Блок расширения состоит из АКБ и расширителя интерфейса И-41. Ой предназначен для использования с базовой микроЭВМ в тех случаях, когда 20 мест под блоки элементов в имеющейся базовой ЭВМ недостаточны для размещения модулей.
Использование кроссового и монтажного блоков в сочетании с выбранной иерархией элементов конструктивного исполнения микроЭВМ (блок элементов — монтажный блок — автономный комплексный блок — тумбы или стойка) позволяет гибко проектировать комплексы минимальной стоимости для конкретных применений. Для типовых применений выпускаются девять УВК (табл. 17.16), позволяющих создавать расширяемые агрегативные системы, ориентированные на различные области применения — от машин общего назначения до систем реального времени (СМ-1803.09).
Наряду с базовыми ЭВМ универсального назначения выпускаются терминальные комплексы управления и связи с объектом — СМ-1804, предназначенные для использования в рассредоточенных АСУТП. Комплексы обеспечивают круглосуточную работу в производственных помещениях с повышенной запыленностью и ограниченным доступом обслуживающего персонала. Особенность конструкции — использование пылезащитного шкафа.
Организация микроЭВМ на основе унифицированного интерфейса И-41 (рис. 17.10, а). Модуль системного контроллера является основным органом, организующим работу микроЭВМ. Он осуществляет арбитраж общей шины и позволяет подключать к ней один или несколько процессоров. Модуль процессора предназначен для арифметико-логической обработки информации и формирования циклов работы интерфейса И-41. При необходимости расширения объема памяти модуля процессора к интерфейсу могут подключаться дополнительные модули памяти.
В зависимости от исполнения микроЭВМ комплектуется различным набором стандартных внешних устройств, подключаемых к интерфейсу через соответствующие контроллеры УВВ. Для связи с нестандартным оборудованием
528
Таблица 17.16. Комплектность поставки УВК
Компоненты комплекса Управляющий вычислительный комплекс
о 2 00 • 1803.02 1 : 1803.03 1 1803.04 | 1803.05 | | 90T08I о § 00 о § 1803.09 ]
Базовый комплекс (СМ-1801, -1802 или -1803) 1 1 1 1 1 1 1 1 1
Устройство внешней памяти на гибких дисках:
с прямым доступом к памяти 1 1 1 1 1 2 1 — —
с программным доступом к памяти — 1 1
Алфавитно-цифропечатающее устройство 1 1 1 1 1 1 1 1 1
Видеотерминал алфавитно-цифровой 1 1 1 1 1 4 1 1 1
Перфоленточное устройство ввода/вывода — — 1 — — — — — —
Блок расширения — 1 1 1 — — — — 1
Пульт контроля и управления 1 1 1 1 1 1 1 1 1
Модуль оперативный запоминающий:
емкостью 32К байта 2 2 2 2 2 2 2 — —
емкостью 64К байта — 1 1
Модуль постоянный запоминающий (емкость 64К -байта) 1 1 1 1 — — — — 2
Модуль таймера 1 1 1 1 1 1 1 1 1
Модуль связи с ИРПС — — — — 1 1 — 1 1
Модуль резервного питания — 1 1 1 — — — — 1
Модуль ввода дискретных сигналов:
на восемь каналов — 1 1
на шестнадцать каналов — 2 2
Модуль вывода дискретных сигналов — 2 2 —
Модуль ввода аналоговых сигналов — 1 1 —
Модуль вывода аналоговых сигналов — 1 1 —
Модуль компараторов уровня — 1 1
Модуль ввода числоимпульсных сигналов — 1 1 —
Модуль аналогового питания — 1 1 —
Устройство сопряжения с фотограмметрическим прибором — — — — — — 1 — —
Стойка — — — 1 — 1 — — —
Тумба 1 2 2 — 1 — 1 1 1
Стол 1 1 1
Комплект программного обеспечения:
СПО 1800 1 1 1 1 1 1 1 — —
ОС 1800 _i 1 —
ДОС 1800 1
МОС РВ —. 1
Комплект тестов и эксплуатационной документации 1 1 1 1 1 1 1 1 1
Комплект монтажный кроссовый — 1 1 1 —
Комплект монтажных частей — 1 1 1 1 1 1 1 1
Комплект инструмента, принадлежностей и запасных частей 1 1 1 1 1 1 1 1 1
используются модули связи с объектами, такие как [4]: ввода и вывода аналоговых символов; аналогового изолированного электропитания; компарации уровня и нормализации аналоговых сигналов; ввода и вывода дискретных сигналов; вывода дискретных сигналов повышенной мощности; управления цепями переменного тока повышенной мощности. Для использования микроЭВМ в качестве интеллектуальных устройств со
пряжения с объектом, абонентских пунктов, концентратов, фронтальных процессоров ЭВМ верхнего уровня, а также коммутационных узлов в сетях ЭВМ к интерфейсу могут подключаться модули межмашинного обмена: связи с ИРПР, ИРПС, ИЛПС или модемом; сопряжения с удаленным дисплеем или телетайпом; сетевого микропроцессорного адаптера и устройство связи с общей шиной СМ-1800 для СМ-4.
529
a)
S)
%
Рис. 17.10
К числу модулей отображения информации можно отнести: модуль вывода символьной информации на телеэкран; модуль вывода растровой графической информации на телеэкран.
В число системных модулей входят: простой и многорежимный модули таймера; устройства внешней памяти на гибких дисках для накопителей PLx 45D6, ЕС-5074, ГМД-70; устройство ввода/вывода алфавитно-цифровой информации; алфавитно-цифровое печатающее устройство типа DZM-180 или DARO-1156; пер-фоленточное устройство ввода / вывода СМ-6204; пульт контроля и управления; модуль резервного питания.
Модуль системного контроля. Он занимает особое место в архитектуре микроЭВМ СМ-1800 и позволяет строить микроЭВМ различных производительности и жизнеспособности.
Использование единого интерфейса (И-41) позволяет иметь в системе несколько процессорных модулей, решающих в один момент различные задачи или обрабатывающих различные фрагменты одного алгоритма. Распределение функций между процессорами таким образом, что выход из строя одного из них приведет только к снижению общей производительности, а не к отказу системы, — один из путей построения жизнеспособных систем с постепенной деградацией. Использование МО С РВ со специализацией функций процессоров в сочетании с модульностью конструкции микроЭВМ позволяет эффективно строить системы с заданным уровнем жизнеспособности [4].
Модуль системного контроля (рис. 17.10,6) выполняет функции арбитража запросов шины, обработки аварийных ситуаций в системе электропитания, сопряжения с органами управления и индикации на передней панели базовой ЭВМ и синхронизации шины.
Возможно использование двух вариантов арбитража запросов интерфейса: параллельный и циклический, выбор которых осуществляется установкой перемычки на разъеме МСК.
На передней панели микроЭВМ имеются три клавиши: «Тест», «Стоп», «Сброс» и два светодиода: «Ожидание» и «Питание». При нажатии клавиш МСК
обеспечивает запрос тестирующей программы, останов и сброс микроЭВМ в начальное состояние.
Блок синхронизации формирует сигналы BCLK частотой 5 МГц для управления схемами приоритетного арбитража. Если выходы всех передатчиков, подключенных к интерфейсу И-41, находятся в отключенном состоянии, блок нагрузочных резисторов обеспечивает уровень логического нуля (высокий потенциал) на интерфейсных шинах.
Модули процессоров. В настоящее время разработано три модуля процессоров (МЦП, МЦП1 и МЦП16), предназначенных для арифметико-логической обработки информации, причем два первых созданы на базе БИС К58ОИК8О, а последний на К1810ВМ86. Модуль процессора (рис. 17.10,в) содержит: однокристальный микропроцессор со схемами обрамления (МР), локальное ОЗУ (RAM) и локальное ПЗУ (ROM) суммарным объемом от 3 до 16К байт, блок обработки запросов прерываний (INTU), блок сопряжения с интерфейсом (IOU) и порты ввода/вывода (PI9 РО), выполняющие сервисные функции. Значения основных параметров модулей процессоров приведены в табл. 17.17.
Модуль МЦП имеет адреса локального ПЗУ от 0000 до 07FF„ а локального ОЗУ от 0000 до 08FF. С помощью перемычки локальная память может быть отключена, при этом весь диапазон адресов будет относиться к внешней памяти. Процессор формирует сигнал IN IT при нажатии клавиш «Сброс», «Тест» или включении питания.
Порт вывода с адресом ОЗН предназначен для задания кода шторы, управляющего работой локальной и внешней памятью и освобождением интерфейса [4]. Порт ввода с адресом ОЗН предназначен для хранения указателей различных неисправностей микроЭВМ. Порт вывода с адресом D4H предназначен для сервисных функций.
Модуль центрального процессора с увеличенным объемом памяти (МЦП1) имеет двухвходовую локальную память, обращение к которой возможно как от микропроцессора, так и от устройств, подключенных к интерфейсу И-41. Возможность программного прерывания
531
Таблица 17.17. Основные параметры модулей процессоров
Разрядность Тип модуля
МЦП МЦП1 МЦП16
Разрядность данных, бит 8 8 8; 16
Разрядность адреса, бит 16 20 20
Время выполнения коротких команд, мкс 2-8,5 2-8,5 0,8-2
Максимальное время выполнения обработки данной — — 37,6
команды, мкс
Объем локального ОЗУ, К байт 1 8 —
Объем локального ПЗУ, К байт 2 8 —
Максимальный объем адресуемой памяти (ОЗУ и ПЗУ), К байт 64 1024 2048
Число адресуемых портов ввода/вывода, шт. 256/256 256/256 64К
Число уровней прерывания, шт. 8 8 8-64
Тактовая частота синхронизации,.МГц 2 2 6
работы процессора со стороны внешних устройств облегчает организацию муль-тимикропроцессорных систем.
Модуль центрального процессора повышенной производительности превосходит по быстродействию МЦП и МЦП1 в три и более раз. Существенными отличиями модуля являются наличие «длинных» команд, таких как умножение, деление, перекодировка, а также способность выполнения побитных логических операций. Число программно-доступных регистров увеличено с 8 до 14. Все модули непосредственно сопрягаются с интерфейсом И-41.
МикроЭВМ СМ-1810. Машина является дальнейшим усовершенствованием архитектуры машин серии СМ-1800. Основой модернизации является переход на использование микропроцессорного комплекта с 16-разрядной шиной данных (К1810). При этом сохраняются внутри-блочный интерфейс и конструктивная основа микроЭВМ, а также обеспечивается программная совместимость УВК. Производительность систем повышается в 8-12 раз [4].
Структура микроЭВМ СМ-1810 (рис. 17.10, г) сочетает в себе блоки машины СМ-1800, используемые в качестве системы ввода/вывода и предварительной обработки информации, с системным процессором МЦП16, обеспечивающим высокое быстродействие при мультипроцессорной архитектуре системы.
Программное обеспечение микроЭВМ СМ-1800. Система программ ориентирована на широкий круг возможных приме-532
нений микроЭВМ и включает в себя несколько операционных систем [4, 7]: простейшую СПО СМ-1800; однопрограммную ОС СМ-1800; мультипрограммные реального времени БРС РВ СМ-1800 и МОС РВ СМ-1800; инструментальную ДОС СМ-1800.
Операционная система СПО СМ-1800 включает транслирующую систему (ассемблер и компилятор с языка ПЛ/М, интерпретатор БЭЙСИКа), редактор текста программ, отладчик и сервисные программы, а также обеспечивает редактирование, трансляцию, отладку и выполнение программ в диалоговом режиме и является инструментальной системой при подготовке программ для системы реального времени БРС РВ СМ-1800.
Операционная система ОС СМ-1800 ориентирована на диалоговый режим или пакетную обработку при запуске косвенного командного файла и совместима с СР/М-80. Транслирующая система включает микроассемблер и компиляторы с языков ФОРТРАН-4, БЭЙСЦК, МИБОЛ, ПЛ/М и ПАСКАЛЬ. В состав сервисных программ входят: система управления файлами, редактор, диалоговый отладчик, библиотекарь, программы преобразования файлов СПО-ОС СМ-1800, системы физического и логического ввода/вывода, процессор консольных команд.
Структура ОС СМ-1800 легко адаптируется к новым УВВ, возможна ее постановка на другие машины на базе микропроцессора К58ОИК8О, а также в сетях микроЭВМ.
Мультипрограммные системы реального времени предназначены для использования микроЭВМ СМ-1800 и специализированных контроллеров на базе микропроцессора К580ИК80 в АСУТП, АСНИ, интеллектуальных У СО и других объектах управления.
Система БРС РВ СМ-1800 может использоваться на комплектах, не включающих НГМД, и ориентирована на использование ОЗУ в качестве резидентной памяти. Система МОС РВ СМ-1800 совместима с ней для прикладных программ, но требует использования НГМД. МОС позволяет одновременно работать с несколькими терминалами и обеспечивает отладку прикладных программ без остановки системы.
Инструментальная система для МОС-ДОС СМ-1800 по своим функциональным возможностям аналогична ОС СМ-1800 и включает в себя макроассемблер, интерпретатор языка БЭЙСИК и компиляторы для языков ПЛ/М, ФОРТРАН РВ, ФОРТРАН-4.
Пакеты прикладных программ СМ-1800 (ППП) предназначены для обеспечения сервисных функций и включают:
ППП «Текст» — обеспечивает ввод, редактирование, хранение и распечатку текстов, структурированных по форматам листов All и А12; страницы, вводимые с клавиатуры дисплея, содержат 78 строк по 60 символов; на одной стороне дискеты размещается 75 страниц текста;
ППП «Подготовка данных» — информационно-поисковая система, обеспечивающая ввод, хранение, редактирование и распечатку данных; ППП обеспечивает нахождение отдельных полей документов по их имени и значению занесенной в них информации, статистическую обработку хранящихся в архиве данных и получение итоговых сумм по группам полей документов;
ППП «Экономика» — включает в себя несколько подсистем, аналогичных ППП «Текст» и «Подготовка данных».
Блок стандартных программ СМ-1800 включает набор подпрограмм для выполнения арифметических операций над десятичными и действительными числами, вычисления элементарных функций, простейших статистических операций. Подпрограммы могут вызываться на микроассемблере, языках ПЛ/М, ФОРТРАН и предназначены для использования в прикладных программах для МОС РВ СМ-1800.
Пакеты «Текст» и «Подготовка данных» могут использоваться неквалифицированным пользователем. Для их запуска необходима СМ-1800 в комплекте: 64К байт памяти, НГМД, дисплей и печатающее устройство. Пакеты работают под управлением СПО СМ-1800.
Пакет «Экономика» может работать на комплекте такого же состава, но его применяют для многотерминальных систем, включающих до четырех дисплеев и НГМД.
17.5. Управляющий микроконтроллер «Электроника К1-10»
Микроконтроллер предназначен для использования в качестве базовой системы отладки программных средств пользователей в системах контроля и управления промышленного оборудования, АСНИ, АСУТП, информационно-измерительных и испытательных системах. В качестве процессора в микроконтроллере используется БИС К58ОИК8О. Конструктивно контроллер исполнен в виде субблока с габаритными размерами 483 х 550 х 132 мм, включающего пульт и источник питания.
Структура микроконтроллера. В его состав входят (рис. 17.11): однокри
Рис. 17.11
533
стальный микропроцессор (МР) со схемами обрамления; внутреннее статическое ОЗУ объемом 4К байт (RAM); внутреннее динамическое ОЗУ объемом 48, 49 или 53К байт (RAMD); внутреннее ПЗУ объемом 2, 4 или 16К байт (ROM); источник питания от сети напряжением 220 В с частотой 50 Гц (BS); восьмивходовой контроллер прерываний с программной установкой приоритета (INTU); блок из 8 или 19 параллельных каналов ввода/вывода (IPU); блок из 2 или 4 программируемых последовательных каналов ввода/вывода (ISU).
К каналу микроконтроллера могут быть подключены: накопитель на гибких магнитных дисках (НГМД), электрическая печатающая машинка (ЭПМ), фотоэлектрическое устройство ввода (ФЗУ) и видеотерминал (НТА). Перечень аппаратных средств комплектации микроконтроллера в различных исполнениях приведен в табл. 17.18.
Основные технические параметры микроконтроллера «Электроника К1-10»:
Разрядность слов памяти, бит ... 8
Объем прямоадресуемой памяти, К
слов..............................64
Быстродействие, тыс. кор. опер./с 400
Мощность потребления от сети
220 В, В А........................250
Масса, кг.....................21
Диапазон рабочих температур, °C 5 — 40
Программное обеспечение микроконтроллера. Монитор (ПЗУ) — программа, обеспечивающая выполнение пользовательских программ в реальном времени, обмен между контроллером и внешними устройствами на физическом и логическом уровнях, выполнение простейших отладочных функций, создание и копирование файлов.
Система ввода/вывода (ПЗУ) — содержит драйверы ЭПМ, ПЛ, ФЗУ, позволяет вводить в систему драйверы вновь подключаемых УВВ.
Отладчик — реализует различные режимы трассировки, предоставляет возможность отладки по событиям.
Редактор текстов — предназначен для создания и редактирования текстовых файлов на перфоленте.
Ассемблер — предназначен для трансляции исходных программ на языке ассемблера (включая макросредства) в машинные коды микропроцессора К580ИК80 и выдачи диагностических сообщений.
Комплектация микроконтроллера программными средствами в различных исполнениях отражена в табл. 17.19.
Таблица 17.18. Комплектация микроконтроллера «Электроника К1-10» аппаратными средствами в различном исполнении
Комплектующие контроллер компоненты Шифр исполнения
00 01 02 03 04 05
Устройство сопряжения с ПЛ 1 1 1 1 1 1
Устройство сопряжения с ЭПМ 1 1 — — — 1
Устройство ввода/вывода — — 1 1 1 —
Пульт управления 1 1 1 1 1 1
Центральный процессор 1 1 1 1 1 1
Блок сопряжения с пультом 1 1 1 1 1 1
Статическое ОЗУ на 4К байта 1 1 — — — —
Динамическое ОЗУ на 16, или 32, или 48 К байт 1 1 1 1 1 1
Кабель ПЛ 1 1 1 1 1 1
Кабель для сопряжения с ЭПМ 1 1 — — — 1
Кабель ВТ А — — 1 1 1 —
Жгут 1 1 1 1 1 1
Блок питания 6ПС6-1 1 1 1 1 1 1
Видертерминал ВТД-2000 — — 1 1 — —
Накопитель «Электроника ГМД-70» — — 1 1 — —
Перфоратор ленточный 1 — 1 1 — —
Электрическая печатающая машинка 1 — — — — —
Фотоэлектрическое УВ с ПЛ 1 — 1 1 — —
Число мест для подключения устройств пользования — 2 2 2 — —
534
Таблица 17.19. Комплектация микроконтроллера «Электроника К1-10» программными средствами в различном исполнении
Комплектующие программы Шифр исполнения
00 01 02 03 04 05
Системные программные СК 1 1 1 — — 1
Системные программные СКД — — — 1 1 —
Малая операционная система 1 1 — — — 1
Операционная система МОСП — — 1 1 — —
Операционная система ДОС — — — — 1 —•
Ассемблер —• 1 — — — —
Ассемблер П — — — 1 — —
Ассемблер Д — — — — 1 —
Редактор текстов — 1 — — — —
Редактор текстов П — — —- 1 — —
Редактор текстов Д — — — 1 —
Бэйсик — — — — 1 —
Кросс-ассемблер КА80/ЕД — — — — — 1
Интерпретатор ИНТЕРДИ/ЕД — — — — — 1
Кросс-компилятор ПЛК/Е — — 1 — — —
17.6. Управляющий микроконтроллер «Электроника К1-20»
Микроконтроллер предназначен для использования в АСУТП, системах автоматизации научных экспериментов и информационно-измерительных системах. В качестве процессора в микроконтроллере используется БИС К58ОИК8О. Конструктивно контроллер оформлен в виде субблока и выносного пульта, предназначенного для запуска и отладки программ. В состав математического обеспечения микроконтроллера входят: монитор, обеспечивающий диалоговый режим работы оператора с пультом в режиме отладки и запуска программ пользователя; библиотека подпрограмм обработки чисел с плавающей запятой, реализующая четыре арифметических операции и вычисление тригонометрических, экспонен
циальных, показательных и логарифмических функций, извлечение квадратного корня и вычисление факториала; программы контроля, включающие тест процессора, ОЗУ, ППЗУ и клавиатуры.
Структура микроконтроллера. В его состав (рис. 17.12) входят: однокристальный микропроцессор со схемами обрамления МР; внутреннее ОЗУ объемом 1К слов (RAM); внутреннее программируемое ПЗУ объемом до 8К слов (PRAM); три 16-разрядных программируемых таймера (TMR); контроллер прерываний (INTU); блок параллельных каналов ввода/вывода (IPU) (до 48), в том числе 4 на ввод и 4 на вывод с гальванической развязкой; блок программируемых последовательных каналов (ISU) (один на ввод, один на вывод); генератор синхронизации (CLG).
535
К контроллеру возможно подключение выносного пульта с индикаторами и клавиатурой.
Микроконтроллер позволяет наращивать объем памяти до 64К байт за счет подключения внешних блоков. Возможна программно-аппаратная реализация интерфейсов ИРПР, Я5232С, С2.
Основные параметры контроллера:
Разрядность слов памяти, бит 8 Быстродействие, тыс. кор.
опер./с................... 500
Число векторных входов прерываний, шт.................. 8 — 64
Габаритные размеры субблока, мм..........................358 х 244 х 45
Мощность потребления, В • А Диапазон рабочих температур, °C..........................
Напряжения питания, необходимые для работы микроконтроллера .......................
35
-10... + 70
+ 5 ±0,25
+ 12 ±0,6;
-5 ±0,25
17.7. Микроконтроллер КМ1816ВМ48
Микросхема представляет собой СБИС однокристального микроконтроллера со встроенным ОЗУ и перепрограммируемым ПЗУ небольшого объема и с возможностью расширения объема памяти за счет подключения внешних БИС [8]. Микроконтроллер предназначен для управления конвейерами, металлорежущими станками, технологическим оборудованием, роботами, манипуляторами, может использоваться в контрольно-измерительной и бытовой технике.
Структура микроконтроллера. В состав БИС (рис. 17.13, а) входят: 8-разрядный двунаправленный порт приема/выдачи информации РО; два 8-разрядных квази-двунаправленных порта приема/выдачи данных (Pl, Р2); устройство управления (С U), включающее счетчик (PC) и регистр команд (R/); арифметико-логическое устройство (ALU), включающее аккумулятор (Л) и регистр состояния программы (PSW); счетчик-таймер (TMR); схему управления интерфейсом (/СС); ре-программируемое ПЗУ объемом в 1024 байта (RPR0M); ОЗУ данных на 64 байта (RAM); генератор синхронизации (SGN), выдающий пять внутренних сигналов тактирования БИС (55 — 51).
Описание выводов микроконтроллера приведено в табл. 17.20.
Основные параметры контроллера КМ1816ВМ48:
Разрядность команд и данных, бит................................ 8
Разрядность канала адреса, бит 12
Объем внутренней памяти команд/данных, слов............... 1024/64
Объем внешней памяти команд/ данных, слов................. 3072/256
Число регистров общего назначения, шт...................... 16
Производительность, тыс. кор. опер./с....................... 400
Частота синхронизации БИС, МГц............................. 6
Ток потребления, мА .... 135
Диапазон рабочих температур, °C............................-10...+ 70
Отличительной особенностью БИС является использование встроенного ПЗУ со стиранием информации ультрафиолетом, что позволяет пользователям самостоятельно программировать микроконтроллер.
В состав БИС входят все компоненты, необходимые для автономной работы в составе систем управления, при необходимости допускается значительное расширение объема памяти. Микросхема обрабатывает сигналы запросов прерываний, имеющие два уровня приоритетов, число уровней вложения подпрограмм во внутреннем стеке БИС, расположенном в RAM, равно восьми. По уровням логических сигналов микроконтроллер совместим со стандартными ТТЛ-схемами. Конструктивно БИС оформлена в металлокерамическом корпусе с прозрачной крышкой типа 2123.40 — 6.
Из программно доступных регистров микроконтроллера прежде всего следует выделить PC, A, PSW (рис. 17.13,6). Счетчик команд имеет разрядность в 12 бит, при этом одиннадцать разрядов (10 — 0) реализованы в виде счетчика, а двенадцатый управляется с выхода триггера МВ, который устанавливается и сбрасывается специальными командами: SEL МВ1, S ELM ВО. Перенос из младших разрядов счетчика в разряд указателя банка PC [И] не осуществляется (например, при выполнении однобайтной команды с адресом 37778 следующим адресом в PC будет 00008 при 77778 — 40008).
536
Таблица 17.20. Описание выводов микроконтроллера КМ1816ВМ48
Обозначение Номер контакта Назначение вывода
DB(7—0) 19-22 Двунаправленная шина данных, служит для приема/ выдачи информации, стробируемой сигналами RD, WR, а также для выдачи младших разрядов PC и приема команд по сигналу РМЕ при обращении к внешнему ПЗУ
Р(17—10) 34-27 Квазидвунаправленная шина данных для обмена информацией с внешними устройствами
Р(27—20) 38-35, Квазидвунаправленная шина данных для обмена информацией
24-21 с ВУ; разряды Р(23 — 20) используются для выдачи четырех старших разрядов PC при обращении к внешнему ПЗУ
PROG 25 Вход импульсного напряжения в режиме программирования RPROM, выход управляющего сигнала для расширителя ввода/вы-вода
INT 6 Вход сигнала запроса прерывания
RD 8 Выход строба чтения данных из внешнего ОЗУ
WR 10 Выход строба записи данных во внешнее ОЗУ
CLR 4 Вход начального сброса микроконтроллера (при программировании используется для фиксации адреса RPROM)
ALE 11 Выход строба фиксации адреса внешней памяти (активен отрицательный фронт)
PME 9 Выход строба приема команд в микроконтроллер из внешнего ПЗУ
SS 5 Вход управления работой БИС в пошаговом режиме
EMA 7 Вход выбора внешней или внутренней памяти микроконтроллера. Используется при программировании RPROM
CR\, CR2 2, 3 Входы для подключения кварца или внешнего генератора синхронизации
70 1 Используется как вход при условных переходах в командах JT0, JNTQ либо как выход синхронизации в командах ENT0, CLK
Tl 39 Используется как вход в командах JT1, JNT1, а также при программировании RPROM
Ucc 40 Напряжение питания (5 ±0,25) В
Udd 26 Напряжение питания (5 ±0,25) В (в режиме программирования используется для подачи повышенного напряжения +25 В)
GND 20 Напряжение питания (0 В)
Двенадцатиразрядный PC позволяет адресовать 4К байт, представленных в виде двух банков по 2К (рис. 17.13, в). Внутри БИС реализовано RPROM объемом в 1К байт с адресами 00008 —17778. Адреса от 20008 до 77778 принадлежат внешнему ПЗУ объемом до ЗК байт. Так как большинство команд условных переходов использует 8-разрядный адрес перехода, хранящийся во втором байте, все адресное пространство ПЗУ делится на 15 страниц объемом по 256 байт каждая. Четыре младших страницы (0 — 3) относятся ко внутреннему, а восемь старших (4 —15) — к внешнему ПЗУ. Среди всех ячеек внутреннего ПЗУ следует выделить три системных: 00008—адрес начальной установки БИС; 00038— адрес
начала подпрограммы внешнего прерывания (INT); 00078—адрес начала подпрограммы прерывания по таймеру.
Аккумулятор (А) имеет разрядность в восемь бит, совпадающую с разрядностью слов ОЗУ и ПЗУ. Хотя данные в большинстве случаев читаются в аккумулятор из ОЗУ или портов ввода/выво-да, возможно хранение констант во внешнем или внутреннем ПЗУ с использованием команд с непосредственной адресацией.
Регистр состояния программы (PSW) содержит: триггер признака переноса (С); триггер признака потетрадного переноса (АС), который используется при десятичных операциях; триггеры флагов пользователя (F0, F1), которые устана-
537
a)
DB(7-0) P(17-10) P(27-20)
Сохраняются в стеке
ROM
Банк /
банк О
Стрб
40008
43778
Стр1б 7W«
7777в
010 020 R10 030 040
011 021 R11 031 0^1
1 1 •
016 026 R16 036 076
017 027 R17 037 077
X 1
Стек Регистровый Ячейки
( 16 слов)________________Банк!__________данных
RAM - страница О (64 байта)
Рис. 17.13
вливаются и сбрасываются командами CLRF, CPLF и анализируются командами JFO, JF1; триггер выбора регистрового банка (BS), который устанавливается и сбрасывается командами SELRBi, SELRB0; триггер выбора банка ПЗУ (МВ) (S ELM Bi, S ELM ВО); 3-разрядный указатель стека (5Р), автоматически изменяющийся в командах вызова и возврата из подпрограмм (SALL, RET, RETR); триггер флага таймера (TF), устанавливаемый по переполнению TMR, проверяемый командой JTF и сбрасывающийся при перезапуске таймера.
Кроме перечисленных меток PSW программист может анализировать: Z — признак нуля результата, доступный командам JZ, JNZ и образуемый комбинационной схемой; ТО, Т1 — триггеры внешних условий, доступные командам JTO, JNTO, JTi, JNTi и устанавливаемые с внешних выводов ТО, Т1; I — метку запроса прерывания от INT, проверяемую командой JNT; b — произвольный разряд аккумулятора А (7 — 0), выделяемый комбинационной схемой по заданному в команде JBb номеру. При прерываниях в стеке, находящемся во внутреннем ОЗУ, сохраняются содержимое PC (12 разрядов) и четыре метки PSW(C, AC, FO, BS), что требует двух байтов. Поэтому стек организован в виде 16 ячеек ОЗУ, представляющихся восемью двухбайтовыми сегментами.
Распределение адресов внутреннего ОЗУ представлено на рис. 17.13, г. Два регистровых банка —КОО—К07 и К10—К17 — занимают ячейки с адресами 0008 — 0078 и 0308 - 0378.
В командах возможно обращение к регистрам одного из банков. Номер банка определяется состоянием триггера BS. В каждом из банков особое значение имеют два первых регистра КОО, К01 и К10, К11, через которые осуществляется косвенно-регистровая адресация. При этом шесть младших разрядов регистра задают адрес данных, что определяет размер страницы ОЗУ, равный 64 байтам. Шестнадцать байтов с адресами 0108 — 0278 выделены под стек, а 32 байта с адресами 0408 — 0778 — под данные.
Существует возможность адресации 256 байтов внешнего ОЗУ с использованием косвенно-регистровой адресации.
Объем внешнего ОЗУ ограничен из-за использования 8-разрядных регистров, через которые производится адресация. Адреса внешнего ОЗУ изменяются от 0008 до 377 8. Таким образом, внешнее ОЗУ содержит 4 страницы по 64 байт, предназначенные для хранения данных. Обращение к внешнему ОЗУ осуществляется командами MOVX @ R, A; M0V-X А, @ К. Передача данных стробируется сигналами R и W.
Организация портов ввода/вывода. Квазидвунаправленные порты Р1 и Р2 (рис. 17.13, Э) позволяют фиксировать в регистрах портов выдаваемую информацию либо маску, участвующую в операциях И и ИЛИ со входными данными. Функция F*, определяющая операцию над содержимым регистра и входными данными, задается командами ANL Р, D; ORLP, D; ANLB, D. Прием и выдача информации во внутреннюю шину данных D* стробируется внутренними сигналами CLK*, RD*. Входные каскады портов Pi и Р2 реализованы в виде схем с открытым потоком. Резисторы К находятся внутри БИС.
Двунаправленный порт Р0(рис. 17.13, е) имеет выходы с тремя устойчивыми состояниями DB (1—0) и может использоваться в качестве статически фиксированного порта вывода либо нефиксированного порта ввода. Над входными данными и содержимым выходного регистра могут производиться операции И и ИЛИ. Прием/выдача информации сопровождается сигналами К, W и стробируется внутренними сигналами RD*, WR* по командам INS А, В; OUT В, А. Для использования портов Pi и Р2 в качестве линий ввода в соответствующие их разряды регистра предварительно должны быть записаны единицы. В случае использования порта Р0 это ограничение снимается. При подаче сигнала CLR регистры всех портов устанавливаются в код 3778.
Предусмотрено подключение к микроконтроллеру четырех портов «расширителя» (Р7 — Р4), участвующих в командах M0WD ЕР, A; M0WD А, ЕР, для которых возможна динамическая селекция разрядов логической маски с использованием аккумулятора по командам ANLD ЕР, A; ORL ЕР, А. При этом обмен
539
информацией осуществляется через порт Р2 (Р23 — Р20). Шины Р (27 — 24) используются для селекции портов расширителя и задания операции по правилу: Р27 О О
Р26
О 1
Чтение
Запись
Р25
О О
Р24
О Порт Р4
1 Порт Р5
О Операция И
1 Операция ИЛИ
Синхронизация передач осуществляет-сигналом PROG. Временные диа-
О Порт Р6 1 Порт Р7
ся
граммы операций чтения внешней памяти команд, чтения и записи внешней памяти
д)
е)
з)
m CR1
CR1
CR1
(=□ 6 МГц
£7?2'l—X
К1816ВЕЫ
Рис. 17.14
С2
540
данных и работы с портом расширителя приведены на рис. 17.14, а — г. При выполнении операций чтения внешней памяти команд 12-разрядный адрес ячейки RPROM выдается по шинам: Р (23 - 20) - старшие разряды,
DB(l — 0) — младшие. При операциях записи чтения данных из внешней памяти (RAM) адрес ячейки выдается по шинам: Р (21 — 20) — старшие разряды, DB (1 — 0) — младшие, фиксация адреса в блоке внешней памяти производится отрицательным фронтом сигнала ALE.
Начальный сброс БИС. Сброс осуществляется сигналом CLR, по которому
в счетчик команд записывается адрес 00008, регистры портов ввода/вывода устанавливаются в код 3118, регистр PSW сбрасывается в нуль, блокируются прерывания от внешних сигналов к таймеру, запрещается выдача синхроимпульсов на выход 70, и останавливается таймер. Микроконтроллер начинает выполйение программы, хранящейся в нулевом банке ПЗУ, при использовании нулевого банка регистров (КОО — К07).
Система команд микроконтроллера.
Операции подразделяются на четыре группы [7]. Команды работы с аккумулятором и RAM (табл. 17.21) в качестве
Таблица 17.21. Команды работы с аккумулятором и RAM БИС К1816ВЕ48
Мнемоника Операция Название команды Число циклов (байтов)
MOVA,S (Л):=(5) Пересылка источника в аккумулятор 1 —2(1 —2)
MOVS,A (5):=(Л) Пересылка аккумулятора в источник 1—2(1 —2)
MOV А,Т (A): = (TMR) Пересылка таймера в аккумулятор 1(1)
MOVT,A (TMR):=(A) Пересылка аккумулятора в таймер 1(1)
MOV A, PSW (A):=(PSW) Пересылка PSW в аккумулятор 1(1)
MOV PSW, А (PSW):=(A) Пересылка аккумулятора в PSW 1(1)
XCHA,RP (A)^(RP) Обмен данными между регистром и аккумулятором 2(1)
XCHA,@RP (A) (RAM) Обмен данными между RAM и аккумулятором 2(1)
XCHDA,@RP (Al)^(RAM)l Обмен младшими битами данных между внутренней памятью (RAM) и аккумулятором 2(1)
MOVXA,@RP (A) := ((ЛР[5—0])), MB = 1 Пересылка данных из внешней памяти в аккумулятор 2(1)
MOVX@RP,A ((ЯР[5—0])) := (A), MB = 1 Пересылка аккумулятора во внешнюю память 2(1)
MOVPA,@A (A) := ((PC[11 — 8], Л)) Пересылка данных из текущей страницы программы в аккумулятор 2(1)
MOVP3A,@A (Л) := ((0011.Л)) Пересылка данных из третьей страницы программы в аккумулятор 2(1)
ADDA, S (Л):=(Л) + (5) Сложение источника с аккумулятором 1—2(1—2)
ADDCA,S (Л):=(Л) + (5) + (р Сложение источника с аккумулятором с учетом триггера переноса 1 —2(1 —2)
ANLA,S (A):=(A)a(S) Логическое умножение аккумулятора на источник 1 —2(1 —2)
ORLA,S (A):—(A)v(S) Логическое сложение аккумулятора с источником 1-2(1-2)
XRLA,S (А)'. = (А) ® (S) Исключающее ИЛИ аккумулятора с источником 1 —2(1 —2)
CLR A (Л):=0_ Сброс аккумулятора 1(1)
CPLA (Л): = (Л) Формирование обратного кода аккумулятора 1(1)
DA A (Л)2:=(Л)10 Десятичное преобразование аккумулятора (1)
541
Продолжение табл. 17.21
Мнемоника Операция Название команды Число циклов (байтов)
DECA INCA RLA RLC А RRA RRCA SWAP DEC R INC R INC@RP С О — — ч- _ „ о с- £ 1 + и « 1 + 3 и и и л а а 2 1 3 3 со со СО II 3 || || Д £ II || || и || f-s # •• Sig, л. Ч Декремент аккумулятора Инкремент аккумулятора Сдвиг циклический левый аккумулятора Сдвиг циклический левый аккумулятора с учетом триггера переноса Сдвиг циклический правый аккумулятора Сдвиг циклический правый аккумулятора с учетом триггера переноса Обмен полубайтов аккумулятора Декремент регистра Инкремент регистра Инкремент ячейки РАМ данных 1(1) 1(1) 1(1) 1(1) 1(1) 1(1) 1(1) 1(1) 2(1)
Примечания: 1. Адрес источника (S) определяется с использованием трех методов адресации: внутреннего прямого регистрового S—R7 — R0; внутреннего косвенного регистрового S—@RP, RP = = RO v Al; адрес RAM задается в шести младших разрядах АО или А1 :((АР[5 —0])); непосредственного S = -ф D, где Ь — содержимое второго байта команды. 2. L — младшие, N — старшие разряды слов данных. 3. RX — регистр общего назначения АО —А7, С — триггер переноса PSW. 4. RAM — внутренняя память данных, МВ — номер банка памяти (RQM).
регистров общего назначения (RO—R7) используют ячейки RAM с адресами от 0008 до 0078 при BS = 0 или 0308— 0378 при BS = 1. При этом в качестве RO, R1 соответственно используются ячейки 0008, 0018 и 0308, 0318.
Команды управления программой (табл. 17.22) позволяют изменять порядок обработки алгоритмов. При этом они делятся на три группы: безусловный переход в полном адресном пространстве (JMP ADR 11); команды работы с подпрограммами в полном адресном пространстве (CALL ADR И, RET, RETR); команды переходов в пределах текущей страницы ПЗУ (остальные операции).
Команды работы с триггерами (табл. 17.23) позволяют устанавливать и сбрасывать метки PSW. Команды ввода/вывода производят операции приема и выдачи данных через порты Р0 — РЗ, а также управляют пуском/остановом таймера и блокировкой/разрешением прерываний (табл. 17.24).
Команды микроконтроллера помещаются в одном байте ПЗУ, при использовании непосредственной адресации в следующем за командой байте находится операнд. Команды переходов содержат адрес перехода в пределах страницы во втором байте. Команда JMP содержит три старших разряда адреса в первом
Таблица 17.22. Команды управления программой БИС К1816ВЕ48
Мнемоника Операция Название команды Число циклов (байтов)
JMPADRW CALL ADR 11 RET RETR (PC[11 -0]) := (MB, ADR) ((SP)) ;= (PC, PSW), (SP) := (SP) + 1, (PC[ll-0] .= (MB, ADR) (SP) := (SP) - 1, (PC[11 -0]) := ((SP)) (SP) := (SP) - 1, (PC[ll-0], PSW) : = -=((SP)) Безусловный переход Вызов подпрограммы Возврат из подпрограммы Возврат из подпрограммы с восстановлением состояния 2(2) 2(2) 2(1) 2(1)
542
Продолжение табл. 17.22
Мнемоника Операция Название команды Число ЦИКЛОВ (байтов)
JMPP@A (РС[7-0]) Косвенный переход в текущей странице 2(1)
DJNZR, (RX) := (RX) - 1 Декремент регистра с пере-. 2(2)
ADR (PC [7-0]) := (ADR)if(RX) * 0 ходом, если не нуль
JCADR (РС[1-0]): = (ADR)if(C) = 1 Переход, если С = 1 2(2)
JNCADR (PC [7—0]) := (ADR)if(C) = 0 Переход, если С = 0 2(2)
JZADR (PC [7-0]) := (ADR) if(Z) = 1 Переход, если Z — 1 2(2)
JNZADR (PC[7—0]):—(ADR)if(Z) = 0 Переход, если Z = 0 2(2)
JTOADR (PC [7—0]) := (ADR)if(T0) = 1 Переход, если ТО = 1 2(2)
JNTOADR (PC [7-0]) := (ADR) if (TO) = 0 Переход, если ТО = 0 2(2)
JT1ADR (PC [7-0]) := (ADR) if (TV) = 1 Переход, если Т1 = 1 2(2)
JNT1ADR (PC[7-0]) := (ADR)if(Tl) = 0 Переход, если Т1 = 0 2(2)
JFOADR (PC [7-0]) := ADRif(F0) = 1 Переход, если F0 = 1 2(2)
JF1ADR (PC [7-0]) := ADR if (Fl) = 1 Переход, если Fl = 1 2(2)
JTFADR (PC [7-0]) := AD Rif (IF) = 1 Переход, если установлен 2(2)
- флаг таймера
JNIADR (PC [7-0]) := ADRif(INT) = 0 Переход, если есть запросы 2(2)
прерывания
JBbADR (PC [7-0]) := ADR if (b) = 1 Переход, если заданный разряд (Ь) аккумулятора Л (7—0) установлен в 1 2(2)
Примечания: 1. ADR 11 — 11-разрядный адрес, записанный в трех старших разрядах первого байта и во втором байте команды. 2. ADR — 8-разрядный адрес, записанный во втором байте команды. 3. МВ — триггер номера банка памяти (ROM), SP — указатель стека, RX — регистр общего назначения R7 — R0. 4. При работе со стеком в двух байтах, указанных SP, запоминаются содержимое счетчика команд РС[11 — 0] и слова состояния PSW[7—4].
Таблица 17.23. Команды работы с триггерами БИС К1816ВЕ48
Мнемоника Операция Название команды Число циклов (байтов)
CLRC (Q:=0 Сброс переноса 1(1)
CPLC (О:=(О Инверсия переноса 1(1)
CLRF0 (Р0):=0 Сброс флага ТО 1(1)
CPLF0 (РО):=(РО) Инверсия флага ТО 1(1)
CLRF1 (Л):=0 Сброс флага F1 1(1)
CPLF1 (Р1):=(Л) Инверсия флага Fl 1(1)
SELRB0 (ЯД):=0 Выбор регистрового банка 0 1(1)
SELRB1 (ЯВ):= 1 Выбор регистрового банка 1 1(1)
SELM ВО (МВ) :=0 Выбор банка памяти 0 1(1)
SELMB1 (МВ) := 1 Выбор банка памяти 1 1(1)
NOP — Пустая операция 1(1)
543
байте. Все команды выполняются за один или два цикла.
Система синхронизации микроконтроллера. Подключаемый к БИС кварцевый резонатор или внешний генератор может выдавать на вход CR2 синхронизацию с частотой от 1 до 6 МГц (рис. 17.14, д). Блок DIV3 делит исходную частоту на три и вырабатывает внутреннюю частоту синхронизации, которая по команде
ENT7Q может выдаваться на выход ТО. Блок DIV5 производит распределение синхроимпульсов на пять серий (55,..., 51), служащие для синхронизации фаз исполнения команды. Период следования частоты СК2/15 определяет время цикла работы БИС. На вход синхронизации таймера может поступать частота со входа Т1 (команда STRT) или поделенная на коэффициент пересчета 32 в DIV32 часто
та блица 17.24. Команды ввода/вывода БИС К1816ВЕ48
Мнемоника Операция Название команды Число циклов (байтов)
INA,P (А) :=(Р) Пересылка данных из порта в аккумулятор 1(1)
OUTP,A (Р):=(Я) Пересылка данных и аккумулятора в порт 1(1)
ANLP, # D (Р): = (Р) л (# D) Логическое умножение непосредственно операнда на данные в порте 2(2)
ORLP, # D (P);=(P)V(# D) Логическое сложение непосредственно операнда с данными и в порте 2(2)
INS А, В (Л):=(ПВ), RD = 0 Пересылка данных с шины DB в аккумулятор 2(1)
OUT В, А (DB) := (A), WR^O Пересылка аккумулятора в шину DB 2(1)
ANLB, # Р (DB): = (# D) a (DB), RD = 0 Логическое умножение данных на непосредственный операнд 2(2)
ORLB, # D (DB): = (# D) v (DB), RD — 0 Логическое сложение данных с непосредственным операндом 2(2)
MOVDA,EP (A)l:=(EP) Пересылка порта расширителя в младшие разряды аккумулятора 2(1)
MOVDEP,A (EP) := (A)l Пересылка младших разрядов аккумулятора в порт расширителя 2(1)
ANLDEP,A (EP):= (ЕР) л (A)l (ЕР): = (ЕР) v (A)l Логическое умножение младших разрядов аккумулятора с портом расширителя 2(1)
ORLDEP,A Логическое сложение младших разрядов аккумулятора с портом расширителя 2(1)
ENTbCLK CLK -► TO Разрешение выдачи синхросерии на 70 2(1)
STRT START(TMR) Запуск таймера KD
STRCNT START(CT) Запуск счетчика 1(1)
STOPTCNT STOP(TMR, CT) Останов таймера/ счетчика 1(1)
ENTCNTI — Разрешение прерывания от таймера/ счетчика 1(1)
DISTCNTI — Запрещение прерывания от таймера/счетчика 1(1) 1(1)
ENI — Разрешение прерывания от внешних устройств
DIS I — Запрещение прерываний от внешних устройств 1(1)
Примечая и я: 1. # D — восьмиразрядный непосредственный операнд, хранящийся во втором байте
команды. 2. ЕР — порт расширителя (Р7 —Р4), задается двухразрядным полем команды. 3. Р — порт
ввода/вывода (Pl или Р2), задается одним битом команды. 4. RD, WR — стробы ввода/вывода
данных.
544
та ALE. Таким образом, при внутренней синхронизации таймер стробируется частотой СК2/480 (команда STR С NT). С выхода таймера поделенная на коэффициент пересчета частота может поступать на вход прерывания устройства управления (CU) по команде EN TCNTI. Отключение входа прерывания от выхода таймера осуществляется командой DIS TCNTI. При этом по переполнению таймера устанавливается триггер TF, который может быть опрошен командой условного перехода JTF.
Ко входу устройства управления командой ENT может быть подключен вход прерываний INT, который отключается командой DISI. Вход прерывания может быть также опрошен командой JNI. При переходе на прерывание в регистре признаков устанавливается триггер ПР, который блокирует переход на прерывание до окончания обработки текущего запроса (команда RET или RETR или сигнал CLR).
Схемы подключения кварца, индуктивного резонатора или внешнего генератора ко входам СК1 и CR2 приведены на рис. 17.14,е — з. Схема генератора, синхронизирующего работу внутренней памяти команд с автоматическим сбросом после включения питания, приведена на рис. 17.14, и. Номиналы конденсаторов С1 и С2 по 20 пФ, СЗ — 1 мкФ.
Пошаговый режим работы микроконтроллера. Режим необходим для отладки и проверки программ, для его реализации используются выводы SS и ALE (рис. 17.15, а). При работе в пошаговом режиме осуществляется приостанов после выполнения каждой команды (как одно-, так и двухцикловой). После завершения выполнения команды на шинах DB(1—0) и Р(23 —20) находится адрес следующей инструкции, что позволяет проверять адресацию в программах. Наиболее целесообразно использовать пошаговый режим при работе с внешней памятью, позволяющей просмотреть и коды команд. При останове БИС данные в порте Р0 и младших разрядах порта Р1 недоступны. Эту информацию можно фиксировать во внешнем регистре по положительному фронту ALE. При подаче на вход SS высокого потенциала БИС пере
ходит в режим непрерывного исполнения программы.
Основные схемы сопряжения микроконтроллера с дополнительными БИС. При подключении контроллера клавиатуры и дисплея К580ВВ79 обмен информацией осуществляется так же, как и при обращении к внешней памяти данных с помощью команд типа MOVX (рис. 1715, б- г).
Существуют два основных способа подключения параллельного программируемого адаптера К580ВВ55: с использованием либо без использования дополнительного внешнего регистра. Разница вариантов сводится в основном к возможностям программирования адресов каналов БИС К58ОВВ55. При этом второй вариант менее гибок и ориентирован на использование параллельного адаптера в качестве портов расширителя (Р4 - Р7).
Программирование внутренней памяти команд. Временная диаграмма процесса программирования с использованием источника повышенного напряжения UDD = = 25 + 3 В приведена на рис. 17.15, д.
Основные временные параметры БИС К1816ВЕ48 в режиме программирования:
Время цикла tc, мкс................2,5... 15
» действия импульса программирования tPROG, мкс............50...60
Время предустановки данных tDL > 4 tc » удержания данных и напряжения tDH, tSH.....................> 4 tc
Время предустановки напряжения Isl, нс...........................810
Время предустановки и удержания адреса tAH, tAL, нс.................> 4 tc
Время действия импульса сброса toLR, нс............................> 4 tc
Время контроля записи tHCL, нс. . . > 4tc
Стирание информации из RPROM заключается в удалении электронов из плавающего затвора запоминающих элементов при облучении кристалла ультрафиолетовыми лучами через стеклянную крышку. Для стирания рекомендуется использовать лампу ДРВ-8-0.4.2. Микросхема помещается в 10 мм от баллона лампы, время стирания 60 + 5 мин. При чтении данных из очищенных ячеек на шине БИС формируется напряжение низкого потенциала.
18 С. T. Хвощ и др.
545
К1816ВЕЧ8 KP580BB19
17.8. Однокристальные микроконтроллеры серии К1814
Микроконтроллеры предназначены для использования в составе недорогих цифровых многотиражных устройств управления и промышленной автоматики невысокой сложности с малой точностью представления данных. В состав серии входят две БИС, реализованные на основе низкопороговой р-МОП-технологии с динамическими вентилями [2]: К1814ВЕ1 — однокристальный микроконтроллер со встроенным ПЗУ, программируемым в процессе производства; К1814ВЕ2 — однокристальный микрокон
троллер с ПЗУ, реализуемым на внешних БИС.
Микросхема К1814ВЕ2 имеет одинаковую с БИС К1814ВЕ1 систему команд и предназначена для использования в качестве инструментальной системы отладки программ либо самостоятельно в качестве микроконтроллера при малой ти-ражности систем, когда программирование фотошаблонов нецелесообразно по экономическим причинам.
Особенностью микроконтроллеров является возможность непосредственного подключения клавиатуры и однострочного дисплея на электродно-люминис-центных индикаторах. При размахе на
546
пряжения питания 9 В возможно сопряжение микроконтроллеров со стандартными ТТЛ и низкопороговыми КМОП БИС за счет использования внешних резисторов и источников питания с напряжением -I-5 и —4 В.
Основные параметры микроконтроллеров серии К1814:
Производительность, тыс. опер./с 10 — 50
Разрядность обрабатываемых дан-
ных, бит....................... 4
Разрядность команд, бит........... 8
Объем внутреннего ОЗУ, бит . . . 64 х 4
» » ПЗУ (К1814ВЕ1),
бит........................... 1024 х 8
Объем внешнего ПЗУ (К1814ВЕ2), бит............................. 1024 х 8
Напряжение питания, В............— 9 + 0,9
Входные напряжения, В низкого уровня....................—9... —4
высокого уровня...............—1...
4-0,3
Выходные напряжения, В: низкого уровня.....................—9... —5
высокого уровня...............—1...0
Тактовая частота синхронизации, кГц............................... 100 — 350
Потребляемая мощность, мВА ... 70
Диапазон рабочих температур, °C —10...
...4-70
Число выводов БИС: К1814ВЕ1....................... 40
К1814ВЕ2..................... 48
Структура однокристальных микроконтроллеров. В состав БИС (рис. 17.16, а и б) входят: 4-разрядные регистры адреса страниц ПЗУ программ (КР); 6-раз-рядные счетчики команд (PC); регистры буфера страниц ПЗУ (KPJ); регистры адреса возврата PC (PCJ); встроенное ПЗУ программ (ROM); регистры команд (RI); устройства управления (С С); встроенное ОЗУ данных (RAM); 2-раз-рядный регистр адреса страницы ОЗУ (RX); 4-разрядный регистр адреса данного в странице (RJ); мультиплексоры (М UX); 4-разрядный регистр-аккумулятор (АС); 4-разряд ное арифметико-логическое устройство (ALU); 5-разрядный регистр порта выдачи данных (QR); деши
РА(З-О) А(5~0) К(7~0)
г— Номер срормата
1 СОР1 I , AJ!R । ,
2 ‘ : 1 А ; Д X
3 JWj I 5
I , . , с?ре> . , ,
К 7 Кб Кб КЧ КЗ К2 К1 КО
ADR-адрес перехода ХХХХ - константа ВВ - номер бита СОР - код операции
Рис. 17.16
18’
547
фратор номера бита регистра PR (DC); 3-разрядный регистр с побитовой установкой и сбросом разрядов (PR); программируемая логическая матрица (PLA) для преобразования кода в регистре QR в код управления семисегментным индикатором; выходные буфера выдачи данных (BF); генератор синхронизации (CLG); регистр признаков состояния (PSW), включающий CL— метку признака подпрограммы и S - метку признака результата.
Описание выводов БИС К1814ВЕ1 и ВЕ2 приведено в табл. 17.25.
По типу операций все команды микроконтроллеров можно подразделить на несколько групп: пересылки (TAY, TYA, ТАМ, TAMIY, ТАМ A, TMY, ТМА, ХМ A, CLA); загрузки констант (TCY, TCMIY); арифметические (AM А AC, SA-MAN, IMAC, DMAN, IA, DAN, IYC, DYN, A6AAC; A8AAC, A10AAC, CPAIZ); сравнения (ALEM, ALEC, MNEZ, YNEA, YNEC); побитовой обработки памяти (SBIT, RBIT, TBIT1); адресации страниц ОЗУ (LDX, CO MX); адресации ПЗУ (BR, CALL, RETN); ввода/вывода (DNEZ, TDA, SETR, RSTR, TIQ, CLQ).
Таблица 17.25. Описание выводов микроконтроллеров серии К1814
Обозначение Номер контакта Назначение вывода
BE1 BE2
D(8, 4,2,1) 10-7 14-11 Входная 4-разрядная параллельная шина данных
2(1-0) 12,16-19, 23-25 — Выходная 8-разрядная параллельная шина для управления семисегментным индикатором
Q(8, 4, 2, 1) — 24, 26-28 Выходная 4-разрядная параллельная шина данных
R(12—0) 5-1, 40-36, 31-29 43-31 Выходной 13-разрядный параллельный порт с побитовым управлением
XTL(2, 1) 26, 27 30, 29 Вход и выход генератора синхронизации (используется для подключения времязадающей цепочки)
INIT 11 — Вход сброса/ тестирования счетчика команд и регистра страниц программ, выход синхросерии Ф1
PA (3-0) — 20-17 Выходы адреса страницы внешнего ПЗУ (от RP)
Л(5-0) — 2, 1, Выходы адреса команды в странице ПЗУ (от PC)
V — 47-44 Технологический вывод
Ф1 — 24 Выход фазы Ф1
INIT — 21 Выход сброса счетчика команд и регистра страниц программ
QSL — 16 Выход выдачи метки через регистр QR для индикации
Udd 6 23 Контакт для подключения источника питания ( — 9 ±0,9) В
Css 20 15 25 Контакт для подключения источника питания (0 В)
Рис. 17.16,6 иллюстрирует отличия микроконтроллера К1814ВЕ2, заключающиеся в наличии шин адреса и команд для подключения внешнего ПЗУ, а также в отсутствии ПЛМ управления семисегментным индикатором.
Система команд микроконтроллеров (табл. 17.26). Форматы команд представлены рис. 17.16, в. По форматам все команды можно подразделить на четыре группы: 1) команды переходов, включающие 6-разрядный адрес перехода в странице; 2) команды работы с 4-разрядными константами: 3) битовые операции с 4-разрядными регистрами, ОЗУ и 2-раз-рядными RX; 4) 8-разрядные кодированные команды действий.
Адресация ПЗУ основана на использовании регистра адреса страницы (RP) и 6-разрядного счетчика команд (PC). При включении микроконтроллеров сигналом INITPC сбрасывается в нуль (008), a RP устанавливается в код 178. При «последовательном» счете в PC перенос в RP не осуществляется. PC построен на основе счетчика Джонсона и генерирует псевдослучайную последовательность адресов, приведенную в табл. 17.27.
Загрузка RPJ осуществляется командой LDP. Занесенный в RPJ адрес может быть переписан в RP командой RETN. По командам BR и CALL осуществляется изменение процесса счета в PC.
548
Таблица 17.26. Система команд микроконтроллеров серии К1814
Двоичный код операции Мнемоника Операция Название команды Формат I Установка триггера
00100100 00100011 00000011 00100000 00000100 00100010 00100001 00101110 00101111 TAY TYA ТАМ TAMIY TAMZA TMY ТМА ХМА CLA (RY):=(AC) (AC): = (RY) (RAM): = (AC) (RAM): = (AC), (RY): =(RY)+ 1 (RAM): = (AC), ‘ (AC): = 0 (RY): = (RAM) (AC): = (RAM) (RAM) (AC) (AC): =0 Пересылка аккумулятора в R Y Пересылка RY в аккумулятор Пересылка аккумулятора в память Пересылка аккумулятора в память, инкремент R Y Пересылка аккумулятора в память с его последующей очисткой Пересылка памяти в RY Пересылка памяти в аккумулятор Обмен содержимого памяти и аккумулятора Очистка аккумулятора 4 1
ооюхххх 00100111 ТСУ TCMIY (RY) := XXXX (RAM): = XXXX, (RY): = (RY) + 1 Загрузка константы R Y Загрузка константы в память с инкрементом R Y 2 1
00100101 00100111 00101000 00101010 00001110 00000111 00101011 00101100 00000110 00000001 00000101 00101101 АМААС SAMAN IMAC DMAN IA DAN IYC DYN А6ААС А8ААС А10ААС CPAIZ (AC): = (AC) + (RAM) (AC): = (RAM) — (AC) (AC): = (RAM) + 1 (AC): = (RAM)~ 1 (AC): = (AC) + 1 (AC): = (AC) — 1 (RY): = (RY)+ 1 (RY): = (RY) — 1 (AC): =(ЛС) + 6 (AC): = (AC) + 8 (AC): = (AC) + 10 (AC): = (AC) + 1 Суммирование аккумулятора с памятью Вычитание аккумулятора из памяти Загрузка аккумулятора инкрементированным содержимым памяти Загрузка аккумулятора декрементированным содержимым памяти Инкремент аккумулятора Декремент аккумулятора Инкремент R Y Декремент R Y Приращение аккумулятора на 6 Приращение аккумулятора на 8 Приращение аккумулятора на 10 Образование дополнения аккумулятора 4 С С С с 1 с с с с с с с
Об (ADR) 0111ХХХХ 00100110 00000010 0101ХХХХ ALEM ALEC MNEZ YNEA YNEC (S): = I if (AC) < < (RAM) (S): = \if(AC) < < XXXX (S): = \if(RAM) * 0 (S): = Uf(RY)* (AC), (CL): = (S)(S):— = \if(RY) * XXXX Сравнение аккумулятора с памятью Сравнение аккумулятора с константой Сравнение памяти с нулем Сравнение аккумулятора с RY Сравнение RY с константой 1 2 4 4 4
001100ВВ 001101ВВ ООП\овв SBIT RBIT TBIT\ (RAM)BB. = 1 (RAM)BB: = 0 (S): = \if(RAM)BB= = 1 Установить бит памяти Сбросить бит памяти Проверить бит памяти 3 1
0011115В 00000000 LDX COMX (RX): = BB (RX): = (RX) Загрузить константу в RX Инвертировать RX 3 2
549
Продолжение табл. 17.26
Двоичный код операции Мнемоника Операция Название команды Формат | Установка триггера
0001ХХХХ 10(ЛПЛ) LDP BR (RPJ): = ХХХХ (5) = 1 then (RP, PC): = (RPJ, ADR) Загрузить буфер адреса страницы Условный переход S = 1 2 1
11 (ADR) 00001111 CALL RETN iflS) = 1 then (RPJ): = (PC), (RP, PC): = = (RPJ, ADR) (RP, PC): = = (RPJ, PC J) Обращение к подпрограмме при S= 1 Возврат из подпрограммы 1 4 1
00001001 DNEZ Установка метки, если данное не равно нулю X
00001000 00001101 TDA SETR (ЛО: = (D) = 1 Пересылка данных в аккумулятор Установка бита порта R 1 1
00001100 RSTR (Л)у: = 0 Сброс бита порта R 4 1
00001010 00001011 TIQ CLQ (QR) : = (AC, CL) (QR):=0 Пересылка аккумулятора и CL в OR Очистить QR 1 2
Примечания: 1. Адрес RAM определяется содержимым регистров RX и RY. 2. X — установка
S в произвольный код, зависящий от условий; С — установка S в значение, равное переносу ALU.
Таблица 17.27. Восьмеричные коды псевдослучайной адресации счетчика команд микроконтроллеров серии К1814
Номер PC Номер PC Номер PC Номер РС Номер РС
0 00 13 74 26 41 39 66 52 46
1 01 14 71 27 02 40 55 53 14
2 03 15 63 28 05 41 32 54 31
3 07 16 47 29 13 42 64 55 62
4 17 17 16 30 27 43 51 56 45
5 37 18 35 31 56 44 22 57 12
6 77 19 72 32 34 45 44 58 25
7 76 20 65 33 70 46 10 59 52
8 75 21 53 34 61 47 21 60 24
9 73 22 26 35 43 48 42 61 50
10 67 23 54 36 06 49 04 62 20
11 57 24 30 37 15 50 11 63 40
12 36 25 60 38 33 51 23
Адресация ОЗ У основана на использовании двух регистров: адреса страницы — RX и адреса слова — R Y, двухразрядный адрес в RX загружается командой LDX, а команда СОМХ генерирует его дополнение, например код 0000 для RX= 1111.
Содержимое R Y может инкрементироваться или декрементироваться команда-550
ми, оперирующими с ALU, благодаря чему достигается последовательная адресация ОЗУ в пределах страницы из 16 слов.
Все пространство ОЗУ представляется четырьмя обособленными страницами, доступ к которым возможен только с перезаписью RX.
Слово состояния программы включает два триггера: S и CL Триггер признака подпрограммы CL устанавливается командой CALL и определяет заполнение регистра RPJ и блокировку «длинных» переходов внутри подпрограммы. Таким образом, внутри подпрограммы возможно выполнение команд переходов, изменяющих только PC, что ограничивает длину подпрограмм 64 ячейками. Сброс триггера CL производится командой RETN при возвращении в основную программу.
Триггер S используется для условных переходов и хранит метку признака результата в течение времени исполнения одной команды. Содержимое S может быть выведено на индикацию через QR по команде YNEA.
Производительность микроконтроллеров может быть оценена на основе расчета времени машинного и командного циклов. Схемы подключения времязадаю-щих элементов к выводам XTL1 и XTL2 приведены на рис. 17.17, а, б. Максимальная частота синхронизации микроконтроллеров составляет 280 — 350 кГц. Длительность командного цикла составляет
шесть тактов (рис. 17.17, в) и для указанных частот находится в пределах от 18 до 21 мкс. В микроконтроллерах используется шеститактная система внутренней синхронизации (Ф6,..., Ф1) с совмещением в пределах двух машинных циклов процессов выборки и исполнения двух команд. Таким образом, производительность микроконтроллеров составляет от 48 до 56 тыс. кор. опер./с.
Ввод/вывод информации. Несмотря на то что микроконтроллеры серии К1814 реализованы по высокопороговой р — МОП-технологии, возможно их сопряжение со стандартными ТТЛ или низкопороговыми КМОП БИС с использованием внешних резисторов (рис. 17.17, г, Э). Особенностью микроконтроллеров является возможность сопряжения выводов порта R с электродно-люминесцентным индикатором (рис. 17.18, а) или прямого сопряжения с управляющей обмоткой реле. В качестве транзисторов VI обычно используются КТ814А или КТ6О8А. Схема подключения клавиатуры к выходам порта R и входам D (8, 4, 2, 1) приведена на рис. 17.18, в. Таким образом, микроконтроллеры позволяют организо-
Uss(OB)
Udd(~9B)
100 пФ 1м0м
R 4=с
Ф1
Uss (О В
GND(OB)-
UdbHB)
Рис. 17.17
Ф5
Ф6 Формирование адреса
Выборка команды N, Выборка команды N+1, исполнение команды N~1 исполнение команды N Гс
XTL1 X1L2
XTL1 XTL2
Ucc(5 В)
Ф2
ФЗ
Ф4
Ucc(5B)
Чтение команды из ПЗУ
Исполнение и Ввод данных
551
вать предельно простое сопряжение с самыми элементарными средствами ввода и индикации информации, используемыми в дешевых системах большой тиражности.
Данные на выход порта Q микроконтроллеров поступают с QR, куда они загружаются командой TIQ. Команда CLQ очищает QR, при этом PLA преобразует код на выходах 2(7 — 0) таким «образом, что сегменты подключенного к выходу индикатора гаснут. Пятиразрядное содержимое QR в БИС К1814ВЕ1 преобразуется в 8-разрядный бинарный код для управления семиеегментным индикатором (рис. 17.18, г), который стробируется фазой Ф2 и динамически индицирует данные. Разряд QR (0) = 5 выбирает
в первой ступени дешифратора набор числовых шин (0 — F) или (а — а). Вторая ступень PLA преобразует его в код управления сегментами. Возможно перепрограммирование PLA по требованию пользователя в процессе изготовления БИС. В микроконтроллере К1814ВЕ2 PLA отсутствует, поэтому при его использовании обычно применяют дополнительно микросхему К155ИД1.
17.9. Однокристальные микроконтроллеры серии К1820
Микроконтроллеры предназначены для использования в составе недорогих многотиражных систем управления и промышленной автоматики. В состав
552
серии входят две БИС: К1820ВЕ1 (однокристальный микроконтроллер со встроенным масочным ПЗУ), К1820ВЕ2 (однокристальный микроконтроллер с внешним ПЗУ).
Микросхема К1820ВЕ1 предназначена для использования в многотиражных изделиях в качестве органа управления, настраиваемого на решение определенной задачи в процессе производства БИС. Микроконтроллер К1820ВЕ2 может использоваться в качестве инструментальной системы отладки программ для БИС К1820ВЕ1 либо в качестве органа управления систем небольшой тиражности, программирование фотошаблонами которых нецелесообразно по экономическим соображениям.
Обе БИС имеют одинаковую систему команд, реализованы по МОП-техноло-гии, обрабатывают 4-разрядные операнды и содержат внутреннее ОЗУ данных объемов 64 х 4 бита.
Основные системные параметры микроконтроллеров серии К1820:
Объем адресуемого ПЗУ программ, слов..................... 1024
Разрядность команд, бит . . . . 8,16
Число входов прерываний, шт 2
» уровней вложения подпрограмм, шт....................... 3
Число приоритетов уровней прерываний, шт...................... 1
Число выводов корпуса БИС, шт: для К1820ВЕ1.................. 28
для К1820ВЕ2................... 40
Производительность микроконтроллеров, тыс. кор. опер./с . . . 100 — 250
Потребляемая мощность, мВА 180
Диапазон рабочих температур, °C 0 — (+ 70)
Структура микроконтроллеров серии К1820. Микросхемы (рис. 17.19, а и б) содержат: генератор синхронизации (CLG); делитель с коэффициентом пересчета, равным 16 (DIV); таймер с коэффициентом пересчета 1024 (ГМК); устройство управления (CU); 4-разрядный регистр, задающий режим ввода/вывода информации через регистр SRG(EN); программируемый регистр последовательного ввода/вывода или двоичный счетчик (SRG); постоянная память программ объемом в 1024 байта (КОМ); 10-разрядный счетчик команд (PC); три 10-разрядных регистра стека счетчика (5Л, SB, SC); опера
тивная память данных (RAM) на 64 тетрады, адресуемые как четыре строки по 16 колонок; 4-разрядный аккумулятор (АС); 4-разряд ное арифметико-логическое устройство (ALU); 2-разрядный регистр адреса строки RAM(BR); 4-разрядный регистр адреса колонки RAM(DR); 2-раз-рядный регистр-защелка (Щ, используемый в качестве программно-опраши-ваемого буфера запросов прерываний; 4-разрядный входной буфер данных (BD); 8-разрядный двунаправленный порт ввода/вывода информации (QR); 4-раз-рядный двунаправленный порт ввода/вывода информации (GR); триггер признака переноса ALU (С); управляемый триггером С буфер выдачи сигналов синхронизации последовательного ввода/вывода (SK); 10-разрядный порт выдачи адре-сов/приема команд (PR).
Описание выводов микроконтроллеров серии К1820 приведено в табл. 17.28. В отличие от БИС К1820ВЕ1 микроконтроллер К1820ВЕ2 имеет мультиплексированную шину для подключения внешнего ПЗУ — IP (7 — 0), по которой последовательно во времени осуществляются адресация и считывание команд. Адрес страницы ПЗУ задается кодом на выходах Р (9, 8). Для демультиплексирования адресных и цифровых шин IP используется внешний регистр (рис. 17.18, в), управляемый сигналом на выходе CLK. При выдаче высокого потенциала CLK на выходах IP (7 — 0) индицируется адрес очередной команды, отрицательный фронт CLK стробирует его запись во внешний регистр, а отрицательный потенциал стробирует чтение ПЗУ в шину IP (7 — 0).
Адресация ОЗУ производится с помощью двух регистров: 2-разрядного BR и 4-разрядного DR (рис. 17.19, г). При этом в BR находятся старшие, а в DR — младшие разряды адреса. Каждая из ячеек ОЗУ, заданная адресом столбца и строки, представляется 4-разрядным словом.
Синхронизация работы микроконтроллеров осуществляется частотой на входе ХТЫ (рис. 17.20, а). При этом цикл выполнения одной команды (tc) включает 16 периодов частоты синхронизации ХТЫ. Частота синхронизации тактового генератора составляет от 1,6 до 4 МГц, что обеспечивает гс в пределах от 4 до
553
Таблица 17.28. Описание выводов однокристальных микроконтроллеров серии К1820
Обозначение вывода Номер контакта Назначение вывода
K1820BE1 K1820BE2
D(7-0) 5-8; 12-15 11-14; 18-21 Двунаправленная 8-разрядная шина с тремя состояниями и повышенной нагрузочной способностью; используется для ввода/вывода информации (в том числе семисегментные индикаторы)
G(3 — 0) 24-21 31-28 Двунаправленная 4-разрядная шина данных
D(3—0) 25-28 37-40 4-разрядная выходная шина данных
IN(3 — 0) 20; 10; 9; 19 27; 16; 15; 26 4-разрядная входная шина данных, используемая также для организации системы прерываний
SI, SO 16; 17 23; 24 Вход и выход последовательного интерфейса данных
S 18 25 Выход управляемого источника системных синхроимпульсов, задаваемых содержимым триггера переноса С
XTLI, XTLO 3; 2 2; 1 Вход и выход генератора синхронизаций для подключения времязадающей цепочки
RESET 4 4 Вход сигнала сброса микроконтроллера
CLK — 33 Выход управления работой внешнего ПЗУ (индикация адреса/прием данных)
P(9, 8) — 35; 34 Выходы старших разрядов адреса внешнего ПЗУ
IP(7—0) — 8-5; 3; 36, 10; 9 8-разрядная двуйаправленная шина адреса ПЗУ/команд микроконтроллера
SKIP — 32 Выход сигнала пропуска команды
Ucc 11 17 Напряжение питания ( + 4,5 —6,3) В
GND 1 22 Напряжение питания (0 В)
Таблица 17.29. Управление работой SRG
Код в EN Режим работы SRG Режим работы выводов Информация на выходе ।
3 0
SI SO (SK) = 1 (SK) = 0
0 0 Сдвигающий регистр Последова- 0 SINC 0
1 0 Сдвигающий регистр тельный вход Последова- Последова- SINC 0
0 1 Двоичный счетчик тельный вход Счетный вход тельный выход 0 1 0
1 1 Двоичный счетчик Счетный вход 1 1 0
Примечание. SINC — системная синхронизация.
10 мкс. Времена фронтов синхросигналов (tHL, tLH) лежат в пределах от 0,5 до 1,5 мкс (при CLK = 1,6 МГц).
Времена предустановки и удержания команды (Г£, tc) на входах IP (7 — 0) должны быть не менее 0,3 и 0,25 мкс. Время выборки внешнего ПЗУ должно быть не более 1,7 мкс.
Начальный сброс микроконтроллеров производится установкой кода 0000000000 в счетчик команд по сигналу RESET (рис. 17.20,6). При этом также сбрасываются регистры Л С, BR, DR, GR, SRG, DR и EN. На выходе S в каждом цикле
554
выдается системный синхроимпульс. Время нарастания сигнала сброса (tR) должно быть в пределах от 1 мкс до 1 мс и превосходить время трех командных циклов (*r > tc)-
Управление прерываниями и вводом/вы-водом осуществляется с помощью регистра EN. Разряды EN (3,0) при этом управляют работой сдвигающего регистра согласно табл. 17.29. Разряд E7V(1)=1 разрешает прием запроса прерывания по входу IN(1). При переходе на обработку прерывания EN (1) сбрасывается в нуль, что блокирует кратные преры-
so
GND
IN(S-O) S Q(7-0) G(3-0)
Рис. 17.19
вания. Запросы прерываний на входе 7N(1) воспринимаются низким уровнем сигнала, сигнал запроса должен сохраняться на входе не менее 2гс. Переход на прерывание блокируется до завершения обработки текущих команд перехода. При переходе на прерывание в регистр SC переписывается содержимое SB, в SB — SA, в SA - инкрементированное
содержимое PC. В PC заносится адрес 1111111111, по которому хранится первая команда прерывающей подпрограммы. При погружении данных в стек предыдущее содержимое SC теряется.
Возврат из прерываний осуществляется командой RET, передающей содержимое SC в SB, SB в SA, SA в PC. Разряд EN(2) управляет выдачей информации из
555
а)
mi
CLK, SK
IN,G, XTLO,Q, SI (прием)
G,D,Q,SO (выдача)
SKIP
P(9,8), 1Р(7~0)(выдача)
1Р(7~0)(прием)
tc
1234567 8 9101112131415 0 1 2 3 4 5 6 7 8 9101112131415
плллллпя иигшишллллшишлг
Рис. 17.20
tR^RC*3tc
Рис. 17.21
регистра QR в шину Q(7 —0). При EN(2)=1 Q(7-0) = 6K, и при EN(2)=0 выходные каскады шины 2(7 — 0) переходят в высокоимпедансное состояние.
Система команд микроконтроллеров. Набор операций включает 49 инструкций 10 различных форматов (рис. 17.21). Арифметические команды (табл. 17.30) преобразуют содержимое аккумулятора и являются единственными операциями, изменяющими содержимое триггера С. Особенностью системы команд микроконтроллеров является реализация условных пропусков по результатам операции следующих за командой инструкций, что увеличивает мощность команд и позволяет гибко строить программы анализа признаков. Команды передачи управления (табл. 17.31) позволяют реализовать условные и безусловные переходы в организацию подпрограмм через
стек. При работе с подпрограммами содержимое метки С в стеке не сохраняется.
Команды работы с ОЗУ (табл. 17.32) позволяют производить как пословный, так и побитовый обмен информацией с памятью данных. Команды обращения к регистрам (табл. 17.33) позволяют осуществлять обмен информацией и нагрузку непосредственных операндов в регистры; команды проверки состояний (табл. 17.34) — сравнивать содержимое аккумулятора с памятью пословно либо побитно и проверять состояние входов G(3 —0), используемых обычно для управления и опроса состояния исполнительных органов. Команда S ТК обеспечивает отсчет собственного времени микроконтроллера для работы в составе систем реального времени.
Команды ввода/вывода (табл. 17.35) обеспечивают обмен информацией ми-
556
Таблица 17.30. Арифметические команды однокристальных микроконтроллеров серии К1820
Мнемоника Двоичный код Операция Название команды Установка признака Формат команды
ASC 0011.0000 (АО: = (АС) + (ЯЛЛ/) + (О, (РО : = (РО + 2if(O = 1 Сложение с учетом переноса и пропуск следующей команды при С= 1 + 1
ADD 0011.0001 (АС): = (АС) + (RAM) Сложение аккумулятора с памятью + 1
ADT 0100.1010 (АС): = (АС) + 10102 Десятичная коррекция аккумулятора + 1
AISC 0101.YYYY (Л0:=(ЛО + (У). (PQ: = (PQ + 2z/(C)=l Непосредственное сложение и пропуск следующей команды при С = Г + 2
CASC 0001.0000 (АО : = (АО + (RAM) + (Q, (РО : = (РО + 2if(O = 1 Вычитание с учетом переноса и пропуск следующей команды при С= 1 + 1
CLRA 0000.0000 (ЯС): =0 Очистка аккумулятора — 1
COMP 0100.0000 (АО: = (АО Инвертирование аккумулятора — 1
NOP 0100.0100 (РО = (РО + 1 Пустая операция — 1
RC 0011.0010 (С):=0 Сброс триггера переноса 0 1
SC 0010.0010 (С): = 1 Установка триггера переноса 1 1
XOR 0000.0010 (АО - = (АО® (RAM) Исключающее ИЛИ — 1
Примечание. Установка в С признака переноса -и 1 — сброс и установка триггера С. « + », сохранение старого состояния-
Таблица 17.31. Команды передачи управления однокристальных микроконтроллеров серии К1820
Мнемо ника Двоичный код Операция Название команды Формат команды
JTD 1111.1111 (РС[7- 0]): = (ROM), ADR = (PC[9, 8], Л [3-0], М [3 —0]) Косвенный безусловный переход в пределах страницы ПЗУ 1
JMP ОПО.ООЛЛ, АААА.АААА (РС): = (9-0) Безусловный переход с непосредственной адресацией 6
1ААА.АААА (РС[6 —0]): = ЛРЛ(б-О) (2 или 3 страницы) Переход в пределах одной страницы 3
JP 11АА.АААА (РС[6-0]): = ЛРЯ(5-0) (текущая страница) Не допускается установка адреса последнего слова страницы 4
JSRP 10АА.АААА (SC): = (SB), (SB): = (SA), (SA):(PC)+1, (PC): = = (0010, А[5 —0]) Передача управления подпрограммы из любой страницы, кроме 2 и 3, в страницу 2 (не допускается установка адреса последнего слова страницы) 4
JSR 0110.10ЛЛ, АААА.АААА (SC): = (SB), (SB): = (SA), (SA): = (PC) + I, (PC): = =(A[9—0] Передача управления подпрограмме с непосредственной адресацией 6
RET 0100.1000 (PO = (SA), (SA): = (SB), (SB): =(SO Возврат из подпрограммы 1
RETSK 0100.1001 (PO : = (SA) + 1, (SA) : = (SB), (SB): = (SC) Возврат из подпрограммы с пропуском первой команды 1
557
Таблица 17.32. Команды обращения к ОЗУ однокристальных микроконтроллеров серии К1820
Мнемоника Двоичный код Операция Название команды Формат команды
CAMQ 0011.0011, | 0011.1100 J (QR[T— 0]) := (AC, RAM) Передача содержимого аккумулятора и ОЗУ в QR 9
CQMA 0011.0011, | 0010.1100 J (RAM):=(QR\1—A}), (ЛО:=(2Я[3-0]) Передача содержимого QR в ОЗУ и аккумулятор 9
LD 00ЯЯ.0101 (AC) := (RAM), (BR): = (BR)®RR Загрузка аккумулятора с последующей модификацией адреса ОЗУ из команды 5
LDD 0010.0011, ) WRR.DDDD j (AC) : = (RAM), ADR= RRDDDD Загрузка аккумулятора из ОЗУ по непосредственному адресу 7
LQID RMB 1011.1111 0100.1100 (SC) := (SB), (SB) : = (SA), (SA):=(PQ, (QR) .= (ROM), ADR = (PC[9, 8], A [3-0], Л/[3- 0]), (PC) =(SA), (SA):— (SB), (SB) : = (SC) (RAM[0]) := 0 Загрузка QR из ПЗУ по косвенному адресу (перед выполнением команды содержимое PC спасается, а после выполнения — восстанавливается из стека) 1
SMB .0101 .0010 .0011 0100.1101 о о о — .". .н. ’* .". FT FT o' 5SSS5SS Запись нуля в бит ячейки ОЗУ 1
.0111 .оно .1011 (Я/Ш[1]) := 1 (ЯЯЛ/[2]) := 1 (RAM[3]) := 1 Запись единицы в бит ячейки ОЗУ 1
STII 0111.ТУТУ (RAM) := У, (DR) : = (DR) + 1 Запись непосредственного операнда в ОЗУ с последующим увеличением адреса 2
X оояя.оно (AC) (RAM), (BR). = (BR) © RR Обмен содержимого аккумулятора с ОЗУ с последующей модификацией BR 5
XAD 0010.0011, \0RR.DDDD (AC) (RAM), ADR= RRDDDD Обмен содержимого аккумулятора с ОЗУ при непосредственной адресации памяти 7
XDS 00ЯЯ.0111 (AC) := (RAM). (RAM) : = (AC), (DR) := (DR) — 1, (BR): = (BR) © RR Обмен содержимого аккумулятора с ОЗУ, последующей модификацией адреса и пропуском следующей команды при (BD) — 15 5
XIS 00ЯЯ.0100 (AC) (RAM), (DR) := (DR) 4- 1 (BR) : = (BR)+± RR Обмен содержимого аккумулятора с ОЗУ, последующей модификацией адреса и пропуском следующей команды при (BD) = 0 5
Таблиц а 17.33.Команды обращения к регистрам однокристальных микропроцессоров серии К1820
Мнемоника Двоичный код Операция Название команды Формат команды признака
С АВ СВА LBI 0101.0000 0100.1110 WRR.DDDD при DDDD = 0,9,. ..,15; (DR): = (АС) (AQ:=(DR) (BR) : = RR, Загрузка DR из аккумулятора Загрузка аккумулятора из DR Непосредственная загрузка BR и DR 1 5
558
Продолжение табл. 17.33
Мнемоника Двоичный код Операция Название команды Формат команды признака
0011.0011; 10RR.DDDD при любом DDDD (DR):=DDDD Пропуск всех следующих за командой инструкций LBI до первой другой команды 7
LEI 0011.0011, ОПО.ГГУГ (EN) := YYYY Непосредственная загрузка регистра EN 10
XABR 000J .0010 (AC):=00(BR), (BR):=(AC) Обмен содержимого BR и аккумулятора 1
Таблица 17.34.Команды проверки состояний однокристальных микроконтроллеров серии К1820
Мнемоника Двоичный код Операция Название команды Формат команды
SKC 0010.0000 (РС) + 2 if С = 1 Пропуск следующей команды при С = 1 1
SKE 0010.0001 (PC) : = (РС) + 2 Сравнение содержимого аккумуля- 9
if(AC) = (RAM) тора с содержимым ячейки ОЗУ и пропуск следующей команды при их
равенстве
SKGZ 0011.0011 (РС):=(РС) + 2 'I Проверка состояния входов 6 (3 — 0) 8
0010.0001 ifG(3 — 0) = 0000 J 4 и пропуск следующей команды при коде 0000
SKGBZ 0011.0011 (PC): = (PC) + 2if
0000.0001 6(0) = 0 Проверка состояния одного из би- 8
0001.0001 6(1) = 0 * тов 6(3 — 0) и пропуск следующей
0000.0011 6(2) = 0 команды при коде 0
0001.0011 6(3) = 0 J
SKMBZ 0001.0011 (PC): = (PC) + 2if
0000.0001 6(0) = 0 Проверка состояния одного из битов 8
0001.0001 6(l) = 0 ячейки ОЗУ и пропуск следующей
0000.0011 6(2) = 0 команды при равенстве 0,
0001.0011 6(3) = 0
STK 0100.0001 (PC) : = (PO + 2if Проверка состояния таймера и про- 1
(TMR) > 1024 пуск следующей команды при его пере-
полнении
Таблица 17.35. Команда ввода/вывода однокристальных микроконтроллеров серии К1820
Мнемоника Двоичный код Операция Название команды Формат команды
ING f 0011.0011 ] 0010.1010 (AC) : = 6(3-0) Ввод данных с шины 6 9
ININ Г 0011.0011, | 0010.1000 (AC): = IN (3—0) Ввод данных с шины IN 9
INIL f 0011.0011, I 0010.1001 (AC): = 7£(3),l,0,7L(0) Ввод данных из IL регистра в аккумулятор 9
INL ( 0011.0011, I 0010.Н10 (RAM) :=Q(7-A), (AC):=Q(3-0) Ввод данных из шины Q в память и аккумулятор 9
OBD f ooii.ooii, 1 0011.1110 D (3-0):= (DR) Вывод данных из DR на ши-ну Q 9
OGI f 0011.0011, ( 0101. YYYY 6(3-0):= YYYY Вывод непосредственного операнда в шину 6 10
559
Продолжение табл. 17.35
Мнемоника Двоичный код Операция Название команды Формат команды
OMG XAS 0011.0011, 0011.1010 0100.1111 G (3-0):= (RAM) (SK):=(C), (AC) := (SRG), (SRG) := (AC) Вывод содержимого ячейки ОЗУ в шину G Обмен данными между аккумулятором и сдвигающим регистром SRG 9 1
кроконтроллеров с внешними устройствами. При работе со сдвигающим регистром команда XAS обеспечивает задачу одного бита, поэтому для вывода содержимого SRG необходимо использовать последовательность из четырех команд XAS. Синхронизация последовательного кода осуществляется импульсами на выходе S. При работе SRG в качестве двоичного счетчика на выходе S командой XAS формируются системные синхроимпульсы.
Основные электрические параметры микроконтроллеров серии К1820:
Напряжение питания Ucc, В . . . +4,5...
...+6,3
Потребляемый ток 1СС, мА .... <30
Входные напряжения, В: логического нуля 11ц . . . . <0,6
логической единицы Um ... >2,0
Выходные напряжения, В: логического нуля Uql • • • <0,4 логической единицы Uqh • • • >2,4
Выходные токи логического нуля
Iol, мА: для 2 (7 - 0).................... <14
для остальных шин .... <2,5
Микросхемы полностью совместимы со стандартными ТТЛ, низкопороговыми КМОП и п-МОП БИС.
17.10. Универсальная система отладки «Электроника МИКРОСОТ»
Система предназначена для автоматизации процессов проектирования, отладки и испытаний программы и аппаратных средств различных микропроцессорных устройств и систем, построенных на БИС серий К58О, К1816ВЕ48, К181ОВМ86, К581, К1801, К1806.
Состав системы МИКРОСОТ. В систему (рис. 17.22,а) входят:
560
базовый вычислительный комплекс со штатным оборудованием на основе микроЭВМ «Электроника-60» или «Электроника НМ-111.00.1», символьный дисплей типа 15 ИЭ-00-013, термопечать типа 15 ВВП8О-ОО2 или АЦПУ типа DZM-180, накопителя на гибких дисках 133 мм типа «Электроника НГМД-6022»;
набор схемных эмуляторов для всех типов отлаживаемых микропроцессоров; универсальные модули программаторов для занесения информации в БИС ПЗУ или ПЛМ (ПРОМ1; ПРОМ2) с переходными устройствами (ПУ).
Схемные эмуляторы и универсальные программаторы подсоединяются к микроЭВМ через стандартную общую шину. Связь схемного эмулятора с проектируемой системой осуществляется через гибкий кабель со штыревым разъемом.
Универсальные модульные программаторы обеспечивают занесение информации в БИС типов К556РТ4 — РТ7, К537РФ1 - РФ5 (ПРОМ1) или К556РТ1, РТ2 (ПРОМ2).
Программное обеспечение «МИКРОСОТ». Система программ предназначена для выполнения следующих функций: ввода и корректировки текста программы пользователя на языке ассемблера, используемого микропроцессорами; трансляции исходного текста программы в объектные коды с компоновкой объектных модулей; получения единого загрузочного модуля с использованием библиотек программ; отладки программ пользователя с помощью программнологической модели с выводом информации о ходе выполнения отлаживаемой программы; просмотра и применения любой ячейки памяти отлаживаемой программы и регистров моделируемого микропроцессора; прогона всей программы или любой ее части, трассировки; останова
отлаживаемой программы в заданной точке, имитации ввода/вывода, прерываний и т. д.; тестирования и комплексной отладки аппаратных и программных средств в реальном масштабе времени с использованием схемного эмулятора; ввода программ пользователя в память эмулятора; выполнения программ по командам и циклам с фиксацией состояния шин микропроцессора; расстановки условий останова и контрольных точек; хранения не менее 64 предыдущих состояний до точки останова; циклического выполнения заданных частей программы пользователя и т. д.
Обобщенный алгоритм работы «МИКРОСОТ» приведен на рис. 17.22,6. Система обеспечивает документирование процесса отладки на всех этапах и занесение отлаженных программ в ПЗУ или ПЛМ. Система обеспечивает: параллельную и независимую отладку программных и аппаратных средств, опережающую отладку программных средств до изготовления физической модели, комплексную стыковку и отладку программных и аппаратных средств, частичное тестирование и контроль создаваемых систем в процессе их изготовления.
561
Применение системы «МИКРОСОТ» в технологическом цикле проектирования снижает трудоемкость, сокращает сроки и повышает качество проектирования микропроцессорных систем.
Список литературы к гл. 17
1. Гальперин М. П. Одноплатные микроЭВМ и микроконтроллеры // Микропроцессорные средства и системы. 1984. № 2. С. 16-19.
2. Златокольский В. Н., Лобов И. Е., Стоянов А. И., Щадрин И. А. Однокристальные 4-разряд-ные микроЭВМ серии К1814 // Микропроцессорные средства и системы. 1985. № 1. С. 3—10.
3. Малые ЭВМ и их применение / Ю. А. Дедов, М. А. Островский, К. В. Песелев
и др.; Под ред. Б. М. Наумова. М.: Статистика. 1980. 231 с.
4. МикроЭВМ СМ-1800: Архитектура, программирование, применение /А. В. Г и г л а в ы й, Н. Д. Кабанов, Н. Л. Прохоров, А. Н. Ш к а-марда. М.: Финансы и статистика. 1984, 136 с.
5. Одноплатные микроконтроллеры Электроника С5-41 /М. П. Гальперин, А. В. Гинтер, В. В. Городецкий и др. // Микропроцессорные средства и системы. 1984. № 2. С. 20-23.
6. Попов А. А., Хохлов М. М., Глухман В. Л. Диалоговые вычислительные комплексы «Электроника НЦ-80-20» // Микропроцессорные средства и системы. 1984. № 4. С. 61-64.
7. Прохоров Н. Л., Ландау И. Я. МикроЭВМ СМ-1800 и ее программное обеспечение // Микропроцессорные средства и системы. 1984. № 2. С. 28-30.
8. Уокерли Дж. Архитектура и программирование микроЭВМ. М.: Мир. 1984. Т. 2. 341 с.
9. Центральный процессор М2. Эксплуатационные документы 3.858.382, ТО. М.: ЦНИИ «Электроника». 1979. 218 с.
18
Основы микропрограм мирования секционных комплектов БИС
Специфической особенностью секционных комплектов является организация устройства управления на основе БИС блока микропрограммного управления и набора БИС постоянных ЗУ. Это позволяет легко адаптировать микроЭВМ и контроллеры к специфике решаемых задач, но добавляет трудоемкий этап в их разработке — создание и отладку пакета микропрограммного математического обеспечения. Для широкого круга потребителей основную сложность представляют выбор алгоритмов и написание микропрограмм обработки арифметических операций. Рассмотрим их на примере микропрограмм сложения, умножения, деления и двоично-десятичных преобразований чисел. В качестве элементной базы используем наиболее характерные комплекты: К584 — обладающий возможностью совмещения операций в ALU и счетчике команд на К7, а также хорошо приспособленный к алгоритмам арифметической обработки данных; К1804 — наиболее широко распространенный комплект с эффективной системой микрокоманд; К589(585) — комплект с малоэффективной системой микрокоманд и низким алгоритмическим быстродействием.
18.1. Работа микропрограммного устройства управления и формат микрокоманд
В функции микропрограммного устройства управления входит задание управляющих кодов для всех узлов ми
кроЭВМ в каждом такте их работы. Поэтому при разработке листинга ПЗУ программист должен составить микропрограмму, управляющую всеми БИС, входящими в состав системы. На рис. 18.1, а приведена обобщенная логическая структура микропрограммируемой ЭВМ, микрокоманда которой включает поля, управляющие самим блоком микропрограммного управления (MCU), набором БИС центральных процессорных элементов (СРС), набором магистральных приемопередатчиков (BF), контроллером прерываний (INTU), контроллером интерфейса (ICU) и контроллером синхронизации (SGN).
Суммарная разрядность полей микрокоманды может составлять 24 — 64 бита и более. Емкость ПЗУ микрокоманд для микропрограммируемых контроллеров обычно лежит в пределах от 128 до 2048 слов, для микроЭВМ — от 1024 до 4096 слов. При создании пакета микропрограмм программисту необходимо решить вопросы, связанные с распределением адресов ПЗУ, взаимодействием БИС, учетом взаимного влияния их временных диаграмм и выбором правильной синхронизации, учитывающей особенности разрабатываемых микропрограмм.
Временная диаграмма цикла выборки микрокоманды из ПЗУ при параллельной форме ее записи приведена на рис. 18.1,6. Синхросерия CLK0 положительным фронтом заносит код с выхода ПЗУ (MI) в конвейерные регистры микрокоманд, которые могут находиться как внутри БИС, так и строиться вне БИС на схемах
563
°)
Рис. 18.1
средней степени интеграции. При этом код на входах регистров должен устанавливаться за время tMIL и удерживаться на выходе ПЗУ в течение времени tMIH.
С целью адаптации времени цикла к сложности операций, производимых в процессоре, часто вводится управление типом цикла из микрокоманды, заключающееся в подаче на входы управления SGN кода, задающего в каждом такте число синхросерий и время гс- При этом в однотипных микрокомандах возможно обращение к внешней памяти и устройствам различного быстродействия. Для адаптации времени цикла к быстродействию подключенных к интерфейсу устройств обычно используется асинхронная временная диаграмма интерфейса, запускаемого сигналом SYNC и ждущего ответа устройств по линии RPLY. Согласование временной диаграммы интерфейса с внутренней диаграммой работы процессора осуществляется контроллером интерфейса, останавливающим после начала обращения к каналу сигналом STP контроллер синхронизации и перезапускающим его по получению ответа из канала через время tSTP.
Наибольшее распространение в настоящее время получают БИС ПЗУ с организацией накопителя 2048 х 8 бит с временем чтения, равным 50 — 80 нс. В ряде применений объем ПЗУ в 2048 слов является избыточным, при этом разрядность слова, равная восьми битам, явно недостаточна. Типичным решением, приводящим к сокращению оборудования, в этом случае является расщепление цикла обращения к ПЗУ на несколько тактов. Рис. 18.1, в иллюстрирует расщепление цикла считывания ПЗУ на два такта за счет использования в качестве младшего разряда адреса синхронизации CLK0. Временная диаграмма работы ПЗУ представлена на рис. 18.1, г. Расстояние между фронтами, синхронизирующими прием первой и второй половин микрокоманд, должно удовлетворять требованию : tR tRD + tMlL, где tRD - время считывания ПЗУ.
Эффект от расщепления цикла ПЗУ можно иллюстрировать примером: при необходимости организации ПЗУ емкостью в 1024 х 32 бит и наличии микросхем с организацией 2048 х 8 бит на
копитель может быть построен на четырех микросхемах без расщепления или двух БИС с расщеплением цикла считывания.
Наряду с сокращением оборудования при расщеплении цикла наблюдается снижение быстродействия процессора, зависящее в каждом конкретном случае от соотношения быстродействий микропроцессора и БИС ПЗУ. В ряде случаев при правильной расстановке разрядов микрокоманд по расщепленным полям реальное быстродействие процессора может сохраняться [5].
18.2. Использование совмещения операций в ЦПЭ
Одной из специфических особенностей БИС К584ВМ1 является возможность совмещения операций, выполняемых в ALU, и счета в К7, поэтому при распределении функций между регистрами на R7 целесообразно возлагать функции счетчика команд. Работа R7 управляется сигналами на входах: переноса счетчика команд (PC) и управления инкрементом (INC). Потенциал на входе приоритета (PR) управляет индикацией R7 на шине адреса (DA) [6].
Организация конвейерной обработки команд поясняется приведенной в табл. 18.1 микропрограммой суммирования регистра с содержимым ячейки памяти. При ее написании использованы обозначения: АС — содержимое регистра-аккумулятора (КО); RI - внешний регистр для хранения команд; XXX — произвольная операция, не изменяющая содержимого К7; AR — адресное поле команды, выделенное из RI.
Анализ приведенной микропрограммы указывает на то, что она может быть исполнена в три такта, так как операции по наращиванию R7 и считыванию кода команды в RI совмещены во времени с двумя последними тактами исполнения предыдущей микропрограммы.
Рассмотрим запись аналогичной микропрограммы для БИС К1804ВС1, не имеющей средств для совмещения операций в ALU и счетчике команд:
Tl. (R7): = (R7) + 1;
Т2. (DO): = (R7), чтение памяти', (RI): = ((R7));
ТЗ. (DO): = (DI) + (R1), чтение AR из R1 в DI; Т4. Чтение памяти, (КО): = (КО) 4- (DI).
565
Таблица 18.1. Совмещенная обработка одноадресной команды сложения
Фазы исполнения команд Мнемоника Микрокоманда CPU PR INC PC Работа счетчика команд на R7 Фазы выборки команд
Обработка XXX XXX X X 1 XXX —
предыдущей
команды XXX XXX 0 0 0 (Я): = (Я7)+1 Совмещен-
XXX XXX 1 0 1 (Я/): = ((Я7)) ная выбор-
ка коман-
Обработка (ZX4): = (IND} + (И7?):=(Я/)+ 0 X 1 NOP ды
текущей + iAR) + №)
команды (АС): = (АС) + (R0): = (R0) + 0 0 0 (Я7):=(Я7)+1 Совмещен-
((DA)) ная вы-
NOP NOP 1 0 1 (ЯД = ((Л7)) борка сле-
дующей
команды
Обработка XXX XXX 0 X X XXX
следующей XXX XXX X X X XXX —
команды XXX XXX X X X XXX
Примечание: IND — индексный регистр R1; AR — адресное поле команды, выделенное из RI; WR — рабочий регистр; АС — аккумулятор (Я0); NOP — пустая операция; XXX — произвольная операция.
При использовании этого микропроцессора микропрограмма исполняется за четыре такта.
Наименьшим алгоритмическим быстродействием обладает микропроцессор К589ИК2 [1], микропрограмма команды сложения аккумулятора с памятью для которого исполняется за семь тактов:
TI. LMI, С1=\;
Т2. NOP. (Comment):
ТЗ. ILR, С1=0;
Т4. АМА, С1=0;
Т5. LMI, CI = У;
Тб. LDM, С1=\;
Т7. ALR, С1=0;
(RGA):=(R7), (R7): = = (R7) + 1;
Чтение памяти, (RI) :
:((R7)) = (DI);
(AC):=(RI);
(RT) : = (DI) + (AC), чтение AR из RI в DI; (RGA) : = (RT);
(AC) : = (DI), чтение памяти;
(AC; RO): = (AC) + (RO)
чают операции двоичного сложения и двоичного вычитания чисел в дополнительном коде, поэтому составление микропрограмм сложения и вычитания двоичных чисел со знаком не вызывает затруднения. Большинство алгоритмов выполнения операций умножения и деления двоичных чисел осуществляют преобразования их модулей. Поэтому перед исполнением таких микропрограмм необходимо установить знак результата, привести числа к модулям, затем произвести арифметическую обработку и присвоить знак результату.
Запись микропрограммы преобразования двоичных чисел к модулям и присвоения знака результату для БИС К584ВМ1 на языке, подобном АЛГОЛ, приведена ниже:
18.3. Обработка двоичных чисел с учетом знака результата
Выполнение операций двоичной арифметики, таких как сложение, вычитание, умножение и деление, требует учета знаков операндов для получения верного результата.
У большинства секционных микропроцессоров системы микрокоманд вклю-
Begin
TI. (R0): = (DI); (QR):=(DI);
Т2. (WR) :(R0) + (QR); (N): = (WR)n, Comment: Чтение чисел X и Y “в регистрах R0 и QR, выявление знака результата и запоминания его в триггере N.
ТЗ. (1ГЯ):=(Я0);
Т4. if = 1 then (RO): = (WR) + 1;
Т5. (WR): = (QR); __
T6. if (WR)n = 1 then (RI) :=(WR)+l else (Я/): = (1ГЯ);
566
Comment: Преобразование чисел X и Y к модулям и запоминание их в регистрах RO, R1;
Т7. Comment: Начало микропрограммы умножения (деления) модулей двоичных чисел X и У;
Т8. Comment: Конец микропрограммы с размещением модуля результатов в WR (старшие разряды) и QR (младшие_разряды);
T9, if(A) = 1 then (RI): = (QR) + 1; (RO): = = (^) + C(9; go to T10; else (RI): = = (QR); (R0): = (WR);
Comment: Присвоение знака результату с размещением его в R0 (старшие), R1 (младшие разряды); Т10. end.
Максимальное время ее исполнения равно семи тактам, минимальное — пяти. Емкость ПЗУ, необходимая для размещения микропрограммы, составляет восемь ячеек. При использовании микропроцессоров К1804ВС2, К1804ВС1 микропрограмма исполняется с тем же алгоритмическим быстродействием (равное число тактов). На БИС К589ИК02 (К585ИК02) данная микропрограмма исполняется за 17 или 13 тактов и занимает 22 ячейки ПЗУ.
В микропрограмме умножения не обязательно производить действия на модулях чисел. Возможна обработка чисел со знаком, при этом для БИС К584ВМ1 или К1804ВС1 (ВС2) необходимо организовать внешнюю цепь введения знака в старший разряд произведения при использовании сдвига слов двойной длины.
18.4. Умножение и деление но секционных БИС
введение в состав микропрограммных устройств управления таймеров позволяет одновременно с выполнением циклических микропрограмм производить подсчет числа итераций, что делает предпочтительным использование алгоритмов с однозначным, заранее известным числом тактов.
Умножение модулей чисел методом суммирований и сдвигов вправо. При использовании БИС К584ВМ1 алгоритм реализуется двумя микрокомандами: (WR, QR): = SRA (WR, QR) при Уо = 0; и
(WR, QR); = SRA(WR + + RX, QR) при Уо = 1.
Перед его выполнением в WR заносится нуль, в регистр RX — множимое X, а, в регистр QR — множитель У. Индикация значения младшего разряда Уо осуществляется на вводе СМ в младшей позиции CPU. В таймер заносится число п, соответствующее разрядности множителя. После выполнения умножения результат 2и-разрядной длины находится в регистрах WR (старшая часть) и QR (младшая часть). Алгольная запись алгоритма умножения приведена ниже:
Tl. Begin (WR): = 0; (TMR): = и; Start TMR;
Comment: Обнуление частичного произведения, установка в таймере числа циклов, запуск таймера; Т2. if (QR)q=0 then (WR, QR): = SRA(WR, QR) else (WR, QR): = SRA (WR + RO, QR); Comment: Действие T2 повторяется n раз, после чего осуществляется выход из цикла по сигналу переполнения таймера посредством прерывания через ячейку ПЗУ с адресом 1111111111 (ТЗ);
ТЗ. Stop TMR; end.
При размещении микропрограммы в ПЗУ используется всего семь ячеек: одна для входа в микропрограмму: (WR): — 0, (TMR) : = п; одна для первого ветвления по (QR)q; две для запуска таймера при (QR)q = 1 и (QR)q = 0; две для организации цикла (Т2) с микрокомандами (WR, QR): = SRA (WR, QR) и (WR, QR): = SRA (WR + RO, QR); одна для выхода через прерывание из цикла умножения (с адресом 1111111111).
Пример умножения двух модулей целых двоичных чисел по описанной микропрограмме приведен в табл. 18.2, на рис. 18.2, а дана схема продвижения информации при умножении. Алгоритмы умножения целых и дробных двоичных чисел отличаются только одним действием. При умножении дробей не нужно делать последнего сдвига вправо. Следовательно, если исходные числа и полученный в табл. 18.2 результат трактовать как дроби, то после выполнения последней операции нужно произвести логический сдвиг результата влево
567
Таблица 18.2. Пример умножения целых чисел методом суммирований и сдвигов вправо для БИС К584ВМ1 (17-99 = 1683)
Состояние Микрокоманды
WR (произведение 5) QR (множитель У) CM(Yq)
0000 0000 + 0001 0001 0110 0011 1 |(ИгА, QR):= SRA(WR + R0, QR)
0000 1000 + 0001 0001 1011 0001 1 |(WR, QR) := SRA (WR + R0, QR) J
0000 1100 1101 1000 0 (WR, QR) : = SRA(WR, QR)
0000 0110 ОНО 1100 0 (WR, QR): = SRA(WR, QR)
0000 ООП ООН ОНО 0 (WR, QR):= SRA(WR, QR)
0000 0001 + 0001 0001 1001 1011 1 (WR, QR) := SRA (WR + R0, QR)
0000 1001 + 00010001 0100 1101 1 (WR, QR) := SRA (WR + R0, QR)
0000 1101 0010 0110 0 (WR, QR):= SRA(WR, QR)
0000 оно 1001 ООН 1
Результат операции в прямом коде равен 1683
Примечания: 1. На выводе СМ информация индицируется с задержкой на один такт, поэтому перед входом в цикл выполняется микрокоманда дополнительного сдвига (WR, QR) := SRA(WR, QR). 2. Начальное состояние регистров: (WR) = 00000000 (произведение), (Я0) = 0001 0001 (множимое), (QR) = = 0110 0011 (множитель).
[(WR, QR): = SLL/WR, QR)]. При этом мы получим пример умножения двоичных дробей: 17/128 х 99/128 = = 1683/16384, где 17/128 = 0001 0001, 99/128= 0110 0011, 1683/16384= 00 00 1101 0010 0110.
В записи аналогичной микропрограммы для БИС К1804ВС1 можно использовать две микрокоманды [4]:
(Rl, QR): = SRL(R1 + R0, QR) при Уо = 1 и
(Rl, QR): = SRL(R1, QR) при У0=0.
Превращение логического правого сдвига отдельных регистров QR и R1 в арифметический правый сдвиг регистра двоичной длины производится на внешних схемах (например, в БИС К1804ВР2). Алгоритмическое быстродействие исполнения циклической части микропрограммы умножения прежнее — один такт 568
на разряд, отличия заключаются в использовании двух регистров общего назначения: R0 и R1, один из которых -R1 — хранит старшие разряды произведения, а второй — множимое.
Пользователям комплекта К1804 нет необходимости осуществлять выход из микропрограммы умножения с помощью прерывания по таймеру; функции подсчета цикла итераций возлагаются на счетчик в БИС К1804ВУ4, которая в зависимости от текущего значения счетчика формирует адрес следующей микрокоманды тем или иным способом [3]. Микропрограммы умножения и деления удобно оформить в виде подпрограмм, обращение к которым производится из головной микроподпрограммы с занесением адреса возврата в стек микросхемы К1804ВУ4.
Типовое схемное решение заключается в следующем: в зависимости от значения
Младшая позиция
Рис. 18.2
Уо производится не микропрограммный переход к одной из двух микрокоманд - (К/, QR): = SRA(R1, QR) или (Rl, QR): = SRA (Rl + R2, QR), а аппаратная настройка микропроцессорных секций на выполнение суммирования с нулем или с множимым суммы частичных произведений. Такая «настройка» осуществляется в БИС К1804ВС2 через линию Z (с выхода Z младшей секции значение Уо поступает на входы остальных секций, обеспечивая выполнение нужной микрокоманды в зависимости от Уо).
Отсутствие специальных средств для подобной «настройки» в БИС К1804ВС1 вынуждает использовать добавочный двухвходовой мультиплексор (MUX) на входе МЛ. Схема продвижения информации и модификации кода микрокоманды приведена на рис. 18.2,6.
Аналогичные схемные решения применяются и для реализации деления. При использовании БИС К1804ВС2 для организации цикла умножения можно применить микрокоманду, выполняющую операцию и анализирующую результат:
(Rl, QR): = SRL(R1, QR) при Z = О
и
(Rl, QR): = SRL(R1 + R2, QR) при Z = 1,
что облегчает составление микропрограммы, но не повышает ее алгоритмического быстродействия.
Примером архитектуры, плохо приспособленной к обработке микропрограммы арифметического преобразования данных, может служить БИС К589ИК02. На рис. 18.2, в приведена микропрограмма, реализующая операции цикла умножения. Отсутствие в системе микрокоманд БИС К589ИК02 операций сдвига слов двойной длины и правого сдвига слов одинарной длины (в сторону младших разрядов) привело к использованию левого сдвига, производящегося путем суммирования содержимого R0 с самим собой. При этом использовался алгоритм суммирования и сдвигов влево с размещением Y в RO; X в Rl, S в RT. После выполнения умножения произведение 2п разрядной длины помещается в R0 (старшая часть) и КТ (младшая часть). Если микропроцессоры серий К1804 и К584 выполняли умножение с быстродействием один такт на разряд, то здесь для этих же операций требуется в среднем около 5,25 такта (минимум — 4, максимум — 7 тактов).
Бинарное умножение. Наряду с умножением двоичных дробей и целых чисел
Таблица
18.3. Пример бинарного умножения
целых чисел для БИС К584ВМ1 (13 -11 = 143)
Состояние Микрокоманды
СО WR (произведение S) QR (множитель У) сл/(Го)
0 0000 + 1101 1011 1 (WR, QR): = SRA (WR + R0, OR)
1 , оно + 1101 1101 1 (WR, QR): = SRA (WR + КО, QR)
0 1001 1110 0 (WR, QR): = SRA (WR, QR)
1 0100 + 1101 1111 1 (WR, QR): = SRA (WR + R0, QR)
1000 НИ 1 Результат умножения в бинарном прямом коде (без знака) равен 143
Примечания: 1. Начальное состояние регистров: (WR) = 0000 (произведение равно 0), (QR) = — 1011 (множитель равен 11), (R0) = 1101 (множимое равно 13). 2. СМ появляется с задержкой на такт, аналогично примечанию 1 в табл. 18.2.
570
часто требуется производить бинарное умножение — обработку двоичных прямых кодов без знакового разряда [6]. Пример умножения бинарных 4-раз-рядных чисел для БИС К584ВМ1 приведен в табл. 18.3. Он выполняется на одной БИС, поставленной в младшую порцию. Для ввода правильного кода в старший разряд вход левого сдвига (SL1) подключен к выходу переноса ALU(CO). Соединение произведено через инвертор для согласования полярности сигналов. Конфигурация связей БИС при бинарном умножении показана на рис. 18.2, г. Алгоритм бинарного умножения может использоваться и в процессорах большей разрядности, но с обязательной постановкой старшей БИС в среднюю или младшую позицию. Для микропроцессоров серии К1804 алгоритм бинарного умножения ничем не отличается от приведенного ранее. Все изменения относятся к микропрограмме для БИС К1804ВР2, управляющей сигналами на входах сдвигов.
Деление дробных двоичных чисел. Для БИС К584ВМ1, К1804ВС1 и К1804ВС2 наиболее рационально использовать алгоритмы деления без восстановления остатка, реализуемые за п тактов, где п — число разрядов частного.
Алгоритм деления дробных двоичных чисел приведен на рис. 18.3, а. Для БИС
К584ВМ1 он реализуется микрокомандами:
(WR, QR): = SLC(WR +
+ RX, QR) при (Z)o = 1 и
(WR, QR): =
= SLC(WR - RX, QR) при (Z)o = 0, где (Z)o — значение очередного младшего разряда инверсии частного.
Быстродействие алгоритма — один такт на разряд. Запись микропрограммы на языке АЛГОЛ приведена ниже:
TI. Begin (QR): = 0, (TMR) :=п; Start (TMR); (Г):=0;
Comment: Обнуление частного, установка в таймере числа циклов, запуск таймера.
Т2. (WR, QR): = SLC(WR - RO, QR);
if (SR2) = 1 then go to T3 else.
(WR, QR): = SLC(WR + RO, QR) go toT4;
ТЗ. (V): = 1; go to T5
Comment: V — признак переполнения.
T4. if(SR2) = 0 then (WR; QR): = SLC(WR + + RO, QR)
else (WR, QR) : = SLC(WR - RO, QR);
Comment: Действие T4 повторяется (n — — 2) раза, после чего осуществляется выход из цикла посредством прерывания от таймера через ячейку ПЗУ с _________адресом 1111111111 (Т5).
Т5. (QR): = (QR); Stop (TMR); end.
Конец )
Рис. 18.3
(WR,QR): =SLC(WR + R0. QR)+— (Zo)= / (WR, QR): = 8L C(WR - RO, QR)+- (Zo)=0
571
При размещении данной микропрограммы в ПЗУ используются девять ячеек: одна для входа с операциями (QK)=0, (TMR): = n, (V):=0; одна для запуска таймера NOP, Start (TMR); одна для первого вычитания со сдвигом (WR, QR): = SLC(WR — R0, QR); две для реализации цикла с микрокомандами (WR, QR): = SLC(WR + R0, QR); одна для выхода из микропрограммы (адрес 1111111111) (QR): = (QR), Stop (TMR); одна для установки признака переполнения NOP, (V)\ = 1.
Если числа отмасштабированы и переполнение исключено, то требуется всего пять ячеек ПЗУ. Ветвление между микропрограммами умножения, деления и другими циклическими операциями в ячейке 1111111111 может осуществляться БМУ переходом по содержимому RI, хра
нятся коды команд во время их исполнения.
Пример деления модулей дробных чисел по описанной микропрограмме приведен в табл. 18.4, конфигурация связей CPU при его исполнении приведена на рис. 18.3,6.
Данный алгоритм может быть эффективно реализован на БИС К1804ВС1 с использованием микрокоманд:
(RI, QR): = SLL(R1 + RO, QR) при (SR2) = О
и
(RI, QR): = SLL(R1 - RO, QR) при (SR2) = 1.
Преобразование логического сдвига в циклический осуществляется внешними схемами, например БИС К1804ВР2. При
Таблица 18.4. Пример деления модулей дробных чисел способом без восстановления остатка на БИС К584ВМ1 (0,125:0,5 = 0,25)
Состояние Микрокоманды
WR (делимое Y) QR (частное Z) SA2(Z0)
0001 0000 + 1100 0000 0000 0000 X (WR, QR): = SLC(WR - R0, QR)
1010 0000 + 0100 0000 0000 0001 0 (WR, QR) := SLC(WR + R0, QR)
1100 0000 + 0100 0000 0000 0011 0 (WR, QR): = SLC(WR + R0, QR)
0000 0000 + 1100 0000 0000 ОНО 1 (WR, QR): = SLC(WR - R0, QR)
1000 0000 + 0100 0000 0000 1101 0 (WR, QR): = SLC(WR + RO, QR)
1000 0000 + 0100 0000 0001 1011 0 (WR, QR): = SLC(WR + R0, QR)
1000 0000 + 0100 0000 ООП 0111 0 (WR, QR): = SLC(WR + R0, QR)
1000 0000 + 0100 0000 ОНО 1111 0 (WR, QR): = SLC(WR + Я0, QR)
1000 0000 1101 1111 0 (QR):=(QR)
0010 0000 = 0,25 результат деления
Примечания: 1. Начальное состояние регистров: (И"/?) = 0001 0000 = 0,125; (Я0) = 0100 0000 = 0,5; (QR) = 0000 0000 = 0. 2. Вычитание реализуется прибавлением кода, равного — 0,5 = 1100 0000.
572
этом в Rl располагается делимое, в QR — частное, в R0 — делитель.
На БИС К1804ВС2 микропрограмма реализуется одной микрокомандой (R1, QR): = (Rl + RO, QR), где знаки «±» определяются анализом Z (0 — плюс, 1 - минус). Алгоритмическое быстродействие у всех БИС — один такт на разряд. При использовании БИС К589ИК02 микропрограмма деления модулей дробных чисел занимает 42 ячейки и выполняется со средним быстродействием 7,5 тактов на разряд.
Деление целых двоичных чисел. Алгоритм деления модулей целых двоичных чисел без восстановления остатка приведен на рис. 18.4, а. Для БИС К584ВМ1 он реализуется микрокомандами:
(WR, QR): = SLC(WR + RO, QR) при (Z)o = 1 и
(WR, QR): = SLC(WR - RO, QR) при (Z)o = 0.
Перед выполнением микропрограммы используется подготовительная микрокоманда (WR, QR): = SLL(WR, QR), избавляющая число от знака. Быстродействие алгоритма для БИС К584ВМ1 — один такт на разряд. Алгольная запись микропрограммы, соответствующая алгоритму, приведена ниже:
Tl. Begin (RO) : = X; if (X) = 0 then go to T7;
T2. (WR)’. =0; (TMR): = n;
T3. (QR): = У; (V): = 0;
T4. (WR, QR):SLL (WR, QR); start (TMR); Comment: Занесение в RO действия, в QR — делимого, в TMR — числа итераций, обнуление WR, подготовка к делению и запуск таймера. Сброс признака переполнения;
Т5. if (SR2) = 1 then (WR, QR):SLC(WR-- RO, QR) else (WR, QR): = SLC( WR + RO, QR)
go to T5;
Comment: Действие T5 повторяется n раз, после чего осуществляется выход в ячейку с адресом 1111111111 (Тб) посредством прерывания от таймера.
Тб. (WR): = (WR); Stop (TMR); end.
T7. (V): = 1; end.
Comment: Установка признака переполнения.
Схема продвижения информации в регистрах микропроцессора при выполнении микропрограммы приведена на рис. 18.4, б, конфигурация связей в CPU аналогична рис. 18.3,6.
Пример, иллюстрирующий деление при У < X, приведен в табл. 18.5, а при У> X— в табл. 18.6.
Алгоритм может быть реализован на БИС К1804ВС1 микрокоманд:
(Rl, QR): = SLL(R1 4- RO, QR) при (SR2) = 0
R0
Р X
4
WR QR 0 ( У
Начальное состояние
2 [J Выполнение
I алгоритма и размещение результата микрокомандами:
(WR,QR): = SLC(WR+R0, QR), (WR,QR); =SLC(WR -RO, QR) (У *- промежуточное значение остатка)
573
Таблица 18.5. Пример деления целых чисел способом без восстановления остатка для К584ВМ1 при Y < X (6 :42 = 0)
Состояние Микрокоманда
WR (остаток У) QR (частное Z) S/?2(Z0)
0000 0000 0000 ОНО X (WR, QR):=SLL(WR, QR)
0000 0000 + 1101 оно 0000 1100 1 (WR, QR): = SLC(WR, — R0, QR)
1010 1100 + 0010 1010 0001 1001 0 (WR, QR): = SLC(WR + R0, QR)
1010 1100 + 0010 1010 ООП ООП 0 (WR, QR). = SLC(WR + R0, QR)
1010 1100 + 0010 1010 ОНО 0111 0 (WR, QR): = SLC(WR + R0, QR)
1010 1100 + 0010 1010 1100 1111 0 (WR, QR) • = SLC(WR + R0, QR)
1010 1101 + 0010 1010 ООП 1111 0 (WR, QR): = SLC(WR + R0, QR)
1010 1111 + 0010 1010 ООП 1111 0 (WR, QR): = SLC(WR + R0, QR)
1011 0010 + 0010 1010 0111 1111 0 (WR, QR): = SLC(WR + R0, QR)
1011 1000 1111 1111 0 (QR)- = (QR)
0000 0000 = о
результат деления
Примечания: 1. Начальное состояние регистров: (WR) = 0000 0000; (QR) = 0000 0110 (делимое -равно 6); (Л0) = 0010 1010 (делитель равен 42). 2. Вычитание реализуется сложением кода (-42 = 11010110). 3. Остаток после выполнения деления (WR) = 1011 1000.
Таблица 18.6. Пример деления чисел методом восстановления остатка для БИС К584ВМ1 при ¥ > X (42:6 = 7)
Состояние Микрокоманды
WR (остаток Y*) QR (делимое У-частное Z) S/?2(Z0)
0000 0000 0010 1010 X (WR, QR) := SLL(WR, QR)
0000 0000 + 1111 1010 0101 0100 1 (WR, QR) : = SLL(WR - R0, QR)
1111 0100 + 0000 0110 1010 1001 0 (WR, QR) := SLC(WR + R0, QR)
1111 0101 + 0000 0110 0101 ООП 0 (WR, QR) := SLC(WR + R0, QR)
1111 оно + 0000 0110 1010 0111 0 (WR, QR) := SLC(WR + R0, QR)
574
Продолжение табл. 18.6
Состояние Микрокоманды
WR (остаток У*) QR (делимое Y — частное Z) S*2(Z0)
1111 1001 + 0000 0110 0100 1111 0 (WR, QR): = SLC(WR + R0, QR)
1111 1110 + 0000 0110 1001 1111 0 (WR, QR) := SLC(WR + R0, QR)
0000 1001 + 1111 1010 ООП 1110 1 (WR, QR) := SLC(WR - R0, QR)
0000 оно + 1111 1010 0111 1100 1 (WR, QR): = SLC(WR — R0, QR)
0000 0000 1111 1000 1 (QR): = (QR)
0000 0111 =7 результат деления
Примечания: 1. Начальное состояние регистров: (FKK) = 00000000; (QR) = 00101010 (делимое равно 42); (R0) = 00000110 (делитель равен 6). 2. Вычитание реализуется сложением кода ( — 6 = 11111010). 3. Остаток после выполнения деления (FKK) = 00000000.
и
(RI, QR): = SLL(R1 - RO, QR)
при (SR2) = 1.
Преобразование логического сдвига в циклический осуществляется внешними схемами (например, БИС К1804ВР2). В R1 сначала располагается нуль, а затем остаток (У*), в QR — делимое (У), а затем частное (Z), в R0 — делитель (X). При использовании подготовительной микрокоманды (RI, QR): = SLL(R1, QR), БИС К1804ВР2 не преобразует тип сдвига (остается логический левый сдвиг двойной разрядности).
На БИС К1804ВС2 микропрограмма реализуется одной вспомогательной и одной основной микрокомандами:
(RI, QR): = SLL(R1, QR);
(RI, QR): = SLL(R1 ±R0, QR), где знаки ± определяются анализом Z. Алгоритмическое быстродействие всех БИС — один такт на разряд. При использовании БИС К589ИК02 микропрограмма деления целых чисел занимает 46 ячеек и выполняется со средним быстродействием 7,5 тактов на разряд.
18.5. Умножение и деление чисел двойной длины
Часто при использовании «-разрядных процессоров, построенных на секционных БИС, необходимо производить обработку операндов 2п-, Зп-, 4п-разрядной длины. Рассмотрим умножение и деление чисел 2п-разрядной длины. В случае необходимости приводимые алгоритмы могут быть адаптированы к обработке чисел большей разрядности.
Умножение чисел двойной длины (2 л). На секционных БИС умножение можно производить, используя подпрограмму для бинарного представления чисел, приведенную в п. 18.4. Рассмотрим эту операцию на примере БИС К584ВМ1. Алгоритм умножения при размещении чисел попарно в регистрах X(R1, R2), Y(R3, R4) приведен на рис. 18.5. Результат разрядностью 4п заносится в регистры R2, R4, R5, R6.
Пример умножения 8-разрядных чисел (табл. 18.7) реализуется на 4-разрядном процессоре для чисел:
Х=0110 11О1 = 1О9(К7, R2);
У=0100 1011 =75 (КЗ, R4).
575
Таблица 18.7. Пример умножения целых чисел двойной длины для БИС К584ВМ1 (109*75 = 8175)
Множимое R0(X) СО Произведение Множитель, QR(Y) СМ Микрокоманды Регистры
R2 R4 Я5 R6
1101 0 0000 + 1101 1011 ^мл' ¥мл (WR):=0 (WR,QR)'.= SRA (WR + R0, QR) (WR, QR) : = SRA (WR + R0, QR) (WR, QR) •.= SRA(WR, QR) (WR, QR) := SRA(WR + R0, QR) (R6):= (QR) (R5):=(WR) 1101 1011 xxxx 1000 XXXX 1111
1 оно + 1101
0 1001
1 , 0100 + 1101 1111 1
0 1000 1111 1
576
Продолжение табл. 18.7
Мно- Произведение WR(S) Мно- Регистры
жи-мое Л0(А9 СО житель, СЖИ см Микрокоманды R2 R4 Я5 R6
ОНО V . V Л ст 7 мл
0 0000 + оно 1011 1 (Я0): = (Я1)«-Уст (6Я): = (Я4)«-Умя (WR): =0 (WR, QR): = SRA(WR + R0, QR)
0 ООН + оно 0101 1 (WR, QR): = SRA(WR + R0, QR)
0 0100 1010 0 (WR, QR): = SRA(WR, QR)
0 0010 + оно 0101 1 (WR, QR): = SRA(WR + R0, QR)
0100 0010 0 (R5):=(R5) + (QR) +0010
1101 (R4): = (FFT?) X • Y .мл * CT 0100 1101 1010
0 0000 0100 0 (Я0): = (Я2)«-Тмл (QR): = (R3) +- Уст (WR): =0
0 0000 0010 0 (fTA, QR): = SRA(WR, QR)
0 0000 + 1101 0001 1 (WR, QR): = SRA(WR, QR) (WR, QR): = SRA(WR + R0, QR)
0 оно 1000 0 (WR, QR): = SRA(WR, QR)
ООН 0100 0 (R5): = (R5) + (QR) (R4):=(R4) + (WR) +0100
+0011 1110
ОНО ^ct’ ^ct 0111
0 0000 0100 0 (R0): = (RV)*-X„ (QR) : = (R3) <-YCT (WR): = 0 оно
0 0000 0010 0 (WR, QR): = SRA(WR, QR)
0 0000 + оно 0001 1 (WR, QR): = SRA(WR, QR) (WR, QR): = (SRA(WR + R0, QR)
0 ООН 0000 0 (WR, QR): = SRA(WR, QR)
0001 1000 0 (R4):=(R4) + (QR) + 1000
0001 1111
Произведение 5(4п) = 81751О — 000 J Illi 1110 1111
Примечание. Начальное содержимое регистров (Я1) = 0110 = ХС1-, CK3) = 0J00 = J l^CT-
19 С. Т. Хвощ и др.
577
Произведение S = 109- 75 = 8175 = 0001 1111 1110 1111 ‘помещается в ре-
гистры R2, R49 R5, R6 соответственно. Анализ алгоритма указывает на возможность умножения 32-разрядных чисел с получением 64-разрядных результатов на 16-разрядном процессоре за 86 тактов (для модулей чисел). Подпрограммы бинарного умножения могут быть оформлены в виде стандартных микропрограмм, обращение к которым осуществляется микрокомандами MCU, переключающими активный регистр стека, что резко снижает объем необходимого ПЗУ (до 22 ячеек). Для БИС К1804ВС1
и К1804ВС2 алгоритмическое быстродействие имеет тот же порядок, организация микропрограмм аналогична. На БИС К589ИК02 (К585ИК02) приведенный алгоритм выполняется в среднем за 440 тактов и требует использования ПЗУ емкостью около 200 ячеек.
Деление целых чисел двойной длины (2и) на целые числа одинарной длины (и). Проиллюстрируем деление на примере БИС К584ВМ1 с использованием алгоритма деления целых чисел одинарной длины. Алгоритм деления при размещении делителя в R0, делимого в R1 и R2 приведен на рис. 18.6.
(^Начало
(QR): ~(R1), (WR)>0, (WR,QR): =SLL (WR, QR)
(WR, QR): -SLC(WR-R0, QR) J (WR, QR): = SLC(WR +R0, QR)
Цикл повторяется (тъ -1) раз
(R1):=(QR)
(QR):~(R2)
(QR):=(R2)
(WR,QR):=SLC(WR+RO,QR)
(WR,QR):=SLC(WR~RO,QR)
(WR,QR):=8LC(WR+R0,QR) 11 (WR,QR):^8LC(WR-R09QR)
(WR):=(WR)+(R0) (WR):~(WR)-(R0)
Цикл повторяется (п-1) раз
(R0):=(WR), (WR): =(R1), (WR, QR):=SRL(WR,QR)
[(QRj^Rm I
(WR):=(R0), (WR):=SLL(WR)
, I
I Индикация остатка
| (WR)^(WRj, (QR): =(QR) |
*
I Индикация результатов. |
рис. 18.6
578
Пример деления целых чисел с остатком (13:6=2) приведен в табл. 18.8, а без остатка (42:6 = 7) — в табл. 18.9. Алгоритм выполняется с использованием стандартной подпрограммы деления, что открывает возможность сокращения
объема ПЗУ микрокоманд. Деление 32-разрядных чисел на 16-разрядные для БИС К584ВМ1 выполняется в среднем за 50 тактов (для модулей чисел). Для БИС К1804ВС1 и К1804ВС2 алгоритмическое быстродействие имеет тот же порядок,
Таблица 18.8. Пример деления целых чисел двойной длины с остатком для БИС К584ВМ1 (13:6 = 2)
Состояние Микрокоманды
R0 Я1 R2 WR QR SR2
ОНО 0000 0111 1101 0000 хххх 0000 X (1ГА):=(Л1) (WR, QR):= SLL(WR, QR) (WR, QR) .= SLC(WR - R0, QR) (WR, QR) := SLC(WR + R0, QR) (WR, QR) :=SLC(WR + R0, QR) (Л1):=(2Л) (QR): = (R2) (WR, QR): = SLC(WR + R0), QR) (WR, QR) : = SLC(WR + R0, QR) (WR, QR) := SLC(WR + R0, QR) (WR, QR): = SLC(WR +RO, QR) (WR) := (WR) — (R0) (R0) := (WR) (WR) :=(/?!) (WR, QR) := SRL(WR, QR) (QR)- = (QR) + lif(R0)n=l (WR) := (WR) (QR) := (QR) (WR): = (R0) (WR) : = SRL(WR) (WR): = (WR)+1 if(R\)n=\
0000 + 1010 0000 1
0100 + оно 0001 0
0100 + оно ООН 0
0100 0111 0
1011 + оно 1101
0101 + оно 1011 0
0111 + оно 0111 0
1010 + оно 111 0
0001 + 1010 1110 1
1011
0111 1111 0000 1011 оно 10110'1 1100 + 0001 1101 |оою I
Примечания: 1. Содержимое (Л0, Я1) = 0000 11012= 13ю, (Я0) = 011(>2= 6ю- 2. Вычитание реализуется прибавлением кода, равного « — 6» (10102).
* Результат деления равен 00102= 2j0.
** Остаток деления равен 01102=#01().
19* **
579
Таблица 18.9. Пример деления целых чисел двойной длины без остатка для БИС К584ВМ1 (42:6 = 7)
Состояние Микрокоманды
R0 R\ R2 WR QR SR2
ОНО 0010 1010 0000 хххх 0010 X (6Я):=(Я1)
0000 + 1010 0001 1 (WR, QR) := SRL(WR, QR) (WR, QR) := SLC(WR - R0, QR)
0100 + оно 1001 0 (WR, QR) := SLC(WR + R0, QR)
0101 + оно ООН 0 (WR, QR) :=SLC(WR + R0, QR)
0111 оно + оно 0111 1010 0 0 (Я1):=(еЯ) (QR): = (R2) (WR, QR): = SLC(WR + R0, QR)
1001 + оно 0101 0 (WR, QR) := SLC(WR + R0, QR)
1110 + оно 1011 0 (WR, QR): = SLC(WR + R0, QR)
1001 + 1010 оно 1 (WR, QR) := SLC(WR - R0, QR)
оно + 1010 1100 1 (WR) := (WR) — (R0)
0000 0000 0111 (R0):=(WR) (WR):=(R1)
1111 1000 (WR, QR): — SLL(WR, QR) (QR): = (QR)+\ if(R0)n=\
0000 (WR): = (WR)
0000 0000 |ои11 ♦ (QR) := (QR) (WR):=(R0) (WR) := SLL(WR)
|0000 I ** (WR):=(WR)+\if(R\)n=\
Примечания: 1. Содержимое (Л1, Я2) = 0010 10102= 42ю, (Л0) = 01102= 6ю- 2. Вычитание реализуется прибавлением кода, равного « — 6» (10102).
* Результат деления равен 01112= 710-
** Остаток деления равен 00002= Ою-
организация микропрограмм аналогична. На БИС К589ИК02 (К585ИК02) приведенный алгоритм выполняется в среднем за 310 тактов, что в шесть раз медленнее, чем для БИС с эффективной организацией.
18.6. Двоично-десятичные преобразования чисел
Преобразование дробей из двоичного кода в двоично-десятичный. Для микропроцессоров, имеющих пары сдвигающих реги
580
стров (К584ВМ1, К1804ВС1, К1804ВС2, К1802ВС1), лучше всего производить умножение модуля числа на 1010(ЮЮ2), начиная со старших разрядов. Выходящие влево тетрады являются двоично-кодированными десятичными цифрами и не требуют коррекции. Формулу преобразования можно представить в виде
Dio = drd2 ...dn =
= (.. .(((ах а2... ат) • 1010) • 1010)...) • 1010, 1 2 п
где D10— двоично-кодированная десятичная дробь; d{d2,dn — двоично-кодированные десятичные тетрады; а{а2,..., ат — двоичная дробь.
Изложенный метод преобразования реализуется следующими действиями: 1) запоминанием знака числа в регистре состояния (N) и преобразованием дроби к положительному модулю с хранением старшего значащего разряда в старшем бите; 2) умножением дроби на 10102 и запоминанием содержимого выходящих за разрядную сетку тетрад при сдвигах влево; 3) повторением второго действия до исчерпания разрядов двоичной дроби.
Алгольная запись микропрограммы преобразования для БИС К584ВМ1 приведена ниже:
Т1. Begin (WR): = (ДО); ___
Т2. if (TV) = 1 then (WR): = (WR) + 1;
ТЗ. (2Я):=0;
Comment: Установка исходного состояния, приведение числа к модулю, запоминание исходного состояния;
Т4. (RO):={WR);
15. (WR): = SRL (WR, QR);
T6. (WR, QR): = SRL (WR, QR);
T 7. (WR, QR): = SLC (WR + Д0, QR);
T8. (WR, QR): = SLC (WR, QR);
T9. (WR, QR): = SLC (WR, QR);
T10. (WR, QR): = SLC (WR, QR)*
TH. (WR): = SRL (WR);
T12. (Д0): = (WR);
T13. (WR): = SRL (WR);
T14. (WR): = SRL (WR) go to T7;
Coment: Цикл умножения на 10102 повторяется [(m/4) — 1] раз, где т — число битов исходной дроби, после чего осуществляется выход по исполнению такта Т10 (♦);
Т15. (Д0):(1РД); end.
В исходном состоянии операнд находится в (R0), затем пересылается в WR, где приводится к модулю и сдвигается на одну позицию. Содержимое WR умножается на 10102, а выпадающие влево тетрады засылаются в QR. Результат возвращается в R0.
Пример преобразования модуля числа 0,375 приведен в табл. 18.10. Время исполнения микропрограммы для 16-разрядно-го числа со знаком 37 тактов, что приблизительно в 20 раз быстрее соответствующего преобразования с помощью программы. Для БИС К1804ВС1 можно построить аналогичную микропрограмму с таким же алгоритмическим быстродействием. Для БИС К5859ИК02 микропрограмма преобразования 16-разрядных чисел выполняется в среднем за 90 тактов.
Преобразование дробей из двоично-десятичного кода в двоичный. Производится умножением исходного числа на 210 (00102) с коррекцией тетрад d^9 за счет прибавления 610 (01102) [2].
Формула преобразования может быть представлена как:
ai = C(2-D);
а2 = C(2D{) при Z>i = 2 • D;
ат = C(2 Dm-i) при Dm-i = 2 • Dm-2;
D = d\d2, ..., dn,
где С — перенос из старшего разряда, умноженного на два числа с учетом поте-традной коррекции dz>9.
Пример преобразования числа 0,375 из двоично-кодированного десятичного кода в двоичную дробь для БИС К584ВМ1 приведен в табл. 18.11. Среднее время преобразования 16-разрядных чисел для БИС К584ВМ1 составляет около 30 тактов. Для БИС К1804ВС1 алгоритм легко записывается с использованием аналогичных операций сдвигов. Алгоритмическое быстродействие этих БИС приблизительно равно. БИС К589ИК02 выполняет преобразование в среднем за 100 тактов.
Преобразование целых чисел из двоичного кода в двоично-десятичный. Преобразование осуществляется путем умножения исходного двоичного числа на 210(00Ю2) с суммированием к произведениям оче-
581
Таблица18.10. Пример преобразования двоичных дробей в двоично-десятичные для БИС К584ВМ1 (ООП 0000 00002 = 0,37510)
Состояние регистров Микрокоманды
R0 (комментарий) WR QR
хххх хххх хххх 0011 0000 0000 ООП 0000 0000 хххх хххх хххх оооо оооо оооо (WR):=X (QR)-0 (R(]): = (WR)
(Цикл преобразова-ния первой тетрады) 0001 1000 0000 0000 1 100 0000 001 1 0000 0000 оюоо оооо оооо ooloo оооо оооо* (WR,QRY.=SRL(WRjQR) (WR,QR) :=SRL (WR,QR) (WR,QR):=SLC(WR+R(),QR) (WR,QR)'.=SLC(WR,QR) (WR,QR):=SLC(WR,QR) (WR,QR) :=SLC( WR,QR)
0111 1000 0000 1111 0000 0000 1110 оооо ооо|о 1100 оооо ooloo Оооо оооо _Гоооо оооо оооо оооо оооо оооо ooolo оо[оо фо 1 [0011
0110 0000 0000 (Цикл преобразова-ния второй тетрады) 01 ю оооо ooolo ООП оооо оооо[_ 0001 1000 оооо 0110 оооо ooool * 1 (WR):=SRL(WR) (Яб):= (И7?) (И7?):=Ж£(И7?) (WR):=SRL(WR) (WR,QR).=SLC(WR,QR) (WR,QRY=SLC[WR,QR} (WR£RY = SLC(WR,QR} (WR,QRY=SLC(WR,QR}
1111 оооо ооо|о 1110 оооо оо|оо поо ооооДооо 1000 оооо [оооо оооо оооо оооо оооо oodooi ю 00|00 1101 о[ооо 1011 [ООП 0111
0100 0000 0000 (Цикл преобразова-ния третьей тетрады) 0100 оооо oboo 0010 оооо о фо 0001 оооо ooolo 0100 оооо ooolo (WR)=SRL{WR) (/?0): = (И7?) (И7?):=ЖТ(И7?) (WR,QR) :=SLC(WR+RO,QR) (WR,QR).=SLC(WR,QR) (WR£)R).=SLC{WR,QR} (WRtQR) \=SLC (WR,QR)
1010 000 0100 000 1000 000 0000 000 о оо|оо о о[ооо ojoooo 0 оооо ооо|Уо 110 1110 00|00 1101 1101 0|001 1011 1010 ООП 0111 0101
Примечания: 1. Результат преобразования в 07?=ООП 0111 0101 равен 0,375ю. 2. Остаток от преобразования в И7/? равен 0000 0000 0000 = 010.
* Возможна утеря значащего разряда преобразуемого числа.
Таблица 18.11. Пример преобразования двоично-десятичных дробей в двоичные для БИС К584ВМ1 (0,37510 = 01100000000002)
Состояние Микрокоманды
CO WR QR
0 0 0011 011 1 0101 0110 1110 1010 0110 0000 0000 0000 (WR):=SLL(WR) (WR): = (WR) + (R0)
01 10 1 1 1 1 0000 0110
582
Продолжение табл. 18.11
Состояние Микрокоманды
СО WR QR
0 0111 0101 0000 (ТРК): = (И7?) + (Я1)
1 1 10 1010 0000 оооо оооо оооо (WR9QR) :=SLL (WR9QR) (СО=0)
ОНО
0 1 111 0000 0000 (И7?): = (И^) + (/?1)
оно
1 0101 0000 0000 (ЖЯ): = (И7?) + (/?2)
1010 0000 0000 оооо оооо оооо (WR,QR):=SUAWR,QR)
0000 0000 0001 (QR): = (QR)+1 (СО=1)
0110
1 оооо оооо odoo (WR)i = (WR) + (R2)
0000 оооо оюоо 0000 0000 0Ю1 0 (WR9QR):=SLL(WR9QR)
оооо оооо о|ооо 0000 0000 do 11 (QI?): = (QI?) +1 (CO=1)
0 оооо oooojoooo оооо oooojoi 10 (WR9QR).=SLL (WR9QR) (CO=0)
0 оооо ooofo оооо оооо oodo поо (WR9QR) :=SLL (WR9QR) (CO=ty
0 оооо odoo оооо оооо odoi юоо (WR9QR).=SLL (WR9QR)
0 оооо dooo оооо оооо doi 1 оооо (WR9QR) :=SLL (WR9QR) (CO=0)
0 oooojoooo оооо oooojoi 10 оооо (WR,QR) :=SLL (WR9QR) (CO=0)
0 oodo оооо оооо oodo поо оооо (WR9QR) .=SLL (WR9QR) (CO=0)
0 odoo оооо оооо odoi юоо оооо (WR9QR).=SLL (WR9QR) (CO=ty
0 о|ооо оооо оооо don оооо оооо {WR9QR).=SLL (WR9QR)
0 [оооо оооо оооо {оно оооо оооо (WR9QR) .=SLL (WR9QR) (CO=0)
Остаток равен 0 Результат преобра-
зования равен 0,3752
Примечания: 0000 0000 0000 — RQ — коррекция для младшей тетрады; 0000 0110 0000 — R1 — коррекция для средней тетрады; ОНО 0000 0000 — R2 — коррекция для старшей тетрады.
редных разрядов двоичного кода и с десятичной коррекцией тетрад за счет прибавления 610(01102) при до осуществления сдвига:
D = (... ((#i • 2 + а2) ’ + я3) • 2 + + ... + am-1) • 2 + ат.
Пример преобразования числа 375 из двоичного кода в двоично-десятичный для БИС К584ВМ1 приведен в табл. 18.12.Среднее время преобразования 16-разрядных чисел для БИС К584ВМ1 составляет около 30 тактов. Для БИС К1804ВС1 алгоритм легко записывается с использованием семантически адекватных операций сдвигов. Алгоритмическое быстродействие этих БИС приблизительно равно. БИС К589ИК02 выполняет преобразование в среднем за 110 тактов.
Преобразование целых двоично-кодированных десятичных чисел в двоичные. Преобразование осуществляется умноже
нием исходного числа на 1010(Ю102) поте-традно с прибавлением после умножения новых тедрад. Формула преобразования имеет вид
«1^2 • • • = (... ((di 102 + d2) • 102 +
+t/3) • 102 + ... + dn— i) • 102 +
где 102 = 1010; а{а2... ат— двоичное число; did2... dn— двоично-кодированные десятичные тетрады. Пример преобразования числа 375 из двоично-кодированного десятичного кода в двоичный для БИС К584ВМ1 приведен в табл. 18.13. Алгоритм преобразования представляется ал-гольной записью:
TI. Begin (QR): = Хю; (WR): = 0;
Comment: Подготовка к преобразованию записью в QR преобразуемого числа, в WR — нуля.
Т2. (WR9 QR): =4 SLL (WR9 QR);
Comment: Занесение в WR старшей тетрады X.
583
Таблица 18.12. Пример преобразования двоичных целых чисел в двоично-десятичные для БИС К584ВМ1
(3752 ----- 3752_10)
Состояние
WR
0000 0000 0000 оооо оооо oodo-оооо оооо odoo оооо оооо о[ооо оооо oooojooo 1 оооо oodo оою оооо odoo 0Ю1 + оооо фоо 1011 1 оно
0 0 0 + 0 000J0001 0001 оо|о оою оон doo oioo оно 000 1000 1 101 оно
0 + 0 000 1010 001 1 001 0010 01 1 1 оно
0 001 1000 01 1 1
ООП 0000 1 11 1 0110
001 1 0001 0101 оно
ООН 0111 0101 . 3 5, Результат равен 375 io
QR
0001 0010 0101 1011 0111 1110 1101 1011
0111 111]0 11|00 1Ю00
0111
1110
1101 1011
011 ijoooo
lll|o 0000 1 ifoo 0000
000 0000
Oil ijoooo 0000 lllfo 0000 0000 00 0000 0000
jjOOO 0000 0000
0000 0000 0000
Остаток равен 0
Микрокоманды
(WR,QRY=SLL(WR,QR) (WR,QRY=SLL(WR,QR) (WR,QRY=SLL(WR,QR) (WR,QRY=SLL(WR,QR) {WR,QRY=SLL(WR,QR) (WR,QRY=SLL(WR,QR) (WR,QR).=SLL(WR,QR)
(И7?):= (И7?) + (Я0) (WR,QRY=SLL(WR,QR)
(WR,QRY=SLL(WR,QR) (WR,QRY = SLL(WR,QR)
(WRY = (WR) + [R0) (WR,QRY = SLL(WR,QR)
(И7?) : = (ИЯ) + (Я1) (WR,QR)—SLL(WR,QR)
(И7?): =(И7?) + (Я0) (И??): = (И7?) + (Я1)
11
1
Примечание. 0000 0000 0110 — Я0 — коррекция младшей тетрады; 0000 1100 0000 — R\ — коррекция средней тетрады.
T3. (WRY = SLL (WR);
T4. (R0): = (WR);
T5. (WR): = 2 SLL (WR);
T6. (R0): = (R0) 4- (WR);
T7. (WR): = 0;
Comment: Умножение на 1010 тетрады X. T8. (WRY =4 SLL (WR, QR);
Comment: Занесение в WR очередной преобразуемой тетрады X.
T9. (WR): = (WR) + (R0);
Comment: Образование суммы преобразованных тетрад с очередной тетрадой X.
Comment: Действия ТЗ — T9 повторяются (п — 1) раз до полного преобразования числа.
end;
Быстродействие алгоритма составляет (п — 1) • 11 + 4 такта, где п = т/4. Преобразование 16-разрядных чисел в БИС К584ВМ1 происходит за 37 тактов, что
приблизительно в 20 раз быстрее соответствующего преобразования программой. Для БИС К1804ВС1 алгоритм легко записывается с использованием аналогичных операций сдвигов. Алгоритмическое быстродействие этих БИС приблизительно равно. БИС К589ИК02 вы? полняет преобразование в среднем за ПО тактов.
18.7. Распаковка форматов команд микроЭВМ
Задача распределения и минимизации числа начальных ячеек ПЗУ микрокоманд является одной из самых сложных в создании комплекса микропрограммного обеспечения. Ее успешное решение может кардинально улучшить параметры микроЭВМ. Например, при микропрограммной эмуляции системы команд
584
Таблица 18.13. Пример йреобразования двоично-десятичных чисел в двоичные для БИС К584ВМ1 (3752_10--* 3752=0001 0111 0111)
Состояние регистров Микрокоманды
R0 WR QR
0000 0000 0000 0000 0000 01 10 0000 0001 1000 оооо оооо оооо ООН огн 7 0101 5 (И7?,ея) : = 4SLL (WR,QR) (WR).=SLL(WR) (/?0): = (И7?) (ЖЯ): = 25££(И7?) (Я0): = (Я0) + (И^) (И7?): = 0 (WR,QR): = 4SLL (WR.QR) (И7?): = (Я0) + (И7?) (ИТ?) .=*SLL (WR) (WR) . — 2SLL (WR) (Я0): = (Я0) + (И^) (И7?):=0 (WR,QR)\=4SLL (WR.QR) (WR). = (R0) + (WR)
0000 0000 001 1 1 0111 0101 оооо
оооо оооо 0 0000 0001 1 и|о 000 000
0000 0001 1 1 10 0000 0100 1010 0001 0010 1000 оооо 0000 0
оооо 0 оооо 0 000 01 1 1 001 1110 0101 оооо оооо
00 00 00 00 00 0 oojo 01 0 010 0101 100 1010 010 1000
0001 011 1 0010 00 оооо оооо
0000 0000 0101 0001 01 11 0010 оооо оооо оооо
0001 0111 01 1 1
Результат преобразования Х2 = 3752 Остаток равен 0
ЭВМ «Электроника-бОМ», имеющей 16-разрядный формат команд, адресация к начальным ячейкам простой дешифрацией кода команды в качестве адреса ПЗУ приводит к необходимости использования около 64К ячеек памяти. Для минимизации числа начальных ячеек обычно используются преддешифраторы (или перекодировщики), строящиеся на основе БИС ПЗУ или ПЛМ. Сокращение числа начальных адресов достигается за счет объединения одинаковых микропрограмм адресной обработки для всех команд, а также объединения всех микропрограмм, отличия которых заключаются в использовании различных регистров процессора (R7,..., R0). При этом возникает необходимость многократного анализа кода команд в ходе их исполнения для реализации разветвлений при выходе из совмещенных фрагментов микропрограмм. Рассмотрим функциональную схему предде-шифратора кода команд микроЭВМ, построенной на БИС комплекта К584 (рис. 18.7, а). Микрокомандное ПЗУ построено на четырех БИС К541РЕ1 (1—4) с организацией 2048 х 8 бит. При физической органи
зации 2048 х 32 бита оно интерпретируется как массив с организацией в 1024 х 64 бита, за счет расщепления цикла считывания синхросерией S0. Две БИС ПЗУ К541РЕ1 (5, 6) используются в качестве преддешифратора. Основные форматы команд ЭВМ «Электроника-бОМ» приведены на рис. 18.7,6. Анализ старших десяти разрядов кода команды RI (15 — 6) производится в ПЗУ 5. При этом происходит классификация команд и определяется адрес ячеек ПЗУ 6, которое генерирует адрес начальной ячейки микропрограммы. В это время БМУ генерирует адрес микрокоманды 1111111111, благодаря чему на шине М1А(8 — 0), имеющей выходы с открытым коллектором, устанавливается код, считанный из ПЗУ. Включение преддешифратора осуществляется единицей в триггере Т2. Для организации расхождений из склеенных фрагментов микропрограмм предусмотрена возможность второго обращения к преддешифратору установкой в триггер (Т1), подключенный к адресному коду ПЗУ 5 кода «0». Во время обработки одной микропрограммы возможно и второе расхождение по коду операции.
585
a)
Выход Rl(15-o)
+ 5B
15
S ____код
J -/"'ко манды
J Д (10-0)
RD
MUX
S1
I
C
71 -I
SO
5)
15
0
C
72
К1533ИР1
KO 6*0-
On
0
A (10-0)
RS
K5R-1PE1(^) CS I 0(7-0)
МСИ
ROM
+ 5B
R
+5B
Микрокоманда MI(31-0)
-j MI БИС K584BM1 (R2-R0)
Адрес микрокоманды
Адрес подгруппы ячеек
Шина
-входа
; ОВ (15-0)
К541РЕ1 © ROM С8\0(1-0) О
+ 5B
R
А (10-0) К501РЕ1 0(7-0)
COP
0
____О
R
15_______
СОР
Код операции
Приемник
= А
RS
= ^2 RM —
.гс
CS
+5B
R1
I
____0
R2
Код операции Операнд! Операнд!
COP
S
R
D
R
COP
Код Источник Приемник операции
Код операции
в)
Микрокоманда MI (63-0)
S0=0
S0=1
A
P
C
I/
Рис. 18.7 Ф
Заданное поле команды при этом анализируется в блоке микропрограммного управления. Приведенная схема обеспечивает прохождение адресов микрокоманд от четырех семантических источников:
STEP1. Tl, T2 = ll. RI(15 — 0) - первая микрокоманда всех микропрограмм, адресация от преддешифратора;
STEP2. Tl, T2 = 01. RI (15 — 0) -первое расхождение из склеенных фрагментов микропрограмм, адресация от пред-дешифратора;
STEP3. Tl, Т2 = Х0. MCU - второе расхождение из склеенных фрагментов микропрограмм, адресация от БМУ с анализом внутреннего регистра команд;
586
STEP4. Tl, T2 = X0. MCU - адресация внутри фрагментов микропрограмм, управляемая кодом от ПЗУ (1 — 4).
Наиболее показательной является обработка микропрограмм двухадресных команд, в которых по STEP1 производятся обработка адресации и выбор операнда источника (SR), по STEP2 — вычисление адреса приемника (DR), - по STEP3 — вход в микропрограммы обработки конкретных двухадресных команд с ранее обработанной адресацией. Обработка всех фрагментов микропрограмм (как склеенных, так и обособленных) ведется по STEP4.
Важной особенностью схемы является объединение всех микропрограмм, опери
рующих с различными регистрами (К7, ..., R0), что достигается использованием коммутатора (MUX) на входах выбора регистров БИС К584ВМ1. При этом возможна подача номера регистра из поля источника (RD), поля приемника (RS) команды, поля регистра CPU (RM) микрокоманды либо поля RS с адресацией четных регистров (RS* — используется в умножении). Управление выбором источника адреса регистра осуществляется двумя разрядами микрокоманды.
Распечатка кросс-микроассемблера, иллюстрирующая исполнение микропрограммы двухтактной команды NEG — «Изменение знака», для регистрового метода адресации приведена ниже:
NEGC0054DD) A»R=1OO1O11O11 STEP1 NEG.O.STEP1 МХА=1111111111Л1 Л2=11
NEGOIs /NEG.O.S7EP4Л2/ 0104 7400005316360041431600
*МСО: GO ТО N0P01: MI=01.1001011110.00
*СРО: RX?=7RX+1: Olll.OO.XXX CI=1
*1/0: NOP:MUX=RD: ll.MUX=(RRR)=RD=OO
*PSW: N.Z.Y.C:=SIGN.ZER.NOP.CO. 1101
*КС: NOP: 111.1111.111
PC.INOlbTl Л2=10.
Вход в микропрограмму осуществляется через ячейку с адресом 1001011011 при включении перекодиров-щика (STEP1) за счет установки Tl, Т2 в состояние 11. Вторая микрокоманда обработки команды (NEG) совмещена в ПЗУ с однотактной микропрограммой команды (NOP) — «Отсутствие опера
ции». Вход в команду NOP обычно осуществляется при Т1, Т2=11 (STEP1) через адрес 1001011110. В данном же случае для входа в начальную ячейку используется принудительная адресация при отключенном перекодировщике (Tl, Т2 = 0 01, STEP4). Распечатка кросс-микроассем-блера команды NOP приведена ниже:
*/ NOP(000240) N0P.0.STEP1 ADR=1001011110 SIEP1 MIA=1111111111»T1.T2=11.
N0P01: /NOP.STEP Л1/ 0400 7462434317030517771600
*MCU: GO TO NEXT OPERATION: MI=01.1111111111.00
*CPU: R7:=R7+2: 0110.00.000 CI=0
*1/0: NOP: ll.MUX=(MMM)=RN
*PSW: NOP: 0000
*KC: NOP: 111.1111.111
PC.INC=01H 1.12=11
Использование описанной схемы преддешифратора позволило сократить объем начальных адресов до 512 ячеек ПЗУ, при этом все рабочие и диагностические микропрограммы за счет совмещения разместились в 512 ячейках. Благода
ря сведению объема ПЗУ к 1024 ячейкам удалось расщепить цикл его считывания и сэкономить четыре БИС ПЗУ с организацией 2048 х 8 бит [5].
Формат микрокоманд процессора, эмулирующего систему команд ЭВМ
587
«Электроника-бОМ», приведен на рис. 18.7, в. Первые 32 бита считываются из ПЗУ при 50 = О и заносятся в регистры микрокоманд БИС по положительному фронту синхросерии 50. Часть разрядов (например, поле MUX), необходимых во время действия синхросерии 50 = 0, в регистр не заносятся и управляют элементами прямо с выхода ПЗУ. Эти 32 бита микрокоманды управляют набором БИС ЦПЭ К584ВМ1, МПП К584ВВ1, типом цикла STEP, системной магистралью процессора QBUS, блоком перестановки байтов БПБ и мультиплексором выбора регистров ЦПЭ MUX.
Следующие 32 бита MI считываются из ПЗУ при 50 = 1 и заносятся в регистры микрокоманд БИС по положительному фронту синхросерии 51. Эти 32 бита микрокоманды управляют БИС КС К584ВГ1, БМУ К584ВУ1 и правилом формирования признаков переполнения V и переноса С слова состояния PSW. Разряды, помеченные звездочкой, в микрокомандах не используются.
Интересной особенностью устройства микропрограммного управления является использование «плавающего» цикла исполнения микрокоманд. Сопряжение процессора с асинхронной магистралью QBUS требует обеспечения асинхронного режима выполнения микрокоманд, связанных с вводом — выводом информации, что достигается остановом и перезапуском генератора синхронизации К583ВГ1 по входам I NT (1,0) от сигнала готовности магистрали RPLY. В зависимости от типа исполняемых процессором микроопераций возможно изменение времени его цикла, что осуществляется под управле-лением микрокоманды в поле QBUS заданием числа синхросерий (50, ..., 59), генерируемых в пределах микротакта. Управление числом синхросерий осуществляется по входам МД (1,0) БИС К583ВГ1 и обеспечивает повышение эффективной производительности на 20 — 30%.
18.8. Использование средств автоматизации микропрограммирования
Сложность этапа разработки и отладки комплекта микропрограммного математического обеспечения обусловливает не
588
обходимость использования развитого комплекса САПР, обеспечивающего возможности автоматизации написания и проверки микропрограмм для отлаживаемых микропроцессорных систем. Задача контроля правильности кодировки ПЗУ требует прогона разработанных микропрограмм в различном их сочетании, что обусловливает необходимость доступа к памяти программ отлаживаемых микроЭВМ и объединения в САПР средств отладки программ и микропрограмм. Обобщенная структура САПР, включающая инструментальную и отлаживаемую микроЭВМ, приведена на рис. 18.8.
С помощью кросс-микроассемблера создается библиотека листингов микропрограмм, которая обычно формируется на диске и может быть помещена для натурной отладки в имитационное ОЗУ, выполняющее роль ПЗУ микрокоманд. Известные кросс-микроассемблеры различаются сложностью и возможностями, представленными пользователю. К простейшим версиям относятся перекодиров-щики, входным языком которых служит обычно восьмеричный код с фиксированным разбиением полей. При этом микрокоманды для БИС записываются в виде: 7.1.01.02, что транслируется в код: 111.01.0001.0010 с фиксированным разделением полей для удобства микропрограммирования. Следующий уровень иерархии представляют кросс-микроассемблеры с мнемонической записью операторов (например, CPU — ADD Rl,-R2, что может транслироваться в объектный код: 111.01.0001.0010). Мнемонические записи микрокоманд для различных БИС, содержащие идентификатор микросхемы (или устройства), впоследствии собираются в одно слово с расстановкой разрядов по выделенным им полям. Наивысшую ступень иерархии занимают кросс-микроас-семблеры, ведущие автоматическое распределение памяти и по возможностям соизмеримые с символическими ассемблерами мини-ЭВМ, и имеющими метки.
Использование языков более высокого уровня обычно неэффективно из-за нерационального использования объема ПЗУ в условиях жестких ограничений на габаритные размеры и потребление энергии разрабатываемых микроЭВМ. По этой же причине часто не используются кросс-
Рис. 18.8
микроассемблеры с автоматическим распределением Памяти. Исключения составляют ПЗУ микропрограмм, которые строятся на основе ПЛМ, например, БИС серии К588ВУ2. Ручное программирование термов ПЛМ весьма затруднительно, что приводит к необходимости использования мощных САПР.
Конечным продуктом САПР микропрограммирования является прошитое ПЗУ, всестороннее испытание которого производится на САПР математического обеспечения. При этом программы отлаживаемой микроЭВМ обычно создаются и доводятся на универсальной ЭВМ. Часто отлаживаемая и инструментальная микроЭВМ имеют единые системы команд. В этом случае задача резко упрощается, а возможности САПР возрастают. Например, при отладке микроЭВМ на БИС серии К588 можно использовать микроЭВМ «Электрони-ка-бОМ», имеющую интерфейс и систему команд, общую с отлаживаемой микроЭВМ. Созданные в инструментальной
микроЭВМ программы заносятся в память отлаживаемой машины, и оператор наблюдает их прохождение. Для обеспечения возможностей пошагового, поко-мандного или поблочного прогона программ используется пульт оператора, позволяющий отлаживать временную диаграмму и логику исполнения микропрограмм.
На начальном этапе работы с микро-программируемыми комплектами БИС для ознакомления' с архитектурой и системой микрокоманд микропроцессоров и отладки отдельных фрагментов микропрограмм разработчику полезно иметь также простейшие стенды, обеспечивающие наглядность обучения. Организация таких стендов может быть проиллюстрирована на примере 16-разрядного микротренажера, приведенного на рис. 18.9. Стенд содержит четыре процессорных элемента, наборное поле микрокоманд, панели индикации сигналов, генератор синхронизации SGN и блок питания. Элементы набора и индикации сигналов
589
Рис. 18.9
обеспечивают доступ ко всем управляющим и информационным входам БИС и отображают состояние всех выходных их цепей. Набор данных и микрокоманд осуществляется в двоичном коде на переключателях П2К, а индикация — на светодиодах АЛ102Б. Для изучения временной диаграммы работы БИС при выполнении различных операций стенд обеспечивает несколько режимов синхронизации, выбираемых переключателем на передней панели.
В первом режиме осуществляется выдача в БИС К584ВМ1 серии импульсов, во втором — одиночных синхроимпульсов, а в третьем — фронтов синхроимпульсов по нажатию кнопки SYNC. Таким образом обеспечиваются циклический и пошаговый режимы работы БИС с возможностью просмотра исполнения инструкций с точностью до фронта синхроимпульса. Дополнительной возможностью стенда является коммутация цепей переноса АЛУ как с блоком ускоренного переноса К1533ИПУ, так и без него, что в совокупности с изменением режима синхронизации и плавным изменением частоты надстройки генератора обеспечивает широкие возможности по изучению временной диаграммы работы процессора.
Существенной особенностью стенда является возможность одновременного набора четырех микрокоманд. Подача конкретного кода на входы БИС осуществляется нажатием соответствующих кнопок «Выбор микрокоманды», имеющих зависимую фиксацию. Возможность набора четырех микрокоманд резко сокращает число ошибок, вызванных неверным набором кодов, и обеспечивает выполнение простейших микропрограмм (таких, как умножение или деление двоичных кодов) без изменения набора кодов. Это позволяет сосредоточить все внимание на алгоритме и избежать случайных ошибок при интерпретации микропрограмм.
18.9. Пример разработки микропрограммы
Рассмотрим разработку листинга микропрограммы умножения для микроЭВМ, описанной в предыдущем разделе, с ис
пользованием алгоритма суммирований и сдвигов вправо, приведенного в п. 18.4. Для иллюстрации процесса составления микропрограмм в табл. 18.14 приведена символическая запись микропрограммы, взятой из комментариев рабочего листинга.
Описание команды «Умножение» (AfC/L=070K1£R2). Перемножаются операнды источника и приемника, взятые в двоичном дополнительном коде. Результат помещается в регистр, используемый в качестве приемника, и в следующий за ним, если регистр приемника имеет четный номер, в противнсгм случае сохраняется только младшая часть произведения. Формат команды умножения приведен на рис. 18.7,6. Мнемоническая запись операции умножения приведена ниже:
(Rn): = (Rn) • (SR) — при нечетном и; (Rn, Rn + 1): = (Rn) (SR) — при четном п, где п — номер регистра, (SR) — содержимое источника операнда.
При выполнении умножения установка меток PSW производится по правилу:
(N): = 1 при (5)< 0;
(Z): = 1 при (5) = 0;
. (Ю: = 0;
(С):=1 при (5)<—215 или (5)>215, где 5 — произведение (32 разряда).
Мнемоническая запись кода команды: MULRn, SR.
Пример выполнения команды умножения.
MUL R1, / 10. До операции» .1000)070127 Я/)000400 1002) 000010 После
операции 1000)070127 Я7)004000 1002) 000010
Обработка адресации осуществляется общей для всех команд микропрограммой выборки операнда источника (табл. 18.14). Вход в микропрограмму осуществляется считыванием кода команды в регистры МПП К584ВВ1 и БМУ К584ВУ1 и подачей его из RI в STEP1 на вход перекодировщика (см. рис. 18.7, а). На выходе перекодировщика читается адрес начальной ячейки MIA — 50, Х.ХХХ.ХХХ.ХХХ. Для каждого типа адресации всех команд перекодировщик
591
Таблица 18.14. Микропрограммы обработки адресации считывания операнда источника
Ад-рес ПЗУ Микрокоманда Адрес следую-щей ячейки ПЗУ Источник адреса памяти Метод адресации
ЦПЭ PSW Интерфейс БМУ КС RI
70 (WR): = (Rn) NOP NOP STEP2 (TMR) := 16 NOP 530* WR Rn
71 (WR): — (Rn) NOP NOP ПА-531 (TMR) : = 16 NOP 531 WR @ Rn
72 (WR): = (Rn) + (DI) NOP (Dt):=2 ПА -+ 532 (TMR) := 16 NOP 532 WR (Ял) +
73 (WR: = (Rn) NOP NOP ПА - 533 (TMR) : = 16 NOP 533 WR @ (Яи) +
74 (WR): = (Rn)-(DI) NOP (DI):=2 ПА - 532 (TMR) := 16 NOP 532 WR -(Яи)
75 (WR): = (Rn)-(DI) NOP (DI) -2 ПА-535 (TMR) := 16 NOP 535 WR @ - (Rn)
76 (WR): = (Rn) + (DI) NOP RD ПА-+531 (TMR) : = 16 + 2 531 R1 X(Rri)
77 (WR): = (Rn) + (DI) NOP RD ПА -+ 534 (TMR) := 16 + 2 534 R7 @ X(Rn)
530* (QR):=(Rm)®(WR) У** NOP ПА -+ 640 (N): = (DO)i5 NOP 640 WR
531 (QR):=(DI) NOP RD STEP2 NOP NOP 530* WR
532 (Rn): = (WR) NOP NOP ПА- 531 NOP NOP 531 WR
533 (Rn): = (WR) + (DI) NOP (DI) -2 ПА -+ 534 NOP NOP 534 WR
534 (WR):=(DI) NOP RD ПА- 531 NOP NOP 531 WR
535 (Rn): = (WR) NOP NOP ПА - 534 NOP NOP 534 WR
Примечания: 1. NOP — пустая операция. 2. RD — чтение системной памяти. 3. Rn — регистр, заданный в поле источника. 4. Rm — регистр, заданный в поле приемника. 5. Адресация дана в восьмеричном коде с нумерацией слов по 64 бита.
* Адрес 530 только для команды MUL.
** Установка признака (N) знака произведения.
вводит в свою начальную ячейку. Для упрощения в табл. 18.14 приведены восьмеричные коды адресов микрокоманд при 50 = 0.
Ячейки с микрокомандами обработки адресации (70—77, 530—535) являются общими для всех команд данного формата. Расхождение для различных операций из микропрограмм обработки адресации осуществляется по STEP2 со входом для команды MU Lb ячейку 640.
Обработка чисел при умножении (табл. 18.15) начинается с приведения их к модулям и запоминания знака произведения (ячейки 640—644). Ячейки 645 — 651 используются для записи тела микропрограммы умножения, выход из которой осуществляется через ячейку 1777, используемую в командах с циклическими операциями (MUL, DIV, ASH, AS НС) для прерывания БМУ К584ВУ1 с выхода таймера КС К584ВГ1. Вход в микропрограмму установки признаков осуществляется по STEP3 с переходом на ячейки 676 или 677. Ячейки 665, 666, 671 — 677 используются для установки признаков PSWn считывания в устройство управле
ния следующей команды из внешней памяти.
Кодировка данной микропрограммы в двоичных кодах, используемая в рабочем листинге, приведена в табл. 18.16, рис. 18.10 иллюстрирует ее размещение в ПЗУ микрокоманд. Сложный закон распределения адресов связан с наличием определенных запретов, накладываемых распределением начальных ячеек микропрограмм обработки различных операций и необходимостью размещения в ПЗУ всего комплекса микропрограммного обеспечения. Приведенный в табл. 18.16 пример иллюстрирует простоту распределения адресов ПЗУ при наличии в БМУ режима принудительной адресации, используемого по STEP4 внутри различных семантических фрагментов микропрограммы.
Число ячеек, необходимое для размещения различных фрагментов микропрограммы, распределено следующим образом: обработка адресации — 14 ячеек (общие для всех микропрограмм); определение знака и приведение к модулям чисел — 4 ячейки; умножение 'модулей —
592
Таблица 18.15. Микропрограмма обработки команды умножения (MUL)
Микрокоманда Адрес следующей ячейки ПЗУ Источник адреса памяти
Адрес ПЗУ ЦПЭ PSW Интерфейс БМУ КС R7 Комментарий
530 640 642 641 644 643 645 646 (QR): = (Rm)®(WR) (DO): = (Rm) (Rm): = (Rm) + 1 (DO): = (WR) (QR):=(WR)+) (WR): =0 SAR(QR, WR) SAR(QR + Rm, WR) дг*** NOP NOP NOP NOP NOP NOP NOP NOP NOP NOP NOP NOP NOP NOP NOP ПА - 640 ПА-641 ПА-641 ПА - 643 ПА - 643 ПА - 645 ПА - 647 ПА - 647 (N): = (DO)X5 (M):=(DO)X5 NOP (M):=(DO){5 NOP (M): = (CM)q Start (TMR) Start (TMR) NOP NOP NOP NOP NOP NOP NOP NOP 640 641 (642)* 641 643(644)* 643 645(646)* 647(650)* 647(650)* WR Установка знака 5 Проверка знака X Проверка знака Y Обнуление произведения, запуск таймера
647 650 SAR(QR, WR) SAR(QR + Rm, WR) NOP NOP ПА - 647 ПА - 647 (M):=(CM)q (M):=(CM){) NOP NOP 64'7(648)* 647(648)* WR Цикл повторяется 16 раз Проверка Км.-,
1777 (WR): = (WR) NOP NOP STEP! Stop (TMR) + 2 676(677)* WR Выход из цикла, останов таймера
676 674 (DO): = 0 (Rm): = (QR) j/** Z** NOP NOP ПА-675 ПА - 673 (И:=0, (M): = F(N) NOP NOP NOP 674(675)* 673 WR WR Выход из умножения при четном Rm
673 (Rm A- 1) : = (WR) z, c** RD(RI) STEP1 (Z):=P (DO), i=0 1 NOP XXX R7
(O: = F(S)
675 (Rm A- )):=(WR) + 1 z** NOP ПА-671 NOP NOP 671(672)* WR
671 (Rm) := (QR) + CO z, c** RD(RI) STEP) (DO), / = 0 1 NOP R7
(Q'. = F(S)
672 (Rm):=(QR) z, c** RD(RT) STEP) (Z):= V (DC)), / = 0 NOP R7
(C):—F(S)
677 665 (DO): = 0 (Rm): = (WR) J/** z, c** NOP RD(RI) ПА-665 STEP) (T):=0, (M):=F(N) (Z):=V (DQ), i=0 (O-F(S) NOP NOP 665(666)** WR R7 Выход из умножения при нечетном Rm
593
Продолжение табл. 18.15
Микрокоманда Адрес следую-щей ячейки ПЗУ Источник адреса памяти Комментарий
Адрес ПЗУ цпэ PSW Интерфейс БМУ КС R7
666 (Rm): = (WR) + 1 Z, С** RD(RI) STEP! 15 (Z):= V(DOd, i=0 (Q:=F(S) NOP R7
Примечание: Rm — регистр, заданный в поле приемника. * Адрес в скобках соответствует значению «1» на проверенном в микрокоманде входе условия, без скобок — значению «0». * * Установка признаков V, Z и С согласно описанию команды MUL. * ** Произвольный адрес, определяемый перекодировщиком.
Вход ("(STEP1)
г?
J5
Выход (STEP1)
Рис. 18.10
(STEP3)
Прерывание
5 ячеек; прерывание, останов таймера — 1 ячейка (общая для всех циклических операций); присвоение знака и запись результата — 9 ячеек.
Минимальное время исполнения микропрограммы — 25tc, максимальное
- 31ГС.
18.10. Комплексное микропрограммирование
С учетом трудоемкости и важности отдельных этапов разработки микропрограммного математического обеспечения алгоритм его создания может производиться по следующей методике.
594
Таблица 18.16. Листинг ПВУ микрокоманд для операции умножения (MUL)
Адрес , ячейки Листинг ячеек при S0 = 0 Адрес ячейки Листинг ячеек при SO = 1
ООО о rt 1Г1 чО Г' ОС О о О О О О О О — — 00 — Г4 Г* ГЧ Г 4 ГЧ ГЧ ГЧ ГЧ © 8 о S о о о Г' X О' О — Г1 ООО • т, r- х о — 1 еч сч еч еч еч m
0070 0 1 1 0 01 1 00 1 X X X 00 X 11111 1 1 00 1 1 1 1 X 0 2070 1 1 0 1 X X X 110 0 111 111111110 0 1 111111 X
0071 0 1 1 0 0 1 1 00 1 X X X 0 0 X 11111 1 1 00 1 1 11 X 0 2071 1 1 0 1 X X X 1100101 0 1 0 11 0 01 0 0 1 111111 X
0072 0 1 1 0 0 1 0 01 0 X X X 00 X 00010 1 1 00 1 1 1 1 X 0 2072 1 1 0 1 X X X 1 10 0 10 1 0 1 0 110 10 0 0 1 111111 X
0073 0 1 1 0 0 1 1 00 1 X X X 0 0 X 11111 11 00 1 1 11 X 0 2073 1 1 0 1 X X X 1 10 0 10 1 0 10 110 11001 111111 X
0074 0 1 1 1 0 1 0 010 X X X 00 X 00010 1 1 0 0 1111 X 0 2074 1 1 0 1 X X X 1100101 0 10 11 0 10 0 01 1 1 I 1 1 1 X
0075 0 1 1 1 0 1 0 01 0 X X X 00 X 00010 1 1 0 0 1111 X 0 2075 1 1 0 1 X X X 1 10 0 10 1 0 10 11 101001 111111 X
0076 1 0 0 0 0 1 0 010 X X X 0 0 X 10 111 1 1 0 0 1111 X 0 2076 1 1 0 1 X X X 1 10 0 10 1 0 1 0 110 01 0 01 111111 X
0077 1 0 0 0 0 1 0 01 0 X X X 0 0 X 10 110 11 0 0 1111 X 0 2077 1 1 0 1 X X X 1100101 0 10 1 1 1 00 0 01 111111 X
0530 0 1 1 X 10 0 111 1 0 0 1 0 X 11111 1 1 0 0 1111 0 1 2530 0 0 0 0 0 1 1 1110 10 1 1 0 0 0 0 0 00 0 01 111111 X
0531 0 1 1 X 00 1 1 1 0 X X X 0 0 X 10 111 1 1 0 0 1111 X 0 2531 1 1 1 1 1 1 1 1110111 111111 110 01 111111 X
0532 0 1 1 0 01 1 00 0 X X X 0 0 X 11111 1 1 0 0 1111 X 0 2532 1 1 1 1 1 1 1 1110 10 1 0 1 0 11 0 01 0 01 111111 X
0533 0 1 1 0 010111 X X X 00 X 00010 1 1 001111 X 0 2533 1 1 1 1 1 1 1 1110 10 1 0 1 0 111 00 0 01 111111 X
0534 0 1 1 0 011011 0 1 0 1 0 X 10 111 1 1 001111 X 0 2534 1 1 1 1 1 1 1 1110101 0 1 0 1 1 0 01 0 01 111111 X
0535 0 1 1 0 01 оооо X X X 00X11111 1 1 001111 X 0 2535 1 1 1 1 1 1 1 1110101 0 1 0 1 1 1 00 0 01 111111 X
0640 0 1 1 0 00 00 1 0 X X X 0 0 X 11111 1 1 0 0 1111 X 0 2640 0 0 1 1 X X X 1110101 10 1111 110 01 111111 X
0641 0 1 1 0 01 00 0 0 X X X 0 0 X 11111 1 1 1 1001111 X 0 2641 1 1 1 1 1 1 1 1110101 10 10 0 0 И 001 111111 X
0642 0 1 1 1 01 1100 X X X 0 0 X 11111 1 1 1 0 0 11 11 X 0 2642 1 1 1 1 1 1 1 1110101 1 0 10 0 0 010 01 111111 X
0643 0 1 1 1 00 00 0 1 X X X 0 0 X 11111 1 11 1001111 X 0 2643 0 0 1 1 1 1 1 0010101 1 0 10 01 01 0 0 1 111111 X
0644 0 1 1 1 010101 X X X 0 0 X 11111 1 1 1 10 0 1111 X 0 2644 1 1 1 1 1 1 1 1110 10 1 1 0 1 0 0 0 110 0 1 111111 X
0645 0 1 1 0 010 0 11 X X X 0 0 X 11111 1 11 [001111 X 0 2645 1 1 0 0 1 1 1 0010101 0 1 0 0 1 1 1 0 0] 111111 X
0646 0 1 1 0 100110 X X X 0 0 X 11111 1 1 : 10 0 1111 X 0 2646 1 1 0 0 1 1 1 1010101 10 1 0 0 1 1 10 0 1 1 1 1 1 1 1 X
0647 0 1 1 0 010 0 11 X X X 0 0 X 11111 1 1 : 10 0 1111 X 0 2647 0 0 1 1 1 1 1 0010101 1 0 10 0 1 1 1 0 0 1 111111 X
0650 0 1 1 0 10 0 110 X X X 0 0 X 11111 1 1 ; 1001111 X 0 2650 0 0 1 1 1 1 1 0010101 10100111001 1 1 1 1 1 1 X
0665 1 1 1 0 010000 X X X 0 1X11111 00 1 10 11111 X 1 2665 0 0 0 0 1 1 0 0110111 11111111001 1 1 0 1 1 0 X
0666 1 11 1 0 1 1 0 00 X X X 0 1X11111 0 0 1 10 11111 1 1 2666 0 0 0 0 1 1 0 0 110 111 11111111001 1 1 0 1 1 0 X
0671 1 1 1 X 010100 X X X 0 1X11111 оо : 1 1 1 1 i 1 1 1 1 2671 0 0 0 0 1 1 0 1110 111 11111111001 1 1 0 1 1 0 X
0672 1 1 1 0 010100 X X X 1 1 X 11111 о о : 1111111 1 17 2672 0 0 0 0 1 1 0 1110111 11111111001 1 1 0 1 1 0 X
0673 1 1 1 0 010000 X X X 01X10011 0 0 ' 1111111 1 1 2673 0 0 0 0 1 1 0 1110 111 11111111001 1 1 0 1 1 0 X
0674 0 1 1 0 1 1 1 0 1 0 X X X 0 1 X 11111 1 1 1001111 X 0 2674 1 1 1 1 1 1 1 1110 10 1 10111011001 1 1 1 1 1 0 X
0675 0 1 1 1 010100 X X X 11 X 10011 1 1 I 1001111 X 0 2675 1 1 1 1 1 1 1 1110 10 1 10111001001 1 1 1 1 1 0 X
0676 0 1 1 1 000000 X X X 0 0 X 11111 1 1 1 10 0 11 11 X 0 2676 0 0 1 0 1 1 1 1110 10 1 10111101001 11110 1 X
0677 0 1 1 1 000011 1 1 1 00 X 10011 1 1 1001111 X 0 2677 0 0 1 1 1 0 1 1 11010 1 10111101001 11110 1 0
1777 0 0 0 0 100001 X X X 00 X 10011 000001111 X 0 3777 1 1 0 0 X 0 X 1 0 0 0 1 1 1 111111110 11 111111 X
—
PKR7 1 с I ЦПЭ Rn МИХ ЦО МПП БПБ STEP КС БМУ PS w
Примечания: 1.Х — произвольное значение бита (Хе[0,1]). 2. Номер шага определяется по правилу: 11 - STEPX, 01 - STEP2, Х0 - STEP3 или STEP4.
1. Исходя из технического задания, ориентировочно выбирается один из комплектов микропроцессорных БИС.
2. Производится определение структуры процессора, устанавливаются способы обмена данными между ним и общественной периферией.
3. Для выбранного микропроцессорного комплекта, с учетом алгоритмической мощности его системы микрокоманд, производятся разработка алгоритмов всех микропрограмм и запись их с символических кодах.
4. На основе анализа функциональной схемы устанавливается формат микрокоманд; выбирается способ их хранения в ПЗУ (параллельный код или расщепление цикла на несколько тактов); строится временная диаграмма исполнения микрокоманд и на ее основе определяется максимальная семантическая нагрузка цикла (например, сочетание операции и условного перехода в одном такте или их разнесение); формируются ограничения на пользование определенных сочетаний микроопераций в различных БИС.
5. С учетом семантической нагрузки и задержек, вносимых различными БИС, определяются времена исполнения различных микроопераций на выбранной структуре процессора. По методике [3, 4] выбирается несколько типовых циклов, с их учетом определяется ожидаемое быстродействие процессора.
6. Если производительность ниже заданной, возможен возврат к п. 5 для применения набора времен циклов; к п. 4 для изменения формата микрокоманд; к п. 3 для выбора других алгоритмов; к п. 2 для изменения структуры процессора или введения в его состав дополнительных БИС расширителей; к п. 1 для выбора другого комплекта БИС.
7. Составляется планшет адресного поля ПЗУ, на котором определяются
адреса всех системных ячеек (прерывания, включение, сбой питания и т. д.).
8. С учетом запретов по п. 7 распределяются адреса ПЗУ под начальные ячейки микропрограммы.
9. С учетом запретов по пп. 7 и 8 распределяются адреса под общие (совмещенные) микропрограммы (например, обработка адресации, диагностика и т. д.).
10. Выбираются способы расхождения из совмещенных микропрограмм, определяются адреса начальных ячеек и составляются микропрограммы расхождения для всех команд.
11. Определяется суммарная емкость ПЗУ. Если она превышает заданную, то осуществляется возврат к п. 2, п. 3 или п. 1.
12. В оставшихся адресах ПЗУ размещаются рабочие тела микропрограмм и по возможности совмещаются их одинаковые фрагменты.
13. После размещения микропрограмм производится трансляция в машинные коды с последующей их отладкой на процессоре микроЭВМ или специальном стенде.
Список литературы к гл. 18
1. Березенко А. И., Корягин Л. Н., Назарян А. Р. Микропроцессорные комплекты повышенного быстродействия. М.: Радио и связь. 1981. 168 с.
2. Маноров С. А., Новиков Г. И. Принципы организации цифровых машин. — М.: Машиностроение. 1980. 231 с.
3. Мик Дж., Брик Дж. Проектирование микропроцессорных устройств с разрядно-модульной организацией. М.: Мир. 1983. Кн. 1. 253 с. Кн. 2. 223 с.
4. Проектирование цифровых систем на комплектах микропрограммируемых БИС / С. С. Булгаков, В. М. Мещеряков, В. В. Новоселов, Л. А. Шумилов М.: Радио и связь. 1984. 240 с.
5. Хвощ С. Т., Смолов В. Б., Белоус А. И. Инжекционные микропроцессоры в управлении промышленным оборудованием. Л.: Машиностроение. 1985. 181 с.
6. Microprogrammer LCM-1001. Instructial Manual.— Learning center Texas Instruments Ins. 1976. 149p.
19
Основы организации цифровых управляющих систем
В данной главе рассматриваются вопросы создания больших систем обработки, хранения и передачи информации на основе МП и приводятся примеры применения МП в некоторых системах управления. Затрагиваемые направления (мультимикропроцессорные системы, локальные сети) сложны, многоплановы и характеризуются наличием множества еще до конца не решенных задач, поэтому предлагаемый материал представляет собой лишь сведения ознакомительного характера. Однако, учитывая, что именно освоение и распространение микропроцессорной техники открыли возможности практической реализации и широкого использования сложных систем и что в настоящее время это наиболее перспективное и активно развивающееся направление применения МП и микроЭВМ, широкому кругу специалистов, не занимающихся непосредственно созданием новых Средств вычислительной техники, будет полезно первоначальное знакомство с этими вопросами. Подробные сведения по сложным микропроцессорным системам можно найти в публикациях, помещенных в списке литературы данной главы.
19.1. Структуры микропроцессорных систем и области их применения
В настоящее время практически невозможно указать какую-то отрасль науки и производства, в которой бы не использовались микропроцессоры и микроЭВМ.
Универсальность и гибкость МП как устройств с программным управлением наряду с высокой надежностью и дешевизной позволяют широко применять их в самых различных системах управления для замены аппаратной реализации функций управления, контроля, измерения и обработки данных. Применение МП и микроЭВМ в системах управления промышленным оборудованием предполагает, в частности, использование их для управления станками, транспортировочными механизмами, сварочными автоматами, прокатными станами, атомными реакторами, производственными линиями, электростанциями, а также создание на их основе робототехнических комплексов, гибких автоматизированных производств, систем контроля и диагностики [7, 15, 18]. Микропроцессорные средства позволяют создавать разнообразные по сложности выполняемых функций устройства управления — от простейших микроконтролеров несложных приборов и механизмов до сложнейших специализированных и универсальных систем распределенного управления в реальном времени.
Среди различных форм организации современных микропроцессорных средств можно условно выделить следующие группы: встраиваемые МП и простейшие микроконтроллеры; универсальные микроконтроллеры и специализированные микроЭВМ; микроЭВМ общего назначения; мультимикропроцессорные системы; аппаратные средства поддержки микропроцессорных систем (расширители).
597
Встраиваемые в приборы и аппаратуру МП и простейшие микроконтроллеры жестко запрограммированы на реализацию узкоспециализированных задач, их программное обеспечение проходит отладку на специальных стендах или универсальных ЭВМ, затем записывается в ПЗУ и редко изменяется в процессе эксплуатации. Встраиваемые средства используют и простейшие внешние устройства (тумблеры, клавишные переключатели, индикаторы).
Специализированные микроЭВМ реализуются чаще всего на основе секционных микропрограммируемых МП, позволяющих адаптировать структуру, разрядность, систему команд микроЭВМ под определенный класс задач. Однако такой подход организации систем требует трудоемкой и дорогой разработки «Собственного» программного обеспечения.
В последнее время широкое распространение получают также программируемые микроконтроллеры, представляющие собой специализированные микроЭВМ, ориентированные на решение многочисленных задач в системах управления, регулирования и контроля. Некоторые из подобных микроконтроллеров рассмотрены в гл. 17. Особую группу составляют программируемые контроллеры для систем автоматического регулирования [7, 15, 18]. Важнейшим устройством любой системы автоматического регулирования является регулятор, задающий основной закон управления исполнительным механизмом. Замена классических аналоговых регуляторов универсальными программируемыми микроконтроллерами, способными программно перестраиваться на реализацию любых законов регулирования, записанных в память микроконтроллеров, обеспечивает повышение точности, надежности, гибкости, производительности и снижение стоимости систем управления. Большим достоинством универсальных микроконтроллеров является их способность выполнять ряд дополнительных системных функций: автоматическое обнаружение ошибок, контроль предельных значений параметров, оперативное отображение состояния систем и т. п.
В нашей стране среди средств, предназначенных для автоматического регу
598
лирования непрерывных и непрерывнодискретных технологических процессов, наибольший интерес представляют разработка и внедрение в производство регулирующих микропроцессорных контроллеров — Ремиконтов и контроллеров на основе комплекса технических средств для локальных информационных управляющих систем КТС ЛИУС-2 [15, 18].
Упрощенная структурная схема микроконтроллера Ремиконт представлена на рис. 19.1. В его состав входят: элементы гальванической развязки аналоговых и дискретных сигналов (Л£>); аналого-цифровой и цифроаналоговый преобразователи (ADC и DAC); дискретноцифровой и цифро-дискретный преобразователи (D/В и В/D); мультиплексор (MUX); микропроцессорный вычислитель, содержащий ЦП (CPU); ОЗУ (RAM) и ПЗУ (ROM); блок сопряжения и панель оператора.
Средства ввода/вывода Ремиконта служат для сопряжения его с аналоговыми и дискретными датчиками, с исполнительными механизмами пропорционального и позиционного действия, а также с различными устройствами дискретного и логического управления. Цифровой преобразователь содержит БИС микропроцессора, узел обработки прерываний и интерфейсные схемы для организации обмена информацией по внутренней шине. Панель оператора позволяет выбирать режим работы прибора, контролировать значение технологических переменных, устанавливать необходимую конфигурацию регулирующего контура, выбирать алгоритмы управления и параметры статической и динамической настройки контроллера. При использовании Ремиконта в составе сложных распреде-* ленных систем управления доступ к его внутрисистемной шине осуществляется через блок сопряжения.
Опыт эксплуатации современных САР показал, что имеется небольшой набор (20 — 25) типовых алгоритмов, различные комбинации которых позволяют построить САР технологическими процессами практически любой сложности. Эти алгоритмы были включены в библиотеку алгоритмов и записаны в ПЗУ. В зависимости от области применения контроллера его библиотека может изменяться
и наращиваться за счет изменения объема ПЗУ без перестройки аппаратной части. Такой подход упростил программное обеспечение контроллера, его отладку и эксплуатацию и сделал системы на базе Ремиконта доступными широкому кругу специалистов.
Ремиконт имеет внутреннее программное обеспечение, состоящее из программы диспетчера, рабочих программ, программы обслуживания панели оператора и диагностической программы. Диспетчер координирует работу контроллера в режиме реального времени и управляет работой других программ. Рабочие программы определяют функциональные возможности контроллера. Они реализуют отдельные алгоритмы управления и составляют библиотеку рабочих алгоритмов. Программа обслуживания панели оператора выполняет приказы оператора и управляет работой устройств индикации. Диагностическая программа контролирует исправность работы аппаратных и программных средств. Программирование контроллера на объекте (выбор алгоритма управления, параметров настройки) производится набором на панели оператора десятичного цифрового кода.
Для отражения свойств контроллера в терминах и представлениях систем автоматического регулирования исполь
зуется понятие виртуальной структуры Ремиконта. Канал управления виртуальной структуры эквивалентен отдельному прибору или типовому сочетанию приборов аналоговой системы регулирования. Канал включает один из алгоритмов библиотеки алгоритмов и стандартный блок коэффициентов для настройки статических и динамических параметров канала. Конфигурация определяет систему связей каналов виртуальной структуры, а также варианты взаимодействия каналов.
Элементную базу Ремиконта составляют в основном БИС серии К58О. В конструктивном отношении контроллер представляет субблок с встроенными модулями для размещения на пульте оператора с габаритными размерами 800 х х 450 х 1600 мм и массой 50 кг.
МикроЭВМ общего назначения строятся на основе 16-разрядных МП — это микроЭВМ зарубежных фирм Интел (Intel), Зилог (Zilog), Хьюлетт Паккард (Hewlett — Packard), Моторола (Motorola), ДЕК (DEC) и др. Причем многие из них имеют похожую архитектуру и обладают практически одинаковыми возможностями. К отечественным микроЭВМ того же класса относятся СМ 1810 на основе МП К1810ВМ86, а также МС1201, С5-41 на основе БИС серии К1801. В последние годы начался вы
599
пуск 32-разрядных микроЭВМ, среди которых большой йнтерес представляет микроЭВМ нового поколения Intel i АРХ-432 со встроенной схемой контроля работоспособности и аппаратной реализацией некоторых функций операционной системы и языка высокого уровня типа ADA [23]. Такая ориентация микроЭВМ делает ее особенно перспективной в дальнейшем после разработки компилятора языка ADA. Следует отметить, что в архитектуре многих современных 16- и 32-разрядных микроЭВМ используются элементы организации мини- и даже больших ЭВМ: виртуальная память с соответствующими схемами управления, конвейерная обработка команд и данных, работа в режиме с плавающей запятой и ряд других элементов. Поэтому современные микроЭВМ общего назначения по функциональным возможностям и производительности приближаются к мини- и большим ЭВМ.
Достижение высокой производительности и повышение надежности обработки информации в рамках одной и той же элементной базы явились основными причинами создания мультипроцессорных систем [1, 12, 20].
Появление МП и микроЭВМ способствовало дальнейшему расширению работ по построению высокопроизводительных вычислительных и управляющих систем. Низкая стоимость МП не только обеспечила возможности промышленного использования мультимикропроцес-сорных систем (ММПС), но и повлияла на способы их организации. Постоянное снижение стоимости и повышение вычислительной мощности МП сделали их менее дорогими компонентами, чем память и периферийные устройства. Перед разработчиками ММПС появилась необходимость в разделении памяти и периферии между многими МП, что привело к реализации новых способов внутрисистемной организации.
ММПС делятся на две большие группы: распределенные (децентрализованные) системы и сосредоточенные (централизованные) системы [25]. Распределенные ММПС увеличивают живучесть и экономичность систем управления и расширяют их возможности. Они содержат территориально рассредото
600
ченные по всему объекту управления МП и микроЭВМ, связь между которыми осуществляется по специальным линиям связи. Сосредоточенные ММПС работают по принципу параллельной обработки данных и предназначаются в основном для обеспечения высокой производительности систем. В сосредоточенных системах МП обычно расположены в одном блоке или стойке и используют одну общую операционную систему.
Одна из наиболее распространенных классификаций ММПС (по аналогии с классификацией вычислительных систем) основывается на способе организации вычислительного процесса [13, 25]. При этом подходе выделяется пара двузначных признаков — одиночный или множественный поток команд (ОПК или МПК) и одиночный или множественный поток данных (ОПД или МПД). По этим признакам выделяются четыре типа систем: с одним потоком команд и одним потоком данных (ОПКОПД — SISD), к которым относятся однопроцессорные системы; с одним потоком команд и многими потоками данных (ОПКМПД — SIMD), к которым могут быть отнесены матричные ассоциативные, конвейерные системы; с множественным потоком команд и одним потоком данных (МПКОПД — MISD), не имеющие физической реализации; с множественными потоками команд и данных (МПКМПД — MIMD), представляющие наиболее распространенный тип систем. Для сосредоточенных мультипроцессорных систем типа МПКМПД, называемых часто «истинными мультипроцессорными» системами, существуют три основных способа организации внутренний связей: 1) с перекрестной коммутацией^ 2) с многошинными связями, 3) с общей шиной.
В системах с перекрестной коммутацией (рис. 19.2, а) связи реализуются с помощью матричного коммутатора, который может быть как цен i рализо-ванным, так и распределенным между соответствующими функциональными модулями систем. Коммутация може^г осуществляться в каждой точке матричной схемы, обеспечивая физическое подсоединение любого модуля памяти (М) к любому процессору (Р). Возможна ор-
ганизация нескольких одновременно действующих путей передачи информации в матрице. Система с матричным коммутатором имеет наибольшие аппаратные затраты на организацию внутренних связей, но и обладает наиболее высокой пропускной способностью. Выход из строя части коммутатора не приводит к катастрофическому отказу системы, так как функции процессоров, коммутируемых этой частью, могут быть распределены между другими процессорами системы.
В системах с многошинными связями (рис. 19.2,6) каждый процессорный модуль имеет доступ к любому модулю памяти при помощи собственных шин. Каждый модуль памяти должен быть многовходовым (в отличие от одновходовых модулей в системе с матричным коммутатором) и содержать схему арбитража для разрешения конфликтов при
одновременном обращении к нему нескольких процессоров. Пропускная способность схем с многошинными связями ниже, чем с матричным коммутатором, но у них меньше и аппаратные затраты. Наращиваемость ограничивается числом входов в модулях памяти. Система не теряет работоспособности при выходе из строя отдельных шин [4].
Системы с общей шиной (рис. 19.2, в) отличаются наибольшей простотой организации связей и наименьшими аппаратными затратами. Они характеризуются высокой степенью модульности и хорошими возможностями наращивания. Основными недостатками таких систем являются ограниченная пропускная способность общей шины и невысокая надежность, так как выход из строя общей шины приводит к отказу всей системы [4, 20, 25].
601
Особенно широкое распространение получили структуры с общесистемной магистралью (общей шиной) в разработках фирмы Intel. Созданная фирмой системная магистраль MULTIBUS используется в качестве международного стандарта и ГОСТ И41 в СЭВ для построения сложных управляющих и измерительно-вычислительных комплексов на базе микроЭВМ. К основным достоинствам магистрали MULTIBUS относятся: простота модульного наращивания МП и микроЭВМ; совместимость 8- и 16-раз-рядных микроЭВМ; непосредственная адресация внутренней памяти емкостью до 16 Мбайт и внешних ЗУ емкостью 4 Кбайт; скорость внутрисистемного взаимодействия до 5 Мбайт/с; наличие стандарта на магистраль.
Структуры с общей шиной (ОШ) в настоящее время получили наибольшее распространение как для построения самих микропроцессорных средств, так и в аппаратуре, для которой эти средства предназначаются. Эти структуры можно рассматривать как составную часть магистрально-модульного подхода при проектировании приборов и комплексов систем управления и обработки информации. Поэтому для разработчиков микропроцессорных систем управления ММ ПС ОШ представляют особый интерес.
ММ ПС ОШ могут использовать общую память или локальную память для каждого из МП. Структура с общей памятью (М) и периферийными устройствами (10) наиболее проста и имеет наименьшие затраты оборудования (рис. 19.2, г). Каждый МП имеет доступ к любому модулю памяти, к любому периферийному устройству, в том числе и к программам операционной системы, осуществляющей общее управление всеми аппаратными и программными средствами системы и обеспечивающей взаимодействие как между микропроцессорами, так и между реализуемыми в них процессами. Быстродействие ММПС с такой организацией наименьшее и ограничивается пропускной способностью ОШ.
В структурах с локальной памятью (LM) общие поля памяти (СМ) могут быть объединены с локальной памятью (рис. 19.2, д) или отделены физически
602
(рис. 19.2, е). Структура с локальной памятью минимизирует конфликтные ситуации при запросе общих ресурсов (ОШ, общей памяти), так как значительная часть программ и данных продублирована. Общая шина служит только для межпроцессорного обмена в процессе взаимодействия программных модулей, выполняемых на разных МП. Такая структура обладает потенциально высоким быстродействием, высокой степенью однородности и наращиваемости. Физически отдельная общая память может располагаться как на шинах МП (рис. 19.2, д), так и на ОШ (рис. 19.2, е). Наибольшим быстродействием обладают структуры, в которых общая память физически отделена и расположена на шинах МП, так как в этом случае отсутствуют конфликты при одновременных обращениях одного из МП в область локальной памяти и других МП в область общей памяти. Загрузка общей шины в такой структуре невелика, так как для обмена двух МП одним словом данных требуется один цикл шины при бесконфликтном обмене. Если область общей памяти организована подключением к ОШ, то для подобного обмена требуются два цикла шины: один — для записи данных МП-источни-ком, второй — для считывания этих данных МП-приемником.
Организация интерфейса межпроцессорной связи в ММПС ОШ характеризуется следующими признаками: способом управления ОШ; способом связи модулей в процессе обмена; дисциплиной обслуживания ОШ.
По способу управления ОШ существуют системы с централизованным и децентрализованным управлением [20]. В первом случае выделяется центр, в функции которого входят управление занятием ОШ и обслуживание заявок в соответствии с принятой дисциплиной обслуживания. Во втором — эти функции распределяются по активным модулям (под активными понимаются модули, способные генерировать заявки; под пассивными модулями — устройства, обслуживающие заявки, поступающие из активных устройств).
Возможны два способа связи модулей в процессе обмена: с коммутацией каналов и с коммутацией сообщений [32].
В системах с коммутацией каналов соединение между источником и приемником производится на весь период взаимодействия между активным и пассивным модулями. Например, при взаимодействии процессора с общей памятью их соединение производится на цикл памяти. За это время по шине передаются вся адресная и управляющая информация и данные МП-источника в память. По окончании обработки шина передается на обслуживание другому МП. В системах, использующих способ коммутации сообщений, связь между активными и пассивными модулями устанавливается на короткий отрезок времени, много меньший цикла пассивного модуля. Передаваемая информация запоминается в интерфейсных схемах сопряжения ОШ и пассивного модуля на время обработки. По окончании цикла пассивного модуля результат передается активному. Эффективность использования ОШ в системах с коммутацией каналов невысокая. Повышение пропускной способности достигается уменьшением цикла пассивного модуля, что приводит к увеличению его стоимости. При использовании систем с коммутацией сообщений требования к памяти становятся менее критичными. Такие структуры обладают потенциально высоким быстродействием, но имеют большие затраты интерфейсного оборудования.
Разрешение конфликтных ситуаций при одновременном запросе несколькими источниками общей шины осуществляется использованием дисциплины с циклическим и приоритетным обслуживанием. В случае циклического обслуживания логика устройства управления шиной (системного арбитра) может быть реализована с помощью кольцевого счетчика с дешифратором состояний. Каждый выход дешифратора соединяется линией с одним из МП и обеспечивает периодическую коммутацию его с ОШ. Вариантом циклического обслуживания является кодово-циклическое обслуживание, в котором дешифрация состояний счетчика производится непосредственно в интерфейсном оборудовании МП. Организация приоритетного доступа возможна с фиксированными и динамическими приоритетами. Фиксированный приоритет реализуется проще, но приводит к простою
МП с малыми приоритетами, поэтому применяется в системах с малой интенсивностью запросов. Вариант с динамическими приоритетами сложнее, имеет большие временные задержки в интерфейсном оборудовании, связанные с передачей приоритетов от одного модуля к другому, но более равномерно распределяет ресурсы шины по модулям системы. Изменение приоритетов может быть случайным или организовано по некоторому закону.
Можно выделить следующие основные функции межпроцессорного интерфейса для систем с ОШ: управление занятием общей шины; разрешение конфликтных ситуаций при одновременном запросе общих ресурсов; коммутация шин; буферизация входных и выходных данных, адресов и управляющих сигналов; формирование различных управляющих сигналов; преобразование виртуальных адресов в реальные.
Первые две функции выполняет обычно арбитр шины, а остальные — блок сопряжения между микропроцессорным модулем и ОШ.
В целях стандартизации и получения высоких скоростей обмена информацией разработаны параллельные интерфейсы микропроцессорных систем, используемые также и в ММПС ОШ. Некоторые из наиболее распространенных стандартных интерфейсов описаны в гл. 16 (см. табл. 16.1). Ряд оригинальных вариантов интерфейсных структур разработан в Институте проблем управления [20]. Однако разнообразие областей применения ММПС и требований, предъявляемых к ним, нередко приводит к необходимости разработки специализированных интерфейсов из БИС микропроцессорных комплектов и схем средней степени интеграции.
В настоящее время ведутся разработки типовых ММПС, ориентированных на определенные области применения, и здесь структура с ОШ пока что занимает доминирующее положение.
Функциональные расширители (ФР) можно отнести к группе специальных аппаратных средств, служащих для увеличения функциональных возможностей и производительности микропроцессоров. ФР выполняют специфические операции
603
и программы, разгружая центральный процессор системы от узкоспециализированных задач.
В отечественной литературе по микропроцессорной технике под ФР чаще всего понимают > специализированные БИС, предназначенные для решения вычислительных задач и называемые также арифметическими расширителями, которые выполняют арифметические операции с фиксированной и плавающей запятой в разных форматах, производят вычисления типовых элементарных функций (тригонометрических, логарифмических, показательных) и реализуют более сложные операции — преобразование координат, быстрое преобразование Фурье, операции над матрицами и т. п. [2, 10, 16, 35, 38, 39, 41].
Создаваемые в настоящее время БИС ФР можно условно разделить на две большие группы: ведомые или подчиненные процессоры, работающие под непосредственным управлением центрального процессора; сопроцессоры или вспомогательные процессоры, работающие параллельно с центральным процессором по одной программе, выбирающие из нее инструкции собственного набора команд и исполняющие их.
К простейшим ведомым процессорам можно отнести расширитель арифметики ЭВМ СМ-3, обеспечивающий аппаратную реализацию операций умножения и деления чисел с фиксированной запятой, многотактные арифметические и логические сдвиги, операцию нормализации, применяемую для обработки чисел с плавающей запятой [И].
Расширитель СМ-3 включает ряд регистров: аккумулятор (АК), регистр множителя-частного (МЧ), регистр множимого делителя (X), регистр состояния (РС) и счетчик циклов (СЦ). Регистры АК и МЧ используются при выполнении всех операций, регистр X — при выполнении умножения и деления. Регистр РС содержит информацию о результате выполнения предыдущей команды и содержимом регистров АК и МЧ, а счетчик СЦ применяется для подсчета циклов работы расширителя.
Расширитель СМ-3 подключается к общей шине как периферийное устройство, и,за ним закрепляется фиксирован
604
ная зона адресов. Выполнение конкретной операции осуществляется загрузкой операндов по фиксированным адресам с помощью обычных команд обращения к памяти. Результаты операции считываются также с помощью команд обращения к памяти. После запуска любой операции расширитель блокирует связь с общей шиной и восстанавливает ее лишь по окончании операции. Информация об обрабатываемых операндах в регистре РС используется центральным процессором для управления вычислениями. Аппаратное выполнение арифметических операций осуществляется более чем на порядок быстрее программных способов. Так, на выполнение операции умножения по подпрограмме процессор ЭВМ СМ-3 затрачивает около 400 мкс, а РА СМ-3 выполняет эту же операцию не более 25 мкс.
Как ведомые процессоры в мультипроцессорных системах могут использоваться ПЦОС (см. гл. 13). Центральный процессор в этом случае обменивается с ними информацией как с устройствами ввода/вывода.
Под сопроцессором понимается устройство, не просто дополняющее набор команд и структуры данных центрального процессора, но и взаимодействующее с ним определенным образом. Совместная работа центрального процессора и сопроцессора представляет один из вариантов мультипроцессорной обработки, в котором сопроцессор самостоятельно декодирует и выполняет команды из общего потока команд. Типичным представителем этой разновидности ФР является СБИС 8087 фирмы Intel [14].
Процессор 8087 предназначен для расширения вычислительных возможностей микропроцессорных систем на базе МП 8086 (8088), обеспечивает повышение производительности арифметических операций в формате с плавающей запятой в среднем в 100 раз по сравнению с программной реализацией и выполняет умножение 32- и 64-разрядных чисел приблизительно за 18 и 27 мкс соответственно. С точки зрения программиста подключение сопроцессора 8087 к центральному процессору 8086 (8088) лишь увеличивает число регистров, команд и типов данных центрального процессора. Язык
ассемблера Л5М-86 включает директивы для определения всех типов данных процессора 8087 и операторы, соответствующие набору его команд. Для доступа к операндам процессора 8087 могут использоваться все разновидности способов адресации, предусмотренные для МП 8086 (8088).
Как и МП 8086, арифметический процессор 8087 разделяется на два асинхронно работающих устройства: устройство управления или устройство сопряжения с каналом (CU) и числовое исполнительное устройство (NEU). Синхронизацию с центральным процессором, выборку команд, чтение и запись операндов, а также ряд операций по управлению арифметическим процессором обеспечивает CU. Выполнение всех команд арифметической обработки операндов осуществляет NEU. Процессор 8087 имеет ту же структуру внешних шин, что и процессор 8086 (8088), но ширина его внутренней магистрали данных составляет 68 разрядов. Это позволяет выполнять внутренние операции передачи и обработки данных с высокими быстродействием и точностью.
Процессор 8087 вместе с центральным процессором подключается к локальной шине системы и анализирует поток команд, проходящих по шине. Обнаруживая свою команду, он принимает адрес (если таковой необходим), считывает операнд и выполняет соответствующую арифметическую операцию.
Программно доступны слово состояние процессора 8087 и управляющее слово. Слово состояние по специальной команде может быть записано в память и использовано для организации условных переходов после команд сравнения, обнаружения состояния «Занято» и вызова специальных подпрограмм. Управляющее слово применяется, как правило, для установления или изменения режима работы процессора.
Числовые данные процессора делятся на три группы чисел: двоичные целые, упакованные двоично-десятичные и двоичные вещественные. Двоичные целые числа представляются в дополнительном коде. В упакованном двоично-десятичном формате в каждом байте записываются две десятичные цифры,
а крайний левый байт служит для представления знака. Особенностью представления вещественных чисел является запись порядка в смещенной форме. Смещение различно для разных вещественных форматов и выбирается таким образом, чтобы смещенный порядок был всегда положительным. Это позволяет сравнивать вещественные числа как целые двоичные числа без знака.
Команды процессора 8087 по назначению разделяются на следующие группы: пересылки данных (загрузка, запоминание, обмен данных); арифметические (сложение, вычитание, умножение, деление, вычисление квадратного корня, округление до целого, масштабирование и т. п.); сравнения (сравнение, проверка — сравнение с нулем, анализ — сообщение о знаке или нормализации); трансцендентные [TAN, ARCTAN, 2х - 1, Hog2X+l)]; загрузки констант (0, 1, п, logio2 и т. п.); управления процессором (инициализация, загрузка управляющего слова, запрет прерывания, разрешение прерывания и т. п.).
19.2. Локальные сети микроЭВМ
Локальные сети относятся к системам распределенной- обработки информации и используются для передачи информации на сравнительно небольшие расстояния (в пределе завода, учреждения, цеха, отдела, конторы) [3, 9, 32, 33].
Локальная вычислительная сеть (ЛВС) при помощи канала связи может объединять от десятков до сотен абонентских узлов, включающих мини- и микроЭВМ, внешние ЗУ, интерфейсные схемы, дисплеи, печатающие и копирующие устройства, кассовые и банковские аппараты, измерительные приборы. ЛВС может подключаться к другим локальным и большим сетям* ЭВМ через специализированные ЭВМ — «шлюзы». Относительно небольшая сложность и стоимость ЛВС, использующих МП и микроЭВМ, обеспечивают широкое применение сетей в автоматизации делопроизводства, конторских работ, технологических и производственных процессов; для создания распределенных управляющих, информационно-справочных, контрольно-измерительных систем, систем промышленных
605
роботов и гибких автоматизированных производств.
Локальные сети используют в основном принцип пакетной коммутации представляемой информации. При пакетной коммутации информация перед передачей разбивается на короткие сегменты, которые представляются в виде пакетов определенной длины, содержащих кроме информации пользователя некоторую служебную информацию, позволяющую различать пакеты и выявлять возникающие при передаче ошибки.
Формат пакета ЛВС ETHERNET, ставшей уже промышленным стандартом, изображен на рис. 19.3, а [5]. Пакет представляет последовательность байт, начинающуюся с преамбулы и заканчивающуюся контрольным кодом (CRC). Преамбула пакета — это 8-байтовая константа для синхронизации, состоящая из чередующихся нуля и единицы и начинающаяся с единицы и заканчивающаяся двумя единицами. Два байта типа по
ля определяют правила интерпретации поля данных, размер которого N может изменяться в диапазоне 46—1500 байт. Циклический контрольный код определяется полиномом G(X) = £ХК, где К =ч = 32, 26, 23, 22, 16, 12, 11, 10, 8, 7, 5, 4, 2, 1, 0). Минимальный интервал между пакетами составляет 9,6 мкс.
Пакет другой известной ЛВС CAMBRIDGE DATARING имеет формат, изображенный на рис. 19.3,6. Пакет представляет последовательность бит, начинающуюся с бита-преамбулы и заканчивающуюся контрольным битом четности. Пакеты передаются группами или блоками. Значение бита-преамбулы всегда равно единице. Биты признака и монитора устанавливаются мониторной или управляющей станцией и позволяют различать пакеты по следующим признакам: полный пакет, непереданный (И); полный пакет, переданный один раз (10); пустой пакет (00); пустой пакет с ошибкой (01).
606
Управляющие биты используются для управления каналом. Биты ответа устанавливаются отправляющей или получающей станцией при возникновении следующих ситуаций: пакет игнорирован, получатель отсутствует (И), пакет отвергнут (10), пакет принят (01), станция занята (00). Бит четности проверяется и устанавливается каждой станцией по значениям предшествующих 39 бит. ЛВС можно идентифицировать по следующим основным характеристикам [5]: топологии сети, физической среде передачи, методам управления передачей (методам доступа к физической среде передачи).
Топология сети определяет общую структуру расположения абонентских узлов и линий связи между ними [9]. Чаще всего в ЛВС на микроЭВМ применяются конфигурации типа общая шина, кольцо и звезда. Основными достоинствами ЛВС с общей шиной являются малые затраты на расширение сети при подсоединении дополнительных абонентов и простота методов управления; основными недостатками — технические сложности передачи информации на большие расстояния без ретрансляторов и последовательный характер работы сети, позволяющий передавать в определенный момент только один кадр [3]. В кольцевой ЛВС информация передается от одного узла к другому по однонаправленным каналам передачи и каждый узел распознает предназначенную ему информацию по адресу, содержащемуся в сообщении. По основным эксплуатационным характеристикам эта структура сети близка к общей шине. ЛВС с конфигурацией типа звезда используется намного реже, чем ’общая шина и кольцо, так как требует повышенных надежности и производительности от ЭВМ центрального узла и не обеспечивает высокой скорости передачи данных.
В качестве физической среды передачи данных в ЛВС применяются витые пары проводников, коаксиальный кабель и волоконно-оптические линии связи [5]. Использование витой пары отличается низкой стоимостью и простотой подключения новых узлов, но при этом невысоки скорость передачи и число подключаемых узлов, поэтому витая пара в основном употребляется в сетях персо
нальных ЭВМ. Коаксиальный кабель дороже, чем витая пара, но обеспечивает большие скорость передачи (до 10 Мбит/с) и помехозащищенность. Наивысшие скорость (до 150 Мбит/с), помехозащищенность и протяженность магистралей без специальных устройств-повторителей позволяют получить волоконно-оптические линии связи. Недостатками их являются большая сложность и стоимость подключения новых узлов.
В локальных сетях каждый абонентский узел связывается с другим узлом через один общий канал. Поэтому здесь возникают проблемы совместного использования канала и разрешения конфликтов за «захват» общего канала. В настоящее время разработано много методов управления передачей информации в канале (методов доступа), причем выбор метода доступа для сети тесно связан с ее топологией. Так как в ЛВС к каналу подключается большое число абонентов, то любой из методов доступа может быть назван множественным доступом. Методы множественного доступа к каналу разделяют на две большие группы: методы с детерминированным доступом и методы со случайным доступом.
В сетях с детерминированным доступом общий канал распределяется между абонентами по специальным алгоритмам в детерминированные моменты времени. При синхронном распределении число интервалов использования канала соответствует числу абонентов в сети. Каждому абоненту выделяется определенный интервал времени, в течение которого он имеет доступ к каналу для передачи информации. При таком подходе могут возникнуть ситуации, когда одни абоненты не успевают передать информацию, а другие — не имеют информации для передачи. Синхронный метод разделения канала отличается простотой, но используется при малом количестве абонентов. При более сложном асинхронном распределении учитываются интенсивность и объем информации, передаваемый абонентом, что приводит к различным интервалам доступа для разных абонентов. В сетях с большим числом абонентов может использоваться детерминированный метод доступа с передачей полномочий (права). При этом методе абонент, полу
607
чив полномочия на использование канала, выдает свою информацию и передает полномочия другому абоненту, указанному в алгоритме обслуживания канала. Если у абонента нет информации, для передачи, то он отдает свои полномочия следующему абоненту. Метод позволяет легко реализовать приоритетное обслуживание абонентов [33].
В ЛВС с мини- и микроЭВМ, обслуживающих десятки и сотни абонентов, возникает необходимость эффективного использования высокоскоростных каналов. Здесь чаще используются методы случайного доступа, позволяющие уменьшить объем управляющей информации и увеличить скорость доступа. При случайном доступе каждый абонент может передавать информацию в любой момент времени, что приводит к возникновению конфликтов за захват канала. Бесконтрольный случайный доступ для независимых станций, частоты передачи которых удовлетворяют распределению Пуассона, обеспечивает около 18% относительной пропускной способности канала [18]. Для повышения коэффициента использования канала при случайном доступе разработан ряд модификаций этого способа.
Случайный доступ с обнаружением передачи (с прослушиванием канала) предоставляет каждому абоненту возможность прослушивать канал перед подачей информации. Если абонент обнаруживает передачу каких-либо сообщений, то он ожидает окончания этой передачи. Прослушивание канала перед передачей позволяет уменьшить вероятность возникновения конфликтов и повысить относительную пропускную способность канала до 80%.
Случайный доступ с контролем столкновений обеспечивает одновременно с передачей прослушивание канала. Если выясняется, что несколько абонентов ведут одновременную передачу, то они прекращают ее и пытаются возобновить через случайные промежутки времени. Совместное использование этих двух способов позволяет довести относительную пропускную способность канала до 90%.
В настоящее время в ЛВС с мини-и микроЭВМ для топологии типа общая шина применяются чаще всего коакси
608
альный кабель с дискретной сигнализацией и следующие методы доступа [5]: множественный, с контролем несущей и обнаружением конфликтов (MDKH/0K - CSMA/CD); селективный опрос и адресуемая передача права.
Для топологии типа кольцо применяются обычно витые пары и следующие методы доступа: заполнение регистра, групповой опрос, неадресуемая передача права.
Многообразие аппаратных средств, структурных вариантов, форм взаимодействия и способов управления процессами обмена информации в ЛВС привело к необходимости разработки стандартов и унифицированных технических рекомендаций для построения этих сетей. Причем стандартизация ЛВС использует ряд стандартов, уже разработанных для больших ЭВМ. В ЛВС, как и в больших сетях, применяется принятая Международной организацией по стандартизации (ISO) семиуровневая эталонная модель процедур взаимодействия «открытых систем», пд-зволяющая различным системам при соблюдении разработанных стандартов взаимодействовать друг с другом. Эталонная модель содержит следующие уровни Обработки информации: физический, канальный, сетевой, транспортный, сеансовый, представительный и прикладной. Прикладной уровень является основным, и все остальные уровни предназначены для его обслуживания [18, 19, 33].
В соответствии с эталонной моделью каждый уровень включает множество взаимодействующих объектов, выполняет определенный круг задач, использует услуги, представляемые смежным нижним уровнем, и обеспечивает набор определенных услуг верхнему смежному уровню. Правила взаимодействия объектов одноименных уровней систем определяются протоколом соответствующего уровня, а правила взаимодействия объектов смежных уровней одной и той же системы — межуровневым интерфейсом. Иерархическая структура уровней и протоколов (Pi) эталонной модели представлена на рис. 19.3, в. Для обеспечения взаимодействия объектов прикладного уровня двух различных систем — S, и Sj (для обмена информацией между системами) —
необходимо последовательно включить в процесс обработки информации все семь уровней соответствующих систем. Совокупность объектов трех верхних уровней, между которыми устанавливается взаимодействие, принято называть процессами. Так, для решения прикладной задачи пользователям необходимо обеспечить запуск и управление рядом прикладных процессов. К типичным прикладным процессам информационных систем относятся: доступ к базам данных, обработка файлов, управление записями, электронная почта, обработка документов. Уровни 1—4 образуют транспортную сеть, обеспечивающую обмен информацией между процессами. Процессы соединяются с транспортной сетью через точки входа, называемые портами.
Программное обеспечение ЛВС также имеет многоуровневую иерархическую структуру, позволяющую модифицировать любой уровень программной структуры, не изменяя остальных уровней. Основные функции, выполняемые соответствующим программным уровнем, описаны в табл. 19.1 [19].
Многообразие применения локальных сетей и сложность реализации всех уров
ней эталонной модели ISO привели к отказу от создания универсального стандарта для микропроцессорных ЛВС и вызвали необходимость внесения уточнений в эталонную сетевую модель (например, стандарт IEEE 802), а также разработку новых стандартов. В настоящее время разрабатываются стандарты для следующих областей применения ЛВС с микроЭВМ [5]: ЛВС высокопроизводительных ЭВМ, ЛВС для управляющих систем, ЛВС для автоматизированных учреждений, ЛВС для домашнего применения.
Рассмотрим структуру и основные характеристики некоторых наиболее распространенных ЛВС, использующих МП и микроЭВМ.
Локальная сеть ETHERNET, созданная фирмами Ксерокс (Xerox), Intel, DEC [3, 5, 28, 19, 33], предназначена для объединения абонентских комплексов, включающих терминалы, магнитные диски, печатающие и контролирующие устройства. В качестве канала используется высоконадежный коаксиальный кабель, состоящий из одного или нескольких сегментов длиной до 500 м. Сеть может иметь до 1024 станций, обеспечивает передачу данных со скоростью 10 Мбит/с и макси-
Таблица 19.1. Основные функции программного обеспечения ЛВС
Номер уровня Наименование уровня Основная задача Выполняемая функция
7 Прикладной Обработка информации пользователя Вычислительные и информационно-поисковые работы, логическая обработка информации; инициализация, выполнение и завершение процессов
6 Представительный Представление и преобразование данных в нужном формате Генерация и интерпретация команд взаимодействия процессов. Представление и преобразование структур данных
5 Сеансовый Обеспечение сеансов связи Организация, поддержание и окончание сеансов связи (оповещение о поступлении данных, группировка или разделение данных, буферизация данных, контроль и восстановление и т. п.)
4 Транспортный Управление логическим каналом Организация логических каналов между процессами. Управление потоками данных. Обрамление массивов данных служебными символами запроса иди ответа. Обслуживание завершения передачи
3 Сетовой Маршрутизация информации Организация маршрутизации пакетов. Управление коммутационными ресурсами. Обрамление массивов данных служебными символами
2 Канальный Управление передачей по физическому каналу Управление переключением и соединением физических цепей, синхронизация данных. Контроль данных, передаваемых по физическому каналу
1 Физический Сопряжение с физическим каналом Представление средств для создания, поддержания и уничтожения физических соединений передачи данных
20 С. Т. Хвощ и др.
609
мальную удаленность между двумя станциями до 2,5 км. С помощью специальных адаптеров в сеть можно включить оборудование, производимое другими фирмами. Возможно объединение нескольких локальных сетей в общую ассоциацию.
Типовая схема соединения двух станций сети с помощью контроллеров ЕТ-HERNET(NCU) приведена на рис. 19.4. Станции выполнены на основе микроЭВМ LSI-11 с внутренней шиной Q — BUS. Каждая микроЭВМ имеет свой контроллер (I/O CU), содержащий несколько портов ввода-вывода для стандартов KS-232C, К24, ИРПР и может работать самостоятельно либо как интеллектуальный терминал большой ЭВМ. Контроллер NCU выполнен на основе МП /ntd-80186, имеющего большую производительность, чем МП Intel-80 86, содержит ОЗУ объемом 32К байт и внешнее ППЗУ объемом 16К байт, в котором для ускорения процессов обмена размещаются микропрограммы обработки команд и ответов протокола ETHERNET 1.0. В контроллере NCU формируется кадр, формат которого приведен на рис. 19.3, а, образуются очереди кадров в буфере и выполняются функции сопряжения с приемопередатчиками (RT/RS), обеспечивающими передачу информации от станции к станции.
Сеть имеет трехуровневую архитектуру, причем стандартизируются два нижних уровня — физический и канальный, определяющие передачу информации через моноканал. Верхний уровень не регламентируется и может иметь любую структуру.
Сеть ETHERNET использует метод доступа CSMA/CD. Процедура управления каналом включает следующие операции:
задержка передачи (станция задерживает передачу, если обнаруживается сигнал другой станции и не завершился минимальный интервал паузы между пакетами после окончания передачи);
передача (станция ведет передачу при отсутствии условий задержки, передача производится до конца пакета или до момента обнаружения конфликта);
аварийное прекращение передачи (если обнаруживается конфликт, передача прекращается и передается помеха длительностью 4—6 байт для надежного обнаружения конфликта другими станциями);
повторная передача (после обнаружения конфликта и прекращения передачи станция задерживает передачу на случайное время и пытается повторить передачу пакета; после 16 неудачных попыток выдается сигнал ошибки и вопрос продолжения передачи решается протоколом более высокого уровня);
задержка передачи (значение задержки повторной передачи вычисляется на основе усеченного экспоненциального двоичного алгоритма и представляет случайную величину с равномерным распределением из интервала (0,2я—1), где О^и^Ю); для И —15-й попыток интервал усекается и остается в диапазоне (0, 1023); минимальное значение задержки равно 512 битовым интервалам (51,2 мкс).
К недостаткам сети ETHERNET относятся следующие: использование собственного протокола управления каналом, а не стандартного, например, HDLC; отсутствие модема и интерфейса между аппаратурой пользователя и модемом для доступа к сети; реализация исправления ошибки с помощью программ пользователей.
Структура сети ETHERNET с оборудованием типа System 8000, включающим базу данных емкостью до 10000 страниц
610
Xerox 8010
Xerox 860
Настольная 08M
Перо
Инсрормационно-вычислительная система
Электронная Suas нка
Процессор
8000NS Процессор
8082 Накопитель на магнитных висках
8071 Коммутатор с 872/873 мультиплексором
80П4 Печатающее и читающее устрой-
Контроллер 2780 1 3780
? 3270
(880)
Рис. 19.5
Рабочая станция
Устройство печати
Устройство управления
8000 КS Процессор
ф Контроллер
текста, лазерный принтер и адаптеры для подключения различных периферийных устройств, приведена на рис. 19.5.
Успешная эксплуатация первых образцов ЛВС ETHERNET вызвала последующие разработки сетей подобного типа. Так, для систем автоматизации проектирования ИС повышенной степени интеграции фирма Intel создала ЛВС iLNA, являющуюся дальнейшим развитием семейства ETHERNET [22]. Сеть имеет шестиуровневую архитектуру (так как сетевой уровень не используется, а канальный и физический уровни реализуются средствами ETHERNET) и разрабатывалась с ориентацией на работу с различными видами оборудования с распространенным интерфейсом и независимостью функционирования от конкретной операционной системы и аппаратных средств микроЭВМ. Два нижних уровня ЛВС iLNA реализуются аппаратно на основе МП /nteZ-8086, а остальные уровни — программно. Сопряжение программ верхних уровней с аппаратурой нижних производится системой COAW-86, преобразующий программы в коды МП /nte/-8O86.
ЛВС Z-Net фирмы Zilog, предназначенная для обработки данных, электронной почты и автоматического обмена данными в рамках предприятия, может работать самостоятельно или совместно
с ЛВС ETHERNET [31]. Таким образом может быть построена сложная сеть, где в качестве магистрали используется более быстродействующая и дорогая сеть ETHERNET, а в качестве ответвления — сеть Z-Net со скоростью передачи 800 Кбит/с. Такое объединение ЛВС позволяет строить распределенные вычислительные системы с коллективным использованием ресурсов.
Структура сети Z-Net представлена на рис. 19.6. Сеть может объединять до 255 микрокомпьютерных станций типа MCZ-2 с помощью коаксиального кабеля при расстоянии между станциями до 2 км. Передача информации осуществляется пакетами, основу которых составляет последовательность длиной в 512 байт.
Сеть включает станции трех типов: пользователя (передающая или принимающая данные); коллективного использования ресурсов (обеспечивающая совместную работу дорогостоящих дисковых накопителей или принтеров с несколькими станциями пользователей); универсальный контроллер (для подключения больших ЭВМ или групп устройств параллельного или последовательного ввода — вывода, предназначенных для управления производственными процессами).
20*
611
Рис. 19.6
Все три типа станций содержат МП Z80A, интерфейс К5-232С, параллельный интерфейс, интерфейс Z-Net, ПЗУ на 6К байт и ЗУПВ на 64К байт. Для подключения накопителей на магнитных дисках используется специальный контроллер, содержащий МП Z80A, ППЗУ на 6К байт и ЗУПВ на 4К байт.
Схема интерфейса Z-Net позволяет подключить к сети любую станцию без применения контроллера и реализует обмен данными по протоколам канального уровня. Эти протоколы предусматривают обнаружение адреса, кодирование пакетов и контроль с помощью циклического кода. Пакет из схемы интерфейса через стандартный соединитель R5-2422 подается на вход приемопередатчика (RT/RS).
Программное обеспечение сети делится на два крупных уровня: многозадачное ядро и операционную систему с протоколами. Многозадачное ядро — это минимальная часть обеспечения, необходимая для управления станцией. Каждая станция имеет свое независимое ядро, что исключает необходимость в общем центре программных средств. Операционная система и протоколы сети представляют асинхронные программные задачи, выполняемые в режимах, задаваемых многозадачным ядром.
Среди ЛВС с кольцевой конфигурацией наибольшее распространение получили разработки сети типа Cambridge
Ring (CR), созданной в Кембриджском университете [8, 3, 5, 33, 36]. В этой сети между пользователями распределяются не время центрального процессора ЭВМ, а элементы базы прикладных процессоров. Когда пользователю выделяется прикладной процессор, то он использует его монопольно в режиме монопрограммирования. Сеть CR отличается простотой эксплуатации и подключения новых станций, так как применяет несложную процедуру управления каналом, ориентированную на аппаратную реализацию с помощью микропроцессорных средств. Структура сети CR приведена на рис. 19.7, а формат пакета — на рис. 19.3,6.
Для передачи информаций в сети CR отправляющая станция следит за кольцом и помещает пакет в первый же пустой кадр, указывая в нем адрес получающей станции. Станции, подключенные к кольцу, просматривают адреса циркулирующих по кольцу кадров. Если получающая станция распознает свой адрес, то она создает копию направленного ей пакета, а в кадр помещает метку, сообщающую о принятии пакета. Когда рассматриваемый кадр снова приходит на отправляющую станцию, она проверяет правильность переданного пакета и при отсутствии ошибок удаляет пакет. При наличии ошибок, отправляющая станция исправляет их и производит повторную передачу пакета.
612
база данных
Рис. 19.7
Планировщик прикладных процессоров
Загрузчик прикладных процессоров
Справочник прикладных программных систем
Канал сети CR состоит из двух витых пар проводов, электрически связанных в кольцо через повторители, которые изолируют отдельные сегментные кольца друг от друга, устраняя шумы и обеспечивая возможность образования кольца из неоднородных сегментов. Пропускная способность канала составляет 10 Мбит/с. Фактическая скорость передачи для одной станции зависит от числа одновременно циркулирующих пакетов и задержки на обработку пакета: при двух пакетах (40 бит + 40 бит + 10 бит — пробелов) максимальная фактическая скорость передачи в канале составляет 1М бит/с.
Станции содержат следующие блоки: распознаватель пакетов; приемник пакетов (сравнение адресов пакетов, отметки «Пакет принят», «Занят», копирование пакета, интерфейс с контроллером сети); передатчик пакетов (хранение пакета, подготовленного к передаче, заполнение пустого пакета, ожидание возврата переданного пакета, сравнение адресов пакетов, отметка «Пустой пакет», интерфейс с контроллером сети); контроль четности.
Контроллер сети CR обеспечивает подключение к кольцу различных устройств и адаптеров ЭВМ (подключение к шинам типа UNIBUS, MULTIBUS, Q - BUS, IEEE-488 и др.).
Типичная кольцевая сеть CR использует метод доступа с передачей права. Процедура управления каналом включает следующие операции:
передача (станция может начать передачу в любой момент, загрузив подготовленный пакет в регистр сдвига; регистр сдвига ожидает прихода первого пустого пакета из канала и помещает в него пакет
для передачи; пакет помечается в получающей станции, возвращается в отправляющую, сравнивается с исходным пакетом и помечается как пустой);
повторная передача (если пакет не принят, то отправитель анализирует его и вырабатывает код ошибки, обрабатываемый протоколами более высокого уровня, а пакет помечается как пустой и отдается в кольцо; в зависимости от числа попыток передачи принимается решение о повторной передаче; задержка повторной передачи может составлять до 16 циклов обхода пакетом кольца);
циркуляция пакетов в кольце (пакеты циркулируют в кольце в неизменной последовательности; для каждой пары взаимодействующих станций число циркулирующих пакетов не превышает одного);
поблочная передача пакетов (пакеты, направляемые в получающую станцию, могут быть объединены в блоки средствами протокола базовых блоков).
На основе сети CR серийно выпускается ЛВС Polynet, в состав оборудования которой входят станции на базе микропроцессоров Z80 и 7иГе/-8086.
Одной из отечественных ЛВС, предназначенных в основном для автоматизации процесса проектирования сложных изделий, является экспериментальная сеть С-1 [3]. Она имеет конфигурацию типа общая шина и объединяет контрольно-измерительные комплексы, рабочие места для проектирования сложных электронных изделий типа «Кулон», обработки документации и т. п. В качестве среды передачи используется коаксиальный кабель, сегменты которого объединяются в общую шину с помощью повторителей.
613
Контроллеры ЛВС подключаются к ответвителям коаксиального кабеля через одноплатные блоки сопряжения с моноканалом. Ответвители обеспечивают хорошее согласование с кабелем, малые значения переходных сопротивлений и максимальную частоту передачи до ЮМ бит/с. Абонентские станции сети реализуются на основе ЕС ЭВМ, СМ ЭВМ, микроЭВМ «Электроника-60, НЦ-80-01», а в сетевых интерфейсах используются ИС К581, К559. Структура одного из вариантов ЛВС С-1 изображена на рис. 19.8.
В сети С-1 применяются две модификации протокола доступа по методу CSMA/CD. Один протокол аналогичен протоколу сети ETHERNET, а второй — учитывает интенсивность обмена в канале, то есть является прогнозирующим вариантом метода CSMA/CD.
Сеть позволяет проектировщикам БИС оперативно использовать различные имитаторы компонентов схем и выпускать сопровождающую документацию с помощью ЭВМ, удаленных друг от друга на расстояние до 1,5 км.
В последнее время наблюдается особенно бурный рост» производства локальных сетей персональных компьютеров (ЛСПК). Организация таких сетей обеспечивает коллективное использование дорогостоящего периферийного обо
рудования и баз данных небольшим числом недорогих ЭВМ. Для уменьшения стоимости средств сопряжения и передачи аппаратная реализация многих функций в ЛСПК заменяется программной и выбираются меньшие скорости передачи, чем в ЛВС. Программное обеспечивание ЛСПК в основном использует стандартные операционные системы с добавлением специально разработанных программных модулей электронной почты, передачи файлов, подключения виртуальных терминалов и диалоговой передачи данных. К типичным представителям сетей с персональными компьютерами относятся сети Omninet, Cluster/One, Clusternet и др. [26, 24, 34, 36, 39].
Сеть персональных компьютеров Cluster/One может применяться для автоматизации конторских работ, систем инженерного проектирования и разработки программ, бюро путешествий и транспортных агентств, учебных и игровых систем [24]. Сеть с помощью 16-провод-ного кабеля с максимальной длиной без повторителей 300 м объединяет множество персональных компьютеров Apple II, обеспечивает скорость передачи данных 240К бит/с и использует метод доступа CSMA/CD. Особенностью сети является топологическая гибкость, позволяющая изменять конфигурацию сети для различных применений. Переменная конфи-
614
Рис. 19.9
гурация получается за счет введения возможности организации ответвлений в любом месте сети. Одна из возможных конфигураций сети Cluster/One показана на рис. 19.9.
Протоколы физического и канального уровней сети Cluster/One реализуются при помощи сочетания аппаратных средств и микропрограмм в ПЗУ, размещенных на плате межсетевого интерфейса. Протоколы более высоких уровней реализуются программным обеспечением персональных компьютеров при помощи средств, представляемых двумя нижними уровнями.
Большинство существующих программ для персональных компьютеров могут выполняться в рамках сети, а модификации, необходимые для адаптации программного обеспечения одиночного пользователя к параллельной работе в многоабонентском режиме с распределенными ресурсами, осуществляются достаточно просто. Станции, предназначенные для обслуживания других станции, содержат дополнительные программные ресурсы, например, файловую служебную систему, обеспечивающую обмен с дисковой памятью коллективного пользования, сложные операции с файлами, механизмы защиты файлов и службу часов реального времени для других станций.
Основные характеристики некоторых наиболее известных ЛВС, использующих МП и микроЭВМ, приведены в табл. 19.2.
19.3. Примеры разработки системы управления на основе БИС
При создании цифровых систем управления на основе МПК разработчикам приходится решать следующие основные задачи: алгоритмизация реализуемых процессов; выбор МПК; выбор архитектуры системы; разработка аппаратного и программного обеспечения; отладка системы.
В связи с широкой номенклатурой БИС подходы к разработке аппаратной части систем в настоящее время достаточно стандартизированы, за исключением вопросов создания полузаказных БИС для реализации нерегулярных блоков систем. С целью обеспечения принципиальной возможности разработки схем полузаказных БИС создаются специальные САПР моделирования и проверки их электрических принципиальных схем.
Широкая сфера возможных применений микропроцессорных систем порождает большое разнообразие алгоритмов, значительно отличающихся по структуре и параметрам реализующих их программ. Для иллюстрации различных применений микропроцессорных систем ниже приведены примеры, отражающие вопросы: моделирования схем полузаказных БИС; решения задач цифровой фильтрации при первичной обработке сигналов; контроля параметров систем реального времени.
615
Таблица 19.2. Основные характеристики некоторых ЛВС с МП и микроЭВМ
Название сети Изготовитель Топология Среда передачи Скорость передачи (max), бит/с Число узлов (max) Длина среды (без повторителей), м Метод доступа Примечание
ETHERNET Xerox Шина Коаксиальный кабель (КК) 10 М 1024 500 CSMAICD Автоматизация учреждений
NetlOne Ungermann Bass » То же 10 М 100 500 CSMAICD Совместима с ETHERNET
Z-net Zilog » То же 800К 255 2000 CSMAICD Автоматизация учреждений
iLNA Intel Кольцо Витая пара, коаксиальный кабель ЮМ 120 500 CSMAICD Автоматизация проектирования, управление ГАП
Hyper bus Network Systems Шина КК 10 М 128 732 CSMAICD Автоматизация обработки документов
Hyperchannel To же Переменная КК 50 М 16 1524 CSMA/CD Может включать большие ЭВМ и подключаться к спутниковой связи
Local Net Sytek Звезда, шина Радиочастотный кабель 1,7М 128 4000 (между узлами) CSMAICD Распределенная- обработка, САПР
Omnilink Northern Telecom Кольцо КК 40К 20 1524 Передача права Автоматизация учреждений
Omninet Corvus Systems Шина Витая пара 1М 64 1219 CSMAICD Сеть персональных ЭВМ
ClasterlOne Nestar Systems Переменная Плоский кабель 240К 65 305 CSMAICD То же
PLAN 4000 To же Радиально-кольцевая КК 2,5М 255 6437 Передача права То же. Совместима с ETHERNET
LADD Printer Terminal Communications Шина, кольцо То же 6М 64 — CSMAjCD Для управления производственными процессами
THSAMto Роботрон Шина То же 4М 56 — CSMAICD Объединение ресурсов вычислительных комплексов
C-l МЭП СССР » То же 6М 62 500 CSMAICD Измерительные комплексы, электронная почта
Пример использования логического моделирования работы интегральных схем и систем на их основе. При разработке новых БИС обязательно используется логическое моделирование работы их электрических принципиальных схем, реализующее следующие основные цели: создание работоспособных схем, в которых исключена неоднозначность функционирования элементов вследствие гонок; обнаружение и устранение ошибок, возникших при разработке схем и переходе от электрической — принципиальной схемы к топологии БИС; создание функционально-полного пакета тестов для выходного контроля производства БИС.
Использование логического моделирования при разработке схем на основе ИС и БИС позволяет исключить процесс ма
кетирования и резко сокращает сроки создания новой техники.
Рассмотрим особенности логического моделирования работы электрических — принципиальных схем на примере системы ЛОМО [6, 27]. Последовательность действия при ее использовании сводится к составлению ряда списков. Первым из них является описание стандартных элементов, например, триггеров, дешифраторов, мультиплексоров; вторым — список спецификация, задающий типы описания и номера стандартных элементов схемы; третьим — связи между элементами, и последним — точки схемы, выводимые на печать.
Система ЛОМО основана на трехзвенной последовательной модели вентиля, включающего (рис. 19.10,a): LF — эле
20, 7,7 =/7
2,7,7=//
7, 7, 7 -/2
00, 7,7 -/2
07,7, 7 =/2
617
мент логической функции (И, ИЛИ, НЕ, И — ИЛИ, И — НЕ и т. д.); т — элемент задания временной задержки; LO — элемент формирования входного сигнала, определяющий тип выходного каскада (ОК, ОЭ, ТРС, ОБ и т. д.).
Задавая тип соответствующих элементов модели вентиля, можно получить представление электрических — принципиальных схем в различных системах элементов (ТТЛ, И2Л, ЭСЛ, и-МОП, р-МОП и КМОП), функционирующих в различных временных масштабах. В качестве примера рассмотрим процесс моделирования электрических — принципиальных схем БИС в> И2Л-базисе.
Описание стандартных элементов начинается с составления модели вентиля. Инжекционные вентили являются токовыми ключами с одним входом и несколькими выходами, реализованными в виде схем с открытым коллектором. Логические функции в И2Л-базисе строятся путем объединения в одну точку входов и выходов с ОК, причем число входов, подключенных к этой точке, не должно превышать число выходов. Изменение времени в системе происходит квантами, значение которых может быть задано программистом.
При составлении описаний БИС в их модели вносятся отличия, не влияющие на логику функционирования и временную диаграмму, но обеспечивающие возможность проведения моделирования. Например, все триггеры модели обязательно снабжаются входами первоначальной установки, необходимыми для устранения генерации после включения
питания, являющейся следствием идентичности вентилей в ЛОМО. Важным этапом в последовательности действий при моделировании является подготовка тестов, представляющих собой отметки в решении с указанием параметров входов модели, состояние которых необходимо изменить. После проведения полного тестирования, заключающегося в проверке всех элементов БИС, возможен переход к разработке ее топологии. Возникающие на этом этапе изменения вносятся в описание схемы, после чего моделирование повторяется в необходимом объеме.
С целью упрощения содержания пакетов в ЛОМО используется подпрограмма тиражирования периодических воздействий, позволяющая размножать отдельные фрагменты, создавая набор функционально полных тестов. Для упрощения идентификации источников генерации в ЛОМО введена подпрограмма, выводящая на печать номера элементов описания и позволяющая погасить генерацию модели. При наличии библиотеки тестов ЛОМО позволяет осуществлять моделирование, при котором результат теста сравнивается с эталоном и оператор извещается только о их несовпадении. Для иллюстрации моделирования работы схем с использованием системы ниже приведено описание 3-разрядного счетчика (рис. 19.10, в), построенного на основе И2Л-элементов. При составлении описания использована стандартная подпрограмма описания RS-триггеров (рис. 19.10,6).
РЕ 011001?
УС СЧЕТЧИК?
КО 1*20 91у 1==/1*219191=/1*22 91 у 1=/1 ?
КО 2*209191=/1*2у191 ==/1*19191=/2*309191=/2*319191=/2?
СП 1у2у2у2у1у1у2у2у1у2у1у2у2у1у2у1?
ВХ 01601?
ПС 0у ЮуЮу 10-00101?
СО 8-00120-00202-00522*8-00121-00231-00301*8-00201-00330?
СО 8-00230-00401*8-00302-00431-00521*8-00320-00402-00520?
СО 8-00430-00601*8-00620-00702-00922*8-00621-00731-00801*8-00701-00830?
СО 8-00730-01001*8-00802-01031-00921*8-00820-01002-00920?
СО 8-01030-01101*8-01120-01202-01422*8-01121-01231-01301*8-01201-01330?
СО 8-01230-01501*8-01302-01531-01421*8-01320-01502-01420?
СО 8-01620-01621-01622-00501-00901-01401?
ПЕ 99999999' (С) 00101 9 9 9 9 9 (Q1/Q1) У 00420 У У 00430?
ПЕ у у у у у (Q2/Q2) у0Ю20у уОЮЗОу у у у у (Q3/Q3) у01520у у01530у у у у у у (R)01601 ?
618
Ниже приведена распечатка потакто-вой работы счетчика с обозначениями: Qi — состояние прямых плеч; /Qi — состояние инверсных плеч триггеров.
типа «2И — НЕ». Максимальное число выводов схем — 400. В системе может быть описано до 50 периодических сигналов. Один интервал времени (квант) МО
ДЕЛИРОВАНИЕ ЖИЖИ УСТРОЙСТВА! СЧЕТЧИК
# ТЕСТ СЧЕТЧИКА 0$
ВРЕМЯ КОНТАКТЫ
С 0 0 1 0 1 Q1/Q1 0 0 0 0 4 4 2 3 0 0 02/02 0 0 1 1 0 0 2 3 0 0 03/03 0 0 1 1 5 5 2 3 0 0 R 0 1 6 0 1
0 0 1 0 1 0 1 0
ПС(00000010)1 01 10-11 00000014 1 0 1 0 1 0 1 1
ПС(00000020)1 01 00000029 0 1 0 1 0 0 1 1
ПС(00000030)в 01 00000033 1 1 0 1 0 1 0 1
ПС(00000040)в 01 00000046 0 0 1 1 0 1 0 1
ПС(00000050)* 01 00000054 1 0 1 1 0 1 0 1
ПС (00000060) в 01 00000069 0 1 0 0 1 1 0 1
ПС(00000070)в 01 00000073 1 1 0 0 1 1 0 1
ПС(00000080)в 01 00000087 0 0 1 0 1 1 0 1
ПС (00000090) в 01 00000094 1 0 1 0 1 1 0 1
ПС(00000100)в 01 00000109 ПС(00000110)в 01 0 1 0 1 0 1 0 1
00000113 ПС (00000120) в 01 1 1 0 1 0 0 1 1
00000126 0 0 1 1 0 0 1 1
ПС(00000130)В 01
00000134 ПС(00000140)в 01 1 0 1 1 0 0 1 1
00000149 ПС(00000150)в 01 0 1 0 0 1 0 1 1
00000153 1 1 0 0 1 0 1 1
ПС (00000160)в 01 00000167 ПС(00000170)в 01 0 0 1 0 1 0 1 1
00000174 ПС(00000180)в 01 180-*; 1 0 1 0 1 0 1 1
*
Система ЛОМО может работать на делирования средней БИС (% 5000 эле-
ЕС ЭВМ с объемом памяти не менее ментов) при использовании ЭВМ ЕС-1033
256К байт под управлением ДОС или ОС требует около двух секунд машинного
и ПОЗВОЛЯЕТ моделировать схемы времени. Таким образом, для моделиро-
объемом до 6000 логических элементов вания ОДНОГО микропрограммного цикла
619
работы такой БИС, как ЦПЭ К584ВМ1 (при использовании временной диаграммы с десятью точками установки данных) в среднем тратится около 30 с машинного времени.
Другую задачу решают программы восстановления электрической — принципиальной схемы БИС (СЭП) по ее топологии, процесс восстановления которой может быть пояснен рис. 19.10,г.. Исходными данными для программ восстановления являются закодированные на системе «Кулон» программы формирования фотошаблонов для технологических процессов производства БИС.
Особенно важное значение использование САПР разработки и контроля фотошаблонов получает в связи с широким распространением нескоммутированных вентильных матриц (полузаказных интегральных схем), используемых для реализации различных среднетиражных узлов и систем. Специфическим требованием к полузаказным БИС является сокращение сроков их разработки за счет исключения ряда этапов испытаний различных типов БИС с зачетом результатов аналогичных испытаний базовых кристаллов, что увеличивает удельный вес этапов создания фотошаблонов (ФШ) в общем времени разработки полузаказных схем. Взаимодействие различных компонентов САПР разработки БИС поясняется на рис. 19.11.
Использование систем логического моделирования позволяет решить также и задачу создания функционального макета тестов выходного контроля БИС, являющуюся побочным продуктом полного логического моделирования СЭП. Система выходного контроля организует
стимулирующие воздействия для БИС и сравнивает состояние их выходов с эталоном. При этом исходные данные для нее обычно вводятся в виде трех лент: задания электрических параметров и номеров контактов измерителя, временных диаграмм сигналов на входах и выходах, логического состояния входов и выходов БИС. Для получения этих трех лент обычно используется специальная подпрограмма, осуществляющая соответствующую переработку результатов работы тестов логического моделирования БИС. Дополнительными данными для этой подпрограммы служат спецификации электрических, динамических параметров и контактов корпуса. По результатам измерений опытных образцов БИС возможно внесение корректировок, приводящее к исправлениям ошибок в фотошаблонах.
Пример микропроцессорной реализации линейного цифрового фильтра. Цифровые фильтры являются наиболее распространенным элементом систем цифровой обработки сигналов. Сравнительно невысокое быстродействие многих микропроцессорных комплектов БИС и последовательный принцип обработки информации в микроЭВМ ограничивают их применение для реализации цифровых фильтров в реальном масштабе времени. Увеличение производительности микропроцессорных устройств цифровой обработки сигналов требует или дополнительных аппаратных ресурсов, или использования специальных ПЦОС (см. гл. 13). Во многих системах цифровая фильтрация является лишь частью сложного комплекса задач обработки информации и дополнительные аппаратные затраты нецеле
620
сообразны. Тогда бывает полезно применение табличных способов представления алгоритмов, уменьшающих время обработки за счет увеличения программных затрат.
Анализ форм представления разностного уравнения. Программная реализация линейного цифрового фильтра (ЛЦФ) на микроЭВМ использует решение разност
ного уравнения
м N
Ym= X АкХт_к— X
к=о к=
(19.1)
где Ак, В к — коэффициенты фильтра; Хт-к, Ут-к—входные и выходные значения переменных, задержанные на К тактов [21].
При реализации ЛЦФ на однопроцессорной микроЭВМ в зависимости от способа выполнения операции умножения можно получить несколько вариантов реализации, отличающихся по быстродействию и затратам памяти.
Первый вариант — прямой — заключается в последовательном выполнении операций умножения Хт_к и Ym_K на постоянные коэффициенты и сложения по уравнению (19.1). В зависимости от возможностей конкретной микроЭВМ умножение на постоянные параметры осуществляется или обращение^ к подпрограмме умножения двух дасел, или с помощью команд умножения.
Представим разностное уравнение (19.1) в виде м L-1
Ym= X Хгп-кХАк,?-
К = 0 i = 0
N L-1
- X Ym-K X (19.2)
К=1 1 = 0
где L— разрядность слова микроЭВМ;
Ак, i и В к, i — соответствующие разряды постоянных коэффициентов, принимающие значение 0 или 1.
Если теперь заменить операции умножения переменных Х9 Y на постоянные коэффициенты А, В операциями сложения и сдвигов, число и порядок следования которых известны заранее, то можно получить второй вариант программной реализации ЛЦФ. Этот вариант позволяет значительно сократить время вычислений, если в двоичном представлении по
стоянных коэффициентов содержится много нулей.
Запишем разностное уравнение (19.1) следующим образом:
М L — 1
Ym = Z Ак £ Хт_к^ -
К=0 1 = 0
- Z (19.3)
К=1 i=0
где Xm_Kti и Ym_Ki — соответствующие разряды переменных.
Преобразуем его для представления третьего варианта программной реализации ЛЦФ к следующему виду:
По уравнению (19.4) можно проводить поразрядную обработку входных и выходных переменных табличным способом [17]. При этом выражение в скобках уравнения (19.4) представляют собой промежуточные суммы, вычисленные заранее и хранящиеся в ПЗУ или ОЗУ. Адрес промежуточных сумм формируется комбинацией кодов одноименных разрядов входных и выходных переменных. Множитель соответствует операции взвешивания, которая производится в процессе суммирования. Возможна обработка нескольких разрядов входных и выходных переменных одновременно. Это уменьшает время обработки и не вносит существенных изменений в алгоритм обработки, но увеличивает объем таблицы для хранения промежуточных сумм.
Рассмотрим реализацию синусного фильтра низких частот второго порядка, системная функция которого имеет вид
0,0144
1 + 1,8227Z-1 — 0,8372Z-2
(19.5)
Разностное уравнение этого фильтра можно представить в следующем виде:
Ym = 0,0144Xm + 1,8227 Ут_! —0,8322 Ут_2.
(19.6)
621
Заменим постоянные коэффициенты их обозначениями и получим для уравнения (19.6)
Ym = КХт +BlYm_i—B2Ym_2. (19.7)
Выбор формата данных. Для программной реализации фильтра используется микроЭВМ на основе МП К серии КР580. Учитывая^ значения постоянных коэффициентов, для представления данных выбирается 16-разрядное слово со старшим знаковым разрядом и следующим за ним одним разрядом для целой части. Под дробную часть отводятся 14 младших двоичных разрядов, что позволяет без существенных погрешностей
представить 4 десятичных разряда после запятой. Такой формат добавляет в программы некоторые дополнительные операции сдвигов, предназначенные для приведения полученных в результате работы программ данных к выбранному формату.
Разработка программы ЛЦФ. Организация вычислений по первому варианту записи разностного уравнения требует использования подпрограммы умножения 16-разрядных чисел и не обеспечивает необходимой частоты дискретизации входного сигнала. Реализация второго варианта приводит к значительному увеличению объема программы. Недостатком
а) Ym-1,i+1 Относительный Ym-1,i Ym-2j+1 адрес Ym-2,i ХтЛ+1 Кт Л Промежуточные суммы Абсолютный адрес
0 0 0 0 0 0 0 0 0 1 2 0 0
0 0 0 0 0 0 1 0 К-2'1 1 2 0 2
0 0 0 0 0 1 0 0 К 1 2 0 4
0 0 0 0 0 1 1 0 К^К-Г1 1 2 0 6
0 0 0 0 1 0 0 0 -В22'1 1 2 0 8
0 0 0 0 1 0 1 0 (-В2+Ю2-1 1 2 0 А
• I I I : I I • I i I I
0 1 1 1 1 1 0 0 (м-выо+аи-мцг-1 1 2 7 С
0 1 1 1 1 1 1 0 (В1-В2*Ю+ (М-В2+Ю-2-1 1 2 7 Е
622
этого варианта является также необходимость полной переделки программы при изменении весовых коэффициентов фильтра. Для реализации ЦФ выбираем табличный способ решения разностного уравнения (19.7), представляемого в следующей форме:
L-1
Ym= £ 2‘(KXmj + i = 0
+ (19.8)
Если промежуточные суммы таблицы образуются с использованием одновременно двух разрядов каждой из переменных Хт9 Ym-i и Ym_2, то таблица в этом случае будет содержать 26 = 64 промежуточные суммы, представленные 16-разрядными величинами (рис. 19.12, а). Программа формирует из соответствующих пар одноименных разрядов переменных Хт, Ym.1 и Ym-2 относительный адрес, равный младшему байту абсолютного адреса таблицы, затем образует абсолютный адрес таблицы и читает записанную по этому адресу промежуточную сумму. Каждая последующая промежуточная сумма сдвигает
ся относительно предыдущей на два разряда влево (получает соответствующий вес) и добавляется в ячейку результата. При выбранном формате данных для вычисления очередного значения Ym необходимо выполнить восемь циклов формирования и сложения промежуточных сумм.
Укрупненная схема алгоритма реализации ЦФ табличным способом изображена на рис. 19.12,6. В первом блоке производятся запись в стек переменной Ym_ 19 обнуление результата и установка счетчика циклов (СТ). Затем содержимое СТ заносится в стек. Формирование относительного адреса производится путем последовательного занесения в аккумулятор одноименных пар разрядов переменных Ym_h Ym_2 и Хт с помощью команд DAD и RALb блоке 3. Заканчивается алгоритм серией пересылок, позволяющих сформировать новые значения переменных Ym_i и Ym_2, необходимые для вычисления следующего значения Ym. Запись алгоритма в виде подпрограммы на языке Ассемблер для МП КР58О приведена ниже.
?ПОДПРОГРАММА РЕАЛИЗАЦИИ .ФИЛЬТРА ВТОРОГО ПОРЯДКА
1002 =• AURY EQU 1002Н
1006 « AIiRX EQU 1006Н
0012 = TAB EQU 12Н
1100 ORG 1Ю0Н
5ЗАПИСЬ В СТЕК Y(M-l)
1100 21 02 10 FILTERS LXI H.ADRY
1103 56 MOV D.M
1104 23 INX H
Ц05 5Е MOV E.M
1106 D5 PUSH D
.ОБНУЛЕНИЕ РЕГИСТРОВ РЕЗУЛЬТАТА
1107 21 00 00 LXI H.0000
H0A 44 MOV BrH
НОВ 4С MOV CH
?УСТАНОВКА СТ
НОС ЗЕ 08 MVI А.8
.ЗАПИСЬ В СТЕК СТ
НОЕ F5 M3s PUSH PSW
jЗАПИСЬ В СТЕК МЛАДШИХ
.РАЗРЯДОВ РЕЗУЛЬТАТА
HOF Е5 PUSH Н
;ОБНУЛЕНИЕ РЕГИСТРА
ОТНОСИТЕЛЬНОГО АДРЕСА
1110 AF XRA А
ЗАПИСЬ Y(M-l) В HL
1111 21 02 10 LXI H.ADRY
1114 56 MOV D.M
1115 23 INX Н
1116 5Е MOV Е.М
1117 ЕВ XCHG
623
«СДВИГ Y(M-l) ВЛЕВО
1118 29 DAD H
1119 17 RAL
111А 29 DAD Н
111В 17 RAL
9 ЗАПИСЬ В ПАМЯТЬ Y(M-l)
111С ЕВ XCHG
111D 73 MOV M«E
111Е 2В DCX H
111F 72 MOV M«D
«ЗАПИСЬ В HL Y(M-2)
1120 21 04 10 LXI H«ADRY+2
1123 56 MOV DfM
1124 23 INX H
1125 5E MOV E«M
1126 EB XCHG
«СДВИГ Y(M-2) ВЛЕВО
1127 29 DAD H
1128 17 RAL
1129 29 DAU H
112A 17 RAL
«ЗАПИСЬ В ПАМ I.t. Y(M-2)
112B EB XCHG H
112C 73 MOV M«E
112D 2B DCX H
112E 72 MOV M«D
«ЗАПИСЬ X(M) В HL
112F 21 06 10 LXI H’ADRX
1132 56 MOV D«M
1133 23 INX H
1134 5E MOV E«M
1135 EB XCHG
«сдвиг х<м) влево
1136 29 DAD H
1137 17 RAL
1138 29 DAD H
1139 17- RAL «ЗАПИСЬ X(M) В ПАМЯТЬ
113A EB XCHG
113B 73 MOV M«E
113C 2B DCX H
113D 72 MOV M«D «УДВОЕНИЕ ОТНОСИТЕЛЬНОГО АДРЕСА
113E 87 ADD A «ФОРМИРОВАНИЕ АБСОЛЮТНОГО "«АДРЕСА ТАБЛИЦЫ
113F 26 12 MVI HrIAB
1141 6F MOV L«A «ПЕРЕСЫЛКА СТАРШИХ РАЗРЯДОВ РЕЗУЛЬТАТА
1142 50 MOV D«B
1143 59 MOV Е«С «ЧТЕНИЕ ЧАСТИЧНОЙ СУММЫ
1144 46 MOV в«м
1145 23 INX Н
1146 4E MOV С«М «ВОССТАНОВЛЕНИЕ МЛАДШЕЙ «ПОЛОВИНЫ РЕЗУЛЬТАТА
1147 El POP Н «ПРИБАВЛЕНИЕ ЧАСТИЧНОЙ СУММЫ «К РЕЗУЛЬТАТУ
1148 09 DAD В
1149 D2 4D 11 JNC Ml
114C 13 INX D
624
гСДВИГ РЕЗУЛЬТАТА ВЛЕВО
114D ЕВ Mls XCHG
114Е 29 DAD H
114F D2 53 11 JNC М2
1152 13 I NX D
.ПЕРЕСЫЛКА СТАРШЕЙ ЧАСТИ РЕЗУЛЬТАТА
1153 42 M2S MOV B»D
1154 4В MOV C»E
5 ЧТЕНИЕ СТ
1155 F1 POP PSW
5ВОЗВРАТ»ЕСЛИ (CT)#O
1156 3D DCR A
1157 С2 ОЕ 11 JNZ М3
,КОРРЕКЦИЯ РЕЗУЛЬТАТА
115А ЕВ XCHG
115В 29 DAD H
115С ЕВ XCHG
115D 29 DAD H
115Е D2 62 11 JNC M4
1161 13 INX D
1162 ЕВ M4s XCHG
1163 29 DAD H
1164 ЕВ XCHG
1165 29 DAD H
1166 D2 6А 11 JNC M5
1169 13 INX D
116А ОКРУГЛЕНИЕ РЕЗУЛЬТАТА
29 M5S DAD H
116В D2 6F 11 JNC M6
116Е 13 INX D
?ЧТЕНИЕ Y(M-l)
116F С1 M6s POP В
1170 »ЗАПИСЬ Y(M-l) НА МЕСТО Y(M-2)
21 05 10 LXI HtADRY+3
1173 71 MOV M»C
1174 28 DCX H
1175 70 MOV M»B
1176 2В .ЗАПИСЬ РЕЗУЛЬТАТА НА МЕСТО Y(M-l) DCX H
1177 73 MOV M»E
1178 2В DCX H
1179 72 MOV M»D
117А 09 RET
117В END
Предполагается, что подпрограмма FILTER начинает выполняться по сигналу прерывания от АЦП после завершения им процесса преобразования очередного отсчета аналоговой величины в цифровую форму. Данные в подпрограмме представляются в дополнительном коде.
Оценка результатов. В табл. 19.3 приведены оценки временных параметров и программных затрат для всех трех вариантов представления разностного уравнения ЛЦФ. При реализации первого варианта операция умножения выполняется подпрограммой с операндами, представленными в прямом коде, а операция суммирования — в дополнительном коде. Постоянные коэффициенты фильтра, от-
Таблица 19.3. Основные характеристики программной реализации ЛЦФ второго порядка
Вариант реализации Объем программ, байт Максимальная частота дискретизации входного сигнала, Гц
1 2 ЗА ЗБ 120 + 49 = 169* 505 116+16 = 132** 122+ 128 = 250** 250 760 290 505 •
Примечание. Частота дискретизации приводится для тактовой частоты МП 2 МГц. * Второе слагаемое — объем подпрограммы умножения. * * Второе слагаемое — объем таблицы промежуточных сумм.
625
счеты входного и выходного сигналов хранятся в памяти в прямом коде, и в процессе вычислений производится преобразование кодов. В программе по второму варианту отсчеты сигналов Хт9 ym_i и Ут_2 представляют собой множимые, а постоянные коэффициенты К, В1 и В2 определяют порядок чередования суммирований и сдвигов соответствующего множимого. В варианте ЗА используется таблица одноразрядных промежуточных сумм, состоящая из восьми 16-разрядных элементов. Этот вариант дает незначительный выигрыш по времени по сравнению с первым, так как число циклов на обработку одного отсчета входного сигнала не уменьшается и добавляются затраты времени на формирование адресов таблицы. В варианте ЗБ, работающем с таблицей 2-разрядных промежуточных сумм, при небольшом увеличении объема программы существенно уменьшается время обработки.
Сложные системы фильтрации и цифровые фильтры высоких порядков строятся на основе каскадного и параллельного соединений базовых звеньев — фильтров первого и второго порядка [30]. Поэтому полученные характеристики временных и программных затрат могут быть использованы для предварительной оценки возможностей применения МПК серии КР580 при проектировании более сложных устройств цифровой фильтрации.
Пример использования микропроцессорных средств в информационно-измерительном устройстве для диагностирования двигателей внутреннего сгорания. Микропроцессорные средства нашли широкое применение в электроизмерительной технике для построения информационно-измерительных систем и электроизмерительных устройств различного назначения. Применение микропроцессоров в этой области обеспечивает широкие функциональные возможности, гибкость структуры, высокие точность и быстродействие, необходимые сервисные функции средств измерений. В тех случаях, когда спектр измеряемого сигнала ограничен сверху достаточно высокими частотами, использование микропроцессорных средств позволяет удовлетворить жестким требованиям к частоте квантования
измеряемых сигналов по времени, обеспечив частоту квантования на уровне единиц и десятков мегагерц.
Процесс диагностирования состояния двигателей внутреннего сгорания с использованием микропроцессорных средств может иметь типовое для современной электроизмерительной техники решение, включающее следующие задачи: разработку датчиков для преобразования динамических процессов с требуемыми метрологическими характеристиками; разработку встроенных нормализаторов сигналов датчиков по уровню токов, напряжений, полосы пропускания; разработку датчиков для синхронизации сигналов динамических процессов по фазе — углу поворота коленчатого вала (ПКВ); организацию записи сигналов динамических процессов в буферное устройство памяти через АЦП, частота запуска которого регулируется в соответствии с частотой вращения двигателя и требуемым уровнем динамической составляющей погрешности измерения; усреднение и фильтрацию результатов измерения; обработку результатов измерения, вычисление диагностических параметров; индикацию результатов диагностирования.
Применение микропроцессоров в составе измерительных средств, предназначенных для эксплуатационной диагностики двигателей внутреннего сгорания (ДВС), дает возможность диагностировать дизельные ДВС по параметрам динамических процессов, таких как изменение давления в камере сгорания (индикаторная диаграмма), изменение давления в топливопроводе (давление впрыска топлива), виброакустические процессы и ДР. [29].
Лицевая панель информационно-измерительного устройства (ИИУ) для одного из режимов индикации, в котором на экране дисплея индицируется индикаторная диаграмма, изменение давления впрыска, а также основные диагностические параметры этих кривых для одного из цилиндров двигателя представлены на рис. 19.13.
Типовые формы сигналов давления в камере сгорания и давление впрыска топлива с верхней граничной частотой около 30 кГц представлены на рис. 19.14, а и б соответственно.
626
Гашение
Усреднение
| Ю | W I
Дбиг.1
ИД1ЦИЛ8 PI *10,9 Nuri *925,5 п - 189,5 Ртах ж '9,5 ортах'9,1 Рсотр *39,9
218,4 об/мин 15,09.65 19:95 ВПР1 ШМ8 Ро*-#о aP6np’-G^ Ртах'985
*Опр "19,9
Чу вс тбит. Y
ЧубствитХ
|дг|<и*1
П^их |~=s~|
Устройство осуществляет запись сиг-налов динамических процессов (индикаторной диаграммы, давления впрыска) с дискретностью 0,1° ПКВ через 10-раз-рядные быстродействующие АЦП. Цифровая обработка результатов измерения обеспечивает усреднение данных по 100 циклам измерения и вычисление следующих диагностических параметров: средне
го индикаторного давления (Р,); индикаторной мощности (Nj); максимального давления сгорания (Ртах); давления расширения (Рехр); максимальной скорости сжатия (Р^ах); остаточного давления в топливопроводе (Рпр); угла между моментом достижения поршнем верхней мертвой точки (ВМТ) и моментом достижения давлением максимального значения Р(аРтах); давления впрыска топлива (Литр); давления компрессии (Рс); продолжительности впрыска (твпр); угла впрыска (Овпр); угла начала подачи (а„); разности средних индикаторных давлений по двум цилиндрам (APj = Р/2 —Рс1); отклонения значения любого параметра от среднего значения по цилиндрам (AY, = У,—У).
Применение микропроцессорных средств значительно улучшает сервисные функции устройства. На рис. 19.15 и 19.16 представлены основное меню (список режимов) и 6 дополнительных меню, вызывая которые на экран с помощью кнопки «Режим» (см. рис. 19.13), оператор может легко выбрать и при необходимости сменить режим измерения и контроля.
Устройство представляет возможность ручного определения координат точек кривых, которое осуществляется с использованием курсора графогенератора. Чтобы оператор мог точнее установить курсор, в ИИУ предусмотрена регулировка вертикального и горизонтального
627
следующие специализированные модули: устройство измерения динамических параметров (УИДП); графогенератор (ГГ); индикатор ЭЛТ (ИН); контроллер индикатора со знакопечатающим генератором
(КИЗГ); пульт управления (ПУ) и устройство печати (УП).
Рассмотрим реализацию одной из типовых задач, решаемых в подобного рода
628
Измерение вийроускорений
Индикация поршневых колец
ИИУ,— задачу переформирования массива результатов измерения, которая возникает, если в процессе измерения используется параметризация переменных. Быстродействующий АЦП позволяет осуществить регистрацию изменения во времени сигналов двух датчиков: сигнала ординаты кривой У(г) и сигнала абсциссы X(t). Для перехода к зависимости У(х) необходимо произвести переформирование массива результатов измерения Y(t) с учетом данных X (г).
Схема алгоритма, выполняющего переформирование массива измерений, представлена на рис. 19.18. Массив данных, содержащий NI двухбайтных чисел, переформируется в массив, содержащий NO двухбайтных чисел. Величина NI может отличаться от NO, так как элементы исходного массива получены в результате измерений, осуществляемых через равные промежутки времени. Разность DNI = NI — NO обусловлена нестабильностью частоты .вращения генерато-
629
'Ввод постоянных NO.IB, 10. HF ’Определение номера метки IR
Загрузка в счетчик интервала до первой ОТ
Пересылка данных из IM в РМ. А1МК и АРМН адреса элэмен-тов IM иРМ
Загрузка 0 счет-чин интервалов между ОТ
Включение или исключение ОТ
ра, неточностью установки датчиков угла поворота и другими причинами. Величина NO устанавливается постоянной для аО, определенного угла ПКВ, чтобы обеспечить в переформированном массиве Р(ос) постоянный шаг дискретизации по углу ПКВ, равный aO/NO. В рассматриваемом случае датчик угла ПКВ генерирует 30 импульсов за 1 оборот и при NO = 120 имеем а= 0,1° ПКВ.
В схеме алгоритма используются следующие обозначения:
630
1 — номер импульса датчика угла ПКВ в пределах одного оборота;
IR, IB — номера импульсов датчика угла ПКВ, маркирующих начало регистрации и положение верхней мертвой точки (ВМТ) соответственно;
Z0, HF — число интервалов между импульсами датчика ПКВ, определяющих продолжительность передачи от импульса с номером IR до конца передачи и до импульса с номером IB соответственно;
NO — число элементов переформированного массива (NO =120);
5 — переменная цикла переформирования, принимающая за время цикла следующие
значения:
5 =
от NO до 0, если NI = NO = 120;
от 50 до 0, если переформирование выполняется над элементами массива, опережающими первую особую точку (ОТ);
от 51 до 0, если переформирование выполняется между двумя особыми точками;
если переформирование выполняется между последней особой точкой и концом тервала;
.AL=L • B.I 5**# ПРОГРАММА 3
от С до О,
ин-
DNI = NI — NO — разность чисел элементов исходного и переформированного массивов;
51 — целое от деления NI/DNI;
С — остаток от деления NI/DNT,
SO — номер первой особой точки, равный 5 = (51 4- С)/2;
К — номер элемента массива;
А1МК — адрес к-го элемента исходного массива IM;
ARMk — адрес к-го элемента переформированного массива РМ;
А — абсолютная величина (| DNI |).
Особыми считаются те точки исходного массива, которые должны быть добавлены (при NI < NO) или удалены (при NI > NO) из него при переформировании. Значение DNI равно числу особых точек. Программа переформирования занимает 176 байт и выполняется примерно за 60 мс для массива в 3600 2-байтовых чисел:
ПЕРЕФОРМИРОВАНИЯ ПАССИВА ***
1F 00 10 EQU 31
78 00 N0 EQU 120 зЧИСЛО ЭЛЕМЕНТОВ В ОДНОМ ИНТЕРВАЛЕ РМ
0F 00 HF EQU 15 зЧИСЛО ИНТЕРВАЛОВ МЕЖДУ IR И IB
0А 00 N1 EQU 10 ;ЧИСЛО ЭЛЕМЕНТОВ МАССИВА DHI<0
РЕЗУЛЬТАТЫ ИЗМЕРЕНИЙ ***
4000 ORG 4100Н
4100
4100 AIN: DS 1 3АДРЕС МЕТКИ НАЧАЛА ИЗМЕРЕНИЙ
4101 AIB: DS 1 8АДРЕС МЕТКИ ВМТ
4102 1F 00 AIOs DW 31 зАДРЕС 10
4104 00 Al 8 DB 0 8АДРЕС ФЛАГА ЗНАКА DHI
4105 ORG 4110Н
4110
4110 АРМ 8 DS 240 зАДРЕС ПЕРЕФОРМИРОВАННОГО МАССИВА РМ
4200 AIM: DS 8192 зАДРЕС ИСХОДНОГО МАССИВА IM
6200 ADN03 DS 34 зАДРЕС МАССИВА DHI
6222 AS00: DS 21 зАДРЕСА РАСПОЛОЖЕНИЯ
6237 AS108 DS 21 зКООРДИНАТ ОСОБЫХ
624С AC0s DS 21 зТОЧЕК <0Т>
;*** РЕЗУЛЬТАТЫ ПЕРЕФОРМИРОВАНИЯ ***
6261 AADH: DS 2 ЗАДРЕС ТЕКУЩЕГО АДРЕСА DHI
6263 AAPMs DS 2 ЗАДРЕС ТЕКУЩЕГО АДРЕСА МАССИВА РМ
6265 AASls DS 2 зАДРЕС ТЕКУЩЕГО АДРЕСА S1
6267 А AC: DS 2 зАДРЕС ТЕКУЩЕГО АДРЕСА С
6269 ORG 4000Н ♦
4000
4000 21 01 41 F0RM1 8 LXI Н,А1В зОПРЕДЕЛЕНИЕ НОМЕРА IR
4003 7Е MOV А,М
4004 D6 0F SUI HF
4006 2А 00 41 LHLD AIN зВЫЧИСЛЕНИЕ И
4009 95 SUB L зЗАПОМИНАНИЕ АДРЕСА DHI
400А 4F MOV С,А
400В 6F MOV L,A
400С 26 00 MVI Н,0
631
400Е 29 DAD H
400F 11 00 62 LXI D,ADN0
4012 19 DAD D
4013 22 61 62 SHLD AADN
4016 31 00 42 LXI SP,AIM
4019 1А MV0: LDAX D
401А 87 ADD A
401В С6 F0 ADI N0+N0 8ВЫЧИСЛЕНИЕ АДРЕСА
401D 6F MOV L,A 8ПЕРВОГО ЭЛЕМЕНТА IM
401Е 26 00 MVI H,0 8ДЛЯ ПЕРЕДАЧИ В РМ
4020 39 DAD SP
4021 F9 SPHL
4022 ЗЕ 01 MVI A,1
4024 В9 CMP C
4025 СА 00_00 JZ SAI
4028 0D DCR C
4029 13 INX D
402А СЗ 19 40 JMP MV0
402D 21 10 41 SA1: LXI HrАРМ 8ЗАГРУЗКА И ЗАПОМИНАНИЕ
4030 22 63 62 SHLD AAPM 8НАЧАЛЬНЫХ АДРЕСОВ 1МГРМ
4033 2А 61 62 LHLD AADN
4036 7Е ОТ 8 MOV A,M 8ПРОВЕРКА НАЛИЧИЯ
4037 4F MOV C,A 8ОТ,ЗАГРУЗКА СЧЕТЧИКА ОТ,
4038 FE 00 CPI 0 8ЕСЛИ DNI>0
403А СА 00_00 JZ 100 8ПЕРЕХОД,ЕСЛИ НЕТ ОТ
403D FA 00.00 JM DC 8ПЕРЕХОД, ЕСЛИ DNI<0
4040 ЗЕ 01 MVI A,1 8ПЕРЕХОД, ЕСЛИ DND0
4042 26 00 MVI Hr0 8ЗАПОМИНАНИЕ ЗНАКА DNJ
4044 СЗ АЛ АА JMP MVI
4047 ЗЕ 00 DC: MVI A,0
4049 26 FF MVI H,0FFH
404В 32 04 41 MV1: STA Al
404Е И 22 62 LXI D,AS00 •8 ЗАГРУЗКА СЧЕТЧИКА S- ИАТА
4051 69 MOV L,C 8МЕЖДУ ОТ
4052 29 DAD H
4053 19 DAD D
4054 И 0А 00 LXI D,N1
4057 19 DAD D
4058 46 MOV B,M
4059 И 16 00 LXI D,Nl+Nl+2
405С 19 DAD D
405D 22 65 62 SHLD AAS1
4060 19 DAD D
4061 22 67 62 SHLD AAC
4064 СЗ АА дд W.W JMP LD
4067 06 78 100: MVI B,N0 8 ЗАГРУЗКА СЧЕТЧИКА S,
8 ЕСЛИ DNI=0
4069 2А 63 62 LD: LHLD AAPM
406С D1 TR: POP D 8ПЕРЕДАЧА ДАННЫХ
406D 73 MOV M,E
406Е 23 INX H 8ИЗ МАССИВА IM
406F 72 MOV M,D
4070 23 INX H 8В МАССИВ РМ
4071 05 DCR В
4072 ЗЕ 00 MVI A,0
4074 В8 CMP В
4075 С2 6С 40 JNZ TR
4078 В9 CMP C
4079 СА 00.00 JZ UM
407С ЗА 04 41 LDA Al
407F FE 00 CPI 0
4081 С2 00.00 JNZ SB
4084 0С INR C
4085 ЗВ DCX SP
4086 ЗВ DCX SP
632
4087 DI TR1: POP D ;ПЕРЕДАЧА ДАННЫХ В ОТ,
4088 73 MOV M,E ;ЕСЛИ DNI<0
4089 23 INX H
408А 72 MOV M,D
408В 23 INX H
408С СЗ 00.00 JMP DC!
408F 0D SB: DCR C ;ЕСЛИ DNI>0
4090 33 INX SP
4091 33 INX SP
4092 СЗ 87 40 JMP TRI
4095 22 63 62 DC1: SHLD AAPM
4098 ЗЕ 00 MVI A,0
409А В9 CMP C
409В С2 00.00 JNZ MV
409Е 2А 67 62 LHLD AAC ; ЗАГРУЗКА ШАГА ОТ В СЧЕТЧИК S
40А1 46 MOV B,M ; ПОСЛЕ ПОСЛЕДНЕЙ ОТ
40А2 СЗ 69 40 JMP LD
40А5 2А 65 62 MV 5 LHLD AAS1
40А8 46 MOV B,M ;ЗАГРУЗКА ШАГА ОТ В СЧЕТЧИК S
40А9 СЗ 69 40 JMP LD ;МЕЖДУ ДВУМЯ ОТ
40АС 22 63 62 UM: SHLD AAPM г
40AF 21 00.00 LXI H,AI0 ?ПЕРЕХОД К СЛЕДУЮЩЕМУ УГЛОВОМУ
40В2 35 DCR M ?ДЕЛЕНИЮ, ВЫЗОВ СЛЕД-DNI
40ВЗ ЗЕ 00 MVI A,0
40В5 BE CMP M
40В6 СА 00.00 JZ END
40В9 2А 61 62 LHLD AADN
40ВС 23 INX H
40BD 23 INX H
40ВЕ 22 61 62 SHLD AADN
40С1 СЗ 36 40 JMP ОТ
NR.OF ERRORS : 00 40C4 END
Реализация того же алгоритма переформирования на языке PL/М использует 56 инструкций языка, а объектный мо-
дуль после компиляции занимает в 2,5 раза больший объем памяти, чем модуль, полученный в результате ассемблирования.
1. /*** PLM ПРОГРАММА ПЕРЕФОРМИРОВАНИЯ МАССИВА ***/
2. ;
3. ;
4. FORM: DO;
5. DECLARE(AIN,AIB,АРМ,AIM,ADN0,AS00,AS10,АС0) ADDRESS
6. INITIAL(4300H,4301H,43E0H,4400H,6400H,6450H,6460H,6470H),
7. IM BASED AIM(8192) ADDRESS,
8. DNI BASED ADN0(68) BYTE,
9. IN BASED AIN BYTE,
10. IB BASED AIB BYTE,
И. PM BASED АРМ(3720) ADDRESS,
12. S0 BASED AS00C10) BYTE,
13. SI BASED AS10C10) BYTE,
14. C BASED AC0C10) BYTE;
15. DECLARE(I0,N0,IP,NDN,K,RI,S) BYTE,
16. (NIM,IT,JT,A1) ADDRESS;
17. TRANSIT: PROCEDURE<S);
18. DECLARE(I,J) ADDRESS,S BYTE;
19. J=JT;
20. DO I=IT TO IT+S-1;
21. PM(I)=IM(J);
22. J=J+1;
23. END;
24. IT=IT+S;
25. JT=JT+S;
633
26.
27.
28.
29.
30
31.
32.
33
34
35
36.
37
38.
39
40.
41
42
43.
44.
45.
46.
47
48.
49.
50.
51.
52.
53.
54.
55.
56.
57.
58.
59.
60.
END TRANSIT; 10=31;
N0=120;
IP=IB-(I0+l)/2;
NDN=IP~IN;
NIM=N0*NDN;
IF NDN=0 THEN GO TO M;
DO K»0 TO NDN-1;
NIM=NIM+DNI(K);
END;
Ms IT=0;
JT«NIM;
DO K«NDN TO NDN+I0-1;
IF DNI(K)<>0 THEN DO;
IF DNI<K>>0 THEN DO
Al=l;
RI=DNI(K>-1
END; ELSE DO;
A1=0FFFFH;
RI=-DNI(K)-1;
END;
CALL TRANSIT<S0CRI));
JT=JT+A1;
DO S=1 TO Rl;
CALL TRANSIT<SI<RI>);
JT«JT+A1;
END;
CALL TRANSIT<C(RI)>;
END;
ELSE CALL TRANSIT<N0);
END;
END FORM;
EOF;
32. ЗА А7 СА IF NDN=0 THEN GO TO M;
4119 411С 411D 13 80 LDA ANA JZ 8013H A 0000H
00 00
33 DO К=0 TO NDN-1;
4120 AF XRA A
4121 21 14 80 LXI H,8014H
4124 77 MOV M,A
4125 Е5 PUSH H
4126 ЗА 13 80 LDA 8013H
4129 3D DCR A
412А Е1 POP H
412В 96 SUB И
412С DA 00 00 JC 0000H
412F Е5 PUSH H
34. NIM=NIM+DNI(K>;
4130 2А 08 80 LHLD 8008H
4133 ЕВ XCHG
4134 2А 14 80 LHLD 8014H
4137 26 00 MVI H,00H
4139 19 DAD D
413А 5Е MOV E,M
413В 16 00 MVI D,00H
413D 2А 17 80 LHLD 8017H
4140 19 DAD D
4141 22 17 80 SHLD 8017H
35. END;
Слева приведен пример формирования объектного кода для нескольких инструкций программы на PLM.
Анализ технических параметров ИИУ позволяет считать, что оно не уступает зарубежным аналогам (устройство DETS) фирмы Norcontrol, NK-5 фирмы Autro-nica, Cyldet-MIP фирмы ASEA, DOT фирмы Megasystems) по полноте функциональных возможностей, точности, быстродействию, удобству в обслуживании и эксплуатации.
Список литературы к гл. 19
1. Архитектура многопроцессорных вычислительных систем/О. С. К о з л о в, Е. А. Метлиц-кий, А. В. Эка л о и др.; Под ред. В. И. Тимохина. Л.: Изд-во ЛГУ, 1981. 104 с.
2. Байков В. Д., Смолов В. Б. Специализированные процессоры: итерационные алгоритмы и структуры. — М.: Радио и связь. 1985. 288 с.
3. Бойченко Е. В., Кальфа В., Овчинников В. В. Локальные вычислительные сети. — М.: Радио и связь. 1985. 304 с.
4. Головкин Б. А. Параллельные вычислительные системы.-М.: Наука. 1980. 520 с.
634
5. Горностаев Ю. М., Дрожжинов В. И., Сумароков Л. Н. Локальные вычислительные сети: принципы построения, области применения, направления стандартизации/Локальные вычислительные сети: опыт международной стандартизации.— М.: МЦНТИ. 1984. Вып. 2. Сер. Методические материалы и документация по пакетам прикладных программ. С. 3-52.
6. Далматов А. Н. О логическом моделировании цифровых устройств с высоким качеством воспроизведения переходных процессов/Вычислительная техника: Материалы XXVI республ. науч.-техн, конфер. — Каунас: КПИ. 1976. С. 61—64.
7. Златолинская М. К. Микропроцессорные регулирующие устройства: Обзорная информация. — М.: ЦНИИТЭИ приборостроения. 1984. Вып. 1. 75 с.
8. Кевин Смит. БИС и пара скрученных проводов образуют простую локальную сеть связи// Электроника. 1980. № 19. С. 19 — 20.
9. Кларк Д. Д., Погрей К. Т., Рид Д. П. Локальные сети//ТИИЭР. 1978. Т. 66. № 11. С. 248-272.
10. Комплект быстродействующих 64-разрядных СБИС для выполнения операций двойной точности над числами с плавающей точкой/У эр, Лин, Уонт и др.//Электроника. 1984. № 14. С. 22 — 29.
11. Малые ЭВМ и их применение/Ю. А. Дедов, М. А. Островский, К. В. Песелев и др.; Под ред. Б. Н. Наумова. — М.: Статистика. 1980. 231 с.
12. Мамзелев И. А. Архитектура параллельных вычислительных систем и тенденции их развития// Зарубежная радиоэлектроника. 1980. № 11. С. 3 — 28.
13. Мараховский В. Б., Песчанский В. А., Розенблюм Л. Я. Мультимикропроцессорные системы- Учебное пособие/Под ред. В. И. Варшавского. Л.: ЛЭТИ. 1983. 64 с.
14. Микрокомпьютеры с вычислительными возможностями крупных машин/П а л м е р, Нейв, Ваймор и др.//Электроника. 1980. № 11. С. 27 — 36.
15. Микропроцессорные контроллеры в системах автоматического регулирования/Г. Г. Иордан, Н. М К у р н о с о в, М. Г. Козлов, В. В. Певз-нер//Приборы и системы управления. 1981. № 2. С. 50-54.
16. Модули специальных функций, подключаемые к основной компьютерной схемной плате/ Сойер, Джонсон, Джурэйзеки др.//Электроника. 1980. № 8. С. 59 — 67.
17. Петренко А. И., Бублик С. А. Построение устройств цифровой обработки сигналов на микропроцессорах/Изв. вузов//Радиоэлектроника. 1981. № 6. С. 4-15.
18. Прангишвили И. В. Микропроцессоры и локальные сети микроЭВМ в распределенных системах управления. — М.. Энергоатомиздат, 1985. 272 с.
19 Прангишвили И. В., Подлазов В. С., Сте-цюра Г. Г. Локальные микропроцессорные вычислительные сети. М.: Наука. 1984. 176 с.
20. Прангишвили И. В., Стецюра Г. Г. Микропроцессорные системы. М.: Наука. 1980. 237 с.
21. Рабинер Л., Гоулд Б. Теория и применение цифровой обработки сигналов. М.: Мир. 1978. 848 с.
22. Разработка архитектуры локальной сети, объединяющей различные рабочие станции/Р а й а н, Маршалл, Биг и др.//Электроника. 1981. № 17. С. 34-41.
23. Ратнер, Леттин. 32-разрядный микропроцессор с архитектурой, ориентированной на язык АДА//Электроника. 1981. № 1. С. 28 — 39.
24. Стриттер, Шустек. Локальная сеть, объединяющая персональные компьютеры в многоабонентскую многофункциональную систему // Электроника. 1981. № 12. С. 44-51.
25. Турута Е. Н. Мультимикропроцессорные системы//Зарубежная радиоэлектроника. 1979. № 3. С. 3-27.
26. Хан, Баланджер. Вычислительная сеть, минимизирующая нагрузку на малые компьютеры// Электроника. 1981. № 17. С. 41—46.
27. Хвощ С. Т., Смолов В. Б., Белоус А. И. Инжекционные микропроцессоры в управлении промышленным оборудованием. Л.: Машиностроение. 1985. 182 с.
28. Хиндин. Недостатки системы Ethernet// Электроника. 1980. № 15. С. 13—14.
29. Цифровая регистрация динамических процессов в микропроцессорных устройствах для диагностирования двигателей внутреннего сгорания/ Р. А. Ивашев, Р. В. М а р к е л о в, Г. Ф. Морозов, М. Д. С т р е л ь ц о в а/Сб. науч, трудов ВНИИЭП/Развитие системных средств в электроприборостроении. Л.: ВНИИЭП. 1985. С. 73 — 80.
30. Цифровые фильтры в электросвязи и радио-технике/А. В. Брунченко, Ю. Т. Б у т ы л ь с к и й, Л. М. Гольденберг и др.; Под ред. Л. М. Голь-денберга. М.: Радио и связь. 1982. 224 с.
31. Эстрии, Каррико. Локальные сети распределенной обработки данных, использующие микропроцессор 280//Электроника. 1981. № 3. С. 60 — 67.
32. Якубайтис Э. А. Архитектура вычислительных сетей.—М.: Статистика. 1980. 278 с.
33. Якубайтис Э. А. Информационно-вычислительные сети.—М.: Финансы и статистика. 1984. 232 с.
34. Allan R. Innovative software, hardware propel networks for personal computers//Electronic Design. 1984. Vol. 32, N 19. P. 140-152.
35. Bursky D. Support circuits — the ’power’ — behind powerful processors//Electronic Design. 1980. Vol. 28, N 24. P. 123-140.
36. Coen P., Cole M. Plugging in local area networks//Datamation. March. 1981. N 3. P. 11-16.
37. Crappel R. D. Extend pP Capabilities with a memorymanagement IS//EDN. 1983. Vol. 28, N 3 P. 123-130.
38. Enslow P. Multiprocessor organization — a survey//Computing Surveys. 1977. Vol. 9, N 1. P. 103-129.
39. Kotelly G. Personal-computer netzworks//EDN. 1983. Vol. 28, N 5. P. 83-100.
40. Malian S. R. Extended-processing units expand MP computing power//EDN. 1984. Vol. 29, N 24. P. 139-152.
41. Nateosian R. 16-bit pPs get a boots from demandpagend MMV//Electronic Design. 1983. Vol. 31, N 11. P. 179-184.
635
Оглавление
Предисловие.........................
Глава 1
Основы применения и организация микропроцессоров и микроЭВМ
1.1. Обобщенная логическая структура микроЭВМ...........................
1.2. Технология производства БИС . .
1.3. Архитектура однокристальных микропроцессоров .....................
1.4. Архитектура микропрограммируе-мых машин и состав секционных комплектов БИС.....................
1.5. Архитектура секционных микропроцессоров ..........................
1.6. Архитектура блоков микропрограммного управления...................
1.7. Назначение и архитектура периферийных БИС.......................
1.8. Принципы организации и применения микросхем группового ускоренного переноса .....................
1.9. Принципы синхронизации микропроцессорных комплектов БИС . .
1.10. Назначение и организация БИС запоминающих устройств ....
1.11. Основы организации и применения базовых кристаллов БИС ....
1.12. Расчет надежностных характеристик микропроцессоров и микроЭВМ . .
1.13. Методика комплексного сравнения параметров микропроцессоров . .
1.14. Организация систем управления на основе микроЭВМ....................
1.15. Устойчивость работы БИС к влиянию внешних факторов ....
1.16. Система маркировки интегральных схем...............................
Список литературы к гл. 1...........
Глава 2
Микропроцессорный комплект БИС К580
2.1. Состав комплекта...............
2.2. Архитектура микропроцессора КР580ИК80А.........................
2.3. Архитектура БИС последовательного интерфейса КР580ИК51 . .
2.4. Архитектура программируемого таймера КР580ВИ53..................
2.5. Архитектура БИС параллельного интерфейса КР580ВВ55...............
2.6. Архитектура контроллера прямого доступа к памяти КР580ВТ57 . . .
2.7. Архитектура БИС программируемого контроллера прерываний КР580ВН59..........................
2.8. Архитектура БИС программируемого контроллера электронно-лучевой трубки КР580ВГ75...................
5
7
9
14
19
20
23
26
35
37
39
46
49
52
54
58
60
64
65
77
82
85
91
95
99
2.9. Архитектура БИС программируемого контроллера клавиатуры и индикации КР580ВВ79...............104
2.10. Архитектура вспомогательных интерфейсных микросхем комплекта К580 ............................ 109
2.11. Структура микроЭВМ на основе микросхем комплекта К580 . . .113
Список литературы к гл. 2 . . . . 114
Глава 3
Микропроцессорный комплект БИС серии К1810
3.1. Состав комплекта..............Ц5
3.2. Архитектура и режимы работы микропроцессора К1810ВМ86 . . . —
3.3. Система команд БИС К1810ВМ86 122
3.4. Интерфейсные БИС серии К1810 145
3.5. Структура микроЭВМ на основе
БИС комплекта К1810...........151
Список литературы к гл. 3 .... 153
Глава 4
Микропроцессорный комплект К583
4.1. Состав комплекта..............154
4.2. Центральный процессорный элемент К583ВС1.......................-
4.3. Инкрементный процессор К583ИК1 158
4.4. Логический микропроцессор
К583ВМ1.......................161
4.5. Коммутатор магистралей К583КП1 163
4.6. Коммутатор магистралей К583ХЛ1 . 165
4.7. Магистральный приемопередатчик К583ВА1............................166
4.8. Шинный формирователь К583ВА2
4.9. Универсальный контроллер синхронизации К583ВГ1....................169
4.10. Коммутаторы магистралей
K583BA3, К583ВА4..............171
4.11. Секционный умножитель К583ВР1 173
4.12. Основные электрические и эксплуатационные параметры БИС серии К583 ............................. 176
4.13. Основные принципы применения БИС серии К583 ................... 179
Список литературы к гл. 4 . . . .180
Глава 5
Микропроцессорный комплект
К584
5.1. Состав комплекта...............181
5.2. Архитектура центрального процессора элемента К584ВМ1 . . . . —
5.3. Архитектура блока микропрограммного управления К584ВУ1 . . . . 188
5.4. Архитектура контроллера состояний К584ВГ1.............................192
5.5. Архитектура магистрального приемопередатчика К584ВВ1 .... 197
636
5.6. Архитектура блоков ускоренного пе-
реноса К133ИП4, К155ИП4,
К134ИП4, К153ИП4...............200
5.7. Архитектура контроллера запоминающего устройства К584ВГ2 . . . 203
5.8. Основные принципы применения БИС серии К584 .................... 206
Список литературы к гл. 5 ... . 207
Глава 6
Микропроцессорный комплект К588
6.1. Состав комплекта.................208
6.2. Центральный процессорный элемент К588ВС2.......................—
6.3. Управляющая память К588ВУ2 . . 215
6.4. Системный контроллер К588ВГ1 . . 216
6.5. Умножитель К588ВР2..........217
6.6. Многоцелевой буферный регистр К588ИР1.........................221
6.7. Магистральный приемопередатчик К588ВА1 222
6.8. Контроллер блока ЗУ К588ВГ2 . . 223
6.9. Селектор адреса К588ВГ1 . . . 226
6.10. Контроллер прерываний К588ВН1 227
6.11. Программируемый интервальный
таймер К588ВИ1..............230
6.12. Крнтроллер прямого доступа к памяти К588ВТ2.......................231
6.13. Формирователь трансформаторной линии К588ВА2......................234
6.14. Усилитель-ограничитель К588ВАЗ 235
6.15. Ко дер-декодер К588ВГЗ..........236
6.16. Адаптер мультиплексного канала К588ВГ6.......................... 239
6.17. Контроллер аналого-цифрового преобразователя К588ВГ4...............244
6.18. Контроллер цифроаналогового преобразователя К588ВГ5...............247
6.19. Основные электрические параметры
БИС комплекта К588 ............. 251
6.20. Основные принципы применения
БИС комплекта К588 ............. 254
Список литературы к гл. 6.............255
Глава 7
Микропроцессорные комплекты
БИС серий К589(К585)
7.1. Состав комплектов..............257
7.2. Центральный процессорный элемент К589ИК02 (К585ИК02)................ 258
7.3. Блок ускоренного переноса К589ИК03 (К585ИК03)................ 262
7.4. Блок микропрограммного управления К589ИК01 (К585ИК01) . . . -
7.5. Блок приоритетов прерываний К589ИК14 (К585ИК14).................266
7.6. Многорежимный буферный регистр К589ИР12 (К585ИР12).................271
7.7. Шинный формирователь К589АП16 (К585АП16) и шинный формирователь с инверсией К589АП26 (К585АП26)......................... 272
7.8. Универсальный контроллер синхронизации К589ХЛ4 (К585ХЛ4) —
7.9. Основные электрические и эксплуатационные параметры БИС серии К589 (К585)......................' . . 274
7.10. Основные принципы применения БИС серии К589 (К585) .... 276
Список литературы к гл. 7 ... . 277
Глава 8
Микропроцессорный комплект К1800
8.1. Состав комплекта..............278
8.2. Арифметико-логическое устройство К1800ВС1...............................
8.3. Блок микропрограммного управления К1800ВУ1.......................282
8.4. Двухадресная регистровая память К1800РП6...............................
8.5. Контроллер памяти К1800ВТЗ . . . 285
8.6. Программируемый сдвигатель К1800ВР8...........................288
8.7. Универсальный контроллер синхронизации К1800ВБ2................289
8.8. Двунаправленный транслятор уровней ЭСЛ-ТТЛ К1800ВА4 ... 290
8.9. Двунаправленный магистральный-транслятор К1800ВА7................292
8.10. Основные электрические и эксплуатационные параметры БИС серии К1800 ............................ 293
8.11. Основные принципы применения БИС серии К1800 .................. 293
Список литературы к гл. 8 ... . 296
Глава 9
Микропроцессорные комплекты К1801, К1806, К1809
9.1. Состав комплектов............297
9.2. Центральный процессор К1801ВМ1 —
9.3. Центральный процессор К1801ВМ2 302
9.4. Центральный процессор Н1806ВМ2 304
9.5. БИС однокристальной микроЭВМ
К1801ВЕ1.......................305
9.6. Многофункциональное устройство параллельного интерфейса
К1801ВП1-033 ................. 306
9.7. Многофункциональное устройство параллельного интерфейса
К1801ВП1-034 ................. 312
9.8. Последовательный асинхронный приемопередатчик К1801ВП1-035 316
9.9. Оперативное запоминающее устройство К1809РУ1...................319
9.10. Постоянное запоминающее устройство К1809РЕ1......................320
Список литературы к гл. 9 .... 321
637
Глава 10
Микропроцессорный комплект КР1802
10.1. Состав комплекта.............322
10.2. Арифметическое устройство КР1802ВС1..........................~
10.3. Блок регистров общего назначения КР1802ИР1.......................328
10.4. Схема обмена информацией КР1802ВВ1...........................329
10.5. Контроллер интерфейса КР1802ВВ2 331
10.6. Арифметический расширитель КР1802ВР1...........................333
10.7. Секционный умножитель (8 х 8) КР1802ВР2 335
10.8. Умножитель (8x8) КР1802ВРЗ* 339
10.9. Умножитель (12x12) КР1802ВР4 340
10.10. Умножитель (16x16) КР1802ВР5 342
10.11. Параллельный 4-входовой сумматор КР1802ИМ1.......................344
10.12. Основные электрические и эксплуатационные параметры БИС серии КР1802 ............................ 346
10.13. Основные принципы применения БИС комплекта КР1802 . . . . —
Список литературы к гл. 10.........350
Глава 11
Микропроцессорный комплект
К1804
11.1. Состав комплекта.............
11.2. Центральный процессорный элемент К1804ВС1.......................351
11.3. Центральный процессорный элемент К1804ВС2......................-
11.4. Секционные блоки микропрограммного управления К1804ВУ1, 355
К1804ВУ2......................
11.5. Контроллер последовательностей микрокоманд К1804ВУЗ .... 358
11.6. Блок микропрограммного управле- 361 ния К1804ВУ4.......................
11.7. Контроллер адреса К1804ВУ5 . . —
11.8. Контроллер состояний К1804ВР2 365
11.9. Блок ускоренного переноса К1804ВР1............................366
11.10. Параллельный регистр К1804ИР1 370
11.11. Магистральные приемопередатчики 373
К1804ВА1, К1804ВА2, К1804ВАЗ -
11.12. Многоцелевой буферный регистр К1804ИР2........................ . 376
11.13. Порт ввода/вывода К1804ИРЗ 377
11.14. Генератор синхронизации
К1804ГГ1......................-
11.15. Основные электрические и временные параметры БИС комплекта К1804 ............................. 378
11.16. Основные принципы применения БИС комплекта К1804 . . . . —
Список литературы к гл. 11 ... . 382
Глава 12
Микропроцессорный комплект БИС серии КА1808
12.1. Состав комплекта КА 1808 . . . 383
12.2. Однокристальный 8-разрядный микропроцессор КА1808ВМ1 . . ' . 383
12.3. Специальный аналого-цифровой преобразователь КА1808ИР1 . . 386
12.4. Устройство задания режимов экспонирования КА1808ВВ1 .... 388
12.5. Интерфейсная микросхема для шкальных фотоаппаратов
КА1808ВВ2......................389
12.6. Устройства для автоматического управления экспозицией
КА1808ХК1, КА1808ХК2 .... 390
12.7. Фоточувствительная микросхема автоматической фокусировки КА1808ВВЗ...........................392
Список литературы к гл. 12 . . . . —
Глава 13
Процессоры цифровой обработки сигналов
13.1. Методы и алгоритмы цифровой обработки сигналов ............. 394
13.2. Однокристальный цифровой процессор обработки аналоговых сиг-
налов К1813ВЕ1............4оо
13.3. Процессоры цифровой обработки
сигналов pPD77P20, pPZ)7720 . . 404
13.4. Микропроцессорный комплект
БИС для построения процессоров цифровой обработки сигналов К1815......................... 410
13.5. Матричные коммутаторы серии К1509 ........................... 423
Список литературы к гл. 13 . . . . 426
Глава 14
Запоминающие устройства
14.1. Номенклатура БИС ЗУ.........427
14.2. Оперативные запоминающие устройства статического типа . . . 433
14.3. Оперативные запоминающие устройства динамического типа . . . 445
14.4. Постоянные запоминающие устройства масочного типа . . . 449
14.5. Программируемые ПЗУ .... 456
14.6. Электрически программируемые ПЗУ...............................464
14.7. Электрически программируемые ПЗУ со стиранием ультрафиолетом 474
Список литературы к гл. 14 . . . . 477
Глава 15
Конструктивное исполнение микроЭВМ, плат и БИС
15.1. Конструкции микроЭВМ .... 478
15.2. Размеры печатных плат .... 479
15.3. Размеры корпусов интегральных схем.................................482
Список литературы к гл. 15 . . . . 484
638
Хвощ С. Т. и др.
Х31 Микропроцессоры и микроЭВМ в системах автоматического управления: Справочник/С. Т. Хвощ, Н. Н. Варлинский, Е. А. Попов; Под общ. ред. С. Т. Хвоща.— Л.: Машиностроение. Ленингр. отд-ние, 1987.—640 с.: ил.
(В пер.): 3 р. 50 к.
В справочнике изложены основы организации и применения микропроцессоров, микроЭВМ и систем управления промышленным оборудованием. Описана архитектура перспективных комплектов микропроцессорных БИС, элементов памяти и микроЭВМ. Рассмотрены интерфейсы, основы микропрограммирования, принципы организации математического обеспечения микроЭВМ, контроллеров и систем на их основе.
Справочник предназначен для инженерно-технических работников, специализирующихся на разработке и применении микропроцессоров.
v 2405000000—175 о_
X---------------1/5—о/
038(01)—87
ББК 32.97я2
Сергей Тимофеевич ХВОЩ, Николай Николаевич ВАРЛИНСКИЙ, Евгений Александрович ПОПОВ
Микропроцессоры и микроЭВМ в системах
автоматического управления
СПРАВОЧНИК
Редакторы Р. Н. Михеева, Н. В. Сергеева Художественный редактор Н. В. Зимаков Технические редакторы П. В. Шиканова и А. И. Казаков
Корректоры И. Г. Иванова, Н. В. Соловьева
Переплет художника А. А. Ларушкина
ИБ 4947
Сдано в набор 20.01.87. Подписано в печать 28.10.87. М-18536. Формат 70X100 1/16. Бумага № 1 офсетная. Гарнитура тайме. Печать офсетная. Усл. печ. л. 52,0. Усл. кр.-отт. 110,0. Уч.-изд. л. 58,73. Тираж 87 000 экз. (2 завод 30.001 — 87.000). Заказ № 831. Цена 3 р. 50 к.
Ленинградское отделение ордена Трудового Красного Знамени издательства “Машиностроение”. 191065. Ленинград, ул. Дзержинского, 10.
Отпечатано в Московской типографии № 4 Союзполи-графпрома при Государственном комитете СССР по делам издательств, полиграфии и книжной торговли 129041, Москва, Б. Переяславская, 46, с диапозитивов, изготовленных в ордена Октябрьской Революции, ордена Трудового Красного Знамени Ленинградском производственно-техническом объединении ’’Печатный двор” имени А.М. Горького Союзпо-лиграфпрома при Государственном комитете СССР по делам издательств, полиграфии и книжной торговли. 197136, Ленинград, П-136, Чкаловский пр., 15.
Основные сокращения
PAMK (RMA) РАП (MAR) — регистр адреса микрокоманд; — регистр адреса памяти; СЧ (RD) T(V, VT) — считывание (сигнал считывания); — транзистор;
РГ (RG) — регистр; ТМР (TMR) — таймер;
РК (Rl) РР (WR, QR) — регистр команд; — рабочий регистр ; ТТЛ (TTL) — транзис-торно-транзис-торная логика ;
PC (RS) САЛ, САП (SAL, SAR) СЛЛ, СЛП (SLL, SLR) СЦЛ, СЦП (SCL, SCR) — регистр состояния ; — сдвиг арифметический левый, правый; — сдвиг логический левый, правый; — сдвиг циклический левый, правый; ТТЛШ (LS) МТТЛШ (ALS) У (С) УП (СМ) — ТТЛ с диодами Шоттки; — маломощная ТТЛШ-техноло-гия; — управление (шина управления) ; — управляющая память;
СДВ (SHL, SHL) — сдвига-тель; УС (SP) — указатель стека;
СИ (CLK) CK (PC) CM ((SM) СТЕК (STACK) — синхроимпульс, вход синхронизации, частота синхронизации; — счетчик команд; — сумматор; — память с упорядоченной дисциплиной доступа; УУ(С11) ЦАП (DAC) ЭПЗУ (EPROM) ЭСЛ (ACL) — устройство управления; — цифроаналоговый преобразователь; — электрически программируемое ПЗУ; — эмиттерно-связанная логика.
Основные обозначения физических величин
Ucc, UDD, Uss — напряжение питания, I|L — входной ток высоко-
В; го и низкого уров-
Ugg — напряжение на инже- ней, мкА;
кторе, В; Р — мощность потребле-
Ubs, UBc — напряжение смещения ния, мВА;
подложки, В; ай £ ай ай — токозадающий, кол-
GND — напряжение земли, лекторный и эммит-
ОВ; терный резисторы,
UoH, Uol — напряжение выхода Ом;
высокого и низкого Сн — емкость нагрузки,
уровней, В; пФ;
U|H, Uji — входное напряжение cL — погонная емкость,
высокого и низкого пФ;
уровней, В;
Icc, Idd, Iss — ток питания, мА; с„ Со — входная и выходная
емкости, пФ;
Ioh, Iol — выходной ток высо-
кого и низкого уров- tc, tpo, twR — время цикла, чтения
ней, мА; и записи, нс.
Основные обозначения операций
+,z- арифметическое сложение (СЛ, ADD); л, & — логическое AND); умножение (И,
— — арифметическое вычитание (ВЧТ, SUB); v, 1 — логическое OR); сложение (ИЛИ,
х, П - / - арифметическое умножение (УМН, MUL); арифметическое деление (ДЕЛ, DIV); ®, V - суммирование по модулю два или операция неравнозначности (Sm2, NOR); —, Г— инвертирование (ИНВ, NEG);
Таблица степеней числа 2
2° = 1 0,000000853674202760625 = 2 20 2" =2048(2К) 0,001963125 = 2-’
21 =2 0,00000190734840553125 = 2“19 2|2 = 4096(4К) 0,0390625 = 2 8
22 = 4 0,0000038146969110625 = 2“18 213 = 8192(8К) 0,078125 = 2 7
23 = 8 0,000007629393823125 = 2~17 214 = 16384 (16К) 0,015625 = 2“2
24 = 16 0,00001525878765625 = 2“16 215 = 32768 (32К) 0,03125 = 2-*
25 = 32 0,0000305175753125 = 215 2'6 = 65536 (64К) 0,0625 = 2 4
2* = 64 0,000061035150625 = 2“14 2|7 = 131072 (128К) 0,125 = 2-3
27= 128 0,0001220703125 = 2 13 2'8 = 262144 (256К) 0,25 = 2-2
28 = 256 0,000244140625 = 2“12 2” = 524288 (512К) 0,5 = 2-'
2’ = 512 0,00048828125 = 2-" 220 = 1048576 (1024К = 1М) 1 = 2°
210 = 1024 (1 К) 0,0009765625 = 2 1(1