Автор: Белоус А.И. Красников Г.Я. Солодуха В.А.
Теги: электротехника микрорадиоэлектронная аппаратура микроэлектроника микросхемы электроника
ISBN: 978-5-94836-603-6
Год: 2020
Текст
ектр«ни и
А.И. Белоус, Г.Я Красников,
В.А. Солодуха
Основы проектирования
субмикронных микросхем
ТЕХНОСФЕРА
Москва
2020
УДК 621.3
ББК 32.844.1
Б43
Б43 Белоус А.И., Красников Г.Я., Солодуха В.А.
Основы проектирования субмикронных микросхем
Москва: ТЕХНОСФЕРА, 2020. - 782 с. ISBN 978 5-94836 603 6
В объеме 14 глав одной книги детально и последовательно рассмотрен весь
комплекс взаимосвязанных теоретических и практических аспектов сквозного
проектирования и организации производства кремниевых субмикронных
микросхем: теоретические основы работы полевых и биполярных транзисторов, методы
и особенности конструктивно-схематического проектирования, базовые
схемотехнические и системотехнические решения биполярных. КМОП-. БиКМОП-
и КНИ-микросхем, методы и средства повышения их радиационной стойкости,
стандартные библиотеки проектирования и типовые маршруты проектирования.
Впервые в отечественной научно-технической литературе здесь детально
рассмотрены методы логического проектирования КМОП-микросхем с пониженным
энергопотреблением, а также основные принципы и методы проектирования
кибербезопасных микросхем и систем-на-кристалле.
Детально рассмотрены современные методы и средства управления качеством
изготовления субмикронных микросхем, современные технологии корпусирова-
ния микросхем, систем-на-кристалле и систем в корпусе.
Отдельная глава посвящена анализу состояния и тенденций развития современной
микроэлектроники, включая методологический анализ существующих проблем
и новых угроз.
Книга ориентирована на широкий круг читателей: студентов и преподавателей
технических университетов, а также инженеров и менеджеров, специализирующихся
в области разработки и организации производства субмикронных микросхем.
УДК 621.3
ББК 32.844.1
© Белоус А.И., Красников Г.Я.. Солодуха В.А.. 2020
© АО «РИЦ «ТЕХНОСФЕРА», оригинал-макет, оформление. 2020
ISBN 978-5-94836-603-6
Содержание
Вместо предисловия — дайджест 15
Введение 25
Глава 1. Физические основы работы полевых транзисторов 31
1.1. Физические основы работы субмикронных МОП-транзисторов 31
1.1.1. Типовая структура МОП-транзистора 31
1.1.2. Глубина области обеднения 38
1.1.3. Определение величины заряда в слое инверсии 39
1.1.4. Оценка толщины инверсионного слоя 40
1.2. Анализ работы МОП-транзистора с длинным каналом 41
1.2.1. Анализ влияния подложки на работу МОП-транзистора 41
1.2.2. Выражения для оценки значения допорогового тока 42
1.3. Анализ физических процессов, происходящих в субмикронном
МОП-транзисторе 45
1.3.1. Анализ физических эффектов, влияющих на пороговое
напряжение МОП-транзистора 45
1.3.2. Методы ограничения эффекта сквозного пробоя 51
1.3.3. Эффект возникновения тока утечки стока МОП-транзистора,
обусловленный влиянием его затвора 52
Литература к главе 1 53
Глава 2. Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем 56
2.1. Основные проблемы проектирования микросхем с субмикронными
проектными нормами 56
2.2. Основные тенденции развития кремниевых БИС 59
2.3. Пути уменьшения величины потребления мощности
в субмикронных БИС 63
2.4. Взаимосвязь утечки и статического потребления мощности
в структуре субмикронного МОП-транзистора 71
2.4.1. Пути уменьшения потребления мощности в субмикронных
КМОП-БИС 71
2.4.2. Анализ токов, протекающих в субмикронном
МОП-транзисторе 74
2.4.3. Физические причины возникновения токов утечки
в субмикронных кремниевых транзисторах 77
2.4.3.1. Подпороговый ток утечки ISUB субмикронного
МОП-транзистора 78
2.4.3.2. Туннельный ток затвора 1ЫГЕ МОП-транзистора 79
2.4.3.3. Ток выключения /0FF МОП-транзистора 80
2.4.3.4. Методы снижения величины статической мощности
потребления МОП-транзистора 81
Содержание
2.4.3.5. Особенности проектирования субмикронных
аналоговых и аналогово-цифровых БИС
с учетом статического потребления мощности 83
2.5. Динамическое потребление мощности субмикронного
МОП-транзистора 87
2.5.1. Задержки распространения сигнала на внутренних
межсоединениях кристалла 89
2.5.2. Методы снижения уровня динамической мощности
субмикронных БИС 89
2.5.3. Анализ и расчет динамической мощности, обусловленной
токами утечки 91
2.6. Проблемы корпусирования субмикронных микросхем 95
2.7. Методы обеспечения надежности передачи сигналов
в субмикронных микросхемах 97
2.7.1. Использование стандартных библиотек проектирования 98
2.7.2. Использование двух внутренних источников питающих
напряжений 98
2.8. Влияние температуры и разброса технологических параметров
на характеристики кремниевых субмикронных микросхем 99
2.8.1. Учет зависимости токов утечки от температуры 99
2.8.1.1. Температурная зависимость токов I0Nw IorF 99
2.8.1.2. Температурная зависимость подпорогового тока ISUB 102
2.8.1.3. Температурная зависимость тока перехода 1]ШС 102
2.8.1.4. Температурная зависимость тока fG/D/ 103
2.8.1.5. Температурная зависимость туннельного тока
затвора / 104
2.9. Взаимосвязь разброса параметров технологического процесса
и численных значений токов утечки 105
2.9.1. Причины и виды отклонений технологических
и топологических параметров 105
2.9.2. Оценка влияния разброса технологических параметров
на токи утечки 108
2.10. Особенности проектирования топологии аналоговых микросхем
с проектными нормами глубокого субмикрона 112
2.10.1. Учет влияния уменьшения напряжения питания 112
2.10.2. Учет эффекта масштабирования и задержки
распространения сигнала на межсоединениях кристалла 114
2.11. Основные ограничения при проектировании КМОП-микросхем
с минимальным энергопотреблением 116
2.11.1. Физические ограничения при проектировании
маломощных КМОП микросхем 116
2.11.2. Конструктивно-технологические ограничения при
проектировании маломощных КМОП-микросхем 119
2.11.3. Схемотехнические ограничения при проектировании
маломощных КМОП-микросхем 120
Содержание 5
2.11.4. Системотехнические ограничения при проектировании
микромощных КМОП-микросхем 122
2.12. Основные рекомендации разработчикам конструкций
кремниевых субмикронных микросхем 125
Литература к главе 2 129
Глава 3. Основные характеристики цифровых микросхем 131
3.1. Структурная организация цифровых микросхем 131
3.1.1. Общая структура цифровых микросхем 131
3.1.2. Структура внутренних элементов цифровых микросхем 133
3.1.3. Структура элементов согласования цифровых микросхем 139
3.2. Система основных параметров и характеристик цифровых
микросхем 149
3.2.1. Функциональные параметры цифровых микросхем 149
3.2.2. Электрические параметры цифровых микросхем 149
3.2.3. Динамические параметры цифровых микросхем 152
3.3. Схемотехническое исполнение цифровых микросхем 153
3.3.1. Энергетические характеристики базовых ЛЭ цифровых
микросхем 153
3.3.2. Схемотехническое исполнение базовых ЛЭ цифровых
микросхем 163
3.3.3. Методика выбора элементной базы цифровых микросхем 167
3.4. Влияние дестабилизирующих факторов на работоспособность
цифровых микросхем 168
3.4.1. Устойчивость цифровых микросхем к электростатическому
разряду 169
3.4.2. Устойчивость цифровых микросхем к воздействию
перегрузок 175
3.4.3. Зависимость электрических характеристик цифровых
микросхем от режимов эксплуатации 176
3.4.4. Устойчивость цифровых микросхем к воздействию помех 178
3.5. Паразитные элементы и эффекты в цифровых микросхемах 191
3.5.1. Паразитные транзисторные элементы в кристаллах
цифровых микросхем 191
3.5.2. Эффект Миллера 196
3.5.3. Эффект «защелкивания» 198
Литература к главе 3 204
Глава 4. Схемотехнические решения цифровых КМОП-микросхем 206
4.1. Базовые логические элементы цифровых КМОП-микросхем 206
4.1.1. Статические КМОП ЛЭ 206
4.1.2. Базовые ЛЭ динамической КМОП-логики 226
4.2. Элементы памяти цифровых КМОП-микросхем 241
4.2.1. Элементы памяти, тактируемые уровнем синхросигнала 241
4.2.2. Элементы памяти, тактируемые фронтом синхросигнала 248
Литература к главе 4 250
6 Содержание
Глава 5. Схемотехнические решения биполярных микросхем 252
5.1. Цифровые микросхемы на биполярных транзисторах
с диодами Шоттки 252
5.1.1. Базовые логические элементы ТТЛШ цифровых микросхем 253
5.1.2. Базовые ЛЭ Шоттки транзисторной логики 260
5.1.3. Базовые ЛЭ Шоттки интефальной логики 262
5.1.4. Базовые ЛЭ диодно-транзисторной логики с диодами
Шоттки 266
5.2. Элементы памяти ТТЛШ микросхем 267
5.2.1. Элементы памяти, тактируемые фронтом синхросигнала 267
5.2.2. Элементы памяти, тактируемые уровнем синхросигнала 275
5.3. Схемотехника входных элементов согласования ТТЛ III
микросхем 277
5.3.1. Входные ЭС ТТЛШ микросхем со стандартными ТТЛ
входными уровнями 277
5.3.2. Входные ЭС ТТЛШ микросхем с повышенной
нагрузочной способностью 281
5.3.3. Входные ЭСТТЛШ микросхем с парафазными выходами 283
5.3.4. Входные ЭС ТТЛШ микросхем с памятью 285
5.3.5. Входные ЭС ТТЛШ микросхем с повышенной
помехоустойчивостью 288
5.3.6. Входные ЭС с преобразованием уровней сигналов 294
5.3.7. Схемы защиты цепей входных ЭСТТЛШ микросхем 300
5.4. Схемотехника выходных элементов согласования ТТЛШ
микросхем 303
5.4.1. Выходные ЭС ТТЛ Ш микросхем со стандартными ТТЛ
выходными уровнями 303
5.4.2. Выходные ЭСТТЛШ микросхем с памятью 312
5.4.3. Выходные ЭС ТТЛШ микросхем с преобразованием уровней
сигналов 314
5.4.4. Схемотехника цепей защиты выходных ЭСТТЛШ
микросхем 317
5.5. Цифровые микросхемы на основе интефальной инжекционной
логики 330
5.5.1. Разновидности базовых элементов И2Л микросхем 334
5.5.2. Элементы памяти И2Л микросхем 342
5.5.3. Схемотехника входных элементов согласования
И2Л микросхем 349
5.5.4. Защита выводов И2Л микросхем от перенапряжения
и статического электричества 364
Литература к главе 5 364
Глава 6. Схемотехнические решения БиКМОП-микросхем 367
6.1. Базовые логические элементы БиКМОП-микросхемы 368
6.2. Элементы памяти БиКМОП-микросхемы 379
Содержание 7
6.3. Схемотехника входных элементов согласования БиКМОП-
микросхемы 381
6.3.1. Входные ЭС БиКМОП-микросхемы с преобразованием
уровней сигналов 381
6.3.2. Входные ЭС БиКМОП-микросхемы с повышенной
нагрузочной способностью 387
6.3.3. Входные ЭС БиКМОП-микросхемы с парафазными
выходами 387
6.3.3. Входные ЭС БиКМОП-микросхемы повышенной
помехозащищенности 388
6.3.4. Входные ЭС БиКМОП-микросхемы с памятью 389
6.3.5. Схемотехника цепей защиты входных ЭС БиКМОП-
микросхемы 389
6.4. Схемотехника выходных элементов согласования БиКМОП-
микросхемы 390
6.4.1. Выходные ЭС БиКМОП-микросхемы с формированием
КМОП выходных уровней 390
6.4.2. Выходные ЭС БиКМОП-микросхемы с формированием
ТТЛ выходных уровней 391
6.4.3. Выходные ЭС БиКМОП-микросхемы с формированием
ЭСЛ выходных уровней 395
6.4.4. Выходные ЭС БиКМОП-микросхемы с памятью 396
6.4.5. Схемотехника цепей защиты выходных ЭС БиКМОП-
микросхемы 397
Литература к главе 6 397
Глава 7. Особенности проектирования радиационностойких микросхем
на основе КНС и КНИ-структур 399
7.1. Радиационно-стойкие КМОП БИС на основе КНИ-структур 400
7.2. Воздействие ионизирующего облучения на кремний и двуокись
кремния 410
7.2.1. Радиационные эффекты в кремнии при облучении 410
7.2.1.1. Радиационные дефекты, их комплексы и кластеры 410
7.2.1.2. Особенности дефектообразования в кремнии и
поликремнии, облученном импульсами гамма-квантов 412
7.2.2. Свойства границы раздела Si/Si02 412
7.2.2.1. Общие сведения о строении Si02 412
7.2.2.2. Электронная структура Si02 414
7.2.3. Воздействие ионизирующего облучения на диэлектрические
слои 417
7.3.3.1. Введение объемного заряда в диэлектрик 417
7.2.3.2. Образование быстрых поверхностных состояний 418
7.2.3.3. Влияние радиации на проводимость диэлектрических
слоев 418
7.2.3.4. Отжиг облученных диэлектрических слоев 419
8 Содержание
7.2.3.5. Иерархия времен радиационно-индуцированных
процессов в структурах с диэлектриком 419
7.2.3.6. Пути повышения стабильности структур
с диэлектрическими слоями 419
7.2.4. Радиационные процессы в скрытом диэлектрике структур
кремний-на-изоляторе 420
7.2.5. Сравнение радиационных свойств КНИ-структур,
полученных разными способами 422
7.3. Физические явления в МОП/КНИ-транзисторах в условиях
воздействия ИИ 424
7.3.1. Ионизирующее излучение 424
7.3.1.1. Единичные сбои 425
7.3.1.2. Единичная защелка 428
7.3.1.3. Единичное выгорание 428
7.3.1.4. Единичный пробой затвора 429
7.3.1.5. Единичное восстановление (однотранзисторная
защелка) 429
7.3.2. Эффекты полной дозы 429
7.3.3. Эффекты импульсного облучения 433
7.4. Результаты экспериментальных исследований образцов
элементной базы КМОП БИС на КН И-структурах 435
7.4.1. Состав тестовых элементов 435
7.4.2. Методика проведения эксперимента 438
7.4.3. Экспериментальные результаты 440
7.4.3.1. Резисторы 440
7.4.3.2. Диоды 443
7.4.3.3. Конденсаторы 445
7.4.3.4. Транзисторы 448
Литература к главе 7 458
Глава 8. Библиотеки проектирования субмикронных микросхем —
структура и особенности 459
8.1. Маршрут процесса разработки библиотеки проектирования,
структура стандартного PDK 459
8.2. Термины и определения, используемые при описании
компонентов PDK 461
8.3. Стандартизация PDK 463
8.4. Маршрут проектирования смешанных аналогово-цифровых
микросхем 467
8.5. Обобщенная информационная модель проектирования
смешанных аналогово-цифровых ИМС 469
8.6. Определение состава базовой библиотеки проектирования
и перечня стандартных элементов 471
8.7. Особенности разработки цифровых библиотек для проектирования
заказных ИМС с субмикронными проектными нормами 473
Содержание 9
8.8. Конструктивно-схемотехнические особенности проектирования
базовых элементов библиотеки субмикронных микросхем 482
8.8.1. Схемы сдвига уровня напряжений 482
8.8.2. Схемы управления питанием 484
8.8.3. Библиотечные элементы изоляции субмикронных
микросхем 485
8.8.4. Постоянно включенные буферы 487
8.9. Типовые информационные файлы PDK библиотеки
проектирования 489
8.10. Стандартные модели источников тока (CCS) PDK 492
8.11. Способы и примеры адаптации стандартных инструментов
проектирования ИМС к разработкам микросхем с проектными
нормами 90, 65, 45 нм 494
8.11.1. Учебный (образовательный) дизайн-кит компании Synopsys:
возможности, применение, перспективы 494
8.11.2. Краткий обзор EDK компании Synopsys 494
8.11.3. Стандартная библиотека цифровых компонентов
фирмы Synopsys 498
8.11.4. Стандартная библиотека элементов ввода-вывода 501
8.11.5. Стандартный набор модулей памяти PDK 501
8.11.6. Цепьфазовой синхронизации PLL 501
8.11.7. География применения и перспективы EDK 502
8.12. Состав учебных дизайн-китов, предоставляемых Центром
микроэлектроники IMEC 502
Литература к главе 8 506
Глава 9. Маршруты проектирования цифровых микросхем
и систем-на-кристалле 507
9.1. Выбор маршрута проектирования микросхемы 507
9.2. Этап системного проектирования 510
9.3. Этап функционального проектирования 513
9.4. Этап логического проектирования 517
9.5. Этап физического (топологического) проектирования 518
9.6. Этап физической верификации и подготовки к производству 521
9.7. Аттестация проекта 523
9.8. Маршруты проектирования систем-на-кристалле 523
9.8.1. Тенденции развития средств проектирования 523
9.8.2. Методология проектирования SoC 525
9.8.3. Маршрут проектирования SoC 528
9.8.4. Системное проектирование SoC 529
9.8.5. Программные средства САПР для системного уровня 532
9.9. Практический пример моделирования системы-на-кристалле 534
9.9.1. Стандартный маршрут проектирования «СнК»
фирмы Cadence 534
10 Содержание
9.9.2. Описание среды моделирования и верификации 534
9.9.3. Проект в среде Cadence Incivise 539
Литература к главе 9 542
Глава 10. Основы логического проектирования КМОП-микросхем
с пониженным энергопотреблением 543
10.1. Основы логического синтеза КМОП-микросхем с пониженным
энергопотреблением 543
10.2. Определение источников рассеиваемой мощности
в КМОП-микросхемах 545
10.3. Вероятностная оценка вариантов оптимизации
по прогнозируемой переключательной активности узлов
микросхемы 547
10.4. Выбор элементного базиса при проектировании
КМОП-микросхем с пониженным энергопотреблением 549
10.5. Логический синтез КМОП-микросхем в базисе библиотечных
элементов 551
10.6. Оптимизация двухуровневых логических схем с учетом
рассеивания мощности 553
10.7. Выбор базовых вентилей технологически независимой
функциональной схемы 554
10.8. Оптимизация многоуровневых логических схем из многовходовых
вентилей 556
10.9. Оптимизация многоуровневых логических схем из двухвходовых
вентилей 558
10.10. Технологическое отображение 560
10.11. Оценка энергопотребления спроектированных КМОП-микросхем
на логическом и схемотехническом уровнях 562
10.12. Технология проектирования КМОП-микросхем с пониженным
энергопотреблением с использованием комплекса ЭЛС 564
10.13. Архитектура программного комплекса ЭЛС 566
10.14. Функциональные возможности программного комплекса ЭЛС 567
Литература к главе 10 571
Глава 11. Основы проектирования кибербезопасных микросхем
и систем-на-кристалле 573
11.1. Основы безопасности проектирования микросхем 573
11.1.1. Постановка задачи 573
11.1.2. Анализ типового маршрута проектирования микросхем 575
11.1.3. Возможные типы атак 576
11.1.4. Основные различия между разработкой безопасных
микросхем и разработкой безопасных программ 577
11.1.5. Жизненный цикл разработки безопасного программного
обеспечения 578
11.1.6. Методы безопасного премирования микросхем 579
Содержание I I
11.2. Программно-аппаратные методы противодействия
аппаратным троянам в микросхемах 584
11.2.1. Защита данных 584
11.2.2. Защищенные архитектуры на RTL-уровне 588
11.2.3. Реконфигурируемые архитектуры 590
11.2.4. Репликация и другие методы защиты 592
11.3. Проектирование с целью обеспечения безопасности
системы-на-кристалле 594
11.3.1. Введение в проблему 594
11.3.2. Описание структуры модуля безопасности 597
11.3.2.1. Введение в IP-инфраструктуры 597
11.3.2.2. Стандарт ШЕЕ 1500 598
11.3.3. Структура модуля IIPS 600
11.3.4. Проектирование функций безопасности IIPS 603
11.3.4.1. Модели атак и стратегии по устранению
их последствий 603
11.3.4.2. Примеры реализации простейших безопасных
структур SoC 606
11.3.5. Протокол испытаний микросхемы согласно стандарту
IEEEStd. 1500 614
11.3.5.1. Режимы работы элементов обвязки микросхемы 614
11.3.5.2. Особенности протокола тестирования SoC
уровня IIPS 616
11.3.6. Результаты моделирования демонстрационной версии
безопасной SoC 619
11.3.6.1. Временная диаграмма работы системы 619
11.3.6.2. Методики обнаружения аппаратных троянов в SoC 621
11.3.6.3. Оценка необходимых аппаратные затрат
для выявления трояна 624
11.3.7. Описание дополнительных возможностей блока IIPS 626
11.4. Безопасная архитектура SoC 628
11.4.1. Введение в проблему 628
11.4.2. Структура и принцип работы стандартной шины SoC 630
11.4.3. Организация и принцип работы дешифратора адреса 632
11.4.4. Структура и принцип работы блока арбитра 634
11.4.5. Описание работы системы-на-кристалле непосредственно
после обнаружения аппаратного трояна 637
11.4.6. Оценка аппаратных затрат на реализацию метода
обеспечения безопасности 639
11.5. Использование «песочницы» как метода защиты от аппаратных
троянов в SoC 643
11.5.1. Введение в проблему 643
11.5.2. Песочница как инструмент обеспечения безопасности 645
11.5.3. Анализ сходных направлений решения проблемы
безопасности проектирования SoC 646
12 Содержание
11.5.4. Особенности организации процедур перемещения
аппаратных троянов в песочницу при проектировании SoC 648
11.5.5. Основные программные методы помещения в песочницу 649
11.5.6. Типовая структура аппаратной песочницы 650
11.5.7. Описание типового процесса проектирования
защищенной SoC 652
11.5.8. Анализ практических примеров реализации песочницы в SoC 655
Литература к главе 11 660
Глава 12. Основы построения системы управления качеством
изготовления субмикронных интегральных микросхем на базе
тестовых структур 666
12.1. Методология организации технологического тестового контроля
в процессе проектирования и производства микроэлектронных
изделий 666
12.1.1. Место и роль полупроводниковых тестовых структур
в процессе изготовления интегральных микросхем 666
12.1.2. Классификация технологических тестовых структур 668
12.1.3. Способы размещения тестовых структур
на полупроводниковых пластинах 670
12.2. Принципы организации контроля процесса изготовления
микросхем с использованием тестовых структур 672
12.2.1. Оценка качества процесса на основе метода
межоперационного контроля пластин 672
12.2.2. Типовой состав тестового модуля контроля
производственных процессов 673
12.2.3. Типовой состав тестовых структур для контроля качества
субмикронных микросхем 674
12.2.4. Статистическая обработка результатов измерений
тестовых структур 677
12.3. Прогнозирование процента выхода годных микросхем
по результатам тестового контроля 678
12.3.1. Особенности моделирования процента выхода годных
микросхем 678
12.3.2. Модель пооперационного разделения дефектности
технологического процесса изготовления микросхем 682
12.4. Типовая структура системы тестового контроля качества
технологических процессов 685
12.4.1. Особенности организации тестовых модулей
для биполярных и КМОП-микросхем 685
12.4.2. Типовой пример применения тестовых молулей
для анализа технологического процесса изготовления
в условиях серийного производства 689
12.5. Основные технологические факторы, влияющие на надежность
микроэлектронных изделий 691
Содержание 13
12.5.1. Основы теории надежности полупроводниковых приборов
и интегральных микросхем 691
12.5.2. Пути повышения надежности системы металлизации
интегральных микросхем и полупроводниковых приборов 695
Литература к главе 12 700
Глава 13. Основные тенденции развития, проблемы и угрозы
современной микроэлектроники 703
13.1. Форсайт как инструмент долгосрочного прогнозирования
научно-технического развития 703
13.2. Основные направления развития современной
микроэлектроники 704
13.3. Использование новых материалов 706
13.4. Смена драйверов развития 707
13.5. Особенности экономики субмикронного производства 709
13.6. Усиление деструктивного действия эффекта Yield Killer 712
13.7.Состояние и перспективы развития технологии FinFET в Китае 714
13.8. Технологические проблемы современной микроэлектроники 716
13.9. Тенденции развития космической микроэлектроники 717
13.10. Интегральная фотоника — новый этап в развитии
микроэлектроники 718
13.11. Основы квантовой микроэлектроники 720
13.12. Изменение парадигмы проектирования микросхем 720
13.13. Современная микроэлектроника и кибербезопасность 721
13.14. Принципиальные отличия «отечественных» и «зарубежных»
концепций разработки и использования ЭКБ
при проектировании РЭА 724
13.15. Микроэлектронная промышленность как основа суверенитета
России 727
Литература к главе 13 728
Глава 14. Технологии корпусирования микросхем 732
14.1. Основные тенденции развития технологий корпусирования
микросхем 732
14.2. BGA-технология сборки кристаллов 736
14.3. Технология монтажа кристаллов на плату 738
14.4. Многокристальные модули и печатные платы 740
14.5. Основные тенденции развития технологий корпусирования
высокоскоростных микроэлектронных устройств 744
14.5.1. Тенденция уменьшения шага выводов корпуса микросхем 744
14.5.2. Технология сборки на пластине (WLP) 749
14.6. Технологии TSV сборки микросхем 755
14.7. Особенности сборки ЗО-изделий с использованием технологии
«flip-chip» 760
14.8. Основные тенденции развития технологии корпусирования
микроэлектронных изделий космического и военного назначения 763
Содержание
14.9. Специализированные радиационно-защитные корпуса
микросхем 768
14.9.1. Современные материалы и конструкции корпусов
с интегрированными элементами радиационной защиты 768
14.9.2. Экспериментальные исследования экранов
радиационной защиты на основе различных материалов 773
14.9.3. Корпуса для микросхем с ЭРЗ на основе композитного
материала W-CU 777
Литература к главе 14 778
Вместо предисловия - дайджест
Предлагаемая вниманию читателя книга ориентирована в первую очередь на
студентов, преподавателей, магистрантов, инженерно-технических работников,
специализирующихся в области микроэлектроники и ее многочисленных
приложений. Кроме того, материалы книги могут быть полезны ученым, специалистам
в области разработки, организации производства и эксплуатации радиоэлектронных
устройств и систем бытового, промышленного и специального (космического и
военного) назначения. Фактически материалы книги представляют собой
практическое руководство (Handbook) по проектированию современных кремниевых
субмикронных цифровых микросхем и систем на кристалле.
На момент выхода этой книги имеется достаточно много аналогичных книг
(учебников и методических пособий), опубликованных в ведущих зарубежных
издательствах. Так, например: «Handbook of Digital CMOS Technology, and System» Abbas Karim;
« Handbook of Digital Technology for High Speed Design» автора Тома Гранберга; «Design
Techniques for High-Frequency CMOS Integrated Circuits: From 10 GHz To 100 GHz»
автора Zhiming Deng;« High-Speed Digital System Design. Art, Science and Experience»
авторы А.И. Белоус, В.А. Солодуха; «Space Microelectronics Volume 2: Integrated Circuit
Design for Space Applications» авторы А.И. Белоус, В.А. Солодуха, СВ. Шведов. По
отдельным аспектам этого направления имеется достаточно много и отечественных
изданий: «Электроника» авторов В.И. Лачин, Н.С. Савелов;
«Конструктивно-технологические особенности субмикронных МОП-транзисторов» Г.Я. Красникова;
«Основы силовой электроники» А.И. Белоус, В.А. Солодуха, С.А. Ефименко, В.А. Пи-
липенко; «Космическая электроника» А.И. Белоус, В.А. Солодуха, СВ. Шведов;
«Основы схемотехники микроэлектронных устройств» А.И. Белоус, В.А. Емельянов,
А.С Турцевич; «Цифровая схемотехника» Е.П. Угрюмов и др.
В этих книгах на хорошем уровне детально рассматриваются различные частные
аспекты комплексной проблемы проектирования и организации производства
интегральных схем. Еще одним полезным источником информации являются статьи
в наиболее популярных специализированных периодических научно-технических
журналах — это достаточно общедоступный источник информации, но, как
известно, журнальная статья также обычно посвящена только одной и достаточно узкой
технической проблеме.
Авторы сами много летчита ют лекции российским и белорусским студентам и
хорошо понимают остроту этой проблемы какдля студентов, так и для преподавателей.
Конечно, всегда «под рукой» есть интернет, где можно оперативно найти
необходимую информацию, но здесь «беда» в том, что эта актуальная информация — как
правило — на английском языке.
Образно говоря, отечественные студенты и инженеры, специализирующиеся в
области микроэлектроники и ее приложений, могут получить из этих книг, статей и
социальных сетей детальное и качественное описание отдельных «деревьев», но им
приходится прилагать значительные усилия, чтобы увидеть общую картину «леса».
Поэтому авторы поставили перед собой достаточно амбициозную задачу —
создать целостную картину такого «микроэлектронного леса», состоящего из отдельных
«деревьев» (глав). В каждой из вошедших в книгу 14 глав детально и последовательно
Вместо предисловия — дайджест
рассмотрены основные этапы (направления)создания современной микросхемы — от
детального описания физических механизмов работы базового транзистора,
описания конструктивно-технологических и схемотехнических особенностей до базовых
библиотек, маршрутов проектирования, инновационных технологий микромонтажа
микросхем и систем на кристалле, методов проектирования кибербезопасных
микросхем, систем на кристалле и заканчивая «деревом» — главой, посвященной анализу
состояния, проблемам и перспективам развития современной микроэлектроники.
При этом авторы руководствовались следующими принципами построения
материалов глав, которые было достаточно просто сформулировать, но оказалось
достаточно тяжело выполнить в процессе написания книги:
1. Чтобы стать достаточно популярным изданием среди широкого круга
читателей (инженеров и студентов), книга должна выполнять одновременно
интегральные функции и классического учебника, и краткого справочника,
да и просто увлекательной книги.
2. В книге должен быть представлен достаточно объемный справочный
материал, но вотличие от классическихучебниковс изобилием формул,
математических выражений, попытаться максимально простым языком изложить
какосновные теоретические аспекты исследуемой проблемы, так и основные
методы и средства ее решения. В частности, привести конкретные
практические примеры проектирования современных микросхем.
3. В книгу должны включаться только те методы, схемотехнические и
технологические решения, эффективность которых ранее была подтверждена
практикой их применения.
4. В тексте книги необходимо использовать максимально возможное количество
графического материала, отражающего эффективность различных рабочих
сценариев.
Теоретические основы работы полевых транзисторов
Прежде всего следует подчеркнуть, что каждый разработчик должен хорошо понимать
физику работы базового элемента микросхемы — транзистора. Поэтому в первой
вводной главе этой книги изложены теоретические основы работы классических полевых
транзисторов, подробно рассмотрены физические основы работы современных
субмикронных транзисторов, особенности работы классического полевого транзистора
с длинным каналом (механизмы влияния подложки, математические выражения для
оценки величины допоро го во го тока и др.), подробно описаны механизмы основных
физических процессов, происходящих в субмикронном транзисторе, в том числе
физические эффекты, влияющие на величину порогового напряжения транзистора
и методы ограничения эффекта сквозного пробоя, а также эффекты возникновения
токов утечки стока МОП-транзистора, обусловленные влиянием его затвора.
Особенности конструктивно-схемотехнического проектирования
В объеме отдельной главы представлены результаты детального анализа
особенностей конструктивно-схемотехнического проектирования современных
субмикронных КМОП-микросхем, основные проблемы и тенденции развития кремниевых
микросхем, пути уменьшения потребляемой мощности, анализируются физические
Вместо предисловия — дайджест
взаимосвязи между токами утечки и величиной статической мощности, между
токами утечки и величиной динамической мощности, а также пути и методы
уменьшения суммарной величины потребляемой микросхемой мощности.
Здесь же рассмотрены не менее важные вопросы обеспечения надежности
(помехоустойчивости) передачи сигналов в субмикронных КМОП-микросхемах,
а также физические эффекты влияния температуры и технологических разбросов
параметров на технические характеристики кремниевых микросхем. Впервые в
отечественной литературе детально проанализирована очень важная для практического
использования взаимосвязь величин разброса параметров технологического
процесса изготовления и токов утечки.
Основы схемотехники микроэлектронных устройств
Следует обратить внимание читателей на тот факт, что большой объем материала
(четыре главы) авторами посвящен изложению основ схемотехники современных
микроэлектронных устройств (микросхем и систем на кристалле). Этот факт
обусловлен тем, что наша книга устраняет ряд очевидных для специалистов в этой
сфере «пробелов» в большом объеме существующей научной и научно-технической
литературы по вопросам анализа особенностей работы, методам проектирования и
основам практического применения цифровых микросхем в составе современных
микроэлектронных устройств. Здесь представлен большой набор эффективных
схемотехнических решений базовых элементов для реализации требований,
предъявляемых к современным сложнофункциональным, высокопроизводительным и
надежным микроэлектронным устройствам.
Эта тема заслуживает более подробного пояснения.
Как известно, процесс создания любой цифровой микросхемы состоит из двух
основных взаимосвязанных этапов: логического проектирования, в ходе которого
определяется логическая организация (архитектура), система команд, интерфейс,
структура устройств управления и обработки данных, включая временную
диаграмму работы, и схемотехнического проектирования, включающего в себя совокупность
задач выбора технологического базиса, преобразования логических схем в
электрические схемы на транзисторном уровне, выбора схемотехнических решений базовых
элементов, способов синхронизации, проектирования цепей питания, устройств
защиты от внешних и внутренних помех, зарядов статического электричества и т.д.
Если методология и пути решения задач этапа логического проектирования
достаточно широко рассмотрены в многочисленных зарубежных и отечественных
изданиях, то с этапом схемотехнического проектирования, к сожалению, дело обстоит иначе.
Так, в современной многочисленной учебной и научно-технической литературе
детально рассмотрены методы построения различных функциональных узлов
комбинационного (дешифраторы, мультиплексоры, демультиплексоры, сумматоры,
умножители и др.) и последовательного типа — автоматы с памятью (триггерные
устройства, регистры, счетчики и др.), рассмотрены различные методики и средства
их автоматизированного проектирования.
При этом эти узлы и блоки представляются на уровне «квадратиков»,
описываемых на языке булевой алгебры («И», «НЕ», «И-НЕ», «ИЛИ-НЕ» и т.п.) или в виде
условно-графических обозначений (D-триггер, R-S-триггер, DV-триггер и т.п.).
Вместо предисловия — дайджест
Конечно, эта процедура является обязательным и неотъемлемым начальным
этапом сквозного процесса проектирования любого микроэлектронного устройства.
Однако как разработчик, так и конечный пользователь микроэлектронного
устройства должны понимать, что находится «внутри» этих блоков и узлов. Разработчику
это необходимо, чтобы путем выбора соответствующих элементов (транзисторов) и
их связей обеспечить требуемые значения электрических и динамических
параметров проектируемого устройства. Пользователю или специалисту по эксплуатации
этого микроэлектронного устройства необходимо знать «начинку» этих блоков,
чтобы понимать особенности функционирования конкретного микроэлектронного
устройства в различных режимах его эксплуатации.
Ведь даже структура такого простейшего «кирпичика» — устройства внутренней
памяти микросхемы — D-триггера, может быть реализована десятками различных
схемотехнических вариантов соединений между собой составляющих его
транзисторов. Асовременный студент должен ясно понимать, как из этого синтезированного
блока (набора «квадратиков») «получается» топология соответствующего участка
полупроводникового кристалла микросхемы, где размещение транзисторов на
поверхности кристалла за счет организации соответствующих связей и
межсоединений этих транзисторов между собой и с другими блоками позволяет реализовать
заданный алгоритм функционирования блока (узла).
Но ведь этот D-триггер может быть реализован по различным технологиям —
КМОП, БиКМОП, биполярный (ТТЛШ,ЭЛС, И2Л), каждая из которых имеет свои
«нюансы» — так появились эти четыре «схемотехнические» главы.
В этих «схемотехнических» четырех главах предлагаемой книги и решается
такая комплексная задача — для основных базовых блоков современных
микроэлектронных устройств приводятся многочисленные примеры их
схемотехнической реализации на уровне транзисторов и их взаимосвязей. Показано, например,
что тот же простейший D-триггер в зависимости от его схемотехнической
реализации будет обеспечивать различные, нужные разработчику численные значения
быстродействия, нагрузочной способности, помехоустойчивости, мощности
потребления и т.д.
Дополнительной особенностью этих четырех «схемотехнических» глав книги
является детальное описание различного рода устройств (элементов)
согласования — входных и выходных, которые обеспечивают электрическое и временное
согласование при работе микросхемы в конечном радиоэлектронном устройстве,
а также приведенные здесь методы и схемотехнические решения всегда актуальной
проблемы снижения энергопотребления современных микросхем.
Побудительным мотивом авторов к написанию этих «схемотехнических» глав
явилось желание помочь широкому кругу студентов, преподавателей, инженеров,
специализирующихся в области проектирования и эксплуатации различных
микроэлектронных устройств, понять физические механизмы протекания процессов,
происходящих внутри этих «кирпичиков», из которых строятся современные микросхемы и
системы на кристалле. Ведь именно схемотехнические решения базовых элементов
микросхем определяют в конечном итоге численные значения электрических,
статических и динамических характеристик, потребляемой мощности, быстродействия,
помехоустойчивости и даже площади кристалла микросхемы.
Вместо предисловия — дайджест
В этой связи полезно будет вспомнить ряд основных «классических» изданий по
данной тематике, написанных много лет назад, но которые до сих пор можно увидеть
на рабочих местах современных инженеров «по электронике» и в книжных магазинах.
Наиболее близкое к обсуждаемой здесь теме и широко известное студентам
издание, монография «Искусство схемотехники» — классический учебник по
цифровой и аналоговой схемотехнике, была написана американскими учеными-
практиками Paul Harowitz из Harvard University и Winfield Hill из Rowland Institute for
Science, Cambridge, Massachusetts, первое английское издание (Cambridge University
Press) вышло в 1980 г. и впоследствии выдержало десятки изданий, и даже сегодня
пользуется спросом у студентов.
Этот ажиотаж вокруг книги американских специалистов и ее популярность до
сих пор среди широкого круга читателей объясняется, с одной стороны, широтой
охвата предметной области — основ конструирования радиоэлектронных схем,
обширной справочной информацией по элементной базе («кирпичикам», из которых
состояли радиоэлектронные устройства на момент написания книги), а во-вторых,
в отличие от классических учебников с изобилием математических выкладок и
физических формул, авторы простым языком, на большом количестве понятных
практических примеров изложили все основные (на то время) аспекты
конструирования радиоэлектронных устройств, на уровне, доступном для понимания даже
«слабо подготовленными» читателями.
За свою необычайную для такого ряда изданий популярность среди студентов
и инженеров по электронике книга получила в 90-х годах прошлого века вполне
заслуженное неофициальное звание — «библия электроники».
Очевидно, что за прошедшие с момента написания этой книги более 40 (!) лет
элементная база микросхем, радиоэлектронных устройств и систем, подчиняясь
известному закону Мура, изменилась принципиально. Те самые «кирпичики», блестяще
описанные в этой «библии электроники», давно уже вошли в состав более крупных
«строительных блоков» (I Р-блоки или «Intellectual properties»), из которых
«собираются» современные микросхемы и системы на кристалле, появились и новые элементы,
которые раньше просто нельзя было реализовать технологически, появились базовые
элементы, работающие на совершенно новых физических принципах и механизмах.
Основное достоинство предлагаемой авторами книги и заключается в
детальном описании принципов работы и правил применения этих современных базовых
элементов в составе микроэлектронных устройств. Например, элементов,
реализованных по современной биполярно-полевой технологии (БиКМОП или BiCMOS),
на момент выхода последнего англоязычного издания «библии» просто не было, то
же самое можно сказать и о микромощной КМОП-элементной базе.
До сих пор в учебных курсах многих вузов также используется книга авторов
Титце У., Шенк К. «Полупроводниковая схемотехника: справочное руководство».
Пер. с нем. Halbleiter — Schaltungstechnik/ под ред. А. Г. Алексенко. — М.: Мир, 1982.
В Германии и в России эта книга выдержала более двадцати изданий. Хотя в этой
книге рассматриваются всего лишь структуры простейших полупроводниковых
элементов, которые сегодня практически не используются в микроэлектронных
устройствах (за исключением элементов силовой электроники, детально
исследованных в той книге). Тем не менее очередные русскоязычные версии этого спра-
Вместо предисловия — дайджест
вочного руководства до сих пор периодически выпускаются издательствами, в том
числе российскими, и пользуются спросом у специалистов и студентов, поскольку
в продаже до сих пор отсутствовали более «современные» издания.
Сегодня на книжных рынках США, Англии и Европы присутствует и ряд других
книг, посвященных схемотехнике современных микроэлектронных устройств, однако
большинство из них рассматривают только отдельные составные части
комплексной проблемы проектирования и содержат описания частных технологий (методы
снижения рассматриваемой мощности, повышения производительности, способы
моделирования, защиты от паразитных эффектов и т.д.) применительно к
конкретным технологическим базисам— КМОП, биполярным, БИКМОП, КНИ (Б01)идр.
Радиационная стойкость микроэлектронных устройств.
В последнее время существенно усилились требования к радиационной стойкости
микросхем, предназначенных для использования в военной и космической технике.
Поэтому авторы включили в книгу специальную главу, посвященную особенностям
проектирования радиационно-стойких микросхем на основе КНС и КН И-структур,
в которой детально рассмотрены физические явления, происходящие в процессе
воздействия ионизирующего излучения на кремний и двуокись кремния: механизмы
образования радиационных дефектов и их кластеров, воздействие излучений на
свойства границы раздела Si/Si02, физические механизмы воздействия ионизирующих
излучений на диэлектрические слои, особенности дефектообразования в кремнии
(и поликремнии) при облучении гамма-квантами, радиационные изменения в
«скрытом» диэлектрике КНИ-структур. Нами здесь детально рассмотрены и физические
явления в МОП-транзисторах на КНИ-подложке в условиях воздействия ионизирующих
излучений: единичные «сбои», единичные «защелкивания» (тиристорные эффекты),
единичное «выгорание», пробой затвора, а также так называемые эффекты полной
дозы. Достоинством этой главы является тотфакт, что здесь мы дополнительно
представили описание конкретных топологических решений и результаты
статистического анализа наших конкретных экспериментальных исследований библиотечных
элементов КНИ-микросхем (резисторы, диоды, конденсаторы и транзисторы).
Библиотеки проектирования субмикронных микросхем
В рамках еще одной отдельной «учебной» главы представлен состав, основные
правила разработки и особенности применения библиотек проектирования
субмикронных микросхем, которые в среде разработчиков называют «дизайн-китами»
или PDK (от англ. Process Design Kits).
В последнее время в связи с возникновением самостоятельных (независимых от
разработчиков микросхем) полупроводниковых фабрик, занимающихся заказным
серийным производством микросхем (Integrated Ciruits Foundry — ICF), а также
в связи с объективной необходимостью совместного использования стандартных
средств проектирования и «покупных» IP-блоков (Intedectual Properties) от других
компаний, именно библиотеки проектирования (PDK) стали основным связующим
звеном между разработчиками микросхем и их изготовителями. В этой главе подробно
рассматривается типовой маршрут процесса разработки и типовая структура PDK,
минимальный состав базовой библиотеки и минимальный перечень стандартных
Вместо предисловия — дайджест
элементов, трансляторов уровней, модели источников тока, входные и выходные
буферы, типовые информационные файлы библиотеки проектирования, атакже
приводится описание конкретного учебного (образовательного) PDK компании Synopsys.
Маршруты проектирования субмикронных микросхем
Эта глава посвящена изучению маршрутов проектирования современных
субмикронных микросхем. Здесь рассмотрены особенности выбора конкретного
маршрута проектирования в зависимости от исходных требований заказчика микросхемы,
содержание основных этапов маршрута — системного, функционального и
физического проектирования, финишной аттестации проекта. Подробно
рассматриваются особенности проектирования микроэлектронных изделий более высокого
уровня сложности — систем на кристалле: тенденции развития, детализированные
маршруты проектирования, методологии проектирования, специфические
особенности этапа системного проектирования систем на кристалле, базовый состав
средств САПР для системного уровня. Для «закрепления» изученного материала
будут приведены с авторскими комментариями понятные практические примеры
выполнения процесса моделирования системы на кристалле, описанные в среде
моделирования Cadance Incivise.
Основы логического проектирования КМОП-микросхем с пониженным
энергопотреблением
Глава посвящена рассмотрению особенностей логического проектирования КМОП-
микросхем с пониженным энергопотреблением. Особенности развития
современных субмикронных технологий заставляют разработчиков микросхем искать все
новые методы и способы проектирования, направленные на снижение величины
потребляемой мощности, обусловленной токами утечки, значение и вклад которых
существенно возрастаете уменьшением проектных норм. В этой главе
рассматриваются новые методы логического проектирования КМОП-микросхем с
пониженным потреблением, основанные на использовании математического аппарата
вероятностной оценки различных вариантов оптимизации по прогнозируемой так
называемой переключательной активности основных блоков (узлов) проектируемой
микросхемы. Представлены основные этапы такого логического проектирования —
от выбора требуемого элементного логического базиса, логического синтеза в этом
выбранном базисе, процедуры оптимизации двухуровневых логических схем,
оптимизации многоуровневых логических схем, построенных как на двухвходовых, так и
на многовходовых логических вентилях, и завершая процедурами
«технологического отражения» и оценки энергопотребления спроектированной (синтезированной)
микросхемы как на логическом, так и схемотехническом уровнях.
В конце главы подробно описан соответствующий программно-аппаратный
комплекс логического проектирования микромощных КМОП-микросхем.
Основы проектирования кибербезопасных микроэлектронных устройств
Как известно, в течение последнего десятилетия в мире произошла эволюция
(изменение) традиционной парадигмы проектирования микросхем, обусловленная
техническим феноменом возможности появления в микросхемах встроенных
«кем-то» разнообразных аппаратных тройное.
Вместо предисловия — дайджест
Эти трояны могут выполнять по команде своего «хозяина» самые разные
несанкционированные и скрытые от разработчика аппаратуры функции: передавать
«хозяину» любую секретную информацию, изменять режимы
функционирования, электрические режимы работы микросхемы — вплоть до ее отказа. Попадая
на платы электронных блоков электронной аппаратуры, компьютеров, систем
управления высокоточным оружием, систем энергообеспечения мегаполисов,
систем управления магистральными газопроводами и т.п., эти «заряженные»
микросхемы способны не только организовывать передачу «хозяину» информации,
но и полностью «перехватывать» управление этими объектами — вплоть до
приведения их в неработоспособное состояние. В книге «Кибербезопасность объектов
топливно-энергетического комплекса — концепции, методы и средства обеспечения»
(издательство «Инфра-Инженерия», 2020 г.) приведены многочисленные факты
таких «инцидентов» на предприятиях нефтегазовой, энергетической отраслей и
даже на атомных станциях.
В двухтомной технической энциклопедии А. И. Белоус, В.А. Солодуха, СВ.
Шведов «Программные и аппаратные трояны — способы внедрения и методы
противодействия», Техносфера, 2018, рассмотрены типы таких троянов, принципы их
проектирования и функционирования, способы внедрения, методы маскировки,
методы выявления, защиты и противодействия им. В фундаментальной работе
A. Belous, V. Saladukha «Viruses, Hardware and Software Trojans» Springer Nature, 2020,
авторами были описаны эффективные методы проектирования «кибербезопасных»
систем на кристалле.
Проблема заключается в том, что если в современной сложнофункциональной
микросхеме внедренный троян хотя и очень сложно (и очень дорого!), но можно
обнаружить, то в современных системах на кристалле найти его среди миллионов
похожих элементов практически невозможно.
В вышедшей в издательстве Springer вышеупомянутой книге мы рассмотрели
ряд концепций и методов проектирования «кибербезопасных» микросхем и систем
на кристалле — когда даже внедренный троян «изолируется», не влияет на работу
микроэлектронного устройства и не может передавать «хозяину» информацию.
Таким образом, авторы надеются изменить сложившуюся практику, когда актуальная
зарубежная техническая литература издается в России в переводе с английского
языка только через несколько лет после появления на мировом книжном рынке.
Здесь, в этой главе, фактически впервые в отечественной научно-технической
литературе нами детально в доступной студенту форме изложены теоретические
основы проектирования кибербезопасных (в отечественной терминологии —
доверенных) микросхем и систем на кристалле, приведены результаты критического
анализа стандартных типовых маршрутов проектирования микросхем на предмет
возможных атак злоумышленников на каждом этапе (шаге) процесса такого
«стандартного» проектирования.
В отдельном разделе этой главы детально рассмотрены также достаточно эф
фективные программно-аппаратные методы противодействия аппаратным троянам
в микросхемах (способы защиты данных от несанкционированного считывания,
защищенные архитектуры на RTL-уровнях, реконфигурируемые архитектуры
микросхем и систем на кристалле, а также «репликация» и другие методы защиты.
Вместо предисловия — дайджест
Системы управления качеством изготовления микросхем
Как известно, спроектированная разработчиком микросхема затем обычно
передается на полупроводниковую фабрику, для изготовления опытных
(экспериментальных) образцов. Мировая практика за последнее десятилетие показывает, что только
примерно 40% спроектированных микросхем после изготовления соответствуют
исходной спецификации (техническому заданию), поэтому получить полностью
соответствующие заданию изделия, да еще с «плановым» процентом выхода годных,
иногда удается только после выполнения целого ряда последовательных итераций
(корректировок). Для того чтобы повысить эффективность и сократить сроки
анализа и выявления причин недостижения заданных характеристик или
процента выхода годных спроектированной микросхемы, в технологическом маршруте
часто используются специальные тестовые структуры, размещаемые на кристалле
(пластине) спроектированной микросхемы. Понимание физических механизмов
отказов микросхем необходимо нетолько для правильного выбора конструктивных
решений микросхемы с учетом допустимых и критичных уровней плотности тока
в активных полупроводниковых структурах и межсоединениях, напряженности
электрического поля в диэлектрических слоях, но это необходимо и для разработки
соответствующих мероприятий по выявлению и отбраковке потенциально
ненадежных микросхем на различных стадиях серийного производства.
В этой главе будут рассмотрены основные принципы формирования таких
«встраиваемых» в кристалл (или пластину) полупроводниковых тестовых структур,
определение их перечня и функций, основы пооперационного прогнозирования
надежности спроектированной микросхемы по результатам статистической
обработки численных значений измеренных параметров таких тестовых структур. Здесь
представлены и пояснены также математические модели, связывающие
полученное статистическое распределение значений технических параметров микросхем
с конкретными показателями надежности, приведены конкретные практические
примеры оптимизации технологических процессов с помощью специальных
тестовых пластин.
Современное состояние и перспективы развития микроэлектроники
Эта глава будет посвящена анализу основных тенденций развития, проблемам и угрозам
современной микроэлектроники. Здесь на основе использования методов форсайта,
как инструмента долгосрочного прогнозирования научно-технического развития,
определены тенденции и основные тематические направления развития
современной микроэлектроники, рассмотрена динамика изменения состава используемых в
субмикронных технологиях новых веществ, компонентов и материалов, обосновано
появление новых «движущих сил» развития микроэлектроники (драйверы развития),
проанализированы некоторые важные, ранее не исследованные в отечественной
научно-технической печати особенности экономики субмикронного производства.
Среди проявляющихся технологических угроз особое внимание уделено усилению
деструктивного действия известного эффекта «убийцы процента выхода годных»
(Yield Killer).
Рассмотрено состояние и основные направления развития космической
микроэлектроники, радиофотон и ки, квантовой микроэлектроники, состояние дел и
Вместо предисловия — дайджест
перспективы развития инновационной технологии FinFET показано на конкретных
примерах из опыта китайской полупроводниковой индустрии.
Корпусирование микроэлектронных устройств
В заключительной главе представлен анализ основных тенденций, перспектив и
конкретных конструктивно-технологических решений, используемых в процессе
корпусирования (микромонтажа) микроэлектронных устройств (микросхем, систем
на кристалле, систем на пластине) различного назначения: это технологии BGA
сборки кристаллов, WLP-сборки на пластине, TSV — трехмерной (3D) сборки,
особенности сборки ЗО-изделий на основе технологии «flip-chip», маршруты и
технологии изготовления интерпоузеров.
В рамках отдельных параграфов здесь также будут рассмотрены конструкции и
технологии изготовления специализированных радиационно-защитных
конструкций корпусов для микросхем космического и военного назначения.
Далее во Введении представлена краткая аннотация каждой из
вышеперечисленных глав этой книги.
В основу книги положены материалы семинаров лекционных курсов, много лет
читаемых авторами в российских и белорусских вузах и академических институтах для
студентов, аспирантов, магистрантов и преподавателей следующих специальностей:
5507002 «Электроника и микроэлектроника»; 551102 «Проектирование и технология
электронных средств»; 5515002 «Приборостроение»; 5528002 «Информатика и
вычислительная техника»; 2000003 «Электронная техника, радиотехника и связь»; 2100003
«Автоматика и управление» и др.
Кроме того, использованы результаты наших собственных исследований,
опубликованных ранее в монографиях (в том числе за рубежом), патентах и статьях, а
также результаты своей практической деятельности в области проектирования и
применения микроэлектронных устройств.
Благодарности
Авторы выражают благодарность коллегам, активно участвовавшим в подготовке
и обсуждении материалов книги, критические замечания, советы и дополнения
которых способствовали улучшению как структуры книги, так и излагаемого в ней
материала, — Борисенко В.Е., Бондаренко В.П., Стемпицкому В.Р., Силину А.В.,
ЛыньковуЛ.М.
Особую благодарность авторы выражают коллегам, предоставившим нам
оригинальные материалы собственных теоретических и практических исследований по
тематике этой книги, включение которых в состав книги в значительной степени
усилило практическую направленность работы: Бибило П.Н., ЧеремисиновуЛ.Д.,
ПетлицкомуА.Н., Петлицкой Т.В. и др.
Авторы выражают благодарность рецензенту — академику НАН Беларуси,
иностранному избранному академику АН Российской Федерации Лабунову В.А.,
конкретные замечания и предложения которого в значительной степени
способствовали формированию окончательного облика предлагаемой читателю книги.
Авторы также выражают благодарность Антипенко О.А. за качественное
выполнение большого объема работ по техническому оформлению рукописи этой книги.
Введение
Для достижения поставленных в предисловии целей авторами была принята
следующая последовательность изложения материала.
Впервой главе изложены теоретические основы работы полевых транзисторов —
базовых элементов современных массовых микросхем. Вначале кратко рассмотрены
физические основы работы субмикронных транзисторов (типовая структура,
область объединения, оценка величины накопленного заряда в слое инверсии, расчет
толщины инверсионного слоя). Затем более детально рассмотрены особенности
работы классического полевого транзистора с длинным каналом (механизмы
влияния подложки, математические выражения для оценки величины допорогового
тока и др.). В заключительной части главы приведены результаты качественного
анализа основных физических процессов, происходящих в субмикронном
транзисторе, в том числе подробно рассмотрены основные физические эффекты,
влияющие на величину порогового напряжения транзистора, и методы ограничения
эффекта сквозного пробоя, а также эффекты возникновения токов утечки стока
МОП-транзистора, обусловленные влиянием его затвора.
Втораяглава посвященадетальному анализу особенностей
конструктивно-схемотехнического проектирования современных субмикронных КМОП-микросхем.
Здесь рассматриваются основные проблемы и тенденции развития кремниевых
микросхем, пути уменьшения величины энергопотребления микросхем,
анализируются физические взаимосвязи между токами утечки и величиной статической
мощности, между токами утечки и величиной динамической мощности, а также
пути и методы уменьшения суммарной величины потребляемой мощности.
Подробно рассмотрены физические причины возникновения этих токов утечки, а
именно: подпорогового тока утечки, туннельного тока затвора и тока выключения
субмикронного полевого транзистора, а также основные методы уменьшения общей
величины потреблений мощности. В отдельном разделе рассмотрены особенности
проектирования субмикронных аналоговых и цифро-аналоговых микросхем.
Отдельный раздел главы посвящен анализу исключительно важной для
практического применения проблемы снижения динамической мощности потребления
субмикронных КМОП-микросхем. Здесь же рассмотрен не менее важный вопрос
обеспечения надежности (помехоустойчивости) передачи сигналов в
субмикронных КМОП-микросхемах (использование специальных библиотек и правил
проектирования, использование встроенных на кристалле двух источников питающих
напряжений и др.).
Детально рассмотрены физические эффекты влияния температуры и
технологических разбросов параметров на технические характеристики кремниевых
микросхем. Впервые в отечественной литературе детально проанализирована
взаимосвязь величин разброса параметров технологических процесса изготовления
и токов утечки.
Завершает главу анализ основных ограничений, имеющих место при
проектировании субмикронных КМОП-микросхем с пониженным энергопотреблением:
физические ограничения, конструктивно-технологические ограничения,
схемотехнические ограничения, системотехнические ограничения.
Введение
В третьей главе систематизированы и проанализированы основные технические
характеристики современных цифровых микросхем: обобщенная организационная
структура микросхемы, структуры внутренних базовых элементов и элементов
согласования (интерфейс), система основных параметров (функциональные,
электрические, динамические параметры).
Детально рассмотрены основные варианты схемотехнической реализации
базовых логических элементов цифровых микросхем, влияние дестабилизирующих
факторов на их работоспособность (устойчивость к электрическим и температурным
перегрузкам, к воздействию внешних и внутренних электрических помех, в том
числе — помех по шинам питания и общим шинам.
Завершает эту главу анализ основных паразитных элементов и паразитных
эффектов в цифровых микросхемах (паразитные транзисторы, эффекты
«защелкивания», эффект Миллера, эффекты «горячих электронов» и др.).
В четвертой главе последовательно и детально рассмотрены все «нюансы»
схемотехнических решений цифровых КМОП-микросхем (как систематизированные
по литературным источникам — статьям, патентам, так и разработанные авторами
и апробированные на серийных микросхемах): базовые логические элементы и их
модификации, статические и динамические логические элементы, элементы памяти
(как управляемые уровнем синхросигнала, так и тактируемые фронтом синхросигнала.
Объемная пятая глава посвящена детальному анализу схемотехнических реше-
нийбиполярных цифровых микросхем (ТТЛШ,ЭСЛ, И2Л и др.). Столь пристальное
внимание в этой книге к биполярным микросхемам обусловлено тем фактом, что
эти микросхемы, наряду с КМОП-микросхемами, широко используются в
современных электронных системах управления систем вооружений, военной и
космической техники, обладая в большинстве случаев более высокой устойчивостью
к различным ионизирующим излучениям и высокой нагрузочной способностью.
Шестая глава посвящена изучению схемотехнических решений БиКМОП-
микросхем. Как известно, КМОП-схемотехника наиболее удобна для
проектирования быстродействующих малопотребляющих микросхем с высокой степенью
интефации. Однако с ростом сложности микросхем возникает проблема управления
сравнительно большими суммарными емкостями, образованными емкостями
разветвленных линий межсоединений и емкостями управлений нагрузок на кристалле и
на выходах микросхемы. Показано, что БиКМОП-схемотехника обычно позволяет
обеспечить компромиссное решение этой проблемы.
Представлены систематизированные результаты анализа схемотехнических
решений базовых стандартных логических элементов, элементов памяти, входных
и выходных элементов согласования.
Значительная часть материалов главы посвящена «нестандартным», но
высокоэффективным, апробированным в серийном производстве, схемотехническим
решениям: входные элементы согласования с преобразованием сигналов,
трансляторы уровней с повышенной нагрузочной способностью, с повышенной поме
хозащищенностью, со встроенной памятью и др.
Аналогично представлены и выходные модифицированные элементы: с
формированием выходных КМОП-уровней, ТТЛ и ЭСЛ-уровней, выходные БиКМОП-
элементы с памятью и многие другие эффективные схемотехнические решения.
Введение
Седьмая глава посвящена особенностям проектирования радиационно-стойких
микросхем на основе КНС и КН И-структур. В начале главы детально рассмотрены
физические явления, происходящие в процессе воздействия ионизирующего
излучения на кремний и двуокись кремния: механизмы образования радиационных
дефектов и их кластеров, воздействие излучений на свойства границы раздела
Si/Si02, физические механизмы воздействия ионизирующих излучений на
диэлектрические слои, особенности дефектообразования в кремнии (и поликремнии) при
облучении гамма-квантами, радиационные изменения в «скрытом» диэлектрике
КН И-структур. Детально рассмотрены физические явления в МОП-транзисторах
на КНИ-подложке в условиях воздействия ионизирующих излучений: единичные
«сбои», единичные «защелкивания» (тиристорные эффекты), единичное
«выгорание», пробой затвора, а также так называемые эффекты полной дозы.
Завершает главу статистический анализ конкретных экспериментальных исследований
библиотечных элементов КНИ-микросхем (резисторы, диоды, конденсаторы и
транзисторы).
Восьмая глава предназначена для изучения состава, основных правил разработки
и особенностей применения библиотек проектирования микросхем, которые вереде
разработчиков называют «дизайн-китами» или РОК(отангл. Process Design Kits).
На протяжении последних 10 лет ежегодно в мире разрабатывается около 10 000
проектов по разработке микросхем, в которыхзадействуется ежегодно сотни тысяч
разработчиков. Поэтому перед многочисленными командами разработчиков
микросхем всегда стояла проблема унификации и стандартизации подходов к созданию
таких библиотек.
В последнее время в связи с возникновением самостоятельных (независимых от
разработчиков микросхем) полупроводниковых фабрик, занимающихся заказным
серийным производством микросхем (Integrated Ciruits Foundry — ICF), а также
в связи с объективной необходимостью совместного использования стандартных
средств проектирования и «покупных» IP-блоков (Intedectual Properties) от других
компаний, именно библиотеки проектирования (PDK) стали основным
связующим звеном между разработчиками микросхем и их изготовителями. В начале этой
главы рассматривается типовой маршрут процесса разработки и типовая структура
PDK, минимальный состав библиотеки и минимальный перечень стандартных
элементов, трансляторов уровней, модели источников тока, входные и выходные
буферы, а также типовые информационные файлы библиотеки проектирования.
Завершает главу раздел, посвященный детализированному описанию
конкретного учебного (образовательного) PDK компании Synopsys.
Девятая глава является логическим продолжением тематики предыдущей
главы и посвящена изучению маршрутов проектирования субмикронных микросхем.
В первой части главы рассмотрены особенности выбора конкретного маршрута
проектирования в зависимости от исходных требований заказчика микросхемы,
содержание основных этапов маршрута: системного, функционального и физиче
ского проектирования, финишной аттестации проекта.
Затем рассматриваются особенности проектирования микроэлектронных
изделий более высокого уровня сложности — систем на кристалле: тенденции
развития, маршруты проектирования, методологии проектирования, особенности
Введение
этапа системного проектирования систем на кристалле, базовый состав средств
САПР для системного уровня.
Завершают главу практические примеры выполнения процесса моделирования
системы на кристалле, описанные в среде моделирования Cadance Incivise.
Глава 10 посвящена рассмотрению особенностей логического
проектирования КМОП-микросхем с пониженным энергопотреблением. Как было показано
в предыдущих главах, особенности развития современных субмикронных
технологий заставляют разработчиков микросхем искать все новые методы и способы
проектирования, направленные на снижение величины потребляемой мощности,
обусловленной токами утечки, значение и вклад которых существенно возрастает
с уменьшением проектных норм. В главе 2 такие методы и решения
рассматриваются достаточно детально. Но есть и другой (параллельный) путь снижения
энергопотребления — использование специальных методов и подходов еще на
первых этапах логического проектирования микросхемы. В этой главе как раз и
рассматриваются основы логического проектирования КМОП-микросхем с
пониженным потреблением. В качестве теоретической основы подхода используется
математический аппарат вероятностной оценки различных вариантов оптимизации
по прогнозируемой «переключательной активности» основных блоков (узлов)
проектируемой микросхемы.
Здесь последовательно рассмотрены основные этапы такого логического
проектирования — от выбора требуемого элементного логического базиса, логического
синтеза в этом выбранном базисе, процедуры оптимизации двухуровневых
логических схем, оптимизации многоуровневых логических схем, построенных как на
двухвходовых, так и на многовходовых логических вентилях и завершая
процедурами «технологического отражения» и оценки энергопотребления спроектированной
(синтезированной) микросхемы как на логическом, так и схемотехническом уровне.
В конце главы подробно описан соответствующий программно-аппаратный
комплекс логического проектирования микромощных КМОП-микросхем.
В течение последнего десятилетия в мире произошла эволюция (изменение)
традиционной парадигмы проектирования микросхем, обусловленная
техническим феноменом появления в микросхемах встроенных «кем-то» разнообразных
аппаратных троянов.
Вглаве //фактически впервые в отечественной научно-технической литературе
детально изложены основы проектирования кибербезопасных (в отечественной
терминологии — доверенных) микросхем и систем на кристалле.
В начале главы приведены результаты критического анализа типовых маршрутов
проектирования микросхем, рассмотренных ранее в главе 9, на предмет возможных
атак злоумышленников на каждом этапе (шаге) процесса проектирования.
В отдельном разделе детально рассмотрены достаточно эффективные
программно-аппаратные методы противодействия аппаратным троянам в микросхемах
(способы защиты данных от несанкционированного считывания, защищенные ар
хитектуры на RTL-уровнях, реконфигурируемые архитектуры микросхем и систем
на кристалле, репликация и другие методы защиты. Изучение этих материалов будет
полезно не только разработчикам микросхем, но и разработчикам
радиоэлектронной аппаратуры ответственного назначения.
Введение
Специальный раздел главы посвящен уже апробированным зарубежными
разработчиками методам проектирования кибербезопасных (доверенных) систем на
кристалле. Прежде всего это описание структуры и модуля безопасности IIPS,
организованного в полном соответствии с уже действующим на Западе и малоизвестном
отечественным разработчикам комплексом стандартов безопасности IEEE-1500.
Рассмотрены модели различных возможных атак и конкретные методы по
устранению их негативных последствий, приводится описание и анализ
результатов моделирования «демонстрационной версии» типовой «кибербезопасной SoC»,
методики обнаружения аппаратных троянов в SoC, изготовленных на «сторонних»
фабриках, приведена оценка необходимых аппаратных ресурсов для выявления
троянов и много других интересных вещей.
В конце главы, опять же впервые в отечественной литературе, приведено
детальное описание методики использования известной пока только
программистам «песочницы» для защиты от аппаратных троянов в «кибербезопасных SoC»:
основные программные методы перемещения в «песочницу», типовая архитектура
«песочницы», описание типового процесса проектирования такой «защищенной»
SoC, анализ известных из зарубежной литературы практических примеров
реализации «песочниц» в современных SoC.
Глава 12 посвящена так называемым встраиваемым тестовым структурам.
В предыдущих главах рассмотрены все основные этапы разработки микросхемы —
от физики работы МОП-транзистора до методов проектирования «защищенных»
систем на кристалле. Далее спроектированное в микроэлектронике изделие
передается на полупроводниковую фабрику для изготовления первой (пилотной)
партии. Еще не факт, что изготовленные на фабрике и полученные разработчиком
для последующего тестирования изделия будут полностью соответствовать
требованиям исходного технического задания и спецификации. Мировая практика за
последнее десятилетие показывает, что только примерно 40% спроектированных
микросхем после изготовления соответствуют исходной спецификации. В итоге
получить «полностью годные» изделия иногда удается только после выполнения
целого ряда интеграции (корректировок). Для того чтобы повысить
эффективность и сократить сроки анализа и выявления причин недостижения заданных
характеристик спроектированной микросхемы, используются специальные
тестовые структуры, размещаемые на кристалле (пластине) спроектированной
микросхемы. Ведь для разработчиков современных микросхем особенно важно
понимание физических механизмов и причин отказов и низкого выхода годных.
Это необходимо не только для правильного выбора конструктивных решений
микросхемы с учетом допустимых и критичных уровней плотности в активных
полупроводниковых структурах и межсоединениях, напряженности электрического
поля в диэлектрических слоях, но идля разработки соответствующих мероприятий
по выявлению и отбраковке потенциально ненадежных микросхем на различных
стадиях серийного производства.
Поэтому в главе 12 рассмотрены основные принципы формирования состава
и конструкций «встраиваемых» полупроводниковых тестовых структур, основы
пооперационного прогнозирования надежности спроектированной микросхемы
по результатам обработки численных значений измеренных параметров тестовых
Введение
структур. Представлены математические модели, связывающие статистическое
распределение значений технических параметров микросхем с показателями
надежности, приведены конкретные примеры такой оптимизации технологических
процессов.
Глава 13 посвящена анализу основных тенденций развития, проблемам и
угрозам современной микроэлектроники. Здесь на основе использования методов
Форсайта, как инструмента долгосрочного прогнозирования научно-технического
развития, определены тенденции и основные тематические направления развития
современной микроэлектроники, рассмотрена динамика изменения состава
используемых в субмикронных технологиях новых компонентов и материалов,
обосновано появление новых «движущих сил» развития микроэлектроники (драйверы
развития), показаны некоторые важные особенности экономики субмикронного
производства. Среди проявляющихся технологических угроз отмечено усиление
деструктивного действия эффекта «убийцы процента выхода годных» (Yield Killer).
Отдельный раздел посвящен анализу состояний дел и перспектив развития
инновационной технологии FinFET на примере китайской полупроводниковой
индустрии.
Рассмотрено кратко состояние и перспективы развития космической
электроники, радиофотоники, квантовой микроэлектроники.
Проанализированы причины изменения (эволюции) классической парадигмы
проектирования микросхем и связанные с этим проблемы обеспечения кибербе-
зопасности (достоверности) микросхем ответственного назначения.
В заключительной главе 14 представлен анализ основных тенденций, перспектив
и конкретных технических решений, используемых для решения задач корпусиро-
вания (микромонтажа) микроэлектронных устройств различного назначения: это
технологии BGA сборки кристаллов, WLP-сборки на пластине, TSV-трехмерной
(3D) сборки, особенности сборки 3D изделий на основе технологии «flip-chip».
В рамках отдельных параграфов здесь рассмотрены конструкции и технологии
изготовления специализированных радиационно-защитных конструкций корпусов
микросхем космического и военного назначения.
ГЛАВА I
ФИЗИЧЕСКИЕ ОСНОВЫ РАБОТЫ
ПОЛЕВЫХ ТРАНЗИСТОРОВ
1.1. Физические основы работы субмикронных
МОП-транзисторов
Настоящая глава посвящена некоторым фундаментальным вопросам физики
работы КМОП-полевыхтранзисторовс малыми геометрическими размерами. Вданном
разделе будет показано, что многие физические явления, которые отсутствуют в
известных микроэлектронных приборах с «большими» проектными нормами,
проявляются только в субмикронных микросхемах и существенно влияют на принципы
их работы и величину потребляемой мощности [1]. Рассмотрим более подробно
как эти явления, так и известные из литературы способы борьбы с их
нежелательными проявлениями. В начале этой главы мы рассмотрим классическую структуру
металл-окисел-полупроводник (МОП), приведем аналитические выражения для
напряжения порога включения МОП-транзистора, глубины области обеднения,
величины заряда в инверсионном слое и толщины слоя инверсии. Здесь же будут
рассмотрены полевые МОП-транзисторы с длинным каналом, приведем анализ
влияния подложки на пороговые напряжения, рассмотрим модель«подпороговой»
работы полевых МОП-транзисторов, которая будет использоваться для оценки
подпороговых токов. Вводится важная характеристика прибора, называемая под-
пороговым размахом. Многие физические явления, которые отсутствуют в приборах
с более «крупной» геометрией, имеют место в субмикронных приборах и
существенно влияют на различные аспекты их характеристик, включая такой параметр, как
потребление мощности. В данном разделе используется физико-математическая
модель субмикронного полевого МОП-транзистора на основе снижения порогового
напряжения, обусловленная эффектом короткого канала [5]. Другие физические
явления — эффекты узкого затвора, зависимость смещения подожки и эффекты
инверсионного «короткого» канала исследуются в следующих разделах, в том числе
«подповерхностный» эффект смыкания и способы его предотвращения.
Изучение физики полевых МОП-транзисторов подготовит читателя к
последующим главам, в которых упор будет сделан на изучение различных компонентов
общего потребления мощности в кристаллах КМОП СБИС.
/././. Типовая структура МОП-транзистора
Стабильность и надежность всех полупроводниковых приборов тесно связаны с их
поверхностными состояниями. Как известно, простейшая МОП-структура
(конденсатор, управляемый напряжением, и диод) является превосходным средством
32
Глава 1. Физические основы работы полевых транзисторов
для исследования поверхности любого полупроводника. Для начала в этой главе
будут обсуждаться «идеальные» МОП-диоды, а в конце раздела будут кратко
рассмотрены «неидеальные» (реальные) характеристики применительно к эффектам,
связанным с субмикронной технологией их изготовления.
1
Металл
Окисел-изолятор
Полупроводник
Рис. 1.1. Эскиз типовой МОП-структуры
На рис. 1.1 схематично показана такая типовая МОП-структура. Слой
толщиной d из изолирующего материала располагается между металлической пластиной
и полупроводниковой подложкой. Для конкретизации последующих рассуждений
пусть полупроводник будет р-типа. Между подложкой и металлической пластиной
подается напряжение V. Вначале рассмотрим случай, когда У= 0. Так как мы
рассматриваем идеальный МОП-диод, где разность энергий^ между работой выхода
из металла и работой выхода из полупроводника — нулевая, то будет справедливо
следующее широко известное выражение [1, 2]:
Фш,яФт-
X + t^ + V*
2q
=о,
(l.i)
где % — сродство электрона в полупроводнике; Е — запрещенная зона; фт —
потенциальный барьер между металлом и изолятором; Ув— разность потенциала между
«внешним» уровнем Ферми EFn «внутренним» уровнем Ферми Е..
Для понимания следующего материала необходимо ввести ряд определений и
пояснений.
1. Работа выхода фш обычно определяется, как минимальная энергия,
необходимая для электронов металла в системе металл-вакуум для выхода в вакуум
с внутренней энергией на уровне Ферми. В системе металл-полупроводник
работа выхода также может использоваться, но только с заменой
диэлектрической проницаемости свободного пространства е0 на диэлектрическую
проницаемость среды полупроводника е^
2. Сродство электрона в полупроводнике % — это разница потенциалов между
электроном в вакууме и электроном на дне зоны проводимости.
3. Потенциальный барьер между металлом и изолятором фт — это разница между
работой выхода из металла и сродством электрона в полупроводнике.
/. /. Физические основы работы субмикронных МОП-транзисторов
бф
///////*
Металл
d
t A
OX
дФ5
' '
- *
^2
', ) Ч*»
*/////////
Полупроводник
Окисел -
изолятор
Рис. 1.2. Энергетические зоны в идеальном МОП-диоде
Поскольку в идеальном МОП-транзисторе изолятор имеет бесконечное
сопротивление и не имеет ни подвижных носителей заряда, ни центров заряда, то уровень
Ферми в металле сравнивается с уровнем Ферми в полупроводнике.
Вследствие допущения однородности легирования уровень Ферми в металле
одинаков. Это называется состоянием «плоской зоны», так как на рис. 1.2
энергетической зоны уровни энергии Еа £ки Е. представлены в виде прямых линий.
Когда напряжение Vотрицательное, дырки в полупроводнике р-типа
притягиваются и накапливаются у поверхности полупроводникового контакта с
изолирующим слоем. Поэтому этот процесс называют накоплением. В отсутствии тока
носители в полупроводнике находятся в состоянии равновесия и уровень Ферми
представляется в виде прямой линии. Классическая статистика Максвелла — Боль-
цмана связывает равновесную концентрацию дырок с собственным уровнем Ферми
следующим простым выражением:
Л=^<™*г.
(1.2)
/ / / / / / //
Металл
У
Изолятор
ТТТТТТТТ ev
Полупроводник
Рис. 1.3. Изменение энергетических зон при приложении отрицательного смещения
34
Глава 1. Физические основы работы полевых транзисторов
Как показано на рис. 1.3, внутренний уровень Ферми имеет более высокое
значение на поверхности, чем в любой точке на глубине подложки, а
энергетические уровни Ес, Evn E. изгибаются вверх вблизи поверхности раздела «изолятор-
полупроводник». Уровень Ферми EF в полупроводнике теперь на— ^Книже уровня
Ферми в металлическом затворе. Когда подаваемое напряжение Vположительно,
но мало, тогда дырки в полупроводнике р-типа уходят от поверхности и оставляют
после себя отрицательно заряженные ионы акцептора. Образуется область
обеднения, простирающаяся от поверхности в глубину полупроводника. Это и есть
классическое состояние обеднения.
Кроме «отталкивания» дырок положительное напряжение притягивает к
поверхности полупроводника и электроны. Поверхность инвертируется из исходного
типа р-типа в n-тип. Если Vневелико — концентрация дырок по-прежнему выше
концентрации электронов. Это состояние «слабого обеднения», и именно оно очень
важно для изучения процесса рассеяния мощности в микросхемах на полевых
транзисторах, границы энергетических зон в этом состоянии изгибаются вниз вблизи
границы раздела поверхности «окисел-изолятор» (рис. 1.4).
Если приложенное напряжение значительно увеличивается, зоны также
изгибаются значительно, чтобы уровень на поверхности Е. пересекся с другой стороной
уровня Ег Это обуславливается тенденцией носителей к занятию состояний с
наименьшей суммарной энергией. Кинетическая энергия электронов нулевая, когда
они занимают состояния на дне зоны проводимости. В данном состоянии инверсии
уровень Е изгибается, становясь ближе к уровню Ea и электроны численно
превосходят количество дырок у поверхности. Плотность электронов у поверхности
по-прежнему ниже, чем плотность дырок внутри полупроводника.
Когда К возрастает до такой степени, что плотность электронов на поверхности
/установится больше, чем плотность дырок (NA — концентрация примеси акцептора)
в объеме, как говорят физики, должно иметь место начало сильной инверсии. Это
состояние отображается на рис. 1.5. Как мы увидим ниже, Е на поверхности теперь
ниже £ на величину энергии, равной 2фв, где фв — разность потенциалов между
уровнем Ферми EhM внутренним уровнем Ферми Е. в объеме. Величина V,
необходимая для достижения сильной инверсии, называется пороговым напряжением.
/ 5
^Л\ \\ \\ \\ \\ Ev
\
Полупроводник
Окисел -
изолятор
Рис. 1.4. Картина энергетических зон при приложении слабого положительного
смещения
Металл
ТТТТТТТ?
/. /. Физические основы работы субмикронных МОП-транзисторов
Металл
>>>>>/>/
/■■■
f
Полупроводник
£,
EF
Окисел -
изолятор
Рис. 1.5. Энергетические зоны при приложении порогового напряжения
Рассмотрим более подробно математическую модель полевого диода (МОП-
диод). Эта модель известна как модель с поверхностным зарядом [1,2]. В отличие
от более простой модели [3] на основе приближения обеднения, которая сохраняет
точность только при эффектах сильной инверсии, модельс поверхностным зарядом
остается действующей также в областях со слабой инверсией. Последние области
важны, когда рассматривается рассеиваемая мощность субмикронного полевого
КМОП-транзистора.
В основу модели обычного полевого диода положено классическое уравнение
Пуассона:
V х D = p(xj,z),
(1.3)
где D— вектор электрического смещения, равный е^при статических условиях или
низкой частоте; es— электрическая проницаемость кремния; Е— вектор
электрического поля; p(x,y,z) — суммарная плотность электрического заряда.
В МОП-диодах электрическое поле, вызванное приложенным напряжением,
направлено перпендикулярно изолятору из Si02. Обычно искажениями поля на
краях области пренебрегают, поэтому изменение электростатического
потенциала ф может учитываться только вдоль оси х, как показано на рис. 1.6. В этом случае
можем записать следующее выражение:
дф = Е д_Ф=0
" ду z dz
Поскольку в нашем случае всегда выполняется соотношение:
р(*) = q х \р(х) - п(х) + ND(x) - NA(x)],
то уравнение Пуассона (1.3) преобразуется в вид, характерный для его применения
в области микроэлектроники:
g-JWv.-лД
(1.4)
Глава 1. Физические основы работы полевых транзисторов
Изолятор
ЯФВ
Цф
LS
Полупроводник
5
гггггтттт
Рис. 1.6. Энергетические зоны на поверхности системы изолятор-полупроводник
где ND — это концентрация примеси донора; NA — концентрация примеси акцептора;
п — плотность подвижных электронов; р — плотность подвижных дырок.
Индекс/) служит для акцентирования того факта, что рассматривается именно
полупроводник р-типа. Две плотности носителей в точке jc связываются с
плотностью собственных носителей п., потенциалом Ферми Фу и электростатическим
потенциалом ф(х) согласно статистике Больцмана известными уравнениями:
p(x) = nle1,*'l')-*'vtT,
(1.5)
п(х) = пе
д(ф{х)-фР)/кТ
(1.6)
Если потенциал Ферми ^.соответствует уровню энергии Ферми Ег(= ~чФ^-> то
электростатический потенциал — это относительная физическая величина, обычно
это потенциал, который соответствует внутренним уровням энергии Ферми в объеме
Е.(х = оо), т.е. его абсолютное значение можно записать в виде: ф(х) = ф(х) + ф(оо).
Обозначим равновесные концентрации дырок и электронов в объеме как
РРо=РР(со) = л,ехР Ч \Фг-Ф^МкТ)
и п соответственно. Упрощая правые стороны (1.5) и (1.6), заменяя в (1.4),
умножая обе стороны результирующего выражения на величину 2йф/йх и интегрируя
это выражение отточки в глубине объема до некоторой произвольной точки jc [4],
мы получаем следующее выражение:
J=° Иг Иг2 * р Л />
dx dx
„<1ф(х)/кТ _п е«Ф(х1/кТ +
HD-NA)d4>. (1.7)
При повышенной температуре, как известно, в полупроводниковой структуре
большинство доноров и акцепторов ионизированы. Так что обоснованно можем
полагать: р & Nah n & ND = n}/NA. Допуская применимость классической
статистики Больцмана, выражение для п ^запишем в следующем виде:
/. /. Физические основы работы субмикронных МОП-транзисторов
^,,V*=,,/C*
где (J = kT/q.
Подставляя полученные выражения в (1.7):
dx V *s V Р ' Р I Р Р
(1.8)
Значение потенциала электрического поля на поверхности Es может
вычисляться путем замены значения ф на значение потенциала на поверхности ф^ Для
определения величин суммарных зарядов в полупроводнике Qs используем закон
Гаусса и получим:
Ibe^^-n +р^_1 + е^*(е1* _р^ .у. (1.9)
>« — ej*1j — .
Так как в нашем случае </>(jc = оо) = 0, то часть приложенного напряжения Упо-
является на изоляторе, а оставшееся напряжение появляется на полупроводнике,
что можно описать выражением:
Уг = ф1+фя=^- + ф3 = ^- + фх, (1.9а)
С, Б,-
где С — емкость изолятора; с — диэлектрическая проницаемость этого изолятора;
d — толщина изолятора.
В состоянии сильного смещения величина^ = 2фй и поэтому будет справедливо
следующее выражение:
К=^ + 2фв.
,Т- ^^в. (1.10)
е.
Или, подставляя в это выражение полученные значения из (1.9) и (1.9а), можем
записать следующее выражение:
Vr =—^Е^/)фв{1-е-2^) + 2фв. (1.11)
Конечно, сделанные допущения для вывода выражения для порогового
напряжения во многом являются идеализированными. В частности, разница работы
выхода фт5 в реальных микросхемах никогда не равна нулю и заряды могут
присутствовать и в изоляторе, и на границе «изолятор-полупроводник». Последний
случай обычно включает подвижные заряды ионов, фиксированные заряды
окислов, заряды ловушек на границе раздела и заряды ловушек окислов.
Пусть Qr будет эффективный «чистый» заряд на единицу площади. Тогда
суммарное напряжение, необходимое для устранения эффекта разницы ненулевой
работы выхода и присутствия зарядов, называется напряжением плоской зоны (Vf^
и его величина может быть определена из следующего выражения:
38
Глава 1. Физические основы работы полевых транзисторов
^=<?^-М- (1-12)
Выражение для определения величины напряжения К7, которое должно
прилагаться для достижения эффекта сильной инверсии, должно включать также
напряжение плоской зоны (VhB). Поэтому итоговое выражение для оценки величины
Vr можно записать в следующем виде:
Ут = Уа +—^^Лфв(1-е1^)+2фв. (1.13)
1.1.2. Глубина области обеднения
Обычно МОП- структура находится в состоянии обеднения, когда прикладывается
слабое положительное напряжение смещения К между металлической пластиной
и объемом полупроводника. Состояние инверсии существует, когда величина
напряжения К достаточно велика, чтобы притягивать достаточное количество
неосновных носителей (электронов) на поверхность, так что их плотность начинает
превышать плотность свободных дырок в объеме. При анализе обычно
допускается, что область полупроводника однородно легирована, а также используются
еще два дополнительных упрощающих допущения. Допущение об обеднении
позволяет относиться к области обеднения, как полностью лишенной подвижных
зарядов. Допускается, что в состоянии инверсии притянутые неосновные носители
находятся в очень тонком слое инверсии вблизи поверхности полупроводника.
Допущение об одностороннем резком переходе позволяет считать, что
концентрация носителей резко меняется до своей собственной величины на расстоянии
И^пол поверхностью, где W— это глубина области обеднения. Экспоненциальная
зависимость (как это мы увидим далее) между суммарным зарядом в
полупроводнике Qs и d требует незначительного увеличения d с целью уравновешивания
увеличенного заряда на металле, когда Vувеличивается за пределы состояния
сильной инверсии. Поэтому допускается, что d достигает своего максимального
значения Wm и далее не увеличивается. Аналогично, потенциал на поверхности
фч не увеличивается выше 2фв [5].
С учетом этих допущений мы начинаем снова с классического уравнения
Пуассона:
<& = М,,-.+».-кА\
Вышеприведенные допущения и тот факт, что в полупроводнике р-типа
концентрация ND = О, позволяют упростить это выражение следующим образом:
а^ф
dx2
1*л
0<x<d
(1.14)
x>d
/. /. Физические основы работы субмикронных МОП-транзисторов
Дважды интегрируя это выражение и применяя следующие граничные условия:
ф(х = 0) = ф5 и ф(х = W) = 0 — получаем:
х*
Таким образом, можем записать уравнение:
(1.15)
W2 ss
Разрешая это уравнение относительно параметра W, получим:
З&е^
W=J-^^-. (1.16)
Принимая во внимание, что когда W = W , то ф8 = 2фв. Поэтому выражение
(1.16) примет следующий вид:
W =
4фвЕ5
9NA (1.17)
Это выражение уже можно использовать в практических расчетах численных
значений глубины области обеднения при выборе конкретных параметров
конструкций проектируемых микросхем.
/. 1.3. Определение величины заряда в слое инверсии
В предыдущем разделе было показано, что U& суммарный заряд в полупроводнике
зависит от параметров МОП-структуры в соответствии со следующим выражением:
Pj^-J'-"' +Р&-1 + е-ад'(е1* -P&-D. (1-18)
Us ~ Es^s ~ ■
В этом разделе попробуем определить простейшие выражения для оценки
величины заряда в области обеднения, вызванного ионизованными атомами, остающимися
после ухода дырок за счет положительного потенциала металла, а также заряда в слое
инверсии [5]. Инверсия поверхности полупроводника не начинается до тех пор, пока
значение ф!! не станет больше или равно фв. Для диапазона концентраций
легирующей примеси, обычно используемого в МОП-транзисторах, и для рассматриваемых
диапазонов температур, 9^ $Фв- 16. Другие слагаемые в выражении (1.18)
незначительны в сравнении со вторым и четвертым слагаемыми и могут быть отброшены.
Таким образом, выражение для Us может быть записано в следующем виде:
0*=Р^№я + ^*-Ш- 0-19)
40
Глава 1. Физические основы работы полевых транзисторов
Как следует из (1.19), заряд на единицу площади в полупроводнике Qs равен
сумме величины заряда на единицу площади в инверсном слое Q. и величины заряда
на единицу площади в области обеднения Qd. Заряд в области обеднения вызван
атомами акцептора, использующими дополнительный электрон для заполнения
ковалентных связей. Поэтому можем записать:
Qd=qNAW = j2qzsNAqbs
Из 1.19 и 1.20 получаем следующее выражение:
Q^Qs-Q^pqe.N,
Ых+е™*-2^
-•Ws
(1.20)
(1.21)
Мы отмечали выше, что в требуемом диапазоне значений температур
ехр(— fiqjs) <<; '*■ РФу Тогда, при слабой инверсии, когда(ps< 2фв, $ф$>ехР($(Фч~2Фв)
и используя первые два члена в разложении в ряд Тейлора в окрестности
ехр(Р(</>5— 2фв) = 0, получим следующее уравнение:
л/Р&
+ е
?(Ф^2фе)
(1.22)
Откуда, подставляя в (1.13), получаем:
^yj2qzsNA cp(fe_2fe)
ЩФ
1.1.4. Оценка толщины инверсионного слоя
(1.23)
Рассмотрим выражения для оценки толщины инверсионного слоя, при условии
(допущении), что плотность заряда в слое инверсии значительно выше, чем плотность
заряда ионов в объеме и что слой инверсии очень тонкий. Таким образом, dEJdx в слое
инверсии значительно больше, чем в объеме. Здесь dEJdx может
аппроксимироваться путем рассмотрения значения электрического поля на нижнем крае слоя
инверсии, как близкого к нулю (рис. 1.7).
£. i
f, w„, ' х
Рис. 1.7. Изменение вертикального электрического поля Е
1.2. Анализ работы МОП-транзистора с длинным каналом
Концентрация электронов в некоторой точке в полупроводнике
экспоненциально зависит от потенциала, с константой экспоненты, равной р = kT/q. Это
предполагает, что основная часть заряда содержится в пределах расстояния от
поверхности, на котором ф падает на kT/q.
Для иллюстрации в точке, где потенциал падает на kT/q ниже фч плотность
электронов будет спадать до \/е =0,37 от его значения при jc = 0. Затем мы можем
аппроксимировать/этим расстоянием. Более того, если электрическое поле в слое
инверсии аппроксимируется отношением разности потенциалов на этом слое (аф)
и его толщиной /.,
ЖР
E3"f (1-24)
или
да_р_
Es
(1.25)
Так как при слабой инверсии ф5 < 2фв, то выражение (1.19) для Qs можно
дальше упростить, считая ехр(р(</>5— 2фв) пренебрежимо малым в сравнении с 2фБ, то
... р .>*.. рУ^ „™
Es Qs ,ЩЙР7
1.2. Анализ работы МОП-транзистора с длинным
каналом
1.2.1. Анализ влияния подложки на работу МОП-транзистора
При анализе работы МОП-транзистора с субмикронными размерами в
предыдущем разделе предполагалось, что подложка или объемный электрод находятся под
нулевым потенциалом и напряжения на электродах измеряются относительно этого
нулевого потенциала. Когда МОП-транзисторы работают ъреальных микросхемах,
напряжения на выводах выражаются относительно вывода истока и объемный
электрод может находиться под «ненулевым» потенциалом относительно истока.
Так как VGS= VGB— VBS, когда объем находится под нулевым потенциалом, равно ф^
величина ^становится равной ф5+ ^относительно вывода истока. Если анализ
в предыдущем разделе проводился при потенциалах, измеренных относительно
вывода истока, то в нашем случае (длинного канала) правая сторона уравнения
(1.13) будет иметь вид [5]:
V„ +-^2дв^А(2фв+У^)а-е-2^-^) + 2фв+Ув,. (1.27)
В частности, относительно вывода истока, выражение для Кг можно записать
в следующем виде:
42
Глава 1. Физические основы работы полевых транзисторов
VT =VFB+-j2qssnA(2qbB +VBS)(l-e-m^ ) + 2фв. (1.28)
Е,
Величина значения Уг полученного из вышеупомянутого уравнения, будет
больше, чем значение, полученное из уравнения (1.13). Это увеличение Vr при
ненулевом напряжении смещения объема ^.называется смещением подложки.
1.2.2. Выражения для оценки значения допорогового тока
В n-канальных МОП-транзисторах, когда напряжение между затвором и
истоком У меньше, чем величина напряжения порога УГ имеет место состояние,
называемое «слабым обеднением», аналогичное обсуждаемому выше для диодной
МОП-структуры. При этом концентрация неосновных носителей в канале
невелика, но не равна нулю. На рис. 1.8 показан характер изменения концентрации
неосновных носителей подлине канала.
Рис. 1.8. Характер изменения концентрации носителей в канале МОП-транзистора
при смещении в режиме слабой инверсии
Предположим, что исток n-канального полевого МОП-транзистора
заземлен, VGS < VT и напряжение сток-исток |KflJ > 0,1 В. При этом состоянии слабой
инверсии значение К^падает почти полностью на обратно смещенном р-п
переходе (подложка-сток). В результе изменение электрического потенциала </>5 вдоль
канала (по оси у) на поверхности полупроводника невелико. Составляющая Е
вектора электрического поля Е, равное дф/ду, также невелика. При малом числе
подвижных носителей и слабом продольном электрическом поле дрейфовая
составляющая подпорогового тока стока-истока /Dsj пренебрежимо мала. Кроме
этого, длинный канал также позволяет считать, что градиент электрического поля
вдоль канала невелик.
Зависимость концентрации неосновных носителей п от величины
поверхностного потенциала в глубине объема имеет следующий вид:
2
„ _!_е№ (1.29)
> NA
Из-за экспоненциальной зависимости концентрации неосновных носителей
п от поверхностного потенциала ф^значение дифференциала 9л (у)/ду может быть
относительно большим. Так как диффузионный ток пропорционален градиенту
1.2. Анализ работы МОП-транзистора с длинным каналом 43
концентрации носителей, то диффузия носителей создает значительный ток /
Диффузионный ток характеризуется следующим выражением:
j =AJ =AqD^yl=Zi-tqDb!M=ZDWUt (1.30)
diffusion diffusion "Ч-^n -> i" n -. n *> ' v '
где A — площадь поперечного сечения канала; D — коэффициент диффузии
электронов; Z— ширина канала, /.— глубина слоя инверсии; Q — заряд на единицу площади
в инверсионном слое, равный tqn(y).
Равновесная концентрация электронов характеризуется выражением:
np=(n*/NA)exp(q№s).
Выражение для оценки величины заряда вслое инверсии при состоянии слабой
инверсии можно записать следующим образом:
Q-qt^.q-b^lLj*. (1.31)
Если л.2 в правой части вышеприведенного уравнения заменить на его
приблизительное значение, выраженное как NA2exp(-2qfypB),TO мы увидим, что
вышеприведенное выражение — это то же самое, что выведено ранее для величины заряда Q.:
Q j2qssNA еШ_ш
2р7^
Чем полевой МОП-транзистор отличается от МОП-диода — это наличием
градиента потенциала вдоль оси у. При заземленном истоке (например, К5Й = 0) плотность
электронов на конце истока канала задается вышеприведенным выражением при
ф5(у), замененным наф50' = 0). На конце стока канала должен учитываться уровень
напряжения V^ Тогда выражения для оценки численного значения величины
заряда можем записать в следующем виде [5]:
pV^7 л.2
(1.316)
4j2qNJs(y = 0)NA
Qly = L)= г ^ п* г*Шу»>-у»\
\12д*Ж(у = 0)Н,
При температурах, выше, чем комнатная температура, значение членаехр(— VBS/$)
будет меньше, чем ехр( 4). Пренебрегая этим членом, можно представить характер
изменения (градиент) концентрации электронов вдоль канала следующим образом:
Щ(у)., g(y = ^)-Q,0> = 0) _ q(y = Q) (131в)
dv L L
44
Глава 1. Физические основы работы полевых транзисторов
Таким образом, получаем требуемое итоговое выражение для расчета численного
значения величины допорогового тока в следующем виде:
1>ш =DnZ3^ = qD»Z . ^ ±е<Ш>=<». (1.31д)
ду L j2qNA&{y = V)NA
Из этого выражения видно, что в МОП-транзисторах с длинным каналом допо-
роговый ток стока-истока остается независящим от величины напряжения исток-
сток. Так как ф5(у = 0) меняется экспоненциально при приложении напряжения
к затвору [3], то же происходит с током сток-исток. Независимость / от
^прекращается в МОП-транзисторах при L равной 2 мкм при ^достаточно большом,
чтобы области обеднения истока и стока слились. Этот известный эффект
короткого канала называется сквозным пробоем. Режим сквозного пробоя при
конструировании микросхем должен предотвращаться, так как он вызывает независимость
/0 от F. Это обычно значит, что ток сквозного пробоя должен поддерживаться
ниже, чем значение /для длинного канала. Ниже будут рассмотрены методы
использования имплантирующей примеси для управления током сквозного
пробоя.
Для конструирования надежных МОП-микросхем необходимо знать и
использовать еще одну важную «допороговую» характеристику.
Характеристика крутизны наклона зависимости log(IDJ<yr ^называется допо-
роговымразмахом (subthresholdswing). Для однородно легированного МОП полевого
транзистора эта характеристика определяется следующим выражением:
Sa= log
'rfln/Л' f. СЛ 7. e.rf^
lD
V dVGS J
2,3(3
1+^2-
= 2,3(3
1 +
"5"
eW
(1.32)
где Cd — емкость слоя обеднения затвора; С — емкость слоя изолятора; cs —
диэлектрическая проницаемость изолятора; d — толщина изолятора; W — толщина
обедненного слоя.
Член SSl показывает, как быстро ток стока прибора может прекращаться, когда
величина VGS снижается ниже VT Так как размеры микросхемы и величина
напряжения питания постоянно снижаются для улучшения технико-экономических
характеристик, снижения мощности и повышения надежности, эта характеристика
становится серьезным ограничением минимально допустимого напряжения,
которое можно использовать для питания микросхем.
Параметр S^ измеряется в милливольтах на декаду. Для случая ограничения d —> 0 и
при комнатной температуре величина SSI я 60 мВ/декаду. На практике величина SSI
для типового субмикронного КМОП-транзисторасоставляетобычно ЮОмВ/декаду.
Это вызвано «ненулевой» толщиной окисла и другими отклонениями от идеальных
условий. Значение параметра S^ в 100 мВ/декаду снижает величину /fl со значения
1 мкА/мкм при VGS= VT= 0,6 В до 1 пА/мкм при VGS=ti В.
Можно отметить, что значение S можно сделать еще меньше путем
использования более тонкого слоя окисла (изолятора) для снижения d или использования более
низкой концентрации легирующей примеси (что приводит к более высокому W).
1.3. Анализ физических процессов, происходящих в субмикронном МОП-транзисторе
Изменение рабочих условий, а именно — снижение температуры или смещение
напряжения подложки, также вызывает снижение значения крутизны S^.
1.3. Анализ физических процессов, происходящих
в субмикронном МОП-транзисторе
Как известно, с момента изобретения первых интегральных схем количество
элементов на кристалле и их быстродействие продолжали расти по
экспоненциальному закону. При этом численные значения параметров — L и Z— становились все
меньше и меньше. Задача повышения быстродействия приборов также требовала
уменьшения размеров параметров L и </для каждого поколения. Последнее связано
с необходимостью увеличения величины / (тока стока) в состоянии насыщения
прибора, чтобы паразитные емкости могли заряжаться и разряжаться быстрее.
Когда были изготовлены первые ИС, включающие МОП-транзисторы с длиной
затвора L < 2 мкм, наблюдались новые эффекты в работе приборов, которые нельзя
было объяснить с использованием общепризнанных теорий приборов с длинными
каналами. Более интересно для нас то, что пороговое напряжение К?.и подпорого-
вый ток IDjt, предсказанные при анализе в предыдущих разделах, не согласуются
с наблюдаемыми значениями для случаев L < 2 мкм [5]. Здесь ожидалось, что К?.не
зависит от L, Zh Vds, но оно снижается при снижении L, меняется с Zh снижается
при увеличении напряжения сток-исток VDS Также видно, что VT растет менее
быстро с VBS, чем в случае более длинных каналов. В случае приборов с L > 2 мкм
/fl t не зависит от VDSn линейно растет при снижении L. Также, /Dsj растет с ростом
VDS и растет более быстро, нежели линейно при снижении L для случаев L < 2 мкм.
Далее мы рассмотрим эффекты, которые обуславливают эти различия в работе
полевых МОП-приборов при более малых (субмикронных) размерах. В
большинстве случаев невозможно установить аналитическую связь между физическими
характеристиками прибора и выходными электрическими параметрами этого
прибора. Общепризнанные теории пытаются дать количественное объяснение или
полагаются на числовой анализ в частных случаях.
1.3.1. Анализ физических эффектов, влияющих на пороговое напряжение
МОП-транзистора
Величина Vr которая уменьшается при снижении L, изменяется с изменением Z
и снижается при увеличении напряжения сток-исток VDS. В этом разделе детально
рассмотрим влияние эффекта короткого канала, эффекта «узкого» затвора и так
называемые обратные эффекты короткого канала и их влияние на величину
напряжения порога МОП-транзистора.
Эффект короткого канала. Проблема снижения величины ^.приуменьшении
значений L и увеличении К^заслужишютотдельного рассмотрения. Полевыетрап
зисторы в КМОП-схемах обычно работают в «усовершенствованном» режиме — при
0,6 В < Vr< 0,8 В, когда даже небольшое снижение К?. вызывает избыточные токи
утечки. Кроме того, значения Vr в диапазоне от 0,6 до 0,8 В в МОП-приборах со
слаболегированными подложками могут обеспечиваться только путем использования
Глава 1. Физические основы работы полевых транзисторов
легирующих примесей (ионная имплантация) с настройкой Угддя достижения
требуемой концентрации легирования. Для компенсации эффектов короткого канала
может потребоваться даже более высокая концентрация примеси для компенсации
соответствующего снижения Vr что, однако, может неблагоприятно влиять на
подвижность носителей, допороговый ток и другие характеристики прибора.
Значения параметра Уг полученные из анализа и расчета по выражениям,
приведенным в предшествующем разделе, могут не согласовываться с
экспериментальными данными при L < 2 мкм. Упрощающие допущения, сделанные
в работе [5] для упрощения анализа, предполагали, что пространственный заряд
под затвором не зависит от VDS. Когда канал относительно длинный, области
обеднения «сток-подложка» и «подложка-исток» составляют только малую часть
общего расстояния между областями стока и истока. Когда L того же порядка, что
и ширина области обеднения «сток-подложка» или «подложка-исток», наличие
заряда ионов в этих обедненных областях уже может способствовать снижению
величины заряда, который необходим для вхождения в область инверсии. В
результате оказывается, что более малое значение VGS может быть достаточным для
включения транзистора. Область обеднения стока расширяется далее в подложку,
делая напряжение включения еще меньше, когда увеличивается обратное смещение
на переходе «сток-подложка».
Для исследования механизма влияния VDS на величину пространственного
заряда под затвором необходимо решить уравнение Пуассона в двухмерной
форме. Точное решение двухмерного уравнения Пуассона исследователи обычно
получали только в численном выражении. Для аналитического решения
уравнения Пуассона предлагались различные упрощения. Одно из первых известных
упрощений, модель с разделением заряда [5], рассматривала заряд в канале, как
разделенный между истоком, стоком и затвором. С учетом допущения, что заряд,
управляемый затвором, лежит в пределах трапецеидальной области, уравнение
Пуассона упрощается до одномерной формы и успешно решается для получения
численного значения величины смещения напряжения порога. Однако эта
простая модель не дает хорошего количественного соответствия с экспериментально
наблюдаемыми величинами.
Снижение барьера, вызванного влиянием процессов, связанных со стоком
(DIBL), является основой для ряда наиболее сложных моделей описания сдвига
напряжения порога. В их основе лежит механизм снижения напряжения порога
из-за влияния зарядов, формируемых в области обеднения на потенциальном
энергетическом барьере между истоком и каналом на поверхности
полупроводника. В одной изтаких моделей на основе метода DIBL [6], двумерное уравнение
Пуассона сводится к одномерной форме путем аппроксимации члена сРф/дх2, как
константы. Эта и другие модели на основе DIBL позволяют обеспечить хорошее
согласование расчетных данных с измеренными данными для значений £до0,8 мкм
и значений напряжения VDSao 3 В.
Последняя модель [7] достаточно точно предсказывает численные значения
сдвига напряжения порога при коротком канале AVlsc даже для приборов с
длиной канала меньше 0,5 мкм. В основу этой модели положен квази-двухмерный
подход для разрешения двухмерного уравнения Пуассона. Комплексный вектор
1.3. Анализ физических процессов, происходящих в субмикронном МОП-транзисторе
электрического поля £ содержит горизонтальную компоненту Е и вертикальную
компоненту Е, причем член Е характеризует поле в стоке, которое имеет только
горизонтальную компоненту. Аналогично, компонента Ех является единственной
компонентой поля, обусловленной зарядом на затворе. Здесь Е меняется по у, но
не по х; ^допускает свое максимальное значение на конце канала в области истока
и затем уменьшается по у до минимального значения на конце стока. Аналогично,
Е (х,у) характеризует значение на поверхности изолятора, задаваемое величиной
Ех (0,у) и изменяется до нуля на нижнем крае области обеднения, т.е. Ex(W,y) =0.
Допускается, что dEJdx в каждой точке (х,у) может заменяться на среднее значение
от его величины в (0,у) и в (W,y), задаваемое следующим выражением:
дЕх_Ех(0,у)-Ех(Ж,у)_Ех(0,У)
дх W W
Из условия неразрывности вектора электрического смещения можно
сформулировать два следующих выражения:
Ex(0,y) = ^EJy), (1.34)
Принимая при аппроксимации, что заряд в области обеднения — это заряд
ионов, то есть р(х,у) = qNA и заменяя соответствующие члены уравнения Пуассона,
можно записать его в следующем виде:
еЕ + еЕ=_2^у)_ азб)
дх ду zs
Отсюда мы получаем простое выражение:
с Vt-Vfb-ФЛу) ^sWmdEy{y)
d r\ ду
= qN,Wa, (1.37)
где г) — эмпирически получаемый коэффициент.
При возникновении эффекта сильной инверсии W=Wm, выражение
преобразуется в следующий вид:
в^а^ гг-гд-А(,) (138)
П ду d
При граничных условиях ф5(0)=Уы и фч (L) = УЫ + VDS, получаем следующее
решение ф5 (у) для вышеприведенного уравнения:
/ ч / чяп*0»/Л , .wih([L-y]/l)
48
Глава 1. Физические основы работы полевых транзисторов
где VSI, VGS, VDS, Vb — величины встроенного потенциала р-п переходов сток-
подложка и подложка-исток; /—характеристическая длина, определяемая как
(1.40)
Значение параметра AVTscтеперь находится путем вычитания значения </>5для
модели длинного канала из минимального значения ф5 (у), заданного уравнением
(1.39). Минимальное значение ф5(у) находится путем вычисления правой части
уравнения 1.39 для нескольких значений у, (0 < у < L), построения и подгонки
кривой для них.
На рис. 1.9 показано изменение поверхностного потенциала вдоль канала для
длин каналов 0,35 и 0,8 мкм. Для каждой длины канала построена кривая
поверхностного потенциала для VDS = 0,05 В и VDS = 1,5 В.
Из рис. 1.9 видно, что поверхностный потенциал МОП-транзистора при
L = 0,8 мкм остается постоянным на значительной части канала. Эта
характеристика становится более ярко выраженной в случаях более длинных каналов
МОП-транзисторов. Однако поверхностный потенциал МОП-транзистора с длиной
L = 0,35 мкм, не содержит область, в которой его значение не меняется.
Минимальное значение поверхностного потенциала для этого прибора при L = 0,35 мкм
оказывается выше, чем для прибора с L = 0,8 мкм. Фактически минимальное
значение поверхностного потенциала возрастает при снижении длины канала и
увеличении VDS.
4 -
-1
I = о,8 мкм, !/■„, = 1 ,ь в ■■■■ ;
OS ,
L = 0,8 мкм, 1^= 1,5 В ^—|
L = 0,35 мкм, V =1,5В »■'
OS а
L = 0,35 мкм, V^ = 1,5 В —■#
//
-^
О 0,2 0,4 0,6 0,8
Рис. 1.9. Изменение поверхностного потенциала вдоль канала МОП-транзисторадля
двух значений длин (L = 0,8 мкм, L = 0,35 мкм)
1.3. Анализ физических процессов, происходящих в субмикронном МОП-транзисторе 49
Если выражение для минимального значения фч(у) вычитается из правой части
уравнения 1.39, то получается искомое выражение для AK7ic. Общая форма этого
выражения достаточно сложная. Для случая L > 5/ выражение для A Vm может быть
упрощено и будет иметь следующий вид:
A^W *[3(rw -2<t>B) + VDsyLI' +2j(V, -2фв)(Уы -2<pB+VDS)e-L'». (1.41)
Уравнение 1.41 может быть далее упрощено для случая малых значений У при
этом получим следующее выражение для оценки АУ^
А^«[2(П,-2фг) + Км](е-^'+2^'). (1.42)
Значения К7, рассчитанные из двух вышеприведенных уравнений, были
сравнены с экспериментально измеренными значениями [7] и получили хорошее
совпадение (5—7%).
Необходимость использования коэффициента г\ в выражении 1.37 для
характеристической длины /усложняет использование этого выражения для определения
точной величины /. Точное значение / необходимо получать из измерений Vr
проводимых на изготовленных образцах в условиях конкретного технологического
процесса.
Тем не менее при использовании эмпирического метода определения /, его
обычно связывают с минимальной длиной канала Lmin, которую должен иметь
полевой МОП-транзистор. Из литературы известно эмпирическое выражение
*™Lmi„[8]:
Lmin=OAl(tVjd^f. (1.43)
На практике допускается, что Lmin равно 4/, тогда справедливо соотношение:
l^^WjdWl)". (1.44)
Можно доказать, что для n-канального полевого МОП-транзистора с п+
поликремниевым затвором для поддержания Уг задаваемого выражением
VT=Va+24>,+±^&-, (1.45)
при определенном значении К7(например, 0,7 В) необходимо, чтобы выполнялось
следующее условие:
W Л 4£^ Arf. (1.46)
г1УТ-Уп-2фв б,
Тогда из 1.44 и 1.46 следует:
/ = 0,0007FF/'3d. (1.47)
Глава 1. Физические основы работы полевых транзисторов
Для случая n-канального МОП-транзистора с р+ поликремниевым затвором
[где допускается У = 1,2 В, fVm^4(cJc)d], получают следующее значение:
I = 0,001 Wjl/3d (1.48)
Зависимость от VBS
Уравнение 1.15, описывающее характер изменения напряжения порога полевого
МОП-транзистора с длинным каналом, может быть переписано следующим
образом [5]:
УТ=Ггв+урфв + Ув,)+2фв, (1.49)
где член ехр (—2|}</>5 — VBS) был отброшен, как пренебрежимо малый, а
y={d/£j)pqzsNA.
Для более коротких длин каналов и более высоких напряжений смещений стока,
величина Кгменее чувствительна к изменению VBS. Здесь ^.становится полностью
независимым от Кй5для всех значений VBS> когда L = 0,7 мкм [9] и для больших
значений VBSво всех случаях.
Эффекты узкого затвора
Следует отметить, что обсуждаемые ниже три эффекта «узкого» затвора оказывают
более слабое влияние на величину УГ чем рассмотренные ранее эффекты
короткого канала. Первые два эффекта вызывают увеличение УТи имеют место в
полевых МОП-транзисторах, изготовленных с помощью либо структуры с изоляцией
окислом, либо структур с локальной изоляцией окислом в «канавках» (LOCOS).
Третий эффект также вызывает снижение Ку. и проявляется в МОП-транзисторах,
изготовленных с помощью структур LOCOS (с изоляцией «канавками»).
Для понимания причины возникновения первого эффекта канал
МОП-транзистора можно рассматривать, как прямоугольник в горизонтальном сечении,
два параллельных края которого граничат со стоком и истоком и располагаются
в областях обеднения. Другие два края не имеют под собой областей обеднения.
Присутствие зарядов под первыми двумя краями вызывает снижение количества
заряда, которое должно вноситься напряжением на затворе, так что отсутствие
области обеднения под другими двумя краями предполагает, что требуется более
высокое ^С5для инвертирования канала. Эффект состоит в увеличении Уг [10].
Второй эффект проистекает из более высокого уровня легирования канала по
краям рабочей области [11]. Более высокое легирование обусловлено суммарным
влиянием примесей, используемых при формировании охранного кольца (бор
в случае МОП-транзисторов n-типа и фосфор в случае МОП-транзисторов р-типа).
Из-за более высокого легирования для полного инвертирования канала к затвору
должно прилагаться более высокое напряжение.
В субмикронных МОП-транзисторах с изоляцией «канавками» или полностью
заглубленной изоляцией, когда затвор смещается, линии электрического поля от
1.3. Анализ физических процессов, происходящих в субмикронном МОП-транзисторе
области затвора складываются таким образом, что формируется инверсионный
слой на краях канала при более низком напряжении, чем требуется для центра, что
и порождает третий эффект [12].
Обратный эффект короткого канала
Большинство экспериментальных измерений параметра VT при уменьшенной
длине канала не подтверждают постоянного снижения, ожидаемого из теорий,
приведенных в предыдущих разделах. Обратный эффект короткого канала — это
термин, присвоенный явлению, когда длина канала снижается менее L ~ 3 мкм.
Первоначально ^возрастаетдо L ~ 0,7 мкм [13], а когда L снижается ниже 0,7 мкм,
Vr начинает снижаться с большей скоростью, нежели предсказывается теориями.
Исследователи осмыслили это явление и предложили новые его объяснения [13],
хотя исследования этого эффекта еще продолжаются.
1.3.2. Методы ограничения эффекта сквозного пробоя
Как следует из описания физических механизмов работы субмикронного МОП-
транзистора, области обеднения на переходах сток-подложка и подложка-исток
простираются на некоторое расстояние в область канала. Увеличение напряжения
обратного смещения на переходах приводит куходу границ обедненной области от
перехода. В субмикронных МОП-транзисторах обычно используется ионное
легирование с регулировкой уровня Угддя увеличения поверхностной концентрации
примеси до уровня, более высокого, чем в объеме полупроводника.
Конечно, любое увеличение напряжения стока может приводить к развитию
механизма сквозного пробоя, снижает потенциальный энергетический барьер
для основных носителей в истоке. При этом большое число этих носителей
приобретают достаточную энергию для пересечения барьера и входа в подложку.
Некоторые из этих носителей собираются областью стока. Результирующий
эффект состоит в увеличении допорогового тока /fl r Более того, если построить
графическую зависимость log(/fl ,) от VGS, то наклон кривой (SJ становится
меньше (т.е. кривая становится более плоской), если имеет место подповерхностный
сквозной пробой [5, 20].
В то время как значение параметра S является «индикатором» появления
эффекта подповерхностного сквозного пробоя, наиболее часто используемый
параметр прибора, применяемый для описания поведения МОП-транзистора
при сквозном пробое, это напряжение сквозного пробоя — Ург определяемое, как
значение VDS, при котором ток / достигает некоторой определенной величины
при У = 0. Параметр Vpr можно грубо аппроксимировать, как значение VDS, для
которого суммарное значение области обеднения истока и стока становится равным
величине L [21]:
V^aN^L-W^, (1.50)
где NB — объемная концентрация примеси (подчеркнем отличие от параметра
«поверхностная концентрация примеси NA).
Глава 1. Физические основы работы полевых транзисторов
Как уже упоминалось выше, для маломощных приборов необходимо учитывать
возможность появления приповерхностных токов сквозного пробоя. Так как эти
токи протекают, когда прибор выключен, даже «слабые» токи представляют
опасность. Для исключения подповерхностного сквозного пробоя был разработан целый
ряд методов борьбы с этими токами.
Основным методом является выбор соответствующего соотношения NB и NA
для достижения обеспечения регулировки УТи для увеличения уровня легирования
в подложке, что приводит к снижению ширины областей обеднения. Наиболее
известный метод, предложенный в работе [22], состоит в обеспечении
соотношения NB > NJ\0. Его преимущество заключается в использовании только одного
имплантата, однако он не может удовлетворить вышеуказанным требованиям при
геометрических размерах L < 1 мкм. Другие методы предполагают использование
дополнительных имплантантов для формирования слоя с более высоким уровнем
легирования на глубине, равной расположению дна области обеднения
перехода [23], либо для формирования соответствующего «фронта» в областях стока и
истока [24, 25].
1.3.3. Эффект возникновения тока утечки стока МОП-транзистора,
обусловленный влиянием его затвора
Как следует из физики работы субмикронного МОП-транзистора, сильное поле
присутствует в окисле в области, где сток п+полевого МОП-транзистора находится
непосредственно под его затвором, причем и сток, и затвор находятся, соответственно,
под потенциалом VDD и земли (рис. 1.10).
В соответствии с законом Гаусса заряд Qs = £м£м наводится в электроде стока.
Этот заряд Qy создается слоем обеднения в области стока. Так как подложка
находится при более низком потенциале для неосновных носителей, любые неосновные
носители, которые могут накопиться и сформировать инверсионный слой на
поверхности стока под затвором, смещаются в поперечном направлении в подложку.
По этой причине неравновесная поверхностная область называется «зачаточным
инверсионным слоем», а этот неравновесный обедненный слой называется «слой
глубокого обеднения».
A п~~ 4
5
Рис. 1.10. Схема образования в полевом МОП-транзисторе тока утечки стока,
вызванного затвором: 1 — край обеднения р-подложки; 2 — сток; 3 —
поликремниевый затвор; 4 — край обеднения стока; 5 — образование пары при
туннелировании
Литература к главе 1
Если величина электрического поля в окисле ^достаточно велика, то падение
напряжения на слое обеднения становится достаточным для возникновения
эффекта туннелирования в области стока через образовавшуюся приповерхностную
ловушку. В литературе описаны несколько возможных механизмовтуннелирования
посредством этих ловушек [26]. Какой бы ни был механизм, неосновные носители,
проникшие в образующийся инверсионный слой, перемещаются в поперечном
направлении в подложку, замыкая цепь протекания тока утечки стока, наведенного
затвором (GILD). В КМОП-схемах этот ток утечки вносит существенный вклад
в мощность, потребляемую в режиме холостого хода. Технически GILD может
управляться как путем увеличения толщины окисла (снижение напряженности
поля для заданного напряжения), увеличения уровня легирования области стока
(для ограничения ширины слоя обеднения и объема туннелирования), так и путем
устранения этих ловушек (обеспечивая уровни напряжения и поля достаточно
низкими, чтобы туннелирование без этих ловушек с зоны на зону стало невозможным).
Литература к главе 1
1. Белоус А.И., Емельянов В.А., Турцевич А.С. Основы схемотехники
микроэлектронных устройств. — М.: Техносфера, 2012. — 472 с.
2. Brew J.R. A Charge-Sheet Model of the MOSFET // Solid State Electron. - 1978. -
\bl. 21.-P. 345.
3. S.M.Sze Physics of Semiconductor Devices// Wiley-Interscience. — New York. — 1969.
4. Garett C.G.B. and Brattain W.H. Physical Theory of Semiconductor Surfaces // Phys.
Rev. - 1955. - \bl. 99. - P. 376.
5. Roy K., Prasad Sh.C. Low-power CMOS VLSI Circuits Design // New York: Hilton
books, 1995. - P. 348.
6. Hsu FC. et al. An Analytical Breakdown Model for Short-Channel MOSFETs // IEEE
Trans. Electron. Dev. - 1983. - \bl. 30. - P. 571.
7. Iao Z.H. et al. Threshold \foltage Model for Deep Submicrometer MOSFETs // IEEE
Trans. Electron. Dev. - 1993. - \bl. 40. - P. 86.
8. Brews J.R. et al. Generalized Guide for MOSFIT Miniaturization // IEEE Electron.
Dev- 1980. — \fc)l. l.-R 2.
9. Taylor G.W. // Solid State Electron. - 1979. - \bl. 22. - P. 701.
10. Merkel G. A Simple Model of the Threshold Voltage of Short and Narrow Channel
MOSFITs // Solid State Electron. - 1983. - \fol. 23. - P. 1207.
11. Ji C.R. and Shah C.T Two-Dimensional Analysisof the Narrow-Gate Effect in MOSFETs//
IEEE Trans. Electron. Dev. - 1983. - \bl. 30. - P. 635.
12. Chung S.S. and Li T.-C. An Analytical Threshold \foltage Model of the Trench-Isolated
MOS Devices with Nonuniformly Doped Substrates // IEEE Trans. Electron. Dev. —
1992. — \fc>l. 13.-P. 614.
13. Lu C.Y and Sung J. M. Reverse Short-Channel Effects on Threshold \foltage in Submicron
Salicide Devices// IEEE Electron. Dev. Lett. - 1989. - \bl. 10. - P. 446.
14. Белоус А.И., Сякерский B.C., Алиева Н.А. Сравнительные исследования КМОП
БИС, изготовленных в КНИ и КРС структурах // Сборник докладов
Международной научной конференции «Актуальные проблемы физики твердого тела». —
23—26 октября 2007 г. — Минск, Беларусь. - С. 5—6.
Глава 1. Физические основы работы полевых транзисторов
15. Arora N.D. andSharma M.S. Modelling the Anomalous Threshold \foltage Behavior of
Submicron MOSFETs// IEEE Electron. Dev. Lett- 1992. -Vol. 13. - P. 92.
16. Hanafi H. et.al. A Model for Anomalous Short-Channel Behaviorin MOSFET// IEEE
Electron. Dev. Lett. - 1993. - \bl. 14. - P. 575.
17. Sadana D. etal. Enhanced Short-Channel Effectsin NMOSFETs Due to Boron
Redistribution Introduced by Arsenic Source and Drain Implant// IEDM Tech. Dig. — 1992. —
Vol. 37. - P. 849.
18. Белоус А.И., Бондаренко В.П., Долгий АН., Сякерский B.C.
Фотолюминесцентные исследования КНИ структур// Сборник докладов Международной научной
концэеренции «Актуальные проблемы физики твердого тела». — 23—26 октября
2007 г. — Минск, Беларусь. — С. 12—15.
19. RaffertyC.S. etal. Explanation of Reverse Short-Channel Effect by Defect Gradients//
IEDM Tech. Dig.- 1993. - Vol. 38. - P. 311.
20. Zhu J. et al. Punchthrough Current for Submicrometer MOSFETs in CMOS VLSI //
IEEE Trans. Electron. Dev. - 1988. -Vol. 35. - P. 145.
21. HuC. Future CMOS Sealing and Reliability// Proc. IEEE. - 1993. -Vol. 81. - P. 682.
22. Klassen FM. Design and Performance of Micron-Sized Devices// Solid State Electrons.
1978.-Vol. 21.-P. 565.
23. Shibata T. et al. An Optimally Designed Process for Submicrometer MOSFETs //IEEE
Trans. Electron. Dev. - 1982. - \bl. 29. - P. 531.
24. Codella C.F. and Ogura S. Halo Doping Effect in Submicron Df-LDD Device Design //
IEDM Tech. Dig. - 1985. - P. 230.
25. Белоус А.И., Комаров Ф.Ф., Красницкий В.Я., Сякерский B.C. Модель расчета
поверхностного сопротивления кремниевых ионно-легиро ванных слоев р-ти па//
Электроника. Мн. - 2006. - № 11 (35). - С. 50-53.
26. BrewsJ.R. Subthreshold BehaviorofUniformlyandNon-Uniformly Doped
Long-Channel MOSFETs// IEEE Trans. Electron. Dev. - 1979. - Vol. ED-26. - № 9. - R 1282.
Дополнительная литература
1. https://works.doklad.ru/view/fvOUGHlGw54/all.html
2. https://studfile.net/preview/4519351 /
3. https://scorcher. ru/art/electronica/electronica3.php
4. http://window.edu.ru/resource/623/75623/files/petrovich-lectures.pdf
5. https://books.google.by/books?id=e-7OBwAAQBAJ&pg=PA12&lpg=PA12&dq=%D0%
A4% D0%98% D0%97% D0%98% D0%A7% D0%95%D0%A1 % D0%9A% D0%98% D0%
95+%D0%9E%D0%Al%D0%9D%D0%9E%D0%92%D0%AB+%D0%A0%D0%90%
D0%91%D0%9E%D0%A2%D0%AB+%D0%9F%D0%9E%D0%9B%D0%95%D0%9
2% D0%AB% D0%A5+% D0%A2% D0%A0% D0%90% D0%9D% D0%97% D0%98% DO
%A1%D0%A2%D0%9E%D0%A0%D0%9E%D0%92+%D0%BA%D0%BD%D0%B8%
D0%B3%D0%B8&source=bl&ots=pkPefTUNXT&sig=ACfU3U2pN545mx7IwclMiOv
XJJdoNeEMeQ&hl=ru&sa=X&ved=2ahUKEwiIodjroNXoAhXnsosKHXgVCrAQ6AEw
CHoECAwQNQ#v=onepage&q=%D0%A4%D0%98%D0%97%D0%98%D0%A7%D0
%95%D0%A1%D0%9A%D0%98%D0%95%20%D0%9E%D0%A1%D0%9D%D0%9E
%D0%92%D0%AB%20% D0%A0% D0%90%D0%91 % D0%9E% D0%A2% D0%AB%20
%D0%9F%D0%9E%D0%9B%D0%95%D0%92%D0%AB%D0%A5%20%D0%A2%D0
%A0%D0%90%D0%9D%D0%97%D0%98%D0%A1%D0%A2%D0%9E%D0%A0%D
0%9E%D0%92%20%D0%BA%D0%BD%D0%B8%D0%B3%D0%B8&f=false
Дополнительная литература
6. https://habr.eom/ru/post/l 33493/
7. https://works.doklad.ru/view Д_qcuH P2MfU /all. html
8. http://window.edu.ru/catalog/pdf2txt/623/75623/56464?p_page=9
9. http://elektronika-muk.ru/radiodetal/polevye-tranzistory.html
10. https:^pfu.ru/portal/docs/F453798972/Laboratornaya.rabota. Polevoj.tranzistor.pdf
11. https://otherreferats.allbest.ru/radio/00627667_0.html
12. https://siblec.ru/radiotekhnika-i-elektronika/fizicheskie-osnovy-elektroniki/4-polevye-
tranzistory
13. https://studfile. net/preview/4519351 /
14. https://mipt.ru/drec/forstudents/study/studyMaterials/2kurs/eldev/f_50otwl.pdf
15. http://www.toroid.ru/bocharovLN.html
16. https://moluch.ru/archive/127/35054/
ГЛАВА 2
ОСОБЕННОСТИ
КОНСТРУКТИВНО-СХЕМОТЕХНИЧЕСКОГО
ПРОЕКТИРОВАНИЯ СУБМИКРОННЫХ
МИКРОСХЕМ
2.1. Основные проблемы проектирования микросхем
с субмикронными проектными нормами
Повышение сложности проектирования интегральных микросхем, систем на
кристалле и систем в корпусе связано с эволюцией КМОП-технологии в области
«ультраглубокого субмикрона» и наноразмерных структур на потребительском рынке
телекоммуникаций и мультимедиа [1,2]. Такие высокоинтегрированные системы
включают в себя этапы проектирования встроенных высокопроизводительных
аналоговых блоков или блоков со смешанными сигналами, а также различных
радиочастотных устройств на цифровых схемах (сложные процессоры, различные
логические блоки и большие блоки памяти) на одном кристалле. Рост сервиса
беспроводной связи и других средств телекоммуникации вызывает потребность
в дешевых, высокоинтегрированных решениях с повышенными требованиями
к характеристикам проектируемых систем.
Использование субмикронной КМОП-технологии (стехнологическими
нормами менее 65 нм) ставит новые важные проблемы при проектировании микросхем
(как аналоговых, так и цифровых). Некоторые из этих проблем ранее не встречались
вообще, другие существовали и раньше, но сегодня, в эру глубокого субмикрона,
приобрели более серьезное значение.
Как известно, широко используемое разработчиками микросхем
масштабирование технологий основано на определенных принципах. В частности, при
проектировании цифровых схем уменьшение размера элементов втехнологии/гол/-ел</
(т.е. до прибора) и в технологии back-end (включая межсоединения), связанное
с добавлением все большего числа уровней межсоединений, приводит к
радикальному увеличению плотности цифровых интегральных схем с одновременным
уменьшением задержки времени переключения. Главный недостаток этой
тенденции состоит в том, что напряжение питания также должно было бы пропорционально
уменьшаться, что потенциально может привести к увеличению задержки времени
переключения, а в ряде конкретных применений вообще неприемлемо.
В сценарии процедуры перехода на технологию глубокого субмикрона параметр
масштабирования 51 одинаков для всех геометрических параметров и для всех
параметров напряжений МОП-транзистора. Такой идеальный случай для стандартных
КМОП-вентилей приводит к повышению плотности упаковки пропорционально S1,
2.1. Основные проблемы проектирования микросхем с субмикронными
проектными нормами
снижению внутренней задержки пропорционально \/Sn снижению потребляемой
мощности пропорционально 1/52 при постоянной величине плотности выделяемой
мощности. Шумовые характеристики логических вентилей также снижаются, но
все же остаются на приемлемом уровне.
К нашему сожалению, на практике такой идеальный сценарий не реализуется,
однако, в принципе, он существует и показывает, что для цифровых схем
масштабирование было и остается перспективным: быстродействие схем увеличивается,
плотность логики возрастает, а потребляемая мощность снижается, шумовые эффекты
также остаются на приемлемом уровне [3]. Для аналоговых схем масштабирование не
приносит существенного выигрыша по площади, однако обеспечивает преимущества
в отношении быстродействия, что позволяет изготавливать на кремнии RF схемы и
быстродействующие аналоговые блоки, подобные преобразователям данных.
Другой аспект проблемы вытекает из работ [2—4]: при факторе масштабирования
S геометрические размеры и все значения напряжений в МОП-транзисторе
уменьшаются в 1/Браз, а концентрация примеси подложки увеличивается в Браз. В результате
плотность компоновки прибора увеличивается в S1 раз, рассеиваемая мощность
остается постоянной, а задержка сигнала на затворе уменьшается в \/Браз.
В действительности существуют серьезные проблемы, связанные с
реализацией на практике ожидаемой теории. При этом повышение рассеиваемой мощности
является наиболее серьезной проблемой. Одна из причин, почему затруднительно
достигнуть, по крайней мере, постоянства рассеиваемой мощности — это
невозможность дальнейшего уменьшения напряжения питания. Если напряжение питания
остается постоянным, то рассеиваемая мощность увеличивается в 53 раз. Другой
причиной реального повышения рассеиваемой мощности является увеличение
сложности схемы и повышение ее рабочей частоты.
По мере сокращения геометрических размеров элементов И МС
проектировщики могут разместить все большее количество транзисторов на одном кремниевом
кристалле. Однако уменьшение технологических норм приводит к повышению
сложности кристалла и создает все большее количество проблем, связанных с контролем
качества результата проектирования. При приближении от 90 нм к65 нм и тем более
к 45 нм перед проектировщиками встают проблемы, обусловленные возрастающими
электрическими и физическими эффектами, связанными с высокой плотностью
межсоединений и высокой плотностью размещения транзисторов. Уже сегодня
в технологии 90 нм и ниже проявляются такие эффекты «нецифрового» поведения
этих систем, какдинамическое падение напряжения на сопротивлении, токи утечки,
электромиграция, антенные эффекты и эффекты перекрестного взаимодействия,
которые могут существенно изменить характеристики функционирования схемы,
«поднять» проблемы надежности и привести к выходу схемы из строя. Указанные
проблемы становятся значительными и даже доминирующими с повышением
рабочих характеристик проекта. Главными проблемами высокоэффективного
физического проектирования ИМС с технологическими нормами глубокого
субмикрона являются плотность токов и распределение мощности, синхронизация,
флуктуации параметров технологии и шумовые эффекты. Методы динамического
анализа являются наилучшим приближением для понимания и принятия решений
указанных проблем глубокого субмикрона.
Глава 2. Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
По мере масштабирования технологии до 90 нм и ниже (65 нм, 45 нм, 32 нм)
физические и квантово-механические эффекты, не столь существенны при «стандартной»
технологии, становятся более важными, а в некоторых случаях и доминирующими.
Примером таких эффектов являются токи утечки, которые раньше, в «стандартной»
технологии не принимались во внимание. Кроме того, с уменьшением
геометрических размеров становится все более важным разброс технологических параметров.
Очевидно, что разброс выходных параметров, как «отклик» на флуктуации
технологических параметров, становится все более значительным, когда абсолютные
значения указанных входных параметров уменьшаются. Это справедливо как для
порогового напряжения, так и для степени легирования, геометрических размеров
и пр. Например, отклонение порогового напряжения У на 50 мВ более значимо
для схемы, когда Ут = 200мВ, по сравнению с отклонением величины порогового
напряжения У на такую же величину при У = 700 мВ.
Таким образом, сегодня главная проблема в проектировании систем с
технологическими нормами 90 нм и ниже состоит в ответе на вопрос: реализуются ли
указанные преимущества масштабирования при учете новых физических эффектов,
характерных для технологии «глубокого субмикрона»? Возможно ли решение в «на-
номире» таких задач, как достижение предельных рабочих характеристик ИМС,
минимизация потребления мощности, оптимизация надежности, технологичности
изготовления и цены? Какие сегодня решаются задачи и предлагаются решения
в сфере физического проектирования ИМС. изготовляемых по технологии
глубокого субмикрона? Можно ли сохранять высокие рабочие характеристики современных
ИМС при таких новых ограничениях? Другими словами: будет л и проектирование
схем, выполненных по технологии 90 нм и ниже, все же приносить преимущества,
которые прогнозировались ранее, или же ограничения по проектированию станут
такими суровыми, что развитие этой важной области человеческой деятельности
закончится па отметке 90 или 65 им?
Настоящая глава и посвящена подобным проблемам, возникающим при
проектировании аналоговых и цифровых схем, выполненных по наноразмерной
(«глубокого субмикрона») технологии — с технологическими нормами менее 90 нм.
Здесь рассмотрены основные проблемы, которые влияют на результаты
проектирования интегральных микросхем (ИМС) с такими технологическими
нормами, включая повышенные токи утечки, температурные эффекты, флуктуации
параметров технологии при ее масштабировании и пр. Кроме того, обсуждаются
проблемы влияния указанных факторов на результаты проектирования цифровых
схем, а также встроенных схем памяти. И, наконец, рассмотрим проблемы,
характерные для встроенных аналоговых микросхем (в том числе снижение напряжения
питания), а также показатели, характеризующие эффективность проектирования.
Успешное будущее высокоэффективного проектирования процессоров, схем
памяти и других изделий микроэлектроники с проектными нормами ниже 90 нм
связано с решением двух основных проблем:
— рассеяние энергии и, как следствие, возрастание потребляемой мощности
отдельных вентилей и схемы в целом;
— изменения (флуктуации, технологического разброса) параметров
субмикронной технологии.
2.2. Основные тенденции развития кремниевых БИС 59 п
■%^
Попробуем здесь показать, что поОход к проектированию в микроэлектронике
изменяется с детерминированного на вероятностный и статистический. В работе [5],
где обсуждаются наиболее известные схемотехнические решения и возможности
автоматизации проектирования для преодоления указанных проблем, показано
определенное несоответствие между сохранением исторического уровня роста
(по крайней мере до порогового значения технологической нормы в 0,18 мкм)
функциональности и падением энергопотребления при вхождении в поколение
КМОП-технологии с нормами ниже 90 нм Серьезнейшую проблему представляют
также чрезмерно большие полпороговые токи и токи утечки через подзатворный
диэлектрик Кроме этого, энергетическая эффективность микроархитектуры
сложнофункциональной ИМС начинает играть большую роль, по сравнению
с компромиссами относительно рассеиваемой мощности и площади кристалла
2.2. Основные тенденции развития кремниевых БИС
При масштабировании технологии ниже 90 нм повышение плотности
транзисторов, как обычно, подчиняется закону Мура, что обеспечивает достижение все более
высокой степени интеграции. При этом время задержки на транзисторе
продолжает уменьшаться — вплоть до 30% на каждое поколение технологических норм
Однако рассеяние мощности и высокий уровень относительной величины разброса
технологических параметров не дают возможности использовать преимущества
достижения высокой степени интеграции при уменьшении технологической нормы
По мере масштабирования технологии напряжение питания VDD плавно
уменьшается на 15% с каждым новым поколением из-за сложностей, связанных,
во-первых, с масштабированием порогового напряжения У и, во-вторых, с
реализацией целей разработки транзисторов с повышенными характеристиками
Рис 2.1 иллюстрирует рост активной мощности микропроцессора с учетом
«исторического» 2-кратного роста числа транзисторов и гипотетического
1,5-кратного роста Видно, что если следовать «исторической» тенденции, изменение
активной мощности ждет тупик при ограничении размера транзистора, повышении
степени интеграции и размера кристалла с каждым новым поколением технологии
1000
£
§100
х
о
2
о;
I 10
ш
I-
<
180 нм 130 нм 90 нм 65 нм 45 нм
Рис. 2.1. Тенденция изменения активной мощности с уменьшением технологических
норм
2ХТгрост
,5ХТгрост
IV'
60
Глава 2 Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
1000 г
со
ре
ш о
"е
1§
о
100 г
1
,ощ
2ХТгрост
1 5ХТгрост
8L IM ЗС IM 90 нм 65 нм 45 нм
Рис. 2.2. Зависимость мощности тока утечки в области исток-чатвор от
технологических норм
Пороговое напряжение УТнс уменьшением технологической нормы будет
продолжать умеренно уменьшаться, пока его величина не достигнет предела
ограничений по характеристикам транзистора, с одновременным повышением подпороговых
токов утечки исток-затвор (source-drain, SD) На рис. 2.2 представлена лависимость
тока утечки S Dot технологической нормы для 2-кратного и 1,5-кратного
повышения плотности транзисторов Отметим, что даже при умеренном уменьшении У
мощность, выделяемая SD токами утечки, будет возрастать существенно, ставя под
вопрос перспективность даже 1,5-кратного возрастания плотности транзисторов
при каждом следующем поколении технологии и уменьшения размера кристалла.
Как будет более подробно показано ниже, учет разброса параметров играет
очень важную роль при проектировании кристаллов с нормами ниже 90 нм. На рис. 2.3
представлена частотная зависимость микропроцессора от подпорогового тока
утечки I b Разброс подпорогового тока /^обусловлен вариацией длины канала,
вызванной изменениями порогового напряжения. Отметим, что наивысшей частоте
соответствует широкий разброс тока утечки, а для данного тока утечки — большой
разброс частоты Кристаллы с наибольшей частотой и с большой величиной /
как и низкочастотные кристаллы с достаточно высокой величиной /^должны быть
отбракованы, что повлияет на выход годных
I
1,4
1,3
1,2
1,1
1,0
0,9
-
, i . , , . i , ,
в>
0 18мкм
.•••.I
о
20
5 10 15
Нормированный подпороговый ток утечки
Рис. 2.3. Зависимость нормированной рабочей частоты микропроцессора от
нормированного подпорогового тока утечки
2.2. Основные тенденции развития кремниевых БИС
VJ
Рис. 2.4. Разброс плотности рассеиваемой мощности и температуры по кристаллу
Различия в активности переключения по кристаллу и разнообразие типов
логики приводят к неравномерному рассеянию мощности даже в пределах одного
кристалла (рис. 2.4) [2, 6].
Эти вариации влекут за собой неравномерное распределение напряжения
питания, возникновение локальных «горячих» температурных точек на кристалле
и, следовательно, неравномерное распределение подпороговых токов утечки по
кристаллу. В связи с этим важно проводить проектирование с учетом отклонения
параметров, меняя стиль проектирования от современного детерминированного
к вероятностному и статистическому
Как было сказано выше, стремительное развитие современной
микроэлектроники, особенно при переходе на субмикронные технологии, кроме безусловных
преимуществ, порождает и новые проблемы, требующие неотложного решения
Одной из таких проблем является значительный рост энергопотребления в
статическом режиме при увеличении рабочих частот ИМС (рис 2.5).
Энергопотребление - растущая проблема
| Статическое
■ Динамическое
Ъ
о
£ 600
400
200
О
65 нм 40 нм 28 нм 20 нм 14 нм 7нм 5нм
Рис. 2.5. Эволюция потребляемой мощности с изменением проектных норм
1000
£2 Глава 2 Особенности конструктивно-схемотехнического проектирования
j^f/ субмикронных микросхем
5-10% 20-25% 35-50% 40-60% 45-70%
180 нм 130 нм 90 нм 65 нм 45 нм
Рис. 2.6. Отношение энергетических затрат, обусловленныхтоками утечки к полной
рассеиваемой мощности для различныхсубмикронных К МОП-технологий
Приведенная на рис. 2.5 тенденция кажется парадоксальной, поскольку
основным достоинством традиционно используемого при производстве цифровых
ИМС КМОП технологического процесса является именно низкая потребляемая
мощность в статическом режиме.
Основная причина указанной проблемы состоит в возникновении так
называемых токов утечки в субмикронных КМОП ИМС. При таких технологических
нормах изготовления уже теряется основное преимущество КМОП-вентилей —
пренебрежимо малое статическое потребление энергии На рис 2.6 представлена
гистограмма процентного отношения энергетических затрат, связанных с токами
утечки, к полной рассеиваемой мощности для различных субмикронных
технологических норм при изготовлении КМОП ИМС
Как показано на рис 2 7 [2], современный микропроцессор, изготовленный
с технологическими нормами глубокого субмикрона с точки зрения
тепловыделения, образно говоря, представляет собой маленький «ядерный реактор». И это
тепло необходимо как-то и куда-то «отводить».
Таким образом, кроме значительных затрат собственно на проектирование
ИМС, приходится вкладывать дополнительные и весьма значительные финансовые
средства и в разработку соответствующих систем охлаждения (рис. 2.8).
1000
100
10
Плотность мощности,
Вт/см2
Горячая сковоро" i
1386 .
Ядерный реактор
~^М
^^~ р
^-^"Pentium III ®
Pentium II ®
byg*** PentiumPro ®
^^ Pentium ®
i486
^*
Источник: Intel Corp.
ii i i i i i
Со го
двигателя
1 5ц 1р 0,7м 0,5ц 0,35м 0,25м 0,18м 0,13м 0,1м 0,07м 0,05м
Рис. 2.7. Плотность мощности потребляемой современными ИМС
2.3. Пути уменьшения величины потребления мощности в субмикронных БИС 63 т
30 40 50 60 70 80
Рис. 2.8. Рост стоимости систем охлаждения ИМС |2|
1997=1
75
70
65
60
55
50
45
40
35
30
25
Мощность аккумуляторов
Потребляемая мощность
1997 1999 2002 2005 2008 2011
Рис. 2.9. Развитие источников питания с учетом отношения к потребляемой
приборами мощности за период с 1997 по 2011 г
Из указанных проблем очевидно следует необходимость решения еще одной
важнейшей задачи — создание эффективных источников питания Если емкость
современных аккумуляторных батарей за последнее десятилетие выросла всего
в 3—4 раза, то потребляемая устройствами мощность выросла более чем на порядок —
в 50—70 раз (рис. 2.9) Наблюдается неумолимая тенденция, согласно которой при
ежегодном росте емкости элементов питания на 10—15% потребляемая мощность
возрастает на 35—40%
Рассмотрим более коротко причины и физические механизмы генерации этой
мощности в ИМС, чтобы понять пути ее снижения
2.3. Пути уменьшения величины потребления мощности
в субмикронных БИС
В одной из первых работ по этому направлению [7] был представлен краткий обзор
проблем, связанных с токами утечки, при проектировании систем,
изготавливаемых по 90 нм технологии и ниже. Рассмотрим ниже основные вопросы, связанные
с механизмами управления мощностью, включая технологии, методы и инструменты.
£4 Глава 2 Особенности конструктивно-схемотехнического проектирования
j^f/ субмикронных микросхем
обеспечивающие снижение уровня токов утечки и энергопотребления, связанного
с ними, в современных подходах к проектированию
На рис. 2.10 показана простейшая структура МОП-транзистора По мере
уменьшения толщины (/м) подзатворного диэлектрика (до 12 А в 90 нм
технологии) напряжения в поперечном сечении затвора должны снижаться до уровня при
котором не будет пробоя в изолирующих материалах
Затвор (G)
_2_
о—гтт—о
Сток (D) (J) Исток (S)
Подложка (В)
Рис. 2.10. По мере уменьшения толщины подзатворного диэлектрика/^ напряжение
вдоль затвора должно уменьшаться
Для разработчиков которые занимались в основном проектированием схем по
КМОП-технологии, концепция больших токов в спящем режиме может оказаться
непривычной для реализации, особенно если кристаллы поставляются фабриками,
на которых изготавливаются схемы с более высокой степенью рассеяния энергии
Отсюда следует вывод, что для устранения таких противоречий необходима определенная
система управления процессом рассеяния энергии, обусловленной токами утечки.
Рост потребления энергии, обусловленный токами утечки Современные
технологические процессы вынуждают разработчиков искать новые методы проектирования
для снижения рассеяния энергии, обусловленной токами утечки. Как следует из
рис. 2.11, управление быстродействием является одним из наиболее эффективных
способов достижения этой цели.
Для реализации этой концепции необходимо создание соответствующей
библиотеки, с помощью которой можно было бы иметь более богатый выбор
ячеек, основанных на знании конкретных характеристик быстродействия и токов
утечки для каждой ячейки Из данных, представленных на рис. 2.11, следует, что
при изменении времени задержки на затворе с 25 пс до 8 пс ток выключения 1оп
МОП-транзистора возрастает почти на четыре порядка, т.е. проявляется
экспоненциальная зависимость при снижении порогового напряжения на каждые 65 мВ
Эта закономерность проявляется как для n-МОП, так и для р-МОП-транзистора.
На протяжении недавнего времени, начиная со схем, выполненных еще по
технологии 0,5 мкм, напряжение питания снизилось с 5 В до 1 В и даже ниже. Для
достижения характеристик транзистора, соответствующих новым поколениям
технологии, необходимо было снижать и пороговое напряжение. Проектируемые
транзисторы должны функционировать с величиной порогового напряжения,
равного 1,25 В, как и при 5 В технологии, что недостижимо при технологии 1 В
Снижение порогового напряжения имеет большое значение и для решения
проблемы увеличения токов утечки в КМОП-технологиях нового поколения. В типичном
случае подпороговые токи утечки увеличиваются экспоненциально с каждым 65 мВ
повышением порогового напряжения.
Затвор
W
i « « >
L
Подложка
2.3. Пути уменьшения величины потребления мощности в субмикронных БИС 65 п
1000
2 100
% 10
о
I 0,1
л
m
*" 0,01
0,001
5 10 15 20 25 30
Время задержки, пс
Рис. 2.11. Зависимость тока выключения МОП-транзистора от величины задержки
распространения сигнала
Технологии, при которыхтоки в «спящем» режиме велики, не связаны с какой-
то новой концепцией Для проектировщиков, которые ранее использовали
технологии проектирования схем на биполярном переходе, выполненных по ECL или
FET технологиям, представления о токах в n-МОП-приборахдостаточно понятны,
как и пути их снижения
Крупные современные фабрики обладаюттехнологическими процессами, с
помощью которых на одной пластине формируются n-МОП или р-МОП-транзисторы
с разными величинами пороговых напряжений Такие разные типы транзисторов
используются для создания отдельных ячеек с одинаковой функциональностью,
но с разными характеристиками быстродействия и токов утечки На рис. 2.12
представлены зависимости мощности (на рисунке от 1 до 10 000 мВт), выделяемой
токами утечки библиотечных ячеек для 90 нм технологии и ниже, от рабочей частоты
транзистора. Величина выделяемой мощности основана на средней величине тока
утечки в транзисторе с низкой величиной порогового напряжения
Ячейки с повышенной величиной тока утечки (кривая 1) содержат транзисторы
с пониженной величиной порогового напряжения «Осциллограмма» (кривая 2)
иллюстрирует характеристики токов утечки для соответствующих ячеек с
транзисторами, имеющими повышенные значения порогового напряжения
Представленные зависимости с высокими и низкими величинами токов утечки показывают,
что входные величины для некоторых ячеек могут иметь значительное влияние на
ток утечки
Соотношение между характеристиками быстродействия транзистора и токами
утечки может быть использовано при разработке проектов, оптимизированных
по длительности сигналов и рассеиваемой мощности Ячейки, которые не
располагаются на критическом пути распространения сигнала, часто не требуют
характеристик, присущих ячейкам с высоким уровнем токов утечки, и они могут
использовать более медленные транзисторы сболее низким уровнем токов утечки
gg Глава 2 Особенности конструктивно-схемотехнического проектирования
j^f/ субмикронных микросхем
^^ш повышенная Величина
90 нм процесс порогового
— пониженная напряжения
100000 | -
1-
m
X
л
1-
о
о
Ц
О
2
о;
со
2
т
о;
с
VO
(1)
и
Б
С
10000
1000
100
10
1
Рабочая частота, Гц
Рис. 2.12. Разница между быстродействием и токами ячейки может использоваться
для создания проектов, оптимизированных по частотным характеристикам
и потребляемой мощности
Поскольку входные характеристики ячеек могут существенно влиять на их токи
утечек, современные средства оптимизации могут не просто предложить замену
ячейкам, основанным на усредненных величинахтоков утечки Кроме установления
ограничений на быстродействие, эти средства должны также помочь установлению
других ограничений на правила проектирования (Design Rule Constraints, DRCs),
таких как, например, максимальное число fan-outs на ячейку (fan-out— количество
входов, которые могут быть соединены с выходом ячейки, прежде чем токи,
необходимые для входов, будут превышать ток, который может быть направлен
выходом с сохранением правильных (установленных) логических уровней) и времен
переходов (transition times) В типичном случае наилучшие конечные результаты
достигаются в том случае, когда оптимизация мощности, обусловленной токами
утечки, проводится на ранних стадиях проектирования
В тех случаях, когда использование ячеек со смешанными (высокими и
низкими) значениями пороговых напряжений ^недостаточно эффективно,
используются более сложные методы для снижения рассеяния мощности, обусловленной
токами утечки В типичном случае эти альтернативные методики требуют
разделения проекта на отдельные части, тем самым виртуально исключая ток утечки,
когда определенные секции проекта находятся в «спящем» состоянии
Эта методика требует включения дополнительных транзисторов, которые
служат для управления потребляемой мощностью (power-gating transistors)
посредством отключения тока к выделенным секциям проектируемой схемы. Такими
транзисторами могут быть р-МОП-транзисторы, подсоединенные к цепям
питания VDD, чтобы изолировать выделенную секцию от VDD или п-МОП-транзисторы,
подключенные к схеме V
2.3. Пути уменьшения величины потребления мощности в субмикронных БИС
В типичном случае р-МОП-транзисторы называются «ведущими», а п-МОП-
транзисторы — «ведомыми». Для получения максимальных результатов можно
использовать одновременно как «ведущие», так и «ведомые» транзисторы. Такие
транзисторы могут быть введены в схему для управления целой группой ячеек и даже
целыми блоками проекта. В некоторых архитектурах ячеек «ведущие» и «ведомые»
транзисторы вводятся в каждую ячейку для осуществления контроля по спящему
режиму с использованием периферии ячейки.
Если в проектируемой схеме используется управление по мощности {power
gating), то проектировщик должен сделать выбор, как следует использовать эту
часть схемы, управляемой по мощности {power gated section).
В этом случае используются три основных подхода к решению задачи
оптимизации потребляемой мощности:
— «отбрасывание» старого состояния системы и повторение его проектирования
в режиме повышенного состояния по потребляемой мощности;
— сохранение текущего состояния проекта и его использование при следующем
поднятии мощности;
— использование специальных регистров {retention registers), которые сохраняют
состояние проекта локально в состоянии «запирания» с низким уровнем
токов утечки и могут быть использованы для сохранения «старого» состояния
после поднятия мощности.
Третий способ основан на способности быстрого сохранения и восстановления
состояния power-gated секций. Некоторые решения синтеза состояний с
пониженной величиной потребляемой мощности обеспечивают поддержку для упомянутых
retention регистров, которые вставляются в определенные части проекта по выбору
разработчика.
Существует конструктивно- технологическая проблема обеспечения
электрической изоляции между power gated секциями и остальной частью проектируемой систе
мы. Наличие выводов из этих power-gated секций, если есть возможность сделать их
плавающими, может привести к тому, что вентили, служащие для управления
потребляемой мощностью, могут перемещаться в топологии кристалла на некоторые
«промежуточные» уровни. Это может приводить к большому числу коротких замыканий
или crowbar currents в затворе, что вызывает, следовательно, прямо противоположные
результаты относительно предполагаемой экономии энергии {crowbarcurrents — ток,
возникающий в переходном состоянии в КМОП-системе, когда оба транзистора,
как п-МОП, так и р-МОП, находятся частично во включенном состоянии; или
ток, который течет непосредственно из Vm на землю, GND, при переключении из
включенного состояния в выключенное). Следовательно, необходимо использовать
изоляционные ячейки, которые будут управлять выводами power-gated секций.
Важно отметить, что упомянутые регистры и изоляция реализуются не только
с помощью инструментов, предназначенных для синтеза и оптимизации, но также
и путем использования инструментов, которые осуществляют scan insertion, ATPG
и верификацию (ATPG, Automatic Test Pattern Generation или Automatic Test Pattern
Generator — технология компьютерного проектирования, используемая для
определения правильного поведения схемы или ее поведения с ошибками, вызванного
наличием в ней дефектов).
Глава 2. Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
Другой способ снижения энергетических потерь, обусловленных токами
утечки, состоит в изменении потенциала, приложенного к подложке (body) МОП-
транзисторов. Изменяя потенциал на подложке, можно динамически менять ток
утечки и рабочие характеристики транзистора. Этот способ может быть также
использован для повышения качества проектируемой схемы — рабочие характеристики
транзисторов можно подогнать к номинальным значениям, если они изменились
вследствие флуктуации параметров технологических процессов.
Мощность, обусловленная токами утечки, является все возрастающей
проблемой в общем процессе проектирования. В отличие от динамической мощности,
которой можно управлять посредством снижения переключательной активности,
проблема мощности, обусловленной токами утечки, существует как «плата» за
общую проблему потери мощности.
При 90 нм и ниже мощность токов утечки составляет значительную долю от
полной мощности высокопроизводительных проектов и является критической при
удовлетворении требований, предъявляемых к задаче «спящего» режима в схемах
малой мощности.
Библиотеки приборов с разными пороговыми напряжениями, power-gating и
разнообразные body bias могут использоваться в качестве эффективных средств
снижения мощности токов утечки схемах, изготовленных по технологии 90 нм.
Современные средства обеспечивают возможности для использования таких
технологий и помогают снизить мощность токов утечки в проектах глубокого субмикрона.
Очевидно, что разработка микроэлектронного устройства с наилучшими
функциональными характеристиками должна проводиться с условием обеспечения низкого
потребления энергии. При этом следует обеспечить оптимальное (равномерное)
распределение рассеиваемой мощности по площади проектируемого кристалла
для всего требуемого ткмпературного диапазона.
Оптимальное распределение мощности одна из главных проблем, связанных
с проектированием топологии ИМС по технологии глубокого субмикрона.
Расположение активных и пассивных элементов по кристаллу и компановка самого
кристалла с соблюдением специальных правил и методов позволяют определенным
образом распределять величины Kfl/)/GND и сигналы как по кристаллу, так и по
его периферии. Однако современные прогнозы относительно количественного
соотношения между выделяемой удельной мощностью и плотностью (степенью
интеграции) приборов в нанометровых проектах не всегда учитывают та кой подход
размещение приборов по кристаллу.
Важным аспектом при решении этой задачи является методика определения и
учета «горячих точек» (hotspots) — кластеров наиболее активно переключающихся
транзисторов, располагающихся неравномерно по кристаллу, поскольку
допущение о равномерной плотности распределения рассеиваемой мощности является
«слишком оптимистичным». Горячая точка при расчетах определяется как область,
в которой локальная плотность рассеиваемой мощности в 4 раза больше, чем
величина общей для кристалла плотности рассеиваемой мощности в равномерном
приближении, которая обозначается обычно как (Р /А ).
Г 1 Г \ ЧИц/ ЧИП'
Рассмотрим еще одну проблему, связанную с возрастанием роли последовательного
омического сопротивления пути прохождения сигналов внутри кристалла. Специ-
2.3. Пути уменьшения величины потребления мощности в субмикронных БИС
69 1
45 #
алисты по проектированию БИС на своем специфическом техническом сленге
(языке) называют ее проблемой IR-масштабирования (IR — падение напряжения
на межсоединениях внутри кристалла) На рис 2.13 показан необходимый диапазон
(нормализованный к минимальной ширине металлизации на самом верхнем уровне
межсоединений), который необходим для обеспечения не более чем 10% падения
напряжения на этом сопротивлении в «горячих точках» проектируемого изделия
в масштабированных технологиях с использованием минимальной допустимой
высоты рельефа {bumppitch)
Этот рисунок отражает реальную ситуацию только для случая высокоуровневой
трассировки при условии, что остальная часть схемы, в которой выделяется
мощность, оптимальным образом трассируется проектировщиками, тогда как самый
высокий уровень разводки металлизации ограничивается технологией. Следует
отметить, что область 35 нм технологии имеет меньшие ограничения по сравнению
с 50 нм технологией из-за пониженной плотности рассеяния мощности при 35 нм
технологии
1000-
_ — Используемые ресурсы
™ размещения металлизации
щ * инимальная ширина линии
Vi адение напряжения < 10 %)
100-
л60
q г] Минимальная высота
* рельефа
га к
II
$ m
if
It
3
130 100 70 50
Технологические нормы, нм
Рис. 2.13. Тенденции масштабирования с учетом падении напряжения на
сопротивлении металлизации межсоединений
Вообще говоря, в то время как отмеченная тенденция кажется тревожной
(примерно квадратичное увеличение рассеиваемой мощности в зависимости от
усредненной ширины линии межсоединений, нормализованной к стандартной
минимально допустимой ширине линии), даже при уровне проектных норм 35 нм
опытный разработчик может успешно решить проблему мощности Имеющиеся
данные, относящиеся к VDD и GND, показывают, что даже 16-кратное снижение
минимальной ширины линии межсоединения приводит к экономии всего лишь
менее чем 4% всех ресурсов трассировки на верхнем уровне металлизации Тем не
менее общая минимизация трассировки при правильном расчете и моделировании
может обеспечить 17—20% экономии (снижение величины рассеиваемой мощности)
Глава 2. Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
Проектирование БИС с учетом оптимального распределения потребляемой
мощности — критические вопросы во всей проблеме проектирования микросхем и тем более
на уровне глубокого субмикрона. Суменьшением напряжения питания, возрастанием
требований снижения удельного уровня потребляемой мощности, с повышением
плотности компоновки схемы задача снижения до минимума потребления мощности,
уменьшение величины падения напряжения на внутренних шинах межсоединений и
увеличение до максимума надежности проектируемой ИМС не могут быть решены
стандартными методами схемотехнического проектирования. При этом цена решения
таких проблем является чрезвычайно высокой — в случае неудачи проекта требуется
выполнить множество итераций, и не всегда получается положительный результат.
Разработчик субмикронной ИМС должен уметь квалифицированно
выполнять необходимый анализ топологии ИМС и ее оптимизацию для удовлетворения
условий ограничений по потребляемой мощности и надежности. Необходимо
оптимизировать как распределение потребляемой мощности по площади ИМС и
снижение общего значения, если это возможно. Следует корректно учитывать не
только падение напряжения, но и параметры непосредственно связанного с ним
процесса электромиграции. После выполнения первой итерации
распределения мощности необходимо выполнить точный расчет временных характеристик
(динамического моделирования) для всего проекта, включая расчет временных
характеристик каждой ячейки с учетом допустимых отклонений напряжения и
технологических разбросов.
Оптимальное размещение по площади кристалла основных источников
потребления энергии уменьшает токовые нагрузки на проводники, по которым
происходит передача высокочастотных сигналов. Кроме того, оптимальное размещение
транзисторов, потребляющих энергию, связано с общей задачей минимизации длины
межсоединений. Такая оптимизация приводит к существенному снижениюдинами-
ческого потребления энергии па шипах с высокой переключательной активностью.
Оптимальное размещение транзисторов и межсоединений в топологии ИМС
с точки зрения минимизации тепловыделения также связано с проблемой
минимизации падения напряжения (IR) на питающих шинах. Этот вид размещения важен
с точки зрения требований по току в связи с тем, что ячейки (транзисторы) с
высоким потреблением энергии должны распределятся равномерно по всей топологии,
избегая образования «горячих пятен» в проектируемой схеме. Такой комплексный
подход приводит к эффективной минимизации падений на внутреннем
сопротивлении металлизации (/Л), плотности тока и температуры.
С каждым новым поколением технологии уровни рассеиваемой на
сопротивлениях мощности снижаются, но проблема эффективного управления потребляемой
мощностью не только не снимается, но наоборот становится все более важной.
Вследствие уменьшения линейных размеров элементов и повышения плотности
упаковки приборов в схеме уровни падения напряжения, которые были приемлемы
в предыдущих поколениях технологии, теперь могут являться причиной ошибок в
функционировании схемы, а возникающие градиенты температуры могут в
значительной степени способствовать деградации рабочих характеристик схемы.
Таким образом, для снижения потребляемой мощности на этапе
проектирования ИМС необходимо осуществление следующих мер:
2.4. Взаимосвязь утечки и статического потребления мощности в структуре
субмикронного МОП-транзистора
1. Физическое распределение потребляемой мощности в пределах кристалла
должно проводиться с учетом всех особенностей и характеристик, присущих
технологиям глубокого субмикрона. Оптимизация распределения потребляемой
мощности должна быть осуществлена совместно с оптимальным (минимальным)
распределением падения напряжения и учетом флуктуации плотности тока.
2. Для проведения необходимого точного расчета синхронизации
проектируемой ИМС необходимо использовать соответствующие специальные
разработки программных средств проектирования (САПР).
2.4. Взаимосвязь утечки и статического потребления
мощности в структуре субмикронного
МОП-транзистора
При переходе современной микроэлектроники на КМОП-технологию, начавшемся
в 80-х годах прошлого столетия, разработчики были удовлетворены
преимуществами этой технологии, заключающимися в том, что потребление энергии в таких
схемах определялось частотой переключения базовых элементов — транзисторов.
Во многих случаях потребление мощности в статическом режиме при расчетах и
моделировании вообще не принималось во внимание. Когда микросхема не
обрабатывала информацию, мощность, выделяемая в этом спящем режиме, считалась
пренебрежимо малой. И это в определенной степени было обоснованно, поскольку
токи утечки в то время определялись токами обратно-смещенных переходов между
истоками и стоками, которые были пренебрежимо малыми.
По мере использования технологии, проникающей в область глубокого
субмикрона, уменьшающиеся напряжения в приборах привели к снижению величин
электрических полей в структуре прибора, а также к снижению динамического
энергопотребления [3, 7]. Рассмотрим более подробно механизмы генерации мощности
в субмикронных ИМС.
2.4.1. Пути уменьшения потребления мощности в субмикронных
КМОП-БИС
На рис. 2.14 представлены графики, демонстрирующие протекающие в цифровой
ИМС токи, ответственные за потребляемую мощность для динамического (а) и
статического (б) режимов [3, 8].
В динамическом режиме (при переключении элемента из одного логического
состояние в другое) в схеме протекают два тока — l^mm!c c (ток перезарядки выходной
емкости Ct) и /^..(ток короткого замыкания, который протекает в момент, когда цепи
р-МОП и n-МОП-приборовоткрыты). При этом мощность переключения /'„„^будет
складываться из двух основных компонент — P^mmjcJC и Р^~ Таким образом,
зависимость для динамической потребляемой мощности можно записать в следующем виде:
1 _2
"smiching = ~^а&У U TITIJclock ' (^- ' )
где аи — фактор активности переключения, Су — выходная нагрузочная емкость,
/, . — тактовая частота.
•'clock
ЩТ2. Глава 2 Особенности конструктивно-схемотехнического проектирования
% jg(/ субмикронных микросхем
а) б)
Рис. 2.14. Пути протекания токов в цифровой схеме в динамическом (а) и
статическом (б) режимах
Фактор активности переключения ая представляет собой среднее количество
смены состояния (переходов) на выходе ячейки, происходящих за цикл
переключения. Произведение аяС( называют также эффективной емкостью ячейки С
Таким образом усредненная мощность переключения описывается зависимостью:
"avsw ~ "vDJcloc 2- 4ff ~ "ddJclock^eJSгк>;>
(2 2)
где VDD — напряжение питания
Существуют следующие методы уменьшения уровня потребляемой мощности:
— уменьшение величины напряжения питания;
— уменьшение рабочей частоты;
— снижение паразитных емкостей;
— оптимизация циклов переключения при выполнении повторно этапа
логического моделирования и верификации.
Потребление в режиме «короткого замыкания» можно описать с помощью
выражения:
"тх aasw -у V 2 h)'SCax^DDJdiKk•
(2 3)
Здесь разность (/ — /2) зависит от порогового напряжения и крутизны входного
сигнала.
Типовые зависимости тока короткого замыкания /vcot времени представлены
на рис 2 15.
К сожалению, эти методы приводят к ухудшению технических характеристик
ИМС Так, при снижении питающего напряжения и рабочей частоты снижается
производительность и нагрузочная способность элементов ИМС Для снижения
паразитных емкостей требуется существенная доработка и модернизация
спроектированной технологии (что не всегда возможно), а также необходимо повторять
этапы проектирования системного (логического) уровня, с целью дополнительной
оптимизации (увеличение сроков и стоимости проектов).
Hj анализа представленных зависимостей очевидны меры, необходимые для
снижения уровня потребляемой мощности за счет уменьшения Psc
2.4. Взаимосвязь утечки и статического потребления мощности в структуре уз \
субмикронного МОП-транзистора ^d
1 «гиии
SC
150"
SCtnax , _ _ _
100 0
500
0"
э
40
30
V 1о
f
0
У
/
><Г
г
\,
X
\
i 0 40 60 f0 (ВО 1?
L емя
Ms
S
^у
\
,s
S\l
S
L^
\
\
\
^-l^l
0,0 оп 4,0 6,0 8,0 пп 1°
Время, не
Рис. 2.15. Типовые зависимости тока короткого замыкания /^.от времени для
субмикронных ИМС
— уменьшение величины напряжения питания ИМС (но при этом снижаются
рабочие характеристики);
— уменьшение рабочей частоты (при этом также снижаются рабочие
характеристики);
— уменьшение токов включения (ухудшаются динамические характеристики);
— специальная оптимизация режимов переключения вентилей при
функционально-логическом проектировании системы
— изменение (коррекция) входных сигналов за счет модификации формы
(крутизны) передних и задних фронтов;
— повышение пороговых напряжений МОП-транзисторов, формирующих
логические элементы ^наиболее эффективный метод)
Следует отметить, что в статическом режиме проектируемая ИМС имеет
«ненулевую» потребляемую мощность РПЛК за счет протекания токов утечки которую
можно выразить как произведение токов утечки /# на напряжение питания VDD.
1ЕЛК Т Dtf
(2.4)
В свою очередь, ток утечки / состоит из двух основных компонент, подпо-
рогового тока / и тока утечки затвора 1(;л1Г
Общая статическая мощность логического элемента Р1клксостоит из двух
компонентов — мощности, потребляемой при протекании подпороговых токов утечки
PSUB, а также мощности, потребляемой при протекании тока утечки затвора Р(М11...
Подпороговый ток / играет наиболее важную роль в ИМС, изготовленных
по нормам ниже 90 нм. а ток утечки затвора / имеет тенденцию быстрого роста
с уменьшением топологических размеров, и требуется применение специальных
мер для его учета и нейтрализации.
Глава 2. Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
Таким образом, анализ процессов, происходящих в КМОП ИМС при переходе
на технологии глубокого субмикрона, позволяет сделать следующие основные выводы.
1. Повышение плотности упаковки наряду с увеличением количества
логических элементов в схеме приводит к росту величины суммарной
(эквивалентной) емкости переключения, что вызывает в итоге рост общей мощности,
потребляемой при переключении ИМС.
2. Такие же явления происходят и при росте тактовой рабочей частоты ИМС.
3. Снижая напряжение питания, разработчик может уменьшить мощность
потребления, но при этом пропорционально падает производительность ИМС.
4. Снижение порогового напряжения МОП-транзисторов с известными
технологическими приемами все равно неизбежно приводит к экспоненциальному
росту численных значений подпороговых токов утечки, и в итоге — к
увеличению потребляемой мощности.
5. Уменьшение толщины подзатворного диэлектрика, обусловленное
особенностями субмикронной технологии, приводит к увеличению численного
значения величины тока включения I0N, что вызывает экспоненциальный
рост тока утечки затвора, и в итоге также содействует увеличению
потребляемой мощности субмикронной ИМС.
2.4.2. Анализ токов, протекающих в субмикронном МОП-транзисторе
На рис. 2.16 изображена стандартная конструкция субмикронного
МОП-транзистора с указанием возможных схем циркуляции токов утечки в его активных и
пассивных полупроводниковых областях [9].
В закрытом состоянии в МОП-транзисторе одновременно протекают
следующие типы: подпороговый ток ISUB, туннельный ток затвора /(мп:, ток прокола сток-
исток 1рипсь и токи Утечки />-я-перехода fJUNC + fGWI + 1ВТВГ
Когда канал открыт, в структуре транзистора протекают следующие токи:
туннельный ток затвора I ак, токи утечки />-л-перехода 1ипсШп + IGID, + 1ВТВТ и ток
инжекции горячих носителей /
"'а
О Подложка
Рис. 2.16. Типовые схемы протекания токов в субмикронном МОП-транзисторе
2.4. Взаимосвязь утечки и статического потребления мощности в структуре 75 \
субмикронного МОП-транзистора _4м
3
Исток Сток
- scffwm \
Подложка
Рис. 2.17. Образование туннельного тока в цепи сток-исток /
sdjium
Кроме того, при использовании структур, изготовленных по технологическим
нормам, при которых длина канала L v 7 нм, возникает еще и дополнительный
туннельный ток сток-исток /rf/to^ (рис 2.17).
Представленные на рис. 2.16 токи второго порядка/(./й/ и /c/s/ являются
физическим следствием действия соответствующих эффектов GIDL и GISL(Gate Induced
Drain (Source) Leakage — ток утечки, индуцированный затвором/истоком).
GIDL эффект способствует генерации нежелательного тока в транзисторе с
коротким каналом, который возникает при повышенных напряжениях на затворе
в выключенном состоянии транзистора GIDL эффект — это результат влияния
физических процессов, происходящих в области глубокого обеднения Этот эффект
наблюдается в затворе при высоких значениях напряжений смещений (отрицательных
для FET транзисторов n-типа и положительных для FET транзисторов /ьтипа) Эта
обедненная область приводит к искривлению зонной структуры, что, в свою очередь,
создает условия для туннелирования носителей из одной зоны в другую, что и
приводит к появлению этого дополнительного тока GIDL эффект существенно ухудшает
характеристики ИМС, особенно И МС энергонезависимой памяти, в том числе FLASH
EEPROM, которые широко используются в современных мобильных применениях.
Кроме токов /GWI и / к току канала /с добавляются токи переходов — / и /
ток ударной ионизации / (является существенным только в режиме насыщения)
Следует отметить, что к току / в режиме насыщения добавляется также и ток
подложки В общем случае — туннельный ток затвора субмикронного транзистора
можно разделить на три составляющие — / , I ь и Id, которые, соответственно,
являются токами от затвора к истоку, подложке и стоку
Таким образом, результирующие токи, протекающие в субмикронном МОП-
транзисторе, можно описать системой следующих выражений [3]:
(2 5)
Рис. 2.18 иллюстрирует классическую зависимость тока стока /йот напряжения
на затворе К^л-канального МОП-транзистора в линейном режиме и в режиме
насыщения.
Состояние OFF (выключен) определяется величиной тока / а состояние ON
(включен) — величиной тока / численное значение которого можно определить
из системы уравнений:
'd~*C+*GIDL 'gd+*n+'jbd'
*е =r*+r„+J**
' И ~ ' И ~ ' U ~ 'ф ~-'jhi ~-'GWL
'S = 'D~ 'в~*В
■'gisl'
Ш 76 Глава 2 Особенности конструктивно-схемотехнического проектирования
% jg(/ субмикронных микросхем
Напряжение на затворе Vgs, В
Рис. 2.18.
Зависимость тока стока /с от напряжения К,на затворе (V^ = 50 мВ и
^=1,2 В) субмикронного л-канального МОП-транзистора
l0PF
-hl„
ов, у„ i,2 в, кь ов'
(2.6)
_Л>1К,-1
,2 В. Кл 1.2 В, Pto 0 В
(2.7)
Численное значение тока /ow обычно невелико по сравнению с численными
значениями подпорогового тока и токов переходов (ток затвора незначителен по
сравнению с током / для приборов, изготовленных по технологии 65 н м) Так при
значениях V = 0 0 В, К. = 1,2 В и К = 0 0 В величины токов /., / , /.. и /„ равны
gs ' as T bs gb7 gs* jos II Г
нулю В этом случае справедлива следующая система уравнений:
' Л — -* С + ^GIDL ' gd + ■Ijbd '
h=h
(2.8)
-'jhd -I GIDl •
Численные значения величины подпорогового тока / и токов перехода Ijm
рассчитываются из выражений:
*SUB~'OFF+*c\vt, OB ig, UB *i,-0B +'S \ve 0Ъ,УЛ I.2B. Vh 0В>
(2.9)
ljor>
- -1ц 1с„ = о в, v,.= 1
'„,= 1,2 В. Кь= ОВ
(2 10)
Обычно в схемотехнических расчетах предполагается, что при V = 0 В
численное значение тока /f/fl/ невелико Необходимое для расчета выражение величины
тока затвора можно записать в следующем виде:
2.4. Взаимосвязь утечки и статического потребления мощности в структуре ff
субмикронного МОП-транзистора
I,
GATE ~*& + 'ф + '& ~ *С \г„- 1,2 В, Кд- 12 В, Vt,- О В (211)
Тогда численное значение величины тока CIIDL может определяться как-
/ =/ I C2 12"»
'cidi 1d\vis ив.сЛ i2afsr ов> liul
где величины тока перехода /_м и тока затвора Id предполагаются незначительными
по сравнению с током /С1Ы
2.4.3. Физические причины возникновения токов утечки в субмикронных
кремниевых транзисторах
Классический МОП-транзистор изготовленный по стандартной технологии,
отличной от технологии глубокого субмикрона, имеет конструкцию, представленную
на рис. 2.19.
I 1
Очень малая —
толщина окисла ""*■ — слабо-
Опеол легированная
область стока
Ретроградное Эпит - пой <LDD)
распределение , юдюжка
примеси
Рис. 2.19. Структура МОП-транзистора, изготовленного по стандартной КМОП-
технологии
Разработчики современных КМОП-микросхем. хорошо знакомые с надежной
и опробованной конструкцией МОП-транзистора, при разработке новых проектов
ИМС с повышенной функциональной сложностью стараются использовать свой
предыдущий опыт, переходя на субмикронные проектные нормы. При этом они
используют следующие апробированные ими в своей практической деятельности
конструктивно-технологические решения:
— снижение толщины подзатворного диэлектрика, которое, с одной стороны,
приводит к положительному эффекту возрастания тока включения I0N, но,
с другой, приводит к возникновению туннельного тока затвора в силу
изложенных нами ранее причин физического характера;
— применение слаболегированной области стока (LDD), которое снижает ток
инжекции горячих носителей;
— введение конструктивных изменении МОП-транзистора — создание ореола
(HALO) в области стока и истока, что уменьшает нежелательный, но
характерный для субмикрона короткоканальный эффект;
— специальным образом реализованное вертикальное распределение примеси,
которое, с одной стороны, уменьшает коротко-канальный эффект, повышает
напряжение прокола, позволяет получить заданное значение порогового
напряжения V1H, однако при высоком уровне легирования приводит к
возникновению нежелательных токов утечки /c/fl/ и /етвг
Глава 2 Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
Толстый «high-fc
слой окисла '
Ореол
Ретроградное
распределение
примеси
LDD
Эпитак 1альный слой
к
Рис. 2.20. Субмикронныи МОП-транзистор, изготовленный по технологии,
использующей «high-Л» ползатворный диэлектрик
В последние годы ведущие компании — производители субмикронных ИМС
перешли на использование целого ряда новых конструкций МОП-транзисторов, в
которых для создания области подзатворного диэлектрика используется окисел с
высокой диэлектрической проницаемостью — тн «high-hy-диэлектрик, как правило на
основе гафния (Hf). Структура такого прибора изображена на рис. 2.20.
Эта технология позволяет устранить основные вышеперечисленные недостатки
традиционной конструкции за счет следующих решений"
— применение «high-A:» диэлектрика дает возможность увеличить ток включения
I0N без возникновения туннельного тока затвора;
— специальным образом рассчитанные и реализованные распределения
примесей в различных областях прибора позволяют значительно снизить токи
утечки /(1Ш и 1ВТВП атакже практически исключить обратный ток/>-л-перехо-
да Ijunc
— использование новых, ранее неизвестных высокотехнологичных материалов
и технологических методов их осаждения позволяет существенно уменьшить
вероятность пробоя.
Таким образом, из всех видов токов утечки, при создании новых субмикронных
приборов, разработчику следует учитывать только подпороговый ток У9{/в, что задачу
проектирования упрощает, не требует использования новых пакетов САПР и более
глубокого понимания физической сущности процессов, происходящих в МОП-
транзисторе с уменьшенными линейными размерами элементов и уменьшенными
объемами активных областей полупроводниковой структуры транзистора.
2.4.3.1. Подпороговый ток утечки ISUB субмикронного МОП-транзистора
Подпороговый ток утечки ISUB — это классический диоЪфузионный ток электронов
через подложку р-типа из истока в сток Важно помнить, что это не «паразитный»
ток — он является неизбежным компонентом тока стока и обусловлен физическим
механизмом работы субмикронного транзистора (рис. 2.21).
Известная ранее и действующая для субмикронных размеров транзистора
экспоненциальная зависимость напряжений затвора и стока от концентрации
носителей заряда, в свою очередь, приводит к экспоненциальной зависимости и
для подзатворного тока [3,10]:
^=НлС^ехр(И^
LK \ nV
1-ехр
V DS
у,
(2 13)
2.4. Взаимосвязь утечки и статического потребления мощности в структуре уф i
субмикронного МОП-транзистора _^
Затвор
Исток ^^^^^_^^_^^^_^^^^_ Сток
*>0
Подложка
Рис. 2.21. Формирование подпорогового тока утечки Ism
Величина подпорогового тока экспоненциально растет с понижением
величины порогового напряжения V Кроме того, величина /„ в выражении
(2 13) обратно пропорциональна величине LN (длине канала) Следовательно,
уменьшение технологических норм в субразмерную область должно неизбежно
приводить к значительному увеличению подпорогового тока утечки и этим
эффектом разработчикам нельзя пренебрегать при расчете величины потребляемой
мощности и других функциональных характеристик проектируемой
микросхемы.
Для транзисторов с очень коротким канаюм в силу физических причин под-
пороговый ток утечки увеличивается не только из-за уменьшения величины LN,
поскольку длина канала также влияет на величину порогового напряжения VTH
В случае если область стока МОП-транзистора расположена близко к области
истока, ОПЗ истока и стока активно взаимодействуют друг с другом (до конца
этот механизм еще не описан), что в итоге понижает потенциальный барьер со
стороны истока.
Выражение для подпорогового тока в режиме выключения 1оп (для VGS = О и
V > VTH) можно представить в следующем виде:
'i«.=M.C9*-K2«P -т£
ln К nV,J (2.14)
Качественный анализ последнего выражения позволяет сделать ряд полезных
для практических применений выводов:
— подпороговый ток экспоненциально растет при снижении величины
пороговых напряжений МОП-транзисторов;
— численное значение подпорогового тока увеличивается прямо
пропорционально уменьшению длины канал, при этом имеет место известный ранее
коротко-канальный эффект (уменьшение порогового напряжения УТН), а
также эффект индуцированного стоком снижения барьера (DlBL-эффект).
— численное значение подпорогового тока увеличивается при повышении
температуры, что необходимо компенсировать соответствующими
схемотехническими решениями, для обеспечения работоспособности на высоких
температурах эксплуатации ИМС.
2.4.3.2. Туннельный ток затвора IatTf МОП-транзистора
До наступления эры нанометра токи затвора рассматривались как чисто
динамические, а МОП-затворы рассматривались обычно только как конденсаторы
и они не проводили постоянные токи. Однако с уменьшением толщины подза-
Глава 2. Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
творного окисла до нескольких нанометров появляется возможность туннелиро-
вания тока через затвор, в связи с чем и возникает статическая компонента тока
утечки.
Ток утечки затвора возникает только в том случае, когда имеется разность
потенциалов вдоль затвора, т.е. когда транзистор включен. Подпороговый ток утечки,
напротив, возникает только в том случае, когда транзистор выключен. Токи утечки
затвора МОП-транзистора в итоге влияют как на рассеиваемую мощность, так и
на функциональность ИМС.
В случае, когда ток затвора / о пределен для наихудшего случая (У = 1,2 В и
У^ = Vb=Q В), его величину можно определить следующим образом:
1вЛ„ = W х L *А1П х Vjym -Vn) х exp (-B,„ x T„). (2.15)
Здесь Аю и Вю — параметры туннельного тока затвора, L — длина канала, У —
напряжение плоских зон.
Как уже отмечалось многократно, на масштабирование приборов влияет не
только использование новых технологий, но и внедрение новых материалов. Так,
в настоящее время большое внимание уделяется использованию high-A: материалов
в качестве подзатворных диэлектриков, что приводит к снижению тока утечки по
затвору, поскольку в приборах могут быть использованы более толстые «окислы»,
не дающие проигрыша с точки зрения емкости затвора и работающие при заданных
значениях пороговых напряжений.
2.4.3.3. Ток выключения I МОП'-транзистора
Учет поведения тока выключения /он,МОП-транзисторапри проектировании ИМС
для различных технологий глубокого субмикропа чрезвычайно важен.
Так, на рис. 2.22 представлены широко используемые на практике результаты
моделирования вольт-амперных характеристик, учитывающие особенности
поведения основных компонентов тока утечки МОП-транзистора в зависимости
от используемых технологических норм изготовления, а также с учетом различных
условий эксплуатации приборов (напряжение питания У,)0).
Расчеты проводились с использованием широко известной модели BSIM4
с применением модели ВРТ (Predictive Technology Model — модификация BSIM4,
учитывающая эффекты глубокого субмикрона) [9, 11].
Анализ результатов моделирования позволяет сделать следующие выводы:
— для Vn> ^.обедненный слой стока становится тоньше, что приводит кувели-
чению количества электронов, проходящих через барьер, что, в свою очередь,
вызывает рост токов /ййи /0Ff (GIDL-эффект, см. разд. 2.2);
— проявляется зависимость порогового напряжения от У при этом
^уменьшается при росте Кй5(01В1^-эффект, см. разд. 2.2);
— для технологии глубокого субмикрона (45 нм) ток выключения / возрастает
на шесть (!) порядков (подпороговый ток для VGS = 0) по сравнению с
«относительно-субмикронной» технологией (130 нм).
2.4. Взаимосвязь утечки и статического потребления мощности в структуре g I
субмикронного МОП-транзистора j
И)Е-02Т
-0,5 0 0,5 1 v в 1.5
gate'
Рис. 2.22. Результаты моделирования вочьтамперных характеристик lSD(VCATl)
МОП-приборов, изготовленных по 45 и 130 нм технологиям
2.4.3.4. Методы снижения величины статической мощности потребления
МОП-транзистора
К настоящему времени разработано множество разных подходов для снижения
потребления КМОП статической мощности. В этом разделе рассмотрим только два
уже опробованных на практике метода, в которых для ограничения величины 1оп
используются мультипороговые величины VTH на одном полупроводниковом кристалле
Первый метод снижения статической рассеиваемой мощности предлагает
использование МОП-транзисторов с различным значением порогового напряжения
УТН. Спроектированные на основе этого метода КМОП ИМС называют мультипо-
роговыми (MultiThreshold или MTCMOS), они характеризуются высоким значением
VJH в «спящем режиме» для предотвращения тока утечки в режиме ожидания.
Транзистор в режиме ожидания включен между землей и логическим КМОП-элементом
«Спящий транзистор» помещается между землей и схемой быстрой КМОП-логики
с низким значением порогового напряжения V Последовательное подключение
транзистора увеличивает задержку передачи сигнала, но она может быть уменьшена
посредством соответствующего увеличения площади
Недостатки такого способа: невозможность устранения утечки в активном
режиме и повышенная площадь базовой ячейки ИМС Другие разновидности
этого метода включают способы использования двойного {dual) порогового
напряжения V domino-логику, специальное смещение напряжения подложки для
Глава 2. Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
изменения У в режиме ожидания и использование отрицательных напряжений
n-МОП-транзистора (для большего смещения транзистора в область отсечки).
Методы «однопорогового» устранения утечки предполагают использование
работы транзисторов в режиме ожидания, а также снижение уровня токов утечек,
зависящих только от состояния транзистора. Все эти методы предусматривают
«жертвование» площадью для ограничения статической мощности и в большинстве
случаев устраняют токи утечки только в режиме готовности. Фактически сфера их
применения ограничивается ИМС для портативных устройств, таких как
процессоры ноутбуков. Кроме того, некоторые из предложенных методов неэффективны
для решения проблем масштабирования, например— использование логики домино
и смещение подложки при контроле Уш Использование двойных У описанное
далее, — сегодня один из самых эффективных методов в high-end микропроцессорах.
Рассмотрим более подробно второй метод, который называется «Метод двойного
порогового напряжения V.nj> (dual- У method) [12].
Сегодня разработчики схем в союзе с технологами имеют возможность управлять
величиной пороговых напряжений МОП-транзисторов на одной интегральной схеме
с тем, чтобы можно было изготовить прибор с высоким или низким пороговым
напряжением. Влияние порогового напряжения У на задержку и энергопоторебление
элементов, таких как инверторы и И-НЕ вентили, весьма существенно. Снижение
УГН (при постоянном У00) экспоненциально увеличивает значение тока выключения
и одновременно линейно уменьшает задержку распространения сигнала.
Дополнительный этап регулировки порогового напряжения с использованием подлегирования
посредством ионной имплантации позволяет разработчикам выбирать наилучший
варианте целью экономии потребляемой мощности. Так, элементам,
расположенным на критических путях распространения сигнала, могут быть обеспечены низкие
значения УТН, а элементы, не являющиеся критическими относительно времени
распространения сигнала, могут иметь высокие значения VrH и большие задержки
при переключении. Результаты исследований таких технических решений
показывают снижение потребляемой мощности, обусловленной токами утечки, на 40—80%
с минимальным увеличением времени задержки по сравнению со схемами, в которых
используются только элементы с низкими пороговыми напряжениями [2,13].
На рис. 2.23 показано увеличение тока включения для элементов с низким
значением У Ток включения / возрастает быстрее при снижении порогового
напряжения Утнна 100 мВ при масштабировании технологии. «Цена»тока
выключения /для 20% повышения тока включения снижается при масштабировании
технологии.
Рис. 2.24 иллюстрирует тенденцию уменьшения тока выключения при уменьшении
технологических норм и величины У00ддя п- и р-канальных МОП-транзисторов.
Относительное различие по величине тока выключения между двумя
одинаковыми МОП-транзисторами с разным значением У будет оставаться постоянным
по всей площади схемы (при увеличении в 15 разтока выключения и уменьшении
УТП на 100 мВ). Полагая, что значение тока выключения изменяется на постоянную
величину, равномерное улучшение тока включения при масштабировании
размеров показывает, что подход к устранению утечки с использованием приборов
с двойным У (как вариант мульти-К7//), по сути, является масштабируемым.
2.4. Взаимосвязь утечки и статического потребления мощности в структуре
субмикронного МОП-транзистора
83J
30 л
25-
20-
-° 154
1-
о
о
о.
10-
5-
0
—I—
180
—I—
130
100
-г-
70
-г-
50
—г-
35
■100
Увеличение тока laFF для обеспечения
20% прироста 1т
•" величение тока 1т при уменьшении Vm на 100 мВ
Опубликованные pejyjibidibi
о
о
н
I
"х"
о
•о
^10 I
о
m
ш
х
X
Технологический процесс, нм
Рис. 2.23. Характер изменения тока включения /0л,для длементовс низким значением
К., при масштабировании проектных норм
0,25
0,18
0,09
0,15 0,13
Технологические нормы, мкм
Рис. 2.24. Зависимость уменьшения удельного значения тока выключения оттехно-
логической нормы и напряжения питания
Следует отметить, что полученное экспериментально результирующее
увеличение тока выключения на 20% выше по сравнению с этими же показателями при
использовании МОП-приборов с высоким пороговым напряжением Для 35 нм
технологии требуется 7-кратное увеличение тока выключения, чтобы получить
всего лишь 20% увеличение управляющего тока
2.4.3.5. Особенности проектирования субмикронных аналоговых
и аналогово-цифровых БИС с учетом статического
потребления мощности
В связи с наукоемкой природой аналогового проектирования, большинство
аналоговых проектов на сегодняшний день все еще являются результатом «ручной
работы» проектировщиков аналоговой техники, которые пользуются SPICE-подобными
t
g4 Глава 2 Особенности конструктивно-схемотехнического проектирования
j^f/ субмикронных микросхем
программами и интерактивной средой для моделирования топологии в качестве
вспомогательных объектов Это делает процесс проектирования аналоговых схем
долгим и склонным к ошибкам Поэтому, несмотря на то, что аналоговые схемы
обычно занимают лишь малую долю от схем и систем на кристалле, имеют дело
со смешанными сигналами, их разработка часто узкоспециализирована
применительно к проектам систем со смешанными сигналами (аналогово-иифровые).
Несмотря на затраченное время проектирования и усилия, направленные на
уменьшение стоимости испытаний, аналоговые схемы часто являются основной
причиной ошибок во всей цифро-аналоговой схеме и требуют проведения
анализа и дорогих дополнительных испытании Такая «ручная работа» занимает много
времени, прежде чем проект выйдет на потребительский рынок. Этим объясняется
на момент выхода книги растущая потребность в инструментах САПР для
проектирования аналоговых схем с повышенной производительностью, позволяющих
разработчикам быстро и с первого раза правильно спроектировать аналоговую
схему и даже уменьшить время на проектирование за счет автоматизации решения
определенных задач (или всего процесса) проектирования схемы
Поскольку базовый уровень абстракции проекта на аналоговых приборах
находится, в основном, на транзисторном уровне, актуальной представляется проблема
создания коммерческого CAD-инструмента, обеспечивающего проектирование
аналоговой схемы на уровне базовых ячеек (cell level) и синтез топологии. На их
основе в этом направлении за последние 10 лет отмечался существенный прогресс,
а в последние годы на рынке появился и ряд эффективных коммерческих
предложений Большинство базовых методов, как в области проектирования И МС, так
и синтеза топологии, основаны на мощных вычислительных инструментах
оптимизации. Эти средства помогают разрабатывать схемы в гораздо более короткие
сроки, чем при ручном проектировании. В качестве примера на рис. 2.25 показан
один из первых иптерфейсоодля проектирования системы детектирования частиц
с использованием инструмента аналогового синтеза AMGIE/LAYLA [14].
□ □ □ □ □ □ □
, ~~I\\HL
□ 1ST "=
г
□
i — ■■ ■ ■ —■
i * ■■■■■ .... _
i -I ■■■ С^
Рис. 2.25. Топология схемы для детектирования частиц, полученная с использованием
инструмента аналогового синтеза AMG1E/LAYLA
2.4. Взаимосвязь утечки и статического потребления мощности в структуре
субмикронного МОП-транзистора
asJ
Сложной задачей при проектировании полупроводниковых устройств со
смешанными сигналами, где прецизионные аналоговые и радиочастотные схемы
интегрированы на одном кристалле большой цифровой схемы, является анализ
«правильности сигнала» Суть подобного анализа заключается в верификации всех
нежелательных искажений сигнала через воздействие перекрестных помех или
в силу влияния других подключаемых блоков и систем, которые могут привести
к ошибкам в работе схемы. В аналого-цифровых И МС генерируются паразитные
сигналы (например, шумы при переключении), которые «смешиваются» с
полезным сигналом, уменьшая или даже сводя на нет функциональные характеристики
аналоговых радиочастотных схем Эти взаимодействия могут возникать в самых
разных местах — на емкостях или (на более высоких частотах) индуктивностях,
на линиях питания или в местах соединений с подложкой, при термических
взаимодействиях, от контактов к корпусу, при электромагнитной
интерференции и др.
В последние годы особенно большое внимание уделяется анализу возникающих
при переключении помех, которые распространяются через подложку,
разделяющую аналоговые и цифровые схемы. В моменты переключения цифровая схема
может сгенерировать остроконечные сигналы в подложку, которые затем будут
передаваться в чувствительные аналоговые радиочастотные элементы этой же
схемы В качестве примера рассмотрим VCO на 2,3 ГГц и схему цифрового блока
(250 000 вентилей), работающего на частоте 13 МГц
На рис. 2.26 показана FM модуляция цифровых сигналов около частоты VCO,
что может привести к конфликтам с требованиями по полосе частот.
PEAK
LOG
10
dfl/
ИА вВ
SC FC
CORP
0 dBn
MARK
13.0
-50.
1
£Я Л
MHz
56 dB
. 1
AT
tf\lmJ
10 dB
±1а\м
s
i J
W
>
1
' vt,V<
МКЯ
M.L,
a is.
-•50.
L.1
M*
9 MHZ
Б6 d3
^J\Ai
CENTER 2 3798 GHz
RES BM 1.0 MHZ
SPAN £00.0 *4Z
SM> 20.0 амос
VBW 300 kHz
Рис. 2.26. Осциллограмма измерений FM модуляции цифро-аналоговой ИМС,
обусловленная шумами в подложке при переключении МОП-транзисторов
Глава 2 Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
40
30
20
10
0
-10
-20
-30
-40
{•
i I
11 V
1
V-
^„(0 Измерено для 100 не
9,713 mVbms 57,28 mV^
V^Jit) Смоделировано для 100 не:
7 829 Ml/BMS 59,623 м1/№
^
оделирование
__ 1
Измерение
0 10 20 30
40 50 60
Время, не
70 80 90 100
Рис. 2.27. Сравнение измеренного и SW^N-промоделированного шума в
экспериментальной WLAN системе на кристалле
В настоящее время продолжаются активные исследования с целью найти
эффективные технологические решения для решения подобных проблем Для
решения задачи противодействия распространению шума через подложку, как правило,
используют классический разностный метод (или метод граничных элементов),
посредством которого рассчитывается интегральное распределение потенциала по
подложке, возникающего из различных установленных источников шумов, что
позволяет проводить соответствующее моделирование Этот анализ распространения
сигнала должен производиться в сочетании с анализом процесса реализации
активного цифрового переключения, чтобы исследовать изменяющиеся со временем
сигналы и проанализировать воздействие всех возможных локальных изменении
напряжения на подложке на характеристики аналоговой схемы В ряде случаев
разработчик вынужден применять такие решения, как снижение эффективного
числа разрядов в АЦП, чтобы решить все проблемы сразу.
Например, на первом этапе анализа с помощью SWAN-методологии
определяется уровень шума при переключении, который генерируется в цифровых
схемах системы посредством предварительной характеризации каждого элемента
в библиотеке стандартных цифровых ячеек с макромоделью, включающей в себя
ток, инжектируемый в подложку и обусловленный преобразованием на входе
Далее производится расчет полной инжекции всей системы путем учета совокупных
переключающихся элементов в период, зависимый от событийной информации,
полученной, в свою очередь, при VHDL моделирования системы [15].
На рис. 2.27, в качестве примера, показано сравнение между результатами
SWAN-моделирования по времени и результатами измерений на большой
экспериментальной WLAN-системе на кристалле с 220 000 вентилей. Эта система на
кристалле содержит OFDM WLAN модем и низкочастотный ИФ цифровой
модулятор-демодулятор, изготовленный по КМОП 2Р5М технологии 3,3 В. 0,35 мкм на
эпитаксиальнои подложке По сравнению с результатами измерений моделирование
в диапазоне от 0 до 100 не показало погрешность значений напряжения в пределах
2.5. Динамическое потребление мощности субмикронного МОП-транзистора
20% отего среднеквадратичной ошибки и в пределах4% от максимальных значений,
что является очень хорошим результатом для этой трудной задачи учета анализа
шума от подложки. Разрабатываются также другие методы анализа влияния шумов
на производительность встроенных аналоговых блоков [16].
В будущих нанометровых технологиях будут возникать и другие проблемы
обеспечения надежной передачи сигналов, которые необходимо анализировать
и моделировать. К таким проблемам относятся, например, электромагнитные
взаимодействия и пр.
2.5. Динамическое потребление мощности
субмикронного МОП-транзистора
Влияние величины порогового напряжения УГнна время задержки логических
вентилей растет с уменьшением технологических норм, как показано на рис. 2.28. Это
объясняется тем, что ускоряющее напряжение (разностьмежду величиной напряжения
питания и величиной порогового напряжения переключения) (VDD — Vni) становится
все меньше, что приводит к возрастанию вклада У в величину ускоряющего
напряжения (К,,,- У ).
1,5В
о.
ф
$
Пороговое напряжение Vm, В
Рис. 2.28. Влияние разброса порогового напряжения УТня задержку в вентиле
Эффект технологического разброса значения У можно уменьшить на этапе
проектирования схемы таким образом, чтобы при расчетах требования к
величине задержки сигнала учитывались по наихудшему случаю (т.е. при наибольших
значениях Утн). На рис. 2.28 в качестве примера иллюстрации влияния различных
факторов на задержку сигнала в приборе приведена зависимость численного
значения задержки от величины порогового напряжения МОП-транзистора при разных
значениях напряжения питания VDD ~ от 1,0 до 3,0 В. Однако это приближение
наихудшего случая отрицательно сказывается на результатах расчета величины
Глава 2. Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
рассеиваемой мощности. Задаваемые геометрические размеры элементов схемы
и, следовательно, их паразитные емкости будут больше, чем это необходимо в
реальном случае, когда У не столь высоко.
Тем не менее динамическая составляющая выделяемой мощности
определяется величиной СУ002, которая не зависит от Угн. Эффект геометрических размеров
элементов ИМС в большей степени влияет на величину рассеяния мощности
в схеме, чем на величину задержки распространения сигнала в ней. По этой
причине правильный учет влияния результатов проектирования по «наихудшему
завышению размеров» на степень снижения мощности в схеме приобретает все более
важное значение и обуславливает необходимость проведения с разработчиками
ИМС специальных занятий, посвященных этому этапу проектирования. Нами
рассмотрены некоторые важные особенности повышения основных
характеристик масштабирования субмикронных МОП-транзисторов, которые необходимо
правильно понимать с точки зрения физики работы и соответствующим образом
учитывать в расчетах.
Как показано выше, масштабирование размеров в субмикронную область
технологии приводит к возрастанию токов утечки МОП-транзисторов до такого
уровня, когда ими уже нельзя пренебрегать. Для снижения этого эффекта
разработано достаточно много технологических приемов и схемотехнических методов,
и исследования в этой области продолжаются. Первая группа таких методов, так
называемые МПКМОП (мультипороговые КМОП-схемы) использует повышение
порогового напряжения именно тех транзисторов проектируемой схемы, которые
не определяют критическую временную характеристику задержки. Этотспособ
приводит к снижению подпороговых токов утечки без существенного отрицательного
влияния на быстродействия схемы. Для осуществления такого способа применяются
различные технологические приемы повышения УТН. Метод ИПКМОП включает
и такое решение, что некоторые схемы с потенциальными утечками отключаются,
когда они находятся в неактивном выключенном состоянии.
Вторая группа методов борьбы с токами утечками называется ИПКМОП
(КМОП с изменяемым порогом). В этой технологии величина порогового
напряжения У регулируется посредством изменения уровня напряжения, подаваемого
на подложку. Существует целый ряд конструктивно-технологических и
схемотехнических решений, позволяющих адаптировать напряжение, подаваемое на подложку
транзистора [3]. Однако у всех таких решений существует одна общая проблема: с
масштабированием технологии в сторону уменьшения эффект подложки становится
все меньшим. Это означает, что влияние напряжения, подаваемого на подложку,
в зависимости от конкретного значения У снижается, что ограничивает
эффективность ИПКМОП метода.
Приведенные примеры показывают, что существует такое критическое
положение, когда дальнейшее масштабирование МОП-транзистора уже не имеет
смысла. Величину задержки в этом процессе масштабирования еще можно намного
уменьшать, однако «проигрыш» в рассеиваемой мощности из-за возрастания токов
утечки и применение метода проектирования по наихудшему случаю уже
становятся неприемлемыми. Более того, на первое место начинают выходить проблемы,
связанные с разбросом параметров в целом по пластине.
2.5. Динамическое потребление мощности субмикронного МОП-транзистора
89 В
45 #
2.5.1. Задержки распространения сигнала на внутренних межсоединениях
кристалла
Поскольку величина задержки распространения сигнала на межсоединениях имеет
тенденцию к возрастанию по мере уменьшения проектных норм, становится все более
трудно сохранять в пределах одного кристалла синхронность между различными
частями цифровой схемы (рис 2.29) В уже обычной субмикронной 90 нм
технологии максимальная длина межсоединения равна примерно 2 мм с коэффициентом
асимметрии менее 20% при частоте I ГГц С уменьшением шага межсоединения и
ширины линии это расстояние еще больше уменьшается. Такая тенденция
требует применения адекватных архитектурных решений, локализации в одном месте
кристалла секторов хранения и обработки информации применение специальных
цепей дополнительных связей, которые «локально» синхронны между собой, но
в целом по отношению к «площади кристалла» — асинхронны Очевидно, что это
приводит также к дополнительному расходу мощности (и использованию
дополнительных областей кремния) в совокупности с возрастанием сложности самого
процесса проектирования.
500 1000 1500 2000
Тактовая частота, МГц {tw - 20% периода)
Рис. 2.29. Максимальная длина межсоединений для 20% фазового сдвига сигнала
в зависимости от тактовой частоты для обычных (металл 1 и металл 2)
межсоединений с технологической нормой 90 нм
2.5.2. Методы снижения уровня динамической мощности
субмикронных БИС
Следует отметить, что плотность рассеиваемой активной мощности встроенных
в кристалл устройств памяти, таких как, например, внутрипроцессорный SRAM кэш,
обычно на порядок меньше, чем для цифровых логических устройств (рис. 2.30).
В связи с этим все характеристики современного сложного процессора могут
быть улучшены с точки зрения снижения энергопотребления путем использования
в его архитектуре большего количества элементов встроенной памяти чем логических
элементов схемы [3].
i
9Q Глава 2 Особенности конструктивно-схемотехнического проектирования
jg(/ субмикронных микросхем
100
Рис. 2.30. Сравнительная зависимость
плотности рассеиваемой мощности от
технологической нормы для встроенных схем памяти и
цифровых логических схем
0,25 мкм 0,18мкм 0 13мкм 0 1 мкм
Эта концепция очевидна — в будущем микроархитектуры будут использовать все
больше внутрипроцессорные кэши для достижения большей производительности
при сравнимо небольшом росте их суммарного энергопотребления [2].
Так сложилось, что улучшение характеристик однопоточных (не конвейерных)
процессоров общего назначения исторически требовало использования большого
количества логических транзисторов для одновременного выполнения множества
параллельныхдействий (операций) Например, простоавтоматическидля повышения
производительности на40% необходимо было удвоитьчисло транзисторов (рис. 2.31).
Очевидно, что такой традиционный способ решения проблемы, связанной
с повышением функциональных характеристик цифровой схемы при переходе
технологических норм изготовления в область глубокого субмикрона, является
неэффективным с точки зрения использования транзисторных ресурсов
кристалла Этот подход считается удовлетворительным для существующего уровня
проектирования Но если взять ограничения по рассеиваемой мощности за основу, то
современная микроархитектура должна включать в себя специальный функционал
для улучшения быстродействия одновременно со снижением энергопотребления и
площади (табл. 2.1) [2. 3]
i
П роизводительность
1,5 1 0,7 0,5 0,35
Технологические нормы мкм
Рис. 2.31. Эффективность микроархитектуры
0,18
2.5. Динамическое потребление мощности субмикронного МОП-транзистора
Таблица 2.1. Эффективность аппаратных устройств специального назначения
Тип приборов
Общего назначения
Специального назначения
Площадь
кристалла
2Х
< 10%
Мощность
2Х
< 10%
Производительность
-1,4 X
1,5-4 X
Как видно из этой таблицы, исследования встроенных специальных
функциональных блоков по сравнению со схемами общего назначения позволяет примерно
на 10% уменьшить величину потребляемой мощности и при этом возможно
достижение четырехкратного увеличения производительности.
Такие приборы с двойным питанием (dual- VDD) [17, 18] давно и активно
используются разработчиками для снижения мощности переключения и токовых утечек
(как подпороговой, так и через подзатворный окисел) без нарушения общих
характеристик прибора. «Временно активные» транзисторы будут использовать
высокое напряжение питания, а «временно неактивные» — низкую величину VDD.
Более того, отдельные специализированные функциональные в системе БИС блоки
могут использовать низкое значение У00ддя снижения рассеиваемой мощности и
восстановления снижения характеристик в устройстве аппаратным способом без
ухудшения производительности.
При современных поколениях микроэлектронной технологии транзисторы
доступны разработчику в большом количестве. Следовательно, копирование
(replication) аппаратных средств является приемлемым методом снижения
мощности потребления. Это привело к тому, что рассеиваемая мощность
интегрированного устройства синхронизации стала преобладающей среди других компонентов
мощности процессора. Снижение амплитуды импульсов синхронизации с целью
снижения мощности устройства синхронизации возможно только в случае, если
используется приемлемый схемотехнический способ управления флуктуациями
и искажениями формы напряжения при низком значении VDD. При этом особая
роль здесь принадлежит эффективным преобразователям логических уровней, а
также методам снижения шумов при переходе из области высокого значения VDD
в область его низкого значения.
2.5.3. Анализ и расчет динамической мощности, обусловленной
токами утечки
Предложенные почти двадцать лет назад [19, 20] приборы с двойным пороговым
напряжением Ут, и сегодня позволяют существенно снизить мощность тока утечки
в активном режиме, в режиме включения и в выключенном состоянии. Два
значения У обеспечиваются использованием различных технологических операций
для формирования каждого транзистора. Для транзисторов, критичных к своим
рабочим характеристикам, обеспечивают низкое значение УТН, что способствует
улучшению рабочих характеристик всего кристалла. Поскольку частота работы
всего кристалла определяется только частью таких транзисторов на всем пути
прохождения сигнала, возможен селективный выбор транзисторов с определенным
значением К7//без потери характеристик всей схемы посредством использования
конструкции транзистора с низким значением Угн.
t
92 Глава 2 Особенности конструктивно-схемотехнического проектирования
^f/ субмикронных микросхем
2
S й
||
1 со
ч
§5
ее
И
СО О
115
£3
cix
|l
со о
60%
55%
50%
45%
40%
35%
30%
25%
20%
15%
10%
5%
0%
-
Я
Прс )лыа т счет
еме 13кимпор( эвымна кением
1 1 1
1 1 1
Использование транзисторов ^__^ _
с низким пороговым напряжением.134%| ™
1 ^^
■
0% 5% 10% 15% 20% 25%
Рис. 2.32. Увеличение производительности в зависимости от использования
транзисторов с высоким пороговым напряжением
На рис. 2.32 показан пример анализа схемы, где использовано 20% транзисторов
с низким значением VTH обеспечивают улучшение времени задержки на 34% для
всего кристалла с высоким значением VTH
Обычно у транзисторов с низким значением К7//токи утечки в 10 раз выше,
чем у кристаллов с высоким значением VTjr Таким образом, выбирая количество
транзисторов с низким значением У,нДО 34% от общего числа транзисторов,
можно получить улучшение по задержкам на 24% при увеличении токов утечки всего
лишь в три раза.
Другой способ снижения величины токов утечки при переключениях (burn-in)
в неактивном («спящем») режиме — подведение обратного напряжения (Reverse
Body Bias, RBB)) к транзисторам с целью повышения величины VTH, когда не
требуется высокая производительность в указанных режимах Существует оптимальная
величина RBB, при которой мощность тока утечки минимальна Использование
величины RBB большей, чем это значение, приводит к росту тока утечки через
/>-л-переход и, как следствие, к росту полной мощности тока утечки В
субмикронной технологии с нормами ниже 90 нм такой оптимальной величиной RBB
является напряжение приблизительно 500 мВ [18] При этом достижимо снижение
токов утечки в два-три раза
Однако эффективность метода RBB снижается с уменьшением длины канала и
величины порогового напряжения VTH (рис 2 33). Важно отметить, что возможности
модуляции величины порогового напряжения V1H с использованием RBB
ухудшаются по мере проявления эффектов короткого канала и снижения объемных
эффектов из-за меньшего уровня подлегирования канала Поэтому использование
RBB становится менее эффективным при дальнейшем масштабировании размеров
и вследствие роста токов утечки, при уменьшении длины канала.
2.5. Динамические потреб кние мощности субмикронноги МОП-транзистора 93 |1
■ '■■■■'■! ' mum ■ t t t.iiii m ■ ■ ■ . ■■>■!
0,1 1 10 100 1000 10 000
Требуемый lOFp нА/мкм
Рис. 2.33. Снижение тока подпороговой утечки с использованием метода RBB в
зависимости от проектных норм
т
_J device
rip
V
о
1-
>n
л
т
X
со
m
о
о
S
Q.
О
X
1,2
I
ОН
0,6
0,4
0,2
0i
/ stack-u
stack-l
W
о!
0,5
1,5
Ц„,в
а;
б;
в;
Рис. 2.34. Ток утечки субмикронного МОП-транзистора и эффект стека: единичный
транзистор (а), стек транзисторов (б), зависимость нормированного тока
от напряжения (<?)
Ток утечки через последовательно соединенные транзисторы, или «стеки»
транзисторов, с более чем одним прибором в выключенном состоянии почти на
порядок величины ниже по сравнению с ситуацией единичного устройства (рис. 2.34)
Этот так называемый эффект стека может быть использован для снижения утечек
в микросхемах
Коэффициент эффекта стека определяется как отношение величины тока
утечки одного МОП-транзистора к величине тока утечки всего стека Этот
коэффициент увеличивается с ростом DIBL-фактора и ростом напряжения питания
По мере уменьшения величины напряжения питания и усиления DIBL-эффекта
с масштабированием технологии эффективность снижения утечки с помощью
стеков растет.
Компромисс между утечками и задержками, достигаемый при использовании
стекового эффекта, сравним с подобными компромиссами, достигаемыми
посредством увеличения длины канала (рис. 2.35).
Глава 2 Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
10
I
со
X
X
со
m
О
о.
2
О.
о
I
Двухстековый
(Low-l^)
Low-V„
■ ■ ■ ' ■ '"'
i
1
1е-3 1е-2 1е-1 1е+0
Нормированная величина laFf
Рис. 2.35 Достижение компромисса между током утечки и задержкой посредством
использования эффекта стека
Увеличение длины канала субмикронного МОП-транзистора приводит к
снижению утечки, поскольку одновременное снижение У и уменьшение длины канала
сопровождается сохранением величины исходной входной емкости. В технологии с
нормами ниже 90 нм, где используется HALO подлегирование, снижение У обычно
наблюдается для длин канала, больших, чем номинальное значение. Более того,
двумерное распределение потенциала свидетельствует о том, что удвоение длины
канала менее эффективно для снижения утечки, чем последовательное
соединение двух транзисторов, особенно для случая, когда DIBL-эффект существенен.
Результаты моделирования показывают, что длина канала должна быть выполнена
в три раза больше, чтобы достичь тех же токов утечки, что и при последовательном
соединении двух транзисторов, что дает рост задержки на 60% Ясно, что «стековое
усиление» предпочтительно для уменьшения утечки.
Обычно топологии микросхем содержат большие логические блоки,
состоящие из отдельных цепей последовательно соединенных транзисторов, в составе
логических вентилей Эти так называемые естественные стеки можно использовать
для снижения уровня токов утечек в «спящем» режиме. Однако надо понимать, что
в больших схемных блоках, например, в 32-битном статическом КМОП Kogge-Stone
сумматоре, величина утечки в существенной степени зависит от вида входного
вектора, т.е. от содержания нулей и единиц, которое изменяется обычно в каждом
такте работы микросхемы (рис. 2.36).
m
§• 30%
ь\
8 20%
х
л
| 10%
х
со
# 0%
Вы лкий V„
Низкий V„
5,0 5,6 6,2 6,8 7,4 105,0 120,0 135,0
Ток утечки, мкА
Рис. 2.36. Контроль изменения токов утечки
2.6. Проблемы корпусироииния субмикронных микросхем
Полное число «отключенных» устройств и число транзисторных стеков с двумя
или более отключенными транзисторами изменяется вместе с изменением
входного вектора. Поэтому и динамическая мощность потребления меняется вместе
с входным вектором.
Когда блок находится в режиме холостого хода, он может хранить входной
вектор, обеспечивающий минимальную утечку. Это может в два раза снизить утечку
в «спящем» режиме. Для этого не нужно применять каких-то дополнительных мер,
поскольку заранее заданный входной вектор может быть закодирован в цепь
обратной связи. Минимальное время, в течение которого схема должна находиться
в «спящем» режиме, чтобы энергия перехода в режим входа и выхода из него
составляла менее 10% от сохраненной энергии утечки, составляет десятки
микросекунд. Это время уменьшается с дальнейшим масштабированием технологии и, как
следствие, ростом утечки, что делает этот метод более привлекательным.
2.6. Проблемы корпусирования субмикронных
микросхем
По мере освоения промышленностью технологии глубокого субмикрона возникали
новые требования относительно сборки кристаллов в корпуса. Сборка становится
все более важным фактором, особенно в связи с повышением качества рабочих
характеристик И МС. Повышающиеся функциональные возможности, повышение
производительности, снижение рабочих напряжений и уменьшение геометрических
размеров элементов приводят к повышению плотности компоновки кристаллов
и количества входов/выходов. Все это привело к необходимости создания новых
типов многослойных корпусов, спроектированных вначале по специальным
заказам [2]. Рассмотрим здесь только некоторые из них: flip chip, ball grid array (BGA)
и pin grid array (PGA)
Flip chip (метод перевернутого кристалла) — это метод подключения
полупроводниковых кристаллов ИМС или МЭМС системы к внешней электрической схеме
с помощью «столбиковых» выводов из припоя, которые получают путем осаждения
на контактные площадки микросхемы. Столбиковые выводы из припоя
осаждаются на контактные площадки микросхемы на поверхности пластины во время
финишных операций ее обработки. Затем для установки кристалла на плату его
переворачивают на 180 градусов, совмещая контактные площадки печатной платы
со сформированными на кристалле столбиками припоя.
Ball grid array (массив шариков) — это тип корпуса для
поверхностно-монтируемых интегральных микросхем. BGA выводы представляют собой шарики из
припоя, нанесенные на контактные площадки с обратной стороны микросхемы.
Микросхему располагают на печатной плате, согласно маркировке номера первого
контакта на микросхеме и на плате. Далее микросхему нагревают с помощью
паяльной станции или инфракрасного источника, так что шарики начинают плавиться.
Поверхностное натяжение заставляет расплавленный припой зафиксировать
микросхему ровно над тем местом, где она должна находиться на плате. Специальное
сочетание определенного состава припоя, температуры пайки, флюса и паяльной
Глава 2. Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
маски не позволяет шарикам полностью деформироваться. Существуют
следующие варианты корпуса BGA: FCBGA (Flip-Chip BGA) — в таком корпусе открытый
кристалл процессора расположен на верхней части корпуса, изготовленного из
рганического материала; |iBGA (Mcro-BGA) и nFCBGA (Micro Flip-Chip-BGA) —
компактные варианты корпуса; HSBGA.
Pin Grid Array— корпус с матрицей выводов. Представляетсобой квадратный или
прямоугольный корпус с расположенными в нижней части штырьковыми
контактами. В современных процессорах контакты расположены в шахматном порядке.
В зависимости от используемого материала корпуса выделяют три варианта
исполнения: PPGA (Plastic PGA) имеет пластиковый корпус; CPGA (Ceramic PGA) —
керамический корпус, и OPGA (Organic PGA) — корпус из органического
материала.
Существуют следующие модификации корпуса PGA: FCPGA (Flip-Chip PGA) —
в таком корпусе открытый кристалл процессора расположен на верхней части
корпуса; FCPGA2 (Flip-Chip PGA 2) — отличается от FCPGA наличием теплорас-
пределителя, закрывающего кристалл процессора; nFCPGA (Micro Flip-Chip PGA) —
компактный вариант корпуса FCPGA; |iPGA (Micro PGA) — компактный вариант
корпуса FCPGA2. Для обозначения корпусов с контактами, расположенными
в шахматном порядке, иногда используется аббревиатура SPGA (Staggered PGA).
С повышением тепловыделения в кристалле технология корпусирования
должна в еще большей степени удовлетворять требованиям, накладываемым на
интенсивность быстрого отвода тепла. Снижение термического сопротивления
требует использования современных методов и средств охлаждения, таких как
более мощные вентиляторы, жидко-газовые средства и пр. Конечно, охлаждающие
системы являются наилучшим способом решения проблем отвода тепловой
мощности ИМС с технологическими нормами глубокого субмикрона и характеризуются
интенсивным выделением тепла.
Другой подход к проблеме сборки и конструктивного оформления с точки
зрения тепловых требований состоит в динамическом тепловом контроле. Эта
проблема может решаться несколькими способами. Например, так называемое
Transmeta — приближение, состоящее в динамическом изменении величины
напряжения питания при небольшой нагрузке на центральный процессор (CPU).
Другой пример теплового контроля — современные микропроцессоры компании
Intel, в которых температурный сенсор (фактически представляющий собой диод
с фиксированным напряжением на нем) вместе с источником тока и
компаратором по току определяют тот момент, когда температура в кристалле превышает
некоторую заранее заданную величину. Когда температура и энергозатраты
превышают установленные предельные величины, внутренняя частота работы ИМС
уменьшается, что снижает потребляемую мощность и, следовательно, улучшает
рабочие характеристики. В результате этого снижается термическая нагрузка на
кристалл до допустимого уровня.
Важность такого динамического теплового управления состоит в возможности
автоматически снижать мощность потребления в схеме в режиме действительной
(реальной) динамической рассеиваемой мощности по реально наихудшему
случаю, а не по наихудшему случаю из теоретических предпосылок. Эффективное
2.7. Методы обеспечения надежности передачи сигналов в субмикронных микросхемах
потребление мощности по наихудшему случаю, что практически подтверждалось
в конкретных устройствах, может составлять примерно 75% от теоретического
потребления в режиме наихудшего случая, которые не реализуются на практике.
Эта разница оказывает сильное влияние на стоимость сборки и «гибкость» схемы,
поскольку даже незначительное превышение максимальной мощности может
привести к необходимости использования дорогих устройств и методов охлаждения.
2.7. Методы обеспечения надежности передачи
сигналов в субмикронных микросхемах
Надежная, без искажений передача сигналов по внутренним межсоединениям
в высокопроизводительных схемах, изготовленных по технологии глубокого
субмикрона, является одной из серьезнейших проблем, поскольку распространение
сигналов по кристаллу в условиях постоянно сокращающегося тактового периода
(цикла работы) сопровождается целым рядом «электрических явлений».
Даже при обычном небольшом ограничении по времени распространения
сигнала значительная мощность расходуется на достижение желаемого
быстродействия схемы. Основываясь на принятой в сфере проектировщиков
парадигме распространения сигналов, согласно которой следует размещать большие
КМОП-буферы для быстрой передачи вдоль эквивалентной RC-цепочки, требуется
не менее 50 Вт мощности в наноразмерной структуре. Размещение необходимых
схем повторителей (их требуется около 106 при 50-нм технологической норме по
сравнению с примерно 104 в большом 180-нм микропроцессоре и контроллерах)
повышает сложность в эффективном распределении мощности при разработке
топологии. Одно из наиболее часто используемых решений состоит в применении
современных принципов передачи и обработки сигналов, таких как использование
дифференцированных шин передачи и/или драйверов и ресиверов. Во многих
случаях эти подходы могут снизить потребление мощности и величину задержки
в связи с уменьшением «скачков» напряжения. Например, в микропроцессорах
Альфа в чипе используются дифференциальные низкочастотные шины для связи
между внутренними функциональными элементами. Мощность рассеивания для
этих шин была снижена посредством ограничения перепада напряжения до 10%
по отношению к напряжению питания VDI).
Конечно, дифференцирование передаваемых обрабатываемых сигналов
увеличивает область трассировки на топологии кристалла, но это увеличение может
быть меньше, чем ожидаемое двухкратное, из-за использования
конструктивно-схемотехнических методов экранировки процесса передачи сигналов путем
изоляции влияния от соседних сигналов на длинных линиях передачи сигналов.
Экранирование может быть неэффективным в отношении индуктивно
наведенных, несмотря на то, что низкоамплитудное дифференцирование сигналов создает
меньше помех и является более помехозащищенным, чем несимметричная
полноамплитудная КМОП-система. В связи с тенденцией увеличения потребляемой
мощности в глобальных коммуникациях использованию альтернативных методов
управления сигналами будет уделяться все большее внимание.
Глава 2. Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
2.7.1. Использование стандартных библиотек проектирования
В последнее время у разработчиков субмикронных ИМС появилась возможность
оперативно использовать при проектировании ИМС испытанные на практических
примерах библиотеки, которые дают проектировщикам nfabless-компаниям
высокотехничные решения, использующие самые прогрессивные технологии. Поскольку,
как известно, важнейшие характеристики высокопроизводительных
микропроцессоров существенно зависят от искусства заказного проектирования таких схем, то
библиотечная оптимизация может значительно повысить производительность этих
устройств. Использование таких библиотек приводит к тому, что разработанные
с использованием таких библиотек схемы имеют намного более высокое
быстродействие (в 6—10 раз), чем аналогичные заказные схемы.
Разработчики современных средств автоматизированного компьютерного
проектирования в микроэлектронике обеспечивали создание функционально полных
оптимизированных библиотек КМОП-транзисторов и их «кластеров» с
технологическими нормами глубокого субмикрона. Это существенно помогает разработчикам
микроэлектроники получить в результате проектирования необходимые
высокоэффективные ИМС. Например, такая компания, как Synopsis, предлагает полный
набор оптимизированных библиотек различных устройств, включая стандартные
ячейки, устройства входа/выхода и компиляторы памяти.
Как мы покажем далее в главе 9, большинство современных разработчиков
микросхем широко используют подобные оптимизированные библиотеки, созданные с
помощью фабрик-изготовителей (foundries).
2.7.2. Использование двух внутренних источников питающих напряжений
Одним из наиболее эффективных методов повышения динамической мощности в схемах
глубокого субмикрона является использование линии с несколькими источниками
напряжения. Эта идея обычно называется «кластерноемасштабирование напряжения».
Если имеется два источника питания V с отличающимися уровнями (VDBH и
VDDI), то схема разделяется таки м образом, что некритические с точки зрения
потребляемой мощности вентили питаются от VDDL, а критические — от VDDir Изменение
преобразования уровней происходит тогда, когда сигналы вентилей, работающих
от VDDI, передаются к логическим вентилям, питающимся от напряжения VDDH, и
эта проблема снимается посредством такого электрического соединения вентилей
запитанных от VDDI и V вместе, чтобы минимизировать количество паразитных
взаимодействий. Анализ показывает, что значение VDDI должно быть примерно
равным 0,6—0,7 от величины VDDH, чтобы уменьшить потребление мощности.
Процент снижения динамической мощности посредством использования двух уровней
VDD можно легко рассчитать, определив количество ячеек, непосредственно
относящихся к VDDI. В ряде работ показано, что в выпускаемых серийно современных
схемах медиапроцессоров, которые используют CVS, до 75% всех вентилей могут
быть запитаны от «низкого» питания VDDI без существенного изменения задержек
вдоль критических путей.
Основные сложности одновременного использования нескольких источников
питания ИМС состоят в поиске путей уменьшения площади кристалла в связи
2.8. Влияние температуры и разброса технологических параметров на характеристики
кремниевых субмикронных микросхем
с решением этой задачи и использования современных инструментов САПР для
размещения базовых ячеек с соответствующими VDD, а также решения
топологической задачи, связанной с этими новыми ограничениями по задаче группировки
(кластеризации), формирования топологических сетей с двойными источниками
потребления мощности.
Использование такой системы организации цепей питания ИМС с помощью
средств САПР предоставляет большие возможности при проектировании схем
с технологическими нормами глубокого субмикрона.
2.8. Влияние температуры и разброса технологических
параметров на характеристики кремниевых
субмикронных микросхем
Представленная ниже информация основана на результатах анализа современной
технологии изготовления субмикронных КМОП-приборов и соответствующего
Design Kit'a базовой компании STMicroelectronics — одного из мировых лидеров
в области микроэлектроники. Представленные материалы не являются абсолютно
точным описанием технических характеристик субмикронного технологического
процесса, однако достаточно качественно описывают физическую суть процессов,
происходящих в субмикронной ИМС. В процессе изложения материала будет
проведен анализ поведения микросхем для случаев всех трех значений порогового
напряжения: низкого (LVT), малого (SVT) и высокого (HVT) для КМОП-структур
с малой потребляемой мощностью [3, 21].
Более подробно дизайн-киты других компаний, маршруты и правила
проектирования мы рассмотрим ниже в одной из глав этой книги.
2.8.1. Учет зависимости токов утечки от температуры
Учет температурной зависимости характеристик ИМС особенно важен при
проектировании схем с низким уровнем токов утечки. Как показывает опыт
проектировщиков и технологов, численные значения токов утечки существенно зависят
от температуры. В этом разделе представлены подробные результаты
моделирования характера изменения токов утечки с учетом изменения температуры конкретно
для приборов, изготовленных по 65 нм технологии.
2.8.1.1. Температурная зависимость токов I0N и 10П.
Вольтамперные стоковые характеристики тока /йдля л-канального транзистора при
различных значениях температуры Т(от 27 до 100 °С) представлены на рис. 2.37.
Представленные характеристики свидетельствуют о том, что так называемый
коэффициент нулевой температуры (Zero Temperature Coefficient, ZTC [24])
имеет более высокую величину для прибора с высоким пороговым напряжением
(HVT). Значения напряжения на затворе, соответствующие для ZTC HVT и LVT
л-канального транзистора МОП-транзистора, равны 0,87 и 0,57 В
соответственно.
I 00 Глава 2 Особенности конструктивно-схемотехнического проектирования
jg(/ субмикронных микросхем
800
700
600
Low Power LVT NMOSFET
£=65нм
V =12ВиУ =0В
450
Low Power HVT NMOSFET
L=65hm
V =12BmV =0B
Г= 27-100'C
04
0,80,87
12
1^,8
6)
Рис. 2.37. Зависимости тока стока от напряжения на затворе при Vds = 50 мВ и
Vds= 1,2 В при различной температуре для низкого LVT (а) и высокого
HVT (б) уровня порогового напряжения и-канального МОП-транзистора
Зависимости величины тока I0N от подвижности и скорости насыщения
выражаются следующим образом [22]:
Т
\ mm J
Vsat{T) ^(T^J-y^x —- 1
г
(2 16)
(2 17)
VT(T) = VT(T>m,)-KTx
т
\ пот
—l
(2 18)
где U0, У^Т— подвижность и скорость насыщения носителей заряда
соответственно; Un, Л7 и Kj — температурные коэффициенты подвижности, скорости режима
насыщения и порогового напряжения соответственно; Т — температура
окружающей среды.
800
700
| 600
i"500
5
-S400
300
200
-LVT
-svt
-HVT
NMOSFET Low Power
{.=65 нм
V =Vtt.= 12BMVK=0B
200 r
150
100
■ ■—■ ■ ■
PMOSFET Low Power
L = 65hm
vg5=vtt. = -12BMVK=0B
—« ■ 1
-•-LVT
-•-SVT
-•-HVT
20 30 40 50 60 70 80 90 100 20 30 40 50 60 70 80 90 100
Температура Т 'С Температура T 'C
a) 6)
Рис. 2.38. Зависимости тока включения ION от температуры для и-канального (а) и
/^-канального (б) МОП-транзистора
2.8 Влияние температуры и разброса технологических параметров на характеристики | Q |
кремниевых субмикронных микросхем
С увеличением температуры значения всех параметров уменьшаются Как видно
из соотношений (2.16—2.18), ухудшение подвижности носителей заряда
компенсируется уменьшением порогового напряжения.
В случае приборов с высоким пороговым напряжением НVT большее значение
ZTC повышает устойчивость тока включения I0N при изменении температуры, как
показано на рис. 2.38.
В логарифмическом масштабе подпороговый ток существенно зависит от
порогового напряжения Кг(рис. 2.39) Величина тока выключения I0hh меняется почти
на два порядка при изменении температуры от 25 до 100 "С
На рис 2.40 изображены зависимости тока выключения 1оп от температуры
Изменение этой характеристики слабо зависит от типа транзистора и величины
порогового напряжения Vr
10Е-03
10Е-04
10Е-05
NMOSFET Low Power HVT
£ = 65 нм
1С =12Ви1Л=0В
PMOSFET Low Power HVT-t
£ = 65 нм
У..—128И1Л
Рис. 2.39. Зависимости тока стока /с от порогового напряжения VT при V = 50 мВ
V^ = 1,2 В и различной температуры для и-канального (а) и/>-канального (б)
МОП-транзистора с низким пороговым напряжением LVT
10Е12"- "*- —* —■ —*
2030405060 70 8090 100 30405060 70 8090 100
Температура Г 'С Температура Г 'С
а) б)
Рис. 2.40. Зависимости тока выключения / оттемпературы для и-канального (а) и
/^-канального (б) МОП-транзистора
Как отмечалось ранее, ток выключения / представляет собой сумму подпо-
рогового тока (тока канала), тока затвора и токов переходов и влияет на общую
величину рассеиваемой мощности.
I 02 Глава 2 Особенности конструктивно-схемотехнического проектирования
jg(/ субмикронных микросхем
2.8.1.2. Температурная зависимость подпорогового тока ISVB
Используя выражение (2 23), можно промоделировать изменение подпорогового тока
/SVB с учетом температурной зависимости (рис. 2 41;. По сравнению с
зависимостями тока выключения 1оп этот ток представляет собой среднее значение между
вкладом I0hh для транзисторов с низким (LVT) и малым (SVT) значением порогового
напряжения Однако в случае приборов с высоким (HVT) значением порогового
напряжения при «низкой» температуре ток /0ff также добавляется к другим токам
10Е-07Г
2030405060 70 8090 100 2030405060 70 8090 100
Температура Г 'С Температура Г 'С
а) б)
Рис. 2.41. Зависимости подпорогового тока /^оттемпературы для и-канального (а)
и /^-канального (б) МОП-транзистора
Большое температурное изменение величины тока / объясняется
зависимостью подпороговой крутизны от температуры:
£(Г) = «х1п(10)-х7'.
(2 19)
Здесь л, k и q — обратное падение при слабой инверсии, постоянная Больцмана
и заряд электрона соответственно.
При увеличении температуры от 25 до 100 С подпороговая крутизна
уменьшается от 90 мВ/порядокдо 110 мВ/порядок.
2.8.1.3. Температурная зависимость тока перехода IJUNC
Зависимости от температуры для тока перехода IJUNC, рассчитанные с
использованием уравнения (2 24), для трех величин порогового напряжения VT представлены
на рис 2 42.
Для приборов с высоким пороговым напряжением (HVT)tokh перехода
сравнимы с величинами подпорогового тока, характерными для комнатной температуры,
что объясняется в этом случае разностью между 1оп и ISUB Для тех же приборов при
увеличении температуры /SVB растет быстрее, чем IJUNC. В этом случае величина тока
Ijvnl незначительна по сравнению с /SUB. и при оценочных расчетах потребляемой
мощности его логично не учитывать
Изменение с температурой величины общего тока перехода / может быть
описано следующими выражениями [22]:
2.8. Влияние температуры и разброса технологических параметров на характеристики
кремниевых субмикронных микросхем
,03J
10Е11
t NMOSFET Low Power
L = 65 нм
V_=0B V =12ВиУ„
E-11
OB
50 60 7C 80
Температура T 'C
a)
I
I
PMO^FET Low Power
L = 6 IM
KE-121-
20
30 40 50 60 80
Температура Г, 'С
б)
90 100
Рис. 2.42. Зависимости тока перехода IJVNC от температуры для и-канального (а) и
/>-канального (б) МОП-транзистора
IJUK(T) = WxJ<(T)
(
ехр
qV
NjxkT
(2 20)
Is(T) = Js(Tmm)xexp
кТ
1—
(2 21)
Здесь Е — ширина запрещенной зона кремния, / NjU Хт— характеристики
перехода, У— приложенное напряжение, W— ширина канала.
По результатам анализа зависимостей, представленным на рис. 2.42, можно
отметить очень малое изменение ljmc для приборов с низким пороговым напряжением
(LVT),t. к. для получения меньшего значения порогового напряжения У требуется
меньший уровень легирования, что снижает величину потенциального барьера
перехода Как следствие, коэффициент ХГ учитывающий температурную
зависимость свойств перехода в уравнении (2 24), имеет более высокое значение что и
подтверждается результатами моделирования.
2.8.1.4. Температурная зависимость тока I
Зависимость тока /f/fl/ от температуры, рассчитанная с использованием уравнения
(2 26), представлена на рис. 2.43
Известно, что согласно широко применяемым разработчиками моделям
BSIM [22], зависимость тока /c/fl/ от температуры отсутствует Его аналитическое
выражение можно представить в следующем виде:
Лам, = w*Aom.b x^xexP
-R т
DGU>LU v
У А*
(2 22)
толщина подлпьорного диллеюрика.
|де/*с/д/ и Bgwi ~ параметры шка /c/fl/, 7
У — напряжение сток-затвор.
В то же время некоторые экспериментальные результаты демонстрируют
незначительное уменьшение величины этого тока при высокой температуре [23]
I 04 Глава 2 Особенности конструктивно-схемотехнического проектирования
! jg(/ субмикронных микросхем
10Е-07
10Е-09
10Е-0
NMOSFET Low Power
L 5нм
. V = -12B,V =12ВиУ =0В
JiOE-i
10Е1Г
10Е-1*
20
-LVT
-SVT
-НУТ
40 50 60 80 90
Температура Г 'С
а)
10Е-08
2
^10Е-09
PMOSFET Low Power
£=65нм
V =12B,V =-12ВиУ =0В -« т
gs ' as us _^™ v i
-svt
-hvt
e-iu ■— —-— -■-
20 40 50 60
Температура Г 'С
б)
Рис. 2.43. Зависимости туннельного тока 1СЫ от температуры для и-канального (а)
и/>-канального (б) МОП-транзистора
В Design Kit'ax для разработчиков субмикронных микросхем для учета этого
явления введен параметр A(IDI, значение которого увеличивается при возрастании
температуры с целью получения результатов, представленных на рис. 2.43 Следует
отметить, что эта зависимость более выражена для р-канального
МОП-транзистора.
2.8.1.5. Температурная зависимость туннельного тока затвора 1СЛП
В случае, когда ток затвора /ш определен для наихудшего случая, при V = 1,2 В и
V = 0 В, его выражение может записываться следующим образом:
L
IVх L х А,г х V (V - К„) х ехр(-Я„ х Т ).
(2 23)
Здесь Ак и Вк — параметры туннельного тока затвора, L — длина канала, V —
напряжение плоских зон
Следует отметить, что величина этого тока также практически не зависит из
температуры. Незначительное изменение тока / связано со слабой зависимостью
(второй порядок) напряжения плоских зон от температуры Результаты
моделирования подтверждают это предположение Как показано на рис 2 44, изменение тока
1СЛП не превышает 5% и 8% для л-канального и/>-канального МОП-транзисторов
соответственно
В табл. 2.2 представлены обобщенные характеристики и степень влияния
изменения температуры на основные компоненты токов утечки
Таблица 2.2. Влияние температуры на токи утечки
Наименование и обозначение тока утечки
Ток включения, 1т
ПоДПОрОГОВЫЙ ТОК, /^де
Индуцированный затвором ток утечки стока, laDL
Туннельный ток затвора, /^^
Ток р-л-перехода, Ijuhc
Степень влияния температуры
Уменьшается, слабо
Растет, сильно
Растет, умеренно
Не оказывает влияния
Растет, сильно
2.9. Взаимосвязь разброса параметров технологического процесса и численных значении | QJ ||
токов утечки 2%
10,0
8,01
: 60)
S40
2,0
25[
d
NMOSFET Low Power
L = 65hm
V = 12B,V =V =0B
-svt
-HVI
52i
fl
0,0^
20 30 40 50 60 U 80 90 100
Температура Г 'С
а;
00
10 г PMOSFET Low Power
£ = 65 нм
05 I 1^=-12 В, 1^=1^=0 В
-LVT
-SVT
-HVT
20 30 40 50 60 70 80 90 100
Температура Г 'С
б)
Рис. 2.44. Зависимости туннельного тока / от температуры для л-канального (а)
и /^-канального (б) МОП-транзистора
2.9. Взаимосвязь разброса параметров
технологического процесса и численных значений
токов утечки
Связанное с технологией отклонение характеристик прибора всегда было серьезной
проблемой для разработчиков-схемотехников и инженеров-технологов На
техническом сленге это явление известно как «убийца процента выхода годных» — yield
killer. Ниже рассмотрим влияние разброса технологических параметров только на
энергопотребление микросхем в статическом режиме работы
2.9.1. Причины и виды отклонений технологических и топологических
параметров
Разброс характеристик любого микроэлектронного прибора вызван в первую
очередь несовершенством (или недостаточной воспроизводимостью) параметров
технологических процессов изготовления ИМС. Среди множества основных
факторов, оказывающих наибольшее влияние на величину этого разброса следует
выделить два основных:
Отклонения технологических параметров — разброс значений температуры,
величины доз имплантации, продолжительности обработки и тд., а также
качественных характеристик (свойств) используемых полупроводниковых материалов,
таких как равномерность легирования полупроводника, время жизни носителей
заряда, плотность кристаллографических дефектов в подложке и т.п.
Отклонения в топологии — разброс топологических параметров прибора,
размеров межсоединений и зазоров между ними, неточность формы и размеров
Причиной таких отклонений могут служить неточное совмещение фотошаблона, перетрав-
ливание экспонированного фоторезиста и т д. Всубмикронной КМОП-технологии
существуют и другие эффекты, оказывающие аналогичное негативное влияние на
характеристики формируемых приборов Например, эффекты, связанные с
необходимостью получения геометрического разрешения близкого по величине или
меньшего, чем длина волны используемой литографии глубокого ультрафиолета
106
Глава 2. Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
{deep UV exposure). Используемые для решения этой проблемы дополнительные
методы (коррекция фотошаблонов и др.) приводят к тому, что форма и размер
геометрических рисунков, формируемых на полупроводниковой пластине, зависят от
формы и размера других смежных рисунков, т.е. к возникновению так называемого
эффекта близости. Указанный эффект таюке увеличивает чувствительность
топологических размеров прибора к случайным флуктуациям.
Флуктуации (случайный разброс) технологических параметров в зависимости
от их природы можно условно разделить на две большие группы — глобальные и
локальные. Глобальные флуктуации оказывают влияние на все идентичные
компоненты (например, пластины, обрабатываемые в реакторе, подвергаются
неравномерному нагреву в зависимости от места их расположения), а локальные флуктуации
влияют на индивидуальную пластину, либо прибор (например, неравномерный
нагрев пластины в центре и на периферии при высокотемпературном окислении).
Оба типа флуктуации включают как детерминированные, так и случайные
составляющие. В качестве примера детерминированной составляющей можно
привести распределение концентрации легирующих примесей. Поскольку в
процессе термообработки имеет место неравномерный нагрев пластины, то
перераспределение примесей в центре и по краям пластины будет происходить по-разному.
Типовым примером недетерминированной (случайной) составляющей является
процесс ионной имплантации, когда доза легирующей примеси устанавливается
априорно, результирующее распределение имеет незначительный разброс.
Таким образом, с учетом детерминированных и случайных локальных и
глобальных флуктуации, результирующее значение технологического параметра р в точке
на пластине с координатами (д:,^) определяется выражением:
Р = Рпоп,+ Ч + РА*, У) + ^Ч- <2-24)
где рпот — номинальное значение параметра; Ар — глобальное отклонение; Арш —
локальное детерминированное отклонение, которое является функцией координат
(д:,^), и Ар1г—локальное случайное отклонение. Как правило распределение величин
отклонений Apg и Ар1г соответствует гауссиане.
Пространственная зависимость детерминированного компонента Ар имеет,
как правило, сложный характер, близкий к радиальной функции распределения,
что показано на рис. 2.45.
Разброс (флуктуации) некоторых технологических параметров имеет место
при технологическом масштабировании. Существует множество примеров такого
влияния и каждый из них имеет свое физическое объяснение. В работе [24] было
представлено два показательных примера.
Первый — дискретная природа уровней легирования. Статистические
отклонения количества атомов примеси УУизменяются пропорционально №п. Это повышает
неопределенность величины порогового напряжения У при малых значениях N.
Следует отметить, что с уменьшением размера канала количество примесных
атомов, формирующих заданный уровень легирования, также уменьшается. Случайное
расположение легирующих атомов, создающих области истока и стока, также
приводит к неопределенности эффективной длины канала. Этот эффект усиливается
с уменьшением числа примесных атомов (рис. 2.46).
2.9. Взаимосвязь разброса параметров технологического процесса и численных значении | QJ
токов утечки
7)
Глобальные
отклон ния
р{х,у) с локальными
р(х,у) с локальными детерминированными
детерминированными и случайными
отклонениями отклонениями
О Я
Рис. 2.45. Зависимость величины глобальных, детерминированных и локальных
отклонений технологических параметров от радиуса пластины г
s
S
о.
с
m
о
2
о
со
о
m
О
104
103
102
W
1
^-4:1
-За
-
;
0,04 0,1 0,2 0,4 1
Эффективная длина канала, мкм
Рис. 2.46. Распределение примесных атомов подлине канала
Другим примером влияния флуктуации технологических параметров
является «шероховатость» (неравномерность) краев отдельных структурных областей
транзистора Так, по мере уменьшения длины транзистора L эта «шероховатость»
приобретает все большее значение, что приводит к большому разбросу величины
эффективной длины канала Lhhp а следовательно, и величин токов в
транзисторе
Для исследования влияния разброса параметров технологического процесса
на характеристики приборов, изготовленных по 65 нм технологическому процессу
компании STMicroelectronics, с использованием соответствующей библиотеки
проектирования были проведены расчеты в цикле Монте-Карло На рис. 2.47
представлены результаты моделирования зависимости тока включения 10Н от
тока включения /шдля трех типов маломощных л- и/>-канальных
МОП-транзисторов.
I 08 Глава 2 Особенности конструктивно-схемотехнического проектирования
! jg(/ субмикронных микросхем
10Е06|-
10Е07
10Е08
3- 10Е09
"" 10Е-10
10Е-1<
10E-1Z>-
О
Low Power NMOSFET
L = 65hm
10E-06r —
Low Power PMOSFET
1 oe-i L=65hm
Г=80'С
■ LVT
.SVT
,hvt
Г=27С
10E-08
s
3 10E-09
~ 10E-
10E-
10E-1Z
u) 200 300 400 5uu 600 uu 600 900
lm mkA/mkm
a)
• LVT
• SVT
.HVT
Г=80'С
27'C
aO 200 oav 400 450 500
/,,„, mkA/mkm
6)
Рис. 2.47. Зависимости тока включения /of/. от тока включения /ОЛ,для трех типов
маломощных»- канальных (а) и ^-канальных (б) МОП-транзисторов при
температуре 25 °С и 80 "С
Величина тока выключения 1оп меняется на 1—2 порядка при увеличении
тока включения от 1,3 до 1,5 раза У приборов с высоким пороговым напряжением
(HVT) это изменение гораздо менее заметно — от 1,5 порядка для л-канального до
0,8/i-канального МОП-транзистора. Причиной является более высокий уровень
легирования каналау данного типа приборов, что приводит к меньшему изменению
величины порогового напряжения.
2.9.2. Оценка влияния разброса технологических параметров
на токи утечки
Подпороговый ток Isijg. Разброс подпорогового тока / обусловлен, в первую
очередь, разбросом таких технологических параметров, как доза легирования при
ионной имплантации, толщина подзатворного диэлектрика, величина порогового
напряжения, длин канала и т. д. Эффект разброса заключается в утечке носителей
заряда через энергетические барьеры, зависимость которой является
экспоненциальной от высоты барьера
Таким образом, подпороговый ток экспоненциально зависит от таких
характеристик прибора, как пороговое напряжение, туннельный ток затвора, и имеет
сильно выраженную нелинейную зависимость даже при незначительном
увеличении разброса параметров технологического процесса.
Хорошим подтверждением этого тезиса может служить выражение,
описывающее протекание подпорогового тока / Для л-канального МОП-транзистора оно
записывается следующим образом [З]-
WK
^ш=МлС-^ехр
V -V
*GS TH
nV
1-ехр
' DS
(2 25)
Здесь ця — подвижность электронов, С — удельная емкость затвора на единицу
площади, Ws— ширина канала, LN — длина канала, V — тепловое напряжение, VTH—
пороговое напряжение л-канального МОП-транзистора, а величина л определяется
из выражения:
2.9. Взаимосвязь разброса параметров технологического процесса и численных значений
токов утечки
п = 1 + ^-, (2.26)
ох
где Cfl — удельная емкость обедненной области под каналом на единицу площади.
Для транзистора, который находится в «выключенном» состоянии (У = 0),
выражение (2.25) можно записать в упрощенном виде:
*sub _ -*о ехР
f V
nVj
(2.27)
где /0 — константа.
Если предположить, что пороговое напряжение У — случайная величина,
описываемая неким средним значением Утт со среднеквадратичным отклонением
ЬУТИ> то распределение величины подпорогового тока / будет иметь
полулогарифмическую зависимость и иметь сильно асимметричный график. Это связано с тем,
что уменьшение величины порогового напряжения У приводит к большему росту
тока / а увеличение У — к меньшему падению / Среднее значение для
полулогарифмического распределения тока / можно записать следующим образом:
sub subo exP
(\Wm
2 пУ, ,
(2.28)
где величина тока / — определяется для порогового напряжения У = Уп.
Среднее значение подпорогового тока растет с увеличением разброса
порогового напряжения, что приводит к возрастанию потребления мощности ИМС
в статическом режиме.
Подобный результат получается и для других токов утечки, экспоненциально
зависящих от характеристик прибора, на которые оказывают влияние флуктуации
параметров технологического процесса. На рис. 2.48 представлена зависимость для
подпорогового тока в зависимости от изменения среднеквадратичного отклонения
порогового напряжения У При достижении стандартного отклонения порогового
напряжения У величины nVt (около 26 милливольт при комнатной температуре
для п = 1) среднее значение подпорогового тока возрастает примерно на 65%.
Кроме того, при проведении технологической операции травления области
затвора конечный размер длины канала может иметь значительный, до 10—15%,
разброс.
На рис. 2.49 представлены результаты моделирования методом Монте-Карло
поведения подпорогового тока /5(/йдля л-канального МОП-транзистора с высоким
(HVT) и низким (LVT) пороговым напряжением, для 10 000 вариантов расчета,
результаты которых проиллюстрированы в виде распределения значений тока /
с указанием границ 2ст и Зст и среднего значения данной характеристики.
По результатам моделирования можно сделать вывод, что ток / имеет
аналогичный разброс по сравнению с током /для транзисторов с низким пороговым
напряжением (LVT), однако для приборов с высоким уровнем порогового
напряжения (Н VT) разброс характеристики на 40% ниже.
Глава 2 Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
1,' -
1,6-
1,5-
i 1,4-
1
1 1,з-
1,2-
1 1 "
1 -
/
/
/
/
_^/
1 1 1
О 0,25 0,5 0,75 1
Рис. 2.48. Увеличение средней величины подпорогового тока Ism при изменении
среднеквадратичного отклонения порогового напряжения V
1600
1400
1200
астата
600
400
200
0
1Е
-10
■
-
■ ■
■
■
,
1Е-09
I
■
■
■
■
1с-08
LPLVTNMOSFET
1 = 65 нм
Г=27'С
м
2500
2000
астата
1
1000
500
0
■
1
■
!
■
■
■
V
_ч
I
LPHVTNMOSFET
L=k5hm
Г 7'С
I
1Ь-и7
1Е-06
1Е-13
1Е-12
1Е-09
а) б)
Рис. 2.49. Распределение тока Ism при температуре 25 С для транзисторов с
низким (а) и высоким (б) пороговым напряжением
Распределение тока на р-п переходе IJVNC Ток перехода /JUNC характеризуется
уровнем легирования области канала и соответствующим профилем распределения
легирующей примеси. От этих параметров зависят величины Js и 7Vy При наличии
разброса уровня легирования значения Js и Nj отличаются от номинальных.
Анализируя представленное на рис. 2.50 распределение тока IJVNC, можно сделать вывод
о том, что для транзисторов с высоким пороговым напряжением (HVT) разброс тока
перехода /умусвыше по сравнению с приборами с низким пороговым напряжением
(LVT) В то же время эти флуктуации значительно меньше, чем флуктуации
подпорогового тока /svg.
Распределение тока утечки стока, вызванного затвором IGIBL- Зависимость тока
утечки стока, вызванного затвором (Gate-Induced Drain Leakage, СЮЬ)оттолщины
подзатворного диэлектрика описывается уравнением (2 2 П
Как правило, толщина подзатворного диэлектрика в базовом технологическом
процессе имеет случайный разброс, не превышающий 5% от номинального значения
2.9. Взаимосвязь разброса параметров технологического процесса и численных значении \\\
токов утечки
400 г
300
е 2оо
100
0L
20
»
Т I
LPLVTNMOSFET
/.= 1НМ
Г=27'С
700 —
600
J
t
П йаП
I 2а
500
£ 400
О
I-
S 300
200
100
0
LPHVTNMOSFET
L 65 нм
Г=27'С
3,0 3 5 4,0
/си.Л/мш
а)
Рис. 2.50. Распределение тока IJvriL при температуре 25 °С лля транзисторов с
низким^) и высоким (б) пороговым напряжением
400 г
300
S 200
100
•
- ш*
Л
■
2
т
f
1 ,
Т 1
LPLVTNMOSFET
L=65hm
в.
■
ч
л
= 27*С
Г ■ Stal I
\—2a
1 Зт
lL
0L
20 25
30
3,5 4,0 4 5
5,0
700
600
500
Р 400
е
« 300
200
100
0
а)
б)
Рис. 2.51. Распределение тока / при температуре 25 °С для транзисторов с
низким (а) и высоким (б) пороговым напряжением
Однако, поскольку /c/fl/ зависит от толщины подзатворного диэлектрика по
экспоненциальному закону, величина разброса тока /6/fl/ может доходить до 50%, что
проиллюстрировано на рис 2.51.
Распределение туннельного тока затвора 1сшТ Аналогично току / туннельный
ток затвора / строго зависит от толщины подзатворного диэлектрика. Однако
распределение (рис. 2.52), полученное по результатам Монте-Карло-моделирования,
демонстрирует меньшую величину разброса по сравнению с подпороговым током
/SVB, атакже малую зависимость от уровня порогового напряжения (1ЛТили HVT)
Таким образом, по результатам анализа влияния разброса технологических
параметров на величины токов утечки можно сделать следующие основные выводы
I Флуктуации параметров литографического процесса приводят к разбросу
геометрических размеров канала, что оказывает существенное влияние на величину
токов 1Ш, I0hp а также оказывает косвенное влияние на величину порогового
напряжения У (коротко-канальный эффект) Так, при 20%-й флуктуации
размеров канала величина тока 10Н может варьироваться в 2 раза [28].
112 Глава 2. Особенности конструктивно-схемотехнического проектирования
! jg(/ субмикронных микросхем
I
600
500
400
300
200
100
0
(
i
•
i
1
\
1
\
10 20
'Ы7Р^МШ
а)
и
L
Т
'LVTNMOSFET
= 65нм
-27'С
| ■ Stal
rp
1 2a
30 40
500
400
£ 300
о
o
" 200
100
(
1—^i
П
>
■
■
■
■
1 T
D 5
10
/„^.Л/мкм
6J
LPHVTNMOSFET
£-65нм
Г=27'С
Рис.
2.52. Распределение тока IaaT при температуре 27 °С для транзисторов с низ-
ким(а) и высоким (б) пороговым напряжением
2. Флуктуации параметров формирования подзатворного диэлектрика
приводящие к разбросу толщины оксидного слоя оказывают непосредственное
влияние на токи I0N, I0hp поскольку имеется разброс и по Сох, что в свою
очередь вызывает разброс величины порогового напряжения VTH.
3. Неоднородность распределения легирующих примесей косвенно влияет на
токи /0ЛГ, I0hr т.к. в данном случае могут присутствовать разбросы величины
порогового напряжения Ку//[29], фактической длины канала и коэффициента
влияния напряжения подложки на V.m
2.10. Особенности проектирования топологии
аналоговых микросхем с проектными нормами
глубокого субмикрона
В этом разделе будут обсуждаться некоторые важные проблемы
проектирования аналоговых схем при масштабировании в «нанометровую» область
технологии [2, 3].
2.10.1. Учет влияния уменьшения напряжения питания
В аналоговых схемах при масштабировании технологии большого сокращения
площади не происходит, поскольку активная область (ширина, умноженная на
длину) ключевых транзисторов в аналоговых схемах в основном определяет
шумовые эффекты или эффекты рассогласования (mismatch), и именно эти ограничения
влияют на динамический диапазон этих схем. Сегодня в различных приложениях
этих схем проявляется тенденция к повышению требований к точности приборов.
Это означает, что площадь большинства аналоговых блоков на самом деле не станет
значительно меньше с применением технологии масштабирования. В общем,
тепловой шум (кТ/С), атакже эффект рассогласования связаны посредством следующего
простого соотношения между достигаемой скоростью, динамическим диапазоном
и потребляемой мощностью схемы:
2.10. Особенности проектирования топологии аналоговых микросхем с проектными | |3 \
нормами глубокого субмикрона 2%
Быстродействие х Точность1
Мощность
const
(2 29)
В случае теплового шума постоянная величина в правой части зависит только
от температуры, а в случае рассогласования она зависит от рассогласований,
обусловленных используемой технологией Эти соотношения для некоторых реальных
технологических процессов отражены на рис 2.53.
10"5
ю-°
10-7
Ю-8
ю-9
К 10'°
оГ ю-"
ю-13
10"
10 "
10-16
10
1
Предел ^
A/D's
1
. ■
■
К.
ссогпасований
^^ Препел теплового шума
»»
«»
^
*
*
*
1
■
■
■
■ ^
^
^
^
^
20
100
40 60 ВО
Динамический диапазон, дБ
Рис. 2.53. Пределы для теплового шума и рассогласовании в соотношении мощность-
быстродействие-точность при поиске оптимального компромисса между
этими тремя параметрами аналоговых схем
В случае, если не применять специальные схемотехнические решения, эффект
рассогласования определяет минимально необходимое энергопотребление для
данного быстродействия и устанавливает определенный динамический диапазон
Прямоугольники над линиями графика обозначают реальные спроектированные
АЦП устройства.
При масштабировании технологии эффекты рассогласования в микросхемах
улучшаются незначительно Следовательно, если необходимо получить более
высокую скорость, используя масштабирование технологии, то придется увеличить
энергопотребление для того же уровня динамического диапазона
С другой стороны, при фиксированном быстродействии и фиксированной
точности аналоговой обработки сигналов, потребляемая мощность следует
уменьшить из-за повышенного рассогласования Однако это справедливо только при
игнорировании уменьшения напряжения питания, которое характерно для на-
нометровой технологии Такое снижение напряжения питания также уменьшает
диапазон входного сигнала, поэтому необходимо накладывать еще более жесткие
ограничения на тепловые шумы.
В результате, даже для фиксированного быстродействия и фиксированной
точности потребляемая мощность не будет уменьшаться при масштабировании,
а останется такой же или, возможно, даже незначительно увеличится (рис 2.54)
в соответствии с соотношением-
Глава 2 Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
1 _ 1 '«.
ml
a&
(2 30)
где Р Р7 — энергопотребления в технологиях I и 2, соответственно, t и tm7 —
толщины окислов в обеих технологиях, ит — отношение напряжений питания.
100
_^'
у
_
L_
^
^
I
и^
и_1
J~_
о
ig
I
i л
Л
<и
\о
ф
о.
ё
0,1 1 10
Минимальная технологическая норма мкм
Рис. 2.54. Зависимость потребляемой мощности оттехнологических норм для
аналоговых схем с определенными требованиями по быстродействию и точности
(кривая красного цвета)
Следовательно, для рассматриваемого случая нет никакой реальной пользы
в использовании нанометровой технологии. Кроме того, уменьшение напряжения
питания также делает этот способ трудным для реализации в аналоговых схемах,
так как многие методы, такие как каскадные схемы и пакетирующие устройства,
становятся невозможными.
Увеличивающийся разброс технологических параметров влияет на рабочие
характеристики аналоговых схем, однако проектировщики аналоговых схем всегда должны
в своих расчетах учитывать отклонения технологических параметров и возможные
рассогласования Для этого уже давно были разработаны достаточно эффективные
статистические методы [25]
2.10.2. Учет эффекта масштабирования и задержки распространения
сигнала на межсоединениях кристалла
Задержка распространения сигнала на межсоединениях — еще одна серьезная
проблема, возникающая при масштабировании микросхем в область глубокого субмикрона
В идеальном случае задержка на затворе уменьшается по закону 1/5, где S— фактор
масштабирования Задержка распространения сигнала на межсоединениях имеет
другую зависимость Одна из причин этого состоит в проявлении 3D-эффекта,
связанного с возрастанием влияния емкости проводников Другая причина состоит в том,
что, в отличие от локальных межсоединений, задержка на проводниках в глобальных
межсоединениях повышается с увеличением размеров кристалла
В классической прежней парадигме САПР в «досубмикронной»
микроэлектронике предполагалось, что доминирующей компонентой является задержка на затворе
2.10. Особенности проектирования топологии аналоговых микросхем с проектными
нормами глубокого субмикрона
43
МОП-транзистора, а задержкой на межсоединениях можно пренебречь при
проведении проектирования на высоком уровне. При попытке разрешить эту парадигму
у аналитиков возникает серьезная проблема типа «Что было раньше — яйцо или
курица?». Необходимо строго рассчитывать задержку на проводниках при
проведении точного логического синтеза и для каждого высокоуровнего синтеза. Однако
при этом следует иметь в виду, что невозможно рассчитать точную задержку на
проводнике без топологии, для которой необходим полный список соединений,
генерируемый в процессе логического синтеза.
Проблема задержки сигналов возникла еще в начале 90-х годов прошлого
столетия в области логической оптимизации. Так, в работе [26] впервые был предложен
метод уменьшения задержки, в котором использовалось так называемое (в
переводе с английского) улучшение локального расположения. В работе [27] предложен
метод технологического размещения, согласно которому задержка на проводниках
и перегрузки анализируются посредством моделирования и оптимального
размещения схемы. К сожалению, корреляция между реальным размещением элементов
и связей на поверхности кристалла и результатом моделирования оказалась более
существенной, чем ожидалось.
В работе [28] был предложен метод калибровки затвора, посредством которого
минимизируется область схемы, «ответственная» за генерацию основных сигналов
и за задержки по критическим путям. Однако фактическое размещение
межсоединений в этой работе не рассматривалось. Другой метод логической оптимизации,
основанный на топологии, был рассмотрен в работах [29—31]. Использование этого
метода, как утверждают авторы, приводит к снижению задержки на 10—30%.
Таким образом, любые способы оптимизации логической схемы невозможны без
использования информации о топологии схемы, поэтому процесс проектирования
современной субмикронной микросхемы носит интеграционный характер.
Упрощенная, по первому порядку параметров аппроксимация величины
задержки распространения сигнала на межсоединении может быть представлена
в следующем виде [3]:
rcL2 _ (L\2
^соединения - - - Р* I , I > (2.31)
где г и с— сопротивление и емкость на единицу длины межсоединения
соответственно; р и к — аналогичные величины на единицу площади, и Л. — шаг межсоединений,
обусловленный технологией.
Из выражения (2.31) видно, что величина задержки распространения сигнала на
межсоединениях обратно пропорциональна технологическому шагу межсоединений.
Величина шага масштабируется вместе с технологией. Это означает, что если длина
межсоединения / и шаг межсоединений X масштабируются одинаково, то задержка
распространения сигнала останется постоянной.
Длина межсоединений и шаг их размещения масштабируются одинаково и
для протяженных межсоединений, например для шин. Длина таких линий имеет
тенденцию оставаться постоянной при масштабировании. При таких условиях
задержка распространения сигнала на межсоединениях становится доминирующей.
£ Глава 2. Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
Подобные рассуждения справедливы и при рассмотрении зависимости
рассеиваемой мощности от емкости межсоединений. Вклад этой емкости в
рассеиваемую мощность также значителен при масштабировании. Использование новых
(low-Л) материалов в качестве изоляции между межсоединениями или материалов
с более высокой проводимостью способствует снижению рассеиваемой мощности
на межсоединениях.
2.1 1. Основные ограничения при проектировании
КМОП-микросхем с минимальным
энергопотреблением
2.11.1. Физические ограничения при проектировании маломощных
КМОП-микросхем
Вужеоченьдалекомотнас 1975 го д у Gordon Moore из ком пан и и Intel впервые
опубликовал статью, где отметил тот факт, что на протяжении двух десятилетий число
транзисторов на кристалле удваивалось каждый год. Эта закономерность стала
известна как закон Мура, который действует и в настоящее время, хотя темп удвоения
замедлился до 1,5 раза в год. Рост числа транзисторов на кристалле сопровождался
ростом надежности, в то время, как цена оставалась фактически неизменной. Что
представляет непосредственный интерес для нас, так это то, что за тот же самый
период произведение «мощность-задержка» (Ptd), снизилось в 105 раз. Снижение
произведения «мощность-задержка» произошло главным образом как побочный
продукт процесса масштабирования. Поскольку микроэлектроника является
наиболее важной технологией в современной информационной эре, учеными всего
мира [39-42] много внимания было уделено пределам этого масштабирования,
которые могут ограничиваться величиной удельной рассеиваемой мощности, как
было отмечено в первой главе. Рассмотрим различные ограничения, которые
налагаются на «масштабированные» приборы.
Исследователи начали размышлять о физических пределах масштабирования
микросхем еще в 1983 году [32]. Позже Nagata [33] рассмотрел основные
физические ограничения в МОП-приборах и способы, которыми эти ограничения можно
учесть при масштабировании геометрических размеров приборов. Ни [34] также
рассматривает масштабирование МОП-приборов, но концентрируясь на факторах
надежности. Meindl описал целую иерархию ограничений [35], которые будут
определять возможность реализации кристаллов с миллиардами транзисторов. В работе
[32] были впервые исследованы пути дальнейшего масштабирования МОП-приборов
в субмикронной области в свете фундаментальных физических эффектов. При
определении конструктивно-технологических ограничений маломощной конструкции
важно учесть различные аспекты — от фундаментальных физических законов до
практических соображений, как уже показано в первой части этой главы.
Известно четыре главных принципа построения маломощной конструкции [3J:
использование минимально возможного напряжения питания; использование наименьшей
геометрии приборов; использование параллелизма и конвейерности обработки
информации для снижения необходимой частоты работы; управление мощностью путем
2. П. Основные ограничения при проектировании КМОП-микросхем
с минимальным энергопотреблением
отключения источника питания, когда система простаивает (введение «спящего»
режима).
В свою очередь в работе [34] впервые была определена иерархия подобных
ограничений, которая имеет пять уровней: фундаментальные, материал, прибор, схема
и системы. На каждом уровне, в свою очередь, имеются два типа ограничений:
теоретические и практические. Надо отметить, что основные ограничения —
фундаментальные — не зависят от типа приборов, вида материалов и
конструктивно-схемотехнических решений, а вытекают из базовых законов термодинамики,
квантовой механики и электромагнетизма. Предельно упрощая толкование этих
ограничений применительно к предмету данной монографии — способам снижения
энергопотребления микросхемы, можно переформулировать основное ограничение
из теории термодинамики следующим образом: необходимо иметь в любом узле
микросхемы с эквивалентным резистором R, соединенным с шиной «земли»,
превышение мощности информационного сигнала Р над эффективной мощностью
помехи Р Это превышение должно подчиняться действию следующего выражения:
- р е,;2 1 4kTRB 1
p,=yPm*=y-!j-j = y——-£ = УкТВ, (2.32)
гдеу> 1 — некоторый постоянный коэффициент; е~г — среднеквадратичное
напряжение на эквивалентном резисторе на «разорванной» схеме; к — постоянная Больц-
мана; Т— абсолютная температура; В— полоса частот пропускания данного узла.
Изсоображений, обсужденных нами в предыдущем разделе, исследователями этой
проблемы обычно рекомендуется у =4. Тогда при Т= 300 К значение энергии Р
должно быть больше, чем 0,104 эВ. На практике же мощность сигнала в настоящее
время намного больше (с коэффициентом приблизительно 107).
Квантовый теоретический предел на нижнюю границу мощности проистекает
из фундаментального принципа неопределенности Гейзенберга. Применительно
к микроэлектронике его можно переформулировать следующим образом: для того,
чтобы иметь возможность измерить энергию (мощность) переключения с временем
продолжительностью А/, величина энергии должна быть больше, чем соотношение
Л/А/, а именно:
Р* г. (2.33)
(А/)2
где А — постоянная Планка.
Фундаментальный предел на основе электромагнитной теории в нашем случае
приводит к ограничению скорости распространения высокочастотного импульса
по межсоединению до его величины, меньшей чем скорость света в свободном
пространстве (с0):
-<с0, (2.34)
т
где L —длина критического межсоединения микросхем; т — время передачи сигнала
по этому межсоединению.
(118 Глава 2. Особенности конструктивно-схемотехнического проектирования
щ=^? субмикронных микросхем
Если говорить о материалах и их предельных свойствах, то только основные
свойства полупроводникового материала, которые определяют свойства
созданного прибора, это: подвижность носителей (р.), скорость насыщения носителей (as),
напряженность электрического поля самоионизации (Е) и теплопроводность (К).
Теоретические пределы свойств полупроводникового материала, которые не
зависят от структуры и геометрии приборов, могут рассчитываться путем анализа
свойств идеального куба нелегированного кремния с размером Ах, который встроен
в трехмерную матрицу аналогичных кубов, При этом разность напряжения Vg на
паре противоположных граней каждого куба точно равна значению, необходимому
для создания электрического поля, равного напряженности электрического поля
самоионизации е т.е. У0/Ах=Е. Предельные значения энергии переключения (PtJ и
времени переключения (t J можно рассчитывать как количество электростатической
энергии, сохраненной в этом кубе за время прохождения носителя через куб, пользуясь
выражениями [2]:
е V1 V1
Ptd=E^; td>^-. (2.35)
Фундаментальное ограничение второго уровня для полупроводникового
материала проистекает из соображений теплоотвода. Для вывода этого ограничения
рассматривается изолированный полупроводниковый прибор, который находится
на «идеальном» теплоотводе, который поддерживается при постоянной
температуре Т0. Прибор представляет собой полусферу с радиусом г =<*/</• М°Щность или
интенсивность переноса энергии от этого прибора к радиатору тогда может быть
представлена в виде:
p = 9- = -KA?L = _кл(аЛ)2(-^) = nKotATtd. (2..16)
Здесь ряд исследователей [32,34] использовали закон Фурье для
теплопроводности, где К — теплопроводность полупроводникового материала, А — площадь
поверхности, через которую протекает тепло, и dT/dx — градиент температуры.
Конкретное практическое приложение вышеприведенного ограничения
к микроэлектронным приборам состоит в сравнении применимости GaAs и Si для
маломощных сфер применений. Используя известные константы, полученное
значение P/td оказывается равным 0,21 не/Вт для кремния и 0,69 не/Вт для GaAs.
Это показывает, что в то время, как GaAs имеет преимущества по быстродействию
по сравнению с кремнием, он должен отводить в три раза больше тепла при том
же времени переключения. Если мы теперь будем рассматривать структуру
изолированного прибора (SOI) путем нагружения его в полусферическую «раковину»
из Si02 радиуса г., то теплопроводность структуры в целом характеризуется
следующим образом [3]:
к\*^м к& i_{ +Кю _ (2_37)
2. П. Основные ограничения при проектировании КМОП-микросхем |
с минимальным энергопотреблением
Подставляя в это выражение эквивалентные замены: Ко я О,1АГ и г. = 1,5г, 2г
4г5 мы получаем Ks. я 0,029 АГЯ, 0,02АГ5/, 0,013АГЛ., что показывает снижение на два
порядка тепловой проводимости для кремния. И, наконец, последнее упомянутое
выше фундаментальное ограничение (по материалу межсоединений) проистекает из
соображений конечной скорости света (с0). Время распространения сигнала через
межсоединение длиной L материала с относительной диэлектрической постоянной
сг должно удовлетворять очевидному соотношению:
*^—"/=• (2.38)
co/V£r
2.11.2. Конструктивно-технологические ограничения при проектировании
маломощных КМОП-микросхем
Наиболее важная характеристика МОП полевого транзистора — его минимально
допустимая эффективная длина канала Lmin [35]. Как мы видели ранее в этой главе,
приборы на МОП полевых транзисторах с малой эффективной длиной канала
демонстрируют нежелательные эффекты «короткого» канала. С целью достижения
значения Lmin должны быть как можно меньшими значения толщины подзатворного
окисла(Т ) и глубины перехода «исток-сток»(А') [36]. Уменьшение (7^) приводит
к увеличению туннельных токов утечки [35], а снижение (Л^) приводит к увеличению
паразитной проводимости исток-сток [37]. Эффекты короткого канала в полевых
МОП-транзисторах могут управляться путем использования каналов с более
низкой концентрацией примеси и «резкими» обратными профилями легирования.
В частности, использование сдвоенных затворов на двух сторонах канала является
эффективным приемом для управления эффектами короткого канала [3].
Agarwal и др. впервые в работе [38] проанализировали шесть различных
структур комбинаций МОП полевых транзисторов с мелкими и глубокими переходами
и однородными и каналами с низкой концентрацией примеси для случая
объемных МОП полевых транзисторов и полевых МОП-транзисторов на SOI с одним
и сдвоенным затвором. Результаты анализа показывают возможность объемного
полевого МОП-транзистора с обратным профилем канала и мелким переходом
с длиной канала в 50 нм и МОП полевого транзистора с двойным затвором или
дельта с длиной канала в 25 нм.
Кроме длины канала, важными параметрами для управления эффектами
короткого канала являются толщина слоя окисла и его диэлектрическая проницаемость.
На этот факт, в частности, указывает выражение для порогового напряжения,
приведенное ниже и выведенное ранее в этой главе:
АУт»еи-/п*т-. (2.39)
Ток утечки прибора на полевых МОП-транзисторах и его общая надежность
подвержены влиянию и ряда других эффектов, например, объемному сквозному
пробою, снижению барьера стока, вызванного влиянием затвором, и ударной
ионизации, что также необходимо учитывать для определения ограничений для
полевого МОП-транзистора.
f I 20 Глава 2. Особенности конструктивно-схемотехнического проектирования
щ=^? субмикронных микросхем
Энергия, переносимая во время процесса переключения, сохраняется на затворе
полевого МОП-транзистора до завершения переключения, поэтому выражения для
оценки минимальной эффективной длины канала можно преобразовать в
ограничение на величину энергии переключения, задаваемое в виде:
£ = \CUL^. (2.40)
Тогда
Е = М,=Р^\
1 "'у <2'41>
Р = -(С L Ч—£-и3 t2
Если минимальные времена переключения, соответствующие пределам
материала и конструкции прибора, рассчитываются для одинаково консервативных
величин Lmin и Т , равных 100 и 3 нм, соответственно, можно показать, что разница
между ними невелика. Это показывает, что конструктивные пределы для прибора
на полевых МОП-транзисторах уже приближаются к пределам кремния как
основного материала.
На уровне приборно-технологичес ко го представления межсоединения
микросхем могут моделироваться как каноническая распределенная сеть
«сопротивление-емкость». Когда такая сеть управляется идеальным источником напряжения,
который формирует функцию одиночной ступеньки, то 90% времени переключения
сети характеризуется выражением [26]:
x = RC = jrjrL^ (2-42)
Р £
где р/# — это поверхностное сопротивление проводника в Ом на квадрат; с/Я. —
поверхностная емкость в фарадах на кв. сантиметр; L — длина межсоединения.
Вышеприведенное выражение характеризует ограничение минимального
времени отклика межсоединения при заданной длине.
2.11.3. Схемотехнические ограничения при проектировании маломощных
КМОП-микросхем
В качестве основных схемотехнических ограничений при проектировании
малопотребляющих микросхем обычно называют четыре типа таких ограничений [1].
Основным требованием к цифровому логическому вентилю КМОП-микросхем
является способность различать логические уровни «нуля» и «единицы» с очень малой
погрешностью.
Для статических КМОП-вентилей это означает, что в точке переключения
статической передаточной характеристики вентиля (т.е. когда выходное напряжение
равно входному напряжению) нарастающее усиление по напряжению (аА) должно
2. П. Основные ограничения при проектировании КМОП-микросхем
с минимальным энергопотреблением
по абсолютной величине превышать единицу. КМОП-инвертор может
удовлетворять этому требованию, только если его напряжение питания выше минимального
предела УМтШ [3]:
V >У =™
r DD —r dtl.min
f
,+-С>
V Ц + ^d )
In
Cd) q
(2.43)
где С — рапределенная эквивалентная емкость канала; С0 — емкость окисла затвора;
С,— емкость области обеднения канала; р" — как правило, лежит между 2 и 4.
ПриГ=300К, К, . ~0,1 В.
Конечно, на практике значение УЛЛ = 0,1 В не может использоваться, так как
напряжение порога V необходимо было бы сделать таким малым, что ток стока
в выключенном состоянии полевого МОП-транзистора был бы неприемлемо
большой. При теоретическом рассмотрении физики работы логической схемы
и запоминающего устройства значение V = 1,0 В представляется хорошим
компромиссом для обеспечения значения малого динамического и статического
рассеяния мощности.
Второе характерное схемотехническое ограничение для КМОП-технологии
состоит в часто обсуждаемой исследователями энергии переключения, выделяемой
за один переход:
Е = П*=\с^У{- (2.44)
Здесь С,0 — представляет собой суммарную емкость нагрузки кольцевого
каскада генератора, включая выходную диффузионную емкость, емкость проводников
и входную емкость затвора для инвертора, который занимает площадь в 100 F2
(F= минимальный характеристический размер в 0,1 мкм).
Третье известное ограничение состоит в собственной задержке вентиля, которая
характеризуется временем, необходимым для завершения процессов
заряда/разряда нагрузочной емкости С,0. Следовательно, можем записать выражение в виде:
2 /,
>, =т-Н-- <2-45)
'А
Допуская появление эффекта насыщения скорости носителей в полевом
транзисторе, приблизительная величина тока насыщения стока / может быть выведена
из выражения:
IA=ZCt»,(Vk-Vt), (2.46)
raeZ— ширина канала; ^—пороговое напряжение и напряжение на затворе У = У0.
Поэтому величину собственной задержки вентиля можно определить из
следующего выражения:
, 1 С< Vo
2Zȣu{Va-V,) (247)
f I 22 Глава 2. Особенности конструктивно-схемотехнического проектирования
щ=^? субмикронных микросхем
Объединяя полученное выражение с выражением для энергии, затрачиваемой
на одно переключение инвертора, получаем:
i> = 4
(ZusC0) t2d. (2.48)
В качестве четвертого характерного схемотехнического офаничения
большинство исследователей называют максимальную длину, представленную в виде
распределенной сети резистор-конденсатор и соединяющую транзисторы на разных
сторонах кристалла. Время отклика такой схемы межсоединения равно [3]:
**(W+JUC*. (2.49)
где Rlr — это выходное сопротивление управляющего транзистора; R и С —
суммарное сопротивление и емкость, соответственно, такого «глобального»
межсоединения.
Микросхему следует проектировать так, чтобы выполнялось соотношение
Rjnl < 2,ЗЛ(/.для обеспечения того, чтобы задержка, вызванная сопротивлением
проводника, не была бы чрезмерной. Тогда:
т*2,З^С,„ =2,3/^,1, (2.50)
где с. — емкость на единицу длины межсоединения.
ml J
Если мы моделируем межсоединение, как линию в режиме просвечивающей
электронной микроскопии почти без потерь, то распределенная емкость задается
выражением с.я( = \/vZ0, где v = у у скорость распространения света по цепи,
\£
относительная диэлектрическая проницаемость диэлектрика, Z0 =Л а/
е„е
0°г
характеристический импеданс, и с0 = J j/ — это скоростьсвета в вакууме. Тогда
предел времени отклика критического межсоединения задается выражением:
т*2,З^С,я,=2,3
!Ш
2.11.4. Системотехнические ограничения при проектировании
микромощных КМОП-микросхем
Системотехнические офаничения зависят от всех других вышерассмотренных
ограничений и являются наиболее сдерживающими факторами при
проектировании сложных микросхем. Имеется пять системотехнических ограничений, которые
определяются конструктивными особенностями кристалла, величиной
произведения «мощность-задержка» для используемой КМ О П-технологи и, скоростью
отвода тепла кристалла корпусом, а также частотой тактирования и физическими
размерами кристалла.
Рассмотрим для упрощения «архитектурные» ограничения на примере
анализа системы, представляющей собой древнюю классическую систолическую
2. П. Основные ограничения при проектировании КМОП-микросхем
с минимальным энергопотреблением
матрицу [39] из 1024 идентичных квадратных макроячеек со стороной L. Обмен
допускается только между соседними макроячейками на совместной границе. На
каждую макроячейку обеспечивается подача сигнала синхронного тактирования
через Н-дерево распределения сигнала тактирования по пяти уровням.
Максимальное расстояние (его называют «расстояние Манхеттена»), которое сигнал
тактирования должен пройти в пределах макроячейки, равен L, для логического
сигнала — 2L.
Прежде чем мы перейдем дальше, необходимо принять ряд допущений
(граничных условий):
1) число вентилей Ns в каждой макроячейке равно 1 миллиард, деленное на
1024;
2) используемый «характеристический» геометрический размер —
консервативный и равен 0,1 мкм;
3) коэффициент теплоотвода корпуса равен 50 Вт/см2;
4) частота тактирования равна 1 Гц;
5) система реализуется, как один кристалл (система на кристалле).
Используя известное правило Рента средняя длина межсоединений в пределах
вентиля составляет:
V 9
7(Л/"0'5 -1) 17Vf °'5
1-4"-'
где/) = 0,45 (определено эмпирически для микропроцессоров [49]) — это показатель
Рента.
Оценка дает Д., ~ 6 при указанном выше ряде допущений. Суммарная длина
проводника, которым должен управлять вентиль, составит тогда величину:
lri =MRHy[A^, (2.53)
где М— коэффициент расширения по выходу вентиля; Ан— площадь вентиля.
Типовые значения для них — М= 3 иЛ^= 200 А2. Принимаем также, что площадь
каждого вентиля ограничивается предельной плотностью упаковки транзистора.
Допущение вызывает жесткие требования, налагаемые на площадь локальной
разводки микросхем, которая вытекает из размеров базового логического вентиля [3]:
[Artf = R,M-^,
«Л (2.54)
где nw — число уровней разводки; р — шаг разводки; ew — так называемый
коэффициент эффективности разводки.
Критическая площадь затвора представляет собой зону, ограниченную
значениями/г = 4,о =0,2 мкмие =0,75, а также значениями/г =6,о =0,2мкмие =0,5.
Ограничение на величину энергии переключения проектируемой микросхемы в
ряде случаев определяется составным затвором, что характеризует критический путь
в пределах одной макроячейки. Допускается, что критический путь проходит через
п произвольных логических вентилей и включает суммарную длину межсоедине-
f I 24 Глава 2. Особенности конструктивно-схемотехнического проектирования
щ=^? субмикронных микросхем
ний, соответствующих расстоянию Манхеттена (из угла в угол) 2L [3]. Тогда емкость,
нагружающая один вентиль, включает диффузионную емкость полевого МОП-
транзистора, емкость разводки межсоединений длиной L, емкость затвора
анализируемого полевого МОП-транзистора и С —емкость металлизации межсоединения
из «угла в угол». Поэтому энергия переключения такого составного вентиля равна:
" 2
С
С +-*l
V
VI (2.55)
Эффективное время задержки распространения «составного» вентиля можно
вычислить, используя выражение [3]:
',='*+—. (2-56)
где tdrj— время задержки произвольного логического вентиля; Тсс— время «отклика»
металлизированного проводника межсоединения, определенного по принципу из
«угла в угол».
Ограничение на количество отводимого тепла в системе определяется
требованием, что величина среднего рассеяния мощности составного вентиля должна
быть меньше, чем скорость теплоотвода (возможность охлаждения) корпуса, что
выражается в виде [3]:
F = — <QA, (2.57)
Т.
где Е— средняя энергия переключения составного вентиля; а — вероятность того,
что вентиль переключается во время интервала тактирования; Т = \/f — интервал
тактирования; Q— коэффициент, характеризующий скорость охлаждения корпуса;
А — площадь кристалла, занимаемая составным вентилем с «критическим» путем.
Площадь кристалла А обычно пропорциональна площади А за счет
использования принципа управления от «угла в угол» вдополнение к площади произвольного
логического вентиля Ан.
Для практических расчетов обычно выбирается:
^L = £sL (2.58)
Ах Чс
В этом случае величина площади вентиля с «критическим путем» будет
выражаться в виде:
А = А„
( С ^
1 + -S-C
"ср
(2.59)
Так как обычно допускается, что число вентилей на критическом пути равно
пс и допускается небольшой «перекос» характеристик тактирующего сигнала с ис-
2.12. Основные рекомендации разработчикам конструкций кремниевых | 2S (И
субмикронных микросхем *Щ^у
пользованием соотношения.^ > 1, то период тактирования проектируемой
микросхемы можно выразить следующим образом:
T=s n Г. (2.60)
с ср ср в х '
Естественное объединение четырех вышеприведенных формул — (2.55)—(2.58)
дает следующее выражение:
s..n
( г \
p^JLJLQA^
1+-
С„
"«С,,;
(2.61)
И наче говоря, в итоге мы получили пригодное для практического применения общее
выражение для оценки предельной мощности, рассеиваемой кристаллом микросхемы Р,
которое обусловлено ограниченной скоростью отвода тепла от корпуса микросхем.
Объединяя (2.60) с ранее выведенным выражением для оценки энергии
переключения, получаем:
р<\1с„к2
2
-'/•ГО
Ч г Л
1 + -
с„
n*c*j
s„n_
-QA,
(2.62)
Здесь следует привести типовые значения для некоторых используемых
параметров [30, 52], а именно:
С = 100/Т, C=3,28/T,s =1,11, Л =2,ЗЛ,,
ее J ' И ' J ' ср ' ' ins ' /г1
Н =Н =0,3um, l? = NA.
При оценке предельно допустимого значения длительности времени цикла
проектируемой микроэлектронной системы необходимо обратить внимание на
самое «длинное» межсоединение для учета ограничений: (1/L)2 против / Тогда
ограничение на максимальное значение времени цикла проектируемой системы
будет определяться выражением:
T>T+T=T+T+nL„ (2.63)
с cs ср cs ее ср атр х '
где Т — значение максимального «перекоса» сигнала тактирования в пределах
одной макроячейки; Тсс — время отклика «критического» межсоединения длиной 2L.
2.12. Основные рекомендации разработчикам
конструкций кремниевых субмикронных
микросхем
В качестве предварительных выводов из представленного в разделе анализа проблем
проектирования схем с технологическими нормами глубокого субмикрона следует
вначале высказать некоторые замечания о современном состоянии инструментов
САПР, призванных решать указанные проблемы.
126
Глава 2. Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
Очевидно, что активная мощность и производительность микросхемы —
противоречивые вещи. Полная мощность, включая мощность, обусловленную
токами утечки, должна быть учтена при решении компромисса «мощность —
рабочие характеристики». Существуют средства компьютерного проектирования
для почти оптимального масштабирования «больших» микросхем. К сожалению,
из литературы известно очень мало попыток использования двойного порогового
напряжения и устранения противоречий при решении проблемы масштабирования
технологии/прибора (кроме «старых» источников [37, 38]). Нельзя не учитывать
активную мощность, в которую вносят вклад транзисторы с низким пороговым
напряжением VTH. Снижение утечек с помощью стекового эффекта может быть
достигнуто посредством автоматического преобразования одного транзистора
в двух-транзисторный стек в логических схемах при условии сохранения его
рабочих характеристик. Средства САПР должны эффективно определять входной
вектор с «минимальной утечкой» в режиме ожидания для каждого схемного блока.
Шумы питания включают широкий спектр проблем проектирования аналоговых
ИМС, связанных с частотой. Необходимо использовать наиболее точные модели
шумов питания и учитывать их влияния на частотные характеристики схемы, а
также необходимы соответствующие инструменты для моделирования определенных
диапазонов токов. Используемые разработчиком программные пакеты синтеза
схем должны обеспечить удовлетворение современным требованиям к схемам,
связанным с учетом разбросов характеристик по кристаллу. Специальным образом
«подавленные» области на кристалле будутспособствоватьснижению индуктивных
шумов. Средства проектирования схем с высокими токами и низкими
напряжениями особенно нуждаются в алгоритмах анализа шумов. Поскольку масштабирование
индуктивности корпуса недостаточно для компенсации мгновенных скачков тока,
эффективное размещение развязывающих конденсаторов и линий, управляемых
конденсаторами, можетобеспечитьлокальный источникдля высокого мгновенного
тока и снизить индуктивный шум в линиях питания.
Программные средства проектирования топологии должны обеспечивать
автоматическое «встраивание» высокочастотных развязывающих конденсаторов
непосредственно рядом со схемами, потребляющими высокие токи, такими как
генераторы тактовых импульсов, блоки вычислений с плавающими точками и т.п.
Методики схемотехнического проектирования с несколькими VDD не обеспечивает
такую же точность, как методика использования нескольких V Комбинированное
применение схем с транзисторами, обладающими разными Vm, может дать
экономию до 20% мощности, но этот эффект достигается за счет увеличения площади
на кристалле [2]. Физическое разделение областей с разными VDD необходимо для
схем с несколькими VDD. Логическое разделение в списке соединений (netlist)
отражает физическое разделение по кристаллу. Современные средства синтеза могут
разрешить логическое разделение различных VDD для эффективной разработки
топологии.
Для достижения достаточно высоких функциональных характеристик без
короткоканальных эффектов величину порогового напряжения V можно
понизить посредством приложения прямого напряжения к подложке {forward body bias,
FBB) [40]. Одним из способов снижения рассеянной мощности, обусловленной
2.12. Основные рекомендации разработчикам конструкций кремниевых |
субмикронных микросхем
токами утечки в «спящем режиме», и является применение FBB. В процессе
топологического проектирования необходимо зарезервировать необходимую площадь
кристалла для глобальных и локальных генераторов body bias сигналов. Токи утечки
в спящем режиме могут быть уменьшены посредством введения в схему прибора
с высоким значением порогового напряжения У который называется «спящим
транзистором», последовательно с обычной схемой с низким значением
порогового напряжения У «Спящий транзистор» управляется специальным сигналом,
который задает активный/спящий режим. Необходимо аккуратное размещение
таких «спящих транзисторов» по всем большим активным схемным блокам при
проведении физического проектирования [3].
Таким образом, как показал представленный в разделе анализ современного
состояния проблем, связанных с переходом на технологические нормы 90, 65 и
45 нанометров и ниже, индустрия САПР в микроэлектронике продолжает
сталкиваться с новыми трудностями по мере уменьшения размеров элементов в область
глубокого субмикрона. С каждым новым успешным усовершенствованием
полупроводниковой технологии появляется новые проблемы на глубоком
субмикронном уровне. В высокопроизводительных схемах возникает широкий спектр таких
явлений как рассеяние тепла, электромиграция, закорачивание межсоединений и
пр. Многие инструменты САПР развиваются для решения этих проблем. Лидеры
САПР в этой области, такие компании как Cadence, Synopsys и Mentor Graphics,
предоставляют широкий набор инструментовдля решения указанных проблем. Тем
не менее в сложных схемах даже эти средства не всегда обеспечивают наилучшее
решение задачи.
Эффективные и надежные методы управления мощностью, такие как
интегрированные температурные датчики и сложные источники напряжения,
приводят к снижению динамической мощности вместе с возможностью использования
более дешевых корпусов.
Распределением мощности по кристаллу можно управлять и путем учета и
величин падения напряжения на внутренних активных сопротивлениях, что
позволяет использовать новые технологические способы улучшений сборочных
операций, например, методом перевернутого кристалла (flip-chip). Однако при
использовании режимов flip-chip или standby («спящий режим») могут усиливаться
большие перепады токов.
Необходимы дальнейшие исследования альтернативных методов с
использованием КМОП-повторителей при глобальной передаче сигналов, а также
использование инструментов САПР для минимизации потребляемой мощности в глобальных
линиях передачи сигналов.
Множественный (multi-layered) подход с использованием различных элементов
с low- У и high- У для снижения потребляемой мощности (как статической, так и
динамической) включает в себя использования схем с различным расположением
логических элементов, с различными пороговыми напряжениями и размерами
элементов. При этом некритические с точки зрения распространения сигнала
элементы подключаются к приборам с низким значение напряжения питания VDD и
заданным значением порогового напряжения УТнс целью еще более эффективного
снижения общего энергопотребления.
128
Глава 2. Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
Показано, что высокоуровневый или логический уровень проектирования,
базирующийся на стандартных способах расчета задержки и оценки ее роли,
становится неприемлемым для проектирования схем глубокого субмикрона. Требуется
другая, современная концепция синтеза и оптимизации проектируемой схемы.
Можно, в частности, кратко сформул ировать предварительные рекомендации для
снижения токов утечки вмикросхемах, изготовленных по технологиям «глубокого
субмикрона».
1. Результаты проведенного в главе анализа свидетельствуют о том, что
основным током утечки, требующим нейтрализации, является подпороговый
ток утечки. Величина этого тока быстро увеличивается с ростом разбросов
техпроцесса, при этом в ИМС, изготовленных по нанометровой технологии
(45 нм и менее), основной вклад в параметры приборов вносят флуктуации
концентрации легирующих примесей.
2. Ограничения, связанные с уменьшением размеров приборов и,
следовательно, с освоением «более глубоких» субмикронных процессов, заключаются
в следующем:
— при уменьшении толщины подзатворного диэлектрика значительно (по
экспоненте!) возрастает туннельный ток затвора,
— при очень низкой толщине подзатворного диэлектрика (несколько нм)
имеет место эффект обеднения области поликремниевого затвора, для
устранения которого необходимо переходить при формировании затвора
от использования поликремниевых к металлическим материалам;
— падает подвижность носителей заряда, что требует использования
дополнительных решений, таких как повышение уровня легирования, увеличение
плотности электрического поля, «растяжение» поверхности —
использование напряженного кремния и т.п.
— возрастает удельная емкость переходов для снижения которой необходимо
повышать уровень легирования;
— существует предел уменьшения размеров МОП-приборов (длина канала),
обусловленный возникновением туннельного тока сток-исток 1^Шп. Это
предельное значение составляет 6—7 нм.
3. С целью минимизации токов утечки необходимо решать при проектировании
микросхемы на системном и логическом уровне следующие основные задачи:
— оптимизация проекта и проведение логического синтеза системы с учетом
возможности возникновения токов утечки;
— выборочное (там, где это возможно) увеличение длины затвора;
— использование в одном проекте библиотек ячеек, составленных из
транзисторов с разным (высоким и низким) пороговым напряжением —
приборы с низким VTH использовать в блоках с высоким быстродействием,
а приборы с высоким V — в блоках с низким быстродействием;
— осуществлять адаптивное управление напряжением смещения подложки,
используя обратное смещение для повышения V а нулевое или
небольшое прямое смещение — для повышения V ;
— применять селективное (выборочное) отключение питаниядля отдельных
вентилей и логических блоков.
Литература к главе 2
1. Белоус А.И., Солодуха В.А., Шведов СВ. Основы конструирования
высокоскоростных электронных устройств. Краткий курс «белой магии» // М.: Техносфера,
2017.-872 с.
2. Belous A., Saladukha V High-Speed Digital System Design. Art, Science and
Experience // Springer Nature Switzerland AG 2020.
3. BelousA., Saladukha V, ShvedauS. Space Microelectronics Volume 2: Integrated Circuit
Design for Space Applications // London, Artech House, 2017. — P. 720.
4. Rabaey J., Nikolic В., Chandrakasan A. Digital integrated circuits — 2nd edition // Prentice
Hall, 2002.
5. Karnik Т., Borkar S., De V Sub-90nm Technologies-Challenges and Opportunities for
CAD//IEEE, 2002.
6. Pollack F. New Microarchitecture Challenges in the Coming Generations of CMOS
Process Technologies; Micro 32, 1999.
7. Barry Pangrle В., Shekhar Kapoor S. Leakage power at 90 nm and below // Synopsis
Release, 2009.
8. Kuzmicz W. Static Power Consumption in Nanometer CMOS Circuits, 3rd 1REF, Kharkov,
October 2008.
9. Roy K. et al. Leakage Current Mechanisms and Leakage Reduction Techniques in Deep-
SubmicrometerCMOS Circuits// Proc. of IEEE. - 2003. - Vol. 91. - No. 2. P. 305-327.
10. FerreA., FiguerasJ. Leakage in CMOS Nanometric Technologies in Low Power
Electronics Design // Ch. 3, CRC Press, 2004.
11. Predictive Technology Model — http://www.eas.asu.edu/~ptm/
12. Kao J.Т., Chandrakasan A.P. Dual-threshold voltage techniques for lowpower digital
circuits// IEEE J. Solid-State Circuits. - Jul. 2000. - P. 1009-1018.
13. Wei L. et al. Design and optimization of dual-threshold circuits for lowvoltage low-power
applications// 1EEET VLSI Sys. - Mar. 1999. - P. 16-24.
14. Van der Plas G. et al. AMGIE — A synthesis environment for CMOS analog integrated
circuits // IEEE Transactions on Computer-Aided Design of Integrated Circuits and
Systems. - 2001. - Vol. 20. - No. 9. - P. 1037-1058.
15. Van lleijningen M., Badaroglu M., Donnay S., Gielen G., De Man II. Substrate noise
generation in complex digital systems: efficient modeling and simulaton methodology and
experimental verification // IEEE Journal of Solid-State Circuits. — 2002. — Vol. 37. —
No. 8.-P. 1065-1072.
16. Donnay S., Gielen G. Analysis and reduction techniques for substrate noise coupling in
mixed-signal integrated circuits// European Mixed-Signal Initiative for Electronic System
Design, Kluwer Academic Publishers, 2003.
17. Kuroda, T et al. Low-power CMOS digital design with dual embedded adaptive power
supplies//JSSC. - 2000. - Vol. 35. - Issue 4. - P. 652-655.
18. Krishnamurthy, R. et al. High-performance and low-power challenges for sub-70nm
microprocessor circuits // C1CC 2002. - P. 125-128.
19. Karnik T et al. Total power optimization by simultaneous dual-Vt allocation and device
sizing in high performance microprocessors// DAC 2002. — P. 486—491.
20. Tschanz J. et al. Design optimizations of a high performance microprocessor using
combinations of dual-Vt allocation and transistor sizing // VLSI Circuits Symposium 2001. —
P. 218-219.
130
Глава 2. Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем
21. The Effects of Process Variability and Temperature on 65 nm Devices//CLEAN Project
report (FP6-2004-1ST-4-026980-1P), 2006.
22. Xi X. etal. BS1M4.5.0 MOSFET model User's manual — http://www-device.eecs.berkeley.
edu/-bsim3/bsim4.html.
23. Rais K. et al. Temperature dependence of gate induced drain leakage current in silicon
CMOS devices// Electronics Letters. - 1994. - Vol. 30. - No. 1.
24. Karnik T, Borkar S., De V. Sub-90 nm Technologies-Challenges and Opportunities for
CAD // Proceedings of the Design, Automation, and Test in Europe Conference and
Exhibition (DATE'05), 2005.
25. Directors., Feldmann P., Krishna K. Statistical integrated circuit design // lEEEJournal
of Solid-State Circuits. - 1993. - Vol. 28. - No. 3. - P. 193-202.
26. Bakoglu H.B. Circuits, Interconnections, and Packaging for VLSI // Addison-Wesley,
1990.
27. Pedramand M., Bhat N., Layout Driven Logic Restructuring/ Decomposition // Proc.
ICCAD. - 1991. - P. 134-137.
28. Lin S., Marek-Sadoeska M., Kuh E. S. Dealy and Area Optimization in Standard-Cell
Design// Proc. 27lh DAC, 1990. - P. 349-352.
29. Kannan L. N., Suaris P. R., Fang H-G. A Methodology and Algorithms for Post-Placement
Delay Optimization// Proc. 31s' DAC, 1994. - P. 327-332.
30. Aoki T, Murakata M., Mitsuhashi Т., Goto N. Fanout-tree Restructuring Algorithm for
Post-placement Timing Optimization// Proc. of the ASP-DAC'95, 1995. - P. 417-422.
31. Sato K., Kawarabayashi M., Emura H., Maeda N. Post-layout Optimization for Deep
Submicron Design // Proc. of the 33rd DAC, 1996. - P. 740-745.
32. Taur Y. et al. High-Performance 0.1 mm, CMOS Devices with 1.5 V Power Supply //
IEDM Tech. Dig. - 1993. - Vol. 38. - P. 127-130.
33. Nagata M. Limitations, Innovations and Challenges of Circuits and Devices into a Half
Micrometerand Beyond// IEEE J. Solid State Circuits. - 1992. - Vol. 27. - P. 465-472.
34. Ни С MOSFET Scaling in the Next Decade and Beyond // Proc. International
Semiconductor Device Research Symp., Semicon. Int. —June 1994. — P. 105—114.
35. Meindi J.D. Low Power Microelectronics: Retrospect and Prospect // Proc. IEEE. —
1995. - Vbl. 83. - № 4. - P. 619-635.
36. Meindi J.D. Theoretical, Practical and Analogical Limits in ULS1 // IEDM Tech. Dig. —
1983.-Vbl. 28.-P. 8-13.
37. Chandrakasan A.P. et al. Low Power CMOS Digital Design // IEEE J. Solid State
Circuits. - 1992. - Vbl. 27. - P. 473-484.
38. Agarwla B. etal. OpportunitiesfrScaling MOSFETsforGSI // Proc. ESSDERC 1993. -
1993. - Vbl. 25. - P. 919-926.
39. Stone H.S. etal. Computer Architecture in the 1990s// IEEE Computer. -Sept. 1991.-
Vbl. 24. - P. 30-38.
40. Keshavarzi A. et al. Forward body bias for uPs in 130 nm technology generation and
beyond//VLSI Circuits Symp. 2002. - P. 125-128.
ГЛАВА 3
ОСНОВНЫЕ ХАРАКТЕРИСТИКИ
ЦИФРОВЫХ МИКРОСХЕМ
3.1. Структурная организация цифровых микросхем
3.1.1. Общая структура цифровых микросхем
Как известно, одним из главных направлений микроэлектроники является
постоянное повышение функциональной сложности цифровых микросхем, которое
в основном достигается повышением числа элементов, интегрируемых в
полупроводниковом кристалле и совершенствованием системотехнических и
схемотехнических решений базовых элементов. Основными направлениями увеличения
функциональной сложности цифровых микросхем является уменьшение линейных
размеров элементов (масштабирование размеров) при одновременном снижении
величины используемого напряжения питания, что приводит к снижению общей
величины потребляемой мощности элементов и величины их нагрузочных емкостей.
Однако предельный рост числа элементов на кристалле ограничивается
максимально допустимым размером площади кристалла (^р) и максимально
допустимой мощностью, рассеиваемой корпусом цифровых микросхем (Р J. Снижение
величины мощности потребления элементов и снижение их размеров снижает
и их выходные токи, а также существенно ухудшает нагрузочную способность и
помехозащищенность микросхем. Поскольку внутренние помехи в микросхемах
имеют сравнительно небольшое значение, а емкости нагрузки внутренних
элементов микросхем невелики, то использование в качестве внутренних для микросхем
«маломощных» элементов с небольшими выходными токами обычно не создает
особых проблем, позволяя снизить величину логического перепада напряжений,
при этом получить высокое быстродействие, небольшую мощность потребления
и большую степень интеграции цифровых микросхем.
Однако при использовании таких элементов для приема внешнихдля микросхем
сигналов значение величины общей помехоустойчивости микросхем уменьшается,
а невысокая нагрузочная способность элементов часто не позволяет получать
требуемого высокого быстродействия микросхем при управлении многочисленными
внешними нагрузками. Вследствие этого в цифровых микросхемах практическое
широкое применение получила описанная в [1] структура, использующая элементы
с двумя значениями логического перепада напряжений (токов) А£/.(Д'0)- Структура
цифровых микросхем этого типа показана на рис. 3.1 и содержит два основных типа
элементов: внутренние базовые элементы (ВБЭ), имеющие входной (выходной)
логический перепад А(/л (А/0|) небольшого значения А(/л я 0,2— 1,5 В (А/0| «0,1 — 1 мА),
и внешние элементы согласования (ЭС): входные, имеющие входной логический
I 3 2 Глава 3. Основные характеристики цифровых микросхем
перепад Ai/^ большого значения (порог переключения UT= 1,5—15 В) и выходной
логический перепад, равный логическому перепаду ВБЭ А(/.л, и выходные ЭС,
имеющие входной логический перепад, равный логическому перепаду ВБЭ А(/л
и выходной логический перепад А(/п (Мт) большого значения А(/п я 2—15 В
(Д/ия1-50мА).
Выход
AIL
ЭС1
3CN
Входные ЭС
ALL
(а/„,)
ALL
(AU
Внутренние
базовые
элементы
(ВБЭ)
Входные ЭС
однонаправленные ЭС
ALL
(А/01)
ЭС1
Д(Л,
Выход
LL,
(А/01)
3CN
Д(Л
Двунаправленные ЭС
(А/П1)
ALL
ЭС
AL/,
Выходы
~" U
(А/о,);
(А/01)
3CN
(А/02)
Специальные ЭС
ALL
(А/01)
ALL
ЭС1
Выходы
— и,
(А/„,)
3CN
Рис. 3.1. Обобщенная структура цифровых микросхем 11 ]
Тем самым внутренние базовые элементы с небольшим перепадом напряжений
(токов) А(/л (А/01) и выходные ЭС с большими выходными токами А/т обеспечивают
высокое быстродействие микросхем, а высокий порог переключения (/?. входных
ЭС и большой перепад напряжений AU.n входных ЭС обеспечивают высокую
помехозащищенность микросхем. Так как значения уровней внутреннего А(/л (А/0|)
и внешнего А(/?2 (А/и) логических перепадов существенно различаются, входные
ЭС выполняют функцию преобразования логических уровней из внешних AUT2 во
внутренние А(/л (А/01), а выходные ЭС формируют внешние уровни с перепадом
AUT2 (А/и) из внутренних с перепадом А(/л (А/0|).
Помимо ЭС данных типов, в цифровых микросхемах могут применяться
двунаправленные ЭС, которые как принимают внешние уровни и преобразуют их
во внутренние, так и формируют внешние уровни из внутренних. Кроме этого,
в микросхемах могут быть применены специальные ЭС, предназначенные для
подключения внешних компонентов (кварцевые резонаторы, емкости и др.), не
3.1. Структурная организация цифровых микросхем
реализуемых в микросхемах, подачи эталонных уровней напряжении, приема
аналоговых сигналов и др.
3.1.2. Структура внутренних элементов цифровых микросхем
Внутренние базовые элементы состоят из двух основных групп элементов:
логических элементов (ЛЭ) и элементов памяти (ЭП).
Базовые логические элементы
Базовые логические элементы (ЛЭ) цифровых микросхем предназначены для
логического преобразования входной информации, представленной в двоичном либо
другом кодах; формирования потенциальных (либо токовых) уровней выходных
сигналов с электрическими характеристиками, соответствующими кодируемой
на выходе ЛЭ информации и обеспечивающими соединение ЛЭ друг с другом [1].
Информационный
вход
u9-
Рис. 3.2. Общая структура внутреннего базового статического ЛЭ 11)
Простейшая структура базового ЛЭ состоит из двух компонентов (рис. 3.2):
переключательного (ПК), выполняющего преобразование входной информации £/
и нагрузочного (Н К), позволяющего сформировать необходимые уровни выходных
сигналов U0. Нагрузочный компонент НК может быть как управляемым входным
сигналом (/, (штриховая линия на рис. 3.2), так и неуправляемым. По способу
передачи информации ЛЭ можно разделить на две большие группы:
асинхронные, либо статические, и синхронные, либо динамические. Структура ЛЭ первой
группы приведена на рис. 3.2, и в ней время формирования выходного сигнала U0
определяется собственным временем задержки /^ЛЭ. Структура ЛЭ второй
группы показана на рис. 3.3 [1], и в нем время tpформирования выходного сигнала £/.
квантуется в определенные моменты времени, устанавливаемые частотой сигнала,
подаваемого на синхронизирующий вход С. Возможен вариантЛЭ второй группы,
имеющий несколько синхронизирующих входов и называемый полисинхронным.
В таком ЛЭ время формирования выходного сигнала зависит от последовательности
I 34 Глава 3. Основные характеристики цифровых микросхем
синхронизирующих сигналов. Структура ЛЭ, показанная на рис. 3.2, имеет один
информационный вход, вследствие чего он выполняет простейшие логические
преобразования входного информационного сигнала £/ Поэтому для
расширения числа логических функций в схему ЛЭ вводят дополнительный логический
компонент (Л К).
Информационный
вход
up
О
Синхронизирующий
вход
Рис. 3.3. Структура внутреннего базового динамического Л Э
Вход1 (
Вход 2 (
I
Вход N <
лк
....
т
нк
1
ПК
Выход
Ц,
Вход
о
У,
т
нк
1
ПК
лк
1
а)
ов
Вход1о-
Вход 20-
•
Вход1\Р L
ЛК1
НК
ПК
т
Z
ов
i Выход I
i Выход 2
1 Выход N
б)
ЛК2
)Выход 1
)Выход 2
)Выход N
ОВ
в)
Рис. 3.4. Структуры внутренних базовых ЛЭ: многовходового (а); многовыходового (б);
структура внутреннего: многовходового/многовыходового базового ЛЭ (в)
3.1. Структурная организация цифровых микросхем
Логический компонент Л К может быть введен либо на входе (рис. 3.4а) (ЛЭ
типа КМОП, ТТЛШ), либо на выходе ЛЭ (рис. 3.46) (ЛЭ типа И2Л) и позволяет
формировать логическую функцию от N входных информационных сигналов л ибо
N выходных функций одного входного сигнала. Наиболее функционально
насыщенным является ЛЭ, содержащий логический компонент как на входе (Л К1),
так и на выходе (ЛК2) ЛЭ (рис. 3.4в) и позволяющий формировать N выходных
логических функций от М входных информационных сигналов. Однако для таких
ЛЭ сложной проблемой является формирование необходимых выходных уровней
сигналов и логического перепада AUr
Система параметров внутреннего ЛЭ включает:
1. Статические параметры:
Uol, Uol — выходное напряжение высокого и низкого уровней сигналов;
AUr= U0H— U0I —логический перепад напряжений;
10И, /0/ — выходной ток высокого и низкого уровней;
ИТ— пороговое напряжение переключения;
А(/7+, Ai/r" — запас помехозащищенности к положительной и отрицательной
помехам;
/ш, I — входной ток высокого и низкого уровней;
N— нагрузочная способность,
\rIL 1,НУ
/сса, /сссн — ток потребления в статических состояниях низкого и высокого
уровней;
Uа- — напряжение питания.
2. Динамические параметры:
/ 1Н, t м — время задержки переключения ЛЭ при выключении и включении;
*Н1 (ТЛ {ih (т/) — Длительность фронта включения и выключения ЛЭ;
хш, т/у — максимальная длительность фронта/среза входного сигнала;
F— максимальная частота переключения ЛЭ;
ICCF — динамический ток потребления ЛЭ.
Так как в цифровых микросхемах базовые Л Э несут основную логическую
нагрузку, основными требованиями, предъявляемыми к ним, являются:
а) максимальное число логических функций, выполняемых одним ЛЭ;
б) высокое быстродействие выполнения логических и других функций;
в) минимальная мощность потребления в статических и динамических режимах
работы;
г) минимальное число схемных компонентов, необходимое для реализации Л Э.
Базовые элементы памяти
В цифровых микросхемах встроенные элементы памяти (ЭП) предназначены для
запоминания и хранения информации. В качестве таких элементов памяти могут
быть использованы как простейшие запоминающие ячейки со схемами управления,
I 36 Глава 3. Основные характеристики цифровых микросхем
предназначенные для хранения больших массивов информации, так и сложные
элементы памяти типа «синхронизирующих триггеров». В зависимости от
способа хранения информации ЭП первого типа могут быть как статическими, так и
динамическими. В статических ЭП записанная информация может сохраняться
сколь угодно долго. Основой статического ЭП является бистабильная ячейка,
образованная перекрестным объединением двух инвертирующих ЛЭ. Структурная
схема такого ЭП на примере КМОП ЛЭ показана на рис. 3.5а. Динамические ЭП
(рис. 3.56) содержат один ЛЭ и дополнительный компонент запоминания (КЗ),
организованный на принципе накопления заряда со схемами записи. Поскольку
с течением времени на компоненте хранения может происходить потеря заряда,
т.е. потеря информации, для таких ЭП необходимо периодическое возобновление
(регенерация) состояния. Методы создания данных ЭП при использовании ЛЭ
различных типов подробно рассмотрены в [2—4].
~+и„
Vh
VT5
—vJu-
VT2 VT4
rlfr
VT1
VT6
—ukr-
4
VT3
Шина выборки
Шина
данных О
"—тТ"кз
а)
Шина_
данных Q
Шина
данныхQ
Шина выборки
б)
Рис. 3.5. Схема простейших ЭП статического (а) и динамического (б) типа
Большой класс ЭП в современных цифровых микросхемах образуют триггеры-
схемы, имеющие два устойчивых состояния, которые устанавливаются при подаче
соответствующей комбинации сигналов на управляющие входы и сохраняются втече-
ние заданного разработчиком времени после окончания действия этихсигналов.
Наибольшее распространение в цифровых микросхемах получили триггеры RS, D, Ж и Т.
В зависимости оттипов компонент запоминания, используемых втриггерах, они
разделяются на статические, динамические либо совмещенные статико-динамические.
Если состояние триггера изменяется по поступлению синхронизирующего сигнала,
то такой триггер относят к синхронным. В асинхронных триггерах переключение
происходит по поступлению на управляющие входы соответствующей комбинации
входных сигналов. В цифровых микросхемах наибольшее распространение получили
синхронные триггеры, трактируемые уровнем или фронтом сигнала.
Классический асинхронный RS-триггер представляет собой простейшую би-
стабильную ячейку, управляемую по входам R и S (рис. 3.6а). Проблематичным
для RS-тгриггеров является то, что появление даже коротких импульсов на вхо-
3.1. Структурная организация цифровых микросхем
дах R, S может приводить к ошибочной установке триггера. Поэтому при работе
с RS-триггерами используют дополнительный сигнал синхронизации С,
ограничивающий время, когда входы R, S активны (рис. 3.66).
Триггеры, синхронизируемые фронтом сигнала на примере триггера Dt-типа
(рис. 3.7а), изменяют свое состояние при поступлении на синхровход
соответствующего фронта синхросигнала: положительного либо отрицательного. При
статических уровнях синхросигнала состояние триггера сохраняется, независимо
от уровней входных сигналов. Временная диаграмма работы такого триггера на
примере триггера Dt-типа показана на рис. 3.76). Пример функциональной схемы
Dt-триггера на ЛЭ-типа «И-НЕ», тактируемого фронтом, показан на рис. 3.8 [1].
Триггеры, синхронизируемые уровнем синхросигнала, могут изменять свое
состояние в течение действия синхронизирующего импульса EN при поступлении
информационных сигналов на вход D. В течение паузы при изменении уровня
синхронизирующего сигнала EN их состояние не зависит от уровней входных
сигналов. Обозначение триггера D-типа показано на рис. 3.9а), а его временная
диаграмма работы показана на рис. 3.96). При использовании в триггере данного
класса одного выхода его иногда называют «защелка» (latch). Пример
функциональной схемы D-триггера, тактируемого уровнем сигнала на основе ЛЭ с функцией
«И-НЕ», показан на рис. 3.9в).
-Ч&~1 1 Q
Ц_Г—
а) б)
Рис. 3.6. Структурная схема асинхронного RS-триггера (а) и синхронного (б) с
использованием ЛЭтипа «И-НЕ» |11
С
D
ТТ
О
О
С
1
о _\ | |_Г
1
°_|
1
и
1
1
u iJ_
а) б)
Рис. 3.7. Обозначение (а) и временные диаграммы работы (б) Dt-триггера,
тактируемого фронтом сигнала
I 38 Глава 3. Основные характеристики цифровых микросхем
С
1
1
&
<
&
&
<
Х4
D4\
D3
S
ХЗ
-L
Я
D2J
Х2
&
&
Об!
]
D5
0
Рис. 3.8. Пример функциональной схемы Dt-триггера, тактируемого фронтом сигнала
EN
D
а)
б)
EN
■
D
&
<
&
D1
D2
с;
&
&
оз!
1
D4
о
О
с
в)
Рис. 3.9. Обозначение (а), временные диаграммы (б) и пример функциональной
схемы (в) D-триггера, тактируемого уровнем сигнала
Другие типы триггеров могут быть образованы на основе тактируемого RS-
триггера путем объединения в различные конфигурации. Так, JK-триггер
формируется последовательным соединением (типа master-slave) двух RS-триггеров
(рис. 3.10) путем формирования обратных связей с выходов Q,Q выходного RS-
триггера (slave) на входы R,S входного RS-триггера (master).
3.1. Структурная организация цифровых микросхем
,1
С—|
к—
&
&
S
R
о——■
&
ь
&
&
s
R
!
Рис. 3.10. Структурная схема Ж-триггера
Т-триггер формируется из Ж-триггера введением одного входа Т, связанного
с обоими входами J, К.
Подробно методы реализации триггеров с использованием ЛЭ различного типа
рассмотрены в литературе [1,2,4].
Система статических параметров ЭП аналогична системе статических
параметров внутренних базовых ЛЭ цифровых микросхем. Система динамических
параметров ЭП включает дополнительно к системе динамических параметров
внутренних ЛЭ цифровых микросхем следующие параметры:
t,,tH— минимальная длительность синхросигналов низкого и высокого уровней;
tsu — время предустановки — минимальное время подачи информационного
сигнала до синхросигнала, при котором происходит устойчивая запись в ЭП;
tH — время удержания — минимальное время удержания информационного
сигнала после подачи синхросигнала, при котором происходит устойчивая запись в ЭП.
Для ЭП динамического типа дополнительным параметром является tREC—
максимальный период сигнала регенерации ЭП, при котором не происходит потери
информации в ЭП. Поскольку в большинстве случаев схемы ЭП построены на
основе внутренних базовых ЛЭ, основные требования, предъявляемые к ним для
применения в цифровых микросхемах, аналогичны требованиям, предъявляемым
к базовым Л Э. Однако в отличие от базовых ЛЭ, для которых более важным
параметром является быстродействие, для ЭП, основным режимом которых является
пассивное хранение (кроме микросхем цифровой обработки сигналов), более
важным параметром является статический ток потребления.
3.1.3. Структура элементов согласования цифровых микросхем
Входные элементы согласования (ЭС) современных цифровых микросхем
предназначены для: формирования внутренних для цифровых микросхем логических
уровней; защиты внутренних цепей микросхем от внешних электрических
воздействий (помех, статэлектричества и др.); усиления внешних входных электрических
сигналов; запоминания уровней входных сигналов при приеме их в цифровых
микросхем; повышения чувствительности, быстродействия и помехоустойчивости
цифровых микросхем. Выходные ЭС цифровых микросхем предназначены для:
формирования внешних для микросхем выходных уровней напряжения (тока);
формирования необходимых длительностей фронтов выходных сигналов;
усиления сигналов внутренних ЛЭ микросхем; защиты внутренних цепей микросхем
140 Глава 3. Основные характеристики цифровых микросхем
от внешних электрических воздействий (помех, статэлектричества, перегрузок
и т.д.); временного запоминания выходных уровней сигналов при выдаче их из
микросхем.
Входные элементы согласования
Основные компоненты структуры входного ЭС показаны на рис. 3.11.
Основу входного ЭС составляет схема преобразования уровней сигналов,
преобразующая внешние входные уровни во внутренние, различаемые внутренними
ЛЭ микросхем. Исходя из этого, входные ЭС можно разделить на две группы:
а) входные ЭС со входными уровнями, совпадающими с уровнями внутренних
ЛЭ микросхем (ТТЛ входные уровни — ТТЛ уровни внутренних ЛЭ, КМОП
входные уровни — КМОП-уровни внутренних ЛЭ и т.д.).
б) входные ЭС с преобразованием уровней сигналов (например, ТТЛ входные —
КМОП-уровни внутренних ЛЭ, ЭСЛ входные — ТТЛ уровни внутренних
ЛЭ и т.д.).
Вход
и,
1
Схема
восстановления
уровней
-
1
■
Схема
защиты
от
перегрузок
i
Входной ЭС
J
Лс
>
1
Схема
защиты
от стат-
зарядов
.
Схема
защиты
от помех
Схема
преобразования
уровней
.
1
■ •
1
Схема
запоминания
уровней
t t
■ I-
1
Схема
усиления
t
■ Выходы
Управляющие
входы
»0V
Рис. 3.11. Общая структура входного ЭС цифровых микросхем |4|
Поскольку известны три наиболее применяемых и принципиально различных
систем уровней логических сигналов: ТТЛ, КМОП, ЭСЛ, И2Л, —далее
рассматриваются схемы преобразования уровней входных ЭС перечисленных типов уровней.
На выходе ЭС может быть введена схема усиления сигналов, которая усиливает
входные уровни и формирует большие выходные токи для управления большим
числом входов внутренних ЛЭ. Выходы ЭС могут быть одиночными (могут
формировать прямой либо инверсный входному сигнал) и множественными (могут
формировать несколько прямых и инверсных входному сигналов). При пеобходи
мости запоминания уровней входных сигналов во входной ЭС может быть введен
элемент памяти, осуществляющий временное запоминание входных уровней и
подачу их на выход ЭС по управляющему сигналу. В качестве схем хранения
могут использоваться элементы памяти, синхронизируемые фронтом либо уровнем
3.1. Структурная организация цифровых микросхем
управляющего сигнала. При необходимости защиты внутренних компонентов
микросхем от внешних воздействий в схему ЭС могут быть введены схема защиты
от статического электричества и схема защиты от перегрузок при превышении
предельных электрических режимов (напряжений/токов) на входе ЭС. В случае
подключения входа ЭС к источнику сигнала с высоким уровнем помех в схему ЭС
может быть введена схема защиты от помех, которая снижает чувствительность ЭС
к помехам, нарушающим функционирование микросхем. При этом
максимальной эффективности можно добиться при реализации схемы ЭС с передаточной
характеристикой «гистерезисного» типа. При применении цифровых микросхем
возможны случаи, когда на входы микросхем фиксированные входные уровни не
подаются, т.е. на входах микросхем может находиться неопределенный потенциал
(что особенно опасно для КМОП-микросхем). В этом случае на входе ЭС может
быть введена схема восстановления уровня, устраняющая влияние «плавающего»
потенциала на вход ЭС.
Система параметров входного ЭС включает:
Статические параметры:
/ш, I — входной ток высокого и низкого уровней;
1и — максимальный входной пробивной ток;
/fl — ток антизвонного диода;
UrH, Uri — входное пороговое напряжение высокого и низкого уровней;
UIH, Utl — входное напряжение высокого и низкого уровней;
U0H, U0I — выходное напряжение высокого и низкого уровней;
10Н, /0/ — выходной ток высокого и низкого уровней;
N— нагрузочная способность ЭС;
^/max> ^/min— максимально и минимально допустимые входные напряжения;
UI:SD — максимально допустимое значение электростатического потенциала;
/са, /ссн— статический ток потребления ЭС во включенном либо выключенном
состояниях;
Ucc> Uss~ напряжение питания;
О V, £/ — напряжение нулевого потенциала (земли).
Динамические параметры:
/ т, t IH— время задержки переключения ЭС при включении и выключении;
*Н1 (ТЛ {ih (т/) — Длительности фронта включения и выключения ЭС;
хш, т/у — максимальная длительность фронта/среза входного сигнала;
F— максимальная частота входного сигнала;
lCCF — динамический ток потребления ЭС.
Поскольку в цифровых микросхемах входные ЭС не несут логической нагрузки
и предназначены в основном для выполнения функций согласования, основными
требования, предъявляемыми к ним, являются:
а) максимальные запасы помехозащищенности к воздействию разного рода
помех;
б) минимальное число схемных компонентов, позволяющее сократить площадь,
занимаемую ЭС на кристалле цифровых микросхем и увеличить число ЭС,
располагаемых по периметру кристалла;
142 Глава 3. Основные характеристики цифровых микросхем
в) минимальное время преобразования и согласования, т.е. времена задержки
/ IH, t Hl и длительности фронтов tHI, tIH должны быть минимальными, что
позволит снизить влияние быстродействия входных ЭС на суммарное
быстродействие микросхем;
г) минимальные токи потребления в статическом 1^, /ссн и динамическом
режимах /
Схема входного ЭС, приведенная на рис. 3.11, содержит максимальное число
функциональных блоков, используемых в ЭС. Однако в зависимости от условий
применения входного ЭС в цифровых микросхем структурная схема ЭС может
быть упрощена за счет исключения отдельных функциональных блоков и схем,
в зависимости от условий применения микросхем
Входные элементы согласования
Основные компоненты структуры выходного ЭС показаны на рис. 3.12.
Основу выходного ЭС составляют два параллельно включенных формирователя
уровней сигналов: повышающего и понижающего. Понижающий выходной
формирователь усиливает внутренний выходной сигнал ЛЭ и формирует выходной сигнал
низкого уровня U0I, разряжающий емкость нагрузки Сг Повышающий выходной
формирователь также усиливает внутренний выходной сигнал ЛЭ и формирует
выходной сигнал высокого уровня U0H, заряжающий емкость нагрузки Су .ЭС подобного
типа называют «систивный выход» (АВ). Так как при включении одного
формирователя второй должен быть выключен, управление их последовательностью
включения (выключения) осуществляет схема управления состоянием формирователей.
На входе последней включена схема согласования, воспринимающая внутренние
сигналы микросхем и преобразующая их в уровни, необходимые для управления
выходными формирователями сигналов. К схеме управления состоянием выходных
формирователей может быть подключена схема подавления помех, возникающих
либо в цепях питания U^, 0V, либо на выходном выводе U0 при переключении ЭС.
ти„
Входы
и, :
Схема
подавления помех
Схема
согласования
X
Схема управления
состоянием
формирователей
Схема
запоминания
уровней
Выходной ЭС
_. Выходной повышающий
формирователь уровня
Схема защиты
от перегрузок
Выходной понижа-
-J юидий формирователь |_
урсвня
Схема
новления
уровня
Схема
защиты
отстат-
зарядов
Схема
защиты
от
помех
Управляющие
Входы входы
запоминания
|ov
Выход ЭС
Нагрузка
и„
±с,
10V
Рис. 3.12. Общая структура выходного ЭС цифровых микросхем 111
3.1. Структурная организация цифровых микросхем I
Эта схема может подавлять «сквозные» токи в шине питания Ucc ЭС, управлять
скоростью нарастания выходного тока dljdt, автоматически согласовывать
выходное сопротивление ЭС с нагрузкой и др.
Помимо внутренней схемы подавления помех на выходе ЭС может быть
включена дополнительная схема защиты от помех, возникающих на выходных сигналах.
Схема защиты от статических зарядов обеспечивает ограничение внешних
электростатических напряжений, попадающих на выход ЭС, и создание цепей утечки для
статических зарядов. При применении микросхем возможны случаи, когда на
выход ЭС, находящийся в определенном уровне, попадает противоположный
уровень сигнала, т.е. возникает перегрузка выхода по току, приводящая к разрушению
компонентов выходного ЭС. Для защиты ЭС от таких воздействий в выходной ЭС
может вводиться схема защиты от перегрузок, анализирующая уровень выходного
сигнала (напряжения, тока) и формирующая сигнал, по которому схема
управления переводит выходные формирователи сигналов в выключенное состояние, либо
ограничиваетуровни выходных напряжений (токов). Подобную функцию может
выполнять схема управления состоянием формирователей при включении питания U^:
для исключения протекания больших токов в ЭС при включении питания i/^схема
управления переводит оба выходных формирователя в выключенное состояние.
Помимо двух активных логических состояний высокого U0H и низкого U0I
уровней, выходной ЭС может находиться в пассивном — «третьем» состоянии, при
котором ЭС не отдает и не принимает выходные токи, т.е. находятся в высокоим-
педансном состоянии. Такой ЭС называют «стремя состояниями выхода» (ТС), а
управление третьим состоянием осуществляется сигналом, подаваемым на один из
управляющих входов схемы управления состоянием выходных формирователей,
которая переводит ЭС в выключенное состояние. Поскольку при этом на выходе
устанавливается неопределенный «плавающий» потенциал, в ЭС может быть
введена схема восстановления уровней сигналов на выходе (низкого либо высокого).
Однако возможны варианты ЭС, в которых в качестве одного изформирователей
выходного сигнала используется пассивный компонент (резистор), внешний либо
встроенный в ЭС. В случае использования резистора в качестве повышающего
формирователя ЭС называют с «открытым» коллектором (ОК) — в случае биполярных
схем, и «с открытым стоком», либо «с пассивным высоким уровнем» — в случае
МОП-схем. При использовании резистора в качестве понижающего
формирователя, ЭС называют с «открытым эмиттером» (ОЭ) в случае биполярных схем, и
с «открытым стоком» либо «с пассивным низким уровнем» — в случае МОП-схем.
Достоинством таких ЭС является то, что их выходы могут быть прямо связаны
вместе при организации шин, принимающих системы от многих источников. Такое
объединение обеспечивает на шине цифровых микросхем логическую функцию
«монтажного и/или» без применения дополнительных схемных компонентов.
Система параметров выходных ЭС включает:
Статические параметры:
U0H, U0I — выходное напряжение высокого и низкого уровней;
10Н, /0/ — выходной ток высокого и низкого уровней;
/са, /ссн — статический ток потребления ЭС в двух логических состояниях;
UIH, Utl — входное напряжение высокого и низкого уровней.
144 Глава 3. Основные характеристики цифровых микросхем
Для выходных ЭС типа ТС дополнительными параметрами являются:
10/н, 1т1 — выходной ток в «третьем» состоянии при высоком и низком уровнях
напряжения на выходе;
1СС/— статический ток потребления ЭС в «третьем» состоянии.
Выходные ЭС с «пассивным высоким уровнем» вместо параметра U0H
характеризуется параметром /" — выходной ток утечки закрытого ЭС при высоком уровне
выходного напряжения.
Выходные ЭС с «пассивным низким уровнем» вместо параметра U0I
характеризуется параметром /ш — выходной ток утечки закрытого ЭС при низком уровне
выходного напряжения.
Динамические параметры:
/ ш, t IH — время задержки переключения ЭС при включении и выключении.
Выходной ЭС типа «три состояния» дополнительно характеризуется динамическими
параметрами при переходе в «третье состояние» и обратно;
/ н/? t iy— времена задержки переключения ЭС в «третье состояние» из состояний
высокого и низкого уровней;
t /н, 171 — времена задержки переключения ЭС из «третьего состояния» в
состояния высокого и низкого уровней.
Кроме перечисленных, выходные ЭС характеризуются и параметрами,
имеющими другую размерность: F— максимальная частота переключения выходного
сигнала; /от — динамический ток потребления ЭС.
Так же, как и входные, выходные ЭС не несут логической нагрузки и
предназначены для выполнения функций согласования и формирования уровней,
поэтому основными требованиями, предъявляемыми к ЭС в цифровых микросхем,
являются:
а) минимальное число схемных компонентов, позволяющее сократить площадь,
занимаемую ЭС на кристалле цифровых микросхем, а также увеличить число
ЭС, располагаемых по периметру кристалла цифровых;
Г+1Л,
Вход
U, _
■ Активный повышающий "-1
формирователь ~~|1
'0V
Активный понижающий
Ч формирователь I—'
Выход
Л
I
0V
и;
0V
1 0,9Д17Г |*0 дди
1 1
0.1АЦ.
Г.
0,1AUT
г,...
а)
б)
Рис. 3.13. Структура выходного ЭС типа «активный выход» (а) и временные
диаграммы сигналов (б)
3.1. Структурная организация цифровых микросхем I 45
*+и„
Информационный
вход о
и.
Управляющий
вход о-
Активный
повышающий
формирователь
I"
Активный
понижающий
формирователь
6
т
'ov
* 0V
0V
0V
и —*
f«z_
W
TV
ni
m
О f
и
a;
--fs
.^=1.5 В
i
a) 6)
Рис. 3.14. Структура выходного ЭС типа три состояния (а) и временные диаграммы
сигналов (б)
б) минимальное время формирования выходных уровней, т.е. минимальное
значение времен t m, 11Н и длительностей фронтов хН1, т/нддя снижения
влияния выходных ЭС на общее быстродействие цифровых;
в) минимальные токи потребления /^всех режимах дляснижения общего тока
потребления цифровых микросхем;
г) высокая нагрузочная способность, т.е. максимальные токи /0//, /0/ для
непосредственного управления цифровых микросхем большими емкостями
нагрузок.
Схема выходного ЭС, приведенная на рис, 3.12, содержит максимальное число
функциональных блоков и схем, используемых в ЭС. Однако в зависимости от
условий применения и нагрузки выходного ЭС его схема может быть упрощена за
счет исключения отдельных функциональных блоков и схем.
Выходной ЭС типа «активный вход» (ЛВ)
Схема ЭС и временные диаграммы сигналов при переключении показаны на
рис. 3.1 За и б.
При включении и достижении выходного уровня в ЭС [1,2]
U0(t)*Uri;t = T'HI,
получаем:
^'iW-^L^1
\Uon-U0X
\Un-U0l).
*<qin
'Won-UoX
\Utl-Uol)
146 Глава 3. Основные характеристики цифровых микросхем
где Uri — пороговое напряжение нагрузочной схемы; RAB0I — выходное
сопротивление открытого понижающего формирователя; С, = С0 + Ct — суммарная емкость
нагрузки; С0 — выходная емкость ЭС; Су — внешняя емкость нагрузки.
Выходное сопротивление R0I определяется выходным током /01 выходного
понижающего формирователя. Полагая, что во включенном понижающем
формирователе выходной транзистор полностью открыт, что в диапазоне напряжений от U0H
до £/ разряд емкости С' будет происходить постоянным током / , вследствие чего
RAB0I представляет собой переменную величину. Для оценочных расчетов можно
использовать усредненное значение выходного сопротивления:
»« Л Uqu+Utl
"ol. ~ 2 r
*■ 'OL
где 10Н — максимальный выходной ток понижающего формирователя.
При выключении и достижении выходного уровня [1,2]
Uo«)*UTH,' = ?',„,
{"он-Vol),
где t/ — пороговое напряжение нагрузочной схемы; т' я RAB0HC t; RAB0H — выходное
сопротивление открытого повышающего формирователя.
Выходное сопротивление R0H определяется выходным током / открытого
повышающего формирователя ЭС. Полагая, что во включенном повышающем
формирователе выходной транзистор полностью открыт, то в диапазоне
напряжений от £/ до £/ заряд емкости нагрузки будет происходить постоянным током
/он, вследствие чего RAD0H — также переменная величина. Для оценочных расчетов
можно использовать приближенную формулу:
пАВ „ }_ U01! +Утн
"oii~2 .
*■ 1он
где 10Н— максимальный выходной ток повышающего формирователя.
Выходной ЭС с «тремя» состояниями (ТС)
Схема ЭС и временные диаграммы сигналов показаны на рис. 3.14а и б.
Поскольку схема ЭС типа ТС в активных состояниях аналогична схеме типа
АВ, то в этих состояниях длительности включения и выключения \' х'
аналогичны таким же параметрам ЭС типа АВ. Помимо данных параметров выходной
ЭС характеризуется длительностью перехода в «третье состояние» и обратно: xHZ,
11У— длительности переходов в «третье» состояние из состояния высокого и
низкого уровней сигналов; \./н, ху] — длительности перехода из «третьего» состояния
в состояние низкого и высокого уровней.
Эти параметры практически полностьюопределяются нагрузкой ЭС. Учитывая
многообразие схем фиксации уровней на выходах ЭС типа ТС, конкретные
формулы для расчета длительностей xHZ, \ \ \ не приводятся. При использовании
3.1. Структурная организация цифровых микросхем I 47
в качестве схем фиксации уровней на выходе ЭС резистора, подключенного к
выводу питания Ucc, либо резистора, подключенного к общему выводу О V ЭС, эти
параметры можно определить по формулам длительностей фронтов для выходных
ЭСтипа «пассивный низкий» и «пассивный высокий уровень».
Выходной ЭС с «пассивным высоким уровнем» (ОК)
Схема ЭС и временные диаграммы сигналов показаны на рис. 3.15а и б. Для этого
типаЭС при включении необходимо учитывать, что в понижающий формирователь
через резистор R втекает дополнительный ток
который уменьшает ток разряда /01 емкости нагрузки С', и увеличивает выходное
сопротивление R"Bol понижающего формирователя. Тогда длительность включения
T^-J&'qin
XUcc-Vol),
iun-u0l\
TIB
raeJC
1
U,
ее
U.
TL
TOL JOL-(UcC-&Tl)/RL
— выходное сопротивление открытого
понижающего формирователя; / — максимальный выходной ток понижающего
формирователя.
T^*i?zC>
Pec-Vol),
Wcc-Vm)
где R"B0I — R, — длительность выключения.
1
+U,
+U,
Вход
и,°
Активный
понижающий
формирователь
<
, 0V
['»
<
t Выход
ц,
' 0V
I 'о,
a)
б)
Рис. 3.15. Структура выходного ЭС с «пассивным высоким уровнем» (а) и временные
диаграммы сигналов (б)
148 Глава 3. Основные характеристики цифровых микросхем
Выходной ЭС с «пассивным низким уровнем» (ОЭ)
Схема ЭС и временные диаграммы сигналов показаны на рис. 3.16а и б. Так как
при переходе в состояние низкого уровня выходное сопротивление ЭС постоянно
и равно R"B0I = R,, то длительность
.ад in
и.
ов/
'и.
TL
При переходе ЭС в состояние высокого уровня необходимо учитывать, что
повышающий формирователь отдает в резистор нагрузки R часть тока: /д« Ug/R,,
который уменьшает выходной ток / заряжающий емкость нагрузки С Тогда
длительность
г'„«^с>
и„
\v0H-uTn)
где R"B0I ~ 0,5UrH/(/OH — 6/7И/Л/) — выходное сопротивление повышающего
формирователя; / — максимальный выходной ток повышающего формирователя.
>+U„
Вход
Активный
повышающий
формирователь
С"
h
Выход
«А
т^п
ov
0.1Д1Л
а)
б)
Рис. 3.16. Структура выходного ЭС с «пассивным низким уровнем» (а) и временные
диаграммы сигналов (б)
Элементы согласования других типов
В цифровых микросхемах существует ограничение на максимальное число
внешних выводов корпуса, поэтому на кристалле для устранения этого недостатка
часто используют двунаправленные ЭС, выполняющие функцию как приема,
так и выдачи сигналов цифровых микросхем. Однако в таких ЭС могут быть
использованы выходные ЭС, допускающие подачу на выход внешних напряжений
и отключающиеся от нагрузки. К таким схемам относятся ЭС типа ТС, либо
содержащие один выходной активный формирователь: понижающий либо повыша-
3.2. Система основных параметров и характеристик цифровых микросхем I
ющий. Двунаправленные ЭС характеризуются системой параметров, включающей
параметры как входные, так и выходные. Общее значение параметров (при
одинаковых значениях внешних напряжений/токов) определяются алгебраическим
суммированием значений параметров отдельных ЭС. Помимо двунаправленных
ЭС, в цифровых микросхемах существуют специальные ЭС, не несущие
логической нагрузки и не формирующие уровней сигналов. К таким типам ЭС можно
отнести выводы для подключения внешних компонентов (кварцевых резисторов,
емкостей, индуктивностей и т.п.), не реализуемых в микросхемах, выводы для
подачи эталонных напряжений (токов) и др. Поскольку назначение таких ЭС
отличается многообразием и их типы зависят от конкретных условий применения,
данные типы в ЭС в работе не рассматриваются.
3.2. Система основных параметров и характеристик
цифровых микросхем
3.2.1. Функциональные параметры цифровых микросхем
При проектировании любой радиоэлектронной системы, равно как и при
проектировании и анализе цифровых микросхем, знание системы основных параметров и
характеристик цифровых микросхем является необходимым условием успешного
решения задачи. Различают три группы параметров цифровых микросхем:
функциональные, электрические и динамические. Рассмотрим основные параметры каждой
их этих групп, руководствуясьобщепринятыми международными обозначениями [ 1 ].
Основным функциональным параметром цифровых микросхем является
функциональная мощность К, измеряемая количеством операций, выполняемых в
единицу времени (например, MIPS— миллион инструкций в секунду). В зависимости
от типа операций различают несколько значений функциональной мощности:
а) в формате операций регистр-регистр KRR;
б) в формате операций регистр-память KRM;
в) в формате операций умножения Кмру;
г) в формате смешанных операций КМ|Х.
Из других функциональных параметров используют: а) разрядность слова адреса
п — число разрядов в адресном слове; б) разрядность слова данных nD — число
разрядов в слове данных; в) разрядность слова команды nNS — число разрядов в слове
команды (микрокоманды); г) число команд (микрокоманд) QNS — общее число
команд (микрокоманд), реализуемое для цифровых микросхем.
3.2.2. Электрические параметры цифровых микросхем
Электрические параметры цифровых микросхем имеют размерность напряжения,
тока и мощности и определяют основные технические характеристики
микропроцессорных систем.
Известно, что если принимать во внимание при проектировании таких систем
только функциональные возможности цифровых микросхем, то такие системы, как
правило, будут неработоспособными.
I 50 Глава 3. Основные характеристики цифровых микросхем
При рассмотрении характеристик цифровых микросхем широко используют
понятия коэффициентов разветвления по входам и выходам. Под коэффициентом
разветвления по входам понимают число отдельных входов, с помощью которых
схема может быть подключена к выходам схем такого же типа. Аналогично под
коэффициентом разветвления по выходам понимают число входов схем такого же
типа, которые можно подключить к одному выходу микросхемы. Эти определения
не учитывают конкретных величин входных и выходных токов. Для цифровых
микросхем одним из важнейших электрических параметров является нагрузочная
способность, характеризующая токовую нагрузку микросхемы. Коэффициент
нагрузочной способности определяет число единичных нагрузок (входов
аналогичных цифровых микросхем), которые могут быть подключены к одному выходу
при заданных рабочих условиях в установившихся режимах работы. Динамические
нагрузки (входные и выходные емкости микросхем-нагрузок) могут ограничивать
количество единичных статических нагрузок, которые могутбыть подключены к
одному выходу микросхем. Кратко рассмотрим основные электрические параметры
цифровых микросхем, разделив их на три группы в зависимости от размерности
параметров. Ограничимся простым их перечислением и кратким определением [1].
Параметры, имеющие размерность напряжения
Пороговые напряжения высокого уровня UrH — наименьшее значение напряжения
высокого уровня на входе микросхем, при котором происходит сохранение одного
устойчивого состояния цифровых микросхем.
Пороговое напряжение низкого уровня (/ — наибольшее значение напряжения
низкого уровня на входе микросхем, при котором происходит сохранение одного
устойчивого состояния цифровых микросхем.
Входное напряжение высокого уровня UIH — значение напряжения высокого
уровня на входе микросхем, обеспечивающее требуемый запас
помехозащищенности.
Входное напряжение низкого уровня £/ — значение напряжения низкого
уровня на входе микросхем, обеспечивающее требуемый запас помехозащищенности.
Выходное напряжение высокого уровня U0H.
Выходное напряжение низкого уровня Uor
Помехоустойчивость при входном высоком уровне напряжения — AUr —
абсолютное значение разности между входным напряжением высокого уровня и
входным пороговым напряжением высокого уровня микросхем.
Помехоустойчивость при входном низком уровне напряжения AUT—
абсолютное значение разности между входным напряжением низкого уровня и входным
пороговым напряжением низкого уровня микросхем.
Напряжение источника питания U^— значение напряжения источника
питания, обеспечивающего работу микросхем в заданном режиме.
Напряжение защитных диодов UD — значение прямого падения напряжения
на входных защитных диодах, предназначенных для ограничения амплитуды
отрицательных напряжений входных помех.
Численные значения параметров устанавливаются для каждого конкретного
типа цифровых микросхем.
3.2. Система основных параметров и характеристик цифровых микросхем
Параметры, имеющие размерность тока
Статический ток потребления /ссо — значение тока, потребляемого микросхемами
от источника питания в статическом режиме.
Динамический ток потребления /от — ток потребления микросхем в режиме
переключения на заданной рабочей частоте.
Ток потребления микросхем при низком (1Ш) или высоком (1ССН) уровне
выходного напряжения.
Входной ток низкого уровня / — значение входного тока при напряжении
низкого уровня £/ на входе микросхем.
Входной ток высокого уровня / — значение входного тока при напряжении
высокого уровня £/ на входе микросхем.
Ток утечки низкого уровня на входе /П1 - ток во входной цепи при входном
напряжении низкого уровня и при заданных режимах на остальных выводах
микросхем.
Ток утечки высокого уровня на входе 1,ш— ток во входной цепи при входном
напряжении высокого уровня и заданных режимах на остальных выводах.
Выходной ток высокого уровня / — значен ие выходного тока при напряжении
высокого уровня £/ на выходе микросхем.
Выходной ток низкого уровня / — значение выходного тока при напряжении
низкого уровня £/ на выходе микросхем.
Выходной ток в состоянии «выключено» 10/— выходной ток микросхем с тремя
состояниями выхода при выключенном состоянии выхода.
Ток утечки низкого уровня на выходе 1Ш1 — ток утечки микросхем в выходной
цепи при закрытом состоянии выхода, при выходном напряжении низкого уровня
и при заданных режимах на остальных выводах.
Ток утечки высокого уровня на выходе / — ток утечки микросхем в выходной
цепи при закрытом состоянии выхода, при выходном напряжении высокого уровня
и при заданных режимах на остальных выводах.
Ток короткого замыкания / — значение выходного тока микросхем при
закороченном на общий вывод выходе.
Направление протекания (втекающий или вытекающий изсхемы) и численные
значения токов определяются схемотехническими решениями входных и выходных
каскадов.
Параметры, имеющие размерность мощности
Статическая потребляемая мощность Р - значение мощности, потребляемой
цифровой микросхемой от источника (источников) питания в статическом режиме.
Динамическая потребляемая мощность Р^у — значение мощности,
потребляемой цифровой микросхемой в заданном динамическом режиме (на заданной
тактовой частоте).
Динамическая потребляемая мощность Р^ имеет важное значение в первую
очередь при расчете энергетических характеристик микропроцессорных систем
на основе КМОП-микросхем (БиКМОП), для которых существует однозначная
зависимость мощности от частоты переключения микросхем.
I 5 2 Глава 3. Основные характеристики цифровых микросхем
Кроме мощности, потребляемой собственно цифровыми микросхемами от
источника питания, в большинстве случаев при проектировании микропроцессорных
систем необходимо принимать во внимание и мощность, рассеиваемую на входных
и выходных цепях цифровых микросхем к выводам. Это цепи нагрузки (выходные),
синхронизации и управления (входные) и т.д. Эта добавка мощности (так
называемая мощность потерь) может оказаться весьма существенной, поскольку она
определяется суммой произведений токов на падения напряжений по входным и
выходным цепям многовыводных современных цифровых микросхем (число
выводов цифровых микросхем может достигать от 124 до 172).
3.2.3. Динамические параметры цифровых микросхем
Важнейшей характеристикой любой цифровой микросхемы является временная
диаграмма (ВД) ее работы. Временная диаграмма определяет развернутую во
времени последовательность подачи на цифровую микросхему управляющих воздействий
информационных, синхронизирующих и вспомогательных сигналов,
последовательность считывания из микросхем результатов обработки. На ВД приводится вид
этих сигналов, указываются допустимые временные соотношения между ними,
допустимые длительности и т.д. Рассмотрим основные из динамических параметров,
наиболее часто используемых при анализе работы цифровых микросхем.
Период следования тактовых сигналов Тс — интервал времени между началом
или окончанием каждого следующего непрерывно друг за другом тактового
импульса синхронизации.
Время задержки импульса / — интервал времени между фронтами входного и
выходного импульсных сигналов цифровых микросхем, измеренный на заданном
уровне напряжения или тока.
Время задержки переключения из высокого уровня в низкий tPHI — интервал
времени между фронтами входного и выходного импульсных сигналов, замеренный
на уровне порогового напряжения Urr
Время задержки переключения из низкого уровня в высокий / — интервал
времени между фронтами входного и выходного импульсных сигналов, замеренный
на уровне порогового напряжения UrH.
Иногда для расчета используют параметр - среднее время задержки переключения
_ VPIIL +tPLn )
2
Время включения (длительность фронта) tHI — интервал времени, в течение
которого напряжение на заданном выходе микросхем переходит от высокого уровня
к низкому, измеренный на уровнях 0,1 и 0,9 или заданных значениях напряжения.
Время включения (длительностьсреза)^ —интервал времени, в течение
которого напряжение на заданном выходе микросхем переходит от низкого уровня к
высокому, измеренный на уровнях 0,1 и 0,9 или на заданных значениях напряжения.
Время предустановки сигнала tsu — интервал времени между началом двух
заданных входных сигналов на разных входах микросхем.
Интервал времени между окончанием двух заданных входных сигналов на
разных входах микросхем называют временем удержания сигнала tH.
3.3. Схемотехническое исполнение цифровых микросхем I
Время выборки tcs— интервал времени между подачей на вход соответствующего
сигнала выборки микросхем и получением на выходах микросхем
информационных сигналов.
Время хранения информации / — интервал времени, втечение которого
микросхема в заданном режиме эксплуатации сохраняет информацию.
Время восстановления tRBC— интервал времени между окончанием заданного
сигнала на выводе микросхем и началом заданного сигнала следующего цикла.
Длительность сигнала низкого уровня ту - интервал времени от момента
перехода сигнала по заданному выводу микросхем из состояния высокого уровня в
состояние низкого уровня до момента его перехода из состояния низкого уровня в
состояние высокого уровня, измеренный на заданном уровне напряжения.
Длительность сигнала высокого уровня хн — интервал времени от момента
перехода сигнала по заданному выводу микросхем из состояния низкого уровня
в состояние высокого уровня до момента его перехода из состояния высокого
уровня в состояние низкого уровня, измеренный на заданном уровне напряжения.
Время цикла tcy — длительность периода сигнала на одном из управляющих
входов, втечение которого цифровых микросхем выполняет одну из функций.
Частота следования импульсов тактовых сигналов tc — величина, обратная
периоду Тсследования тактовых сигналов синхронизации.
Большинство из приведенных динамических параметров связаны между
собой простыми выражениями (например, Tc = zl + хн) и широко используются при
анализе временных диаграмм работы цифровых микросхем.
Кроме рассмотренных основных электрических, динамических и энергетических
параметров, при анализе работы цифровых микросхем необходимо использовать и
целый ряд других характеристик. Это надежностные и эксплуатационные
характеристики, степень устойчивости цифровых микросхем к воздействию факторов
проникающей радиации и электростатическому потенциалу и ряд других. Особо
следует отметить важность влияния режимов и условий эксплуатации на параметры
цифровых микросхем, определяемого обычно в форме параметрических
зависимостей экспериментальным путем для каждого типа цифровых микросхем и вводимых
в техническую документацию (технические условия) на цифровых микросхем в
качестве справочных зависимостей. Это температурные зависимости всех параметров
(электрических и динамических) в диапазоне рабочих температур и других
воздействий окружающей среды, зависимость этих параметров от напряжения (тока)
питания, а также от уровней входных и выходных воздействий (напряжений и токов).
3.3. Схемотехническое исполнение цифровых
микросхем
3.3.1. Энергетические характеристики базовых ЛЭ цифровых микросхем
Базовые ЛЭ цифровых микросхем сточки зрения энергетики представляют собой
совокупность микроэлектронных компонентов, объединенных системой
электронных цепей для передачи, накопления и рассеивания электрической энергии,
потребляемой от источников питания. В эту совокупность компонентов обязательно
I 54 Глава 3. Основные характеристики цифровых микросхем
входят переключатели (транзисторы), управляемые входными сигналами, которые
совместно с другими компонентами (пассивными или активными) представляют
цифровую информацию в виде уровней напряжения или токов за счет потоков
энергии между полюсами источников питания. При смене входной информации
конфигурация цепей базовых ЛЭ меняется, соответственно меняются потоки
энергии в нем, и происходит накопление энергии в одних компонентах базовых
ЛЭ и рассеивание — в других.
Количество энергии, необходимое для потребления, накопления и рассеивания,
базовыми ЛЭ определяется:
• принципами функционирования электронных ключевых и других
микроэлектронных компонентов базовых ЛЭ;
• видами их соединения в электронных схемах базовых Л Э и способами
подключения к источникам энергии;
• способами формирования микроэлектронных компонентов и соединений
между ними и источниками энергии в интегральной структуре.
Эти факторы совместно определяют как количество энергии, так и скорость
ее потребления, необходимые для достижения определенной скорости обработки
цифровой информации.
Классификация базовых ЛЭ по энергопотреблению
Предложенная в [6] классификация в качестве классификационных признаков
использует свойства базовых ЛЭ, характеризующих их энергетические
характеристики (рис. 3.17).
Первым классификационным признаком целесообразно использовать вид
источников энергии (ИЭ), из которого цифровые схемы потребляют энергию,
необходимую для обработки цифровой информации. По этому признаку все виды
базовых Л Э можно сгруппировать в три класса:
— базовые ЛЭ, питающиеся от традиционных ИЭ искусственного
происхождения: вторичные источники стабилизированного напряжения, батарейки,
аккумуляторы и другие, используемые для подавляющего большинства
цифровых схем.
— базовые ЛЭ, которые для питания используют ионизирующее излучение,
свет искусственных источников, солнечный свет и др.
— ЛЭтретьего класса принципиально отличаются от двух предыдущих наличием
специальных средств, обеспечивающих изменение режима электропитания
от традиционных ИЭ к излучению.
Традиционные источники питания для передачи энергии требуют, по крайней
мере, двух шин: собственно шин питания 1/ссиобщей шины О V. Шины
подключаются к каждому Л Э цифрового устройства и занимают значительную часть площади
кристалла. Это обстоятельство во многом определяет топологию интегральной
схемы и затрудняет внутрисхемные соединения. Большая длина шин и большая
площадь шин также отрицательно сказываются на надежности устройств и плотности
их упаковки. Энергетическое снабжение цифровых микросхем с использованием
традиционных ИЭ является централизованным с присущими ему недостатками:
3.3. Схемотехническое исполнение цифровых микросхем I 5 5
Традиционных ИЭ
ЛЭ-знергопотребители
Потребляют энергию от
Излучения Традиционных ИЭ и излучения
Полностью
Частично
Схемотехнические решения
Схемы
с отношением
Переключатели
тока
Схемы
без отношения
Асимптотически
бездиссипативные
Со ступенчатым
зарядом емкостей
Рис. 3.17. Классификация цифровых ЛЭ
— любой одиночный дефект, приводящий к короткому замыканию шин
питания, приводит к катастрофическому отказу устройства в целом.
— протекание токов по шинам питания обуславливает перевод в тепло части
поставляемой источником энергии. Неизбежные потери энергии при
транспорте от источника к элементам микросхем делает принципиально
невозможным создание полностью адиабатических схем, то есть схем совершенно
не рассеивающих энергию.
Вторым классификационным признаком рассматриваемой классификации
предложено использовать характеристикуЛЭ-потребителей, отражающую степень
рассеивания энергии в процессе обработки цифровой информации. Долгое время
существовали только ЛЭ, лишь полностью рассеивающие энергию, в которых
энергия в процессе обработки информации полностью рассеивалась, превращаясь
в тепло, выделяемое на резистивных элементах конструкций цифровых устройств.
Сравнительно недавно появились ЛЭ, лишь частично рассеивающие энергию,
в которых только часть энергии используется при обработке цифровой информации,
другая — возвращается в источник энергии и используется повторно.
Третьим классификационным признаком предложено использовать способы
схемотехнической реализации ЛЭ, различающиеся способами представления дво
ичной информации и способами ее обработки. В полностью рассеивающих схемах:
• в схемах с отношением при обработке цифровой информации уровень U0I
формируется за счет падения на резисторе с рассеиванием энергии (Л Этипа
ТТЛШидр.);
I 56 Глава 3. Основные характеристики цифровых микросхем
• в схемах без отношения уровень U0H формируется путем накопления энергии
на паразитной выходной емкости с рассеиванием энергии на резистивных
элементах при транспорте ее к емкости (ЛЭ типа КМОП);
• принцип действия Л Э на токовых ключах заключается в переключении тока
генератора постоянного тока между двумя цепями, имеющими общий узел,
подключенный к генератору тока. В зависимости от состояния ток
постоянной величины может протекать в общую шину по одной издвух возможных
цепей, формируя уровни U0I/U0H(J\3 типа ЭСЛ и И2Л).
Что касается частично рассеивающих ЛЭ, то они подробно рассмотрены в [1,6].
Общие вопросы энергетики базовых ЛЭ
В работе любого базового ЛЭ можно выделить четыре различных с точки зрения
энергетики промежутка времени. На рис. 3.18 приведена эпюра изменения
напряжения на выходе ЛЭ в зависимости от времени, на которой отмечены эти
временные интервалы. На протяжении промежутков / и tH ЛЭ находится в
неактивных, так называемых, стационарных состояниях. В интервалах времени tHI
и tIHJ\3 находится в процессе перехода изодного состояния в другое и наоборот.
Именно в эти промежутки времени и происходит собственно обработка цифровой
информации. В стационарных режимах информационные состояния,
представленные уравнениями напряжений на выходе, не изменяются. Каждое из четырех
состояний логических вентилей обеспечивается энергетически различным
образом. Соответственно, и различны затраты энергии на обработку и хранение
единицы информации.
В общем случае средняя энергия W, необходимая для обработки и хранения
одного бита информации, может быть определена выражением [6]:
где W — энергия, необходимая для представления на выходе ЛЭ логической «1»
U0H; W- — энергия, необходимая для представления на выходе Л Э логического «О»
U0I; W"d— энергия, необходимая для формирования напряжения логического «О»
U0I, или энергия, обеспечивающая отпирание ЛЭ; WHd— энергия, необходимая для
формирования на выходе ЛЭ логической «1» U0H, или энергия, обеспечивающая
запирание ЛЭ.
Энергия W, обеспечивающая формирование логической «1» U0H, может быть
накоплена и хранится в выходной емкости С0, входящей в состав электронной
схемы ЛЭ без отношения (выходная емкость) и тогда эта энергия будет определять
величину U0H согласно выражению:
В ЛЭ с отношением сохранение стационарного состояния U0H может быть
обеспечено при протекании тока, то есть при транспорте энергии от источника
через выход ЛЭ.
3.3. Схемотехническое исполнение цифровых микросхем
и ♦
Рис. 3.18. Временная диаграмма напряжения на выходе базового ЛЭ
Энергия W- обеспечивающая формирование логического «О» U0I, может быть
накоплена и храниться на входной емкости Ср входящей в состав электронной
схемы (входная емкость).
В ЛЭ с отношением сохранение логического «О» U0I обеспечивается за счет
транспорта энергии от источника энергоснабжения через открытый ключевой
элемент.
Транспорт электрической энергии согласно закону Джоуля — Ленца
сопровождается ее превращением в тепло, поэтому даже в стационарных состояниях от
источника энергоснабжения потребляется энергия. Количества энергии WHc и
W'cm ДЛЯ Л Э с отношением зависят от промежутков времени tH и tL их пребывания
в стационарных состояниях.
При обработке информации в ЛЭ первого типа происходит накопление энергии
WL на входной емкости Су и энергии WHe на выходной емкости С0. Накопление
энергии происходит путем ее транспорта от ИЭ по электрическим цепям с
паразитными резисторами и, следовательно, сопровождается потерями.
Стационарные компоненты W uW- энергии в большинстве типов вентилей
определяется не только необходимыми величинами напряжений U0Hw U0I, но также
и различными паразитными эффектами в электронных схемах. К таким паразитным
эффектам, прежде всего, необходимо отнести рассеяние энергии на резистивных
элементах ключевых элементов и соединений и из-за утечек тока через закрытые
ключевые элементы.
Важной энергетической характеристикой ЛЭ является скорость P(t) изменения
энергии во времени:
P(t) =
dW
dt '
С учетом различных мгновенных значений мощности на различных временных
интервалах производства информации общее выражение для энергии можно
записать в следующем виде:
I 58 Глава 3. Основные характеристики цифровых микросхем
(^=0,5
1^(»Л+ \Р"№+ \ PdHL(t)dr+ J PdL"(t)dt
'и+'т <»+<«+<i
где А* (/) — мощность в открытом состоянии Л Э или мощность представления
уровня U0I; P" (t) — мощность в закрытом состоянии Л Э или мощность представления
уровня U0H; /*"cm(0 — мощность формирования уровня U0I; P,Jlcm(t) — мощность
формирования уровня U0H.
Стационарные составляющие мощности Р'ст и Р" определяет скорости
расходов энергии, источником питания при представлении и хранении информации
в виде уровней U0I и U0H соответственно. Динамические составляющие РН]д и Р,м
определяют скорости расхода энергии при обработке ЛЭ новой информации под
воздействием входного сигнала.
Пределы интегрирования в выражении для энергии единичного
переключения поясняются временной диаграммой выходного напряжения, приведенной на
рис. 3.18. ^приближенно определяет среднее значение энергии единичного
переключения логического элемента, работающего при периодически изменяющемся
входном сигнале.
Общее количество энергии, потребляемой ЛЭ за время работы / при частоте/
периодически изменяющегося входного сигнала, определяется выражением
Wt = Wf-1.
Эта энергия полностью рассеивается в ЛЭ традиционной микросхемотехники и
порождает проблемы теплоотвода. На рис. 3.19 приведена временная зависимость
плотности мощности микропроцессоров, иллюстрирующая серьезность проблемы
теплоотвода в цифровых устройствах [6]. Эффективный теплоотвод необходим
для термостабилизации цифровых устройств, поскольку повышение температуры
является основным дестабилизирующим фактором при обработке информации
с высокими скоростями. Поэтому цифровые системы характеризуются величиной
предельно допустимой мощности Р которая характеризует минимально
возможную скорость отвода тепла от кристалла интегральной схемы.
Величина Р определяется конструкцией корпуса интегральной схемы,
условиями и конструктивными средствами теплоотвода.
Механизм обработки информации посредством электронных схем заключается
в формировании различных электрических цепей в различные временные
интервалы. Электрические цепи обязательно включают резисторы. Ключевые элементы
поочередно подключают выход Л Э через эти цепи то к шине питания Ucc, то к общей
шине 0 V. По этим цепям протекают токи и, согласно закону Джоуля—Ленца,
превращается в тепло электрическая энергия, определяемая выражением:
W=PR.
Этот процесс рассеивания энергии, поставляемой источником питания,
неизбежно происходит во всех типах ЛЭ, представленных в классификационной
диаграмме на рис. 3.17.
3.3. Схемотехническое исполнение цифровых микросхем
10 000
2
о
1000'
о
о
i
о
2
Ё
100
10'
Поверхность
Солнца
Сопло
ракеты
Ядерный
реактор
Процессор
Pentium
8080 8085
386
'70
'80
+
'90
Годы
'00
'10
Рис. 3.19. Временная зависимость плотности мощности микропроцессоров
Количество потребляемой энергии и скорость ее потребления (мощность)
от источников питания являются главными энергетическими характеристиками
логических схем.
Общепринятым основным параметром, характеризующим энергетикуЛЭ,
является энергия единичного переключения W0, приближенно определяемая как средняя
энергия обработки единицы информации, приближенно задаваемая выражением:
W=P-i ,
О ср>
где Р— мощность ЛЭ; тс — среднее время задержки переключения ЛЭ.
Энергия единичного переключения является величиной постоянной для ЛЭ
определенного схемотехнического типа, конструкции, физической структуры и
технологии. Величина ^определяется только параметрами Л Э (величиной
удельных значений паразитных емкостей и резисторов, геометрическими размерами и
т.п.) и не зависит от режимов его работы.
Скорость потребления энергии от источника питания (мощность Р) ЛЭ может
варьировать в широких пределах, но увеличение мощности неизбежно приводит к
уменьшению величины т. и наоборот, таким образом, эта величина энергии
единичного переключения остается постоянной, то есть IVQ = const.
Эта характеристика является объективной характеристикой совершенства
логического элемента, поэтому широко используется для сравнения технологий.
В общем случае в традиционных интегральных цифровых устройствах с
полным рассеиванием энергии вся энергия, потребляемая от источников питания,
рассеивается на резистивных элементах электронной схемы, превращаясь в тепло.
I 60 Глава 3. Основные характеристики цифровых микросхем
Для них справедливо выражение [5]:
где Q — количество тепла, выделяемого кристаллом интегрального цифрового
устройства за время /; W ' — средняя энергия переключения /-го JVd\f. — частота
переключения /-го ЛЭ.
В подавляющем большинстве известных в настоящее время логических схем
энергия расходуется полностью, что порождает одну из важнейших проблем —
обеспечение теплоотвода. Стабилизация температуры электронных устройств требует
использования эффективных конструктивных схемотехнических средств. Это
усложняет аппаратуру, увеличивается ее вес и габариты, уменьшается
эксплуатационная надежность. Для современной электроники, таким образом, проблема
уменьшения энергии переключения вентиля становится проблемой номер один.
Острая необходимость решения этой проблемы стимулирует поиск новых более
энергетически эффективных решений и на уровне элементарных логических
вентилей. Одним из возможных путей повышения энергетической эффективности
является разработка схемотехнических решений вентилей, в которых энергия,
поставляемая источником питания, расходуется в процессе функционирования,
лишь частично превращаясь в тепло.
Скорость обработки информации
Скорость обработки информации на уровне Л Э определяется их схемотехнической
организацией, топологией и, главным образом, быстродействием элементарных
транзисторов.
Быстродействие транзисторов, характеризующееся временами переключения
из открытого состояния в закрытое и наоборот, определяется принципом действия,
физической структурой и топологическими размерами.
Для обеспечения высокого быстродействия элементарных переключателей
необходимо чтобы транзисторы были способны коммутировать возможно большие
токи при возможно меньших управляющих напряжениях.
Количественно это свойство транзистора как ключа-усилителя определяется
параметром, называемым крутизной преобразования [5]:
Видами физических процессов определяются также такие важные
характеристики переключателя, как сопротивления между токопроводящими электродами
в открытом R, и закрытом RH состояниях.
Особенностями биполярного транзистора как переключателя, вытекающими
из его принципа действия, являются высокая величина крутизны преобразования,
малые величины сопротивления в открытом состоянии и высокие значения
сопротивления в закрытом состоянии.
3.3. Схемотехническое исполнение цифровых микросхем I
Крутизна преобразования определяется следующим выражением:
где /к — ток коллектора; (/ьэ — напряжение база — эмиттер.
Высокая величина крутизны преобразования обусловлена процессом инжекции
неосновных зарядов, их дрейфом и диффузией, обуславливающих близкие к
единице значения коэффициента передачи тока и экспоненциальной зависимостью
тока от входного напряжения. Малые величины сопротивления междутокопрово-
дящими электродами эмиттера и коллектора в открытом состоянии обусловлены
так называемым режимом насыщения. В этом режиме сопротивление идеального
биполярного транзистора равно нулю. Поэтому открытый биполярный транзистор
способен пропускать между электродами эмиттера и коллектора токи больших
величин без существенного падения напряжения между ними.
В униполярных транзисторах, в отличие от биполярных, принцип действия
базируется на управлении входным воздействием (полем) потоком носителей одного
знака или электронов, или дырок.
Ток в полевых транзисторах, поскольку они являются униполярными,
переносится только основными носителями, и паразитный эффект накопления неосновных
носителей в них отсутствует. За исключением полевых транзисторов с управляющим
/>-л-переходом. Это первая особенность полевых транзисторов как переключателей,
вытекающая изфизического принципадействия. Быстродействие полевых
транзисторов определяется сопротивлением канала, прямо пропорциональным его длине
и паразитными емкостями. От длины канала зависит также и величина крутизны
преобразования, которая в данном случае определяется выражением [5]:
где /с — ток стока, ток между токопроводящими электродами стока и истока; U3 —
напряжение на управляющем электроде (затворе).
Другим классификационным признаком транзисторов — ключевых элементов
является вид вольт-амперных характеристик (ВАХ). ВАХ бывает двух
принципиально различных типов: нормально закрытого (НЗ) и нормально открытого
(НО). Транзисторы различных принципов действия и различных структурных
видов, которые закрыты при напряжении на управляющем электроде, равном
нулю, является нормально закрытыми. Типичные ВАХ транзисторов приведены
на рис. 3.20 и 3.21.
К НЗ-транзисторам относятся биполярные транзисторы, полевые транзисторы
с управляющим/>-л-переходом, МОП-транзисторы с индуцированным каналом и
полевые транзисторы Шоттки. К транзисторам нормально открытого типа
относятся полевые транзисторы со встроенным каналом рис. 3.21.
Следствием принципиальных различий в НЗ и НО ВАХ является то, что
транзисторы как переключатели могутбыть разделены на приборы, управляемые током,
и приборы, управляемые напряжением.
I 62 Глава 3. Основные характеристики цифровых микросхем
Тип
Символ
Входная ВАХ
Выходная ВАХ
Схематически
БТ
п-р-п
14, > о
Б-
БТ
р-п-р
14, = О
и„>о
Б-
Рис. 3.20. ВАХ биполярных транзисторов
Тип
ПТУП
Н.З.
N-канал
ПТУП
Н.О.
N-канал
Символ
С
о—<-Г 1 и-
"И
Г.
о—«-Г 1 и„
"И
Входная ВАХ
0
1
0
1
/3~0
у-
Выходная ВАХ
0
'с
1
0
i
^"* и«=о
U™
^ и»>о
/С*-" и~=0
у»-у«
—ч.
Рис. 3.21. ВАХ полевых транзисторов с управляющим переходом
Прогресс в области микроэлектроники в целом и в области цифровой техники
в частности на протяжении более пятидесяти лет обусловлен в основном за счет
совершенствования транзисторов на базе развития технологии.
Совершенствование конструкций транзисторов ведется по следующим
стратегическим направлениям.
— уменьшение геометрических размеров классических типов транзисторов
традиционных конструкций путем простого масштабирования (линейного
и вертикального).
3.3. Схемотехническое исполнение цифровых микросхем
— создание полной диэлектрической изоляции с целью уменьшения паразитных
емкостей структур переключателей и разработка новых схемотехнических и
конструктивно-топологических и структурных решений в рамках
классических принципов действия.
— разработка новых переключателей на квантово-механических принципах
функционирования на основе гетероструктур с нанометровыми размерами
в рамках полупроводниковой технологии.
3.3.2. Схемотехническое исполнение базовых ЛЭ цифровых микросхем
КМОП
Наиболее часто применяемыми базовыми ЛЭ цифровых микросхем являются
КМОП-ЛЭ.
Применяемые полевые транзисторы (ПТ) имеют то преимущество, что их
затвор изолирован оксидом, и поэтому в статическом состоянии ток на входе не
протекает. На рис. 3.22 представлены схемы переключателей, переходные и
выходные характеристики n-канального и р-канального МОП-ПТ называют также
N-МОП- и Р-МОП-транзисторами.
Как видно из переходных характеристик, N-МОП-транзистор включен при
положительных напряжениях затвор-исток U более высоких, чем Ulh. Р-МОП-
транзистор включается при напряжениях затвор-исток U ,более отрицательных,
чем пороговое напряжение Ulh. Можно, однако, видеть, что характеристика
в области перехода от выключенного к включенному состоянию является
нелинейной.
Тип транзистора
Переходная характеристика
Выходная характеристика
NMOS
PMOS
Рис. 3.22. Характеристики N-МОП и Р-МОП-транзисторов
I 64 Глава 3. Основные характеристики цифровых микросхем
Рис. 3.23. КМОП-инвертор
Ток стока N-МОП-транзисторов положителен, в то время как у Р-МОП-тран-
зисторов он отрицателен. Поэтому транзисторы соединяют в схему, объединяя
стоки обоих транзисторов так, как это показано на рис. 3.23. Затворы обоих
транзисторов соединяют между собой, так что U.NU0S^ = Uc и U-.PUOS. = Ue — VDD. За
счет правильного выбора Ulh и U^ обеспечиваются стационарные состояния, при
которых всегда один из транзисторов выключен, а другой — включен. Полученная
схема работает как инвертор, так как при 0, =0 В N-МОП-транзистор выключен,
а Р-МОП-транзистор проводит. Отсюда Uo = 0 В. Напротив, при £/ = £/ Р-МОП-
транзистор выключен и N-МОП-транзистор проводит, так что U0 я 0 В.
Основные КМ О П-Л Э образуются изинвертора путем подсоединения kN-МОП-
и Р-МОП-транзистором еще одному транзистору последовательно или
параллельно. Таким образом, получают схему «2И НЕ» или «2ИЛИ НЕ» (рис. 3.24а, б).
VT3
Ж
lriVT4
Y л1
кГ
J&vn
а) б)
Рис. 3.24. Электрические схемы КМОП-ЛЭ «2ИЛ И-НЕ» (а) и «2И-НЕ» (б)
3.3. Схемотехническое исполнение цифровых микросхем
В схеме «2ИЛИ-Н Е», представленной на рис. 3.24, а, выходной сигнал у
соответствует уровню U0I всякий раз, когда один из входов соответствует уровню UIH, поскольку
тогда, по крайней мере, один из n-канальных ПТ проводит и, по крайней мере
один из р-канальных ПТ заперт. Напротив, в схеме «2И-Н Е» рис. 3.246у находится
на уровне U0I только тогда, когда оба входа находятся на уровне Н. В этом случае
n-канальные ПТ проводят, а/>-канальные ПТ находятся в запертом состоянии.
ТТЛ
Ранее наиболее распространенным способом реализации логических элементов
была транзисторно-транзисторная логика (ТТЛ) (рис. 3.25). Функции ЛЭ ТТЛ
основываются на применении многоэмиттерного транзистора VT1 на входе. Если
на всех входах напряжения U, близки к напряжению питания U^, то коллектор
входного транзистора работает как эмиттер, и транзистор работает в инверсном
активном режиме. Включается следующий транзистор VT2, вследствие чего
напряжение на выходе соответствует уровню Uor Для того чтобы входной ток был
малым, коэффициент усиления инверсионного тока транзистора VT1 должен
быть близким к 1. Если на одном из входов напряжение соответствует уровню О V,
то входной транзистор VT1 работает в активном нормальном режиме (пропускает
ток). Напряжение коллектор-эмиттер опускается до минимального остаточного
напряжения, а следующий транзистор VT2 запирается. Выходное напряжение
соответствует уровню U0H.
Таким образом, схема ТТЛ Л Э, представленная на рис. 3.25, выполняет функцию
«2И-НЕ» рис. 3.255. Функция «2ИЛИ-НЕ» реализуется параллельным
подключением к транзистору VT2 цепи, аналогичной VT1, VT2, Л1.
По мере совершенствования полупроводниковой технологии и создания
ненасыщенного биполярного транзистора с диодом Шоттки (рис. 3.25в), обладающего
высоким быстродействием, их применение в ТТЛ интегральных схемах позволило
резко увеличить быстродействие ЛЭ и снизить мощность потребления.
<>0V
a)
7Г
0
й
f
1
^Г
0
{
h
J_
Y
1
\
JL
Рис. 3.25. Схема ТТЛ ШЛЭ«2И-НЕ» (а), таблица истинности (б), обозначение
транзисторов с диодами Шоттки (в)
I 66 Глава 3. Основные характеристики цифровых микросхем
Эмиттерно-связанная логика
В эмиттерно-связанной логике (ЭСЛ) используется дифференцальные усилители,
в которых транзисторы не вводятся в насыщение (рис. 3.26). Благодаря этому данные
схемы имеют повышенное быстродействие.
Пт Г|я2Пдз
г
-oov
- У
О- у
б)
О-5,5 V
a)
Рис. 3.26. Базовый ЛЭ «2ИЛИ-НЕ» на основе ЭСЛ: схема (а); логический символ
для положительной логики (б)
Во входном дифференциальном усилителе схемы напряжения входных
сигналов^ ид:, сравниваются с опорным сигналом. Если xQ и лс, имеют значение —5,5 В,
то транзисторы VT1 и VT2 заперты, а транзистор VT3 открыт. Если, наоборот, jc0
и лс, имеют значение О V, то VT1 или VT2 открыты, a VT3 заперт. Выходной
сигнал —у имеет значение Uolf. Следовательно, схема выполняет функцию вентиля
«2ИЛИ-НЕ». Порог переключения может быть задан напряжением на базе VT3,
установленным с помощью генератора тока G.
Интегральная инжекционная логика
Интегральная инжекционная логика (И2Л) особенно хорошо подходит для
построения биполярных микросхем, так как для ее базовых Л Э требуется очень малая
площадь поверхности кристалла.
На рис. 3.27 показан типичный инвертор. Транзистор VT1 работает как
источник постоянного /0 тока. Если входной сигнал jc находится на уровне (Ul ~ U"7'^),
весь ток втекает в базу VT2, который становится открытым. Выходы у, и у2 в этом
случае находятся на уровне (U0I я О В). Если вход соответствует уровню (О V), то ток
/0 течет в предыдущий Л Э, а выходные сигналы соответствуют уровню (U0H я £/ьэ).
Логические функции в И2Л микросхем формируются объединением
коллекторов переключательных п-р-п транзисторов рис. 3.28. Оба открытых коллектора
У2,УЛ могут быть использованы для реализации других логических функций. И2Л
ЛЭ могут работать при напряжениях питания (/ссдо 0,8 В и имеют
программируемое в зависимости оттока /0 быстродействие, что является важным
достоинством.
3.3. Схемотехническое исполнение цифровых микросхем I 6 7
V У\ У2 Рис. 3.27. Электрическая схема И2Л-инвертора
JX-i
Г, 12
0Q
ov
Рис. 3.28. Базовый И2Л ЛЭ «2ИЛ И-НЕ» 111
Рассеиваемая мощность и характеристики переключения
ЛЭ различных типов
КМОП
ттлш
Рис. 3.29. Зависимость мощности ЛЭ различных типов от частоты переключения [ 11
3.3.3. Методика выбора элементной базы цифровых микросхем
Выбор элементной базы цифровых микросхем представляет собой достаточно
сложную задачу и определяется в первую очередь условиями применения
микросхем, которые налагают определенные требования на электрические параметры
I 68 Глава 3. Основные характеристики цифровых микросхем
микросхем. Как видно изразд. 3.2, современные цифровые микросхемы обладают
многообразием эксплуатационных параметров, однако при выборе элементной базы
цифровых микросхем можно использовать параметры базовых ЛЭ и параметры ЭС.
В этом случае комплексный показатель качества элемента можно записать в виде [ 1 ]
Е = ЕЛЭ ■ Е.х,
где Е]1Э — показатель качества базового ЛЭ; Е.х — показатель качества ЭС; £,|ЭЭС
можно представить в виде:
£лэ,эс = 21а,х0,>".алх0л]>
где Z— оценочная функция.
п
Е =1+-!
В частности, в качестве базовых можно использовать следующие критерии:
г^ — критерий быстродействия;
т|2 — энергетический критерий;
т|3 — функциональный критерий;
гц— критерий нагрузочной способности;
а — весовые коэффициенты, определяемые условиями применения.
1 =
^Б
Р
где Р., />., РМЛХ — значения показателей сравниваемого, базового элементов и
максимального их них.
3.4. Влияние дестабилизирующих факторов
на работоспособность цифровых микросхем
Работоспособность цифровых микросхем в значительной степени определяется
условиями окружающей среды, в которых работает микросхема.
Поддестабилизирующими факторами обычно понимают все виды воздействий,
которым подвергаются микросхемы в процессе эксплуатации в составе цифровых
систем. К основным таким факторам относятся температура окружающей
(рабочей) среды, проникающие ионизирующие излучения (электронное, протонное,
нейтронное, жесткоеу-излучения), механические воздействия, электромагнитные
излучения, а также несанкционированные появления на выводах микросхем
напряжений и токов. Если методы защиты от проникающих излучений и алектромаг
нитных полей достаточно детально описаны в [9, 10] и основываются в основном
на технологических приемах, то механизмы и схемотехнические методы защиты от
несанкционированных сигналов напряжений и токов на выводах цифровых
микросхем заслуживают специального рассмотрения. Среди последних следует выделить
3.4. Влияние дестабилизирующих факторов на работоспособность цифровых микросхем I
механизмы электростатического разряда, «защелкивания», высокочастотных и
низкочастотных помех, электрических перегрузок по выводам микросхем.
3.4.1. Устойчивость цифровых микросхем к электростатическому
разряду
Механизмы воздействия ЭСЗ на микросхемы
Если два образца материала соприкасаются друг с другом, причем один из них
является изолятором, то при трении их друг о друга на их поверхностях могут
накапливаться заряды, в результате чего возникнут напряжения, возможно, весьма
высокие. Такие заряды, получаемые путем переноса электронов с одной
поверхности на другую, обладающую большим сродством с электронами, имеют величину,
зависящую от размеров, характера и физического состояния соприкасающихся
поверхностей, а также от энергии (обычно механической), приложенной к этим
поверхностям.
Процесс такого типа называют электростатическим зарядом (ЭСЗ), который
может быть положительным (потеря электронов) и отрицательным (избыток
электронов) на поверхности соприкасаемых материалов. Полярность и амплитуда
этих зарядов определяются плотностью электронов для каждой пары материалов.
Когда поддерживается электрический контакт между материалами областей,
проблема статического электричества не возникает. Однако при разделении областей
разность потенциалов между поверхностями материалов возрастает. Если материалы
являются проводящими, то заряды протекают до точки контакта и исчезают. Если
же один из материалов является изолятором, то миграция зарядов на нем
невозможна, и возникший ЭСЗ удерживается материалом. При соприкосновении двух
материалов с разными уровнями ЭСЗ и возникновении проводящего пути между
ними поддействием возникшей разности электростатических потенциалов
происходит стекание зарядов одного знака с одного материала на другой. Такой процесс
называют электростатическим разрядом (ЭСР Electrostatic Discharge, ESD).
Основными электростатическими характеристиками ЭСР являются потенциал
заряда и значение мощности (либо тока) разряда. ЭСР в большинстве случаев
представляется как случайное явление, поскольку механизм его проявления в
существенной мере зависит от характера, формы, физического состояния и характера
контакта между взаимодействующими поверхностями и времени. Кроме того,
характер ЭСР зависит от состояния окружающей среды (температура, влажность,
наличие электромагнитных полей), причем он часто порождает такие вторичные
явления, как коронный разряд и точечные разряды.
В настоящее время предложены три основные модели ЭСР [1].
/. Модель человеческого тела (Human Body Model, HBM) — человек, несущий на
себе заряд, касается устройства (микросхемы) и через это устройство протекает ток
по направлению к земле (рис. 3.30л).
В этой схеме конденсатор (С= 100 пФ) заряжается через высокоомный резистор
(R = 100 МОм) напряжением ±2 кВ и затем разряжается через 1,5 кОм — резистор
в тестируемое устройство. Конденсатор моделирует емкость человеческого тела,
которая на самом деле может варьироваться в пределах до 500 пФ. Сопротивление
I 70 Глава 3. Основные характеристики цифровых микросхем
человеческого тела также может изменяться в достаточно широких пределах — от
нескольких десятков Ом до сотен кОм, в зависимости от условий. Напряжение
разряда также может достигать 4 кВ и выше. Одним из самых важных параметров
в тесте является время нарастания тока во время разряда. Оно должно быть порядка
десятых долей наносекунд. Но при этом важно заметить, что ток разряда не сразу
распространяется по проводящей области. Поэтому в начале существует опасность
перегрузки защитной схемы. С другой стороны, этот вариант может быть не так
опасен, так какЭСР происходит, как правило, не в самой схеме, а где-то на корпусе или
на связанном с контактом проводнике, который, в свою очередь, обладает достаточно
высокой индуктивностью, дающей защитной схеме время полностью включиться.
2. Машинная модель
ЭСР в данной модели (Machine Model, MM) возникает в результате различных
механических воздействий, всегда имеющих место в оборудовании для производства
ИС. Корпус и механизмы такого оборудования сделаны из металла, но неизбежно
содержат различные пластиковые части, сильно отличающиеся по размерам и
формам. При движении этих частей может создаваться электростатический заряд
и происходить его разряд.
а)
G
12 кВ
С)
Я
100 МОм
я
1,5 кОм
п
с г: юо пФ
БИС
б)
я
100 МОм
G
1500 В
С)
> 500 нГн
БИС
С ± 200 пФ
Г
I
-5пф
Я
25 0м
L
ЮнГн
БИС
в)
Рис. 3.30. Тестовая схема моделей: человеческого тела (а); машинной модели (б);
модели заряженного устройства (в)
3.4. Влияние дестабилизирующих факторов на работоспособность цифровых микросхем I
Эта тестовая (рис. 3.306) схема аналогична предыдущей, с той лишь разницей,
что сопротивление металлических частей устройства мало, что приводит к
значительно большему пиковому току в тестируемом устройстве. Но зато в результате
большой индуктивности, имеющей место в данном случае, перегрузки защитной
схемы не происходит, амплитуда и время роста тока ограничены. Энергия, имеющая
место в этой модели, выше, чем энергия НВМ вследствие небольшого
сопротивления. Поэтому для того, чтобы не допустить повреждения тестируемого устройства,
необходимо снизить напряжение до ±200 В.
3. Модель заряженного устройства (Charge Device Model, CDM) — изолированное
от земли устройство выполняет роль конденсатора и накапливает заряд
относительно собственной поверхности, разряжающейся на землю, как только будет создан
проводящий путь разряда (рис. З.ЗОв).
При возникновении электростатического разряда в самом устройстве пиковый
ток ESD больше, чем в любом из рассмотренных случаев, и поступает в тестируемое
устройство почти без задержки (время роста меньше 200 пс), что делает разработку
защитных схем для этой модели наиболее сложной.
Также необходимо заметить, что между моделями человеческого тела и
заряженного устройства отсутствует корреляция, то есть компоненты, сохраняющие
работоспособность в первом случае, не обязательно будут работать в тесте CDM.
Известны также модели заряженного кабеля (Charged-Cable Model, CCM) и модель
импульса линии передач, однако они редко используются в практике [7].
Повреждения, вызываемые действием ЭСР, можно разбить на две категории:
определяемые по избыточному потреблению мощности или по наличию
избыточного градиента напряжения. В первой категории ЭСР вызывает прохождение
большого тока, и этот ток (его действие может быть усилено за счет неоднородности
геометрии схемы, неоднородностью или дефектами микросхем, возникшими при
ее изготовлении) обычно стремится проходить по наиболее выгодному для него
пути. При этом происходит существенное выделение теплоты, что может вызвать
выход из строя микросхем (катастрофический отказ) или же ухудшение рабочих
характеристик микросхем (параметрический отказ). Описанное выше явление
называют тепловым пробоем.
Во второй категории значительный градиент потенциала может вызвать пробой
даже достаточно толстого слоя окисла в МОП-структуре, и это создает возможность
образования коротких замыканий и утечек между изолированными областями
микросхем в дальнейшем в процессе эксплуатации.
Все виды повреждений цифровых микросхем, обусловленных воздействием
ЭСР, можно разделить на следующие типы:
• разрушение соединений и нарушение структуры элементов микросхем в
результате выделения теплоты. В канале ЭСР возникают неравномерности
тока, приводящие к развитию «горячей точки» — сопротивление канала RK
увеличивается, температура внутри пего может достигать 1000 °С, после чего
Лк резко уменьшается (плотность тока увеличивается, наблюдается
увеличение температуры до 1450 °С) и начало локального плавления кремния и
дальнейшее увеличение температуры канала до 2500—3000 "С;
• разрушение окисла;
172
Глава 3. Основные характеристики цифровых микросхем
• разрушение контактов кремния с алюминием (вплоть до изменения
структуры переходов);
• плавление металлических соединений, диффузионных и поликремниевых
резисторов микросхем, перегорание соединений площадок кристалла с
корпусом микросхем;
• электротоковая миграция в металлических и поликремниевых сплавах;
• скрытые повреждения (местные оплавления, выступы, трещины), не
приводящие к немедленному отказу, но снижающие надежность микросхем.
Способы защиты цифровых микросхем от воздействия ЭСР
Как следует из рассмотрения механизма ЭСР, опасность повреждения возрастает
с ростом степени интеграции микросхем в связи с неизбежными при этом
эффектами уменьшения толщины изолирующих и активных областей транзисторов,
толщины проводников межсоединений микросхем, что в обязательном порядке
требует введения в структуру цифровых микросхем средств защиты от ЭСЗ.
Известен целый ряд устройств защиты от ЭСР, обладающих хорошими
характеристиками, но для наилучшей защиты ИС они должны быть подобраны и
включены оптимальным образом. Существуют два метода разработки суммарной
защиты устройства: метод случайного пути и метод выборочного пути.
В методе случайного пути ток ЭСР находит собственный случайный путь от
одной контактной площадки к другой. Слабое звено защитной схемы в первую
очередь достигает напряжения пробоя. Эти элементы в разных ситуациях различны.
За несколько итераций такие звенья отбираются и отбраковываются. Метод
случайного пути не является универсальным и специфичен не только для технологии,
но и для варианта исполнения схемы на кристалле.
Другой метод заключается в направлении тока ЭСР по определенному пути.
Выбранный путь имеет самое низкое сопротивление по сравнению с другими
паразитными цепями. В этом методе отладка защитной схемы не занимает так много
времени, поскольку поиск и устранение наиболее слабых элементов проще. Метод
выборочного пути более подвержен систематизации.
Важно заметить, что устройства, используемые в защитных схемах, можно
разделить на два типа: пробойные (Breakdown Devices, BD) и беспробойные
(Non-Breakdown Devices, NBD) [7]. Устройства первого типа работают в режиме
между первым и вторым (тепловым) пробоем, их действие сильно зависит от
топологического исполнения и технологических процессов, вследствие чего их
проектирование достаточно сложно. Намного легче использовать беспробойные
устройства, то есть работающие в нормальном режиме. Моделирование таких
схем легче, и ее результаты более предсказуемы. Также важно отметить, что при
тенденции к росту числа элементов и, соответственно, размера ИС происходит
увеличение собственной емкости устройства. Для поддержания точных значений
напряжений питания необходимо использование в ИС развязывающих
конденсаторов. Эти конденсаторы в условиях уменьшения величины напряжения питания
и роста тока могут оказать значительную помощь в уменьшении напряжения ЭСР
для цепи Vcc—Vss, тем самым защищая основное устройство. Также уменьшение
топологических размеров влечет за собой увеличение рабочей частоты устройства.
3.4. Влияние дестабилизирующих факторов на работоспособность цифровых микросхем I 73
Это приводит к тому, что время роста ЭСР импульса для модели заряженного
устройства сравнимо со временем работы защитных схем, что позволяет быстрее
реагировать на этот импульс.
Рассмотрим общий принцип работы устройства защиты от ЭСР. Схема,
включающая источник ЭСР, устройство защиты и защищаемую цепь (элемент),
показаны на рис. 3.31, где R\ и С\ — эквиваленты источника ЭСР; Z\ —
параллельный элемент устройства защиты, который осуществляет отвод ЭСЗ
(в соответствии с полными сопротивлениями) от защищаемого элемента. Для
повышения уровня тока, отводящегося через элемент защиты Z\, в устройство
вводят последовательный элемент защиты R\, который увеличивает полное
сопротивление защищаемого элемента. При защите МОП-транзисторов, входное
сопротивление которых практически бесконечно, в устройство вводят
дополнительный параллельный элемент защиты Z2. Назначение этого элемента
состоит в понижении напряжения ограничения £/ которое возникает в момент
возникновения ЭСР на элементе защиты Z\.
Элементы
источника ЭСР
Устройство
защиты
Защищаемый
элемент
V
Я1
«4,
! 1
Z1
Г
R2
и* J
? I I U
Т I II
l I
l I
Z2 |
пг !
1
VT
Рис. 3.31. Обобщенная структурная схема устройства защиты выводов цифровых
микросхем
Основные требования, предъявляемые к схемам защиты от ЭСР:
а) напряжение ограничения 6/^(6/ ) должно быть ниже максимально
допустимого напряжения элементов микросхем;
б) параллельное полное сопротивление устройства защиты для диапазона
рабочих напряжений вывода микросхем должно быть бесконечно большим;
в) последовательное сопротивление и емкость устройства защиты для диапазона
рабочих напряжений вывода микросхем должны быть бесконечно малыми;
г) время срабатывания устройства защиты должно быть незначительным
(меньше времени локального перегрева элементов);
д) время задержки рабочего сигнала на выводе микросхем должно быть
незначительным (значительно меньшим, чем задержка переключения защищаемого
элемента).
Кроме того, ЭСР может возникнуть между любыми выводами микросхем,
поэтому устройство защиты должно эффективно отводить ЭСЗ независимо от
комбинации выводов микросхем, на которые поступает ЭСЗ.
I 74 Глава 3. Основные характеристики цифровых микросхем
Режимы тестирования ЭСР в зависимости от вариантов
его возникновения на контактных площадках
Наиболее часто ЭСР возникает между контактной площадкой входного сигнала и
контактной площадкой одной из шин питания. ЭСР может иметь положительную
или отрицательную полярность по отношению к потенциалам шин питания V^
и VDD. Таким образом, имеют место четыре режима возникновения ЭСР на
контактной площадке входного/выходного сигнала, приводящие к различным путям
протекания стрессового тока [1]. Варианты измерений ЭСР для этих режимов
представлены на рис. 3.32а.
., \ 1) ro-mout
vcc
DZ
DZ
veso DZ
G®-QZ
DZ
; \/ \<L) iNd-mcxie
ZO DZ
ZO DZ
ZD ^DZ
ZD g^DZ
"lb
VDD
DZ
ZO
(3) PD-mode
vcc
4Z
ZO DZ
ZD ^DZ
=DG^-0Z
~Fh
DD
DZ
ZO
ZD
ZD
ZD
ZO
(4) ND-mode
\V r-
vcc
4z
DZ
^DDZ
r9*=
Ь
DZ
ZO
ZO
ZO
ZO
ZO
1/
VDD
a) б) в) r)
Рис. 3.32. Контроль устойчивости устройства к ЭСР для четырех режимов
возникновения разряда между контактной площадкой входного/выходного сигнала
и контактной площадкой одной из шин питания
Для первого режима (PS-mode) положительный по отношению к потенциалу
земли (^fl0) электростатический разряд подается па одну из контактных площадок
входных сигналов, шина питания (У^) не подсоединена и стрессовый ток покидает
устройство через шину земли. Второй режим (NS-mode) — отрицательный
относительно потенциала земли (VDI) ЭСР на контактной площадке, шина питания (Усс)
не подсоединена, стрессовый ток покидает устройство через шину земли (V,)D).
Для третьего режима (PD-mode) оборвана шина земли (VDD), ЭСР положителен
относительно потенциала шины питания, через которую стрессовый ток покидает
устройство. Для четвертого режима (ND-mode) оборвана шина земли (VDI), ЭСР
стресс отрицателен относительно потенциала шины питания (У^), через которую
стрессовый ток покидает устройство. Во всех четырех случаях остальные
контактные площадки входов/выходов не подсоединены. Эти стрессовые напряжения
могут нанести повреждения как n-МОП, так и р-МОП-устройствам входного или
выходного буфера. Например, в случае отсутствия защитной схемы от ЭСР между
контактной площадкой и шиной питания (Vcc) будет происходить повреждение ИС.
В N D-режиме стрессовый ток сначала потечет через схему защиты от
контактной площадки к шине земли (V^), а затем через защитную схему между шинами
питания (если таковая имеется) или через элементы внутренней схемы к шине
питания Vcc Также любая КМОП ИС обладает паразитными емкостями и
сопротивлениями шин, на которых возникает падение напряжения. Это ведет к повреж-
3.4. Влияние дестабилизирующих факторов на работоспособность цифровых микросхем I
дению внутренних элементов ИС, несмотря на имеющуюся защиту. ND-режим ЭСР
приводит к возникновению стрессового напряжения между шинами питания (Усс).
Если ток ЭСР не выводится быстро и эффективно из ИС, то могут иметь место
повреждения в защитной схеме между V^ и VDD, а именно разрушения полевого
окисла паразитных структур между двумя п+диффузионными областями [6]. Таким
образом, необходимо обеспечивать защиту от ЭСРмежду контактной площадкой и
обеими шинами питания, чтобы полностью обезопасить устройство от повреждения
в случае возникновения ЭСР в любом из четырех режимов.
Но даже обеспечив полную защиту от вышеперечисленных четырех режимов
возникновения ЭСР, нельзя быть полностью уверенным в полной защите ИС.
Есть вероятность возникновения ЭСР между контактными площадками входного
и выходного сигналов или контактными площадками шин питания. Ток проходит
от одной контактной площадки к другой по некоторому пути через внутренние
элементы устройства. Для определения защищенности устройства вводятся
дополнительные режимы измерений.
Для этих режимов трудно обнаружить повреждение ИС просто отслеживанием
тока утечки. Для этого часто требуется полный функциональный контроль для
обнаружения отказа. Для обеспечения хорошей защиты от ЭСР необходимо тестировать
ИС по всем режимам для трех моделей: НВМ, MM, CDM.
3.4.2. Устойчивость цифровых микросхем к воздействию перегрузок
На протяжении длительного времени повреждения микросхем, вызываемые ЭСР,
приписывали действию электрических перегрузок. Этот термин означает действие
аномально высоких токов и (или) напряжений на протяжении различных
промежутков времени, причем их значения и длительность предполагаются достаточными
для того, что вызвать неисправность (чаще всего проявляющуюся в расплавлении
металлического проводящего слоя или же в пробое изолирующего слоя). Причиной
таких явлений обычно считали отклонения от номинала напряжений, источников
питания или ошибочные действия, произведенные с данным устройством или
сданной микросхемой.
Однако в настоящее время считают более правильным различать неисправности,
вызываемые действием электростатических разрядов и электрических перегрузок,
поскольку соответствующие явления требуют различных схем защиты и имеют
различную природу: в частности, для первого из этих процессов причиной изменения
параметров или отказов микросхем являются разряды, происходящие по причине
накопления трибоэлектрических (электростатических) зарядов, а второй процесс
возникает при несоблюдении соответствующих условий эксплуатации микросхем.
К сожалению, лишь в редких случаях удается отличить по характеру неисправности
микросхем, вызываемые ЭСР от неисправностей, обусловленных ЭП, поскольку
по своему характеру получаемые повреждения похожи в тем большей степени, чем
более разрушенными оказываются элементы (цепи) микросхем.
Различают следующие основные виды электрических перегрузок [8]:
— кратковременное превышение установленных для микросхем значений
напряжений (токов), подаваемых на выводы (входы и/или выходы) микросхем;
I 76 Глава 3. Основные характеристики цифровых микросхем
— несанкционированный режим короткого замыкания выхода (или группы
выходов) микросхем на общую шину;
— несанкционированное кратковременное попадание на открытый выход
(состояние логического нуля) напряжений, близких к напряжению питания U^;
— кратковременное превышение источником питания максимально
допустимого для данной микросхемы значения питающего напряжения.
Режимы перегрузок могут возникать при выполнении операции изготовления,
монтажа, отладки цифровых систем и, конечно, в процессе эксплуатации.
Поскольку на практике нельзя исключить все непредвиденные ситуации,
большинство современных цифровых микросхем снабжены встроенными схемами защиты
от ЭП. Для этого в ЭС цифровые микросхем (входные либо выходные) вводится
специальная защитная схема, которая при возникновении режима перегрузки
предотвращает разрушение компонентов цифровых микросхем. При этом известно
два варианта включения схемы защиты (СЗ) [13]: СЗ включается последовательно
с защищаемой схемой ЭС; СЗ включается параллельно с защищаемой схемой ЭС.
Схемы защиты могутбыть неуправляемыми и выполнятьфункциюограничения
(в первом варианте — тока, во втором — напряжения) либо управляемыми. В этом
случае управляемая СЗ анализирует уровни сигналов на выводе, сравнивает с
эталоном и при возникновении режима перегрузки ограничивает уровни сигналов на
выводах либо отключает схему ЭС от вывода, предотвращая ее разрушение.
В случае нарушения режима питания (/^.и его превышения цифровые
кристаллы могут быть снабжены специальными СЗ, которые при возникновении режима
перегрузки формируют на дополнительном выводе МП сигнал перегрузка и могут
отключать внутренние цепи питания цифровых микросхем от вывода питания.
3.4.3. Зависимость электрических характеристик цифровых микросхем
от режимов эксплуатации
При разработке цифровых систем необходимо учитывать изменение основных
характеристик цифровых микросхем при изменении температуры, напряжения
питания и других внешних воздействующих факторов. При этом расчет должен
проводиться для худшего случая комплексного воздействия этих факторов, следствием
которого является суммарное изменение параметров. Система должна
проектироваться таким образом, чтобы ее работоспособность обеспечивалась для случая
использования в ее составе любого образца данного типа цифровых микросхем.
Рассмотрим влияние температуры ТА и питающего напряжения U^ на
быстродействие, помехоустойчивость, мощность рассеивания и нагрузочную способность
цифровых микросхем.
Повышение рабочей температуры окружающей среды обусловливает
изменение важнейших электрических параметров цифровых микросхем в силу действия
известных физических механизмов.
Так, для биполярных микросхем имеет место увеличение коэффициентов
усиления всех транзисторов, увеличение времени жизни неосновных носителей,
увеличение степени насыщения транзисторов. Номиналы диффузионных или
имплантированных резисторов цифровых микросхем обычно также увеличиваются с ростом
3.4. Влияние дестабилизирующих факторов на работоспособность цифровых микросхем I
температуры, что приводит к уменьшению величин и переключаемых в цифровых
микросхем токов. Уменьшается величина логического размаха. Все эти факторы
в совокупности влияют на быстродействие микросхем. Обычно рассматривается
раздельно влияние температуры на динамические параметры микросхем — времена
включения и выключения. При этом время включения / ш биполярных цифровых
микросхем с ростом температуры несколько уменьшается, тогда как наиболее
чувствительное время выключения / ^возрастает. Так, для ТТЛ Ш микросхем типовое
удельное значение такого изменения составляет 0,04 нс/С°[5].
Повышение питающего напряжения Ucc при прочих равных условиях
способствует увеличению быстродействия. Для биполярных цифровых микросхем более быстрое
переключение транзисторов обусловлено увеличением их управляющих базовых
токов, для КМОП-микросхем увеличение быстродействия связано с уменьшением
времени перезаряда нагрузочных и паразитных емкостей МОП-транзисторов.
Мощность рассеивания Р определяется значением тока потребления
микросхем, который линейно зависит от напряжения питания Ucc, поэтому
рассматриваемая мощность с ростом напряжения питания возрастает по обычному
квадратичному закону. С ростом частоты переключения Fтранзисторов мощность
рассеивания микросхем возрастает. При изменении температуры происходит
сравнительно небольшое изменение тока потребления, однако для практических
целей расчет зависимости рассеиваемой мощности от температуры окружающей
среды необходимо выполнять, руководствуясь температурными зависимостями,
приводимыми в технических условиях на конкретные типы цифровых микросхем
в разделе справочных данных и зависимостей.
Нагрузочная способность цифровых микросхем также зависит от температуры,
поскольку от температуры зависят определяющие ее коэффициенты усиления
транзисторов, сопротивления резисторов и выходные напряжения. Однако
следует иметь в виду, что токи, по которым рассчитывается нагрузочная способность и
коэффициенты разветвления по выходу, в справочных данных приводятся обычно
с учетом температурных изменений во всем рабочем диапазоне, поэтому можно не
учитывать в расчетах изменения действительных значений токов.
Снижение напряжения питания в допустимом диапазоне изменений
напряжений может привести к уменьшению тока выходного каскада. При высоком
выходном уровне уменьшение питающего напряжения биполярных микросхем может
вызвать такое уменьшение питающего напряжения логической единицы U0H, что
цифровая микросхема не обеспечиттребуемого значения выходного тока. Поэтому
при расчете дестабилизирующего влияния напряжения питания на нагрузочную
способность целесообразно рассматривать влияние напряжения питания на
помехоустойчивость микросхем.
Запасы помехоустойчивости А£/7+, AUf в общем случае определяются
соотношениями между выходными уровнями напряжения управляющей микросхемы и
входными пороговыми напряжениями U1H, Url управляемой микросхемы. Напря
жение логического нуля U0I биполярной микросхемы определяется напряжением
насыщения основного выходного транзистора. При увеличении температуры 7^ это
напряжение может незначительно возрасти. Поскольку с ростом температуры ТЛ
выходное напряжение логической единицы 6 также увеличивается, статическая
I 78 Глава 3. Основные характеристики цифровых микросхем
помехоустойчивость по низкому уровню AU7+ будет уменьшаться, а по высокому
AUf увеличиваться. С ростом температуры ТА изменяется и динамическая
помехоустойчивость — уменьшается помехоустойчивость к положительным импульсам
на низком уровне сигнала и увеличивается помехоустойчивость к отрицательным
импульсам на высоком уровне.
Поскольку входной порог Ur переключения биполярных микросхем
определяется падением напряжения на последовательно включенных переходах
транзисторов, то порог Ur незначительно зависит от напряжения питания. Изменения
напряжений питания U^ не оказывают заметного влияния и на выходной уровень
логического нуля Uor Однако выходное напряжение логической единицы U0H
определяется падениями напряжений на переходах, отсчитываемыми от уровня
напряжения питания, поэтому любые его изменения будут влиять на уровень
логической единицы U0H на выходе. Так, если напряжение питания снизить на
0,4 В, то и помехоустойчивость по высокому уровню AUf для управляемых этой
микросхемой входов микросхем — нагрузка также будет уменьшена на 0,4 В. Запасы
помехоустойчивости по низкому уровню AUf, не зависят от изменения питающего
напряжения U^ Рассматривая динамическую помехоустойчивость, можно
сформулировать общий вывод: чем больше быстродействие микросхем, тем ниже его
динамическая помехоустойчивость. Увеличение питающего напряжения Uccможет
вызывать небольшое снижение динамической помехоустойчивости, которое для
уровня логической единицы U0H на выходе будет компенсировано увеличением
статического запаса помехоустойчивости.
3.4.4. Устойчивость цифровых микросхем к воздействию помех
Постоянное повышение быстродействия цифровых микросхем и их применения
в цифровых вычислительных и управляющих системах показали, что
помехозащищенность цифровых микросхем является одной из характеристик, определяющей
надежность работы системы. В отношении быстродействующих цифровых
микросхем проблема помехозащищенности усложняется в связи с тем, что быстродействие
элементов микросхем становится соизмеримым с временами распространения
сигналов в линиях связи систем. Вследствие этого сигнал помехи в линии может
быть воспринят микросхемой как истинный сигнал, вследствие чего
работоспособность системы может быть нарушена. Наиболее полно проблемы
помехозащищенности рассмотрены в [8—10], однако в них неполно отражены вопросы генерации
внутренних помех в цепях микросхем и схемотехнические приемы повышения их
помехозащищенности.
Известны две характеристики помехозащищенности цифровых микросхем:
— помехоустойчивость входных ЭС, выходных ЭС и цепей питания цифровых
микросхем к воздействию внешних помех;
— помехоустойчивость входных ЭС, выходных ЭС, внутренних ЛЭ и их цепей
питания к воздействию внутренних помех, а также способность их к генерации.
Важность проблемы помехозащищенности цифровых микросхем к внутренним
помехам связана с невысоким логическим перепадом напряжений в цепях ЛЭ и
способностью высокобыстродействующих ЛЭ, входных и выходных ЭС к генерации
3.4. Влияние дестабилизирующих факторов на работоспособность цифровых микросхем I
высокоуровневых помех на паразитных емкостях и индуктивностях компонентов
микросхем. Особенно сильно эффекты генерации помех проявляются в
быстродействующих выходных ЭС, управляющих большими емкостными нагрузками и
коммутирующих большие выходные токи.
Известны следующие основные помехи [1]:
• генерируемые в сигнальных шинах из-за их перекрестного паразитного
взаимодействия;
• в сигнальных шинах, связанные с рассогласованием выходов элементов
с нагрузкой, наличием L, С-компонентов в нагрузке;
• в сигнальных шинах, вызванные «состязанием» сигналов.
Перечисленные типы помех имеют различные механизмы генерации и по-
разному воздействуют на микросхемы, однако их существование в цепях микросхем
может оказывать влияние на устойчивость функционирования и характеристики
микросхем.
Помехоустойчивость цифровых микросхем к воздействию внешних помех
Устойчивость входных ЭС к воздействию внешних помех
Под помехоустойчивостью входного ЭС понимают его способность сохранять свое
установившееся статическое состояние при воздействии помехи. Статический запас
помехоустойчивости характеризуется параметрами:
Аи/=иг1-ишАи7г=и1Н-игн.
Данные параметры иллюстрируются рис. 3.33а, на котором приведена
передаточная характеристика входного инвертирующего ЭС (кривая 1), управляемая
устройством с передаточной характеристикой аналогичного типа (кривая 2).
Значение пороговых напряжений высокого и низкого уровней UrH, Url определяются
на передаточной характеристике в точках А, В, в которых dl}JdVl = — 1. Значения
входных напряжений высокого и низкого уровней UIH, Utl соответствуют точкам С
и/),в которых UIH = U0H, a £/ = U0I управляющего устройства.
Однако наличие статического запаса помехоустойчивости и входного ЭС
является необходимым, но недостаточным требованием для обеспечения
помехозащищенности МП-микросхем, поскольку важное значение имеет длительность сигнала
помехи. При этом в зависимости от длительности сигнала помехи и собственной
задержки переключения входного ЭС возможны случаи, когда входной ЭС не
изменит своего состояния даже при превышении сигналом помех статического запаса,
помехоустойчивости. Поэтому входные ЭС цифровых микросхем характеризуются
импульсной помехоустойчивостью, которую определяют допустимой
длительностью помехи / амплитуда которой равна логическому перепаду напряжений на
входе AUr = UIH — Urr
Влияние внешних помех на входы цифровых микросхем. Влияние внешних
помех на входы цифровых микросхем заключается в их воздействии на входы входных
ЭС и изменении логического состояния входных ЭС. Так, при этом на выходе
входного ЭС будет сформирован ложный короткий сигнал, который, распространяясь
по цепям цифровых микросхем, будет изменять состояния функциональных блоков
I 80 Глава 3. Основные характеристики цифровых микросхем
цифровых микросхем, включая элементы памяти, и формировать на выходах
цифровых микросхем ложные сигналы, что эквивалентно отказу функционирования
цифровых микросхем.
Общие методы борьбы с внешними помехами на входах цифровых микросхем.
Повышение помехозащищенности цифровых микросхем по входам достигают как
за счет повышения статической, так и динамической помехоустойчивости входных
ЭС. Среди методов повышения статической помехоустойчивости входных ЭС
можно выделить следующие:
— увеличение входных пороговых напряжений переключения UTH, Uri и
логического перепада входных напряжений AUr= U0H— U0I (рис. 3.335, кривая 2).
Недостатком этого метода является необходимость увеличения напряжения
питания Ucc и ухудшение быстродействия входного ЭС;
— формирование во входном ЭС передаточной характеристики, симметричной
по отношению к логическому перепаду входных напряжений LU7;
Uot
1
D
диг*
■ч,. А
Ту 1
2
V лиг"
Vs
С
а)
Цц=иц иЛ, »ш, »„ иШ1 и,
б)
у» и» и», у« "™, и„
в)
Рис. 3.33. Передаточные характеристики входного ЭС цифровыхмикросхем:
инвертирующая (а), с повышенным порогом переключения (б) и «гистерезис-
ного» типа (в)
3.4. Влияние дестабилизирующих факторов на работоспособность цифровых микросхем I
— использование во входном ЭС внутренних обратных связей для
формирования передаточной характеристики «гистерезисного» типа с шириной петли
AUH (кривая 2 на рис. 3.34в).
Среди методов повышения динамической помехоустойчивости можно
выделить следующие:
— ограничение минимального времени задержки переключения и
длительностей фронтов входного ЭС, позволяющее ухудшить чувствительность
входного ЭС к длительности динамических помех;
— использование специальных встроенных схем ограничения динамических
помех (емкостных цепочек и др.);
— использование в микросхемах парафазных входных ЭС для двухпроводных
линий связи, принимающих прямой и инверсный входной сигналы и
нечувствительных к динамической помехе, формируемой одновременно на
прямом и инверсном входах.
Устойчивость цепей питания цифровых микросхем к воздействию внешних
помех. Помимо входов цифровых микросхем, внешние помехи могут
появляться и в цепях питания цифровых микросхем и влиять на их функционирование.
Устойчивость цепей питания цифровых микросхем к воздействию внешних помех
можно характеризовать допустимым отклонением напряжения питания цифровых
микросхем от номинального ±AUCC, при котором устойчивость функционирования,
динамические и электрические параметры цифровых микросхем не изменяются.
Специального параметра, характеризующего устойчивость цифровых микросхем
к воздействию динамических помех по цепям питания в литературе не
встречается, поскольку динамическая помехоустойчивость к воздействию этого типа помех
в значительной степени определяется как функциональным составом микросхем,
так и условиями ее подключения (источником питания, нагрузкой и т.д.).
Влияние внешних помех на цепи питания цифровых микросхем
Влияние внешних помех на цепи питания цифровых микросхем заключается в их
воздействии на цепи питания элементов МП-микросхем и изменение логических
уровней на выходах логических элементов микросхем. При воздействии на
комбинационные цепи это изменение напряжения питания, не снижающее уровни
напряжения на выходах ниже пороговых, будет в основном изменять скорость прохождения
сигналов по логическим цепям, не изменяя их достоверности. При снижении уровня
логических напряжений на выходе элементов ниже пороговых возможно изменение
логического состояния элементов памяти, ложная синхронизация элементов памяти
и потеря достоверности прохождения информации по цепям микросхем.
Общие методы борьбы с внешними помехами в цепях питания цифровых
микросхем: основными методами защиты от внешних помех в цепях питания цифровых
микросхем являются методы проектирования межсоединений цепей питания
микросхем в устройстве, оптимальный выбор мощности и выходного сопротивления
источников питания микросхем, а также электрическая развязка цепей питания друг
от друга, другая группа методов объединяет специальные схемы ограничения или
сглаживания помех (емкостных цепочек и др.), которые могут быть как внешними
для микросхем, так и встраиваться в микросхемы.
I 82 Глава 3. Основные характеристики цифровых микросхем
Устойчивость выходных ЭС к воздействию внешних помех
Влияние внешних помех на выходные ЭС заключается в основном в переходе ЭС
в состояние, близкое к перегрузке, которое может привести к отказу ЭС. Влияние
помех этого типа на функционирование цифровых микросхем слабо, если с выхода
отсутствуют связи с внутренними компонентами микросхем и осуществляются
через цепи питания ЭС.
Помехоустойчивость цифровых микросхем к воздействию
внутренних помех
Помехи, генерируемые в шинах питания цифровых микросхем
Механизм генерации помех в шинах питания поясняется на примере КМОП-
микросхем, упрощенная схема которой приведена па рис. 3.34д. В схеме: U^ и О V
выводы питания и общей шины микросхем, к которым подключается внешний
источник питания; И^ и О V — внутренние шины питания и общая шина микросхем;
Lp Rs — паразитные индуктивности и сопротивление внутренней шины питания
(включая индуктивность и сопротивления вывода); LG, RG, — паразитные
индуктивность и сопротивление общей шины (включая индуктивность и сопротивление
вывода). Внешняя емкость нагрузки С, подключена между выходным выводом U0
и выводом О V. Допустим, понижающий выходной транзистор VT21 выходного
элемента согласования D01 находился в закрытом состоянии, а повышающий VT11 —
в открытом. Тогда емкость нагрузки Су заряжена до высокого уровня напряжения
U0H. При отпирании понижающего транзистора VT21 емкость С, разряжается, и через
открытый транзистор VT21 протекает изменяющийся во времени ток (рис. 3.346)
^ = W7A,
который на паразитных сопротивлении RG и индуктивности LG обшей шины О V
создает падение напряжения:
Это напряжение воздействует в момент переключения на внутреннюю общую
шину О V и изменяет ее потенциал относительно потенциала внешнего вывода О V,
как показано на рис. 3.356.
При включении повышающего выходного транзистора VT11 и выключении
понижающего транзистора VT21 емкость нагрузки Су заряжается током стока
р-МОП-транзистора VT11
ioH = C,dU0>H/dt.
Этотток, протекая по паразитным индуктивности Lsи сопротивлению Л^шины
питания £/ создает на них падение напряжения
Напряжение AUS воздействует в момент переключения на внутреннюю шину
питания £/'сси изменяет ее потенциал относительно потенциала внешнего вывода
£/ (рис. 3.346).
3.4. Влияние дестабилизирующих факторов на работоспособность цифровых микросхем I 83
Вывод питания
КП
Входной ^s
элемент
согласования
U
Входные
элементы
согласования
Входной
вывод
КП
VT1
НЕ*
VT2
"Л":
--VT1N
Иг1 :
,Г VT2N
ЧЬг^ ;
\DV
VT11
не
46-
VT21
Ro Mi 'с
КП
Общий вывод О V
а)
Выходной
вывод
КП
CL
б)
Рис. 3.34. Схема цифровой микросхемы, поясняющая механизм генерации помех
в цепях питания микросхем (а), и временные диафаммы сигналов (б)
I 84 Глава 3. Основные характеристики цифровых микросхем
Например, при емкости нагрузки Су = 50 пФ и перепаде выходного напряжения
L0 = 5 В в течение 2 не величина тока перезаряда = 50 х 5/2 = 125 мА.
Допуская, что индуктивность шины (питания или общей шины) составляет
LGS = 0 нГн, а сопротивление RGS = 2 Ом, значение всплеска напряжения будет:
AUGS = 10 х 125/2 = 125 х 2 = 0,875 В,
т.е. сравнимо с напряжением питания микросхем U^ = 5 В.
При одновременном переключении нескольких выходных элементов
согласования значение напряжения помех AUS, А (^увеличивается пропорционально числу
переключающихся в одно состояние ЭС.
В действительности же значение напряжения помехи AUS, A(/c, выше, чем
показано. Это связано с наличием в выходных элементах согласования «сквозных»
токов потребления, возникающих при переключении в состояния, когда оба МОП-
транзистора VT11 и VT21 находятся в открытом состоянии. Эти токи, суммируясь
с токами перезаряда емкости нагрузки i0H, i значительно увеличивают токи,
протекающие через паразитные индуктивности LG, Ls и сопротивления RG, Rs, и
увеличивают напряжение помехи А(/с, AUS.
Оценочный расчет напряжения помех
Для оценочного расчета напряжения помех AU^ AUG, используем эквивалентные
схемы разряда (заряда) емкости нагрузки на основе МОП-транзисторов,
приведенные на рис. 3.35, в которых влияние «сквозных» токов потребления не учитывается.
Допустим, при разряде емкости нагрузки напряжение на затворе транзистора
VT2 (рис. 3.35а) изменяется в течение времени таким образом, что ток разряда /01
предварительно заряженной до напряжения U0H нагрузки имеет линейный
характер (рис. 3.35в), тогда напряжение помехи &UG имеет постоянное значение. Заряд,
накопленный емкостью нагрузки Сп
где U0= U0H — U0I — логический перепад напряжений на выходе.
Этот заряд может быть разряжен в течение времени т выходным током
/0l=2Q/Tr = 2C,U0l/Tr,
тогда с учетом линейной зависимости тока разряда / напряжение помехи в общей
шине
Щ = Wo,/* = ^о,\ = A^cWV-
С учетом того, что одновременно могут переключаться в одно состояние TV
выходных элементов согласования, получим
AUG = 4NALcClU0/xr2.
При изменении напряжения на затворе транзистора VT1 (рис. 3.356) втечение
времени т,таким образом, что ток заряда i0H емкости нагрузки С, имеет линейный
характер, напряжение помехи AUsb шине питания также будет иметь постоянное
значение (рис. 3.35г).
3.4. Влияние дестабилизирующих факторов на работоспособность цифровых микросхем I 8 5
а)
б)
.
"с
"он
! г
1*
1
\
1
Г
Л
i *•'
,f
'о,
'о,
о
uG
о
OV
в) г)
Рис. 3.35. Эквивалентные схемы разряда (а) и заряда (б) емкости нагрузки на основе
МОП-транзистора; временные диаграммы сигналов (в, г) для определения
уровня помех в общей шине О V в шине питания Uar
Аналогично при заряде емкости нагрузки заряд, накапливаемый в емкости
нагрузки Су при напряжении U0, запишем
Q = C,U0.
Этот заряд может быть сформирован в течение времени т выходным током
/от = 2ел;гедд>
тогда с учетом линейной зависимости тока заряда /он напряжение помехи в шине
питания
Щ= L^o„/dt = LPoJ\ = Uf,UJx?.
С учетом того, что одновременно могут переключаться в одно состояние УУвы-
ходных элементов согласования, находим
Ai/s=4yVAL5C///0/Tr2.
Как следует из полученных выражений, наиболее сильное влияние на значение
напряжения помех в шине питания и общей шине оказывают длительности заряда
(разряда) емкости т т., т.е. длительности фронтов выходного сигнала.
I 86 Глава 3. Основные характеристики цифровых микросхем
Влияние помех в шинах питания на входы микросхем
Рассмотрим влияние помех в шинах питания на входы микросхем на примере
КМОП-микросхем; эквивалентная схема входного элемента согласования
приведена на рис. 3.35а. Входное напряжение £/ подаваемое на входы микросхем,
обычно относят к общему внешнему выводу. При этом входной элемент
согласования обычно характеризуется входными пороговыми напряжениями высокого
UrH и низкого Uri уровней, при которых микросхема сохраняет свое состояние.
Разность между входными напряжениями и входными пороговыми напряжениями
характеризует запас помехоустойчивости At// входного элемента согласования
низкого At// = Uri — U0I и высокого At/?.~ = U0H — UrH уровней.
Появление помехи dC/c в общей шине приводит к увеличению потенциала
внутренней общей шины О V микросхем и вследствие этого к изменению пороговых
напряжений и запаса помехозащищенности:
At// = Un + A t/c - U„ = AUm + AUG,
Щ- = U,„ ~ "гн ~ Мс = AUm+AUtr
Как следует из полученных выражений, помеха в общей шине Uc ухудшает
помехозащищенность при высоком уровне сигнала на входе t/ При напряжении
помехи в общей шине UG > UIH — UTH и ее длительности Тс, сравнимой с задержкой
переключения входного элемента согласования, возможно ложное срабатывание
входного ЭС и микросхем в целом.
Появление помехи Us в шине питания приводит к снижению потенциала
внутренней шины питания W микросхем и, вследствие этого, к изменению
пороговых напряжений
Air=U11-Us,AU1.H=U11-Us
и соответствующему изменению запаса помехоустойчивости:
At// = UTI - AUS - U„ = A£/7/ " д^>
AUf = UIH - AUS - Um = AUro- -AUr
Из полученных выражений следует, что помеха в шине питания Us ухудшает
помехозащищенность микросхем при низком уровне сигнала на входе t/
При напряжении помехи в шине питания Us > Uri — U„ и ее длительности т5,
сравнимой с задержкой переключения входного ЭС, возможно его ложное
срабатывание и сбой функционирования микросхем.
Влияние помех в шинах питания на выходы микросхем
Влияние помех в шинах питания на выходы микросхем заключается в прямом
изменении уровней выходных напряжений низкого U0I и высокого (/0//уровней.
Это изменение напряжения, воздействуя на входы нагрузочных микросхем
при определенной длительности и амплитуде помех, может вызвать их ложное
срабатывание. Кроме того, эти помехи воздействуя на внутренние компоненты
3.4. Влияние дестабилизирующих факторов на работоспособность цифровых микросхем I 8 7
выходного элемента согласования, могут приводить к отпиранию изолирующих
переходов, взаимодействию компонентовдругс другом, их катастрофическим
отказам («защелкивание» и др.). Другой механизм воздействия на выходы микросхем
связан с понижением напряжения питания на внутренних шинах микросхем U'^,
О V (при отрицательной помехе AUS, положительной помехе AUG) и снижением
вследствие этого нагрузочной способности выходного элемента согласования, т.е.
выходных токов низкого /0/ и высокого /он уровней. Снижение выходных токов,
в свою очередь, приводит к увеличению длительностей заряда (разряда) емкости
нагрузки и затягиванию фронтов выходных сигналов в момент появления помех.
Общие методы борьбы с помехами в шинах питания микросхем
Для снижения влияния помех в шинах питания на работоспособность цифровых
микросхем применяют соответствующие меры:
а) разделение шин питания входных 1 и выходных 3 элементов согласования,
внутренних 2 функциональных блоков микросхем и подключение их к
отдельным электрически изолированным выводам (рис. 3.36). Такая схема
построения цепей питания микросхем не позволяет устранить генерацию
помех в шинах питания элементов согласования при их переключении,
однако уменьшает их за счет уменьшения паразитной индуктивности шин
питания и устраняет их влияние на входы и внутренние функциональные
блоки микросхем;
б) использование встроенной в блок управления выходного элемента
согласования схемы управления скоростью нарастания выходного напряжения.
Такая схема позволяет эффективно управлять отношением dijdt выходного
элемента и уменьшать помехи в шинах питания микросхем;
в) использование встроенной в блок управления выходного элемента
согласования схемы задержки включения (выключения) выходных формирователей.
Поскольку в выходном элементе при переключении существует состояние,
когда оба выходных транзистора VT11, VT21 формирователей открыты
(рис. 3.35а), в этом состоянии в цепи питания протекает большой
сквозной ток потребления, генерирующий помехи. С целью снижения уровня
помех при переключении из низкого состояния в высокое схема задержки
задерживает включение повышающего транзистора VT11 до тех пор, пока
понижающий VT21 не перейдет в закрытое состояние. При переключении
из высокого уровня в состояние низкого уровня схема задержки задерживает
включение понижающего транзистора VT21 до тех пор, пока повышающий
транзистор VT11 не перейдет в закрытое состояние. Тем самым
обеспечивается уменьшение сквозных токов потребления.
Помехи, генерируемые в сигнальных шинах из-за перекрестного
взаимодействия
Механизм генерации помех. Перекрестные помехи обусловлены воздействием друг
на друга соседних сигнальных линий, расположенных в непосредственной
близости друг от друга, при наличии емкостной связи между выходами двух выходных
элементов согласования.
188 Глава 3. Основные характеристики цифровых микросхем
1 - входной элемент
согласования,
2 - внутренние
функциональные блоки,
3 - выходной элемент
^7| согласования
Выход ^| -выводБИС
0V3 й
Рис. 3.36. Схема организации цепей питания цифровых микросхем с пониженным
уровнем помех
Известны два типа перекрестных помех [I]: емкостная и индуктивная, причем
емкостная помеха существенна при больших перепадах выходного напряжения
и больших емкостях. Индуктивная помеха характерна для больших перепадов
выходного тока в сигнальных линиях с большими индуктивностями и малыми
емкостями. Для МП из-за невысоких значений коммутируемых токов и
микросхем характерными являются емкостные помехи в сигнальных линиях. Механизм
их возникновения поясняется схемой, приведенной на рис. 3.37а и б, в которой,
Dl, D2 — выходные элементы согласования микросхем; Сх — емкость связи двух
системных линий. При отрицательном перепаде напряжения в одной активной
линии, например, в В2, вдругой, Bl, находящейся в пассивном состоянии низкого
уровня, генерируется отрицательная помеха — AU^ При положительном перепаде
напряжения в линии ВI, вдругой, В2, находящейся в пассивном состоянии низкого
уровня, генерируется положительная помеха +А(/С.
Расчет параметров помех. Расчет параметров перекрестных помех может быть
проведен по методике, описанной в [1]. Напряжение помехи
AUn
хА
"{■'
1-ехр
"/>
где А = CjAiZ/C — некоторая постоянная; Сх— емкость связи; С = СХ + С0 + С/; AU —
разность перепада напряжений между шинами; С0 — выходная емкость элемента
согласования; Су — емкость нагрузки; т = CR0R//(R0 + /?,); R0 — выходное
сопротивление элемента согласования; R — сопротивление нагрузки.
Длительность помехи [7]
tG = Ту г + X 1П-
тЛ/т.
/,<•
-ип
и,
0L
1-ехр^
т
Влияние перекрестных помех на выводы микросхем. Влияние перекрестных
помех заключается в прямом изменении уровней выходных сигналов
микросхем, которые воздействуют на входы нагрузочных микросхем и при
определенной амплитуде и длительности способны вызывать их ложное срабатывание.
3.4. Влияние дестабилизирующих факторов на работоспособность цифровых микросхем I 89
А,
А,
1
D2
1
: Cl
В,
в2
0 J
и
D n
D,
D2
&
Е
D.
&
a)
б)
г
г г
о) г)
Рис. 3.37. Схемы, поясняющие механизм генерации помех «перекрестного» типа
(а), вызванных «состязаниями» сигналов (в), и временные диаграммы
сигналов (б и г)
Кроме того, эти помехи, в первую очередь отрицательные, воздействуя на
компоненты выходного элемента согласования, могут привести к отпиранию изолирующих
переходов компонентов, катастрофическим отказам микросхем.
Общие методы борьбы с перекрестными помехами. Основным методом снижения
перекрестных помех является снижение паразитных перекрестных емкостных и
индуктивных связей в аппаратуре, в которой используются цифровые
микросхемы. Однако с целью повышения надежности цифровых микросхем в выходные
элементы согласования могут вводиться специальные схемы ограничения помех,
уменьшающие помехи на выходах до уровней, не влияющих на изоляцию
компонентов микросхем.
Помехи, генерируемые в сигнальных шинах из-за рассогласования с нагрузкой.
Помехи данного типа в сигнальных шинах связаны с рассогласованием выходов
микросхем с нагрузкой, наличием в нагрузке L, С-компонентов, вызывающих
наличие многократных отражений между выходом и нагрузкой, ухудшающих форму
выходного сигнала. Генерация помех данного типа практически полностью опре-
I 90 Глава 3. Основные характеристики цифровых микросхем
деляется условиями применения, поэтому механизм их формирования и расчет
параметров помех приводятся в [15] и в книге не рассматривается.
Влияние помех рассогласования на входы и выходы микросхем аналогично
воздействию перекрестных помех. Методы борьбы с помехами рассогласования
объединяют методы конструирования межсоединений, монтажа и компоновки
цифровых микросхем в аппаратуре, обеспечивающие малые отражения сигналов от
несогласованных нагрузок и неоднородностей, малое затухание сигналов в линиях.
В основе методов конструирования межсоединений и монтажа лежит рациональная
разводка печатных плате учетом помехоустойчивости применяемых ИМС. Другая
группа методов связана с введением в выходной ЭС специальных схем,
отслеживающих выходной сигнал при переключении, сравнивающих с эталонными и
автоматически изменяющих коэффициент усиления выходного ЭС при наличии разности.
Тем самым обеспечивается динамическое согласование выхода ЭС с нагрузкой.
Третья группа методов связана с введением на выходах ЭС встроенных схем
ограничения помех до уровней, не влияющих на надежность работы цифровых
микросхем и нагрузочных схем.
Помехи в сигнальных шинах, вызванные «состязаниями» сигналов. Механизм
генерации помех. В реальных микросхемах времен задержки распространения сигналов
логических элементов имеют конечное значение, зависящее от условий применения
(емкости нагрузки, напряжения питания). При этом значения времен задержек
переключения носят статистический характер и могут изменяться для разных
микросхем. Конечные значения времен задержек переключения и их технологический
разброс приводят к ситуации, когда сигналы по различным цепям могут
распространяться с разной скоростью и вызывать «состязания» сигналов, приводящие к
помехам в сигнальных шинах. Механизм генерации указанного типа помех в
цифровых микросхемах поясняется на рис. 3.37в и г, на которых приведены фрагмент
функциональной схемы цифровых микросхем в произвольной логике и временные
диаграммы работы. Допустим, входы [А, В, С, D] находились в исходном
состоянии [0111]. При изменении исходного состояния входов на [А, В, С, D] = [0111]
в соответствии с функциональной схемой состояние выходов [F, G] должно
изменяться с [01] на [00]. Однако поскольку логические элементы имеют конечное
значение, прямое изменение сигнала на входе А вызовет переход выхода элемента
в состояние высокого уровня [1] с задержкой 1т.
Изменение сигнала на входе С приведет к появлению задержанного на 1Т
сигнала на втором входе логического элемента D2 и обратному переключению
его выхода F в состояние низкого уровня [0] через время 2т, т.е. из-за различного
времени прохождения сигналов по цепям: вход А — выход F и вход С — выход F и
конечных времен задержки логических элементов на выходе F вместо сохранения
сигнала низкого уровня будет сформирован короткий (с длительностью я 1т)
сигнал низкого уровня или выброс (glitch). Этот сигнал, распространяясь по цепям,
может приводить к появлению ложных сигналов на выходах цифровых микросхем
и потере информации в элементах памяти (при появлении таких помех в цепи
синхронизации). Образование сигналов помех и их длительность зависят от длин
логических цепей и значений задержки. Помехи этого типа могут возникать также
при воздействии других факторов: внешних электромагнитных воздействий или
3.5. Паразитные элементы и эффекты в цифровых микросхемах I
ионизирующей радиации и могут быть положительными — как формирование
сигнала высокого уровня на фоне сигнала низкого уровня [0], так и
отрицательными — сигнал низкого уровня на фоне сигнала высокого уровня [1].
Методы борьбы с «выбросами» в сигнальных шинах. Для устранения данного типа
помех при проектировании цифровых микросхем используют специальные приемы:
— моделирование функционирования блоков цифровых микросхем с учетом
задержек распространения сигналов в цепях, учитывающих конечное
значение времен задержек логических элементов, условий их нагрузки и других
внешних факторов;
— стробирование цепей прохождения сигналов;
— использование структурных методов, позволяющих обнаружить и исправить
ошибку, на выходе устройства трех и более кратным решением задачи с
последующим сравнением по мажоритарному методу, а также избыточным
кодированием входных сигналов и последующим исправлением выходных.
Эти методы связаны в основном с логическим проектированием цифровых
микросхем и составляют отдельную тему.
3.5. Паразитные элементы и эффекты в цифровых
микросхемах
Наличие общей полупроводниковой подложки (общего объема полупроводника)
для компонентов цифровых микросхем обусловливает наличие различного рода
паразитных связей между компонентами микросхем, а также паразитных
эффектов. Эти эффекты при определенных условиях могут влиять на работоспособность
и параметры компонентов микросхем и нарушать работоспособность микросхем
в целом. Поэтому в цифровых микросхемах должны быть приняты специальные
меры (схемотехнические либо конструктивно-технологические) для ослабления
паразитных эффектов и элементов.
3.5.1. Паразитные транзисторные элементы в кристаллах
цифровых микросхем
Паразитные транзисторные структуры связаны с наличием в кристаллах цифровых
микросхем полупроводниковых областей различного типа, а также многослойных
структур типа «металл-диэлектрик-проводник», которые в определенной
совокупности могут образовывать между компонентами паразитные транзисторные
структуры. Паразитные транзисторные структуры бывают двух типов:
— биполярные, образующиеся в микросхемах между смежными
полупроводниковыми областями различного типа в объеме кристалла микросхем и
могущие быть как вертикальными, так и горизонтальными;
— полевые, образующиеся металлизированными или поликремниевыми
межсоединениями на защитном диэлектрике между двумя полупроводниковыми
областями.
Для нормального случая работы паразитные транзисторные структуры должны
быть заперты, что обеспечит полную изоляцию компонентов в микросхемах.
I 92 Глава 3. Основные характеристики цифровых микросхем
Поскольку существуют различия в изоляции и формирования компонентов
биполярных и КМОП-микросхем, рассмотрим паразитные транзисторные
структуры для МОП и БиКМОП-микросхем в отдельности.
Паразитные транзисторные структуры в МОП цифровых микросхем. Полевые
структуры. Паразитный п-МОП-транзистор(егоструктура), сформированный между
двумя активными п-МОП-компонентами [ 1 ], схематически представлен на рис. 3.38а.
Функции истока и стока этого транзистора выполняют области п+-типа активных
транзисторов, а затвор образован металлическим (либо поликремниевым)
межсоединением, которое расположено на изолирующем диэлектрике между двумя активными
n-МОП-транзисторами. Поскольку сток и исток паразитного п-МОП-транзистора
взаимозаменяемы, такая транзисторная структура является симметричной. Влияние
паразитного транзистора проявляется в образовании проводящего канала между
двумя активными n-МОП-транзисторами при появлении положительного потенциала
на затворе паразитного транзистора, превышающего его пороговое напряжение Uf.
Вследствие этого возможны изменения потенциала в узлах схем и потеря логического
состояния ЛЭ микросхем. В целом в микросхемах, помимо функционал ьногоотказа,
этот эффект проявляется в появлении большого статического тока потребления / с.
Поскольку данную структуру практически устранить нельзя, основным методом
ослабления ее влияния является повышение порогового напряжения U7" до уровня,
значительно превышающего максимально допустимые уровни напряжений в
микросхемах. Этодостигается увеличением толщины изолирующего окисла и повышением
концентрации примесей р+-типа под изолирующим окислом.
Затвор активного
N-МОП-транзистора
Силицидный, металлический
либо поликремниевый затвор
паразитного N-МОП-транзистора
Изолирующий
Затвор активного
N-МОП-транзистора
а)
Силицидный, металлический
либо поликремниевый затвор
паразитного N-МОП-транзистора
_ / Изолирующий
Затвор активного / 5Ю Затвор активного
Р-МОП-транзистора / / Е_ N-МОП-транзистора
7%ZZZZ3k
61 j n^frj/ (
Рис. 3.38. Структуры паразитного n-МОП-транзистора КМОП-микросхем (а) и
паразитных МОП-транзисторовразноготипа проводимости
КМОП-микросхем (б)
3.5. Паразитные элементы и эффекты в цифровых микросхемах I
Аналогичная паразитная структура (только р-типа) существует между двумя
активными р-МОП-транзисторами и отличается типом проводимости областей.
Однако вследствие положительной суммарной плотности заряда в изолирующем
окисле и, вследствие этого, больших отрицательных значений пороговых
напряжений i/??, такие транзисторы значительно сложнее включить, чем паразитные
n-МОП-транзисторы. Поэтому изоляция активных р-МОП-транзисторов обычно
лучше, чем у активных п-МОП-транзисторов.
В КМОП-микросхемах паразитные МОП-транзисторы
могутбытьсформированы между активными МОП-транзисторами разных типов проводимости.
Паразитные структуры такого типа представлены на рис. 3.385. В этом случае исток
паразитного р-МОП-транзистора образован р+-областью активного р-МОП-транзистора,
а его сток — р-карманом активного n-МОП-транзистора. Исток паразитного
n-МОП-транзистора образован п+-областью активного n-МОП-транзистора, а его
сток — п-подложкой схемы. Затворы паразитных транзисторов образованы
металлизированным либо поликремниевым межсоединением на изолирующем окисле Si02
между активными п- и р-МОП-транзисторами. Поскольку концентрации примесей в
областях таких паразитных транзисторов существенно различаются, такие структуры
являются асимметричными. Влияние таких структур проявляется в образовании
каналов проводимости между областями активных р- и n-МОП-транзисторов. Так,
полагая, что на ге-подложку подано напряжение высокого уровня ~UCC, а р-карман —
нулевой потенциал, паразитный р- МОП-транзистор будет способствовать передаче
нулевого потенциала на р-область активного р-МОП-транзистора, а паразитный
п-МОП-транзистор— потенциала i/^на п+-область активного п-МОП-транзистора.
Полагая, что р+- и п+-области являются стоками р- и n-МОП-транзисторов ЛЭ, такие
каналы при включении активных транзисторов будут изменять уровни напряжений
на активных транзисторах, что будет эквивалентно потере логического состояния ЛЭ
и отказу микросхем в целом. Помимо функционального отказа, этот тип паразитной
структуры будет проявляться в большом статическом токе потребления / с
микросхем. Методы ослабления влияния паразитных структур данного типа аналогичны
методам ослабления симметричных транзисторных структур.
Биполярные структуры. Наличие в КМОП-микросхем МОП-транзисторов двух
типов проводимости обуславливает появление в структуре кристалла двух типов
паразитных биполярных транзисторов: p-n-р и п-р-п. Схематичный поперечный
разрез структуры кристалла КМОП-микросхем, представленный на рис. 3.39,
показывает варианты паразитных биполярных структур. Первая из структур п-р-п
типа VT1 представляет собой симметричную горизонтальную структуру,
сформированную стоком, истоком и р-карманом n-МОП активного транзистора, которая
включена параллельно активному n-МОП-транзистору. Вторая, также п-р-п типа
VT2, представляет собой асимметричную вертикальную структуру, образованную
истоком n-МОП активного транзистора, его областью р-кармана и п-подложкой
кристалла.
Аналогичным образом формируются и паразитные структуры p-n-р типа. Первая
из них, симметричная горизонтальная структура VT1, образована истоком, стоком
и подложкой р-МОП активного транзистора и включена параллельно активному
р-МОП-транзистору. Вторая, асимметричная горизонтальная структура VT4, обра-
I 94 Глава 3. Основные характеристики цифровых микросхем
зована истоком р-МОП активного транзистора, п-подложкой и р-областью кармана
п-МОП активного транзистора. В изолированном варианте влияние паразитных
биполярных транзисторов незначительно, поскольку их переходы база — эмиттер
закорочены низкоомными резисторами Rg. Однако в совокупности p-n-р транзистор
VT4 и п-р-п транзистор VT2 образуют паразитную «тиристорную» совмещенную
структуру. При возникновении в структуре кристалла условий (емкостные токи,
воздействие ионизирующей радиации и др.) возможно прямое смещение перехода
база — эмиттер паразитного p-n-p-транзистора VT4, что приведет к его включению
и появлению в его цепи коллектора. Этот ток, попадая в базу паразитного п-р-п-
транзистора VT2, приведет к его отпиранию и лавинообразному нарастанию тока
эмиттера паразитного p-n-р транзистора VT3, т.е. включению паразитного
тиристора. При превышении предельно допустимой плотности тока возможно
тепловое разрушение компонентов структуры и отказ микросхем в целом. Поскольку
данный эффект является особенно важным для КМОП-микросхем, механизмы
его возникновения и способы борьбы рассмотрены в разд. 3.4.
Рис. 3.39. Структура биполярных паразитных Транзисторов КМОП-микросхем
Паразитные транзисторные структуры в БиКМОП цифровых микросхем
Полевые структуры
Пример формирования паразитной полевой структуры р-типа показан на рис. 3.40,
на котором представлен фрагмент поперечного разреза кристалла микросхем с
резисторами (1 — изоляция). Подключенная к шине питания Ucx.р-область резистора R\,
образует исток паразитного р-МОП-транзистора, р-область резистора R2 образует его
сток, а затвор 3 образован металлизированной или пол и кремниевой шиной,
размещенной между резисторами на защитном диэлектрике 4. При изменении потенциала
на шине ниже порогового возможно включение паразитного р-МОП-транзистора,
вследствие чего между резисторам R\ и R2 образуется проводящий канал. Этот канал
может привести к перераспределению токов между резисторами, изменению
характеристик схем, использующей эти резисторы, и отказу микросхем.
По аналогичному принципу в кристаллах микросхем могут возникать и
паразитные полевые структуры п-типа.
Методы ослабления полевых структур в кристаллах биполярных микросхем
аналогичны методам подавления паразитных полевых структур в КМОП-микросхем.
3.5. Паразитные элементы и эффекты в цифровых микросхемах
1951
+Ц;,. Резистор!
Шина с изменяемым
потенциалом (затвор) 3
Изоляция 1
Рис. 3.40. Структура паразитного р-МОП-транзистора БиКМОП-микросхем
Биполярные структуры
В кристаллахбиполярных и БиКМОП цифровых микросхем образование паразитных
биполярных структур связано в основном с полупроводниковой подложкой
Образование первого типа, вертикальной асимметричной р-п-р структуры, появляется на
рис. 3.41, где показан поперечный разрез активного биполярного n-p-п транзистора
В этой структуре паразитный р-п-р транзистор образован р-базой п-р-п
транзистора, п-, п+-областыо коллектора р-подложкой При включении активного п-р-п
транзистора и прямом смещении его коллекторного перехода происходит прямое
смещение перехода эмиттер — база и включение паразитного р-п-р транзистора. Так
как на р-подложку подан потенциал, то часть тока базы активного п-р-п транзистора
через включенный паразитный п-р-п транзистор ответвляется в подложку и может
изменять режим работы активного п-р-п транзистора Кроме того, тот ток, протекая
по объемному сопротивлению подложки, может приводить к прямому смещению
изолирующих переходов и нарушению изоляции компонентов микросхем Основным
методом ослабления влияния этой паразитной структуры является формирование
в базе р-п-р паразитного транзистора п+ слоя с высокой концентрацией примеси,
снижающего коэффициент передачи тока р-п-р транзистора. Однако наиболее
эффективным является применение шунтирующих диодов Шоттки, включенных
параллельно переходу коллектор — база активного п-р-п транзистора Одновременно
этот диод Шоттки при выполнении требования UupyDS < (/|ЭГ/удерживает паразитный
р-п-р транзистор в закрытом состоянии и полностью устраняет ток в подложку
Образование в кристалле БиКМОП-микросхем горизонтальной п-р-п структуры
показано на рис. 3.42. Эта структура является симметричной и образуется между двумя
п+-областями, в которых сформированы компоненты микросхем, причем одна
^-область представляет собой эмиттер, вторая — коллектор, а р-подложка образует базу.
Коллектор База Эмиттер Изоляция v Коллектор
,р \ п+
Изоляция у
Подложка Эмиттер
Подложка (О V)
Рис. 3.41. Структура паразитного р-п-р транзистора биполярных микросхем
Глава 3. Основные характеристики цифровых микросхем
Влияние этого паразитного транзистора можно рассмотреть на примере рис. 3.42,
на котором в смежных областях га-типа сформирован активный п-р-п
транзистор и р-резистор. Область эмиттера паразитного п-р-п транзистора образована
п+-областью коллектора активного п-р-п транзистора, на которой во включенном
состоянии активного п-р-п транзистора может находиться небольшое напряжение
UK я 0.1 В На n-область кармана с резисторами, образующую коллектор
паразитного п-р-п транзистора, подано напряжение +£/ для обратного смещения кармана.
Вследствие этого между коллектором и эмиттером паразитного п-р-п транзистора
приложено напряжение £/кэ« U^, а на его базе находится потенциал подложки
£/„ = 0, и в статическом состоянии паразитный п-р-п транзистор закрыт Однако
при появлении в подложке динамических либо статических токов и возникновении
падения напряжения на объемном сопротивлении подложки возможно прямое
смещение эмиттерного перехода паразитного п-р-п транзистора и его включение При
этом между коллектором активного п-р-п транзистора и п-карманом с резистором
возникает проводящий канал, и в коллектор активного п-р-п транзистора будет
втекать дополнительный ток, который может изменить режим работы активного
п-р-п транзистора и нарушить работу микросхем Ослабления этого
транзисторного эффекта добиваются повышением концентрации примеси в подложке между
двумя п+-областями с компонентами микросхем либо введением между ними
дополнительного кольцевого слоя, на который подано напряжение, близкое к нулю.
Коллектор
п-р-п транзистора
+и„
п+
п+
Резистор
ЕШБ
т
Подложка (О V)
Рис. 3.42. Структура паразитного п-р-п транзистора биполярных микросхем
В биполярных микросхемах возможны и другие варианты паразитных
транзисторных структур, зависящих от конкретной физической структуры кристалла
микросхем.
3.5.2. Эффект Миллера
Паразитный эффект Миллера [1,7,10] появляется как в биполярных, так и
МОП-микросхемах. Суть этого эффекта состоит в увеличении выходной емкости транзистора
при его выключении из-за наличия обратной связи с его выхода на вход
Рассмотрим данный эффект на примере биполярного п-р-п транзистора, показанного на
рис. 3.43а.
3.5. Паразитные элементы и эффекты в цифровых микросхемах I 9 7
■tf
Цй
С0
0 + 1 )СК
0V Ск dU^df
а) б)
Рис. 3.43. Схема для расчета емкости Миллера (а) и зависимость выходной емкости
от сопротивления базы Rg (б)
Выходная емкость транзистора
C0 = dQJdU0-i^t/dU0,
где i = / + / i/0 — выходные ток и напряжение; / — время; / — ток, втекающий в
коллектор транзистора; / — ток, протекающий через емкость коллектора Ск.
Полагая, что весь ток / попадает в базу транзистора и пренебрегая входной
емкостью транзистора, запишем
'0 = 'сР + 'с = 'с(Р+1),
где р — коэффициент усиления тока базы п-р-п транзистора;
; -Г ^~Г dUo
dt
dt
тогда
с=с%р+1)/№|=^(р+1).
dt
dt
т.е. выходная ем кость транзистора приблизительно в 3 раз выше емкости
коллектора. Принимая 3 = 30—150, видим, что эффект значительно увеличивает выходную
емкость С0 транзистора и ухудшаетего динамические свойства. Основным способом
ослабления этого эффекта является создание цепей в базе п-р-п транзистора,
ответвляющих в вывод 0 V емкостной ток обратной связи / (рис. 3.43а, резистор Ль).
При этом:
БЭ
pH=t(p+l)-EH8L
Тогда:
с0=(р+1)ск-р
и*
RB dU0jdt
I 98 Глава 3. Основные характеристики цифровых микросхем
Полагая Ль —> оо (режим оборванной базы, когда весь ток / попадает в базу
транзистора), запишем С0« (3 + 1)СК.
При
Б0~ Ск dUJdt
получим С0 =СК.
В диапазоне 0 < Ль < Л|;о транзистор выключен, поэтому весь ток /
ответвляется в выход О V, и выходная емкость С0 = Ск практически не меняется (рис. 3.436).
Аналогичным образом можно получить формулы для выходной емкости и МОП-
транзисторов. Конкретные значения сопротивления цепи базы необходимо
выбирать из требуемого быстродействия, так как его снижение, улучшающее выходную
емкость, одновременно ухудшает длительность включения транзистора.
3.5.3. Эффект «защелкивания»
Одной из возможных причин электрических перегрузок в КМОП-микросхемах
является тиристорный эффект, известный влитературе как эффект «защелкивания».
Если в какой-то момент времени ко входу (выходу) работающей микросхемы
приложить напряжение, превышающее значение напряжения на выводе питания £/
или меньшее, чем на общей шине О V, то КМОП-микросхема может войти в режим
«защелкивания», характеризуемый развитием канала низкого сопротивления между
выводами Ucc, О V и резким увеличением (скачком) тока потребления. При этом
микросхема не реагирует на управляющие воздействия (не выполняет команды),
даже если дестабилизирующие факторы, вызвавшие переход микросхем в этот
режим, устранены. Сущность этого эффекта [1,5] заключается в работе тиристорной
п-р-п структуры, всегда присутствующей в конструкции любой КМОП-микросхемы,
но проявляющейся обычно при определенных условиях. На рис. 3.44а и б
представлены стандартная схема базового КМОП-элемента и эскиз его
полупроводниковой структуры, поясняющий механизм образования тиристорного эффекта. На
рис. 3.44в изображена эквивалентная схема структуры, данной на рис. 3.446, которая
моделируется двумя биполярными транзисторами (VT и VT), шунтирующими
резисторами Rs и Rw и емкостью С^ Здесь VT характеризует боковой транзистор
p-n-ртипа, образованный р+-областыо (эмиттер), п"-подложкой (база) р"-карманом
(коллектор), a VT характеризует вертикальный п-р-п транзистор, образованный
п+-областью (эмиттер), р- карманом (база) и п-подложкой (коллектор). Резистор Rs
характеризует сопротивление гг-подложки на отрезке между контактом п+-типа на
планарной стороне кристалла и контактом со стороны «дна»; резистор Rw —
сопротивление области р-кармана между р+-контактом и нижней границей с областью
подложки. СуХарактеризуетемкостьобедненного слоя перехода р-карман-подложка.
Если соединить выводы Ucc и Uss (режим короткого замыкания по питанию)
и разомкнуть шунтирующие эквивалентные резисторы Rs и R^ как показано на
рис. 3.44г, то получим классическую тиристорную структуру, как одну из
разновидностей схем с обратной связью. Условие включения подобной тиристорной
структуры можно записать в виде:
3.5. Паразитные элементы и эффекты в цифровых микросхемах
-о
в)
0V
1
„"= I *-гг—I ov
СЕПТБ
УУ2 р-карман
б)
*п
VT
■VT
1
lu-ov
Рис. 3.44. Схемы, поясняющие причины возникновения «тиристорного» эффекта:
КМОП-инвертор (а); поперечный разрез активной структуры (б);
эквивалентная электрическая схема инвертора (в); эквивалентная электрическая
схема тиристора (в)
Atpn
_ 1 ( 4ри UEBP !^W + ^pnp^FBN I Лу )
где An A — коэффициент усиления по току, соответственно, n-p-n и p-n-р
транзистора в схеме с общей базой; UEBP> UEBN — напряжение эмиттер — база в прямом
направлении соответственно n-p-n и p-n-р транзистора; 17— ток включения тири-
сторной структуры.
На рис. 3.45 представлена вольт-амперная характеристика (ВАХ) тиристорной
структуры с областью отрицательного сопротивления, характерной для эффекта
«защелкивания». На рисунке (Л, и / — напряжение и ток включения; UK и /к —
напряжение и ток в точке изгиба характеристики; UH и /н — напряжение и ток
удержания. Ток удержания (один из важнейших параметров):
_ А„(t/fw + ^сг)/Л +АРП(Уву, -U*)/%
н~ А +А -1
где f/jH Uw— напряжения на п-подложке и р-кармане.
Поскольку UCC,A ,A Л5и Л^после включения имеют другие значения, чем
при условии включения, ток удержания /н больше тока включения /^
Условия для включения паразитной тиристорной структуры возникают в том
случае, если водной из базовых областей (п-подложки или р-кармана) или в зоне
200 Глава 3. Основные характеристики цифровых микросхем
пространственного заряда перехода п-подложка — р-карман (зона
пространственного заряда коллектора паразитного биполярного транзистора)
генерируются неосновные носители заряда, и таким образом превышается ток
включения ly.
Даже если потом ток удержания и не достигается, при превышении
^функционирование схемы нарушается, поскольку напряжение питания Ucc КМОП-
структуры снижается до уровня, меньшего, чем требуется для обеспечения
работоспособности.
u=a
икин
U LT
Рис. 3.45. Вольт-амперная характеристика тиристорной структуры
±!
t-^051,—Г
б) ~ в)
Рис. 3.46. Полная модель тиристорной структуры КМОП-микросхем
Физика работы КМОП-микросхем в режиме «защелкивания» достаточно
сложна, однако знание ее необходимо для обеспечения защиты от этого явления.
На рис. 3.46 представлена полная модель КМОП-элемента с сосредоточенными
параметрами [1], которая обеспечивает близкое совпадение расчетных и экспери-
3.5. Паразитные элементы и эффекты в цифровых микросхемах 20 I
ментальныхданных. Наэскизе КМОП-структуры с дополнительными паразитными
элементами (рис. 3.46а; резисторы R' + и Rn+ используются для моделирования
сопротивления р+ и п+ сток-истоковых областей, а резисторы Rcp и Rai применяются для
обозначения омического сопротивления коллекторов соответственно паразитных
p-n-р и n-p-п транзисторов. На рис. 3.465 дана ее эквивалентная электрическая
схема с сосредоточенными элементами. Схема на рис. 3.46в позволяет проводить
расчет тиристорного эффекта для случая, показанного на рис. 3.47а, на основе
механизма обратной связи при соответствующем режиме короткого замыкания
источников напряжений Uss, UDD и дополнительных коллекторных и эмиттерных
резисторов. С помощью подобной схемы на основе известного математического
аппарата можно дать качественную и количественную оценку влияния каждого
отдельного паразитного сопротивления па характеристики эффекта «защелкивания»
КМОП-структуры.
Д) О и
Рис. 3.47. Зависимости влияния параметров тиристорной структуры на вольт-
амперную характеристику
202 Глава 3. Основные характеристики цифровых микросхем
Результаты такой качественной оценки представлены на рис. 3.47а—д, где
показано влияние на параметры ВАХтиристорного эффекта КМОП-элементаосновных
параметров конструкции элемента: Rs(a); Rw{6); R + (в); Rn+ (г); ЛС|| (д). Варьируя
конструктивно-технологическими параметрами, можно избежать эффекта
«защелкивания» в рамках заранее известных внешних воздействий. Например, одно из
условий возникновения эффекта «защелкивания» КМОП-микросхем может быть
записано в виде RJiw> R + + R+. Введение эпитаксиальных слоев в конструкцию
микросхем уменьшает ЛС|| и вероятность возникновения эффекта.
Рассмотренные тиристорные механизмы включения паразитных эффектов
возникают не только в базовых элементах КМОП (на этом примере удобно
рассматривать сущность эффекта), но и в схемах защиты входов, входных и
выходных элементах согласования микросхем, а также между соседними элементами
КМОП-микросхем. Кроме вышерассмотренных, причинами включения паразитных
тиристорных эффектов могут быть следующие.
1. Облучение областей рентгеновским или гамма-излучением (энергия а-из-
лучения недостаточна для включения тиристора).
2. Инженция неосновных носителей. Если в процессе работы микросхем через
эквивалентные сопротивления Л5илиЛи,(рис. 3.46а) протекает значительный
ток, приводящий к вхождению одного из биполярных транзисторов тири-
сторной пары в режим насыщения, то какой-нибудь из эмиттеров начинает
инжектировать носители, и тиристор включается. Аналогичный результат
может иметь место и при включении питания U^ (в случае невысокой скорости
нарастания напряжения) из-за влияния тока заряда емкости С5(рис. 3.44), а
также при пиковых увеличениях («бросках») напряжения Ucc
3. Инжекция из стоковых областей (управляющих электродов тиристора)
в базовые области биполярных транзисторов. Этот эффект возможен при
кратковременных пиковых превышениях выходного напряжения КМОП-
элемента на 0,7 В больше напряжения UDD или на 0,7 В ниже Uss. Подобные
броски выходных напряжений могут быть обусловлены как внешними
импульсными помехами, так и паразитным влиянием емкости сток-затвор
МОП-транзисторов быстродействующих базовых КМОП-элементов. На
рис. 3.48а—в, представлены формы входного UK и выходного UA импульсов
КМОП-элемента с паразитными емкостями сток-затвор С Сп использующего
диоды VD1, VD2 на выходе для защиты от включения тиристорной структуры.
Чем круче входной фронт £/ тем больше всплеск на фронте UA.
4. Лавинный пробой p-n-перехода между подложкой и р-карманом.
5. Электрические поля, направленные перпендикулярно к поверхности КМОП-
микросхем, также могут вызвать включения тиристора, особенно в случае
микросхем с эпитаксиальными слоями.
При проектировании и применении цифровых микросхем необходимо знать и
учитывать температурную зависимость эффекта защелкивания. При уменьшении
температуры рабочей среды Т сопротивления R^ Rs и коэффициенты усиления
биполярных транзисторов уменьшаются, а генерация носителей за счет ударной
ионизации и пробивных напряжений становится больше. В целом напряжение
(ток) включения тиристорной структуры с уменьшением температуры возрастает.
3.5. Паразитные элементы и эффекты в цифровых микросхемах 203
б)
Рис. 3.48. Схема КМОП-инвертора (а) и формы реальных входного и выходного
импульсов (б)
Так, при снижении температуры от Т = 375 К до Т = 77 К сила тока удержания
увеличивается в 3, а тока зажигания Л,в 5 раз.
Различают технологические, конструктивно-топологические и схемотехнические
меры по подавлению эффекта защелкивания. Из конструктивно-топологических
мер следует указать следующие: необходимо размещать контакты карманов и
подложек так, чтобы сопротивления Rs и Rw стали как можно меньше; следует
уменьшать коэффициенты усиления по току продольного p-n-р транзистора за
счет увеличения ширины его базы; располагать действующие в качестве
коллекторов области так, чтобы токи включения и удержания тиристора повышались.
В необходимом случае вокруг критических областей располагать кольцевые зоны
защиты; минимизировать емкости Снеток — затвор. Это в первую очередь касается
входных и выходных элементов согласования микросхем; применять кольцевые
конструкции транзисторов со стоком, расположенным в центре.
Оптимальное технологическое и топологическое проектирование возможно
только с использованием очень дорогостоящих двух- и трехмерных моделей и
методов расчета.
К основным схемотехническим мерам можно отнести: применение
специальных схем генераторов напряжений смещения подложки и изолирующих карманов,
которые располагаются на кристаллах микросхем; использование диодов Шотки
для предотвращения инжекции носителей заряда через стоковые р-п-переходы
при выбросах выходного напряжения UA КМОП-элементов; применение схем
защиты входов и выходов, нечувствительных ктиристорному эффекту; включение
на выходах и выходах интегральных микросхем диодов, имеющих пропускные
напряжения ниже 0,7 В; обеспечение небольшой скорости нарастания
напряжения UDD при включении (использование фильтрующих конденсаторов в цепи
питания).
204 Глава 3. Основные характеристики цифровых микросхем
В заключение необходимо отметить, что на условия возникновения тиристор-
ного эффекта в МОП-микросхеме влияет множество факторов, не всегда
поддающихся учету. Даже при полностью одинаковых значениях статических и
динамических параметров КМОП-микросхем значения их тиристорных характеристик, а
следовательно, и условия проявления эффекта защелкивания, могут существенно
отличаться. Это может иметь место для одного и того же типа цифровых микросхем
различных изготовителей или же для микросхем одного изготовителя, но
изготовленных в различные периоды времени.
Литература к главе 3
1. Белоус А. И., Емельянов В.А., Турцевич А.С. Основы схемотехники
микроэлектронных устройств. — М.: Техносфера, 2012. - 472 с.
2. Алексенко А.Г. Основы микросхемотехники. — М.: Физматиздат, 2002.
3. Угрюмов Е.П. Цифровая схемотехника. - СПб: БВХ-Петербург, 2002.
4. Белоус А.И., Яржембицкий В.Б. Схемотехника цифровых микросхем для систем
обработки и передачи информации. — Минск: УП Технопринт, 2001. — 116 с.
5. Белоус А.И., Овчинников В.И., Турцевич А.С. Особенности конструирования
микроэлектронных устройств для космических аппаратов // М-во образования
РБ, Гомельский гос. ун-т им. Ф. Скорины. — Гомель, 2015. — 301 с. — В 2 ч. — Ч. 1.
6. Белоус А.И., Солодуха В.А., Шведов СВ. Космическая электроника. — М.:
Техносфера, 2015. В 2 т. - 1184 с.
7. Belous A., Saladukha V, Shvedau S. Space Microelectronics, \folume 2: Integrated Circuit
Design for Space Applications. — London: Artech House, 2017. — P. 720.
8. Уейкерли Дж. Проектирование цифровых устройств. — М: Постмаркет, 2002.
9. Мырова Л., Чепыженко А. Обеспечение радиационной стойкости аппаратуры
связи. — М.: Радио и связь, 1983.
10. Коршунов Ф.Н., Богатырев Ю.В., Вавилов В.А. Воздействие радиации на
интегральные микросхемы. — Мн.: Наука и техника, 1986.
11. Волков С, Ефишин А., Морозов С, Соколов С. Проблемы электростатического
разряда и современные методы защиты интегральных схем от него // Chip News. —
2003. - № 7.
12. Brander О. Electrostatic discharge and CMOS logic. EOS // ECD Symposium
Proceeding, RAC, September. - 1979. - P. 55-63.
13. Мкртчян CO., Мелконян СР., Абгарян РА. Схемотехника защиты цифровых
микросхем от перегрузок // Электронная техника. Микроэлектронные
устройства. - 1990. - Вып. 4 (82). - Сер. 10. - С. 30-34.
14. Наумов Ю.Е., Аваев Н.А., Бедрековский М.А. Помехоустойчивость устройств на
интегральных логических схемах. — М.: Советское радио, 1975.
15. Скарлетт Дж. Транзисторно-транзисторные интегральные схемы и их применение:
Пер. с англ. / Под ред. Б.И.Ермолаева. — М.: Мир, 1974.
16. ChervJ.etal. Parasitic transistor effects in CMOS VLSI //Proceedings of the 1986
International Conference Semiconductor and Technology. — Beijing. — 1986. — P. 440—445.
17. Полупроводниковая схемотехника: Справочное руководство / Под ред. У. Титце,
К. Шенк. Пер. с нем. - М.: Мир, 1982.
18. Smelters P. Latchup considerations in standard sell CMOS design // IEEE Int. Symp.
Circuits and Sistems. - N.Y.: San-Hose, Calif, USA, 1986. - P. 104-108.
19. Thonston A. Experimental methods for determining Latchup Path in Integrated Circuits //
IEEE Trans. Nucl. Sci. - 1985. - \bl. S. 32. - № 6. - P. 426.
20. Grit M. Hot Carrier effects in CMOS Circuits Perfomance// Proceeding of the IEEE.
Custom Integrated Circuits Conference. - 1986. - P. 26.5.1-26.5.4.
Дополнительная литература
1. https://radiowiki. ru/wiki/% D0%9C% D0% B8% D0% BA% D1 %80% D0% BE% D1 %81
%D1%85%D0%B5%D0%BC%D1%8B_%D0%B8_%D0%B8%D1%85_%D0%BF%
D1%80%D0%B8%D0%BC%D0%B5%D0%BD%D0%B5%D0%BD%D0%B8%D0
% B5_(2-% D0% B5_% D0% B8% D0% B7% D0% B4.)/% D0%9F% D0% B0% D1 %80% D
0%B0%D0%BC%D0%B5%D1%82%D1%80%D1%8B_%D1%86%D0%B8%D1%84
%D1%80%D0%BE%D0%B2%D1%8B%D1%85_%D0%BC%D0%B8%D0%BA%D1
%80%D0%BE%D1%81%D1%85%D0%B5%D0%BC
2. https://www.bsuir.by/rn/12_ 100229_ 1 _85482.pdf
3. https://www.elec.ru/library/nauchnaya-i-tehnicheskaya-literatura/cifrovye-ustrojstva/
4. http://radio-stv.ru/praktikum-radiolyubitelya/tsifrovyie-integralnyie-mikroshemyi
5. https://obuchalka.org/2011042554652/analogovie-i-cifrovie-integralnie-mikroshemi-
yakubovskii -s-v. html
6. https://www.nehudlit.ru/books/detaill 187893.html
7. https://books.google.by/books?id= 1 nJm DwAAQ BAJ&pg= PT491 &lpg= PT491 &dq=% D
0%9E%D0%A1%D0%9D%D0%9E%D0%92%D0%9D%D0%AB%D0%95+%D0%A5
%D0%90%D0%A0%D0%90%D0%9A%D0%A2%D0%95%D0%A0%D0%98%D0%A1
%D0%A2%D0%98%D0%9A%D0%98+%D0%A6%D0%98%D0%A4%D0%A0%D0%
9E%D0%92%D0%AB%D0%A5+%D0%9C%D0%98%D0%9A%D0%A0%D0%9E%D
0%A1%D0%A5%D0%95%D0%9C++%D0%BB%D0%B8%D1%82%D0%B5%D1%8
0%D0%B0%D1%82%D1%83%D1%80%D0%B0+%D0%BD%D0%B0+%D1%8D%D
l%82%Dl%83+%Dl%82%D0%B5%D0%BC%Dl%83&source=bl&ots=dAmbbY0mV
P&sig=ACfU3U0siU2d_umr3tLU2LAAkecMYM4SjQ&hl=ru&sa=X&ved=2ahUKEwi
GpaOTO9XoAh\^2aYKHeZJCFoQ6AEwBXoECAwQLg#v=onepage&q=%D0%9E%D
0%A1%D0%9D%D0%9E%D0%92%D0%9D%D0%AB%D0%95%20%D0%A5%D0%
90%D0%A0%D0%90%D0%9A%D0%A2%D0%95%D0%A0%D0%98%D0%A1%D0%
A2%D0%98%D0%9A%D0%98%20%D0%A6%D0%98%D0%A4%D0%A0%D0%9E%
D0%92% DO%AB% D0%A5%20% D0%9C% D0%98% D0%9A% DO%AO% D0%9E% D
0%A1 % D0%A5% D0%95% D0%9C%20%20% D0% BB% D0% B8% D1 %82% D0% B5%
D1%80%DO%BO%D1%82%D1%83%D1%80%DO%BO%20%DO%BD%DO%BO%20
%Dl%8D%Dl%82%Dl%83%20%Dl%82%D0%B5%D0%BC%Dl%83&f=false
8. https://rep.bntu.by/bitstream/handle/data/28381/EHlektronika_cifrovaya_ehlektronika.
pdf?sequence= 1 &isAllowed=y
ГЛАВА 4
СХЕМОТЕХНИЧЕСКИЕ РЕШЕНИЯ
ЦИФРОВЫХ КМОП-МИКРОСХЕМ
4.1. Базовые логические элементы цифровых
КМОП-микросхем
Низкая статическая мощность потребления, высокая помехозащищенность и
плотность упаковки сделали комплементарную МОП-схемотехнику преобладающей
в цифровых микросхемах. Однако быстродействие КМОП-схем все же ниже, чем
у биполярных, а площадь, занимаемая на кристалле сложными ЛЭ, достаточно
большая в сравнении с ЛЭ на МОП-транзисторах одного типа проводимости.
Известны два основных подхода к повышению как быстродействия, так и плотности
упаковки КМОП-микросхем [1].
Первый подход связан с разработкой новых технологий с масштабным
уменьшением линейных размеров компонентов микросхем и определяется уровнем
технологического оборудования и материалов. Более подробно состояние проблемы
и перспективы этих высоких технологий будут рассмотрены в заключительной
главе этой книги.
Второй подход связан с разработкой новых схемотехнических решений КМОП-
микросхем, важнейшие из которых рассматриваются ниже, и является более
привлекательным по следующим причинам:
а) в сложных СБИС к различным функциональным блокам могут
предъявляться различные требования. Например, для арифметических и управляющих
устройств необходимо точное обеспечение временных соотношений, в то
время как для регистровых устройств микросхем необходима высокая
плотность упаковки. Поэтому использование различных типов схем Л Э позволяет
достичь более высоких характеристик цифровых микросхем;
б) использование новых схемотехнических решений позволяет достичь более
высокой плотности упаковки и быстродействия и расширить область
применения КМОП-схем.
4.1.1. Статические КМОП ЛЭ
В этом разделе мы рассмотрим как классический ЛЭ, так и некоторые наиболее
широко используемые модификации ЛЭ. Статические КМОП ЛЭ со стандартной
структурой. Основу стандартых статических КМОП ЛЭ образует электрическая
схема, приведенная на рис. 4.1а, содержащая два МОП-транзистора разного типа
проводимости и выполняющая функцию инверсии. Основные характеристики такой
схемы детально рассмотрены в [ 1 ]. Выходные уровни напряжений КМОП Л Э можно
оценить с помощью известных формул для тока стока 1"с, 1РС МОП-транзисторов:
4.1. Базовые логические элементы цифровых КМОП-микросхем 207
Уоь^сс-ЩУ^Хи^-и^ -101
/ОА ^риС/^С^-^ (4.1)
Uol~U"t +^[o,5^(i/cc.-|t/;|)2-|/OT|]/0,5<„) при Voe<U>, (4.2)
)-МОП и n-МОП-транзисторов VT1, VT2;
К, Кп — крутизнар-~ "
где № U"r— пороговые напряжения р ,,.~.. .. .. „.~n .^
ы ы -МОП и n-МОП-транзисторов VT1, VT2
VT2
\ 'он
{О.
4T)vti
a)
Рис. 4.1. Схема (а) базового и выходные характеристики (б) статического КМОП ЛЭ
инвертора
Выходные характеристики базового КМОП ЛЭ, соответствующие приведенным
формулам, показаны на рис. 4.15. Поскольку вход КМОП ЛЭ имеет емкостный
характер, входная характеристика его не представляет практического интереса. При
этом емкостный характер входа КМОП ЛЭ обуславливает практически нулевые
входные токи /,н~0,1 я 0, поэтому в цепи последовательно соединенных КМОП
ЛЭ в статическом режиме имеем:
^"Ojt/^-t/^ (4.3)
При использовании в качестве нагрузки базового ЛЭ аналогичного типа с
входным порогом переключения £/ я 4^2 значения входного порога схемы
(4.4)
иТ =[Щ +JkJT.(uoc -\щЩ\+^к,/кл).
Когда подбором размеров п- и р-МОП-транзисторов W, L добиваются равенства
крутизны К = Кп, то Ur= [U"r+ (f/д-— | WT\ )]/2, и в случае одинаковых пороговых
напряжений МОП-транзисторов U"T= \ UPT\ (имеем UT = Ucc/2, тогда запас
помехоустойчивости КМОП ЛЭ составит (рис. 4.2а):
Щ =UT -U0L «f/ct,/2; AUT =UOJT -UT «Ua /2.
(4.5)
208 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
Рис. 4.2. Передаточная (а) и токовая (б) электрические характеристики статического
КМОП ЛЭ в переходном режиме
Поскольку в каждом из двух логических состояний один из транзисторов VT1,
VT2 открыт, а второй закрыт, КМОП базовый ЛЭ характеризуется низкой
статической мощностью потребления Р° я Рсссн~ 0.
Ток питания /^и мощность Я^ потребляются только при переключении, когда
(рис. 4.26):
VT<U,<Ua:-\l*T\
и через схему течет сквозной ток потребления:
*сс ~ ^р
(иа-и;-\и>\)2 /(i+JkJT,)
(4.6)
(4.7)
При увеличении ширины W, W транзисторов VT1, VT2 увеличивается их
крутизна К112 К^п и ток потребления 1СС Поскольку базовая схема Л Э потребляет
ток только при переключении, то его значение зависит от частоты переключения F,
поэтому для инвертора [1]
' се Ч. "се F-
(4.8)
Быстродействие базового КМОП ЛЭ в значительной степени определяется
емкостью нагрузки, и его с достаточной точностью можно оценить из выражений:
'PHL ~~
к:
к
Л
Фсс-V'r)
Щ
К
1л /
(Ucc-Щ)
(Усе-и;)'2
щ
1, (зи^-40^
+ Iln
'СС
'зисс-4и;Л
(4.9)
К-К']) 2
и,
сс
(4.10)
где fC , fCn — удельная крутизна р- и n-МОП-транзисторов; W, Wn — ширина р- и
п-МОП-транзисторов; L , Ln —длиназатворов р- и п-МОП-транзисторов.
4.1. Базовые логические элементы цифровых КМОП-микросхем 209
Х1 О-
Х2 О
Рис. 4.3. Схема статического КМОП ЛЭ с функцией 2ИЛИ-НЕ
Формирование логических функций на основе КМОП базовогоЛЭосуществля-
ется параллельным (последовательным) соединением р- и п-МОП-транзисторов.
Пример электрической схемы КМОП ЛЭ с функцией «2ИЛИ-НЕ» приведен на
рис. 4.3. Методы формирования электрических схем КМОП ЛЭ, выполняющих
сложные логические функции, подробно рассмотрены в работе [2]. Как видно из
рисунка, в стандартном КМОП ЛЭ логическая функция формируется дважды: в
блоке D\ n-МОП-транзисторов VT1, VT2 иблоке/)2р-МОП-транзисторов VT3—VT4.
Это обуславливает удвоенное количество компонентов в схеме ЛЭ, что
приводит к увеличению входных емкостей, ухудшению быстродействия и увеличенной
площади на кристалле. Кроме того, последовательное (параллельное) соединение
МОП-транзисторов в схеме ЛЭ приводит к зависимости выходного сопротивления
ЛЭ от комбинации входных сигналов А'итипафункции, выполняемой ЛЭ.
Поэтому с целью устранения этих недостатков был предложен ряд электрических схем
КМОП ЛЭ со структурой, отличной от стандартной.
Статические КМОПЛЭ типа «псевдо п-МОП». Появление схемы КМОП ЛЭ
этого типа связано с необходимостью снижения числа компонентов в ЛЭ путем
исключения дублирования схем формирования логической функции.
Схема такого КМОП базового ЛЭ [I ] приведена на рис. 4.4а и получила название
«псевдо» п-МОП. В этом ЛЭ логическая функция формируется одним блоком (D\
на п-МОП-транзисторах VTl—VT2), а второй блок U1, содержащий только один
р-МОП-транзистор VT3 с «заземленным» затвором, выполняет только функцию
источника тока заряда емкости нагрузки. Такой прием позволил сократить
число компонентов в ЛЭ до N + I в УУ-входовом ЛЭ с функцией ИЛ И-НЕ и в 2 раза
уменьшить входные емкости ЛЭ.
Время задержки / распространения сигналадля такого ЛЭ ниже, чем для КМОП
Л Э стандартной структуры, что отражено графиком зависимости среднего времени
задержки / от числа нагрузок N, приведенном на рис. 4.46, где I — зависимость
среднего времени задержки от нагрузки для базового КМОП ЛЭ типа ЗИЛ И-НЕ;
2 I 0 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
2 — зависимость среднего времени задержки от нагрузки для «псевдо» п-МОП
ЛЭ типа ЗИЛИ-НЕ; 3 — зависимость среднего времени задержки от нагрузки для
симметричного КМОП ЛЭ типа ЗИЛИ-НЕ. Это уменьшение можно объяснить
двумя причинами:
1) одиночный нагрузочный транзистор обладает гораздо меньшей емкостью,
чем набор последовательно соединенных р-МОП-транзисторов стандартного
КМОП ЛЭ с функцией ИЛИ-НЕ;
2) нагрузочный компонент данного ЛЭ постоянно включен, в то время как
в стандартном КМОП ЛЭ блок р-МОП-транзисторов функционирует в
ключевом режиме.
+и„
t , не.
D2
VT3
Х10-
Х20-| |
I
ч
vti L
£
h
™lL,
ov
о
1У
2
6 8Л/
а) б)
Рис. 4.4. Схема (а) статического КМОП ЛЭ типа «псевдо» п-МОП и сравнительные
зависимости среднего времени задержки статических КМОП ЛЭ различных
типов от числа нагрузок N (б)
Выходное напряжение высокого уровня U0H я U^. Тем не менее, поскольку
транзистор VT3 постоянно включен, то ЛЭ обладает повышенным выходным
напряжением низкого уровня Uor Для того чтобы обеспечить нормальное
функционирование цепи таких ЛЭ, обычно руководствуются правилом: V < У" что
обеспечивается соответствующим подбором размеров п-МОП и р-МОП-транзисторов
VTI— VT3: (W/L)J(W/L)n =A, где А — постоянная величина.
В сравнении со стандартной схемой КМОП ЛЭ такая схема имеет следующие
недостатки:
а) наличие статической мощности потребления Р°са в статическом состоянии
низкого уровня. Этот недостаток связан с тем, что р-МОП-транзистор VT3
постоянно включен, поэтому при подаче хотя бы на один из выходов А"ЛЭ
сигнала высокого уровня в цепи питания будет протекать статический ток
потребления 1°^,;
б) пониженный порог переключения ЛЭ U.p приводящий к асимметрии во
временах задержки переключения / tpHl. Этот недостаток связан с тем,
что для обеспечения требуемых значений напряжения U0I размер р-МОП-
транзистора VT3 W выполняют значительно меньшим размера И^п-МОП-
транзисторов VT1 и VT2, что понижает порог переключения U^
4.1. Базовые логические элементы цифровых КМОП-микросхем 2 I I
в) зависимость быстродействия ЛЭ от комбинации входных сигналов. Этот
недостаток связан с тем, что постоянно включенный нагрузочный р-МОП-
транзистор VT3 имеет постоянный выходной ток /он. Поэтому выходное
сопротивление ЛЭ в открытом состоянии будет зависеть от числа
включенных n-МОП-транзисторов VT1 и VT2 и будет тем меньше, чем больше
число включенных n-МОП-транзисторов. Вследствие этого время задержки
переключения / будет снижаться пропорционально числу одновременно
переключаемых транзисторов VT1 и VT2.
Статические КМОП ЛЭ с симметричной структурой. Одной из попыток
уменьшения зависимости быстродействия КМОП ЛЭ от комбинации входных
сигналов являлась разработка КМОП ЛЭ «симметричной» структуры [ 1 ]. Основная
электрическая схема такого Л Э, выполняющего функцию ИЛИ-НЕ, приведена на
рис. 4.5а, из которого видно, что нагрузочный блок Ш р-МОП-транзисторов VT3
и VT4 имеет электрическую схему, симметричную блоку D\ n-МОП-транзисторов
VT1 и VT2. Поэтому каждому n-МОП-транзистору, формирующему логическую
функцию, соответствует один р-МОП-нагрузочный транзистор. Вследствие этого
при переключении одного n-МОП-транзистора блока D\ перезаряд выходной
емкости будет обеспечиваться одним р-МОП-транзистором. При переключении двух
n-МОП-транзисторов перезаряд выходной емкости будет осуществляться двойным
током за счет двух нагрузочных р-МОП-транзисторов и т.д.
I D2
| VT3
Х1
О-
I
неНЗ
Х2
D1
ч
а)
CГvт^ IE
+и0
-о
7
-О
-о
0V
—» 0V
Рис. 4.5. Электрические схемы симметричных КМОП ЛЭ: стандартного (а); с
управляемыми цепями заряда (разряда) (б); с ускоряющими цепями (в)
2 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
Поэтому можно сделать заключение о более высоком быстродействии
«симметричного» КМОП ЛЭ в сравнении с «псевдо» n-МОП ЛЭ. В таком ЛЭ также
необходимо обеспечить соответствующие размеры р- и п-МОП-транзисто-
ров для обеспечения соответствующего выходного напряжения низкого
уровня U0I:
(WIL)J( W/L\ = A/(N - 1); U0I < U"r (4.11)
где N — число параллельно включенных п- и р-МОП-транзисторов в ЛЭ.
Однако в [1] было установлено, что структура «симметричного» типа не дает
существенного выигрыша по быстродействию в сравнении с «псевдо» n-МОП ЛЭ,
что отражено на рис. 4.46 (кривая 3). Кроме того, при наличии хотя бы на двух
выходах ЛЭ комбинации противоположных уровней сигналов в цепи питания также
будет протекать статический ток потребления Iеса, отсутствующий у стандартных
КМОП ЛЭ. Вследствие указанных причин ЛЭ подобного типа практического
применения не получили. Более перспективным методом устранения зависимости
быстродействия ЛЭ от комбинации входных сигналов, не увеличивающим
статическую мощность потребления Р0^ КМОП ЛЭ, является создание дополнительных
управляемых цепей заряда (разряда) емкости нагрузки, преобразующих стандартную
схему КМОП ЛЭ в структуру симметричного типа.
Рассмотрим функционирование стандартного КМОП ЛЭ с функцией 2ИЛИ-
НЕ, схема которого приведена на рис. 4.3. Допустим, на вход XI подан сигнал
низкого уровня, на вход XI — сигнал высокого уровня. При этом на выходе ^установится
низкий уровень сигнала. Так как транзистор VT4 открыт, то на стоке транзистора
VT3 установится потенциал VV1^H ~ U^ Поэтому при подаче на вход XI сигнала
низкого уровня и переключении ЛЭ в состояние высокого уровня изменение
выходного сигнала начнется через время / определяемое задержкой переключения
только одного транзистора VT3. В случае противоположной комбинации входных
сигналов (Х\ — высокий уровень, XI — низкий уровень) транзистор VT4 будет закрыт,
вследствие чего, несмотря на низкий уровень напряжения на затворе транзистора
VT3, он тоже будет закрыт. Поэтому при подаче низкого уровня сигнала на вход
Х\ откроется транзистор VT4, после чего начнется процесс отпирания транзистора
VT3. Вследствие этого изменение выходного сигнала ЛЭ будет определяться
задержкой переключения двух р-МОП-транзисторов VT3, VT4 и будет в 2 раза выше,
чем в первом случае, т.е. примерно 2t'
Для устранения этого недостатка можно использовать электрическую схему
ЛЭ, выполняющую функцию 2ИЛИ-НЕ, с дополнительной управляемой цепью,
приведенную на рис. 4.56 [1]. Схема отличается наличием двух дополнительных
р-МОП-транзисторов VT5 и VT6 в блоке D2, соединенных параллельно основной
цепи транзисторов VT3 и VT4. Вследствие этого при комбинации сигналов на
входах Х\ = L, XI = II и переключении сигнала на входе XI в состояние низкого
уровня емкость нагрузки будет заряжаться по более быстрой цепи транзисторов
VT5, VT6, так как за счет низкого уровня напряжения на затворе транзистор VT5
со входа Х\ предварительно открыт. При комбинации сигналов на входах Х\ = Н,
Х2 = L и переключении сигнала на входе XI в состоянии низкого уровня емкость
4.1. Базовые логические элементы цифровых КМОП-микросхем 2 I 3
нагрузки будет заряжаться по другой быстрой цепи транзисторов VT3, VT4 в
которой транзистор VT4 предварительно открыт за счет низкого уровня напряжения
на входе XI. Таким образом, время задержки выключения ЛЭ будет одним и тем же
для разных комбинаций входных сигналов.
Аналогичная схема с ускоряющими цепями может быть сформирована и для
ЛЭ с функцией 2И-НЕ. Электрическая схема такого Л Э приведена на рис. 4.5в [2].
При изменении логической функции число дополнительных параллельных цепей
увеличивается пропорционально числу последовательно соединенных МОП-
транзисторов в зарядной (разрядной) цепи. Например, для ЛЭ с функцией ЗИ-НЕ
в блок D\ вводится две параллельных цепи, n-МОП-транзисторов 4И-НЕ — три
цепи и т.д. [3].
КМОП статические ЛЭ с дифференциальной структурой. Одним из известных
схемотехнических приемов, позволяющих расширитьфункциональные
возможности КМОП Л Э и улучшить динамические характеристики, является использование
в КМОП ЛЭ дифференциальной структуры. Комплементарные КМОП ЛЭ такого
типа получили название комплементарной дифференциальной каскодно-потенци-
альной логики (ДКПЛ) — differetial cascode voltage switch (DCVS) logic [4] — и
характеризуются, помимо вышеперечисленных достоинств, внутренней способностью
к самотестированию. Такие схемы могут быть легко спроектированы с помощью
процедур, базирующихся на картах Карно, либо табличных методов. Обобщенная
структура ЛЭ ДКПЛ приведена на рис. 4.6 и включает два основных блока:
дифференциальную двоичную каскодно-потенциальную схему решений (ДКПС) и
схему нагрузки (СН).
Оо
Рис. 4.6. Обобщенная структура статического КМОП ЛЭ со структурой ДКПЛ
Блок ДКПС (рис. 4.7) должен удовлетворять следующим условиям: если
входной вектор X = (Х\...Хп) — достоверный для переключательной функции Q(X),
тогда выход Q отключен от узла G, а выход Q связан с узлом G; если входой вектор
Х = (Х\...Хп) — ложный, тогда наблюдается обратная ситуация.
2 I 4 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
Рис. 4.7. Схема блока ДКПС, выполняющая функцию сумматора
О 0V
Рис. 4.8. Базовая электрическая схема статического КМОПЛЭ с дифференциальной
структурой
Электрическая схема блока ДКПС, выполняющая функцию сумматора,
приведена на рис. 4.7 и может быть спроектирована с помощью карт Карно. В качестве
схем нагрузки могут быть использованы несколько вариантов. На рис. 4.8
приведена базовая схема ЛЭДКПЛ, в качестве нагрузки у которой применяют
простейшую схему триггерной ячейки на транзисторах VT3, VT4. В зависимости от
состояния входов Х\...Хп, блок ДКПС устанавливает на одном из выходов Q либо Q
низкий уровень напряжения. Под действием этого уровня триггерная ячейка на
р-МОП-транзисторах VT3 и VT4 регенеративно устанавливает на выходах Q, Q
уровни напряжений U^ и О V, либо наоборот. Вследствие этого выходные уровни
напряжений составят:
UQ'a к0V- UQQ »U
LOL ~"' ' U0H ~UCC>
(4.12)
4.1. Базовые логические элементы цифровых КМОП-микросхем 2 I 5
а логический перепад напряжении на выходе:
AUr» Ucc.
(4.13)
В цепи питания ЛЭ ток /сс протекает только при переключении, а при
установившихся состояниях блока ДКПС и схемы нагрузки СН ток потребления Iе
ЛЭ отсутствует. Поскольку переключение схемы нагрузки в ЛЭ осуществляется
блоком ДКПС низким уровнем сигнала, то для устойчивого переключения ЛЭ
n-МОП-транзисторы блока ДКПС должны быть способны коммутировать токи
стока р-МОП-транзисторов VT3, VT4 нагрузочной схемы. Вследствие этого
необходим соответствующий подбор размеров р-МОП-транзисторов VT3 и VT4 схемы
нагрузки и n-МОП-транзисторов блока ДКПС. При этом, так как существует
промежуток времени, когда одни р-МОП-транзисторы схемы нагрузки и цепь
n-МОП-транзисторов блока ДКПС открыты, для такого ЛЭ характерен высокий
уровень помех в цепи питания Ucc
ПосколькуЛЭДКП имеет большой логический перепад напряжений А(/Гна
выходе, ограничивающий быстродействие Л Э, была предложена усовершенствованная
электрическая схема Л Э ДКПЛ с ограничением выходных уровней [5,6]. Эта схема
пол учила название КМОП дифференциальной логики со «смещенными» уровнями
(ДЛСУ) — CMOS differential split-level logic (DSL) — и отличается от базовой схемы
нагрузкой. Базовая электрическая схема, поясняющая принцип работы ЛЭ ДЛСУ,
приведена на рис. 4.9а и содержит в нагрузочной схеме два дополнительных п-МОП-
транзистора VT5 и VT6 с затворами, подключенными к эталонному источнику
напряжения +£/ Значения напряжения эталонного источника, обеспечивающее
оптимальное быстродействие:
UR*U,5Ucc/2+U»r
(4.14)
Затворы р-МОП нагрузочных транзисторов VT3, VT4 подключены не к входам,
как в базовой схеме ДКПЛ, а к истокам дополнительных п-МОП-транзисторов
VT5 и VT6.
о+и„
в)
Рис. 4.9. Схемы статического КМОП ЛЭ с дифференциальной структурой и
«смещенными» уровнями (ДЛСУ)
6 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
Допустим, на вход Х1\Э подан низкий уровень сигнала, а наХ — высокий.
Тогда в узле F установится высокий уровень напряжения, а узле F — низкий. Так как
напряжение высокого уровня в узлах F, F ограничивается дополнительными
транзисторами VT5 и VT6, то напряжение в узле F: UF& 0,5(7^. Однако поскольку такой
уровень i/^не обеспечивает закрытого состояния нафузочного р-МОП-транзистора
VT4, в узле F установится промежуточный уровень напряжения "? я 100 мВ, а его
открытое состояние вызывает появление статического тока потребления Iе
Высокий уровень напряжения в^зле ^приводит к запиранию п-МОП-транзи-
стора VT5, а низкий уровень в узле^ — к отпиранию нафузочного
р-МОП-транзистора VT3, поэтому на выходе Q установится выходное напряжение высокого
уровня U0H я Ucc
Низкий уровень напряжения в узле, /^приведет к отпиранию дополнительного
транзистора VT6 и на выходе Qустановится низкий уровень выходного напряжения
U0I со значением, определяемым размерами транзистоов VT2, VT4, VT6.
Максимальный логический перепад напряжений:
в узлахF и F АС** я0,5^;
на выходах Q и Q АС/^*° я (!„..
Это позволяет уменьшить ширину затворов n-МОП-транзисторов VT1 и VT2
блока ДКПС и снизить влияние эффекта «горячих» электронов на
функционирование ЛЭ. Кроме того, с целью сокращения задержки сигналов на
межсоединениях предпочтительно использовать эти узлы F, F в качестве входов и выходов. Ре-
конфигурированная таким образом схема ЛЭ ДЛСУ приведена на рис. Л.96.
В качестве входов Л Э X, X используются истоки n-МОП-транзисторов VT5 и VT6,
офаничивающих уровни сигналов в нафузке. Выходы Л Э образованы открытыми
стоками n-МОП-транзисторов VT1 и VT2 блока ДКПС. Уровни внутренних
сигналов этой схемы (в узлах А, А) соответствуют уровням сигналов в узлах F и F
схемы на рис. 4.9а. В качестве генератора опорного напряжения URJ\3 можно
использовать схему, приведенную на рис. 4.9в, которая обеспечивает необходимое
значение напряжения (/д. Сравнительные расчетные характеристики КМОП ЛЭ с
дифференциальной структурой на примере схемы полного одноразрядного
сумматора приведены в табл. 4.1, однако действительные преимущества этих схем
меньше, что отмечено в [5]. Это связано с тем, что ЛЭ ДКПЛ и ДЛСУ имеют в
качестве нафузки регенеративнуютриггерную схему на р-МОП-транзисторах VT3
и VT4. Поэтому максимальное быстродействие этой схемы достигается при
небольшой ширине р-МОП-транзисторов VT3 и VT4. А это в свою очередь ухудшает
время выключения /И//ЛЭ. Кроме того, недостатком ЛЭ ДЛСУ является наличие
статической мощности потребления Р0^
С целью устранения этих недостатков был предложен новый тип
дифференциального КМОП ЛЭ: комплементарная логика на проходи ых транзисторах (КЛПТ) —
complementary pass-transistor logic (CPL) [7]. Основной концепцией этого ЛЭ
является организация логической цепи на n-МОП «проходных» транзисторах и
устранение триггерной нафузочной схемы, как показано на рис. 4.10. Логический
элемент КЛПТ содержит комплементарные входы А, А, В, Алогическое устройство.
4.1. Базовые логические элементы цифровых КМОП-микросхем 2 I 7
Таблица 4.1. Сравнительные характеристики полного сумматора на КМОП ЛЭ с дифференциальной
структурой
ТипЛЭ
Стандартный
статический КМОП
Статический ДКПЛ
Статический ДЛСУ
Емкость
Входная
Ф
155
85
85
Выходная
Ф
155
85
85
Число
р-МОП/
п-МОП-
транзис-
торов
15/15
4/18
4/22
Максимально»
время
задержки
сигнала, не
20
22
14
Мощность
рассеяния
на
максимальной
частоте, мВт
0,58
1,01
1,35
Фактор
качества
(нормализованный)
1,0
2,11
1,63
1Лу-
SO-}-f
SO-
Входы
>S OS
1VT6
VT7
VT8
! XUcc 9 lCH_.£_iUco D2n+U,
r*v3 H
_i
cc
VT4
VT9 VT10
3 lir
-VT3
'0V
Рис. 4.10. Схема статической дифференциальной КМОП логики на «проходных»
Транзисторах (КЛПТ)
ЛУ на «проходных» транзисторах VT5—VT8 с парафазными выходами и
выходную схему ВС (инверторы D\ и Ш на транзисторах VT1— VT4). При этом
«проходные» VT5—VT8 транзисторы исполняют функцию компонентов заряда/разряда
выходной емкости логической цепи, что позволяет устранить в выходной схеме
триггерную нагрузку СН и полностью использовать преимущества
дифференциальной структуры. Поскольку напряжение высокого уровня U0H на выходах сети
«проходных»транзисторов VT5—VT8 понижено на значение порогового напряжения
U"T «проходных» транзисторов, необходим сдвиг уровня, который обеспечивается
выходными инверторами D\ и D2.
Схема нагрузки СН на р-МОП-транзисторах VT9 и VT10, позволяет снизить
мощность потребления Р^ В этом случае ширина р-МОП-транзисторов VT9 и VT10
может быть минимальной. Логические функции в ЛУ могут быть сформированы
комбинацией четырех базовых логических модулей: И (И-НЕ), ИЛИ (ИЛИ-НЕ),
Исключающее ИЛИ (Исключающее ИЛИ-НЕ) и Монтажное И (И-НЕ),
электрические схемы которых приведены на рис. 4.\\а—г. Так, в схеме, приведенной на
рис. 4.10, ЛЭ выполняет функцию И (И-НЕ) от двух переменных А и В.
Отличительной чертой Л Э КЛПТ является наличие простых выгодных двухтранзисторных
схем D\ и HI.
2 I 8 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
>А 08 <?8
Ф
*
Рис. 4.11. Электрические схемы базовыхлогических модулей ЛЭ КЛ ПТ: И/И-Н Е (а);
ИЛИ/ИЛИ-НЕ (б); исключающее ИЛИ (в); монтажное И/И=НЕ (г)
Таблица 4.2. Сравнительные характеристики полного сумматора на КМОП ЛЭ на «проходных» транзисторах
ТипЛЭ
Стандартный
статический КМОП
КЛПТ
Общее число
транзисторов
40
28
Площадь
на кристалл»,
мкм2
4730
4218
Время задержки
сигнала, не
0,63
0,26
Мощность
на 100 МГц, мВт
1,2
0,86
Поскольку инверторы D\ и Ш не всегда необходимы для ЛЭ их можно
исключить из цепи и соединять последовательно несколько логических устройств,
что позволяет сократить длину цепи и улучшить быстродействие. Сравнительные
расчетные характеристи ки Л Э КЛ ПТприихиспол ьзовани и в схеме пол ного
одноразрядного сумматора приведены в табл. 4.2.
Существенным недостатком ЛЭ КЛПТ является ограничение по числу
последовательно соединяемых «проходных» n-МОП-транзисторов, что связано
с понижением выходного напряжения высокого уровня на выходе логического
устройства Л У. Устранить это ограничение возможно при использовании
усовершенствованной модификации ЛЭ КЛПТ, получившей название комплементарной
логики на «проходных» транзисторах с сокращенным логическим перепадом
(КЛСП) — complementary reduced-swing CMOS logic (CRSL) [8].
Функционирование такого ЛЭ поясняется электрической схемой, приведенной на рис. 4.12 и
выполняющей функцию трехвходового сумматора. Схема отличается наличием
входного буфера ВБ, содержащего инверторы, выполненные с целью повышения
быстродействия на n-МОП-транзисторах VT13—VT16, и измененной выходной
схемой ВС, содержащей два дополнительных п-МОП-транзистора\Т1, VT2. При
подаче на вход А, например, сигнала высокого уровня, на вход А — низкого, в
узле F установится высокий уровень сигнала £/ я Ucc — U"r а в узле F — низкий
При соответствующей комбинации сигналов на входах .В^ В, С, С,открывающей
последовательные цепи проходных транзисторов, в узле G должен установиться
сигнал выcoкoгoypoвня,oтличaющийcяoтypoвняcигнaлaвyзлeF: U- =UF —Nlf^,
где N — число последовательно соединенных «проходных» транзисторов.
4.1. Базовые логические элементы цифровых КМОП-микросхем 2 I 9
1 VT15 VT16
во
(I у О
г1 VT12 J.
\ГГ7 «1 ■Цч/ТЯ
jfvno
(^^
Рис. 4.12. Схема статической дифференциальной КМОП-логики на «проходных»
транзисторахссокращеннымлогическим перепадом напряжений ифунк-
цией трехвходового сумматора
Однако за счет дополнительного n-МОП-транзистора VT1 и открытого р-МОП-
транзистора VT3, включенных параллельно цепи «проходных» транзисторов,
в узле G установится уровень U- ^V^ —Vj. При этом такой уровень напряжения
в узле U- может привести к отпиранию и второго р-МОП-транзистора VT4 и
появлению статического тока потребления Iе Вследствие этого необходим
соответствующий подбор размеров транзисторов выходной схемы VT1—VT4. Однако
при условии U"r< 1^7.можно обеспечить закрытый режим р-МОП-транзистора VT2
и снизить статический ток потребления 1е Использование ЛЭ такой
конфигурации особенно эффективно в последовательных высокоскоростных
функциональных устройствах, таких как умножители и сумматоры.
Многовыходные статические КМОП ЛЭ. Перспективным методом,
используемым в схемотехнике КМОП-микросхем, является применение технических
решений высокоскоростной биполярной схемотехники. Одним из таких решений
является предложенное в [1].
ЛЭ КМОП многостоковой логики (КМЛ) — CMOS multidrain logic (MDL),
базовая структура которого заимствована из И2Л-схемотехники. Такой ЛЭ содержит
два МОП-транзистора, первый из которых (многостоковый) используется для
формирования логических функций, а второй используется в качестве источника
тока для заряда входной/выходной емкости ЛЭ и обеспечения требуемых уровней
220 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
входных/выходных сигналов. При этом поскольку в КМОП-схемотехнике
используют два типа МОП-транзисторов, то возможны четыре базовых
конфигурации электрических схем КМЛ ЛЭ, приведенных на рис. 4.13а—г и получивших
обозначения PN, NP, РРи NN-типа. Рассмотрим функционирование Л Этакого
типа на примере электрической цепи, содержащей три Л Э/)1—ДО типа PN и
приведенной на рис. 4.14а. Если многостоковый транзистор VT1-2 предшествующего
ЛЭ D2 включен, то напряжение на входе ЛЭ D\ (затворе транзистора VT1-1)
формируется р-МОП-транзистором VT2-1. При UIH = U^ > (Л'1"1^ транзистор
VT1-1 включен и на выходе Л Э D\ формируется выходное напряжение низкого
уровня:
u0L *{*((/„ -u™->)-\u™->\-[{rvcc-ru™-Km"3|)2-
-{Л -1)((4 - 2UCC \V™\f\npuU0L > U\
jVTl-Ъ.
' T »
"ol °cc ^ t
TVT2~3
1/2
JPcc-V7l-l)-(Va:-V?")/*
при(/01<(/;Т23,
где R = [ц„ (WI L)n CI ] / [ц„ (W / L)p Cv3 ] - некоторая постоянная.
(4.15)
Q+U„,
+U_ Z1 Z2
Th i Л
—•—О ov
NN
xO—
VT2
6)
L-4 *—Oov
XO
0+uQ
VT1
x о • • vri
Z1 Z2
pp
■a
о
OV OV Z1 Z2
в; г;
Рис. 4.13. Схемы базовых ЛЭ статической КМОП многостоковой логики: PN-типа
(а); NP-типа (б); РР-типа (в); NN-типа (г)
Как следует из приведенных формул, значение выходного напряжения U0I
определяется размерами транзисторов VT1-1 и VT2-3. При низком уровне сигнала
на входе ЛЭ D\: Umn = i/fl2w — Uvn~^T, п-МОП-транзистор VT1-1 закрыт и на
выходе ЛЭ D\ устанавливается выходное напряжение высокого уровня: U0H я U^
4.1. Базовые логические элементы цифровых КМОП-микросхем 22 I
и0,в
UOL I lfS ' .
° /лА\ 'з /4 и'**
б)
и{Пи0)и{2)и{2)
u71 U7H и71 u71
Рис. 4.14. Схемы цепи ЛЭ КМЛ p-n-типа (а) и передаточные характеристики ЛЭ (б)
Передаточная характеристикаЛ Э /)/для разных значений постоянной R приведена
на рис. 4.145. Помехоустойчивость Л Э:
А^=^сс-^Г1",-|^Г"|/Л-(2Л-1)(1/'^-21/'а:|^Г2"3|)/[л(ЗЛ-1)1/2]>
(4.16)
из которых следует, что она ниже, чем для стандартных статических КМОП ЛЭ и
зависит от соотношения размеров n-МОП и р-МОП-транзисторов VT1 -1 и VT2-3.
Быстродействие Л Э КМЛ в значительной степени определяется структурными
параметрами МОП-транзисторов VT1-1 и VT1-2. Так как р-МОП-транзистор
используется в качестве источника тока, то для ускорения включения его размеры
должны быть возможно большими. Однако при этом повышается значение
выходного напряжения низкого уровня Uol и ухудшается помехозащищенность AU*~r
Одновременно увеличенный ток стока р-МОП-транзистора VT2-3 ухудшает
длительность включения n-МОП-транзистора VT1-1. Поэтому быстродействие ЛЭ и
необходимое соотношение размеров р-МОП и п-МОП-транзисторов определяют
с помощью методов оптимизации. Так, как р-МОП-транзистор постоянно
включен, то Л Этакого типа при низком уровне сигнала на входе Л Э имеет статическую
мощность потребления Р0^, что является существенным недостатком в сравнении
со стандартными статическими КМОП ЛЭ.
Формирование логических функций с помощью КМЛ ЛЭ осуществляется
«монтажным» объединением выходов ЛЭ. Пример формирования схемы,
выполняющей логические функции ИЛИ (ИЛИ-НЕ), показан на рис. 4.15. Как следует
из рисунка, структура Л Э КМЛ аналогична структуре ЛЭ типа «псевдо» п-МОП,
в которой n-МОП-транзистор VT1 — одностоковый. Однако из-за многовыходовой
структуры ЛЭ КМЛ имеют значительно более высокие функциональные
возможности и позволяют реализовать более высокоплотные скоростные ИС.
Сравнительные характеристики КМЛ ЛЭ по функциональным возможностям
и электрическим параметрам приведены в табл. 4.3,4.4.
Сравнивая варианты электрических схем базовых ЛЭ КМЛ, приведенных на
рис. 4.13а—г, можно сделать заключение, что ЛЭ типа PN допускают последова-
222 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
тельное соединение влогическую цепь, также как и ЛЭ типа NP. Однако нагрузка
ЛЭ типа PN элементами типа NP и наоборот недопустима, поскольку при этом
отсутствуют цепи заряда/разряда для источников тока ЛЭ. Для
функционирования ЛЭ типа РР и NN в последовательной цепи по этой же причине необходимо
последовательное чередование ЛЭ типа PN и NP Многостоковая логика ЛЭ
допускает прямое управление стандартными К.МОП ЛЭ, что позволяет совмещать их
на одном кристалле и обеспечивать удовлетворение противоречивых требований
различных функциональных блоков микросхем. Для такого согласования в каждый
из выходных узлов КМЛ ЛЭ необходимо ввести источник тока на основе р-МОП
либо n-МОП-транзистора (в зависимости от типа ЛЭ).
/НО
аО
Ов
QA+B
Рис. 4.15. Пример формирования схемы, выполняющей функции ИЛИ/ИЛИ-НЕ
на основе КМЛ ЛЭ
Таблица 4.3. Сравнительные характеристики ЛЭ по функциональным возможностям
ТипЛЭ
Стандартный КМОП
PN-КМЛ
«Псевдо» п-МОП
Нормализованная площадь ЛЭ
Инвертор
1,0
1,42
1,42
2И-НЕ
1,0
0,62
0,85
2ИЛИ-НЕ
1,0
0,84
0,84
Исключающее
ИЛИ
1,0
0,57
0,60
Таблица 4.4. Сравнительные характеристики статических КМОП ЛЭ по быстродействию
ТипЛЭ
Стандартный КМОП
PN-КМЛ
«Псевдо» п-МОП
Нормализованное время задержки
Инвертор
1,59
1,0
1,0
ЗИ-НЕ
2,44
1,0
2,35
ЗИЛИ-НЕ
3,47
1,0
0,97
4.1. Базовые логические элементы цифровых КМОП-микросхем 223
Х1 О
Х2 О-
W
*и О-
VT1
—*
-0+ис,
VT1
I О
-О /1
-О Y2
К,
Л/Н»
6ov
Рис. 4.16. Схема миогооходиого статического КМОП ЛЭ миогостокооой логики
В отличие от стандартных КМЛ ЛЭ представляют одновходовую структуру, что
обуславливает ее более низкие функциональные возможности. В [1] был
предложен новый тип КМЛ ЛЭ, в котором расширение функциональных возможностей
достигается созданием нескольких дополнительных электрически изолированных
входов. Электрическая схема такого Л Э типа PN приведена на рис. 4.16 и включает
многозатворный многостоковый n-МОП-транзистор VT1 и несколько р-МОП-
транзисторов\Т2—VTN, выполняющих функции генераторов напряжения
смещения затворов транзисторов VT1. Допустим, на входы X\...XN подан низкий уровень
сигнала, тогда выходы Y\...YN будут находиться в закрытом состоянии и на них
устанавливается сигнал высокого уровня, определяемый нагрузкой. При подаче
хотя бы на одни из входов Х\ ...XN высокого уровня сигнала через один из
транзисторов VT2—VTN между истоком и одним из стоков, соответствующих затвору
Л!...^образуется проводящий канал.
Однако поскольку другие каналы, управляемые другими затворами
транзисторами VT1, будут закрыты, то на выходах YI...Y сохранится высокий уровень
сигнала. Полностью все каналы в n-МОП-транзистора VT1 будут открыты при
высоком уровне сигнала на всех входах Х\ ...Х№ в результате чего на выходах Y\... YN
установится низкий уровень сигнала. Таким образом, данный ЛЭ помимо
размножения выходного сигнала с инверсией по изолированным выходам Y\ ... YN
выполняет функцию И от входных переменных Y\... YN:
Y[-X,X2...Xll; Y2-XtX2...Xn; YN -XtX2...XN.
Аналогичного расширения функциональных возможностей путем формирования
многовходовой структуры можно достичь за счет объединения ключевых МОП-
транзисторов в каскадную либо стековую цепь [1]. Такие ЛЭ получили название
каскадных комплементарных многостоковых ЛЭ (К2МЛ), а пример электрической
схемы ЛЭ на основе п-МОП-транзисторов приведен на рис. 4.17а; р-МОП-
транзисторов — рис. 4.116. В этом случае Л Э также выполняет функцию И входных
переменных с последующим инвертированием и размножением выходного сигнала.
Однако дополнительным свойством К2МЛ ЛЭ является то, что он позволяет в
последовательной цепи МОП-транзисторов формировать промежуточные функции.
224 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
Например, в схеме, приведенной на рис. 4. Па, основная выполняемая функция:
(Л + /?)• »ѻ D, а промежуточная дополнительная — (Л +В)»ВС. Это позволяет
сократить число компонентов микросхем и повысить их плотность упаковки. Для
сохранения того же значения выходного сопротивления и быстродействия ЛЭ, что
и МДЛ, размеры МОП-транзисторов необходимо увеличивать пропорционально
длине цепи соединенных транзисторов.
'■ИЛ,
I (A+E)»BCD
—О
VT4 (A+E)»BC
О
OE
ov ov
DO
£*£
_ ,„ VT5 AE+B+C+D
T1^=-—°
,VT6 ,_
ov
a) 6)
Рис. 4.17. Схемы статических КМОПЛЭ стековой многостоковой логики на основе
n-МОП (а) и р-МОП (б) транзисторов
Комплементарные МОП ЛЭ непороговой транзисторной логики. Известно, что
применение непороговых принципов функционирования в биполярной
схемотехнике позволяет достичь максимального быстродействия схем. В [ 1 ] была рассмотрена
возможность использования непороговых принципов функционирования в КМОП
ЛЭ. Базовая электрическая схема КМОП ЛЭ непороговой транзисторной логики,
называемой КНТЛ, приведена на рис. 4.18а и по своей конфигурации подобна
биполярному аналогу. Всхемотехнике КНТЛ возможна и реализация функции И-НЕ
путем последовательного соединения нескольких п- МОП-транзисторов, однако это
не дает преимуществ в быстродействии. Логический элемент содержит несколько
параллельно включенных п-МОП-транзисторов VTl—VT3, затворы которых
образуют входы ЛЭ. Стоки транзисторов VTl—VT3 подключены к нагрузочному
р-МОП-транзистору VTP, истоки к нагрузочному n-МОП-транзистору VTN,
которые постоянно включены, какделители напряжения питания +UCC, сокращающего
логический перепад напряжений AUr на выходе ЛЭ. Включенный в цепи истоков
транзисторов VTl—VT3 n-МОП-транзистор VTN приводит к появлению в схеме
отрицательной обратной связи, ухудшающей быстродействие ЛЭ. Для устранения
этого эффекта в узел А вводят дополнительную емкость, шунтирующую транзистор
VTN на высокой частоте. В схеме функцию емкости выполняет п-МОП-транзистор
VTC, с объединенными стоком и истоком, подключенный к источнику питания +UCC
4.1. Базовые логические элементы цифровых КМОП-микросхем 225
0V
£
д о-|
VT1
VTP
П VT2 VT3
I И О
<НЕ
+4*
-о
-OF
&VTN Ij^rc
I Oov
a)
5 U„C
Рис. 4.18. Основная электрическая схема статического КМОП ЛЭ непороговой
транзисторной логики (а) и его передаточная характеристика (б)
Типовая передаточная характеристика КНТЛ инвертора приведена на рис. 4.185,
имеет плавный характер в переходной области, на ней отсутствует четко
выраженный порог переключения. При наложении передаточных характеристик двух КНТЛ
ЛЭ существует две точки пересечения, гарантирующие наличие двух различимых
устойчивых состояний и правильное логическое функционирование, поэтому
такие ЛЭ называют непороговыми. Логический перепад выходных напряжений
AUr находится в пределах 3,5 В при U^ = 5 В и обеспечивает высокую
помехозащищенность КНТЛ схем.
Формулы для расчета времен задержки переключения / f КНТЛ ЛЭ имеют
сложный вид и неудобны для практического использования, поэтому в большинстве
случаев расчет быстродействия проводят на ЭВМ с помощью известных моделей.
При использовании параметров моделей МОП-транзисторов стандартных
КМОП Л Э, расчет быстродействия КНТЛ Л Э, приведенный в [1], дает результаты,
сведенные втабл. 4.3. Изтаблицы следует, что при использовании ЛЭ типа И-НЕ
применение КНТЛ базиса не дает преимущества в быстродействии в сравнении со
стандартными КМОП ЛЭдаже при шунтирующей емкости C^cs«0,25 пФ. Поэтому
в качестве базовой в КНТЛ ЛЭ используется функция ИЛ И-НЕ, обеспечивающая
существенный выигрыш по быстродействию.
Схемы КНТЛ Л Э совместимы по уровням со стандартным КМОП ИЭ, что
позволяет совмещать их на одном кристалле микросхем и использовать преимущества
обоих типов Л Э.
Так как нагрузочные транзисторы VTN, VTP имеют фиксированные размеры,
а общая проводимость блока параллельно соединенных транзисторов VTI может
изменяться в зависимости от кодовой комбинации на входах ЛЭ, то логический
перепад КНТЛ ЛЭ изменяется в зависимости от входной комбинации сигнала.
Для стабилизации выходных уровней сигналов и логического перепада в [1]
предложено нагрузочные транзисторы VTN, VTP выполнять управляемыми уровнями
выходного сигнала ЛЭ.
Глава 4. Схемотехнические решения цифровых КМОП-микросхем
Таблица 4.5. Нормализованные времена задержки переключения различных типов КНТЛ ЛЭ
С5,пФ
0
0,2
0,25
Инвертор
0,76
0,46
0,44
2ИЛИ-НЕ
0,52
0,31
0,29
ЗИЛИ-НЕ
0,44
0,26
0,24
2И-НЕ
1,03
0,73
0,69
ЗИ-НЕ
1,25
1,06
1,00
0+и0
Z
Ф | OF
I Вход Т Вход I
a oHK-BoHF-ccHk-
VTl| VT2 VT3 [
VT,
•„а
О ov
Рис. 4.19. Схема статического КМОП ЛЭ НТЛ со стабилизируемыми уровнями
выходного сигнала
Пример электрической схемы такого КНТЛ ЛЭ приведен на рис. 4.19 и
отличается тем, что затвор нагрузочного транзистора VTN подключен не к источнику
питания, а к выходу F. В цепи стоков транзисторов VT1 введен блок стабилизации
Z выходных уровней сигнала. В такой схеме изменение выходных уровней будет
приводить к изменению проводимости транзистора VTN и блокад и стабилизации
выходных уровней.
В сравнении со стандартами КМОП Л Эбольшинство рассмотренных Л Э имеет
значительно более высокое быстродействие. Однако их недостатком является
наличие статических токов потребления, что предопределило широкое
распространение в цифровых микросхемах. Применение вышерассмотренных статических
ЛЭ базируется на оптимальном выборе совокупности параметров: мощность на
рабочей частоте/быстродействие и, в первую очередь, на высоких частотах, где
мощность статических КМОП ЛЭ сравнима с мощностью потребления биполяр-
ных/БиКМОПЛЭ.
4.1.2. Базовые ЛЭ Динамической КМОП-логики
Базовые динамические КМОП ЛЭ. Предпосылкой появления динамических КМОП
Л Э явилась необходимость уменьшения площади, занимаемой на кристалле
микросхем, и оптимизации временных характеристик стандартных статических КМОП
ЛЭ. Для достижения этой цели была исключена информационная избыточность
статических КМОП ЛЭ, связанная с тем, что в них выходной сигнал формируется
параллельно по двум комплементарным цепям: по цепи n-МОП-транзисторов и
по цепи р-МОП-транзисторов (рис. 4.3).
с
о-
i
VT2
R*
О-»
о-»
X.
N-МОП
логическая
схема
О-
с
а;
О 0V
4. /. Базовые логические элементы цифровых КМОП-микросхем 117
Y
-О
С
о-
i
VT2
О-*
о-Н
X.
Р-МОП
логическая
схема
О-
с
б)
&VT1
О 0V
-о
Х....Х,
в;
S
Рис. 4.20. Базовые структуры динамических КМОП ЛЭ n-типа (а) и р-типа (б) и
временная диаграмма работы динамического КМОП ЛЭ п-типа
На рис. 4.20а и б приведены базовые структуры динамических КМОП ЛЭ:
первая — на основе логической схемы n-МОП-транзисторов (рис. 4.20а), а
вторая — на основе логической схемы р-МОП-транзисторов (рис. 4.206). Из рисунка
видно, что базовые динамические КМОП ЛЭ содержат только одну логическую
схему транзисторов и два дополнительных синхронизирующих транзистора VT1
и VT2. Вследствие этого число транзисторов в N — входном ЛЭ снижается с 2N
в статических КМОП ЛЭ до N + 2 в динамических ЛЭ и уменьшается площадь,
занимаемая ЛЭ на кристалле микросхем. Одновременно входные емкости ЛЭ
уменьшаются в 2 раза, что улучшает динамические характеристики ЛЭ. Для
динамических ЛЭ следует различать две принципиально различимых (на примере
рис. 4.20а) фазы работы:
— фаза Т1 (С = «L») — фаза предварительного накопления заряда или предза-
ряда (рис. 4.20, в). В этот период времени р-МОП-транзистор VT2 является
проводящим, n-МОП-транзистор VT\ закрыт, вследствии чего узел Кзаря-
жаетсядо напряжения U0H близкого к +1^ независимо от состояния п-МОП
логической схемы;
— фазаТ2 (С = «Н») — фаза оценки (рис. 4.20в). В этот период времени р-МОП-
транзистор VT2 закрыт, n-МОП-транзистор VT1 — открыт. В зависимости от
уровней сигналов на входах Х\ —XN, логическая схема п-МОП-транзисторов
открыта либо закрыта. Вследствие этого узел F в течение времени /
разряжается до низкого уровня напряжения U0I, близкого к нулю 0 V, либо
сохраняет состояние высокого уровня напряжения Uoir По аналогичному
принципу осуществляется и функционирование динамических КМОП ЛЭ,
использующих логическую схему нар-МОП-транзисторах (рис. 4.206).
Примеры электрических схем динамических КПОМ ЛЭ, реализующих функцию
2И-НЕи использующих логические схемы на транзисторах n-МОП и р-МОП
типа приведены на рис. 4.2 \а и б.
Быстродействие динамических КМОП ЛЭ определяется несколькими
факторами:
а) емкостью нагрузки, которая в 2 раза ниже, чем у стандартных КМОП ЛЭ;
228 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
б) топологической конфигурацией, которая образована последовательно/
параллельной цепью транзисторов одного типа проводимости и
дополнительно подключенными синхронизирующими р-МОП-транзистором VT2
и n-МОП-транзистором VT1;
в) пороговым напряжением переключения, которое в динамических КМОП ЛЭ
приблизительно равно пороговому напряжению n-МОП (р-МОП)
транзисторов, в то время как в статических КМОП ЛЭ оно приближается к Ucc/2.
О/
а) 6 0V б)
Рис. 4.21. Примеры схем динамических КМОП ЛЭ n-типа (а) и р-типа (б),
выполняющих функцию 2И-НЕ
Динамические КМОП ЛЭ в установившихся состояниях фаз Т1 или Т2, так
же как и статические КМОП ЛЭ, не потребляют мощности. Это связано с тем, что
синхронизирующие транзисторы VT1 и VT2 функционируют в противофазе, т.е.
когда один открыт, второй — закрыт, и наоборот.
Вследствие этого в статических состояниях цепь протекания тока
потребления отсутствует, и мощность потребления Р°сс ЛЭ незначительна. Несмотря на
очевидные достоинства, применение динамических КМОП ЛЭ ограничивается
несколькими факторами.
Эффект гонки фронтов сигналов. На рис. 4.22а и ^приведены последовательные
цепи их двух D\, D2 динамических КМОП ЛЭ и временные диаграммы сигналов
в точках цепи. Допустим, что в течение фазы предварительного заряда 71 узлы Y\
и Y2 зарядились до уровня U0H& U^ При этом допустим, что n-МОП логическая
схема D\ полностью открыта, т.е. Х\ +XN=H. Высокий уровень сигнала на выходе
Y\ схемы D\, попадая на затвор транзистора VT2-3, приведет к его отпиранию,
вследствие чего в узле А устанавливается уровень напряжения:.
U » U - U т_3
(4.17)
При подаче высокого уровня сигнала на входы О и С2 и переходе цепи в фазу
72 синхронизирующие транзисторы VT1 -1, VT2-1 переходят в открытое состояние,
вследствие чего потенциал на их стоках падает. Падение потенциала на стоке
транзистора VT1-1 приводит к падению потенциала в узле Y\, которое стремится закрыть
транзистор VT2-3. Одновременно падение потенциала в узле А (сток транзистора
VT1-2) поддерживает открытое состояние транзистора VT2-3. Величина
проводимости транзистора VT2-3 будет определяться разностью напряжений сигналов
4.1. Базовые логические элементы цифровых КМОП-микросхем 119
в узлах Y\ и А, которая в свою очередь определяется длительностями фронтов
сигналов в узлах Y\ и Л. Всостоянии, когдатп/ ->т^, и U П_Л> f/1^1"1^ открытое
состояние транзистора VT2-3 приведет к тому, что часть заряда из емкости узла Y1
стекает в шину О V и на выходе Y1 установится ложный уровень выходного сигнала
кривая 1 (рис. 4.22а). Поэтому для нормальной работы динамического ЛЭ
необходимо, чтобы Un < If^7'3^ длительность разряда емкости узла Y1 была меньше
длительности разряда емкости узла А: тпг « т^1,.
Такая ситуация обеспечит закрытое состояние транзистора VT2-3 в фазе 72 и
сохранение напряжения V (кривая 2) истинного сигнала на выходе Y2 (рис. 4.226).
Простейшим решением этой проблемы является использование дополнительных
тактовых сигналов. В этом случае процесс перехода в фазу 72 схемы D2 по
синхросигналу С2 задерживается на некоторое время 70, в течение которого происходит
установление сигналов Х\ на входе D2 схемы (рис. 4.22 в). После завершения
установки сигналов Х\ на синхровход С2 схемы D2 подается дополнительный
синхроимпульс, переводящий его в фазу 72.
а)
, __|dVT1-1 j .^-|&VT2-1 I
-О У2
-QX = L
c^
a? ov
б)
в)
Рис. 4.22. Схема последовательной цепи динамических КМОП ЛЭ (а) и временные
диаграммы сигналов: в узлах цепи (б) и в узлах цепи при использовании
двух синхросигналов С\ и С2 (в)
Однако для этого метода характерны недостатки, такие как необходимость
генерации дополнительных тактовых сигналов, ограничение глубины гонки фронтов
сигналов. Поэтому для решения этой проблемы используют схемотехнические
методы, основные из которых рассмотрены ниже.
230 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
Рис. 4.23. Схемы динамических К МОП ЛЭ п-и р-типа для работы при низкой частоте
синхронизации
Проблема сохранения заряда в узлах накопления. Эта проблема связана с тем,
что в узловой точке накопления заряда К(рис. 4.23а и б) при низкой частоте
синхронизации (или статическом функционировании) из-за наличия токов утечек
компонентов возможна потеря уровня потенциала. Такая ситуация может
возникнуть в случае, когда на синхровход С подан высокий уровень сигнала, а на входы
X\—XN — низкий уровень сигнала. При этом узел Кпереходит в третье состояние и
потенциал на нем определяется накопленным на его паразитной емкости зарядом.
Поэтому для низкой частоты функционирования ЛЭ в узел Квключается постоянно
открытый транзистор с высоким выходным сопротивлением (р-МОП УГЗдля ЛЭ
n-типа и п-МОП VT3 для ЛЭ р-типа), поддерживающий уровень потенциала в узле.
Проблема перераспределения заряда. Эта проблема связана с перераспределением
заряда между паразитными емкостями п-МОП (либо р-МОП) транзисторов
логической схемы. Сущность проблемы можно пояснить схемой на рис. 4.24а. Допустим,
что в течение фазы оценки на вход XI схемы подан низкий уровень напряжения и
транзистор VT2 закрыт, а напряжение на входе Х\ изменяет свое значение с низкого
уровня на высокий. При этом транзистор VT2-3 открывается, VT2-4 закрывается и
заряд, накопленный на емкости нагрузки Су перераспределяется между емкостью
Су и паразитной емкостью С узла А. Вследствие этого напряжение на выходе Y2
снижается до уровня: Un0H я (/^.(^/(С + Ct), что ухудшает помехозащищенность и
может нарушить функционирование цепи логических элементов.
Возможным решением этой проблемы является подключение к промежуточным
узлам последовательной цепи n-МОП-транзисторов дополнительных зарядных
транзисторов (транзистор VT2-6). Однако это увеличивает число компонентов
в ЛЭ и площадь, занимаемую ЛЭ на кристалле. Лучшим решением является
использование раздельного управления зарядным транзистором VT2-5 и разрядным
транзистором VT2-1. В то время как для оценки состояния разрядной транзистор
VT2-1 делает полный перепад напряжений от 0 V до Ucc зарядный VT2-5 —только
частичный. Вследствие этого в фазе 71 предварительного заряда зарядный
транзистор VT2-5 полностью включен, в фазе оценки 72 — включен частично. Таким
образом, может быть обеспечен дополнительный ток для поддержания уровня
напряжения в узле Y2 (рис. 4.24а) без использования дополнительных транзисторов.
4.1. Базовые логические элементы цифровых КМОП-микросхем 23 I
Х10
*„0
а)
б)
Рис. 4.24. Схема динамических КМОП, поясняющая проблему перераспределения
заряда между паразитными емкостями п-МОП-транзисторов (а) и
паразитными емкостями n-МОП-транзисторов и емкостью связи (б)
Другой вариант перераспределения зарядов связан с перераспределением заряда
между емкостью связи Су и паразитными емкостями стока Сс и истока Си п-МОП-
транзистора VT2-2 и поясняется рис. 4.246. Допустим, в фазе Tl узлы Y\ и Y2
зарядились до уровня U0H ~ Ucc и при переходе в фазу Т2 транзистор VT2-2 схемы
D2 переходит в открытое состояние. При этом заряд, накопленный на емкости Сп
перераспределяется между емкостью Су и емкостями Сс, Си, что приводит к сниже-
ниюуровня напряжения в узле Y\, ухудшению помехозащищенности и возможному
нарушению функционирования.
Учитывая наличие существенных недостатков в базовой структуре
динамических КМОП ЛЭ, был предложен ряд новых схемотехнических решений
динамических КМОП ЛЭ, в которых отмеченные недостатки отсутствуют.
Динамические КМОП ЛЭ типа «домино». Динамические КМОП ЛЭ типа
«домино» представляют собой усовершенствованный тип двухфазного
динамического КМОП ЛЭ, тактируемого одной синхронизирующей последовательностью
сигналов [1]. Применение таких ЛЭ упрощает синхронизацию МП микросхем
и позволяет более полно использовать динамические свойства ЛЭ. Основная
электрическая схема ЛЭ типа «домино» приведена на рис. 4.25 и отличается от
базовой схемы динамического Л Э наличием на выходе статического инвертора на
транзисторах VT3 и VT4. Вследствие этого число компонентов для N — входового
232 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
Л Э увеличивается до N + 4. В качестве выхода ЛЭ можетбыть использован только
выход инвертора Y, а выход А n-МОП логической схемы подключают только ко
входу инвертора. Во время фазы Т1 предварительного заряда высокий уровень
напряжения на выходе А n-МОП логической схемы устанавливает выходной
инвертор в состоянии низкого уровня.
С О-
xiO-
*„0-
N-МОП
логическая
схема
Q+U„
-Оу
»ov Oov
Рис. 4.25. Основная структурная схема динамической КМОП логики «домино»
Это приводит к тому, что во время фазы Т1 все входы ЛЭ, подключенные к
выходам Л Э «домино», находятся в состоянии низкого уровня, поэтому транзисторы
нагрузочных n-МОП логических схем ЛЭ выключены. Следовательно, при переходе
в фазу Т2 предотвращается нежелательный разряд выходных узлов А и
формирование ложных уровней выходных напряжений вЛЭ. Все узлы ЛЭ в фазе Т2 делают
только один переход и сохраняют установившийся уровень до следующей фазы
Т1 предварительного заряда. Поведение цепиЛЭ, напоминающее поведение ряда
«домино», и обусловило название этого типа ЛЭ.
Функционирование базовой схемы динамического КМОП ЛЭ «домино»
поясняется на рис. 4.26, где приведена схема ЛЭ для наихудшего режима работы и
временные диаграммы (б) работы ЛЭ в фазе Т2.
а)
и
+UCC
-и'
0,5Ua
0.1LL
1
«4. ис
"ч
/
fPi
*->
\ у» f
% г
\ §
иг
fP2
*—*
. 1%
h
"он
t
б)
Рис. 4.26. Схема динамическая КМОП ЛЭ «домино» для наихудшего случая
функционирования (а) и временные диаграммы напряжений в узлах схемы (б)
4.1. Базовые логические элементы цифровых КМОП-микросхем 233
В фазе предварительного заряда Т1 при низком уровне напряжения на син-
хровходе С паразитная емкость С\ узла А1 заряжается до уровня UA я U^ через
открытый р-МОП-транзистор VT2. При этом напряжение на выходе ЛЭ падает до
уровня Ur0H « 0. Полагая, что рассматриваемый ЛЭ работает в последовательной
цепи аналогичных ЛЭ, на входе Сбудет находиться низкий уровень напряжения,
закрывающий п-МОП-транзисторы VT5—VTN. При подаче на синхровход С высокого
уровня напряжения Л Э переходит в фазу Т2. При этом допустим, что напряжение
на входе Х1\Э также переходит в высокий уровень.
Цепь последовательно соединенных транзисторов VT5—VTN открывается, и
паразитная емкость С\ начинает разряжаться через эту цепь. В начале режима
рассасывания заряда верхний транзистор VT5 работает в режиме насыщения, в то
время как остальные работают в линейной области до тех пор, пока напряжение 11Л не
достигнет значения ниже +Uar Выше этой точки все транзисторы VT5—VTN будут
работать в линейной области. При этом происходит перераспределение заряда между
паразитными емкостями С\ и С1, которое достигает насыщения (£/и). Этот уровень
сохраняется до тех пор, пока все транзисторы VT5-VTN находятся в линейном режиме.
Транзистор VT5 действует, как постоянный источник тока, разряжающий С\,
и напряжение U изменяется линейно во времени. Задержку / выходного сигнала
(^относительно входного (/, на уровне О^^/^обычно представляют состоящей из
трех компонентов:
', = ',.+'*+',з. <4-18>
где /, — время, в течение которого р-МОП-транзистор VT3 достигнет состояния
проводимости. Это время зависит от первичного перераспределения заряда между
С\ и CI; 12 — время, в течение которого выходное напряжение U0 достигнет уровня
0,\UCC после достижения состояния проводимости транзистора VT3. Это время
определяется первичным перераспределением заряда между С\ и С1, а также
скоростью изменения напряжения в узле A\;t 3 — время, в течение которого выходное
напряжение U0 достигает уровня Q,5UCC Это время определяется параметрами
р-МОП-транзистора VT3, емкостью нагрузки Су и значением напряжения (/
Несмотря на популярность этого типа Л Э, для них не разработана точная модель
для определения времени задержки. Поэтому в процессе моделирования цифровых
микросхем для определения оптимальных характеристик используются
автоматизированные средства расчета времени задержки с использованием известных
моделей МОП-транзисторов [1].
Поскольку в ЛЭ существует один тип перехода: из состояния низкого уровня
в высокий, в любом из узлов схемы ЛЭ отсутствуют импульсные «просечки»
сигналов, поэтому все ЛЭ могут переключаться из фазы предварительного заряда Т1 в
фазу Т2 по одному и тому же фронтусинхросигнала С. Это упрощаетсинхронизацию
ЛЭ в микросхем и позволяет более полно использовать динамические свойства
ЛЭ (в схеме отсутствует «мертвое» время между состоянием выхода одного ЛЭ и
функционированием следующего ЛЭ).
Поскольку фаза Т2 и отпирание логической схемы п-МОП-транзисторов
наступают при отпирании нижнего синхронизирующего транзистора VT1, логи-
234 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
ческий элемент имеет порог переключения, близкий к пороговому напряжению
транзистора VT1. Так, как на входе ЛЭ включен статический инвертор, то ЛЭ имеет
выходные уровни сигналов, аналогичные статическим КМОП Л Э. Кроме того, этот
инвертор изолирует выход логической схемы (узел А1) от выхода К и может
обеспечивать большие нагрузочные токи. Аналогично обычным динамическим КМОП
ЛЭ в схемах «домино» также отсутствует статическая мощность потребления Р°
Основным недостатком динамических ЛЭ типа «домино» является то, что все
они являются неинвертирующими и не позволяют формировать полную систему
логических функций. Однако так как Л Э типа «домино» совместимы со
стандартными статическими КМОП ЛЭ, то при формировании сложных логических схем
этот недостаток устраняют введением дополнительного инвертора.
В некоторых случаях в цифровых микросхемах возможно статическое или
низкочастотное функционирование динамических ЛЭ «домино». При этом происходит
потеря уровня потенциала в «плавающих» узлах схемы ЛЭ (такая ситуация
возникает в узле А1, когда на синхровход С подан высокий уровень сигнала, а на входы
Х\ —XN низкий уровень). В этом случае в узел А1 вводят дополнительный постоянно
включенный р-МОП-транзистор VT10, фиксирующий его потенциал (рис. 4.27а).
Возможен вариант схемы ЛЭ «домино», в которой зарядный транзистор VT2
исключают, а сохраняют постоянно включенный транзистор VT10. В такой схеме
двухфазный режим работы обеспечивается нижним n-МОП-транзистором VT1.
Недостатком КМОП ЛЭ «домино», как и в другой логике с некомплементарной
структурой схемы, является то, что он может генерировать только одну выходную
функцию (в то время как групповые функции часто реализуются в виде логического
дерева). Для устранения этого недостатка используется схема КМОП ЛЭ типа
«домино» [1] с множественными выходами. Сущность структуры поясняется на схеме
формирования сигнала переноса для сумматора (рис. 4.276). Основная концепция
ЛЭ заключается в том, что используются промежуточные функции логического
дерева n-МОП-транзисторов, оберегая тем самым схему от расщепления. Поскольку
общая экономия в числе компонентов зависит от уменьшения числа расщеплений,
то действительное преимущество этого ЛЭ «домино» зависит от рекурсивности
реализуемых логических функций и особенно высоко в схемах АЛУ и сумматоров.
Поскольку промежуточные узлы логического дерева дополнительно заряжаются
(р-МОП-транзистор VT2 рис. 4.276), то такие схемы в сравнении с обычными ЛЭ
«домино» обладают улучшенными динамическими характеристиками.
Динамические КМОП ЛЭ с предварительным зарядом. В динамических КМОП
блоках нет проблемы «гонки» сигналов, если в течение фаз каждый из входов ЛЭ
сохраняет стабильное состояние. Для этого на выходах динамических Л Э могут быть
установлены динамические элементы памяти. Логические элементы такого типа
называют динамической КМОП-логикой с предварительным зарядом [1]. Схемы ЛЭ такого
типа при использовании логических блоков п- и р-типа приведены на рис. 4.28а и б.
При подаче низкого уровня сигнала на синхровход схемы ЛЭ n-типа транзистор VT1
закрыт, VT2 открыт и на выходе А n-МОП логической схемы через транзистор VT2
независимо от логического состояния входовАг1—А^ устанавливается высокий уровень
сигнала. Этот уровень, попадая на затворы транзисторов VT3 и VT5 элемента памяти,
первый из них открывает, а второй удерживает в закрытом состоянии.
4.1. Базовые логические элементы цифровых КМОП-микросхем 235
С
О-*
VT2 ГШ"Т\/Т10 VT3
^ ill—■ НЕ
VT5'
xi О—|Е
Х2 О—1|*- Ч| ОХ4
хз О—|к- М\—0*5
а)
с
о*
б)
-0+исс
[VT3
ЭЛ
VT4la^, VT5I
\ЛГб] b , VT7
ь,о-|К- 'о-|
D2
"VT10
!г°
• 0V
Рис. 4.27. Усовершенствованные электрические схемы динамических КМОП ЛЭ
«домино» для функционирования на низкой частоте синхронизации (а) и
с множественными выходами (б)
О-»
О-»
а)
+Uo
JVT2
■ +U«
J "ее
VT5
5—£*
+un
'VT2
o-H
6j
N-МОП
логика
'VT1
>0V
,+Uo
|—|b-VT5
►VT4
4F
VT3
Oov
x,...xN
B>
s
x,...xN
Рис. 4.28. СхемыдинамическихКМОП Л Эп-типа (а) и р-типа (б) с предварительным
зарядом и временные диаграммы их работы (в)
236 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
Однако поскольку на затворе синхронизирующего транзистора VT4 элемента
памяти находится низкий уровень сигнала, он закрыт, и выход КЛЭ находится
в третьем состоянии. Поэтому на нем в течение фазы предзаряда Т1 сохраняется
уровень сигнала, ранее записанный на его паразитной емкости. При переходе в фазу
Т2 (рис. 4.28в) и подаче высокого уровня сигнала на вход С (рис. 4.28а) транзистор
VT1 открывается, a VT2 закрывается и в зависимости от уровней сигналов на входах
X\—XN n-МОП логическая схема открывается либо сохраняет закрытое состояние.
При ее отпирании напряжение в узле/4 падает, открывает транзистор VT5 элемента
памяти и закрывает транзистор VT3. Поскольку при этом синхронизирующий
транзистор VT4 элемента памяти открывается, то на выходе Л Э устанавливается высокий
уровень сигнала. При закрытой n-МОП логической схеме высокий уровень сигнала
на затворе синхронизирующего транзистора VT4 открывает его и на выходе КЛЭ
устанавливается низкий уровеньсигнала. При последующей подаче нового
синхроимпульса низкого уровня элемент памяти переходит в режим хранения переданной
на выход ^информации, а логический блок — в фазу предварительного заряда Т1.
По аналогичному принципу функционирует и ЛЭ р-типа (рис. 4.286). Временная
диаграмма его работы приведена на рис. 4.28в и отличается только тем, что фаза
предварительного заряда Т1 наступает при высоком уровне сигнала на входе С.
Динамические КМОПЛЭ с дифференциальной структурой. Расширить
функциональные возможности динамических КМОП ЛЭ можно также путем
использования в них структуры дифференциального типа [ 1 ]. Схема Л Э такого типа (рис. 4.29а)
включает в себя КМОП ЛЭ дифференциальную каскадную потенциальную схему
ДКПСс комплементарными входами X\...XN, Х\...Х№ и выходами Y, Y. Уровни
потенциалов в узлах К, Сформируются с помощью синхронизирующих транзисторов
VT1, VT2 и VT3 по синхросигналу С и передаются на выходы Q,Qc помощью
инверторов D\, D2. Функционирование такой схемы аналогично двухфазному
динамическому КМОП Л Э «домино», однако в ней формируются два выходных
сигнала: прямсэй Q и инверсный Q. Для предотвращения потери уровней в «плавающих»
узлах Y, Y при низкочастотном функционировании в схему введены два
фиксирующих р-МОП-транзистора VT4 и VT5.
°оЩ
VT4 I VT2_T ТуТЗ IVT5
Н& <Ч& ЗН> -ЗЬ-
2 ; С 1 Г С ! D:
а)
,, VY2
D2
(^U0 v^g-^r
x о-»
■
■
лп О-»
с о
б)
Рис. 4.29. Структурная схема динамического КМОП ЛЭ дифференциального типа
4.1. Базовые логические элементы цифровых КМОП-микросхем 237
Одним из существенных недостатков такой схемы является большой перепад
напряжений в узлах Y, Y. Это обуславливает большое время разряда емкостей узлов
К, У, так как для того, чтобы переключить выходные инверторы, напряжения в этих
узлах должны уменьшиться ниже уровня Ucc/2. Одним из подходов, позволяющих
улучшить быстродействие Л Э такого типа, является снижение перепада
напряжений в узлах Y, У. Этот подход поясняется электрической схемой ЛЭ, приведенной
на рис. 4.296и получившей название КМОП дифференциальной логики с
установкой по эталону (sample-set differential logic — SSDL) [18]. Логический элемент
содержит дифференциальную каскодную потенциальную схему, три эталонных
транзистора VT2, VT3 и VT6, установочный транзистор VT1, дополнительную
разрядную схему триггерного типа на транзисторах VT4, VT5 и два буферных
инвертора D\, D2. Функционирование ЛЭ происходит в две фазы: эталон Т1,
установка Т2. В фазе Т1 синхросигнал С находится в высоком уровне С, — в высоком
уровне, транзисторы VT1, VT2, VT3 включены, a VT6 — выключен. При этом цепь
разряда емкости одного из узлов Y, Y образована одной из цепей
дифференциальной каскодной потенциальной схемы. В результате один из узлов Y, Y зарядится до
уровня напряжения близкого к +£/сс, а второй меньшего +6/^, определяемого
размерами транзисторов. При переходе в фазу Т2 транзистор VT1 выключается, а
VT6 — включается, что приводит к включению разрядной цепочки на транзисторах
VT4, VT5. При включенных транзисторах VT2, VT3 включение разрядной цепи
приводит к разряду емкости узла Y, (У) с меньшим напряжением через один из
транзисторов VT4, VT5 до уровня, близкого нулю. Высокий уровень в одном из
узлов Y, (Y), и низкий — в другом, переключают выходные инверторы D\,D2b
комплементарные состояния. Таким образом, окончательный разряд емкости узла Y,
(У) до нуля происходит не через длинную последовательную цепь п-МОП-
транзисторов дифференциальной схемы, а через разрядную цепочку VT4 и VT5.
Размеры этих транзисторов могут быть выполнены сколь угодно большими, что
улучшает длительности переходов в узлах К, У и повышает быстродействие ЛЭ.
Сравнительные характеристики по быстродействию различных динамических ЛЭ
с функцией Q= Л »2?»C»D+Л »(2? + C+D) даны в табл. 4.6.
Таблица 4.6. Сравнительные характеристики ЛЭ типа SSDL
ТипЛЭ
Статический КМОП
Динамический с дифференциальной
структурой
Динамический дифференциальный
типа SSDL
Число
номиналов
28
17
22
Быстродействие
10
12
8
Мощность
потребления
1,75
1,67
3,72
В отличие от других типов Л Э в рассматриваемой схеме быстродействие не
зависит отчисла последовательно соединенныхтранзисторов. Это связано с тем, что
разность уровней в узлах Y, Y составляет 300-400 мВ. Однако наличие
дополнительной разрядной схемы увеличивает приблизительно в 2 раза мощность
потребления ЛЭ. Поскольку на выходах ЛЭ установлены статические КМОП-инверторы
D\, D2, то ЛЭ типа совместимы со стандартными КМОП ЛЭ по уровням.
238 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
Х1
О
Y0
уоО-
У1о-
Y^O-
Y2Q—lj\
?20—Jj
V3o_IfT
X1
о
Л1
IXjvnT
rXTVT7_mVT9
VT1
VT2
VT3
О
VT5
iTlvTfilTlVTIO
Я1
VT4
"UJ
о
Я1
"UT"
VT14
"Ш
VT11
IVT13
VT15
Л1_
VT16
<>z
Выходная
буферная
схема
VT12
Рис. 4.30. Схема динамической КМОП-логики дифференциального типа на
«проходных» транзисторах
Повышения быстродействия за счет сокращения логического перепада
напряжений Ai/?. при сохранении помехозащищенности позволяет достичь схема ЛЭ,
описанная в [2] и называемая динамическая дифференциальная КМОП-логикана
«проходных» транзисторах — ДКЛ ПТ (CMOS differential pass-transistor logic).
Пример электрической схемы Л Этакого типа, выполняющей функцию
мультиплексора 4 на 1, представлен на рис. 4.30. Схема образована несколькими параллельными
цепями последовательно соединенных n-МОП-транзисторов и ее
функционирование основано на прохождении через две симметричных цепи п-МОП-
транзисторов дифференциальных входных переменных ГО^-КЗ, Y0 + Y3 в
зависимости от управляющих сигналов ХО, ХО, XI, XI. Каскадирование ДКЛПТ ЛЭ
возможно путем последовательного соединения нескольких цепей, однако для
уменьшения деградации уровней сигналов по последовательной цепи и
минимизации квадратичной зависимости времени задержки прохождения сигналов от
числа последовательно соединенных n-МОП-транзисторов необходимо включение
через регулярные интервалы буферных схем.
Помимо уменьшения деградации сигналов в схеме и увеличения выходных
токов ЛЭ с помощью выходных буферных схем осуществляется синхронизация
ЛЭ. Известен ряд и других динамических КМОП ЛЭ, таких как динамические
КМОП ЛЭ многостоковой (ДКМЛ) и каскадируемой многостоковой логики
(ДК2МЛ) [1] динамические КМОП ЛЭ без «гонок» по типу NORA [2] и другие [3],
однако они применения практически не получили и представляют теоретический
интерес.
Более простой системой, занимающей минимум площади на кристалле и
упрощающей синхронизацию микросхем, является однофазная система, применимая
4.1. Базовые логические элементы цифровых КМОП-микросхем 239
как к статическим, так и динамическим ЛЭ [8]. Простейшая схема цепи с
однофазным тактированием приведена на рис. 4.31 и содержит комбинационную схему
(логику) и элемент памяти ^-триггер). По положительному фронту синхросигнала
Сследующее состояние комбинационной схемы становится настоящим
состоянием и генерируется новое следующее состояние. Поскольку 0(-триггер тактируется
фронтом и «непрозрачен» для входной информации D, то сигнал состояния не
может проходить комбинационную схему больше, чем 1 раз за период Т. Таким
образом сдвиг данных в такой степени управляется тактируемым элементом памяти.
На рис. 4.32а представлена схема динамического синхронизируемого фронтом
0(-триггера, использующего девять транзисторов и одну линию синхронизации.
При необходимости использования статического О^тригтера можно использовать
традиционную КМОП-схему 0(-триггера на основе ключей передачи сигнала,
приведенную на рис. 4.326, однако такая схема имеет большое число
компонентов. При использовании вместо одного 0(-триггера, тактируемого фронтом, двух
D-триггеров типа «защелка» можно достичь более высокого быстродействия
системы и сократить число компонентов (рис. 4.33). Однако при использовании
традиционных КМОП-схем-«защелок» однофазное тактирование не повышает
быстродействия и такая схема требует многофазного тактирования. Причина
этого заключается в необходимости создания двух различных точек в каждом такте
синхронизации для запоминания сигнала. Поэтому для предотвращения «гонок»
в каждом триггере-«защелке» должен быть сформирован период удерживания
сигнала. Однако эта задача может быть решена созданием двух триггеров-«защелок»,
которые «прозрачны» для входного сигнала по различным частям синхросигнала, т.е.
по высокому и низкому уровням. На рис. 4.34а приведена схема такого D-триггера,
«прозрачного» для выходного сигнала D по высокому уровню синхросигнала, на
рис. 4.346— по низкому уровню.
Следующее
состояние
С
D
С
ТТ
О
4-
Настоящее
состояние
1
-Е ►
X
п
Комбинационная
схема
1
1
1
Рис. 4.31. Схема динамической КМОП-схемы с однофазным тактированием
Эта задача может быть решена и при использовании динамических ЛЭ с
предварительным зарядом. Схема такой системы приведена на рис. 4.35 и базируется
на двух ЛЭ: п- и р-типа. Итак, n-блок находится в фазе предварительного заряда,
когда синхросигнал С на низком уровне, и оценивает состояние своих стабильных
240 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
входов Хп, когда синхросигнал С при высоком уровне, р-блок находится в фазе
предварительного заряда при высоком уровне синхросигнала Сив фазе оценки — при
низком уровне синхросигнала С. Поэтому оба п- и р-блока могут при объединении
использовать один синхросигнал С. При этом в фазе оценки р-блок отслеживает
состояние n-блока и изменяет состояние выходов системы, независимо от
состояния входов п-блока. Принципы организации синхронизации смешанных структур
приведены в [1].
0+У„
О 0V
со
с± с±
rAfr-vn " во-fflt - B-t-"t"-t 0-f—оо
о о _Щ J Ш хс
vis cT m CT m
TiH±H HiJu
Тс Тё
СО 1 >С
-В>с
а) б)
Рис. 4.32. Схема динамического (а) и статического (б) элементов памяти, тактируемых
фронтом, системы с однофазным тактированием
X
Триггер
защелка
п-типа
Комбинационная
схема
Триггер
защепка
р-типа
Рис. 4.33. Схема динамической КМОП-системы с однофазным тактированием на
основе динамических D-триггеров типа «защелка»
П-ТИП
р-ТИП
o+uQ
О ov
а) б)
Рис. 4.34. Схемы динамических D-тригтеров типа «защелка»
0+и0
О ov
4.2. Элементы памяти цифровых К МОП-микросхем 24 I
л
L
с о-
лэ
п-типа
X
L
лэ
р-типа
и
Рис. 4.35. Схема динамической КМОП-системы с однофазным тактированием на
основе динамических КМОП ЛЭс предварительным зарядом р- и п-типа
4.2. Элементы памяти цифровых КМОП-микросхем
В КМОП-микросхемах используют элементы памяти (ЭП) на основе простейших
бистабильных ячеек, так и на основе более сложных триггеров D-типа. Однако
применение КМОП элементарной базы в цифровых микросхемах более эффективно, что
связано с предельно малым уровнем статической мощности потребления, а
схемотехнические варианты КМОП ЭП более разнообразны из-за возможности применения
в ЭП как статических, так и динамических принципов хранения информации.
4.2.1. Элементы памяти, тактируемые уровнем синхросигнала
Статические элементы памяти. Основным типом ЭП данного класса в цифровых
микросхемах является синхронный JD-триггер, тактируемый уровнем
синхросигнала. Простейшим способом реализации такого ЭП является построение его
по известным схемам, приведенным в [1] с использованием статических базовых
КМОП ЛЭ. Схема D-триггера на основе ЛЭ типа И-НЕ показана на рис. 4.36.
Однако применение ЭП такого типа в цифровых микросхем малоэффективно из-
за большого числа компонентов и большой площади, занимаемой на кристалле.
Поэтому в ряде работ для применения в МП микросхем высокой сложности были
предложены усовершенствованные варианты электрических схем D-триггеров,
тактируемых уровнем синхросигнала.
Схема ЭП типа 1 (рис. 4.37) построена на основе двух динамических ключей
(первый, входной на транзисторах VT1— VT4, второй, обратной связи^на
транзисторах VT5—VT8) и использует двухфазный сигнал синхронизации С, С.
D1
D2
Рис. 4.36. Схема ЭП на основе ЛЭ типа И-НЕ
О О
О О
242 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
О О
Рис. 4.37. Схемы ЭП на основе динамических ключей: базовая (а); с использованием
одного статического инвертора (б); с пониженной мощностью
потребления (в)
Допустим, на вход С подан высокий уровень сигнала, на вход С — низкий
уровень. При этом транзисторы VT2, VT3 открыты, первый ключ функционирует, как
обычный инвертор, и входной сигнал со входа D передается через узел А и ЛЭ D на
выход Q в прямой форме. В этом режиме транзисторы VT6, VT7 закрыты и
изолируют транзисторы VT5, VT8, ключа обратной связи от узла А.
При изменении фазы синхросигналов (С — на низкий уровень, С — на высокий)
транзисторы VT2, VT3 закрываются и отключают входной ключ от входа D, а в
узле А на паразитной емкости сохраняется последний уровень сигнала. При этом
транзисторы VT6, VT7 включаются, и ключ обратной связи вместе с ЛЭ D
образуют бистабильную статическую ячейку, в которой запоминается уровень сигнала
в узле А и ЭП переходит в режим хранения. С целью сокращения компонентов
в схеме ЭП в качестве инвертора обратной связи возможно применение
статического инвертора (транзисторы VT5, VT6, рис. 4.376) [6].
Однако в такой схеме для переключения из состояния низкого уровня в
состояние высокого уровня необходимо, чтобы транзисторы VT1, VT2 были способны
переключить ток, отдаваемый включенным транзистором VT6. И, наоборот, при
переходе из состояния высокого уровня в состояние низкого уровня ток,
отдаваемый транзисторами VT3, VT4, должен бытьдостаточным для перевода включенного
транзистора VT5 в область насыщения. Для этого транзисторы VT1— VT4 имеют
размеры больше, чем у VT5, VT6. Однако такой способ управления ЭП характери-
4.2. Элементы памяти цифровых КМОП-микросхем 243
зуется повышенными значениями тока потребления /сс в режиме переключения и
мощности потребления Р
Схема КМОП ЭП с пониженной мощностью потребления показана на
рис. 4.37в [7]. Для этого в выходной инвертор введен дополнительный «проход-
ной»_ключ на транзисторах VT8, VT9. При подаче низкого уровня сигнала на
вход С и высокого на вход С (режим сквозной передачи сигнала на выход Q) этот
ключ изолирует транзисторы VT10, VT7 выходного инвертора, разрывает цепи
обратной связи бистабильной ячейки ЭП и тем самым уменьшает ток,
потребляемый ЭП.
Схема ЭП типа 2 [5], приведенная на рис. 4.38а, построена на основе двух
коммутируемых «проходных» ключей (первый, входной на транзисторах VT1, VT2;
второй, обратной связи на транзисторах VT3, VT4 и использует двухфазную
синхронизацию С, С. Допустим, что на вход С подан высокий уровень сигнала, на вход
С — низкий. Тогда входной ключ открыт и передает сигнал со входа D через
инвертор D\ на выход Q в инверсной форме. При этом ключ обратной связи закрыт
и отключает инвертор D2 от узла А и тем самым разрывает обратную связь в
бистабильной ячейке D\,D2. При изменении фазы синхросигналов С, С, на
противоположную входной ключ закрывается и изолирует узел А от входа D. При этом на
паразитной емкости узла А сохраняется последнее значение уровня сигнала
входа D. Одновременно открывается ключ обратной связи, и инверторы D\, D2
образуют бистабильную статическую ячейку, в которой запоминается уровень
сигнала узла А. Триггер переходит в режим хранения. Возможно упрощение схемы
D-триггера путем исключения ключа обратной связи [8] по схеме, приведенной
на рис. 4.385.
VT4
с
I
С
г
?
VT3
ш
Т
D1
4Ь
D1
jTi-1—О О
Со 1
J_VT2
ОС g
D2
гЕг
VT1
со-
D1
ft
-OQ
VT1
а) б)
Рис. 4.38. Схемы ЭП на основе «проходных» ключей: базовая (а); с использованием
одного «проходного» ключа (б)
Однако для переключения такой схемы необходимо, чтобы нагрузочная
способность схемы, управляющей входом D, а также транзисторов ключа VT1, VT2, была
достаточной для коммутации выходных токов низкого / и высокого / уровней
инвертора D2. Для этого размеры транзисторов VT1, VT2, а также схемы, управля-
244 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
ющей входом D, выполняют превосходящими размеры транзисторов инверторов
D\, D2. Иногда во входном ключе для упрощения синхронизации исключают
р-МОП-транзистор VT2 (на рисунке показан штрихом) и синхронизацию
осуществляют одним синхросигналом С. Однако поскольку уровень сигнала в узле А
по выходу D снижается на значение 11™^ порог переключения UmT инвертора D\
для надежного переключения выполняют пониженным:
mT<vji\
(4.19)
Схема ЭП типа 3, получившая большую известность в литературе, приведена
на рис. 4.39а и представляет собой комбинацию ЭП двух типов. На входе схема D
содержит «проходной» ключ на транзисторах VT1, VT2, а в цепи обратной связи —
динамический ключ на транзисторах VT3, VT6. Допустим, на вход С подан сигнал
высокого уровня, а на вход С — низкого. Тогда входной ключ открыт и сигнал со
входа D в инверсной форме через инвертор D\ передается на выход Q. При этом
транзисторы VT4, VT5 выключены и изолируют транзисторы VT3, VT6 ключа
обратной связи от узла А. При изменении фазы синхросигналов С, С на
противоположную входной ключ закрывается и изолирует узел А от входа D. При этом на
паразитной емкости узла А сохраняется последний уровень сигнала входа D.
Одновременно открываются транзисторы VT4, VT5 и включенный ключ обратной
связи вместе с инвертором D\ образуют бистабильную статическую ячейку памяти.
Тогда D-триггер переходит в режим хранения. Иногда с целью упрощения схемы
в ключе обратной связи исключают один из синхронизирующих транзисторов
(рис. 4.396) [1].
DO
VT2
ОО D»
VT1
+Un
-L VT5
■§■
i
0V
-ОО
VT4
VT3
а) б)
Рис. 4.39. Схема ЭП комбинированного типа: базовая (а); упрощенный вариант (б)
Упростить синхронизацию блоков микросхем позволяют D-триггеры,
использующие один синхровход С (С). Схемы такого типа, первая из которых
синхронизируется прямым сигналом С, а вторая — инверсным С, показаны на рис. 4.40а и б.
В схеме [30] на рис. 4.40, при подаче высокого уровня синхросигнала С, транзистор
VT1 открыт и обеспечивает передачу сигнала со входа D на выход Q через инвертор D.
Транзистор VT2 при этом закрыт и отключает транзистор обратной связи VT3.
4.2. Элементы памяти цифровых КМОП-микросхем 245
Транзистор VT4 способствует регенеративному включению ЛЭ D и повышает
уровень напряжения в узле А до уровня Ucc, пониженный входным транзистором VT1.
При подаче низкого уровня синхросигнала Странзистор VT1 закрывается,
блокирует передачу сигнала со входа D и сохраняет на паразитной емкости узла А
последнее значение сигнала. При этом транзистор VT2 включается и пара
транзисторов VT3, VT4 вместе с инвертором D\ образуют статическую бистабильную ячейку,
сохраняющую последнее состояние узла А. Аналогично функционирует и схема
ЭП, приведенная на рис. 4.406, при подаче синхросигнала С противоположной
полярности [1].
На рис. 4.41 приведена электрическая схема ЭП типа 3, обладающая
пониженным уровнем мощности потребления. Это достигается отключением в режиме
передачи входного сигнала цепи: синхровходС (С) — синхронизирующий
транзистор инвертора обратной связи VT5 (VT8) — информационный вход D. Для этого
исток транзистора VT6 подключают к синхровходу С, а исток транзистора VT3 —
ксинхровходуС [2].
О О
D
о-Ф—.. Г}
VT1 А
0V
а) б)
Рис. 4.40. Электрические схемы ЭП с одним прямым (а) и инверсным (б)
синхросигналом
о—t
D О
с0
Рис. 4.41. Схема ЭП комбинированного типа с пониженной мощностью
потребления
246 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
О
О
VT2
О
О
D2
VT3
D
о—е- -р—о
VT1
0V
а)
б)
Рис. 4.42. Базовая схема ЭП с дифференциальным входным каскадом (а) и
измененной схемой синхронизации (б)
Электрическая схема D-триггера типа 4 получила распространение в ЭП
системах «конвейерного» типа, как обеспечивающая максимальное быстродействие
(рис. 4.42а) [3]. Схема содержит бистабильную ячейку на инверторах D\, D2 и
синхронизируемый дифференциальный входной каскад на транзисторах VT1 —VT3.
При высоком уровне сигнала на синхровходе С синхронизирующий транзистор
VT1 открыт и сигналы со входов D, D передаются на выходы Q, Q. Параллельно
с передачей осуществляется запись сигнала в бистабильную ячейку D\, D2. Для
устойчивой работы ЭП размеры транзисторов инверторов D\, D2, должны быть
меньше размеров транзисторов VT1—VT3. При подаче низкого уровня сигнала на
вход С транзистор VT1 закрывает входные транзисторы VT1, VT2, и блокирует
передачу сигналов со входов D, D. Триггер переходит в режим хранения и на
выходы Q, Q, поступают уровни сигналов, записанные в бистабильной ячейке D\, D2.
По аналогичному принципу функционирует и электрическая схема триггера,
приведенная на рис. 4.426 [34], отличающаяся измененной цепью синхронизации.
Динамические элементы памяти. Предельно низкие токи утечек компонентов
КМОП-микросхем позволяют использовать в них ЭП, построенные по
принципу динамического запоминания информации (динамические ЭП). Такие ЭП
имеют минимальное число компонентов и особенно удобны для применения в
МП-микросхем «конвейерного»типа.
Варианты D-триггеров, тактируемых уровнем, приведены на рис. 4.436 и
подробно описаны в [5]. Схема на рис. 4.43а построена на основе статического
инвертора на транзисторах VT3,VT4 и «проходного» ключа на транзисторах VT1, VT2.
При низком уровне синхросигнала на входе С, высоком — на входе С «проходной»
ключ открыт и информационный сигнал со входа D в инверсной форме поступает
на выход. При изменении фаз сигналов С, С на противоположные ключ
закрывается и в узле А на паразитной емкости С инвертора временно сохраняется
последний уровень сигнала, удерживающий состояние инвертора, который формирует
выходной сигнал Q- При изменении уровня напряжения на емкости С (за счет
заряда/разряда токами утечки) необходима повторная регенерация уровня.
4.2. Элементы памяти цифровых КМОП-микросхем 247
+Ur,
i J
С
<>——О.
О
с
*-1
0V
а;
#—О о
Рис. 4.43. Базовые электрические схемы динамических ЭП на основе «проходного» (а)
и динамического (б) ключей
П-ТИП
р-тип
D
°-н
е;
о +и°
О ov
о
<мЧ
г;
О +ио
о
О ov
Рис. 4.44. Схемы динамических ЭП с одним синхровходом (а, б) и со «смещенными»
уровнями сигналов (в, г)
248 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
Вариант схемы на рис. 4.435 отличается тем, что триггер построен на основе
динамического ключа, а в качестве элемента, запоминающего уровень,
используется емкость нагрузки С триггера. Основным недостатком приведенных схем
динамических D-триггеров является необходимость в двух синхросигналах: прямом С
и инверсном С. Для упрощения синхронизации можно использовать динамические
D-триггеры, тактируемые одним синхросигналом С. Варианты схем такого типа
рассмотрены в [6], а их электрические схемы приведены на рис. 4.44а, б. Первая из
схем построена на основе двух последовательно соединенных динамических
инверторов n-типа. При высоком уровне синхросигнала на входе С синхронизирующие
транзисторы VT2, VT5 инверторов открыты, и информационный сигнал со входа D
передается в прямой форме на выход Q. При изменении фазы синхросигнала на
противоположную синхронизирующие транзисторы VT2, VT5 закрыты и в
триггере сохраняется уровень последнего передаваемого сигнала. Вторая схема построена
на основе динамических инверторов р-типа и функционирует аналогично первой.
Для упрощения рассмотренных схем во вторых инверторах возможно
исключение синхронизирующего транзистора VT5, в результате чего выходной инвертор
становится статическим.
Такие ЭП называют динамическими со «смещенными» уровнями [6], варианты
их электрических схем п- и р-типов приведены на рис. 4.44в и г, а
функционирование аналогично рассмотренным выше схемам. В таких ЭП вдвое снижена емкость
по входу, что повышает их быстродействие.
4.2.2. Элементы памяти, тактируемые фронтом синхросигнала
Основным типом ЭП данного класса с цифровых микросхем является 0(-триггер,
тактируемый фронтом синхросигнала. Наиболее удобной формой реализации
такого ЭП является известная схема О^триггера, имеющая структуру «трех триггеров»,
и использующая статические КМОП ЛЭ. Схема такого триггера с использованием
ЛЭ типа И-НЕ приведена на рис. 4.45, его функционирование и параметры
рассмотрены в [1].
Рис. 4.45. Схема D-триггера, тактируемого фронтом синхросигнала, на основе
статических КМОП ЛЭтипа И-НЕ
4.2. Элементы памяти цифровых КМОП-микросхем 249
D О--
-С
-D1
Л
о<
V
р
г. О—II 1
2£—с^
в;
'О-1-
D2
^J
/
<1
D
С
D
Г*
Л
D
Q1
01
1
S
D
С
72
Н
Q2
5-о
Q2
Рис. 4.46. Базовые схемы D-триггера, тактируемые фронтом типа M-S: с двухфазной
синхронизацией С, С (а); с однофазной синхронизацией С (б); с
использованием D-триггеров (в)
Однако из-за большого числа компонентов применение ЭП такого типа так же
малоэффективно в ЭП микросхем высокой сложности. Поэтому наиболее
употребляемой структурой ЭП, тактируемых фронтом, является структура типа «M-S»
(master/slave — ведущий/ведомый). Эта структура предполагает последовательное
соединение двух D-триггеров, тактируемых уровнем. При этом фаза тактирования
первого триггера (ведущего М) противоположна фазе тактирования второго
(ведомого S). Первая из таких схем показана на рис. 4.46а. При низком уровне сигнала
на входе С, высоком С — на входе, ведущий триггер 71 функционирует в режиме
передачи сигнала вход — выход Q, ведомый 72 в режиме хранения предыдущей
информации. При изменении фазы синхросигнала на противоположную ведущий
D-триггер переходит в режим хранения информации, ведомый 72 передает
информацию из ведущего триггера на выход Q.
Схемы 0(-триггера, тактируемого фронтом и использующего однофазную
синхронизацию показан на рис. 4.466. В этой схеме для обеспечения
противофазной синхронизации ведущего 71 и ведомого 72 триггеров в цепь синхронизации
введен дополнительный инвертор D\. При использовании в качестве ведущего и
ведомого триггеров, имеющих дифференциальные входы D, D, необходимо
введение дополнительного инвертора Ш и на входе ОЭП (рис. 4.46в). В качестве
ведущего и ведомого триггеров 71, 72, рассмотренныхЭП можно использовать
рассмотренные выше схемы статических D-триггеров. При использовании в МП-структурах
«конвейерного» типа возможно использование схем динамических D-триггеров,
тактируемых уровнем. Однако, учитывая тот факт, что ведущий D-триггер 71
используется для временного хранения информации, а ведомый — для статического,
возможно использование структур смешанного типа с соответствующей
синхронизацией. В такой структуре ведущий D-триггер выполняют динамическим, а
ведомый — статическим.
250 Глава 4. Схемотехнические решения цифровых К МОП-микросхем
Рис. 4.47. Электрическая схема D-триггера, тактируемого фронтом на основе
динамических КМОП ЛЭ
При использовании динамических КМОП ЛЭ возможно построение 0(-триг-
геров, тактируемых фронтом, более простой структуры, более быстродействующих
и содержащих меньшее число компонентов. Схема 0(-триггера такого типа
показана на рис. 4.47 и использует три последовательно соединенных динамических
инвертора (первый, на транзисторах VT1-VT3 — р-типа, и второй и третий, на
транзисторах VT4—VT6, VT7—VT9 — n-типа). При низком уровне синхросигнала С
первый инвертор открыт и передает информацию на вход второго инвертора, а
второй и третий инверторы закрыты и сохраняют предыдущую информацию. При
изменении фазы синхросигнала С на противоположную первый инвертор
закрывается, однако уровень сигнала на его выходе сохраняется за счет входной емкости
второго инвертора. Этот уровень через открытые второй и третий инверторы
поступает на выход Q ЭП.
Литература к главе 4
1. Белоус А.И., Емельянов В.А., Турцевич А.С. Основы схемотехники
микроэлектронных устройств. — М.: Техносфера, 2012. - 472 с.
2. Алексеенко А.Г. Основы микросхемотехники. — М.: Физматиздат, 2002.
3. Казеннов Г., Кремлев В. Полупроводниковые интегральные микросхемы / Под
ред. Я. Коледова. — М.: Высшая школа, 1987.
4. Фрике К. Вводный курс цифровой электроники. — М: Техносфера, 2003.
5. Угрюмов Е.П. Цифровая схемотехника. - СПб.: БВХ-Петербург, 2002.
6. Уейкерли Дж. Проектирование цифровых устройств. - М.: Постмаркет, 2002.
7. Мкртчян CO., Мелконян СР., Абгарян Р.А. Схемотехника защиты цифровых БИС
от перегрузок // Электронная техника. Микроэлектронные устройства. — 1990. —
Вып. 4 (82). - Сер. 10. - С. 30-34.
8. Белоус А.И., Яржембицкий В.Б. Схемотехника цифровых микросхем для систем
обработки и передачи информации. — Минск: УП Технопринт, 2001. — 116 с.
Дополнительная литература
1. https://www.radiosovet.ru/book/teoria/3415-cifrovye-ustroystva-i-mikroprocessory-
uchebnoe-posobie.html
2. https://portal.tpu.rU/SHARED/v/VEAZOR/students/Tabl/Electronic.pdf
3. http://www.unt.kiev.ua/library_books/%D0%9A%D0%B0%D 1 %84%D0%B5%D0%B4%
D1%80%D0%B0%20%D1%96%D0%BD%D1%84%D0%BE%D1%80%D0%BC%D0%
B0%D1%86%D1%96%D0%B9%D0%BD%D0%B8%D1%85%20%D1%82%D0%B5%-
D1%85%D0%BD%D0%BE%D0%BB%D0%BE%D0%B3%D1%96%D0%B9/%D0%
95%D0%BB%D0%B5%D0%BA%D1%82%D1%80%D0%BE%D1%82%D0%B5%D
1 %85% D0% BD% D1 %96% D0% BA% D0% B0%20% D1 %82% D0% B0%20% D0% B5%
D0%BB%D0%B5%D0%BA%D1%82%D1%80%D0%BE%D0%BD%D1%96%D0%
BA%D0%B0/%D0%9C%D0%B0%D1%80%D1%87%D0%B5%D0%BD%D0%BA%
D0%BE%20%D0%9E%D1%81%D0%BD%D0%BE%D0%B2%D1%8B%20%D1%8
D%D0%BB%D0%B5%D0%BA%D1%82%D1%80%D0%BE%D0%BD%D0%B8%D
0%BA%D0%B8%20%D0%A3%D1%87%D0%B5%D0%B1%D0%BD%D0%BE%D
0%B5%20%D0%BF%D0%BE%D1%81%D0%BE%D0%B1%D0%B8%D0%B5%20
%D0%B4%D0%BB%D1%8F%20%D0%B2%D1%83%D0%B7%D0%BE%D0% B2.pdf
4. https://www.elec.ru/library/info/cifrovye-kmop-mikroshemy/
5. https://zh.b-ok2.org/book/2392069/7cbd 1 с
ГЛАВА 5
СХЕМОТЕХНИЧЕСКИЕ РЕШЕНИЯ
БИПОЛЯРНЫХ МИКРОСХЕМ
5.1. Цифровые микросхемы на биполярных
транзисторах с диодами Шоттки
Как известно, биполярные и полевые транзисторы выполняют одинаковые
функции: работают в электрических схемах или в качестве линейного усилителя, или
в качестве электронного ключа.
Достоинства и недостатки биполярных и полевых транзисторов вытекают из
физических явлений, лежащих в основе их работы. Так, работа биполярных
транзисторов основана на явлении инжекции неосновных носителей заряда в базу через
прямосмещенный эмиттерный переход: при изменении входного управляющего
тока изменяется поток инжектированных носителей заряда, что приводит к
изменению выходного тока. Таким образом, биполярный транзистор управляется током,
его входное сопротивление мало, а выходной ток обеспечивается носителями обоих
знаков (дырками и электронами).
Работа полевых транзисторов основана на явлении эффекта поля. Под действием
изменения приложенного к затвору напряжения изменяется проводимость
канала, что приводит к изменению величины выходного тока. Таким образом, полевой
транзистор управляется напряжением, его входное сопротивление велико, так как
входная цепь от выходной изолирована диэлектриком. Выходной ток полевых
транзисторов обеспечивается основными носителями одного знака (или дырками,
или электронами в зависимости от типа проводимости канала).
Однако МОП-транзисторы имеют и недостатки. Во-первых, вследствие
относительно высокого сопротивления канала в открытом состоянии падение
напряжения на открытом МДП-транзисторе заметно больше, чем падение напряжения
на насыщенном биполярном транзисторе. Этот недостаток усугубляется еще и тем,
что температурная зависимость сопротивления канала сильнее, чем зависимость
от температуры напряжения насыщения биполярного транзистора (сопротивление
канала открытого МДП-транзистора в диапазоне температур 25—150 °С
увеличивается в 2 раза, а напряжение насыщения биполярного транзистора — примерно
в 1,5 раза). Во-вторых, МОП-транзисторы имеют меньшее значение предельной
температуры, равное 150 °С, а для кремниевых биполярных транзисторов предельная
рабочая температура может достигать 200 "С. Этот факт офаничивает применение
МДП-транзисторов в режимах эксплуатации с повышенной температурой
окружающей среды. Биполярные микросхемы также более устойчивы к воздействию
различных ионизирующих воздействий (радиации), поэтому они широко
используются в системах вооружений и военной техники.
5. /. Цифровые микросхемы на биполярных транзисторах с диодами Шоттки 253
5.1.1. Базовые логические элементы ТТЛШ цифровых микросхем
В качестве базовых ЛЭ транзисторно-транзисторной логики с диодами Шоттки
(ТТЛШ) в микросхемах используются различные варианты ТТЛ схем с простым
инвертором. Простейшая электрическая схема ТТЛШ базового ЛЭ приведена на
рис. 5.1 и включает два транзистора с диодом Шоттки (один из которых много-
эмиттерный (МЭТ)) и три резистора. Анализ функционирования, статических и
динамических характеристик такого ЛЭ приведен в [1, 2]. Особенностью данной
схемы является невысокое пороговое напряжение переключения:
tfr=tf£'-t/SSi = 0,75-0,2 = 0,55B.
Входы
Рис. 5.1. Схема базового ТТЛШ ЛЭ
Это обуславливает высокое быстродействие и низкую помехоустойчивость Л Э и
требует при их применении в микросхемахдополнительных элементов согласования
с внешними устройствами. Входная характеристика ЛЭ приведена на рис. 5.2а, а
ЛЭ характеризуется входным током низкого уровня:
IlL =
Uсс~Цбэ ~Ui
д.
Входной ток высокого уровня 1Ш равен току утечки перехода коллектор —
эмиттер транзистора VT1 транзистора с диодом Шоттки.
Выходные характеристики приведены на рис. 5.2, бив открытом состоянии
соответствуют кривой 1, а в закрытом — кривой 3. В открытом состоянии
напряжение U0I на выходе Л Э:
и oi ~U кэо +
Ucc~Ukbo
+ Ic
rK «0,25-=-0,3 В,
где (/кэо — остаточное напряжение коллектор — эмиттер открытого выходного
транзистора VT2 при 1К = 0; гк — выходное сопротивление (сопротивление
коллектора) открытого выходного транзистора VT2;
В закрытом состоянии выходное напряжение 1/0НЛЭ практически определяется
значением напряжения питания U^.
254 Глава 5. Схемотехнические решения биполярных микросхем
Uон Uее 'он ' "2
и при U^ = 5 В; U0H = 5 В.
Сравнивая значения выходных напряжении U0H, U0I со значением входного
порогового напряжения Ur видно, что ЛЭ имеет значительно различающиеся запасы
помехоустойчивости к положительной и отрицательной помехам:
AUT+ = UT- U„ = UT- U0I = 0,55 - 0,3 = 0,25 В;
AUf = UIH - Ur = U0H - UT= 5,0 - 0,55 = 4,45 В.
Это различие приводит ктому, что длительность перехода входного напряжения
из высокого уровня в низкий tHI значительно выше, чем длительность перепада t]H
из низкого в высокий уровень. В [2, 3] показано, что времена задержки ЛЭ ТТЛ Ш
в аппроксимированной форме можно представить в виде:
TVT1
ип«[с7г+с^+{с1+сп)/^2}Рон Vl-
tPLH и[Ск +Сш +Cz. + Cn_]-- ,„,, ■
U СС I Л2 + 1 OL
где С^17 — емкость коллекторного перехода транзистора VT2; Сш^2 — емкость
перехода Шоттки транзистора VT2; С„ — паразитная емкость изоляции транзистора VT2
и резистора R2; Ct — емкость нагрузки.
Из этих формул следует, что времена / / зависят от перепадов
напряжений на входе ЛЭ, поэтому из-за большого различия AUr+ и AUr~ значения tPIH, tPHI
будут существенно отличаться. Простейшим методом уменьшения этого различия
является снижение напряжения питания Ucc, позволяющее уменьшить выходное
U0H. Однако при отсутствии резистора R3 минимальные значения напряжения Ucc,
ограничивается уровнем:
Uec>U%,2 + U%.
Введение резистора R3 (рис. 5.1) позволяет достичь снижения значения
напряжения питания до уровня: f/cc(nv = t/bs и уменьшить различие в значениях
времен задержки / tpHl. Однако при этом существенно увеличивается входной
ток низкого уровня / Другим, широко распространенным приемом ограничения
выходного напряжения высокого уровня U0H и обеспечения симметричных
относительно порога переключения UT входных воздействий £/ £/ является
использование на выходе Л Э схемы oфaничeнияZ0(pиc. 5.3). Варианты схем ограничения
могут быть различными, их выбирают исходя из требуемых значений выходного
напряжения £/ Введение схемы ограничения Z0 на выходную характеристику во
включенном состоянии практически не влияет, однако приводит к существенному
изменению выходной характеристики ЛЭ в выключенном состоянии (кривая 3 на
рис. 5.26).
5. /. Цифровые микросхемы на биполярных транзисторах с диодами Шоттки 255
/а, мА
0,05
-0,05
-0,1
-0,15
-0,2
-0,25
Un 1^ = 0,55 В
0,5lf 1,0 1,5
^.^1
2/
2,0 Uv В
5 U0,B
а;
е;
Рис. 5.2. Входная (а), выходная (б) статические характеристики базового ТТЛШ ЛЭ
гтг
г
о
^0
0V
Рис. 5.3. Схема ТТЛШ ЛЭ с ограничением выходных уровней
Из рисунка следует, что при изменении выходного тока /он выходное
напряжение высокого уровня Uom практически не изменяется, а его значение определяются
напряжением ограничения UR. При выходном токе
, . Ucc-Ur
lou> R2
схема ограничения отключается, и выходное напряжение Uom уменьшается.
Эффективным способом ограничения выходного напряжения высокого
уровня U0H является применение р-п-р транзистора VT3, включенного по схеме
на рис. 5.4 [5]. При высоком уровне напряжения UIH на входе ЛЭ транзистор VT1
закрыт, a VT2 — открыт.
При этом на переходе коллектор-база транзистора VT2 устанавливается
напряжение:
256 Глава 5. Схемотехнические решения биполярных микросхем
1 1 '—Г
-о+исс
0V
Рис. 5.4. Схема ТТЛШ ЛЭ со схемой ограничения на основе p-n-р транзистора
поэтому p-n-р транзистор VT3 закрыт и на работу схемы не влияет. При подаче
входного напряжения низкого уровня £/ транзистор VT1 открывается, и в базе
p-n-р транзистора VT3 и п-р-п транзистора VT2 устанавливается низкий уровень
напряжения:
иГ-
U IL + U КЭН>
поэтому транзистор VT2 закрыт, a VT3 открыт. Вследствие этого на выходе ZuenH
«выход-переход» «база-эмиттер VT3» — переход «коллектор-эмиттер» «VT1- вход»
установится выходное напряжение высокого уровня:
При этом запасы помехоустойчивости по входу:
Ai/7+ = 0,55-0,25 = 0,3B;
AUT~ = 1,25 -0,55 = 0,65 В.
Ограничить выходное напряжение высокого уровня можно за счет введения
схем ограничения в цепь питания ЛЭ. Электрическая схема, приведенная на
рис. 5.5 [4], иллюстрирует ЛЭ такого типа. В качестве элемента ограничения,
снижающего выходное напряжение высокого уровня, используется резистор R4.
За счет токов, потребляемых Л Э и протекающих через резисторы R\—R3 в
выключенном состоянии, на резисторе R4 создается падение напряжения, понижающее
напряжение в узле А и уменьшающее выходное напряжение высокого уровня U0H.
Значение напряжения вузлеЛ при 1/^= 1,5 В и номиналах резисторов RI—R4,
показанных на схеме (рис. 5.5), составляет около 1 В.
Применение на выходе ЛЭ в качестве элемента заряда емкости нагрузки —
пассивного элемента — резистора R2 (рис. 5.1) обуславливает — увеличенную
длительность фронта выключения выходного сигнала tIH и повышенную мощность
потребления в открытом состоянии Р
5. /. Цифровые микросхемы на биполярных транзисторах с диодами Шоттки 257
Я4
+ип
т
х—х—х^~~
П П П °'7Я
ЯЗ Я2
2Я
Х1
Х2 0
в—Ivri ^K
0V
-в
Рис. 5.5. Схема ТТЛШ ЛЭ со схемой ограничения в цепи питания
Я1
Х1
Х2°
£Г
Я2
Г—гТ
J-, Я4
+ll
VT1
\и
VT2
(^
VT3
VT4
* О
0V
Рис. 5.6. Схема ТТЛШ ЛЭ с активным выходом
Поэтому ряд схем ТТЛШ ЛЭ направлен на устранение этого недостатка путем
применения на выходе двух управляемых активных компонентов — транзисторов.
Так, в электрической схеме ЛЭ, приведенной на рис. 5.6 [1], разряд емкости
нагрузки обеспечивается транзистором VT4, а заряд — транзистором VT3.
Управление транзистором VT3 обеспечивается цепью, содержащей транзистор VT2 и
генератор тока G, включенный параллельно выходному транзистору VT4. При
подаче входного напряжения высокого уровня Uihtok, задаваемый транзистором
VT1, резисторами Rl, R2 поступает в базы транзисторов VT2, VT4 и открывает их.
Открытый транзистор VT4 разряжает емкость нагрузки, а открытый транзистор
VT2 пропускает ток генератора, который понижает напряжение в базе транзистора
VT3 и закрывает его. Для надежного запирания транзистора VT3 необходимо
выполнение условия:
Ucc-IoR3 <иЧэ-
258 Глава 5. Схемотехнические решения биполярных микросхем
Рис. 5.7. Схема ТТЛ Ш ЛЭс расширенными функциональными возможностями
При этом в сравнении со схемой ЛЭ (рис. 5.1) за счет закрытого транзистора
VT3 обеспечивается уменьшение мощности потребления Р При подаче входного
напряжения низкого уровня £/ транзисторы VT2 и VT3 переходят в закрытое
состояние, и источниктока G отключается. При этом открывается транзистор VT3,
заряжающий емкость нагрузки. Значение тока заряда может ограничиваться резистором
R4, имеющим сопротивление в несколько раз ниже, чем у резистора R2 (рис. 5.1).
Схема ЛЭ, приведенная на рис. 5.1, как известно, позволяет выполнять
функцию «И-НЕ» входных переменных с помощью многоэмиттерного транзистора VT1
и функцию «монтажного ИЛИ» объединением выходов нескольких ЛЭ.
Электрическая схема, приведенная на рис. 5.7, иллюстрирует пример ЛЭ с расширенными
функциональными возможностями, и отличается тем, что помимо формирования
функции «И» с помощью МЭТ VT1 она формирует дополнительно функцию «И» по
эмиттеру транзистора VT2. Для формирования необходимых выходных уровней
сигналов использован транзистор VT3, одновременно выполняющий функцию инверсии.
В этом случае ЛЭ выполняет функцию:
Z = Xl-X2XZ(Yl-Y2-Yi).
Как было отмечено, ТТЛ Ш Л Э обладают низкой помехозащищенностью из-за
невысокого входного порога переключения UT Одним из приемов, позволяющих
повысить его помехозащищенность, является формирование у него передаточной
характеристики «гистерезисного» типа. Пример электрической схемы такого ЛЭ
показан на рис. 5.8 [4]. В исходном состоянии при входном напряжении низкого
уровня £/ транзистор VT2 закрыт и на выходе устанавливается выходное
напряжение высокого уровня U0H. Это напряжение удерживает диод обратной связи
VDS в закрытом состоянии, поэтому при повышении входного напряжения £/
переключение ЛЭ произойдет при уровне:
5. /. Цифровые микросхемы на биполярных транзисторах с диодами Шоттки 259
R1
5
VT1
R3
VDS
ff
♦f
Х1
Х2
£p^ZX^.
а;
и
_^сс
Я2
,ov
R1
R2
Л
—О
^1
VT1
R3
0V
в;
Рис. 5.8. СхемаТТЛШ ЛЭ повышенной помехоустойчивости: с передаточной
характеристикой «гистерезисного» типа (а); с повышенным входным порогом
переключения с помощью транзистора VT3 (б); с повышенным входным
порогом переключения за счет диода (в)
£/т7=£/^2 + £/£н*0,55В.
При отпирании транзистора VT2 на выходе ЛЭ установится напряжение
низкого уровня £/ которое приведет к отпиранию диода VDS и перехвату тока базы
входного транзистора VT1, переходящего в закрытое состояние. Однако открытое
состояние выходного транзистора VT2 будет при этом поддерживаться током,
протекающим через резистор R3, а на базе транзистора VT1 установится напряжение:
поэтому при снижении входного напряжения £/ выключение транзистора VT1
(а соответственно, и выключение транзистора VT2) произойдет при входном
напряжении:
Ui
-u7l-
■ //m-
0,1В.
Другим известным способом повышения порогового напряжения
переключения (/?.ЛЭ является введение схемных компонентов между коллектором входного
транзистора VT1 и базой выходного транзистора VT2. Так, в схеме, приведенной на
рис. 5.86 в качестве компонента, повышающего порог переключения, используется
транзистор VT3.
260 Глава 5. Схемотехнические решения биполярных микросхем
В схеме, приведенной на рис. 5.8в [4], в качестве такого компонента
используется диод, функцию которого выполняет один из переходов «база-эмиттер»
транзистора VT1. В ЛЭ такого типа порог переключения повышается до уровня:
Известен также ряд других ЛЭ ТТЛ Ш типа применяемых в цифровых
микросхемах и описанных в работах [1].
5.1.2. Базовые ЛЭ Шоттки транзисторной логики
Основная электрическая схема базового ЛЭ Шоттки транзисторной логики
(ШТЛ) [1] приведена на рис. 5.9 и представляет собой простейший инвертор на
ключевом транзисторе VT1 с «шунтирующим» диодом Шоттки VDS и набором
«развязывающих» диодов Шоттки VDS1—VDS3 в его коллекторе. Такая конструкция,
содержащая минимальное число схемных компонентов, обуславливает небольшую
площадь ЛЭ, занимаемую на кристалле, и низкие значения паразитных емкостей
ЛЭ и реализует функцию «размноженной» инверсии, причем каждый из выходов,
образованных анодами диодов Шоттки VDS1— VDS3, электрически изолирован. Это
допускает «монтажное» объединение выходов различных Л Э и формирование таким
образом функции «НЕ-И». Статические характеристики ШТЛ ЛЭ рассмотрены
в [4]. Особенностью ШТЛ ЛЭ является небольшой логический перепад выходных
напряжений U^ связанный с наличием двух типов диодов Шоттки: «шунтирующего»
и «развязывающих» VDS1—VDS3:
\,Т _,г ТТ — Г/*7"1 lT]rn ,TtVDSl(yDS2-VDS3) — Ttn>S0 r,VDS\(VDSiyDS-i)
L±U T — U ОН U OL — U БЭ U КЭН ■•" U ПР — U ПР U ПР
О Y3
О V2
ОУ1
40V
Рис. 5.9. Схема базового ШТЛ ЛЭ
О
VDS0
ft
VDS3
#
VDS2
-&
#
VDS1
X
О *
VT1
5. /. Цифровые микросхемы на биполярных транзисторах с диодами Шоттки 26 I
Отсюда следует, что для обеспечения работоспособности необходимо
выполнение условия:
I, VDSU ^ rTVDS\lyDS2,VDSi)
Исходя изоптимальных требований к быстродействию и помехозащищенности,
эту разность выбирают в диапазоне:
что достигается применением диодов Шоттки на основе разных контактных систем:
VDS0 — на основе системы PtSi — Si, a VDS1 -VDS3 на основе системы TiW — Si.
Выходная характеристика ЛЭ R открытом состоянии приведена на рис. 5.105
(кривая 1) и представляет собой выходную характеристику открытого биполярного
TTVDSl(VDS2,VDSi) n
n-p-п транзистора, сдвинутую по оси напряжении на значение и пр •
Выходная характеристика ЛЭ в закрытом состоянии (при использовании в качестве
нагрузки ЛЭ аналогичного типа) приведена на рис. 5.105 (кривая 2). Из последней
характеристики видно, что значение U0H практически постоянно и равно £/бэ до уровня:
Гоя<
Ucc-U&
Я
При превышении этого уровня происходит перехват тока из базы транзистора
нагрузки Л Э и за счет падения напряжения на резисторе R (рис. 5.9) выходное
напряжение высокого уровня U0H падает. Из рис. 5.10а (кривая 1) видно, что за счет
применения на входе Л Э резистора входной ток ^зависит от входного напряжения
Up а порог переключения ЛЭ составляет:
Ui
'V БЭ-
, мА
0,05
0
0,05
-0,1
0,15
-0,2
i ,
0,5 J
2 J
/л
1 °т
' i
1,0
i
1,5
i
2,0 U,, В
/0,мА
5
4
3
2
1
0
-0,1
-0,2
-0,3
-0,4
0,5
UOH~ 1А"Ю = 0.75В
* Я
2 У„.В
а) б)
Рис. 5.10. Входная (а) и выходная (б) статические характеристики базового ШТЛ ЛЭ
262 Глава 5. Схемотехнические решения биполярных микросхем
Для стабилизации входного тока (кривая 2 на рис. 5.10а в ЛЭ в качестве
источника тока базы транзистора VT1 можно использовать p-n-р транзистор [3].
Среднее время задержки переключения ШТЛ ЛЭ определяется паразитными
емкостями ключевого транзистора VT1, логическим перепадом AUr и током
потребления /сс[1]:
[(3 + К1 + К2)с£+(1 + К2)С%+С£]
tp~ 2/
AVT,
где С^1, С^1, С^1 — емкости переходов база — коллектор, коллектор — подложка
и база — эмиттер транзистора VT1; К\, К2 — некоторые безразмерные постоянные,
зависящие от конструкции, причем: 0 < К\, К2< \.
В схеме, приведенной на рис. 5.9, коллектор транзистора VT1 в выключенном
состоянии имеет «плавающий» потенциал, что ухудшает быстродействие ЛЭ. Для
устранения этого недостатка используют различные схемы фиксации потенциала
коллектора транзистора VT1, одна из которых показана на рис. 5.11. Схема фиксации
включает два резистора R2, R3 и диод Шоттки VDS4, подключенные к выходу и
источнику питания, и фиксирует потенциал коллектора транзистора VT1 на уровне,
приблизительно равном 1 — 1,5 В.
+1Л,
JT~L
т
х
R2
VDS0
#
VT1
VDS3
#
73,
VDS2
#
-OZ2
Я
VDS1
-OZ1
S7
VDS4
R3
I
0V
Рис. 5.11. Схема ШТЛ ЛЭ с фиксацией потенциала коллектора ключевого транзистора
5.1.3. Базовые ЛЭ Шоттки интегральной логики
Основная электрическая схема базового ЛЭ интегральной Шоттки логики
(ИШЛ) [1] приведена на рис. 5.12 и представляет собой также простейший инвертор
на транзисторе VT1 с набором «развязывающих» диодов Шоттки VDS1 —VDS3 в его
коллекторе. В отличие от ЛЭ ШТЛ, в котором состояние насыщения ключевого
транзистора VT1 устраняется «шунтирующим»диодом Шоттки VDS0, вданной схе-
5. /. Цифровые микросхемы на биполярных транзисторах с диодами Шоттки 263
медля этой цели используется структурно-совмещенный с n-p-n-транзистором VT4
p-n-p-транзистор VT2. При входном напряжении низкого уровня п-р-п-транзистор
VT1 закрыт и его коллекторный переход смещен в обратном направлении.
Вследствие этого переход база-эмиттер p-n-p-транзистора VT2 закрыт и на
работу ЛЭ не влияет. При высоком уровне входного напряжения транзистор VT1
открывается, и на его коллекторе устанавливается напряжение низкого уровня.
При этом коллекторный переход транзистора VT1, а следовательно, и переход
база-эмиттер транзистора VT2 смещаются в прямом напряжении. Транзистор
VT2 открывается и перехватывает часть тока базы транзистора VT1, уменьшая тем
самым его степень насыщения. ИШЛ ЛЭ также реализует функцию
«размноженной» инверсии входного сигнала с помощью набора выходных диодов Шоттки
VDS1—VDS3, а реализация логических функций осуществляется «монтажным»
объединением выходов различных ЛЭ, что позволяет получить функцию «НЕ-И»
на выходе.
X
о-
VT1
Рис. 5.12. Схема базового ИШЛ ЛЭ
VDS3
#
VDS2
*
*
VDS1
VT2
.Z3
-OZ2
-ozi
Статические характеристики ЛЭ такого типа подробно рассмотрены в [1].
Отличительной особенностью данной схемы является также небольшой логический
перепад напряжений А(/7, связанный с наличием выходных диодов Шоттки VDS1 —
VDS3 и позволяющий достичь высокого быстродействия ЛЭ:
AUT = UoB-UoL = UZl-U73la + UT(yPS2yDSi) = 0,25 + 0,35B.
При этом в схеме ЛЭ могут быть использованы диоды Шоттки, применяемые
вТТЛШ ИС (например, на основе PtSi) с
г/™1("М2даз)=о,4о^о,5ов.
Выходная характеристика ЛЭ в открытом состоянии показана на рис. 5.13а
(кривая 1) и представляет собой выходную характеристику открытого п-р-п-
транзистора, смещенную по оси напряжений на значение прямого падения
напряжения диодов Шоттки VDS1—VDS3. Выходная характеристика Л Э в закрытом
264 Глава 5. Схемотехнические решения биполярных микросхем
состоянии (при использовании, в качестве нагрузки ЛЭ аналогичного типа)
приведена на рис. 5.13а (кривая 2). Из последней видно, что значение выходного
напряжения высокого уровня U0H практически постоянно и равно Иъэ до уровня
выходного тока:
/0, мА
5
4
3
2
1
0
-0,1
-0,2
-0,3
-0,4
"а
1 ^
I'oL
= 0,45 В
2
А
У»-0,75 В
1 2
и -и™
^СС " БЭ
Я
а)
ио
/,, мА
2 U..B
б)
Рис. 5.13. Выходные (а) и входная (б) статические характеристики базового И ШЛ ЛЭ
При превышении этого значения /он происходит перехват тока генератора G
нагрузочного ЛЭ, и выходное напряжение U0H падает.
Входная характеристика ИШЛ ЛЭ рис. 5.135аналогична ШТЛ ЛЭ, а сам ЛЭ
допускает использование в качестве источника тока G как резистор (кривая 1 на
рис. 5.136), так и p-n-p-транзистор (кривая 2). Порог переключения Л Э составляет:
Ut*U~vJ-
Динамические параметры И ШЛ ЛЭ подробно рассмотрены в [ 1 ]. Среднее время
задержки переключения ИШЛ ЛЭ несколько больше, чем у ШТЛ ЛЭ, что связано
с p-n-р транзистором VT2:
[(3 + Ю + ^2)С+(1+АГ2)С+СБТ]
2/„
AUT
OL -T»
где а* — эффективный коэффициент передачи тока эмиттера p-n-р транзистора VT2;
х* эффективное Бремя переноса носителей заряда d базе р n p транзистора VT2.
В схеме Л Э, приведенной на рис. 5.12, на коллекторе ключевого транзистора VT1,
аналогично ШТЛ ЛЭ, в выключенном состоянии находится «плавающий»
потенциал, ухудшающий быстродействие Л Э. Для устранения этого состояния также
используют различные методы фиксации потенциала коллектора n-p-n-транзистора VT1.
5. /. Цифровые микросхемы на биполярных транзисторах с диодами Шоттки
265
VDS1
VDS2
.Z1
-OZ2
VDS3
-OZ3
VT2
Рис. 5.14. Схемы ИШЛ ЛЭ с ограничением насыщения p-n-р транзистора
+U,,
■А
XI.
VDS1
Х2.
ХЗ.
vr-\
VDS3
#
*
VDS4
.Z1
.Z2
*
VDS5
.Z3
»Z4
VT2
Рис. 5.15. Схемы ИШЛ ЛЭ с расширенными функциональными возможностями
В одной из таких схем ЛЭ (рис. 5.14) [4] для фиксации потенциала используется
подключенная к источнику питания цепь смещения, содержащая генератортока<72,
резистор R и диод VDS4 (рис. 5.11). В другой схеме [5], приведенной на рис. 5.15,
потенциал коллектора фиксируется с помощью резистора R2, включенного между
коллектором и базой ключевого транзистора VT1.
ИШЛ ЛЭ (также, как и ШТЛ) обладают меньшими функциональными
возможностями в сравнении с ТТЛ Ш, поскольку в них логические функции формируются
только объединением выходов ЛЭ.
В [ 1 ] также предложена электрическая схема ИШЛ ЛЭ, имеющая повышенные
функциональные возможности. В такой схеме (рис. 5.15) логические функции
образуются с помощью набора диодов Шоттки, как на входе (VDS1, VDS2), так и
на выходе (VDS3, VDS4). При этом, если логическая функция «И» формируется
на входах XI, A3, то для ее вывода ИШЛ ЛЭ используют «чистый» выход Z4. При
формировании логической функции «И» на выходе выходы Zl—Z3 ИШЛ ЛЭ
подключают к «чистому» входу Х\ нагрузочного ИШЛ ЛЭ.
266 Глава 5. Схемотехнические решения биполярных микросхем
Входы
Х1о-
хз
*
т
VDS1
J VDS4 LJ
_£исс /,, мА
0,05
VDS2
VDS3
#■
Выход
—о Z -0,05 h
I/
VT1
N
0V
т г
0,5 1,0 1,5
С, В
а)
б)
Рис. 5.16. Схема (а) и входная характеристика (б) базового ДТЛШ ЛЭ
Расширения функциональных возможностей ИШЛ ЛЭ можно также
достичь с помощью каскадируемого соединения ключевых транзисторов VT1—VT3
(рис. 5.166) [1]. Для ограничения степени насыщения транзисторов VT1—VT3
использован один совмещенный многоколлекторный p-n-p-транзистор VT4.
5.1.4. Базовые ЛЭ диодно-транзисторной логики с диодами Шоттки
Базовая электрическая схема ЛЭ диодно-транзисторной логики с диодами Шоттки
(ДТЛ Ш) [ 1 ] (рис. 5.17) аналогична электрической схеме ТТЛ Ш Л Э, в которой на входе
вместо МЭТ включен набор «низкобарьерных»диодов Шоттки VDS1 —VDS3. Анализ
статических характеристик такого Л Э дан в [4]. В отличие от ТТЛ Ш ЛЭ данная схема
из-за применения входныхдиодов Шоттки имеет более низкий порог переключения:
ит-иъэ-Unp »0,4В,
что также требует для них при применении в микросхем специальных схем
согласования с внешними устройствами (рис. 5.17). Поскольку ДТЛ Ш ЛЭ имеет выход,
аналогичный ТТЛ Ш ЛЭ, то его выходные характеристики идентичны ТТЛШ ЛЭ.
Х1
о-
Х2
о-
ХЗ
о—
VDS1
VDS2
VDS3
*
Рис. 5.17. Схемы базового ЛЭ ДТЛШ с повышенным порогом переключения
5.2. Элементы памяти ТТЛШмикросхем 267
Учитывая вывод, отмеченный в [3], что времена задержек / / ТТЛ Ш Л Э
определяются параметрами выходного транзистора VT2 ислабо зависят от входного транзистора
VT1, для расчета значений времен задержек переключения / / ДТЛ Ш Л Э можно
использовать формулы, приведенные в разд. 5.1.1 для ТТЛ Ш ЛЭ, а для улучшения его
характеристик пригодны практически все схемы, описанные для ТТЛ Ш Л Э.
Для повышения помехозащищенности ДТЛШ ЛЭ можно также ввести в базу
выходного транзистора VT дополнительные компоненты (как, например,
транзистор VT1 на рис. 5.17), повышающие порог переключения ЛЭ.
5.2. Элементы памяти ТТЛШ микросхем
В ТТЛШ БИС в качестве статических элементов памяти (ЭП) используются как
сложные элементы типа синхронных триггеров, так и простейшие бистабильные
ячейки (БЯ) со схемами управления. В большинстве случаев ЭП реализуются на
базовыхЛЭ, на основе которых строятся другие функциональные блоки микросхем
по известным методам и схемам, описанным в [2, 5]. Однако ТТЛШ схемотехника
дает возможность применения рассмотренных ниже нетрадиционных приемов и
схем построения ЭП, позволяющих сократить число схемных элементов и улучшить
характеристики микросхем.
5.2.1. Элементы памяти, тактируемые фронтом синхросигнала
При использовании базовыхЛЭ в качестве основы ЭП, возможно использование
триггеров Dt-типа, построенных по схеме «ведущий — ведомый» (M-S). Пример
электрической схемы такого триггера, использующего ТТЛ Ш базовые ЛЭ, дан на
рис. 5.18. Триггер содержит две БЯ на транзисторах VT3, VT4, VT7, VT8 и VT11,
VT12,VT15, четыре ключа записи на транзисторах VT1, VT2, VT5, VT6, VT9, VT11,
VT13 и VT14 и два буферных элемента на транзисторах VT17, VT18. Первые два
ключа управляют записью в ведущий R-S-триггер, второй — в ведомый.
Использование в цепи синхронизации ведущего R-S-триггера управления по эмиттеру
транзисторов VT1, VT5, а в ведомом — управление по эмиттерам транзисторов VT10,
VT14 обеспечивает формирование парафазных синхросигналов для ведущего и
ведомого R-S-триггеров без применения дополнительного инвертора. Выходные
буферные компоненты VT17, VT18 изолируют цепи обратной связи от выходов
Q, Q и повышают помехозащищенность Dt-триггера.
Критичность цепей синхронизации к уровням входных напряжений, а также
большое число схемных элементов (до 10), обусловили большее распространение
в микросхемах Dt-триггеров, построенных по схеме «трех триггеров». Пример
электрической схемы такого триггера на основе ТТЛ Ш ЛЭ показан на рис. 5.19.
При использовании многовыходовыхбазовыхЛЭтипа ШТЛ или ИШЛ
электрическая схема подобного Dt-триггера будет иметь подобный вид. Однако
недостатком таких схем является необходимость большого число компонентов управления
триггерами. Поэтому вТТЛ Ш схемотехнике наибольшее распространение получили
Dt-TpHrrepaTHnaM-S с использованием пороговых принципов управления. Пример
электрической схемы такого триггера показан на рис. 5.20. Схема содержит ведущий
R-S-триггер на транзисторах VT11, VT12, ведомый R-S-триггер на транзисторах
VT1—VT10 и входную пороговую схему на транзисторах VT13, VT14.
268 Глава 5. Схемотехнические решения биполярных микросхем
Рис. 5.18. Схема D-Триггера типа M-S на основе ТТЛШ ЛЭ
Рис. 5.19. Схема Dt-триггера, построенного по схеме «трех триггеров» на основе
ТТЛШЛЭ
5.2. Элементы памяти ТТЛШмикросхем 269
corn si_
Вход 1ая пороговая схеф
А * Л Л ~
Д18М МЖ6 И"17
VD7 *H VD4 '
VD5 «7
VD6JJ 7
-+«4,
ov
Рис. 5.20. Схема Dt-триггера построенного по схеме M-S с использованием пороговых
принципов управления
Схема функционирует следующим образом: при высоком уровне сигнала на
синхровходе С транзисторы VT11, VT12 закрыты, на входах R2, S2 ведомого
триггера устанавливаются сигналы высокого уровня и ведомый R-S-триггер находится
в режиме хранения. При подаче на вход Z) сигнала высокого либо низкого уровней
входная схема формирует на выходах Y, У два парафазных сигнала с уровнями:
U ol = 1/кэн + 2£Аггр>
попадающих на входы ведущего R-S-триггера. Так как транзисторы VT11, VT12
закрыты, то записи в ведущий R-S-триггер не происходит. При понижении
напряжения на синхровходе С ниже уровня:
ТТ -II _1ТГПЬГГП)
ит\~и ее и ь
происходит отпирание одного из транзисторов VT11, VT12, на базу которого из
входной схемы поступает сигнал высокого уровня U0H. Сигнал низкого уровня U0I
из входной пороговой схемы, поступая на базу другого из транзисторов_уТ11, VT12
удерживает его в закрытом состоянии. Таким образом, на выходах Q\,Q\ ведущего
R-S-триггера появляется комбинация сигналов низкого и высокого уровней:
270 Глава 5. Схемотехнические решения биполярных микросхем
On — 2V бэ _ 2U кэв-
которая до уровня напряжения Un на синхровыходе С воспринимается ведомым
R-S-триггером как комбинация сигналов высокого уровня.
При дальнейшем снижении напряжения на синхровходе ниже Un информация
переписывается из ведущего триггера в ведомый. При снижении напряжения на
синхровходе ниже уровня:
U тъ~ 31/пр +Uksh~Ub3
оба сигнала на выходах Y, Y входной схемы снова воспринимаются входами R, 51
ведущего R-S-триггера как сигналы высокого уровня.
При этом в ведущем R-S-триггере сохраняется записанная информация
независимо от информации на входе D. Запись информации в триггер данного типа
происходит по отрицательному фронту синхросигнала С.
В качестве ведущего R-S-триггера возможно использование простейших ЭП
(рис. 5.21а—в).
В отличие от схемы, приведенной на рис. 5.20, схема ведущего R-S-триггера,
показанного на рис. 5.22, имеет пониженную мощность потребления [1]. Это
связано с тем, что в этой схеме осуществляется динамическое питание ведущего
R-S-триггера, который устанавливается в требуемое логическое состояние и
потребляет энергию только в момент переключения синхросигнала из высокого уровня
в низкий, а в статических состояниях отключен от питания. Такая особенность
триггера связана со следующим: при высоком уровне синхросигнала_Соба транзистора
VT5 и VT6 ведущего R-S-триггера закрыты, на его выходах Q\, Q\ устанавливаются
сигналы высокого уровня и ведомый R-S-триггер находится в режиме хранения.
Поскольку падение напряжения по цепям VT2—VD1, либо VT3—VD1 ведомого
R-S-триггера ниже, чем по цепям VDS1 -/fc-VT8-VDS2, л ибо VDS2-/?5-VDS5-VT7-
VD2 ведущего R-S-триггера, то ток потребления ведущего R-S-триггера отсутствует.
При понижении уровня напряжения на синхровходе С происходит
кратковременное отпирание одного из транзисторов VT5 и VT6 (в зависимости от
того, какой из транзисторов VT7 и VT8 входной схемы открыт) и на одном из
выходов Q\, 0 ведущего. R-S-триггера формируется короткий импульс
низкого уровня, устанавливающий ведомый R-S-триггер в необходимое состояние
,01
о 01
ял
VD7,
S1
Я12
VD8
-#W5S
|u[,VD1 VD2»5^
I
I
I
I
I
VTH2
I
I
I
в)
Я1
Рис. 5.21. Варианты схем ведущего R-S-триггера для Dt-триггера (рис. 5.20)
5.2. Элементы памяти ТТЛШ микросхем
Рис. 5.22. Схема базового ТТЛШ Dt-триггера типа M-S с пониженной мощностью
потребления
После перехода синхросигнала С в статическое состояние низкого уровня
транзисторы VT5, VT6 закрываются, и ток потребления ведущего R-S-триггера
отсутствует. В качестве входной пороговой схемы триггера можно использовать как ДТЛШ
схему (рис. 5.22), так и ТТЛШ (рис. 5.23а, б), однако диодная схема требует более
тщательного подбора параметров элементов.
В схеме, приведенной на рис. 5.235, входная пороговая схема, помимо
управления записью, реализует логические функции:
Y = X\-X2X3 + Y\-Y2-Y3-Z;
Y = X\-X2X3+Y\Y2-Y3-Z
При использовании инвертирующего входа Zwn надежной работы триггера
необходимы тщательное согласование уровней входных сигналов и фиксация
потенциала диода VD5. В качестве ведомого R-S-триггера используют более сложные
схемы R-S-триггеров, что связано с необходимостью формирования требуемых
выходных уровней сигналов, нагрузочной способности и помехозащищенности.
272 Глава 5. Схемотехнические решения биполярных микросхем
VD5 У. ov
а)
Рис. 5.23. Схемы входного порогового буфера ТТЛШ Dt-Триггера типа M-S
Рис. 5.24. Схемы ведомого R-S-Тригтера на основе ЛЭ с транзисторным (а) и
диодным (б) входами
Так, для выполнения первых двух требований ЛЭ выполняют по схеме со
«сложным» инвертором, а для повышения уровня помехозащищенности на
выходах Q\, Q\ обратные связи в ведомом R-S-триггере выполняют с коллекторов
фазоразделительных транзисторов VT3 и VT16 (рис. 5.24а).
Однако при этом запас помехозащищенности в цепях обратной связи
снижается до уровня:
av;=u
БЭ '
ж
что делает такой триггер чувствительным к помехам по цепям питания.
Для снижения чувствительности триггера к этому типу помех возможно
использование схемы R-S-триггера, приведенной на рис. 5.246 [2]. В этой схеме на
входах ведомого R-S-триггера введены диоды VD1 и VD2, повышающие порог
переключения ЛЭ, а цепи обратной связи сформированы с помощью диодов Шот-
тки VDS2, VDS3. Это повышает помехозащищенность по цепям обратной связи
ведомого триггера до уровня:
5.2. Элементы памяти ТТЛ III микросхем 273
Другим способом, обеспечивающим повышение устойчивости Dt-триггера
к помехам на выходах Q\, Q\ является построение ведомого R-S-триггера на
простых ЛЭ с подключением к его выходам мощного выходного буфера U1, как
показано на рис. 5.25 [1]. Этот буфер формирует необходимые уровни выходных
сигналов, нагрузочную способность и изолирует обратные связи ведомого R-S-
триггера от выходов Q\,Q\. Для повышения быстродействия Dt-триггера в схему
вводят «ускоряющие» компоненты, например диоды VDS2, VDS3 [1]. Эти диоды
переключают в состояние высокого уровня одновременно и выходной буфер,
повышая тем самым его быстродействие. Особенностью схем ЭП, использующих
такого рода «ускоряющие» связи, являются их повышенная помехозащищенность.
Оя1
бс
OS1
Рис. 5.25. Вариант схемы ведомого R-S-триггера на основе маломощного ТТЛ Ш Л Э
с мощным выходным буфером
Это связано с тем, что установка ведомого R-S-триггера в необходимое
логическое состояние происходит после переключения мощного выходного буфера,
генерирующего в шинах питания большие помехи. В Dt-триггерах такого типа
для повышения его быстродействия возможно также использование
«ускоряющих» связей другого типа, вводимых между цепью синхронизации и ведомым
R-S-триггером. В схеме, приведенной на рис. 5.27, эти связи сформированы с по-
274 Глава 5. Схемотехнические решения биполярных микросхем
мощью диодов Шоттки VDS6 и VDS7. При переходе синхросигнала С в состояние
высокого уровня эти диоды позволяют ускорить заряд выходных емкостей ведущего
R-S-триггера и входных емкостей ведомого R-S-триггера, уменьшить время
перезаписи информации из ведущего R-S-триггера в ведомый и повысить быстродействие
ЭП. Когда при применении ЭП необходим только его один выход (Q либо Q),
эффективными являются схемы Dt-триггера с «асимметричной» структурой. Один из
вариантов триггера такого типа приведен на рис. 5.26 [4], и его функционирование
аналогично описанным выше Dt-триггерамтипа M-S. Такая схема обладает меньшим
числом схемных элементов и имеет меньшую мощность потребления.
Ведущий
RS-триггер
VT2'
УТ1
VT3
Ведомый
RS-триггер Г~|Я1 j
VD1
J4
:vt4
VD23£
-о*0-
ov
я s
Рис. 5.26. Схема ТТЛШ Dt-триггера с ассиметричной структурой
6 S1 Входы
Рис. 5.27. Схема ТТЛШ Dt-триггера с принудительной установкой состояния при
подаче питания
5.2. Элементы памяти ТТЛШмикросхем 275
В некоторых вариантах применения ЭП в микросхемах необходима их
принудительная установка в определенное логическое состояние при включении питания.
Один из основных схемотехнических приемов решения этой задачи — введение
компонентов задержки в цепи питания логических элементов ведомого и ведущего
триггеров. Так, в электрической схеме ЭП, приведенной на рис. 5.27 [3], функцию
компонентов задержки выполняют транзисторы в диодном включении: VT1 —
в ведомом R-S-триггере, VT8 в ведущем. При включении питания U^ логический
элемент ведомого R-S-триггера, подсоединенный к цепи Uccчерез транзистор VT1,
включится с некоторой задержкой по отношению к логическому элементу этого
триггера, подсоединенному непосредственно к цепи питания.
Это приведет ктому, что ведомый R-S-триггер установится в состояние низкого
уровня на выходе Q2. Аналогичный процесс будет происходить и в ведущем R-S-
триггере с помощью транзистора VT8. Ведущий R-S-триггер установится в такое
же состояние, что и ведомый, и будет поддерживать его установившееся состояние.
5.2.2. Элементы памяти, тактируемые уровнем синхросигнала
Большое распространение в микросхеме получили элементы памяти на основе
Dt-триггера, тактируемого уровнем синхросигнала [1]. При использовании в
качестве базовых многовходовых ТТЛШ ЛЭ электрическая схема D-триггера будет
иметь вид, показанный на рис. 5.28.
Рис. 5.28. Схема D-триггера на основе ТТЛШ ЛЭ
Триггер содержит БЯ на транзисторах VT3, VT4, VT8, VT9, два входных ключа
записи на транзисторах VT1, VT2, VT6, VT7 и два выходных буферных компонента
на транзисторах VT5, VT10. Ключ на транзисторах VTl, VT2 осуществляет
инверсную передачу информации со входа D в БЯ, а применение во втором ключе записи
управления по эмиттеру транзистора VT7 обеспечивает прямую передачу
информации со входа D в БЯ. Выходнью буферные компоненты VT5, VT10 изолируют
цепи обратной связи от выходов Q, Q и повышают помехозащищенность D-триггера.
276 Глава 5. Схемотехнические решения биполярных микросхем
ОО
DO
•—ОО
Рис. 5.29. Схема D-триггера на основе ШТЛ ЛЭ
При использовании в качестве БЯ многовыходовых ЛЭ типа ШТЛ либо ИШЛ
электрическая схема такого D-триггера будет иметь вид, показанный на рис. 5.29.
Функционирование такого триггера аналогично триггеру ТТЛ Ш. В этом триггере
также возможно формирование «ускоряющих» связей (на рисунке показаны
штрихом), улучшающих быстродействие триггера. Для изоляции входа D от цепи син-
хросигнализации на выходе триггера введен дополнительный ЛЭ на транзисторе
VT4. Недостатком таких ЭП при их применении в МИКРОСХЕМ является большое
число схемных компонентов, повышенная мощность потребления и большое
время передачи информации со входа D на выходы Q и Q.
Поскольку в ЭП, тактируемых уровнем синхросигнала, часто используется
только один выход (Q либо Q), широкое распространение получили D-триггеры
типа «защелка». Схема, приведенная на рис. 5.30 [3], содержит ключ записи (КЗ)
на транзисторах VT1, VT2 и бистабильную ячейку с отключаемой обратной связью
на транзисторах VT3, VT4, подключенную параллельно выходу Q.
Рис. 5.30. Схема D-триггера типа «защелка»
5.3. Схемотехника входных элементов согласования ТТЛШмикросхем 277
Рис. 5.31. Схема D-триггера типа «защелка» с повышенной устойчивостью записи
Транзистор VT5 необходим для повышения порогов переключения по входам D
и Си обеспечения помехозащищенности D-триггера. При высоком уровне сигнала
на входе Странзистор VT3 закрыт, вследствие чего обратная связь в БЯ отключена.
Ключ записи передает на выход Q информацию со входа D в инверсной форме,
минуя БЯ и тем самым обеспечивая минимальное время передачи информации
/, tpiir При этом транзистор VT4 устанавливается в состояние, соответствующее
уровню сигнала на входе D. При подаче низкого уровня сигнала на вход С ключ
записи закрывается и блокирует передачу информации со входа D. Потенциал
эмиттеров транзисторов VT3 и VT4 снижается, что приводит к отключению
обратной связи в БЯ. При этом в БЯ сохранится уровень сигнала транзистора VT4.
Информационный уровень БЯ, снимаемый с коллектора транзистора VT2,
поступит на выход. По аналогичному принципу функционирует триггер,
электрическая схема которого приведена на рис. 5.31 и который отличается схемой
исполнения БЯ.
5.3. Схемотехника входных элементов согласования
ТТЛШ микросхем
5.3.1. Входные ЭС ТТЛШ микросхем со стандартными ТТЛ входными
уровнями
Электрическая схема входного ЭС цифровых ТТЛ Ш микросхем со стандартными
ТТЛ входными уровнями состоит из схемы усиления (СУ), ко входу которой
подключена схема согласования уровней (ССУ), обеспечивающая распознавание ТТЛ
уровней сигналов.
В качестве СУ обычно используют быстродействующий двухтактный
усилительный каскад, электрическая схема которого приведена на рис. 5.32. Из входных
схем согласования уровней наиболее известны три основных: тип 1 —диодная схема
(рис. 5.33а), тип 2 — транзисторная схема (рис. 5.336), тип 3 — диодно-транзисторная
схема (рис. 5.33в). Сравнение входных характеристик схем показывает, что при
использовании транзисторной схемы типа 2 порог переключения ЭС:
U Т2 — U БЭ + U БЭ
и квн ■
1,3 В,
278 Глава 5. Схемотехнические решения биполярных микросхем
Вход
Рис. 5.32. Базовая схема усилителя входного ЭС ТТЛШ
микросхем
т.е. эта схема позволяет получить более высокий порог переключения, чем у диодной
схемы типа 1, для которой:
С/п»С/ю+С/бТ-С«1,0В.
При одинаковых сопротивлениях резисторов R максимальные значения входных
токов низкого уровня / схем типа 1 и 2 различаются незначительно и составляют:
П
(J cc Un? U il .
I ал —
Vсс~Уъэ~Цil
R
Диодная схема обладает более высоким быстродействием, поскольку барьерная
емкость диода Шоттки VDS способствует передаче заряда на выход схемы
согласования или рассасыванию заряда с выхода.
Однако емкость перехода коллектор — подложка входного транзистора схемы
типа 2 подключена параллельно выходу, что снижаетего быстродействие и вызывает
необходимость в увеличении выходного тока /он путем уменьшения сопротивления
резистора R.
Другой недостаток схемы типа 2 заключается в том, что при одинаковых
входных напряжениях входной ток высокого уровня 1Ш у нее выше. И, наконец, схема
типа 2 имеет более низкое входное пробивное напряжение, что обуславливает ее
более низкую надежность.
Совершенствование схем типа 1,2 привело к появлению схемы типа За (рис. 5.33в)
с дополнительными каскадом усиления на транзисторе VT1 и диодом VD1 на входе.
За счет применения дополнительного усилительного каскада порог переключения
ЭС повысился до уровня:
Ut^u^+uZ'+uZ-uZ^*.
что улучшило помехоустойчивость ЭС по сигналу низкого уровня. При этом
входной ток низкого уровня схемы
5.3. Схемотехника входных элементов согласования ТТЛШмикросхем 279
+и„
Вход
VDS
*•
ТИП1
Выход
а)
Вход
О—
'«-
б)
ТИП 2
J-
~1 —
1
О Ск
Выход
'сн —
7
Вход
ТИП За
В)
Рис. 5.33. Диодная (а), транзисторная (б) и диодно-транзисторная (в) схемы
согласования уровней ЭСТТЛШ микросхем
h
U cc~Uas ~ U il
R
близок к току / схемы типа 1. Однако при этом за счет дополнительного
резистора R2 можно увеличить выходной ток 10И схемы и компенсировать общее
снижение времени задержки включения tpHI из-за введения дополнительного
усилительного каскада. На время задержки выключения tnH введение дополнительного
каскада практически не влияет из-за того, что диод Шоттки VDS выполняет ту же
функцию разряда и обеспечивает один и тот же выходной ток низкого уровня 101,
что и диод VDS в схеме типа 1. С целью повышения надежности ЭС диод VD1
выполнен на основе перехода коллектор-база, имеющего максимальное пробивное
напряжение в структуре микросхем.
Средние задержки переключения всех трех типов схем приблизительно
одинаковы, однако ЭС типа За имеет несколько большую мощность потребления. Тем не
менее этот недостаток успешно компенсируется более высокой
помехоустойчивостью схемы и надежностью работы.
Входные характеристики ЭС показаны на рис. 5.34.
Важное усовершенствование входной схемы ЭС типа 3 заключается в замене
входного p-n-диода VD на p-n-p-транзистор VT2 (рис. 5.35).
280 Глава 5. Схемотехнические решения биполярных микросхем
3/4U^B
Тип 4
Рис. 5.34. Входные характеристики входного ЭСТТЛШ микросхем
О 0V
ТИПЗв
Рис. 5.35. Схема согласования входного ЭС ТТЛШ микросхем с входным р-п-р
транзистором
Такая схема позволяет резко уменьшить входной ток низкого уровня до
значения:
1ili —
Ucc-Um,-Ui,
(рГ-1)-*1 '
,1Т2
где Рд, — коэффициент усиления тока базы транзистора VT2.
При этом поскольку p-n-p-транзистор VT2 функционирует в схеме с «общим
коллектором», быстродействие ЭС в сравнении с диодной схемой типа 3
практически не изменяется, а порог переключения (Достается прежним.
Одним из важных требований к входным ЭС цифровых микросхем является
минимальное число схемных элементов, поэтому возможны простейшие
модификации схем усиления входных сигналов ЭС, большинство из которых описано
в [1]. На рис. 5.36а приведена упрощенная схема усиления, имеющая небольшую
нафузочную способность. Это связано с тем, что заряд емкости нафузки Су ЭС
происходит через диод VD и резистор Л1, имеющий высокое сопротивление.
5.3. Схемотехника входных элементов согласования ТТЛШмикросхем 28 I
Выход
Рис. 5.36. Схемы усиления входного ЭС ТТЛ Ш микросхем
с небольшой нагрузочной способностью
Поскольку при включении схемы за счет диода обратной связи VD происходит
перехваттока коллектора транзистора VT1 (и, соответственно, тока базы выходного
транзистора VT2), то с целью предотвращения ухудшения длительности фронта
включения tHI выходного сигнала площадь эмиттерного перехода транзистора VT2
должна быть больше площади эмиттера диода VD.
Во внутренних цепях ТТЛШ микросхем широко распространены
быстродействующие Л Э с пороговыми напряжениями переключения UTя 0,5— 1,3 В, что
вызывает необходимость в уменьшении логического перепада напряжений на выходе
входных ЭС. Так, на рис. 5.36 приведена схема усиления входного ЭС, в которой за
счет применения дополнительной схемы обеспечивается ограничение выходного
напряжения высокого уровня:
ион = ик-и£-и№*ЗиТ,тпеион = ик*Зи№ + и№.
Одним из известных методов, позволяющих повысить степень интеграции
биполярных микросхем и их быстродействие, является снижение напряжения питания
внутренних логических элементов до уровня U^ я 1,5—3,0 В. Однако такие уровни
питающих напряжений микросхем не позволяют обеспечить питание входных ЭС
со стандартными ТТЛ-уровнями. Это вызывает необходимость в двух значениях
напряжений питания: стандартного 5 В для входных ЭС и низковольтного 1,5—3,0 В
для внутренних ЛЭ. Однако при передаче сигнала с выхода ЭС на вход ЛЭ будет
происходить ухудшение быстродействия из-за большого логического перепада
напряжений на выходе ЭС (входах ЛЭ). Влияние этого недостатка можно снизить при
питании выходной схемы усиления ЭС от низковольтного питания 1,5—3 В, а
входной схемы согласования ЭС — от стандартного +5 В, как показано на рис. 5.37 [4].
5.3.2. Входные ЭС ТТЛШ микросхем с повышенной
нагрузочной способностью
В некоторых случаях применения входных ЭС, например в цепях синхронизации,
необходимо, чтобы ЭС обеспечивал управление большим числом нагрузок. В таких
случаях используют специальные входные ЭС, отличающиеся выходной схемой
282 Глава 5. Схемотехнические решения биполярных микросхем
усиления и имеющие увеличенные выходные токи 101,10Н. Необходимые значения
этих токов обеспечиваются в основном подбором значений резисторов и
конструкцией выходных транзисторов. Однако изменение значений резисторов приводит к
увеличению как статических, так и динамических токов потребления, что, в свою
очередь, обуславливает высокий уровень помех в шине питания Uccu общей шине
О V, которые могут нарушить функционирование микросхем. Для уменьшения
уровня помех используют различные схемотехнические приемы.
+Ucc, = +5B
VDS1
Рис. 5.37. Схема питания входных ЭС ТТЛ Ш микросхем при разных значениях
напряжения питания входных ЭС и внутренних функциональных блоков
Рис. 5.38. Схема усиления входного ЭС ТТЛ Ш микросхем с повышенной нагрузочной
способностью
В качестве примера рассмотрим схему усиления входного ЭС с повышенной
нагрузочной способностью (рис. 5.38). Схема отличается от стандартной
наличием дополнительных диодов Шоттки VDS1-VDS3, отсутствием резистора в цепи
выходного транзистора VT3 и применением в выходной цепи ЭС транзисторов
5.3. Схемотехника входных элементов согласования ТТЛШмикросхем 283
Дарлингтона. Наличие диода Шоттки VDS2 между выходом ЭС и коллектором
фазоразделительного транзистора VT4 обеспечивает уменьшение выходного
сопротивления транзистора VT5 при включении и улучшение длительности фронта
включения tHl. Это связано с тем, что при разряде емкости нагрузки часть выходного
тока /0/ через диод VDS2 и фазоразделительный транзистор VT4 попадает в базу
выходного транзистора VT5 и уменьшает его выходное сопротивление. Диоды
Шоттки VDS1, VDS3 при включении ЭСобеспечиваютопережающее выключение
выходного транзистора VT3 по отношению к включению выходного транзистора
VT2, снижая тем самым уровень помех в общей шине О V и шине питания Ucc
Применение пары транзисторов VT2, VT3 по схеме Дарлингтона и исключение
резистора в цепи их коллекторов позволяет увеличить зарядный выходной ток /он
ЭС и улучшить длительность фронта выключения ЭС.
5.3.3. Входные ЭС ТГЛШмикросхем с парафазными выходами
В большинстве случаев применения входные ЭС ТТЛ Ш микросхем не несут
функциональной нагрузки, а выполняют функции согласования и защиты и формируют
на выходе инверсный либо прямой сигнал от входного. Функциональные
возможности входного ЭС можно повысить введением в ЭСдвух выходов: «повторяющего»
входной сигнал и «инвертирующего», т.е. парафазных. При необходимости
формирования таких сигналов можно использовать последовательное соединение
входного ЭС инвертора и внутреннего ЛЭ, также с функцией инверсии. Другой вариант
реализации предполагает параллельное соединение двух входных ЭС: с функцией
инверсии и с функцией повторения. Однако для парафазных сигналов важным
параметром является синфазность выходных сигналов, т.е. разность во времени
задержек формирования выходных прямого У и инверсного Y сигналов Dt.
Известно, что для надежной работы цифровых устройств необходимо, чтобы
эта разность была возможно минимальной.
Из первого рассмотренного варианта следует, что разница в задержках
выходных сигналов будет равна времени задержки переключения внутреннего ЛЭ.
Недостатком второго варианта является снижение нагрузочной способности по
входу в 2 раза из-за объединения двух входов ЭС.
Для устранения этих недостатков используют специальные входные ЭС с
парафазными выходами. В схемах такого типа уменьшение разности во времени
задержки формирования парафазных сигналов, обеспечивается в основном в схеме
усиления входного ЭС путем разветвления сигналов с помощью
фазоразделительного транзистора (рис. 5.39а) [5]. При высоком уровне входного сигнала Ц/нток
эмиттера открытого фазораздел ител ьного транзистора VT1 поддерживает открытое
состояние выходного транзистора VT2 и формирует инверсный входному выходной
сигнал Uol низкого уровня.
Низкий уровень напряжения f/* коллектора фазоразделительного
транзистора VT1 закрывает диод VD, выходной транзистор VT3 и формирует выходной
сигнал высокого уровня Uoin аналогичный входному. При изменении входного
уровня сигнала на £/ фазоразделительный транзистор VT1 и выходной транзистор
VT2, закроются, а транзистор VT3 откроется. При этом на выходах Y, Y будут
сформированы такие парафазные сигналы от входного сигнала £/
284 Глава 5. Схемотехнические решения биполярных микросхем
Вход
■O0V
а) б)
Рис. 5.39. Схемы усиления входных ЭС с парафазными выходами на основе
транзисторов одного (а) и разного (б) типов проводимости
На рис. 5.395 приведена электрическая схема — ЭС с формированием парафаз-
ных сигналов путем использования транзисторов разного типа проводимости: п-р-п
VT1 и p-n-p VT4, один из которых функционирует в режиме с «общим эмиттером»,
а второй — с «общим коллектором» [2].
При низком уровне входного сигнала Un транзистор VT1 закрыт, и на выходе Y
будет сформирован сигнал высокого уровня UYou транзистор VT2 открыт, а на
выходе Кбудет сформирован сигнал Uoi низкого уровня. При высоком уровне
входного сигнала UIH транзистор VT1 открыт, a VT4 — закрыт, и на выходах Y, У будут
сформированы противоположные уровни сигналов. Резистор R\ в схеме
выполняет функцию общего источника тока для выходных транзисторов VT2, VT3, что
позволяет уменьшить мощность потребления. Недостатком электрических схем на
рис. 5.39 является низкая нагрузочная способность и невозможность формирования
на их основе мощных выходных схем с двухтактным выходом.
Простейшим методом повышения нагрузочной способности парафазных
выходов ЭС является подключение дополнительных усилительных схем к парафазным
выходам маломощного входного ЭС. Для повышения нагрузочной способности
входных ЭС с парафазными выходами чаще используют параллельное включение
двух фазоразделительных транзисторов VT1-1, VT1-2 (рис. 5.39а).
Первый из этих транзисторов VT1-1 формирует сигнал для управления базой
транзистора VT4 схемы формирования прямого сигнала Y. Второй транзистор VT1-2
управляет выходными транзисторами VT2, VT5, VT6 двухтактной схемы
формирования инверсного сигнала К Для уменьшения разности времени задержки
формирования парафазных сигналов в схему введены транзисторы VT4-1, VT7 диод VDS,
резистор /J3, уменьшающие ток базы выходного транзистора VT3 при его выклю
чении и увеличивающие при включении. В электрической схеме рис. 5.405 [1]
фазоразделительный транзистор VT1-1 работает в схеме включения с «общим
коллектором», а формирование прямого сигнала Y, снимаемого с коллектора
транзистора VT3, достигается с помощью дополнительного транзистора VT7.
5.3. Схемотехника входных элементов согласования ТТЛШмикросхем 285
я1П П02
R3
h Л*
—0+Ucc
а;
oov
fi—Vй
HF—t
-о у
-Oov
Рис. 5.40. Схемы усиления входных ЭС ТТЛ Ш микросхем с парафазными выходами
и повышенной нагрузочной способностью 111
Учитывая, что ток коллектора транзистора VT1-2 ограничен резистором R\,
подбором значений резисторов R3, R5, R6 можно добиться минимальной разности во
времени задержки формирования парафазных сигналов Y, Y.
5.3.4. Входные ЭС ТТЛШмикросхем с памятью
Входные ЭС ТТЛШ микросхем с элементами памяти, тактируемым
уровнем сигнала
ЭС такого типа строятся на основе элементов памяти, тактируемых фронтом
синхросигнала и рассмотренных в разд. 5.2.2. Поскольку для таких ЭС, являющихся
«прозрачными» для сигнала данных время передачи сигнала tPHI, /и//должно быть
минимальным, то при их проектировании ЭП совмещают с входными цепями ЭС.
286 Глава 5. Схемотехнические решения биполярных микросхем
СО
а)
б)
Рис. 5.41. Схемы входных ЭС с памятью: а) с D-триггером типа «защелка» (а);
с R-S-триггером (б)
На рис. 5.41а приведен пример электрической схемы входного ЭСс памятью
на основе D-триггера типа «защелка», в которой входная согласующая схема
совмещена с ключом записи КЗ D-триггера. Схема отличается от рассмотренной
в разд. 5.2 наличием дополнительных транзисторов VT1, VT2 и резисторов R\,
R2, повышающих входной порог переключения ключа записи до стандартного
уровня ТТЛШ схем. При высоком уровне сигнала на синхровход£Сключ записи
открыт и сигнал данных в инверсной форме поступает на выходе, задерживаясь
на время задержки tpHI, tpiH ключа записи. При этом транзистор обратной связи
VT6 бистабильной ячейки закрыт и на выходной сигнал не влияет, а инвертор
5.3. Схемотехника входных элементов согласования ТТЛШмикросхем 287
бистабильной ячейки на транзисторах VT4, VT5 устанавливается в состояние,
соответствующее входному сигналу. При подаче низкого уровня синхросигнала
на вход С ключ записи закрывается и блокирует прием информационного
сигнала со входах.
При этом происходит включение транзистора обратной связи VT6. В
результате в ЭП включается бистабильная ячейка, в которой хранится последняя
поступившая в инвертор информация. Эта информация с коллектора транзистора VT6
поступит на выход Q.
В случае необходимости формирования парафазных выходов в таких ЭС
используют ЭП на основе R-S-триггера, к входам Я и S которого подключен входной
стробируемый ключ записи с парафазными выходами. Пример схемы ЭС такого
типа приведен на рис. 5.415. При высоком уровне сигнала на синхровходе С ключ
записи открыт и сигнал данных со^хода, преобразуясь в прямой К и инверсный Y
сигналы, поступает на входы R и S триггера и через него передается на выходы
Q, Q. При поступлении на синхровход С сигнала низкого уровнд ключ записи
блокирует прием сигнала данных со входа, а на его выходах Y, Y устанавливаются
сигналы высокого уровня. Эти сигналы, поступая на входы Rw S R-S-триггера,
переводят его в режим хранения.
Ведомый RS-триггер
Входной ЭС с парафазными выходами
Я1бГ
Я1бП Пя1б Пн17Г]я18
VT15 VD3 ' — iwrv;
h ^ S ^ VD6
-o
.ov
Рис. 5.42. Схема входного ЭС с Dt-триггером типа M-S
288 Глава 5. Схемотехнические решения биполярных микросхем
В случае необходимости получения у таких ЭС высокой нагрузочной
способности в качестве ЭП могут быть использованы соответствующие схемы с высокой
нагрузочной способностью, описанные в разд. 5.2.
Входные ЭС ТТЛШ микросхем с элементами памяти, тактируемыми
фронтом синхросигнала
Входные ЭС такого типа строят аналогично ЭС с элементами памяти, тактируемыми
уровнем сигнала, рассмотренным в разд. 5.2.1. При использовании ЭП,
построенных на основе базовых ЛЭ микросхем, для получения такого ЭС к входу D элемента
памяти подключают простейший входной ЭС со стандартными ТТЛ уровнями и
невысокой нагрузочной способностью.
При использовании ЭП на основе Dt-триггера тип а М-Бдля повышения
быстродействия и снижения мощности потребления входную пороговую схему Dt-триггера
совмещают с входной схемой согласования. Схема на рис. 5.42 отличается
наличием транзисторов VT15, VT16, резисторов /?15, /?16, повышающих входной порог
переключения до уровня стандартных ТТЛ схем. Функционирование такого ЭС не
отличается от функционирования Dt-триггера описанного в разд. 5.2.1.
5.3.5. Входные ЭС ТТЛШмикросхем с повышенной помехоустойчивостью
Наиболее простым методом повышения помехоустойчивости ТТЛШ входных ЭС
является повышение входного порога переключения Ur.
Для этого могут быть использованы элементы смещения — либо диоды или
транзисторы [ 1 ] (рис. 5.43а), либо смещающие резисторы [5] (рис. 5.436). В первом
случае значение порогового напряжения:
С/Т-С/БЭ +и БЭ +1/ПР+1/БЭ U КЭЖ
VT1
Вход
VD1
Выход
а)
Рис. 5.43. Схемы входных ЭС ТТЛШ микросхем с повышенным порогом
переключения с использованием либо диодных или транзисторных элементов
смещения (а), либо резистивных делителей (б)
5.3. Схемотехника входных элементов согласования ТТЛШмикросхем 289
uT=uZ2+uZ3 М+4£ Vu%
во втором случае:
Использование резистивно-транзисторной цепочки Л6, /?7, VT6 в схеме на
рис. 5.43а, помимо спрямления передаточной характеристики, обеспечивает
повышение устойчивости входного ЭС к воздействию кратковременных импульсных
помех за счет удерживания в закрытом состоянии транзисторов VT3, VT7 до входных
напряжений, близких к пороговым. Однако во всех случаях повышение
(/?.связано с понижением помехоустойчивости к отрицательной помехе А(/7, что требует
увеличения напряжения питания Ucc и логического перепада входных напряжении
А(/7, а также ухудшает быстродействие входного ЭС.
Более эффективным методом повышения помехоустойчивости входных ЭС
является использование внутренних обратных связей [1], позволяющих создать
«гистерезис» на передаточной характеристике входного ЭС. За счет «гистерезиса»
входное напряжение отпирания UTI становится выше входного напряжения
запирания U1W и статическая помехоустойчивость относительно помех обоих знаков AUT+,
AU7r повышается. Для получения «гистерезиса» используют цепи положительной
обратной связи. При этом переключение ЭС из одного состояния в другое носит
регенеративный характер, поэтому ширина переходной области на передаточной
характеристике мала.
Для обеспечения максимальной помехоустойчивости передаточную
характеристику выбирают таким образом, чтобы она была симметричной относительно
входных напряжений £/ £/ На рис. 5.44 приведена схема с внутренней обратной
связью, в которой цепьобратной связи содержит резисторы Л4, R5, Ю и транзистор
VT4. При низком уровне напряжения IIИ на входе схемы фанзисшры VT1, VT2,
VT5 закрыты, и на выходе схемы находится высокий уровень напряжения U0H. Этот
уровень, попадая через резистор Ю в базу транзистор VT4, открывает его и включает
резистивный делитель Л4, Л5 в базе транзистора VT2. Поэтому при повышении
входного напряжения ЭС переключается при напряжении:
Снижение выходного напряжения U0H приведет к запиранию транзистора VT4
и регенеративному включению транзисторов VT2, VT5. При этом отключаются
цепи открытой связи и резистивного делителя Л4, Л5, вследствие чего
переключение ЭС в обратное состояние при снижении входного напряжения произойдет
при напряжении:
IT ~ITVT24-ITVT5-ITrrK
U IL~U БЭ + I/ БЭ U КЭН-
Следовательно, ширина петли гистерезиса:
AU„*{uZ2+uZ5yf5-
290 Глава 5. Схемотехнические решения биполярных микросхем
Вход
Рис. 5.44. Схема входного ЭС повышенной помехоустойчивости с внутренней
обратной связью
Изменяя значения номиналов резисторов можно получить требуемую ширину
петли гистерезиса.
Известно [1], что передаточной характеристикой «гистерезисного» типа
обладают триггеры Шмитта. Схема (рис. 5.45) состоит из входной части на компонентах
Rl, R4, VT1, VT2 и выходной на усилителе инверторе D\.
Положительная обратная связь осуществляется соединением эмиттеров
транзисторов VT2, VT3 и резистора R4. При низком уровне напряжения на входе ЭС
транзистор VT1 закрыт, VT2 открыт, и на выходе ЭС будет установившееся
напряжение высокого уровня U R этом состоянии на резисторе обратной связи /?4
установится напряжение:
U' =
U СС~ Цъэ пл _ V СС~ ЦкЭЪ пл
R2 + R4 R2 + R4
VD1
Вход
Рис. 5.45. Схема входного ЭС с использованием триггера Шмитта
5.3. Схемотехника входных элементов согласования ТТЛШмикросхем 29 I
При повышении входного напряжения i/;/ переключение ЭС произойдет при
напряжении:
Uth = Ucc ~ U™ ■ Д4 + Ucc " U™" ■ R4 + UZ' ~ UZl.
R2 + R4 R2+R4
При включении ЭС транзистор VT1 переходит в открытое состояние, VT2 — в
закрытое, на выходе ЭС установится напряжение низкого уровня Uor На резисторе
обратной связи R4 установится напряжение:
ттп _UcC~Ub3 рл , UcC~Uk3H -пл
м R2 + R4 ' R2+R4
При снижении входного напряжения UIH переключение ЭС в обратное
состояние произойдет при напряжении:
Un = Ucc-t/ю .M+Ucc-Uwi.M ит_ишш
RI + R4 R2 + R4
Полагая, что [/ю =£/бэ2 = £/'бэ. £/кэн = £/ган=£^кэн. получим ширину «петли
гистерезиса»:
AU„~R4
1 1
R2 + R4 R1 + R4
\2Ucc ~ V бэ — U кэн )•
Из последнего выражения следует, что на передаточной характеристике ЭС
наблюдается гистерезис, и процесс переключения будет иметь регенеративный
характер при условии R\ > R2.
Поскольку в выражения для UTH> UTI входят отношения сопротивлений, то AUH
слабо зависит от температуры и технологического разброса параметров. Однако
оба пороговых напряжения UrH, Uri и ширина петли гистерезиса AUH зависят от
напряжения питания U^.
Известный способ формирования цепей обратной связи для образования
передаточной характеристики «гистерезисного»типа (рис. 5.46) заключается в
шунтировании компонентов, повышающих пороговое напряжение UTH [5]. В приведенном
на рис. 5.46 ЭС цепь шунтирования содержит компоненты R3—R6, VT3. При низком
уровне входного напряжения и £/ = 0 транзистор VT2 закрыт, и на выходе ЭС будет
напряжение низкого уровня Uor Так как база транзистора обратной связи VT2
соединена с выходом через резистор Л6, то транзистор VT3 закрыт и на распределение
потенциалов в схеме ЭС не влияет. В этом состоянии на эмиттер транзистора VT1
через делитель напряжения будет подано напряжение:
m R4-R5
UT = Uoc-
R3 + R4 + R5
При повышении входного напряжения i/w отпирание транзистора и
переключение ЭС произойдет при достижении уровня напряжения:
292 Глава 5. Схемотехнические решения биполярных микросхем
Выход
Вход
а)
Выход
б)
Рис. 5.46. Схемы входных ЭС повышенной помехоустойчивости с использованием
шунтирующих обратных связей — с шунтированием резистивного
делителя (а), стабилитрона (б)
Uth=Uoo
R4 + R5
R3+R4 + R5
, TrVTl ,TVDS\
■+■ и бэ и пр •
При отпирании транзистора VT1 выходной усилитель D\ переключается в
состояние высокого уровня. Повышение выходного напряжения приведет к отпиранию
транзистора цепи шунтирования VT2, закорачиванию резистора Л5 и снижению
напряжения на эмиттере транзистора VT1 до уровня:
£/э —(Ucc~Uk9h)'
R4
R3 + R4
' [Ucc ~У кэн - (/кэн)'
R4
R2+R4
+(и
СС'
U КЭН U БЭ
R4
R1 + R4
Поэтому при уменьшении входного напряжения переключение входного ЭС
произойдет при уровне:
Vn =
и сс и кэн и ее и кэн и кэн и ее U кэн и ю
R3 + R4
R2 + R4
RI + R4
■ял+и%>"-и%Г.
Подбором значений сопротивлений R\—R5 можно установить требуемые
пороги переключения. UTI UTH и необходимую ширину «петли гистерезиса» и
AUH Несмотря на достоинство — небольшой разброс значений напряжений Uri,
UrH и их слабую температурную зависимость, такая схема имеет существенный
недостаток — зависимость пороговых напряжении £/ Итнот напряжения
питания t/
В схеме на рис. 5.465 в качестве шунтирующего элемента использован
стабилитрон VD1 [4]. При повышении входного напряжения пороговое напряжение
включения такого ЭС будет:
77 _jTVD\,jTvri.jTVD2_jTvn
и ти-и с + U бэ + U пр U кэш
где Uс — напряжение стабилитрона VD1.
5.3. Схемотехника входных элементов согласования ТТЛШмикросхем 293
Поскольку при входном напряжении низкого уровня на коллекторе транзистора
VT5 присутствует напряжение низкого уровня, то цепь шунтирования, содержащая
транзисторы VT2, VT4 и резистор ЛЗ, отключена и на работу схемы не влияет. При
включении ЭС наего выходе установится напряжение высокого уровня U0H. При этом
высокий уровень напряжения на коллекторе транзистора VT5 включит
шунтирующую цепь и зашунтирует стабилитрон VD1 открытым транзистором VT2. Поэтому
при снижении входного напряжения UIH выключение транзистора VT3 будет
происходить не через стабилитрон VD1, а через открытый транзистор обратной связи VT2.
Пороговое напряжение выключения:
„ _rrVTi,r.VD2,r.Vr2 _T1VT\
U Til — U БЭ +1/ПР+(/ КЭН U КЭН>
и ширина петли гистерезиса:
А,, - ПУ0\ j.VTl
AUh-Uc "С'кэн-
В качестве стабилитрона можно использовать эмиттерный переход п-р-п
транзистора, который в зависимости от конструкции имеет обратное пробивное
напряжение U3 = 3—4 В и слабо зависит от температуры.
Последнее обеспечивает стабильные пороги переключения £/ UrH в диапазоне
рабочих температур и напряжений. Во всех вышеописанных схемах формирования
цепей обратной связи обеспечивалось с помощью транзисторов одного типа
проводимости (п-р-п).
«Гистерезисную» передаточную характеристику можно сформировать, используя
в качестве входного ЭС двухвходовой токовый ключ, один из входов которого
используется в качестве входа ЭС, а на второй подаются зависящие от состояния ЭС
эталонные напряжения URP (/и, определяющие пороговые напряжения включения UTH
и выключения t/ На рис. 5.47 приведена электрическая схема такого ЭС, содержащая
тоновый ключ на транзисторах VT1, VT2 и генераторе тока G, выходной усилитель
на транзисторе VT4, резисторе Л5 и формирователь опорных напряжений URV URY
При высоком уровне напряжения UIH на входе ЭС транзистор VT1 открыт, VT2
закрыт, и на выходе устанавливается напряжение высокого уровня:
Uон —Ucc~Vb3 ■
Это напряжение, попадая на формирователь опорного напряжения, формирует
в базе транзистора VT2 напряжение:
Vr\=Ucc~Uъэ '~zz ^Т — Uъэ <
R2-R4
которое определяет нижний порог переключения ЭС UTI. При низком уровне
напряжения U' на входе ЭС. транзистор VT1 закрыт, VT2 — открыт, на резисторе R\
падает напряжение:
Ur=/G-R\,
и на выходе устанавливается выходное напряжение низкого уровня:
294 Глава 5. Схемотехнические решения биполярных микросхем
Вход
Рис. 5.47. Схема входного ЭС повышенной помехозащищенности на основе токового
ключа
Uoi*Ucc-U^-Io-M-
Это напряжение, попадая на формировательопорного напряжения, формирует
в базе транзистора VT2 опорное напряжение:
Ur2-Ucc~Ub3 '
К1
1 С „ - „ . II БЭ >
Л2+Д4 Л2 + Д4
которое определяет верхний порог переключения ЭС U1H. Ширина «петли
гистерезиса»:
AUh=1gR1
R2
R2 + R4
определяется значением эталонного тока и значениями сопротивлений резисторов
и не зависит от напряжения питания ЭС. Диод Шоттки обеспечивает изоляцию
входа от шины питания при выключении питания Ucc
5.3.6. Входные ЭС с преобразованием уровней сигналов
Входные ЭС с преобразованием ЭСЛ уровней сигналов
Сложность согласования выходов ЭСЛ микросхем со входами ТТЛ Ш микросхем
связана с различной полярностью входных (выходных) уровней сигналов. Так,
ТТЛ входные ЭС, имеющие порог переключения UT~ 1,4 В, устойчиво различают
входные сигналы низкого UTI = 0,8 В и высокого UrH = 2,0 В уровней, в то время
как ЭСЛ выходные сигналы имеют значения низкого U0I = —1,5 В и
высокого U0H = —0,75 В уровней, воспринимаемые ТТЛ входами, как сигнал низкого
уровня.
5.3. Схемотехника входных элементов согласования ТТЛШмикросхем 295
Возможен вариант, когда как ЭСЛ, так и ТТЛШ микросхем имеют
одинаковое напряжение питания: положительное, +UCC—О V либо отрицательное О V— £/
(«псевдо-ЭСЛ»). Однако даже в этом случае несмотря на одинаковую полярность
выходных сиголов ЭСЛ и входного .порога переключения ТТЛ Ш, также необходимо
применение специальных входных ЭС, так как выходные сигналы микросхем будут
восприниматься ТТЛШ микросхем как сигнал высокого уровня.
ТТЛШ входные ЭС, воспринимающие ЭСЛ сигналы
отличающейся полярности
Простейшая схема входного ЭС такого типа [1] приведена на рис. 5.48а, уровни
преобразуемых входных сигналов ЭСЛ на рис. 5.485, выходных ТТЛ Ш — на рис. 5.48в
схема объединяет токовый ключ.
VT5
Выход
ТТЛ
VT6 1^ = 0,75 6
y^LSBiz:
о)
U =+3,5 В
-tu0
1Л-=+1,5В / \ „
1Ь,=+0,25В/ \
0V
в)
Рис. 5.48. Схемы входного ЭС (а), преобразующего ЭСЛ сигналы отличающейся
полярности и временные диаграммы входных (б) и выходных (в) сигналов
ЭС на транзисторах VTI, VT2 и генераторе тока G и ТТЛШ-инверторе
Одно «плечо» токового ключа соединено с общей шиной О У, а второе — с входом
ТТЛ Ш инвертора. Один вход токового ключа образует вход ЭС, а на второй подано
эталонное напряжение, значение которого в зависимости от входных уровней
выбирается в диапазоне —0,75 В < — UR < 1,5 В. Согласование уровней обеспечивается
выбором значения тока /с генератора тока и значением номинала резистора R\.
При высоком уровне сигнала на входе ЭС Ut >0,75 В транзистор VT1 открыт,
и через него из общей шины протекает ток /с. Так как транзистор VT2 при этом
296 Глава 5. Схемотехнические решения биполярных микросхем
закрыт, то создаваемый источником питания ток через резистор R\ открывает
транзисторы VT3,VT6 и создает на выходе ТТЛ сигнал низкого уровня C^oi = 0,25В.
При подаче на вход ЭС сигнала низкого уровня £/ < — 1,5 В транзистор VT1
закрывается, а транзистор VT2 открывается и через него и резистор R\ от источника
питания Ucc протекает ток /с генератора, создающий на резисторе R1 падение
напряжения:
U=IGR\.
Это падение напряжения понижает потенциалы базы транзистора VT3 до
уровня:
uT = Ucc Тс -Д1.
Выбирая значения тока 1С и резистора R\, можно обеспечить закрытое состояние
транзисторов VT3, VT6. При этом на выходе ЭС установится ТТЛ сигнал высокого
уровня U0H = 3,5 В.
Поскольку потенциал в базе транзистора VT3 не опускается, ниже потенциала
О V, транзистор VT2 работает в активном быстродействующем режиме и его можно
применять без диода Шоттки. Схемы рассмотренного типа получили небольшое
распространение в микросхемах из-за необходимости трех выводов питания:
положительного +UCC, общего О V и отрицательного —ИКЕГ Более перспективными
являются ЭС, использующие то же напряжение питания, что и внутренние блоки
микросхем — положительное +i/Q7 На рис. 5.49 приведена электрическая схема
такого ЭС [1], состоящего из ТТЛ Ш инвертора на транзисторах VT3—VT5 и схемы
смещения уровня на транзисторах VT1, VT2. Так как напряжение смещения
UR = +0,4 В, то потенциал базы транзистора VT2 фиксирован (/ь = —0,35 В. Тогда
при подаче на вход ЭС напряжения высокого уровня U'fn'1 ^ -0,75В, напряжение на
переходе база-эмиттер транзистора VT2 составит: IfV2 = 0,4 В, что будет
поддерживать его закрытое состояние.
Выход
ТТЛ
Вход
эсл ОЧ F
Рис. 5.49. Схема входного ЭСЛ ТТЛШ микросхем, преобразующего ЭСЛ сигналы
отличающейся полярности и имеющего источник питания одной
полярности с микросхемой
5.3. Схемотехника входных элементов согласования ТТЛШмикросхем 297
Вследствие этого транзисторы VT3, VT5 открыты, и на выходе ЭС установится
напряжение низкого уровня U™ = 0,25В. При подаче на вход ЭС напряжения
низкого уровня С/"я"л <-1,75В на резисторах R\, R2 установится падение
напряжения Д(/ = —1,4 В, и транзистор VT2 перейдет в открытое состояние. При этом
в цепи его коллектора будет протекать ток:
_™_0,75В -U™1
J к
т R2
Этот ток, создавая падение напряжения на резисторе R3, приведет к снижению
потенциала в базе транзистора VT3. Значением этого потенциала можно управлять
с помощью резистора R3. При выполнении условия:
<7а--/72ЛЗ<2[/к,
выходной ТТЛШ инвертор перейдет в закрытое состояние, и на его выходе
установится напряжение высокого уровня U™ = 3,5В ТТЛ Ш входные ЭС,
воспринимающие сигналы одинаковой с ТТЛШ полярности.
В этом случае ТТЛШ микросхем имеет одинаковое с управляющей входным
ЭС микросхем напряжение питания +Ucc и 0 V, либо О V и —ИЕЕ. Схема входного
ЭС показана на рис. 5.50а [3], преобразуемые сигналы — на рис. 5.505 и рис. 5.50в
(для случая положительного питания). ЭС состоит из токового ключа на
транзисторах VT1, VT2 и генератора тока G. Один вход ключа образует вход ЭС, а на
второй подан эталонный потенциал UR. Кроме того, ЭС включает эмиттерные
«повторители» на транзисторах VT3, VT5, управляемые токовым ключом, и
выходной ТТЛ Ш-инвертор на транзисторах VT10—VT12. В эмиттерах транзисторов
VT3, VT5 включены транзисторы VT4, VT6 и резисторы Ю, Л8, понижающие
уровни выходных сигналов токового ключа. При высоком уровне напряжения
на входе ЭС:
!/■«"> Ля
транзистор VT1 открыт, \Т2-закрыт. При выборе номинала резистора R1 таким
образом, что:
£/ос-У с--Й1>3£/бэ
эмиттерный «повторитель» VT3 будет закрыт, вследствие чего «зеркало» токов на
транзисторах VT7, VT8 будет также закрыто. При этом эмиттерный «повторитель»
VT5 через транзистор VT6 и резистор Л8 открываеттранзистор VT9. Низкий уровень
напряжения на коллекторе транзистора VT9 через диод VD1 переведет выходной
ТТЛ Ш инвертор в закрытое состояние и на его выходе будет сформирован сигнал
высокого уровня U0H = 3,5 В. При низком уровне входного сигнала^/"ц в открытое
состояние перейдет эмиттерный; «повторитель» VT3.
При условии:
UCC-IGR\ >3t/,
298 Глава 5. Схемотехнические решения биполярных микросхем
транзистор VT5 будет закрыт, а открытый транзистор VT3 через транзистор VT4 и
резистор Л10 откроет транзистор VT8. Потенциал на его коллекторе уменьшится
ниже(/вэ > транзистор VT9 закроется, и потенциал на его коллекторе возрастет, что
приведет к отпиранию транзисторов VT10, VT12 ТТЛ Ш инвертора и формированию
на его выходе сигнала низкого уровня:
U™ = 0,25 В.
+и„
VT12
Выход
.ТТЛ UCC = 0,75B__ _
UCC=1,5B r ^
Ц™ тП °у
эсл
0V
а)
б)
+и„
+3,5 В_
+1.5В___| у ттл
+0,25 В
0V
в)
Рис. 5.50. Схема входного ЭС ТТЛШ микросхем, преобразующего ЭСЛ сигналы
одинаковой с ЭС полярности (а) и временные диаграммы входных (б) и
выходных (в) сигналов
Выход
ТТЛ
Рис. 5.51. Схема входного ЭС с использованием транзисторов разного типа
проводимости
5.3. Схемотехника входных элементов согласования ТТЛ Ш микросхем 299
Возможно упрощение подобной схемы при использовании в качество эмит-
терных «повторителей» транзисторов обоих типов проводимости, как показано
на рис. 5.51 [3].
Входные ЭС ТТЛШ микросхем с преобразованием КМОП-
уровней сигналов
Согласование КМОП-микросхем с ТТЛШ микросхем не является сложной
проблемой, поскольку при одинаковых напряжениях питания Ucc выходы КМОП-
микросхем допускают прямую нагрузку ТТЛ входами. Этосвязанос.тем,что ТТЛШ
входной ЭС, имеющий стандартный порог переключения: £/™ш=1,5В (рис. 5.52),
различает выходные КМОП-сигналы высокого уровня U0H=4,\ В и низкого
уровня Uol = 0,4 В. При этом недостатком прямого согласования является некоторое
ухудшение времени выключения ТТЛШ входного ЭС из-за более высокого
значения выходного напряжения высокого уровня {/£Jfori = 1,5В. Согласование является
сложным, когда управляющая КМОП-схема имеет более высокое напряжение
питания (например, Ucc = 12 В для КМОП-схем серий CD4000 А,В), поскольку
выходное напряжение высокого уровня КМОП-микросхем £/"™°П = 9В
превосходит предельно допустимое входное напряжение ТТЛШ микросхем с питанием
t/_ = 5 В и U, = 7 В.
CU /max
В этом случае согласование может обеспечиваться по схеме, приведенной на
рис. 5.52fc>c применением внешних или внутренних компонентов: резистора RQ и
диода VD. При этом необходимо, чтобы обратное пробивное напряжение диода
Т,П> ,,КМОП
(/обр значительно превосходило выходное напряжение Don
llVD ^.^.глКМОП
U ОБР ^^ U Off >
прямое падение напряжения:
U ПР *• U Т ~Ь OL
12
5,0
4,1
2,0
1,5
0,8
0,4
,иссшоп®
КМОП/Л
КМОПф
• ит ттлш
ТТЛШ
КМОП0
а)
VT1
VT1-2
б)
Рис. 5.52. Диаграмма уровней пороговыхи выходных напряжений (а) КМОПи ТТЛШ
ИС и схема преобразования сигналов КМОП-ТТЛШ (б)
300 Глава 5. Схемотехнические решения биполярных микросхем
Вход
КМОП
Выход
ТТЛ
Рис. 5.53. Схема входного ЭС ТТЛ Ш микросхем на токовых ключах, преобразующего
КМОП-сигналы
Поскольку большинство КМОП (МОП)-микросхем имеют невысокие выход-
ныетоки в ТТЛШ микросхем, управляемых КМОП-схемами, получили применение
входные ЭС, построенные на основе токовых ключей и имеющие малые входные
токи / , / Схема ЭС такого типа может быть построена с использованием
токового ключа на p-n-p-транзисторах VT1, VT2 (рис. 5.53) [3]. В схеме ЭС функцию
генератора тока выполняет резистор Л1.
Поскольку в базу транзистора VT2 подано VD эталонное напряжение f/я * 26гш>,
то ЭС имеет входное пороговое напряжение, типовое для ТТЛШ схем i/r« 1,5 В.
5.3.7. Схемы защиты цепей входных ЭС ТТЛШ микросхем
ТТЛШ микросхем в сравнении с другими типами микросхем являются относительно
устойчивыми к воздействию статического электричества. Однако
совершенствование технологии и уменьшение линейных размеров элементов микросхем привело
к повышению их чувствительности к воздействию статического электричества.
Применение p-n-р транзисторов на входах ЭС позволило улучшить нагрузочную
способность, однако увеличило входное сопротивление и повысило их
чувствительность воздействию статического электричества, что потребовало введения
дополнительных средств защиты входов микросхем.
Наиболее применяемым элементом защиты входов ТТЛШ микросхем является
диод Шоттки VDS2 (рис. 5.54а), входящий в режим пробоя при перенапряжении входа
и отводящий ток статического заряда в общую шину 0 V. Недостаток такой схемы —
монотонно возрастающая ВАХ пробоя диода (рис. 5.55а — кривая 1), что при большой
мощности статического заряда и длительном протекании тока через диод VDS2 может
вызватьего разрушение и не позволить надежно защитить внутренние компоненты ЭС.
Более совершенной является схема защиты, приведенная на рис. 5.546), в
которой защитным элементом является n-p-n-транзистор с «закороченной» базой VT4.
При возрастании напряжения на входе ЭС транзистор переходит в режим ударной
ионизации, напряжение на его коллекторе резко снижается, и на его входной
ВАХ появляется участок с отрицательным сопротивлением (рис. 5.55а), кривая 2).
5.3. Схемотехника входных элементов согласования ТТЛШмикросхем 30 I
а) б)
Рис. 5.54. Схемы защиты от статэлектричества входных ЭС ТТЛШ
Oov
/,
и„=о
а) "' б)
Рис. 5.55. Характеристики пробоя схем защиты на основе диода Шоттки
и,
При этом на входе создается низкоомная цепь разряда, для накопленного на
входе статического заряда, предотвращающая разрушение внутренних компонентов
ЭС. При закорачивании перехода база-эмиттер транзистора VT4 через резистор
/?4 (рис. 5.556) можно снизить остаточное напряжение транзистора VT4 в режиме
пробоя, а при обрыве его базы достичь минимального значения остаточного
напряжения. Однако в этом случае максимально допустимое напряжение на входе
ЭС снижается.
Помимо п-p-n транзисторов, для защиты входов ЭС от статического
электричества можно использовать p-n-р транзисторы как с закороченной через резистор
базой [36], так и с «оборванной» базой (рис. 5.56) [3], при этом механизм
функционирования схем защиты аналогичен схемам защиты на п-р-п-транзисторах.
В перечисленных схемах ЭС схемы защиты введены между входом ЭС и общим
выводом 0 V. Для повышения надежности схемы защиты от статического
электричества могут вводиться между входом и выводом питания Ucc, как показано в схеме
на рис. 5.56 [3]. Такая схема защиты создает низкоомную цепь, через которую
накопленный на входе статический заряд отводится в цепь питания ЭС.
302 Глава 5. Схемотехнические решения биполярных микросхем
Рис. 5.56. Схемы защиты от статэлектричества входных ЭС ТТЛШ микросхем на
основе p-n-р транзисторов
При попадании на вход биполярных микросхем отрицательных входных
напряжений (по отношению к выводу 0 V) и превышении напряжения прямого
смещения изоляции (/^возможно открывание изолирующих переходов
компонентов входного ЭС, включение паразитных транзисторных структур и нарушение
работы входных ЭС и микросхем в целом. Для исключения этого паразитного
эффекта отрицательные входные напряжения должны быть ограничены до уровня
Um? < 0,5В, при котором изолирующие переходы в микросхем закрыты.
Эффективным методом защиты входных ЭС от воздействия отрицательных
входных напряжений является изоляция входа ЭС (например, базы р-п-р-транзистора
VT1, (на рис. 5.57а) от других элементов схемы обратно смещенным
горизонтальным п-р-п-транзистором [1]. На рис. 5.576 показан поперечный разрез активной
структуры входа ЭС. Область № 1 образует, например базу горизонтального р-п-р-
транзистора VT1, изолированную от других элементов схемы переходами Р2.
0Vo
VT2
О 0V
а)
б)
Рис. 5.57. Схемы защиты входных ЭС от перегрузок на основе п-р-п-транзистора
с помощью изоляции запертым n-p-n-транзистором (а) и поперечный
разрез активной структуры (б)
5.4. Схемотехника выходных элементов согласования ТТЛШ микросхем 303
Изолирующие области Р1 окружены кольцевой областью № 2, соединенной с
шиной 0 V. В результате база р-п-р-транзистора VT1 изолирована от других элементов
схемы горизонтальным транзистором \Т2типа n-p-n (N1-P2-N2) с «заземленным»
коллектором. В такой структуре даже при прямом смещении (отрицательном
напряжении на входе) эмиттерного перехода защитного транзистора VT2 его
заземленный коллектор препятствует прямому смещению изолирующих переходов
других компонентов схемы ЭС и нарушению их работы.
5.4. Схемотехника выходных элементов согласования
ТТЛШ микросхем
5.4.1. Выходные ЭС ТТЛШ микросхем со стандартными ТТЛ
выходными уровнями
Основой выходныхЭС ТТЛШ микросхем, обеспечивающей требования, является
известная двухтактная схема усилителя сигналов (УС) с ТТЛ-уровнями, приведенная
на рис. 5.58а. Принципы функционирования и основные параметры схемы
подробно рассмотрены в [1, 2]. Элемент Z0 в схеме представляет собой цепь разряда
емкости база — эмиттер транзистора VT3. Для согласования усилителя по уровням
сигналов с внутренними ЛЭ используют дополнительный согласующие схемы (СС).
Основные варианты таких схем приведены на рис. 5.585—г.
Вход
гГ°" BxoS#Io "sfc
» OL ,,n Выход Выход
Вход
а) б) в) г)
Рис. 5.58. Схема усилителя сигналов выходного ЭС типа «активный выход» ТТЛШ
микросхем (а) и варианты входов (б— г)
Объединенные согласующая схема и схема усилителя образуют выходной ЭС
с активным выходом (АВ), поскольку заряд и разряд емкости нагрузки
осуществляется переключательными активными элементами ЭС: выходными транзисторами
VT2, VT3. Во включенном состоянии ЭС характеризуется выходным напряжением
низкого уровня:
Uol — С^кэи + / ol' 'к >
где гк — сопротивление коллектора выходного транзистора VT3.
304 Глава 5. Схемотехнические решения биполярных микросхем
Рис. 5.59. Выходные характеристики выходных ЭС ТТЛШ микросхем
Выходная характеристика ЭС во включенном состоянии отражена кривой 1 на
рис. 5.59. Выходные ЭС ТТЛШ микросхемотличаются повышенным выходным
напряжением U0I = —0,3—0,35 В, что связано с увеличенным остаточным
напряжением f/кэно открытого выходного транзистора VT3 из-за применения в нем
«шунтирующего» диода Шоттки:
и&т * UT ~ U^ * 0,75 - 0,55 В = 0,2 В.
В выключенном состоянии ЭС характеризуется выходным напряжением
высокого уровня:
,,ЛВ_.Т ,,VT2 ITVD J ОН ги
Uou-Ucc~Us3 ~Uпр~~~^Л1-
Рн
Выходная характеристика ЭС для выключенного состояния соответствует
кривой 3. Типовое значение параметра U0Hсравнимо со значениями U0H других ТТЛ
схем и составляет Нов = 2,9-=- 3,0В. ВТТЛШ микросхем широко применяют
выходные ЭС, в которых помимо двух активных состояний с уровнями напряжений U0H,
U0I может быть сформировано «третье» состояние. В этом состоянии оба выходных
транзистора VT2, VT3 находятся в закрытом состоянии, вследствие чего выход ЭС
отключен от нагрузки. Вариант простейшей схемы ЭС с тремя состояниями (ТС)
приведен на рис. 5.60а.
Перевод ЭС в третье состояние осуществляется с помощью дополнительного
управляющего входа EN, соединенного с базами транзисторов VT2, VT3 через
диоды Шоттки VDS1, VDS2 подачей низкого уровня напряжения. В активных
состояниях выходные уровни напряжении U0H, U0I соответствуют выходным уровням
ЭС с активным выходом, а выходные характеристики соответствуют кривым 1 и 2
на рис. 5.59.
5.4. Схемотехника выходных элементов согласования ТТЛШ микросхем 305
VDS2
I ,Я2
Ж Выход Вход
Вход
б) в)
Рис. 5.60. Схемы выходных ТТЛШ микросхем стремя состояниями (а); «открытый
коллектор» (б) и «открытый эмиттер» (в)
В «третьем» состоянии (пассивном) ЭС характеризуется выходными токами
10/1,10/н представляющими собой токи утечки закрытых транзисторов VT2, VT3, а
выходная характеристика соответствует кривой 3 на рис. 5.59.
Помимо этих схем, существуют варианты ЭС, у которых присутствует один
активный компонент, формирующий выходные уровни. Эти схемы распространены
меньше и используются в основном в ТТЛШ микросхемах, предназначенных для
применения в вычислительныхсистемах, где допускается «монтажное» объединение
выходов. В схеме на рис. 5.605 присутствует только активный элемент разряда
емкости нагрузки — транзистор VT2, а выход ЭС образован его коллектором. Схемы
такого типа называют «открытый коллектор» (ОК). Во включенном состоянии схема
характеризуется выходным напряжением Uoi, аналогичным по значению Uol> a
выходная характеристика ro включен ном состоянии такого ЭС соответствует кривой I
на на рис. 5.59. В выключенном состоянии выходное напряжение высокого уровня
U он формируется за счет внешнего источника питания Ut и резистора нагрузки /?;:
Uon~Ul~Тон ■ Rl-
Выходная характеристика ЭС в закрытом состоянии (без резистора нагрузки Rt)
соответствует кривой 3 на рис. 5.59.
В схеме на рис. 5.60в присутствует только активный компонент заряда емкости
нагрузки — транзистор VT2, а выход ЭС образован его эмиттером. Схемы такого
типа называют «открытый эмиттер». Во включенном состоянии схема
характеризуется выходным напряжением Сш/л аналогичным по значению Uoir:
гг°Э ~ , г гг1'7'2 гг™ 1он Р
и он ~и сс~и бэ ~Unp~ ~Zvti л'
Выходная характеристика ЭС в этом состоянии соответствует кривой 2 на
рис. 5.59. В выключенном состоянии выходное напряжение низкого уровня Uol
формируется за счет внешнего резистора нагрузки /?;:
U ol ~ Iol'Rl-
306 Глава 5. Схемотехнические решения биполярных микросхем
Выходная характеристика ЭС в закрытом состоянии (без резистора нагрузки
соответствует кривой 3 на рис. 5.59.
Модификации выходных ЭС типа ЛВс улучшенными характеристиками
Схема выходного ЭС, приведенная на рис. 5.60а при использовании в качестве
элемента разряда ZQ простейшего резистора, имеет пониженное выходное
напряжение высокого уровня U0H. Поскольку напряжение, попадающее на вход ЭС из
внутренних блоков микросхем, имеет конечное значение и Ut >0, то фазораздели-
тельный транзистор находится в активном режиме, и напряжение на его коллекторе
уменьшается на значение:
Ы1к = {и,-и^)-
R1
Rzo .
На это же значение снижается и выходное напряжение высокого уровня U0H.
Для устранения того недостатка в качестве элемента Z0 используются схемы,
обеспечивающие закрытое состояние транзистора VT1. Варианты исполнения
электрических схем элемента Z0 приведены на рис. 5.61а—е.
г*
R0
VDS
а) б) в)
Рис. 5.61. Схемы элемента разряда Z0 емкости базы выходного транзистора:
транзисторная (а), диодная (б) и диодно-транзисторная (в)
Для улучшения задержек переключения / / в основную схему ЭС вводят
дополнительные цепи, увеличивающие при переключении выходные токи низкого
/01 и высокого /он уровней. Так, в схеме ЭС на рис. 5.62а для увеличения
выходного тока высокого уровня /он использована транзисторная схема Дарлингтона
VT2, VT3 . Это позволяет при одном и том же уровне выходного напряжения U0H
увеличить в bN раз выходной ток высокого уровня /он. Для увеличения
выходного тока низкого уровня /0/ при разряде емкости нагрузки в схеме предусмотрен
диод Шоттки VDS1, формирующий обратную связь между выходом и
коллектором фазоразделительного транзистора VT1. При включении транзистора VT1
и понижении напряжение на его коллекторе диод Шоттки VDS1 открывается и
с выхода ЭС через транзистор VT1 в базу выходного транзистора VT4 протекает
дополнительный ток /D. Этот ток увеличивает выходной ток низкого уровня /0/
и форсирует разряд емкости нагрузки.
5.4. Схемотехника выходных элементов согласования ТТЛШ микросхем 307
Вход
Вход
Выход
Рис. 5.62. Схемы выходного ЭС типа АВ с ускоряющими обратной связью
диодной (а), транзисторной (б)
При выходном напряжении:
Ifo^g + lffln + Cffi
диод Шоттки VDS1 закрывается и на работу ЭС не влияет. Аналогичный эффект дает
использование вместо диода обратной связи VDS1 транзистора VT4, включенного
по схеме, показанной на рис. 5.625 [4]. Однако использование транзистора VT4
позволяет при включении ЭС одновременно ускорить разряд емкости базы выходного
транзистора VT3 через его переход база — эмиттер. При этом улучшается
длительность фронта включения tHI и снижается динамический ток потребления /^ЭС
Основным методом улучшения длительности выключения ТТЛШ выходных ЭС
является ускорение разряда ем кости базы выходного транзистора. Это обеспечивается
созданием дополнительныхуправляемых цепей, которые при включении ЭС создают
низкоомные цепи разряда емкости базы выходного транзистора. При включении
ЭС эти цепи закрываются и не снижают ток базы выходного транзистора VT2,
сохраняя тем самым нагрузочную способность ЭС. Пример электрической схемы ЭС,
использующей этот принцип повышения быстродействия, приведен на рис. 5.63.
йч5
VDS1
Я2 М
/*** Д. L.VT4
VT2 П "л
С/ ^UR4 Выход
-£Ч&—°
Вход tJ
VT1 I
_q+(7^. Рис. 5.63. Схема выходного ЭС типа АВ
с улучшенным временем выключения
VDS3
-Кт5
VDS2
0V
308 Глава 5. Схемотехнические решения биполярных микросхем
В схеме входной транзистор VT1, управляющий фазоразделительным транзистором
VT2, одновременно осуществляет при выключении ЭС ускоренный разряд емкости
базы выходного транзистора VT5. При включении ЭС и запирании транзистора VT1
оба диода Шоттки VDS1 и VDS2 закрываются и на работу ЭС не влияют.
Модификации выходных ЭС с тремя состояниями выхода (ТС)
Схема выходного ЭС типа ТС, приведенная на рис. 5.64а, имеет большой входной
ток по управляющему входу EN, так как для обеспечения высокого выходного тока
/01 резистор R\ имеет небольшое сопротивление. Этот недостаток можно устранить
использованием для управления «третьим состоянием» p-n-р транзистора VT2
(рис. 5.64а). При этом входной ток по выводу EN уменьшается [4]. Другим
существенным недостатком схемы ЭС, приведенной на рис. 5.64а, является увеличенная
мощность потребления в пассивном третьем состоянии Рзначительно превышающая
мощность в активныхсостояниях/,а:/,/,а:,//. Поэтому большинство схемотехнических
приемов в ЭС типа ТС направлено на снижение мощности потребления Р^у.
Вход
Выход
а)
б)
ENO
Вход
в) г)
Рис. 5.64. Схемы выходных ЭС типа ТС: с p-n-р транзистором на входе (а); с
разделенной резистивной нагрузкой и двумя фазоразделительными
транзисторами (б); с разделенной диодно-резистивной нагрузкой (в); с р-п-р-
транзистором в цепи питания ЭС (г)
5.4. Схемотехника выходных элементов согласования ТТЛШ микросхем 309
В схеме ЭС на рис. 5.645 [4] использована разделенная нагрузка фазоразде-
лительных транзисторов VT1, VT2, состоящая из резисторов R\, R2, имеющих
в 2 раза большее сопротивление и управляемых фазоразделительными
транзисторами VT1, VT2. Поэтому в активном включенном состоянии суммарный ток их
эмиттеров, т.е. ток базы выходного транзистора VT5, сохраняется, как у типовой
схемы. При переключении в «третье» состояние через диод VDS1 будет протекать
ток только одного резистора R\, имеющего вдвое большее сопротивление, что
позволяет снизить мощность потребления Рсаг По аналогичному принципу
функционирует схема ЭС, приведенная на рис. 5.64в [4], однако в ней для разделения
резисторов нагрузки R\, R2 фазоразделительного транзистора VT1 использован
диод Шоттки VDS1. Мощность потребления выходного ЭС в третьем состоянии
можно свести практически к минимуму при использовании p-n-р транзистора
VT1, как показано в схеме рис. 5.64г [5]. При низком уровне напряжения Uu на
входе EN транзистор VT1 открыт и задает токи входной транзистор VT3 и
выходной транзистор VT5, обеспечивая тем самым активные выходные состояния
ЭС. При подаче высокого уровня Um на вход EN транзистор VT1 закрывается, что
приводит к запиранию выходныхтранзисторов VT5, VT6 и «третьему состоянию»
на выходе ЭС. При этом ток потребления ЭС 1СС/ будет практически равен току
утечки управляющего транзистора VT1. Необходимо отметить, что схемы типа
ТС не допускают включения резистора между базой выходного транзистора VT4
и выходом, который обеспечивает разряд емкости базы транзистора VT5, что
связано с тем, что при отключении питания на ЭС через этот резистор, переход
база — коллектор транзистора VT5, резистор /?6 и шину питания U^ будет
происходить понижение уровня напряжения на шине, к которой, подключен выход
ЭС. Для устранения этого этот резистор /?4 подключают либо к общей шине 0 V
(рис. 5.646), либо вводят в цепь коллектора выходного транзистора диод Шоттки
(диоды VDS3, VDS4 на рис. 5.65).
Рис. 5.65. Схема выходного ЭС типа ТС с ускоряющими обратными связями
3 I 0 Глава 5. Схемотехнические решения биполярных микросхем
б)
Рис. 5.66. Схемы выходных ЭС типа ТС с улучшенным временем перехода в «третье»
состояние
Наличие управляющей «третьим» состоянием цепи в коллекторе фазоразде-
лительного транзистора не позволяет улучшить длительность включения ЭС с
помощью диода Шоттки обратной связи, как показано на рис. 5.62а. Для устранения
этого недостатка можно использовать схему ЭС, приведенную на рис. 5.65а [1]
и использующую для создания ускоряющей цепи через диод VDS6 разделенные
фазоразделительные транзисторы VT1, VT2 с резисторами R\, R2. При этом
транзистор VT1 обеспечивает управление выходными транзисторами VT3, VT4, a VT2 —
с диодами Шоттки VDS5, VDS6 ускоряет включение выходного транзистора VT6.
Для устранения паразитных связей выхода с шиной питания +UCC в схему, введены
диоды Шоттки VDS3, VDS4. Схема на рис. 5.66а [4] иллюстрирует пример
применения в цепи обратной связи, ускоряющей включение выходного транзистора
VT5, транзистора с диодом Шоттки VT2. При переходе в «третье» состояние
выключение ускоряющего транзистора VT2 обеспечивается дополнительным диодом
Шоттки VDS1.
Схема подобного типа позволяет улучшить параметры «третьего» состояния,
например, времени перехода из состояния высокого уровня в «третье» состояние.
Схема ЭС такого типа показана на рис. 5.666" [4], где дополнительный элемент
задержки D включен между базой и эмиттером ускоряющего транзистора VT2.
Вследствие этого в цепи управления образуется разностный элемент
управления (РЭУ), имеющий проводящее состояние в короткий промежуток времени.
Поэтому при переходе ЭС, находящегося в состоянии высокого уровня подаче
низкого уровня сигнала на вход EN транзистор VT2 в некоторый промежуток
времени Dt будет находиться в проводящем состоянии. Это формирование
понижает уровень напряжения на выходе ЭС и ускоряет переход его к уровню
«третьего» состояния. В дальнейшем транзистор VT2 закрывается и на работу схемы
не влияет.
5.4. Схемотехника выходных элементов согласования ТТЛШ микросхем 3 I I
Модификации выходных ЭС типа «открытый коллектор»
В схеме ЭС на рис. 5.67а исключен внешний резистор, задающий выходное
напряжение высокого уровня за счет использования цепи, состоящей из диодов
VD, VDS. Схема ЭС на рис. 5.675 [4] помимо улучшенного времени включения
за счет применения транзистора VT1, работающего в режиме О К обладает
дополнительным свойством: ток потребления такой схемы /сс/ в открытом состоянии
зависит от тока нагрузки /0/. Это достигается цепью обратной связи на диодах
VD, VDS, управляющей током базы транзистора VT1 в зависимости оттока
нагрузки 101.
Вход
^Q CC
VD VDS Выход
—к/1
J/T2
>0V
Вход
Выход
в)
а) б)
Рис. 5.67. Схемы выходных ЭС типа ОК. с обратными связями: с встроенным
нагрузочным резистором (а); с управляемым током потребления (б); с
улучшенным временем выключения (в)
Время включения в схемах ОК можно улучшить также как и в схемах типа АВ за
счет ускорения разряда емкости базы выходного транзистора VT3. Так, например,
при выключении выходного транзистора VT3, рис. 5.67в разряд емкости его базы
обеспечивается транзистором VT2, имеющим выходное сопротивление в несколько
раз ниже сопротивления резистора R2 схемы на рис. 5.67а.
Из простейших схем интерес представляетприменение p-n-p-транзистора VT1,
позволяющего повысить нагрузочную способность по входу ЭС (рис. 5.68).
fi
Я
VT1
Вход |^
О—}Г\ГТ2
+и„
Выход
0V
Рис. 5.68. Схема выходного ЭС типа ОЭ с р-п-р-
транзистором
3 I 2 Глава 5. Схемотехнические решения биполярных микросхем
5.4.2. Выходные ЭС ТГЛШмикросхем с памятью
Схемотехника выходных ЭС ТТЛШ микросхем с памятью, описанная в данной
главе, иллюстрируется на примерах электрических схем, объединяющих
простейшую бистабильную ячейку либо R-S-триггер и выходной двухтактный усилитель
сигнала (УС) типа АВ с ТТЛШ-уровнями. Включение требуемого типа элемента
памяти (ЭП) в выходной ЭС (тактируемого фронтом сигнала, либо уровнем и т.д.)
может осуществляться в соответствии с электрическими схемами, описанными
в разд. 5.2, а формирование требуемого типа выхода в соответствии с
электрическими схемами, описанными в разд. 5.4.1.
Наиболее простым методом организации выходного ЭС ТТЛШ микросхем
с памятью является совмещение выходного УС с одним из ЛЭ БЯ как показано на
рис. 5.69а. В схеме инвертор на транзисторах VT3—VT8 выполняет как функцию
выходного УС, формирующего выходные сигналы, так и функцию «плеча» R-S-триггера.
При этом с целью сокращения числа элементов второй логический элемент БЯ
(транзисторы VT1, VT2) выполняется без выходного двухтактного каскада, а для
исключения влияния помех с выхода на состояние БЯ цепи обратной связи
выполняются с коллекторов фазоразделительных транзисторов VT1, VT4. Схема ЭС
такого типа обладает минимальным временем задержки переключения /эс равным
времени переключения БЯ / ья.
Описанную схему ЭС можно упростить, если использовать для парафазного
управления выходными транзисторами_уТ5, VT6 не фазоразделительный транзистор
VT4, а парафазные сигналы выходов Q, Q, БЯ (рис. 5.696) [5]. При этом время
задержки переключения выходного ЭС:
f ЭС . f БЯ
р р
Схемы выходных ЭС с памятью, приведенные на рис. 5.69а и б, обладают
минимальным числом элементов, временем задержки переключения сигнала, равным
времени задержки переключения БЯ, и удобны для применения в микросхем. Однако
их существенным недостатком является невозможность формирования выходного
УС типа «три состояния». В таких случаях используют последовательное (рис. 5.69в)
либо параллельное (рис. 5.69г) соединения БЯ и выходного ЭС.
При последовательном включении БЯ выполнена на маломощных ТТЛШ ЛЭ,
к одному из выходов которой (коллектор транзистора VT4) подключен мощный
выходной УС типа «три состояния» с ТТЛ-уровнями [1]. Такое подключение УС
ухудшает общее время задержки переключения ЭС, поэтому для ускорения
процесса выключения в схему введен дополнительный диод Шоттки VDS. При этом
времена задержек включения и выключения ЭС:
,ЭС ^ ,БЯ , .УС
IPIIL ~ IPLI1 Т IP11L>
где tpLn, tpHi — времена задержек включения, выключения БЯ; tplh, t'pm. — времена
задержек включения, выключения выходного УС.
5.4. Схемотехника выходных элементов согласования ТТЛIII микросхем 3 I 3
Рис. 5.69. Схемы выходных ЭС с памятью ТТЛШ микросхем: с совмещением
выходного усилителя сигналов с плечом БЯ (а); бс парафазным
управлением выходными транзисторами ЭС (б); с последовательно и параллельно
включенным мощным усилителем сигналов (в, г)
При высоком уровне сигнала на управляющем входе EN ЭС функционирует
как обычный выходной ЭС с памятью, при низком уровне сигнала — выходной УС
переходит в «третье» состояние. При этом транзистор VT5 закрыт, а состояние БЯ
не изменяется.
3 I 4 Глава 5. Схемотехнические решения биполярных микросхем
Динамические параметры схемы ЭС с «тремя состояниями» выхода можно
улучшить при параллельном соединении БЯ и выходного УС, как показано
в схеме на рис. 5.69г[5]. В этой схеме вход УС (база транзистора VT3) подключен
параллельно входу ЛЭ БЯ (база транзистора VT2). Управление ЭС с входа R
осуществляется одновременно как плечом БЯ (через диод VDS2), так и выходным
УС (через диод VDS3). В такой схеме времена задержек включения и выключения
составят:
ЭС БЯ ..УС .
IPHL ~ IPLH^lPHL,
..ЭС те.УС
1РШ ~l?LH-
Для формирования на выходе «третьего» состояния в схему УС достаточно
ввести два диода Шоттки по схеме, аналогичной схеме на рис. 5.69в.
5.4.3. Выходные ЭС ТТЛШ микросхем с преобразованием уровней сигналов
Выходные ЭС ТТЛШ микросхем с формированием выходных ЭСЛ-уровней
сигналов
Выходные ЭС с выходными ЭСЛ уровнями сигналов, одинаковой с ТТЛШ
микросхем полярности.
Выходные ЭС с выходными ЭСЛ-уровнями сигналов, одинаковой полярности
с внутренними сигналами ТТЛШ микросхем «псевдо-ЭСЛ» строятся в основном по
схеме, приведенной на рис. 5.70а [5]. ЭС содержат токовый ключ на транзисторах
VT1, VT2, генератор тока G и эмиттерный «повторитель» на транзисторе VT3. Для
обеспечения входного порога переключения ТТЛ типа у ЭС на базу транзистора
VT2 подано напряжение смещения UR = 1,45—1,5 В. При входном напряжении
Ut < 1,5 В (рис. 5.706) транзистор VT1 закрыт, транзистор VT2 открыт, и на выходе
ЭС будет сформировано выходное напряжение низкого уровня:
U01 = Uее ~ /У -К1 - {/кз .
Для формирования необходимого уровня быстродействия и
помехозащищенности значения тока lQ и сопротивления резистора R\ выбираются из соотношения:
Uol ~ Ucc - 2U™ » Ucc ~ X5 В.
При Ut > 1,5 В транзистор VT2 закрывается и на выходе ЭС устанавливается
высокий уровень напряжения:
U U ■U"'3
ион исс иъэ-
При этом логический перепад напряжений на выходе ЭС:
AUt ~С/бэ-
5.4. Схемотехника выходных элементов согласования ТТЛШ микросхем 3 I 5
-НА,
Вход
ТТЛШ0"
9 * 9 9 0+Ucc
С И J »•
"*| VDS2r
—Т~ 5 J VD1
GQl'G ~VD2
+3,5 В
ТТЛШ
VDS2J
ov
ov
a) 6)
Рис. 5.70. Схема выходного ЭС ТТЛШ микросхем, формирующая выходной ЭСЛ
сигнал одинаковой с ТТЛШ полярности (а) и временные диаграммы (б)
Возможно, повышение быстродействия схемы описанного типа за счет
снижения логического перепада напряжений на выходе путем подключения параллельно
резистору R диода Шоттки VDS при этом:
Модификации выходных ЭС с «псевдо-ЭСЛ» выходными уровнями сигналов
отличаются в основном усовершенствованными схемами генераторов тока (7 и
схемами формирования эталонных уровней UR.
Выходные ЭС ТТЛШ микросхем с выходными ЭСЛ-уровнями сигналов
отличающейся полярности
Более сложной схемотехнической задачей является преобразование сигналов ТТЛ
типа положительной полярности в сигналы ЭСЛ типа отрицательной полярности.
Основной вариант электрической схемы такого ЭС приведен на рис. 5.71а [5] и
содержит два токовых ключа, первый из которых входной (транзисторы VTI, VT2,
генератор(71) имеет положительное питание +UCC, второй выходной (транзисторы
VT5, VT6, генератор (74) — отрицательное питание — Uf:f:, и схему сдвига уровней
в отрицательную область напряжения (транзисторы VT3, VT4; резисторы /?3, /?4,
генераторы (72, (73). ТТЛ порог переключения входного ключа обеспечивается
подачей в базу транзистора VT2 эталонного напряжения смещения +UR. При
входном напряжении t/ < 1,5 В (рис. 5.716) транзистор VT1 закрыт, транзистор
VT2 открыт, следовательно на эмиттерах транзисторов VT3 и VT4 выходное
напряжение будет:
ттУтъ „тт _ Гт.
и э ~и ее и бэ >
иГ«исе-и7э4-1гЮ-
3 I 6 Глава 5. Схемотехнические решения биполярных микросхем
Вход
ТТЛШ
■+ип
Выход
ЭСЛ
+3,5 В
ТТЛШ 1
U, -Jj5B_
+0,25 BJ
0V
d4Js а
"11/
ЭСЛ
Ц.-1.5В
Рис. 5.71. Схема выходного ЭС ТТЛШ микросхем, формирующая выходной ЭСЛ
сигнал различающейся с микросхемой полярности (а) и временные
диаграммы (б)
Поскольку эмиттеры транзисторов VT3, VT4, работающих в режиме эмиттерного
«повторителя», подключены к генераторам тока (72, (73 через /?3, /?4, то за счет
падения напряжения на резисторах Ю, /?4 происходит смещение уровня напряжения
на базах транзисторов VT5, VT6 выходного ключа:
.УТА
Um*Ucc-Vrn-IrKl-IyBA;
U™»Ucc-Uv£-TrKi\
uV5<vr-
Так как V^s < UVb, то транзистор VT5 закрыт, транзистор VT6 открыт и на
выходе будет низкий уровень напряжения равный:
Uol = -{uZ1 + T1R5).
При этом для обеспечения «ненасыщенного» режима работы выходного ключа
необходимо выполнение условия:
\иа-с№-Гл-ы-1уЩ>\тПъ\-
При изменении входного напряжения на U > 1,5 В уровни напряжений
изменяются на противоположные, и на выходе будет напряжение высокого уровня:
г, _ и УП
U ОН^ U БЭ ■
Выходные ЭС ТТЛШ микросхемы не допускают прямого управления
входами КМОП ИС в основном из-за несоответствия выходного напряжения
высокого уровня f/o/^^SjOB входному пороговому напряжению высокого уровня
5.4. Схемотехника выходных элементов согласования ТТЛШ микросхем 3 I 7
ггкмоп „ -> п ж л т> глттлш - ггкмоп с-
Urn ~ 3,7-4,1В, т.е. и on <Uni , что не обеспечивает полного запирания
входного ЭС КМОП-микросхем и вызывают большой сквозной ток потребления
КМОП-микросхем. При одинаковом напряжении питания [Г™™ = £/"™оп = +5В
для управления КМОП можно использовать выходные ЭС типа, «открытый
коллектор» с резистором, подключенным к питанию +Ucch повышающим выходное
напряжение высокого уровня (/ до уровня, близкого к +£/(Х. При напряжении
г,-КМОП Т, ТТЛШ ., КМОгК ., ТТЛШ
питания и cci , отличающимся от напряжения иcci , и cci >Ucci в качестве
выходного ЭС также можно использовать ЭСтипа «открытый коллектор».
Требуемое выходное напряжение высокого уровня £/0//для управления КМОП-микросхем,
можно обеспечить подключением к выходу ЭС внешнего резистора R0 и
источника питания UCC2, при этом для надежной работы микросхем необходимо
обеспечение следующего требования:
,,плш^/гкыоп
и Omax ^ U СП >
гТТЛШ
ж т 11ЛШ
где1/опмх — максимально допустимое напряжение.
5.4.4. Схемотехника цепей защиты выходных ЭС ТТЛШ микросхем
Защита выходных цепей ЭС от «динамического» тока Миллера
Паразитный «эффект Миллера» [2] в значительной степени влияет на
быстродействие выходных ЭС ТТЛШ микросхем в динамическом режиме. На рис. 5.72а
изображена электрическая схема выходного ЭС. Допустим, что выходной ЭС
переключается из состояния низкого уровня в высокий. При этом транзистор VT1
закрывается, и входная емкость транзистора VT4 разряжается через резистор /?4,
что вызывает возрастание выходного напряжения U0.
a)
б)
Рис. 5.72. Схема выходного ЭС ТТЛШ микросхем учитывающая емкость Миллера
(а) и диаграммы выходных напряжений U0 (б) и тока /0П (в)
8 Глава 5. Схемотехнические решения биполярных микросхем
Поскольку выходной транзистор VT4 обладает значительной емкостью
перехода коллектор-база СКБ4,то при изменении выходного напряжения 1}ф через нее
течет емкостной ток
At
который создает на резисторе /?4 падение напряжения:
Это напряжение поддерживает выходной транзистор VT4 в открытом состоянии
и увеличивает его выходной ток, что эквивалентно увеличению выходной емкости
транзистора VT4 (емкости Миллера) в Р v раз:
- ( У74
Со = С м=[С ns'Pf/J >
где Рд, — коэффициент усиления тока базы транзистора VT4, это, в свою очередь,
увеличивает длительность перехода выходного напряжения U0 в состояние высокого
уровня (кривая на рис. 5.726).
Поскольку степень влияния эффекта Миллера определяется значением
сопротивления резистора /?4 в базе выходного транзистора VT4, основным методом
защиты от динамического тока Миллера является создание низкоомных цепей
отвода емкостного тока /с в базе выходного транзистора VT4. Для устранения этого
эффекта используют управляемые транзисторные цепи, включаемые при переходе
выходного ЭС в состояние высокого уровня. Так, в схему на рис. 5.73а [5] введена
дополнительная цепь из транзистора VT6, резисторов R2, Ю, диодов VD1, VD2,
VDS. Во включенном состоянии ЭС транзистор VT6 закрыт и на работу транзистора
VT4 не влияет, так как открытый транзистор VT1 через диод VDS перехватывает
ток резистора R\. При выключении ЭС напряжение на коллекторе транзистора
VT1 возрастает, что приводит к запиранию диода Шоттки VDS и отпиранию
транзистора VT6, который отводит емкостной ток Миллера транзистора VT4 в общую
шину О V и удерживает напряжение небольшого значения на базе транзистора VT4
в выключенном состоянии ЭС. При этом длительность фронта выключения
выходного сигнала tjH резко снижается (кривая 2 на рис. 5.726).
Недостатком таких схем является то, что они потребляют мощность в
выключенном состоянии выходного ЭС, что увеличивает общую мощность потребления
ЭС. В литературе был предложен ряд схем, использующихемкостные компоненты
и функционирующих только в момент выключения выходного ЭС.
Электрическая схема с цепью такого типа приведена на рис. 5.736 [5] и содержит
транзистор VT6 с диодом Шоттки VDS, представляющие собой цепь отвода тока
Миллера, резистор R5 и диод VD, управляющие цепью защиты. При этом р-n диод
VD используется в качество емкости, что отражено на рисунке.
В статических включенном и выключенном состояниях диод VD ток не
пропускает, цепь отвода VT6 VDS закрыта и на параметры ЭС не влияет. При переходе
ЭС из включенного в выключенное состояние перепад выходного напряжения AU0
5.4. Схемотехника выходных элементов согласования ТТЛШ микросхем 3 I 9
вызывает протекание через диод VD емкостного тока 1™, пропорционального
емкости диода CVD. Этот ток открывает транзистор VT6 и диод Шоттки VDS и
создает низкоомную цепь отвода тока Миллера выходного транзистора VT4. При
переходе в статическое выключенное состояние емкостной ток диода /CVD резко
падает, и транзистор VT6 отключается.
Применение в схемах выходных ЭС транзисторов р-п-ртипа позволяет создать
простую схему защиты от «динамического» тока Миллера [5]. В схеме на рис. 5.73в
n-p-п транзистор VT5 формирует цепь отвода тока Миллера выходного
транзистора VT4, а p-n-р транзистор VT6 представляет собой управляющую цепь защиты.
а)
б)
Вход
в) г)
Рис. 5.73. Схемы выходных ЭС ТТЛШ микросхем с защитой от «динамического»
тока Миллера: с диодно-транзисторной цепью, управляемой коллектором
фазоразделительного транзистора (а); с динамическим управлением по
выходу ЭС (б); с динамическим управлением p-n-р транзистором (в); с
динамическим управлением с коллектора фазоразделительного транзистора (г)
320 Глава 5. Схемотехнические решения биполярных микросхем
Во включенном состоянии ЭС выходной транзистор VT4 открыт, а выходной
транзистор VT3 закрыт, поэтому ток эмиттера транзистор VT6 близок к нулю и цепьза-
щиты отключена. При переходе ЭС из включенного состояния в выключенное цепи
эмиттера транзисторов VT2, VT3 протекает ток, управляющий зарядом емкости
нагрузки С; и выходной емкости С0. Это вызывает отпирание p-n-р транзисторов
VT6 и VT5; последний отводит в общую шину 0 V возникающий в этот момент ток
Миллера выходного транзистора VT4. При возрастании выходного напряжения
до установившегося высокого уровня U0H транзисторы VT2, VT3 закрываются,
что приводит к отключению р-п-р транзистора VT6 и отключению цепи защиты
ЭС. При наличии на выходе статического выходного тока /он отключенное
состояние цепи защиты обеспечивают соответствующим, подбором сопротивления
резистора R4.
Из всех типов цепей защиты выходных ЭС от динамического тока Миллера
наибольшее распространение получила схема, приведенная на рис. 5.73г [5].
Цепь защиты включает транзистор VT6, диоды Шоттки VDS5, VDS6 и диод VD,
используемый в качества емкости. Основное отличие данной схемы заключается
в управлении цепью защиты по изменению уровня напряжения на коллекторе
фазоразделительного транзистора, что позволяет оптимально совместить по
времени моменты максимального отпирания транзистора цепи отвода тока Миллера
и пикового значения тока Миллера. В установившемся включенном состоянии ток
через диод практически равен нулю, транзистор VT6, и диод Шоттки VDS4 закрыты
и на состояние схемы не влияют.
При переходе ЭС из включенного в выключенное состояние возрастание
напряжения на коллекторе фазоразделительного транзистора VT4 вызывает протекание
через емкость диода Сгатока, откры вающего транзистор VT6, который отводит ток
Миллера выходного транзистора VT4 в общую шину 0 V. Это приводит к резкому
уменьшениюдлительности фронта выключения выходного сигнала. При переходе
ЭС в установившееся состояние высокого уровня ток через диод резко падает, что
приводит к отключению схемы защиты. Необходимо отметить, что введение цепей
защиты приводит к некоторому увеличению емкости в базе выходного транзистора
VT4, что может увеличить время задержки включения выходного ЭС / Однако
при этом достигается существенно больший выигрыш во времени задержки
выключения, что улучшает суммарное быстродействие выходного ЭС.
Защита выходных цепей ЭС от тока Миллера в статическом
состоянии
В отличие от вышеописанного эффекта Миллера, проявляющегося вдинамическом
режиме работы выходного ЭС, влияющего на быстродействие ЭС, получившего
название «динамического», эффект Миллера может проявляться и в статическом
режиме работы выходного ЭС. На рис. 5.74а приведена схема ЭС, подключенного
к шине передачи сигналов и находящегося в «третьем состоянии».
Поскольку к шине могут быть подключены другие передатчики DN и
приемники Rl —RN сигналов, то при передаче сигналов по шине передатчиком DN
в выходной цепи передатчика сигналов R\ (транзистор VT4) может протекать
емкостный ток /с, пропорциональный емкости коллектор-база С транзистора VT4.
5.4. Схемотехника выходных элементов согласования ТТЛШ микросхем 3 2 I
Рис. 5.74. Схема, поясняющая возникновение тока Миллера в выходном ЭС типа
ТС, находящемся в статическом состоянии (а) и схема выходного ЭСтипа
ТС ТТЛШ микросхем с защитой от «статического» тока Миллера (б)
Этот ток, протекая через резистор Ю, будет создавать на нем падение напряжения,
которое может привести к приоткрыванию выходного транзистора VT4 и
увеличению выходного тока передатчика сигналов D1. А это эквивалентно увеличению
выходной емкости С0ЭС в В раз, что приведет к ухудшению передачи сигналов по
шине В. Для устранения этого эффекта в выходных ЭС используют управляющие
транзисторные цепи, создающие низкоомную цепь отвода тока Миллера выходного
транзистора VT4 в «третьем» состоянии.
Электрическая схема выходного ЭС типа «три состояния» с защитой от
«статического» тока Миллера приведена на рис. 5.745. В схеме ЭС [5] при подаче на
управляющий вход EN сигнала высокого уровня диоды Шоттки VDS1, VDS2 и
транзистор VT7 закрыты, и ЭС функционирует, как обычный ЭС типа «активный
выход». При подаче низкого уровня сигнала на вход EN диоды Шоттки VDS1, VDS2
открываются, напряжение на базе транзисторов VT1—VT3 падает, что приводит
к переходу ЭС в «третье состояние». Однако при этом включается цепь отвода тока
Миллера, содержащая транзисторы VT5—VT7 и отводящая ток Миллера выходного
транзистора VT4 в общий вывод О V.
Защита выходных ЭС ТТЛШ микросхем от помех
Схемотехника подавления помех в цепях питания выходных ЭС. Одним изосновных
методов подавления помех, возникающих при переключении выходного ЭС в цепях
питания, является формирование пологих (либо линейно изменяющихся) фронтов
выходного сигнала путем управления скоростью нарастания выходного тока dljdt.
На рис. 5.75а приведена схема выходного ЭС, в которой обеспечивается
управление длительностью фронта включения выходного сигнала [1]. Элемент содержит
выходную схему на транзисторах VT3—VT5, формирующую выходные уровни
напряжений, входную схему на транзисторах VT1, VT2 (элемент задержки DL0) и ряд
элементов задержки DL1— DLN, построенных по одной схеме, но отличающихся
от входной схемы и друг от друга задержкой в возрастающем порядке на время
задержки Ат, 2Дт,..., яАт. Конкретное время задержки в элементах устанавливается
соответствующим подбором резисторов R\, R3.
322 Глава 5. Схемотехнические решения биполярных микросхем
^ Элементы
' задержки DLO
VT5,/.
DL1
DL2
"- DLN
/"
a)
f„ f, t.
6)
t t
Рис. 5.75. Схема выходного ЭС ТТЛШ микросхем с управлением длительностью
фронта включения (а) и диаграммы сигналов в схеме (б)
При подаче на вход ЭС положительного перепада напряжении А(/; за счет
разности времени включения элементов задержки DL0...DLN в базе выходного
транзистора VT5 будет сформирован монотонный, ступенчато-возрастающий сигнал
тока базы 1^ь с периодом Ат (рис. 5.756). Это приведет к тому, что отпирание
выходного транзистора VT5, т.е. выходной ток, будет нарастать не скачком, а
постепенно, что приведет к монотонному разряду емкости нагрузки С/? через выходной
транзистор VT5 и плавному падению выходного напряжения. Отсутствие резких
изменений тока потребления А/сс за счет разряда емкости нагрузки С; приведет
к снижению падения напряжение AUC на паразитной индуктивности Lc общего
вывода микросхем О V, уменьшению помех в общей шине О V.
Аналогичным образом можно осуществлять управление скоростью нарастания
током заряда емкости нагрузки С; при выключении ЭС. На рис. 5.76а приведена
схема выходного ЭС, в котором осуществляется управление длительностью фронта
нарастания выходного сигнала / В этой схеме ЭС при включении блока управления
(БУ) осуществляет последовательное включение (с задержкой, кратной Dt) зарядных
транзисторов VT2—VTN (рис. 5.766), постепенно увеличивая выходной ток /0,
заряжающий емкость нафузки С;. Эш приводи! к моночинному возрастанию выходного
напряжения U0 и тока потребления / при переключении. Отсутствие резких
изменений тока потребления /,-^при переключении из-за токов заряда емкости нафузки
С; приведет к уменьшению падения напряжения AUS на паразитной индуктивности
L5 вывода питания микросхем и снижению уровня помех в шине питания +VCC
5.4. Схемотехника выходных элементов согласования ТТЛIII микросхем 323
—»--г-| -*—*■-
a)
б)
Рис. 5.76. Схема выходного ЭС ТТЛШ микросхем с управлением длительностью
фронта выключения (а) и диаграммы сигналов в схеме (б)
Управление скоростью нарастания выходного тока dljdt можно осуществлять
с помощью нелинейной нагрузки в коллектора фазоразделительного
транзистора [ 1]. Схема ЭС такого типа приведена на рис. 5.77. В коллектор
фазоразделительного транзистора VII включена нелинейная нагрузка, содержащая низкоомный
R\ и высокоомный Ю. резисторы и набор диодов VD1— VD3. При выключении ЭС
и спаде напряжения на коллекторе транзистора VT1 до уровня Ucc—3Uljp скорость
изменения тока базы выходного транзистора VT4 (и, соответственно) будет
определяться высокоомным резистором R2, поэтому на начальном участке включения
фронт выходного сигнала пологий.
При изменении напряжения на коллекторе транзистора VT1 ниже уровня
Ucc—3Ullp произойдет включение низкоомной цепи с резистором RI, и скорость
нарастания выходного тока возрастает. Вследствие такого изменения выходного
тока уровень помехи в общей шине 0 Убудет снижен. Изменяя числодиодов в цепи
коллектора транзистора VT1, можно изменять порог включения низкоомной цепи
и, соответственно, форму выходного сигнала. Аналогичным образом
функционирует нагрузка фазоразделительного транзистора VT1 и при выключении, что также
позволяет уменьшить уровень помех в шине питания +UCC
Эффективным способом управления скоростью нарастания выходного тока
dljdt является использование обратных связей [2].
На рис. 5.78а приведена схема выходного ЭС, использующая этот принцип
управления при включении. В отличие от типовой схемы выходного ЭС ТТЛШ,
данная схема содержит цепь обратной связи на транзисторе VT5 и резисторе R6.
324 Глава 5. Схемотехнические решения биполярных микросхем
Рис. 5.77. Схема выходного ЭС ТТЛШ микросхем
повышенной помехозащищенности с нелинейной
нагрузкой фазоразделительного транзистора
Выход
2UC
/Б VT4 4
/
се ■ д/<
л
вы
A/"„
J_L
a)
б)
Рис. 5.78. Схема выходного ЭС с управляемой скоростью нарастания выходного тока
dljdt (а) и диаграммы сигналов в схеме (б)
В выключенном состоянии транзисторы VT1, VT4 закрыты, и высокий уровень
напряжения на выходе U0H через резистор /?6 устанавливает открытое состояние
транзистора обратной связи VT5, который может отводить ток:
,1Т5_ U ОН
J к
TfVTs
С'БЭ оКГ5
'Рл' '
Л5
При подаче на вход ЭС перепада напряжении AU/ = 2(/бэ транзистор VT1
перейдет в открытое состояние, и в цепи его эмиттера потечет ток /э ,
ответвляющийся в коллектор транзистора VT6. Через время Dt, когда ток эмиттера /э пре-
5.4. Схемотехника выходных элементов согласования ТТЛШ микросхем 325
высит ток, отводимый коллектором 7^5 транзистора VT5, часть этого тока
попадает в базу транзистора VT4, приводит к его приоткрыванию и снижению
выходного напряжения £/0(рис. 5.786).
Это уменьшение напряжения через резистор /?6 приведет к уменьшению тока,
отводимого коллектором транзистора VT5 и, соответственно, увеличению тока
базы транзистора VT4, и процесс возрастания тока повторяется. Подбором,
значений резисторов R\, R5, /?6 можно установить необходимую скорость нарастания
выходного тока разряда dljdt и избежать резких изменений тока потребления /а
при включении и тем самым снизить уровень помех в общей шине О V. Во
включенном состоянии, низкий уровень напряжения отключает цепь обратной связи.
При выключении ЭС включение обратной связи повторятся в обратном порядке
и обеспечивает dIJdt управление скоростью нарастания выходного тока заряда и
снижение уровня помех в шине питания 11^.
Другой известной причиной генерации помех в шинах питания ТТЛШ
выходных ЭС является наличие «сквозных» токов потребления при переключении. Это
связано с тем, что при равенстве (или небольшом различии) в задержках выклю-
VTA VT5 УТЛ VTS "
чения tPL,i и включения tPIIL' цепей управления выходными транзисторами
(рис. 5.79а в ЭС появляется промежуточное состояние, при котором оба выходных
транзистора VT4, VT5 открыты, и в цепи эмиттера VT4 и коллектора VT5
протекает ток (рис. 5.796) (кривая 1).
а)
б)
Рис. 5.79. Схема выходного ЭС с пониженным «сквозными» токами потребления (а)
и диаграммы напряжений и токов в схеме (б)
326 Глава 5. Схемотехнические решения биполярных микросхем
Это вызывает резкое увеличение тока потребления /fcc генерирующее на
паразитных индуктивностях Ls, Lc, выводов питания микросхем помеху. Для
снижения уровня помех в цепях питания, связанных со «сквозными» токами
потребления, используют опережающее выключение одного выходного транзистора
по отношению к другому. На рис. 5.79а приведена электрическая схема
выходного ТТЛШ ЭС, реализующая этот принцип [3]. Схема содержит две раздельные
цепи управления выходными транзисторами: для управления выходным
транзистором VT5 — резисторы R2, R3, транзистор VT1; для управления выходным
транзистором VT4 — резисторы R\, R4, R5, транзисторы VT2, VT3. Подбирая
значения резисторов задержку выключения t^H[ цепи управления транзистора
VT4 делают меньше задержки включения t^5L0 цепи управления транзистора VT5,
а задержку выключения rJJ^ цепи управления транзистора VT5 — меньше
задержки включения ^10 цепи управления выходного транзистора VT4. В такой
ситуации отпирание выходного транзистора VT5 будет происходить при закрытом
выходном транзисторе VT4, а отпирание выходного транзистора VT4 — при
закрытом выходном транзисторе VT5, что устраняет в ЭС промежуточное «сквозное»
состояние и уменьшает «бросок» тока потребления / при переключении. ЭС
(кривая 2 на рис. 5.796).
Аналогичного эффекта снижения «сквозных» токов потребления и связанного
с ним уровня помех можно достичь за счет использования цепей, ускоряющих
выключение выходныхтранзисторовЭС. Ускоренный разряд обеспечивается при-
менениемдополнительныхтранзисторовУТЗ, включенных: всхеменарис. 5.80а —
параллельнофазоразделительномутранзистору VT1, всхеме на рис. 5.806—
параллельно выходному VT5. При включении ЭС эти транзисторы создают низкоомную
цепь разряда емкости базы выходных транзисторов VT4.
Вход
О—
а) б)
Рис. 5.80. Схемы, использующие для снижения «сквозных» токов потребления связи,
ускоряющие время выключения выходных транзисторов
5.4. Схемотехника выходных элементов согласования ТТЛШ микросхем 327
Схемотехника цепей подавления помех перекрестного типа в выходных ЭС
Наличие в микросхемах перекрестной емкостной распределенной связи между
выходами ЭС может приводить к появлению помех отрицательного типа, влияющих
наработоспособностьсистемы, использующей микросхемы. На рис. 5.81лпоказан
фрагмент микросхемы с двумя выходными ЭС: Dl, D2 между выходами которых
образовалась перекрестная связь емкостного типа (емкости Сх[, Сх"). Элемент D1
находится в состоянии низкого уровня U0I, элемент D2 — в состоянии высокого
уровня U0H. При переключении элемента D1 в состояние высокого уровня, а через
время ДГэлемента D2 — в состояние низкого уровня, на выходе D1 из-за
перекрестной связи сформируется помеха AU длительностью (рис. 5.816), выходящая
в отрицательную область напряжений. При достижении помехой AU значения,
превышающего напряжение изоляции элементов микросхем, произойдет
прямое смещение изолирующих переходов элементов ЭС и нарушение его работы.
D1
А1 О-
А2 О-
„'-I !_' .
Q1
D2
С1 •^—«»» —*— С"
-О Q2
С
1
f2 |АТ
—*■■—
7~Т
1Kb
\/ AU f
б)
в)
Рис. 5.81. Схема, поясняющая возникновение перекрестных емкостных связей между
выходами ЭС, приводящих к появлению отрицательных помех (а),
диаграммы сигналов (б) и электрическая схема их подавления (в)
328 Глава 5. Схемотехнические решения биполярных микросхем
Одним из простейших приемов уменьшения уровня перекрестных помехтакоготипа
является подключение к выходу демпфирующего диода Шоттки VDS1 (рис. 5.8 \в),
ограничивающего значение отрицательной помехи AU. Наиболее эффективный
способ подавления — использование специальных встроенных схем подавления
помехи (рис. 5.81в). Схема подавления G содержит транзистор VT5, резисторы R2,
R3, диоды Шоттки VDS2, VDS3. В состоянии высокого уровня напряжение на
базе выходного транзистора VT3 закрывает транзистор VT5, и схема подавления
на работу ЭС не влияет. При низком уровне выходного напряжения оба закрытых
транзистора VT2, VT3 поддерживают закрытое состояние транзистора VT5, и схема
подавления на работу ЭС также не влияет. При появлении на выходе ЭС помех
отрицательного типа и достижении ею уровня:
транзистор VT5 открывается, через него протекает большой ток, подавляющий
отрицательный «всплеск» выходного напряжения. Описанная схема обеспечивает
подавление отрицательных помехдо уровня:
A£/=2(f/,B-f/Jg?)*300MB.
Помехи перекрестного типа могут возникать не только на низком уровне
выходного напряжения U0I, как показано выше, но и на высоком уровне U0H(pnc. 5.826),
и при достижении пороговых напряжений переключения нагрузочных схем
приводить к сбоям их работы.
На рис. 5.82а приведен фрагмент микросхем, содержащий два выходных ЭС:
D1 — нагруженный бистабильной ячейкой Т, D2 — нагруженный логическим
элементом D5. Между выходами ЭС образована перекрестная емкостная связь,
обозначенная СХ'...СХ". Элемент D1 находится в состоянии высокого уровня U0H,
поддерживая состояние низкого уровня бистабильной ячейки Т. Элемент D2 находится
в состоянии высокого уровня. Изменение состояния ЭС D2 с высокого уровня на
низкий на состояние бистабильной ячейки не влияет и приводит к незначительному
повышению напряжения на выходе Q\. Переключение ЭС D1 из состояния
высокого уровня в низкий из-за перекрестной связи приводит к появлению в момент
переключения на выходном сигнале высокого уровня выхода Q2 отрицательной
помехи) А(/|Г Значение напряжения помехи определяется значением, емкости
связи Сх при достаточно сильной связи может превысить порог переключения
бистабильной ячейки Г(рис. 5.826). При достаточно большой длительности помехи
произойдет «переброс» бистабильной ячейки в противоположное состояние, что
может вызвать нарушение работы микросхем.
Основным методом борьбы с помехами такого типа является применение в
выходных ЭС пизкоомпых источников тока, формирующих выходное напряжение
высокого уровня С/0НЭС. Таким источником тока может быть транзисторная схема
Дарлингтона либо транзисторная схема на эмиттерных «повторителях» с обратной
связью (рис. 5.82в). Такие схемы, имеющие большой выходной ток, позволяют
эффективно подавлять отрицательные помехи на высоком уровне выходного сигнала.
5.4. Схемотехника выходных элементов согласования ТТЛШ микросхем 329
и
uIL
f, I
■ ■*■
т
Af, 1-
I
е;
в;
Рис. 5.82. Схема, поясняющая возникновение перекрестных емкостных связей между
ЭС, приводящая к появлению помех на высоком уровне сигнала (а),
диаграммы сигналов (б) и электрические схемы их подавления (в)
Схемы подавления помех рассогласования
Этот тип помех в значительной степени влияет на надежность
функционирования вследствие искажения формы выходных сигналов из-за отражений в линиях
передачи выходных сигналов микросхем. Проблемы уменьшения уровня помех
рассогласования в основном решаются методами проектирования согласованных
нагрузок микросхем. Однако в некоторых случаях средства подавления помех
рассогласования могут вводиться в выходные ЭС микросхем.
Простейшим средством снижения уровня помех рассогласования, эффективно
используемым в ТТЛШ микросхем, является подключение последовательно
выходу микросхем низкоомного резистора R0 = 25—30 Ом, как показано на рис. 3.83а).
Такой резистор позволяет в 2 раза снизить уровень помех рассогласования на
выходном сигнале (рис. 5.83,). Другими эффективными средствами, используемыми
как в выходных ЭС микросхем, так и во внешних для микросхем устройствах,
являются специальные схемы ограничения уровней сигнала. Простейшей схемой
такого типа является подключение к выходу ЭС диодов Шоттки VDS1, VDS2
(рис. 5.836). Такая схема обеспечивает ограничение по мех до уровня:
положительных Uее + £/пр = 5,5В, отрицательных и Um = 0,5В.
330 Глава 5. Схемотехнические решения биполярных микросхем
*+исс
т
яо
О ее
X X
о—Mm 2
Выход
Ч
VT2
0V
a)
VT2
и„.в
Ж VDS1
Выход
—О
БезЯО
2 i VDS2
0V
б)
В)
Рис. 5.83. Схема подавления помех рассогласования (а), ограничения уровня
сигнала (б), диаграмма сигналов (в)
5.5. Цифровые микросхемы на основе интегральной
инжекционной логики
Появление элементов интегральной инжекционной логики (И2Л) создало
элементную базу для реализации сложно-функциональных биполярных микросхем, по
степени интеграции приближающихся к МОП-микросхемам. Первые инжекционные
микропроцессоры (1972—1975 гг.), наряду с простой технологией изготовления,
отличались высокой степенью интеграции (до 40 тыс. эл.), низким значением
рассеиваемой мощности (до0,1 мВт/эл), широким диапазоном питающих напряжений
(от 1,0Вдо 15,0 В) при достаточно высокой тактовой частоте работы этих микросхем
(до 20 МГц). В 1976—1978 гг. появились первые И2Л микросхем второго поколения
серии [5], отличающиеся более высокими техническими характеристиками, и в первую
очередь — быстродействием. Эта задача решалась двумя параллельными путями —
увеличением быстродействия базовых ЛЭ путем реализации новых технологических
решений [1] и применением целого ряда новых схемотехнических решений [4].
Стандартные И2ЛЛЭ
На рис. 5.84а представлена типовая схема элемента И2Л ЛЭ, состоящего из токо-
задающего р-п-р транзистора VT1 и переключательного п-р-п транзистора VT2.
В статическом режиме работоспособность элементов И2Л ЛЭ оценивают с
помощью семейств передаточных характеристик по напряжению и току. По ним
легко определить уровни напряжений логических нуля U0I и единицы U0H, пороги
переключения, помехоустойчивость к отпирающим и запирающим помехам.
Выражение для передаточной характеристики по напряжению (рис. 5.846) в общем
случае имеет вид [4]:
ехр
V,
YTJ
[ехр((/ д/фг) - ехр(с/-0/фг)] / г - [ехр(^0/фг)] / (Зу
1-ехр(г/0/ф7,)
5.5. Цифровые микросхемы на основе интегральной инжекционнои логики
331
Ц, ,.
ит
«W)
U0(K)
UB(K°)
*—
диг
V1'
i !
V к
\»'
—4
к°
а)
Hi
U,(K,') U,(K?) U„ t
б)
в)
Рис. 5.84. Типовая схема (а), передаточная характеристика (б), типовая зависимость
задержки переключения (в) И2Л ЛЭ
г",
где (/„ (/_ — входное и выходное напряжения; г = —| — постоянная величина, /"„
/^ — токи отсечки соответственно транзисторов VT1 и VT2; £//£ — напряжение
между эмиттерами p-n-р и п-р-п транзисторов; $N— коэффициент усиления тока
базы п-р-п транзистора VT2.
Из этого выражения легко получить значения выходных уровней низкого (U0I)
и высокого (U0H) уровней и значение логического перепада (AU):
£/<w=c//£-qvhi-C7M;
U0L=U7d<=>4>T/VN>
^o = ^oH-^o,=0M0JB.
При анализе статической помехоустойчивости элементов И2Л в качестве фаниц
их закрытого и открытого состояний принимают точки единичного усиления Kf,
/Г,1, в которых:
dUo/
'dUi
= 1.
332 Глава 5. Схемотехнические решения биполярных микросхем
Эти же точки (рис. 5.846) определяют входные пороговые напряжения и
граничные значения выходных логических уровней сигналов, а сами значения, в свою
очередь, определяются конструктивно-технологическими и электрофизическими
параметрами:
*//*,•) = t/l£-<prln (г/2);
(/„(К,») = ф7 In 2;
£/,(*,') = t/„;-cp7 In (2r);
U,(K]>) = UIK-<pT\n(2r/VN).
Работоспособность И2Л ЛЭ обеспечивается до тех пор, пока на передаточной
характеристике существует область, в которой: /jt, > 1- Ширина этой области
А(/; = <prln 4, а центральная точка К области характеризуется координатами:
UlK)=UIE-<pT\nr,
Uo(K) = 0,5[Ulf.-<?Tln(r/V„)].
Переключение элемента — нагрузки в последовательной цепи И2Л может быть
обеспечено при условии, что выходное напряжение:
U0>U,(K).
Помехоустойчивость элемента И2Л по отношению к запирающим помехам
находим из выражения:
Af/f = t/0„ - tf,(*D * <p>(V
Для типового значения $N = 5 значение A(/f = 40 мВ. Следовательно, элементы
И2Л обладают низким запасом помехоустойчивости по отношению к запирающим
помехам, что следует учитывать при проектировании И2Л микросхем.
Запас помехоустойчивости по отношению к отпирающим помехам у элементов
И2Л намного больше:
Помехоустойчивость элемента по току относительно запирающих помех можно
определить из выражения:
Д/г- = а/-(1-1/р„),
где а^ — нормальный коэффициент усиления p-n-р транзистора VT1; /с — ток
инжектора.
Таким образом, помехоустойчивость базовых элементов И2Л при
схемотехнических расчетах следует характеризовать параметрами AUT+, AUT~, А/уг, которые
являются возрастающими функциями тока инжектора /с.
5.5. Цифровые микросхемы на основе интегральной инжекционнои логики 333
Элементы И2Л обладают уникальной способностью — возможностью
управление быстродействием элемента путем изменения значения тока инжектора,
причем диапазон изменения быстродействия ЛЭ может достигать нескольких
порядков. Быстродействие элемента определяется процессами изменения
зарядов, накапливаемых и рассасываемых в активных областях ключевых п-р-п
транзисторов. В зависимости от динамики процессов накопления рассасывания
зарядов различают три режима работы инжекционного элемента: малых,
средних и больших токов инжектора. В режиме малых токов существенны заряды,
локализованные на барьерных емкостях переходов транзисторов (влиянием
заряда подвешенных носителей можно пренебречь). Основным
динамическим параметром элемента И2Л является среднее время задержки
переключения:
tP = 0,5(tPIH + tPHL).
Для режима малых токов инжектора (область 1) (/с < 50 мкА) получаем
выражение [2]:
м _ CAUt
(27 с(х£)
где С£ — сумма усредненных барьерных емкостей эмиттерного и коллекторного
переходов п-р-п транзистора VT2, а также паразитных элементов, подключенных
к базе VT2.
Из этого выражения следует, что в режиме малых токов время задержки
обратно пропорционально значению тока /с. На рис. 5.84, в показан общий характер
зависимости / от тока инжектора. Действительно, суммарный заряд CJ±Ur
накапливаемый на барьерных емкостях транзисторов VT1 и VT2, практически не
зависит от токов, протекающих через их р-п переходы. В режиме больших токов
инжектора (область III) (/ > 150 мкА) накопление заряда подвижных носителей
(дырок) в активных областях п-р-п, транзистора происходит в первую очередь
в области эмиттера. В этом режиме / достигает своего минимального значения /,
не зависящего оттока /с, которое определяется конструктивно-технологическими
факторами и может быть оценено из выражения:
*',»Vp*(^*)[2"/™(tf*)]>
где f7M(NK) — зависящая от числа коллекторов NK граничная частота единичного
усиления п-р-п транзистора; $N(NK) — зависящая от NK величина коэффициента
усиления п-р-п транзистора.
В области средних значений тока инжектора (50 мкА < /с < 150 мкА) заряды,
накапливаемые на барьерных емкостях и в активных областях транзисторов,
становятся соизмеримыми, поэтому с приемлемой для практических оценок точностью
значение /ср можно определить, пользуясь полусуммой (/ м + / ь).
334 Глава 5. Схемотехнические решения биполярных микросхем
5.5.1. Разновидности базовых элементов 1РЛ микросхем
Модификации основного элемента И2Л
Модификации схемотехнических решений направлены на улучшение технических
характеристик элементов И2Л — увеличение быстродействия, снижение
потребляемой мощности, повышение помехоустойчивости, расширение функциональных
возможностей и т.д.
Увеличение быстродействия элементов И2Л достигается по трем основным
направлениям: уменьшение логического перепада выходных сигналов, снижение
(или исключение) степени насыщения n-p-п и p-n-р транзисторов и введение
дополнительных компонентов.
На рис. 5.84а представлена схема базового элемента И2Л с ограничением
насыщения ключевого n-p-п транзистора VT1.
Конструкция этого элемента реализована таким образом, что низкоомные
п+-области коллекторов VT1 непосредственно смыкаются с низкоомной областью
базы р+-типа, формируя эквивалентный р+-п+диод, шунтирующий более высоко-
омную цепь коллекторного перехода. Логический перепад сигнала этого элемента
уменьшается по сравнению с элементом на рис. 5.84, что обеспечивает уменьшение
задержки переключения на 20—25%.
Для ограничения насыщения токозадающих p-n-р транзисторов
используются два основных способа. Первый предполагает конструктивное (физическое)
разделение p-n-р транзисторов в объеме полупроводниковой структуры, причем
база p-n-р транзистора соединена с эмиттером п-p-n транзистора через резистор
R\ (см. рис. 5.856), задающий смещения ихэмиттерных переходов. Второй способ
(рис. 5.856) базируется на введении индивидуальных высокоомныхсопротивлений
R2 в цепи питания каждого инжектора ИШ микросхем, параллельно переходам
эмиттер-коллектор р-п-р транзисторов.
На рис. 5.846 представлен элемент И2Л с одновременным ограничением
насыщения токозадающего и переключательного транзисторов за счет включения диода
VD параллельно переходу эмиттер-коллектор каждого р-п-р транзистора И2Л
микросхем. В качестве диода VD можетбыть использован как диод Шоттки, так и р-п диод.
VT2.
Вход
О——
0V
VD1
"Я-
VD2
(р-п)
(Р-п)
Выходы
*—О
VT1
гч
"а
О-
VD1
Вход
VT1 I
0V
Tfr< 1R2
VT2
Выходы
—О
а) б)
Рис. 5.85. Разновидности базовых элементов И2Л с р+-п+ диодами (а) и резисторами
и диодом (б)
5.5. Цифровые микросхемы на основе интегральной инжекционнои логики
335
И2ЛЛЭ с перехватом тока
Одна из модификаций И2Л — инжекционная логика с перехватом тока (current-
hogging indection logic — CHIL) — основана на эффекте перехвата части
инжектированных эмиттером p-n-р транзистора носителей дополнительной р-областью
полупроводника, расположенной между инжектором и базой р-п-р и n-p-п
транзисторов [4]. Практический интерес представляет л ишь одна из разновидностей
CHIL —многовходовая инжекционная логика (Multiinput— Multioutput Integrated
Injection) или MI2L, представленная на рис. 5.86. Элемент состоит изтокозадающе-
го р-п-р транзистора VT1, п-р-п транзистора «перехвата» VT2 и р-п-р транзистора
VT3. Ток инжектора VT1 может «перехватываться» из цепи эмиттера VT2 путем
подачи соответствующего сигнала на дополнительный вход IN1. Введение входа
IN 1 позволяет реализовать функцию «конъюнкции», а наличие
многоколлекторного транзистора VT3 позволяет электрически развязать выходные сигналы при
построении более сложных комбинационных схем. Данное техническое решение
представляет теоретический интерес, так как практическое использование в
микросхем ограничено технологическими сложностями реализации р-п-р транзистора
Шоттки VT3.
uG
IN1
Вход
0V
О—
С
1
VT2 J-i
i
Выходы
• -
VT3
S
Рис. 5.86. Схема многовыводной инжекционнои логики MI2L
И2ЛЛЭ с диодами Шоттки
Введение диодов Шоттки в схемы элементов И2Л обеспечивает достижение
следующих целей: увеличение быстродействия (за счет снижения логического
перепада и ограничения насыщения переключательных транзисторов) и обеспечение
электрической развязки логических цепей.
На рис. 5.87 представлены И2Л элементы с «развязывающими» диодами
Шоттки, создаваемыми в области базы (рис. 5.87а) или коллектора (рис. 5.876) п-р-п
транзистора.
Увеличение быстродействия достигается снижением логического перепада по
сравнению с основным элементом И3Л назначение падения напряжения на диоде
Шоттки UDS. Логический перепад AUr = UB3 — UCES — UDS, где UCES — напряжение
насыщения VT1.
Как видно из рис. 5.87а, введение входных диодов VD1, VD2 позволяет на базе
транзистора VT1 реализовать функции конъюнкции входных сигналов.
336 Глава 5. Схемотехнические решения биполярных микросхем
" V
VT2 J-i
Вход У*
О *
0V
о-
-Tvri
Выходы
VD1
j4o
VD2
б)
Ч| в
Вход ^Г ^ \*
VD1
VD2
Выходы
-О
-О
ь
в) г)
Рис. 5.87. Варианты базовых И2Л элементов с диодами Шоттки
На рис. 5.87в представлен вариант элемента И2Л с диодами Шоттки,
ограничивающими степень насыщения n-p-п транзистора за счет «классического»
решения — включения параллельно каждому коллекторному переходу транзистора VT1
«шунтирующих» диодов Шоттки VD1, VD2.
Дальнейшее увеличение быстродействия И2Л элемента, приведенного на
рис. 5.876, возможно за счет введения в схему дополнительного диода Шоттки VD1
между коллектором и базой транзистора VT1 (рис. 5.87г).
Такое включение уменьшает накопление заряда в его базе, а также еще больше
снижает логический перепад за счет увеличения напряжения на коллекторе VT1
(он выходит из насыщения на границу с активным режимом). В такой схеме
значение логического перепада AUr « UDSX — UDS1, где UDS] — напряжение на
«шунтирующем» диоде VD1. Естественно, что диод VD1 должен иметь значение высоты
потенциального барьера на 200—250 мВ выше, чем VD2. Технологический процесс
изготовления И2Л микросхем с двумя типами диодов Шоттки сложен, что является
недостатком этого решения.
Элементы И2Л с базовыми диодами Шоттки (рис. 5.86а) позволяют успешно
решать такие схемотехнические проблемы, неразрешимые в стандартных И2Л, как
подключение нескольких выходов предшествующих элементов к одному входу,
подключение одного выхода к нескольким входам с диодами Шоттки последующих элементов.
Элементы И2Л с «развязывающими» диодами Шоттки в коллекторных целях
возможны в вариантах как с одним (рис. 5.88а), так и с несколькими (рис. 5.886)
изолированными коллекторами, причем в обоих случаях может быть обеспечена
возможность использования электрической связи между элементами без диодов Шоттки.
5.5. Цифровые микросхемы на основе интегральной инжекционнои логики
337
uG
Вход
0V
О—
vrp-
Выходы
VD1 ^ "■
VD2i
S
иэ
Вход
0V
о
1 VI2
1
VD1
I _^£?S Выходы
^гй-о
^11—О
а) б)
Рис. 5.88. Модификации И2Л ЛЭ с «развязывающими» диодами Шоттки
Вопросы анализа и схемотехнические особенности выше рассмотренных
элементов И2Л сдиодами Шоттки достаточно детально рассмотрены в [1].
И2ЛЛЭ для многозначной и пороговой логики
Реализация блоков, фрагментов и микросхем на элементах пороговой и
многозначной логики, как показано в [5] дает определенные преимущества: уменьшается
потребляемая мощность и площадь кристалла (за счет уменьшения числа
элементов), увеличиваются функциональные возможности базовых элементов. Причем
с увеличением значности логических элементов преимущества становятся более
существенными. И2Л ЛЭ являются наиболее перспективными для реализации
пороговых и многозначных логических элементов микросхем.
Для представления многозначных переменных в многозначной интегральной
инжекционнои логике Multivalued Injection Integrated Logic (MVI2L) используется
заданное «весовое» значение тока. Общий принцип работы элемента многозначной
логики поясняет рис. 5.89а, на котором представлен многовыходной генератор тока
на основе токового «зеркала». Ток /от внешней цепи через резистор R и транзистор
VT1 в диодном включении устанавливает фиксированные значения напряжений
эмиттер-базовых переходов VT2—VT1N. Так, токи, кратные / (2/, 3/...N1), легко
можно получить путем параллельного соединения соответствующего числа
коллекторов И2Л транзисторов.
Логические функции в MVI2L логике выполняются с помощью «зеркального
отражения», суммирования и задания пороговых значений токов. Эти операции
выполняются, в свою очередь, с помощью токовых «зеркал» и пороговых элементов.
Токовое «зеркало» (рис. 5.896) имеет передаточную функцию:
w^p/o + p^
где($— коэффициент усиления потоку каждого из двух коллекторов; Р —
коэффициент усиления по току коллектора обратной связи.
Идеальное токовое зеркало должно иметьединичную передаточную функцию
для каждого коллектора, однако на практике передаточная характеристика
порогового И2Л элемента (рис. 5.89г) отличается от идеальной из-за того, что токозада-
ющий p-n-р транзистор VT1 (рис. 3.89в) в зависимости от напряжения коллектора
может работать в двух режимах — активном или насыщенном, что обуславливает
изменение (на 20% и более) тока р-п-р источника.
338 Глава 5. Схемотехнические решения биполярных микросхем
-Ъ-
VT1
0V
о-
Ь
б>
/\ i
Реальная
Идеальная
в) г)
Рис. 5.89. Стандартные элементы инжекционной многозначной логики
Пороговый И2Л элемент (рис. 5.89в) имеет источник тока VT1, смещающий
транзистор VT2 на желаемое пороговое значение: если ток /ш меньше порогового
значения / то транзистор VT2 включается; если больше или равен пороговому,
то VT2 выключается. Источник тока должен быть постоянным для исключения
колебаний передаточной характеристики, коэффициент усиления ($ должен быть
максимально высоким, чтобы предотвратить выход источника изактивного режима
и приближения передаточной характеристики идеальному виду.
Стандартные конструктивно-схемотехнические решения И2Л элементов не
позволяют достигнуть достаточно высоких значений коэффициентов усиления
инверсно-включенных n-p-п транзисторов. На рис. 5.90а представлен пороговой
элемент MVPL на основе схемы Дарлингтона [5] с питанием от изолированного
п-p-n транзистора VT1. При этом р-п-р транзистор источника тока может быть
смещен для предотвращения его перехода в режим насыщения. Передаточная
функция токового зеркала имеет вид:
/«Л = Р-(Р,+ 1)/Р-(Р,+ 1) + 1,
где Р/? Р — коэффициенты усиления тока транзисторов VT1, VT2.
Пороговый элемент MVI2L, выполненный по схеме Дарлингтона,
предложенный Дао [1], представлен на рис. 5.905. Этот элемент обеспечивает более высокую
помехоустойчивость по сравнению с другими известными решениями. Достигается
это ненасыщенным режимом работы токозадающего p-n-р транзистора VT1, база
которого смещена относительно общей шины за счет падения напряжения на двух
последовательно включенных в базу диодах VD1 и VD2. Это смещение имеет
достаточное значение, чтобы заставить работать VT1 в качестве источника постоянного
тока во всех режимах работы элемента.
5.5. Цифровые микросхемы на основе интегральной инжекционнои логики
339
.+<л
VT1 ^
г<4
0V
о—
VD15 J
VD2 5J
о+и.
VT2
ov
""ХУ1"2 J -
3
а) б)
Рис. 5.90. Модернизированные ЛЭ инжекционнои многозначной логики
Транзистор VT1 может иметь много коллекторов, каждый из которых будет
формировать половину общего тока источника; для установки определенного
порогового значения нужно соединить вместе необходимое число таких «половинных»
токов, сумма которых обеспечивает пороговое значение. Однако этому базовому
элементу присущ недостаток — сравнительно большое время выключения, процесс
рассасывания неосновных носителей из базы VT3 при его выключении затруднен
из-за отсутствия соответствующей низкоомной цепи разряда. Действительно, при
поступлении на вход элемента в момент времени /0 сигнала низкого логического
уровня, ток /у. (рис. 5.906) начинает переключаться из цепи базы VT2 во входную
внешнюю цепь. Через некоторое время /, ток эмиттера VT2 уменьшится до нуля,
VT2 входит в режим отсечки, в течение времени /, на выходах VT3 будет проходить
уменьшение токов коллекторов (увеличение выходного напряжения). Длительность
этого процесса определяется временем рассасывания заряда неосновных
носителей, накопленного в базе VT3. Поскольку низкоомнан цепь разряда этою заряда
отсутствует, время рассасывания определяется рекомбинационными процессами
и может приводить к снижению быстродействия элемента.
Инжекционно-связанная синхронная логика
Представленный на рис. 5.91а ЛЭ инжекционно-связанной синхронной
логики ИС2Л (Injection-Coupled Synchronous Logic — ICSL) [1] отличается от логики
с перехватом тока инжектора (CHIL — current hogging injector logic) следующими
моментами:
— инжектирующий р-п-р транзистор никогда не переключает ток на общую
шину в процессе работы;
— ток входа, управляющего дополнительным инжектором, может
использоваться для организации динамических эффектов запоминания информации
за счет управления временем накопления заряда в p-n-р транзисторе между
входом управления инжектором и базой инвертирующего фанзисшра;
— вход управления инжектором увеличивает функциональные возможности Л Э.
В схеме ИС2Л ЛЭ вход С, соединенный базой n-p-п транзистора VT1
рассматривается как вход синхронизации, а соединенный с инжектором (VT2) вход D
рассматривается как информационный.
3 40 Глава 5. Схемотехнические решения биполярных микросхем
в)
OV
Рис. 5.91. Элемент ИСЯП (а) и примеры реализации на его основе токового
компаратора (б) и Т-триггера (в)
ЛЭ может работать в двух режимах - основном и режиме памяти (С). Первый
режим используют в схемах токовых компараторов, второй — при организации
синхронных логических схем. При D= 1 иС= 1 на базе VT1: /ь = / +/
Если управляющий элемент входа С включен, потенциал базы VT1 стремится к
потенциалу 0 V, базовы й ток /ь вытекает из элемента, на коллекторе VT1 ток /0 = 0. Если
предыдущий транзистор по входу С будет выключаться с переходом синхросигнала
суровняС = 0доС= 1, напряжен иена базе VT1 возрастает от нуля до £/ь= (/, +/2)/С,.,
где Сь — суммарная емкость по входу С. При этом на коллекторе VT4 ток возрастает
от нуля до /ь. Если теперь D = 0 и С = 1, на базе VT1 ток равен /, причем с переходом
синхросигнала от С = 1 к С = 0 транзистор VT1 выключается. Когда синхросигнал С
переходит обратно из уровня «0» в «1», напряжение на базе VT1 возрастает от нуля
до Uh = IJC^, при этом коллекторный ток VT4 возрастает от 0 до /^
Работа элемента во втором режиме основана на том факте, что время
выключения p-n-ртранзистора VT2 с горизонтальной структурой значительно больше, чем
времена включения и выключения VT1. На рис. 5.916 и в предоставлены типовые
5.5. Цифровые микросхемы на основе интегральной инжекционнои логики
341
примеры применения ИС2ЛЛЭ в схемотехнике микросхем. Так, на рис. 5.9
^представлена схема токового компаратора, реализованная на ИС2Л ЛЭ, а на рис. 5.9 \в
представлена схема Т-триггера.
При всей оригинальности схемотехнического решения ИС2Л ЛЭ ему присущ
существенный недостаток, ограничивающий возможность его использования
в микросхемах — невысокое быстродействие, обусловленное длительностью
протекания процессов накопления и рассасывания зарядов в активных областях р-п-р
транзисторов VT2 и VT3.
Функционально-интегрированные И2Л ЛЭ
Концепция структурно-функциональной интеграции является естественной для
инжекционнои логики, поскольку вытекает из фундаментального принципа
инжекционнои логики — совмещение различных функций в объеме полупроводника.
На рис. 5.92а представлена эквивалентная схема функционал ьно-интегрированной
структуры И2Л ЛЭ повышенного быстродействия с внутренней цепью обратной
связи. ЛЭ содержит дополнительный n-p-п транзистор VT3, который структурно
расположен непосредственно возле базы основного переключательного n-p-п
транзистора VT1 и связан с ним внутренней структурной связью в виде эквивалентного
р-п-р транзистора VT4, коллектор VT3 электрически соединен с базой элемента
VT1. При подаче напряжения питания U0 n-p-п транзистор VT1 включается и
входит в режим насыщения, перезаряжая нагрузочные емкости коллекторным током:
где /с — ток инжектора; а — коэффициент передачи тока р-п-р транзистора VT2;
Р; — коэффициент усиления тока базы VT1.
Открытый база эмиттерныи переход транзистора VT1, в свою очередь, инжек
тирует носители, которые смещают в прямом направлении эмиттерныи переход
дополнительноготранзистора VT3, который включается и понижает потенциал базы
основного n-p-п, транзистора VT1, тем самым выводя его из режима насыщения.
Благодаря существующей обратной связи значение потенциала базы VT1 всегда
будет достаточным для поддержания его в открытом состоянии.
VT4
Вход 1
Вход 2
а) б)
Рис. 5.92. Функционально-интегрированные И2Л ЛЭ
342 Глава 5. Схемотехнические решения биполярных микросхем
Условие работоспособности такого элемента можно записать в виде:
(1-а„.р„).р,*1,
гдеаи— инверсный коэффициент передачи тока VT2; ($/5— коэффициент усиления
тока базы VT3; ($, — коэффициент усиления тока базы VT1.
Глубина обратной связи зависит от коэффициента передачи тока
дополнительного р-п-р транзистора VT3 и коэффициента усиления тока базы дополнительного
п-p-n транзистора VT4.
При этом условии п-p-n транзистор VT1 работает в активном режиме, что
позволяет увеличить быстродействие элемента без увеличения мощности потребления.
Похожий способ повышения быстродействия за счет ограничения насыщения
п-р-п транзисторов в И2Л ЛЭ достигается конструктивно: в слое изоляции элементов
микросхем между элементами выполняются «окна», что эквивалентно включению
между базами п-р-п транзисторов M2J1VT2,VT4 элементов двунаправленных р-п-р
транзисторов VT5 (рис. 5.926).
Если один из «соседних» ИЛ элементов включен, а второй выключен, то
эквивалентный р-п-р транзистор VT5 забирает из базы включенного элемента часть
тока, уменьшая степень его насыщения.
5.5.2. Элементы памяти WJ1микросхем
Основу для построения схем памяти И2Л микросхем представляют собой триггеры.
Запись и считывание информации в схемах памяти может производиться
последовательно или параллельно, в прямом, обратном или парафазном кодах, а введение
дополнительных цепей управления позволяет осуществить сдвиги содержимого
схем памяти.
Логические возможности схем памяти определяются выбором соответствующих
типов триггеров. Из всего многообразия существующих разновидностей триггеров
наибольший интерес для разработчиков микросхем представляют два основных
класса синхронных триггеров, различающихся принципом организации цепей
синхронизации. Первый класс образуют триггеры с синхронизацией по уровню
синхросигнала, второй — триггеры с синхронизацией по фронту (перепаду)
синхросигнала.
Общепринятой является классификация триггеров по функциональному
признаку по виду логического уравнения, характеризующего состояние входов
и выходов схемы в моменты времени до и после срабатывания. Наиболее просто
реализуются на И2Л ЛЭ и наиболее широко используются в асинхронные RS- и
синхронные R-S- и D-триггеры, синхронизируемые уровнем. Я-5-триггер(рис. 5.93а)
содержит четыре И2Л ЛЭ, D-триггер (рис. 5.936) содержит восемь И2Л ЛЭ и строится
на основе R-S-триггеров.
Запись информации в триггер по входу D осуществляется при С = 0. Задержка
переключения по управляющим входам (R, S, D): / = 3/3, максимальная частота
синхронизации:
/ = 1/3/,.
J max ' 3
5.5. Цифровые микросхемы на основе интегральной инжекционнои логики 343
а)
б)
Рис. 5.93. Стандартные асинхронный RS-триггер (а) и синхронизируемый уровнем
D-триггер (б), усовершенствованные RS- (в) и D-триггер
Отличительной чертой триггеров И2Л (рис. 5.936) является использование
одного инвертора синхросигнала для управления работой двух триггеров.
Более высокое быстродействие обеспечивают усовершенствованные R-S- и
D-триггеры (рис. 5.93в) максимальная частота которых:/max = \/2t3 Триггеры
синхронизируются уровнем синхросигнала С = 0 и содержат всего пять И2Л ЛЭ.
Триггеры, синхронизируемые фронтом синхроимпульса, строятся на основе
асинхронного R-S-триггера, переключение которого выполняется либо с помощью
управляющего R-S-триггера (УТ); либо двумя коммутирующими R-S-триггерами
(КТ). Синхронные триггеры на основе УТ строят надвухсинхронизируемых уровнем
R-S- ил и D-три ггеров. Возможн ы два варианта схем три ггеров этого типа на элементах
И2Л: с парафазной синхронизацией (схема с инвертором); с запрещающими связями.
Рис. 5.94. Синхронные И2Л триггера типа R-S (a), J-K. (б), D (в), D-V (г, д, е)
На рис. 5.94а—г приведены схемы синхронных триггеров типа: R-S, J-K, D-V
с парафазной синхронизацией (ТПС), в которых использованы синхронизируемые
уровнем базовые R-S-триггеры. Триггеры синхронизируются положительным
фронтом синхросигнала. Путем изменения цепи включения инверторов синхросигнала,
как показано на рис. 5.94в можно легко реализовать синхронизацию отрицательным
фронтом. Асинхронные входы установки и сброса Sd, Rd выполняют установку
выходных ступеней в состоянии Q = 1,6=0 при Sd = 1; Rd = 0 или сброс в состояние
О = 1,0=0 при ^ = 0,^ = 1.
Комбинация Sd = Rd = 1 (отключение входов Rd, Sd) не оказывает влияния на
работу триггеров, комбинаций Sd = Rd = 0 является запрещенной. В синхронных
триггерахс запрещающими связями исключается один инвертор синхроимпульсов.
Рис. 5.95. Синхронные триггеры с «запрещающими» связями
Схемы R-S (J-K), D (D-V) триггеров этого типа представлены на рис. 5.95а, б.
Триггеры синхронизируются положительным фронтом и отличаются повышенной
надежностью хранения.
При использовании синхронизируемых уровнем R-S- и D-триггеров также
можно построить синхронные триггеры с парафазным управлением. На рис. 5.95в, г
показаны схемы R-S- и D-триггеров этого типа, синхронизируемых
положительным фронтом сигнала на входе С. Синхронизация отрицательным фронтом
реализуется при подключении инверторов синхроимпульсов аналогично схеме
на рис. 5.94е. На рис. 5.95а и б штриховыми линиями показана реализация новых
J-K- и D-V-триггеров, имеющих максимальную частоту переключения/^ = 1/4т3,
т.е. в 1,5 раза больше, чем триггеры, рассмотренные выше.
Во всех рассмотренных схемах выходной и управляющий триггеры,
синхронизируемые уровнем, могут быть как однотипными (оба R-S- или оба D), так и
разнотипными (один R-S, другой D). Т-триггер, редко применяемый в
микросхемах, может быть реализован па основе J К триггера, если оставить входы J и К
неподключенными (соответствует J = К = 1) и использовать вход С, как счетный
(С = 7). Можно получить Т-триггер также из стандартного D-триггера, для чего
необходимо соединить D с Q и использовать вход С как счетный.
3 46 Глава 5. Схемотехнические решения биполярных микросхем
D2 VT8 I
О »-.
Рис. 5.96. Инжекционный D-V-триггерс внутренней задержкой с расширением ходов
по ИЛИ
На рис. 5.96 представлена схема D-V-триггера с внутренней задержкой Ь
расширением входов по «ИЛИ». Свойство внутренней задержки, как известно, позволяет
выполнять в одном такте операции записи в триггер новой информации и чтения
из него ранее записанной информации.
Существенная проблема при схемотехническом проектировании И2Л
микросхем — организация надежного функционирования большого числа триггерных
схем, расположенных на различном удалении от площадок питания и
синхронизации на кристалле. Подключать к общей шине синхронизации непосредственно
большинство рассмотренныхтриггеров нельзя — необходимо во избежание «гонок»
использовать отдельные цепи синхронизации для подачи тактирующих сигналов
на входы с каждого из триггеров. На рис. 5.97 представлена схема инжекционного
D-V-триггера с внутренней задержкой [6], позволяющего упростить систему
внутренней синхронизации И2Л микросхем. Принципиальным отличием этого триггера от
рассмотренных выше является организация управления его работой по
информационному входу вместо классического управления работой по входу синхронизации.
Работает этот D-V-триггер следующим образом. При низком уровне сигнала
на входе У, выходы К1 и К2 элемента VT3 находятся в высоком состоянии, выход
элемента VT10 — в низком состоянии.
Высокий уровень на выходе К1 элемента VT8, собранный по ИЛИ с сигналом
на входе D-триггера, пропускает этот сигнал на вход элемента VT5, низкий уровень
на выходе элемента VT9, собранный по ИЛИ с уровнем на выходе К2 элемента
VT6, дает на входе элемента VT10 низкий уровень независимо от состояния VT6.
5.5. Цифровые микросхемы на основе интегральной инжекционнои логики
347
VT9 VT10
Рис. 5.97. И2Л D-V-триггердля упрощенных систем синхронизации микросхем
Таким образом, с приходом синхросигнала С в триггер запишется информация,
поступающая на вход D-триггера, поскольку выходы Kl, K2 элемента VT10 будут
находиться в высоком состоянии. При высоком уровне сигнала на входе Y,
выходы К1 и К2 элемента VT8 находятся в низком состоянии, выход элемента VT9 —
в высоком состоянии. Низкий уровень на выходе К1 элемента VT8 обеспечивает
низкий уровень на входе VT5 независимо от уровня сигнала на входе D-триггера,
т.е. по существу отключает информационный вход D-триггера. Высокий уровень
на выходе триггера VT9 разрешает прохождение на вход элемента VT 10 уровня
с выхода К2 элемента VT6. В этом случае о приходом синхросигнала на вход С
триггер запишет со входа элемента VT10 состояние, которое было записано в
предыдущем такте, т.е. подтвердит свое состояние и будет подтверждать это состояние
до тех пор, пока на входе Ктриггера не появится низкий уровень управляющего
сигнала К=0.
Таким образом, схема D-V-триггера организует управление его работой за счет
коммутации данных, поступающих на его информационный вход, в результате
чего вход синхронизации триггера остается «чистым», и этот вход можно
непосредственно подключить кобщей цепи синхронизации. В частности, при наличии
достаточно мощного формирователя синхросигнала использование этого триггера
позволяет подключить входы синхронизации абсолютно всех триггеров в
интегральной схеме к единой общей шине синхронизации, т.е. предельно упростить
3 48 Глава 5. Схемотехнические решения биполярных микросхем
цепь синхронизации интегральной схемы за счет устранения из этой цепи
дополнительных развязывающих элементов, через которые синхросигнал поступает на
входы синхронизации D-V-триггеров. Устранение этих элементов гарантирует
также отсутствие «гонок» по цепям синхронизации. Импульсы и синхронизации
будут приходить на все триггеры одновременно, независимо от места их
расположения на кристалле интегральной схемы и возможного технологического разброса
динамических параметров отдельных элементов цепи синхронизации, поскольку
вся цепь синхронизации состоит из одной общей шины и формирователя,
нагруженного на эту шину.
Необходимо отметить также, что в сложных цепях синхронизации, состоящих
из разнородных элементов, разброс задержек переключения элементов цепи
синхронизации различным образом зависит от изменения температуры окружающей
среды или напряжения питания микросхемы. В результате этого, даже если «гонки»
в цепях синхронизации интегральной схемы при работе ее в нормальных условиях
и при нормальном напряжении питания не превышают допустимых пределов, то
при изменении температуры окружающей среды или напряжения питания разброс
задержек переключения может превыситьдопустимый предел, что приведет к отказу
микросхемы. Такие явления можно исключить при использовании рассмотренного
D-V-триггера, поскольку изменение динамических параметров общего
формирователя, который можно использовать в этом случае, оказывается одинаковым для
всех триггеров схемы, подключенных к этому формирователю через единую общую
шину синхронизации.
Все выше рассмотренные триггеры [6] обладают, в свою очередь, одним общим
недостатком — сравнительно невысокой нагрузочной способностью, обусловленной
инверсным включением n-p-п транзисторов И2Л элементов. На рис. 5.98
представлена схема инжекционного D-V-триггера с повышенной нагрузочной способностью.
Рис. 5.98. Инжекционный D-V-триггер для систем синхронизации микросхем
5.5. Цифровые микросхемы на основе интегральной инжекционной логики 349
Отличительной особенностью этого триггера является то, что быстродействие
триггера при этом не ухудшается, так как отсутствует дополнительная задержка
сигнала при выдаче информации на выход. И2Л элементы VT1—VT7 образуют
классическую реконфигурацию D-триггера, ацепи на элементах VT8—VT11
позволяют обеспечить увеличение нагрузочной способности при сохранении
быстродействия.
Так как в схемах отсутствует дополнительная логическая задержка
переключения устройства, то и выдача результата происходит за одно и то же время, что и
у «классического» D-триггера.
5.5.3. Схемотехника входных элементов согласования WJ1микросхем
Входные ЭС с преобразованием ТТЛ уровней сигналов
Для И2Л микросхем характерна существенная зависимость схемотехники ЭС от
принятого конструктивно-технологического базиса.
Различают схемотехнику ЭС И2Л микросхем на основе «неизолированной»
И2Л и И2Л с изоляцией.
Следует отметить, что входные ЭС с «чистыми» И2Л уровнями сигналов (U0I < 0,4 В;
U0H >0,7 В) в микросхемах, как правило, не используются из-за их малой
нагрузочной способности, высокой чувствительности к входным помехам, зависимости
входных порогов переключения от технологических факторов и температурных
условий.
На рис. 5.99 и 5.100 представлены схемы ЭС с преобразованием ТТЛ уровней
сигналов на основе «неизолированной» И2Л.
Простейший входной ЭС с преобразованием уровней ТТЛ в уровни И2Л
реализован (рис. 5.99а), содержит резистивный делитель R\, R2 и инверсно включенный
n-p-п транзистор VT1, нагрузкой которого является р-n-р транзистор VT3
внутреннего многоколлекторного инжекционного транзистора VT2. ЭС обеспечивает
непосредственное электрическое согласование микросхем по входным характеристикам
с выходными характеристиками как И2Л микросхем, так и микросхем типа ТТЛ.
Питание
О
Вход Я1
o-r-CD
D 11
Выход
Область пробоя ^| Идеальная
/
а) I б)
Рис. 5.99. Схема входного ЭС на основе неизолированной инжекционной логики:
простейший ЭС (а) и его входная характеристика (б)
350 Глава 5. Схемотехнические решения биполярных микросхем
Выход
У~ Выход
*VT1
а) б)
Рис. 5.100. Входной ЭС с противонасыщающим коллектором и с ускоряющей емко-
Отличием данного ЭС является то, что он потребляет мощность только от внешнего
источника питания. На рис. 5.985 представлена входная характеристика ЭС
Если Ut< Ur где U — напряжение порога включения, то входной ток микросхем
определяется выражением:
/„ = £/,/(/?,-Л2).
При входном сигнале Ut > Ur входной ток микросхем:
JVi-Ve)
1ш = -
&
Инверсновключенный транзистор VT1 входит в режим насыщения,
характеризуемый параметром «степень насыщения»:
с_ Pat Ut~Uihb |
Icp R]
где Рд,—коэффициент усиления тока базы инверсновключенногоп-р-п транзистора
VT1; /ср — ток коллектора р-п-р транзистора VT3.
Номиналы резисторов входного делителя определяются из выражений:
R,>Ul~Uuw+l,
Ri = Ri-
Ui
U ,iib-Uk-{1cpI$n)R\>
где / — максимальный входной ток ЭС.
Наличие режима насыщения обуславливает невысокое быстродействие ЭС.
При поступлении на вход сигнала высокого логического уровня UIH задержка
включения элемента:
>,„/. = [*,-*, (*, + *2>1 • We/Uih) ■ <С* + пСс + СД
5.5. Цифровые микросхемы на основе интегральной инжекционнои логики
351
где Ср Сс, Ср — емкости эмиттерного и коллекторного переходов, а также суммарная
емкость металлизации выводов монтажной площадки входа микросхем.
Задержка выключения / при поступлении на вход сигнала низкого уровня Un
определяется степенью насыщения, точнее — временем рассасывания избыточного
заряда базы n-p-п транзистора VT1:
tnH = V In (l+/„. /?,/(/,).
Для типовых значений резисторов R\ = R2 от 10 до 20 кОм время задержки
tpHI = 15—25 не; t = 20—30 не, что существенно офаничивает скоростные
характеристики И2Л микросхем.
Улучшение динамических характеристик входного ЭС И2Л микросхем на
основе «неизолированной И2Л» может быть достигнуто путем применения в качество
VT1 транзистора с дополнительными «противонасыщающим» коллектором, как
показано на рис. 5.100а [6].
Степень насыщения S и номиналы R R2 могут быть рассчитаны по тем же
выражениям, что и для ЭС рис. 5.99а, где вместо коэффициента $N необходимо
использовать эффективный коэффициент усиления:
где Р5— коэффициент усиления по коллектору обратной связи.
Применение противонасыщающего коллектора позволяет уменьшить в 4—6 раз
степень насыщения VT1 и ускорить процесс рассасывания накопленных
носителей путем образования дополнительно к резисторным цепям форсирующей цепи
коллектора обратной связи. Для этого случая задержка выключения:
_ ТЯ_1_ 1 Д1 + 1 В7
f pat — И1 р ; =j ,
где /т, /и — втекающий и вытекающий токи базы VT1.
Однако данное схемотехническое решение входного ЭС обладает существенным
недостатком — чувствительность к технологическому разбросу численных значений
коэффициентов усиления $N, ($5 выражающаяся в соответствующем
неконтролируемом изменении tpfll, tpjH. Поэтому такой ЭС целесообразно использовать во
входных цепях, некритичных к изменению динамических параметров.
Для повышения быстродействия входных цепей микросхем на основе
«неизолированной» инжекционнои логики широко используется схема, показанная на
рис. 5.1005 [6], с «ускоряющей» емкостью С\, включенной параллельно
резистору R\. Положительный эффект данного схемотехнического решения заключается
в том, что во время действия на входе сигнала «1» емкость С\ заряжается, а после
окончания импульса (что соответствует поступлению сигнала «0») эта емкость
своим отрицательным выводом оказывается подключенной непосредственно
к базе транзисторами, ускоряя протекание процесса рассасывания накопленного
в режиме насыщения заряда неосновных носителей. Применение «ускоряющей»
352 Глава 5. Схемотехнические решения биполярных микросхем
емкости со значением 2—3 пФ позволяет уменьшить задержку выключения ЭС
почти на порядок, до tpiH = 3—6 не. Однако включение емкости О может снизить
помехоустойчивость входного ЭС за счет уменьшения динамического значения его
порогового напряжения включения — возможно ложное срабатывание микросхем
от «быстрых» динамических помех на входе, когда длительность импульса помехи
составляет 1—2 не. При выборе оптимальных значений емкости С\ при заданных
значениях сопротивлении резисторов R\, R2, допустимых уровнях динамических
помех и заданных длительностях фронтов входных сигналов можно использовать
следующее дифференциальное уравнение [69], описывающее переходные процессы
в данном входном ЭС:
dUE = Uю
dU ДС
V Т0
е т«
Ue Jol а±-Л
\е т ,
ЛэСэ Сэ\ /
где Сч = С, + С, — емкость эмиттерного перехода VT1; Л^ = -;—■—^-г — эквивалент-
i
ное сопротивление; хц — параметр экспоненты, представляющий входной импульс
в виде:
Ul=Ull
1-е"1"
/0 — обратный ток эквивалентного диода эмиттерного перехода VT1.
В практических расчетах входного ЭС данное уравнение решается методом
Эйлера, причем для каждого заданного значения фронта импульса хн и амплитуды Ul0
путем расчета отклика цепи методом последовательных приближении определяется
значение емкости С\, при котором импульсный сигнал на базе VT1 не превышает
заданного порогового напряжения отпирания VT1. Полученные зависимости
минимального значения емкости С ■ при котором сигнал помехи еще не проходит на
выход, от амплитуды помехи и длительности входных фронтов сигнала позволяют
выбрать оптимальное значение емкости С\.
Следует отметить, что в зависимости от требования конкретных условий
применения возможно управление значением порога переключения Ur путем
конструктивного изменения соотношения RX/R2 (несимметричный входной ЭС).
Введение в конструкцию И2Л микросхем полной изоляции элементов
позволило реализовать на одном кристалле микросхем как элементы И2Л, ТТЛ, ЭСЛ,
так и их различные комбинации. Необходимость такого конструктивного решения
обусловлена требованиями повышения быстродействия, нагрузочной способности
и помехоустойчивости входных ЭС, уменьшения входных токов И2Л микросхем,
расширения их функциональных возможностей. Резистивно-транзисторный
входной ЭС на транзисторе VT1 рис. 5.101я [6] отличается предельной простотой,
малой занимаемой на кристалле площадью и повышенным (по сравнению с ЭС на
рис. 5.99а быстродействием. Схема работает следующим образом: при увеличении
напряжения входного сигнала до значения UT соответствующего пороговому
напряжению включения, ток базы транзистора VT1 будет:
5.5. Цифровые микросхемы на основе интегральной инжекционнои логики
353
Я4 Un
'с О
VD2 2i
Вход Я1
0V
R2
VT1
2£vD1
-с-
VT31-
Выходы
rVT9
R3
Выходы
VT2
Вход
а)
Рис. 5.101. Простейшие входные ЭС И2Л микросхем с полной изоляцией: с рези-
стивным делителем (а); безрезистивная (б)
J в
Um+Ur-Uc Ue
Ri
Ri
где UD2 — напряжения на ограничительном диоде VD2; UB — напряжение на шине
питания инжекторов И2Л элементов (соответствует напряжению на переходе
эмиттер-база открытого транзистора p-n-р типа VT3); Uf. — напряжение на переходе
эмиттер-база открытого п-p-n транзистора VT1.
Степень насыщения VT1 в этом случае ограничена и не зависит от дальнейшего
увеличения входного напряжения, что обеспечивает малую задержку выключения
ЭС. При этом входной ток, отдаваемый внешней управляющей схемой на вход
каскада, не расходуется бесполезно, а поступает в шину питания И2Л микросхем,
также способствуя повышению быстродействия И2Л элементов.
На рис. 5.10\б[6] представлена оригинальная схема входного ЭС повышенной
помехозащищенности, отличающаяся отсутствием в ее составе резисторов. Вход ЭС
соединен одновременно с базой р-п-р транзистора VT2 и эмиттером n-p-п
транзистора VT1. При поступлении на вход ЭС низкого уровня сигнала VT2 включается
током генератора 0,5/С|, обеспечивая ток базы VT1, необходимый для его
включения. Поскольку базовый ток И2Л транзистора VT4, формируемый VT3, забирается
включенным транзистором VTI, многоколлекторный И2Л транзистор включается
током генератора 1т на выходе элемента повторяется логический уровень входного
сигнала — уровень «0».
При поступлении на вход ЭС уровня «1» транзисторы VT2 и VT1 заперты,
управляемый полным током /0| транзистор VT3 быстро включает транзистор VT4,
отводящий базовый ток 1т и И2Л транзистора VT5 — на выходе ЭС появляется
уровень «1». Включение цепи VTI—VT2 будет иметь место уже в случае, когда
напряжение на входе ЭС превышает потенциал общей шины на 60—80 мВ. Недостатками
этого ЭС являются высокое значение входного (вытекающего) тока и зависимость
порога переключения от коэффициента усиления тока базы VT2 и тока /_.
С другой стороны, управляя значениями этих величин, можно управлять и
значением помехоустойчивости входного ЭС. На рис. 5.101 представлена группа
входных ЭС, объединенных общим признаком: использованием многоэмиттерных
n-p-п транзисторов.
354 Глава 5. Схемотехнические решения биполярных микросхем
Я1
Входы
О
VDl2i2iVD2
VT2.
R2\
Выход
VT3
0V
* О
Выход
а)
б)
Вход
в) г)
Рис. 5.102. Входные ЭС ТТЛ на основе многоэмиттерных п-р-п транзисторов
На рис. 5.102а приведена «классическая» схема ЭС [6], характерная для первых
типов И2Л микросхем. Схема построена на основе многоэмиттерного транзистора
VT1, транзисторов VT2, VT3, играющих рольсмещающих диодов, и выходного
транзистора VT4, коллектор которого подключается к входу инжекционного элемента.
Для случая, когда требуется небольшая нагрузочная способность, в качестве VT4
возможно использовать инжекционный многоколлекторный n-p-п транзистор.
Для уменьшения входного втекающего тока 1Ш, обусловленного присущими И2Л
высокими значениями инверсных коэффициентов усиления Р;база транзистора VT1
соединена с его коллектором. Для компенсации и снижения порога переключения
схемы на значение падения напряжения на коллекторном переходе VT1 в схему
введен смещающий транзистор VT2 с короткозамкнутым коллекторным переходом.
При поступлении на любой из входов ЭС сигнала Un соответствующий эмитгерный
переход VT1 открывается, образуя низкоомную цепь для источника t/ ток через
R2 уменьшается до нуля, выключая транзисторы VT3, VT4, на выходе появляется
высокий уровень сигнала.
На рис. 5.1025 [1] ЭС построен на минимальном количестве элементов: двух
многоэмиттерных транзисторах VT1,VT2 и двух резисторах, причем
дополнительный эмиттер выходного транзистора VT2 образует цепь обратной связи по базе VT1.
Общий недостаток ЭС на рис. 5.102а и б— сравнительно невысокое их
быстродействие (большое время tpiH). Действительно, при выключении ЭС (рис. 5.102а)
5.5. Цифровые микросхемы на основе интегральной инжекционнои логики
355
происходит переключение тока из цепи второго эмиттера VT1, соединенного с базой
VT2 в первый эмиттер VT1, соединенный со входом ЭС, после чего последовательно
выключаются VT2 и VT3. При этом основной вклад в задержку tpjH вносит время
рассасывания зарядов неосновных носителей, накопленных в базах VT3 и VT2,
поскольку отсутствует низкоомная цель, которая бы ускоряла процессы рассасывания
заряда и разряда барьерных емкостей VT2.
Этот недостаток отсутствует в схеме ЭС на рис. 5.102в [1], где в конструкцию
VT2 введен второй эмиттер, связанный с входом ЭС. При поступлении на вход ЭС
высокого потенциала в прямом направлении включаются эмиттерные переходы
VT1. Ток, протекающий через второй эмиттер в базу VT2, приводит к отпиранию
VT2 и VT3 и появлению на выходе напряжения низкого уровня. При последующей
подаче на вход ЭС низкого потенциала происходит переключение тока VT1 из цепи
эмиттера, соединенного с базой VT2 в цепь.
При этом время переключения определяется длительностью процесса
перезаряда барьерной емкости эмиттерного перехода VT2. Время выключения ЭС
практически определяется временем выключения VT3 и уменьшено примерно в 2 раза.
Аналогичный способ положен в основу работы ЭС с повышенной нагрузочной
способностью рис. 5.102г [6]. Введение в конструкцию VT3 второго эмиттера,
соединенного непосредственно с входом ЭС, позволяет значительно уменьшить
время tPIH и несколько снизить время tPHI.
Существенным недостатком представленной на рис. 5.102 группы ЭС,
использующих входные многоэмиттерные транзисторы, является наличие больших значений
(до сотен микроампер) входных втекающих и вытекающих токов. Эффективным
методом уменьшения значений входныхтоковявляется введение в состав входного
каскада ЭС ключевых р-п-р транзисторов с управлением по базе.
На рис. 5.103а представлена базовая схема входного ЭС, в котором используется
включение p-n-р транзистора по схеме с общим коллектором. Дополнительные
эмиттеры транзисторов VT2 и VT4, соединенные с базой, обеспечивают уменьшение
степени насыщения п-p-n транзисторов.
При поступлении на вход ЭС сигнала низкого уровня Un р-п-р транзистор
открывается, на внешнем выводе (входе микросхем) появляется вытекающий ток:
/(Р,+1)Л1'
где UEP— напряжение прямосмещенного эмиттерного перехода р-п-р транзистора;
$р — коэффициент усиления тока базы транзистора VT1, включенного по схеме
с общим коллектором.
В силу ряда конструктивно-технологических ограничений в И2Л микросхемах
обычно выбирается не вертикальная, а горизонтальная структура р-п-р
транзистора, обеспечивающая несколько меньшие значения (3 — 10 20 в диапазоне рабочих
температур.
При включенном транзисторе VT1 ток базы VT2 равен нулю. Транзистор VTI
выключен, что соответствует высокому уровню сигнала на выходе, потенциал его
коллектора определяется характеристикой нагрузки.
Глава 5. Схемотехнические решения биполярных микросхем
К И2Л-элементам Вход
уга ? о
VT4
VT4
а)
б)
Выход
в)
Рис. 5.103. Входные ЭС ТТЛ на основе p-n-р транзисторов с управлением по базе
эмиттера, соединенного с базой VT2 в цепь эмиттера, соединенного со
входом ЭС
При поступлении на вход сигнала высокого уровня напряжения UIH, входной
p-n-р транзистор VT1 запирается, транзисторы VT2—VT4 открываются, нормально
включенный транзистор VT4 входит в режим насыщения, обеспечивая выходное
напряжение U0I = UCf:s (напряжение коллектор-эмиттер в режиме насыщения).
Входной ток 1Ш определяется токами утечки обратно смешенных переходов и
вставляет 10—20 мкА. Входной ЭС является инвертирующим по отношению к входным
сигналам.
Входной ЭС на рис. 5.103а обеспечивает коэффициент разветвления по выходу
N < 10, т.е. к коллектору VT4 может быть подключено не менее десяти баз инжек-
ционных транзисторов, соединенных параллельно.
На рис. 5.103, представлен входной у которого вместо нормально включенного
выходного n-p-п транзистора с закороченным эмиттером используется
многоколлекторный инжекционный n-p-п транзистор VT4. Каждый коллектор VT4 управляет
базой соответствующего И2Л элемента, обеспечивая необходимую электрическую
развязку между ними. При проектировании логических блоков микросхем
транзистор VT4 используется в составе этих блоков в качестве входного логического
инвертора, позволяя сократить логическую глубину микросхем, повысить ее
быстродействие.
5.5. Цифровые микросхемы на основе интегральной инжекционнои логики 357
Коэффициент разветвления ЭС определяется количеством коллекторов
инверсно включенного n-p-п транзистора VT4 (обычно п = 4), к его выходу можно
подключать четыре электрически изолированные базы инжекционных транзисторов
логических блоков. Для увеличения нагрузочной способности в 2 раза параллельно
транзистору VT4 может подключаться второй четырехколлекторный инверсно
включенный n-p-п транзистор, база которого соединяется с базой VT4, при этом
номиналы резисторов R\—R5 должны быть соответственно изменены.
Для организации мощных быстродействующих входных ЭС с высокой
нагрузочной способностью, в первую очередь — входов синхронизации и управления,
используется ЭС, изображенный на рис. 5.103в. Схемотехническое решение этого
ЭС аналогично соответствующим решениям ТТЛШ и рассмотрено в разд. 5.1.
Использование дополнительных эмиттеров, соединенных с базами, учитывает
специфические особенности прямо включенных п-p-n транзисторов в И2Л
микросхем — высокие инверсные значения их коэффициентов усиления. Выход каскада
обеспечивает ток нагрузки до 20 мА и возможность управления одновременно
до ста инжекционными элементами, что широко используется при организации
внутренних цепей синхронизации кристаллов И2Л микросхем.
С целью снижения потребляемой мощности в многовыводных инжекционных
микросхемах широко используются входные ЭС с пониженным напряжением
питания (Ucc= 1,5—3 В). На рис. 5.104а [6] представлен простейший инвертирующий
ЭС на основе резистивного делителя R\, R2 и п-p-n, транзисторов VT1, VT2 в
прямом включении, с управлением по эмиттеру. В качестве выходного транзистора ЭС
применяют многоколлекторный инжекционный транзистор VT3, который обычно
представляет собой входной элемент размножитель сигналов логического блока
микросхем. Недостаток этого ЭС — низкая нагрузочная способность — исключен
у инвертирующего элемента на рис. 5.1045, где нормально включенный выходной
n-p-п транзистор VT4 может управлять большим количеством нагрузок — баз ин-
жекционныхтранзисторов. Число И2Л элементов— нагрузок определяется выбором
номинала резистора R5 из формулы:
A v
где 1В — ток базы п-p-n, транзистора И2Л элемента.
Максимальное число N объединяемых баз ограничено эффектом перехвата
(перераспределения) общего тока.
У входных ЭС (рис. 5.104а и ^напряжение питания Ucc = +3 В. Проблема
снижения мощности, потребляемой входными ЭС микросхем, является исключительно
актуальной для многовыводных с числом выводов корпуса более ста (например,
128, 144,256).
При этом снижение потребляемой мощности не должно приводить к снижению
быстродействия, что является сложной технической задачей. На рис. 5.104в
представлен быстродействующий входной ЭС типа ТТЛ-И2Л с минимальным напряжением
питания, равным напряжению питания «чистого» И2Л элемента (U^ = 1,0—1,5 В).
Входной транзистор VT1 выполнен двухэмиттерным, причем первый эмиттер
соединен непосредственно со входом ЭС, а второй с базой VT4. Рассмотрим работу ЭС.
358 Глава 5. Схемотехнические решения биполярных микросхем
а)
б)
в)
Рис. 5.104. Входные ЭС И2Л микросхем с пониженным напряжением питания
Пусть на входе присутствует напряжение UIH = 2,4 В. Протекая через R\, входной
ток открывает транзистор VT1, эмиттерный ток которого обеспечивает включение
VT2, на выходе устанавливается низкий уровень напряжения U0I = 0,4 В. Часть
входного тока отводит коллектор включенного регулирующего транзистора VT3,
в силу чего изменяется режим работы VT1 — из режима насыщения он входит в
активную область на границе с режимом отсечки. Транзистор VT2 также изменяет
режим работы, на его коллекторе — выходе ЭС устанавливается напряжение:
и =и -иГТЪ
w OUT wO ^ BE '
Для напряжения питания инжекторов И2Л элементов UG = 1,2 В при
стандартном значении напряжения смещения эмиттерного перехода VT3 UBf. = 0,8 В,
величина — U0I =0,4 В.
В этом установившемся состоянии ни один из транзисторов VT1—VT3 не
находится в режиме насыщения, что обеспечивает высокую скорость выключения
ЭС. При поступлении на вход напряжения низкого уровня Un = 0,4 В эмиттерный
ток транзистора VT1 переключается из цепи базы VT2 во входную цепь, выключая
VT2 и VT3, на выходе устанавливается напряжение: U0H = 0,8 В, определяемое
нагрузкой — входами базовых элементов И2Л.
5.5. Цифровые микросхемы на основе интегральной инжекционнои логики 359
Рассмотренный входной ЭС используется в И2Л микросхем с одним источником
пониженного напряжения питания Uc, общим для входных, выходных и базовых
логических элементов И2Л.
Входные ЭС с преобразованием уровней ЭСЛ в уровни И2Л
Простейший вариант схемы инвертирующего входного ЭС с преобразованием
уровней ЭСЛ в уровни И2Л [5] может быть реализован всего лишь на двух
транзисторах VT1 и VT2 и резисторах с питанием от источников Ua = —5,0 В; Ua = 1,5 В
(рис. 5.105а). Этому ЭС присущи недостатки — узкая область устойчивой работы и
критичность к допускам компонентов. Действительно, сопротивление резистора
Ю связано приведенными выше соотношениями с сопротивлениями резисторов
/?1 и R2, поэтому номинал /?3 нельзя увеличить для снижения втекающего в базу
VT3 тока. Транзистор VT3 работает в режиме глубокого насыщения со степенью
насыщения:
<, _Р(Ц,-*/д)
'с
где Р, /с — коэффициент усиления тока базы и суммарный ток коллекторов VT3.
Высокое значение степени насыщения .S" обуславливает, низкое быстродействие
(большое время выключения VT3). Этот недостаток частично устранен в схеме на
рис. 5.1055, которая может быть реализована в виде неинвертирующего входного
каскада микросхем с выводами питающих напряжении Ua = +1,5 В; Ua = —5 В.
Вместо цепи Uc—R3 можно использовать генератор стабилизированного тока
И2Л микросхем (или инжекционный p-n-р транзистор И2Л элемента в базе
транзистора VT3). Изменяя ток можно при необходимости управлять входным порогам
ЭСЛ. Работа схемы проста. При входном напряжении UП 1,6 В фанзистор VT1
закрыт, a VT2 открыт и пропускает ток:
1, = (иЕ-иш-иС1)/я1г
где Uf. = 1,2 В — источник опорного напряжения.
Если выполняется условие /,/?., < UK, то транзистор VT3 надежно заперт, a VT4
открыт и обеспечивает на выходе по любому коллектору U0 = U0I = 0,4 В. При
Ut = —0,8 В транзистор VT1 открывается, a VT2 — закрывается, что обеспечивает
U0 = U0H (определяется характером нагрузки, в случае И2Л — нагрузки UOH=0,S В).
Однако и в этой схеме ЭС вероятность глубокого насыщения транзистора VT3
также не исключена по сравнению с решением, данным на рис. 5.105а.
Вход транзистора VT3 в режим насыщения соответствует появлению на базе VT4
отрицательного напряжения U , что нарушает режим работы VT4 и также ухудшает
быстродействие ЭС. Вторым недостатком данного ЭС является необходимость
использования дополнительного источника опорного напряжения.
Общий недостаток ЭС, приведенных на рис. 5.105а и б— однофазный вход, не
позволяющий получать выходной сигнал произвольной полярности. На рис. 5.105в
представлен ЭС с парафазными входами. Парафазные выходы микросхем
широко используются при организации двухпроводных линий связи между платами.
360 Глава 5. Схемотехнические решения биполярных микросхем
Выходы
Вход
Выходы
а)
б)
Вход
Выход
в)
Рис. 5.105. Входные ЭС с преобразованием уровней ЭСЛ в уровни И2Л
Если предшествующая микросхема ЭСЛ имеет парафазный выход, то один из двух
входов ЭС подключается к прямому выходу, другой — к инверсному. Если же
предшествующая ЭСЛ микросхема имееттолько один (прямой или инверсный) выход, то
один из входов ЭС подключают к выходу ЭСЛ микросхемы, а второй — к источнику
опорного напряжения. В зависимости от способа подключения входов ЭС будет
инвертировать или транслировать (повторять) входной логический сигнал.
Транзисторы VT1, VT2 дифференциальной пары определяют состояние выхода. Если VT1
закрыт (VT2 открыт), то транзистор VT3 также закрыт, VT4 открыт и обеспечивает
на выходе ЭС уровень UOI=0,4 В. Для этого должно выполняться условие:
(UG-Uf:B)/R2 = SH(ICH/^,
где UG — +1,5 В (напряжение мигания инжекционных блоков И2Л микросхем);
Р4, /сн — коэффициент усиления тока базы и значение коллекторного тока VT4.
Для другого случая, если VT1 открыт, то транзистор VT3 также открыт, отводя
ток базы VT4, на выходе ЭС обеспечивается напряжение Uom в уровнях И2Л. Вместо
цепи UG—R1 можно использовать токозадающий р-п-р транзистор И2Л элемента.
5.5. Цифровые микросхемы на основе интегральной инжекционнои логики
361
Входные ЭС с преобразованием входных уровней КМОП в уровни И2Л
Схемотехнические решения ЭС с преобразованием КМОП-уровней сигналов в
уровни И2Л во многом схожи с решениями элементов, выполняющих
преобразование уровней ТТЛШ в уровни И2Л. Однако наиболее эффективными являются
входные ЭС резистивного типа, приведенные на рис. 5.98, 5.99. При этом для
обеспечения надежности работы ЭС необходимо выполнение требования:
U.
КМОП
ов
<и,
и-л
Выходные ЭС с преобразованием уровней И2Л в ТТЛ
Абсолютное большинство схемотехнических решений выходных ЭС И2Л
микросхем неизолированной инжекционнои логики относится к типу схем ОК.
Отсутствие электрической изоляции между активными компонентами И2Л микросхем
этого типа существенно ограничивает возможные схемотехнические варианты и
практически единственное схемотехническое решение выходного ЭС представлено
на рис. 5.106а. Элемент выполняет функцию усиления тока от рабочих уровней
10—100 мА внутренних элементов И2Л до требуемого выходного уровня 4—10 мА и
более. Инжекционный транзистор VT1 с увеличенной площадью коллектора
выполняет функцию каскада промежуточного усиления тока, инверсно включенный
n-p-п транзистор VT3 — функцию оконечного каскада усиления. Резистор R
предназначен для повышения пробивного напряжения выхода.
Выход
Выход
Выход
11 12 Т
i 1 • i i A A
0V
-о
в)
Рис. 5.106. Стандартные выходные ЭС с преобразованием уровней И2Л в уровни ТТЛ
Применение полной изоляции позволяет существенно расширить решения
входных ЭС.
Базовая схема выходного ЭС (рис. 5.106в) содержит каскад предварительного
усиления тока на инжекционных транзисторах VT1 и VT2 с увеличенным током
362 Глава 5. Схемотехнические решения биполярных микросхем
коллектора от 10—50 мкАдо 100—500 мкА, необходимой для работы выходного ТТЛ
каскада на нормально включенных п-p-n транзисторах VT3—VT6. В конструкцию
п-p-n транзисторов VT3, VT4 и VT6 выходного ТТЛ каскада ЭС введены
дополнительные эмиттеры. Соединение дополнительного эмиттера n-p-п транзистора
с базой позволяет уменьшить длительность процессов рассасывания избыточных
зарядов неосновных носителей, накопленных в базе. Эффективность такого
решения тем выше чем выше значения инверсного коэффициента усиления п-р-п
транзистора. Для повышения быстродействия ЭС при формировании на выходе
высокого уровня, используется «ускоряющая» связь: дополнительный коллектор
инжекционного транзистора VT2 — дополнительный эмиттер выходного мощного
по п-p-n транзистора VT6 (показано штриховой линией). При поступлении на вход
VT2 высокого уровня напряжения мощный основной и дополнительный
коллекторы VT2 входят в режим насыщения, их потенциал стремится к потенциалу 0 V.
И тем самым создаются условия для ускорения процесса включения VT6.
Повышенное быстродействие ЭС обусловлено и тем, что при включении VT2 эмиттер-
ный ток фазоразделительного транзистора VT3 переключается из цепи основного
эмиттера, связанного с базой VT6, в низкоомную цепь «дополнительный эмиттер»
VT3 — коллектор VT2. Эти схемотехнические решения обеспечивают уменьшение
времени выключения ЭС.
Представленные на рис. 5.106 схемы выходных ЭС с уровнями ТТЛ
характеризуются высокой нагрузочной способностью и высоким быстродействием, однако
потребляют достаточно большую мощность и занимают большую площадь на
кристалле. Поэтому их применяют в микросхемах с ограниченной разрядностью
и в тех случаях, когда требования быстродействия и высокой нагрузочной
способности являются определяющими.
Рассмотрим усовершенствованные схемотехнические решения выходных ЭС,
реализованные с меньшим числом компонентов.
На рис. 5.107а представлен простейший ЭС на основе инжекционного п-р-п
транзистора VT1 и нормально включенного п-р-п транзистора VT3 с резисторами
R\, R2, где R2 выполняет функцию нагрузочного резистора схемы ОК. Поскольку
R2 подключен к источнику питания U^ = 5 В, то амплитуда выходного сигнала
достаточна для управления стандартными ТТЛ.
Недостатком данного ЭС являются большие значения потребляемой мощности
и площадь, занимаемая на кристалле ЭС высокоомными резисторами.
Действительно, на базе транзистора VT1 для типовых / m = 0,1 мА, />т = 10,
В
Ucc = 5 В номинал /?1 = 5 кОм, что требует больших затрат площади и препятствует
повышению степени интеграции микросхем.
В ЭС на рис. 5.1075 резистор R\ заменен токозадающим p-n-р транзистором
VT4, что позволяет несколько уменьшить потребляемую ЭС типа ОК мощность и
занимаемую им площадь. Однако этой схеме присущ другой недостаток —
зависимость режима работы p-n-р транзистора VT4 от состояний VT1 и VT3. Когда VT1
закрыт, VT4 входит в режим глубокого насыщения, эффективный ток базы VT3
уменьшается, передача сигнала на выход становится нестабильной.
5.5. Цифровые микросхемы на основе интегральной инжекционнои логики 363
Выход
Л=0-
VT1
Вход ■"Ч Щ2
В
—ЧГ~
0V 1
О * * *
а)
б)
Выход
в) г)
Рис. 5.107. Усовершенствованные выходные ЭС с преобразованием уровней И2Л
в уровни ТТЛ
Для преодоления этого недостатка, повышения надежности передачи сигнала
через ЭС предложена схема, представленная на рис. 5.107втипаАВс пониженным
напряжением мигания [1] на основе многоэмипарного нормально
включенного n-p-п транзистора VT3. Если VT1 открыт, то VT3 закрыт, а транзистор VT2
поддерживает выходное напряжение высокого уровня: U0H — UBK = 2,25 В. Если
транзистор VT1 закрывается, то открывается VT3, на его втором эмиттере в силу
большого значения инверсного коэффициента усиления будут поддерживаться
низкий потенциал, запирающий VT2. Схема выходного ЭС типа АВ, но не
содержащая резисторов, представлена на рис. 5.107г и является фактически аналогом
выше рассмотренного ЭС, у которого резисторы R\, R2 заменены работающими
в активном режиме токозадающими р-п-р транзисторами VT4, VT5. Изменением
тока питания ЭС можно в широких пределах рассматривать мощность потребления
и быстродействие схемы, атакже выбирать значения выходного тока VT3,
необходимые для обеспечения электрического согласования с входами ТТЛ микросхем
различных серий.
Выходные ЭС с преобразованием уровней И2Л в уровни ЭСЛ
Задача преобразования выходных уровней И2Л в ЭСЛ уровни на практике
встречается чрезвычайно редко. Однако в случаях, когда это необходимо, электрическое
сопряжение выходов И2Л микросхем следует осуществлять по решениям,
используемым при согласовании ТТЛШ выходных ЭС типа ОК с входом ЭСЛ.
364 Глава 5. Схемотехнические решения биполярных микросхем
Выходные ЭС с преобразованием И2Л уровней сигналов в КМОП-уровни
Для формирования в И2Л микросхемах выходных уровней сигналов, способных
управлять КМОП-микросхемами, наиболее эффективно использовать
простейшую схему выходного ЭС типа ОК. В этом случае выходное напряжение низкого
уровня U0I = (/ет;5обеспечивает запирание входа КМОП-микросхем. Формирование
выходного напряжения высокого уровня осуществляется подключением к выходу
ЭС источника напряжения Ut через резистор нагрузки Rr При этом значение
напряжения Ur выбирают из соображений:
что обеспечивает формирование необходимого выходного уровня, а следовательно,
надежное отпирание входа КМОП-микросхем.
5.5.4. Защита выводов WJ1микросхем от перенапряжения
и статического электричества
Защита вы водов от статического электричества необходима для предотвращения
выхода изстроя И2Л микросхем как налюбом из этапов технологических операций
их изготовления, так и в процессе их помещения на платы или в процессе отладки
систем. Также в конструкции микросхем должны быть предусмотрены элементы
защиты выводов от разрушения при появлении несанкционированных импульсов
напряжении (токов) положительной или отрицательной полярности. Поскольку
воздействие статэлектричества и перенапряжений осуществляется в основном на
входные и выходные ЭС микросхем, а схемотехника их схожа со схемотехникой
ТТЛШ микросхем, то и методы защиты И2Л микросхем от указанных
воздействий схожи с методами защиты ТТЛШ микросхем. При этом схемотехнические
решения схем защиты, рассмотренные в разд. 5.1, применимы для защиты И2Л
микросхем.
Литература к главе 5
1. Белоус А. И., Емельянов В.А.,Турцевич А.С. Основы схемотехники
микроэлектронных устройств. — М.: Техносфера, 2012. — 472с.
2. Алексеенко А.Г., Шагурин И.И. Микросхемотехника: учеб. пос. для вузов. 2-е изд.,
перераб. и доп. — М.: Радио и связь, 1990.
3. БелоусА.И., БлинковО.Е., Силин А.В. Биполярные микросхемы для интерфейсов
систем автоматического управления. —Л.: Машиностроение. Ленингр. отд., 1990.
4. Белоус А.И., Пономарь В.Н., Силин А.В. Схемотехника биполярных микросхем
для высокопроизводительных систем обработки информации. — Минск: Полифакт,
1998.- 162 с.
5. Белоус А.И., Яржембицкий В.Б. Схемотехника цифровых микросхем лля систем
обработки и передачи информации. — Минск: УП Технопринт, 2001. — 116 с.
6. БелоусА.И., ПодрубныйО.В.,ЖурбаВ.М. Микропроцессорный комплект
цифровой обработки сигналов К1815: Справочник. — Минск, Ротопринт, БГПА, 1993. —
45 с.
Дополнительная литература 365
Дополнительная литература
https://books.google.by/books?id=5Vn3CwAAQBAJ&printsec=frontcover&dq=%D0%A
1%D0%A5%D0%95%D0%9C%D0%9E%D0%A2%D0%95%D0%A5%D0%9D%D0%9
8%DO%A7%DO%95%DO%Al%DO%9A%DO%98%DO%95+%DO%AO%DO%95%DO%A
8%DO%95%DO%9D%DO%98%DO%AF+%D0%91%DO%98%DO%9F%DO%9E%DO%
9B%D0%AF%D0%A0%D0%9D%D0%AB%D0%A5+%D0%9C%D0%98%D0%9A%D
0%AO%DO%9E%DO%Al%DO%A5%DO%95%DO%9C+%DO%BB%DO%B8%D1%82%
D0%B5%D1%80%D0%B0%D1%82%D1%83%D1%80%D0%B0+%D0%BD%D0%B0
+%D1 %8D%D1 %82%D1 %83+%D1 %82%D0%B5%D0%BC%D1 %83&hl=ru&sa=X&
ved=0ahUKEwjlo-Lm2tXoAhXNwqYKHQzDDlYQ6AElTzAF#v=onepage&q&f=false
https://books.google.by/books?id=ZCWUttUW3S0C&printsec=frontcover&dq=%D0%A
l%DO%A5%D0%95%D0%9C%D0%9E%DO%A2%DO%95%DO%A5%D0%9D%DO%98
%D0%A7%D0%95%D0%A1%D0%9A%D0%98%D0%95+%D0%A0%D0%95%D0%A
8%DO%95%DO%9D%DO%98%DO%AF+%D0%91%DO%98%DO%9F%DO%9E%DO%
9B%D0%AF%D0%A0%D0%9D%D0%AB%D0%A5+%D0%9C%D0%98%D0%9A%D
0%A0%D0%9E%D0%A1%D0%A5%D0%95%D0%9C+%D0%BB%D0%B8%D1%82%
D0%B5%D1%80%D0%B0%D1%82%D1%83%D1%80%D0%B0+%D0%BD%D0%B0
+%D1 %8D%D1 %82%D1 %83+%D1 %82%D0%B5%D0%BC%D1 %83&hl=ru&sa=X&
ved=0ahU KEwjlo- Lm2tXoAhXN wqYKHQzDDI YQ6AE1 WTAG#v=onepage&q&f=false
https://books.google.by/books?id=uZQLAgAAQBAJ&printsec=frontcover&dq=%DO
% A1 % D0% A5 % D0%95% D0%9C% D0%9E% D0% A2% D0%95% D0% A5 % D0%9D%
D0%98% D0%A7% D0%95% D0%A1 % D0%9A% D0%98% D0%95+% D0% A0% D0%9
5%D0%A8%D0%95%D0%9D%D0%98%D0%AF+%D0%91%D0%98%D0%9F%D0
%9E% D0%9B%D0%AF% D0%A0% D0%9D% DO%AB% D0%A5+% D0%9C% D0%98
%D0%9A%D0%A0%D0%9E%D0%A1%D0%A5%D0%95%D0%9C+%D0%BB%D0%
B8%D1%82%D0%B5%D1%80%D0%B0%D1%82%D1%83%D1%80%D0%B0+%D0
%BD%D0%B0+%D1%8D%D1%82%D1%83+%D1%82%D0%B5%D0%BC%D1%83
&hl=ru&sa=X&ved=0ahUKEwjlo-Lm2tXoAhXNwqYKHQzDDlYQ6AEIYTAH#v=o
nepage&q&f=false
https://books.google.by/books?id=mflSMDwAAQBAJ&printsec=frontcover&dq=%DO%A
1%D0%A5%D0%95%D0%9C%D0%9E%D0%A2%D0%95%D0%A5%D0%9D%D0%9
8%DO%A7%DO%95%DO%Al%DO%9A%DO%98%DO%95+%DO%AO%DO%95%DO%A
8%DO%95%DO%9D%DO%98%DO%AF+%D0%91%DO%98%DO%9F%DO%9E%DO%
9B%D0%AF%D0%A0%D0%9D%D0%AB%D0%A5+%D0%9C%D0%98%D0%9A%D
0%A0%D0%9E%D0%A1%D0%A5%D0%95%D0%9C+%D0%BB%D0%B8%D1%82%
D0%B5%D1%80%D0%B0%D1%82%D1%83%D1%80%D0%B0+%D0%BD%D0%B0
+%D1 %8D%D1 %82%D1 %83+%D1 %82%D0%B5%D0%BC%D1 %83&hl=ru&sa=X&
ved=0ahUKEwjlo-Lm2tXoAhXNwqYKHQzDDlYQ6AElaTAI#v=onepage&q&f=false
https://books.google.by/books?id=p6N_kgAACAAJ&dq=% D0%A1 % D0%A5% D0%9
5% D0%9C% D0%9E% D0%A2% D0%95% D0% A5% D0%9D% D0%98% D0%A7% DO
%95%D0%A1%D0%9A%D0%98%D0%95+%D0%A0%D0%95%D0%A8%D0%95%
D0%9D%D0%98%D0%AF+%D0%91%D0%98%D0%9F%D0%9E%D0%9B%D0%A
F%D0%A0%D0%9D%D0%AB%D0%A5+%D0%9C%D0%98%D0%9A%D0%A0%D
0%9E%D0%A1%D0%A5%D0%95%D0%9C+%D0%BB%D0%B8%D1%82%D0%B5
%D1 %80%D0%B0%D1 %82%D1 %83%D1 %80%D0%B0+%D0%BD%D0%B0+%D1
%8D%D1%82%D1%83+%Dl%82%D0%B5%D0%BC%Dl%83&hl=ru&sa=X&ved=
0ahUKEwjlo-Lm2tXoAhXNwqYKHQzDDlYQ6AElMTAB
366 Глава 5. Схемотехнические решения биполярных микросхем
6. https://books.google.by/books?id=nyGskgEACAAJ&dq=%DO%Al %D0%A5%D0%95
% D0%9C% D0%9E% D0% A2% D0%95% D0% A5% D0%9D% D0%98 % D0% A7% D0%9
5%D0%A1%D0%9A%D0%98%D0%95+%D0%A0%D0%95%D0%A8%D0%95%D0%
9D%D0%98%D0%AF+%D0%91%D0%98%D0%9F%D0%9E%D0%9B%D0%AF%D
0%A0%D0%9D%D0%AB%D0%A5+%D0%9C%D0%98%D0%9A%D0%A0%D0%9E
%D0%A1%D0%A5%D0%95%D0%9C+%D0%BB%D0%B8%D1%82%D0%B5%D1%
80%D0%B0%D1 %82%D1 %83%D1 %80%D0%B0+%D0%BD%D0%B0+%D1 %8D%
Dl%82%Dl%83+%Dl%82%D0%B5%D0%BC%D1%83&hl=ru&sa=X&ved=0ahUK
Ewjlo-Lm2tXoAhXNwqYKHQzDDlYQ6AElQjAD
7. https://books.google.by/books?id=zKRGPQAACAAJ&dq=%D0%Al%D0%A5%D0%9
5%D0%9C%D0%9E%D0%A2%D0%95%D0%A5%D0%9D%D0%98%D0%A7%D0%
95%D0%A1%D0%9A%D0%98%D0%95+%D0%A0%D0%95%D0%A8%D0%95%D0
%9n%DO%98%nO%AF+%nO%91%nO%98%nO%9F%nO%9F.%nO%9R%nO%AF%
DO%AO%DO%9D%DO%AB%DO%A5+%D0%9C%DO%98%DO%9A%DO%AO%DO%9
E% D0%A1 % D0%A5% D0%95% D0%9C+ % DO%BB% D0% B8% D1 %82% D0% B5% D1
%80%D0%B0%D1%82%D1%83%D1%80%D0%B0+%D0%BD%D0%B0+%D1%8D
%D1%82%D1%83+%D1%82%D0%B5%D0%BC%D1%83&hl=ru&sa=X&ved=0ahU
KEwjlo-Lm2tXoAhXNwqYKHQzDDlYQ6AEISTAE
8. https://www.dissercat.com/content/dinamicheskaya-pomekhoustoichivost-triggernykh-
elementov-vysokochastotnykh-mnogofunktsionaln
9. https://www.dissercat.com/content/malomoshchnye-amplitudnye-trakty-kmop-
integralnykh-mikroskhem-dlya-mikropoloskovykh-detektor
10. https://habr.com/ru/post/448320/
11. https://www.osp.ru/os/2000/10/178239/
12. https://www.soel.ru/rubrikator/elementy-i-komponenty/
13. https://elib.gsu.by/bitstream/123456789/6964/l/%D0%A2%D0%95%D0%A5%
D0%9D%D0%9E%D0%9B%D0%9E%D0%93%D0%98%D0%A7%D0%95%D
0%A1%D0%9A%D0%98%D0%95%20%D0%9F%D0%A0%D0%9E%D0%A6%-
D0%95%D0%A1%D0%A1%D0%AB%20%D0%9C%D0%98%D0%9A%D0%A0%D
0%9E% D0%AD% D0%9B% D0%95% D0%9A% D0%A2% D0%A0% D0%9E% D0%9D
% D0%98% D0%9A% D0%98%20.pdf
14. https://pandia.ru/text/77/404/36259.php
15. http://gu-unpk.ru/public/file/employee/l 159/Eremenko_elektrotexnika_sxemotehnikai.
pdf
16. http://tu.tusur.ru/upload/posobia/potehin.pdf
17. http://easyelectronics.ru/category/knigi
18. http://electrik.info/main/praktika/1441-shim-kontroller-vidy-i-shemy.html
ГЛАВА 6
СХЕМОТЕХНИЧЕСКИЕ РЕШЕНИЯ
БИКМОП-МИКРОСХЕМ
КМОП-схемотехника наиболее удобна для создания современных цифровых
микросхем из-за небольшого уровня потребляемой мощности и высокой плотности
упаковки. Однако с ростом сложности цифровых микросхем возникает проблема
управления большими емкостями, образованными емкостями межсоединений
большой протяженности и емкостями управляемых нагрузок на кристалле. Поскольку,
какбыло показано в первой главе, максимальный выходной ток МОП-транзисторов
существенно ограничен геометрическими размерами компонентов W, L и
напряжением питания (/ссскорость перезаряда емкости нагрузки С; в КМОП-микросхемах,
а следовательно, быстродействие, ограничены выражением [1]:
dtf^/dC^l/C^JV, (6.1)
где С; — емкость нагрузки МОП-транзистора; W — ширина МОП-транзистора.
Из этой формулы также следует, что МОП-транзисторы при соответствующем
подборе ширины МОП-транзистора W в принципе способны коммутировать
большие токи. Однако при этом увеличивается входная емкость С, что опять же
ограничивает быстродействие МОП-транзисторов. Кроме того, МОП-транзисторы
вследствие невысокой кругизны коэффициента усиления и низкой выходной
проводимости малоэффективны при реализации ряда типовых блоков цифровых
микросхем, например, ЭС согласования КМОП-ЭСЛ и др. В противоположность этому
биполярные транзисторы вследствие экспоненциальной зависимости тока
коллектора от напряжения на входе и высоких коэффициентов усиления в принципе дают
возможность реализации более быстрых цифровых схем, чем МОП-транзисторы,
даже при наличии больших емкостных нагрузок:
<и"/^=ф1//к,
где (ру — температурный потенциал; /к — ток коллектора.
Из этой формул ы следует, что скоростью перезаряда емкости нагрузки С; можно
управлять изменением величины тока коллектора /к. При этом входная емкость С
биполярного транзистора зависит от его тока коллектора, в то время как у МОП-
транзистора она постоянная.
Широкое применение биполярныхтранзисторов в СБИС сдерживается большим
уровнем потребляемой мощности схем на их основе. Вследствие этого в цифровых
микросхемах сложилось направление элементной базы, в которой используются
достоинства как биполярных, так и комплементарных МОП-транзисторов (БиКМОП).
Глава 6. Схемотехнические решения БиКМОП-микросхем
6.1. Базовые логические элементы БиКМОП-
микросхемы
Так как при управлении любой нагрузкой выходные транзисторы ЛЭ должны
функционировать в противофазе, простейшим вариантом реализации БиКМОП
ЛЭ является КМОП ЛЭ с парафазными выходами, управляющими двухтактной
биполярной схемой. Схема ЭС такого типа показана на рис. 6.1а [2] и содержит
два инвертора (первый на транзисторах VT1, VT2, второй на транзисторах VT3,
VT4). Первый из них управляет понижающим уровень n-p-п-транзистором VT5,
второй — повышающим уровень п-р-п-транзистом VT6.
Однако данная схема не нашла широкого применения из-за наличия
статического тока потребления /СС1 в состоянии низкого уровня, протекающего через
открытый р- МОП-транзистор VT2 и переход база-эмиттер п-р-п-транзистора\П"5.
Схема БиКМОП ЛЭ, свободная от этого недостатка, показана на рис. 6.16) [3]
и построена по двухкаскадной структуре: первый каскад D1 образован КМОП
ЛЭ (транзисторы VT1, VT2), второй каскад D2 — биполярными р-п-р и п-р-п-
транзисторами VT3, VT4. Логические функции БиКМОП ЛЭ реализуются обычно
в КМОП-каскаде, а методы их схемотехнической реализации подробно описаны
в [1]. Поэтому ниже рассматриваются принципы построения БиКМОП ЛЭ на
примере инвертора.
' II
°-Н1
а)
b-OOV
Рис. 6.1. Схемы БиКМОП ЛЭ на основе КМОП-схемы с парафазными выходами на
основе биполярных транзисторов n-p-п (а) и p-n-р типа (б)
В этой схеме р-МОП-транзистор VT2 и p-n-p-транзистор VT4 обеспечивает
заряд емкости нагрузки, а n-МОП-транзистор VT1 и n-p-п-транзистор VT3 — разряд
емкости нагрузки. Однако такая схема также не нашла широкого применения из-за
большого различия в характеристиках (быстродействие, коэффициент усиления)
p-n-р и п-р-п-транзисторов и, вследствие этого, большого различия в задержках
включения / Н1 и выключения / 1Н БиКМОП ЛЭ. Кроме того, данная схема
является технологически сложной из-за наличия в схеме четырех типов транзисторов
и необходимости управления большим комплексом технологических параметров.
6.1. Базовые логические элементы Би К МОП-микросхемы 369)))
R+R
в) Г)
Рис. 6.2. Электрические схемы БиКМОП ЛЭ с использованием пары
п-р-п-транзисторов
Более эффективна и получила практическое использование схема,
использующая один тип n-p-п-транзисторов (рис. 6.2а). Первый п-р-п-транзистор VT4
предназначен для заряда емкости нагрузки и формирования выходного
напряжения высокого уровня U0H, второй п-р-п-транзистор VT3 предназначен для разряда
емкости нагрузки и формирования выходного напряжения низкого уровня Uor
Для разряда емкости базы С^3 n-p-п-транзистора VT3 при выключении ЛЭ
в схему введен элемент разряда Z1, для разряда ем кости базы С^3 п-р-п-транзистора
VT4 при включении в схему ЛЭ введен элемент разряда Z2. В качестве элементов
разряда Zl, Z2 могут использоваться резисторы R\, R2 [1] рис. 6.26 либо их
заменяющие постоянно включенные n-МОП или р-МОП-транзисторы. Структура
такой схемы получила обозначение R+R типа. В другом варианте, рис. 6.2в [4],
r качестве элементов разряда 7,1, 72 используются управляемые п-МОП-
транзисторы VT1, VT3. Структура такой схемы получила название схемы N+N
типа. Кроме того, возможен смешанный вариант использования элементов
разряда [4]: резистор R и п-МОП-транзистор VT1 (рис. 6.2г). Структура такой схемы
получила обозначение R+N типа. В микросхемах могут применяться упрощенные
E?°
Глава 6. Схемотехнические решения БиКМОП-микросхем
модернизации данной схемы БиКМОП ЛЭ, в зависимости от условий применения
и требований к длительностями фронтов сигналов.
В первой из таких схем на рис. 6.3а [1] используется один п-р-п-транзистор VT4,
ускоряющий заряд емкости и улучшающийдлительность фронта выключения Л1,,,.
Разряд емкости нагрузки обеспечивается при этом п-МОП-транзистором VT3
сохраняется аналогичным КМОП ЛЭ. Во второй схеме на рис. 6.36 [4] п-р-п-транзистор
VT3 использован для разряда емкости нагрузки С; и улучшает длительность
фронта включения Тш. Заряд емкости нагрузки при этом обеспечивается р-МОП-
транзистором VT3 и сохраняется аналогичным КМОП ЛЭ. Израссмотренныхтипов
схем в литературе наиболее подробно рассмотрена схема ЛЭ N+N типа (рис. 6.2в),
несмотря на то, что в микросхемах используются все три типа ЛЭ.
, о+и"
HI
о 4 |г*
VT2
VT4
VT1
. +ои"
*
-oU°
VT1
4VT2
1\—"°
VT31
|_ov
VT4
VT3
У ov
' * о
а)
б)
Рис. 6.3. Электрические схемы БиКМОП ЛЭ с одним повышающим (а) и
понижающим (б) п-р-п-транзистором
Разберем основные принципы функционирования схемы данного типа. При
низком уровне напряжения U < U7n на входе схемы п-МОП-транзисторы VT1,
VT4 закрыты, n-МОП-транзистор VT3 открыт и удерживает в закрытом
состоянии выходной п-р-п-транзистор VT5. При этом открытый р-МОП-транзистор
VT2 удерживает в открытом состоянии выходной п-р-п-транзистор VT6, который
формирует на выходе высокий уровень напряжения:
ион исс ивэ
(6.2)
Выходная характеристика ЛЭ в этом состоянии показана кривой 1 на рис. 6.4.
При высоком уровне напряжения на входе схемы: UIH « Ucc — U/ МОП-
транзисторы VT2, VT3 закрыты, вследствие чего выходной п-р-п-транзистор VT6
закрыт. Открытый п-МОП-транзистор VT1 удерживает в базе выходного п-р-п-
транзистора VT6 уровень, близкий к нулю, а открытый МОП-транзистор VT4
обеспечивает открытое состояние выходного п-р-п-транзистора VT5. При этом на
выходе ЛЭ установится низкий уровень напряжения:
U0L ~иБЭ •
(6.3)
6.1. Базовые логические элементы БиКМОП-микросхемы 3 7 I JJ
Рис. 6.4. Выходные характеристики БиКМОП ЛЭ N+N типа
Выходная характеристика ЛЭ в открытом состоянии показана кривой 2 на
рис. 6.4.
Сравнивая уровни выходных напряжений U0H, U0I КМОП и БиКМОП ЛЭ,
можно сделать вывод, что БиКМОП ЛЭ имеет худшие значения выходных
уровней, вследствие чего помехозащищенность At'/, AU7r такой схемы ниже. При этом
для исключения «сквозных» токов потребления Iе в БиКМОП ЛЭ и обеспечения
закрытого состояния МОП-транзисторов в цепи ЛЭ необходимо обеспечение
следующих требований:
U.
упутъ
>и.
VTS.
(6.4)
и72>и,
БЭ •
(6.5)
Времена задержек выключения БиКМОП ЛЭ / lfl, t Hl можно оценочно
определить по схеме на рис. 6.5. В схеме введены обозначения: Скн — емкость
перехода коллектор-база n-p-п-транзисторов; СБЭ — емкость перехода база-эммитер
n-p-n-транзисторов; СК|| — емкость изоляции (перехода коллектор-подложка)
n-p-п-транзисторов; Cw" — емкость исток-подложка п-МОП-транзистора; СС|"
емкость сток-подложка n-МОП-транзистора; CW]P — емкость сток-подложка
р-МОП-транзистора. Время задержки выключения:
.БиКМОП
1 pLH
— ^БЭ (^КБ + ^БЭ + ^СП J/ ' С +^0Н (^КБ + ^СП )+-'с +
+uw(cL+cTb+c'ca+Wa)l($-i>).
(6.6)
Первая составляющая времени задержки 11Н представляет собой время,
необходимое для возрастания потенциала в базе биполярного транзистора VT4 до
уровня (/БЭ. Вторая составляющая представляет собой время, в течение которого
потенциал в базе n-p-п-транзистора VT4 установится от уровня t/ до уровня
ЙГ 372 Глава 6. Схемотехнические решения Би К МОП-микросхем
£/БЭ + U Третья составляющая представляет собой время, в течение которого на
выходном выводе установится уровень U0H. Время задержки включения
,БиКМОП
'рт.
= "to (Скб + Сбэ + Qn)//с +ион (Об + Ссп) + 'с +
+ Vox (CL + Qb + Qn + p(CCT + Cc'n) )/7".
(6.7)
-O"
ov
Рис. 6.5. Упрощенная электрическая схема БиКМОП ЛЭ N+N типа для расчета
динамических характеристик
Первая составляющая / ш БиКМОП представляет собой время, необходимое
для установления потенциала в базе выходного n-p-п-транзистора VT3 на
уровне (/БЭ. Вторая составляющая представляет собой время включения выходного
п-р-п-транзистора\Л"3, третья составляющая представляет собой время, в течение
которого напряжение на выходе ЛЭ снизится до уровня Uor Суммируя времена
задержек t ш, 11Н для определения средней задержки / = 0,5(/ 1Н + / ш) получим
для КМОПЛЭ:
-дляКМОПЛЭ:
t кмоп _ ,кмоп
+ l-on^LIJC '
-для БиКМОП ЛЭ:
^БиКМОП _ f БиКМОП
'р ~'о +
UonCL/{^Ic(P)),
(6.8)
(6.9)
и представляя их в графической форме (рис. 6.6), можно сделать два основных
вывода:
1. Зависимость времени задержки / от емкости нагрузки для БиКМОП ЛЭ:
*?™*4dcL»u0Ulv«
(6.10)
6.1. Базовые логические элементы БиКМОП-микросхемы 373
и CL, пф
Рис. 6.6. Сравнительные зависимости быстродействия БиКМОП и КМОП ЛЭ от
емкости нагрузки
более пологая, чем для КМОП ЛЭ:
dt™™/dCL~UaJl™ (6.11)
вследствие чего при больших емкостях нагрузки С; БиКМОП ЛЭ обладает более
высоким быстродействием, чем КМОП.
2. При небольших емкостях нагрузки С; быстродействие КМОП ЛЭ более
высокое, чем БиКМОП ЛЭ.
Вследствие таких зависимостей для обеспечения максимального
быстродействия БиКМОП цифровых микросхем необходимо избирательное применение
внутренних ЛЭ. При небольшихемкостяхнафузки С; более эффективно использование
КМОП ЛЭ, при больших емкостях С; — БиКМОП ЛЭ, схема которого приведена
на рис. 6.2в, так же как и КМОП Л Э практически не потребляет ток в статическом
состоянии, что связано с противофазной работой транзисторов в ЛЭ.
Так, при низком уровне напряжения V' на входе МОП-транзисторы VTl, VT4
и n-p-п-транзистор VT5 закрыты, МОП-транзистор VT3 и n-p-п-транзистор VT6
открыты и цепь протекания тока между выводами +Ucc—0 V отсутствует.
Аналогично, при высоком уровне напряжения UIH на входе ЛЭ МОП-транзисторы VT2,
VT3, закрыты, VT1, VT4 открыты, n-p-n-транзистор VT5 открыт, VT6 закрыт и цепь
протекания тока между выводами +(/(Х—О V также отсутствует. В динамическом
режиме БиКМОП ЛЭ потребляет мощность:
Cccf'S-Cl-UJ-F, (6.12)
где S— скважность импульсов; F— частота переключения.
Поскольку в рассмотренной схеме ЛЭ напряжение низкого уровня U0I
повышено на значение U^3 в сравнении с КМОП ЛЭ, а значение напряжения
высокого уровня понижено на значение U^4, такая схема получила название «ЛЭ с офа-
ниченным перепадом напряжений». Для обеспечения надежного совместного
функционирования КМОП и БиКМОП такого типа возможно построение цепей
ЛЭ по схеме, приведенной на рис. 6.7 [1].
ЙГ 374 Глава 6. Схемотехнические решения Би К МОП-микросхем
Рис. 6.7. Схема питания КМОП ЛЭ и БиКМОП ЛЭ с ограниченным перепадом
выходных напряжений
f,-HC
500
400
300
200
100
-
КМОП /
• I
N+N типа
^S^ H+R типа
^ R+N типа
i i
Рсс> мВт
1,0
0,8
0,6
0,4
0,2
•**R+N
"
Г=14МГц
R+R типа
Л,*|«****^КМОП
типа ^^^^
N+N типа
0,5 1,0 1,5 2,0 CL, пф
а)
0,5 1,0 1,5 2,0 CL, пф
б)
Рис. 6.8. Сравнительные характеристики быстродействия (а) и динамической
мощности потребления (б) различных типов БиКМОП Л Э от емкости нагрузки
Так, БиКМОП ЛЭ подключаются непосредственно к выводам питания +UCC,
0 V, а КМОП ЛЭ — к промежуточным шинам +UCC, 0 V, подключенным к
выводам питания +UCC, 0 V через элементы смещения — транзисторы VT1-1—VTN-1,
VT1-2—VTN-2. В этом случае обеспечивается ограничение выходных перепадов
напряжений и порогов отпирания (запирания) КМОП ЛЭ и повышение надежности
функционирования цепи. Улучшить выходные уровни U0I, U0H позволяют схемы
ЛЭ с применением резисторов: R+Ятипа (рис. 6.26), R+N типа (рис. 6.2г). Схема
R+N типа позволяет снизить выходное напряжение низкого уровня до значения
U0I » 0 В, а схема R+R типа позволяет получить выходные уровни U0l и Ucc; U0I « 0.
Однако эти типы схем отличаются характеристиками быстродействия / (рис. 6.8а)
и мощностью потребления /^(рис. 6.86).
Возможно также улучшение выходных уровней БиКМОП ЛЭ путем
параллельного подключения к его выходу КМОП ЛЭ, функционирующего в одной фазе
с БиКМОП ЛЭ. Электрическая схема такого ЛЭ показана на рис. 6.9 [1] и отличается
6.1. Базовые логические элементы Би К МОП-микросхемы 375j)J
наличием р-МОП-транзистора VT6, повышающего выходное напряжение
высокого уровня до U0Hao +11^ и п-МОП-транзистора VT5, понижающего выходное
напряжение низкого уровня U0I до значения близкого к О V.
Схемотехнические методы повышения быстродействия БиКМОП в основном
направлены на ускорение заряда (разряда) емкостей компонентов ЛЭ и повышение
выходных токов ЛЭ. Одна из схем БиКМОП повышенного быстродействия
показана на рис. 6.10а [2] и отличается наличием дополнительного
п-МОП-транзистора VT3.
При низком уровне входного напряжения U„ на стоке п-МОП-транзистора VT1
появляется высокий уровень напряжения, который открывает дополнительный
транзистор VT3. Тем самым создается дополнительная низкоомная цепь разряда
входной емкости п-р-п-транзистора\Т5, что улучшает длительность его выключения.
VT3
Г-Ц
0V
Рис. 6.9. Схема БиКМОП ЛЭ с улучшенными выходными уровнями напряжений
h L™
u,o—HP-
bfc£
и, о i
4 О
VT3
5
VT5
0V
-o
a) 6)
Рис. 6.10. Схемы БиКМОП ЛЭ с улучшенным временем выключения
Глава 6. Схемотехнические решения БиКМОП-микросхем
При переходе входного напряжения в высокий уровень транзистор VT3
закрывается и на работу схемы не влияет. По аналогичной схеме может быть построена и
цепь ускорения разряда входной емкости повышающего n-p-n-транзистора VT6
(рис. 6.106).
Для ускорения заряда емкости понижающего уровень выходного п-р-п-
транзистора VT5 используют дополнительный источник тока, функцию
которого выполняет п-МОП-транзистор VT7, включенный по схеме, показанной
на рис. 6.1 \а [1]. Этот транзистор включается при подаче входного напряжения
высокого уровня UIH, формирует дополнительный ток 1а, ускоряет заряд входной
емкости n-p-n-транзистора VT5 и улучшает длительностьего включения. Однако во
включенном состоянии эта схема имеет большой статический ток потребления /сс,
протекающий через включенный п- МОП-транзистор VT7 и переход база-эмиттер
выходного транзистора VT5. Для устранения этого недостатка возможно другое
подключение n-МОП-транзисторадля ускорения включения п-р-п-транзистор\Т5.
Рис. 6.11. Схемы БиКМОП с улучшенным временем включения
6.1. Базовые логические элементы Би К МОП-микросхемы 3771))
В этой схеме рис. 6.11#п-МОП-транзистор\П"3, ускоряющий процесс включения
n-p-п-транзистора VT5, является частью входного КМОП-инвертора и формирует
дополнительный ток /с, заряда только при его включении. В статическом
включенном состоянии р-МОП-транзистор VT4 разрывает цепь протекания тока и ток
потребления /сс/ незначителен. В другом варианте, приведенном на рис. 6.1 \в [1],
дополнительный источник ускоряющего тока образован п-МОП-транзисторами
VT1, VT6 и функционирует при включении ЛЭ. При низком уровне входного
напряжения Un на выходе ЛЭ устанавливается высокий уровень напряжений,
открывающий транзистор VT6. Так как на входе ЛЭ низкий уровень напряжения, то
транзистор VT1 закрыт и дополнительный ток отсутствует. При подаче высокого
уровня напряжения на вход транзистор VT1 открываети при открытом транзисторе
\ПЧ> в базе выходного n-p-п-транзистора VT4 будет сформирован дополнительный
ток IG, ускоряющий его включение. При понижении выходного напряжения U0
n-МОП-транзистор VT6 закрывается, и при переходе ЛЭ в статическое состояние
ток /с снижается до незначительного уровня, не влияющего на работу ЛЭ.
Из схемотехнических методов улучшения времени включения выходного
повышающего n-p-п-транзистора VT8 (рис. 6.12) наиболее эффективным является
включение дополнительного п-р-п-транзистора VT9 по схеме Дарлингтона [1]. При
этом разряд входной емкости п-р-п-транзистора VT8 обеспечивается
дополнительным п-МОП-транзистором VT3, в повышение выходного напряжения высокого
уровня UOHao значения Ucc -U™ — дополнительным р-МОП-транзистором VT4,
управляемым со входа ЛЭ.
Н
£"П
VT4
1 О
+ип
VT9
T-J—Г™
Не- .—»——о"о
Рис. 6.12. Схема БиКМОП ЛЭ на основе схемы Дарлингтона
Эффективным методом повышения быстродействия и снижения
динамического тока потребления БиКМОП ЛЭ является применение обратных связей,
управляющих процессами перезаряда емкостей выходных п-р-п-транзисторов. Одна из
схем такого типа приведена на рис. 6.13а [1] и содержит цепь обратной связи на
ЛЭ Dl, D2 n-МОП-транзисторе VT3, которая управляет цепью базы выходного
Глава 6. Схемотехнические решения БиКМОП-микросхем
п-р-п-транзистора VT6. При высоком уровне входного напряжения UIH низкий
уровень выходного напряжения U0I черезЛЭ Dl, D2 выключает п-МОП-транзистор
VT3 и отключает цепь обратной связи. Поэтому при подаче низкого уровня
напряжения Un на входЛЭ п-МОП-транзистор VT2закрывается, на выходе ЛЭуста-
навливается высокий уровень напряжения U0H, который включает цепь обратной
связи. Так как включение п-МОП-транзистора VT3 произойдет с задержкой 2/"'
по отношению к выключению n-МОП-транзистора VT2, то цепь обратной связи
на процесс выключения практически не влияет.
4
VT4
jUr,
VT6
|VT3 D1 D2
VT2
Я2
VT1
Я1
и0
-О
VT5
а)
0V
-О
f„.nc
1,5
1,0
0,5
п
■i
кмоп
/
Is*
БиКМОП
^ R+R
^ОС
>
2
б)
С,,пф
Рис. 6.13. Схемы БиКМОП ЛЭ с обратными связями (а и в) и сравнительные
характеристики быстродействия БиКМОП ЛЭ (б)
При подаче низкого уровня напряжения Un на вход ЛЭ включается п-МОП-
транзистор VT2 и при включенном транзисторе VT3 образуется дополнительная
низкоомная цепь разряда входной емкости п-р-п-транзистора VT6. При
понижении выходного уровня ЛЭ Dl, D2 отключают п-МОП-транзистор VT3, вследствие
6.2. Элементы памяти БиКМОП-микросхемы 379j|
чего дополнительная цепь разряда отключается. Сравнительные зависимости
времени задержки tp от емкости нагрузки С, для КМОП ЛЭ, БиКМОП ЛЭ R+R
типа и БиКМОП ЛЭ с обратной связью (ОС) показаны на рис. 6. 135. Аналогичная
цепь обратной связи может быть сформирована и для понижающего выходного
n-p-п-транзистора VT5. Электрическая схема Би КМОП Л Этакого типа, описанная
в [1], приведена на рис. 6.13в.
Одним из направлений БиКМОП ЛЭ является применение схемотехнических
решений биполярной схемотехники, в которых недостатки биполярныхтранзисто-
ров устраняются заменой биполярных транзисторов на МОП-транзисторы. Одним
из типов таких схем является БиКМОП токовая ключевая логика, являющаяся
БиКМОП аналогом ЭСЛ ЛЭ [1]. Электрическая схема ЛЭ (рис. 6.14а) содержит
п- МОП-транзистор VT1, определяющий цепь, по которой протекает ток
генератора /с. Небольшие падения напряжения на резисторах R\, R2 позволяют подключать
выходы ЛЭ ко входам ЭСЛ ЛЭ. Вход ЛЭ управляется непосредственно перепадом
напряжений КМОП ЛЭ, а опорное напряжение UR выбирается таким образом, чтобы
напряжение питания распределялось поровну между транзисторами и источником
тока G. Передаточная характеристика ЛЭ показана на рис. 6.145.
Я1
И
.0V
-о"
и„
VT1
I «—I VT2
Ч^В
О
-0,1
-0,2
-0,3
Uovr
_у\^_
-1 0
Ц«.в
а)
б)
Рис. 6.14. Схема БиКМОП ЛЭ токовой логики (а) его передаточная характеристика (б)
6.2. Элементы памяти БиКМОП-микросхемы
В качестве элементов памяти в БиКМОП-микросхемах используют известные
конфигурации КМОП-триггеров, в которых сформированы выходы с применением
биполярных транзисторов. Наиболее употребительные из вариантов формирования
биполярного двухтактного выхода для бистабильной ячейки приведены на рис. 6.15а, б.
Из особенностей БиКМОП ЭП необходимо отметить введение биполярных
п-р-п-транзисторов в линии синхронизации и записи/чтения ЭП, что позволяет
повысить их быстродействие. В схеме на рис. 6.16 п-р-п транзисторы VT4, VT6
введены в цепь синхронизации ведомого R-S-триггера, что позволяет
сократить время перезаписи информации из ведущего R-S-триггера в ведомый [1].
((Г 380 Глава 6. Схемотехнические решения БиКМОП-микросхем
а)
Рис. 6.15. Схемы БиКМОП ЭП с биполярными выходами
б)
Рис. 6.16. БиКМОП ЭП с биполярными п-р-п-транзисторами в цепи синхронизации
6.3. Схемотехника входных элементов согласования Би К МОП-микросхемы 381 )))
60V
Рис. 6.17. Схема ЭП для блоков ОЗУ, регистров общего назначения
В варианте схемы ЭП для схем типа ОЗУ (рис. 6.17) биполярный транзистор VT6
введен в линии чтения ЭП, что позволяет ускорить заряд (разряд) линии чтения и
повысить быстродействие схемы.
6.3. Схемотехника входных элементов согласования
БиКМОП-микросхемы
Наличие биполярных активных компонентов в БиКМОП-микросхемах позволяет
существенно расширить возможности КМОП-схемотехники при создании входных
ЭСдля согласования с любым из известных типов микросхем. При этом на одном
кристалле БиКМОП-микросхемы можно совместить любые из известных входных
ЭС. Поэтому выделить в качестве типового для БиКМОП-микросхем какой-нибудь
один входной ЭС не представляется возможным, и основным для
БиКМОП-микросхем будет специализированный входной ЭС, введенный на кристалле в
зависимости от условий применения микросхем (с ТТЛ уровнями, КМОП либо ЭСЛ).
6.3.1. Входные ЭС БиКМОП-микросхемы с преобразованием уровней
сигналов
Входные ЭС с преобразованием КМОП-уровней сигналов
Поскольку входные пороги переключения UTH, UTI БиКМОП ЛЭблизки кпороговым
напряжениям UTH, UTI КМОП-микросхем (при одинаковом напряжении питания
+UCC), то специальных схем ЭС в БиКМОП-микросхемах не требуется. В качестве
такого ЭС, воспринимающего КМОП-уровни сигналов, можно использовать
простой КМОП-инвертор на транзисторах VT1, VT2 (рис. 6.18). Иногда на входе ЭС в
БиКМОП-микросхемах вводят дополнительный резистор R, подключенный либо
к линии питания £/сс,либо к общей линии О V, фиксирующий потенциал на вход ЭС.
((Г 382 Глава 6. Схемотехнические решения БиКМОП-микросхем
+ип
Я
I
Г|
i i
Вход
КМОП
rl
41
VT2
_q Выход
КМОП
U
VT1
0V
Рис. 6.18. Схема входного ЭС с КМОП-порогом переключения
4
VT4
-0+Ucc
VT6
■VT3 D1 D2
'^М^—°
VT1
VT5
0V
-О
а)
+и„
VT7
гЧ
D1
QVT5
-0- и.
•О
VT3
-[VT5
0V
-о
в;
f,-HC
1,5
1,0
0,5
П
КМОП
/
' L*
Jr
«г
• I
БиКМОП
^ R+R
^ОС
«
2
б;
3 С\, пф
Рис. 6.19. Схемы БиКМОП входных ЭС с ТТЛ порогом переключения (а и в) и
входная характеристика (б)
6.3. Схемотехника входных элементов согласования Би К МОП-микросхемы 383 )))
Входные ЭС с преобразованием ТТЛ уровней сигналов
Поскольку входные ЭС на биполярных транзисторах обладают высоким уровнем
статической мощности потребления, для БиКМОП-микросхем более эффективным
является применение ЭС-трансляторовТТЛ уровней на основе КМОП элементной
базы. Однако недостатком схем такого типа является асимметрия в задержках
переключения t Hl,t 1Н, которую можно устранить применением ЭС, рис. 6.19а [1]. Схема
отличается наличием n-p-п-транзистора VT4, включенного по схеме с «общим
эмиттером», который при включении ЭС увеличивает его выходной ток /0,
уменьшает длительность выключения х1Н и снижает асимметрию в задержке. Устранить
также асимметрию в задержках переключения t lfl, t ш позволяет электрическая
схема ЭС, приведенная на рис. 6.196 [3], где смещение порога переключения UT
БиКМОП-инверторадостигается введением элемента смещения (транзистора VT1).
Порог переключения схемы UT »С/*М0П -U™. Входная характеристика имеет
вид, показанный на рис. 6.19в, кривой 1 и отличается от типовой характеристики
ТТЛ ИС (кривая 2). Закрытое состояние р-МОП VT4 транзистора обеспечивается
резистором R\ (рис. 6.196).
Входные ЭС с преобразованием ЭСЛ'-уровней сигналов
Входные ЭС с преобразованием ЭСЛ-уровней отрицательной полярности в КМОП-
уровни положительной полярности. Пример простейшей схемы ЭС данного типа
показан на рис. 6.20а и содержит входной биполярный ключ, схему смещения
уровней (резистор) и выходной КМОП-инвертор на МОП-транзисторах.
Необходимый порог переключения ЭСЛ ключа задается эталонным уровнем — UR, а
выходные КМОП-уровни U0H, U0I формируются выходным инвертором. При высоком
уровне напряжения на входе Uw > \-1/л| n-p-n-транзистор VT2 закрыт, и на входе
выходного инвертора через резистор R устанавливается высокий уровень
напряжения — Ucc Па выходе ЭС установится выходное напряжение низкого уровня
£/^моп « О В. При низком уровне напряжения на входе ЭС UIH >\-UR\ n-p-п-
транзистор VT2 открывается, и через резистор R протекает ток генератора /с,
смещающий уровень напряжения на входе инвертора. При выполнении условия
Ucc ~-V^ < ^г™ выходной КМОП-инвертор перейдет в закрытое состояние, и на
выходе ЭС установится выходное напряжение высокого уровня Ug^on « +UCC.
Однако схемы подобного типа редко используются в цифровых микросхемах из-за
необходимости двух источников питания: положительного и отрицательного — i/
Схема на рис. 6.206[4] иллюстрирует ЭС такого типа, для которого необходим только один
источник питания: положительный +UCC. Схема содержит выходной КМОП-инвертор
на МОП-транзисторах VT6, VT7, схему сдвига уровней на транзисторах VT1—VT5 и
источник опорного напряжения UR « +0,4 В на резисторах /?3, /?5, /?6 и диоде VD.
При высоком уровне напряжения на входе ЭС UIH « —0,75 В напряжение
иъ ~2С!Ю -\UI/T\ + VR » 0,35 В. В базе n-p-п-транзистора VT1 удерживает его в
закрытом состоянии, вследствие чего на входе выходного инвертора
устанавливается высокий уровень напряжения U^4 и U^ - U£. На выходе ЭС будет сформирован
низкий уровень напряжения U™on и О В. При подаче низкого уровня напряжения
Un « — 1,5 В на вход ЭС транзистор VT1 откроется и через него будет протекать ток:
UK = 2(/БЭ + Ug-1 U, I /Л/« 0,4 В/Л1. (6.13)
((Г384 Глава 6. Схемотехнические решения Би К МОП-микросхем
Вход
ЭСЛ
+LL
л Выход R5
°КМОП bU VT3
0V
BxoflQi 1
ЭСЛ °^ '
Выход
КМОП
а)
б)
Выход
КМОП
Вход
ЭСЛ
В)
Рис. 6.20. Схемы БиКМОП входного ЭС воспринимающего ЭСЛ уровни
отрицательной полярности (а) и воспринимающих ЭСЛ уровни отрицательной
полярности и одним источником питания +11^(6, в)
Этот ток, создавая на транзисторе VT4 и резисторе /?4 падение напряжения,
сместит входное напряжение на КМОП-инверторе ниже уровня UT и на выходе
ЭС будет сформирован высокий уровень напряжения U™ou « +UCC.
Схема ЭС, приведенная на рис. 6.20в, представляет собой усовершенствованную
модификацию ЭС с одним напряжением питания +Vcr Принципы
функционирования данной схемы аналогичны схеме рис. 6.205.
6.3. Схемотехника входных элементов согласования Би К МОП-микросхемы 385 JJ
Общий недостаток ЭС данного типа — большое время преобразования уровней,
с вязанное со значительным перепадом напряжений и ихсдвигом из отрицательной
области напряжений в положительную.
Входные ЭС с преобразованием ЭСЛуровней одинаковой с КМОП-полярности. Для
данного типа ЭС входные (выходные) уровни находятся в одной области
полярности, в большинстве случаев — в ЭСЛ, отрицательной О V 1/ При этом основу
ЭС образует биполярный ЭСЛ ключ (рис. 6.21) на п-р-п-транзисторах VT1, VT2,
схема сдвига уровней (резистор R, n-p-п-транзистор VT3, диод VD2) и выходной
формирователь (МОП-транзисторы VT4, VT5, диод VD3).
Вход
ЭСЛ
VT1
G1<
QJ/G G2 0 ЧГ™
, Выход
кмоп
.VD3
-О ""а
Рис. 6.21. Схема БиКМОП входного ЭСтипа ЭСЛ-КМОП с входными (выходными)
уровнями одинаковой полярности
При низком уровне напряжения на входе UlL < —UR n-p-п-транзистор VT2
открыт, и ток генератора /с создает на резисторе падение напряжение, смещающее
напряжение на входе выходного формирователя. При уровне
^сс~^с^~^ъэ '
РТО
(6.14)
выходной формирователь закрыт и на выходе будет сформирован высокий уровень
напряжения £/™оп « 0.
При подаче высокого уровня напряжения i/ > | —UR\ п-р-п-транзистор VT2
перейдет в закрытое состояние и на входе выходного формирователя генератор G1
установит высокий уровень напряжения:
ui исс ^бэ ипр ^ит<
(6.15)
где (/гф — порог переключения выходного КМОП-формирователя.
При выполнении этого условия на выходе ЭС установится низкий уровень
напряжения 1/™оп. Недостатком схемы является повышенный уровень
выходного напряжения низкого уровня U0L ~U™. Необходимость введения диода VD3
связана с исключением режима насыщения биполярных транзисторов VT1, VT2
ЭСЛ ключа. Кроме того, из-за пониженного уровня напряжения на входе
выходного формирователя во включенном состоянии формирователь имеет повышенный
ток потребления. Эти недостатки устраняются в схеме ЭС, приведенной на рис.
6.22а [5], где схема сдвига уровней выполнена на МОП-транзисторах VT3—VT5.
йГ 386 Глава 6. Схемотехнические решения Би К МОП-микросхем
VT6
VT34rrHI*VT4
Вход
СХОД ь>>
ЭСЛ о-Г VT1
3JVD
а;
m I— —IVT5
G1
С)
VT7
p
w"? h°"
G2(
VT7
Oli
HE
ov
-o
Выход
>КМОП
VT8
* О
б)
VD3I
Вход
ЭСЛ
0V
ш^и
гг"
G
VT2
HP-VT7
ж Й
1
Выход
1 КМОП
ЧЕ~ \яб
в;
Рис. 6.22. Схемы входных ЭС, воспринимающих ЭСЛ уровни с одним источником
питания
Функцию нагрузки ЭСЛ ключа выполняет р-МОП-транзистор VT3, включенный
с транзистором сдвига VT4 по схеме «токовое зеркало». К стоку транзистора VT4
подключен источник тока на п-МОП-транзисторе VT5.
При высоком уровне напряжения на входе ЭС i/ > I—£/д1 транзистор VT2
закрыт и ток стока транзистора VT4 незначителен. Поэтому на входе выходного
КМОП-формирователя (МОП-транзисторы VT6, VT7) установится низкий уровень
напряжения {У*. При ilfL < U™ на выходе ЭС будет сформирован высокий уровень
напряжения.
При низком уровне напряжения U„ > \—UR\ транзистор VT2 открыт, в цепи
стока МОП-транзистора VT4 появится ток, который создает падение напряжения
на транзисторе VT5. При напряжении на транзисторе VT5, попадающем на вход
выходного формирователя (/* >^сс -^7^>навых°ДеЭС будет сформирован
низкий уровень напряжения II и 0.
Для повышения стабильности в условиях изменений напряжения питания i/
температуры VA возможно применение более сложных модификаций
рассмотренной схемы, например, схема на рис. 6.225. В схеме ЭС, приведенной на рис. 6.22в [ 1 ]
на входе используется дифференциальный усилитель на транзисторах VT5, VT6
6.3. Схемотехника входных элементов согласования Би К МОП-микросхемы 387 JJ
с нагрузкой, смещающей выходные уровни в цепи их эмиттеров. При низком
уровне напряжения на входе Un >\—UR\ транзистор VT5 закрыт и п-р-п-транзистор
VT6 устанавливает на входе выходного КМОП-формирователя (транзисторы VT7,
VT8) уровень?/,* « -UR - U^b. При условии, что это напряжение выше порога
переключения формирователя UTна выходе ЭС установится низкий уровень
напряжения U0I КМОП. Высокий уровень напряжения на входе ЭС U^ w-Ur открывает
n-p-п транзистор VT5, открывающий МОП-транзистор VT2. При этом напряжение
на входе выходного формирователя падает и при уровне ниже "т на выходе ЭС
будет сформирован высокий уровень напряжения U0H.
6.3.2. Входные ЭС БиКМОП-микросхемы с повышенной нагрузочной
способностью
Входной ЭС с повышенной нагрузочной способностью в БиКМОП-микросхемах
можно сформировать последовательным подключением к входному ЭС с
требуемым типом входных уровней выходного буферного каскада на основе биполярных
n-p-n-транзисторов. На рис. 6.23 приведена схема входного ЭС с повышенной
нагрузочной способностью и КМОП входными уровнями.
Входной , Буферный каскад
Рис. 6.23. Схема БиКМОП входного ЭС с повышенной нагрузочной способностью
6.3.3. Входные ЭС БиКМОП-микросхемы с парафазными выходами
В БиКМОП-микросхемах, так же как и в других типах, одним из способов
расширения функциональных возможностей является формирование парафазных
выходных сигналов. Схемотехнические приемы построения таких БиКМОП-
схем отличаются использованием в качестве выходных схем с биполярными
n-p-п-транзисторами. В качестве входных могут быть использованы любая из схем
с требуемыми входными уровнями (КМОП, ТТЛ, ЭСЛ). Примеры БиКМОП-схем
с парафазными выходами и КМОП входным порогом переключения показаны
на рис. 6.24а, б[\].
Глава 6. Схемотехнические решения БиКМОП-микросхем
о—*
Лт4
VT2
Ч
Г-
VT3
+LL
VT6
4-0U°
VT5
1
0V
б)
а)
Рис. 6.24. Схемы БиКМОП входных ЭС с парафазными выходами
6.3.3. Входные ЭС БиКМОП-микросхемы повышенной
помехозащищенности
Входные ЭС БиКМОП-микросхем повышенной помехозащищенности могут
быть построены как с применением схем биполярного типа, так и КМОП-типа.
Однако наиболее эффективным средством повышения помехозащищенности
БиКМОП-микросхем является использование триггеров Шмитта, обладающих
«гистерезисной» характеристикой, на основе КМОП-схемотехники. Для
повышения быстродействия на выходе триггера Шмитта может быть установлен выходной
каскад с биполярными n-p-п-транзисторами. Из других вариантов схем триггеров
Шмитта практически интересна электрическая схема, приведенная на рис. 6.25 [ 1 ].
Схема построена на КМОП ЛЭ D1 и содержит входной п-р-п-транзистор VT1
и р-МОП-транзистор обратной связи VT2. При низком уровне напряжения на
входе Un < U7P' ЛЭ D1 закрыт и на его выходе высокий уровень напряжения р- МОП-
транзистор VT2. Поэтому при повышении напряжения переключения ЭС
произойдет на уроинеUTH vJJT + иъэ .
После переключения ЛЭ D1 низкий уровень напряжения на его входе включит
р-МОП-транзистор VT2, который за счет падения напряжения на резисторе R
закроет входной п-р-п-транзистор VT1. Вследствие этого обратное переключение ЭС
произойдет при уровне напряжения Uri « UTD>.
6.3. Схемотехника входных элементов согласования Би К МОП-микросхемы 389)))
\
+иС1
■о
VT2
VT1
D1
&У—О
0V
Рис. 6.25. Схема БиКМОП триггера Шмитта
Ширина петли «гистерезиса»:
ШИ*&£
(6.16)
не зависит от напряжения питания ЭС.
6.3.4. Входные ЭС БиКМОП-микросхемы с памятью
Основным методом построения таких ЭС является последовательное каскадное
соединение простейших входных ЭС на основе БиКМОП, рассмотренных в
настоящей главе, с КМОП элементами памяти. При необходимости на выходе элементов
памяти могут быть сформированы выходы на основе биполярных транзисторов.
6.3.5. Схемотехника цепей защиты входных ЭС БиКМОП-микросхемы
Защита входных БиКМОП ЭС от статического электричества
БиКМОП-микросхемы отличаются многообразием входных ЭС, совмещаемых
на одном кристалле, как биполярных, так и КМОП. Как известно, биполярные
(в частности, ТТЛШ) входные ЭС имеют достаточно высокую устойчивость к
воздействию статэлектричества и для их защиты в БиКМОП-микросхемах можно
использовать простейшие средства защиты, типа «антизвонныхдиодов». Входные
ЭС КМОП типа в БиКМОП-микросхеме, вследствие их повышенной
чувствительности к статэлектричеству должны снабжаться схемами защиты. Однако наличие
биполярных компонентов в БиКМОП-микросхемах, вследствие их более высокого
быстродействия, небольших размеров и способностью надежно рассеивать большие
уровни мощности позволяет создавать более эффективные средства защиты от
статэлектричества. Схема на рис. 6.26а содержит два п-р-п-транзистора VT1, VT2
в запертом состоянии.
Транзистор VT1 обеспечивает защиту при разряде относительно вывода
питания +ЦХ, транзистор VT2 — относительно общего вывода О V. Для ограничения
разрядных токов в схему введены резисторы Л1, R2.
Схема, приведенная на рис. 6.265, построена по принципу тиристора и содержит
пару транзисторов VT1, VT2 p-n-р и п-p-n проводимости. Для ограничения токов
((Г 390 Глава 6. Схемотехнические решения БиКМОП-микросхем
разряда в схему введены резисторы R\— R4. При электростатическом разряде и
выходе n-p-n-транзистора в режим лавинного пробоя открываются р-п-р-транзистор
VT1 и п-р-п-транзистор VT1, через который электростатический разряд отводится
в общий вывод 0 V. Дополнительно в схему могут быть; введены другие компоненты
защиты, например п-МОП-транзистор VT3.
+UCC
I
™>1
кп
Я1
в:
Я2 Выход
0V
а) б)
Рис. 6.26. Схемы защиты БиКМОП входных ЭС от статэлектричества
Защита входных ЭС от воздействия отрицательных входных уровней
БиКМОП-микросхемы, так же как и биполярные, чувствительны к воздействию
отрицательных входных уровней, что может приводить к их отказам. Поэтому
в случае вероятности появления такой ситуации входные ЭС БиКМОП-микро-
схем должны снабжаться специальными средствами защиты. В случае БиКМОП
входных ЭС биполярного типа в качестве схемы защиты могут быть использованы
схемы защиты ТТЛШ микросхем.
6.4. Схемотехника выходных элементов согласования
БиКМОП-микросхемы
6.4.1. Выходные ЭС БиКМОП-микросхемы с формированием КМОП
выходных уровней
При необходимости формирования на выходах БиКМОП-микросхемы КМОП-
уровней сигналов в качестве выходного ЭС можно использовать схему
простейшего КМОП выходного ЭС. Однако при необходимости высокого быстродействия и
нагрузочной способности такая схема не обеспечивает хороших характеристик, и
требует применения на выходе биполярных транзисторов. Прямое использование
схемы БиКМОП ЛЭ в качестве выходного ЭС, например, неэффективно из-за
ухудшенных выходных уровней U^ « U^ + U^.
Поэтому схемы ЭС с выходом на n-p-n-транзисторах дополняют МОП-
компонентами, повышающими выходные уровни до значений уровней КМОП.
6.4. Схемотехника выходных элементов согласования Би К МОП-микросхемы 391 )))
г?
Вход о [
1КМОП Ьч
VT1
БиКМОП
VT2
НЁ-
-ои°
*
VT6
VT3
НЕ-
VT4
VreJ
It
J* I
я
£vT10
-О Выход
КМОП
VT9
VT7
i О
0V
Рис. 6.27. Схема БиКМОП выходного ЭС с КМОП выходными уровнями
Схема рис. 6.27 отличается двумя МОП-транзисторами: р-МОП-транзистора VT4
и п-МОП-транзистора\Т5, подключенными к выходу ЭС параллельно выходным
n-p-п-транзисторам VTIO, VT9. Компоненты VT1—VT3, VT6 обеспечивают
необходимые фазы включения (выключения) МОП-транзисторов VT4, VT5 одинаковые
с n-p-п-транзисторам VTIO, VT9 соответственно. Выходные уровни у такого ЭС
аналогичны КМОП ЭС: UfH « Ucv\ U^ « О V.
6.4.2. Выходные ЭСБиКМОП-микросхемы с формированием ТТЛ
выходных уровней
БиКМОП выходные ЭСс КМОП-уровнями допускают управление входами
микросхем, имеющими с ТТЛ пороги переключения. Однако в этом случае выходные
уровни Ом, U о^ асимметричны по отношению к порогу переключения?/™ =1,5 В
ТТЛ микросхем, что приводит к потере быстродействия ЭС. Простейшая схема
выходного ЭС с ТТЛ выходными уровнями показана на рис. 6.28 и содержит один
n-p-п-транзистор VT5. Выходные уровни такого ЭС:
^*"сг-£С*4,2В;СС*0.
(6.17)
В статических состояниях при емкостной нагрузке такая схема не потребляет
мощности Р с, однако ее недостатком является использование в качестве выходного
транзистора \Т6п-МОП-транзистора, что понижаетбыстродействие ЭС.
Использование в качестве выходного п-р-п-транзистора VT6 связано с двумя проблемами:
а) необходимость исключения насыщенного режима работы транзистора для
получения высокого быстродействия;
б) в статическом открытом состоянии из-за необходимости задания тока в базу
выходного транзистора такой ЭС будет потреблять ток, значение которого
должно быть минимизировано.
Первая проблема решается применением различного рода ограничивающих
компонентов и цепей. В схеме на рис. 6.29а ограничение насыщения выходного
((Г 392 Глава 6. Схемотехнические решения Би К МОП-микросхем
транзистора VT5 обеспечивается включенным параллельно его переходу коллектор-
база транзистором VT6. При включении n-p-n-транзистора VT5 падает и открывает
его. Вследствие этого напряжение на переходе коллектор-база п-р-п-транзистора
VT5 ограничивается на уровне U^UC «0,1 + 0,2 В, что устраняет прямое смещение
перехода.
VT1
Н
Вход .
КМОП
i
rt- rt"5
-0+Ucc
Ч
VT2\_
Н
_-. Выход
^КМОП
C"vt4 'hvre
,ov
Рис. 6.28. Схема БиКМОП выходного ЭС с ТТЛ уровнями и п-МОП-транзистором
на выходе
1—°+U„
Вход
КМОП
VT1
ЕС!
Я4
Входо-Н^НЙ
кмоп^ПСГ .,7;
Выход
ТТЛ
VD
_ Выход
"° ТИ
Ч_Л
,0 V
б)
Рис. 6.29. Схемы БиКМОП выходных ЭСсТТЛ уровнями
6.4. Схемотехника выходных элементов согласования Би К МОП-микросхемы 393 )))
В схеме на рис. Ь.29б [1] прямое смещение коллекторного перехода
выходного транзистора VT4 устраняется дополнительным элементом смещения на
транзисторе VT2, резисторах R2, R3, включенных между коллектором выходного
транзистора VT4 и базой входного транзистора VT1. При включении выходного
n-p-п-транзистора VT4 понижение напряжения на его коллекторе вызывает
перехват тока базы входного транзистора VT1 и тока базы выходного транзистора до
тех пор, пока не будет стабилизировано напряжение на коллекторе выходного
транзистора VT4 на уровне:
U™ » "бТ + С™ - Ucn « 0,3 + 0,4 В, (6.18)
где UCM — напряжение, падающее на элементе смещения.
11ри этом напряжение в переходе коллектор-база U^4 » 0,35 + 0,45 В, что устра-
няетего прямое смещение и насыщенный режим работы выходного п-р-п-транзис-
тора VT4. Номиналы резисторов R\, R2 можно рассчитать по формуле:
R2/R\*UcJUb3-\, (6.19)
где(/см«2(/БЭ-(/кэ«1,2В.
Схема на рис. 6.29в [1] представляет собой более сложную технологическую
модификацию ЭС БиКМОП-микросхем с использованием п-р-п-транзисторов
с диодами Шоттки, в которых режим насыщения устранен конструктивно
шунтированием переходов коллектор-база п-р-п-транзисторовдиодами Шоттки с прямым
напряжением (/^ «0,5-=-0,6 В.
Вторая проблема может быть решена путем формирования в ЭС обратных
связей, задающих ток потребления / ЭС во включенном состоянии в зависимости
оттока нагрузки /0/.
Пример схемы ЭС такого типа показан на рис. 6.30а и отличается п-р-п-тран-
зистором VT2, включенным по схеме с общим эмиттером. С выхода ЭС через
элементы смещения на n-p-n-транзисторе VT1, резисторах R\, R2 и диоде VD1 сформирована
цепь обратной связи в базу n-p-п-транзистора VT2, управляющая его током базы. Ток
потребления во включенном состоянии
1ссь=и72+1ос+Г2-Т7\ (6-20)
где /^ — ток, протекающий через цепь обратной связи и зависящий от тока на-
Фузки/Г=(/ос+^)/(Р'Т2-р'ТЗ).
Сумма токов 1^2 +/ос является постоянной величиной, зависящей от
параметров компонентов ЭС:
'Бт+/ос=М^с-С1-^-^7)/<Т1- (6.21)
где R^] — выходное сопротивление открытого транзистора VT1. Полагая /0/ = 0,
'cc/min * 'о (Рис- 6-306). получим:
'Г = ('. - С2 +'« W*2 ■ Щ - ('. +'«УртР™); (6.22)
((Г 394 Глава 6. Схемотехнические решения Би К МОП-микросхем
._'„
Вход
КМОП
а)
-IJP*.
б)
Рис. 6.30. Схема БиКМОП выходного ЭС с управлением током потребления 1СС (а)
и характеристика управления током /^ (б)
^ = '.+(/. + ^)/Pm«/,+WP'
(6.23)
При повышении выходного тока до максимального значения, при котором
ток обратной связи /ос =0, запишем /0/тах« /„• Р"2 • Рг/3. При превышении этого
тока выходной транзистор VT3 переходит в активный режим и напряжение на
его выходе повышается, что является нарушением работы ЭС, а ток
потребления ЭС не изменяется. Тогда максимальный ток потребления /0/тах » /„ • Р"2
(рис. 6.306).
Таким образом, в схеме ЭС осуществляется управление током потребления /сс/.
В БиКМОП-микросхемах находят применение все вышерассмотренные типы
выходов. Схема ЭС с выходом типа «три состояния» показана на рис. 6.31а ЭС
с выходом типа «открытый коллектор» — на рис. 6.30а.
и, о-
D1
^oJJ^-zQ
Рис. 6.31. Схема БиКМОП выходного ЭСтипа «три состояния»
6.4. Схемотехника выходных элементов согласования БиКМОП-микросхемы
зхо
6.4.3. Выходные ЭС БиКМОП-микросхемы с формированием ЭСЛ
выходных уровней
Наличие биполярных компонентов в БиКМОП-микросхемах позволяет
использовать преимущества КМОП (БиКМОП ЛЭ) при их совместном применении
с сверхбыстродействующими ЭСЛ микросхем. Это связано с тем, что биполярные
n-p-п-транзисторы вследствие их высоких коэффициентов усиления, выходной
проводимости и быстродействия позволяют сформировать на кристалле БиКМОП-
микросхемы быстродействующие, выходные ЭС — формирователи ЭСЛ-уровней
сигналов без существенной потери в быстродействии.
Выходные ЭС, преобразующие БиКМОП-уровни положительной
полярности в ЭСЛ уровни отрицательной полярности
Простейшая схема такого ЭС показана на рис. 6.32а [1] и содержит выходной ЭСЛ
ключ на n-p-п-транзисторах VT5—VT7 и схему сдвига уровня на КМОП-транзисторах
VT1—VT4. На один из входов схемы подано опорное напряжение UR » 2,5 В. При
низком уровне напряжения на входе ЭС БиКМОП (j^^Mon < 2,5 В МОП-транзистор
VT1 закрыт, МОП-транзистор VT2 — открыт. При этом схема источника тока на
транзисторах VT3, VT4 закрыта и ток генератора тока G, создавая падение
напряжения на выходном сопротивлении МОП-транзистора VT2, смещает базу
n-p-п-транзистора VT5 и открывает его. На выходе ЭС будет сформировано
выходное напряжение низкого уровня ЭСЛ U^ ~ -U^7 -J0R. При подаче входного
напряжения высокого уровня t/^икмоп <2$ В МОП-транзистор VT1 открывается и
включает источник тока на транзисторах VT3, VT4. МОП-транзистор VT4
перехватывает ток, создаваемый МОП-транзистором VT2, вследствие чего напряжение
на его стоке падает и п-р-п-транзистор VT5 токового ключа закрывается. На
выходе ЭС будет сформировано напряжение высокого уровня (/%[л " ~^V?-
Недостатком схемы данного типа является необходимость в двух источниках
питания +f/(X, —UEE и пониженное быстродействие, что связано с большим
перепадом напряжений в базах п-р-п-транзисторов. Поэтому в микросхем широко
применяют ЭС, имеющие одно напряжение питания +VCC Схема такого типа
показана на рис. 6.325. Смещение КМОП положительных уровней в отрицательную
область достигается схемой сдвига уровней на п-р-п-транзисторах VT1, VT2,
резисторах R\—Ri, а формирование ЭСЛ выходных уровней обеспечивает выходной
n-p-п-транзистор VT3.
Выходные ЭС, преобразующие БиКМОП-уровни сигналов в ЭСЛ-уровни
сигналов одинаковой полярности
Схемы ЭС данного типа являются более быстродействующими из-за снижения
перепада напряжений уровней при их преобразовании. Схема ЭС на рис. 6.32в
содержит выходной n-p-п-транзистор VT2, формирующий ЭСЛ-уровни и
управляющую схему на основе п-МОП-транзистора VT1. При низком уровне выходного
напряженияVa <U^[ МОП-транзисторVT1 закрыти выходной п-р-п-транзистор
VT2 сформирует на выходе высокий уровень напряжения U^1 » -U^2.
((Г 396 Глава 6. Схемотехнические решения БиКМОП-микросхем
Вход о—I
лк'МПП I
БиКМОП
Выход
ЭСЛ
Вход
КМОП
о—|Ь- 4-4 VT4
VT5|r6
vta еф|',
m
БиКМОП
-о
a)
ПЪ1 VD
ov
t о
C^
Вход о 1С.
лШПП N-i
VT2
Выход
ЭСЛ
VT1
В)
Вход _
БиКМОП
Выход
О ЭСЛ
Входо-
БиКМОП
Выход
ЭСЛ
Рис. 6.32. Схемы выходных ЭС с формированием ЭСЛ уровней
противоположной (а, б) и одинаковой (в, г, д) со входным уровнем полярности
При отпирании МОП-транзистора VT1 входным напряжениемUm >V^T1 через
резистор R\ начнет протекать ток, создающий на нем падение напряжения.
Максимальное значение этого напряжения офаничивается диодом VD, вследствие чего на
выходе будет сформирован низкий уровень напряжения U^11 « -U^7 -U^ = 1,5 В.
Для повышения стабильности выходных уровней и быстродействия при
изменениях напряжения питания — i/ и температуры используют более сложные
схемы на основе токового ключа (рис. 6.32г, д).
6.4.4. Выходные ЭС БиКМОП-микросхемы с памятью
Формирование ЭС такого типа осуществляется в основном подключением к
выходам ЭП типа КМОП выходных ЭС БиКМОП.
Дополнительная литература 397
6.4.5. Схемотехника цепей защиты выходных ЭС БиКМОП-микросхемы
Поскольку БиКМОП элементная база используется в основном в
сверхбыстродействующих микросхемах, то для них характерен повышенный уровень помех и
наличие паразитных эффектов как КМОП, так и биполярных микросхем, поэтому
для их устранения и ослабления целесообразно использовать методы и схемы,
рассмотренные для КМОП-микросхем.
Литература к главе 6
1. Белоус А.И., Емельянов В.А., Турцевич АС. Основы схемотехники
микроэлектронных устройств. — М.: Техносфера, 2012. — 472 с.
2. Алексеенко А.Г., Шагурин И.И. Микросхемотехника: учеб. пос. для вузов. 2-е изд.,
перераб. и доп. — М.: Радио и связь, 1990.
3. БелоусА.И., БлинковО.Е., Силин А.В. Биполярные микросхемы для интерфейсов
систем автоматического управления. —Л.: Машиностроение. Ленингр. отд., 1990.
4. Белоус А.И., Пономарь В.Н., Силин А.В. Схемотехника биполярных микросхем
для высокопроизводительных систем обработки информации. —Минск:
Полифакт, 1998. - 162 с.
5. Белоус А.И., Яржембицкий В.Б Схемотехника цифровых микросхем для систем
обработки и передачи информации. — Минск: УП Технопринт, 2001. — 116 с.
6. Белоус А И., Подрубный О. В., Журба В.М. Микропроцессорный комплект цифровой
обработки сигналов К1815: Справочник. — Минск, Ротопринт, БГПА, 1993. — 45 с.
Дополнительная литература
1. https://www.dissercat.com/content/skhemotekhnika-svch-sistem-na-kristalle-s-
ispolzovaniem-kremnievykh-geterostrukturnykh-bipol
2. http://windowedu.ru/resource/254/41254/files/%D0%BF%D0%BE%Dl%81%D0%B
E%D0%Bl%D0%B8%D0%B55_lMua.pdf
3. https://books.google.by/books?id=fdFmAAAAQBAJ&printsec=frontcover&dq=%DO%
Al %D0%A5% D0%95% D0%9C% D0%9E% D0%A2% D0%95% D0%A5%D0%9D%D0
%98%D0%A7%D0%95%D0%A1%D0%9A%D0%98%D0%95+%D0%A0%D0%95%D
0%A8%D0%95%D0%9D%D0%98%D0%AF+%D0%91%D0%B8%D0%9A%D0%9C
%D0%9E%D0%9F+%D0%9C%D0%98%D0%9A%D0%A0%D0%9E%D0%A1%D0%
A5%D0%95%D0%9C%09+%D0%BB%D0%B8%D1%82%D0%B5%D1%80%D0%B0
%D1%82%D1%83%D1%80%D0%B0+%D0%BD%D0%B0+%D1%8D%D1%82%D1
%83+%Dl%82%D0%B5%D0%BC%Dl%83&hl=ru&sa=X&ved=0ahUKEwj_ncah29
XoAhWwwcQ В HXXyDlkQ6AE 1 SjAE# v=onepage&q&f=false
4. https://books.google.by/books?id=mkDrNwAACAAJ&dq=%DO%Al %D0%A5%D0%9
5%D0%9C%D0%9E%D0%A2%D0%95%D0%A5%D0%9D%D0%98%D0%A7%D0%
95%D0%A1%D0%9A%D0%98%D0%95+%D0%A0%D0%95%D0%A8%D0%95%D0
%9D%D0%98%D0%AF+%D0%91%D0%B8%D0%9A%D0%9C%D0%9E%D0%9F+
% D0%9C% D0%98% D0%9A% D0%A0% D0%9E% D0%A1 % D0%A5% D0%95% D0%9
C%09+%D0%BB%D0%B8%D1%82%D0%B5%D1%80%D0%B0%D1%82%D1%83%
D1%80%D0%B0+%D0%BD%D0%B0+%D1%8D%D1%82%D1%83+%D1%82%D0
%B5%D0%BC%D1 %83&hl=ru&sa=X&ved=0ahU KEwj_ncah29XoAhWwwcQBHXXy
DlkQ6AEIUzAF
39В Глава 6. Схемотехнические решения БиКМОП-микросхем
5. https://books.google.by/books?id=LmwtRAAACAAJ&dq=%D0%A1 %D0%A5%D0%9
5%D0%9C%D0%9E%D0%A2%D0%95%D0%A5%D0%9D%D0%98%D0%A7%D0%
95%D0%A1%D0%9A%D0%98%D0%95+%D0%A0%D0%95%D0%A8%D0%95%D0
%9D%D0%98%D0%AF+%D0%91%D0%B8%D0%9A%D0%9C%D0%9E%D0%9F+
% D0%9C% D0%98% D0%9A% DO%AO% D0%9E% D0%A1 % D0%A5% D0%95% D0%9
C%09+%D0%BB%D0%B8%D1%82%D0%B5%D1%80%D0%B0%D1%82%D1%83%
D1%80%D0%B0+%D0%BD%D0%B0+%D1%8D%D1%82%D1%83+%D1%82%D0
% B5% D0% BC% D1 %83&hl=ru&sa=X&ved=OahU KEwjnoOG p29XoAhV02aYKHQS
3Alg4ChDoAQhiMAg
6. https://russianelectronics.ru/metody-zashhity-ot-effekta-millera-pri-
shemotehnicheskom-proektirovanii-bipolyarnyh-mikroshem/
ГЛАВА 7
ОСОБЕННОСТИ ПРОЕКТИРОВАНИЯ
РАДИАЦИОННОСТОЙКИХ МИКРОСХЕМ
НА ОСНОВЕ КНС И КНИ-СТРУКТУР
Восновуэтой главы положены материалы из книги AnatolyBelous, VitaliSaladukha,
Siarhei Shvedau Space Microelectronics Volume 2: Integrated Circuit Design for Space
Applications, London, Artech House, 2017, P. 720.
Современные технические требования, предъявляемые к аппаратуре
космической и военной техники, включают в себя и основные условия их эксплуатации
при радиационных воздействиях. Как известно, наиболее поражающее действие
на электронные приборы оказывает импульсное ионизирующее излучение (И ИИ),
причем одними из наиболее уязвимых к ИИИ элементов современных электронных
систем являются микросхемы запоминающих устройств.
Изучение эффектов функциональных сбоев в запоминающих устройствах при
воздействии импульсного ионизирующего излучения с предельными уровнями (до
10|3ед/с) имеет важное значение для создания новых и совершенствования
существующих радиационно-стойких элементов и устройств военного, космического
и другого специального назначения, повышения их функциональных и
эксплуатационных характеристик, а также эффективности их применения.
Разработка перспективных отечественных систем управления военной и
космической техники требует создания номенклатуры новых цифровых, цифроанало-
говых КМОП БИС, а также ряда БИС ЗУ с сочетанием высокой сбоеустойчивости
и информационной емкости. К сожалению, на момент написания этой книги
ни одна из ранее разработанных отечественных БИС ЗУ в полной мере данным
требованиям не удовлетворяет. Так, предъявляемые заказчиками требования по
«выживанию» БИС ЗУ в составе стратегических систем при предельных уровнях
ИИИ в диапазоне 1012—1013 ед/с и сбоеустойчивости не менее 10" ед/с, а в ряде
случаев и до (1—5)1012 ед/с, являются практически недостижимыми для БИС ЗУ
сформированных в объемных кремниевых и эпитаксиальных структурах.
Еще более 10 лет назад проведенное специалистами отечественной
специализированной компанией ЭН ПО «СПЭЛС» экспериментальное исследование СБИС
ОЗУ 1Мбит(НХ6228, выпускаемое фирмой Honeywell (США)) показало, что
отработанный оптимизированный технологический процесс с использованием структур
кремний-на-изоляторе (КНИ) и эффективные схемно-топологические решения
действительно способны обеспечить сочетание высокой информационной емкости
(1 Мбит) и радиационной стойкости (уровень катастрофических отказов 1012 ед/с,
уровень сбоеустойчивости 10" ед/с, уровень дозо вой стойкости — более 106ед). На
основе КНИ-структур фирма Honeywell в то время освоила производство первого
400
Глава 7. Особенности проектирования радиационностойких микросхем на основе КНС
и КНИ-структур
семейства радиационно-стойких КНИ КМОП БИС ЗУ. Этот факт указывает на
обоснованность разработок отечественных БИС ЗУ на КНИ-структурах, которые
обеспечивают существенное снижение ионизационныхтоков и подавление
паразитных связей между элементами БИС при импульсном ионизирующем облучении. До
настоящего времени практически единственной промышленно освоенной в России
КНИ-технологией для КМОП ЗУ является кремний-на-сапфире (КНС). За
последние 10 лет созданы КМОП КНС БИС ЗУ (серия 1620), обеспечивающие уровни
сбоеустойчивости ОЗУ (1—5)10'°ед/сдля информационной емкости (4—8) Кбит и
1012 ед/с для информационной емкости (2—4) Кбит. Достигнутый уровень КНС ЗУ
по соотношению «информационная емкость — сбоеустойчивость» обеспечивает
потребности ранее разработанных бортовых систем управления сегодняшнего дня, но
совершенно не достаточен для интеллектуал ьныхсложнофункциональных систем
нового поколения, находящихся в разработке.
Целью настоящей главы является представление читателю в сжатом виде
результатов анализа открытой научно-технической информации и разработка на ее основе
рекомендаций по повышению устойчивости проектируемых цифровых микросхем
и схем памяти на КНИ-подложках к воздействию ионизирующего излучения.
Для достижения этой цели материал главы содержит следующие разделы.
В первом разделе показана актуальность использования КНИ-структур для
разработки и производства отечественных радиационно-стойких КМОП БИС ЗУ.
Второй раздел посвящен анализу радиационно-стойких МОП БИС,
производимых в США на основе КНИ-структур.
Третий раздел посвящен рассмотрению вопросов воздействия ионизирующего
облучения на кремний и двуокись кремния.
В четвертом разделе рассмотрены основные физические явления в МОП КН И-
транзисторах в условиях воздействия ионизирующей радиации.
В пятом разделе приведены результаты экспериментальных исследований
влияния облучения гамма-квантами с полной дозой до 106 Рад на параметры МОП-
транзисторов, поликремниевых резисторов и пленочных конденсаторов.
Шестой раздел посвящен конструктивно-технологическим методам повышения
стойкости КНИ МОП-транзисторов к воздействию ионизирующего излучения.
В седьмом разделе рассмотрены вопросы радиационной стойкости КНС и КНИ
КМОП БИС ОЗУ к воздействию импульсного ионизирующего излучения.
В разделе 8 представлены рекомендации по выбору оптимального конструк-
торско-технологического решения формирования ячейки ОЗУ в КНИ-структурах,
устойчивой к импульсам ионизирующего излучения большой мощности.
7.1. Радиационно-стойкие КМОП БИС на основе
КНИ-структур
Технология КИИ стала привлекать к себе большое внимание с момента сообщения
фирмой IBM в 1998 году об успешном освоении производства семейства
микропроцессорных БИС с использованием КНИ-структур. Некоторые производители
полупроводниковых схем, такие как Motorola, последовали примеру IBM и также
7. /. Радиационно-стойкие КМОП БИС на основе КНИ-структур 401
начали осваивать производство некоторых изделий на основе КН И-структур. В то же
время другие главные производители электронной техники из США, такие как Intel и
AMD, попробовали использовать КН И-структуры вместо пластин объемного кремния
в производстве микропроцессорных БИС, но в настоящее время приостановили эти
работы. Большинство компаний разрабатывают КНИ-продукты для маломощных
и низковольтных применений, однако наибольшие преимущества достигаются при
использовании КНИ-технологии для производства изделий специального назначения
для работы в условиях воздействия ионизирующего облучения и высокой температуры.
Радиационно-стойкие КНИ-схемы изготавливаются, как правило, с
использованием частично обедненных МОП-транзисторов. Причиной этого является тот факт,
что при воздействии ионизирующего облучения происходит образование зарядов
в толстом слое изолирующего захороненного окисла (Buried Oxide — BOX). Это влияет
на пороговое напряжение в полностью обедненных приборах, чтоочепьпежелатель
но для радиационно-стойких применений. Благодаря последним разработкам стало
возможным изготавливать радиационно-стойкие полностью обедненные приборы.
Список компаний США, производящих радиационно-стойкие КНИ-схемы,
приведен в табл. 7.1. Лидирующие позиции занимает в этой сфере компания Honeywell.
Таблица 7.1. Радиационно-стойкие и высокотемпературные схемы, производимые в США на основе КНИ-
структур
Компания
Synova
Honeywell
Peregrine
Lincoln Lab
Частично/полностью обедненные
МОП-транзисторы
Частично обедненные
Частично обедненные
Полностью обедненные
Полностью обедненные
Основное применение
Радиационно-стойкие БИС
Высокотемпературные, радиационно-
стойкие БИС
Радиационно-стойкие БИС
Маломощные радиационно-стойкие
БИС
Американское космическое агентство NASA поддерживает исследования в
области технологии КНИ за способность КНИ БИС выдерживать радиацию, а также
низкие и высокие температуры в космическом пространстве. Технология КНИ
является главным кандидатом для применения вцифровыхи смешанных сигнальных
устройствах и схемах. Она включает малые размеры устройств (0,18—0,25 мкм) и
малое рассеивание энергии, а потенциал для устойчивости к радиации
представляет большой интерес для разработчиков систем специального назначения для
космического применения. Отдельный интерес представляет возможность работы
этих устройств при низких тем пературах(—100 °С) для применения на марсианской
поверхности и при криогенных температурах для применения в инструментах и
сенсорах. Полет к Меркурию потребует высокотемпературную электронику, а полет
к одной из лун Юпитера Европе потребует от космического корабля возможность
выдержать полную дозу в 100 МРад. Целью разработоктехнологий КН И для
космических применений является полное технологическое моделирование и описание
КНИ-процесса в прямом сотрудничестве с MIT/Lincoln Labs, Honeywell, Allied
Signal, и National Security Agency (NSA). Описание будет использовать упрощенный
процесс, структуры для теста на надежность и существующие схемы с дизайном, под-
402
Глава 7. Особенности проектирования радиационностойких микросхем на основе КНС
и КНИ-структур
ходящим для процесса изготовления и оценки надежности. Результат этих оценок
предоставит необходимую информацию для инженеров-разработчиков и
разработчиков схем, относящуюся к характеристикам и ограничениям этой технологии для
радиационно-стойких применений. Дополнительная выгода также будет получена
при создании технологического процесса изготовления БИС в КНИ-структурах и
получения информации по характеристикам надежности, желаемой
промышленными партнерами, и это также чрезвычайно выгодно для будущих применений в NASA.
Фирма Synova разработала радиационно-стойкий (1 МРад) 32-битный
процессор, названный Mongoose-V. Mongoose-V является радиационно усиленным
MIPS R3000 32-битным микропроцессором, который изготовлен по КМОП КНИ-
технологии. Отдельный чип представляет собой высокоинтегрированное устройство
для многих процессорных применений в космическом корабле, таких как
интегрированные в инструменты контроллеры. Mongoose V включает в себя кэш памятьпа
кристалле, периферийные функции на кристалле и полную аппаратную поддержку
IEEE-754 плавающей запятой. Разработка Могщоозе-Успонсировалась NASA God-
dard Space Flight Center. Mongoose-V имеет устойчивость к полной поглощенной дозе
в 1 МРад и линейную передачу энергии (LET) больше 80 МэВсм2мг_|, что делает
его виртуально свободным от эффектов единичных сбоев (SEU), что представляет
особый интерес для космических применений.
В настоящее время Lincoln Laboratory завершила работы над полностью
обедненным КНИ-процессом для маломощных применений, где получены
пороговые напряжения в 400 мВ и напряжения питания в 900 мВ. Минимальная длина
затвора — 0,18 мкм и толщина кремниевой пленки — 50 нм. Исток и сток покрыты
силицидом и используется 3 слоя металла. Процесс характеризуется
диэлектрической меза-изоляцией. Боковые стенки островков кремния окислены, и
используется имплантация ионов бора для борьбы с боковыми утечками после роста окисла
(n-типадля р-канальных приборов и р-типа для n-канальных транзисторов). Эта
имплантация требует двух масок. Ключевым параметром для улучшения
радиационной стойкости было уменьшение толщины окисла на боковых стенках с 25 до 8 нм.
На рис. 7.1 представлены допороговые характеристики КНИ МОП-транзисторов,
изготовленных Lincoln Laboratory с различной толщиной окисла на боковых стенках
кремниевых островков.
Хорошо видно, как уменьшение толщины окисла на боковых стенках с 25 до 8 нм
привело к серьезному увеличению стойкости допороговой характеристики к
воздействию облучения. Дальнейшие улучшения в процессе сделали возможным уменьшить
пороговое напряжение для дозы в 1 М Рад (Si) до менее чем 140 мВ. Полностью
обедненный КНИ КМОП-процесс Lincoln Laboratory разработан в сотрудничестве с
организациями, занимающимися радиационной стойкостью, такими как NASA Jet
Propulsion Lab, Honeywell и Rockwell, а также компаниями, занимающимися маломощными
высокоскоростными схемами, такими как Lucent, Boeing и DEC. Низкая мощность
и высокоскоростные характеристики КНИ КМОП-процесса были
продемонстрированы при помощи схемы тестового компрессионного приемника, изображенного
на рис. 7.2, где рабочие частоты в 0,55 и 1 ГГц были достигнуты при напряжениях
питания 1,1 и 2 В соответственно. Совсем недавно Lincoln Laboratory сообщила об
изготовлении суб-100 нм полностью обедненных МОП КНИ-транзисторов.
7. /. Радиационно-стойкие КМОП БИС на основе КНИ-структур 403 Jn
Пристеночный окисел толщиной 25 нм
-0,5 0 0,5 1,0 1,5 2,0
Напряжение на затворе (V )
Пристеночный окисел толщиной 0 нм
Ю-5 г
л
О
- 80 Kpsui(Si)
■ 50 Kpsui(Si)
■ 40Kp£ui(Si)
• 30крад(51)
.20крад(51)
-10Kp£ui(Si)
■ Initial
10-'5 "-1
■ i i i i
-0,5 0 0,5 1,0 1,5
Напряжение на затворе (V )
2,0
Рис. 7.1. Улучшение стойкости к дозе, вызванное уменьшением толщины окисла на
боковых стенках
1,4
Цель разработки
(>800МГц, 2 В)
-■-■-10
200
150
со
5
5
ш
юо 3
О
50
I
1,5 2,0 2,5 3,0
Напряжение питания, В
Рис. 7.2. Быстродействие и мощность схемы компрессионного приемника,
изготовленного по технологии 0,25 мкм КНИ КМОП
((( 404 Глава 7. Особенности проектирования радиационностоиких микросхем на основе К НС
JgP u КНИ-структур
Фирма Peregrine Semiconductor разработала и выпустила
высокопроизводительную интефальную схему на базе запатентованного коммерческого Ultra Thin
Silicon (UTSi®) КМОП/KHC техпроцесса. Предлагая отличные преимущества
в интеграции, скорости, энергопотреблении, линейности и стоимости, UTSi®
процесс на основе КНС (кремний-на-сапфире) материала — очень перспективный
техпроцесс для изделий беспроводных и спутниковых коммуникаций. Процесс
UTSi® использует LOCOS изоляцию между приборами и последующую
имплантацию бора в стенки п-МОП-приборов
Малое время жизни неосновных носителей заряда в КНС обеспечивает
отличную устойчивость к SEU, а использование сапфирового материала под активным
слоем кремния в комбинации с р+-легированными боковыми стенками п-канальных
приборов обеспечивают хорошую устойчивость к полной дозе Конструкция ради-
ациоипо стойкого МОП транзистора, разработанного фирмой Peregrine Semicon
ductor, представлена на рис. 7.3.
Горячий
(100%
покрытие)
Ультратонкий
слой идеален
для SEE SEU
Тонкий эпитаксиальный слой
и GOX дают 300 крад TID
(общей дозы облучения) Нет инверсии
поля
и эффекта
«защелки»
11ет обратного смещения
и термических эффектов
Короткое Полностью обедненный
времи жизни (нет обратного канала)
улучшает
SEE/SEU
Рис. 7.3. Профиль UTSi® структуры с обозначением некоторых радиационных
особенностей
UTSi® процесс был изначально разработан для производства радиочастотных
схем мобильных и спутниковых коммуникаций Интефальные схемы производства
Peregrine в настоящий момент используются в мобильных продуктах Qimlcomm,
Samsung, Alcatel, NEC, Sony и тд. В 1999 году Peregrine Semiconductor заявила на
конференции Nuclear Space and Radiation Effects Conference (NSREC), что они
начинают разработку и производство радиационно-стойких схем, включая FPGA,
SRAM, EEPROM, DSP и АЦП На рис. 7.4 и 7 5 приведены зависимости тока стока
от напряжения на затворе п- и р-канальных0.5 мкм UTSi® приборов. Сдвиг порога
после облучения дозой в 100 KPafl(Si) составляет менее 50 мВ и увеличение тока
утечки (ч 100 пА/мкм) после облучения почти незаметны
Наиболее значимые результаты в разработке и производстве радиационно-стойких
БИС ОЗУ на основе КНИ-структур получены фирмой Honeywell, которая
разработала семейство КНИ БИС, включающих 256k ROM, 4 М SRAM и 16 М SRAM БИС
7. /. Радиационно-стоикие КМОП БИС на основе КН И-структур 405 )J
ю
я
я
5
5
5
5
■е-
О.
Л
|_
О
<
О
О
О
Рис.
-4 Г=
-10
-11
'-т
"^
V
Л.
га
8
0Г
О До )блученкя
D Пос ле облуч зния
'
■
*JHJAfi.'Bt»frii
Cl
-1,5
-0,5 0 0,5
У затвор-исток, В
1,5
7.4. Зависимость Log(/0(k'c)) UTSi n-канального транзистора с W/L = 3 мкм /
0,5 мкм до и после облучением в lOOKPaa(Si). KJM = 3 В в процессе облучения
ю
л
3
о
л
5
Ш
т
5
О.
Л
|_
О
с;
-5 -8
о
5
Рис.
-10
-11
I
I
1
?Bfrl
<
St*?
J^ff
'ffan
P
pctf<S
t
1
и
D
or
r?
no
К?
J—
^
Г
О д
Q n
^
)облуче
юле обл
—
1ИЯ
учения
-1,5
1
1,5
-1 -0,5 0 0,5
V затвор-исток, В
7.5. Зависимость Log(/0(k'f;)) UTSi р-канального транзистора с W/L = 3 мкм /
0,5 мкм до и после облучением в 100 KPaa(Si). УЗИ = — 3 В в процессе
облучения
Основные характеристики некоторых КНИ БИС приведены в приложении А.
Процесс производства КМОП КНИ БИС достаточно традиционен и использует
частично обедненные КНИ полевые МОП-транзисторы. Техпроцесс фирмы Honeywell для
производства КМОП БИС 1М SRAM разработан специалистами центра Honeywell
406 Глава 7. Особенности проектирования радиационностоиких микросхем на основе КНС
jg(/ и КНИ-структур
Solid State Electronics Center (Plymouth, MIS 55441, США) и его некоторые
особенности состоят в следующем Исходными подложками являются КНИ-структуры,
полученные по технологии SI МОХ с имплантацией кислорода на энергии 1% кэВ
КН И-структуры были подвергнуты отжигу при температуре 1325 "С, что обеспечило
получение захороненного окисла толщиной 370 нм и пленки кремния толщиной
190 нм Для проведения по технологическому процессу отбираются КН И-пластины
с плотностью поверхностных дефектов менее 0,2 см-2, плотностью HF дефектов
менее 1 см-2 и уровнем легирования пленки менее 21016 см-3 На рис. 7.6
представлено сечение структуры КМОП-вентиля сформированного в КНИ-структуре
с использованием КМОП-технологи и с нормами проектирования 0,7 мкм Этот
процесс называется на фирме Honeywell SOI RICMOS-IVTCMOS процесс
Кремниевая подложка Отсеченный кремний
NMOS PMOS
Рис. 7.6. Конструкция КНИ КМОП-вентиля, изготавливаемого по технологии SOI
RICMOS-IVTM CMOS
В процессе SOI RICMOS-IVTCMOS фирмы Honeywell карманы n-типа и р-типа
проводимости создаются методом имплантации для получения частично обедненных
областей под п+-типа поликремниевыми затворами п-канальных МОП-транзисторов
и встроенных каналов р-канальных МОП-транзисторов Внутри карманов для
изоляции используются как окисел, так и р-n переходы Между карманами используется
окисная изоляция. В работах, опубликованных в открытой печати, сообщается, что
для предотвращения токов утечки в паразитных элементах была разработана
специальная конструкция ячейки памяти, которая обеспечивает стойкость до 2 МРад по
полной дозе в температурном диапазоне от —55 до 125 °С и устойчивость к
импульсному излучению не менее 1012 Рад/с Эффективная длина каналов МОП-транзисторов
составляла 0,55 мкм Используется щелевая окисная изоляция и три уровня
металлизации Ячейка памяти имеет площадь 10,2x8,4 мкм2 при использовании шага
2 мкм и размеров контактов 1 мкм Области поликремния и контактов исток и сток
покрыты силицидом титана Размер кристалла SRAM 1М составляет 4,44x4,47 мм2.
7. /. Радиационно-стойкие КМОП БИС на основе КН И-структур 407 )J
1,2,
1,0.
ш
I
Ш
*
ГС
О.
С
Я
I
ш
о
I
0,8-
0,6.
0,4-
0,2.
0,0 ■
Ворхний затвор (10/0.7) п-канального МОП-транзистора
Облучонио в активном рожимо:
10"
1 I |||||| I III llll| I I I ■ I III
105 106 107
Полная доза, pafl(Si02)
Рис. 7.7. Пороговое напряжение верхнего затвора n-канального МОП КНИ-тран-
зистора в зависимости от дозы облучения
40.
л
л
I
л
10/0.7 п-канальный МОП-транзистор
Облученио в пассивном рожимо:
= V_
= V_
нашего какапа
= ов
Полная доза, pafl(Si02)
Рис. 7.8. Пороговое напряжение нижнего затвора n-канального МОП КНИ-тран-
зистора в зависимости от дозы облучения
Образцы п-канальных МОП-транзисторов с шириной канала 10 мкм и длиной
канала 0,7 мкм были подвергнуты облучению гамма-квантами. На рис. 7.7
представлены зависимости порогового напряжения верхнего затвора от полной дозы.
Сдвиг порогового напряжения не превышает 100 мВ при дозе 1 МРад.
На рис. 7.8 представлены зависимости порогового напряжения нижнего затвора
от дозы облучения. Сдвиг порогового напряжения нижнего затвора не превышает
20 В при дозе 1 МРад. После облучения до дозы 1 МРад пороговое напряжения
408 Глава 7. Особенности проектирования радиационностойких микросхем на основе КНС
gg^ и КНИ-структур
нижнего затвора более 10 В, что вполне достаточно дл устойчивой работы МОП-
п-канальных транзисторов при напряжении питания 5 В. При исследованных
п-канальных МОП-транзисторах не установлено увеличения токов утечки после
облучения с дозой 1 МРад.
Исследования кольцевых генераторов показали, что время задержки
переключения КМОП-вентилей, состоящих из МОП-транзисторовсдлиной канала0,7 мкм
и шириной канала 3 мкм составляло 120 пс. В температурном диапазоне от — 55
до 125 °С время переключения БИС 1М СОЗУ было от 17 не до 25 не. Данные по
токам потребления в состоянии покоя БИС 1М СОЗУ представлены на рис. 7.9.
ю-2
ю-3
<
of
о
о 10-4
с
ю-5
ю-6
104 105 106 107
Полная доза, pafl(Si02)
Рис. 7.9. Токи потребления в состоянии покоя КНИ БИС 1 М СОЗУ фирмы Honeywell
Honeywell и Motorola объявили о совместной разработке радиационно-стойкого
Power PC микропроцессора для аэрокосмических применений.
В последние двадцать лет лидирующие позиции по производству радиацион-
но-стойких БИС для военных и космических применений в США занимает фирма
Honeywell. Семейство радиационно-стойких изделий этой фирмы в настоящее
время включает КМОП БИС ЗУ, БИС ЗУ с магнитными ячейками памяти, а также
заказные БИС (ASIC). Для изготовления радиационно-стойких БИС фирма
Honeywell использует в настоящее время три базовых технологии с проектными нормами
0,7 мкм. 0,35 мкм и 0,15 мкм. Вместо объемных пластин кремния используются
КНИ-структуры, что обеспечивает устойчивость к полной дозе не менее 1 MPaa(Si),
стойкость к импульсному излучению с мощностью дозы не менее 1012 Рад(8Ю2)/с и
устойчивость к единичным сбоям (SEU) не хуже 10"" ошибок/бит/день. По
сравнению с объемными пластинами кремния, КНИ-структуры имеют примерно в 10 раз
меньший объем активных областей кремния, в котором происходит накопление
радиационных дефектов, и поэтому КНИ КМОП БИС в меньшей степени требуют
использования специальных схемотехнических решений для удержания логического
состояния ячейки памяти неизменным при облучении. Эта конструктивная
особенность МОП-транзисторов в КНИ-структурах дополняется соединением кармана
ARACOR, рентген 10 кэВ,
скорость набора дозы 105 рад/мин.
Прерывистая линия: шахматный шаблон
(или образец)
Сплошная линия: комплиментарный
шахматный шаблон
7. /. Радиационно-стоикие КМОП БИС на основе КН И-структур 409
транзисторов с подложкой КН И-структур, что обеспечиваетеще большую стойкость
к воздействию ионизирующего излучения. Для достижения повышенной стойкости
КМОП БИС в распоряжении проектировщика в библиотеке проектирования
имеются специальные структурные блоки, которые обеспечивают задержку переключения
ячеек памяти до полной рекомбинации зарядов, образовавшихся при облучении.
Три года назад фирма Honeywell усовершенствовала радиационно-стойкий
технологический процесс производства БИС с нормами проектирования 150 нм
на базе КН И-структур. Эта технология разработана в результате совместного
проекта центра Honeywell Solid State Electronics Center (SSEC) и фирмы Synopsys.
Финансирование проекта осуществлялось Министерством Обороны США (U.S.
Department of Defense) в рамках программы «Radiation Hardened Microelectronics
Accelerated Technology Development» по контрактам «DTRA01-03-D-0018-0001»
и «AFRL Agreement F33615-02-9-5325», направленным на разработку и
производство радиационно-стойких субмикронных БИС, в частности заказных БИС
(ASIC). В результате выполнения этого совместного проекта удалось разработать
технологию производства заказных радиационно-стойких БИС, содержащих более
15 миллионов вентилей на кристалл и имеющих рабочую частоту 500 МГц. Такие
параметры ранее достигались только в гражданских БИС. Успех в получении этих
результатов оказался возможным благодаря использованию улучшенных методов
проектирования, основанных на использовании таких платформ проектирования
компании Synopsys', как «Galaxy™ Design» и «Discovery™ Verification», которые были
применены для субмикронного 150 нм процесса фирмы Honeywell. По сравнению
с технологией на объемном кремнии разработанный технологический процесс
с нормами проектирования 150 нм и с использованием КН И-структур обеспечивает,
кроме высокой радиационной стойкости, также и такие серьезные технические и
экономические преимущества, как уменьшение на 30% потребляемой мощности,
увеличение на 20% рабочей частоты, увеличение на 15% плотности упаковки
элементов и уменьшение на 4—6 дБ перекрестных помех.
Характеристики некоторых КНИ-схем производства Honeywell и их
устойчивость к полной дозе облучения, частоте одиночных сбоев (SEU) и к импульсному
ионизирующему излучению (ИИИ) представлены в табл. 7.2.
Таблица 7.2. Некоторые радиационно-стойкие КМОП БИС фирмы Honeywell
Тип БИС ЗУ
Технология
Длина канала топологическая, /.,„, (\im)
Длина канала эффективная, /.,„ (|jm)
Напряжение питания, В
Площадь ячейки, мкм2
Стойкость к полной дозе, MPafl(Si)
Стойкость к единичным сбоям, StU (ошибок/бит/день)
Стойкость к импульсному излучению, Pafl(Si)/ceK
Динамическая мощность, мВт/МГц
Потребляемая мощность в состоянии покоя, мВт
256 К SRAM
1 М SRAM
5-20 М SRAM
RICMOS SOI-IV
0,7
0,6
5,0/3,3
86
1
1<Г10
1012
25
10
4 М SRAM
16 М SRAM
RICMOS SOI-V
0,35
0,3
3,3/2,5
33
1
КГ'0
1012
18
15
4 М SRAM
16 М SRAM
ASIC
RICMOS SOI-VII
0,15
0,11
1,8
7
1
1<Г'°
1012
5
11
О Глава 7. Особенности проектирования радиационностойких микросхем на основе КНС
и КНИ-структур
7.2. Воздействие ионизирующего облучения
на кремний и двуокись кремния
Закономерности действия облучения натвердые тела изложены в многочисленных
монографиях и обзорах, суть которых сводится к следующему. При прохождении
частиц высоких энергий через твердые тела основными механизмами торможения
являются упругие столкновения с ядрами (ядерные потери) и неупругие
столкновения с электронами (ионизационные потери). Ядерный механизм доминирует
при низких скоростях частиц (например, ионов). В этом случае передача энергии
атомам мишени происходит благодаря упругим столкновениям — налетающая
частица передает свою энергию ядрам (атомам) мишени в упругих столкновениях.
Электронный механизм доминирует при высоких скоростях (энергиях) частиц и
при облучении гамма-квантами. Торможение в данном случае определяется
возбуждением и ионизацией электронов среды.
При достаточно высоком значении энергии налетающей частицы происходит
смещение атома мишени из равновесного (узлового) положения, что приводит
к возникновению междоузельного атома и вакансии (пары Френкеля).
Образование дефектов продолжается пока энергия окажется ниже пороговой энергии
образования смещенного атома. В результате образуется определенное число
дефектов Френкеля. Увеличение интенсивности облучающего потока ведет к более
высоким плотностям создаваемых дефектов. То есть эффективность образования
пар Френкеля возрастает.
7.2.1. Радиационные эффекты в кремнии при облучении
7.2.1.1. Радиационные дефекты, их комплексы и кластеры
Образовавшиеся в результате облучения собственные точечные дефекты обладают
высокими коэффициентами диффузии даже при комнатных температурах. Причем
приводимые в литературе значения коэффициентов диффузии вакансий имеют
большой разброс. Такой разброс авторами объясняется тем, что в различных
зарядовых состояниях вакансии обладают разными энергиями миграции. Следует
отметить, что исключительная подвижность вакансий и междоузельных атомов,
а также процессы образования дефектных ассоциаций между собой и с другими
несовершенствами структуры создают большие трудности при изучении свойств
этих дефектов.
Другим классом радиационных дефектов являются дефектные комплексы,
которые возникают в результате взаимодействия точечных дефектов как друг с другом,
так и с другими примесями (легирующими и неконтролируемыми). Основными
электрически активными центрами, образующимися в Si после облучения ионами,
являются комплексы вакансия-кислород (VO или А-центры) с энергией ионизации
£. = 0,17 эВ, дивакакансии (V2), которые вводят в запрещенную зону уровни энергии
Е = 0,23 эВ, Е = 0,39 эВ, Е = 0,21 эВ, а также комплексы вакансии с элементами
V-ой группы, наиболее известный из которых— комплекс вакансия-фосфор(VP или
Е-центр) с уровнем энергии Е = 0,44 эВ. При взаимодействии компонентов пар
Френкеля с примесью возможно изменение положения примеси в решетке: вытеснение
7.2. Воздействие ионизирующего облучения на кремний и двуокись кремния 4
узловой примеси в междоузельное положение собственным междоузельным атомом
(эффектУоткинса) и растворение междоузельной примеси в радиационно-введенных
вакансиях, аннигиляция вакансий и междоузельных атомов при последовательном
захвате их на атом примеси (на центр аннигиляции). Большинство дефектов междо-
узельного и вакансионноготипа отжигаются при температурах до 500 "С.
Эффективность введения дефектных комплексов на начальной стадии
накопления дефектов пропорциональна дозе облучения. При достаточно больших
дозах облучения наступает насыщение концентрации тех или иных комплексов.
Причинами этого эффекта могут быть следующие:
1) истощение примеси, входящей в комплекс;
2) термическая диссоциация комплекса (при достаточно больших
температурах);
3) акты аннигиляции вакансий и междоузельных атомов на примеси.
Уменьшение скоростей введения дефектов имеет место при увеличении
интенсивности облучения за счет аннигиляции компонент пар Френкеля. При
рассмотрении эволюции радиационных дефектов, образованных в каскаде смещений,
необходимо учитывать следующие процессы:
1) диффузию вакансий и междоузельных атомов;
2) объединение вакансий и междоузлий в комплексы;
3) рекомбинацию вакансий и междоузлий;
4) отжиг сложных дефектов, их диффузию и перестройку.
Процессы накопления в зоне смещений определяются в основном
конкуренцией процессов 1—3.
В случае высоких энергий и массы бомбардирующих частиц возрастает
(например, нейтроны или ионный высоких энергий) энергия, переданная выбитому
из узла атому решетки. Атом отдачи в результате вторичных столкновений создает
большое количество вакансий и междоузельных атомов. В результате совокупность
точечных дефектов в малом локальном объеме образует протяженный дефект со
специфичными свойствами (разупорядоченная область). Предполагается, что раз-
упорядоченные области (РО) состоят из центральной зоны, обогащенной
вакансиями, и окружающей ее оболочки, насыщенной междоузельными атомами. При
перекрытии РО могут образоваться разупорядоченные и аморфные слои. Переход
в аморфное состояние может осуществляться несколькими путями:
1) формирование аморфных областей непосредственно в отдельной РО;
2) взаимодействие (перекрытие) различных РО, приводящее к их перестройке,
укрупнению и формированию аморфных областей;
3) стоком и накоплением дефектов одного вида (вакансий или междоузельных
атомов) вблизи нарушенной имплантацией области в кристалле.
Необходимым условием аморфизации по любому из выбранных механизмов
является пространственное разделение в этой области вакансий и междоузельных
атомов. Кристаллизация аморфного слоя происходит при температурах600—700 °С.
При последующей термообработке облученного материала в результате
объединения простых дефектов либо под воздействием механических напряжений,
возникающих вокруг радиационных нарушений, часто образуются линейные
дефекты — дислокации или дислокационные петли, стержнеобразные дефекты. Эти
2 Глава 7. Особенности проектирования радиационностойких микросхем на основе КНС
и КНИ-структур
крупные линейные дефекты состоят из междоузельных атомов. Стержнеобразные
дефекты отжигаются при Т= 800—900 °С, адислокационные петли еще при более
высоких температурах (> 1000 °С).
7.2.1.2. Особенности дефектообразования в кремнии и поликремнии,
облученном импульсами гамма-квантов
Вероятность непосредственного взаимодействия гамма-квантов с ядрами атомов
мала. Обычно возникновение радиационных дефектов при гамма-облучении
связано с процессами, в которых образуются быстрые электроны: фотоэффектом,
эффектом Комптона и рождением электронно-позитронных пар. В области
энергий гамма квантов менее 5 МэВ преобладает эффект Комптона. Например, при
облучении гамма-квантами Со60 с энергией 1,25 МэВ комптоновское рассеяние
образует электроны с энергией 0,59 МэВ. Далее расчет количества смещенных
атомов сводится к расчету дефектов, введенных электронами. Поэтому действие
облучения гамма-квантами близко к облучению электронами, и при энергии менее
5 МэВ облучение гамма-квантами создает в кремнии лишьточечные дефекты.
Скорости формирования дефектов зависят не только от энергии гамма-квантов, но и от
примесного состава кремния. Скорость введения дефектов (и удаления носителей)
в кремнии с удельным сопротивлением 2—50 Ом-см, легированном фосфором, при
облучении гамма квантами Со60 составляет Ал/АФ ~ (7—14)-Ю-4 см-1. Увеличение
уровня легирования кремния приводит к снижению скоростей введения дефектов
благодаря их аннигиляции на атомах примеси.
Процессы аннигиляции компонентов пар Френкеля и образования вторичных
дефектов зависят от количества одновременно введенных дефектов. Импульсное
облучение по мере увеличения интенсивности импульса приводит к возрастанию
доли аннигилирующих первичных дефектов и снижению скоростей
формирования вторичных дефектных комплексов. Причинами данных изменений являются
увеличение концентраций компонентов пар Френкеля и нагрев полупроводника
за счет поглощенной энергии.
Переход от кремния к поликристаллическому кремнию благодаря наличию
границ между зернами приводит к следующим особенностям процесса накопления
дефектов:
1) геттерирование дефектов на границах изменяет скорости введения дефектов
и, соответственно, скорости удаления свободных носителей заряда;
2) механические напряжения вблизи границ также являются фактором,
изменяющим скорости удаления свободных носителей.
7.2.2. Свойства границы раздела Si/Si02
7.2.2.1. Общие сведения о строении Si02
Структурной основой всех кристаллических и аморфных модификаций Si02
является кремний-кислородный течраэдр SiO. Длина связи в различных модификациях
окисла меняется от 0,160 до 0,163 нм, а тетраэдрический угол —О—Si—О— остается
практически постоянным -109°. Последнее обстоятельство свидетельствует о
сохранении ближнего порядка при переходе от кристаллических к аморфным моди-
7.2. Воздействие ионизирующего облучения на кремний и двуокись кремния 4
фикациям окисла. Аморфные пленки, выращиваемые термическим окислением,
в основном стехиометричны по составу, за исключение приграничных с
полупроводником областей. Средний угол между кремний-кислородными тетраэдрами
составляет в таких пленках 147±17°. Считается, что в аморфных окисных пленках
возникают кольцеобразные структуры, ориентированные параллельно поверхности
кремния. Они играют важную роль в миграции примесных атомов.
Основными и надежно идентифицированными точечными дефектами в
диоксиде кремния являются кислородные вакансии, так называемые ^'-центры,
^'-центры возникают в окислах при прогревах в высоком вакууме, облучении
высокоэнергетичными частицами (нейтроны, электроны, ионы, у-лучи).
Концентрация ^'-центров, как правило, существенно возрастает при приближении к
границе с кремнием, чтосвязываеся с меньшей радиационной стойкостью стехио-
метрически нарушенного слоя SiO . Еще одним достаточно хорошо изученным цеп
тром системы Si/Si02 являются рь-центры. Существует две разновидности центра:
р^-центры, которые принадлежат атомам кремния, связанным с тремя соседними
атомами кремния (3Si=Si*) и рЬ|-центры, в которыхтрехкоординированные атомы
кремния связаны с двумя соседними атомами кислорода (2OSi=Si*). На характер
распределения неспаренного электрона рь-центра оказывает сильное влияние
окружение центра. Отсюда сильная зависимость параметров рь-центров от условий
обработки поверхности, режимов отжигов и т.д.
Существенное влияние на структуру, оптические и электрические свойства
пленок окисла оказывают примесные дефекты. Они возникают практически на
всех стадиях создания МОП-структур, начиная с окисления кремния и кончая
нанесением металлического электрода. Прежде всего, остановимся на роли молекул
воды. Они присутствуют на поверхности кремния, в окислительной атмосфере
в случае влажного окисления. Считается, что молекулы воды диффундируя через
окисел, взаимодействуют с сеткой кремний-кислородныхтетраэдров. В результате
происходит разрыв перенапряженных силоксановых связей и образование гидро-
ксильных групп. При взаимодействии молекул воды с кислородными вакансиями
возможно образование гидроксильных и гидридных групп. Гидридные группы
приводят к значительному искажению структуры диоксида кремния вследствие
изменения углов и длины связей в кремний-кислородных тетраэдрах.
Электрофизические исследования говорято важной роли этих группировок в захвате зарядов,
протекающих через окисел. Встроенный заряд в окислах, выращенных влажным и
сухим окислением, резко отличается.
Не менее важную роль в окисле играет водород. Хофстейнн одним из первых
предположил, что протоны играют основную роль вформировании положительного
подвижного заряда в оксиде, ответственного за нестабильность характеристик МДП
структур. Исследования электрофизических характеристик МОП-транзисторов
позволили авторам определить подвижность протонов в структуре Si/Si02. Она
составила Ю-10—2- Ю-8 см2В~'с_| в зависимости от относительной влажности
окисла. Предэкспоненциальный множитель и энергия активации диффузии протонов
в окисле составляют 5,6-10-4 см~4с_| и 0,75 эВ.
Следующую группу примесныхдефектов, играющих важную роль в определении
свойств оксида, составляют ионы щелочных металлов, и в первую очередь ионы
4 Глава 7. Особенности проектирования радиационностойких микросхем на основе КНС
и КНИ-структур
натрия. Часть ионов натрия образует ионные соединения с немостиковым
кислородом =Si—О"— Na+, эта часть ионов неподвижна. Константа и энергия активации
ионов натрия (12,5-Ю-3 см~4с_| и 0,87 эВ) не сильно отличаются от
соответствующих величин для протонов. Подвижность ионов натрия в электрическом поле
описывается выражением 4,6ехр(0,63Д7) см2В~'с_|, что соответствует величинам
10""—10"8см2В_|с_| при напряженности поля 2-Ю5 В/см и температурах 300—460 К.
С ростом ионного радиуса подвижность ионов падает в ряду Na+, K+, Cs+ и т.д. Таким
образом, ионы натрия, как и протоны, ответственны за дрейфовую нестабильность
МОП-приборов.
7.2.2.2. Электронная структура Si02
Многообразие кристаллических и аморфных модификаций диоксида кремния дает
основу для различия конкретных параметров формируемых окислов. Так, ширина
запрещенной зоны окисла для непрямых переходов лежит в интервале 6,9—9,8 эВ.
Теоретические оценки показывают, что дефектные состояния и, в частности,
изменение углов —О—Si—О— приводят к появлению хвостов у потолка валентной зоны
и дна зоны проводимости оксида и к изменению положения потолка валентной
зоны. Протяженность этих хвостов несет информацию о степени разупорядочения
окисной пленки. Для окисной пленки полученной окислением во влажном
кислороде протяженность хвостов состояний от дна зоны проводимости и у потолка
валентной зоны составляет соответственно 0,5 и 0,2 эВ, соответственно.
Протяженность хвостов существенно меняется в процессе гидратации окисла, легирования
и воздействия излучения. Для высокоомного кремния высота барьеров между
кремнием и окисной пленкой для движения носителей составляет 4,5 и 5,4 э В для
зоны проводимости и валентной зоны соответственно.
7.2.2.3. Строение и состав Si/Si02 границы
Используются два возможных подхода к описанию границы раздела Si/Si02:
1) резкая граница, включающая в себя не более монослоя переходного слоя;
2) плавный переход от кремния через SiOx слой, содержащий кислородные
вакансии кстехиометрически ненарушенному слою Si02.
Были предприняты попытки теоретически сопрячь структуру кремния с его
собственным оксидом. Пантелидес и Лонг рассматривали контактирующий оксид
в рамках модели случайной пространственной структуры (СПС) с легко
варьируемыми углами между тетраэдрами. Херман сочленил поверхности (100) кремния и
(100) р-кристобаллита, отношение постоянных решетки, у которых примерно
равно V2. Херман с помощью увеличения углов Si—О—Si на 45° получил
идеализированную границу раздела, на которой половина атомов находится в координации 4,
а половина — в координации 2 с двумя разорванными связями. Похожая модель
предложена в Японские исследователи в рамках модели резкой границы и
приближении СПС оценили деформации, возникающие при сопряжении
кристаллического кремния с его аморфным оксидом. Оказалось, что деформации убывают
в ряду кристаллографических плоскостей (100), (110), (111).
Таким образом, даже теоретически трудно представить себе упорядоченную
границу твердых фаз с различными параметрами структуры. Такое сочленение
7.2. Воздействие ионизирующего облучения на кремний и двуокись кремния 4
должно привести к появлению дислокаций несоответствия и существенной
деформации валентных углов и длины связей. Возникающие при окислении флуктуации
диффузионных потоков реагирующих веществ, присутствие в них паров воды и
других примесей будут способствовать структурно и химически неоднородной
граничной фазы. Исследования поперечного разреза Si/Si02 структуры с помощью
микроскопии и/или спектроскопической эллипсометрии четко указывают на
существование переходной фазы толщиной до нескольких нанометров. Увеличение
скорости окисления кремния приводит к возрастанию толщины переходного слоя,
присутствию кластеров кремния в переходном слое и/или высокой концентрации
ступенек на поверхности кремния.
Огромное количество работ посвящено исследованию химического состава
переходной области. Изучение профиля граничной фазы с помощью электронной
Оже спектроскопии указывает па присутствие в ней избыточной концентрации
атомов кремния. Однозначным выводом многочисленных исследований является
нарушение по кислороду стехиометрии переходного слоя, т.е. SiOx, где* < 2.
Измеряя химические сдвиги А£пиков Si2p с помощью рентгеновской фотоэлектронной
спектроскопии высокого разрешения для разной толщины окислов было получено,
что в пределах 3 нм существует случайная сетка связей из 4, 6, 7, 8-членных колец
из тетраэдров. Таким образом, в переходном слое присутствуют комплексы Si203,
SiO, Si20, определяющие недостаток кислорода в этой фазе. Переходной слой —
наиболее дефектная область Si/Si02 структуры, в котором присутствует большое
количество вакансий и оборванных связей.
При охлаждении окисленных пластин после окисления на их поверхности
возникают значительные механические напряжения (сжатие в оксиде и растяжение
в кремнии). Считается, что основной причиной этих напряжений является разница
в коэффициентах термического расширения кремния и его оксида. Внутренние
деформации на межфазной Si/SiO^ границе доходят до 1—2ГПа. При толщине окисла
более 500 нм напряжения в кремнии и на границе пропорциональны толщине и
действительно определяются только разностью коэффициентов термического
расширения кремния и его оксида. Для более тонких пленок величина деформации
целиком определяется напряжениями в решетке самого кремния, зависящими от
режимов окисления и охлаждения. Наличие деформаций в структуре Si/Si02 по
данным к образованию микроскопических полостей, которые при охлаждении
могут превращаться в макроскопические поры.
Классификация локализованных электронных состояний. Локализованные
электронные состояния на Si/Si02 границы принято делить на четыре группы.
1. Медленные состояния диэлектрика. Они обладают аномально малыми
сечениями захвата носителей ~ Ю-27—Ю-31 см2. Характерное время
релаксации заряда в таких состояниях — 103—104 с. Обмен носителями с кремнием
осуществляется по надбарьерному механизму.
2. Медленные состояния границы раздела (МСГ). Они особенно характерны
для реальных границ раздела. МСГ локализованы в пределах I нм от
полупроводника в переходном 5Юхслое. Обмен носителями с полупроводником
протекает по тунельному механизму. Сечения захвата для этих состояний
Ю-24—Ю-26 см2, что соответствует времени релаксации заряда Ю-1—Ю-2 с.
£ Глава 7. Особенности проектирования радиационностойких микросхем на основе КНС
и КНИ-структур
3. Быстрые состояния. Они локализованы в приповерхностной области
самого кремния и обмениваются зарядами с его разрешенными зонами за время
Ю-4— Ю-8 с. Сечения захвата для этих состояний Ю-13—Ю-19 см2. Быстрые
состояния аналогично примесям бывают донорные и акцепторные.
4. Рекомбинационные центры. Это быстрые состояния с незначительно
отличающимися сечениями захвата электронов и дырок. Локализованы в кремнии.
Остановимся более подробно на быстрых поверхностных состояниях Si/Si02
границы. В настоящее время накоплен обширный экспериментальный материал по
изучению спектров быстрых состояний, полученный с использованием методики
эффекта поля, поверхностной фотоЭДС, емкостных методик. Вся совокупность
полученных данных однозначно свидетельствует о квазинепрерывном спектре быстрых
состояний. Плотность быстрых состояний существенно зависит от параметров
материала, его обработки и режимов создания Si/Si02 границы. Но при всех обработках
кремния квазинепрерывный характер спектра состояний сохраняется. Отсутствие
структуры в спектрах быстрых состояний часто объясняют высокой плотностью
уровней дефектов. Доминирующая роль квазинепрерывного спектра быстрых
состояний, конечно, не исключает существования дискретных уровней в запрещенной
зоне. Такие уровни возникают при радиационных воздействиях на Si/SiO, границу.
Основным и далеко не решенным является вопрос о природе быстрых ловушек.
В качестве потенциальных центров быстрого захвата обычно рассматривают
оборванные связи (р^ и рь-центры), вакансии, дивакансии и более сложные дефектные
образования, а также примесные атомы. Детальные исследования р^ и рь-центров
на Si/Si02 границе в зависимости от исходного кремния, режимов окисления и
последующих отжигов демонстрируют прямую корреляцию между
концентрацией рь-центров и плотностью быстрых состояний. Из совместных исследований
CV характеристик МОП-структур и атомного рельефа границы раздела авторы
установили интересные корреляции между концентрацией ступенек на границе
раздела Si/Si02. Авторы считают, что наиболее вероятной основой быстрых
состояний являются угловые атомы ступенек, т.е. рь-центры. А в работе показано, что
плотность состояний на атомарно гладкой поверхности (111) кремния, на которой
был нанесен окисел, снижается до значений плотности поверхностных состояний
на границе с (100) Si.
На неупорядоченной Si/Si02 границе благодаря высокой концентрации флук-
туационных полей энергетический спектр быстрых состояний приобретает коо-
преативные свойства, при этом индивидуатьные свойства тех или иных дефектов
структуры в значительной мере нивелируются. Овсюк и Ржанов одними из первых
высказали мысль, что квазинепрерывный характер спектра быстрых состояний
связан с нарушениями симметрии атомного потенциала в приповерхностной
области кристалла. Сильное влияние адсорбированных атомов и молекул на спектр
быстрых состояний объясняется тем, что атомы и молекулы закрепляются вблизи
наиболее сильных флуктуации потенциала и тем самым сглаживают эти
флуктуации. Большинство исследователей согласны с чисто флуктуационной природой
мелкихбыстрыхсостояний вблизи разрешенных зон кремния, для создания которых
достаточно флуктуации одиночных зарядов. Гораздо более дискуссионным
является вопрос о природе глубоких состояний. В этом случае необходимо появление
7.2. Воздействие ионизирующего облучения на кремний и двуокись кремния 4
флуктуации с большой амплитудой, для создания которых необходимы кластеры
заряженных центров, что само по себе маловероятно.
Поскольку плотность состояний играет важную роль в функционировании
элементов интегральныхсхем, было предпринято большое количество поисков,
направленных на снижение плотности состояний на Si/Si02 границе. Нейтрализация
быстрых состояний путем адсорбции атомов водорода широко используется в
настоящее время втехнологии. Это достигается, вчастности, насыщением оборванных
связей. Согласно данным могут приводить к нейтрализации в приповерхностной
области кремниятакихактивныхакцепторов, как В, Al, Ga, In. Благодаря высокой
проницаемости Si02 по отношению к атомарному водороду, он может проникать
к Si/Si02 границе и пассивировать дислокации в приграничной области кремния.
Однако эффекты пассивации имеют место только при относительно низких
температурах (до 500 °С). Более высокие температуры отжига в атмосфере водорода
вызывают дополнительную генерацию состояний на границе и увеличение
положительного заряда в окисле. Генерация состояний на Si/Si02 границе имеет место
при также выдержке под напряжением или облучении МОП-структур. Количество
генерируемых центров на (100) Si/Si02 границе ниже. Часто непосредственное
взаимодействие водорода с дефектами границы приводит к образованию
дополнительных состояний.
7.2.3. Воздействие ионизирующего облучения на диэлектрические слои
7.3.3.1. Введение объемного заряда в диэлектрик
Одним из основных процессов, происходящих вдиэлектрическом слое при
облучении, является накопление объемного заряда. Введение заряда приводит к сдвигу
вольт-фарадных характеристик по напряжению. Генерация носителей заряда и их
захват в окисле МОП-структур изучались многими исследователями в течение
нескольких десятилетий. Были разработаны математические модели, которые
описывают разные механизмы накопления заряда. Для случая Si02 заряд, вводимый при
облучении, является чаще всего положительным, а для слоев Si3N4 — отрицательным.
Величина накопленного заряда зависит от следующих факторов:
1) технология получения диэлектрических слоев;
2) вид, интенсивность и доза облучения;
3) напряжение на диэлектрике во время облучения или величина и знак
встроенного электрического поля.
В целом считается, что накопление заряда при облучении происходит за счет
захвата носителей, создаваемых облучением за счет ионизации, на ловушки, уже
существующие вдиэлектрическом слое. При этом генерация носителей происходит
равномерно во всем слое. Гамма-облучение с энергиями порядка 2 МэВ является
ионизирующим, т.е. способным генерировать носители, и не способно смещать
атомы диэлектрического слоя и разрывать регулярные связи. Однако в случае
присутствия в диэлектрике напряженныхсвязей с существенно более низкой энергией
(например, дефекты пассивированные водородом), облучение может их разрывать
и приводить к росту концентрации дефектов в диэлектрике. Присутствие в окисле
атомов переходных металлов увеличивают количество напряженных связей. На-
3 Глава 7. Особенности проектирования радиационностойких микросхем на основе КНС
и КНИ-структур
личие вокисле гидроксильных групп ОН" уменьшает наведенный радиацией заряд,
так как наличие радикалов уменьшает число деформированных связей введением
немостиковых групп ОН, которые связываются с OsSi, заменяя деформированные
связи. При облучении происходит разрыв Si—ОН- и Si—О— Н-связей и
формирование локализованных ОН- или Si—О-связей, обуславливающих донорного уровня Ev
+0,48 эВ, на который будет захватываться отрицательный заряд. Появление ионов
кислорода со свободной связью или атомов кислорода, связанных с примесью,
также приводят к введению донорных уровней.
В случае присутствия при облучении внешнего или встроенного электрического
поля происходит разделение носителей, генерируемых облучением и
накоплением их вблизи границ диэлектрика в соответствии со знаком поля. В случае Si02,
электроны дрейфуют к положительному электроду и, как правило, удаляются из
диэлектрика. Таким образом, заряд, накопленный в диэлектрике, компенсирует
приложенное или встроенное электрическое поле.
Доля носителей, аннигилирующих после генерации электронно-дырочных пар,
зависит от интенсивности облучения и величины встроенного поля. Увеличение
интенсивности облучения усиливает аннигиляцию.
По мере набора дозы облучения величина заряда в диэлектрике выходит на
насыщение. Величина насыщения для качественного термического окисла с низкой
концентрацией напряженных связей составляет примерно (1—2)1012 см2 и это
значение достигается при дозе электронов или гамма-квантов ~ 105 Рад.
Пространственное распределение накопленного заряда зависит от технологии
получения диэлектрика. Для термического окисла основная часть ловушек
локализована вблизи границ диэлектрического слоя на расстоянии 50—70 нм.
В результате, были разработаны способы увеличения радиационной стойкости
микросхем на основе МОП-транзисторов, такие как использование тонких окислов
и составных диэлектриков (Si03/Si3NySiO.).
7.2.3.2. Образование быстрых поверхностных состояний
Экспериментально установлено, что при облучении на границе раздела кремний-
диэлектрик создаются новые поверхностные состояния. Образованием быстрых
поверхностных состояний объясняются искажения вол ьт-фарадных характеристик
(появление плато или пика на переходной области высокочастотной
характеристики). Быстрые поверхностные состояния образуются за счет обрыва Si—О—Si
связей, в результате образуются ненасыщенные связи трехвалентного кремния и
немостикового кислорода. Введение поверхностныхсостояний связано с
формированием Рьдефектов, которые поданным разных авторов дают уровни на расстоянии
0,30—0,40эВотразрешенныхзон или вблизи середины запрещенной зоны. Наличие
водорода в окисле подавляет введение поверхностных состояний при облучении.
7.2.3.3. Влияние радиации на проводимость диэлектрических слоев
В случае если энергия частицы или фотона больше высоты потенциального барьера
на границе диэлектрика с полупроводником или электродом, фототок может
возникнуть вследствие инжекции носителей заряда из одного из электродов. Если
энергия ионизирующего излучения больше ширины запрещенной зоны диэлек-
7.2. Воздействие ионизирующего облучения на кремний и двуокись кремния 4
трика, фототок возникает вследствие генерации электронно-дырочных пар внутри
диэлектрика. В последнем случае величина фототока не зависит от полярности
приложенного напряжения. Насыщение фототока при увеличении напряжения говорит
о том, что все генерируемые носители доходят до электродов. Величина фототока
определяется переносом носителей через диэлектрик. При относительно высоком
напряжении на структуре облучение может приводить к пробою диэлектрика. В
зависимости от вида облучения и типа диэлектрика проводимость диэлектрика может
как увеличиваться, так и уменьшаться, что обычно соответствует введению разных
по знаку зарядов. Поэтому при облучении структур с двухслойными диэлектриками,
в которых при облучении накапливается заряд противоположных знаков, можно
ожидать минимальных изменений вольт-амперных или C-V характеристик.
7.2.3.4. Отжиг облученных диэлектрических слоев
Восстановление радиационных повреждений наиболее интенсивно идет при
температурах отжига 150—300 "С, и при повышении Г до 400 °С, как правило, происходит
полное восстановление электрических характеристик структур. Восстановление
свойств при более низких температурах связывают с туннельной эмиссией, а при
более высоких — с возбуждением электронов из зоны проводимости кремния на
положительно заряженные центры в окисле. Термический отжиг при таких же
температурах позволяет устранить лишь часть быстрых поверхностных состояний, тогда
как остальная часть, вызванная с разрывом связей, отжигается при существенно
более высоких температурах.
7.2.3.5. Иерархия временрадиационно-индуцированных процессов
в структурах с диэлектриком
Вопросы оценки времен радиационно-индуцированных процессов в структурах
с диэлектриком наиболее глубоко рассмотрены в работе, в которой были приведены
следующие значения:
Ю-15—Ю-13 с — время термолизации горячих носителей;
Ю-13—10"" с — время пролета электронов через слой Si02 толщиной 100 нм
(М,~20смУВс);
10""—Ю-8 с — время генерационно-рекомбинационного равновесия;
10"6—10"3с —время пролетадырокчерезслой5Ю2толщиной 100нм(цА~ 10"7см2/Вс),
установление стационарного распределения дырок;
10—10* с — время захвата дырок на локализованные состояния, образование
объемного заряда;
10'— 104 с — время установления рекомбинационного равновесия между
свободными электронами в зоне проводимости и захваченными дырками;
104—107 с — время выброса захваченных дырок с локализованных состояний.
7.2.3.6. Пути повышения стабильности структур с диэлектрическими
слоями
Анализ физических процессов, протекающих в диэлектрических слоях двуокиси
кремния на кремнии, позволил рекомендовать следующие методы повышения их
стабильности при облучении слоями:
420 Глава 7. Особенности проектирования радиационностойких микросхем на основе КНС
gg^ и КНИ-структур
1. использование слоев Si02, полученных по сверхсухой технологии, в которых
отсутствуют локализованные состояния для захвата носителей;
2. использование слоев Si02, пассивированных тонкими слоями нитрида;
3. использование слоев нитрида и оксинитрида, с высокими сечениями
рекомбинации неравновесных носителей;
4. использование сверхтонких слоев диэлектрика, обеспечивающих стекание
радиационного заряда;
6. использование двух- и трехслойных диэлектриков, причем с подложкой
должен контактировать оптимизированный слой Si02.
7.2.4. Радиационные процессы в скрытом диэлектрике структур
кремний -на-изоляторе
Развитие технологии КНИ в значительной мере обусловлено тем существенным
прогрессом, который достигается при переходе на КНИ с точки зрения
радиационной стойкости электронных приборов. Известно, что при облучении приборов
и интегральных схем проблемы начинаются уже при дозах 103— 104 Рад, когда
наблюдается рост генерационных токов, уменьшение времени релаксации
неравновесных носителей и др., приводящие к уменьшению обнаружительной
способности МОП-фотоприемников и уменьшению эффективности переноса приборов
с зарядовой связью. При дозах 104— 105 Рад имеет место рост объемного заряда
в толстых пассивирующих окислах, что вызывает появление паразитных связей
между ячейками интегральных схем. И только при дозах 105 и более Рад
сказывается накопление заряда в подзатворном диэлектрике. Расположение элементов
схем на отдельных островках в структурах КНИ приводит к резкому уменьшению
площадей р-п переходов и полной изоляции отдел ьных транзисторов друг от друга.
Результат— проблемы при облучении приборов на КНИ возни кают только начиная
с доз 1(Р Рад. Но теперь заряд при облучении будет вводиться не только в
подзатворном окисле, но и в первую очередь в скрытом диэлектрике структур КН И. Это
делает особо актуальным исследование и оптимизацию радиационных свойств
структур КНИ, которые определяются активными центрами на гетерогранице и
ловушками в скрытом диэлектрике. Параметры скрытого диэлектрика во многом
определяют радиационную стойкость приборов изготовленных в структурах КН И,
так как накопление положительного заряда в окисле приводит к формированию
п-канала в отсеченном слое кремния, возрастанию тока утечки и сдвигу порогового
напряжения в п-р-п-транзисторах.
В структурах КНИ благодаря малой толщине рабочего слоя кремния и
отсечению его диэлектриком от радиационных дефектов, генерируемых в подложке,
наиболее важными с точки зрения изменения свойств КНИ при облучении являются
введение заряда вскрытый диэлектрик и генерация состояний на границе с окислом.
Заряд в скрытом диэлектрике и состояния на границе отсеченный слой кремния/
диэлектрик являются основными параметрами пластин КНИ, непосредственно
влияющими на работу приборов, создаваемых в отсеченном слое кремния.
Наиболее подробно влияние радиации на КНИ исследовано для структур
SIMOX, создаваемых имплантацией кислорода. Так, в частности, при облучении
7.2. Воздействие ионизирующего облучения на кремний и двуокись кремния
4Ш
SIMOX наблюдаются следующие особенности, зависящие от технологии их
создания:
1) в структурах, имеющих более совершенный скрытый диэлектрик (т.е.
подвергнутых более длительному отжигу или отжигу при более высокой
температуре), накапливается меньший заряд;
2) в окисле формируются как дырочные, так и электронные ловушки и,
соответственно, накапливаются и положительный, и отрицательный заряды,
приводя к частичной взаимной компенсации;
3) плотность поверхностных состояний в случае SIMOX-структур, созданных
многократной имплантацией кислорода, практически не меняется при
облучении, тогда как в S1MOX, созданных однократной имплантацией, имеет
место генерация дополнительных состояний.
Из КНИ структур, полученных с использованием технологии сращивания
пластин кремния, в литературе имеются в основном данные по влиянию облучения
на BESOI, в которых уменьшение толщины одной из сращенных пластин кремния
осуществляется путем травления. Поведение BESOI структур при облучении
схоже с поведением МОП-структур с термически выращенным окислом. В скрытом
окисле BESOI накапливается, как правило, положительный заряд. В BESOI
проявляется водород, вводимый за счет гидрофилизации поверхности при процедуре
сращивания. Он считается ответственным за изменение электрофизических
характеристик скрытого окисла.
Данные по влиянию облучения на КНИ, полученные с использованием
технологии сращивания пластин кремния с последующим отслаиванием тонкой пленки
от одной из них за счет имплантации водорода (метод Smart-Cut) в литературе
практически отсутствуют.
Процессы генерации носителей заряда и их захват в окисле исследовались
в скрытом диэлектрике структур кремний-на-изоляторе, полученных при помощи
технологии SIMOX и Smart-Cut. В скрытом диэлектрике структур КН И после
выдержки под напряжением наблюдалось (аналогично, как и в МОП) накопление
как положительного, так и отрицательного заряда, который оставался неизменным
по прошествии времени и отжигается при температурах 200 — 400 °С. Ловушкам
в окислах, которые перезаряжаются во время инжекции носителей заряда,
посвящено большое количество работ. В качестве примера для структур SIMOX можно
перечислить следующие электронные ловушки: парамагнитные £*-центры,
связанные с избыточным кремнием в оксидной матрице; сечение захвата ст = 1014 см2;
ловушки, возникшие в результате загрязнения во время имплантации кислорода,
ст = 10~16 см2; ловушки, связанные с водой (обычно присутствующие в термических
окислах), ст = 10~17 см2. Именно с наличием ловушек и связывают накопление
заряда в скрытом диэлектрике.
Из полученных результатов видно, что в сравнении с теми же термическими
окислами, что использовались для изготовления КНИ-структур, произошла
некоторая деградация свойств окислов в процессе изготовления КНИ, приводящая
к более высоким величинам вводимого при облучении заряда. Свойства окислов
после процедуры сращивания изменяются — происходит генерация поверхностных
состояний и захват заряда в окисле во время инжекции электронов или дырок в слой
422
Глава 7. Особенности проектирования радиационностойких микросхем на основе КНС
и КНИ-структур
SiO,. Предположительно, это вызвано встраиванием водорода в структуру
термического окисла: водород взаимодействует с 03Si—Si03 связью и образует 03Si-H, эта
группа диссоциирует при облучении на 03Si- (£*-центр) и Н, последний благодаря
высокой подвижности диффундирует с образованием Н2, в результате чего
вероятность рекомбинации невелика. Авторами работы показано, что при сращивании
гидрофилизированныхповерхностей концентрация водородныхсвязей составляет
~1015 см-2. При использовании метода водородного расслоения, концентрация
водорода, присутствующего в структуре КНИ в процессе изготовления, более чем
на порядок выше, чем в BESOI. Поэтому обогащение окисла водородом во время
сращивания и последующего отжига предполагается ответственным за деградацию
термического окисла в структурах КНИ. Более высокая концентрация ловушек,
генерируемых на границе с подложкой, которая отмечалась выше, может быть
связана с более высокой концентрацией напряженных связей d переходном слое
SiOx по сравнению с границей сращивания, где переходной слой отсутствует.
7.2.5. Сравнение радиационных свойств КНИ-структур, полученных
разными способами
На рис. 7.10. и 7.11 приведены для сравнения данные по накоплению заряда в
структурах UN I BOND, как наиболее близких с точки зрения технологии их изготовления
и, соответственно, их свойств к структурам КНИ, разработанным в ИФП СО РАН
(Dele-Cut), а также для SIMOX. Для пластин UNIBOND и SIMOX данные по
накоплению заряда были получены из измерений на приборных структурах. Из
имеющихся данных для российских КНИ на рис. 7.10 приведены кривые с максимальным
зарядом, введенным облучением на границе между отсеченным слоем кремния и
окислом (структура р—Si/Si02/n—Si), с минимальным зарядом, (n—Si/Si02/p—Si) и
промежуточный вариант (n—Si/Si02/n—Si). Видно, что структуры КНИ, создаваемые
по технологии, разработанной в ИФП СО РАН (Dele-Cut), обладают более высокой
радиационной стойкостью по сравнению с UNIBOND. Причем использование
структур КНИ с р+(р)-подложкой должно приводить к созданию наиболее стойких
приборов.
В структурах SIMOX при приложении электрического поля накапливается
положительный заряд, в структурах UNIBOND — и положительный, и отрицательный,
частично компенсируя друг друга. В российских КНИ-заряд в поле не возрастает.
Этот момент является основным для радиационной стойкости материала.
Отсутствие эффекта накопления положительного заряда в окисле обусловлено тем,
что ловушки, присутствующие в исходном термическом окисле, были полностью
пассивированы водородом в процессе изготовления КНИ-структур. В частности,
атом кремния с ненасыщенной связью, действующий, как ловушка для дырок при
повышенной температуре, взаимодействуете водородом, =Si + Н -> SiH, в
результате чего ловушка исчезает.
В структурах UNIBOND, несмотря на близкий технологический процесс
создания, имеет место облучение будущего скрытого диэлектрика водородом.
В результате этого свойства окислов в структурах UNIBOND и КНИ,
создаваемые по технологии, разработанной в ИФП СО РАН, существенно различаются.
7.2. Воздействие ионизирующего облучения на кремний и двуокись кремния 423 )J
Рентген
5
о
О
<
и
О
<
UNIBOND
Длина/ширина, мкм
-0-0,5/2,3
-□-0,35
-А-5/5
-V-0,35/5
SIM0X
-А—0,3/8
Dele-Cut
-•-S0I-3
-■-S0I-4
-T-S0I-1
106
Доза D, рад
Рис. 7.10. Накопление заряда в приборных структурах, созданных на КНИ UNIBOND,
SI МОХ и Dele-Cut
О
<
5х 10'
4х 10'
Зх 10'
2х 10'
1 х 10'
i
-1 х 10'
-2 х 10'
-3 х 10'
-4 х 10'
-5 х 10'
-6 х 10'
-7 х 10'
0
*»>-
-a-SIMOX, 6,9 МВ/см
■ - UNIBOND, 6,2 МВ/см
-о- Dele-Cut, 5,5 МВ/см
0
10 000 20 000 30 000
Время, с
Рис. 7.11. Накопление заряда в разных структурах КНИ при инжекции электронов.
Величина напряженности электрического поля приведена на вставке
рисунка
В случае российских КНИ отсутствие ловушек в исходных структурах существенно
меняет кинетику накопления заряда в окисле в процессе его облучения. Так, если
в исходном термическом окисле кривая накопления заряда выходит на насыщение
уже при 105 Рад, то в скрытом диэлектрике КНИ-структур насыщение наблюдается
при 3-Ю6 Рад. Более медленная кинетика накопления заряда обусловлена тем, что
сначала необходимо восстановить ловушки для дырок в окисле, разорвав связи
Si- Н, и только затем происходит захват дырки на ловушки. Как следует из рис. 7.11,
кинетика накопления заряда в UNIBOND КНИ представляет собой
промежуточный случай между обычным термическим окислом и скрытым диэлектриком КНИ,
созданных в ИФП СО РАН.
424
Глава 7. Особенности проектирования радиационностойких микросхем на основе КНС
и КНИ-структур
7.3. Физические явления в МОП/КНИ-транзисторах
в условиях воздействия ИИ
Полевые МОП/КНИ-транзисторы имеют ряд специфических свойств, которые
позволяют им работать в жестких внешних условиях, где большинство устройств
на объемном кремнии, как правило, работают неудовлетворительно. Эти
свойства МОП/КНИ-транзисторов обусловлены малым объемом кремния, в котором
транзисторы сделаны, малой площадью областей переходов исток-карман и сток-
карман, и наличием обратного затвора (подложки). В настоящем разделе
рассмотрено поведение полевых МОП/КНИ-транзисторов, подвергнутых воздействию
ионизирующего излучения.
7.3.1. Ионизирующее излучение
Один из главных специализированных рынков, где КНИ-схемы и устройства
широко используются, — космический и военный рынок. Здесь КНИ-приборы
показывают высокую устойчивость против эффектов нестационарного облучения.
Эффект облучения в электронных устройствах зависит от типа облучения
(нейтроны, тяжелые частицы, электромагнитное излучение и т.д.), которому устройство
подвержено. Вотличиеотбиполярныхустройств, МОП-приборы относительно
нечувствительны к нейтронному излучению (нейтроны ответственны за уменьшение
времени жизни носителей, вызывают смещение атомов в пределах кристаллической
решетки). Так как работа МОП-прибора основана на основных носителях, то
уменьшение времени жизни не затрагивает его электронные свойства. МОП-структуры,
однако, чувствительны к единичным сбоям (single-event upset — SEU), к эффекту
единичной защелки (single-event latchup — SEL), к эффекту единичного выгорания
(single-event burnout — SEB), к эффектам импульсного облучения и полной
поглощенной дозы. Эффекты, создаваемые в большинстве кремниевых МОП-приборов
воздействием излучения, хорошо описаны в литературе. В табл. 7.3 приведены
основные эффекты, производимые различными типами ионизирующего излучения
в полупроводниковых устройствах. В следующих подразделах будет дано сравнение
устойчивости КНИ-приборов и МОП-устройств на объемном кремнии к эффектам
единичных сбоев, импульсного воздействия и полной поглощенной дозы.
Таблица 7.3. Типы ионизирующих излучений и их воздействие на полупроводниковые приборы
Частица
Фотон
Тяжелый ион
Нейтрон
Физический эффект
Образование заряда
в окисле
Фототок (большие дозы)
Образование
поверхностных состояний
Образование электронно-
дырочных пар
Смещение атома
Отскок атома
Электрический результат
Смещение порогового
напряжения
Включение устройства
Ухудшение подвижности
и снижение подпорогового
напряжения
Единичные сбои
Ухудшение (V
Единичные сбои
Окружающая среда
Космос, радиация
Ядерная бомба
Космос, радиация
Космос
Радиация
Авиаэлектроника
7.3. Физические явления в МОП/КНИ -транзисторах в условиях воздействия ИИ 425 |]
45 ^
Таблица 7 3 (окончание)
Частица
Протон
Электрон
Физический эффек1
Отскок атома
Ядерное взаимодействие
Образование заряда
в окисле
Смещение атома
Создание заряда окиси
Смещение атома
Электрический результат
Единичные сбои
Единичные сбои
Смещение порогового
напряжения
Ухудшение pf
Смещение порогового
напряжения
Ухудшение pF
Окружающая среда
Космос
Солнечные вспышки
Радиационные пояса Земли
Космос
Радиационные пояса Земли
7.3.1.1. Единичные сбои
Единичные сбои (single-event upset — SEU) вызываются проникновением
сильнодействующей частицы, типа альфа-частицы или тяжелого иона (космический луч)
внутрь устройства Действительно когда такая частица проникает в обратно-сме-
щенный р-п переход и его обедненный слой и толщу кремния под ним, возникает
плазменный след по пути следования частицы, где генерируются электронно-
дырочные пары. Присутствие этого следа, как показано на рис. 7.12, временно
разрушает обедненный слои и искажает его около следа Искажение обедненного
слоя называют «трубкой»
Рис. 7.12. Удар иона: обычный р-n переход в объемном кремнии (а); р-n переход
в КНИ-структуре (б)
Трубка расширяет обедненную зону по пути следования частицы так, что
электроны, созданные в трубке, дрейфуют к переходу Дырки двигаются к заземленной
подложке, создавая ток подложки Собранные электроны вызывают увеличение
в переходном процессе тока, что может нарушить логическое состояние узла.
Продолжительность собирания электронов узлом составляет порядка доли наносекунды
Дрейфовый ток, созданный в этом процессе, называют «быстрой (мгновенной)
компонентой тока». Длина следа в кремнии обычно составляет порядка десяти
микрометров. Впоследствии свободные электроны, появившиеся по следу частицы под
трубкой, могут диффундировать в обедненную область, где они создают второй ток
А1Ь Глава 7. Особенности проектирования радиационностойких микросхем на основе К НС
и КНИ-структур
(диффузионный ток), названный «медленной компонентой тока». Этот ток является
меньшим по величине по сравнению с быстрым током, но он действует намного
дольше (до сотен наносекунд или микросекунд). Многократные сбои состояния
памяти (MBU) иногда наблюдаются в результате проникновения тяжелого иона
в интегральную схему. Вустройстве КНИ проникающая частица также ионизирует
кремний по своему следу. Однако из-за наличия захороненного внутреннего слоя
изолятора между активной кремниевой пленкой и подложкой заряды, созданные
в подложке, не могут быть собраны переходами устройств КНИ. Собраны могут быть
только те электроны, которые сгенерированы в пределах тонкой кремниевой пленки,
толщина которой обычно 80—150 нанометров в радиационно-стойких устройствах.
Отношение длин следов, вдоль которых собираются электроны, дает приближение
первого порядка преимуществ КНИ по отношению к остальном приборам на
объемном кремнии в единицах SEU устойчивости (например: 10 мкм/100 им — 100
в случае устройств КНИ с пленкой кремния толщиной 100 нм).
Энергия, переданная частицей по следу, выражается в единицах «линейной
передачи энергии» (LET). Это определено следующим отношением:
1 dW
LET=—-—, (7.1)
mv dx
где х — линейное расстояние вдоль следа частицы; dW— энергия, потерянная
частицей и поглощенная кремнием; mv — объемная масса (плотность) кремния. LET
обычно выражается в МэВсм2/мг.
Число электронов или дырок, созданных при единичном сбое, задается:
*!- = & = * LET (7.2)
dx dx w
где w — энергия, необходимая для создания пары электрон-дырка.
Например, ион углерода с энергией 1 ГэВ (LET = 0,24 МэВ-см2/мг) производит
1,5-Ю4 электронно-дырочных пар на толщине 1 мкм в кремнии. В обычном
кремниевом устройстве он производит 1,5-105 электронно-дырочных пар (= 0,3 пКл)
на 10 мкм следа. Если электроны мигрируют к узлу в пределах отрезка времени
10—100 пикосекунд,создается единичный SEU выброс тока 1 —ЮмА. Из-за
уменьшенной длины следа, вдоль которого генерируются электроны в КН И, SEU выброс
тока будет значительно меньшим в устройстве КНИ, чем в обычном устройстве.
Облучение обычных и КНИ-диодов 0,15 мкм толщины 11 МэВ ионами фтора
систематически показывает накопление заряда в устройствах КНИ в 10—20 раз
меньшего, чем в их объемных аналогах. Величина воздействия SEU на схему измерена
в поперечном сечении нарушения (единицы: см2/бит). Поперечное сечение области
нарушения показывает область, чувствительную к SEU, на бит. Например, в чипе
памяти он показывает область переходов в пределах отдельной ячейки памяти,
которая может быть испорчена SEU-механизмом. Чем меньше этот поперечное
сечение, тем меньше устройство чувствительно к облучению частицами. Легкие
частицы типа протонов, электронов и нейтронов имеют LET, которая обычно
слишком низка, чтобы ионизировать кремний. LET ниже 1 МэВсм2мг~' генерирует
7.3. Физические явления в МОП/КНИ-транзисторах в условиях воздействия ИИ 427
заряд, который является слишком маленьким, чтобы существенно воздействовать
на устройство (приблизительно 0,01 пКл/мкм). Но эти частицы вызывают отдачу
(отскок) атома кремния через механизм «прямого удара» или вызывают ядерные
реакции, которые производят ядерные фрагменты высоких энергий. Эти атомы
отдачи или фрагменты ядра могут, в свою очередь, действовать как тяжелые
ионы и вызывать SEU. Таким образом, частицы типа протонов обычно вызывают
единичные сбои не через прямую ионизацию (их LET слишком низка), а скорее
через ядерные реакции, заканчивающиеся отдачами, которые ведут к косвенно
произведенному сбою. Поперечные сечения единичных сбоев нескольких
обычных и КНИ-схем представлены на рис. 7.13. Можно видеть, что 150 нм устройства
КНИ приблизительно в 10 раз менее чувствительны, чем более толстые (500 нм)
устройства, которые являются в свою очередь приблизительно в 100 раз более
стойкими, чем обычные устройства КМОП па объемном кремнии. SEU требуют
минимальной величины LET, чтобы произойти, названной «порогом LET». Этот
порог зависит и от расположения схемы, и от технологии, используемой для
производства устройства. Например, пороговый LET для 500 нм и 150 нм устройств на
рис. 7.13 — приблизительно 30 и 40 МэВсм2/мг, соответственно.
ь 1Е-5
шю
ш£ 1Е-6
т u
<° пГ
°о
шю 1Е-7
?е
&g 1E-8
Ш£
С| 1Е-9
ф
1Е-10
20 40 60 80
LET, МэВ-см2/мг
Рис. 7.13. Поперечные сечение единичных сбоев SEU для обычных БИС на объемном
кремнии и КНИ-схем
Возникновение трека в подложке под внутренним окислом структуры КН И может
также влиять на характеристики устройств. Действительно, если смещение обратного
затвора (back-gate) является таким, что подложка под внутренним окислом обеднена,
то электроны, образовавшиеся вдольтрека, будут двигаться вверх к внутреннему окис-
ному интерфейсу. Эти электроны немедленно вызывают положительный зеркальный
заряд в верхнем кремниевом слое. В результате электроны инжектируются в
устройство внешней схемой, чтобы восстановить равновесие, и происходит возникновение
переходного тока. Этот эффект не наблюдается, если поверхность подложки под
внуфенним окислом инвертирована или находи гея в состоянии обогащения.
Фототок(или «ионоток»), созданный воздействием частицы в МОП КНИ,
может быть усилен паразитным боковым (латеральным) биполярным транзистором,
присутствующим в приборе. Действительно, дырочный ток 1В, созданный в пределах
428 Глава 7. Особенности проектирования радиационностойких микросхем на основе КНС
gg^ и КНИ-структур
тела МОП КНИ-транзистора, действует как ток базы для паразитного бокового
(латерального) n-p-п биполярного транзистора (случай n-канального устройства).
В ответ на импульс тока базы, вызванный частицей, возникает ток коллектора
/c = [itJB. Этоттокдобавляется кимпульсутока, вызванному SEU-индуцированными
электронами, собранными стоком так, что импульс тока стока фактически
становится равным (1+ р )/ где / — электронный ток, первоначально вызванный
частицей (в п-канальном устройстве). Поэтому присутствие любого биполярного
транзистора, даже с низким коэффициентом усиления (Р < 1) увеличивает
переходный поток, вызванный SEU. Эта проблема увеличивается в транзисторах с коротким
каналом, гдер^ велико. В этом случае биполярное усиление можетбыть достаточно
большим, чтобы делать транзисторы КНИ более чувствительными к SEU, чем
обычные устройства. Решения этой проблемы — использование гальванической
связи внутри области кармана, через которую часть тока базы может шунтироваться,
и/или уменьшение времени жизни неосновных носителей в кремниевой пленке с
помощью методов снижения времени жизни. Хотя гальванические связи в области
карманов уменьшают паразитный биполярный эффект, они не могут полностью
устранить его. Способность гальванической связи карманов подавить биполярный
эффект сильно зависит от местоположения путей связи карманов относительно
удара иона. Чем дальше ион ударяет от путей связи карманов, тем больше усиление
паразитного биполярного транзистора, и поэтому гальваническая связь кармана
менее эффективна. Схемно-технологические способы подавления единичных
сбоев включают увеличение RC константы времени различных узлов схемы, но
эта техника имеет недостаток, связанный с уменьшением быстродействия
транзисторов. Полностью обедненные транзисторы являются более стойкими к SEU,
чем частично обедненные транзисторы, потому что биполярное усиление является
намного меньшим в полностью обедненных транзисторах.
7.3.1.2. Единичная защелка
Единичная защелка (single event latchup — SEL) может быть вызвана ударом
тяжелого иона в обычную КМОП интегральную схему, где существует паразитная
п-р-п-р-структура. SEL вызван избыточным током в базе паразитного n-p-п или
p-n-p-транзистора после удара тяжелого иона. Из-за регенеративного цикла
обратной связи, который существует между этими двумя транзисторами, защелка может
произойти в пределах наносекунд и может причинить разрушительное выгорание в
пределах сотен микросекунд. Пороговое (сдерживающее) напряжение для
единичной защелки находится обычно на уровне 1 вольта. Таким образом, пока напряжение
электропитания не снято, низкоомная структура проводимости от электропитания
к земле будет сохраняться. SEL может вызвать постоянное повреждение (тяжелая
ошибка) в интегральной схеме. В устройствах КМОП КНИ нет никакой структуры
p-n-p-п, которая может защелкнуться. Поэтому SEL не существует в схемах КН И.
7.3.1.3. Единичное выгорание
Единичное выгорание (single-event burnout — SEB) может произойти в мощном
биполярном или мощном МОП-устройстве. Мощное МОП-устройство содержат
«паразитную» биполярную транзисторную структуру. Если тяжелый ион ударяет
7.3. Физические явления в МОП/КНИ-транзисторах в условиях воздействия ИИ 429
в биполярный транзистор, сгенерированный заряд заставит ток течь в базу и
поднимет потенциал перехода эмиттер-база. Если текущий ток достаточно высок, он
может сместить переход эмиттер-база в прямом направлении, и биполярный
транзистор включится. После того как паразитный биполярный транзистор включен,
вторичный пробой биполярного транзистора может произойти. Этот пробой может
быть вызван лавинным током. В зависимости от плотности тока, ток, вызванный
в паразитном транзисторе тяжелым ионом, или спадает без деградации устройства,
или регенеративно увеличивается до (в отсутствии ограничивающих ток элементов)
разрушения устройства. Показано, что протоны также вызывают SEB. Нет никакого
основного различия между обычными и толстыми КНИ мощными устройствами
с точки зрения SEB.
7.3.1.4. Единичный пробой затвора
Единичный пробой затвора (SEGR) может произойти, если тяжелый ион проходит
через диэлектрик затвора. Это происходит только в высоких электрических полях,
типа тех, которые присутствуют в течение операции записи или очистки в
энергонезависимой EEPROM ячейке, или в мощном МОП-транзисторе. Это вызвано
объединением приложенного электрического поля и энергии, переданной частицей.
Поскольку ион проходит через подзатворный окисел, то он формирует высокопрово-
дящую плазменную дорожку между кремнием и затвором. Если энергия достаточно
высока, это может вызвать локальный разогрев диэлектрика и потенциально
состояние быстрого нагрева. Если это происходит, диэлектрик может локально плавиться
или испаряться. Наиболее вероятно, что нет никакого основного различия между
обычными и толстыми мощными КНИ-устройствами с точки зрения SEGR.
7.3.1.5. Единичное восстановление (однотранзисторная защелка)
Единичное восстановление. (Single Event SnapBack — SES) может произойти в
частично обедненных транзисторах КНИ и быть увеличена биполярным эффектом.
Во включенном n-канальном транзисторе энергия, переданная частицей, может
создать достаточно свободных дырок, чтобы увеличить ток прямого смещения
перехода исток-карман, и достаточно электронов, чтобы увеличить ток стока. Эти
условия увеличивают механизмы воздействия ионизации, которые могут
привести к внезапному улучшению проводимости (называемому «однотранзисторной
защелкой» — single transistor latchup). Этот эффект был предсказан для полностью
обедненных устройств, но в них еще не наблюдался.
7.3.2. Эффекты полной дозы
Эффекты полной дозы вызваны совокупным воздействием ионизирующего
излучения (рентгеновские или гамма лучи) на диэлектрики типадвуокиси кремния.
Единица дозы в системе СГС — Рад(51) или Рад(5Ю2), которая определяется
попаданием 100 эрг излучаемой энергии в грамм кремния (Si) или двуокиси кремния
(Si02), соответственно. 1 Рад(5Ю2) = 0,56 Рад(51). В международной системе СИ
единица дозы называется «грей» (Гр). Один Грей определен как поглощение 1 Джоуля
излучаемой энергии килограммом вещества. Эквивалентность между этими двумя
^430 Глава 7. Особенности проектирования радиационностойких микросхем на основе К НС
и КНИ-структур
единицами является прямой: 1 Гр= 100 Рад. Число сгенерированных пар электрон-
дырка связано с энергией dW, поглощенной единичным объемом dv материала:
dN_ = dP^=]_dW^
dv dv w dv
где w — эффективная энергия, необходимая, чтобы сгенерировать пару электрон-
дырка в Si02 (w = 17 эВ).
Отношения между дозой, D, и числом сгенерированных пар определяется:
^ = ^ = *Л (7.4)
dv dv w
Вообще считается, что 1 Рад (Si) генерирует 4-1013 пары электон-дырка в 1 см3
в кремнии и 7,6-1012 пары в 1 см3 в Si02. Чтобы получить представление относительно
величины уровней излучения, которым устройства могут быть подвержены, можно
упомянуть следующие числа: медицинское или зубное рентгеновское излучение
соответствует менее чем 0,1 Paa(Si). Человек становится больным, будучи
подвергнутым 100 Paa(Si), и моментально впадает в кому, если подвергается облучению
в 10 KPaa(Si). Втечение времени действия спутники, находящиеся на орбите Земли,
получают полные дозы, располагающиеся между 10 кРад (Si) и 1 МРад (Si) в
зависимости от параметров орбиты. Межпланетные космические корабли и некоторая
электроника в ядерных реакторах могут быть подвергнуты дозам свыше 10 МРад
(Si). Некоторые КНИ БИС были испытаны дозами до 500 МРад (Si).
Главный эффект, вызванный полной дозой в устройствах МОП — генерация
зарядов в окислах и генерация поверхностных состояний на границе раздела Si/Si02.
Если скорость поглощения энергии высока, достаточное количество пар электрон-
дырка может быть создано в кремнии, что приведет к фототокам. Этот случай, где
dD/dt высок, будет кратко рассмотрен в следующем подразделе. Ионизирующее
электромагнитное излучение типа рентгеновских и гамма-лучей (излучаемых,
например, источником 60Со) создает пары электрон-дырка в диоксиде кремния.
Электроны довольно подвижны в Si02 даже при комнатной температуре и могут
быстро двигаться изоксида к положительно смещенному электроду затвора в случае
подзатворного диэлектрика или к подложке или пленке кремния в случае
изолирующего окисла КНИ-структур. Дырки, с другой стороны, остаются заключенными
в пределах окиси и вносят вклад в создание положительного заряда Qm. Заряд в
окисле Q пропорционален толщине окисла / , и результирующий сдвиг порогово-
01 ™ Q t
го напряжения, таким образом, пропорционален tox2, т.к. AVlh = —™-SL Соотноше-
ние между смещением порогового напряжения и дозой может быть записано так:
ДГ*=-а—£А (7-5)
где w — эффективная энергия, необходимая для создания пары в окиси (17 эВ);
mv — объемная масса (плотность) окиси и где параметр а вводится из расчета, что
только часть зарядов будет заключена пределах окиси.
7.3. Физические явления в МОП/КНИ-транзисторах в условиях воздействия ИИ
Коэффициент а технологически зависимый параметр. Типичные значения
а = 0,15 для нормальных оксидов и 0,05 или меньше для специальных стойких
оксидов. Физика облучения устройств, к сожалению, намного более сложна, чем
то, что приведено в нескольких уравнениях выше. Доза облучения также создает
поверхностные состояния на границе Si—Si02. В противоположность окисным
зарядам, которые являются всегда положительными (которые уменьшают пороговое
напряжение в n-канальных устройствах), поверхностные состояния задерживают
электроны в n-канальном устройстве, которые увеличивает пороговое напряжение.
Другой тип ловушек, названный «граничными ловушками», расположенный в
окиси очень близко к кремниевой/окисной поверхности, может задержать электроны
также. Некоторые окисные заряды отжигаются со временем и даже вносят вклад
в создание дополнительных поверхностных ловушек. Это создает эффект, который
называют «эффектом отдачи», и этот эффект показан на рис. 7.14.
ш
S
I
ш
X
ГС
О.
С
(О
I
ш
о
m
о
i_
о
О.
О
(Z
Время (логометрическая шкала)
Рис. 7.14. Эффект «отдачи» в n-канальном МОП-транзисторе, подвергшемуся
воздействию дозы излучения. Нормализация наблюдается после прекращения
облучения
Эффект «отдачи», конечно, является температурно-зависимым. Эффект
«отдачи» может также быть замечен, если доза облучения увеличивается без
прерывания выше данного значения (обычно приблизительно 1 МРад (Si)). В этом случае
генерация окисных зарядов насыщается, в то время как создание поверхностных
состояний — нет. В результате «отдача» наблюдается в п-канальных устройствах,
когда доза увеличена. Величинадозы, которой облучается устройство, также важна.
При низкихдозахокисные заряды имеют время, чтобы мигрировать на поверхность
кремний/окись и преобразоваться в поверхностные состояния. В результате эффект
«отдачи» может наблюдаться при более низких дозах. Это создает различие в
реакции на облучение между устройствами, используемыми в поле (например, в
космическом корабле, низкие дозы) и в условиях лаборатории (более высокие дозы).
Вызванные дозой эффекты сильно зависят от прямого и обратного смещения
затвора (front- and back-gate) транзистора. В худшем случае условия соответствуют
положительному смещению затвора (которое толкает дырки в окись к границе
Si—Si02). В р-канальных транзисторах генерация положительных зарядов и
поверхностных состояний вызывают увеличение абсолютной величины порогового
напряжения (то есть оно становится более отрицательным).
Облучение Отжиг
%3?
Глава 7. Особенности проектирования радиационностойких микросхем на основе КНС
и КНИ-структур
МОП КНИ-транзисторы с многими границами Si—Si02 (подзатворный окисел,
изолирующий окисел и полевой окисел) являются весьма чувствительным к
воздействию полной дозы, если не используются специальные методы повышения
их стойкости. В то время как методы повышения стойкости подзатворного оксида
КНИ подобны тем, которые применяются в обычных устройствах (например,
низко-температурный окисный рост), методы для предотвращения задней и краевой
утечки являются специфическими для КНИ. Классическое решение для избегания
формирования инверсного слоя у основания кремниевой пленки в п-канальных
устройствах состоит в том, чтобы увеличить пороговое напряжение нижнего
транзистора посредством внедрения примеси бора. В некоторых случаях может
использоваться обратнозатворное смещение, чтобы скомпенсировать индуцированную
излучением генерацию положительных зарядов во внутренний окисел. Создание
максимума легирования бором на обратной поверхности подразумевает исполь
зование частично обедненных устройств. Действительно, полностью обедненные
устройства обычно слишком тонки, чтобы позволить такое внедрение. Кроме того,
присутствие зарядов во внутренней окиси и поверхностных состояний на
поверхности кремнии — внутренняя окись вызывает смещение переднего порогового
напряжения и ухудшает работу устройств, если передняя и задняя поверхности
электрически соединены, как в полностью обедненных устройствах. Сообщается,
что частично обедненные КНИ-схемы, сделанные на кремниевой пленке толщиной
150 нм, способны выдерживать дозы до 300 МРад(51).
Управление токами краевой утечки в п-канальных устройствах также
представляет проблему, так как паразитные краевые транзисторы могут быть весьма
чувствительны к облучению из-за относительно толстых полевых оксидов. В
частности, LOCOS или окисленная меза-изоляция в контакте с гранями кремниевых
активных областей чувствительны коблучению. Пример индуцированного
излучением тока краевой утечки представлен на рис. 7.15. Проблемы краевой утечки могут
быть устранены посредством оптимизации легирования боковых стенок и полевых
окисных процессов роста или с помощью бескраевого устройства, или транзисторов,
где р+диффузия прерывает дорожки краевой утечки между п+ истоком и диффузией
стока. Обычно нет никакой проблемы краевой утечки в р-канальных устройствах.
Напряжение на затворе
Рис. 7.15. Ток краевой утечки, вызванный облучением
7.3. Физические явления в МОП/КНИ-транзисторах в условиях воздействия ИИ 433
Положительные заряды, сгенерированные высокими уровнями облучения
(> 500 KPaa(Si02)) в скрытом окисле полностью обедненных n-канальных МОП
КНИ-транзисторов, могут инвертировать поверхность нижнего канала, вызывая
рост тока утечки, даже если приложено отрицательное напряжение верхнего затвора.
Этотток утечки может быть усилен воздействием ионизации в переходе стока, что
ведет к «защелке полной дозы».
7.3.3. Эффекты импульсного облучения
Эффекты мощности дозы (импульсное облучение) имеют место, когда большая доза
электромагнитной энергии (рентгеновские и гамма-лучи) поглощается за короткий
временной интервал при событиях типа ядерных взрывов. Эффекты мощности
дозы упоминаются так же часто, как эффекты гамма-импульсов. Единица величины
дозы — Paa(Si)c_l, с одним Paa(Si) генерируется приблизительно 4-Ю13 пар в 1 см3
в кремнии. Если величинадозы высока, существенное число электронно-дырочных
пар может быть сгенерированно в кремнии. Разделение этих пар в пределах зон
обеднения устройства вызывает рост фототока. Задержанная диффузионная
компонента тока также наблюдается. Продолжительность задержанной компоненты
зависит от скорости рекомбинации фотосгенерированных носителей и от других
явлениях типа генерации носителей воздействием ионизации около обратносме-
щенного перехода стока. Пример быстрых и задержанных компонент тока показан
на рис. 7.16.
Сгенерированный фототок выражается формулой:
lp„ = QVdcplgiy{t\ (7.6)
где q — заряд электрона; Vde t — объем зоны обеднения, где происходит накопление
заряда (также называется «чувствительным объемом»); g — константа
генерации носителей в кремнии, которая равна 4,2-1013 электронно-дырочных пар на
см-3 Рад (Si)c_l.
_1 I I I 1 1 1 L-».
ю-7 ю-6 ю-5 ю-4 ю-3 ю-2 ю-1 1
Время после воздействия, с
Рис. 7.16. Быстрая и задержанная компоненты тока во времени после импульсного
облучения
C434 Глава 7. Особенности проектирования радиационностоиких микросхем на основе К НС
40 и КНИ-структур
-структур
а)
Jft
б)
>
7^
Подложка
р-типа
Зона обеднения
(чувствительный
объем)
ПЕ?
Захороненный
окисел
Кремниевая
подложка
Зона обеднения
(чувствительный
объем)
^р^_
%
Рис. 7.17. Размер зоны обеднения в обычном МОП (а) и МОП КНИ (б) транзисторе
В самых худших случаях все транзисторы «заливаются» свободными носителями
и становятся настолько проводящими, что шина напряжения питания является
фактически соединенной с землей, и напряжение питания сильно падает Главное
различие между обычными устройствами и устройствами КНИ выражается в
намного меньшем чувствительном объеме V&p найденном в устройствах КНИ, как
показано на рис. 7.17. В результате, индуцированный дозой фототок значительно
меньше в транзисторах КНИ, чем в обычных устройствах.
Как в случае единичного сбоя (SEU), фототок, сгенерированный в МОП КНИ.
может быть усилен паразитным боковым биполярным транзистором,
присутствующим в устройстве Действительно, дырочный ток, произведенный в пределах тела
МОП КНИ-транзистора. действует как ток базы для паразитного бокового NPN
биполярного транзистора (случаи n-канального устройства). В ответ на импульс
тока базы 1В, вызванный частицей, вырабатывается ток коллектора /с = |}f/e, и
уравнение (7.6) приобретает вид:
Ъ=9-Ъ-8-(1+ы-щъ
(7.7)
Ток биполярного усиления добавляется к фототоку, вызванному случаем
гамма-импульса Поэтому присутствие любого биполярного действия
транзистора даже с низким усилением (Bf < 1) добавляется к переходному току,
произведенному гамма импульсом. Этот эффект, конечно, более явен в устройствах
с коротким каналом, где Pf является большим Предложенные решения этой
проблемы — использование контакта к телу кармана, через который часть
базового фототока может шунтироваться, и введение примесей уменьшающих время
жизни внутри активной области КНИ МОП-транзистров. Как в случае SEU,
нужно указать, что сопротивление связей тела не равно нулю и что в результате
экстракция дополнительных носителей через связь тела является несовершенной
Полностью обедненные МОП-транзисторы являются более стойкими к эффектам
импульсного облучения чем частично обедненные транзисторы, потому чтоби-
полярное усиление является намного меньшим в полностью обедненных
транзисторах
7.4. Результаты экспериментальных исследовании образцов элементной базы 435
КМОП БИС на КН И-структурах Щ
7.4. Результаты экспериментальных исследований
образцов элементной базы КМОП БИС
на КН И-структурах
7.4.1. Состав тестовых элементов
Рассмотрим результаты экспериментальных исследований вольт-амперных
характеристик собранных в металло-полимерные корпуса образцов тестовой матрицы
элементного состава КНИ/КМОП БИС при воздействии у-облучения с полной
дозой в диапазоне от 104 до 106 Рад.
Матрица была изготовлена по стандартному технологическому процессу
изготовления КМОП БИС в КН И-структурах диаметром 150 мм Поперечное сечение
и основные констуктивно-технологические параметры приведены на рис. 7 18 и в
табл. 7.4 соответственно
II
!| ?}
ill Р SI N- №
Рис. 7.18. Поперечное сечение КНИ/КМОП БИС
Таблица 7.4. Конструктивно-технологические параметры элементов КНИ/КМОП БИС
Обозначение
НО
HI
Н2
НЗ
Н4
Н5
Н6
Н7
Элементы структуры
Подложка
Окисел скрытый
Карман Р-типа
Подлегирование канала
N-МОП тр-ра
Карман N-типа
Подлегирование канала
Р-МОП тр-ра
Программирование
Окисел подзатворный
Толщина,
мкм
460+20
0,38
0,24
-
0,24
-
-
0,03+0,0020
Тип
проводимости
р
-
р
-
п
-
п
-
Материал
Si, легированный бором
КДБ12(100)
Оксид кремния
Si, легированный бором
Si, легированный бором
Si, легированный фосфором
Si, Jiei иронанный бором
Si, легированный фосфором
Оксид кремния
436
Глава 7. Особенности проектирования радиационностойких микросхем на основе КНС
и КНИ-структур
Таблица 7.4 (окончание)
Обозначение
Н8
Н9
НЮ
Н11
Н12
Н13
Н14
Н15
Н16
Н17
Н18
Н19
Н20
Элементы структуры
Затвор
СЛС Р-типа
СЛС N-типа
Окисел пристеночный
Р+-стоки
N+-ctokh
Межслойный диэлектрик — 1
Конденсатор
Межслойный диэлектрик — 2
Металлизация 1
Межслойный диэлектрик — 3
Металлизация — 2
Пассивация
Толщина,
мкм
0,37±0,03
0,24
0,24
0,25±0,10
0,24
0,24
0,035±0,005
0,17±0,02
0,70±0,08
0,025±0,002
0,10±0,01
0,45±0,05
0,06±0,01
0,70 ±0,1
1,0±0,1
0,04±0,01
0,4±0,04
0,7±0,07
Тип
проводимости
п
р
п
-
р
п
п
-
-
-
-
-
Материал
Поликремиий, легированный
фосфором
Si, легированный бором
Si, легированный фосфором
Оксид кремния
Si, легированный бором
Si, легированный мышьяком
Нитрид кремния
Поликремний, легированный
фосфором
Оксид кремния
Ti
TiN
Al+Si
TiN
Оксид кремния
Al+Si
TiN
Оксид кремния
Нитрид кремния
Всего было исследовано 7 различных конструктивно-технологических
вариантов тестовых элементов:
1. резисторы выполнены в разных слоях кремния и поликремния (2 типа
элементов);
2. конденсаторы с подзатворным окислом и с захороненным окислом в качестве
диэлектрика;
3. цепочки диодов различной конфигурации, выполненных в п- и р-карманах;
4. п- и р-канальные МОП-транзисторы различной конфигурации (3 типа
элементов).
В тестовой матрице использовались также наборы п- и р-канальных МОП-
транзисторов с различными соотношениями длины L и ширины Wканала разной
конфигурации: без запитки канала, с линейной запиткой канала, с Н-образной
запиткой канала и с 2Т-образной (только п-МОП) запиткой канала, которые
представлены на рис. 7.19.
7.4. Результаты экспериментальных исследовании образцов элементной базы 437
К МОП БИС на КН И-структурах
$
а)
\
ч
D
' -запитка
Р
Ozz
-г
1 ^
П
исток
п
N исток
Р*-загтитка.
О
П
N-исток
D
Р
О
Р
сток
D
□
□
□
/
/
' I Р*-исток | у
D
Г;
N запитка
титка
й
п
N сток
□
'-исток
□
N ^запитка
Р*-*1СТ0К
а
□
□
□
Р^-сток
п
а
□
□
б)
в)
Рис. 7.19. Варианты запитки канала МОП-транзистора: без запитки канала (а)"
линейная запитка канала (исток встык с запиткои) (б); линейная запитка
канала (исток с зазором к запитке) (в)
С 4 3 8 Глава 7. Особенности проектирования радиационностоиких микросхем на основе К НС
&У и КНИ-структур
-структур
Р*-запитка
DDD
I
D
d
■ D
1 D
N сток ^^И^^^
□ □ D
,. Р-залитка
N -запитка
DDD
1
D D
п а
Р*-сток
DDD
N -запитка
Р-зап^т* а
N -сток
1 D □
D Р
л
D
Р*-запит а
Д)
Рис. 7.19 (окончание). Варианты запитки канала МОП-транзистора: Н-образная
запитка канала (Р-карман, N-карман) (г); 2Т-образная запитка канала
(Р-карман) (д)
7.4.2. Методика проведения эксперимента
С заказчиком была оговорена методика проведения испытаний, определены
параметры и режимы измерений элементной базы КМОП БИС до и после проведения
облучения
7.4. Результаты экспериментальных исследований образцов элементной базы
КМОП БИС на КНИ-структурах
439
Исследование экспериментальных образцов тестовой матрицы в корпусах
при воздействии облучения проводили в гамма-установке на основе изотопного
источника Со60 с мощностью дозы 37,45 Р/с. Образцы помещались в
специальный держатель, который опускался в реактор. При открытии заслонки реактора
начиналось облучение образцов у-квантами. После облучения образцы извлекали
из реактора и подключали к измерительной аппаратуре.
Испытания проводились в активном режиме, то есть во время облучения на
образцы подавалось определенное напряжение. Так как любое электромагнитное
возмущение или воздействие статического заряда, как во время, так и после
облучения, может вызвать серьезные изменения в состоянии испытуемого образца
(вплоть до пробоя), то для проведения испытаний и измерений было изготовлено
специальное устройство, позволившее минимизировать влияние вышеуказанных
явлений. За основу было взято контактное устройство с несколькими разъемами,
в которое помещался корпус испытуемого кристалла тестовой матрицы. В
соответствии со схемой разварки выводов корпусов тестовой матрицы была
разработана схема подсоединения контактного устройства через эти разъемы к установке
у-облучения и измерительной аппаратуре.
Выводы всех корпусов тестовой матрицы были распаяны на разъемы типа СОМ
(D1N9). До начала облучения образцов у-квантами и после окончания облучения все
выводы разъемов соединялись с «землей». Это предотвращало влияние
коммутационных выбросов напряжения в момент срабатывания реле перемещения заслонки
реактора и исключало воздействие статического электричества в процессе
загрузки-выгрузки образцов из реактора и подключения их к измерительной аппаратуре.
При работе с экспериментальными образцами оператор надевал антистатический
браслет. В момент облучения выводы исследуемого образца подключались через
эти разъемы к требуемым потенциалам, а при измерениях параметров элементов
тестовой матрицы — к измерительной аппаратуре.
Для подачи необходимого напряжения на выводы экспериментальных
образцов использовались два стабилизированных источника питания Б5-13. Дрейф
напряжения в течение времени облучения не превышал ±20 мВ. Измерение
параметров исследуемых экспериментальных образцов проводилось с помощью
ПНХТ Л2-56. Для фиксации результатов использовалась цифровая фотокамера
Canon A410, установленная на штативе перед экраном ПНХТ. Это позволило
значительно сократить время проведения измерения параметров испытываемых
образцов тестовой матрицы и повысить точность измерений за счет
компьютерной обработки снимков.
Для подключения экспериментальных образцов тестовой матрицы к
измерительной аппаратуре был изготовлен четырехканальный коммутатор, который
позволил упростить проведение измерений. Коммутатор состоит из 4
электромеханических реле типа РЭС-60 и нескольких переключателей. Реле служат для
устранения «дребезга контактов» при подключении выводов контактного
устройства к измерительной аппаратуре. Дополнительный ток, вносимый коммутатором
в измеряемый сигнал, не превышал 0,1 пА, что не влияло на точность измерений.
Исследования экспериментальных образцов тестовой матрицы проводились
в следующей последовательности. Первоначально были замерены все параметры
440
Глава 7. Особенности проектирования радиационностойких микросхем на основе КНС
и КНИ-структур
исследуемого образца в соответствии с методикой проведения измерений. Затем
тестовый образец помещался в реактор на время, за которое он получал полную дозу
облучения 104 Рад. После извлечения его из реактора замерялись все его параметры.
Время от момента окончания облучения и до начала измерения параметров
исследуемого образца составляло < 90 секунд. Сам процесс измерений параметров также
не превышал 90 секунд. Исследуемый образец оставался в контактном устройстве,
а через 15 минутснова проводились измерения параметров для определения
величины релаксации облученного образца. Затем проводились повторные измерения
параметров через определенные промежутки времени.
Аналогично в реактор помещался второй тестовый образец, который получал
полную дозу облучения 5-104 Рад. Третий — получал полную дозу облучения 105 Рад,
четвертый — 5105 Рад и пятый — 106 Рад. Если какой-то образец не выдерживал
определенную дозу облучения (например. 105 Рад), то последующий облучался
меньшей дозой (для нашего примера это 7104 Рад).
Таким образом, каждый экспериментальный образец получил только одну
полную дозу облучения, за исключением образца № 4-2-2, который был облучен
полной суммарной дозой 106 Рад за два приема (8-105 рад и 2-105). Это было сделано
из-за недостаточного количества предоставленных заказчиком образцов.
7.4.3. Экспериментальные результаты
Полученные данные по измерению вольт-амперныххарактеристикэлементной базы
КМОП БИС в КНИ-структурах при воздействии у-облучения были обработаны и
представлены в виде таблиц и графиков. Корпуса экспериментальных образцов
тестовой матрицы были промаркированы следующим образом: № пластины —
№ сборки — № кристалла.
7.4.3.1. Резисторы
Резисторы сформированы в разных слоях кремния и поликремния при
изготовлении тестовой матрицы элементов КМОП БИС и представлены тестовыми сборками
с условными обозначениями 9 и 10. Их технологические параметры приведены
в табл. 7.5.
Таблица 7.5. Параметры тестовых резисторов
Параметр
Поверхностное сопротивление слоя
Слой
Размер
Режим
измерений
Обозначение
Номера
выводов
и их
назначение
±
Значение
параметра,
кОм
Мин.
Макс.
Сборка 9
N-карман
Программирование
N+-ctok
ПКК1
1 квадрат, (50x50) мкм
10 квадратов, (15x150) мкм
10 квадратов, (15x150) мкм
50 квадратов, (2x100) мкм
U=5B
U=5B
U=5B
U=5B
Я1
R1
R3
Я4
26
28
28
30
27*
27
29
29
20
5
0,2
2
100
15
1,0
3
7.4. Результаты экспериментальных исследований образцов элементной базы
КМОП БИС на КНИ-структурах
441
Таблица 7.5 (окончание)
Параметр
Поверхностное сопротивление слоя
Слой
ПКК1
Р-карман
Р+-охрана
Р+-сток
Размер
1 квадрат, (50x50) мкм
1 квадрат, (50x50) мкм
1 квадрат, (50x50) мкм
10 квадратов, (15x150) мкм
Режим
измерений
и=\в
и=-ъв
и=-ъв
и=-ъв
Обозначение
Л5
R6
/77
R&
Номера
выводов
и их
назначение
30
32
33
34
±
31
33*
34*
35
параметра,
кОм
Мин.
0,2
5
5
1
Макс.
0,3
10
10
2,5
Сборка 10
ПКК2
ПКК2
ПКК2
ПКК2
50 квадратов (2x100) мкм
50 квадратов (2x100) мкм
1 квадрат (50x50) мкм
1 квадрат (50x50) мкм
и=ьв
</=5В
</=5В
</=5В
#1
R1
R3
Я4
9
10
11
12
10
11
12
13
30
30
3
3
70
70
7
7
* — при измерениях параметров эти выводы должны быть заземлены.
Выводы всех резисторов были распаяны на разъем контактного устройства.
При облучении на резисторы подавалось напряжение +5 В и —5 В от двух блоков
питания типа Б5-13 в соответствии со схемой, приведенной на рис. 7.20. Общая
точка блоков питания была заземлена.
Сборка 9
Рис. 7.20. Сборки
Измерения параметров резисторов проводили при помощи ПНХТ Л2-56. На
выводы резисторов подавалось напряжение в соответствии с режимами,
приведенными в табл. 7.5.
Результаты измерения экспериментальных образцов резисторов приведены
в табл. 7.6.
442 Глава 7. Особенности проектирования радиационностоиких микросхем на основе КНС
jg(/ и КНИ-структур
Таблица 7.6. Параметры измерения экспериментальных образцов резисторов
Резистор
Сопротивление, кОм
Исходное
БГУИР
После облучения через
1 5 мин.
15 мин
80 мин
17 ч 20 мин.
Сборка 9
Образец № 4-9-7 Полная доза 10s Рад
9-Я1
9-Я2
9-ЛЗ
9-/?4
9-Л5
9-Я6
9-/77
9-Л8
37,037
13,333
0,781
1,574
28,571 (Ом)
40,984
8,641
1,315
37,736
13,699
0,806
1,6
28,986 (Ом)
90,909
11,111
1,351
37,879
13,699
0,793
1,587
30,534 (Ом)
91,743
10,753
1,333
I
Образец № 4-9-4. Полная доза 10е Рад
9-Я1
9-Л2
9-ЛЗ
9-/?4
9-Л5
9-Л6
9R7
9-Л8
49 2
14,29
0,617
1,6 Л
",3 (Ом)
23,8
7,14
1,351
51,546
13,889
0,595
1,613
32 (Ом)
21,277
6,849
1,309
Образец № <
10-Я1
10-Л2
10-ЛЗ
10-Я4
90,909
90,909
1,515
1,527
25,974
14,388
0,610
1,626
31,35 (Ом)
138,89
13,423
1,3245
Сборка 10
И0-6. Полная
90,909
91,743
1,515
1,527
28,169
14,493
0,595
1,613
31,01 (Ом)
120,48
12,987
1,316
25 907
3125
14,925
0,610
W 3
30,3 (Ом)
135,14 96,154
13,оЗЗ
11,905
1,351
доза 10е Рад
90,909
91,743
1,515
1,527
I
Измерения параметров резисторов после облучения через 80 мин и 17 ч 20 мин
были проведены на ПНХТ J12-56 Для возможности корректировки результатов
измерений исходные параметры резисторов были замерены на обоих ПНХТ
Измерения проведенные на втором приборе, выделены в таблице серым цветом и
обозначены аббревиатурой «БГУИР»
Форма ВАХ резисторов представляет собой прямую линию, за исключением
резисторов R\, R6. и R1 сборки 9, которые нелинейны ВАХ этих резисторов в
сравнении с резистором со стандартной ВАХ (9-Л2) приведены в табл. 7.7.
7.4. Результаты экспериментальных исследовании образцов элементной базы 443 \
К МОП БИС на КН И-структурах ^
Таблица 7.7. ВАХ резисторов до и после облучения
Резистор
9-Я1
9-Я2
9-Я6
9-Л9
Исходный
После облучения 10е Рад через
1,5 мин. 1 15 мин
1
1
7.4.3.2. Диоды
Диоды сформированы вп-и р-карманах слоев кремния КН И-структур и
представляют собой МОП-транзисторы вдиодном включении (затворсоединен с истоком)
В тестовой матрице диоды собраны в цепочки (сборка 7) Цепочки состоят из
единичных диодов с одинаковой длиной затвора {L — 3 мкм) и различной шириной
{\¥=Ъ, 10,20, 100 мкм) Количество диодов в цепочках разное, но суммарная
ширина диодов во всех тестовых цепочках составляет 600 мкм. Их технологические
параметры приведены в табл. 7.8
444 Глава 7. Особенности проектирования радиационностойких микросхем на основе КНС
g^" и КНИ-структур
Таблица 7.8. Параметры тестовых диодов
Параметр
Режим
измерений*
Обозначение
Значение параметра
Мин.
Макс.
Огранич.
Диоды N+-ctok — Р-карман
Ток утечки, мкА
Напряжение пробоя, В
UC=8B
/с=10нА
/у
проб.
-0,01
8
0,01
-
-
20
Диоды Р+-сток — N-карман
Ток утечки, мкА
Напряжение пробоя, В
UC = -8B
/с = -10нА
t.
''проб.
-0,01
-
0,01
-8
-
-20
•</,= </„ =</„ = <> в.
Выводы цепочек тестовых диодои были распаяны на разъем контактного
устройства.
При облучении все выводы диодов были заземлены.
Измерения параметров диодов проводили при помощи ПНХТ Л2-56. Общие
затворы диодов были соединены с общими истоками и подложкой. На стоки
диодов через коммутатор подавалось напряжение в соответствии с режимами,
приведенными в табл. 7.8. Результаты измерения экспериментальных образцовдиодов
приведены в табл. 7.9.
Таблица 7.9. Параметры измерения экспериментальных образцов диодов
Диод*
Параметр
Режим измерений
Исходное
После облучения
Образец № 4-7-4. Полная доза 10е Рад
гГ-р-карман
X
я
s
о.
я
*
с:
■
+
о.
1
2
3
4
1
2
3
4
проб.
'у.
"проб.
1,
"проб.
'у.
проб.
'у.
"проб.
1,
проб.
'у.
<w
1,
"проб.
'у.
/=10нА
U=8B
1= 10 нЛ
U=8B
1= 10 нА
U=8B
/=10нА
U=8B
/=-10нА
U=-8B
/=-10нА
U=-8B
/=-10нА
U=-8B
/=-10нА
U=-8B
13,1В
<0,1нА
12,9 В
0,5 нА
13 В
<0,1нА
12,9 В
<0,1нА
-12,8 В
<-0,1нА
-12,9 В
<-0,1нА
-13,1В
<-0,1нА
-13 В
<-0,1нА
14В
<0,1нА
13/1 В
0,5 нА
13,5 В
<0,1нА
13,5 В
<0,1нА
-12,7 В
<-0,1нА
-12,7 В
<-0,1нА
-12,8 В
<-0,1нА
-12,9 В
<-0,1нА
* 1—200 параллельных диодов, W\ диода = 3 мкм,
2—60 параллельных диодов, W\ диода = 10 мкм,
3—30 параллельных диодов, W\ диода = 20 мкм,
4—6 параллельных диодов, W\ диода = 100 мкм.
7.4. Результаты экспериментальных исследований образцов элементной базы
КМОП БИС на КНИ-структурах
445
7.4.3.3. Конденсаторы
Тестовая сборка 8 позволила провести измерения пяти различных конденсаторных
структур. В трех из них диэлектриком являлся подзатворный диэлектрик, а в двух
других в качестве диэлектрика был захороненный окисел. Технологические
параметры конденсаторных структур приведены в табл. 7.10.
Таблица 7.10. Параметры тестовых конденсаторов
Параметр
Режим
измерений*
Обозначение
Значение параметра
Мин.
Макс.
Конденсаторы на подзатворном окисле. Площадь обкладок S = 80x125 = МО6
С1: ПКК (не перекрывает активную структуру) — SiO, — N
Ток утечки, мкА
Напряжение пробоя, В
</с=15 В
1с= 10 нА
Ц.рсб.
/„
-0,1
10
-карман
0,1
30
Огранич.
мкм2
-
40
С2: ПКК (перекрывает активную структуру) — SiO, — N-карман
Ток утечки, мкА
Напряжение пробоя, В
^=15 В
/с=10нА
Ц.Щ*.
In
-0,1
10
СЗ: ПКК (не перекрывает активную структуру) — SiO, — Р
Ток утечки, мкА
Напряжение пробоя, В
ис=-гв
/с = -10нА
И-*
4.
-0,1
-30
Конденсаторы на захороненном окисле. Площадь обкладок S =
0,1
30
-карман
0,1
-15
-
40
-
-40
= 1,12-10s мкм2
С4: N-карман — BOX — подложка
Ток утечки, мкА
Напряжение пробоя, В
<4=15 В
/с=10нА
</_*.
4,
-0,1
-30
0,1
-10
-
-70
С5: Р-карман — BOX — подложка
Ток утечки, мкА
Напряжение пробоя, В
<4=15 В
/с=10нА
<U.
L
-0,1
15
0,1
30
-
70
Измерения параметров тестовых конденсаторов проводили, используя два
разъема контактного устройства с максимально короткими соединительными
проводниками для уменьшения паразитной емкости. При облучении на обкладки
конденсаторов подавалось напряжение смещения 5 В, при котором обкладка из
полупроводникового материала, либо наименее легированная область, находилась
в режиме обогащения носителями заряда (для кремния n-типа это отрицательный
потенциал, для р-типа — положительный):
• Для конденсаторов с подзатворным окислом в качестве диэлектрика:
— на верхнюю обкладку конденсатор с карманом п-типа (ПКК1) подавалось
положительное относительно земли напряжение смещения +5 В;
— на нижнюю обкладку конденсатор с карманом р-типа (П КК1) подавалось
отрицательное относительно земли напряжение —5 В;
— карманы п- и р-типов соединялись с подложкой и заземлялись.
• Для конденсаторов с захороненном окислом в качестве диэлектрика:
— на n-карман конденсатора подавалось отрицательное относительно
подложки напряжение смещения —5 В;
— на р-карман конденсатора подавалось положительное относительно
подложки напряжение смещения +5 В;
— подложка заземлялась.
446
Глава 7. Особенности проектирования радиационностойких микросхем на основе КНС
и КНИ-структур
Измерения токов утечки проводили на ПНХТЛ2-56. Вольт-емкостные
характеристики измеряли с помощью специально разработанного и изготовленного прибора,
за основу измерения которого взят принцип RC делителя. Частота измерительного
сигнала 2 МГц, амплитудное значение измерительного сигнала 50 мВ. Максимальный
диапазон напряжения смещения прибора в пределах от — 50 В до +50 В.
Измерение параметров конденсаторных структур после облучения проводили
в два этапа. Сразу после окончания облучения измеряли токи утечки при смещениях
+5 В и —5 В. На втором этапе проводили регистрацию вольт-ем костных
характеристик конденсаторных структур. Повторные измерения провели через 24 часа и
14 суток после облучения.
Регистрация характеристик конденсаторных структур с подзатворным окислом
в качестве диэлектрика производилась при линейной развертке напряжения смещения
d диапазоне от 5 Вдо+5 В. Первоначальное направление развертки выбиралитаким
образом, чтобы обкладка конденсатора из полупроводникового материала входила
в насыщение. То есть для конденсаторных структур с обкладкой из кармана п-типа
потенциал на кармане разворачивали от нулевого значения в отрицательном, а затем
в положительном направлениях; а для конденсаторов с карманом р-типа — наоборот.
При измерении конденсаторов с захороненным окислом в качестве
диэлектрика, напряжение смещения, подаваемое на обкладку из полупроводникового
материала, разворачивали от нуля до —50 В, затем до +50 В (для конденсатора на
кармане n-типа), либо в обратном направлении для конденсатора на кармане р-типа.
Подложка в обоих случаях была заземлена.
При измерениях учитывалась емкость контактного устройства с соединительными
проводами, которая составляла 3 пФдля конденсаторов с подзатворным
диэлектриком и 1,2 пФдля конденсаторов с захороненным окислом в качестве диэлектрика.
Результаты измерений параметров тестовых конденсаторов приведены
в табл. 7.11. Токи утечек всех конденсаторов, для которых значение не указано,
составляют менее 100 пА.
Таблица 7.11. Параметры экспериментальных образцов конденсаторов
Номер
Параметр
Исходное
Ч/з30мин
Ч/з24ч
Ч/з 14 суток
Конденсаторы на подзатворном диэлектрике
Образец 2-8-1. Полная доза 10s Рад
а
а.
а
С»,,пФ
С*»»пФ
С„„пФ
С*„пФ
dy, мВ
С„„пФ
С^пФ
dy, мВ
Утечки 3,5 мкА
14,76
7,05
14,38
5,39
Утечки 3,5 мкА
14,61
7,01
-60
14,35
5,25
-100
Образец 4-8-9. Полная доза 10е Рад
С1
С»,,пФ
СдалФ
dy, мВ
14,51
4,25
-
14,40
5,58
-250
14,45
5,40
-230
14,25
5,20
-160
7.4. Результаты экспериментальных исследовании образцов элементной базы 447 )))
К МОП БИС на КН И-структурах 3
Табл и ца 7.11 (окончание)
Номер
а.
а
С4
а
Параметр
СздаПФ
С^пФ
dy, мВ
С^пФ
С^пФ
dn мВ
Кон
0
С^пф
СдаПФ
d» мВ
С^пФ
С«».пФ
</и мВ
Исходное
14,82
5,06
-
14,56
7,96
Ч/з 30 мин
Утечки более
100 мкА
-
14,30
8,28
-530
денсаторы на захороненном оки
бразец 2-8-5. Полная доза 105 Ра
7,78
3,53
-
6,50
5,44
-
7,71
3,53
-
6,38
5,50
-
Ч з24ч
-
14.25
8,27
-500
еле
Д
Ч з 14 суток
-
14.20
8,19
-500
Образец 2-8-8. Полная доза 10е Рад
СЛ
С,
С^пф
СддаПФ
dy, мВ
С^пф
С^пФ
</и мВ
8,54
3,79
-
6,50
6,09 (?)
8,49
6,84
-
6,64
5,79
8,39
6,76
-
6,62
5,77
8,44
6,75
-
6,54
5,68
-
Сет — емкость в насыщении;
Сл . — емкость в обеднении;
^ — смещение вольт-емкостной характеристики по сравнению с исходной
Вольт-емкостные характеристики конденсаторных структур до и после
облучения приведены на графиках в табл. 7.12. На графиках по оси А"отложено значение
потенциала на П КК затворе конденсаторов С\ — СЗ, а для конденсаторов С4 и CS по
оси X отложено значение подаваемого потенциала смещения на карман.
Таблица 7.12. Вольт-емкостные характеристики тестовых конденсаторов
Конденсаторы на подзатворном диэлектрике
Полная доза 105 Рад. Образец 2-8-1. Конденсаторы С2 и СЗ
15-1
14-
13-
12-
Емкость, пф
<0
6-
Корпус 2-
-3
1-8 С2 2
1
1 До облучения
2 ЗОмин после облучения
-2-10 1 2 3
Напряжение в
14'
13'
£.'
t 11.
£
g 10
г
ш 9<
8'
7.
1
1 До облучения
2 ЗОмин после облучения
-2-10 1
Напряжение В
Корпус 2 1 8 СЗ
2
С448 Глава 7. Особенности проектирования радиационностоикихмикросхем на основе КНС
4W и КНИ-структур
Таблица 7.12 (окончание)
Полная доза 10е Рад Образец 4-8-9 Конденсаторы Cl и СЗ
4. Корпус4-8 9С
1—До облучения
2—30 мин после облуча
3-^—24ч после о6лу"="""
4 14дн после об! ю
I ■ I ■ I
-2 0 2
Напряжение в
12-
И-
Корпус 4-8 9 СЗ
I—До облучения
2 ЗОмин послеоблучегам
3 24ч"~-"~ -- -w
4 14 д] ния
-2 0 2
Напряжение В
Конденсаторы на захороненном окисле
Полная доза 105 Рад. Образец 2-8-5. Конденсаторы СЛ и С5
3 .
Корпус 2-<=->; С4
1 До облучения
2 ЗОмин после облучения
скорость сканирования 18/с
Э ЗОмин после облучения
скорость сканирования 01 В/с
-40
-20
■ I ■
0
Напряжение В
40
«0-
5-
0-
4 5-
4 0-
К
гус 2-8-5 CS
с^гЧ
\ М
V\ /
V-^w
^\ 7
V
' -.
(,y-\lZ*-~~' г-
1 До облучения
2 ЗОмин после облучения
-40
-20
20
40
напряжение В
Полная доза 10б Рад. Образец 2 8 8. Конденсаторы СЛ и С5
V 1 vvl
\|
—^Дооблучения ]
° —ЗОмин после облучения
^»24ч ПС110 пЛ™я,лиИЯ
14дн эния
Корпус 2 8-8 С4
^ 2
»"— Т
\ 1
-40
-20
20
40
напряжение в
65
60-
55
Корпус 2-8-8 С5
—Дооблучения
2 30 ппгпеоблучения
3 24 блучения
4
-20 0 20
Напряжение в
7.4.3.4. Транзисторы
Наборы п- и р-канальных транзисторов тестовой матрицы элементов КМОП БИС
с различными соотношениями длины и ширины канала и разной конфигурацией
запитки канала собраны в тестовые сборки 1,2 и 4. Их технологические параметры
приведены в табл. 7.13.
7.4. Результаты экспериментальных исследований образцов элементной базы
КМОП БИС на КНИ-структурах
449
Таблица 7.13. Технологические параметры тестовых транзисторов
Параметр
Режим
измерений*
Обозначение
Значение параметра
Мин.
Макс.
Огранич.
N-канальный транзистор
Ток стока, мкА
Пороговое напряжение, В
Ток утечки, мкА
Uc = U, = 5 В
4 = 0,1 мкА,
и = и
"с **з
64 = 3 в,
и, = ов
4,
Ц*.
',
50
1,0
-0,01
-
2,5
0,01
-
5,0
-
Р-канальный транзистор
Ток стока, мкА
Пороговое напряжение, В
Ток утечки, мкА
UC=U3 = -5B
/с = -0,1 мкА,
и = и
"с **з
ис = -з в,
и, = ов
4,
пор.
1,
-
-2,5
-0,01
-20
-1,0
0,01
-
-5,0
-
и подложки
Выводы всех транзисторов были распаяны на два разъема контактного
устройства— отдельно р-канальные и п-канальные. В момент облучения все выводы
транзисторов р-типа были подключены к «земле». У транзисторов n-типа все истоки и
стоки также заземляли, а на затворы подавали напряжение +5 В.
Измерения параметров тестовых транзисторов проводили при помощи ПНХТ
Л2-56. На выводы транзисторов через коммутатор подавалось напряжение в
соответствии с режимами, приведенными в табл. 7.14. При измерениях придерживались
следующей последовательности:
1. пороговые напряжения;
2. токи утечек;
3. выходные вольтамперные характеристики.
Пороговые напряжения по уровню 0,1 мкА замеряли на П НХТ в режиме
«утечки» с ручной разверткой напряжения. Затем ПНХТ переключали в основной режим
развертки и фиксировали форму кривой порогового напряжения с разрешением
1 мкА/дел. при помощи фотокамеры.
Первоначально измеряли n-канальные транзисторы, потом р-канальные.
Длительность серии измерений не превышала 150 секунд для каждого из типов
транзисторов. Затем серию измерений параметров транзисторов повторяли через
15 минут после окончания облучения. Повторные измерения параметров
экспериментальных транзисторов проводили через определенные промежутки времени
в Б ГУ ИР на другом ПНХТ.
Результаты измерения экспериментальных образцов транзисторов тестовых
сборок 1, 2 и 4 приведены в табл. 7.14—7.16.
450 Глава 7. Особенности проектирования радиационностоиких микросхем на основе К НС
jg(/ и КНИ-структур
Таблица 7.14. Параметры экспериментальных образцов транзисторов (сборка 1)
Параметр
Тр-
тор
Режим
измер. 1 '
После облучения, через
1,5 мин.
15 мин.
90мии.
120 мин.
1 сутки
Образец 18. Полнап доза 104 Рад
п-канальный
"ш.
',
1
С
1
II
III
IV
1
II
III
IV
1
II
III
IV
U =U
ul= OB
/c = 0,1mkA
l/c = 3B
U3 = 0B
и =ов
U=U=5B
UK = 0B
0,9 В
0,9 В
1,3 В
1,1В
<1нА
<1нА
<1нА
<1нА
2170 мкА
290 мкА
260 мкА
420 мкА
0,9 В
0,9 В
1,3 В
1,0 В
<1нА
<1нА
<1нА
<1нА
2100 мкА
280 мкА
250 мкА
410 мкА
' 0,9 В
0,95 В
1,4 В
1,1В
1нА
1нА
<1нА
" 1нА
ЮмкА
290 мкА
260 мкА
430 мкА
р-канальныи
"~Р
',
1
с
1
II
III
IV
1
II
III
IV
1
II
III
IV
и =u
4 = OB
/=-01 мкА
Uc = -3B
</3 = 0B
и =ов
и
U = U = -5 В
4 = ов
"ш.
1
ТР
1
С
1
II
III
IV
1
II
III
IV
1
II
III
IV
Ч = ов
/=0,1 мкА
ис=зв
и=ов
и=ов
и
U =U = 5B
и=ов
и
-1,4 В
-1,6 В
-1,7 В
-1,55 В
<-1нА
<-1нА
<-1нА
<-1нА
—1200 мкА
-150 мкА
-100 мкА
-180 мкА
-1,5 В
-1,65 В
-1,7 В
-1,6 В
<-1нА
<-1нА
<-1нА
<-1нА
—ПООмкА
-138 мкА
-90 мкА
-160 мкА
Образец 20. Полная доза 5-10* Р
п-канальный
0,9 В
1В
1,4 В
1,1В
<1нА
<1нА
<1нА
<1нА
2200 мкА
275 мкА
240 мкА
385 мкА
ов
ов
1,2 В
0,3 В
КЗ
КЗ
600 нА
6мА
и/о
н/о
195 мкА
н/о
ОВ
ОВ
1,2 В
0,3 В
8нА
8нА
500 нА
6мА
и/о
н/о
195 мкА
н/о
-1,45 В
-1,6 В
-1,7 В
-'6 В
-1нА
-1нА
<-1нА
-1нА
пл)мкА
— 145 мкА
-95 мкА
—165 мкА
ад
0В ' ОВ
ОВ
135 В
0,45 В
ОВ
1,35 В
0,45 В
•*■ 1 нА 1 •*■ 1 нА
ОВ
ОВ
1,4 В
0,5 В
*- 1нА
<1нА 1 <1нА ' <1нА
480 нА ' 450 нА ' 450 нА
6 мА ' 6 мА
1 О
н/о
ю^чкА
н/о
6 мА
о
н о
mi мкА
н/о
н о
190 мкА
н/о
7.4. Результаты экспериментальных исследовании образцов элементной базы 4 5
К МОП БИС на КН И-структурах
Таблица 7.14 (окончание)
Параметр
Тр-
тор
Режим
измер.
До облуч.
После облучения, через
1,5 мин.
15 мин.
90 мин
120 мин.
1 сутки
р-канальный
и
пор
/
ТР
1
С
1
II
III
IV
1
II
III
IV
1
II
III
IV
uc = u
t/=OB
/=-0,1 mkA
Uc = -3 В
U = QB
U=0B
и
Uc = U^-5B
UK = 0B
"ш.
4.
4
1
II
III
IV
1
II
III
IV
1
II
III
IV
и =u
и1=ов
/=0,1 mkA
и = ъв
ц=ов
U„ = 0B
U =U =5B
и =ов
и
-1,35 В
-1,5 В
-1,7 В
-1,55 В
<-1нА
<-1нА
<-1нА
<-1нА
1300 мкА
160 мкА
100 мкА
185 мкА
-1,6 В
-1,7 В
-1,8 В
-1,7 В
<-1нА
<-1нА
<-1нА
<-1нА
1100 мкА
128 мкА
80мкА
120 мкА
-1,5 В
-1,7 В
-1,8 В
-1,7 В
<-1нА
<-1нА
<-1нА
<-1нА
ПООмкА
130 мкА
82мкА
130 мкА
Образец 19. Полная доза 7 • W Р
п-канальный
0,9 В
0,9 В
1,35 В
1,1В
<1нА
<1нА
<1нА
<1нА
2350 мкА
310 мкА
280 мкА
450 мкА
0,2 В
обрыв
0,6 В
0,3 В
КЗ
КЗ
20 нА
60 нА
н/о
н/о
3,6 мкА
4,4 мкА
0,15 В
обрыв
0,6 В
0,25 В
КЗ
КЗ
18 нА
60 нА
н/о
н/о
5,6 мкА
6,6 мкА
-1,5 В
-1,6 В
-1,5 В
-1,65 В
-1,8 В , -1,8 В
-1.7 В
< 1нА
<-1нА
<-1нА
<-1нА
-1,65 В
-1,5 В
-1,65 В
-1,8 В
-17В
-1нА 1нА '
<-1нА
<-1нА
-1нА
1040 мкА ■40мкА
124 мк А 136 мкА
82мкА
132 мкА
<-1нА
<-1 нА
<-1нА
1140мкА
136 мкА
84 мкА 86 мкА
132 мкА | 134 мкА
ад
0 12 В
0 25 В
обрыв обрыв
0,65 В
0 25 В
КЗ |
КЗ I
13 нА
52 нА
н
н/о
—
5 6 мкА
6,8 мкА |
0,8 В
0,4 В
5мА
2,5 мА 1
10 нА
30 нА
н >
н/о
2 2мкА
2 7мкА
р-канальный
"ш.
4.
4
1
II
III
IV
1
II
III
IV
1
II
III
IV
и =u
и1=ов
/=-0,1 mkA
U=-3B
U3 = 0B
U„ = OB
и =и=-ъв
и =ов
и
-1,4 В
-1,55 В
-1,7 В
-1,6 В
<-1нА
<-1нА
<-1нА
<-1нА
-1140мкА
-150 мкА
-110мкА
-185 мкА
-1,6 В
-1,7 В
-1,8 В
-1,7 В
<-1нА
<-1нА
<-1нА
<-1нА
-940 мкА
-120 мкА
-80 мкА
-124 мкА
-1,55 В
-1,65 В
-1,8 В
-1,7 В
<-1нА
<-1нА
<-1нА
<-1нА
-940 мкА
-120 мкА
-80 мкА
-124 мкА
-1,5 В 1
-1,65 В
-1,8 В
-1,7 В
<-1нА
<-1нА
<-1нА
<-1нА
-960 мкА
— —
-120мкА
-80 мкА
—126 мкА
-155 В
-1,65 В
-1,8 В
-1,7 В
<-1нА
< 1нА
^•-1нА
1нА
ОмкА
-120 мкА
-80 мкА
-124 мкА
452 Глава 7. Особенности проектирования радиационностоиких микросхем на основе К НС
jg(/ и КНИ-структур
В тестовой сборке 1 транзисторы имеют линейную запитку области канала
(рис. 7.19), которая была закорочена с истоком При посадке кристаллов в
корпуса не был разварен контакт к подложке, поэтому карманы МОП-транзисторов
не были соединены с подложкой и находились под «плавающим
потенциалом», п- и р-канальные транзисторы имели различные геометрические
размеры
I L= 1,6 мкм W = 19,2 мкм И^=28,8мкм — 4запитки:
II L= 1,6 мкм И^ = 2,4мкм И^и = 4,8мкм I запитка;
III £=18,0 мкм W = 19,2mkm *К=28,8мкм -4запитки;
IV L = 18,0 мкм Wc = 2,4 мкм W = 4,8 мкм — 1 запитка (10 параллельно
соединенных транзисторов).
Таблица 7.15. Параметры экспериментальных образцов транзисторов (сборка 2)
Параметр
Тр-
тор
Режим
измер.
О
и
пор
"ш.
/„
/
с
1
II
III
IV
1
II
III
IV
1
II
III
IV
1
II
III
IV
U =U
u. =4=I°B
/" = 0,1 мкА
".-"„-OB
/ = 1 мкА
с
U=3B
U=0B
ии=ц=ов
Uc=U, = 5B
и„=ип=ов
До облуч.
После оилучения
1,5 мин.
15 мин.
бразец № 4-2-5. Полная доза 7 • К
п-канальный
1,43 В
1,4 В
1,39 В
1,39 В
1,58 В
1,51В
1,49 В
1,47 В
<1нА
<1нА
5нА
ЗнА
630 мкА
1000 мкА
1340 мкА
1700 мкА
1,4 В
1,36 В
1,32 В
1,34 В
1,52 В
1,46 В
1,43 В
1,42 В
<1нА
<1нА
8нА
4нА
630 мкА
1010 мкА
1360 мкА
1700 мкА
1,4 В
1,36 В
1,32 В
1,32 В
1,51В
1,46 В
1,44 В
1,43 В
<1нА
<1нА
7нА
ЗнА
660 мкА
1040 мкА
1390 мкА
1750 мкА
ЮОмин^,
через
4 Рад
р-канальный
и~»
и
пор
'у.
1
II
III
IV
1
II
III
IV
1
II
III
IV
и =u
ик-ил-ов
/=-0,1 мкА
1/ =<У=0В
/=-0"l мкА
С *
</с=-зв
из=ов
и=и =ов
и п
-1,68 В
-1,65 В
-1,62 В
-1,63 В
-1,82 В
-1,76 В
-1,73 В
-1,73 В
<-1нА
<-1нА
<-1нА
<-1нА
-1,78 В
-1,72 В
-1,7 В
-1,72 В
-1,9 В
-1,84 В
-1,83 В
-1,82 В
<-1нА
<-1нА
<-1нА
<-1нА
-1,78 В
-1,72 В
-1,7 В
-1,7 В
-1,9 В
-1,83 В
-1,82 В
-1,81 В
<-1нА
<-1нА
<-1нА
<-1нА
7.4. Результаты экспериментальных исследовании образцов элементной базы 453 \
К МОП БИС на КН И-структурах ^
Таблица 7.15 (продолжение)
Параметр
/
с
Тр-
тор
1
II
III
IV
Режим
измер.
1/с=Ц=-5В
иЛ-ия=ов
До облуч.
-320 мкА
-510 мкА
-670 мкА
-950 мкА
После оЬлучения, через
1,5 мин.
-300 мкА
-485 мкА
-630 мкА
-890 мкА
15 мин.
-260 мкА
-420 мкА
-540 мкА
-790 мкА
100 мин
Образец № 4-2-4. Полная доза 105 Рад
п-канальный
и
пор
и
пор
/
ТР
1
С
1
II
III
IV
1
II
III
IV
1
II
III
IV
1
II
III
IV
ис=и,
1/ =<У=ОВ
/" = 0,1 мкА
1/ =<У=0В
/" = 0,1 мкА
ис=зв
и=ов
и = и=ов
И П
U =U=5B
ии = иП=ов
1,36 В
1,42 В
1,42 В
1,4 В
1,49 В
1,54 В
1,51В
1,5 В
<1нА
<1нА
5,5 нА
1,7 нА
620 мкА
950 мкА
1320 мкА
1630 мкА
1,3 В
1,35 В
1,32 В
1,32 В
1,43 В
1,47 В
1,45 В
1,44 В
<1нА
<1нА
8нА
3,5 нА
625 мкА
1010 мкА
1370 мкА
1730 мкА
1,28 В
1,35 В
1,32 В
1,32 В
1,43 В
1,46 В
1,43 В
1,42 В
<1нА
<1нА
3,5 нА
1,25 нА
640 мкА
1010 мкА
1350 мкА
1730 мкА
129 В
«16 В
134В 1
S2B
<1нА
<1нА
4,5 нА
1,5 нА
р-канальный
"ш.
и
пор
/
ТР
1
с
1
II
III
IV
1
II
III
IV
1
II
III
IV
1
II
III
IV
и =и
ищ-ия-ов
1 -0,1 мкА
и =и
и. =ип=оъ
/=-0"l мкА
и = -ъв
и =ов
ик = ип=ов
<Ус=<Уз = -5В
и=и=ов
н п
-1,67 В
-1,65 В
-1,65 В
-1,63 В
-1,82 В
-1,77 В
-1,77 В
-1,72 В
<-1нА
<-1нА
<-1нА
<-1нА
—345 мкА
-500 мкА
—660 мкА
-960 мкА
-1,8 В
-1,78 В
-1,78 В
-1,75 В
-1,95 В
-1,89 В
-1,89 В
-1,85 В
<-1нА
<-1нА
<-1нА
<-1нА
-270 мкА
-460 мкА
—585 мкА
-880 мкА
-1,8 В
-1,78 В
-1.76 В
-1,75 В
-1,93 В
-1,88 В
-1,87 В
-1,84 В
<-1нА
<-1нА
<-1нА
<-1нА
-270 мкА
—550 мкА
-590 мкА
-890 мкА
Образец № 2-2-6. Полная доза 105 Рад
п-канальный
и
пор
1
II
III
IV
и =и
и. = ип=оъ
/" = 0,1 мкА
1,41В
1,43 В
1,42 В
1,41В
1,38 В
1,39 В
1,38 В
1,35 В
1,3/В
1,39 В
1,38 В
1,35 В
454 Глава 7. Особенности проектирования радиационностоиких микросхем на основе К НС
Jg(/ и КНИ-структур
Таблица 7.15 (продолжение)
Параметр
и
пор
/
ТР
4
Тр-
тор
1
II
III
IV
1
II
III
IV
1
II
III
IV
Режим
измер
U =U
1/ =l/=JOB
/"=0,1 мкА
Uc = 3B
U =0B
U =U=0B
H П
и =u =ъв
и =и=ов
н п
До облуч.
1,54 В
1,55 В
1,54 В
1,53 В
<1нА
<1нА
4нА
1,5 нА
600 мкА
940 мкА
1260 мкА
1600 мкА
После облучения, через
1,5 мии.
1,49 В
1,5 В
1,48 В
1,45 В
<1нА
<1нА
7нА
ЗнА
630 мкА
990 мкА
1320 мкА
1690 мкА
15 мин.
1,51В
1,51В
1,48 В
1,4 В
<1нА
<1нА
6нА
2нА
620 мкА
960 мкА
1310 мкА
1680 мкА
100 мин
р-канальный
и
пор
<4,
1
ТР
4
Параметр
1
II
III
IV
1
II
III
IV
1
II
III
IV
1
II
III
IV
Tp-
тор
«4 = «4
1/ =1/=0В
/ = -0"l мкА
С
и =и
ик-ил-ов
/=-0,1 мкА
и = -зв
£/=0В
и =у=ов
н п
U = U = -5 В
14-<4-ов
Режим
измер.
-1,63 В
-1,63 В
-1,61В
-1,59 В
-1,77 В
-1,75 В
-1,72 В
-1,69 В
<-1нА
<-1нА
<-1нА
<-1нА
—275 мкА
-440 мкА
—605 мкА
-930 мкА
До облуч.
-1,76 В
-1,76 В
-1,72 В
-1,7 В
-1,9 В
-1,87 В
-1,83 В
-1,79 В
<-1нА
<-1нА
<-1нА
<-1нА
-320 мкА
—415 мкА
—560 мкА
-870 мкА
-1,76 В
-1,77 В
-1,72 В
-1,68 В
-1,88 В
-1,86 В
-1,83 В
-1,78 В
<-1нА
<-1нА
<-1нА
<-1нА
-260 мкА
—415 мкА
—565 мкА
-850 мкА
После облучения, через
1,5 мин.
15 мин.
16 ч
30 мин
Образец № 2-2-3. Полная доза 5-Ю5 Рад
п-канальный
и
пор
и
пор
1
II
III
IV
1
II
III
IV
и =и
и. =ип=оъ
/" = 0,1 мкА
«4 = «4
<У =<У=0В
н п
/ = 1 мкА
с
1,4 В
1,43 В
1,42 В
1,41В
1,53 В
1,56 В
1,54 В
1,52 В
КЗ
1,23 В
1,23 В
1,2 В
КЗ
1,37 В
1,34 В
1,33 В
КЗ
1,23 В
1,23 В
1,2 В
КЗ
1,38 В
1,36 В
1,31В
КЗ
125 В
124В
1,22 В
КЗ
1,4 В
1 47 В
134 В
7.4. Результаты экспериментальных исследовании образцов элементной базы 455 \
К МОП БИС на КН И-структурах ^
Таблица 7.15 (продолжение)
Параметр
'у.
/
С
Тр-
тор
1
II
III
IV
1
II
III
IV
Режим
измер.
U=3B
U3 = 0B
U„=Un = 0B
и =</=ов
и п
До облуч.
<1нА
< 1нА
< 1нА
<1нА
600 мкА
920 мкА
1230 мкА
1590 мкА
После
1,5 мин.
<1нА
<1нА
<1нА
<1нА
255 мкА
1030 мкА
1390 мкА
1800 мкА
15 мин.
<1нА
<1нА
<1нА
<1нА
265 мкА
1030 мкА
1385 мкА
1780 мкА
облучения
16ч
30 мин
--1нА
1нА
1нА
через
■^ 1 нА
280 мкА
1010 мкА
1350 мкА '
1750 мкА ,
р-канальный
и
лор
и
лор
'у.
/
с
Параметр
1
II
III
IV
1
II
III
IV
1
II
III
IV
1
II
III
IV
Tp-
тор
и =из
и. = Ч=ов
/=-0"l мкА
ис=и,
1/ =<У=0В
/"=-0"l мкА
</с = -ЗВ
из=ов
и =и=ов
и п
ис = из=-ьв
и =и=ов
и п
Режим
измер.
-1,62 В
-1,59 В
-1,57 В
-1,55 В
-1,73 В
-1,69 В
-1,67 В
-1,64 В
<-1нА
<-1нА
<-1нА
<-1нА
-310 мкА
-480 мкА
—635 мкА
-960 мкА
До облуч.
-1,87 В
-1,83 В
-1,80 В
-1,8 В
-2,04 В
-1,96 В
-1,91 В
-1,87 В
<-1нА
<-1нА
<-1нА
<-1нА
-240 мкА
-390 мкА
—525 мкА
-790 мкА
-1,86 В
-1,83 В
-1,80 В
-1,79 В
-2,04 В
-1,95 В
-1,9 В
-1,87 В
<-1нА
<-1нА
<-1нА
<-1нА
—245 мкА
-390 мкА
—530 мкА
-800 мкА
-1 85 В |
-1,82 В
-1,79 В
-177 В
-2 В
-194 В
-1,89 В
-187 В
1нА
'--IhA
-1нА
-1нА
э5 мкА
-390 мкА
— ОмкА
— »5 мкА
После облучения через
1 5 мин.
15 мин.
48ч
1 5 мин.
15 мин
Образец № 4-2-2. Суммарная полная доза 10е Рад;
полная доза 1 — 8-10s Рад;
полная доза 2 — 2-Ю5 Рад
п-канальный
и
пор
и
пор
1
II
III
IV
1
II
III
IV
ис-и,
и=и=ов
/=0,1 мкА
С
и =и
и =</=ов
и п
1с—\ мкА
1,43 В
1,46 В
1,44 В
1,42 В
1.58 В
1,59 В
1,57 В
1,53 В
1,13 В
1,09 В
1,08 В
1,02 В
1.27 В
1,23 В
1,21В
1,16 В
1,12В
1,09 В
1,06 В
1,02 В
1.29 В
1,23 В
1,21В
1,17В
КЗ
(2 4к0м)
1,20 В
0,48(ут) В
106В
КЗ
1,36 В
0,8 В
121В
КЗ
(2,4кОм)
1,14В
0,92 В
0,03 В
КЗ
1,28 В
1,16В
0,03 В
КЗ
(2,4кОм)
1,15В
0,92 В
0,03 В
КЗ
1,28 В
1,04 В
0,03 В
456 Глава 7. Особенности проектирования радиационностоиких микросхем на основе К НС
jg(/ и КНИ-структур
Таблица 7.15 (окончание)
Параметр
'у.
/
С
Тр-
тор
1
II
III
IV
1
II
III
IV
Режим
измер.
Uc=3B
U3 = OB
U =U =0B
H П
и =и = ъв
ия=ип=ов
До облуч.
<1нА
<1нА
<1нА
<1нА
605 мкА
940 мкА
1240 мкА
1600 мкА
После облучения, через
1,5 мии.
<1нА
<1нА
<1нА
<1нА
710 мкА
1120мкА
1490 мкА
1900 мкА
15 мин
<1нА
<1нА
<1нА
<1нА
720 мкА
1140мкА
1520 мкА
1910 мкА
48ч
1нА
<1нА
<1нА
КЗ
350 мкА
1020 мкА
1370 мкА
КЗ
1,5 мин.
1,5 нА
1 мкА
<1нА
КЗ
340 мкА
1060 мкА
1430 мкА
КЗ
15 мин.
1,4 нА
0,7 мкА
<1нА
КЗ
340 мкА
1070 мкА
1440 мкА
КЗ
р-канальный
"ш.
"ш.
4.
4
1
II
III
IV
1
II
III
IV
1
II
III
IV
1
II
III
IV
и =u
иш-ия-ов
lc = -0 1 мкА
Uc = U,
иш-ия-ов
1 =-0,1 мкА
ис=-зв
из=ов
и =и =ов
н п
U = U = -5 В
и =&=ов
и п
-1,63 В
-1,6 В
-1,59 В
-1,59 В
-1,74 В
-1,71В
-1,69 В
-1,67 В
<-1нА
<-1нА
<-1нА
<-1нА
—350 мкА
—530 мкА
-695 мкА
-1050
мкА
-1,85 В
-1,83 В
-1,81В
-1,8 В
-2,01 В
-1,94 В
-1,92 В
-1,9 В
<-1нА
<-1нА
<-1нА
<-1нА
-250 мкА
—425 мкА
—545 мкА
-840 мкА
-1,84 В
-1,82 В
-1,81 В
-1,8 В
-2,0 В
-1,94 В
-1,92 В
-1,89 В
<-1нА
<-1нА
<-1нА
<-1нА
—255 мкА
-430 мкА
-560 мкА
-850 мкА
-1,84 В
-1,82 В
-1,79 В
-1,78 В
-2,0 В
-1,94 В
-1,91В
-1,88 В
-1нА
<-1нА
<-1нА
*"-1нА
-260 мкА
—425 мкА
—565 мкА
-870 мкА
-1,89 В
-1,87 В
-1,84 В
-1,82 В
-2,07 В
-2,02 В
-1,96 В
-1,91В
<-1нА
<-1нА
<-1нА
<-1нА
-240 мкА
-405 мкА
—545 мкА
-830 мкА
-1,89 В
-1,86 В
-1,83 В
-1,81 В
-2,04 В
-2 В
-1,95 В
-1,91В
<-1нА
<-1нА
<-1нА
<-1нА
—255 мкА
-410 мкА
—550 мкА
-840 мкА
Втестовой сборке2 п- и р-канальныетранзисторы имеют Н-образную запитку
области канала (рис. 7.19г) Наличие разваренного контакта к подложке позволило
подсоединить области карманов к подложке и заземлить их. Длина канала всех
транзисторов тестовой сборки 2 одинакова и равна L = 1,2 мкм, а ширина каналов
п- и р-канальных транзисторов следующая.
I W = 3,2 мкм, W = 3,2 мкм;
II H^ = 5,6mkm W = 5,6 мкм;
III w{ = 8,0 мкм, И^=8,0мкм;
IV W = 10,4 мкм, W = 12,8 мкм
Л ' Р
7.4. Результаты экспериментальных исследовании образцов элементной базы 457
К МОП БИС на КН И-структурах _=
Таблица 7.16. Параметры экспериментальных образцов транзисторов (сборка 4)
Параметр
Тр-
тор
Режим
измер.
До облуч.
После облучения, через
1,5 мин.
15 мин
Образец № 4-4-4. Полная доза 7 • 104 Рад
п-канальный
и
пор
и
пор
/
ТР
1
с
Параметр
1
II
III
IV
1
II
III
IV
1
II
III
IV
1
II
III
IV
Тр-
тор
U =U
U. =4 = OB
/" = 0,1 mkA
и =u
и = u ='ов
И It
4=1 мкА
U=3B
U=0B
ищ = иш=ов
и =и=ов
и п
Режим
измер.
1,45 В
1,43 В
1,42 В
1,40 В
1,60 В
1,54 В
1,53 В
1,50 В
<1нА
<1нА
<1нА
2,5 нА
620 мкА
990 мкА
1320 мкА
1680 мкА
До облуч.
1,4 В
1,38 В
1,3" В
1,34 В
1,52 В
1,48 В
1,4GB
1,44 В
<1нА
<1нА
6,5 нА
5нА
650 мкА
1040 мкА
1380 мкА
1750 мкА
1,41В
1,38 В
1,37 В
1,37 В
1,54 В
1,48 В
1,4GB
1,44 В
<1нА
<1нА
5нА
4нА
660 мкА
1060 мкА
1370 мкА
1750 мкА
После облучения, через
1,5 мин.
15 мин.
2ч 6ч
30 мин. | ^^
Образец № 4-4-7. Полная доза 10s Рад
п-канальный
"ш.
"ш.
',
4
1
II
III
IV
1
II
III
IV
1
II
III
IV
1
II
III
IV
и =и
и„-ип-ов
/с = 0 1 мкА
и =и
и„-и„-ов
/ = 1 мкА
с
</с=зв
из=ов
и=и =ов
и л
U =U=5B
и =и=ов
И П
1,42 В
1,4 В
1,38 В
1,37 В
1,54 В
1,52 В
1,48 В
1,45 В
< 1нА
<1нА
<1нА
<1нА
650 мкА
1010 мкА
1400 мкА
1750 мкА
0,075 В
0,03 В
0,035 В
0,04 В
0,2 В
0,03 В
0,035 В
0,08 В
> 1мА
> 1мА
> 1мА
> 1мА
—
-
-
0,075 В
0 03 В
0,035 В
0,04 В
02В
0 03 В
0,035 В
0,08 В
1мА
1мА
1 мА
1мА
—
-
— —
С 4 5 8 Глава 7. Особенности проектирования радиационностоиких микросхем на основе К НС
4W и КНИ-структур
Таблица 7.16 (окончание)
Параметр
Тр-
тор
Режим
измер.
С
и
пор
и
пор
/
ТР
1
С
1
II
III
IV
1
II
III
IV
1
II
III
IV
1
II
III
IV
<4 = <4
<У =<У=ОВ
/" = 0,1 мкА
<4 = <4
и =и =ов
н п
/ = 1 мкА
с
ис = зв
</=ов
и = и=ов
н п
U =U = 5B
иж=ия=ов
До облуч.
После облучения, через
1,5 мин.
15 мин.
бразец№ 4-4-1. Полная доза 5-10
п-канальный
1,44 В
1,41В
1,37 В
1,36 В
1,58 В
1,52 В
1,47 В
1,45 В
<1нА
<1нА
<1нА
<1нА
650 мкА
1030 мкА
1360 мкА
1760 мкА
0,97 В
0,78 В
0,52 В
1,05 В
1,25 В
1,20 В
1,16 В
1,18 В
17 нА
27 нА
64 нА
<1нА
810 мкА
1250 мкА
1740 мкА
2100мкА
1,08 В
1,085 В
1,62 В
1,05 В
1,29 В
1,23 В
1,16В
1,22 В
14 нА
21 нА
55 нА
<1нА
810 мкА
1360 мкА
1700 мкА
2100 мкА
2ч
30 мин.
'Рад
11(ут)В
0,95 (ут) В
0,7 vyT) В
106В
1,3 В
122 В
1,19В
121В
12 нА
16 нА
49 нА
<1нА
810мкА
1260 мкА
1700 мкА
2-ШО-МДсА
1
1
В тестовой сборке 4 n-канальные транзисторы имеют 2Т-образную запитку
области канала (рис 7.19д) Наличие контакта к подложке позволило
подсоединить область кармана к подложке и заземлить их. Длина канала всех транзисторов
тестовой сборки 4 одинакова и равна L = 1.2 мкм а ширина каналов п-канальных
транзисторов следующая:
I Wn = 3,2 мкм;
II Wn = 5,6 мкм-
III w{ = 8,0 мкм;
IV И^"= 10,4 мкм
Все результаты исследования параметров тестовых транзисторов,
представленные втаблицах, были получены с помощью компьютерной обработки фотоснимков
экрана ПНХТ
Литература к главе 7
1 Anatoly Belous, Vitali Saladukha Siarhei Shvedau Space Microelectronics Volume 2:
Integrated Circuit Design for Space Applications. — London: Artech House, 2017 P. 720.
ГЛАВА 8
БИБЛИОТЕКИ ПРОЕКТИРОВАНИЯ
СУБМИКРОННЫХ МИКРОСХЕМ -
СТРУКТУРА И ОСОБЕННОСТИ
8.1. Маршрут процесса разработки библиотеки
проектирования, структура стандартного PDK
Стандартный процесс разработки библиотеки проектирования (Process Design
Kits — PDK) в настоящее время включает следующие основные этапы (рис. 8.1) [ 1,2].
1. Выбор технологического процесса.
2. Получение базовой информации о технологическом процессе.
3. Идентификация базовых элементов для их включения в состав PDK.
4. Повторное изучение особенностей и характеристик технологического
процесса для более точной идентификации выбранных элементов.
5. Получение и включение в состав PDK информации в формате, который
определяется программным средством, выбранным в качестве инструмента
для проектирования технологии/прибора/схемы/системы.
6. Интеграция основных компонентов текущей версии PDK.
7. Верификация и доработка PDK.
1. Выбор технологического процесса
<>
2. Получение базовой информации
о технологическом процессе
<>
3. Идентификация элементов
для включения в состав PDK
<>
4. Повторное изучение особенностей
и характеристик тех. процесса
<>
5. Включение информации в формате,
соответствующем используемому ПО
<>
6. Интеграция основных компонентов
текущей версии PDK
<>
Рис. 8.1. Упрощенное представление процесса
разработки библиотеки проектирования
7. Верификация и доработка PDK
С460 Глава 8. Библиотеки проектирования субмикронных микросхем —
40 структура и особенности
Типичный набор
Развитие
Выбор процесс?'
2 по дение
и 'hr дации
3 Идентификация
необходимых элементов
PDK
4 Внедрение карты
элементов
5 Создание информации I
■б инструментах
т
ктегр
зРОК
I
6 Интеграция
в РОК
7 Подтверждение
ок
Развитие
V
3 Идентификация
I нужных элементов РОК 1 >
5 Создание информации
об инструм! гах
i
6 Интеграция щ |
в ж :
1 |
7 Подтвержде! <
Спецификация
наборов
Гарантированная
спецификация
Рис. 8.2. Блок-схема процесса разработки библиотеки проектирования с учетом
общепринятых правил и стандартов
Конечно, если при создании PDK основываться только на этих стандартных
унифицированных правилах, то информации, полученной только посредством
выполнения действий, представленных на рис. 8.1, будет недостаточно На рис. 8.2
представлена немного расширенная блок-схема процесса разработки библиотеки
проектирования с учетом принятых правил и стандартов. Следует обратить
внимание, что области блок-схемы, выделенные пунктирной линией, являются этапами,
позволяющими осуществить стандартизацию создаваемого PDK
Так, область «А» содержит порядок и стандартные правила описания отдельных
элементов для их последующего включения в состав PDK Используя стандартные
описания их содержания, значение и унифицированные механизмы трансляции,
разработчик имеет возможность создавать любые другие идентичные компоненты
библиотеки проектирования.
Область «Б» содержит определения, необходимые для стандартного описания
компонентов PDK с точки зрения обеспечения их качества
В случае необходимости обеспечения по требованию заказчика полного
соответствия компонентов PDK выбранным стандартам, этапы, представленные
в областях «А» и «Б», должны выполняться в обязательном порядке
Другой известный методологический подход к процессу создания
библиотеки проектирования, основанный на фазах проектирования, представлен на
рис. 8.3.
Компоненты PDK подлежащие стандартизации, могут быть также определены
в многомерном пространстве Внутри каждого измерения компоненты PDK могут
быть описаны дискретными категориями
8.2. Термины и определения используемые при описании компонентов PDK 461 ))))
^ 40
2 Получение
информации
о процессе
1=4
Г я
f
$Р
5 Создание инфо ации
об инструментах
С 1
Фаза 2
6 Интеграция
bPDK
Подтверждение
С J
Рис. 8.3. Подход, основанный на фазах проектирования PDK 111
8.2. Термины и определения, используемые
при описании компонентов PDK
Ниже в удобной для изучения табличной форме представлена стандартная
терминология, используемая для описания компонентов библиотек проектирования, а
также процесса разработки PDK [2 3]. В табл. 8 1 представлена общая
терминология, в табл. 8.3 — термины, относящиеся непосредственно к процессу
моделирования, в табл. 8 4 — только те термины, которые относятся к процессу описания
инструментов этапа компьютерного проектирования микросхем.
Следует подчеркнуть, что в этих таблицах приведены только основныетермины,
наиболее широко используемые разработчиками PDK
Таблица 8.1. Общая терминология
Термин
Проектирование
смешанных схем
(Custom circuit design)
Прибор (Device)
Определение / значение
Проектирование электрических характеристик, физическая реализация,
моделирование и физическая верификация схемы в качестве основы которой
используются дискретные элементы
Основной элемент, доступнь й для включения в моделируемую схему, и
реализованный для определенного технологического процесса например:
транзисторы, резисторы, конденсаторы
462
Глава 8. Библиотеки проектирования субмикронных микросхем —
структура и особенности
Таблица 8.1 (окончание)
Термин
Структура (Structure)
Список поддерживаемых
приборов
(Supported device list)
Определение / значение
Сформированный в результате некоторой последовательности
технологических операций (диффузия, имплантация, нанесение металлизации и т.п.) блок,
который используется для создания прибора. Возможно, что структура может
также рассматриваться в качестве отдельного прибора
Набор приборов, которые поддерживаются, и их характеристики описаны
для выбранного технологического процесса
Таблица 8.2. Термины, используемые для описания приборов
Термин
Преднамеренный прибор
(Intentional device)
Экстрагированный,
извлеченный прибор
(Extracted device)
Основной элемент
прибора
(Main device element)
Паразитный прибор
(Parasitic device element)
Главный прибор(-ы)
(Principal device(s))
Первичный прибор(-ы)
(Primary device(s))
Вторичный прибор
(Secondary device)
Класс устройства
(категория)
(Device class (category))
Тип прибора
(вертикальный)
(Device type (vertical))
Стиль прибора
(латеральный,
горизонтальный)
(Device style (lateral))
Размер прибора
(Device size)
Определение / значение
Приборы, используемые для составления электрической схемы устройства,
которые изображаются в ее составе на экране монитора персонального
компьютера
Приборы, которые не отображаются на экране монитора персонального
компьютера, но включаются в электрическую схему (список соединений, netlist)
в процессе ее моделирования. Данные приборы, как правило, добавляются
в электрическую схему при проведении анализа результатов физической
реализации проектируемого устройства
Часть прибора, которая выполняет главное функциональное назначение или
наиболее значимую поведенческую роль
Часть прибора, которая является результатом анализа данных физической
реализации устройства, проектируемого на основе основных компонентов
Один или два прибора, вокруг которых строится архитектура и характеристики
которых являются базовыми при оптимизации параметры технологического
процесса, например n-МОП и р-МОП-транзисторы, в цифровых КМОП-схемах.
Важно отметить, что на характеристики главных приборов накладываются
особые с точки зрения разбросов требования спецификации
Элементы, входящие в состав списка поддерживаемых технологическим
процессом приборов, котоэые формируются на основе главных приборов,
дополненных некоторыми дополнительными структурами. Обычно включение
одной или более специальной хорошо управляемой технологической
операции. Примером может служить, формирование поликремниевого резистора
на основе затвора из поликремния со специально имплантированной и
маскированной областью из силицида
Прибор из списка поддерживаемых приборов, который формируется из
структуры, созданной при изготовлении главных и/или первичных приборов.
Часто подобные приборы называют «свободными» или «умышленно
паразитными», например, использование металла межсоединений для формирования
индуктивностей или конденсаторов. Вторичные приборы, как правило, имеют
больший допуск к разбросу параметров, описываемый в спецификации.
Основное функциональное назначение данного прибора, например, МОП-
транзистор, биполярный транзистор, резистор, конденсатор и т.д.
Уникальная комбинация вертикальных структур, которые составляют прибор
определенного класса (категории), например: polyl resistor, poly 2 resistor
Изменения горизонтальных размеров и формы прибора определенного типа,
предназначенные для управления его характеристиками, например, изменение
горизонтального (латерального) расположения слоев эмиттера, коллектора
и базы биполярного транзистора с целью получения оптимальной формы
вольт-амперных характеристик
Особый случай стиля прибора, когда его функциональные характеристики
рассматриваются в качестве масштабируемых, например, изменение ширины
затвора МОП-транзистора
8.3. Стандартизация PDK 463
Таблица 8.3. Термины, относящиеся к процессу моделирования приборов и схем
Термин
Модель
(Model)
Основная поведенческая
модель
(Model general behavior)
Модели на основе
параметров технологии
(Model process
parameters)
Параметры экземпляра
(допустимые для
моделирования переменные)
(Instance parameters
(allowed design variables))
DRC (Design Rule Check)
LVS
(Layout (netlist) Versus
Schematic)
LPE (Layout (netlist)
Parasitic Extraction)
RCX (RC extraction)
Определение / Значение
Представление (описание в виде зависимости) функциональных параметров
и рабочих характеристик прибора, используемое в процессе моделирования;
модели формируются на основе поведенческих характеристик и
соответствующих параметров
Часть модели, которая описывает основной функционал для выбранного
класса и типа приборов. Может реализовываться на основе уравнений компактной
модели, поведенческих моделей, и/или подсхем
Часть модели, описывающая функционал прибора, на основе взаимосвязи
рабочих характеристик и параметров, характерных для определенного
технологического процесса
Свойства, имеющие отношение к экземпляру прибора, которые передаются
в программу-симулятор и в модель посредством списка соединений (netlist), и
которые напрямую описывают параметры прибора, такие как длина и ширина
канала МОП-транзистора
Проверка соответствия разработанной топологии установленным в
спецификации правилам
Проверка правильности и соответствия топологического представления
проектируемой схемы результатам, полученным в процессе схемотехнического
моделирования
Экстракция списка соединений (netlist), а также номиналов емкостей и
сопротивлений с целью их проверки на соответствие условиям, установленным
в техническом задании
Экстракция (поиск) новых узлов и паразитных элементов по результатам
анализа топологии проектируемой ИМС
Таблица 8.4. Термины, используемые при описании инструментов компьютерного проектирования
ИМС (EDA)
Термин
Примитив
(Primitive)
Экземпляр, копия
(Instance)
Свойство
(Property)
Свойство экземпляра
(прямое/косвенное)
(Instance property (direct,
indirect)
Определение / Значение
Минимальный элемент, используемый для построения электрической схемы
в среде программных комплексов проектирования ИМС, который используется
для создания графического образа схемы
Размещение прибора на позиции, выбранной согласно конструкции схемы
Информация, которая ассоциируется с определенным примитивом или
экземпляром, предназначенная для управления их характеристиками
Управляемые пользователем [прямо или косвенно) параметры, связанные
с экземпляром прибора, устанавливаемые разработчиком ИМС. Косвенные
(непрямые) свойства могут быть рассчитаны или выведены из прямых.
8.3. Стандартизация PDK
Перед многочисленными компаниями-разработчиками ИМС всегда стояла
проблема унификации и стандартизация подходов к созданию библиотек проектирования
PDK, а также согласование и использование этих подходов при взаимодействии
с различными по уровню технологии предприятиями-изготовителями ИМС.
При проектировании современных ИМС, особенно ИМС для специальных и
космических применений важной особенностью является необходимость учета и
глубокого анализа особенностей используемого технологического процесса при
проведении компьютерного моделирования.
464
Глава 8. Библиотеки проектирования субмикронных микросхем —
структура и особенности
С возникновением самостоятельных (независимых от проектировщиков)
предприятий, занимающихся заказным серийным производством изделий
микроэлектроники (Integrated Circuits Foundry, ICF), а также в связи с необходимостью
совместного использования средств проектирования и IP-блоков (Intellectual
Properties) от различных компаний, библиотеки проектирования стали основным
связующим звеном между производителем и командами разработчиков ИМС [2].
К сожалению, к настоящему времени унификация требований и стандартов
практически не затронули область создания PDK, где необходима стандартизация
такихтребований, как номенклатура, используемые модели, интерфейсы (правила
подключения/интеграции), характеристики качества (добротность) и, в конечном
счете, подходы к представлению PDK конечному пользователю. Решение этой
проблемы позволит избавиться от путаницы и бесполезной траты времени и средств
на доработку существующих PDK, которые очень часто, к сожалению, возникают
в современной электронной промышленности. Производители получат
возможность в более сжатые сроки предлагать разработчикам библиотеки проектирования,
максимально адаптированные для используемых программных комплексов.
Снизится стоимость и повысится качество библиотек элементов и IP-блоков,
поставляемых фирмами, специализирующимися в данном направлении. Для компаний,
которые занимаются разработкой программных комплексов для компьютерного
проектирования электронных приборов (Electronic Design Automation, EDA),
упростится процесс создания инструментов описания элементной базы и методов их
интеграции, при этом отпадет необходимость создания средств «низкоуровневой»
настройки и корректировки библиотек.
Наибольшее преимущество получают инженеры-проектировщики ИМС — за
счет упрощения (унификации) процесса проектирования ИМС, возможности
быстрого и «прозрачного» перехода к использованию новых технологических
процессов, а также повторного использования IP-блоков [2, 4].
Процесс проектирования интегральных микросхем уже давно пользуется
«дурной» славой «неэффективного», в первую очередь из-за наличия большой
«bottom-up» (снизу-вверх) зависимости форматов представления данных в
различных программных комплексах.
Данные проектирования традиционно зависят от используемого инструмента,
т. к. разработчики программных средств активно пытаются внедрить и сделать
стандартом «де-факто» исключительно собственные продукты и форматы
хранения, особенно это характерно для отечественных дизайн-центров, при этом
совершенно не учитываются пожелания и особенности независимых разработчиков
и проектировщиков.
Эволюция технологий проектирования ИМС привела к тому, что фаблесс-
компании (дизайн-центры) при покупке пакетов EDA вынуждены приобретать
и устанавливать специальные наборы данных о доступных для использования
элементах (отдельных приборах или схемах), которые характерны для
конкретного технологического процесса производства ИМС. По прошествии некоторого
времени указанные данные получили название Process Design Kits (библиотеки
проектирования ИМС), чтобы иметь возможность отличить их от инструментов,
используемыхдля описания характеристиктехнологического процесса. Изначально
8.3. Стандартизация PDK 465
данные библиотеки использовалисьт.н. производителями интефальныхустройств
(Integrated Device Manufacturers, IDMs) с целью обеспечения возможности
«смешанного» проектирования ИМС [4].
В последние годы, в связи с четким разделением компаний электронной
промышленности, на производителей (Foundry) и проектировщиков (Design Centers)
ИМС, создание и доработка PDK осуществляется практически независимо.
Аналогичная ситуация присутствует и среди разработчиков EDA и IP-блоков.
Указанные библиотеки отличаются достаточно широкой номенклатурой полных
и сокращенных названий (TDK, PDK и др.), однако, традиционным является
название Process Design Kit и аббревиатура PDK. Однако из-за отсутствия единых
стандартов все они, хоть и незначительно, различаются по составу и подходам
к описанию их содержимого.
Ниже рассмотрим наиболее устоявшееся описание общей структуры стан
дартного PDK, процесса его создания и выработки предложений по унификации
состава и структуры для проектирования интегральных микросхем с проектными
нормами порядка 130 нм.
Достоинствами стандартизации PDK является тот очевидный факт, что приня-
тиеосновными компаниями набора стандартныхтребований к составу и правилам
описания интерфейсов библиотек проектирования позволит сократить стоимость
разработки и увеличить их возможности по сочетанию в новых изделиях базовой
функциональности, производительности, а главное — предсказуемости и
успешности на рынке. Производители ИМС смогут предложить разработчикам более
«гибкие» с точки зрения возможностей модификации и более «наполненные»
сточки зрения состава библиотеки проектирования, описывающие новейшие
технологические процессы. Поставщики библиотек будут вынуждены снизить цены
и упростить лицензионные условия.
В свою очередь, компании, занимающиеся проектированием ИМС, получают
три следующих преимущества при увеличении уровня стандартизации PDK [4].
Во-первых, полнота, последовательность и логичность описания
технологического процесса позволяет исключить «мелкие» ошибки, возникающие при
реализации изделия «в кремнии». Стандартизация подразумевает более полное
знакомство с процессом проектирования, а также строгий контроль и управление
версиями результатов проектирования.
Во-вторых, инженеры подразделений, которые ответственны за поддержку
и использование программных средств компьютерного проектирования ИМС,
столкнутся с меньшим количеством проблем и получат в свое распоряжение
больше «гибкости» в ходе адаптации имеющихся средств ПО к требованиям и
возможностям, предоставляемым новыми библиотеками проектирования, а главное,
существенно сократятся сроки внедрения передовых технологических решений
в процесс проектирования.
И, в-третьих, руководители инженерных отделов получат возможность принятия
более эффекта вныхсфинансовойточки зрения решений в процессе планирования
работ над новым изделием, поскольку будут гораздо лучше защищены от
неожиданностей, связанных с использованием новых технологических процессов, благодаря
лучшей информированности о достоинствах и недостатках внедряемых решений.
466
Глава 8. Библиотеки проектирования субмикронных микросхем —
структура и особенности
Компании-изготовители ИМС (Foundy, например, X-FAB, TSMC, ОАО
«ИНТЕГРАЛ», ОАО «Микрон») и разработчики интегрированных решений (IDM,
например, Intel), безусловно, также получают преимущество от повышения уровня
стандартизации PDK.
Есть и другие очевидные достоинства такого подхода, прозрачность и ясность
технического взаимодействия, основанная на использовании стандартной
терминологии и представлении данных, позволит улучшить эффективность сотрудничества
команд разработчиков с обеих сторон и сократить сроки реализации и перевода
новых разработок от проектировщиков к производителям.
Во вторых, использование стандартного представления и описания
технологических процессов существенно снижает затраты на создание и поддержку
компаниями-поставщиками и разработчиками большой номенклатуры специализированных
программных средств проектирования технологии/прибора/схемы/системы (Elec
tronics Design Automation, EDA). Это достигается за счетупрощения самого процесса
представления благодаря использованию стандартизированных структур данных,
наборов параметров и их предполагаемых значений по умолчанию — принятие единого
базового уровня представления информации позволитупроститьдоступ ктребуемым
данным, что в конечном итоге удовлетворит как разработчика, так и заказчика.
Третьим достоинством стандартизации методов представления PDK является
упрощение процедуры управления версиями разрабатываемых продуктов
благодаря унификации и документированию соответствующих модулей комплексов
САПР от начальной версии технологического процесса до ее модифицированных
и доработанных версий, что положительно скажется на «жизненном цикле»
проектируемых решений.
И последнее, четвертое преимущество, которое получат крупные производители
и разработчики ИМС — возможность непосредственного обмена информацией
о возможностях и трудностях, связанных с реализацией нового изделия на базе пере-
довыхтехнологических процессов. Это позволит сократитьфинансовые расходы как
на поддержку разработчика производителем, так и на доработку технологического
процесса при обнаружении в нем недостатков и неточностей.
Что касается разработчиков библиотек проектирования, то стандартизация
требований к PDK в конечном счете позволяет уменьшить до минимума количество
отличий в описании элементов для разных технологических процессов и
производителей, а также сократить сроки создания библиотек за счет быстрого понимания
особенностей и различий технологических процессов [2].
Общие требования к PDK также позволят существенно упростить процесс
подготовки и тестирования компонентов библиотеки при их переносе из одного
PDK в другой.
С другой стороны — для разработчиков программных средств проектирования
ИМС стандартизация требований к РОКдает, как минимум, три преимущества.
Во-первых, стандартизация ускорит процесс принятия к использованию
новых программных продуктов и их распространение, снизив при этом затраты на
адаптацию программ к новым технологическим процессам. Кроме того, появятся
отличные возможности для внесения значительных изменений и инноваций в
средства проектирования смешанных и аналоговых ИМС.
8.4. Маршрут проектирования смешанных аналогово-цифровыхмикросхем
467
Во-вторых, уменьшится необходимость глубокого и всестороннего
тестирования средств проектирования при изменении технологического процесса, даже для
случаев, когда информации о нем недостаточно.
И в-третьих, компании-разработчики EDA получат возможность увеличить
количество предлагаемых решений, оперируя полнотой поставляемых PDK и составом
средств проектирования, что в конечном итоге увеличит количество пользователей
программных продуктов и создаст предпосылки для компаний-разработчиков
комплексов проектирования, адаптированных под конечного производителя (Customer
Owned Tooling, COT).
Таким образом, можно выделить следующие задачи, требующие наискорейшего
решения для реализации унифицированного подхода, используемого при создании
новых и доработке имеющихся библиотек проектирования всеми
заинтересованными участниками рынка.
1. Упростить процесс создания/генерации/тестирования PDK.
2. Способствовать поддержке/обслуживанию (maintenance) PDK.
3. Включить модули и блоки из множества источников.
4. Перенести опробованные результаты проектирования и библиотеки,
включая топологию базовых элементов, при переходе от одной технологической
нормы к другой.
5. Упростить замену программных средств, используемых в процессе
проектирования аналогичными по функциональности продуктами.
6. Включить в процесс разработки новые программные инструменты,
обладающие новыми функциональными возможностями.
7. Сравнить достоинства, недостатки и возможности различных
технологических процессов в ходе их выбора разработчиком.
8.4. Маршрут проектирования смешанных аналогово-
цифровых микросхем
Целью стандартизации библиотек проектирования является достижение
максимальной совместимости между используемыми разработчиками ИМС комплексами
САПР в микроэлектронике и данными, включенными в состав PDK, для
обеспечения возможности унификации программных модулей различных поставщиков.
Обобщенный маршрут проектирования смешанныханалогово-цифровыхсхем
представлен ниже (рис. 8.4). Он описывает базовые компоненты (заштрихованные
блоки), которые следует включить в PDK. Важно помнить, что библиотеки
проектирования не являются какими-то отдельным программным обеспечением, а
используются только в связи с определенным программным обеспечением САПР.
Предлагаемый маршрут поясняет порядок взаимодействия основных компонентов
PDK с приложениями, их использующими.
Процесс проектирования, как правило, начинается с общих представлений
разработчика о функциональном назначении и характеристиках создаваемой ИМС. До
какого-то времени отсутствуют формальные описания проекта, имеющие отношение
к используемой библиотеке проектирования. Затем разработчик ИМС создает схе-
С468 Глава 8. Библиотеки проектирования субмикронных микросхем —
gg? структура и особенности
матическое представление электрической схемы, соответствующий список
соединений ее элементов (netlist) и ее топологию, из которой, в свою очередь, извлекается
дополнительный netlist Кроме того, проектировщик разрабатывает поведенческую
модель (как вручную, так и с использованием специализированных программных
модулей генерации подобных моделей). Инструмент или набор средств
верификации используются для проверки соответствия требованиям технического задания
и правильности реализации списка соединений, топологии и, при необходимости,
поведенческой модели, описывающей целевые характеристики изделия в целом [I].
Ген атор
пов^ч ческих
делей
Поведенческая модель
(Venlog.VHDL)
Спецификация схемы
1
Оредства
для характеризации
Редакто| хемы
электрической
А
Средства
(мс
и
т /е
эл ктрическои)
Список связей (netlist)
из схемы электрической Е)
к,
fjt по
КОК ОБ
Хяряктрригитичргкяя
модель
(timing, power etc)
Сп r.rx rRciaeu f netl <t)
ИЗ гии (SF
юскии
op
Топологи
чертеж
-» Средства
д извлечен я
"Гран тгор
биб ечных
элементов
< ►
Элемент
в формате
САПР
Рис. 8.4. Обобщенный процесс проектирования смешанных аналогово-цифро-
вых ИМС
Следует отметить, что в практических приложениях достаточно часто для
верификации списка соединений и определения характеристик или параметров
(характеризации) микросхемы используется одна и та же программа
моделирования Целью же характеризации является создание эффективной модели и
данных, описываюших все временные и электрические характеристики схемы на
некотором абстрактном уровне. Кроме того, в ряде случаев возможна трансляция
(преобразование) результатов характеризации в форматы данных, используемых
на последующих этапах проектирования.
Обычно основными входными данными для программного средства
моделирования схемы являются физико-математические и приборно-технологические
модели полупроводниковых приборов, содержание которые и является основным
объектом стандартизации и унификации для различных комплексов САП Р в
микроэлектронике
В блок-схеме, представленной на рис 8.4, некоторые данные уже описаны
с использованием промышленных стандартов, таких как язык схемотехнического
моделирования и описания электронных приборов в современных
комплексах EDA (SPICE), язык высокого уровня, предназначенный для проведения
функционально-логического проектирования цифровых схем (Verilog и др ).
S.5. Обобщенная информационная модель проектирования смешанных 469 )))
аналогово-цифровых ИМС vs^^iv
Статистические данные
отклонения параметров
технологического процесса
Библиотека
схемотехнических элементов
Редактор схемы
электрической
Модели компонентов
1
Моделирование на схемном уровне
♦
Список связей (netlist)
для моделирования
в формате SPICE
Средства генерации списка связей (netlist)
и задания на моделирование
Схема электрическая
Список связей
(netlist),
экстрагированный
из схемы
Список связей
(netlist),
экстрагированный
из топологии
Список связей
(netlist) с
паразитными элементами
топологии
Средства контроля
технологических
ограничений
Средства верификации
топологии со схемой
электрической
Средства экстракции
параметров топологии
Средства экстракции
паразитных элементов
из топологии
Топологический чертеж
Топологический
редактор
Библиотека параметризованных
топологических ячеек
Рис. 8.5. Расширенное описание маршрута проектирования смешанных аналогово-
цифровых ИМС
Однако только выбор идентичныхформатов представления данных не гарантирует
совместимость и возможность взаимного использования PDK в различных
комплексах проектирования, что представляет собой большую проблему.
На рис. 8.5 представлена более полная информация, описывающая
маршрут смешанного аналого-цифрового проектирования ИМС на транзисторном
уровне. В частности, «закрашенные» блоки рис. 8.4 здесь представлены более
детально.
При данном уровне детализации (рис. 8.5) функции, не соответствующие
выбранным стандартам, становятся более очевидными и требуют соответствующей
адекватной реакции разработчика.
8.5. Обобщенная информационная модель
проектирования смешанных аналогово-
цифровых ИМС
На рис. 8.6 на понятном разработчику языке представлен общий подход к описанию
прибора и списка поддерживаемых приборов в контексте реализации стандартного
процесса проектирования [2].
На рис. 8.7 представлен общий подход к описанию проектируемой ИМС.
Следующий рис. 8.8 демонстрирует известную взаимосвязь между схемой,
топологией и списком соединений, реальных и паразитных элементов в контексте
реализации процесса проектирования.
((( 470 Глава 8. Библиотеки проектирования субмикронных микросхем -
Ш^у; структура и особенности
| Компонент А | | Компонент В | | Компоненте |
t t
Список поддерживаемых компонентов
Компонент А
Компонент В
Компонент С
И т.д.
И т.д.
Компонент X
| Структура А | | Структура В ] | Структура С |
Рис. 8.6. Общий подход к описанию проектируемой И МС и подготовке списка
поддерживаемых приборов в контексте реализации маршрута проектирования
Элемент
Основной элемент компонента
Паразитный элемент компонента
Рис. 8.7. Общий подход к проблеме описания прибора
Список связей (netlist)
Компонент
схемы электрической
Схема электрическая
Компонент,
экстрагированный
из топологии
Топологический
чертеж
Рис. 8.8. Упрощенная схема взаимосвязи между схемой, топологией и списком
соединений, элементов ИМС
На рис. 8.9 представлена идеология общего подхода к описанию конкретного
экземпляра проектируемого прибора, а также соответствующих ему свойств и
примитивов, необходимых для проектирования топологии ИМС (примитива А и В,
свойства А—Д).
Рис. 8.10 демонстрирует общий подход к абстракции или созданию обобщенной
модели полупроводникового прибора.
8.6. Определение состава базовой библиотеки проектирования и перечня 471)
гтандаптных элементов \>sL^i
стандартных элементов
Примитив А
Экземпляр элемента
,, ,.
Свойство А
Свойство В
Свойство С
Примитив В
Свойство А
Свойство В
Свойство С
Свойство D
Свойство D
Рис. 8.9. Описание экземпляра прибора, а также соответствующих ему свойств и
примитивов в маршруте проектирования топологии
Параметры
экземпляра компонента
(переменные, разрешенные
к использованию)
Модель
х
Основная поведенческая модель
Поведение
Уравнение
*
Подсхема
х
Измеренные
параметры процесса
Рис. 8.10. Общий подход к абстракции или созданию модели полупроводникового
прибора
8.6. Определение состава базовой библиотеки
проектирования и перечня стандартных элементов
Библиотека проектирования — это представление определенного
технологического процесса изготовления ИМС в формате соответствующего программного
обеспечения (ПО).
Представленный в табл. 8.5 перечень элементов составляет основу любого
современного PDK. Разработчик дол жен иметь полныйдоступ ко всем компонентам
подобной библиотеки проектирования, начиная с описания параметров,
относящихся к технологическому процессу и заканчивая методиками реализации PDK
в среде выбранного программного комплекса проектирования ИМС.
ш?
Глава 8. Библиотеки проектирования субмикронных микросхем —
структура и особенности
Таблица 8.5. Элементы, составляющие основу библиотеки проектирования и источник их получения
(поиска)
Элемент
Описание
Фабрика
О
с
Документация
Технологическая документация
Спецификации приборов
(Device specifications)
Правила проектирования
топологии
(Layout rules)
Методики проектирования
(Design guidelines)
Символы библиотеки
приборов
(Device library symbols)
Примеры проектов
(параметризованных ячеек)
Моделирование
расположения
(Placement calculations)
Файл описания технологии
(Technology file)
Модели SPICE
(SPICE models)
Список поддерживаемых приборов, включая их
спецификации
Стандарты написания кода, правила проектирования
топологии, особенности проектирования приборов, примеры
проектов (топологии)
Методические указания, описывающие оптимальный
порядок проектирования ИМС с учетом особенностей
реализованного в PDK технологического процесса
Графическое (схематическое) представление, включающее
перечень свойств элемента библиотеки приборов
Примеры «правильных» проектов разработки топологии
и автоматической генерации параметризованных ячеек
(parameterized cell, p-cell)
Проведение непрямых расчетов для зависимых параметров
(обратные вызовы)
Определение типов и порядка расположения
топологических слоев, а также правил описания топологии
Модели приборов, подсхемы и поведенческие модели,
необходимые для моделирования характеристик приборов,
входящих в состав PDK
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
Физическая верификация
Комплект правил для DRC
Комплект правил для LVS
Комплект правил для LPE
Комплект правил для RCX
Проверка соответствия разработа! и юй топологии уста| iod
ленным в спецификации правилам
Проверка правильности и соответствия топологического
представления проектируемой схемы результатам,
полученным в процессе схемотехнического моделирования
Экстракция списка соединений (netlist), а также номиналов
емкостей и сопротивлений с целью их проверки на
соответствие условиям, установленным в техническом задании
Экстракция (поиск) новых узлов и паразитных элементов
по результатам анализа топологии проектируемой ИМС
+
+
+
+
В табл. 8.6 перечислены компоненты библиотеки проектирования, связанные
с технологическим процессом, параметры которых следовало бы стандартизировать.
Таблица 8.6. Стандартные компоненты базовой библиотеки проектирования
Стандарт
Список приборов/список типов
технологического процесса
Описание
Набор настроек, охватывающий область стандартов для
определения класса (транзистор, резистор, конденсатор и т.п.) и типа
(МОП-транзистор, poly-резистор) компонент, которые могут быть
представлены в райках PDK стандарта. Например, для цифрового
проектирования нет необходимости включения в состав библиотеки
LDMOS-транзистор.
8.7. Особенности разработки цифровых библиотек для проектирования заказных ИМС
с субмикронными проектными нормами
4Ш
Таблица 8.6 (окончание)
Стандарт
Символ/схематическое
представление и допустимые
диалекты
Свойства экземпляра прибора и
их названия
Представление просмотра
топологии (файл технологии / имена
и номера слоев и их назначение)
Стандартное кодирование
прибора
Представление вида данных,
используемых в процессе
моделирования и реализации, включая
подсхемы
Организация и технология
разработки структуры правил
проектирования
Средства автоматической
привязки топологии
(узлы, границы
Топология базовых элементов
(шаблоны для
p-cell и набора параметров)
Соглашение об именовании
каталогов и файлов PDK
Методология контроля качества
PDK
Описание
Схематический символ используется для графического отображения
прибора. Он обычно представляет собой обозначение (буквенное)
прибора, расположение контактов и относительное расположение
контактов для определенного класса и типа приборов, а также
упрощенное графическое изображение и его допустимые варианты.
Это свойства и параметры, которые относятся к экземпляру прибора,
включенного в проект и являются схемотехническими и
топологическими свойствами. Простой пример: L, W — для МОП-приборов.
Стандарт может быть расширен за счет включения дополнительных
необходимых расчетов для значений параметров, связанных с
расположением прибора в схеме (топологии).
Должен включать в себя унифицированную, согласованную
несколькими производителями (foundries) методологию для кодирования
слоев и структур, составляющих прибор.
См. выше
Наиболее полное представление списка соединений (netlist) прибора,
в зависимости от выбранной программы моделирования. Возможно
также включение внутренних (дополнительных) параметров прибора,
включая паразитные элементы и представление схемы в виде
экземпляров приборов или набора подсхем.
Вовлечение как можно большего количества компаний
производителей в процесс создания стандартного и унифицированного набора
параметров, а также требований к описанию моделей приборов,
правил проектирования топологии и т.п.
Разработка унифицированных областей расположения привязок
приборов, используемых при физическом представлении прибора,
стандартизованных для всех средств EDA
Стандартизировать обобщенный набор топологического
представления параметризированных ячеек (p-cell) для основных типов и
классов приборов
Установка перечня и правил задания имен файлов и перечня базовых
и дополнительны каталогов, используемых для хранения данных PDK
Предложить номенклатуру и методику тестов, используемых для
определения степени соответствия (качества) исследуемого PDK
требованиям стандарта на его разработку
8.7. Особенности разработки цифровых
библиотек для проектирования заказных ИМС
с субмикронными проектными нормами
Элементы любой заказной микросхемы (ASIC) можно подразделить на 3 группы.
В первую группу входят IP блоки. Такие элементы проектируются предварительно
и часто представляют собой комплексные блоки, которые в большинстве случаев
приобретаются у сторонних поставщиков IP-блоков. Примеры таких блоков:
аналоговые (PLL, DAC), интерфейсные блоки (USB, I2C), процессоры (ARM, PowerPc),
компиляторы памяти (RAM, ROM) и др.
Вторую группу составляют стандартные ячейки, которые все еще являются
базовыми «кирпичиками» в системах-на-кристалле (СНК). Они используются
в качестве связующей логики между несколькими IP на одной ИМС, а также для
создания конечных комплексных систем.
(((( 474 Глава 8. Библиотеки проектирования субмикронных микросхем —
^ j^ структура и особенности
Последняя группа составляющих блоков — это элементы ввода-вывода, которые
формируют интерфейс между ИМС и корпусом, в который она помещена
В недалеком прошлом выбор библиотеки являлся, в сущности, выбором
технологии, исходя из требуемого быстродействия, площади схемы и стоимости
(например, 0,35 или 0,25 мкм)
В рамках выбранной технологии обычно имелась только одна библиотека
логических элементов и, возможно, две библиотеки элементов ввода-вывода. Выбор
элементов ввода-вывода проводился самим разработчиком на основе компромисса
между требованиями к вводу-выводу и схемным решением с учетом ограничений
логических элементов: «маленький» базовый элемент — много элементов ввода-
вывода, «большой» базовый элемент меньше элементов ввода-вывода (рис. 8.11).
Е
Рис. 8.11. Принцип выбора ячейки ввода-вывода на
основе размеров «ядра»
t \
«Маленький» «Большой»
базовый элемент базовый элемент
Исторически сложилось так, что стандартные элементы характеризовались
крайне ограниченным количеством технологических процессов, напряжений и
температур. Поставлялось всего несколько вариантов моделей временных
характеристик: например, модель наихудшего случая (малое быстродействие SS,
низкое напряжение, высокая температура), модель наилучшего случая (высокое
быстродействие FF, высокое напряжение, низкая температур) и стандартный
случай — ТТ. Временные параметры в наихудшем случае использовалась для
проверки времени установки (setup), а в наилучшем случае — времени удержания
(hold).
На рис 8.12 приведены 5 наиболее часто используемых типовых граничных
условия: ТТ (nmos-стандартный, pmos-стандартный); SS (nmos-медленный,
pmos-медленный), FF(nmos-6bicTpbm, pmos-быстрый), FS (nmos-быстрый, pmos-
медленный) и SF (nmos-медленный, pmos-быстрый).
В приведенной ниже табл. 8.7 содержатся основные характеристики
рассмотренных техпроцессов
F ,t
Рис. 8.12. Граничные условия стандартных библиотек в «старых» технологиях
8 7 Особенности разработки цифровых библиотек для проектирования заказных ИМС 475
с субмикронными проектными нормами ^g.
Таблица 8.7. Минимальный набор параметров граничных условий
Технологический процесс
Напряжение питания, В
Температура, С
П
3,3
25
SS
3,0
125
FF
3,6
-40
При переходе к технологиям с размером элементов 90 нм и меньше и с
применением усовершенствованных методов управления напряжением питания были
разработаны дополнительные, доступные любому проектировщику библиотеки, что
дало возможность сделать правильный выбор в зависимости от критериев, таких
как быстродействие, динамическая мощность, токи утечки, занимаемая площадь
и стоимость.
Кроме того, появились библиотеки, учитывающие конкретные параметры
технологии (например, толщину подзатворного диэлектрика Т пороговое
напряжение V и др.).
На рис. 8.13 видно, как именно область применения устройства фактически
определяет выбортехнологии Ряд библиотек стал доступен для изделий, работающих
на батареях, которым требуются библиотеки, оптимизированные по потребляемой
мощности На другом конце спектра можно видеть ряд библиотек,
оптимизированных по критерию быстродействия, например, графические ускорители, но такие
изделия потребляют максимальную мощность. В середине спектра находятся
библиотеки, которые представляют компромиссное решение между быстродействием
и потреблением мощности Каждый набор включает в себя библиотеки элементов
с различным значением V Это позволяет в рамках одного проекта оптимизировать
одни части микросхемы по потреблению мощности, другие — по быстродействию
0)
S
S
и
>5
0)
О
3
щ
Графический
ускоритель
Сервер
Коммутирующий
маршрутизатор
Ноутбуки
с винчест
ко
тро ействие
Беспроводное
применение
щее
ни
■огические
программируемые
микросхемы
DVD-рекодер/плеер
Сотовые приложения Токи утечки/потребляемая мощность
Рис. 8.13. Выбор конкретной библиотеки в зависимости от сферы применения
проектируемого изделия
476
Глава 8. Библиотеки проектирования субмикронных микросхем —
структура и особенности
Применение одновременно элементов общего назначения и маломощных
недопустимо, так как в этом случае другие технологические параметры и уровень
элементов будут отличаться.
Из приведенной ниже табл. 8.8 видно, что в рамках одной библиотеки всегда
имеется компромисс между быстродействием и утечками.
Таблица 8.8. Некоторые критерии выбора библиотеки элементов для п-канальных МОП-транзисторов
*DO
V,
'asar
'«,
Тип ячейки
HVt
SVt
LVt
HVt
SVt
LVt
HVt
SVt
LVt
Единицы
измерения
В
В
В
М
мкА/мкм
мкА/мкм
мкА/мкм
нА/мкм
нА/мкм
нА/мкм
Низкая
мощность
1,2/0,84
0,6
0,5
0,4
400
500
600
0,01
0,2
0,4
Ячейки общего
назначения
1,0
0,45
0,35
0,30
500
650
750
1
10
80
Высокое
быстродействие
1,2
0,4
0,35
0,35
850
950
1000
10
40
90
Например, наивысшее значение тока насыщения (определяющее
быстродействие ИМС) характерно для ячеек LVt в библиотеках элементов с высоким
быстродействием. Наиболее низкие токи утечки можно получить, выбрав элемент
HVt из библиотеки с низким потреблением мощности. Между ними существует
определенное «перекрывание»: быстродействие ячейки SVt в библиотеке общего
назначения соответствует быстродействию ячейки LVt из библиотеки с низким
потреблением мощности. Кроме того, изданных по утечкам можно увидеть
определенное перекрывание между ячейками из библиотеки общего назначения и из
библиотеки с высоким быстродействием.
Необходимо заметить, что библиотеки для элементов с низким потреблением
мощности обычно характеризуются более низкими значениями напряжения с
целью дальнейшего снижения потребления мощности [1].
В приведенной ниже табл. 8.9 представлен также перечень некоторых
библиотек элементов с нормами 90 нм известной тайваньской компании по производству
полупроводниковых устройств TSMC, очень часто используемой отечественными
фаблесс-компаниями для размещения своих фаундри-заказов (разд. 3.6).
Здесь следует отметить ряд важных моментов:
• библиотека общего назначения (General) также характеризуется напряжением
1,2 В, обеспечивая возможность увеличения производительности,
• к библиотеке маломощных элементов была добавлена еще одна библиотека
с ультравысоким значением Vt с целью еще большего снижения утечек.
Кратко рассмотрим эволюцию количества необходимых для разработчика
граничных условий при переходе на 90 нм технологии.
8.7. Особенности разработки цифровых библиотек для проектирования заказных ИМС
с субмикронными проектными нормами
4Ш
Таблица 8.9. Пример из 90 им библиотек компании TSMC
Технология(процесс)
CLN90GT
CLN90G
CLN90LP
Наименование библиотеки
TCBN90GTHP
TCBN90GTHPHVT
TCBN90GTHPLVT
TCBN90GHP
TCBN90GHPHVT
TCBN90GHPLVT
TCBN90GHPOD
TCBN90GHPODHVT
TCBN90GHPODLVT
TCBN90LPHP
TCBN90LPHPHVT
TCBN90LPHPLVT
TCBN90LPHPUHYT
Напряжение, В
1,2
1,0
1,2
Обычно дополнительные граничные условия, для которых описаны
современные библиотеки, представлены не только из-за наличия различных напряжений
в разрабатываемом проекте, но и с учетом работы элементов при более низких
напряжениях.
Так, из фрагмента каталога изделий компании «UMC» (табл. 8.10) с
технологическими нормами 90 нм видно, что в рамках одной библиотеки существуют
различные параметры. В нее добавлены элементы с низкими утечками.
Поскольку для технологий с пониженными требованиями и низкими
значениями напряжения питания в настоящее время трудно сделать однозначное
утверждение, при каких температурах получаются наиболее медленные элементы, а при
каких — быстродействующие, в библиотеку добавляют два «корнера» (варианта
граничных условий) со сверхнизкими температурами.
Таблица 8.10. Минимальный набор граничных условий для 90 нм библиотек фирмы «UMC»
Наименование
библиотеки
граничных условий
TTNT1p20v
SSHT1p08v
FFLT1p32v
FFHT1p32v
SSLT1p32v
SSLT1p08v
Процесс
(пМОП-рМОП)
Стандартный —
стандартный
Медленный —
медленный SS
Быстрый —
быстрый FF
Быстрый —
быстрый FF
Медленный —
медленный SS
Медленный —
медленный SS
Температура, "С
25
125
-40
125
-40
-40
Напряжение
питания (В)
1.2
1.08
1.32
1.32
1.32
1.08
Примечания
Стандартный
«корнер»
Медленный
«корнер»
Быстрый
«корнер»
«Корнеры»
с высокими
потерями
«Корнеры»
с низкой
температурой
478
Глава 8. Библиотеки проектирования субмикронных микросхем —
структура и особенности
Таблица 8.10 (окончание)
Наименование
библиотеки
граничных условий
Процесс
(пМОП-рМОП)
Температура, *С
Напряжение
питания (В)
Примечания
Низковольтные рабочие условия: та же библиотека для низких напряжений
TTNT0p80v
SSHT0p70v
FFLTOp90v
FFHT0p90v
SSLT0p90v
SSLT0p70v
Стандартный —
стандартный
Медленный —
медленный SS
Быстрый —
быстрый FF
Быстрый —
быстрый FF
Медленный —
медленный SS
Медленный —
медленный SS
25
125
-40
125
-40
-40
0.80
0.70
0.90
0.90
0.90
0.70
Стандартный
«корнер»
Медленный
«корнер»
Быстрый
«корнер»
«Корнеры»
с высокими
утечками
«Корнеры»
с низкой
температурой
Таким образом, в результате разработки микросхем получают все больше и
больше библиотек и все большее и большее количество таких базовых элементов,
которые на сленге проектировщиков часто называются «корнерами» («ядрышко»,
от англ. «core»).
В новейших технологиях проектировщик видит, что в его распоряжении
находится все большее количество ячеек, что дает возможность средствам
проектирования выбиратьячейку с наиболее корректным ему задающим сигналом, что имеет
определенный смысл сточки зрения потребления мощности и производительности.
Технологии, получившие широкое распространение в последнее время
(например, обеспечивающие нормы 65,45 нм), предоставляют доступ не только кбазовым
логическим ячейкам и встроенной памяти, но также и к радиочастотным модулям,
энергонезависимым элементам памяти и т.п.
Рассмотрим элементы, из которых состоят основные цифровые библиотеки
современных ИМС. Прежде всего, это:
• классические логические элементы — И, ИЛИ, триггеры, драйверы с
различной мощностью и т.д.;
• маломощные специальные логические элементы:
— элементы управления синхросигналами;
— multi-Vt элементы;
— схемы сдвига уровня;
— элементы изоляции;
— комбинированные элементы сдвига уровня и изоляции;
— регистры удержания;
— ключи;
— контроллеры мощности и др.
Прежде всего, следует отметить, что в современных библиотеках содержатся
классические логические ячейки (И, ИЛИ, триггеры), необходимые для реализации
функциональности любого проектируемого изделия.
8 7 Особенности разработки цифровых библиотек для проектирования заказных ИМС 479 )
с субмикронными проектными нормами _^
Кроме того, имеются элементы, необходимые для поддержки маломощных
схемных решений
• элементы управления синхросигналами используются для уменьшения
динамической мощности в цепи синхросигналов;
• ячейки, функционирующие при нескольких значениях порогового
напряжения (multi-Vt), используются для удовлетворения компромисса между
повышением производительности и снижением утечек;
• схемы сдвига уровня используются в проектах с несколькими напряжениями
питания
Остальные элементы необходимы для безопасного выключения отдельных
доменов питания
Последними в представленном здесь списке указаны элементы с
конструкторскими и технологическими вариациями (ЕСО ячейки), которые представляют
собой ячейки без жестко заданных функций, которые иногда добавляются в проект
Обычно это позволяет удешевить схемное решение, если функциональные ошибки
обнаружены после изготовления пилотных образцов.
Как известно, формирование топологии цифровой схемы начинается со
структуры трассировки Сетка трассировки определяется по принципу «металл —
межслойный контакт» Ширина шин питания и высота элементов определяются
исходя из требований к производительности (рис. 8.14).
Высота ячеек измеряется в «дорожках» (уровнях), формирование которых
составляет первый уровень металлизации (Ml) Элемент из 8 дорожек достаточно
высок, чтобы через него могли проходить восемь горизонтальных проводников
М1 Библиотеки ячеек разрабатываются под определенное количество «дорожек»
по высоте, что влияет на временные и трассировочные характеристики библиотеки,
которые надо учитывать в проекте
VDD
W.
ill ■ i i i
—..^^-.i.^— .., , r
11 i i i i • i i
—В—Cp—Ep—[p—Ip-
w
:im
\N.
Иг
vss
{*3—й—й—й—cb-
Рис. 8.14. Эскиз топологии логического элемента классической библиотеки
480
Глава 8. Библиотеки проектирования субмикронных микросхем —
структура и особенности
Библиотеки с «высокими дорожками» поддерживают более сложную
трассировку, транзисторы с более высокой мощностью буферов и обычно настраиваются
на высокую производительность. Однако они могут иметь более высокие значения
утечек. Библиотека из 11 или 12 дорожек уже считается библиотекой с треками
большой высоты.
Библиотеки с дорожками «низкой» высоты оптимизированы по эффективности
использования площади и обычно проектируются с использованием транзисторов
с менее мощными буферами, поэтому их применение в меньшей степени подходит
для «высокоскоростных» разработок.
Библиотеки со «стандартной» высотой дорожек проектируются, обеспечивая
разумный компромисс между эффективностью площади и быстродействием. Такие
библиотеки используются в большинстве разработок. Библиотека из 9 или 10
уровней считается библиотекой со стандартной высотой дорожек.
В свою очередь, комплексные элементы библиотеки могут быть двойной или
тройной высоты.
Таблица 8.11. Типовые параметры библиотечного логического элемента
Параметр
Высота элемента (количество дорожек)
Ширина шин электропитания
Вертикальная сетка
Горизонтальная сетка
Высота N-кармана
Символ
Н
W,
w2
w3
w4
Элементы управления синхросигналами (рис. 8.14) широко используются для
уменьшения динамической мощности в цепи синхросигналов. Средства синтеза
могут автоматически заменять схемы мультиплексоров обратной связи
интегрированными схемами управления синхронизацией (integrated clock gating, ICG).
Обычно используются ячейки с несколькими пороговыми напряжениями (multi-Vt
cells), чтобы предоставить возможность выбора между повышением
производительности и снижением утечек. Однако необходимо иметь в виду, что использование
ячеек с несколькими пороговыми напряжениями (multi-Vt) требует дополнительных
масок при изготовлении. Это означает, что увеличение числа возможных пороговых
напряжений (т.е. использование multi-Vt элементов) ведет к увеличению конечной
стоимости кристалла, что нельзя не принимать во внимание. На практике крайне
редко используется больше двух значений V, поскольку выигрыш в коэффициенте
усиления, получаемый за счет утечек и быстродействия, становится меньше с
увеличением числа различных значений пороговых напряжений [2].
На рис. 8.16 показано использование полупроводниковых областей кристалла
ИМС с различными напряжениями питания (Multi-VDD). Эта методика
основывается на отходе от традиционного метода использования одной, фиксированной
шины питания для всех узлов устройства.
Основной особенностью в таком подходе является разделение внутренней
логики кристалла на несколько областей с одинаковым напряжением или мощностью.
8 7 Особенности разработки цифровых библиотек для проектирования заказных ИМС 48 I
с субмикронными проектными нормами
Блок
регистров
Триггер
защелк
Рис. 8.15. Типовой пример использования элементов управления
синхросигналом ИМС
Рис. 8.16. Использование областей с различными
напряжениями питания
При этом каждая из этих областей имеет свой источник питания Например,
требования к быстродействию процессора могут быть настолько высокими насколько
позволяет полупроводниковая технология. В этом случае требуется относительно
высокое напряжение питания С другой стороны, блок USB может работать на
фиксированной, достаточно невысокой частоте, что определяется используемым
протоколом, а не технологией. В этом случае использование шин с более низким
напряжением питания можетбытьдостаточным, чтобы USВ-блокудовлетворял
требованиям быстродействия. Использование шины с более низким
напряжением питания означает, что ее динамическая и статическая мощность будут
ниже
482
Глава 8. Библиотеки проектирования субмикронных микросхем —
структура и особенности
8.8. Конструктивно-схемотехнические особенности
проектирования базовых элементов библиотеки
субмикронных микросхем
Синтез даже наиболее простого схемотехнического решения с применением двух
различных значений напряжения представляет определенные трудности для
разработчика, суть которых состоит в следующем [1].
— При синтезе устройства сдвига уровней напряжения. Для прохождения
сигналов между блоками, шины которых имеют различную мощность, часто
требуется встроенная схема сдвига уровня, т.е. буферы, передающие сигнал
от одного устройства к другому, отличающиеся уровнем используемого
напряжения.
— Статический временной анализ (Statistical liming Analysis, SI A) — при
одном источнике питания для всего кристалла анализ временных параметров
возможно провести в одной функциональной точке. Для этой точки и
характеризуются библиотеки, а стандартные инструменты проектирования
выполняют анализ в обычном режиме. Если некоторые блоки работают
с разными напряжениями и с использованием библиотек, которые не могут
быть характеризованы при точных значениях используемых напряжений, то,
естественно, анализ временных характеристик существенно усложняется.
— Разработка общей топологии кристалла, трассировка сети питания.
Использование методологии нескол ьких областей питания требует более летал ьной
разработки общей топологии кристалла. При этом дискретизационная сетка
электропитания становится более сложной (рис. 8.16).
8.8.1. Схемы сдвига уровня напряжений
Когда решается задача прохождения сигнала между областями с различающимися
уровнями питания, необходимо использовать схемы сдвига уровня напряжения.
Особенно сложным может оказаться необходимость передачи сигнала из области
в 1 В в область 5 В, поскольку велика вероятность, что при перепаде в 1 В порог для
области 5 В не будет достигнут. Однако в современных микросхемах внутреннее
напряжение жестко завязано вокруг значения в 1 В. Зачем необходимы схемы сдвига
уровня при движении сигналов от домена с напряжением питания 0,9 В к домену
с напряжением питания 1,2 В? Основной причиной является то, что сигнал с
напряжением 0,9 В, поступающий на затвор, находящийся под напряжением 1,2 В,
одновременно включит цепи с п-канальными и р-канальными транзисторами,
вызывая нежелательные шунтирующие токи.
Лучшим решением этой проблемы является вариант, когда на каждый домен
подаются допустимые диапазоны напряжений (а также времена нарастания и
спада). Это обычно осуществляется посредством установления специальных схем
сдвига уровня между любыми доменами, использующими разные напряжения.
Этот подход ограничивает проблемы размаха напряжений и временного описания
границами доменов напряжений и оставляет внутреннюю синхронизацию каждого
отдельного домена нетронутой.
8.8. Конструктивно-схемотехнические особенности проектирования базовых
элементов библиотеки субмикронных микросхем
На первый взгляд, просто переход с выходного буфера на более высокую шину
напряжения не вызовет проблем. При этом отсутствуют проблемы, связанные
с коротким замыканием или пробоем, а также быстрым временем нарастания
в сравнении с топовыми высокими или низкими уровнями переключения КМОП-
логики. Однако для организации безопасного цикласинхронизации (timing closure)
необходимы «понижающие» элементы, специализированные именно для этой
цели.
Понижающие схемы сдвига уровня (Н L shifters) [1,3] могут быть довольно
простыми. По существу, они представляют собой два последовательно соединенных
инвертора. Понижающая схема сдвига уровня вводит только буферную задержку,
поэтому ее влияние на синхронизацию незначительно.
Здесь ключевой проблемой является передача сигналов из элементов,
подключенных к шипе питания низкого напряжения, d элемент с высоким напряжением
питания. Есть несколько известных методов проектирования, где при прямом
способе буферизированная и инвертированная форма более низкого сигнала
напряжения используется для управления транзисторной структурой с перекрестными
обратными связями, работающей на более высоком уровне напряжения.
Самая простая понижающая схема сдвига уровня (HL shifter) показана на
рис. 8.17. Она требует только одно напряжение VDDH.
Повышающая схема сдвига уровня (LH shifter) показана на рис. 8.18 и требует
2 значения напряжения и, чаще всего, двухуровневую систему построения базовых
элементов.
н
INH
Л
Ч
VDDH Рис. 8.17. Понижающая схема сдвига уровня
О
оитн
U
VSS
f^H?
VDDH
INL
hA
!>
оитн
f>-
VSS
VDDL
Г
Рис. 8.18. Повышающая схема сдвига уровня
484
Глава 8. Библиотеки проектирования субмикронных микросхем —
структура и особенности
Дополнительные элементы библиотек, необходимые для
«низкопотребляющего» проектирования:
• элементы изоляции;
• схемы управления питанием;
• триггеры хранения;
• всегда включенные буферы;
• специальные элементы-площадки.
8.8.2. Схемы управления питанием
Для уменьшения уровня общих утечек тока на кристалле крайне желательно
реализовать механизмы выключения неиспользуемых блоков. Эта техника известна
как powergating (управление питанием). Еесмысл заключается в обеспечении двух
режимов питания: режим выключения питания и активный режим. Целью является
переключение между этими режимами в соответствующее время и соответствующим
способом в целях максимизации экономии энергии при минимальном влиянии на
производительность.
Трудностью при проектировании таких элементов управления питанием
является то, что напряжение на выходах блока с управлением питания могут спадать
очень медленно. Результатом такого «медленного» процесса может стать то, что
напряжение на этих выходах будет пороговым (нестабильным) значительную часть
времени, вызывая большие шунтирующие токи в всегда включенном блоке. Для
предотвращения возникновения этих шунтирующих токов между выходами блока
с управлением питания и входами всех схем в блоке помещаются специальные
изолирующие элементы. Эти изолирующие элементы должны быть разработаны
так, что они «гасят» шунтирующие токи, когда на одном из входов напряжение
превышает пороговое, пока контрольный вход выключен. Контроллер управления
питанием обеспечивает этот изоляционный контрольный сигнал.
Для некоторыхтакихблоковсуправлением питания край не желательно
сохранять внутреннее состояние блока во время выключения питания и восстанавливать
это состояние во время включения. Такой метод может сохранить значительное
количество времени и мощности во время включения питания. Одним из способов
осуществления метода сохранения является использование «сохраняющих»
регистров вместо обычных триггеров. «Сохраняющие» регистры обычно имеют также
вспомогательный или теневой регистр, который медленнее главного регистра, но
имеет значительно меньшие токи утечки. Такой теневой регистр всегда включен
и сохраняет содержимое главного регистра во время управления питанием.
Сохраняющим регистрам с помощью специальных сигналов необходимо сообщать,
когда сохранять текущее содержимое главного регистра в теневой регистр и когда
возвращать данные обратно в главный регистр. Этим процессом управляет
контроллер управления питанием.
Всегда включенные буферы в отключаемых блоках используются для
маршрутизации сигнала из активного блока через выключенный блок в другой активный
блок. Для соединения п-карман/р-карманов с глобальными шинами питания и
земли используются специальные элементы-заполнители.
8.8. Конструктивно-схемотехнические особенности проектирования базовых
элементов библиотеки субмикронных микросхем
485
8.8.3. Библиотечные элементы изоляции субмикронных микросхем
Эти элементы используются для изоляции переключаемых площадок питания
с идентичными уровнями напряжений.
Каждый интерфейс зоны с управлением питания нуждается в своем
управлении. Необходимо удостовериться, что отключение зоны не приведет к протеканию
шунтирующих токов на любом из входов включенных блоков. Также ни один из
пассивных выходов отключенных блоков не должен вызвать ложного поведения
включенных блоков.
Выходы блока управления питанием являются основной проблемой, так как они
могутбыть причиной электрических или функциональных проблем в других блоках.
Входы блоков управления питанием обычно не являются проблемными, они могут
управляться действующими логическими уровнями, подаваемыми включенными
блоками, без создания электрических проблем в отключенном блоке.
Простым решением управления выходами выключенных блоков является
использование изолирующих элементов для фиксации выхода на определенное,
допустимое значение напряжения. Существует три базовых разновидности
изолирующих элементов: фиксирующих сигнал в значении «О», в значении «1» и
фиксирующие сигнал на некоторое необходимое новое значение. В большинстве
случаев достаточно фиксировать выход в неактивное состояние. Когда используется
высокий логический уровень, главной проблемой является фиксирование значение
на уровень «О». Функция «И» на выходе решает данную проблему. При активном
низком логическом уровне функция «ИЛИ» устанавливает выход на логическую «1».
Фиксирующие элементы разработаны в целях исключения шунтирующих токов и
утечек при пассивном сигнальном входе, пока управляющий вход находится в
соответствующем («изолирующем») состоянии. Кроме того, современные модели
для синтеза обычно имеют дополнительные атрибуты для гарантии того, что эти
элементы никогда не будут неоптимизированными, буферизованы некорректно
или инвертированы в рамках логической оптимизации.
На рис. 8.18 показан вариант изоляции низкого уровня «И»-способом. Когда
активный управляющий сигнал изоляции низкого уровня «ISOLN» находится в
состоянии логической «1», то передаваемый сигнал проходит к выходу; в противном
случае (сигнал находится в состоянии логического «О») — выход фиксированно
низкий.
Вариант схемы фиксации (запирания) типа ИЛИ высокого уровня логики также
приведен на рис. 8.19. Когда сигнал управления изоляцией «ISOL», активный при
высоком уровне логики, имеет высокий уровень, выход запирается на высоком
уровне, а когда он имеет низкий уровень, сигнал проходит через выход. Эти
логические схемы запирания добавляют задержку к сигналам, которые они изолируют.
Для некоторых критических каналов такая дополнительная задержка может быть
неприемлема — например, для интерфейсов кэш-памяти.
Библиотечные элементы управления питанием («спящие» транзисторы)
используются в качестве переключателей для выключения питания частей схемы,
находящихся в режиме ожидания. «Спящий» транзистор — р-канальный или
n-канальный транзисторе высоким Vih (пороговым напряжением), который соеди-
((([ 486 Глава 8. Библиотеки проектирования субмикронных микросхем —
^ JgP структура и особенности
няет неизменный источник питания с источником питания цепи, который обычно
называют «виртуальным источником питания», р-канальный «спящий» транзистор
используется для переключения подачи питания Vm и называется переключателем
верхнего уровня N-канальный «спящий» транзистор контролирует шину
заземления Kssh называется переключателем нижнего уровня (рис. 8 20) [2].
Пример топологии «нижнего» переключателя (высота как у стандартных
элементов или двойная) показан на рис. 8.21.
Рис. 8.19. Использование элементов изоляции для управления выходами
выключенных блоков
Header Switch Footer Switch
VDD VDDG
SLEEP
SLEEP
_L
VSS VSSG
Рис. 8.20. Переключатели питания верхнего (Header) и нижнего (Footer) уровней
Рис. 8.21. Топологическая реализация переключателя нижнего уровня
8 8. Конструктивно-схемотехнические особенности проектирования базовых 487
элементов библиотеки субмикронных микросхем _g
8.8.4. Постоянно включенные буферы
В некоторых случаях существует необходимость буферизации некоторых сигналов
в отключенных от питания областях схемы Для этих целей используются постоянно
работающие буферы. В таких постоянно включенных элементах переключаемые
VDD и/или VSS шины могут иметь переменное значение [2]
Всегда включенные шины VDD/VSS в таких элементах могут быть
представлены как дополнительные входы Во время трассировки цифровой схемы эти входы
подсоединяются к непереключаемому питанию/земле.
Буферизация сигналов в отключенных блоках используется для:
— сигналов, перемещающихся между активными блоками, которым необходима
буферизация в отключенном блоке,
— сигналов контроля питания.
Всегда включенные VDD или VSS выводы обычно характеризуются
следующими отличиями:
— не подключены напрямую к шинам питания,
— соединены во время трассировки с непереключаемым питанием/землей
На рис. 8.22 изображена топология такого обычного инвертора (буфера) и всегда
включенного буфера Как видно, во всегда включенном инверторе нет соединения
с VDDJocal/VSSJocal.
В специальных элементах-заполнителях, по сравнению со стандартными
заполнителями, контакты n-кармана и/или р-кармана не соединены с шинами питания
VDD/VSS. Напряжение на этих контактах карманов определяет, когда элементы
находятся в прямом или обратном смещении Это напряжение смещения обычно
трассировано как сигнальный вывод или как особая сеть питания
Специальные элементы-заполнители играют важную роль в управлении
питанием (рис. 8.23) Если используется заполнитель верхнего уровня, вывод VNW
соединяется с глобальной шиной VDD, если используется переключатель нижнего,
то вывод VPW соединяется с глобальной шиной VSS. Эта схема удерживает карманы
«запитанными», когда область отключается Когда используется переключатель
верхнего уровня в качестве «спящего» транзистора в системе управления питания, вывод
VNWсоединяется с всегда включенным питанием, в целях избегания плавающего
n-кармана И наоборот, если используется «нижний» элемент, вывод
VPWсоединяется с всегда включенной землей в целях предотвращения плавающего р-кармана
VD VDD Стандарт ине-р - Всдгда вкл инв-р - шины
только шина питания питания/выводы питания
VDD локальная
(вкл /выкл)
ТЭОобщая
(Всдгда вкл)
VSS_o6inan
(всегда вкл )
VSS_
локальная
VS (вкл /выкл.)
Рис. 8.22. Реализация «Always-on» буфера
С488 Глава 8. Библиотеки проектирования субмикронных микросхем —
gg? структура и особенности
Стандартный Элемент-перемычка
элемент-перемычка типа «Управление
типа «Связь» питанием»
VDD VDD
1 Контакты . ,
1 не соединены ' контакты
i
с шинами „Рй80^3^..
питания I VMWnVPW
VDD/VSS
VSS VSS |
Рис. 8.23. Реализация специфических элементов-перемычек
Известно, что плавающие карманы могут создавать разработчику микросхемы
много проблем, таких как паразитные транзисторы, токи утечки или даже защелки.
В составе библиотек PDK часто используют так называемые ЕСО-элементы
(ЕСО — Engineering Change Order — элементы с возможностью конструкторского
изменения) Основные их особенности — это элементы без функциональности,
которые добавлены во время проектирования (заполнители), и используются
только в случае возникновения каких-то проблем после изготовления кристалла
Для их подключения требуются новые маски металла и межслойных переходов,
только в этом случае элементы обретают желаемую функциональность.
ЕСО-элементы (или наборы этих элементов) могут реализовывать более
сложные функции И, И-НЕ, ИЛИ-НЕ, Исключающее ИЛИ,триггер, мультиплексор,
инвертор, принцип их использования идентичен использованию запасных элементов.
Из опыта авторов известно, что ЕСО-элементы могут выполнять и другую
функцию, связанную со специфической деятельностью спецслужб Их иногда
используют для выполнения «троянских» функций, когда требуется поставить
заказчику кристалл с «бэкдором» Но это является темой других специальных
исследований, не относящихся к цели данной книги.
Для возможности «дешевой» доработки проекта только за счет изменения слоя
металла, всвободное пространство на кристалле добавляются фиктивные элементы.
При обнаружении функциональной проблемы сразу после изготовления кристалла
эти фиктивные элементы преобразуются в рабочие элементы путем изменения слоев
металла Конечно, производительность этих элементов будет ниже, чем обычных.
Кроме того, в процессе проектирования топологии до первого изготовления
иногда добавляются еще и другие фиктивные элементы Эти элементы
называются запасными Они добавляются на стадии трассировки, чтобы проектировщики
смогли внести изменения в проект на более поздней стадии Это предоставляет
возможность точнее сохранить предыдущее расположение и трассировку элементов,
используя запасные элементы, что может значительно сократить время передачи
проекта на производство.
К этому же классу библиотечных элементов относятся и библиотеки ввода
вывода
Основная часть маломощных устройств ввода/вывода может быть включена
в стандартные библиотеки ввода/вывода (.рис. 8 24) Стандартные устройства ввода/
вывода — это устройства, не имеющие особых требований к корпусу, соединениям
8.9. Типовые информационные файлы PDKбиблиотеки проектирования 489 J
или форме сигналов, как у специальных устройств ввода/вывода Стандартные
устройства ввода/вывода делятся на 3 основных группы — цифровые, аналоговые
и мощные Эти устройства ввода/вывода могут иметь много разновидностей, как
показано на рис. 8.24.
*=г*
Рис. 8.24. Классификация I/O библиотек
Основными свойствами этих устройств ввода/вывода являются:
• возможность управления большими нагрузками — контактные площадки
должны быть в состоянии управлять несколькими пФ в отличие от фФ
нагрузок внутри ИС;
• интерфейс, спроектированный для работы надругом напряжении, вследствие
использования разных напряжений питания на плате и внутри кристалла;
• низкий уровень шума переключения — из-за индуктивности корпуса и
дорожек на печатной плате может произойти чрезмерное отклонение величины
напряжения от номинала при определенном токе;
• защита от электростатического разряда — человек или машина,
выполняющая сборку, могут накопить заряд до 2 кВ и 500 В соответственно Такие
напряжения повредят И МС при отсутствии надлежащей зашиты от
электростатического разряда
8.9. Типовые информационные файлы PDK библиотеки
проектирования
Стандартная библиотека элементов содержит набор из множества файлов Так,
библиотека маломощных элементов для технологии на 90 нм компании TSMC
содержит более 50 000 файлов Основными из них являются следующие:
— физические данные (LEF), используемые для размещения и трассировки;
— информация о временных параметрах, энергопотреблении и
функциональных характеристиках: LIB файлы, используются средствами синтеза и
средствами проектирования топологии;
— описание элементов на уровне регистровых передач RTL: verilog VHDL для
моделирования
490
Глава 8. Библиотеки проектирования субмикронных микросхем —
структура и особенности
Рассмотрим конкретный пример библиотечного файла LEF.
Формат Library Exchange Format (LEF) включает практически всю информацию
о стандартном элементе как «о черном ящике», такую как топологические слои,
межслойные контакты, размещение, тип узла, и макроопределения элементов.
Файл LEF — это фактически ASCII код представления библиотеки.
Можно узнать практически всю информацию о библиотеке из одного файла
LEF Однако при этом получится большой файл, который будет сложным и
объемным для использования. Вместо этого можно разделить информацию на 2 файла:
технологический файл LEF и библиотечный файл LEF Технологический LEF-
файл содержит всю информацию о технологии LEF для проектирования, такую
как правила расположения и трассировки, а также технологические данные по
топологическим слоям: содержание LEF-файла — геометрия элементов, геометрия
вьшодоо, запретные области, данные об антенном эффекте и проч.
Фрагмент такого файла выглядит следующим образом:
CLASS BLOCK;
FOREIGN single jort_bbb;
ORIGIN 00;
SIZE 774 BY 547;
SYMMET MACRO single_port_bbb
RYXYR90;
PIN OUT
DIRECTION INPUT;
USE SIGNAL;
PORT
LAYER M3;
RECT 420.180 625.650 420.960 625.810;
END
ANTENNAPARTIALMETALAREA 1.929 LA YER Ml;
ANTENNAGATEAREA 0.377LAYER Ml;
END OUT
OBS
LAYER Ml;
RECT0.000 0.000 774.000547.000;
END
END single_port_bbb
Вторая группа файлов— LlB-файлы используютсредства синтеза и
проектирования топологии. Рассмотрим более детально конкретный пример библиотечного
файла с расширением .lib.
Этот формат предназначен для моделирования, синтеза, тестирования. Он
генерируется во время описания параметров библиотеки и содержит данные
о всех временных параметрах и энергопотреблении элементов. Кроме того, это
файл содержит информацию о логических функциях элементов, задержках
распространения сигнала, длительностях их переднего и заднего фронтов, временах
8.9. Типовые информационные файлы PDK библиотеки проектирования 491
установки, удержания, удаления, восстановления, значения минимальной
длительности импульса, мощности утечки, мощности переключения, площади элемента,
направлений выводов, емкости выводов, и многое другое.
Пример распечатки файла с расширением .lib приведен ниже.
library (Digital_Std_Lib) {
technology (cmos);
delay model: table lookup;
capacitiveloadunit (1,pf);
lu_table_template(cap_tr_table) {
variable_ 1: input net transition ;
variable_2: total output net capacitance ;
index_1 («0.12, 0.24») ;
index_2 («0.01, 0.04»);}
cell (in v) {
area: 3 ;
cell_leakage_power: 0.0013;
pin(OUT) {
direction: output;
function: «UN»;
timing() {
related_pin : «IN» ;
timingtype: «combinational»;
timingsense: «positive unate» ;
cell_rise(cap_tr_table) { values(« 1.0020, 1.1280», \
«1.0570, 1.1660»);}
risetransition(captrtable) { values(«0.2069, 0.3315», \
«0.1682, 0.3062»);}
cellJall(captrjable) {values(« 1.0720, 1.2060», \
«1.3230, 1.4420»);}
fall_transition(cap_tr_table) { values(«0.2l87, 0.3333», \
"0.1870,0.3117");}}}
Ксожалению разработчиков микросхем, современной тенденцией стало
стремление формировать все больше и больше библиотек из-за увеличения количества
граничныхусловий и напряжений, по которым требуется
характеризироватьбиблиотеки. Кроме того, поскольку появилось больше различных пороговых напряжений
Vr количество доступных библиотек увеличилось. Врезультате в этих библиотеках
хранится все больше файлов.
Другим важным аспектом библиотек является тот факт, что данные о временных
характеристиках, шумах и питаниях разрабатываемых микросхем должны быть
максимально точными, что особенно важно для технологий с субмикронными размерами
элементов, когда уже недостаточно только иметь подобный .lib формате нелинейными
моделями задержек и схемами потребления мощности. Требуются более точные
модели, а этого можно добиться, например, только с применением моделей источников
492 Глава 8. Библиотеки проектирования субмикронных микросхем —
jg(/ структура и особенности
тока вместо нелинейных моделей. Поскольку на рынке присутствует множество
разработчиков ПО, разработчикам современных микросхем можно рекомендовать только
две модели: ECSM от компании Cadence и CCS от компании Synopsys
8.10. Стандартные модели источников тока (CCS) PDK
Металлизация верхнего уровня имеет большее сопротивление при уменьшении
ширины металла, в результате чего импеданс межсоединений значительно
превышает сопротивление элемента Для 90 нм размеров и менее емкости элементов
существенно варьируется между линейными и нелинейными областями сигнала
К тому же, входная емкость уже становится некоторой функцией крутизны фронта
передаваемого сигнала Из-за этой проблемы широко используемый ранее
разработчиками метод NLDM (нелинейный) уже не подходит при моделировании
емкости входного порта Использование модели источников тока улучшает
моделирование выходного драйвера и приемника за счет большей точности временных
параметров (рис. 8.25).
_□□□[
Рис. 8.25. Модель CCS
Следует отметить, что существует два похожих формата моделей источника тока,
ECSM — Effective Current Source Model (Эффективная модель источника тока) и
CCS — Composite Current Source model (Композитная модель источника тока) Они
обладают следующими возможностями [2]
— полностью описывают выходные сигналы вместо ранее используемых только
значений скорости нарастания/задержки,
— предоставляют более усовершенствованные модели приемника с указанием
емкости выводов,
— предоставляются поставщиками САПР как расширения к существующим
lib492 моделям.
8 10. Стандартные модели источников тока (CCS) PDK 493
Первая группа — модели CCS, построены следующим образом Во время
составления спецификации цифрового элемента путем изменения различных
параметров (длительность фронта, выходная емкость и тд.) измеряется выходной
ток и форма сигнала (рис 8 25), все это автоматически сохраняется в библиотеке
Затем, зная конкретные режимы работы элемента (нагрузка, скорость нарастания,
процесс, напряжение питания, температура и т.д.). модели CCS определяют
необходимые сигналы, основываясь на масштабировании, вычисленные по смежным
характеризованным сигналам для разных условий Что важно для разработчиков
ИМС — модели CCS являются масштабируемыми, т.е. при увеличении граничных
условий увеличивается точность расчетов и значительно сокращается число
заданных граничных условий
На рис. 8.26 представлен пример библиотеки PDK с учетом переменных
параметров для номинального напряжения питания и отклонения ±20%, а также для
низких и высоких значений рабочих температур.
ш
-^|:
ПС Л I
090В-40*С
Э80В-40*С
NLDM
|<ЮВ,-40'С . 120В-26С izUB-125
1 10В -40 С : 1 10В -25 ( , ; |l 10B -125 С !
|- : I I- : *. I- : *■ *■
Л Ю
1906-1254;
080 В-125
J:
CCS
1206,-404;
Щ
120 В, -125*0
Щ
100В-40
[оёо
в,-40*С
Б
80В -125*С
Щ
Итого: 6 библиотек
Итого: 27 библиотек
Рис. 8.26. Пример использования CCS модели
Масштабирование CCS дает возможность анализировать схемное решение
для некоторого диапазона напряжений и температур с меньшим количеством
библиотек Для анализа решения в диапазоне от 1,20 В до 0,80 В с приращением
по 5 мВ при температурах —40, 2 и 125 "С требуются всего лишь шесть библиотек
по сравнению с 27 библиотеками необходимыми для анализа модели
нелинейной задержки (NLDM) бел масштабирования. На самом деле понадобится 6VT
(напряжение-температура) комбинаций для полного представления библиотеки
с несколькими значениями напряжений питания.
Разумеется, эти граничные условия вырастут как минимум до 18 при учете
технологических разбросов используемого техпроцесса фабрики-изготовителя. Для
этого случая можно сократить количество условий до 6 используя статистические
модели для различных вариаций техпроцесса
494
Глава 8. Библиотеки проектирования субмикронных микросхем —
структура и особенности
8.11. Способы и примеры адаптации стандартных
инструментов проектирования ИМС
к разработкам микросхем с проектными
нормами 90, 65, 45 нм
8.11.1. Учебный (образовательный) дизайн-кит компании Synopsys:
возможности, применение, перспективы
Ниже приводится описание открытого для свободного доступа образовательного
дизайн-кита (Educational Design Kit, EDK) фирмы SYNOPSYS, который
поддерживает процесс проектирования с технологическими нормами 90 нм и включает все
необходимые компоненты, в том числе правила проектирования, модели,
технологические файлы, верификацию и команды экстракции, сценарии, библиотеки
символов и параметризованные ячейки PCells. EDK также включает цифровую
стандартную библиотеку элементов (Digital Standard Cell Library, DSCL), которая
поддерживает все современные методы проектирования устройстве низким
потреблением мощности; стандартную библиотеку элементов ввода-вывода (I/O Standard
Cell Library, IOSCL); набор модулей памяти (Set Of Memories, SOM) с различным
объемом и разрядностью данных и цепь фазовой синхронизации (Phase-Locked
Loop, PLL). Компоненты EDK охватывают любой тип проекта как для
образовательных, так и для исследовательских целей. Хотя EDK не содержит информации
о конкретной полупроводниковой фабрике, он позволяет реализовать проект по
технологии 90 нм с высокой точностью и эффективностью.
Как известно из периодической печати, в эпоху нанометровых технологий
университеты стремятся проводить самые современные исследования самого высокого
качества в области проектирования ИМС. В дополнение кередствам автоматизации
проектирования (Electronic Design Automation, EDA) от ведущих разработчиков таких
программных инструментов востребованы также и учебные (образовательные)
дизайн-киты (EDKs) для различных технологий производства И МС. Однако создание
таких EDKs связано с многочисленными трудностями, включая такие, как сама по
себе трудоемкая разработка и высокая сложность проверки результатов проекта.
Однако самая важная из этих проблем заключается в ограничениях интеллектуальной
собственности (IP), накладываемых фабриками-изготовителями ИМС, которые не
позволяют университетам копировать свою технологию в EDKs. Именно поэтому
фактически в целях реализации своей маркетинговой политики, возникла необходи-
мостьдля компании Synopsys создать какой-то один открытый EDK, который, с одной
стороны, не содержал бы конфиденциальной информации фабрик-изготовителей,
а с другой, имел бы характеристики, достаточно близкие к реальным дизайн-китам,
которые предоставляются фабриками-изготовителями ИМС[4].
8.11.2. Краткий обзор EDKкомпании Synopsys
Компания Synopsys разработала открытый учебный дизайн-кит (EDK), который
не содержит ограничений интеллектуальной собственности и предназначен для
использования в исследовательских и образовательных целях. Этот EDK ориен-
8. II. Способы и примеры адаптации стандартных инструментов проектирования
ИМС к разработкам микросхем с проектными нормами 90, 65, 45нм
495
тирован на программы, разработанные для обучения высококвалифицированных
специалистов в области микроэлектроники в различных университетах, учебных
средствах и исследовательских центрах. EDK предназначен также для поддержки
обучающихся таким образом, чтобы они смогли лучше освоить современные
усовершенствованные методологии проектирования и возможности современных
средств проектирования ИМС именно этой компании (Synopsys). Дизайн-кит
от компании Synopsys позволяет даже студентам разрабатывать различные ИМС
с использованием технологии 90 нм и инструментов проектирования компании
Synopsys. Этот дизайн-кит позволяет также использовать существующие методы
проектирования устройстве низким потреблением мощности, что особенно важно
для космических приложений.
Synopsys EDK имеет следующей состав: технологический кит (Technology Kit,
ТК), стандартная библиотека цифровых элементов (DSCL), стандартная библиотека
элементов ввода-вывода (I/O Standard Cell Library, IOSCL), набор модулей памяти
(set of memories, SOM) и цепь фазовой синхронизации (Phase-Locked Loop, PLL).
Для разработки EDK использовалась некая абстрактная технология 90 нм.
Описываемый здесь EDK не содержит фактической конфиденциальной информации
от какой-то полупроводниковой фабрики. Тем не менее он достаточно близок по
своим характеристикам к «реальной» 90 нм технологии. Использование
«абстрактной» 90 нмтехнологии позволило компании Synopsys создать этот открытый EDK,
что предоставляет хорошую возможность его использовать для изучения и
исследования реальных характеристик устройств микроэлектроники с технологическими
нормами 90 нм.
Рассмотрим кратко описание компонентов EDK.
Основой EDK является технологический кит (ТК), набор технологических
файлов, необходимых для реализации физических представлений проекта (в
частности, топологии). Стандартный технологический кит проектирования содержит:
1. Правила проектирования. Эти компоненты EDK создавались посредством
использования правил проектирования масштабируемого КМОП-процесса
фирмы MOS1S. Они обеспечиваютбольшую «переносимость» проектов, чем
заново разработанные правила для 90 нм технологии, поскольку размеры
в правилах на 90 нм могут быть больше на 5—20% по сравнению с реальными
правилами фабрики-изготовителя. На рис. 8.27 проиллюстрирован пример
используемых основных правил проектирования микросхемы.
2. Формирование топологии микросхемы. Эта часть ТК содержит описание
доступных базовых элементов и правила проектирования их топологии. Этот
кит содержит все элементы, предлагаемые стандартной 90 нм технологией
любой фабрики с параметрами 1,2 В/2,5 В. На рис. 8.26 показаны примеры
формирования таких полупроводниковых структур.
3. Карта топологических слоев GDSII. Эта часть ТК содержит названия слоев
и их номера в формате GDSII, используемые в 90 нм процессе.
Некоторые слои, такие как «пустышки» (dummy), маркеры и текст, добавляются
в карту слоев MOSIS. Для формирования универсального процесса могут
быть выбраны любые номера слоев. В табл. 8.12 представлен пример карты
слоев.
C496 Глава 8. Библиотеки проектирования субмикронных микросхем —
gg? структура и особенности
>
а
>
1ПС
N
L
P-Well
N-Well
4ЬЪ
N
d
А
d
>
P
С
Г
PIMP
we
"e
1 1
PIMP
NIMP
a = 0.12 to= 0 14 c = 0.1B.d-024 е = 02мкм
Рис. 8.27. Пример правила проектирования в EDK
N1
1,2 В тонкий окисел стандартный п-МОП 2.5 В тонкий окисел р-МОП
Рис. 8.28. Примеры формирования топологии элементов
Таблица 8.12. Пример начальной части карты топологических слоев микросхемы
Layer
#
1
2
Data
type
0
0
Таре
Out
Layer
YES
YES
Drawing or
Composite
Layer
Drawing
Drawing
Layer name
TechMap Fie
NWELL
DNW
Layer Name
in DRC
NWELLi
DNWi
Layer Name
inLVS
NWELLi
DNWi
Layer usage
description
NWELL
Deep NWELL
4 Описание технологии Эта часть ТК содержит приближенные значения толщин
диэлектрических и металлических слоев.
5 Универсальная бибтотека Spice- wodeieu Эти модели основаны на так
называемой предсказывающей модели технологии (Predictive Technology Model) [2]
Библиотека Spice-моделей содержи! следующие i ранние горы и диоды.
• Транзисторы:
а) приборы с напряжением питания 2,5 В: МОП-транзисторы с толстым
слоем окисла;
8. II. Способы и примеры адаптации стандартных инструментов проектирования
ИМС к разработкам микросхем с проектными нормами 90, 65, 45 нм
*91J
250
225
2ГЛ
175
< 150
т
о
х 125^
,2 100
75 \
50
25
Т
0,0 J
т 1 1 г
0,0 0,2 0,4 0,6 0,8
г- —i 1—
1,0 1,2 1,4 1,6 1,8 2,0 2,2 2,4
Напряжение, В
Рис. 8.29. Семейство передаточных характеристик для 0,25-мкм технологии
2,6
б) приборы с напряжением питания 1,2 В: МОП-транзисторы с тонким
слоем окисла и с типичными значениями (высокими и низкими)
пороговых напряжений. Для каждого из этих приборов определено пять
моделей граничных условий (corners): TT —оба прибора типичные; FF —
оба быстрые; SS — оба медленные; SF — медленный п-МОП/быстрый
р-МОП; FS — быстрый п-МОП/медленный р-МОП
• диод (Р + поликремниевый резистор без силицидов).
Для оценки точности Spice-моделей, параметры моделей масштабировалисьдо
0,25-мкм технологии, чтобы сравнить их с характеристиками известных 0.25-мкм
моделей (рис. 8 29). Был получен ряд DC передаточных характеристик и средняя
кривая из общего набора была выбрана в качестве типичного граничного значения
для приборов с напряжением питания 2.5 В. что близко к реальной
полупроводниковой технологии.
FF, SS, SF и FS модели со своими граничными условиями были сформированы
путем изменения значений порогового напряжения (VlM)) и толщины окисла (Т )
в диапазоне +5%
На рис. 8.30 показаны передаточные характеристики для TT, FF и SS граничных
условий на основании модели n-МОП-транзистора с тонким окислом.
6 Технологический файл Milkyway. Этот файл содержит правила, используемые
средствами проектирования компании Synopsys
7 Универсальная библиотека символов и параметризованных ячеек (PCell)
Универсальные символы и PCells, содержащиеся в библиотеках МОП-
транзисторов, резисторов, биполярных транзисторов и диодов
Параметризованные ячейки разработаны с использованием языка сценариев TCL
для работы в среде редактора Synopsys Cosmos Schematic Editor.
ft 498 Глава 8. Библиотеки проектирования субмикронных микросхем —
_J^ структура и особенности
700
0 0 0,2 0,4 0,6 0,В 1,0 1,2 1,4 1,6 1,В 2 0 2,2 2 4 2,6
V ,В
Рис. 8.30. Передаточные характеристики с ТТ, FF и SS граничными условиями для
0,25-мкм п-МОП-транзисторастойким окислом
8 Правила DRCu LVS Эти правила проектирования необходимы для программы
Hercules от компании БупорБуБдля выполнения проверки правил
проектирования и сравнения электрической схемы с топологией.
9 Файлы экстракции Эти файлы используются в программе Synopsys Star-
RCXT для экстракции паразитных компонентов: ITF. TLU+. файлы для
преобразования и командные файлы
10. Сценарии поддержки Для сопровождения процесса проектирования
требуется множество дополнительных сценариев Например, сценарий для
преобразования Spice netlist под конкретную технологию и установочный
сценарий для PCell.
8.11.3. Стандартная библиотека цифровых компонентов фирмы Synopsys
Стандартная библиотека цифровых элементов (DSCL) используется для
проектирования различных ИМС по технологии 90 нм с использование средств
компьютерного проектирования компании Synopsys. Библиотека DSCL была построена на
основе правил проектирования 1Р9М 1,2 В/2 5 В и ориентирована на оптимизацию
основных характеристик проекта ИМС
DSCL содержит в общей сложности 251 ячейку и включает типичные элементы
комбинационной логики с различной нагрузочной способностью.
Библиотека DSCL содержит также все ячейки, которые требуются для
различных 1ИПОВ проектов с низким потреблением мощное! и [5]. Eh и ячейки позволяю!
проектировать И МС с различными напряжениями питания внутренних блоков для
минимизации динамического потребления и токов утечки (ячейка управления
синхросигналом, неивертирующие линии задержки — 0,5—2,0 не; проходныетранзисто-
8. II. Способы и примеры адаптации стандартных инструментов проектирования
ИМС к разработкам микросхем с проектными нормами 90, 65, 45нм
499
ры; двунаправленные переключатели; ячейки изоляции; преобразователи уровня из
низкого состояния на высокий; из высокого на низкий; триггеры хранения; ячейки
отключения питания и заземления; всегда открытые неинвертирующие буферы и т.д.).
Библиотеки ОБСЬтакже содержат смешанные ячейки, которые дополняют
библиотеку. При этом используется технология комбинации источниковтока (Composite
Current Source, CCS), представляющая собой методику моделирования для характе-
ризации ячеекс целью удовлетворения требованиям современных методов
проектирования изделий с низким потреблением мощности. Технология CCS обеспечивает
проведение анализа временных характеристик, анализа шума и анализов потребления
мощности для приборов, изготавливаемых по нанометровым технологиям.
Чтобы полностью удовлетворить требованиям методов проектирования
изделий с низким потреблением мощности, библиотека DSCL характеризовалась для
16 условий технологического процесса/ напряжения/температуры, показанных
в табл. 8.13.
Таблица 8.13. Граничные условия эксплуатации приборов
Номер блока
FFHT1p32v
TTHT1p20v
TTNT1p20v
FFLT1p32v
SSHT0p07v
TTLT1p20v
SSLT0p07v
FFNT1p32v
SSNT0p07v
SSLTIpOOv
SSNT1p08v
SSHT1p08v
TTHT0p08v
TTNT0p08v
TTLT0p08v
FFHT0p90v
FFNT0p90v
FFLT0p90v
Процесс
(NMOFl/РМОП)
Typical — Typical
Typical — Typical
Typical — Typical
Slow- Slow
Slow - Slow
Slow — Slow
Fast — Fast
Fast — Fast
Fast — Fast
Typical — Typical
Typical — Typical
Typical — Typical
Slow — Slow
Slow — Slow
Slow — Slow
Slow - Slow
Fast — Fast
Fast — Fast
Температура, "С
25
125
-40
25
125
-40
25
125
-40
25
125
-40
25
125
125
125
125
-40
Напряжение
питания, В
1,2
1,2
1,2
1,08
1,08
1,08
1,32
1,32
1,32
0,0
0,8
0,8
0,7
0,7
0,7
0,7
0,9
0,9
Как заявляют разработчики библиотеки DSCL, ее функциональность была
также проверена при многих дополнительных условиях моделирования. В
результате было показано, что библиотека DSCL соответствует всем необходимым
требованиям.
Выбор физической структуры цифровых ячеек был проведен для обеспечения
максимальной плотности ячейки в цифровых проектах, а также для учета фебова-
ний методов проектирования изделий с низким потреблением мощности. Именно
поэтому существуют структуры с одинарной (рис. 8.31) и двойной (рис. 8.32)
высотой, параметры которых показаны в табл. 8.14.
Глава 8. Библиотеки проектирования субмикронных микросхем —
структура и особенности
VDD
W,
II
Ж'
II I » I ■
I I I I I ■"
I I I I I I
_1__ _| X _!____ Л 1__-
W
| Л—НЗ—И—13—13—ЁЬ
vss
Рис. 8.31 Физическая структура ячейки с одинарной высотой
VSS
W,
_J
W,
Mr
w.
1 1 1 1
1 1 I I
1 1 I I
1 V I > •
1 1 1 1
1 1 • •
1 • • 1
1 1 1 1
1 1 1 1
1 1 1 1
_ _ _
-
w„
-ф—С*Э—ф—{£—ф-
г *'
>l м
.-I — -I—..--»— — — -»-
VDD
Ч'Щ
— — ™ —.— — — —ь'
I
I
I
1/DDG
■
i
i
W.
-Н
VSS
Рис. 8.32. Физическая структура ячейки с двойной высотой
8. II. Способы и примеры адаптации стандартных инструментов проектирования
ИМС к разработкам микросхем с проектными нормами 90, 65, 45нм
501
Таблица 8.14. Размеры физических структур
Наименование параметра
Высота ячейки
Ширина шин питания
Шаг сетки по вертикали
Шаг сетки по горизонтали
Высота N-кармана
VDDH к высоте VDDL (рис. 8.3)
Обозначение
Н
W,
w2
w3
w4
w5
Значение
2,88 мкм
0,16 мкм
0,32 мкм
0,32 мкм
1,68 мкм
0,72 мкм
8.11.4. Стандартная библиотека элементов ввода-вывода
Стандартная библиотека элементов ввода- вы вода (I/O Standard Cell Library, IOSCL)
используются для разработки различных интегральных схем по технологии 90 нм
с использованием средств проектирования компании Synopsys. Эта библиотека
была сформирована с использованием правил проектирования с нормами 90 нм
1Р9М 1,2 В/2,5 В, разработанных Образовательным Центром компании Synopsys-
Armenia (Synopsys-Armenia Educational Department, SAED).
IOSCL, обеспечивая полный набор стандартных функций, содержит 36 ячеек
(включая КМОП неинвертирующий входной буфер; КМОП неинвертирующую
двунаправленную ячейку; 2/4/8/12/16 выходной драйвер с тремя состояниями;
аналоговые неинвертирующие двунаправленные без резистора контактные
площадки с ESD защитой электростатического разряда; базовое питание; питание
ввода-вывода; площадки ввода-вывода заземления; диод с перекрестной связью;
IOVSS к VSS; развязывающие конденсаторы VDD и VSS, IOVDD и IOVSS; ячейка
повреждения; ячейка заполнителя; контактная площадка). Технология
моделирования CCS использоваласьдля характеризации стандартной библиотеки элементов
ввода-вывода IOSCL. При этом все ячейки имели размеры 65x300 мкм и меньше.
8.11.5. Стандартный набор модулей памяти PDK
Набор модулей памяти (Set of Memories, SOM) был разработан Synopsys с
использованием технологического процесса SAED 90 нм 1Р9М 1,2 В/2,5 В. Он включает
ряд статических RAM (SRAM) с малым количеством слов (глубина слова — /я) и
бит на одно слово (ширина данных —л). Все SRAM, включенные в SOM,
являются синхронными двухпортовыми SRAM с разрешением записи и с разрешением
выхода и сигналом выбора кристалла на каждом порту. Кроме того, в SOM
включены 16 блоков SRAM с одинаковой архитектурой, но различным соотношением
п х т (ширина х глубину) размеров, где п = 4. 8, 16, 32, а т = 16, 32, 64, 18. В этих
синхронных двухпортовых nxm-SRAMs имеются два порта (основной и двойной)
для одной и той же ячейки памяти. Из обоих портов можно независимо получить
доступ для операций чтения или операций записи.
8.11.6. Цепь фазовой синхронизации PJ.J.
Цепь фазовой синхронизации (PLL) фактически является схемой умножителя
тактовой частоты, которая должна генерировать устойчивый, высокоскоростной
синхросигнал от более медленного синхросигнала. Она была разработана с исполь-
502
Глава 8. Библиотеки проектирования субмикронных микросхем —
структура и особенности
зованием процесса SAED 90 нм 1Р9М 1,2 В/2,5 В. У PLL есть 3 рабочих режима:
нормальный, с внешней обратной связью и в режиме транзитной передачи. В
режиме внешней обратной связи обратный входной синхросигнал выровнен по фазе
с входным синхросигналом. Эти выровненные синхросигналы позволяют удалять
задержку синхросигнала и фазовый сдвиг синхросигналов между устройствами.
В режиме транзитной передачи опорный синхросигнал шунтируется на выход.
8.11.7. География применения и перспективы EDK
В настоящее время Synopsys EDK применяется как в образовательных, так и
исследовательских целях. EDK используется практически во всех институтах и
университетах мира, где читаются курсы по проектированию микросхем, в том
числе в Syracuse University (New York, USA), University of California Extension (Santa
Cruz, USA), Purdue University (Indiana, USA), Oregon State University (Corvallis,
USA), California State University, Northridge (Los Angeles, USA), Silicon Valley
Technical Institute (San Jose, USA), University of California (San Diego, USA), San Francisco
State University (San Francisco, USA), University of Tennessee (Knoxville, USA), Indian
Institute of Technology Kanpur (Kanpur, India), Kate Gleason College of Engineering
(New York, USA), Rochester Institute of Technology (New York, USA), State Engineering
University of Armenia (Yerevan, Armenia), Yerevan State University (Yerevan, Armenia),
Russian-Armenian Slavonic State University (Yerevan, Armenia), Moscow Institute of
Electronic Technology (Moscow, Russia).
EDK используется также в ряде известных центров обучения, включая Synopsys'
Customer Education Services, Synopsys' Corporate Application Engineering team, and
Sun Microsystems.
Имеются множество примеров того, как EDK способствует образованию в
области микроэлектроники. Все университеты, включенные в программы
компании Synopsys, посвященные сотрудничеству в области обучения проектированию
в микроэлектронике [6], используют новый обучающий комплекс, разработанный
в компании Synopsys, Inc. [7]. Этот обучающий комплекс используется в
лабораторных работах, курсовых и дипломных проектах, магистерских и кандидатских
диссертациях [8].
Чтобы «идти в ногу» с предложениями от промышленности, созданы новые
версии EDK для 65 , 45 нм (и ниже) технологий. Эти версии разработаны с
использованием тех же методов, они имеют примерно те же функциональные
возможности, что и ЕОКдля 90 нм.
8.12. Состав учебных дизайн-китов, предоставляемых
Центром микроэлектроники IMEC
Межуниверситетский центр микроэлектроники (Interuniversity Microelectronics Center,
IMEC), Эйндховен, Бельгия и Учебный центр микроэлектроники (Microelectronics
Training Center, МТС) для целей обучения студентов в рамках соответствующих
программ сотрудничества (EUROPRACTICE и др.) поставляют следующие PDK для
проектных норм 130—90 и ниже:
8.12. Состав учебных дизайн-китов, предоставляемых Центром микроэлектроники 1МЕС 503
130 нм CMOS Mixed-Signal RF General Purpose;
130 нм CMOS Logic General Purpose;
90 нм CMOS Mixed-Signal Low Power RF;
90 нм CMOS Mixed-Signal General Purpose RF;
90 нм CMOS Logic Low Power;
90 нм CMOS Logic General Purpose.
Ниже в табл. 8.15 приведены основные характеристики цифровых библиотек
с технологическими нормами 90 нм компании TSMC, предназначенные для
проектирования ИМС с низким потреблением мощности. Эти библиотеки (PDK 90
нм CMOS Logic Low Power), предоставляемые EROPRACTICE, доступны для
образовательных и исследовательских целей.
Эти библиотеки рекомендуется использовать в условиях учебного процесса
при изучении маршрута проектирования цифровых ИМС с использованием
программного пакета компании Cadence в рамках дисциплин «Основы САП Р в
микроэлектронике» и «Проектирование топологии ИМС», «Основы схемотехнического
проектирования ИМС» и др.
Таблица 8.15. Состав библиотек с дизайн-китами от Центра микроэлектроники IMEC
Библиотека
TCBN90LPHDBWP
TCBN90LPHDBWPHVT
TCBN90LPHDBWPLVT
Тип
элементов
Стандартные
ячейки
Стандартные
ячейки
Стандартные
ячейки
Название
90 нм. Маломощная 1,2
В/2,5 В библиотека
стандартных
элементов, высокой плотности,
характеризованная для
1 В, версия 200f
90 нм. Маломощная
1,2В/2,5В библиотека
стандартных
элементов, высокой плотности,
высокого порогового
напряжения,
характеризованная для 1 В,
версия 200f
90 нм. Маломощная
1,2В/2,5В библиотека
стандартных
элементов, высокой плотности,
низкого порогового
напряжения,
характеризованная дли 1 В, версии
200f
Описание
90 нм цифровой 1,2 В/2,5 В
маломощный процесс (1Р9М, core 1.2 V),
стандартное пороговое напряжение,
библиотека с 7 металлами, 0,28 мкм
шаг сетки, 645 ячеек (включая 620
базовых, 9 ячеек смещения уровня,
1 ячейка запитки), плотность
заполнения = 650 К затвор/мм2, поддержка
разработки с использованием
нескольких шин питания,
низковольтовый диапазон 1,0 В ± 10%
90 нм цифровой 1,2 В/2,5 В
маломощный процесс (1Р9М, core 1.2 V),
высокое пороговое напряжение,
библиотека с 7 металлами, 0,28 мкм шаг
сетки, 645 ячеек (включая 620
базовых, 9 ячеек смещения уровня, 1
ячейка запитки), плотность заполнения =
560 К затвор/мм2, поддержка
разработки с использованием нескольких
шин питания, низковольтовый
диапазон 1,0 В ± 10%
90 нм цифровой 1,2 В/2,5 В
маломощный процесс (1Р9М, core 1.2 V),
низкое пороговое напряжение,
библиотека с 7 металлами, 0,28 мкм шаг
сетки, 645 ячеек (включая 620 базовых,
9 ячеек смещения уровня, 1 ячейка за-
■ 1И1ки), млошиоь заполнении — 560 К
затвор/мм2, поддержка разработки
с использованием нескольких шин
питания, низковольтовый диапазон
1,0 В ±10%
504
Глава 8. Библиотеки проектирования субмикронных микросхем —
структура и особенности
Таблица 8.1 5 (продолжение)
Библиотека
TCBN90LPHP
TCBN90LPHPCG
TCBN90LPHPHVT
TCBN90LPHPHVTCG
TCBN90LPHPHVTWB
TCBN90LPHPLVT
TCBN90LPHPLVTCG
Тип
элементов
Стандартные
ячейки
Стандартные
ячейки
Стандартные
ячейки
Стандартные
ячейки
Стандартные
ячейки
Стандартные
ячейки
Стандартные
ячейки
Название
90 нм. Маломощная
1,2В/2,5В библиотека
стандартных элементов,
высокой
производительности, версия 150J
90 нм. Маломощная
1,2 В библиотека
стандартных элементов,
высокой
производительности,
крупномодульная, версия 150е
90 нм. Маломощная
1,2 В/2,5 В библиотека
стандартных элементов,
высокой
производительности, высокого
порогового напряжения,
версия 150J
90 нм. Маломощная
1,2 В библиотека
стандартных элементов,
высокой
производительности, высокого
порогового
напряжения, крупномодульная,
версия 150d
90 нм. Маломощная
1,2 В/2,5 В библиотека
стандартных элементов,
высокой
производительности, высокого
порогового напряжения
со смещением, версия
150d
90 нм. Маломощная
1,2 В/2,5 В библиотека
стандартных элементов,
высокой
производительности, низкого
порогового напряжения,
версия 150]
90 нм. Маломощная
1,2 В библиотека
стандартных элементов,
высокой
производительности, низкого
порогового напряжения,
крупномодульная,
версия 150d
Описание
90 нм цифровой 1,2 В/2,5 В
маломощный процесс (1Р9М, core 1.2 V),
стандартное пороговое напряжение,
0,28 мкм шаг сетки, 867 ячеек
(включая ячейки заполнения), библиотека
с 9 металлами, плотность заполнения =
436 К затвор/мм2, поддержка
разработки с использованием нескольких
шин питания (включая ячейку
смещения уровня и ячейку изоляции)
Крупномодульная многопороговая
КМОП-бибилиотека, стандартное
пороговое напряжение, 20 ячеек
(включая специальные ячейки): 1) ячейка
power switch header, 2) ячейка
триггера синхронизируемая фронтом,
3) always on ячейка
90 нм маломощный процесс (1Р9М,
1.2 V/2.5 V), 0,28 мкм шаг сетки,
высокое пороговое напряжение, 867 ячеек
(включая ячейки заполнения),
библиотека с 9 металлами, плотность
заполнения = 436 К затвор/мм2,
поддержка разработки с использованием
нескольких шин питания (включая
ячейку смещения уровня и ячейку изоляции)
90 нм маломощный процесс (1Р9М,
core 1.2 V), крупномодульная
многопороговая КМОП-бибилиотека,
высокое пороговое напряжение,
20 ячеек (включая специальные
ячейки): 1) ячейка power switch header,
2) ячейка триггера синхронизируемая
фронтом, 3) always on ячейка
90 нм маломощный процесс (1Р9М,
1.2V/2.5 V), 0,28 мкм шаг сетки,
высокое пороговое напряжение, 845 ячеек
(805 базовых ячеек, 32
малопотребляющие ячейки, 7 ячеек заполнения, 1
ячейка запитки), библиотека с 9 металлами,
напряжение смещения = 0,6 В.
Плотность заполнения = 451 К затвор/мм2
90 нм маломощный процесс (1Р9М,
1.2 V/2.5 V), 0,28 мкм шаг сетки,
низкое пороговое напряжение, 867 чеек
(включая ячейки заполнения),
библиотека с 9 металлами,плотность
заполнения = 436 К затвор/мм2, поддержка
разработки с использованием
нескольких шин питания (включая ячейку
смещения уровня и ячейку изоляции)
90 нм маломощный процесс (1Р9М,
core 1.2 V), крупномодульная
многопороговая КМОП-бибилиотека,
низкое пороговое напряжение, 20
ячеек (включая специальные ячейки):
1) ячейка power switch header, 2)
ячейка триггера синхронизируемая
фронтом, 3) always on ячейка
8.12. Состав учебных дизайн-китов, предоставляемых Центром микроэлектроники 1МЕС 505
Таблица 8.1 5 (продолжение)
Библиотека
TCBN90LPHPLVTWB
TCBN90LPHPUD
TCBN90LPHPUDHVT
TCBN90LPHPUDLVT
TCBN90LPHPULVT
TCBN90LPHPWB
tpan90lpnv2
Тип
элементов
Стандартные
ячейки
Стандартные
ячейки
Стандартные
ячейки
Стандартные
ячейки
Стандартные
ячейки
Стандартные
ячейки
Элементы
ввода-вывода
Название
90 нм. Маломощная
1,2 В/2,5 В библиотека
стандартных элементов,
высокой
производительности, низкого
порогового напряжения
со смещением, версия
150с
90 нм. Маломощная
1,2 В/2,5 В библиотека
стандартных элементов,
высокой
производительности,
стандартного порогового
напряжения, версия 200а
90 нм. Маломощная
1,2 В/2,5 В библиотека
стандартных элементов,
высокой
производительности, высокого
порогового напряжения,
версия 200а
90 нм. Маломощная
1,2 В/2,5 В библиотека
стандартных элементов,
высокой
производительности, низкого
порогового напряжения,
версия 200Ь
90 нм. Маломощная
1.2 В/2,5 В библиотека
стандартных элементов,
высокой
производительности,
сверхнизкого порогового
напряжения, версия 200а
90 нм. Маломощная
1,2 В/2,5 В библиотека
стандартных элементов,
высокой
производительности со
смещением, версия 150с
90 нм. Маломощная
1,2 В/2,5 В библиотека
стандартных элементов
входа-выхода,
аналоговые элементы
входа-выхода, версия 200а
Описание
90 нм маломощный процесс (1Р9М,
1.2 V/2.5 V), 0,28 мкм шаг сетки,
низкое пороговое напряжение, 845 ячеек
(805 базовых ячеек, 32
малопотребляющие ячейки, 7 ячеек заполнения,
1 ячейка запитки), библиотека с 9
металлами, напряжение смещения =
0,6 В. Плотность заполнения = 451 К
затвор/мм2
90 нм маломощный процесс (1Р9М,
1.2 V/2.5 V), 0,28 мкм шаг сетки,
стандартное пороговое напряжение,
837 ячеек (+7 ячеек заполнения),
библиотека с 9 металлами. Плотность
заполнения = 436К затвор/мм2.1,0 В
(1,0 В ±10%)
90 нм маломощный процесс (1Р9М,
1.2 V/2.5 V), 0,28 мкм шаг сетки,
высокое пороговое напряжение,
837 ячеек (+7 ячеек заполнения),
библиотека с 9 металлами. Плотность
заполнения = 436 Кзатвор/мм2.1,0 В
(1,0 В ±10%)
90 нм маломощный процесс (1Р9М,
1.2 V/2.5 V), 0,28 мкм шаг сетки,
низкое пороговое напряжение,
837 ячеек (+ 7 ячеек заполнения),
библиотека с 9 металлами. Плотность
заполнения = 436 Кзатвор/мм2.1,0 В
(1,0 В ±10%)
90 нм маломощный процесс (1Р9М,
1.2 V/2.5 V), 0.28 мкм шаг сетки,
сверхнизкое пороговое напряжение,
867 ячеек (включая ячейки
заполнения), библиотека с 9 металлами.
Плотность заполнения = 436 К
затвор/мм2, поддержка разработки
с использованием нескольких шин
питания (включая ячейку смещения
уровня и ячейку изоляции)
90 нм маломощный процесс (1Р9М,
1.2 V/2.5 V), 0,28 мкм шаг сетки,
номинальное пороговое
напряжение, 845 ячеек (805 базовых ячеек,
32 малопотребляющие ячейки, 7
ячеек заполнения, 1 ячейка запитки),
библиотека с 9 металлами,
напряжение смещения = 0,6 В. Плотность
заполнения = 451 Кзатвор/мм2
N90LP, 1,2 В/2,5 В, универсальные
аналоговые элементы входа-выхода
506
Глава 8. Библиотеки проектирования субмикронных микросхем —
структура и особенности
Таблица 8.1 5 (окончание)
Библиотека
tpan90lpnv3
tpdn90lpnv2
tpdn90lpnv3
tpbn90gv
Тип
элементов
Элементы
ввода-вывода
Элементы
ввода-вывода
Элементы
ввода-вывода
Элементы
ввода-вывода
Название
90 нм. Маломощные
1,2 В/3,3 В
универсальные аналоговые
элементы входа-выхода
совместимые с
линейными универсальными
стандартными
элементами входа-выхода,
версия 210а
1,2 В/2,5 В библиотека
регулярных линейных
универсальных
стандартных элементов
входа-выхода, версия 200с
1,2 В/3,3 В библиотека
регулярных линейных
универсальных
стандартных элементов
входа-выхода, версия 210Ь
Бибилиотека станларт-
ных вход-выход
контактных площадок
версия 140а
Описание
1,2 В/3,3 В универсальные
аналоговые элементы входа-выхода
совместимые с линейными
универсальными стандартными элементами
входа-выхода
1,2 В/2,5 В регулярные,
универсальные линейные, стандартные элементы
входа-выхода
1,2 В/3,3 В регулярные,
универсальные линейные, стандартные элементы
входа-выхода
Бибилиотека станлартных вход-выход
контактных площадок версия 140а
Литература к главе 8
1. Белоус А. И., Емельянов В.А.,Турцевич А.С. Основы схемотехники
микроэлектронных устройств. — М.: Техносфера, 2012. — 472 с.
2. Belous A., Saladukha V., Shvedau S. Space Microelectronics. Vblume 2: Integrated Circuit
Design for Space Applications. — London: Artech House, 2017. — P. 720.
3. Белоус А.И., Солодуха В.А., Шведов СВ. Космическая электроника. В 2 т. — М.:
Техносфера, 2015. — 1184 с.
4. Белоус А.И., Солодуха В.А. Фаблесс-модель организации бизнеса на
микроэлектронной фирме: мифы и реалии // Компоненты и технологии. 2012. — № 8.
С. 14-18.
ГЛАВА 9
МАРШРУТЫ ПРОЕКТИРОВАНИЯ
ЦИФРОВЫХ МИКРОСХЕМ
И СИСТЕМ-НА-КРИСТАЛЛЕ
9.1. Выбор маршрута проектирования микросхемы
Особенностью проектирования современных микросхем является привязка
к конкретной технологии их изготовления. Поскольку современная
фабрика-изготовитель заинтересована втом, чтобы как можно больше разработчиков
пользовалось ее производственными мощностями [ 1], то она обычно создает и оснащает
разработчиков соответствующим комплектом разработки. Комплект разработки,
как правило, включает в себя описание технологии с ее возможностями и
ограничениями, основные правила проектирования, списки всех используемых слоев
и доступных устройств с их моделями для обеспечения возможности проведения
последующей верификации схем [2].
Библиотеки элементов содержат различные представления, обеспечивая
возможность использования одной технологии для решения разных задач в
многочисленных программных пакетах. Крупные фабрики-изготовители (фаундри)
постоянно совершенствуют свои технологические процессы, повышают точность
используемых математических моделей, постоянно расширяют и дополняют состав
элементной базы, что ведет к необходимости периодического обновления
(модернизации) подобных комплектов разработки. Всвязи с этим важна «синхронизация»
данных, имеющихся у разработчиков и изготовителей, так как микросхема,
выполненная разработчиком в соответствии с «устаревшими» правилами проектирования,
может иметь серьезные ошибки с точки зрения новых правил проектирования.
В предыдущей главе мы детально рассмотрели состав и особенности построения
библиотек проектирования (РДК) субмикронных микросхем, основные функции
РДК, какие основные типы элементов там должны быть представлены, различные
варианты представления элементов в этой библиотеке, ввели понятие «парамети-
зированная ячейка» и др.
На рис. 9.1 представлены основные этапы стандартного проектирования
цифровой микросхемы [2].
Выбор конкретного маршрута проектирования в основном зависит от
содержания технического задания (ТЗ) на микросхему, которое обычно составляется
совместно заказчиком и разработчиком микросхемы.
На практике здесь используют всего два варианта. Самый простой и удобный
для заказчика, он же самый распространенный среди отечественных разработчиков
радиоэлектронных устройств и систем, — это воспроизведение уже имеющихся на
мировом рынке изделий. На сленге разработчиков это значит «воспроизведение
(((( 508 Глава 9. Маршруты проектирования цифровых микросхем и систем-на-кристалле
аналога микросхемы» Почему так сложилось и хорошо это или плохо — подробно
рассказано в работе [Белоус А.И., Солодуха В А Основные тенденции развития,
проблемы и угрозы современной микроэлектроники // Живая электроника
России. — 2020] Так что в этом случае разработчик просто скачивает из интернета всю
спецификацию микросхемы и оформляет ее в виде ТЗ
Рис. 9.1. Маршрут проектирования микросхемы
эйЛЫ
и дог^лйнтация
дляилотовл СнК
Во втором случае процесс подготовки ТЗ на новую микросхему занимает
достаточно много времени и требует активного сотрудничества заказчика и
разработчика микросхемы. Заказчик должен детально описать, что же он конкретно хочет
получить, а разработчик должен понять, сможет ли он это реализовать и что ему
для этого потребуется (в том числе — где организовать последующее изготовление
P. /. Выбор маршрута проектирования микросхемы
разработанных микросхем: на зарубежной фабрике, или технические возможности
имеющейся производственной линии позволят выполнять изготовление новой
микросхемы на отечественном производстве).
В любом случае, прежде чем составлять ТЗ, у разработчика должны быть все
необходимые исходные данные для проектирования микросхемы.
Первоначальными исходными данными для разработки микросхем являются:
— перечень технических параметров (быстродействие, режимы эксплуатации,
мощность, разрядности входных и выходных данных, тип корпуса и т.д.);
— формализованная задача (основные функции, система команд, перечень
основных операций и т.д.);
— структурное описание;
— алгоритмы функционирования;
необходимые интерфейсы;
— спецификация используемого программного обеспечения (при
необходимости).
На основании этих данных разработчик формирует структурную схему
проекта и определяет, какая часть алгоритма будет выполняться аппаратно, а какая
программно, какие интерфейсы необходимо разработать, какие потребуются
сценарии моделирования, сколько и каких специалистов необходимо привлечь для
реализации проекта.
Затем необходимо провести предварительную оценку (расчет) быстродействия,
потребляемой мощности и логической емкости (степень интеграции) проекта для
декомпозиции проекта и выбора необходимых функциональных модулей с
целью обеспечения всех требуемых в техническом задании характеристик. После
проведения такого предварительного анализа формируются детализированные
спецификации проекта для разработчиков схем электрических, программистов
прикладного и системного ПО, специалистов по моделированию и верификации.
В частности, в спецификацию проекта для разработчика схемы электрической
принципиальной включают следующие характеристики:
— логический объем, быстродействие, количество выводов и типа корпуса;
— группы используемых выводов, с точным указанием их функционального
назначения;
— топологические характеристики, технологические требования;
— необходимость организации внешних интерфейсов и применения покупных
IP-блоков;
— требования к трактам обработки данных (например, требования к АЦП и
ЦАП, необходимости внешнего ОЗУ, процессора);
— требования к тактовой частоте (стабильность, форма сигнала);
— требования к системе питания (максимальный потребляемый ток по всем
питаниям и землям, порядок включения, помехоустойчивость, защита от
перегрузок и т.п.).
Для конструкторов спецификация проекта включает следующие требования:
— тип корпуса, количество выводов;
— группы используемых выводов с указанием топологических требований
к трассировке сигналов;
О Глава 9. Маршруты проектирования цифровых микросхем и систем-на-кристалле
— оценка величины потребляемой мощности для определения температурного
режима и разработки радиатора или других средств теплоотвода;
— требования к механическим воздействиям и устойчивости к радиации.
Для программистов прикладного и системного ПО указывают:
— алгоритм обработки данных в проекте, с указанием, какая часть будет
реализована программно;
— тип используемого процессора и способего реализации («аппаратно», «про-
ектно» или является «внешним»);
— алгоритм (протокол) взаимодействия между функциональными модулями
и центральным процессором, включающий в себя карту памяти, порядок
обслуживания прерываний, механизмы обмена данными, систему
синхронизации;
необходимость конфигурировать специализированные интерфейсные микро
схемы;
— состав и функции прикладного ПО;
— тип операционной системы и необходимые ее функции, если планируется
ее применение.
Специалисту по тестированию в спецификации указывают:
— алгоритм обработки данных, с указанием, что реализуется с помощью ПО,
а что — аппаратно;
— перечень интерфейсов и версий спецификаций, поддерживаемых проектом;
— алгоритмы и протоколы взаимодействия с ПО.
Затем на основе полученных исходных данных параллельно разрабатывается
проект, прикладное и системное ПО, схемаэлектрическая принципиальная,
топология, план верификации и набор тестов.
Ниже рассмотрим более подробно содержание каждого из основных этапов
стандартного маршрута проектирования цифровых микросхем.
9.2. Этап системного проектирования
На основании полученных спецификаций реализуется ряд стандартных операций
этапа системного проектирования (рис. 9.2 [2])
Разработка и анализ алгоритма. На данном шаге создаются, адаптируются и
исследуются ключевые алгоритмы работы микросхемы, как в части управления, так
и в части обработки данных. Алгоритмы управления часто выражаются в форме
автомата с конечным числом состояний. Алгоритмы обработки данных, как правило,
записываются наязыкеспециализированныхпрограммныхсредств, вчастности, на
языке C/C++. Для анализа такого рода структур данных могут быть использованы
следующие автоматизированные средства: Mathworks Matlab/Simulink, Cadence
SPW, Synopsys CoCentric System Studio и Ptolemy/Ptolemy II.
Основные вопросы, ответы на которые должны быть получены на данном
этапе: какие типы обрабатываемых данных и какие управляющие функции
необходимы для нормальной работы данной микросхемы? С какой точностью должны
обрабатываться данные? Для систем связи, например, необходимо определить,
какие методы и алгоритмы кодирования/декодирования будут использованы.
9.2. Этап системного проектирования 511 ))))
Техничес эе
задание
ции
ой
й
мс и
—I—
esio-nci)
ПО НЫХ ••-• IB
вери икация
1
Спецификация,
груктура СнК
ямс
тр гжанма к Г ям
Рис. 9.2. Содержание этапа системного проектирования
Можно ли адаптировать существующие алгоритмы или необходимо создавать
новые? Способен ли выбранный алгоритм обеспечить требуемую пропускную
способность? Насколько достоверна используемая идеализированная модель канала?
Насколько сложен выбранный алгоритм в реализации на архитектурном уровне?
Архитектура На данном этапе определяется базовая архитектура будущей
микросхемы В первую очередь нужно определиться с программируемыми
процессорными ядрами Здесь разработчик должен ответить на следующие вопросы
Будет ли использоваться процессор? Сколько ядер необходимо9 Будет ли
интегрироваться на кристалл только процессор или готовая процессорная подсистема?
Процессорные ядра часто комплектуются целой подсистемой жизнеобеспечения,
состоящей из дополнительного набора IP-блоков (интерфейсы, контроллеры
памяти, устройства диагностики и т.п.).
Каковы идеи по разбиению на программную и аппаратную части? Какую
структуру памяти предпочтительней использовать? Какие требования должны
предъявляться к блокам встроенной памяти (размеры, быстродействие, доступ).
2 Глава 9. Маршруты проектирования цифровых микросхем и систем-на-кристалле
Системное проектирование требуется при разработке любых сложнофунк-
циональных микросхем. В случае систем-на-кристалле дополнительной целью
данного этапа является такое разбиение проекта на СФ-блоки, чтобы максимально
использовать имеющийся задел и возможность вести параллельную разработку
недостающих частей проекта.
Кроме разбиения проекта на блоки, наданном этапе выполняются:
• создание и оптимизация исполняемой системной модели на языке высокого
уровня (C+ + , System-C);
• создание предварительной спецификации проекта, достаточной для
функционального проектирования;
• разделение проекта на аппаратную и программную части;
• прогноз основных физических параметров микросхемы.
Разбиение па блоки и разработка системной модели осуществляется на оспоое
иерархического архитектурного плана. С разработки архитектурного плана,
собственно, и начинается исполнение проекта.
Системная модель — это просто общее описание функций микросхемы.
Системная модель должна учитывать взаимодействие со всеми другими элементами
аппаратуры. В модели могут присутствоватьтакже различные электромеханические
приводы, системы управления несколькими объектами и т.д. Выбор оптимального
решения требует исследования модели и оценки результатов моделирования на
основе критериев, определенных техническим заданием.
При наличии системной модели уже можно разделить проект на аппаратную и
программную части, а также подготовить спецификацию для этапа
функционального проектирования. На основе системной модели можно оценить и основные
физические параметры разрабатываемой микросхемы: число выводов, потребляемую
мощность, площадь кристалла. Для этого существуют так называемые программы
прогноза. Программы прогноза основаны на статистике завершенных проектов и
дают погрешность до 20% для освоенных технологий.
Аналогичный подход можно использовать и при проектирвании системы-на-
кристалле (СНК). В этом случае типичная система-на-кристалле состоит из
интерфейса внешней шины, встроенного микропроцессора, ОЗУ и ПЗУ на кристалле,
ряда функциональных модулей, включая АЦП, ЦАП или радиоблок, и внутренней
шины (On-chip Bus, OCB), соединяющей функциональные модули.
Верификация поведенческой модели высокого уровня осуществляется в
процессе системного проектирования. При верификации проводится анализархитектуры,
возможности разработки недостающих СФ-блоков и совместимость имеющихся,
возможности разработки новых прикладных программ и требования к ним. Также
проводится проверка единства среды проектирования и совместимости модулей
САПР, наличие средств управления данными и документирования проекта. На
этом этапе выполняется сравнение результатов прогноза основных технических
параметров с требованиями Технического задания, оценивается себестоимость
изделия.
Работа завершается подготовкой частных технических заданий на составляющие
программные и аппаратные части проекта. Вдальнейшем работа над этими частями
может вестись параллельно.
9.3. Этап функционального проектирования 5
Важным моментом этапа системного проектирования является этап
«разработка тестового окружения» (Test Bench). На этом этапе создается проект Test
Bench, который необходим для реализации следующего подэтапа
«Верификация поведенческой модели» (см. рис. 9.2). Они включают в себя как собственно
тестовые последовательности (так называемые тест-векторы), так и
необходимые генераторы входных сигналов, а также средства отображения выходной
информации. На основе Test Bench затем формируются конкретные тестовые
последовательности, используемые для верификации проекта на более нижних
уровнях проектирования. Кроме того, эти же тесты будут использоваться и для
финишного функционального тестирования изготовленных опытных образцов
проектируемой микросхемы.
Верификация поведенческой модели проводится путем компьютерного
моделирования с помощью специально предназначенныхдля этого программных средств
САПР. По завершении процедуры верификации разработчикдолжен принять
важное решение — какие функциональные блоки этой модели будут затем реализованы
на аппаратном уровне, а какие — на программном уровне. Здесь же разрабатываются
специальные интерфейсы между аппаратным и программным обеспечением.
При совместной программно-аппаратной верификации проверяется
функционирование аппаратного обеспечения, разрабатываемого в соответствии с
имеющимися спецификациями, под управлением встроенного программного обеспечения
в реальном масштабе времени. В качестве аппаратного обеспечения используются
исполняемые спецификации аппаратно реализуемых блоков, в качестве
программного — прототип ПО.
При выборе архитектуры главным параметром является низкое
энергопотребление микросхемы. Исходя из этого производится подбор СФ-блоков и разделение
на аппаратный и программный уровни. Поэтому необходимо получить полную
техническую информацию о покупаемых СФ-блоках и уже имеющихся в наличии,
так как их характеристики могут существенно повлиять на архитектуру микросхемы.
9.3. Этап функционального проектирования
Основные цели этого этапа — это создание подробной функциональной модели на
языке высокого уровня описания аппаратуры (VHDL, Verilog), а также подготовка
детальной спецификации всех блоков и системы в целом.
Полная электрическая модель на транзисторном уровне для создания
спецификаций обычно не используется, так как для этого не хватает вычислительных
ресурсов.
Первая задача этого этапа — разработка всех недостающих блоков СФ-блоков.
Для аналоговых блоков, проектируемых на транзисторном уровне, требуется еще
и создание поведенческой модели на языке высокого уровня. Пока нет хороших
программ, автоматически синтезирующих любую поведенческую модель на основе
результатов моделирования транзисторной модели блока.
Вторая задача — согласование интерфейсов СФ-блоков и построение шинной
архитектуры, а также прогноз параметров линий связи.
(((( 514 Глава 9. Маршруты проектирования цифровых микросхем и систем-на-кристалле
ТЗ, р чультаты этапа
ФУ
проектирования
Рячпя(тоткя
(ИИ
1ИЯ
Разоаботка
надежности
"Г
4.
КО
\j 1 идп ГИ
ф
дификация
Сн1
RlT-ппм иь|е,
СП ,ИИ
и рфеисов
Рис. 9.3. Этап функционального проектирования [2]
На этом этапе функционального проектирования детализируется временная
диаграмма работы микросхемы и рассчитывается баланс задержек между блоками.
Эти мероприятия выполняются для обеспечения связности сигналов во временной
диаграмме работы системы. Эта сложная задача решается последовательно на всех
этапах проектирования, начиная с подготовки технического задания В синхронных
системах период синхросшнала должен бы |Ьбольше задержки с и шала в
комбинационных элементах и линиях связи В сложных микросхемах наибольшие задержки
появляются в линиях связи. Единственный способ обеспечить высокую рабочую
частоту в сложных цифровых микросхемах— это использовать асинхронный про-
9.3. Этап функционального проектирования 5
токол передачи данных между блоками. Для реализации протокола требуются
дополнительные блоки — внутренние интерфейсы.
Третья задача — обеспечение взаимного согласования сигналов аналоговых и
цифровых блоков. Обычно поведенческие модели могут давать ошибку от 7 до 10%
поэтому вопросы согласования лучше решать с помощью программ смешанного
аналого-цифрового моделирования, например Spectre-\ferilog.
Четвертая задача — разработка и согласование внешних интерфейсов.
Моделирование внешних интерфейсов должно проводиться с учетом реактивных
параметров корпуса и внешних линий связи.
Пятая задача — это расчет потребляемой мощности и разработка мер по ее
экономии.
Простейшие методы экономии мощности включают следующее.
Снижение рабочей частоты блока до минимально необходимой. Этот метод
требует использования в блоке собственного независимого синхрогенератора.
• Снижение напряжения питания блокадо величины обеспечивающей
функционирование и требуемое быстродействие. Для этого в составе БИС должны
быть вторичные стабилизаторы питания.
• Снижение логического перепада в длинных линиях связи. Для применения
метода требуются специальные ретрансляторы сигналов.
• Использование схемотехники с адиабатической логикой.
Шестая задача — прогноз и повышение надежности, а также процента выхода
годных путем введения избыточности и резервирования в схему. Основные методы
повышения надежности путем резервирования: резервные блоки памяти, кодовая
защита данных при хранении и передаче, дублирование блоков и мажоритарный
выбор данных, программируемая замена блоков.
Седьмая задача — обеспечение контролепригодности и разработка встроенных
средств контроля. Основные методы обеспечения контролепригодности:
• Функциональная и физическая декомпозиция проекта. Сложные схемы легче
проверять по частям.
• Отсутствие в схеме двунаправленных линий связи, то есть запрет на
объединение выходов логических вентилей и блоков.
• Эффективная система встроенного контроля.
Для цифровых устройств разработаны эффективные встроенные средства
контроля: мультиплексоры, сквозные сдвиговые регистры, сигнатурные анализаторы.
Для регистрации цифровых сигналов контрольных блоков требуется всего один
дополнительный вывод, который меняет назначение других сигнальных выводов
микросхемы. Сигналы аналоговых блоков можно регистрировать двумя основными
способами с использованием аналогового мультиплексора или встроенного АЦП,
преобразующего эти сигналы в цифровые.
Последняя, восьмая задача — составление окончательной детальной
спецификации, которая будет использоваться и при физическом проектировании
микросхемы, и при разработке программы производственного контроля, и при подготовке
рекомендаций по применению изделия.
Для соответствия требуемым параметрам задаются системные ограничения,
к которым относятся: ограничения на тактовые частоты и характер связей между
6 Глава 9. Маршруты проектирования цифровых микросхем и систем-на-кристалле
ними, для каждого тактового сигнала определяется расфазировка и время
установления, ограничения на входные и выходные сигнал ы, диапазон динамического
потребления и токов утечки. При наличии в проекте нескольких доменов питания
описываются требования к значениям рабочего напряжения для каждого домена,
а также правила переключения доменов в процессе работы микросхемы.
Для оптимизации энергопотребления проводятся, во-первых, оценка
потребляемой мощности СнК и, во-вторых, мероприятия по ее экономии с помощью
таких методов, какснижение рабочей частоты блокадо минимально необходимой,
снижение напряжения питания блокадо величины, обеспечивающей
функционирование и требуемое быстродействие, и снижение логического перепада в длинных
линиях связи.
Для обеспечения требуемой надежности работы производится ее расчет и при
необходимости применение мер по ее повышению. Для повышения надежности
СнК используются методы избыточности и резервирования, например
применение резервных блоков памяти, кодовой защиты данных при хранении и передаче,
дублирование блоков и мажоритарный выбор данных, применение
программируемой замены блоков.
Для обеспечения контролепригодности используются методы функциональной
и физической декомпозиции проекта, из схемы исключаются двунаправленные
связи, применяется эффективная система встроенного контроля.
На основе всех выработанных требований и ограничений составляют
окончательную детальную спецификацию, которую будут использовать при
проектировании микросхемы или СнК разработке программы производственного контроля
и подготовке рекомендаций по применению изделия.
Основная цель функциональной верификации — комплексная отладка
функциональной модели совместно с программным обеспечением. Обычно
функциональная верификация не может быть выполнена только средствами САПР. Для
этого не хватает времени и вычислительных ресурсов. Совместно с программной
верификацией выполняется и эмуляция системы с использованием специальных
макетов. Функциональная верификация проводится совместно с функциональным
проектированием и составляете ним единый итерационный цикл.
Моделирование системы на уровне поведенческой модели на языках VHDL/
Verilog позволяет проверить работу функциональной модели, получить временные
диаграммы работы СФ-блоков и системы в целом, оценить основные
динамические параметры. Электрическая модель на транзисторном уровне не пригодна
для детального моделирования. Такая модель включает сотни тысяч и миллионы
элементов и требует сотен и тысяч часов работы компьютера. Модель на
транзисторном уровне используется для проверки задания на разработку топологии и
для физической верификации проекта. В составе САПР многих фирм есть
специальные программы — скоростные симуляторы. В этих программах используются
упрощенные модели транзисторов и скоростные, но не очень точные алгоритмы.
При расхождении результатовв 10—20%, по сравнению с точной моделью скорость
вычислений увеличивается в сотни раз.
Для эмуляции системы с использованием макета применяются специальные
макетные платы, включающие ПЛИС, микропроцессоры, блоки памяти, синхро-
9.4. Этап логического проектирования 517 Ш
генераторы, АЦП, ЦАП и различные интерфейсы Такие платы имеют
контрольные разъемы и разъем для PCI-шины Платы могут вставляться в системный блок
персонального компьютера и дополняются необходимыми программами. Такой
аппаратно-программный комплекс позволяет моделировать работу БИС,
программировать макетную плату и анализировать сигналы системы Для расширения
функций платы к контрольным разъемам подключаются дополнительные
платы — функциональные модули Дополнительное оборудование для работы с таким
макетом обычно не требуется.
9.4. Этап логического проектирования
На этапе логического проектирования фис. 9.4) осуществляется описание схемы на
вентильном уровне, представляемое в форме списка соединений (Netlist) который
является текстовой формой кодирования схемы
/ Т61.Г01
Г*, RLT-nn «iu о
Т&иГОВОе икру женив
т
ui 11 имитации
т
м
► i\ этапу
функционального
проектирования
Списоксоединений(Ne
про »рит°пичы
парам ры кр галл
и характеристики СнК
Рис. 9.4. Этап логического проектирования |2|
о Глава 9. Маршруты проектирования цифровых микросхем и систем-на-кристалле
При проведении синтеза формируют список соединений логических
библиотечных элементов в базисе выбранного технологического процесса. Выходной
формат файла списка соединений — EDIF, \ferilog или VH DL. При формировании
списка соединений задаются ограничения на временные задержки, размещение
элементов и связи. Далее проводится физическая оптимизация посредством
выполнения синтеза с заданными ограничениями по временным характеристикам,
потребляемой мощности, площади и другим параметрам.
Статический временной анализ — метод расчета временных параметров СнК
для SD- карт, не требующий полного электрического моделирования работы схемы.
Он используется для определения нарушений времени предустановки и удержания
триггеров, а также критического пути, задержки прохождения сигнала, предельно
допустимой задержки сигнала и запаса по времени.
Формальная верификация является проверкой соответствия синтезированного
списка соединений СнК для SD-карт и исходного RTL-представления.
Утверждение о работоспособности той или иной модели проекта основано на
эквивалентности с другой моделью. Методы формальной верификации позволяют получить
практически полную проверку при сравнительно небольших временных затратах.
Большинство логических ошибок в таких сложных проектах, как, например,
разработка процессоров, удается найти с помощью методов формальной верификации.
Моделирование списка соединений на этапе логического проектирования
проводят для проверки функциональности СнК для SD-карт с учетом временных
задержек на логических элементах.
К началу этапа логического проектирования для правильного выбора по
параметрам и дальнейшего процесса разработки должна быть в наличии вся техническая
информация по всем библиотекам логических элементов, получаемая от компаний-
поставщиков библиотек. Для СнК для SD-карт наиболее важными параметрами
при выборе библиотеки являются потребляемая мощность, а также площадь ячеек.
9.5. Этап физического (топологического)
проектирования
На этапе топологического проектирования (рис. 9.5) осуществляется переход от
логического уровня проектирования к физической реализации с учетом влияния
технологических ограничений и физических факторов.
Целью физического проектирования является разработка топологии кристалла
БИС при выполнении проектных норм и требований спецификации.
В процессе выполнения проекта спецификации становятся все более
детальными. Увеличивается число связей между частями проекта. Для того чтобы упростить
и систематизировать процесс разработки, на этапе физического проектирования
вводится дополнительный этап создания физического виртуального прототипа.
Физический виртуальный прототип — это модель и предварительный
топологический план кристалла микросхемы. Физический виртуальный прототип
разрабатывается одновременно с функциональной моделью. На его основе рассчитываются
размеры кристалла, уточняются требования к системам электропитания и
синхронизации, делаются оценки потребляемой мощности и параметров линий связи.
\5. Этап физического (топологического) проектирования 519),
еда
мны юничения
Ф
п м
ППЯ 1НЯЫ
i4|/nv си га
Г иип анир
ПР
г
ч
1
1ЬНЬЙ
1 Id
Г
К этапам функционального,
логического,
топологического
проек вания
1
ТИМ 1ЦИЯ
времен
э-ты анализа4
ее ъ „лнньы
раничениям7
Да
Нет
ов
1»и О
Tnarr nrtova
пси олсил цс
Оптим ция
г ~
Pi
и »кам
яхт я
i г
0
п
I
^ г
1 1И
ский
■ни
^ез-ты анализа"-
«""ОТВ НЫМ
раниченияы
Да,
(ЪяЙ1)ы
^Ч
f\nr\ пгмиаг пп емгга V
Kpni, cUIJO
Рис. 9.5. Этап топологического проектирования |2|
520 Глава 9. Маршруты проектирования цифровых микросхем и систем-на-кристалле
Прототип позволяет достаточно точно детализировать функциональную модель без
трудоемкой разработки топологии кристалла. Задача построения физического
виртуального прототипа является комбинацией задач оптимизации функциональной
модели, глобального топологического размещения блоков, разводки шин питания
и построения цепей синхронизации. Если расчеты и прогнозы выполнены
правильно, то при дальнейшем проектировании топологии не потребуются изменения
в первоначальный топологический план кристалла и функциональную модель.
Далее выполняются трудоемкие операции детальной трассировки
разработанных СФ-блоков и системы в целом. Цифровые блоки разводятся с использованием
автоматических синтезаторов топологии. Разводка аналоговых блоков обычно
требует вмешательства разработчиков. Важнейшая задача физического
проектирования — снижение уровня помех — решается путем уменьшения плотности
размещения элементов и сигнальных связей. Для трассировки обычно используются
только два-три уровня соединений, а остальные уровни заняты экранами и шинами
питания. Топология аналоговых блоков — это серьезная проблема, которой
посвящены толстые монографии.
Для глобальной трассировки обычно используются полуавтоматические методы.
Тонкие проводники имеют большое сопротивление и вносят значительный вклад
в задержку сигнала. Для длинных связей используется обратное масштабирование
проводников. Чем длиннее проводник, тем он должен быть шире. Правила выбора
ширины рассчитываются из требуемого быстродействия линий связи и удельных
параметров проводников. Для выравнивания задержек по сигнальным шинам
используется буферизация с использованием регенераторов сигналов. В этом методе
число устройств, подключенных к одной шине, правилами проектирования не
ограничивается. Специальные правила для линий связи аналоговых и
высокочастотных сигналов. Обязательно экранирование линий связи шинами питания
и «земли». Высокочастотные сигналы лучше передавать двумя проводниками
с противофазными уровнями напряжения. Желательно согласование импедансов
приемников, передатчиков и линий связи.
Для расчета уровня подложечных шумов и параметров линий связи обычно
используются специальные симуляторы.
Еще одна проблема трассировки БИС связана с технологией изготовления
системы металлизации. При формировании рисунка проводников используется процесс
плазменного травления металлической пленки. Травление происходит за счет
протекания постоянного ионного тока в высокочастотной плазме. Кремниевая подложка
в процессе травления находится под напряжением 200—300 В и при температуре
около 300 °С. До того как формирование всех уровней металлизации будет
завершено, часть сигнальных связей остаются разорванными. Одни участки проводников
соединены с р-п-переходами физической структуры, а другие только с затворами
МОП-транзисторов. При температуре 300 °С p-n-переходы вырождаются, и ток
травления металлизации стекает в подложку. Затворы МОП-транзисторов остаются
изолированными, и напряжение смещения подложки оказывается приложенным
к подзатворному диэлектрику. Ток травления может вызвать пробой диэлектрика
и отказ транзистора. Для исключения этого явления используются два основных
метода: перенос участка проводника в следующий по счету уровень металлизации
P. 6. Этап физической верификации и подготовки к производству
*ш
или подключение дополнительного защитного диода на р-п-переходе к затвору
МОП-транзистора. Программа трассировки может выполнить эти операции
автоматически, но метод защиты выбирает разработчик. В маршруте проектирования
эта операция называется борьбой с «антеннами».
Когда трассировка кристалла полностью завершена, остаются еще
вспомогательные операции:
• установка «ключа», то есть указателя первого вывода микросхемы;
• маркировка кристалла, которая обычно выполняется в самом верхнем уровне
металлизации;
• введение тестовых элементов для контроля технологического процесса,
которые обычно размещаются в разделительных линиях между кристаллами;
• заполнение свободных полей «фиктивными проводниками»;
• введение технологических коррекций на размеры топологических элементов.
Вспомогательные операции выполняются в полуавтоматическом режиме. После
завершения этих операций информация передается на изготовление фотошаблонов.
9.6. Этап физической верификации и подготовки
к производству
Основной целью физической верификации является принятие решения о передаче
информации для изготовления БИС на фабрику. Решение принимается на основе
результатов проверки проекта на соответствие требованиям спецификаций.
Физическая верификация проводится одновременно с физическим проектированием и
связана с ним в единый итерационный цикл. При выполнении комплекса проверок
решаются следующие задачи:
• оценка помехоустойчивости;
• проверка связности сигналов во временной диаграмме работы системы;
• оценка надежности;
• проверка правил подготовки электрической схемы (ERC — electrical rules
check);
• проверка правил топологического проектирования (DRC — design rules check);
• проверка соответствия электрической схемы и топологии (LVS — layout versus
circuit);
• проверка полноты спецификаций.
Физическая верификация — наименее формализованный этап проектирования.
Рассмотрим сначала автоматизированные процедуры: ERC — проверка правил
подготовки электрической схемы; DRC — проверка правил топологического
проектирования; LVS — проверка соответствия электрической схемы и топологии.
Хотя процедуры и автоматические, но они требуют строгого выполнения правил
подготовки информации к проверке. Во-первых — это подготовка проверочных
файлов, т.е. самих правил проверки. Обычно DRC-файлы готовятся фабриками и
поставляются вместе с правилами проектирования. При этом часто возникает
ситуация, когда модификация технологии и проверочных файлов приводит к появлению
«ошибок» в ранее созданных и проверенных блоках. В этом случае дополнительное
время приходится тратить на согласование и корректировку проверочных файлов.
1Н( 522 Глава 9. Маршруты проектирования цифровых микросхем и систем-на-кристалле
I, файлы
то мтогич кта Сн
г=>рам ры
и характеристики кристалла
I
Фи
1
й
ЛИ
KfJl'l'AGIVIDI
ЛИ
и
hciifiaup ку
Спецификация СнК
т кая
/■окумеь я
т г. i
Kb на мик ег
Рис. 9.6. Этап верификации и подготовки к производству |2|
ERC и LVS — связанные процедуры Если разработчик не обеспечил полного
соответствия, то и программы проверки ошибок не найдут. Например, если в цепи
питания на кристалле должно быть несколько выводов, а в электрической схеме
обозначен только один, то программа, найдя один, остальные искать не будет
При проверке надежности рассчитывается стойкость БИС к электростатическим
разрядам через сигнальные выводы, стойкость металлизации к электромиграции,
расчет теплового сопротивления и теплового режима работы схемы,
термомеханические напряжения в кристалле и корпусе При проверке связности сигналов
осуществляется расчет параметров линий связи и моделирование схемы с учетом
этих параметров, моделирование помех, учет подложечных шумов в работе
аналоговых блоков, проверку баланса задержек во временной диаграмме.
OiMeiHM 1акже, чго объем информации но приему очень велик и физическая
верификация требует много времени и трудозатрат. Результаты проверок прямо не
отражаются в спецификациях, и их трудно контролировать. Сокращение объемов
проверок ведет к ошибкам.
9.8. Маршруты проектирования систем-на-кристалле
*ш
9.7. Аттестация проекта
Завершающим этапом проектирования является аттестация проекта. Цель
аттестации — это принятие решения о готовности проекта к началу освоения
производства. Для этого требуется обеспечить соответствие опытных образцов БИС
требованиям нормативной технической документации (Техническим условиям,
Техническим заданиям, Справочномулисту),атакже наличие самой нормативной
документации. Требования соответствия образцов и документации подтверждаются
протоколами испытаний. Мы не будем рассматривать организационные процедуры
аттестации. Остановимся только на технических вопросах.
Задачи, решаемые в процессе аттестации проекта:
• проверка функционирования отдельных блоков и системы в целом с
использованием встроенных средств контроля;
• проверка функционирования системы путем сравнивания с функциональным
макетом;
• проверка работы в составе макета аппаратуры;
• проверка помехоустойчивости системы в наихудших условиях работы;
• проверка надежности системы в предельно-допустимых режимах работы.
Важным элементом методики аттестации является выбор критериев проверки.
В сложных системах ошибки в работе всегда возникают. Не безошибочны и сами
средства контроля. Допустимый уровень ошибок определяется назначением
системы. Желательно, чтобы допустимый уровень ошибок был указан в Техническом
задании. В противном случае, этот параметр должен быть определен в процессе
исполнения проекта.
Если обнаружены несоответствия требованиям документации, важно
обнаружить и причины этого несоответствия. Формальных правил выявления причин
ошибок нет. Для этого нужна правильная функциональная модель, модели
технологических процессов и необходимая измерительная техника.
Маршрут проектирования постоянно развивается, так как систем ы-на-кристалле
постоянно усложняются по составу и разнообразию используемых блоков, а
разработчики САПР предлагают новые программы моделирования и оптимизации БИС.
9.8. Маршруты проектирования систем-на-кристалле
9.8.1. Тенденции развития средств проектирования
В рамках данного раздела подробно рассмотрен системный уровень проектирования:
назначение, задачи, маршрут, программные средства.
Неуклонный рост требований к радиоэлектронной аппаратуре (РЭА) со стороны
заказчика, как по функциональным, так и по эксплуатационным качествам
заставляет разработчиков создавать все более и более сложные устройства. В то же время
значительный прогресс в области технологий производства СБИС (0,35 мкм и менее)
позволил создавать чипы со степенью интеграции более 10 млн вентилей на кристалле.
В работе [3] приведен характерный пример. При использовании традиционных
методов проектирования хороший дизайнер может выполнять проект со средней
(((( 524 Глава 9. Маршруты проектирования цифровых микросхем и систем-на-кристалле
скоростью порядка 100 вентилей в день или 30 строк RTL-кода — эти цифры
остаются постоянными на протяжении последних лет В этом случае, чтобы
спроектировать СБИС типа ASIC (Application Specific Integrated Circuit) сложностью
100 тыс. вентилей потребуется 1000 человеко-дней, т.е. команда из 5 человек сможет
разработать такую СБИС в течение года. Следуя данной логике чтобы разработать
сложную СБИС порядка 10 млн вентилей в течение одного года, потребуется
команда из 500 человек, что, безусловно, неприемлемо с точки зрения себестоимости
разработки.
По более точным аналитическим прогнозам (рис. 9 71 [3], если при переходе
на новые технологии пользоваться существующей методологией проектирования,
то стоимость проекта увеличивается до 250 человеко-лет, что также неприемлемо
для заказчика
100 млн
вент.
ф
с:
6
ф
&
ю
л
О.
т
со
а.
л
ь
о
о
О
ь
О
250
200
150
100
50
0
-
-
-
-
-
2 млн
вент.
60 млн
вент.
40 млн
вент.
8 млн
вент.
0,35 мкм 0,25мкм 0,1В мкм 0,15 мкм 0,13мкм
Минимальный технологический размер
Рис. 9.7. Зависимость стоимости разработки СБИС от технологии
Аппаратная
Программная
80%
70%
60%
50%
40%
30%
20%
10%
0%
0 35 мкм 0,25 мкм 0,18 мкм 0 13 мкм 90 нм
Рис. 9.8. Отношение затратна разработку программной и аппаратной части |3|
9.8. Маршруты проектирования систем-на-кристалле
*ш
Следует отметить, что в последнее время сложилась тенденция постоянного
роста доли затрат на разработку программного обеспечения (ПО) РЭА(рис. 9.8). Если
вести разработку ПО и СБИС раздельно, то увеличивается вероятность выявления
ошибок на этапах тестирования или эксплуатации всего комплекса аппаратуры.
Наиболее перспективным направлением в настоящий момент представляется
методология проектирования СБИС типа «система-на-кристалле» (далее просто
система-на-кристалле). В иностранной литературе — System-on-Chip (SoC).
Можно выделить дополнительно ряд причин, по которым необходимо
переходить на новую методологию проектирования:
• в условиях рынка прибыль в значительной степени зависит от времени
проектирования;
• такие технические параметры СБИС, как производительность, площадь
кристалла и потребляемая мощность являются ключевыми элементами
в продвижении товара на рынок;
• увеличение степени интеграции делает задачу верификации качественно
более сложной;
• из-за новых особенностей технологии глубокого субмикрона (DSM — Deep
Submicron) все труднее удовлетворить всем требованиям по временным
ограничениям (timing);
• команды разработчиков высокоинтегрированных СБИС имеют различный
уровеньзнаний и опыта вобласти проектирования, и часто при выполнении
проектов СБИС расположены в различных частях мира.
9.8.2. Методология проектирования SoC
В основе методологии проектирования SoC лежит принцип повторного
использования функциональных блоков. Функциональные блоки, разрабатываемые
в рамках одного проекта или специально, затем используются в других проектах.
По аналогии с системой на плате, где в качестве компонент выступают готовые
микросхемы, система-на-кристалле конструируется из повторно используемых
функциональных блоков.
Здесь используют термин IP-блок (Intellectual Property), т.е. блок,
представляющий собой объект интеллектуальной собственности. Одновременно с ним часто
используются и другие термины [3]:
• СФ-блок (сложный функциональный блок);
• macro;
• core — обычно применяется для обозначения блоков типа CPU (Central
Processor Unit) или DSP (Digital Signal Processor);
• VC (Virtual Component) введен VS1A (Virtual Socket Interface Alliance) —
некоммерческой международной организацией, основной задачей которой
является разработка нормативной документации по проблемам
проектирования IP-блоков и SoC на их основе (www.vsi.org);
• блок (Block) — функционально-завершенная часть SoC или ASIC, не
обязательно reuse;
• субблок (Subblock) — часть блока.
(((( 526 Глава 9. Маршруты проектирования цифровых микросхем и систем-на-кристалле
В принципе IP-блоки могут быть двух типов: так называемые «мягкие» (soft),
описанные на RTL-уровне, и «жесткие» (hard) — на топологическом уровне
Иногда выделяют firm IP, в состав которых входят разные типы представлений от RTL
до списка цепей с планировкой субблоков.
Одна из основных проблем проектирования SoC — создание таких IP-блоков.
Практический опыт показывает, что стоимость reuse-блока в среднем в 10 раз
превышает стоимость аналогичного разово используемого блока, а для процессоров
эта величина на порядок выше По этой причине reuse-блоки решают, как правило,
общиелогически формализуемые задачи например. MPEG2 кодер. CPU DSP USB
интерфейс, PCI интерфейс и т.п.
Фактически маршрут разработки типичной SoC делится на четыре этапа:
1. разработка архитектуры SoC на системном уровне:
2. выбор имеющихся IP блоков из базы данных (внутри фирмы, других фирм
или поставщиков IP-блоков);
3. проектирование оставшихся блоков;
4. интеграция всех блоков на кристалле
Другая принципиальная особенность SoC это наличие программируемых
блоков — процессоров. Поэтому SoC это не просто интефальная схема (ИС), а
комплекс, в состав которого входят как аппаратная часть — чип, так и профамм-
ная часть — встраиваемое ПО. Предполагается, что маршрут проектирования SoC
должен содержать операции по совместной верификации и отладке профаммной
и аппаратной частей
Стандартная SoC должна изготавливаться по технологии не ниже 0,35 мкм и
содержать не менее 1 млн вентилей
На рис. 9.9 представлен пример структуры SoC в общей форме Как видно из
рисунка в состав SoC входят следующие компоненты.
1 Микропроцессор (или микропроцессоры) и подсистема памяти (статической
и/или динамической). Тип процессора может варьироваться от простейшего
8-разрядного до высокоскоростного 64-разрядного RISC-процессора.
Внешняя
память
—[
У
CPU
1
t
Контроллер
памяти
t
Таймер
Память
1
Видеодекодер
1
Общий
интерфейс
Л
г
Пе
Ценл.
зальная
t
DSP
Контроллер
ввода/вывода
шина |
t
Контроллер
шин
>риферийная шина |
1 !
UART
контроллер
прерываний
Л
-с
Рис. 9.9. Пример структуры SoC |3|
9.8. Маршруты проектирования систем-на-кристалле 5 27 Ш
2. Шины центральная (высокоскоростная) и периферийная чтобы
обеспечивать обмен данными между блоками.
3 Контроллер внешней памяти для расширения памяти, например DRAM,
SRAM или Flash.
4. Контроллер ввода/вывода информации: PCI, Ethernet, USB и тп.
5. Видеодекодер, например MPEG2, AVI, ASF
6. Таймер и контроллер прерываний
7. Общий интерфейс ввода/вывода, например, чтобы вывести на светодиодный
индикатор информацию о наличии питания
8 Интерфейс UART (universal asynchronous receiver/transmitter)
Следовательно, можно выделить следующие принципиальные особенности сис-
темы-на-кристалле [3].
I SoC конструируется из сложных функциональных блоков, которые могут
быть как разработаны «с нуля», так и получены от поставщика IP-блоков
Поэтому в маршруте проектирования должен быть этап архитектурного
проектирования, в задачи которого входит разработка общей архитектуры
SoC При выборе IP-блоков также учитывается стоимость готового блока и
оцениваются затраты на разработку собственного блока
2. SoC имеет в своем составе встраиваемое ПО, поэтому в маршруте должны
быть этапы совместной верификации программного и аппаратного
обеспечения (АО) — программно-аппаратной верификации (HW/SWco-verification);
3. SoC должна изготавливаться по технологии не ниже 0,35 мкм
4 Наблюдается устойчивый рост доли смешанных цифро-аналоговых систем
в общем объеме SoC (рис. 9.10), поэтому в маршруте проектирования должны
быть включены этапы по совместной разработке и верификации цифровой
и аналоговой частей SoC
80% -
70% -
60%
50%
40%
30%
20%
10%
0%
1998 1999 2000 2001 2002 2003 2004 2005 2006
Годы
Рис. 9.10. Рост доли цифро-аналоговых систем в общем объеме SoC
(((( 528 Глава 9. Маршруты проектирования цифровых микросхем и систем-на-кристалле
9.8.3. Маршрут проектирования SoC
Традиционный маршрут проектирования ASIC представлен на рис. 9.11 [3,4].
Процесс проектирования начинается с разработки спецификации на
проектируемую ASIC. Для сложных СБИС таких, как устройства графической обработки
информации, в состав спецификации включается алгоритм обработки информации,
который затем используется разработчиками для написания RTL-кода.
Разработка спецификации
Функциональная верификация
Разработка RTL-кода
Функциональная верификация
Логический синтез
Временная верификация
Физический синтез
Физическая верификация
Системная
архитектура
RTL
Синтез
Физический
синтез
Создание прототипа
и тестирование
1
Системная интеграция и тестирование ПО
Рис. 9.11. Маршрут проектирования ASIC
После функциональной верификации происходит синтез СБИС на
вентильном уровне в виде списка цепей. Здесь же выполняется верификация временных
требований. Как только временные требования удовлетворены, список цепей
передается на физический синтез- размещение элементов и трассировка цепей
В конце создается и тестируется физический прототип СБИС, на основе которого
впоследствии выполняется системная интеграция и тестируется ПО.
Однако используя такой маршрут, можно проектировать только схемы
сложностью не более 100 тыс вентилей по технологии не ниже 0.5 мкм. Это связано с тем.
что проект здесь продвигается поэтапно от одной фазы к другой и никогда не
происходит возврат на предыдущие фазы Например, RTL-дизайнер не может прийти
9.8. Маршруты проектирования систем-на-кристалле
к системному разработчику и сказать, что его алгоритм нереализуем, или команда
логического синтеза не может попросить изменить RTL-код, чтобы добиться
необходимых временных параметров. Для схем, изготавливаемых по DSM-технологии,
такой маршрут вообще не будет работать, поскольку особенности физической
реализации должны учитываться уже на логическом уровне проектирования.
Системное проектирование и верификация
г
Топология
Площадь,
мощность,
clock tree
t
П редварительное
размещение
Корректировка
размещения
Корректировка
размещения
Пробное
размещение
1
АЛ
W
ЛЛ
W
W
ЛЛ
W
ЛЛ
VY
1
Список цепей
Тактовая
частота,
I/O timing
;
1
Спецификация
временных
ограничений
Синтез блоков,
размещение
Синтез
верхнего уровня
w
физиче
Окончательное раз
ЛЛ
W
ЛЛ
W
ЛЛ
W
ЛЛ
ЛЛ
VY
ски
меи
RTL
Спецификация
на разработку
блоков
1
Разработка
блоков
Верификация
блоков
Создание HDL
верхнего уровня
Верификация
HDL верхнего
уровня
'
й синтез
дение и трассиро
ЛЛ
ЛЛ
W
ЛЛ
ЛЛ
VV
ЛЛ
W
1
ПО
Спецификация
на разработку
ПО
t
Разработка
и тестирование
прототипа ПО
Разработка
прикладного ПО
Тестирование
прикладного ПО
Тестирование
прикладного ПО
1
вка
Рис. 9.12. Спиралевидная модель процесса проектирования SoC
Многие фирмы используют не традиционную нисходящую модель маршрута
проектирования, а спиралевидную модель (рис. 9.12) [5]. Здесь проектирование
выполняется одновременно по 4 направлениям: разработка ПО, разработка RTL-кода,
логический синтез, физический синтез. При этом в процессе работы группы
разработчиков обмениваются результатами проектирования.
Новая модель характеризуется следующими полезными свойствами:
• параллельная верификация и логический синтез блоков;
• планировка, размещение и трассировка включены в процесс синтеза;
• разрешен возврат на предыдущие фазы проектирования и корректировка
результатов.
9.8.4. Системное проектирование SoC
Начальный этап системного проектирования заключается в рекурсивной разработке,
верификации и уточнении набора спецификаций до такой степени детализации,
чтобы на их основе можно было начать создавать RTL-код. Быстрая разработка четких,
530 Глава 9. Маршруты проектирования цифровых микросхем и систем-на-кристалле
полныхи последовательныхспецификаций — сложная задача. Вхорошей методологии
проектирования это трудоемкий, ответственный и протяженный этап
проектирования. Если четко знать, что надо построить, то ошибки при дальнейшей реализации
могут быть быстро обнаружены иустранены. В противном случае можно не заметить
ошибку на протяжении всего цикла проектирования вплоть до изготовления чипа.
Спецификации описывают поведение системы. Точнее, они описывают, как
управлять системой так, чтобы получить от нее нужное поведение. В этом смысле
понятие спецификации в значительной мере связано с понятием интерфейса.
Функциональная спецификация описывает интерфейс системы или блока так, как
его видит внешний пользователь. Она содержат информацию о контактах, шинах,
регистрах и о том, как с ними обращаться. Архитектурная спецификация описывает
взаимодействия между частями блока и поведение на системном уровне.
Спецификации должны разрабатываться как на аппаратную, так и на
программную части проекта, и должны включать в себя следующую информацию [3—5].
Для аппаратной части:
• выполняемые функции;
• внешний интерфейс кдругим блокам (контакты, шины, протоколы);
• интерфейс с ПО (регистры);
• временные параметры;
• быстродействие;
• особенности физического уровня (площадь кристалла, потребляемая
мощность).
Для программной части:
• выполняемые функции;
• временные параметры;
• быстродействие;
• интерфейс к аппаратной части;
• структура, ядро.
Традиционно спецификации пишутся на естественных языках, таких как
русский, английский, что вносит в них неопределенности, двусмысленности и
ошибки. Чтобы избавиться от этих проблем, многие компании начинают использовать
исполняемые спецификации. На высоких уровнях для написания исполняемых
спецификаций используют языки С, C++ или вариации C++, например, SystemC
(www.systemc.org) [6]. Для описания аппаратуры обычно пользуются VHDL или
Verilog. Разработка исполняемых моделей позволяет дизайнерам верифицировать
основные выполняемые функции и интерфейсы на ранних стадиях проектирования,
задолго до детализации проекта.
Процесс проектирования SoC на системном уровне представлен на рис. 9.13.
Процесс разработки начинается с идентификации целей и задач выполняемых SoC.
На начальном этапе следует определить основные эксплуатационно-технические
свойства: требуемое быстродействие, допустимую потребляемую мощность, время,
необходимое для разработки и т.п. На основании этих свойств создается системная
спецификация, которая может выступать частью технического задания на
разработку системы. Как правило, этот этап выполняется без применения
специализированных программных средств САПР.
9.8. Маршруты проектирования систем-на-кристалле 531 )J
Анализ задач и требований к SoC,
написание системной спецификации
Разработка высокоуровневой
поведенческой модели
Создание тестового окружения
(Testbench)
Верификация
поведенческой модели
Разбиение системы на АО и ПО
Разработка интерфейсов
Спецификации
на аппаратные блоки
Разработка
аппаратной
части
Спецификация
на встраиваемое ПО
Совместная
программно-аппаратная
верификация
Разработка
ПО
Рис. 9.13. Маршрут системного проектирования SoC
Затем создается высокоуровневая поведенческая модель всей разрабатываемой
системы. Поведенческая модель системы, как правило, строится в виде блок-схемы.
Для верификации разработанной поведенческой модели создается тестовое
окружение (Testbench) системы, которое включает в себя генераторы входныхсигналов,
тестовые последовательности и блоки отображения выходной информации.
Тестовое окружение должно максимально полно верифицировать функционирование
системы. Впоследствии, на основе этого тестового окружения будут разрабатываться
тестовые последовательности для верификации проекта на нижних уровнях
проектирования и для тестирования опытных образцов СБИС.
Верификация поведенческой модели осуществляется путем компьютерного
моделирования с использованием специальных программныхсредств. Если в процессе
верификации обнаруживаются какие-либо отклонения от требований системной
спецификации, то модель корректируется и моделирование повторяется.
Кроме верификации наданном шаге можетбыть выполнен выбороптимальных
параметров алгоритма системы. Например, разработчик может найти компромисс
между вычислительной сложностью и точностью.
Как было сказано выше, система-на-кристалле включает в себя одно или
несколько программируемых процессорных ядер. Поэтому на следующем этапе
разработчик должен принять решение о том, какие части поведенческой модели
будут впоследствии реализованы на аппаратном уровне, а какие — на программном
в виде встроенного в СБИС программного обеспечения. Кроме этого, необходимо
определить, каким образом будут взаимодействовать программная и аппаратная
532 Глава 9. Маршруты проектирования цифровых микросхем и систем-на-кристалле
части, т.е. следует разработать интерфейс между АО и ПО. Здесь же определяется
общая архитектура SoC: тип процессора, тип памяти и ее объем, аппаратные блоки,
интерфейс АО-ПО, тип используемой шины, описание программной части и т.п.
В итоге формируется набор спецификаций на разработку программного
обеспечения и на разработку каждого аппаратно реализуемого блока.
В методологии проектирования ASIC программно-аппаратная верификация
выполняется только после изготовления опытного образца. Возникающие при
этом ошибки функционирования, как правило, можно исправить внесением
соответствующих изменений в ПО, не переделывая сам кристалл. Такой метод не
подходит к процессу проектировании SoC потому, что из-за большой сложности
схемы исправить ошибки и погрешности АО путем корректировки ПО очень
трудно, а зачастую просто невозможно. Поэтому в маршрут проектирования на разных
уровнях вводится операция программно аппаратной верификации. Наиболее
ответственными в этом смысле являются этапы функционального и логического
проектирования.
Программно-аппаратная верификация системного уровня на сегодняшний день
не является обязательной операцией. Тем не менее, многие разработчики включают
ее в маршрут проектирования SoC. В качестве аппаратной части здесь выступают
исполняемые спецификации аппаратно реализуемыхблоков, в качестве
программной — прототип ПО. Таким образом, можно убедиться, что аппаратная часть,
разрабатываемая в соответствии с имеющимися спецификациями, будет корректно
функционировать под управлением встраиваемого ПО в режиме реального времени.
9.8.5. Программные средства САПР для системного уровня
До недавнего времени задачи системного уровня — разработка спецификаций —
в большинстве случаев решались без использования специальных программных
средств. При переходе к методологии проектирования SoC стала очевидной
необходимость автоматизации процесса системного проектирования.
Во-первых, поскольку SoC — высокоинтегрированная СБИС, то в ее состав
входит большое количество сложных блоков: процессоры, жесткая логика, память,
схемы контроля, аналоговые и цифроаналоговые компоненты и т.п. Проверить
работоспособность такой системы, используя только аналитические методы
расчета, невозможно. Поэтому, как было сказано выше, возникает необходимость
в моделировании всей системы на поведенческом уровне, а для этого требуется
специальное прикладное ПО.
Во-вторых, исполняемая спецификация должна быть представлена в
определенном формате на языках С, C++, SystemC, Verilog или VHDL. Получить такое
описание невозможно без использования соответствующих программныхсредств.
Кроме этого, при переходе к спиралевидной модели проектирования в процессе
работы могут возникать постоянные «откаты» от нижних уровней проектирования
к верхним. Часто системный уровень сливается с функциональным уровнем
проектирования (разработка RTL-кода), образуя системно-функциональный уровень
проектирования. В этом случае удобно пользоваться едиными
программно-техническими средствами.
9.8. Маршруты проектирования систем-на-кристалле 533
В настоящее время в мире существует огромное количество программных
средств, которые могут быть использованы для автоматизации системного
проектирования. Эти средства можно классифицировать на пять групп [5].
Первая группа — средства разработки и отладки прикладного программного
обеспечения. Достаточно популярным и удобным для представления спецификаций
оказался язык программирования С и его модификация C++. Поэтому
разработчики системного уровня активно используют средства разработки программных
приложений. Ниже приведены наиболее популярные из них:
• Microsoft Visual Studio (www.microsoft.com);
• Inprise Borland C++ Builder (www.borland.com);
• Borland Kylix C++ (www.borland.com) — в операционной системе Linux.
Основныедостоинства это низкая стоимость, простота в освоении и
использовании. Главный недостаток соязап с отсутствием специализированных библиотек
системного уровня, поэтому поведенческую модель разработчику приходится
создавать практически «с нуля». Иногда также используют специальные средства
для анализа и автоматизации разработки ПО, например, Rational Rose и язык UML
(www.uml.ru).
Вторая группа — средства математического моделирования. Наиболее
типичным представителем здесь выступает распространенный программный пакет
MATLAB/Simulink (www.mathworks.com). Основными достоинствами здесь, как и
в первой группе, являются низкая стоимость и простота в использовании, кроме
этого, есть возможность выполнять математическое моделирование и наличие
библиотек моделей. К недостаткам можно отнести недостаточный объем
специализированных библиотек, т.е. большинство моделей приходится создавать вручную, и
использование собственного формата данных (М-файлы, МЕХ-файлы) в качестве
базового. Последнее замечание носит, по всей видимости, временный характер,
так как фирма The MathWbrks планирует выпустить полноценный транслятор из
формата М-файлов в формат C/C++.
В третью группу можно объединить средства моделирования общего
назначения, например MLDesigner (www.mldesigner.com) или SES/Workbench (www.
hyperformix.com). Отличительная особенность этих средств в том, что они не
привязаны к какому-то конкретному объекту проектирования. С их помощью можно
моделировать, например, как архитектуру СБИС, так и систему спутниковой связи
или навигации. Достоинства: сравнительно низкая цена, широкий спектр областей
применения. Основной недостаток — отсутствие связи с другими уровнями
проектирования: функциональным и логическим.
Четвертая группа самая многочисленная. Сюда относятся программные
средства, каждое из которых предназначено для решения какого-либо определенного
круга проектных задач системного уровня. При этом общий спектр решаемых задач
велик: от разработки программно-аппаратной архитектуры до интеграции
процессорных ядер и разработки встраиваемого программного обеспечения. В качестве
примера производителей данного ПО можно привести названия таких фирм, как
Co-ware (www.coware.com), Mentor Graphics (www.mentor.com), Elanix (www.elanix.
com), Summit Design (www.sd.com) и др. Использование такогоспециализированного
ПО представляется достаточно привлекательным сточки зрения экономии средств.
534 Глава 9. Маршруты проектирования цифровых микросхем и систем-на-кристалле
Пятая группа это мощные интегрированные программные пакеты, при помощи
которых разработчик способен выполнять весь цикл системного и
функционального проектирования, а также весь цикл проектирования вплоть до физической
реализации. На сегодняшний день в эту группу входят пакеты ПО только двух фирм:
• Synopsys (www.synopsys.com): CoCentric System Studio, Design Ware, VCS, VCSi,
Scirocco, SystemC HDL Co-Sim, CoCentric SystemC Compiler;
• Cadence Design Systems (www.cadence.com): Incisive-SPW, Incisive unified
simulator, Incisive-XLD, Incisive-AMS, NC-SystemC, NC-Verilog, NC-VHDL.
Главным недостатком обоих пакетов является их большая стоимость, что весьма
существенно в условиях российского рынка.
При окончательном выборе программных средств и разработке на их
основе маршрута проектирования необходимо дополнительно учитывать целый ряд
факторов, например специфику разрабатываемых устройств, общий объем работ
(число одновременно выполняемых проектов), имеющееся на предприятии ПО для
функционального и логического уровней проектирования и т.п. [6].
9.9. Практический пример моделирования системы-
на-кристалле
9.9.1. Стандартный маршрут проектирования «СнК» фирмы Cadence
Ниже мы подробно рассмотрим один из основных этапов маршрута
проектирования — верификацию и моделирование устройства.
На рис. 9.14 представлен детализированный маршрут проектирования системы [5].
Как мы уже указывали ранее — верификация устройств обычно занимает более
70% времени разработки всей концепции устройства.
9.9.2. Описание среды моделирования и верификации.
Для понимания особенностей реализации этого маршрута прежде всего кратко
рассмотрим основные сведения о среде моделирования и верификации программного
продукта Cadence Incivise [5].
Полное название этого продукта — Cadence Incivise Design Team Simulator. Эта
среда является средством моделирования, поддерживающее все языковые базисы
Verilog, VHDL, System Verilog, E, System C, PSL, SVA, атакже все уровни абстракции
проекта, начиная с вентильного уровня и заканчивая системным моделированием
и верификацией.
Среда моделирования и верификации Cadence Incivise работает на ОС Linux.
Запуск программы:
а) запустите ОС Linux (рис. 9.15);
б) нажмите правой кнопкой мыши на рабочем столе;
в) в появившемся меню выберите пункт «Открыть в терминале» (рис. 9.16);
г) запуск оболочки CSH;
д) указание пути нахождения файла cshrc с ссылками на программы;
е) запуск программы Cadence Incivise (рис. 9.17).
с
Анализ
требований SoC ру^
Разработка и анализ
■*"■ алгоритма
Коммуникационная
архитектура
Выбор процессора
Coware SPW(Signal Processing Design)
CowareHDS (Hardware Design System)
Communication Library for SPW
Определение архитектуры ПО
Системное проектирование
- АО/ПО разбиение
i —
Моделирование системы
Верификация на уровне
транзакции
1 ZZ
Конфигурирование и планировка
микр< лтектуры SoC
Приобретение IP-блоков
^Jnc
Асе /1блирование ПО и его
интеграция в SoC
Inclusive Design Team Simulator)
Virtu o(R) Spectre(R)-RF Option for 38500
Virtuoso(R) Spectre(R) Simulator
erRl
lalog asig
Проектирование
All (R)
Package
Проекта ание
Allegro(M) HCB
Изделия РЭА
Рис. 9.14. Детализированный маршрут проектирования системы на кристалле фирмы Cadence
f
к
3
с
I
с
с
■3
I
8
г
(((( 536 Глава 9. Маршруты проектирования цифровых микросхем и систем-на-кристалле
Рис. 9.15. Окно запуска программы
Со дать дату
Со дать ююгиумпускд.
создать документ
троить подмени
ЯГ Сохранить ■мроаканнымн
Иияанить фон рабоч* о стола
Рис. 9.16. Выбор пункта «Открыть в терминале»
г ho ■ ст л
Лр *х АЛ4 I В «и
lut i« t Р й стоп S с h
|U 4 - С10ЛИ U С Cth С
lu 4 - й ci It ntvtrUot -/№ 5 4 vtrllo« I l/Ubl « Hi -»acc
Рис. 9.17. Запуск программы Cadence lncivise
9.9. Практический пример моделирования системы-на-кристалле 537 Ш
Область управления
процессом
моделирования
Область навигации
и поиска портов
и состояний сигнала
■¥=7*
Область различных
представлений
Venlog-описания
z
• ♦- ■ а*ав
О Г Я «о-
Ля_
L
Область
иерархического
дерева модулей
Область
объявленных портов
и переменных
выбранного модуля
Область состояний
сигналов на данный
момент времени
Область фильтрации
портов модуля
Рис. 9.18. Общий вид главного окна программы
Итак, откроется главное окно программы Cadence Incivise (рис 9.18)
Рассмотрим более подробно все области .этого главного окна [5]
Область иерархического дерева модулей
В этой области реализуется иерархическое дерево, согласно конкретному Verilog-
описанию, которое было вами выбрано в качестве примера в предыдущем пункте е)
В конкретном примере можно увидеть что модуль Test является одновременно и
головным модулем, и модулем-оболочкой.
Модуль а I в данном примере является базовым модулем.
Вн изу области вы видите фун кци ю фил ьтраци и, которая служит для у прощен ия
иерархического дерева при моделирование больших проектов, а также для поиска
нужного вам модуля в общем иерархическом дереве.
(((( 538 Глава 9. Маршруты проектирования цифровых микросхем и систем-на-кристалле
Область объявленных портов выбранного мобуля
В этой области отображаются все порты и переменные выбранного вами модуля
На рис. 9.18 видно, что модул ь Test не содержит никаких портов, а содержит только
переменные типа reg (регистры)
Внизу области также вы видите функцию фильтрации Расшифруем назначения
этих четырех окон:
Т^Ш — показать/скрыть все входные порты (Input);
^^ — показать/скрыть все выходные порты (Output);
— показать/скрыть все двунаправленные порты (InOut),
— показать/скрыть переменные типа reg (внутренние сигналы)
Область состояний сигналов на данный момент времени
Здесь отображаются конкретные состояния сигнала на данный момент времени.
Уцобность данной области в том, что при небольших проектах есть возможность
быстрого доступа к результатам моделирования выбранного вами Venlog-описания.
Область управления процессом моделирования
В данной области находится главная панель управление процессом моделирования
С ее помощью вы можете запустить процесс моделирования, приостановить его,
вернуть в исходную позицию, поставить точку остановки, а также имеете
возможность пошагового моделирования с заданным шагом
Область навигации и поиска портов и состояний сигнала
В этой области можно расставить конкретные интересующие вас и наиболее
значимые точки моделирования, также выполнить навигацию по этим точкам, выполнить
поиск «по состоянию сигнала»
Область различных представлений выбранного Venlog-описания.
В данной области содержатся ссылки на средства представления Verilog-описания
в различных формах:
| Средство представления Venlog-описания во временных диаграммах
[~*1 Средство представления Venlog-описания в текстовом формате.
Средство представления Verilog-описания в виде структурной схемы
Q^j - Средство представления Verilog-описания в виде таблицы состояний
портов и сигналов
9.9. Практический пример моделирования системы-на-кристалле 539
Также в главном окне программы имеется стандартный набор следующих
операций:
Обратите внимание на «верхнее меню»
£le Edit yiew Select Explore Sim iation
9.9.3. Проект в среде Cadence Incivise
Ниже в качестве практического примера будет промоделирован пример Venlog-
описания мультиплексора типа «два на один» (2-1), а также рассмотрены все его
представления в виде временных диаграмм, структурной схемы и текстового
описания. Пример взят нами из учебно-методического пособия [5].
Выполняем следующую последовательность действий: в главном окне среды
моделирования выбираем модуль Test Далее щелкните по кнопке временных
манипуляций. В результате манипуляций откроется окно представления Verilog-
описания в виде временных диаграмм (рис. 9 19)
1 аМ«
«Г<*
■ла<ивв
р
Щ
Рис. 9.19. Вид временных диаграмм в окне представления описания
i
540 Глава 9. Маршруты проектирования цифровых микросхем и систем-на-кристалле
Появилось три новых области: область отображения портов, переменных и
сигналов, входящих в модуль, область непосредственно самих диаграмм, а также
область навигации по области диаграмм.
Теперь рассмотрим эти области подробнее.
Область отображения портов
В этой области можно выделить один или несколько портов, переместить их,
дублировать, переименовать, задать нужное представление (двоичный, десятичный,
шестнадцатеричный и восьмеричный код),объединить в группу, в шину, поменять
цвет, добавить комментарии и тд.
Для всех операций над портом необходимо выделить его и нажать правой
кнопкой мыши, после чего откроется меню операций и свойств
Область отображения собственно временных диаграмм
Здесь можно подробно рассмотреть временные диаграммы и выполнить нужный
вам набор операций: расставить метки, выделить один из сигналов и т д. (рис. 9.20).
ul
ПУ
In <~ пи
ЮС to
Ul
Tr • Lomllf* l-Ofl
с nirttou m ^ grwis
ОЙ
rn I
О 1 lO
t»tm n Cti m
be
I»-
Рис. 9.20. Вид области отображения портов
9.9. Практический пример моделирования системы-на-кристалле 54
Область отображения собственно временных диаграмм
Здесь можно подробно рассмотреть временные диаграммы и выполнить нужный
вам набор операций: расставить метки, выделить один из сигналов и тд. фис. 9.21)
О 0 ■ '' ОООООр* 20 ■'
Рис. 9.21. Область отображения временных диаграмм
Здесь находятся инструменты, необходимые для навигации по области
временных диаграмм (рис. 9.22): можно увеличить или уменьшить область отображения
временных диаграмм Это можно осуществить л ибо с помощью кнопок «+» и «—»,
либо с помощью ориентации по времени.
Time a\0 2000ps
Рис. 9.22. Область навигации
ЕЗ
Для этого необходимо нажать на кнопку В результате получим такую
«картинку» (рис. 9.23)
Внизу окна есть область быстрой навигации, она используется при
проектировании больших проектов.
Здесь, внизу окна есть область быстрой навигации, которая обычно
используется при проектировании «больших» проектов Для более глубокого изучения
особенностей проектирования систем-на-кристалле мы рекомендуем обратиться
к работам [2—5]
zl
+ — ir1
(((( 542 Глава 9. Маршруты проектирования цифровых микросхем и систем-на-кристалле
■ 1
ЫоскО
1Г
111
п2-
out»
D fblockO 0
■Igor
Рис. 9.23
Литература к главе 9
1 Белоус А И , Солодуха В А Фаблесс-модель организации бизнеса на
микроэлектронной фирме: мифы и реалии // Компоненты и технологии. — 2012. — № 8.
С 14-18.
2. https://wwwkit-e.ru/articles/circuit/201211154 php
3. Адамов Ю.Ф. Проектирование систем-на-кристалле — М , 2005
4. Немудрое В., Мартин Г Системы-на-кристалле. Проектирование и развитие. — М..
Техносфера. 2004.
5 Тучин А В., Бормонтов Е Н., Пономарев К Г Введение в системы
автоматизированного проектирования интегральных микросхем // Учебно-методическое
пособие — Воронеж- Издательский дом ВГУ, 2017.
6 Рабаи Ж М., Чандракасан А, Николич Б Цифровые интегральные схемы
Методология проектирования / Пер. с англ — М/ ИД «Вильяме», 2007.
ГЛАВА IО
ОСНОВЫ ЛОГИЧЕСКОГО
ПРОЕКТИРОВАНИЯ КМОП-МИКРОСХЕМ
С ПОНИЖЕННЫМ ЭНЕРГОПОТРЕБЛЕНИЕМ
10.1. Основы логического синтеза КМОП-микросхем
с пониженным энергопотреблением
Про фесе в области микроэлектронныхтехнологий обусловливает постоянное
повышение степени интеграции и тактовой частоты, что позволяет, в свою очередь,
создавать на одном кристалле все более быстродействующие и функционально
сложные устройства. Однако наряду с огромными возможностями, которые
открывают для электронных изделий эти успехи, они обусловливают также и
серьезные проблемы, прежде всего связанные с рассеянием мощности. Высокая
степень интеграции привела к обострению проблемы надежности по сравнению
с аналогичными устройствами меньшей степени интеграции. Эти проблемы не
могут быть проигнорированы, так как проектируются все более сложные изделия
для различных сфер применения, в том числе космических, которые должны быть
надежными и способными автономно работать длительное время без подзарядки
батареи питания.
Обеспечение работоспособности интегральных микросхем в условиях
воздействия ионизирующих излучений и автономности энергопитания становится
все более важной проблемой в настоящее время в силу того, что интегральные
микросхемы широко применяются в военной и космической технике.
Преимущество использования КМОП-технологии в космической технике обусловлено
тем, что микросхемы, выполненные по данной технологии, имеют низкое
энергопотребление, повышенную помехоустойчивость, достаточное быстродействие.
В космических и военных применениях эти качества становятся определяющими.
Для того чтобы реализовать их в полной мере, недостаточно иметь «хорошие»
базовые логические элементы, необходимо также проектировать на их основе
«хорошие» схемы. На логическом уровне проектирования вопросы снижения величины
энергопотребления схем обычно не рассматриваются, однако за счет построения
удачной логической структуры возможно снижать энергопотребление [ 1 ].
Проектирование микросхем с учетом энергопотребления до сих пор остается, по
большому счету, искусством, что связано, в частности, и с отсутствием
эффективных средств оценки эффекта используемых в процессе проектирования эвристик
на энергопотребление схемы электрической, реализуемой в дальнейшем на
кристалле. Решением проблемы энергопотребления при проектировании микросхем
занимаются многие специалисты ифирмы, напри мер Cadence Design Systems (лидер
544
Глава 10. Основы логического проектирования КМОП-микросхем с пониженным
энергопотреблением
в области автоматизации проектирования), Apache Design, Atrenta, Magma Design
Automation, Synopsys, Mentor Graphics и др.
Основные из упоминаемых в литературе используемых путей сокращения
рассеиваемой мощности состоят в уменьшении величины напряжения питания;
уменьшении емкостей микросхем и межсоединений; специальной организации
цепей управления синхронизацией и подачей питания (отключением от питания
частей схемы на время, в течение которого они не выполняют полезной работы);
уменьшения динамического рассеивания энергии путем минимизации
интенсивности переключений сигналов на входах КМОП-микросхем. Первые два из этих
методов сокращения энергопотребления микросхем достигаются на
схемотехническом уровне за счет выбора удачных технологических решений и топологии,
третий метод — на системном уровне, и последний — на логическом уровне за счет
построения «удачной» логической структуры.
Снижение энергопотребления проектируемой микросхемы может
обеспечиваться на разныхуровняхее проектирования. При этом чем более ранним является
этап, тем более важно получать на нем более качественные решения. В частности,
на логическом уровне (за счет построения удачной логической структуры) можно
достичь сокращения рассеивания мощности на 10—20% без ущерба для
быстродействия и сложности схемы [1]. САПР микроэлектронных схем должны иметь
средства, позволяющие оценивать и минимизировать энергопотребление схем уже
в процессе их логического проектирования.
В качестве примера такой САПР ниже рассмотрим комплекс программ
«Энергосберегающий логический синтез», или сокращенно — ЭЛС, для проектирования
логических схем из библиотечных элементов, выполненных на основе технологии
статических КМОП-схем [2]. Эта технология в настоящее время является
доминирующей технологией в области цифровых СБИС, так как логика, выполненная
по этой технологии, имеет хорошие технологические параметры и характеристики
рассеивания мощности. Большинство специализированных интегральных
микросхем (ASIC) изготавливаются на основе КМОП-логики.
Далее описывается сам подход к логическому проектированию таких КМОП-схем,
а также структура и функциональные возможности комплекса ЭЛС, который
содержит следующие средства: оптимизации проектируемых цифровых блоков
заказных КМОП-микросхем на функциональном и структурном уровнях; верификации
состояний проектируемых схем; оценки энергопотребления схем как в процессе
их проектирования, так и спроектированных схем из библиотечных элементов.
Этот программный комплекс ЭЛС:
— позволяет по функциональному описанию проектируемого устройства на
языке высокого уровня VHDL (\fery high speed integrated circuits Hardware
Description Language) или на языке SF (Structural and Functional description
language) [40], который является внутренним языком комплекса, получить
структурное описание логической схемы в библиотеке проектирования
КМОП СБИС;
— реализует подход к синтезу, позволяющий минимизировать площадь
кристалла КМОП СБИС и энергопотребление, измеряемое средним значением
рассеиваемой схемой мощности;
10.2. Определение источников рассеиваемой мощности в КМОП-микросхемах
545
— имеет интерактивные средства проектирования логических схем,
верификации и оценки проектных решений;
— позволяет производить оценку энергопотребления схем из библиотечных
элементов на логическом и схемотехническом уровнях.
Рассматривается случай синтеза комбинационных схем, для которого:
— предполагается синхронная реализация схем;
— частота синхронизации и напряжение питания фиксированы;
— для оценки энергопотребления в процессе синтеза схем используется
статистический метод, основанный на вероятностных характеристиках входных
сигналов.
10.2. Определение источников рассеиваемой
мощности в КМОП-микросхемах
Под оценкой величины энергопотребления далее понимается расчет величины
среднего значения энергии, рассеиваемой схемой. Эта оценка существенно
отличается от оценки мощности, максимально потребляемой в каком-то отдельном такте
функционирования схемы.
В общем случае энергопотребление логической схемой является сложной
многофакторной функцией, зависящей от задержек распространения сигналов через
схему, частоты синхронизации, технологических параметров изготовления, топологии
микросхемы, а в случае КМОП-технологии мощность рассеивания существенно
зависит от последовательности прилагаемых к схеме входных воздействий [2].
Всю мощность, рассеиваемую КМОП-микросхемой, можно разделить на
статическую и динамическую составляющие. Статическая составляющая
обусловлена наличием статических проводящих путей между шинами питания или токов
утечки. У большинства хорошо спроектированных КМОП-схем эта составляющая
энергопотребления мала. В типичных КМОП-цепях от 60 до 80% всей
рассеиваемой мощности приходится на ее динамическую составляющую, порождаемую
нестационарным поведением узлов схемы. Согласно упрощенной модели энергия
рассеивается КМОП-микросхемой всякий раз, когда изменяется сигнал на ее
выходе. Отсюда следует, что более активные в переключательном плане КМОП-схемы
рассеивают больший объем энергии. Таким образом, рассеивание мощности
существенно зависит от переключательной активности элементов схемы, а она, в свою
очередь, определяется последовательностью подаваемых входных воздействий на
КМОП-схему, т.е. динамикой функционирования.
В КМОП-технологии основной вклад в суммарную динамическую мощность вносят
два фактора: чисто динамическая мощность Р , обусловленная зарядом и разрядом
емкостной нагрузки узла, и мощность рассеивания энергии за счет сквозных токов
через микросхему при переключениях в ней [2]. Обычно величину последней
составляющей рассчитывают, используя понятие внутренней емкости микросхемы, и на
логическом уровне ее можно уменьшить за счет синтеза такой схемы, которая
позволяет минимизировать площадь кристалла СБИС, требующуюся для размещения
схемы, реализующей заданную функциональность. Динамическая рассеиваемая
546 Глава 10. Основы логического проектирования КМОП-микросхем с пониженным
энергопотреблением
мощность Pdn является наиболее существенной причиной потребления мощности
КМОП-схемой в динамике. Она обусловлена токами заряда/разряда паразитных
емкостей транзисторов и линий связи, эти емкости учитываются в виде емкостной
нагрузки С; выхода узла. При смене входного сигнала с 0 на 1 ток, протекающий
через транзистор с р-каналом, заряжает емкость С;; при смене входного сигнала
с 1 на 0 емкость С; разряжается током, текущим через транзистор с л-каналом.
В каждом из этих случаев на сопротивлении открытого транзистора рассеивается
мощность, выражаемая известным упрощенным соотношением [3]:
рЛуп=№ЛЛС,, 00-1)
где И^— напряжение питания;/^ — частота синхронизации; Е — переключательная
активность выхода схемы, определяемая как математическое ожидание числа
логических переходов сигнала (из 1 в 0 или из 0 в 1) за один период синхронизации;
С; — емкостная нагрузка выхода микросхемы.
Основной вклад в величину выходной емкости С; микросхемы вносят три
фактора: паразитная емкость С на выходе микросхемы; емкостная нагрузка Cload
выхода, обусловленная суммарной емкостью транзисторов питаемых микросхем,
и емкость С . соединений ее выхода. Величина С становится известной только
wire wire
после разводки соединений и на уровне проектирования схемы обычно
игнорируется. Величины С и С могут быть вычислены на основе данных, приводимых для
микросхем заданной для проектирования технологической библиотеки.
Зависимость (10.1) выведена на базе следующих основных допущений о
функционировании «хорошо спроектированной» КМОП-микросхемы:
1) вся емкость КМОП-элемента сосредоточена на его выходном полюсе;
2) ток внутри элемента течет только от источника питания к выходной емкости
или от последней к земле;
3) напряжение на выходе элемента изменяется только от значения напряжения
источника питания до напряжения земли или наоборот.
Этот подход игнорирует мощность, рассеиваемую а) в процессе переключения
внутренних узлов сложных КМОП-элементов, б) за счет сквозных токов через
микросхему внутри КМОП-элементов, в) в результате переходных процессов
(глюков, гонок).
Значения параметров Vdd ufclk в (5.13) определяются при архитектурном
проектировании; на логическом уровне произведение l/2Vdd2fclk (оценивающее рассеивание
мощности на единицу емкости при смене значения питающего напряжения) можно
считать константой, одинаковой для всех узлов схемы. Минимизация динамической
мощности сводится таким образом к минимизации произведения EsC, (часто
называемого переключаемой емкостью), и рассеивание энергии схемой на уровне
проектирования логики оценивается как сумма переключаемыхемкостей всех ее узлов [4]:
где п — число узлов в схеме (суммирование проводится по всем узлам схемы); С —
емкостная нагрузка /-го узла; Е — переключательная активность /-го узла схемы.
10.3. Вероятностная оценка вариантов оптимизации по прогнозируемой
переключательной активности узлов микросхемы
547
Оценку динамической мощности (10.2) целесообразно использовать для
сравнения вариантов схемной реализации заданной функциональности.
На этапе логического проектирования, когда электрической схемы еще нет и
часто неизвестен даже технологический базис, в котором она будет реализована,
рассеивание мощности будущей схемой может быть снижено путем такого
преобразования описания схемы, которое обеспечивает уменьшение ее переключательной
активности без изменения функциональности [2]. Для оценки предпочтительности
вариантов оптимизации схемы на логическом уровне может быть использовано
количественное изменение переключательной активности. Такой подход коценке
рассеивания мощности дает возможность сравнивать варианты реализации схемы
в процессе ее проектирования, что позволяет уже на логическом уровне
проектировать схемы, потенциально имеющие низкое рассеивание мощности.
10.3. Вероятностная оценка вариантов оптимизации
по прогнозируемой переключательной
активности узлов микросхемы
В основе методов оценок переключательной активности узлов микросхемы,
используемых в процессе ее проектирования, лежит подход, основанный на
вероятностных характеристиках входных сигналов и функционально-структурных
свойствах исследуемой схемы [45]. Подход предполагает задание вероятностей
переключения сигналов на входе схемы, отражающих частоту смены их значений,
и используется для вычисления вероятностей переключения сигналов на выходах
узлов схемы. Методы оценки переключательной активности основаны на
распространении вероятностной информации о смене значений сигналов через всю схему,
от входов к выходам, именно поэтому эти методы называют в литературе также
вероятностными [4]. Вероятностный подход позволяет определить возможные
последовательности входных воздействий на схему и оценить
энергопотребление схемы, исходя из взаимного влияния входных сигналов в последовательные
моменты времени.
Подавляющая часть оценок интенсивности переключений сигналов на
полюсах схемы, используемых в практике проектирования, выведена в предположении
нулевой задержки сигнала узлами схемы, когда все переходы в схеме происходят
одновременно. Эти оценки предполагают, что все изменения на входах схемы
распространяются через ее элементы мгновенно (а значит, одновременно), и учитывают
смену сигналов только в устойчивых состояниях, предусмотренных реализуемой
узлом функцией. Эти оценки не учитывают переключения, обусловленные
переходными процессами, которые также рассеивают энергию, не выполняя при этом
предусмотренных схемой вычислений. Использование моделей реальных задержек
существенно повышает время вычисления оценок переключательной активности
схемы, одновременно повышая их точность. Однако в процессе синтеза для
сравнения вариантов оптимизации достаточно использовать более простые, быстро
вычисляемые оценки, какими и являются оценки в предположении нулевого
разброса задержек сигналов.
548
Глава 10. Основы логического проектирования КМОП-микросхем с пониженным
энергопотреблением
Кроме того, в известных методах вычисления вероятностей предполагается,
что сигналы на входных полюсах любого узла схемы независимы во временном и
пространственном плане. Временная независимость предполагает, что значение
сигнала в любом такте синхронизации не зависит от его значений в предшеству-
ющихтактах. Пространственная независимость полюсов предполагает отсутствие
корреляции значений сигналов на них. Она может возникать, когда
пространственно связанные сигналы зависят друг от друга, что вызывается, например,
наличием разветвлений на выходах элементов или обратных связей. На практике
между сигналами может существовать устойчивая зависимость, вызываемая и
другими причинами.
В литературе предложено множество вероятностных методов оценки
энергопотребления логических схем [4—6], но основная масса из них применима только
для комбинационных схем.
Методы оценки энергопотребления сформулированы следующим образом:
1) относительно разных предположений о задержке сигналов узлами схемы,
о возможности разных видов зависимостей между сигналами, об учете
переходных процессов при смене сигнала и т.д.;
2) с использованием разных статистических характеристик (вероятности
появления сигнала 1, вероятности смены сигнала на полюсе, интенсивностей
переключений сигналов — плотностей переключений сигналов, равновесных
вероятностей, вероятностных форм сигналов и т.д.);
3) с использованием разных моделей (на основе бинарных диаграмм решений
(отангл. Binary Decision Diagram, BDD), коэффициентов корреляции и т.д.).
Суть рассмотренных ниже методов синтеза КМОП-схем из библиотечных
элементов базируется на работах белорусских ученых [7—25] и здесь используется
наиболее простой метод, в основе которого лежат следующие предположения:
1) изменения на входах схемы распространяются через все ее элементы схемы
мгновенно, а значит, все переходы в схеме происходят одновременно;
2) для каждого входного полюса узла имеет место временная независимость,
предполагающая, что значение сигнала в любом такте синхронизации не
зависит от его значений в предшествующих тактах;
3) входные полюсы узла пространственно независимы, что означает отсутствие
корреляции значений сигналов на них (что может быть вызвано, например,
наличием разветвлений на выходах элементов или обратных связей).
Различают вероятность р.1 появления сигнала 1 (0) на некотором /-м полюсе и
вероятностьсмены сигнала на этом полюсе. Первая вероятность/?' называется
сигнальной вероятностью (вероятностью появления сигнала 1) и определяется средней
долей тактов, на которых сигнал на/-м полюсе имеет единичное значение. Вторая
вероятность р} >0 (или рР >]) есть вероятность смены значения сигнала с 1 на 0 (или
с 0 на 1) и определяется средней долей тактов, на которых сигнал на /-м полюсе
меняет свое значение по сравнению со значением в предшествующем такте.
В предположениях нулевых задержек элементов (что исключает переключения
за счет переходных процессов) и временной независимости сигналов вероятность
р\ >о ^,о >i) равна произведению вероятности появления на нем сигнала 1 (0) в одном
такте на вероятность того, что в следующем такте на нем появится 0(1). Соответ-
10.4. Выбор элементного базиса при проектировании КМОП-микросхем с пониженным 549
энергопотреблением 4^g
ственно, переключательная активность /-го полюса схемы равна произведению
Е.=р) >0/>,°>] = 2р'р'>, а в предположении, что р.', р? < 1, и обозначая р* просто через/?,
E = 2Pi{\-p). (10.3)
Вероятность/?, появления сигнала 1 на выходе элемента е существенно зависит
от вероятностных характеристик сигналов на его входах и от функции,
реализуемой этим элементом. В случае, когда сигналы на входах элемента не коррелируют
в пространстве и во времени, сигнальные вероятности простых элементов, типа
инвертора, И, ИЛИ, И-НЕ, ИЛИ-НЕсл(е) входными полюсами, легкомогутбыть
подсчитаны, исходя из таблиц истинности реализуемых ими функций:
Рс~
л
Ре'
Ре
л
Ре'
Ре'
- !-/>,;
/=1
=1-П(1-
/-1
-л);
-л).
где/?. — сигнальная вероятность (вероятность появления сигнала 1) /-го входа
элемента.
Если заданы сигнальные вероятности входных сигналов схемы, то они могут
быть распространены на выходы элементов схемы и через всю схему на ее выходные
полюсы. Таким образом, Moryi бытыюдсчиганы переключательные активности всех
полюсов схемы и, соответственно, переключательная активность схемы в целом, как
сумма переключательных активностей всех ее полюсов. Следует заметить, что если
даже требование пространственной (и временной) независимости выполняется для
входных сигналов схемы, оно может не иметь места для входных сигналов
внутренних элементов схемы (как результат наличия разветвлений на выходах элементов
и линий обратной связи). В этом случае вычисленные по формулам (10.3, 10.4)
вероятности имеют погрешность. Однако для сравнительной оценки вариантов
оптимизации достаточно, как правило, ограничиться этими простыми оценками,
не прибегая к более точным, но гораздо более трудоемко вычисляемым оценкам.
10.4. Выбор элементного базиса при проектировании
КМОП-микросхем с пониженным
энергопотреблением
Элементный базис содержит достаточно широкий спектр различных логических
элементов, среди которых центральное место занимает комбинационная логика —
простые древообразные схемы из вентилей И, ИЛИ, НЕ. В этот набор, какправи-
550 Глава 10. Основы логического проектирования К МОП-микросхем с пониженным
$gi? энергопотреблением
ло, входят элементы И, ИЛИ, И-НЕ, ИЛИ-НЕ на разное число входов (обычно
на два — четыре, а иногда и шесть, восемь входов, как в базисе ) и древообразные
схемы (из вентилей И, ИЛИ) с числом входных полюсов не более четырех и
числом уровней два—четыре. За сложность (цену) библиотечного элемента можно
принять число транзисторов его микросхемы (или число топологических базовых
ячеек, размеры которых зависят от технологии изготовления КМОП-элементов).
Это число прямо связано с площадью, занимаемой элементом на кристалле, и
его емкостной нагрузкой, от которой существенно зависит энергопотребление
элемента.
Элементный базис КМОП СБИС характеризуется наличием полного множества
вентилей. Структуры элементов библиотеки можно представить древообразными
сетями из вентилей И, ИЛИ, НЕ. Каждое из этих деревьев имеет ограниченное
число листьевых вершин иограниченный коэффициент ветвления выхода. КМОП-
библиотека характеризуется тем, что для каждого элемента в ней, как правило,
имеется элемент, реализующий двойственную функцию.
Так, в табл. 10.1 приведены характеристики некоторых элементов КМОП-
библиотеки, на примере которых будет демонстрироваться предлагаемый метод
синтеза: п — число входных полюсов; к — суммарное число входных полюсов
вентилей; /— число ярусов его древообразной структуры (кроме инвертора); t— число
транзисторов его микросхемы. Элементы рассматриваемой КМОП-библиотеки
имеют следующие ограничения: п < 4; к < 9; / < 4; t < 12.
Таблица 10.1. Элементы КМОП-библиотеки
Библиотечные
элементы
НЕ
N
И-НЕ, ИЛИ-НЕ
NA, NA3, NA4
N0, N03, N04
И, ИЛИ
А, A3
0,03
ЗИ-2ИЛИ-НЕ
ЗИЛИ-2И-НЕ
N0A3
NA03
2-2И-2ИЛИ-НЕ
2-2ИЛИ-2И-НЕ
N0AA
NA00
л
1
2,
3,4
2,3
4
4
к
1
2,
3,4
2,3
5
6
г
2
4,
6,8
6,8
8
8
1
1
2
1
3
3
Показатель
логической
эффективности
0,5
0,5; 0,5; 0,5
0,33; 0,37
0,63
0,75
Графические обозначения
элементов
А*г-
А^
В«-
ГЛ-
А—
Ь^
0+-
А»-
в«-
Г —
D4-
Л^
С—
D*-
&
с
&
а
i
<
а
"ft
i
<
1<>-»Y
А^-
в^-
D+-
А—
^YB^
С-»-
А—
В—
МГС^
D+-
Л^-
В^
D<-
1
с
1
1
&
<
1
7
&
с
^Y
—Y
Mf
НГ
10.5. Логический синтез КМОП-микросхем в базисе библиотечных элементов 551
Таблица 10.1 (окончание)
Библиотечные
элементы
2И-ЗИЛИ-НЕ
2ИЛИ-ЗИ-НЕ
N03A
NA30
2-2И-ЗИЛИ-НЕ
2-2ИЛИ-ЗИ-НЕ
N03AA
NA300
ЗИ-ЗИЛИ-НЕ
ЗИЛИ-ЗИ-НЕ
N03A3
NA303
л
4
5
5
к
5
7
6
t
8
10
10
1
3
3
3
Показатель
логической
эффективности
0,63
0,7
0,6
Графические обозначения
элементов
д—
в—
0f-
ai
(
А—
В—
IH-
1 &
—
О-Ч
А«-
в—
D—
Е-«-
А«-
в—
t«-
41
At—
- В-
4 »-Y С—
К 1
Е-«-
А«-
В—
<»-Y С—
и«-
Е-»-
1 Л
1
1 А
>-Y
>-Y
Для целей оценки эффективности вариантов отображения схем втехнологиче-
ский базис вводится количественный показатель его логической эффективности,
выражающийся в числе полюсов покрываемой библиотечным элементом схемы,
которое приходится на единицу его сложности — один транзистор. Логическая
эффективность элемента равна отношению kit числа входных полюсов вентилей,
представляющих структуру этого библиотечного элемента, к числу транзисторов
его микросхемы. Чем больше это отношение, тем выше функциональная
эффективность элемента (для целей покрытия).
Из таблицы видно, что наиболее эффективными являются элементы с
наиболее сложной структурой: NOAA (2-2И-2ИЛИ-НЕ) и N03A3 (ЗИ-ЗИЛИ-НЕ) и
двойственные им NAOO (2-2ИЛИ-2И-НЕ) и NA303 (ЗИЛИ-ЗИ-НЕ), наименее
эффективными — инвертор и двухвходовые вентили И и ИЛИ (А2 и 02). Цена
сложного элемента библиотеки, как правило, меньше суммы цен составляющих
его вентилей, реализованных более простыми элементами. Например, элемент
NOAA может быть реализован в виде композиции инвертора, двух элементов А2 и
элемента 02. Цена элемента NOAA (восемьтранзисторов) меньше цены
композиции (2+8+4= 14 транзисторов).
10.5. Логический синтез КМОП-микросхем в базисе
библиотечных элементов
Энергопотребление цифровых схем в общем случае прямо пропорционально
площади, занимаемой ими на кристалле СБИС. Это означает, что основной путь
энергосбережения мри функционировании логических схем прежде всего
подразумевает сокращение площади, занимаемой схемой на кристалле СБИС. Практика
показывает, что существующие методы, при которых оптимизируется сложность
схемы, являются хорошей отправной точкой для развития методов минимизации
&
Глава 10. Основы логического проектирования КМОП-микросхем с пониженным
энергопотреблением
энергопотребления логических схем [7—9]. Применение этих методов в качестве
канвы для разрабатываемых методов минимизации энергопотребления требует
рассмотрения также новых критериев, используемых наряду с критериями
минимизации площади схем. Эти критерии существенно зависят от технологи и реализации
синтезируемых логических схем.
В процессе логического синтеза абстрактное описание поведения
синтезируемой схемы (система булевых функций) представляется в базисе элементов
технологической библиотеки КМОП СБИС. Каждый из элементов характеризуется своей
функцией и физическими характеристиками. Подход основан, как и большинство
известных методов синтеза, на разбиении процесса логического синтеза на стадии
технологически независимой оптимизации и технологического отображения.
Первая стадия синтеза ориентирована на оптимизацию и декомпозицию логики,
а вторая па реализацию полученного функционального описания в заданном
технологическом базисе. Цель первого этапа заключается в минимизации
сложности многоуровневой схемы в технологически независимом базисе элементов.
Сложность многоуровневой схемы измеряется числом вентилей, глубиной схемы
и оценкой рассеивания мощности на логическом уровне.
Второй этап заключается в переводе многоуровневой схемы из вентилей в
технологический базис на основе структурного покрытия соответствующей объектной
сети подсхемами, реализующими библиотечные элементы. Такой подход не
предполагает кардинальную перестройку схемы, полученной на этапе технологически
независимой оптимизации, а отсюда следует, что качество искомого покрытия
существенно зависит от ее структуры. Просчеты, допущенные при ее синтезе, не
могут быть компенсированы в полной мере на этапе технологического отображения,
поэтому в существующих САП Р большое внимание уделяется этапу технологически
независимой оптимизации.
Технологически независимая оптимизация включает в себя в качестве первого
этапа минимизацию функций реализуемыхлогическихописаний в классе
дизъюнктивных нормальных форм (ДНФ). Принимая во внимание специфику КМОП-
базиса, рационально проводить совместную минимизацию с учетом полярности
функций, выбирая ту ее форму (ДНФ или ее инверсию), которая имеет меньшую
сложность и энергопотребление. На втором этапе минимизированная система
ДНФ, представляемая двухуровневой схемой, декомпозируется в многоуровневую
объектную сеть из вентилей И, ИЛИ с ограниченным числом входов, на которые
распадаются структуры основных элементов КМОП-библиотеки, в которую
планируется отобразить схему.
Сложность схемы и рассеивание ею мощности тесно связаны в том смысле, что
уменьшение площади схемы имеет тенденцию обеспечивать также и снижение ее
энергопотребления, а увеличение площади, наоборот, как правило, ведет также
к увеличению энергопотребления [42]. Из этих соображений следует, что в процессе
синтеза необходим компромисс между критериями минимизации
энергопотребления и площади. Основная проблема оптимизации схемы заключается в том, что
на этапе логического синтеза, еще не привязанного к конкретному
технологическому базису, трудно оценить энергопотребление реальной схемы на достаточно
достоверном уровне. В связи с этим минимизация динамической составляющей
10.6. Оптимизация двухуровневых логических схем с учетом рассеивания мощности
чл
энергопотребления схемы (оцениваемой переключательной активностью схемы)
на этапе логического синтеза в ущерб сложности схемы может, в итоге, привести
к увеличению ее энергопотребления. Это происходит из-за возрастания значений
других составляющих энергопотребления.
Поскольку решение проблемы оптимизации логических схем исходит из того,
что основной путь энергосбережения при проектировании логических схем
подразумевает сокращение площади, занимаемой схемой-на-кристалле, то на всех этапах
логического синтеза при оценке вариантов оптимизации используется
ранжированный критерий: в первую очередь, количественная оценка изменения площади,
затем количественная оценка изменения переключательной активности схемы.
10.6. Оптимизация двухуровневых логических схем
с учетом рассеивания мощности
Для оптимизации двухуровневыхсхем с учетом рассеяния мощности используются
методы минимизации функциональных описаний систем полностью и частично
определенных булевых функций, которые представляют собой модификации
известных методов минимизации булевых функций в классе ДНФ путем добавления
в них эвристик, направляющих процесс минимизации к получению систем ДНФ,
реализуемых схемами с наименьшим рассеиванием мощности. Практически все
методы минимизации двухуровневых представлений булевых функций основаны
на разделении множества искомых простых импликант на три подмножества:
существенных, несущественных и условно существенных. Первые должны быть
включены в любое безызбыточное решение, вторые не должны включаться ни
в одно решение, а изтретьих выбирается некоторое безызбыточное подмножество,
покрывающее все интервалы единичныхобластей задания минимизируемыхфунк-
ций, которые оказались не покрытыми существенными импликантами.
Методы минимизации различаются способами построения простых импликант
из числа условно существенных и критериями, которым они должны удовлетворять
для включения их в решение. Различают методы
1) последовательного построения простых импликант, включаемых в решение
(например, метод конкурирующих интервалов [50]), путем укрупнения
интервала булева пространства аргументов, представляющего импликанту, за
счет включения в него непокрытых элементарных конъюнкций;
2) последовательного расширения интервала булева пространства аргументов,
представляющего сначала конъюнкцию исходной ДНФ, а в перспективе
простую импликанту, покрывающую эту конъюнкцию, за счет исключения
некоторых литералов, входящих в нее (например, методы, реализуемые
ESPRESSO [26]).
Простейший метод минимизации может использовать лишь одну операцию
расширения условно существенных импликант. Наиболее просто с целью учета
энергосбережения модифицируются методы минимизации, в которых в качестве
кандидатов в искомое решение строится сразу несколько простых импликант, или
методы, в которых найденное решение модифицируется методом последовательных
улучшений.
554
Глава 10. Основы логического проектирования КМОП-микросхем с пониженным
энергопотреблением
Для того чтобы направить минимизацию к получению энергосберегающего
решения, необходимо в процессе получения простых импликант и безызбыточных
покрытий вычислять и учитывать переключательные активности всех простых
импликант, используя формулы (10.15), (10.16). Для пояснения процедур,
направляющих процесс минимизации на получение нужного результата, рассмотрим
операции, входящие практически во все методы минимизации.
Операция расширения интервала выполняется путем исключения его литералов.
При расширении интервала принимаются во внимание две цели: уменьшить
сложность этого интервала, т.е. максимально расширить его, и покрыть с его помощью
(полностью или частично) как можно больше непокрытых еще интервалов. При
минимизации энергопотребления желательно
1) исключать не любые, а наиболее активные литералы;
2) покрывать не любые, а наиболее энергоемкие интервалы.
В силу первого утверждения, на предмет исключения проверяются сначала
литералы с большей переключательной активностью. В силу второго утверждения,
важен порядок расширения интервалов: слишком раннее расширение интервала
может препятствовать ситуации, когда некий другой интервал покроет этот
рассматриваемый. Чтобы снизить энергопотребление, оценивается энергетический
вклад каждого интервала, и энергоемкие (с большой переключательной
активностью) интервалы расширяются последними, в надежде на то, что некоторые другие
интервалы расширятся и покроют их.
Операция нахождения безызбыточного покрытия заключается в приведении
текущего покрытия ДНФ к безызбыточному виду. При поиске безызбыточного
множества простых импликант выбирается минимальное число наименее активных
(с меньшей переключательной активностью) импликант. При этом из
безызбыточных множеств простых импликант, представляющих собой покрытие исходного
множества интервалов единичных областей минимизируемых булевых функций,
отбираются минимальные по мощности или по суммарному числу литералов всех
импликант. Каждое из отобранных множеств оценивается суммой
переключательных активностей (или плотностей переключений [ 13]) входящих в него импликант, и
в качестве решения выбирается безызбыточное множество с минимальной оценкой
переключательной активности.
Проведенное сравнение модифицированных методов минимизации [14] с
исходными методами (без учета энергопотребления) показало, что минимизация
булевых функций с учетом переключательной активности сигналов позволяет
получить уменьшение энергопотребления схем без увеличения их сложности. При этом
вычислительные затраты на минимизацию увеличиваются незначительно.
10.7. Выбор базовых вентилей технологически
независимой функциональной схемы
Существуют разные подходы к выбору базовых вентилей при синтезе
технологически независимой схемы. Обычно описание реализуемой логики транслируется
(в результате минимизации) в эквивалентное И-ИЛИ-описание, которое на
этапе декомпозиции переводится в однородный базис двухвходовых И-НЕ или
10. 7. Выбор базовых вентилей технологически независимой функциональной схемы
5l3
ИЛИ-НЕ [26]. Использование минимального числа базовых вентилей за счет их
простоты (например, 2И-НЕ), как это принято в ряде известных САПР, приводит
к повышению гранулярности логической сети, а значит, в общем случае может
повысить и качество ее покрытия библиотечными элементами за счет увеличения
числа вариантов покрытия. Однако в случае КМОП-базиса это преимущество может
перекрываться значительно большим числом недостатков: усложняются
представления библиотечных элементов (в таком «мелком» базисе); увеличивается число
разных представлений одного и того же элемента; уменьшается быстродействие
методов покрытия, что приводит, в свою очередь, к необходимости еще большего
их огрубления.
Для случая КМОП-библиотеки значительно более привлекателен выбор
технологически обусловленного базиса базовых вентилей [11]. В качестве базовых
выбираются вентили, входящие в состав библиотечных элементов технологического
базиса. Такой подход позволяет получать на этапе технологически независимой
оптимизации логическую сеть, максимально приближенную к технологическому
базису, а соответственно, и применять более эффективные и простые алгоритмы
покрытия при технологическом отображении. Кроме того, такой подход позволяет
упростить сами модельные представления библиотечных элементов (они
представляются втом же вентильном базисе, что и покрываемая объектная сеть) и их число
(а значит, и размер библиотеки), что немаловажно для увеличения быстродействия
алгоритма покрытия.
Если проанализировать состав КМОП-библиотеки, то можно заметить, что
структуры всех сложных элементов могут быть представлены схемами из
чередующихся вентилей И и ИЛИ. Это значит, что простое представление многоместных
функций И или ИЛИ в виде композиции двухместных не даст новых
возможностей для покрытия, но приведет к упомянутым негативным последствиям.
Поэтомудля рассматриваемого технологического базиса целесообразно выбрать
в качестве базовых вентили НЕ, И и ИЛИ с ограниченным числом входов, не
большим максимального числа входов вентилей (И-НЕ, ИЛИ-НЕ) этой
библиотеки.
В процессе покрытия структурные схемы библиотечныхэлементовсравнивают-
ся с фрагментами покрываемой схемы и в случае полного совпадения заменяют их.
а) б)
Рис. 10.1. Структуры двух нетривиальных элементов КМОП-библиотеки: 2-2ИЛИ-
ЗИ-НЕ (NA3QO) (а); ЗИ-ЗИЛ И-НЕ (N03A3) (б)
556 Глава 10. Основы логического проектирования К МОП-микросхем с пониженным
$gi? энергопотреблением
Соответственно, каждый библиотечный элемент должен быть представлен разными
структурами, реализующими его функцию. Как уже было отмечено, основная масса
наиболее эффективных элементов реализует инверсную логику, а отдельно
выполненные инверторы являются достаточно дорогими КМОП-элементами. В связи
с этим при структурном покрытии схемы наряду со структурами элементов,
отображающими реализуемую ими функцию, в библиотеку структурных описаний
предлагается включать также двойственные структуры, получаемые путем переноса
инверторов с выходов на входы (смены вентилей И на ИЛИ, а ИЛИ на И) (рис. 10.1).
Например, элемент 2И-2ИЛИ-НЕ^ОА), реализующий функцию abv с, порождает
элемент 2ИЛИ-2И(АОг^) с инверторами на входах, реализующий функцию (a v Ъ )с.
10.8. Оптимизация многоуровневых логических схем
из многовходовых вентилей
На этом этапе рассматривается задача построения многоуровневой логической
схемы из вентилей И, ИЛИ, НЕ, реализующей систему булевых функций. Эта
задача непосредственно следует за минимизацией булевых функций в классе ДНФ
и предшествует синтезу логических схем из библиотечных элементов,
выполненных по КМОП-технологии. Цель этапа заключается в том, чтобы построить такой
вариант представления схемы из вентилей, который мог бы служить хорошей
отправной точкой для этапа технологического отображения в базис библиотечных
элементов. В качестве количественных оценок эффективности проектирования на
этом этапе используется суммарное число входных полюсов вентилей и суммарная
переключательная активность полюсов схемы.
Комбинационные элементы типичной библиотеки КМОП СБИС на
логическом уровне можно представитьдревообразными структурами из вентилей НЕ, И и
ИЛИ, реализующими инверсную логику. Например, двухъярусные И-НЕ, ИЛИ-НЕ,
трехъярусные 2-2И-2ИЛИ-НЕ. Элементы, реализуемые многоярусными
структурами, включают в себя вентили с двумя и тремя входными полюсами. Логическую
эффективность элемента библиотеки можно оценивать отношением суммарного
числа полюсов его структуры к числу транзисторов. Наиболее эффективными
элементами являются сильно структурированные микросхемы из вентилей И и
ИЛИ с числом входов 2 и 3, наименее эффективными — инвертор и двухвходовые
вентили. Соответственно, наиболее привлекательными сточки зрения покрытия
библиотечными элементами являются сильно структурированные сети из вентилей
И, ИЛИ с малым числом входных полюсов. Эти соображения положены в основу
принятого метода синтеза многоуровневых схем.
Основным, используемым во всех САПР методом решения задачи
декомпозиции систем ДНФ является алгебраическая декомпозиция [48], в основе которой
лежит построение факторизованных форм (или факторизованных ДНФ) путем
поиска факторов — общих частей конъюнкций или дизъюнкций ДНФ системы.
Факторизованная форма является алгебраической формой задания
многоуровневого представления ДНФ. Преобразование исходной минимизированной системы
ДНФ в факторизо ванную форму, которой соответствует многоуровневая реализация
из вентилей с ограниченным числом входов разбивается на два этапа [15].
10.8. Оптимизация многоуровневых логических схем из многовходовых вентилей
чл
Совместная нетривиальная факторизация системы ДНФ: выделяются
факторы (конъюнкции или ДНФ), которые имеют длину (число литералов) не более
максимальных чисел входов п и /я вентилей И и ИЛИ, и входят в не менее
max max '
чем в ndl выражений. Ключевым вопросом при поиске факторов является вопрос
оценки их стоимостного и энергосберегающего качества. Стоимостное качество Т
факторам, входящего в выражения из его порождающего множества U, упрощенно
оценивается площадью соответствующего ему минора булевой матрицы, задающей
факторизуемое множество выражений:
Т = ф)(Щ-\), (10.5)
где c(s) — цена реализации выражения s по Квайну
Энергосберегающее качество фактора количественно оценивается тем
выигрышем в переключательной активности искомой схемы, который дает выделение этого
фактора. В факторизованном множестве выражений переключательные активности
всех выражений не изменятся по сравнению с их значениям и в исходном множестве,
но изменяется нагрузка полюсов схемы, соответствующих литералам, входящим
в фактор s: она уменьшится на (|(/| — 1), соответственно, изменяется и суммарная
переключательная активность полюсов схемы, реализующих факторизованное
множество выражений. Энергосберегающее качество фактора s = {zv z2, ..., Z,}
оценивается как
^=(|^|-1)£вд. (Ю.6)
Построение скобочных выражений ДНФ квждой из функций системы основано
на итеративном вынесении общих литералов конъюнкций заданной ДНФ D за
скобки, т.е. на декомпозиции [16]:
D = k(A) + B, (10.7)
где D,A и В — ДНФ (дизъюнкции некоторого множества конъюнкций), ak —
конъюнкция, состоящая из некоторого множества литералов, общих для всех
конъюнкций из А. Конъюнкция к выбирается следующим образом: ее ядром является
некоторый «лучший» литерал л:, вместе с этим литералом за скобки выносятся и
другие литералы, общие для конъюнкций из ДНФ А. Лучшим считается тот
литерал дг, который входит в максимальное число/конъюнкций из/), а из равноценных
по этому критерию — тот, что имеет максимальное значение переключательной
активности. Такой выбор литерала обосновывается тем, что
1) энергонагрузка на полюс схемы, имеющий переключательную активность Ех
и соответствующий литералу х, выносимому из / выражений, уменьшается
на величину: (/— 1)£х;
2) наиболее активный сигнал будет подаваться на схему ближе к выходу, что
позволит уменьшить суммарную переключательную актишюсть схемы.
После окончания итеративного процесса вынесения общих литералов
конъюнкций за скобки оставшиеся конъюнкции ранга, большего чем л^, факторизуются
раздельно. При этом в фактор включаются в первую очередь литералы, соответствующие
558 Глава 10. Основы логического проектирования К МОП-микросхем с пониженным
$gi? энергопотреблением
полюсам с наименьшей переключательной активностью, так как наиболее активные
сигналы желательно подавать на входы элементов схемы как можно ближе к выходу.
Проведенные экспериментальные исследования [15] показали, что
предложенный метод синтеза позволяет получить достаточно стабильный выигрыш в оценке
рассеивания мощности проектируемой схемы по сравнению с аналогичным методом
без учета энергопотребления.
10.9. Оптимизация многоуровневых логических схем
из двухвходовых вентилей
Оптимизация многоуровневых представлений осуществляется как на уровне
алгебраических представлений систем булевых функций, так и на функциональном уровне
на основе поиска BDD-представлений систем булевых функций, которым
соответствуют многоуровневые логические схемы из двухвходовых вентилей И и ИЛИ.
BDD-представление строится на основе последовательного разложения
Шеннона по переменным х, применяемого к булевым функциямДх,,...,х):
/ = x//(x1,...,x,_1,0,x,+l,...,xn)vxi/(x1,...,x,_1,l,x,+1,...,x„). (Ю.8)
Коэффициенты разложения/Ц, ...,*■_,, О, х,+1, ...,хл) и Л*,, ...,*_,, 1,х+|, ...,хл)
получаются из функции/Ц, ..,*,) подстановкой вместо переменной х. константы 0 или
1 соответственно. BDD задает в виде графа последовательность разложений Шеннона
исходной функции и получаемых коэффициентов разложения. Минимизация
сложности ВООоснована на том, что в процессе разложения могут появляться одинаковые
коэффициенты разложения не только у одной, но и у нескольких (либо даже у всех)
разлагаемыхфункций исходной системы. Под BDD-минимизацией далее понимается
оптимизация многоуровневых представлений систем булевых функций,
соответствующих сокращенным упорядоченным BDD (англ. Reduced Ordered BDD, ROBDD).
Например, при разложении системы булевых функций
f1 =х,х2Х4Х5Хб vxix4xsx6 vx2xsx5;
f2 =xiX4X5X6 vxiX3X5 vx^XjXjXu vXjX2X4xsx6; (10.9)
/3 =X^XlXiX6 VX,X2X4X6 VXfXiXAX6 VX|X2X4XSX6 VX,X2X5 VX2XiX5.
по переменнымхрх2,х3,х4,х5,х6 получается BDD-представление (рис. 10.2), которое
описывается следующим многоуровневым представлением логической схемы из
двухвходовых вентилей И и ИЛИ:
/' =Х!Т' vx,¥2; /2 =Х1ф2 vx,1?3; /3 = xi¥2 vx,1?4;
у1 =хгф' vx2(pL; \)/2=х2ф2; У =xisl vx2<p3; Y4 = *2ф4 vx^s;
ф1 = xis2 vX3S1; ф2 =ХзА3 ух,/; ф3=х3А4; ф4 = хзА,2 vx^s2; (10.10)
ф5=хз«2; s'=x4A'; s2 = XaX3 v xAX2; s3=x^XA;
X' =Х5ю'; X2 =ХэЮ1 vx5; X3=xs; ХЛ=х5ю2; co'=x6; ю1 =х6; ю2=Хб.
10.Р. Оптимизация многоуровневых логических схем из двухвходовых вентилей
559
о 1
Рис. 10.2. Бинарная диаграмма решений (BDD)
Каждой функциональной вершине BDD соответствует разложение Шеннона
либо его частный случай. Сложность BDD оценивается числом вершин,
помеченных символами функций, вершины, соответствующие аргументам, при оценке
сложности BDD, в расчет не принимаются. Например, сложность BDD (рис. 10.2)
равна 21. Основной проблемой при построении BDD является выбор
последовательности переменных, по которой ведется разложение Шеннона.
При «энергетической» оптимизации BDD в качестве первого, основного,
критерия принят минимум сложности BDD, в качестве второго, подчиненного, при-
560 Глава 10. Основы логического проектирования КМОП-микросхем с пониженным
$gi? энергопотреблением
нят критерий, связанный с вероятностями изменения сигналов на входах схемы.
Первый критерий ориентирован на минимизацию сложности (числа транзисторов)
логической схемы, которая строится на этапе технологического отображения, так
как сокращение числа транзисторов позволяет уменьшить энергопотребление.
Второй критерий позволяет отобрать среди BDD одинаковой сложности такие, по
которым могут быть построены комбинационные логические схемы,
характеризующиеся низким энергопотреблением.
За оценку энергетического качества переменной х в BDD-представлении
принята величина
К = p.sp если р, <0,5; АГ = (1 — р)sp если р, > 0,5; (10.11)
где/?.— вероятность появления единичного значения сигналах, на входе логической
схемы, реализующей BL)L); si — число литералов переменной х. в многоуровневом
представлении системы функций, соответствующем BDD.
Переменные х, характеризующиеся вероятностью р близкой к 0,5, вызывают
наибольшее число переключений на входах элементов схемы. Следовательно, число
появлений литералов таких переменных в функциональном представлении BDD
желательно минимизировать. Если же вероятность р. близка к 0 либо 1, то такие
переменные будут вызывать меньшее число переключений сигналов в схеме.
Поэтому переменные, характеризуемые низким значением величины К желательно
располагать в середине последовательности переменных, по которой строится BDD.
Следует заметить, что программы оптимизации многоуровневых представлений
логические схемы из двухвходовых вентилей И и ИЛИ могут обрабатывать как
системы полностью определенных, так и системы частичных булевых функций,
заданных наборами значений аргументов, либо в интервальной форме.
10.10. Технологическое отображение
На этапе технологического отображения используется структурный метод покрытия
(наиболее эффективный в практике проектирования сложных схем)
многоуровневой схемы из вентилей И, ИЛИ библиотечными элементами. В процессе покрытия
структурные схемы библиотечных элементов сравниваются с фрагментами
покрываемой схемы, и в случае полного совпадения заменяют их. Соответственно,
каждый библиотечный элемент должен быть представлен разными структурами,
реализующими его функцию.
Покрываемая многоуровневая многовыходная логическая сеть из вентилей
представляется ориентированным ациклическим графом G=(V, if), называемым
далее объектным. Вершины графа соответствуют базовым вентилям и входным
полюсам схемы. Структурное описание библиотечного элемента представляет собой
одновыходную многоуровневую логическую сеть из тех же базовых вентилей, что
и покрываемая объектная есть. Каждый библиотечный элемент представляется
древообразным ориентированным графом, называемым далее модельным.
Метод покрытия основан на последовательном выделении подграфов Gk
графа G, сравнении каждого из них на предмет покрытия его графами Н и замене его
10.10. Технологическое отображение 561
графом #/; дающим наибольшее значение выбранных критериев оптимизации [18].
Таким образом, метод обеспечивает локальную оптимизацию и является
приближенным. В процессе покрытия граф Gсжимается за счет исключения из него
покрытых подграфов. Одновременно наращивается (начиная с пустого)
результирующий граф Е, представляющий логическую сеть из библиотечных элементов,
которая функционально эквивалентна исходной объектной сети.
Критерии оптимизации покрытия. В процессе покрытия необходимо получить
такой вариант схемы из библиотечных элементов, который обеспечивал бы
минимум площади и рассеивания мощности. В предлагаемом методе в качестве первого
критерия оптимизации принимается площадь полученной в результате покрытия
схемы, которая измеряется суммарным числом транзисторов всех библиотечных
элементов и оценивается суммой стоимостей модельных графов, входящих в
покрытие объектного графа. Соответственно, в качестве стоимостной оценки вари
анта покрытия подграфа графа G = (У, U) принимается относительная стоимость
покрытия одного полюса объектной сети, которая измеряется отношением числа
покрытых полюсов фрагмента сети к стоимости покрывающего библиотечного
элемента (которая измеряется числом транзисторов) — чем больше это число, тем
более желателен вариант покрытия.
Энергопотребление схемы, полученной в результате покрытия, оценивается
суммой переключательных активностей всех полюсов схемы. Соответственно,
в качестве энергосберегающей оценки варианта покрытия подграфа графа(7= (К, U)
принимается сумма переключательных активностей вентилей, покрытых
библиотечным элементом.
Если пренебречь задержкой сигналов в логических элементах, то при оценке
рассеивания мощности можно пренебречь также и интенсивностью переключений
сигналов на внутренних пол юсах библиотечных элементов. Это допущение
обосновывается тем, что наиболее существенный вклад в паразитную емкость схемы вносят
соединительные линии, и на перезарядку этой емкости в процессе переключений
сигналов тратится основная доля расходуемой мощности источника питания.
Отсюда, схему, реализуемую по КМОП-технологии, нужно покрывать библиотечными
элементами так, чтобы как можно больше узлов схемы с наибольшей
переключательной активностью оказались внутри библиотечных элементов. Соответственно,
за значение критерия энергоэффективности варианта покрытия принимается сумма
переключательных активностей элементов, которые соответствуют покрытым
вершинам, ставшим внутренними вершинами покрывающего образца.
Повышение быстродействия алгоритма покрытия. Основной перебор при
выполнении покрытия сосредоточен в процедуре выборы пары: покрываемый подграф
G. графа (7 и покрывающий модельный граф Я библиотечного элемента. Следующие
процедуры позволяют существенно сократить этот перебор.
1. Поиск и покрытие подграфов Gk объектного графа, допускающих покрытие
единственным образом (единственным модельным графом). В простейшем
случае такими подграфами являются вершины с большими степенями
захода (соответствующие элементам с большим числом входных полюсов),
для которых существует единственный вариант покрытия (например, для
многих серий КМОП-библиотек это число больше трех).
562
Глава 10. Основы логического проектирования КМОП-микросхем с пониженным
энергопотреблением
2. Упорядочение модельных графов. Если упорядочить модельные графы Н по
убыванию их эффективности (измеряемой отношением числа полюсов его
структуры к числу транзисторов), то сравнивая их по порядку с выделяемым
на некотором шаге алгоритма покрытия подграфом Gk, можно сократить
в ряде случаев перебор: если для некоторого модельного графа ^значение
HJGk = 0, то можно не производить сравнение подграфа Gk с другими
графами Н так как они имеют меньшую эффективность и покрывают,
следовательно, меньшую часть графа G. Можно ограничиться лишь
поиском варианта покрытия подграфа Gk с наибольшим значением критерия
энергоэффекти вности.
3. Топологическая сортировка объектного и модельных графов. Сортировка
модельного графа ЯДон есть дерево) заключается вупорядочении ветвей дерева
еле Da nanpaDO по убыванию их сложности. Ветвь Р помещается левее ветви
R, если Я длиннее ветви R, или (если они равны по длине) при просмотре
вершин от корня в ветви Яраньше встретится вершина с большей
полустепенью захода, чем в ветви R. Аналогично производится и частичная сортировка
графа G. Сортировка позволит быстрее давать ответ на вопрос, возможно ли
покрыть фрагмент объектного графа заданным модельным графом.
10.11. Оценка энергопотребления спроектированных
КМОП-микросхем на логическом
и схемотехническом уровнях
Кроме вероятностныхоценокэнергопотребления, в программном комплексе ЭЛС
имеются средства, позволяющие оценить энергопотребление спроектированных
комбинационных блоков заказных СБИС путем подсчета общего числа
переключений транзисторов элементов схемы на заданных тестовых последовательностях
входных наборов (тестах) с помощью быстродействующего VH DL-моделирования
(либо SF-моделирования) [19].
Применение логического VHDL/SF моделирования для оценки
энергопотребления позволяет на несколько порядков сократить время оценки при приемлемой
(10—15%) погрешности такой оценки. Тесты для моделирования схемы могут быть
заданы в виде текстового файла определенного формата или сгенерированы
автоматически. В автоматическом режиме генерируются тесты четырех типов:
1) псевдослучайные тесты заданной длины с учетом сигнальных вероятностей
входных полюсов;
2) упорядоченные по возрастанию десятичного эквивалента
последовательности из 2" наборов булева пространства размерности л;
3) упорядоченные по убыванию десятичного эквивалента последовательности
из 2" наборов булева пространства размерности я;
4) последовательности 2"(" — I) упорядоченных пар всех наборов булева
пространства [19].
Тесты строятся в двух форматах, а именно — для VH DL-моделирования и для
SPICE-моделирования.
10. //. Оценка энергопотребления спроектированных К МОП-микросхем на логическом
и схемотехническом уровнях
563
Нахождение «энергоемкого» теста Гсводится к анализу всех пар наборов
значений входных сигналов и соответствующих им чисел переключений транзисторов
элементов схемы в предположении, что максимальному числу переключений (в
заданном такте) соответствует максимальное потребление тока. Если же паре наборов
значений входных сигналов поставлено в соответствие значение потребляемого
тока, то найденный тест обеспечит не приближенное, а реальное (с точки зрения
схемотехнического моделирования) потребление тока. Величина значения
потребляемого тока определяет минимальную ширину проводников в сетях питания и
заземления СБИС, «правильная» ширина таких проводников важна для
предотвращения эффектов электромиграции, приводящих к разрыву проводников и сбоям
при функционировании СБИС.
Пусть задано множество чисел V= {О, 1, 2,..., 2" — 1}, каждое из которых
представляет собой десятичный эквивалент тестирующего вектора набора значений
входных сигналов схемы. Рассматривается множество L всех 2"(2" —1)
упорядоченных пар <i,j> элементов множества V. Перечислить без повторений все такие
пары, т.е. получить упорядоченную последовательность L, можно согласно «правилу
треугольника» [19]. Для случая п = 3 такой треугольник имеет следующий вид:
7,5,7,4,7,3,7,2,7,1,7,0,7
6,4,6,3,6,2,6,1,6,0,6,
5,3,5,2,5,1,5,0,5,
4,2,4,1,4,0,4,
3,1,3,0,3,
2,0,2,
1
0,1,2,3,4,5,6,7
Расположив строки «треугольника» в линейном порядке, получим
последовательность L. Каждой паре <i,j> ставится в соответствие ее вес S , который равен
числу переключений транзисторов в схеме, вызываемых сменой тестирующего
вектора / на вектору. Каждой упорядоченной последовательности Р
Р= </„ /2, /3, /4,..., /,_2, /,_,, ik> (10.12)
элементов (не обязательно различных) множества К соответствует множество
< /,, /2>, < /2, /3>, < /,, /4>,..., < ik_2, /,_,>, < /,_„ ik>
упорядоченных пар, составленных из соседних элементов последовательности
(10.12). Упорядоченная к-последовательность(10.12) называется правильной, если
все входящие в нее упорядоченные пары </,у> являются различными.
Задача нахождения «энергоемкого» теста Сформулируется следующим образом:
для заданного числа к требуется составить из элементов множества L правильную
к-последовательность Рс максимальной суммой весов
5 = 7^. . +S. ,. ). (10.13)
1=2
564 Глава 10. Основы логического проектирования КМОП-микросхем с пониженным
$gi? энергопотреблением
Если каждому элементу множества L поставить в соответствие вершину полного
ориентированного графа G, то задача может быть переформулирована в графовой
постановке: в полном ориентированном графе G, дуги которого взвешены
неотрицательными целыми числами, требуется найти простую цепь, состоящую из £
дуг и имеющую максимальную сумму S весов входящих в нее дуг. Данная задача и
алгоритмы ее решения известны в теории графов. Алгоритмы решения задачи
нахождения теста Гдля случая, когда число входных переменных комбинационной
схемы не превышает двух десятков, предложены в [20].
Разработаны программные средства получения Spice-описаний логических
схем и генерации различных тестов. Эти средства позволяют проводить оценку
энергопотребления с помощью систем схемотехнического моделирования.
10.1 2. Технология проектирования КМОП-
микросхем с пониженным энергопотреблением
с использованием комплекса ЭЛС
Проектирование цифровых блоков СБИС в рамках комплекса представляет собой
многоэтапный процесс изменения структурного или функционального описания
схемы. Каждое из полученных описаний схемы задает новое состояние проекта и
называется проектным решением. Процесс проектирования начинается с
исходного описания цифрового блока на одном из входных языков проектирования, и
заканчивается представлением его схемы в технологическом базисе. Проектные
решения могут быть получены как в автоматическом (с использованием программных
средств синтеза и оптимизации), так и в полуавтоматическом (путем корректировки
решения проектировщиком) режимах. Для того чтобы избежать распространения
ошибок, допущенных на одном из ранних этапов проектирования, в комплекс
включены средства верификации проектных решений на всех этапах
проектирования [21—22]. Верификация состоит в проверке, находятся ли полученные решения
в отношении эквивалентности (если оба описания полностью определены) или
реализации (если исходное не полностью определено).
Процесс проектирования с использованием программного комплекса ЭЛС
включают следующие стадии (каждая из которых реализуется набором
альтернативных проектных операций):
— разработка функционального описания проектируемой схемы;
— оптимизация функциональных описаний двухуровневых и многоуровневых
схем с учетом сложности и энергопотребления;
— синтез и оптимизация схем в заданной библиотеке КМОП-элементов с
учетом сложности и энергопотребления;
— верификация проектных решений на всех стадиях проектирования;
— генерация тестовых последовательностей и оценка энергопотребления на
логическом и схемотехническом уровнях.
Общая структурная схема преобразования данных в экспериментальном
программном комплексе ЭЛС автоматизированного проектирования логических схем
из элементов КМОП-библиотеки с минимизацией энергопотребления показана
на рис. 10.3.
SF,
функциональное
описание
VHDL
+>
VHDL
Оптимизация
двухуровневых
представлений
Оптимизация
многоуровневых
представлений
♦-►
Синтез схем
из библиотечных
элементов
Leonardo
(синтез схемы)
SF,
функциональное
описание
Двухуровневая
схема из вентилей
SF,
функциональное
описание
Многоуровневая
схема из вентилей
-*>
SF,
структурное
описание
Схема из библиотечных
элементов
VHDL
Схемотехническая
модель
Рис. 10.3. Синтез логических схем в рамках комплекса программ ЭЛС
566 Глава 10. Основы логического проектирования КМОП-микросхем с пониженным
$gi? энергопотреблением
Технология проектирования при использовании программного комплекса ЭЛС
основывается на последовательном преобразовании описания проектируемой
схемы, представленного на языке SF [3]. Язык SF, являясьтакже и внутренним языком
системы, ориентирован на иерархические структурно-функциональные описания
логических схем. Комбинационные блоки, либо элементы на языке SF задаются
либо в виде логических уравнений, либо в матричном виде (парой матриц,
описывающих систему ДНФ булевых функций). Исходное функционально-структурное
описание проектируемой схемы может быть представлено на языке VHDL.
Комплекс ЭЛС обеспечивает конвертацию описания схемы с VHDL на язык
SF [23]. Обеспечивается и обратная конвертация полученного структурного
описания схемы из элементов библиотеки КМОП СБИС в описание на языке VHDL.
Конвертированным в VHDL может быть и любое промежуточное описание
логической схемы, проектируемой в ЭЛС. Такое согласование данных позволяет
использовать программный комплекс ЭЛС совместно с другими существующими
средствами проектирования схем, например, с синтезатором логических схем
Leonardo Spectrum [26]. Многочисленные эксперименты подтвердили
эффективность такого подхода к проектированию. В этом случае предварительная
оптимизация выполняется с помощью программ, отсутствующих в Leonardo Spectrum, a
заключительный этап, связанный с покрытием оптимизированных представлений
функциональными описаниями элементов целевой библиотеки, выполняет
промышленный синтезатор Leonardo Spectrum.
10.13. Архитектура программного комплекса ЭЛС
Программная оболочка комплекса ЭЛС имеет средства информационной и
языковой поддержки процессов проектирования. Такие средства включают: справочную
подсистему и выдачу экспресс-оценок результатов выполнения проектных
операций; реализацию альтернативных технологических маршрутов проектирования и
проектных операций. Программный комплекс ЭЛС состоит из четырех подсистем:
формирования проекта; оптимизации проекта; верификации; оценки
энергопотребления.
Первая подсистема обеспечивает поддержку создания, редактирования,
преобразования форм исходного задания проекта. Вторая — сопровождает выполнение
проектных процедур оптимизации и синтеза. Третья подсистема осуществляет
контроль преобразований описания проекта. Четвертая — поддерживает механизм ы
генерации тестов и оценки энергопотребления на сгенерированных или заданных
тестах.
Все данные о текущем состоянии проектируемой схемы образуют проект.
Кроме SF-описания схемы, в проекте определен ряд дополнительных данных, часть
из которых представлена атрибутами и отражает некоторые свойства текущего
описания схемы. К их числу, например, относятся: текущий формат описания;
параметры выполняемой проектной операции; имя последней выполненной
проектной операции; возможные последующие действия; история выполнения
проектных операций (например, выполнялась или нет минимизация схемы) и прочие.
10.14. Функциональные возможности программного комплекса ЭЛС 567
В соответствии с назначением программного комплекса в качестве
используемых входных данных для проектирования могут выступать:
— функциональное описание проектируемых схем комбинационной логики
на языках VHDL и SF;
— функционально-структурное описание проектируемых схем
комбинационной логики на языках VHDL и SF;
— распределение сигнальных вероятностей появления значения 1 на входах
проектируемой схемы;
— наборы тестовых последовательностей, которые используются для
моделирования поведения проектируемой схемы на предмет построения оценок их
энергопотребления;
— рабочие модели для проведения моделирования схем в системе SPICE.
Программная оболочка представляет собой набор инструментальных и сер
висных средств для наблюдения за ходом проектирования и управления им. Она
включает в себя совокупность следующих подсистем:
— развертывания сеанса;
— формирования или настройки проекта;
— импорта и экспорта VHDL-описаний;
— обслуживания используемых в проекте данных;
— организации выполнения проектных операций;
— верификации полученных проектных решений;
— оценки переключательной активности схемной реализации проектного
решения на всех этапах оптимизации и синтеза логической схемы;
— оценки энергопотребления проектируемой схемы.
Весь процесс проектирования ориентирован на использование
интерактивного, диалогового режима с поддержкой и подсказками системной части комплекса.
Комплекс снабжен развитой справочной системой. Все программы комплекса ЭЛС
написаны на языке C++ с использованием разработанных авторами структур
данных и протестированы в рамках программы тестовых испытаний под управлением
операционной системы Windows XP.
10.14. Функциональные возможности программного
комплекса ЭЛС
Программный комплекс ЭЛС включает в себя шесть групп (классов) программ,
поддерживающих полный цикл проектирования логических схем из
библиотечных элементов. Эти программы обеспечивают синтез схем и их оптимизацию по
площади и энергопотреблению на всех стадиях проектирования.
1. Двухуровневая оптимизация включает набор программ минимизации
систем полностью и частично определенных булевых функций в классе ДНФ.
Основным критерием оптимизации в данном случае является минимум
интегральной оценки. Эта оценка учитывает сложность получаемых ДНФ и
суммарную переключательную активность реализующих их двухуровневых
схем.
i
568 Глава 10 Основы логического проектирования К МОП-микросхем с пониженным
jg(/ энергопотреблением
i [teitO
Qpoe*
В г
_ nfc
Схема
КонСиноцмонвм
Нобивлиотвчмая
Нонинитаииовичаи
тил| §5f
Входов 8 выходов 4
Блоков 0 Лодсмм. О
Глубине иерархии I
Элен нъямкциР. 12
|У Вероятности ацдоны
гУ Тести сгеиерировшм
forHefrpregfl
Гктмтьраэдвл
г
Рис. 10.4. Окна программного комплекса в режиме проектирования
Разработанный пакет программ двухуровневой оптимизации включает
всебя программы, реализующие приближенные методы Точные методы
минимизации в комплекс не были включены. Причина втом, что для булевых
функций реальной размерности получение минимальныхДНФ в
приемлемое для практического применения время представляет большие сложности.
Текущая версия программного комплекса ЭЛС включает в себя программы
двухуровневой оптимизации [14] (рис. 10.4), реализующие следующие
методы:
— параметрически настраиваемая минимизация,
— минимизация путем группирования по классам,
— минимизация Espresso
Эти программы обеспечивают минимизацию при следующих потенциально
возможных требованиях:
а) требования к объекту оптимизации:
— одной полностью определенной булевой функции или системы таких
функций,
— одной частично определенной булевой функции или системы таких
функций;
б) требования к методу решения-
— итеративный метод минимизации [14],
— метод конкурирующих интервалов [14],
— модифицированный метод минимизации ESPRESSO [26];
— метод группирования по классам [24];
в) требования к способу учета совместности минимизации системы ДНФ"
— раздельная минимизация функций системы ДНФ
— совместная минимизация функции системы ДНФ;
10.14. Функциональные возможности программного комплекса ЭЛС 569
г) требования к критерию оптимизации по энергопотреблению:
— без учета энергопотребления,
— с учетом энергопотребления;
д) требования к учету дополнительных настроек, включающих:
— получение парафазных реализаций ДНФ [68];
— минимизацию числа конъюнкций результирующей системы ДНФ,
— минимизацию числа литералов конъюнкций результирующей
системы ДНФ,
— лимит времени минимизации,
— режим работы алгоритма (для метода конкурирующих интервалов).
2. Многоуровневая оптимизация включает набор программ построения и
оптимизации многоуровневых представлений систем полностью определенных
булевых функций. Многоуровневые представления задаются системами
факторизованныхформ, конъюнкции идизъюнкции которых имеют
ограниченные ранги [11]. Такой подход приближает соответствие многоуровневого
представления ограничениям целевого библиотечного базиса. Текущая
версия комплекса ЭЛС включаетвсебя программы, реализующие приближенные
методы совместной и раздельной факторизации с учетом энергопотребления.
Исходными данными для программ многоуровневой оптимизации являются:
— функциональное описание системы булевыхфункций, заданное на языке SF;
— сигнальные вероятности для входных полюсов схемы, если требуется учет
энергопотребления;
— ограничение на ранги конъюнкций;
— ограничение на ранги дизъюнкций.
3. Синтез логических сетей из вентилей включает набор программ синтеза и
оптимизации многоуровневых сетей из вентилей И, ИЛИ (с использованием
инверторов на входах) с ограниченным числом входных полюсов. Основным
критерием качества многоуровневой схемы является минимум интегральной
оценки, которая учитывает сложность схемы (измеряемой числом входных
полюсов всех ее вентилей) и суммарную переключательную активность всех
ее полюсов (включая входные, внутренние и выходные полюсы).
Текущая версия комплекса ЭЛС включает в себя программы синтеза
логических сетей из: двухвходовых вентилей; двухвходовых вентилей от частичных
функций; многовходовых вентилей.
Первые две из этих программ реализуют методы синтеза многоуровневых
логических схем из двухвходовых вентилей И, ИЛИ (с использованием инверторов)
для полностью и частично определенных булевых функций [17]. Методы
основаны на построении и оптимизации BDD. Третья программа реализует метод
синтеза многоуровневых логических схем из вентилей И и ИЛ И с ограниченным
числом входов (числа входов определяются технологическим базисом). Метод
основан на сочетании алгоритмов совместной и раздельной факторизации
систем ДНФ булевых функций с учетом энергопотребления [15].
Исходными данными для алгоритмов многоуровневой оптимизации являются:
— функциональное описание системы булевыхфункций, заданное системой
ДНФ в формате SDF или LOG языка SF;
570
Глава 10. Основы логического проектирования КМОП-микросхем с пониженным
энергопотреблением
— сигнальные вероятности для входных переменных, если требуется учет
энергопотребления;
— ограничение на число входных полюсов вентилей И;
— ограничение на число входных полюсов вентилей ИЛИ.
4. Синтез из библиотечных элементов включает набор программ
технологического отображения многоуровневых сетей из вентилей И, ИЛИ в базис
элементов заданной библиотеки КМОП СБИС. Основным критерием качества
многоуровневой схемы из библиотечных элементов является минимум
интегральной оценки, которая учитывает сложность схемы (измеряется числом
транзисторов всех элементов) и суммарную переключательную активность
всех ее полюсов (входные, внутренние и выходные полюсы).
Текущая версия комплекса ЭЛС включает в себя программы синтеза схем
из библиотечных элементов, которые реализуют приближенные методы
покрытия многоуровневых логических схем из вентилей И, ИЛИ:
— упрощенный метод технологического отображения схемы из вентилей
в библиотечный базис;
— метод технологического отображения схемы из вентилей в библиотечный
базис с оптимизацией [18];
— комбинированный метод технологического отображения системы
полностью или частично определенных булевых функций в схему из
библиотечных элементов.
Комбинированный метод синтеза схем из библиотечных элементов включает
выполнение сразу несколькихопераций, реализованных в известной системе
SIS [22]: минимизация систем булевых функций, построение многоуровневой
схемы издвухвходовых вентилей И-НЕили ИЛИ-НЕ, покрытие этой схемы
элементами заданной библиотеки.
5. Верификация состояний проекта включает набор программ, позволяющих
осуществить верификацию заданной пары проектных решений [22].
Верификация работает для любых пар проектных решений одного и того же
проекта (или разных проектов). Единственное ограничение: второе состояние
не должно предшествовать первому (в цепочке выполняемых проектных
операций), т.е. первый из сравниваемых объектов не может быть «более
определенным», чем второй, если хотя бы одно из описаний содержит
неопределенность поведения (например, в случае минимизации или схемной
реализации систем частично определенных булевых функций).
Когда оба сравниваемых описания функционально полностью определены
(например, в случае, комбинационных схем или систем ДНФ), при
верификации проверяется, имеет ли место эквивалентность этих описаний. Если
хотя бы одно из описаний содержит неопределенность поведения, при
верификации проверяется, имеет ли место отношение реализации между этими
описаниями, то есть, реализуется ли первое описание вторым. В случае, когда
первое описание не реализуется вторым, программный модуль верификации
позволяет выявить причину нереализуемости, а именно, определяет интервал
(или набор) и функцию исходного описания или элемент схемы, которые
являются причиной нарушения реализуемости.
Литература к главе 10 571
6. Оценку энергопотребления выполняют с помощью программ генерации
тестов и оценки уровня энергопотребления схемы по результатам анализа
выполнения заданного теста. Такой подход позволяет оценить
эффективность проектного решения в процессе проектирования схемы после
выполнения очередной операции оптимизации или синтеза, когда ее реализация
на кристалле СБИС еще не получена. Оценка энергопотребления в рамках
комплекса ЭЛС осуществляется путем:
— оценки переключательной активности схемы на основе подсчета
сигнальных вероятностей для полюсов схемной реализации объекта
проектирования, осуществляемой автоматически после каждой проектной операции,
изменяющей его состояние;
— подсчета числа переключений транзисторов для схемы из библиотечных
элементов на основе логического (VHDLлибo SF) моделирования для
заданного теста и оценки величины среднего тока, потребляемого в одном
такте [19];
— оценки энергопотребления схемы из библиотечных элементов на
схемотехническом уровне [24] на основе прогона тестов и измерения потребляемого
тока путем SPICE-моделирования.
Литература к главе 10
1. Belous A., Saladukha V. High-Speed Digital System Design. Art, Science and
Experience. — Springer Nature Switzerland AG, 2020.
2. Белоус А.И., Емельянов В.А., Сякерский В.С Проектирование интегральных
микросхем с пониженным энергопотреблением. — Минск: Интегралполиграф,
2009.-210 с.
3. Белоус А.И., Мурашко И.А., Сякерский B.C. Методы минимизации
энергопотребления при проектировании КМОП БИС // Технология и конструирование
в электронной аппаратуре. — Киев. — 2008. — № 4. — С. 39—44.
4. System-Design Considerations Low. Larger As The Quest For Lower-Power CMOS
Continues // Electronic Design. — November 7. — 1994. — P. 36.
5. Roy K., Prasad Sh.C. Low-power CMOS VLSI Circuits Design. - New York: Hilton
books, 1995. - P. 348.
6. Veendrick H. Short Circuit Dissipation of Static CMOS Circuitry and its Impact on the
Design of Buffer Circuits//IEEE J. Solid State Circuits.-Aug. 1984.-\bl. 19.-№4.
7. Бибило П.Н.,Черемисинова Л.Д., Кардаш С.Н.,Кириенко Н.А., Романов В.И.,
Черемисинов Д. И. Автоматизация логического синтеза КМОП-схем с пониженным
энергопотреблением // Программная инженерия. — 2013. — № 8. — С. 35—41.
8. Бибило П.Н., Романов В.И. Логическое проектирование дискретных устройств
с использованием продукционно-фреймовой модели представления знаний. —
Минск: Беларуская навука, 2011. — 279 с.
9. ЧеремисиноваЛ.Д. Оценка энергопотребления КМОП-схем на логическом
уровне// Информационные технологии. — 2010. — № 8. — С. 27—35
10. Черемисинова Л.Д. Синтез комбинационных КМОП-схем с учетом
энергосбережения // Информатика. - 2010. - № 4. - С. 112-122.
11. Черемисинова Л.Д. Синтез и оптимизация комбинационных структур СБИС. —
Минск: ОИПИ НАН Беларуси, 2005. - 236с.
572 Глава 10. Основы логического проектирования КМОП-микросхем с пониженным
^gi? энергопотреблением
12. Торопов Н.Р. Минимизация систем булевых функций в классе ДНФ/Логическое
проектирование (под ред. А.А. Закревского). — Минск: Ин-ттехн. кибернетики
НАН Беларуси. - 1999. - С. 4-19.
13. ЧеремисиноваЛ.Д. Оценка энергопотребления при оптимизации двухуровневых
КМОП-схем// Информатика. - 2010. -№ 2(26). - С. 105-115.
14. ЧеремисиновД.И., ЧеремисиноваЛ.Д. Минимизация двухуровневых КМОП-схем
с учетом энергопотребления // Информационные технологии. — 2011. — № 5. —
С. 17-23.
15. Черемисинова Л.Д., Кириенко Н.А. Синтез многоуровневых логических схем с
учетом энергопотребления // Информационные технологии. — 2013. — № 3. —
С. 8-14.
16. ЧеремисиноваЛ.Д., Кириенко Н.А. Оптимизация скобочных представлений
булевых функций с учетом энергопотребления // Информатика. — 2011. —№ 3. —
С. 77-87.
17. Бибило П.Н., Леончик П.В. Декомпозиция систем булевых функций, заданных
диаграммами двоичного выбора // Известия РАН. Теория и системы управления. —
2011.-№4. -С. 86-101.
18. Черемисинов Д.И., Черемисинова Л.Д. Синтез комбинационных схем в базисе
библиотечных элементов КМОП СБИС с учетом энергопотребления //
Информатика. - 2013. - № 4. - С. 91-102.
19. Бибило П.Н., Кириенко Н.А. Оценка энергопотребления логических КМОП-схем
по их переключательной активности // Микроэлектроника. — 2012. — Т. 41. —
№ 1.-С. 65-67.
20. Бибило П.Н. Нахождение теста для режима максимального энергопотребления
комбинационной логической схемы // Управляющие системы и машины. —2010. —
№ 5. - С. 39-45.
21. Черемисинова Л .Д., НовиковД.Я. Формальная верификация описаний с
функциональной неопределенностью на основе проверки выполнимости конъюнктивной
нормальной формы // Автоматика и вычислительная техника. — 2010. — № 1. —
С. 5-16.
22. Черемисинова Л.Д., НовиковД.Я. Программные средства верификации описаний
комбинационных устройств в процессе логического проектирования //
Программная инженерия. — 2013. — № 7. — С. 8—15.
23. Черемисинов Д.И. Анализ и преобразование структурных описаний СБИС. —
Минск: Бел. наука, 2006. — 275 с.
24. Бибило П.Н. Оценка энергопотребления комбинационных блоков заказных КМОП
СБИС на основе логического моделирования // Современная электроника. —
2010.-№ 2.-С. 54-59.
25. Белоус А.И., Мурашко И.А., Сякерский B.C. Методы минимизации
энергопотребления при проектировании КМОП БИС // Технология и конструирование
в электронной аппаратуре. — 2008. — № 2. — С. 39—44.
26. Бибило П.Н. Системы проектирования интегральных схем на основе языка VHDL.
StateCAD, ModelSim, Leonardo Spectrum. - M.: СОЛОН-Пресс, 2005. - 384 с.
ГЛАВА I I
ОСНОВЫ ПРОЕКТИРОВАНИЯ
КИБЕРБЕЗОПАСНЫХ МИКРОСХЕМ
И СИСТЕМ-НА-КРИСТАЛЛЕ
11.1. Основы безопасности проектирования
микросхем
//. /. /. Постановка задачи
Преднамеренно вставленные в интегральные схемы вредоносные функции,
известные как аппаратные закладки {аппаратные трояны), уже стали реальной угрозой.
В настоящее время научное сообщество стало предлагать технические методы для
смягчения подобных угроз от не указанных в спецификациях и потенциально
вредоносных функций. Однако эти механизмы обнаружения и предохранения все
еще с трудом интегрируются в стандартный жизненный цикл разработки и
производства микросхем. Поэтому в данном разделе мы рассмотрим новый подход
к организации безопасного жизненного цикла разработки схем, который обобщал
методы, ранее используемые только в технике надежного программирования. Для
достижения указанной цели необходимо обеспечить полную прослеживаемостьот
спецификации до реализации и вниз до каждого вентиля. В работе [1] используется
цикл обнаружения с обратной связью, где каждый отдельный этап процесса
разработки подлежит специальному контролю. Чтобы сделать это, для каждой фазы
разработки применяются разные уже известные методы обнаружения троянов,
полученные из имеющейся базы соответствующих знаний.
Вредоносное программное обеспечение уже давно стало повседневной угрозой
для компьютерныхсистем, и множество усилий до сих пор направлено на разработку
адекватных мер противодействия. Но ведь все компьютерные системы состоят не
только из программного обеспечения, а также из аппаратной части. Высокие
функциональные возможность могут быть реализованы как схемным (аппаратным), так
и программным способом. Подобно этому и вредоносные функции могут оказаться
частью программы или схемы.
Wang и др. [2] в свое время определили аппаратные трояны, как модификации
схемы, которые приводят к вредоносным изменениям функций
соответствующего прибора. Учитывая распространение интегральных схем в современном мире,
включая применение в быту (стиральные машины), транспортных средствах
(легковые автомобили и самолеты), оборудовании медицинских клиник, позволяющем
ставить точный диагноз, военных приложениях (например, повышающих точность
и эффективность вооружений), — такой троян может оказать реальное воздействие
на нашу повседневную жизнь и может даже создавать угрожающие жизни ситуации.
574
Глава П. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
В отличие от других обычных ошибок и неправильной работы (дефектов схемы),
трояны вставляются избирательно. Экономически вынужденная передача этапов
производственного изготовления третьей стороне контракта на зарубежные
площадки кардинальным образом увеличивает вероятность такой атаки. Исполнители
контракта, их технологический персонал и злоумышленникип потенциально могут
модифицировать конструкцию микросхемы, не ставя в известность разработчика и
заказчика. До настоящего времени существующие методы смягчения последствий
таких атак (такие, как [3]) вводили дополнительную ручную проверку на различных
стадиях процесса, но не разрабатывали конкретных эффективных методов
обнаружения схемных троянов.
Основываясь на многолетнем практическом опыте так называемой
классической техники надежного программирования, ниже попробуем показать, что
подходящим решением таких проблем, связанных с проблемами внедрения вредоносного
программного обеспечения на кремнии, выглядит принятие аналогичных методов
и для процесса разработки схем. Вследствие характерных различий между этими
областями знаний (проектирование микросхем и классическое надежное
программирование), взаимная адаптация этих методов является нетривиальной задачей.
Ведь микросхема после установки в оборудование оставляет нам для улучшения ее
безопасности только весьма скудные возможности. Более того, атаки на микросхему
обычно являются «нацеленными» атаками, т.е. они привязаны к конкретной жертве
или изделию, в то время как вредоносная программная вставка обычно нацелена
на широкую массу потенциальных анонимных жертв.
Кроме того, как следует из рассмотренного в предыдущих главах, радикальные
изменения в знакомом пректировщику и хорошо понимаемом им процессе
разработки схемы обычно требуют значительных финансовых и организационных
усилий, что не всегда реализуемо на практике. Поэтому авторы идеи постарались
оптимальным образом изменить эти существующие методы, приспосабливая для
этой цели только избранные методы, известные из надежных разработок
программного обеспечения.
В качестве первого шага они проанализировали известные структуры типового
вредоносного программногообеспечения, чтобы сформулировать технические
требования для задачи успешного обнаружения аппаратныхтроянов в микросхемах. Затем
идентифицировали изъяны в процессах квалифицированного проектирования схем
и оценили процессы техники надежного программирования с точки зрения их
применимости к процессу разработки схем. Методы, оцененные как удачные, затем были
адаптированы и включены в маршруты разработки аппаратной части микросхем.
Зная основные потенциальные атаки и их точки приложения, они
идентифицировали осуществимые методы и сформулировали требования по их правильному
применению в ходе разработки микросхем. Затем эти технические решения были
собраны в виде специального метода обнаружения аппаратныхтроянов, который
авторы назвали «цикл обнаружения троянов (Hardware Trojan Detaction Cycle-HTDC).
В частности, ими было показано, что некоторые свойства вредоносных схем легче
обнаруживать на стадиях выполнения конкретных фаз разработки. Можно сказать,
что метод HTDC содержит наборы правил, самонастраивающиеся под конкретную
фазу (этап) проектирования или изготовления ИС.
/ 7. /. Основы безопасности проектирования микросхем
В основу метода HTDC положены следующие принципы:
• определение конкретной модели угроз для формулирования требований
к безопасному процессу разработки схем;
• введение полной прослеживаемости при разработке схемной части;
• определение жизненного цикла аппаратного трояна в ИС, чтобы учитывать
это при проектировании.
С учетом вышеизложенного далее мы рассмотрим особенности маршрутов
разработки схем, типы атак, различия между разработкой схемы и разработкой
программы, затем рассмотрим и методы обнаружения
11.1.2. Анализ типового маршрута проектирования микросхем
На рис. 11.1 показаны этапы типового процесса разработки современных
микросхем
Процесс разработки
Типы атак
Спе ика я
йн
аци
-Гене тот об
|НТ°"'
Реализация
"Проверка
осп
Синт=
Список соединений
одкат
GDSII
. Производство шаблонов .
^lujjunot
Встраивание
тестов
I
о
га
I
Изготовление
Испытание на уровне
пласту"
V
Корпусирование
Испытание на уровне
приборов
i
а
Отгрузка
8
Рис. 11.1. Промышленный жизненный цикл разработки схем
576
Глава П. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
На этапе требований определяется суть важнейших технических характеристик
будущего изделия. На последующем этапе спецификации и проектирования по
результатам реализации первой фазы создаются подробные описания и блок-схемы.
На основании этого альтернативные команды работают над тестовыми
сценариями и практической реализацией конструкции ИС. Во время этапа реализации
на языке HDL (язык описания аппаратуры) пишется код, при этом в состав ИС
могут включаться внешние модули — IP-блоки третьей стороны. В зависимости от
типа лицензии IP-блоки третьей стороны могут передаваться разработчику в
разном виде от полного исходного описания HDL до списка соединений вентилей
(нетлиста) или физической модели разработки. В ряде случаев реальный IP-блок
может вставляться непосредственно в набор фотошаблонов при их изготовлении.
Список соединений (нетлист) является представлением схемы низкого уровня
с помощью вложенных графов электронной схемы. Они состоят из вентилей и их
соединительных проводников. Механизм верификации через регулярные интервалы
тестирует конструкцию на соответствие требованиям спецификации. Это также
этап маршрута, на котором проводится тестирование и моделирование.
После выполнения этапа синтеза созданный список соединений (нетлист)
тестируется на соответствие задуманной разработчиком реализации, используя
проверку эквивалентности. Раскрытый список соединений затем реализуется
топологически для конкретной технологии изготовления и сохраняется в виде формата
GDSII (система графической базы данных). На этой точке вводятся схемы
тестирования, которые поддерживают обнаружение возможных ошибок не обязательно
троянов в изделии на последующих фазах. Для разработчика без собственного
производства, т.е. разработчика ИС, не имеющего производственных мощностей, это
последний этап, который делается внутри фирмы. Вывод лент (tape out) отмечает
передачу конструкции ИС уже внешним исполнителям контракта. Производство
(maskshop), изготавливающее комплект шаблонов, обеспечивает литографические
маски для изготовления кристаллов. Сначала пластины тестируются целиком, затем
тестируются отдельные ИС. Однако даже разработчики с доступом к парку
производственного оборудования выбрасывают некоторые из этапов либо по
экономическим причинам, либо из-за того, что некоторые этапы лучше выполняются узко
специализированными и опытными изготовителями контракта.
11.1.3. Возможные типы атак
Согласно классификации [1], все атакующие разделены не четыре общие группы
в соответствии с этапом разработки, на котором они могут быть активны, т.е.
атакующие конструкцию, атакующие синтез, атакующие производство и атакующие
распределение [4]. На рис. 11.1 эти типы атакующих наглядно показаны на тех фазах
разработки схемы, на которых они активны,ана рис. 11.2 показан общий вид угроз.
Атакующий конструкцию является активным на этапе разработки ИС. Где он
имеет полный доступ к файлам проекта, а также к исходному коду. Этот доступ
добывается посредством организации обычной хакерской атаки или с помощью
атакующего, который является инсайдером с легитимным правом доступа. Он/она
в состоянии добавлять и удалять компоненты схемы либо способен иным образом
проникать в конструкцию ИС для выполнения будущих атак.
Атака на конструкцию
Атака на синтез
Атака на произволе во
Атака на распределение
/ /. /. Основы безопасности проектирования микросхем 577 Ш
Кто является атакующей стороной?
Внутренний нарушитель («крот») или дизайн-компания
Хакер (нарушитель) получает доступ
Разработчик автоматизированных средств проектирования
Дизайн-компания
Хакер (нарушитель) получает доступ к автоматизированным
средствам проектирования
Внутренний нарушитель («крот») в фаундри-компании
Нарушитель получает доступ к геометрии топологии
Дистрибьютер ИС
Конечный потребитель
Рис. 11.2. Типы атакующеш на основе |4|
Атакующий синтез компрометирует средства САПР (CAD, средства
автоматизации проектирования) или скрипты, ими управляющие, что в итоге приводит
к созданию модифицированного представления ИС без необходимости
модификации исходного кода Эти атаки очень сложно обнаружить из-за того, что они
включены в программное средство синтеза Таким образом, атакующий может
добавить троянскую логику, испортить критическую логику, IP-блоки или схемы
для измерений или похитить соответствующую информацию.
Атакующий изготовление разворачивает свою деятельность уже после передачи
информации на изготовление набора масок и обычно является внешним по
отношению к разработчику ИС Атакующие в состоянии удалять/добавлять любые
компоненты посредством модификации геометрического топологического рисунка,
обратного проектирования или измерений ИС (metering).
Четвертая группа, атакующие распределение, продают контрафактные изделия
с незаконно модифицированной схемой
11.1.4. Основные различия между разработкой безопасных микросхем
и разработкой безопасных программ
В общем смыслетехника программирования является более гибкой, чем
большинство других технических профессий из-за того, что она в принципе не зависит от
физических ограничений (конструкций изделий) Это также приводит к отличиям
в процессе разработки и не позволяет легко приспособить технику безопасного
программирования для разработки безопасных микросхем. Физическое
производство ИС является длительным и затратным процессом Более того, тестирование
конечного продукта требует значительно больших ресурсов, чем обычно в технике
надежного программирования Поэтому инженеры-разработчики ИС пытаются
578
Глава П. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
устранить все разновидности ошибок до передачи в производство, используя все
известные им средства планирования и моделирования. В процессе производства
реальное получение готового продукта остается сравнительно небольшим этапом
в завершающей части жизненного цикла ИС.
После выпуска соответствующего продукта (микросхемы) тот тип обновлений
и исправлений программного обеспечения, который регулярно выполняется на
операционных системах и браузерах, здесь становится невозможным, поскольку
требует физических изменений или замен, которые не могут быть выполнены
дистанционно.
В силу этих аспектов очевидно, что процессы итеративной разработки
программных средств не могут быть полностью применимыми для микросхем. В
качестве яркого примера можно привести методы быстрой разработки программ,
которые начинаются с приблизительного планирования, которое затем расширяется
модульным и последовательным образом. Эти реализованные программные модули
уточняются по результатам их практического использования, что на практике имеет
место почти до самого конца изготовления. Напротив, техника проектирования
ИС предпочитает классический метод проектирования «сверху-вниз» на основе
так называемой модели «водопада», где каждая фаза (этап) выполняется строго
последовательно одна задругой. Изменения в предыдущих фазах, конечно,
возможны, но нужно дать «просочиться водопаду» и учитывать все риски в виде длинного
«хвоста» из других адаптации.
Иначе говоря, фазы разработки ИС имеют некоторое сходство с разработкой
программного обеспечения только на этапах, которые, если можно таксказать,
находятся далеко от конечного изделия. Поэтому можно сделать вывод, что методы
из области разработок надежного программного обеспечения наиболее вероятно
могут быть адаптированы только для первых стадий разработки микросхем.
11.1.5. Жизненный цикл разработки безопасного программного
обеспечения
В науке о программировании термин процесс безопасного (secure) программирования
часто относится к слову trustworthy (заслуживающий доверия), поскольку secure
часто ассоциируется с надежностью и контролем качества, здесь задача состоит
втом, чтобы конечный продукт не содержал уязвимостей по безопасности для
конкретной конструкции или конткретного исполнения, типа переполнений буферов
или инжекции команд. В работе [1] авторы базируются на первой интерпретации
термина, хотя они часто коррелируют между собой.
Метод прослеживаемости требования (Requirement Traceability) был детально
рассмотрен Gotel и Finkelstein [5]. Если вкратце, то он описывает математический
аппарат решения такой далекой от микросхем темы, как возможность отследить всех
людей, все решения и артефакты, которые приводят к определенному требованию,
а также вес артефакты (например, код и тесты), задействованные в реализации этого
требования в конечном продукте. Последняя часть этого математического аппарата
называется post requirements (спецификация), которая может быть математически
подробно описана вплоть до каждого отдельного блока кода или строки кода.
//. /. Основы безопасности проектирования микросхем
579
Для всех популярных платформ разработки программных средств существует
огромное число различных вариантов их конкретных реализаций. Они обычно
перекрывают или объединяютдругиетребования, спецификации, методы тестирования
и версии исходного кода программных средств. Интегрирование их в конкретную
среду разработки (IDE) вынуждает разработчиков придерживаться определенного
перехода (алгоритма) процесса работы. При таком регламентированном процессе
работы разработчики могут оказаться не в состоянии проводить изменения в
средства управления исходным кодом без регистрации в спецификации, в тестовом
сценарии или в запросе на внесение изменений. Вместе с отладочными символами
для двоичного кода данный метод создает непрерывную трассируемость(прослежи-
ваемость) от заданного технического требования, через спецификацию, тестовые
сценарии и реализацию до двоичного кода и обратно. Каждая такая сгенерированная
компилятором инструкция ЦПУ может быть отслежена вплоть до конкретной стро
ки исходного кода или модуля и затем до всех авторов, спецификаций, требований,
запросов на изменение и тестовых сценариев, связанных с этим.
Еще одни термин, который перевели как постоянная интеграция (Continuous
Integration), описывает инфраструктуру разработки такого программного
обеспечения, где код автоматически строится и тестируется очень короткими временными
интервалами — обычно несколько раз в день или, по меньшей мере, каждый вечер
(т.е. nightly build). Это очень быстро приводит в итоге к пригодному к
использованию продукту, что позволяет перейти к раннему тестированию, но без полного
комплекта документации, который в будущем появится методом суммирования.
Этот метод часто комбинируется с разработкой, определяемой тестированием (test
driven development). Здесьтесты для конкретного изделия пишутся непосредственно
перед фактической реализацией устройства и автоматически тестируются.
//. /. 6. Методы безопасного пректирования микросхем
Этапы безопасного проектирования микросхем
Авторы [ 1 ] в итоге попытались применить к процессу разработки надежных
микросхем наиболее близкие опробованные на практике методы из техники надежного
(безопасного) программирования. Однако из-за различий между разработкой схем и
разработкой программ, как было показано выше, соответствующие методы следует
выбирать очень тщательно. Чтобы уменьшить вероятность вставок аппаратных
троянов, ими был разработан именно такой метод, адекватный процесс разработки
микросхем. Авторы [1] рассматривали следующие этапы его реализации:
Моделирование угрозы. Наосновании анализа типоватак и известныхописаний
аппаратных троянов, в том числе — обобщенных в [6], они проанализировали их
«точки вставки». Категория этих точек ими названа поверхностью атаки (attack
surface). Анализ вскрыл преимущества и недостатки различныхспособов внедрения
вредоносной схемы на каждой определенной фазе (этапе) процесса разработки,
таким образом, чтобы получить исчерпывающую картину, учитывающую
перспективы обеих заинтересованных сторон, т.е. как разработчиков, так и атакующих.
Выбор методов. Методы, которые были авторами признаны применимыми,
потребовали существенной доработки. На каждом этапе анализироваласьтехническая
580
Глава П. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
осуществимость введения метода и определялись дополнительные требования,
которые должны быть выполнены для реального применения метода.
Определение цикла обнаружения. После того какбыли сформулированы все
предварительные требования, полный цикл обнаружения (Hardware Trojan Detection
Cycle) собирается и подробно описывается для использования разработчиками
безопасных ASK. Особое внимание уделяется использованию комбинации из
автоматической обработки и вмешательства человека.
Оценка. Заключительная оценка должна показать, что разработанный цикл
обнаружения HTDS выполняет поставленную цель — успешно обнаруживать
схемные трояны. Для этого авторы [1] использовали тестовые реализации вредоносной
схемы из комплекта Hardware Trojan Kit [7]. В качестве примера ниже мы приведем
оценку реализации одного из этих аппаратных троянов. Будет показано, что эта
оценка все такн оыяоила и ограничения этого метода.
Описание моделей угроз
Как было отмечено ранее, вредоносная схема может быть внедрена на разных
стадиях процесса производства изделия. Каждая стадия имеет свое собственное
представление (описание) и имеет свои собственные риски и преимущества для
атакующего. Вредоносная функциональность, установленная в (читаемую
машиной) спецификацию или конструкцию, нуждается в том, чтобы быть скрытой
тщательно продуманным образом, поскольку спецификации просматриваются и
проверяются конструкторами, тестировщиками и разработчиками, и в них очень
сложно вносить изменения.
Атака на стадии реализации (например, атака на конструкцию) позволяет
атакующему получить доступ кфункциям высокого уровня, а также ксигналам низкого
уровня. Основное преимущество для атакующего здесь заключается в небольших
затратах на установку вредоносной функции, но несет повышенные риски бытьоб-
наруженной при квалифицированном тестировании изделия. В качестве защитного
действия атакующий может вставить ее модификации в связующие (интерфейсные)
логические схемы между модулями или вообще распределить фрагменты трояна
между различными модулями.
Модификации списка соединений являются очень сложными для понимания
даже высококвалифицированного разработчиком изделия и требуют, чтобы
атакующий реализовывал свои трояны на языке очень низкого уровня. Это может в итоге
приводить к компактным и запутанным модификациям схемы с минимальным
числом измененных вентилей и межсоединений. Помимо этого, современные
средства синтеза сегодня сами могут быть носителями скрытых уже программных
троянов и просто скрывать аппаратные трояны каждый раз, когда выполняется
синтез кристалла (атакующий синтез). Модификации масок и атаки в течение
длительного цикла производственного изготовления микросхемы могут вносить
даже еще более неуловимые изменения (например, [8]) в схему, но они, как
правило, требуюточень глубокого понимания как работы самой атакуемой схемы, так
и производственного процесса (атакующего изготовление).
Мы полагаем, что чем раньше встадии производства вставлентроян, тем больше
«намеков» на его присутствие будет рассеяно по объектам, связанным с проектом.
/1.1. Основы безопасности проектирования микросхем 581 ))))
Прослеживаемость в микросхеме
Авторы [1] предлагают использовать прослеживаемость в разработке безопасной
микросхемы аналогично тому, как это делается при разработке безопасного
программного обеспечения. На основании заданных требований разрабатывается
подробная спецификация и записывается в первую таблицу (рис 11.3, левая таблица)
Требования
Требования > Спецификация
!1
I
I
I
I
I*
"Е
п
Испытания > Спецификация
:
i
i
I
i
i
i
i
в
Л
Реализация > Спецификация
*щ
Комг
мс
ТЦ: 4-
i i
Г
Журнал Технические
изменений
условия
Разработчики
систем
и инженеры
Журнал
изменений
Журнал
изменений
Инженеры-
гестировщики
пр>
Блок
ишсоксоединени
Затвор
Рис. 11.3. Предложенная прослеживаемость при проектировании схем
Каждый документ спецификации имеет свою собственную историю В
отдельных спецификациях или параграфах указываются ссылки на отдельных конкретных
авторов. Эти спецификации являются основой для создания специальных тестов
Тестовые сценарии привязываются к конкретным точкам (пунктам) спецификации
которые они охватывают (средняя таблица), к привлекаемым инженерам по
тестированию, а позже также к охватываемым строкам исходного кода Все варианты
реализации снова основываются на спецификациях Система управления исходным
кодом теоретически также в состоянии привязать каждую версию и относящиеся
части исходного кода к отдельным авторам и пунктам спецификации или любому
ранее поступившему запросу на внесение конкретного изменения, эффективно
обеспечивая прослеживаемость каждого исправления каждой строки исходного кода
Даже частое использование разработчиком микросхемы IP-блоков третьей
стороны не требует специальной обработки поскольку все библиотеки этой третьей
стороны также известны в разработке программного обеспечения. Однако здесь
механизм генерации схемы и списка соединений работает совершенно отличным
образом, чем это происходит в разработке программного обеспечения Здесь вся
582
Глава П. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
разрабатываемая логика и схема оказываются в значительной степени
оптимизированными. Даже Вложенные нетлисты (часто генерируемые для наглядности) уже
содержат некоторую мета-информацию (например, имя модуля или процесса).
На этой стадии обычным является прикрепить к элементам ссылки на исходный
код — по факту многие из сегодняшних сред разработки делают это в той или
иной форме. Однако списки соединений без иерархии или преобразованные под
технологию оптимизируются независимо от границ модулей. В зависимости от
намеченной платформы выходные данные синтеза могут быть индивидуальными
вентилями или справочными таблицами (в FPGA). Оптимизатор должен
объединить соответствующим образом эти ссылочные метки исходного кода, например
метки для объединенных элементов накапливаются в итоговом элементе. Однако
выходной сигнал полностью удаленного индивидуального элемента обычно
замещается статическим соединением либо па логический 0, либо па 1 в качестве
входных данных на следующий элемент. В последнем случае эти входные данные
наследуют только метки, а не реальный источник логических 0 и 1. В других
случаях, таких как полностью удаленные линии адресных шин, сопровождаемые
изменением размера или полным удалением адресных дешифраторов, сбор всех
меток уже не выглядит таким полезным, и поэтому здесь необходимо выдерживать
некоторый баланс.
Сохранение подобных мета-данных на внешних полупроводниковых
производствах доставляет некоторые дополнительные сложности. Например, требуется
стандартизованное расширение для GDSII формата файлов (система графической
базы данных). Поскольку GDSII де-факто является промышленным стандартом
для топологических данных ИС.
Надо отметить, что этот метод неразрывной прослеживаемости от требований
до исходного кода на каждый отдельный транзистор является очень полезным
при некоторых (отладочных) задачах, а не только в нашем конкретном примере,
который описывается далее.
Цикл обнаружения
Поскол ьку атаки могут иметь место на нескольких разных уровнях и на различных
этапах разработки микросхемы, обеспечивая разные возможности обнаружения
троянов, метод HTDS предлагает использовать многофазный цикл обнаружения
с обратной связью — похожий нате, которые давно используются математиками и
программистами для машинного обучения (рис. 11.4).
На первом этапе здесь используется накопленная база знаний для свойств и
основных принципов работы аппаратных троянов. Она включает в себя знания
экспертов, теоретические и практические описания из литературы, примеры из
реальной жизни, конкретные известные случаи исполнения и реализации
изучаемых учебных примеров.
Из этой базы знаний определенным образом извлекается набор правил и
шаблонов для различных этапов (фаз) проекта, включая и этапы верификации.
Это: проверки правил проектирования, отрицательные шаблоны исходного кода,
отрицательные подграфы списка соединений, структурные правила и правила
формальной верификации, но этим не ограничивается. Затем эти правила приме-
/ 7. /. Основы безопасности проектирования микросхем
няются к конструкции через регулярные интервалы времени (например, в вечерних
автоматизированных тестовых прогонах) Это позволяет автоматически выбирать
соответствующие, наиболее эфективные методы проверки для маршрута
безопасности проектирования микросхемы
Затем все подозрительные структуры, которые выявляются этими процедурами
тестирования, предъявляются обычно по регламенту старшему инженеру по
тестированию или старшему инженеру по обеспечению безопасности
Пример "^ч f Реальный >.
из публикаций^1 Ч пример S
С "Экспертная"""^.
база данных '
fНабор v
ч троянов '
-^Информационная база
|~ Конструкция |
i
Правила и модели
экстракции
Реализация/"- — Ч
1—^\^ ^ ^уо
I Таблица I I
соединений
г Г"
| Топология
J
Правила проектирования
ификоч^Л
Исключения
По
^_ Маркировка
^ подозрительных структур
сведения
А лиз ошибок
Старший
инженер-тестировщик
Рис. 11.4. Предложенный подход к оргнизаиии никла обнаружения
Благодаря предварительно организованной полной прослеживаемости, они
могут «отследить обратно» эти структуры до их исходного кода, авторов
соответствующих строк кода, каждого отдельного внесенного изменения (история),
предположительно охватываемого этим кодом требования к конструкции и
соответствующих наборов тестовых сценариев. После проведения оценки этот инженер по
тестированию или старший инженер помечает структуру как вредоносную или как
по-настоящему нужный разработанный объект. Последний случай сопровождается
анализом ошибки. Поскольку точность правил обнаружения не является идеальной
и продолжают появляться ошибочные результаты, эта информация отправляется
обратно на полный цикл. В том случае, если инцидент является специфическим для
проекта (или это просто ошибка разработчика), в наборы правил добавляется это
исключение или заново переписывается специфическая конструкция (например,
область нетлиста или отдельные строки исходных кодов) Если находки (истинные
или ошибочные результаты; ведут к новому аспекту или знанию, то вышеупомянутая
база знаний расширяется и дополняется
584
Глава 11. Основы проектирования кибербезопасных микросхем и систем на кристалле
11.2. Программно-аппаратные методы
противодействия аппаратным троянам
в микросхемах
11.2.1. Защита данных
В предыдущих главах мы рассмотрели основные вопросы, посвященные
аппаратным троянам в микросхемах — их классификации, различные модели атак,
особенности их внедрения в микросхемы запоминающих устройств, рассмотрели
и основные наиболее известные методы их выявления в микросхемах, в том
числе — подробно рассмотрели один из основных методов — обратное проектирование.
Теперь пришла пора рассмотреть и основные методы противодействия угрозе
их внедрения в современные микросхемы.
Забегая вперед, следует сразу сказать, что на момент выхода этой книги не
существует таких методов противодействия, гарантирующих обеспечение абсолютной
защиты от этих серьезных угроз.
Точно так же, как и не существует методов, позволяющих с вероятностью 100%
их выявить в уже изготовленных микросхемах.
Сегодня сотни коллективов исследователей во всем мире (за исключением
России), осознав реальную угрозу, работают над этими проблемами, и как мы
показали в предыдущих главах, есть весьма эффективные решения.
Поэтому теперь при разработке отечественных микросхем ответственного
назначения необходимо максимально использовать в первую очередь уже известные
технические решения по противодействию аппаратным троянам.
Ниже рассмотрим основные известные решения.
В большой обзорной статье [9], посвященной аппаратным троянам,
рассматривалось несколько вариантов построения безопасных электронных систем, надежно
функционирующих, втом числе, в присутствии аппаратного троя на произвольного
типа. Основываясь на материалах этой статьи, рассмотрим некоторые технические
аспекты организации такой защиты и технические детали ее реализации
Как отмечалось в работах [10—12], использование превентивных подходов
предупреждения и современных методов обнаружения аппаратныхтроянов не дают
полной гарантии того, что изготовленная ИС не содержит аппаратных закладок.
Большое разнообразие угроз безопасности, связанных с ними, а также огромное
пространство состояний для размещения аппаратных закладок поставило перед
разработчиками микросхем и систем на их основе вопрос об обеспечении
безопасной эксплуатации системы с «инфицированными» ИС и, в частности, задачу
предотвращения активации внедренных троянов. Такой подход позволил бы
использовать аппаратуру, не обращая внимания на внедренные аппаратные трояны,
и даже использовать COTS-компоненты (коммерческие электронные компоненты,
находящиеся в свободной продаже) для построения устойчивых к аппаратным
закладкам и надежных электронных сисгем.
В большинстве публикаций по обеспечению противодействия аппаратным
троянам рассматривается защита только от одного класса или одного подкласса
угроз. Очевидно, что большую безопасность можно обеспечить с помощью много-
11.2. Программно-аппаратные методы противодействия аппаратным троянам
в микросхемах
585
уровневой защиты, в которой каждый уровень независимо от других ориентирован
на определенные действия и механизмы активации троянов, с последующим
объединением всех этих мер в общую стратегию защиты.
Большинство предложенных и экспериментально проверенных механизмов
контрмер можно разделить на следующие большие группы:
• защита данных;
• новые архитектуры на уровне регистровых передач;
• реконфигурируемые архитектуры;
• стратегии репликации, фрагментации и мажоритарной выборки.
Защита данных (включая защиту команд процессора) предполагает
предотвращение активации аппаратного трояна или/и блокирование прямого доступа
троянского оборудования к любым уязвимым данным. Специальное защитное
устройство должно контролировать выборку данных, хранимых или передаваемых
внутри или между ИС и логическими модулями системы, блокируя механизм,
посредством которого троян может взаимодействовать с данными.
В работе [ 13] рассмотрены несколько методов защиты данных с
предотвращением активации заведомо внедренного трояна. Некоторые из этих методов были
реализованы на стандартном симуляторе Zesto x86. Для предотвращения получения
троянской закладкой активационного кода здесь используется скремблирование
(шифрование) информационного канала (шины). Оно применяется для блоков
обработки данных, которые непосредственно не задействованы в вычислениях.
Авторы предлагают использовать относительно простые доверенные схемы
шифрования для скрытия данных (например, исключающее ИЛИ с
псевдослучайными числами — Xorshif-шифрование), засекречивая их только на короткий период
времени.
Эффективность такого скремблирования исследовалась путем введения пара-
метризируемой задержки в кэше и контроллере памяти. Скремблирование шины
деиствител ьно предотвращало активацию простых троянов, при этом ее вероятность
все же сохранялась. Так, например, при использовании простого 32-разрядного
триггера активация произойдет за 232 цикла. Более контролируемый подход может
быть реализован через переопределение всех входов в полностью функционально
достоверное пространство состояний с использованием доверенной и устойчивой
схемы шифрования.
Поскольку для вычислительных блоков такая обфускация данных может при
вести к неверным вычислениям, в этом случае предлагается использовать
«гомоморфное» шифрование [14], позволяющее вычислительным блокам работать
непосредственно с зашифрованными данными. Шифрование определяется гомоморфным
по вычислительной функции, и правильные результаты вычислительный блок
получает только с зашифрованными значениями. Полученный в итоге результат
может быть расшифрован.
Реализация таких гомоморфных функций — задача нетривиальная, а их
вычисление требует значительных затрат, при этом достаточно трудно построить
схему гомоморфного шифрования общего назначения. Так же, как и в случае
скремблирования шины данных, блоки шифрования и дешифрования должны быть
реализованы в полностью проверенном аппаратном обеспечении. В работе [13] не
586
Глава 11. Основы проектирования кибербезопасных микросхем и систем на кристалле
рассматривалось гомоморфное шифрование, но взамен предложено и
проанализировано применение криптографического алгоритма с открытым ключом (RSA-
шифрование). Использование схем, реализующих алгоритм «искаженных цепей»
Яо (Yao's Garbled Circuit) [14], можно рассматривать в качестве альтернативного
подхода для обфускации данных вычислительных блоков.
Также в работе [13] было предложено использовать метод «защиты времени»
для предотвращения активации потенциально внедренного аппаратного трояна
в пределах подтвержденного пространства состояний. В этом случае ИС
проверяется на полную функциональную достоверность за конкретное заранее заданное
число циклов. В дальнейшем после отработки этого заданного количества циклов
микросхема отключается и опять включается, тем самым предотвращается
возможность временной активация трояна. Такое аппаратное решение позволяет
сохранять контекст в период этих отключений, обеспечивая непрерывность вы
числительного процесса. Авторы работы при этом делают вполне логичное
допущение, что любой аппаратный троян, который находился в состоянии покоя при
полном тестировании пространства состояний (в пространстве состояний времени
и входов), также будет находиться в состоянии покоя в течение этого же периода
и в условиях эксплуатации.
Однако такой вариант не подходит для триггеров, построенных с
использованием элементов энергонезависимой памяти, накопительного механизма
(например, накопления заряда на емкости [8]), а также триггеров с внешним управлением
(например, по радиоканалу). Авторы предлагают обойти первый из этих вариантов
путем визуального контроля на наличие ячеек энергонезависимой памяти, либо
специальным выжиганием таких ячеек при сборке кристаллов в корпусе. Другим
решением может быть использование техпроцесса, исключающего реализацию
энергонезависимой памяти. Любые аппаратные средства, использующиеся для
перезапуска ИС, а также средства сохранения контекста в период выключения/
включения должны быть поверенными.
Из литературы известны также специальные «охранники», которые случайным
образом изменяют порядок событий и вносят фиктивные события во входные
последовательности различных модулей, например в контроллер памяти, так что
сохраняемые или загружаемые последовательности нарушаются. Такие «охранники»
защищают от активации триггеров последовательностного типа.
Авторы [13] предлагают использовать одновременно несколько версий
недостоверных (непроверенных) функционал ьныхблоков ИС, разработанных различными
проектировщиками. Выходы с каждого модуля проверяются путем сравнения между
собой полученных результатов, и истинное значение определяется мажоритарной
выборкой. Очевидные недостатки такого подхода — высокая стоимость из-за
увеличения площади чипа и высокое энергопотребление ИС.
В работе [17] для случая «системы на кристалле» (SoC) авторами была
предложена защищенная архитектура системной шины. Ее особенность заключается
в том, что эта шина переодически изменяет свое состояние с ведомой на ведущую
(master/slave) с целью обнаружения аппаратного трояна, который пытается ее
заблокировать, используя при этом стандартные команды управления шинами. Такая
активность достаточно легко обнаруживается с помощью стандартных обновляемых
11.2. Программно-аппаратные методы противодействия аппаратным троянам
в микросхемах
587
счетчиков и простых эвристических алгоритмов, после чего формируется «черный
список» таких подозрительных ведущих/ведомых устройств на шине с
представлением итогового отчета. Предложенный подход был проверен на стандартной
шинной архитектуре Advanced Micro-controller Bus Architecture (AMBA) фирмы
ARM. Подобные контрмеры ориентированы на конкретную архитектурную
особенность и специальный класс аппаратных троянов, они реально предотвращают
вмешательство троянов в корректную работу системной шины SoC.
Ряд исследователей рассматривали также вопросы размещения схем
«охранников» шины памяти непосредственно в архитектуре процессора, решая при этом
задачи предотвращения активации трояна и утечки данных.
В работе [18] предлагается вставлять в инструкции управления ЗУ так
называемые теневые записи. Адреса этих теневых записей, по сути, являются
шифрованными версиями оригинальных записей. Ядро «привратника» (Gate Keeper,
аппаратная реализация), находящегося на шине памяти, проверяет, чтобы все
записи в память происходили по соответствующим зашифрованным адресам. Таким
образом, этот привратник гарантирует выполнение только «законных» записей, тем
самым предотвращая утечку конфиденциальной информации через аппаратный
троян. Схема такого привратника должна быть полностью поверенной. Этими
авторами был разработан функциональный аналог, выполняющий инструкции
серийного микропроцессора и содержащий схему такого привратника, которая
детектировала все теневые записи. Однако этот подход основан на том, что вывод
данных обычно предполагает их запись в память (для отправки посети, например),
но ведь на практике он может также происходить и с использованием побочных
каналов, например, путем анализа характера изменения уровня энергопотребления
или изменения временных характеристик.
Двойная защита между центральным процессором и шиной данных предложена
в [19]. Здесь два охранных устройства имеют независимые ключи и проверяют друг
друга на корректность. Исполняемые программы шифруются одновременно на
двух таких «охранниках» с разными ключами, данные расшифровываются на пути
к центральному процессору и опять шифруются на обратном пути в память. Такая
система предполагает отсутствие взаимосвязи между охранниками. Аппаратный
компилятор также составляет критическую часть системы, формируя двоичный
код, команды BIOS и образы операционной системы непосредственно перед
выполнением. Хотя такая двойная защита снимает необходимость доверия обоим
охранникам, но более важным здесь становится проблема возможного «сговора»
между ними. Для исследования рассматриваемого подхода авторы использовали
стандартный симулятор компьютерной архитектуры с открытым кодом SimpleScalar.
Еще в 2003 году, в работе [20] была представлена AEG IS-архитектура процессора,
в которой было возможно безопасное использование непроверенных подключаемых
периферийных устройств, а также запуск непроверенной операционной системы.
Основное условие — процессор при этом должен быть поверенным. Используя
примитивное шифрование, он выступает в качестве охранника обмена данными
между собой и всеми «ненадежными» периферийными устройствами. Основная
проблема такой реализации — уверенность, что ИС подобного процессора
полностью свободна от аппаратных закладок.
588
Глава 11. Основы проектирования кибербезопасных микросхем и систем на кристалле
Как видим, идея использовать только проверенную вычислительную базу (ТСВ,
Trusted Computing Base), или так называемые поверенные аппаратные средства для
противодействия внедренным аппаратнымтроянам, является основным условием
реализации каждой из приведенных контрмер. Рассмотренные механизмы защиты
памяти от аппаратных троянов могут быть распространены и на другие
информационные каналы передачи данных и аппаратные модули внутри ИС.
В работе [21] развили эту идею, введя понятие Silicon Security Harness —«ремни
кремниевой безопасности» (по аналогии с ремнями безопасности в автомобиле).
Предложенная концепция включает в себя сразу несколько уровней защиты,
которые обеспечиваются аппаратными средствами и системными компонентами или
реализуются как часть общей архитектуры ИС. Она призвана обеспечить защитные
меры и увеличить устойчивость к действию внедренных в систему аппаратных
троянов.
11.2.2. Защищенные архитектуры на RTL-уровне
В ряде опубликованных работ с целью защиты от уже внедренных аппаратных
троянов было предложено внесение специальных модификаций в архитектуру ИС.
В основе такого подхода лежит добавление (или изменение) базовых логических
вентилей микросхемы для идентификации присутствия или предупреждения об
активации аппаратных троянов.
Так, в работе [20] рассмотрено комплексное программно-аппаратное
обеспечение для противодействия аппаратным троянам под названием BlueChip (голубой
чип). Эта оборонительная стратегия включает в себя использование различных
компонтов безопасности как во время разработки, так и во время эксплуатации
электронной системы для противодействия на RTL-уровне аппаратным троянам
с произвольной локализацией. Разработанный авторами [21] алгоритм под
названием UCI (Untrusted Circuit Identification — идентификация ненадежных схем) и набор
соответствующих инструментальных средств автоматически определяет и
исключает потенциально опасные цепи в проекте на RTL-уровне для процессорных И С.
Во время верификации проекта обнаруживаются и удаляются все подозрительные
схемы, которые были включены в проект, но не влияют на состояние какого-либо из
выходов во время тестирования. Эти удаленные аппаратные устройства заменяются
логикой, вызывающей исключение (так называемой непредвиденной ошибки), если
удаленный фрагмент когда-либо активируется. Такое может произойти вследствие
потенциальной активации трояна или предоставления несанкционированного
допуска к системе, инициализированного этим удаленным фрагментом.
Программное обеспечение низкого уровня путем эмуляции постарается восстановить
и предсказать возможные последствия, к которым могло привести действие таких
обнаруженных подозрительных участков.
Следует отметить один важный момент: концепция BlueChip была реально
опробована на процессоре Lcon3 (Acroflcx Caislcr AB), разработанном на ПЛИС
Xilinx Virtex5. Как показано в работе [36], этот процессор является базовым для
многих типов космических аппаратов NASAh Европейского космического агенства.
Концепции безопасность здесь в основном обеспечивается только поверенными
11.2. Программно-аппаратные методы противодействия аппаратным троянам
в микросхемах
589
программными компонентами, и лишь «частично поверенными» аппаратными
средствами, используемыми для эмуляции удаленных фрагментов. Для
распространения этого подхода на общий случай проектирования ИС можно использовать
поверенный сопроцессор, с помощью которого будут выявляться возможные
исключения и выполняться соответствующая эмуляция при удалении «неправильных»
аппаратных устройств. Концепция BlueChip также нуждается вдоработке,
поскольку уже известны различные вредоносные аппаратные реализации [23], которые не
обнаруживаются алгоритмом UCI и успешно проходят стандартную верификацию.
В этой связи следует отметить, что пока не существует механизмов защиты от
троянов, гарантирующих их обнаружение до непосредственной эксплуатации ИС
в реальных устройствах. Авторы [24] предлагают проводить обнаружение атак,
связанных с наличием троянов в ИС, только в процессе работы путем применения
дополнительных интегрированных логических блоков, осуществляющих самоте
стирование ИС и поиск этих внедренных аппаратных троянов. Такая
дополнительная логика, называемая DEFENSE (DEsign-For-Enabling-Security), интегрируется
в SoC для выполнения в режиме реального времени конфигурируемых проверок
безопасности через мультиплексирование различных частей системы с
использованием специального проверочного блока. Например, могут проверяться
законность доступов и законность состояний; ситуации, связанные с DoS-ошибками, а
также безопасность системы. При обнаружении атаки врежиме реального времени
автоматически предпринимаются контрмеры, например, сразу же отключаются
все подозрительные логические блоки. Авторы предлагают также использовать
дополнительно известные методы — отказоустойчивые состояния, резервные
логические блоки, копирование текущего состояния при обнаружении факта атаки.
Обеспечение комплексного охвата различных вариантов аппаратных атак в режиме
реального времени является достаточно трудной задачей, поэтому эффективный
прототип платформы DEFENSE так и не был создан. Сегодня на повестке дня не
менее сложная задача — осуществление таких контрмер в режиме реал ьного времени
без прерывания функционирования ИС.
В работе [25] предложено снимать уникальную контрольную сумму аппаратного
обеспечения за некий весьма ограниченный промежуток времени с использованием
специального аналитического доверенного оборудования. Такая аппаратная
контрольная сумма вычисляется для всех задействованных в операциях низкоуровневых
микроархитектурных элементов процессора. Аппаратное обеспечение переодически
опрашивается, и контрольная сумма определяется в течение ограниченного
времени. Авторы полагают, что подлинная контрольная сумма не может быть эмулирована
или сымитирована в столь ограниченное время, и только аутентичные аппаратные
средства за это время могут корректно откликаться. Этот механизм гарантирует
отсутствие аппаратных троянов, внесенных после изготовления ИС. Для
обеспечения такого контроля, названного функцией микроархитектурной подписи MSF
(Micro-Architecture Signature Function), и генерации уникального ответа на запрос
исследователями были разработаны новые инструкции для процессора. Однако,
как оказалось на практике, такой подход не позволяет обнаруживать трояны,
внедренные в проект настадияхспецификации, разработки топологии, верификации
или изготовления.
590
Глава 11. Основы проектирования кибербезопасных микросхем и систем на кристалле
В работе [18] для отражения угроз со стороны аппаратных троянов, связанных
с ошибками типа «отказ в обслуживании» (DoS-атака), была предложена
специальная функция «сердцебиения» для проверки непрерывности работы ИС. В этом
случае некэшируемые выборки из памяти добавляются в программное обеспечение,
после чего эти сигналы проявляются на шине выборки памяти, как периодические,
но случайные интервалы, появление которых используется для постановки вопроса
службы безопасности — подверглась ли ИС DoS-атаке.
11.2.3. Реконфигурируемые архитектуры
Использование различных модификаций реконфигурируемой логики для
противостояния аппаратным троянам имеет ряд существенных преимуществ, но ставит
новые задачи и проблемы перед разработчиками ИС. Как мы знаем, существует
целый спектр различных реконфигурируемых логических устройств, в том числе:
• ПЛИС-микросхемы с высокой логической плотностью, где большая часть
площади устройства является перепрограммируемой;
• платформенные целевые ПЛИС, содержащие встроенные контроллеры
памяти, и даже целые процессорные ядра;
• специализированные микросхемы ASIC, которые могут содержать мелкие
реконфигурируемые части для выполнения определенных функций.
Основное преимущество реконфигурируемой логики с точки зрения
безопасности заключается втом, что при ее использовании становится возможным разделение
этапов проектирования ИС и этапов ее аппаратной реализации. Если итоговый проект
типовой ИС передается непосредственно в кристальное производство, то вслучае
использования в нем реконфигурируемой логики любой программируемый логический
блок или макроблок «вставляется» в ИС перед ее запуском в производство, а после
изготовления программируется специальным конфигурируемым битовым потоком,
завершая, таким образом, аппаратную реализацию проекта. Такое разделение на
практике означает, что проект любой в принципе может быть разработан практически
полностью вдоверяемой среде, за исключением некоторых периферийныхфункций
(опций), добавляемых к основным логическим функциям микросхемы.
Такой метод обеспечивает полный контроль проекта на RTL-уровне, однако
разработка и включение различных вариантов реконфигурируемой логики
подвержены тем же угрозам со стороны аппаратных троянов, которые характерны
для стандартных специализированных ИС (ASIC). И злоумышленники могут
осуществлять полный спектр атак: изменять функциональность и спецификацию,
проводить утечку конфиденциальной информации и выполнять DoS-атаки. Так,
например, злонамеренные изменения в логических элементах ИС могут привести
к появлению несанкционированных заказчиком дополнительных логических
операций, потенциально опасных и ведущих к возникновению каналов утечки
информации через различные стандартные периферийные устройства.
Таким образом, уже где-то в 2005—2006 гг. возникла новая задача: как
наилучшим образом реализовать безопасный проект, зная, что лежащая в его основе
реконфигурируемая логика теоретически может быть заражена внедренным в ИС
аппаратным трояном, и как защитить безопасность проекта после его реализации,
11.2. Программно-аппаратные методы противодействия аппаратным троянам
в микросхемах
591
то есть защитить поток информационныхданныхот искажения или заражения этим
трояном. Своеобразный трехступенчатый подход кобеспечениютакой безопасности
битового потока ПЛИС был предложен в работе [26], включающий ряд
конкретных решений. Во-первых, целостность конфигурации проверяется ее «обратным
чтением»; во-вторых, в случае обнаружения неправильной конфигурации, ПЛИС
частично модифицируется; в-третьих, в случае, если система была
скомпрометирована, ПЛИС автоматически задействует стандартный протокол запроса-ответа
для уведомления третьей стороны.
В работе [27] представлен обзор технических и методологических решений по
защите битовых потоков ПЛИС и встроенной в ИС внутренней памяти от
событийных отказов. Авторы делают следующие выводы:
• если процессы изготовления ПЛИС и проектирования ИС на ПЛИС
разделены do Бремени и пространстве или в проекте используются IP блоки
третьей стороны, то злоумышленнику не представляет особого труда внести
изменения в любой такой проект;
• случайным образом перестраиваемые потоки передачи информации
достаточно трудно поддаются обратному проектированию как для
злоумышленника, что делает для него невозможным понять назначение ИС, так и для
самого разработчика ИС с целью поиска внедренных троянов;
• передаваемые потоки данных могут быть зашифрованы, что обеспечивает
хорошую защиту, и тогда во многих ПЛИС возможно внутреннее аппаратное
декодирование битового потока. Шифрование битового потока не защищает
от проникновения в конструкцию микросхемы аппаратных троянов через
IP-блоки сторонних разработчиков.
Авторами для идентификации подлинности разработанного проекта
предлагается вводить дополнительные логические блоки (CLB) в состав ПЛИС на основе
кода с коррекцией ошибки (ЕСС), образующие модуль проверки четности. Такая
проверка на четность каждого элемента CLB позволяет оперативно выявлять все
внесенные в проект несанкционированные изменения. Двухступенчатая
рандомизация обычно используется для формирования стандартного бита четности, однако
даже и она не обеспечивает предсказуемость результата CLB.
В работе [28] рассмотрено техническое решение защиты от аппаратных троянов,
которое вносится на стадии изготовления ИС. Если размещать реконфигурируемые
логические блоки между важнейшими элементами топологии ИС, то на стадии
изготовления ИС специалистам будет видима некоторая реконфигурируемая
архитектура в некоторых отдельных областях кристалла. Эти блоки, названные
авторами «барьерами», после изготовления могут специально программироваться
с использованием секретного ключа, что в итоге может приводить к разблокировке
всего проекта и его логическому завершению. Если расположение и
функциональные возможности этих «барьеров» выбраны оптимально, то любые вставленные
аппаратные трояны будет достаточно трудно активировать, и их влияние на
функционирование ИС можно блокировать. Комбинируя постоянную и
программированную логику, можно выработать уникальные решения против любых типов
аппаратных троянов. При этом реконфигурируемая логика может использоваться
и для реализации локальных защитных механизмов.
592
Глава 11. Основы проектирования кибербезопасных микросхем и систем на кристалле
Использование реконфигурируемой логики в качестве защиты от аппаратных
закладок ставит новые задачи для совершенствования проектирования и методов
верификации, и перемещает фокус основного внимания по защите с
полупроводникового производства на RTL-проект. Ведьдля реализации эффективной
аппаратной закладки (аппаратного трояна) на уровне ИС в этом случае злоумышленнику
необходимо всего лишь обеспечить взаимосвязь (сговор) между производителем
и поставщиком используемых при проектировании инструментальных средств.
Реализация любого современного сложного логического проекта, как правило,
основывается на использовании нескольких IP-блоков. В работе [29] была предложена
оригинальная идея «рвов и подъемных мостов» как изоляционных примитивов,
которые применяются в случае использования в составе одной ИС нескольких
IP-блоков. Также «подземные мосты» позволяют блокировать любые нелегальные
отоетоления и нелегальные межсоединения внутри реконфигурируемых Gjiokod
микросхемы.
Перечислим некоторые другие методы применения принципов
реконфигурируемой логики, которые могут быть использованы для борьбы с аппаратными
троянами в микросхемах:
• динамическое перепрограммирование логических блоков [30];
• шифрование передаваемых данных [27];
• репликация и жесткая конфигурация (lock- stepping) логики [31];
• использование в составе ИС функционально идентичных, но имеющих
различную архитектуру логических блоков [32];
• генерация аппаратных модулей-близнецов с использованием случайных
чисел [33].
11.2.4. Репликация и другие методы защиты
Как было показано ранее в наших работах, разработка эффективных аппаратных
троянов всегда связана с детальным пониманием противником всех особенностей
атакуемого проекта ИС, начиная от уровня вентилей, RTL-уровня, уровня ИС
и заканчивая макроуровнем всей проектируемой системы. На всех этих уровнях
для решения задач противодействия аппаратным троянам могут быть применены
следующие общие подходы:
• резервирование, репликация или удвоение логики или/и данных;
• разделение или фрагментация логики или/и данных;
• рассредоточение или распределение логики или/и данных;
• накопление и объединение логических функций или/и данных, например,
используя мажоритарную выборку.
Репликация (replication) — механизм синхронизации содержимого нескольких
копий объекта (например, базы данных). Обычно это процесс, под которым
понимается копирование данных из одного источника в другой или наоборот.
Однако вес эти общие контрмеры эффективны всего лишь в трех случаях:
• при защите от аппаратных троянов, приводящих к утечке
конфиденциальной информации путем разделения данных и обработки их независимыми
логическими элементами;
11.2. Программно-аппаратные методы противодействия аппаратным троянам
в микросхемах
593
• для защиты от функциональных модификаций элементов, реализуемыхс
помощью нескольких копий или дубликатов логических блоков;
• для защиты от ставших уже стандартными DoS-атак путем задания
необходимого уровня избыточности задействованных в проекте логических элементов.
Эти рассматриваемые контрмеры могут быть реализованы на различных
уровнях: вентильном, RTL, логического проектирования, функциональных модулей,
IP-ядер, вплоть до уровня ИС и устройств на макроуровне. Механизмы защиты
предполагают отсутствие «его вора» между репликационными ил и дублированными
элементами в проекте.
Метод динамической оценки поверки оборудования во время его
эксплуатации предложен в работе [32]. Его суть заключается в обнаружении аппаратного
трояна при работе системы, после чего она продолжается с удалением или малым
задействованием подозрительных элементов. Авторы предлагают использовать
многоядерную систему обработки данных и воспользоваться присущим таким
системам резервированием, отказываясь от ядер, которые не заслуживают доверия.
Функционально эквивалентные варианты процессов проводятся параллельно на
нескольких процессорах, после чего сравниваются их результаты. Различные
варианты одинаковых процессорных обработок могут быть выполнены на основе разных
компиляций или реализаций. Также могут использоваться различные алгоритмы
обработки данных. Если результаты двух элементов отличаются, проводятся
расчеты на третьем элементе и сравнение трех результатов. Этот процесс продолжается
до тех пор, пока не будет достигнуто соответствие, по крайней мере, между двумя
элементами обработки данных. Процессорные элементы, которые дают
противоречивые (ошибочные) результаты, динамически «штрафуются», то есть «доверие»
к ним становится меньше, и по возможности они используются меньше.
Этот метод может быть расширен с использованием случайной выборки
вариантов функционально эквивалентных аппаратных средств.
Если метод используется на уровне команд, то активность на нем может быть
прозрачной для более высоких уровней, в том числе и для небольшой поверенной
вычислительной аппаратной базы (TSB), на которой можно проверять командный
уровень расписаний, выбора репликационных блоков, заданий разных вариантов
и мажоритарной выборки.
В работе [30] предлагается выполненная на ПЛИС жесткая конфигурация
двухпроцессорной архитектуры с непосредственными связями, которая на макроуровне
представляет собой реализацию репликации и мажоритарной выборки. Оба
процессора получают и обрабатывают одни и те же инструкции одновременно. Аппаратно
реализованная логика проверяет и сравнивает все управляющие сигналы каждой
транзакции на шине. Если обнаружена ошибка, система принудительно вводится
в режим устранения ошибки. Для адекватного противодействия системы
аппаратным троянам должна быть проведена полная верификация TSB — блоков проверки и
устранения ошибок. Метод может быть расширен для бол ьшего числа процессоров,
которые могут быть отдельными ИС или входить с состав одной ПЛИС.
Еще в 1991 году в работе [34] исследовались вопросы обеспечения высокой
надежности и работоспособности, а также сохранения конфиденциальности данных
в больших распределенных системах. Угрозы, связанные с аппаратными троянами,
594
Глава П. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
не рассматривались, однако предложенные методы отказоустойчивости и сегодня
актуальны для противодействия несанкционированным закладкам. Общий подход
предполагает разбиение данных на малые фрагменты так, что каждый из них
содержит достаточно мало информации. Он может быть использован и для хранения
данных, и для их обработки (соответственно, они группируются, как фрагменты
для хранения и для обработки). Репликация фрагментов применяется для
обеспечения надежности системы. Пороговые схемы, подобные схемам «тайного обмена»
(например, [35]), предложены для перекомпоновки хранимых и обрабатываемых
данных. При этом определение функций фрагментации общего назначения
—достаточно сложный и дорогой вычислительный процесс. Подобный механизм может
быть реализован в виде вычислительных элементов на дискретных аппаратных
средствах. В этом случае необходимая TSB включает в себя входы и выходы
обработки и храпения операций
В настоящее время пока нет единого решения, которое может обеспечить
полную защиту от всего спектра угроз и механизмов активации аппаратных закладок
при работе системы. Маловероятно, что такое решение вообще когда-нибудь будет
найдено. Сочетание же контрмер необходимо для борьбы с конкретными классами
аппаратных троянов в конкретных прикладных областях. Эти контрмеры должны
разрабатываться с учетом конкретных систем, в которых они будут применены, а
также с учетом обеспечиваемого уровня защиты. Как показано в работах [10—23],
при разработке любых новых контрмер естественным образом возникают способы
их обхода. Такая «гонка вооружений» в области аппаратных троянов диктует
необходимость использования комплексных «глубоко эшелонированных» подходов
к обеспечению аппаратной безопасности современных электронных систем.
11.3. Проектирование с целью обеспечения
безопасности системы-на-кристалле
11.3.1. Введение в проблему
Особое значение проблема обеспечения безопасности приобретает при
проектировании систем-на-кристалле (SoC). Основная причина здесь заключается втом, что
в отношении разных форм уже имеющих место и теоретически возможных попыток
несанкционированного доступа в SoC на аппаратном уровне все известные методы
послепроизводственного тестирования SoC в отдельности не могут обеспечить
надлежащую защиту. На рис. 11.5а показаны уже известные нам основные угрозы
безопасности аппаратного обеспечения на разных этапах цикла проектирования
и производства микросхем.
Чтобы обеспечить эффективную защиту от таких угроз, при разработке мер
противодействия необходимо в процессе проектирования ввести специальные
механизмы предотвращения подобных атак или облегчения процесса их обнаружения
(или восстановления) в случае атаки. Основные угрозы, которые рассматриваются
в настоящее время в академических кругах и в промышленности, включают атаки,
инициированные аппаратными троянами в форме различных вредоносных
изменений в дизайне; кражу объектов интеллектуальной собственности в аппаратном
11.3. Проектирование с целью обеспечения безопасности системы-на-кристалле 595
обеспечении, как, например, незаконная продажа или изменение IP-ядер ИС;
физические атаки на криптографические системы во время активации трояна,
например, атаки по побочным каналам, атаки, основанные на сбоях, и атаки,
основанные на сканировании Для предотвращения таких атак были предложены
разные методы. Принимая во внимание угрозу аппаратных троянов, в качестве
методов проектирования с учетом безопасности (DfS) был предложен ряд методов,
например: способ устранения редких событий [37] и использование сети кольцевых
генераторов [38] в целях обнаружения аппаратных троянов или хотя бы частичного
препятствия их функционированию. Для пассивной и активной защиты IP были
предложены такие методы, как функция физического неклонирования (PUF) [39],
специальные аппаратные измерения ИС [40] и методы умышленного запутывания
аппаратного обеспечения [41] Что касается крупномасштабных
криптографических атак, то известно о разных мерах противодействия, которые требуют внесения
соответствующих изменений на логическом уровне архитектуры [42] или
электрической схемы [43] В работах [44 45—47] представлены некоторые безопасные
архитектуры сканирования, которые в значительной степени могут препятствовать
атакам по каналам сканирования Все эти методы в совокупности показывают, что
в принципе подходы DfS могут обеспечить достаточно эффективные контрмеры
против подобных угроз.
Г]
Сред тва
[Ж ХИ
с-
те
ВХи
С нлчптные
© зопасный ф Ненадежный
О нобой О Угрозы
/Ко а<| ая\ /►
(И Я ) I И
\ со венн гь J \
а)
сГ)
-I MPS
_.Ртв
SoC
Test control
CoreN
Test Output
6)
Рис. 11.5. Основные угрозы безопасности на разных этапах цикла разработки и
внедрения ИС (а) Безопасная инфраструктура IP (11PS) состыкована
с составляющими ядрами SoC (б)
596
Глава П. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
Рассматриваемый ниже метод DfS проектирования SoC включает в себя ряд
условий и проблем: 1) изменения в структуру каждого IP вносятся во время
проектирования, что значительно повышает трудоемкость работ по проектированию
и увеличивает время до выхода на рынок; 2) ряд требований DfS предполагает
необходимость использования дополнительных аппаратных ресурсов для защиты
от множественных атак, что может приводить к сложностям в проектировании, а
также кдополнительнымтребованиям ктестированию; 3) изменения в конкретном
IP могут быть сопряжены со значительными аппаратными издержками; и 4)
гетерогенная архитектура многих современных SoC затрудняет непосредственный
доступ к DfS, реализованному на уровне ядра. Ситуация усугубляется широким
распространением использования IP-ядер третьих сторон на этапе проектирования
SoC, что усложняет возможности «авторских» изменений структуры. Кроме того,
многие изэтихтехнологий безопасности требуют увеличения площади микросхемы
и ее потребляемой мощности и могут привести к существенному снижению
рабочих характеристик. Например, решение [48] увеличивает площадь и потребление
мощности криптографическим ядром более чем на 200%, а метод [49] приводит
к возрастанию производственных затрат на 38%. Схема DfS, представленная в [45],
приводит к значительному ухудшению производительности, атакже имеетограни-
чения по масштабируемости. Конечно, всем хотелось бы иметь легко внедряемое
IP-ядро, которое будет служить как централизованный модуль безопасности для
получения конечной структуры SoC с комплексными мерами защиты при низких
издержках на проектирование и низкой трудоемкости. Ближе всех к такому
идеальному решению находится IP инфраструктуры для верификации или проверки
SoC [50, 51], но это решение направлено на обеспечение комплексной безопасности
против разных форм атак, как показано на рис. 11.5а.
Ниже рассмотрены технические решения блоков 1Рс развитой инфраструктурой
для обеспечения безопасности SoC, которое авторы [52] назвали IIPS (рис. 11.56).
Такой модуль IIPS может эффективно взаимодействовать с другими
компонентными ядрами в любой SoC путем использования так называемого стандартного теста
встроенного ядра IEEE 1500 (SECT). Он может обеспечить комплексную защиту
от разных атак путем их предотвращения или облегчения процесса валидации
безопасности SoC во время производственных испытаний. Данный централизованный
модуль функционирует как самодостаточное ядро с возможностью его
конфигурирования для дизайнера SoC и может быть автоматически сопряжено с другими
стандартными ядрами в SoC. Ниже мы рассмотрим общую структуру I1PS и
особенности его взаимодействия с другими ядрами, атакже рассмотрим конкретный
пример для трех наиболее типичных режимов атак. В этом же примере будет
рассмотрен и механизм проверки подлинности при активации цепей функционального
сканирования 1Рдля предотвращения утечки информации через незаконный доступ
к цепям сканирования. В нем содержится так называемая физически неклонируемая
функция (PUF), которая является базовой функцией и для определения подлинности
устройства, она же может использоваться для генерирования криптографического
ключа, используя специальную структуру, встроенную в кристалл. Рассмотрим также
и специализированную схему для выполнения валидации надежности аппаратных
троянов. Реализация такой структуры IIPS требует только минимальных изменений
11.3. Проектирование с целью обеспечения безопасности системы-на-кристалле
597
встандартныхфункциональныхядрах и используемых для сопряжения блоках, что
облегчает ее интеграцию на системном уровне. Поскольку I IPS находится вне
сферы влияния других функциональных ядер и активируется только при проведении
тестовых испытаний или при выполнении задач по обеспечению безопасности,
то здесь нет и проблем с увеличением мощности потребления. Для стандартных
«многоядровых» SoC увеличения площади кристалла ничтожны, и еще больше
снижаются при совместном использовании этой же инфраструктуры для многих
других основных элементов безопасности. Основные задачи данного раздела можно
сформулировать следующим образом:
1) представить понятное разработчику SoC детальное описание встроенной
в ИС IP-инфраструктуры MPS, которая должна обеспечивать защиту
микросхемы от множества угроз безопасности;
2) рассмотреть структуру и специфические особенности общего интерфейса
11PS для связи с другими функциональными IP-ядрами SoC с помощью
стандартной архитектуры граничного сканирования SoC [53];
3) обосновать проектные требования к IIPS в части защиты от трех основных
моделей угроз. В частности, рассмотретьособенности организации защиты от:
а) атак, основанных на сканировании, которые восстанавливают (воруют)
секретные ключи из криптографического ядра,
б) возможностей и механизмов изготовления пиратских и контрафактных
микросхем посредством использования физических неклонируемых
функций;
4) рассмотреть конкретный метод от защиты атак аппаратных троянов;
5) представить конкретные результаты моделирования, а также результаты
измерений для валидации функциональности основного модуля I IPS, оценить
необходимые аппаратные затраты.
11.3.2. Описание структуры модуля безопасности
11.3.2.1. Введение в IP-инфраструктуры
Так называемые IP-инфраструктуры (IP) представляют собой набор
специализированных IP-блоков, которые призваны обеспечить качественную функциональную
проверку SoC на предмет безопасности. Так, известная компания Synopsys Inc
предоставляет набор различных IP для верификации, которые могут быть
установлены разработчиком в SoC для проверки определенных протоколов шины [54].
Большинство таких блоков IP используются ответственными разработчиками
интерфейса SoC только в процессе проектирования и не существуют физически
в созданных ими SoC. Также существуют IP, которые фактически являются
встроенными в микросхему модулями, специально спроектированными для облегчения
проведения послепроизводственных испытаний, устранения ошибок разработчика
или для улучшения технико-экономических характеристик микросхемы (процент
выхода, диапазон температур и т.д.). В качестве примеров можно привести
структуры, предложенные в [51], которые используются втестовом испытании SoC: для
оценки частотных параметров [56], для устранения случайной ошибки [57] и для
улучшения характеристик цифро-аналоговых смешанных сигналов [58]. Кроме
598
Глава П. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
того, некоторые фирмы предоставляют подобные продукты для тестирования IP
с целью улучшения возможностей проверки микросхем в составе плат [54].
Увеличенный спрос на встроенную в микросхему специальную логику инфраструктуры
для модернизации процесса проведения испытаний обусловлен наблюдаемым
повышением частоты появления дефектов и случайных ошибок в современных SoC
при прямом масштабировании конструкций микросхем, в отношении которых
стандартное внешнее испытательное оборудование не обеспечивает надлежащее
покрытие или значительно увеличивает расходы и время проведения испытания [55].
Предложенная в [59] инфраструктура IP для обеспечения безопасности имеет те же
исходные принципы проектирования, что и IIP для выявления троянов или
проектной ошибки в SoC. Тем не менее основная ее цель заключается в повышении
безопасности и надежности SoC.
П.3.2.2. Стандарт IEEE 1500
Архитектура большинства современных SoC ограничивает возможности извне
контролировать и наблюдать за внутренними функциональными блоками.
Чтобы обеспечить эффективную проверку всех основных IP-ядер на уровне
микросхемы, необходимо в состав аппаратуры SoC включить специальную
логику инфраструктуры еще на этапе проектирования. С другой стороны, повторное
тестирование становится неотъемлемой частью повторного использования IP
в разработке SoC [60]. Это вызывает необходимость создания стандартного
протокола такого тестирования, связанного с программным обеспечением
методологии тестирования, чтобы разные IP-ядра могли быть протестированы в единой
среде тестирования и чтобы наборы тестов на уровне каждого ядра, созданные
разработчиком ядра, могли бы легко масштабироваться на уровень SoC. Так вот
IEEEStd. 1500 и является таким специально разработанным стандартом для
проведения испытаний.
Стандарт IEEE Std. 1500 [62] содержит две части: (1) архитектуру тестовой
обвязки ядра, которая необходима для организации доступа к встроенным ядрам; и
(2) язык тестирования ядра (CTL) [61], используемый для описания информации
о тестируемом ядре. Для выполнения требований стандарта каждое ядро IP в SoC
должно иметь свою тестовую обвязку. Обвязка обычно предоставляет собой одну
ячейку так называемого регистра границы для каждого функционального порта
входа/выхода, где все ячейки этого регистра границы называются Регистром
границы обвязки (WBR). Она также содержит Регистр команд обвязки (WIR) и Регистр
пропуска обвязки (WBR). На рис. 11.6 показана структура интерфейса обвязки ядра
высокого уровня и обязательные компоненты обвязки ядра.
Сконфигурировав функциональные ядра WIR в SoC, все WBR затем могут
быть последовательно соединены разными способами, чтобы обеспечить четыре
основных режима эксплуатации SoC: нормальный режим, режим, обращенный
«внутрь» для проверки ядра, режим, обращенный «вовне» для проверки взаимного
подключения, и режим обхода.
Тестовый доступ к встроенным в SoC ядрам обеспечивается обвязкой ядра и
встроенным в микросхему так называемым механизмом тестового доступа (ТАМ).
Определяемый
пользователем
порт для проверки
^!
i Дополнительный параллельный
порт обвязки (WPP)
{ WPC | |
Параллельный! J
/О
ВХОД |
1 WPI )-►
1 v»' hf
Последова- J
тельный вход '
Ядро
Wrapper
I Параллельный
■ выход
обвязки
-^| WPO ~1
обвязки '_ А
+С
WSO
I
Последова-
I тельный выход
i обвязки
С
WSC
А/,
Требуемый ' jni" г~
последовательный I -бв ки !
порт обвязки (WSP)
а)
^О
Стандартный порт
для подключения
Функциональные
входы
Функциональные
выходы
WSI
Ядро
FO
О FI
Активаторы
тестирования
WBP
WIR
т
7
WSC
б)
Функциональные
выходы
Функциональные
входы
WSO
Рис. 11.6. Структура стандарта IEEE 1500: транзитные терминалы обвязки ядра(я); обязательные компоненты обвязки (б) [6UJ
1
I
1
rs
I
!
«л
I... «о
Щ 600 Глава 11. Основы проектирования кибербезопасныхмикросхем и систем-на-кристапле
На рис. 11 6л показаны два способа получения доступа к ядрам: обязательный через
порты последовательного вывода данных обвязки (WSP) и дополнительный через
порты параллельного вывода данных обвязки (WPP) WSP обеспечивает однобитовый
порт для данных испытания (WSI/WSO) вместе с тестовой синхронизацией (WRCK)
и контрольными сигналами (WSC), в то время как WPP имеет большую разрядность
для более эффективного исполнения тестов.
Следует отметить, что стандарт IEEE Std 1500 не предполагает использование
порта WPP, следовательно, ответственность за проектирование данного порта лежит
на провайдере ядра По этой причине в цитируемой работе [52] MPS был
спроектирован исключительно с использованием WSP Здесь также не рассматриваем разные
варианты архитектуры параллельного ТАМ. Если предоставлена определенная
структура параллельного ТАМ, то масштабирование теста безопасности от уровня
ядра до уровня SoC может происходить по той же методологии, что и
масштабирование традиционного испытания ядра с доступом к параллельному испытанию.
11.3.3. Структура модуля IIPS
Блок-схема модуля MPS представлена на рис. 11.7.
Она состоит из главного автомата (M-FSM), который контролирует рабочий
режим MPS, FSM включения цепи сканирования (SE-FSM), для предоставления
индивидуального контроля над активацией цепей сканирования в SoC, и модуля
управления тактовыми импульсами для формирования необходимых тактовых
и контрольных последовательностей сигналов (что необходимо для выполнения
проверки подлинности ScanPUFu обнаружения возможных аппаратных троянов,
основанных на параметрах временной задержки прохождения сигнала) Диаграммы
перехода состоянии M-FSM и SE-FSM показаны на рис 11.8.
IIPS RSTN
PLL
FCLK
Г
О.
II Линия
I 'аапмгкки
Cat ireWR
—i
Up iteWR
Sel€ W
WSI
WRS. N
IIPS
ScanPUF
. TroiDet 1 Главный
' FSM
SC ENn
Рис. 11.7. Блок-схема модуля IIPS, показывающая еговзаимосвязьсдругими IP-ядрами
в SoC, с использованием архитектуры пограничного сканирования
11.3. Проектирование с целью обеспечения безопасности системы-на-кристалле 601 )))
^ #
Рис. 11.8. Диаграммы перехода состоянии главного FSM в IIPS (а) и встроенный
FSM контроля включения сканирования (б)
При включении MPS получает стандартные тестовые вводы SoC из порта
последовательного вывода данных обвязки (WSP) (выходной контакт WSO здесь не показан)
Для запуска процесса проверки подлинности ScanPUF'и обнаружения аппаратных
троянов в качестве выходных сигналов MPS отправляет единый сигнал включения
цепи сканирования на каждое функциональное I Р-ядро и заменяет исходнуютесто-
вуюсинхронизацию WRCKwaCLK, сигнал которого генерируется внутри MPS Кроме
того, сигналы контроля тестирования ShifiWR и CaptureWR, которые применяются
к ядрам, заменяются на сигналы ShifiWRTD и CaptureWRTD во время процесса
обнаружения аппаратныхтрояновдля автоматического приема тестовых ответов
Короче, 11PS служит как линейный транслятор контроля тестирования Входные данные
теста SoC поступают на 11PS, и IIPS генерирует рабочую тестовую синхронизацию и
контрольные сигналы, которые применяются кядрам Во время нормального
тестирования тестовые сигналы автоматически сохраняются в 11PS Обычно используется
единственный базовый функциональный сигнал синхронизации, и многочисленные
дополнительные области сигналов синхронизации при необходимости могут быть
адаптированы модулем управления сигналами синхронизации
После включения IIPS М-FSM запускается из состояния IDLE Специальная
последовательность векторов, примененная на WSP, может привести M-FSM в
состояние SC_ENдля обеспечения активации цепи сканирования. После
осуществления активации цепи сканирования M-FSM можно установить в состояние ScanPUF
или TrojDet для выполнения проверки подлинности ScanPUF или обнаружения
аппаратного трояна соответственно
602
Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
В этой структуре состояние SCiiW предшествует состояниям ScanPUFn TrojDet,
потому что обнаружение ScanPUFu аппаратного трояна требует использования, как
минимум, одной активной цепи сканирования. Для того чтобы М-FSM
переключилось между разными функциями обеспечения безопасности, требуются конкретные
последовательности векторов, действующие как механизмы проверки
подлинности, а также предотвращающие непреднамеренную активацию функции. При
выполнении каждой функции IIPSM-FSMостается в соответствующем состоянии;
когда задача выполнена, M-FSM можно сбросить до состояния IDLE при помощи
сигнала сброса IIPSIIPSRSTN. Состояния SCLOCK и TDLOCK являются двумя
состояниями блокировки, которые поддерживают тестирование SoC посредством
цепи сканирования, а также тестирование неисправности типа неверной задержки.
При деактивации 11PS или при нахождении 11PS в состоянии блокировки эти же
неизмененные испытательные сигналы поступают па другие функциональные ядра.
Во время выполнения функций по обеспечению безопасности 11PS измененные
(в ScanPUFn TrojDet) или неутвержденные (в SCEN) сигналы должны быть
применены к функциональным ядрам.
Все SoC, которые соответствуют стандарту IEEE Std. 1500, имеютстандартный
активный низкий сигнал сброса испытания WRSTN. Поскольку входные данные
теста WSP, как правило, повторно используютфункциональные входы микросхемы,
WRSTN необходимо различать режим тестирования и режим функционирования
путем интерпретации входных данных как сигналов тестирования и последующей
конфигурации тестовой инфраструктуры, а также распространения тестовых
данных. Аналогичным образом, необходим только один дополнительный входной
штырек IIPSRSTN на SoC, чтобы направить сигнал сброса с активным нижним
уровнем для 11PS. Активный I IPS RSTNотключает 11PS, устанавливая M-FSM всо-
стояние IDLEh выключая все выходные сигналы. IIPSRSTNm WRSTN совместно
определяют четыре рабочих режима для SoC:
1) {IIPS RSTN, WRSTN) — «00», основной функциональный режим;
2) {UPS RSTN, WRSTN} = «01», основной режим испытания SoC;
3) {UPS RSTN, WRSTN} = «11», «продвинутый» режим тестирования SoC, для
которого требуется активная цепь сканирования ядра для быстрой проверки
неисправности типа задержки;
4) {IIPS RSTN, WRSTN} = «10», режим выполнения заданий по обеспечению
безопасности MPS.
В режиме (I) и (2) 1 IPS не включается. Поскольку режим (2) может выполнять
только базовое тестирование SoC, если цепи сканирования ядра отключены, а
тестирование неисправности типа задержка не поддерживается. Режим (3) позволяет 11PS
проводить тестирование SoC, основанное на цепи сканирования, и тестирование
неисправности типа задержки. Одно из требований кданной процедуре заключается
втом, что 11PS не должно иметь ненужных (лишних) переходов состояния, чтобы
избежать влияния на нормальное выполнение процесса тестирования. Например,
при тестировании на основании сканирования IIPS должно включать цепи
сканирования по запросу и затем «не выполнять» ничего в течение остального периода
выполнения тестирования. Если так случается, что M-FSM переходит в состояние
ScanPUF или TrojDet, то тестовая синхронизация WRCK и сигнал смещения ска-
11.3. Проектирование с целью обеспечения безопасности системы-на-кристалле 603
нирования ShifiWR будут видоизменены, что приведет к неправильным ответам
при тестировании. Аналогично, когда выполняется тестирование неисправности
типа задержки, MPS должно быть сконфигурировано в состоянии TrojDet, чтобы
сформулировать соответствующий сигнал синхронизации, без дальнейшего
перехода состояния. Для достижения такого состояния «функциональной блокировки»
SCLOCKm TD LOCK добавляются в диаграмму состояний М- FSM для тестирования
на основании сканирования и тестирования неисправности по типу задержки,
соответственно. В состоянии блокировки удерживаются (сохранятся) необходимые
выходные сигналы, но абсолютно все переходы состояний запрещены, за
исключением сброса всего MPS до IDLE с IIPSRSTN. В частности, в состоянии SCLOCK
MPS поддерживает статус сигналов цепи сканирования, определенный в состоянии
SCEN. Аналогично, сигналы синхронизации и тестовые контрольные сигналы
в состоянии TrojDet будут доступны в состоянии TD_LOCК для режима быстрого
тестирования неисправности типа задержки SoC.
11.3.4. Проектирование функций безопасности IIPS
11.3.4.1. Модели атак и стратегии по устранению их последствий
а) Атака, основанная на использование канала сканирования в криптографических
системах.
Цепи сканирования являются самой распространенной чертой инфраструктуры
DfT в современных ИС. Они служат в качестве основного средства послепроизвод-
ственного контроля и стандартного тестирования ИС, потому что могут обеспечить
высокое тестовое покрытие с помощью достаточно простой структуры. Цепьсканиро-
вания также облегчает разработку и поддержку аппаратного обеспечения микросхемы
путем подключения к JTAG интерфейсу для выявления встроенного в микросхему
возможного трояна [63]. Тем не менее цепи сканирования становятся «палкой о двух
концах», когда речь заходит об обеспечении безопасности аппаратного обеспечения,
например, криптографических процессоров или ASICs. Дополнительные
возможности контролируемости и наблюдаемости, которую могут обеспечить цепи
сканирования, вто же время могут помочь высококвалифицированному злоумышленнику
раскрыть внутреннюю секретную информацию (например, криптографический
ключ) или промежуточные данные. Предыдущие исследования [46] показали, что
используя AES попеременно в функциональном режиме и в режиме сканирования,
промежуточные вычисления каждого периода синхронизирующих импульсов могут
наблюдаться также и через цепь сканирования. При атаке с использованием
«открытого» текста секретный ключ в этом случае можно легко обнаружить.
Для предотвращения доступа к цепям сканирования для несанкционированных
пользователей были предложены несколько разных безопасных архитектур
сканирования. Общий принцип большинства этих методов заключается в реализации
специального механизма проверки подлинности для предотвращения утечки
любой критически важной информации, вызванной незаконным доступом к каналу
сканирования. В частности, структура сканирования в [44] маскирует выход
сканирования псевдопроизвольными числами, тогда пользователи не могут встроить
правильный проверочный ключ в свои тестовые векторы, в [45] засекречивает
604
Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
элементы сканирования, если не удалось успешно перейти в безопасный режим
тестирования. Защита сканирования, основанная на небольшихаппаратных затратах
при проверке подлинности, была предложена в работе [47], где выход сканирования
коммутируется, до тех пор, пока проверка подлинности не будет пройдена. В отличие
от предыдущих подходов в [46] предлагают метод изолирования важных реестров
данных (например, содержащих ключи), когда микросхема используется в
небезопасном режиме. В MPS [52] авторы используют Vim-Scan, предложенный в [71], но
с небольшими изменениями, направленными на улучшение эффективной защиты
безопасности. Это сделано в основном на основании того факта, что [46] не требует
никаких структурных изменений в цепях сканирования, кроме тривиальной
настройки интерфейса, следовательно, сводя к минимуму структурные модификации в
функциональных ядрах SoC для упрощения процесса. Метод, предложенный в [71],
также отличается хорошей масштабируемостью по сравнению с другими подходами,
его можно с успехом применять для микросхем различной степени интеграции.
б) Методы защиты прав на интеллектуальную собственность в аппаратном
обеспечении.
Передача этапа изготовления микросхем сторонним производителем в
конечном итоге приводит к появлению опасных неконтролируемых факторов в
производстве ИС, а именно созданию условий для подделки, клонирования и неучтенного
производства как самих микросхем, так и электронных систем на их основе [65].
Еще в 2011 году известный информационно-аналитический провайдер
информации 1HS сообщил о потенциальном риске, оцениваемом в 170 млрд долларов
в год из-за того ставшего известным факта, что пять самых распространенных на
рынке типов микросхем по сообщениям были клонами (подделками), включая ИС
микропроцессоров и схем памяти [66]. Известно, что данные ИС широко
использовались в коммерческой и военной сферах. Понятно, что такие поддельные ИС редко
соответствуют стандартам качества и, как правило, вызывают серьезные проблемы
при их использовании, особенно всистемахсдлительными сроками эксплуатации.
Все это может приводить к функциональным неисправностям электронных
устройств у потребителя, катастрофическим последствиям в сфере военной и
космической техники, а также к непоправимому урону репутации продавцов
оригинальных ИС. Поэтому проверка подлинности устройства рассматривалась как
основной эффективный метод борьбы с попаданием поддельных ИС в
эксплуатацию. Изготовители здесь часто используют метод уникального
идентификационного номера, присваивая каждой ИС, спроектированной «законным» образом,
уникальный идентификационный номер устройства и юридически регистрируя его
в базе данных продавца, пользователи могут проверять подлинность изготовленной
ИС у этого продавца и, таким образом, активировать контролировать ситуацию.
Следовательно, произведенные сверх нормы и поддельные ИС (клоны) могут быть
выявлены еще до их попадания к пользователю.
Тем не менее ID-устройство, которое хранится в цифровом виде, тоже не
является безопасным или защищенным от постороннего высококвалифицированного
вмешательства. Для идентификации хранящегося ID могут применяться как инва-
зивные, так и неинвазивные методы взлома [74], и впоследствии такое клонируемое
устройство может быть в принципе запрограммировано с тем же ID.
11.3. Проектирование с целью обеспечения безопасности системы-на-кристалле 605
Поэтому поставщики микросхем ответственного назначения иногда используют
так называемый профильный «отпечаток» оригинальной микросхемы или так
называемые физически неклонируемые функции (PUF). PUF становится одним из
основных средств гарантированного обеспечения безопасности, которые
используют присущие только оригиналу изменения параметров процессов, по которым эта
микросхема была изготовлена, например статистические характеристики взамен
задержек прохождения сигналов в критических путях или разброс пороговых
значений транзисторов в ячейках SRAM, в итоге формируется уникальный профиль
защищаемого устройства. Поскольку данные профили извлекают из самой
оригинальной схемы ИС, и они обусловлены произвольными (неконтролируемыми)
факторами во время производства на известном заводе, они не могут быть
продублированы взломщиком. Кроме того, хорошие PUF обладают высокой степенью
уникальности и повторяемости и, таким образом, способны надежно идептифи
цировать каждую отдельную ИС.
Для интегрирования такого PUF в общую инфраструктуру 11PS не требует
существенного увеличения площади кристалла с учетом как самой схемы PUF, так и
управляющей логической схемы для генерирования профиля. Но необходимо,
чтобы генерирование соответствующих тестов и получение профиля соответствовали
стандартному процессу тестирования SoC, так как одна из целей проектирования
MPS заключается именно в обеспечении стандартного процесса, соответствующего
стандартному протоколу испытания, чтобы совместить решение задач по
обеспечению безопасности с процедурой тестирования и путем использования единого
языка описания тестирования ядра (CTL). С учетом данных требований, была
использована архитектура ScanPUF, представленная в [67], которая имеет
сверхнизкие стандартные затраты PUF и высокую степень надежности, так как PUF-
схема практически является описанием уже существующих цепей сканирования
в функциональных ядрах.
в) Особенности организации атак через аппаратные трояны.
Рассмотрим более подробно особенности организации кибератак через
аппаратные трояны, осуществляемых посредством троянов, внедренных в цикле
производства ИС. Данная концепция произвела революцию втрадиционном понимании
безопасности микросхем, которая обычно рассматривалась только в контексте
программного обеспечения и вычислительных сетей. Такие атаки могут
представлять еще более опасные угрозы, так как вредоносное аппаратное обеспечение может
с легкостью обходить все известные традиционные методы защиты, основанные на
программном обеспечении. Опасность таких аппаратных троянов заключается в их
скрытом характере, что делает ихобнаружение невероятно сложным и практически
невозможным во время традиционного тестирования ИС. Это обусловлено тем, что
проектирование конкретных условий срабатывания аппаратного трояна целиком
находится во власти взломщика. Тем более что конкретное срабатывание можно
создать таким, чтобы его было сложно выполнить при стандартном
функциональном или произвольном тестировании в течение определенного периода времени,
учитывая огромное пространство подлежащих проверке ресурсов (например,
невероятно большое количество управляющих и командных сигналов внутри SoC),
которое может использоваться для создания условия срабатывания.
606
Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
Как было отмечено выше, на сегодняшний день были предложены различные
методы обнаружения аппаратных троянов, включая методы, основанные на
логике тестирования и на анализе побочных каналов. Метод IIPS исключает подход,
основанный на логике тестирования, по двум причинам.
Во-первых, в целом считается, что «умно» спроектированные аппаратные
трояны (например, последовательные аппаратныетрояны, которые для активации
требуют выполнить длинную последовательность событий) невероятно сложно
обнаружить при использовании логики тестирования, так как для обнаружения
трояна он должен быть полностью активирован, что представляет собой большую
проблему из-за сложного механизма его активации. Без создания анализа
определенной модели срабатывания обнаружение аппаратного трояна не может быть
гарантировано даже при наличии грамотно сформулированныхтестовых векторов.
Во вторых, написание и последующая практическая реализация «грамотных»
тестовых векторов внутри микросхемы требует больших затрат времени и людских
ресурсов; вто же время подход, основанный на логике тестирования с внешним вводом
векторов можетбыть легко реализован при наличии испытательной инфраструктуры
для нормального тестирования (с использованием например, архитектуры IEEE 1500).
Среди различных методов обнаружения троянов, основанных на анализе
побочных каналов, следует обратить внимание на метод, основанный на анализе
комбинационной задержки прохождения сигналов [68]. Во-первых, для обнаружения
аппаратного трояна данным способом обычно не требуется активация полезной
нагрузки аппаратного трояна, не требуется также обязательное переключение схемы
трояна; дополнительная задержка из-за емкостной нагрузки схемы аппаратного
трояна может привести к обнаружению этого трояна. Этот метод имеетопределенные
преимущества перед методами, основанными на анализе переходного тока, которые
требуют обязательного наличия переключений в схеме аппаратного трояна. Во-
вторых, измерения величины задержки прохождения сигнала с высокой точностью
и небольшими затратами можно осуществить с помощью инфраструктуры внутри
микросхемы, и такая инфраструктура дополнительно может также использоваться
для выполнения тестирования отказов по типу задержки. В данном разделе был
использован метод развертки синхронизирующего сигнала, предложенный в
работе [69] для описания задержек прохождения сигнала.
Как мы уже отмечали выше, типовой модуль MPS предоставляет собой
специфическую инфраструктуру, которая необходима для точного описания задержки
прохождения сигнала, и полученные результаты могут дальше обрабатываться,
с использованием статистических методов анализа для построения в итоге
соответствующего профиля с целью обнаружения аппаратного трояна.
11.3.4.2. Примеры реализации простейших безопасных структур SoC
а) Активация цепи сканирования, основанной на проверке подлинности.
Типовая диаграмма состояний SE-FSM показана в круге на рис. 11.8 I IPS
генерирует внешний сигнал включения цепи сканирования SC_EN\ib [I; TV], где N—'лпз
количество функциональных ядер) для каждого функционального ядра. Блокировка
цепи сканирования достигается путем подачи соответствующих сигналов как для
входа, так и выхода сканирования, если SC EN. неактивен.
11.3. Проектирование с целью обеспечения безопасности системы-на-кристалле 607 111
SC EN
WS1
ш
Ядро
-\ WBY |-
Регистр команды
обвязки (WIR1
WS0
Порты контроля обвязки
(WCP)
Рис. 11.9. Структура защиты цепи сканирования функционального ядра с SC_ EN
На рис. 11.9 показано управление на входе сканирования и на выходе
сканирования ядра, соответствующего IEEE 1500. Блокирование входа и выхода этой
цепи сканирования может эффективно препятствовать любым незаконным
пользователям в получении контроля и организации «шпионского» наблюдения через
цепь сканирования.
В работе [47] выбор был сделан в пользу контроля только выхода
сканирования, что, по нашему мнению, все еше оставляет возможность для незаконных
пользователей использовать канал сканирования в произвольном состоянии для
несанкционированного управления микросхемой и наблюдения состояния
основных функциональных выходов, а также для облегчения операции извлечения
криптоключа Альтернативный способ организации процедуры контроля доступа
к цепи сканирования — это пропускание SE включения внутреннего сканирования
ядра, однако это может нарушить сигнал синхронизации SE, который, как правило,
является одним из критических путей в SoC
По умолчанию, обычно заданное логическое значение в SC_EN равно нулю,
следовательно, все цепи сканирования обычно отключены, а это ядро может
работать только в режиме базового функционирования Даже если цепь сканирования
последовательно соединена с регистром границы обвязки (WBR) во время
тестирования, то только логические значения 0 будут сканироваться и перемещаться
из цепи сканирования Чтобы выполнить тестирование на базе сканирования или
обеспечить решение IIPS — задачи по организации сканирования, начальный этап
сканирования в любом случае необходим для активации необходимых цепей
сканирования ядра до проведения процедуры тестирования. Это может быть сделано
только тогда, когда М- FSM находится в состоянии SCEN.
Для включения доступа к цепям сканирования каждого функционального
ядра последовательность входных векторов, характерных для ядра, должна быть
608
Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
предоставлена в тестовом интерфейсе WSP, чтобы перевести SE-FSM в требуемое
конкретное состояние активации сканирования, например, Core1SCENдля
активации цепи сканирования ядра I. Во время процесса активации цепи сканирования
предварительно определенная входная последовательность подтверждения
подлинности отличается для разных цепей сканирования, следовательно, сама по себе уже
может считаться ключом активации сканирования для каждого ядра. После каждой
активации М- FSM будет возвращаться к SCINIT, ожидая следующего запроса на
активацию цепи сканирования. Тогда SCEN. включенной цепи сканирования
зафиксирована, и может быть отключена только активной IIPSRSTN.
б) Особенности использования метода ScanPUF.
На рис. 11.10я графически в упрощенном виде показана концепция
реализации метода ScanPUF. Основная идея здесь заключается в использовании
произвольных вариаций Бремени задержки прохождения сигналов в путях сканиро
вания, а именно в путях между соседними триггерами, когда они объединяются
в цепь сканирования. По сути, вся такая цепь сканирования является одним
большим сдвиговым регистром. Когда сформирован очередной тестовый вектор,
то чтобы гарантировать успешную фиксацию каждым последующим триггером
значения информации предыдущего триггера, это новое значение должно быть
конкретно указано вокне настройки ((хш )до начала фазы нарастания тактового
сигнала.
Это означает, что период смещения тактового сигнала должен быть не меньше
суммарного значения / + / d + txlu, где tM — это задержка «clock-to-Q» триггера,
a t d — это комбинационная задержка распространения сигнала из предыдущего
триггера, которая может включать, в том числе, и суммарную задержку
взаимоподключения и буферизации. Меньший тактовый период приведет к нарушению
настройки. Пути сканирования внутри функционального ядра могут быть разделены
на разные группы, но при этом пути сигналов в каждой группе должны иметь очень
сопоставимые (близкие) задержки. Тогда в каждой такой группе задержки
прохождения сигнала могут быть смоделированы как единая номинальная задержка (/ )
плюс произвольное изменение (разброс) внутри кристалла (8, / — это индекс пути
сканирования) с гауссовым распределением.
Если же использовать сигнал синхронизации со сдвигом tM + t d + (хш
(обозначается как номинальный период захвата сигнала синхронизации /0), то в
половине триггеров сканирования возможно возникновение ошибки установки; а
состояние триггеров, приводящих к неисправности, в цепи сканирования, зависит
от конкретной микросхемы и зависит от хаотических изменений задержки внутри
кристалла, зависящих от технологических разбросов параметров конкретного
процесса изготовления ИС.
В итоге мы получаем профиль PUF, т.е. ответ микросхемы в конкретный период
захвата сигнала синхронизации. Для более детального изучения гауссовых
изменений времени задержки среди разных путей сканирования период захвата сигнала
синхронизации можетбыть немного изменен в пределах/fl небольшими под этапами
для получения большего количества подобных профилей. Генерирование итогового
профиля может осуществляться в каждой группе по отдельности. Следует отметить,
что генерирование профиля ScanPUF обычно выполняется следующим образом:
11.3. Проектирование с целью обеспечения безопасности системы-на-кристалле 609
Период
генерирования
профиля
7й
\
Последний сдвиг Генерирование Захват ответа
инициализации цепи профиля запуска
сканирования
1
\
Окно
н poi
* *
Окно
у* жания
" *
Неопределенный
<Ь-<1
б)
Рис. 11.10. Принцип работы ScanPUF реализованого в цепях сканирования IP-
молупем IIPS- принцип генернргтпния профиля (а)- генерироиание
синхронизирующего сигнала и время релевантных сигналов (б)
1) Инициализация цепи сканирования В режиме тестирования (режим
смещения сканирования) сканирование проводится в последовательности
переменных O's и Ps при нормальной (стандартной) тестовой синхронизации
После выполнения данного этапа каждая пара смежных выходов будет иметь
разные значения.
2) Генерирование профиля. Здесь запуск фазы нарастания тактового сигнала f
осуществляется позже, чем будет сгенерирована последняя фаза нарастания
в инициализации цепи сканирования. Поскольку обычно предполагается,
что каждый триггер совершает переход в другое состояние, то те триггеры,
которые удерживают «старые» значения, указывают на нарушения настройки
из-за относительно длительной задержки предыдущего пути сканирования
3) Распространение профиля. Полученные значения ответных битов сдвигаются
через выходной портсканирования с нормальной тестовой синхронизацией
Для успешного выполнения процедуры тестирования ScanPUFaocTaT04HO
провести операции сдвига сканирования с выделенным сгенерированным сигналом
синхронизации Следовательно, происходит утверждение ShiftWR и применение
(((610 Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
ко всем функциональным ядрам на протяжении всего процесса генерирования
профиля для обеспечения сдвига сканирования. Чтобы сгенерировать CLKc
надлежащим циклом захвата профиля, входные данные должны подтвердить 1 IPS факт
завершения инициализации сканирования. Если тестовый вход CaptureWRSoC
(одна из строк инструкции «последовательный контроль обвязки») не используется
во время реконфигурации SoC или сдвига сканирования, то это можно считать
сигналом подтверждения. Фактические сигналы CaptureWR, отправленные на
встроенные ядра, отменяются, потому что операция захвата не требуется во время
выполнения ScanPUF.
Формирование сигнала в процессе захвата профиля показано на рис. I I.I06.
Логика генерирования сигнала синхронизации, показанная на рис. 11.106,
функционирует следующим образом. В начале процесса ScanPUF формируется
RSTN, которое устанавливает SEL на значение 0. Для смещения сканирования
(CLK=WRCK) применяется нормальная тестовая синхронизация WRCK, в то
время как ShifiWR активно на протяжение всего процесса ScanPUF и
применяется ко всем функциональным ядрам.СарШге^Сформируется перед последним
смещением в инициализации сканирования и удерживается в течение одного
цикла, указывая на завершение процесса инициализации сканирования. Таким
образом, вместе с фазой нарастания синхронизирующего сигнала последнего
сдвига CaptureWR фиксируется триггером, переводя SEL в значение I, чтобы CLK
переключалось в WRCKd (версию WRCKco сдвигом фазы). Степень смещения
фазы настраивается таким образом, чтобы соответствовать периоду захвата t .
WRCK
Грубый контроль
WRCK
ConfigGn
I—' Sinl
4t>
Точный контроль
i>i
WRCK d
ConfigGn
Sout
Рис. 11.11. Функциональная схема блока программируемой задержки |70|
11.3. Проектирование с целью обеспечения безопасности системы-на-кристалле 6
Перед портом тактовых сигналов триггера добавлены буферы для включения
небольшой положительной задержки для обеспечения гарантии того, что
синхронизирующий импульс цикла захвата находится в приемлемом диапазоне ширины,
поскольку чрезмерно узкий синхронизирующий импульс может не успеть
зафиксировать данные или может искажаться. Затем используется WRCK d, пока ответ
PUF полностью не сместится через WSO.
В результате итоговый (синхронизирующий) сигнал захвата формируется путем
его переключения между двумя синхронизирующими каналами, со сдвигом фазы,
осуществляемым путем использования блока программируемой задержки (PDL),
предложенной в [70], как показано на рис. 11.11.
В этом устройстве также имеются блоки контроля «грубой» задержки и «точной»
задержки, которые различаются обычно на время, «вносимое» задержкой
буферного устройства. Общая задержка можетбытьопределена путем последовательной
загрузки контрольных триггеров с одного бита в каждом блоке как логическое
значение 1. «Жесткий» контроль и «мягкий» контроль совместно обеспечивают
более точное определение времени задержки в широком диапазоне значений при
низких аппаратных затратах.
в) Обнаружение аппаратных троянов методом анализа задержки прохождения
сигнала.
На рис. \\.\2a показано графическое пояснение конкретных особенностей
метода развертки синхронизирующего сигнала.
Если рассматривать только один комбинационный путь в микросхеме, то путем
его активации втриггере, последующего «захвата» выхода в требуемом месте
(например, первичный выход или триггер) синхронизирующим сигналом определенной
частоты, сравниваются численные задержки распространения пути и тактового
периода.
При развертке частоты синхронизирующего сигнала все конкретные задержки
распространения по анализируемом пути в микросхеме можно распределить по
разным группам (накопителям), где каждый такой накопительдействуеттолько лишь
для небольшого временного периода, определяемого минимальным разрешением
развертки синхронизирующего сигнала. Формирование эффективных тестовых
векторов для активации максимального количества путей может быть достигнуто
только при использовании существующих алгоритмов САПР и стандартных
инструментов для определения временных разбежек и разбежек значений задержки
прохождения сигнала [69].
Надо сказать, что в работе [52] достаточно подробно описана методология
формирования этих синхронизирующих сигналов, которая может сгенерировать все
необходимые соответствующие синхронизирующие сигналы и все необходимые
сигналы управления испытаниями внутри SoC для обеспечения программной
поддержки тестовых схем типа «запуск-при-захвате» (Launch-On-Capture) (LOC)
и «запуск-при-сдвиге» (Launch-On-Shift) (LOS). При выявлении аппаратных
троянов с использованием развертки сигнала синхронизации эти средства мгновенно
моделируют последствия срабатывания аппаратных троянов в виде
«неисправности по типу задержки прохождения сигнала». Результаты испытаний по всем
узлам схемы собираются для последующего обобщенного статистического анализа
(612 Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
с целью выявления всех возможных аппаратных троянов Надо отметить, что
авторы [52] обеспечивали возможность настройки синхронизирующей частоты для
поддержания развертки на широком диапазоне, пытаясь покрыть «критические»
и «некритические» пути даже с очень короткими задержками
Р^о
Pd,
pd3
Pdm2
pdm ,
pd
H m
9
m
ДЛ
Раб
ПИЩИ
медля с
eKHvO
a)
Захват в циональном
режиме П
для
CLK
^un/~u~i_
Работа в фук1
для
цний сдвиг
таное Ч
CLK^1
нальном режиме
.^анияу1
Захватv2
'"нкционалыюм
Запуск при захвате
Запуск при сдвиге
б)
Рис. 11.12. Популярное (не для злоумышленников) пояснение метода
формирования синхронизирующих импульсов для обнаружения аппаратного тро-
яна |69| (а) Обнаружение аппаратного трояна через мониторинг сдвига
задержки путем наблюдения зафиксированного значения при
развертывании синхронизирующего сигнала в двух возможных схемах запуска (б)
Описание задержки прохождения сигнала — это обычно тест с двумя векторами
(шаблонами), который включаетодин вектор для инициализации входов, а второй
вектор — для активации перехода на заданных путях. Обозначения LOC и LOS
фактически означают два пути формирования второго тестового вектора В
частности, LOC использует функциональный результат первого тестового вектора (У0)
в качестве второго вектора (V,), а именно:
V0 = {PI0,PPI0};
К = {р'о^РР^Л
11.3. Проектирование с целью обеспечения безопасности системы-на-кристалле 613
где PIозначает первичный вход, PPI — псевдопервичные входы, т.е. внутренние
элементы, сохраняющие свое состояние, и/рр/— это булева зависимость PPIот
{PI, PPI).
В данном случае схема должна работать в функциональном режиме — и во время
цикла генерирования V и во время цикла захвата, поэтому режим активации
сканирования (сдвиг) может быть отключен перед выполнением цикла генерирования
Vtv\ затем включаться снова после осуществления цикла захвата, как показано на
рис 11 Мб Можно просто сказать, что время активации сканирования должно
просто соответствовать частоте тестовой синхронизации и не должно зависеть от
цикла захвата С другой стороны, схема «запуск-при-сдвиге» (LOS) сдвигает первый
тестовый вектор на один разряд для создания второго вектора, который уже
устанавливает жесткое требование для длительности времени активации сканирования,
как показано на рис. I \.\10. Полому время oOpaOoiKu режима акшьации
сканирования ограничено длительностью периода захвата синхронизирующего сигнала
На рис. I I.I3 показаны функциональная схема стандартного генератора
синхронизирующих сигналов, а также пояснение особенностей применения метода
Основная схема генератора синхронизирующего сигнала схожа со схемой
генерирования синхронизирующего сигнала ScanPUF
ShiftWR I
RSTN-
Sharedw/
ScanPUF
CLK
D
>
Q
REC SE f
I
ShiftWR
LOC
1-
<t<l
at.
a) 6)
Рис. 11.13. Пояснения метода синхронизирующих сигналов: схема генератора
синхронизирующих сигналов (аУ составляющие никл генерирования
синхронизирующего сигнала (б)
Однако в данном случае как ShiftWR, так и CaptureWR используются для
контроля MPS, и действительные тестовые контрольные линии ShiftWRTD и
CaptureWR TD, которые направляются в ядра, формируются MPS В частности
ShiftWR используется для подтверждения завершения процедуры инициализации
тестирования, удерживая низкое логическое значение в течение одного цикла
после выполнения последнего сдвига для V0. CaptureWR используется для разнесения
сигналов LOC (CaptureWR=\) от LOS (CaptureWR=0).
Во время формирования синхронизирующего сигнала нарастание фронта SEL
указывает на приход запускающего фронта синхронизирующего сигнала, а нарас-
Л Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
тание RECSE означает формирование фронта сигнала захвата. В то время как для
LOC и LOS, а также включение сканирования ShiftWR TD возвращает уровень I
с RECSE после захвата, ShiftWRTD в LOC отменяется вместе с ShiftWR, чтобы
ядро перешло в режим функционирования для формирования вектора запуска.
Сигнал ShiftWR TD в LOS поддерживает высокое значение до тех пор, пока
SEL не поднимется до нужного уровня по запускающему фронту
синхронизирующего сигнала. Сигнал CaptureTD на рисунке не показан — это просто инверсия
ShiftWRTD в обоих случаях, так как захват функциональных ответов необходим
только тогда, когда ядро работает в режиме функционирования, a ShiftWRTD имеет
низкое логическое значение.
11.3.5. Протокол испытаний микросхемы согласно стандарту
IEEEStd. 1500
11.3.5.1. Режимы работы элементов обвязки микросхемы
Стандарт IEEEStd. 1500 — это стандарт испытания пограничного сканирования для
плат РСВ, который является аналогом IEEE 1149.1 JTAG для испытания на уровне
микросхемы. Основное отличие заключается в том, что стандарт JTAG включает
только контроль тестирования FSM для определения порядка проведения
испытания, вто время как стандарт IEEE Std. 1500 позволяет проводить испытания
SoC в разных конфигурациях через совместный контроль линий регистра команд
обвязки (WIR) и последовательного контроля обвязки (WSC). Аналогично JTAG,
стандарт IEEE Std. 1500 может связывать регистры границы ядра и цепи
сканирования в единый путь тестирования, обеспечивая таким образом тестовый доступ к
каждому функциональному ядру.
На рис. 11.14 изображена типовая структура простейшего модуля WBC и его
основные конфигурации для реализации разных операций. Режим эксплуатации,
который обеспечивает WBC, контролируемый значениями Включение сканирования
и Включение удержания, зависит от конфигурации ядра (т.е. инструкции в WIR) и
контрольных линий тестирования WSC.
На рис. 11.14я показаны последовательно соединенные микросхемы WBRsnaep
SoC. Нагружая WIR разными командами, цепь испытаний может включать или не
включать цепь сканирования, а итоговое решение может приниматься только по
ядру. Как показано на рис. 11.14а, ядро-2 включено в основной тестовый путь со
своей внутренней цепью сканирования, что позволяет выполнить тестирование
этого ядра в режиме сканирования. IEEE Std. 1500 поддерживает тестирование
на основании ядра, а когда именно завершается проверка ядра, все остальные
несвязанные ядра могут переходить в режим BYPASS только с 1-битным регистром
WBY, включенным в тестовый путь, для того, чтобы сэкономить итоговое время
испытания. Это можно осуществить также путем конфигурирования WIR
несвязанных ядер с инструкцией BYPASS.
Перечислим стандартные режимы функционирования ядра: функциональный
режим, режим, направленный вовнутрь, режим, направленный вовне, и режим
обхода. Функциональный режим здесь соответствует сценарию, при котором SoC
нормально функционирует, в то время как три остальные режима используются
11.3. Проектирование с целью обеспечения безопасности системы-на-кристалле 615
только для тестирования В частности, режим, обращенный вовнутрь, позволяет
тестировать внутреннюю логику ядра; режим, обращенный вовне, поддерживает
валидацию функциональности взаимных подключений между разными ядрами; а
режим обхода означает использование регистра WBYидя облегчения тестирования
другихядер Данные режимы функционирования, как правило, бывают
реализованы конфигурациями периферийного элемента обвязки (WBC), те. элемента в WBR.
Согласно требованиям стандарта IEEE I500 последовательный тестовый
интерфейс должен содержать вход тестовыхданных WSIvi вывод WSO, тестовую
синхронизацию WRCK сброс теста WRSTN и контрольные линии тестирования WSC
WSO
Активация сканирования *™» «*"•»»■ Активация сканирования ^ эц1яудержания(0)
функциональный г
ввод (СП)
Ввод сканирования"7
(СП) '
CLK
Активация
сканирования(1
Активация Активация Активация
у ржания сканирования (0 удержания»)
-1 *> !
Сдвиг
V
D П
>
Г"*"
Захват
б)
АКТИВАЦИЯ
сканирс ния (С
Активация
удержания (0]
" J"
"3-
-г •
-
0 Q
>
"i"
Л
г
сГ
1
1
1
1
Удержание применение
Рис. 11.14. Типовая структура периферийного элемента обвязки WBC (а); здесь
указаны регистры границы обвязки, последовательно соединенные для
испытания SoC или функций I IPS; периферийный элемент обвязки и его
конфигурации (б)
6 Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
Стандартные сигналы WSC включают SelectWIR, который в активном
состоянии связывает WSIcW1R для конфигурации тестового режима; ShiftWR, который
контролирует операцию сдвига WBR и CaptureWR, что означает операцию захвата
ячеек обвязки. Фактическое назначение вывода Включение сканирования и
Включение удержания на WSC зависит от конкретного используемого режима. Типовой
пример реализации контроля WBC показан в табл. 11.1 для режимов, обращенных
внутрь, и режимов, обращенных наружу [105].
Таблица 11.1. Контрольные значения для периферийного элемента обвязки
Инструкция
WS INTEST
WS_EXTEST
Входной элемент
Включение
сканирования
ShiftWR
ShiftWR
Включение
удержания
1
~ CaptureWR
Выходной элемент
Включение
сканирования
ShiftWR
ShiftWR
Включение
удержания
~ CaptureWR
1
11.3.5.2. Особенности протокола тестирования SoC уровня /IPS
а) Проверка функционирования цепи сканирования.
Контроль MPS M-FSMи SE-FSMосуществляется на уровне SoC.
Следовательно, для общего контроля 1 IPS и активации цепи сканирования создание тестовых
векторов/шаблонов является сферой ответственности системного интегратора.
Тестирование может проводиться непосредственно в отношении первичных
входов SoC и поставляться заказчику в форме стандартного языка тестирования ядра
(CTL)[6I]. В частности, процесс включения всех режимов безопасности (например,
SCEN, ScanPUF или TrojDei) может быть смоделирован как макротест.
б) ScanPUF.
После проверки работоспособности цепи сканирования необходимо
сгенерировать наборы тестов для ScanPUF и обнаружения аппаратного трояна на уровне
ядра, в идеальном случае это выполняется проектировщиками ядра, потому что
длина тестовых данных ScanPUFn тестовые векторы обнаружения троянов сильно
зависят отти па ядра. Тестовые наборы затем могут расширяться до уровня SoC уже
системным интегратором. Для тестовых наборов в традиционном тестировании
переход от уровня ядра до уровня SoC подразумевает перевод выводов ядра на
соответствующие штырьки (выводы) SoC, а также поиск путей «в» и «из» CUT для
передачи входных воздействий и откликов (ответов) в тесте с использованием
параллельного тестового интерфейса [72]. Расширение ScanPUFn наборы тестов для
обнаружения аппаратныхтроянов могут повторно использовать ту же методологию
с основным отличием, что подтвержденный сигнал должен подниматься на один
период синхронизирующих сигналов при завершении инициализации тестирования.
Для случая ScanPUF и для организации процедуры обнаружения аппаратного
трояна процесс тестирования должен быть разделен на четыре части: (I)
конфигурация режима испытания ядра; (2) инициализация тестирования; (3) генерирование
профиля; (4) распространение профиля.
Рассматривая ScanPUF, несмотря на то, что функциональные ядра в SoC могут
быть последовательно соединены в одну общую цепьсканированиядля
генерирования профиля ScanPUF, пути сканирования вдругих ядрах могут иметь совершенно
отличающиеся задержки и требовать другого времени / .
11.3. Проектирование с целью обеспечения безопасности системы-на-кристалле 617 Ш
Captu "VR
WSl
_
UPS
i
iCLK \ CLK
1
l'—' г
Ядро1
| BYPASS |
T"1 HT
Ядро 2
■I I WBY | I
|INTESTSCAN|
iCLH
I
\' ' г
ЯдроМ
| BYPASS |
L
wso
Рис. 11.15. Типовая схема соединения цепей сканирования разных IP во время
генерирования тестовых векторов для проверки подлинности микросхемы
с использованием структуры scan PDF
Более эффективный способ сокращения времени проведения испытания — это
выполнять тестирование ScanPUF на разных ядрах по отдельности, устанавливая
проверяемое ядро (CUT) в режим INTESTSCAN (т.е подключение WBR и
внутренней цепи сканирования ядра втестируемый путь) во время конфигурирования
других ядер в режиме BYPASS, как показано на рис 11.15.
Данная процедура называется конфигурацией режима тестирования ядра,
которая является такой же, что и при нормальном тестировании SoC
Инициализация тестирования ScanPUF означает активацию всей цепи сканирования с
чередованием 0 и I Помимо перевода ввода и вывода тестовых данных, длина данных
инициализации здесь увеличивается, чтобы учесть регистры BYPASS несвязанных
ядер на пути тестирования При завершении инициализации тестирования вход
SoC CaptureWR устанавливается для одного цикла синхронизации (для запуска
генерирования профиля и процесса распространения). Далее требуется только
поддержка тестовых линий и пауза таймера, пока не произойдет изменение профиля
Синхронизирующие сигналы и сигналы WSC, применяемые к ядрам для контроля
испытаний, обычно автоматически генерируются MPS, после чего формируется
сигнал подтверждения завершения тестирования.
в) Сценарии обнаружения аппаратных троянов в SoC
Для обнаружения внедренных аппаратных троянов можно использовать два
основных сценария при генерации тестовых наборов. Для выявления подобных
вредоносных программ, установленных внутри функциональных ядер, тестовые наборы
должны разрабатываться проектировшиками ядер, а затем расширяться на уровень
SoC Ведь аппаратные трояны также могут устанавливаться в микросхеме с целью
нарушения взаимосвязи между отдельными ядрами, например, устанавливаться
на системные шины. Для проверки на факт отсутствия таких атак необходимо
создавать специальные тестовые наборы на уровне SoC.
На рис. 11.16 показаны стандаршые конфигурации гаких ядер для двух базовых
сценариев
В первом случае для обнаружения аппаратный троян внутри ядра CUT
устанавливается в режим INTESTSCAN, чтобы провести тест, направленный «вовнутрь»,
618 Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
вто время как другие ядра при этом установлены в режим BYPASS. Здесь
инициализация тестирования означает сканирование по тестовым векторам для первичных и
псевдо-первичных входов CUT (триггеры сканирования) перед запуском процесса
генерирования профиля На этом этапе выполняется задача перевода контрольных
выходов из ядра в периферию SoC и расширения тестовых данных, чтобы учесть
регистры BYPASS в других ядрах Это является достаточно простой задачей так как
тест выполняется через стандартный последовательный интерфейс, следовательно,
специальная операция поиска пути распространения данных здесь не требуется.
Во втором случае, где рассматривается целостность системных взаимных
подключений, тестовые наборы могут создаваться непосредственно на уровне SoC, и
никакое расширение тестовых данных здесь также не требуется.
CPU
11NTEST |
\
DMA
| BYPASS |
MEM
| BYPASS |
\
GPU
| BYPASS |
CPU
IEXTESTI
t
DMA
| BYPASS |
\
MEM
IEXTESTI
(Trojan/- T
!—
GPU
fixTEsfl
a) 6)
Рис. 11.16. Пример конфигурации SoC при проведении тестирования для
обнаружения: аппаратноготрояна вядре (а); при обнаружении аппаратноготрояна
в системной шине SoC (б)
Могут быть сгенерированы множественные тесты, каждый из которых
направлен на обнаружение аппаратного трояна в определенной области взаимных
подключений Когда проверяется одна область взаимных подключений,
соответствующие ядра драйвера и получателя должны быть сконфигурированы в режим
EXTENT, вто время как другие ядра — в режим BYPASS Таким образом, выходные
регистры обвязки ядер драйвера могут активно участвовать в организации
процесса проведения испытания, а тестовые ответы могут быть получены на входных
регистрах обвязки ядра получателя.
Выбор конкретной схемы тестирования также отличается для этих двух случаев.
При рассмотрении варианта размещения внедрены аппаратного трояна внутри ядра.
LOC и LOS могут использоваться для захвата тестового ответа. Для аппаратных
троянов, размещаемых злоумышлениками на системных шинах может применяться
только схема LOS для минимально сконфигурированной архитектуры IEEE I500
Это происходит потому, что минимально сконфигурированные выходные обвязки
не поддерживаю! операцию захвата в режиме EXTEST, следовательно, они не Moiyi
сгенерировать соответствующий вектор возбуждения в функциональном режиме
с LOC. Тем не менее при конфигурации свыше требований стандарта 1500, где
выходные обвязки реализованы с улучшенными сканирующими элементами или
11.3. Проектирование с целью обеспечения безопасности системы-на-кристалле 619)
расширенной инфраструктурой 1500 для поддержки захвата выходной обвязки
в режиме EXTEST [3], схема LOC также может эффективно использоваться для
обнаружения внедренных аппаратных троянов на различных системных взаимных
подключениях
11.3.6. Результаты моделирования демонстрационной версии
безопасной SoC
11.3.6.1. Временная диаграмма работы системы
Для проверки функциональности и безопасности MPS авторы [52] провели
моделирование по программе HSPICE для 45 нм CMOS-модели [73] вдемонстрационнои
версии SoC на платформе DEO FPGA
На рис. 11.17 изображена временная диаграмма, которая показывает основные
переходы функционального состояния MPS в ответ на ввод последовательных
тестовых данных SoC, а также работу генератора синхронизирующих сигналов
в режиме ScanPUFn в режиме обнаружения аппаратного трояна, соответственно
На рис. 11 I la WSP — это 6-битный ввод, который включаетсигнал сброса
тестирования WRSTN, вход тестовых данных WSIvi четыре последовательных контрольных
сигнала обвязки ShiftWR CaptureWR UpdateWR SelectWIR
б) в)
Рис. 11.17. Временная диаграмма работы UPS. M-FSMhSE-FSM (а); генерирование
синхронизирующего сигнала ScanPUF(6); генерирование сигнала
обнаружения аппаратного трояна (в)
Ниже мы рассмотрим листинг стандартного протокола тестирования для
обнаружения аппаратных троянов на уровне SoC:
Macro Defs Core TrojDet_macros{
//core test mode configuration
core_config{
// If the core is CUT, configure it into WSJI\TEST SCAN
II Otherwise WS BYPASS (Omitted here)
Purpose Instruction;
620
Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
W coreconfigtiming;
С {WRSTN=0; WS1=0; WSO=x; WSC=0000;}
V {WRSTN=I; SelectWIR=l;} // to load W1R
Shift {
V{WSI=0I0;}// instruction WSJNTEST.SCAN
}
V {WSC=0001;} // update WIR
}
//Trojan Detection TrojDet{
//Test initialization
W TrojDet-timing;
С {WRSTN= I; WSC=0110;}// enable scan and set capture
scheme as LOC
Shift {
V {WSI='wsi'; WSO=#; } // test pattern defined
separately
}
// Signature generation acknowledge
V{ShiftWR=0;}
// Signature propagation
F{ShiftWR=l;}
Shift {
V {WSI=0; WSO='wso';} // check response
}
}
}
Кроме сигнала WRSTN, остальные сигналы здесь считаются 5-разрядным
входом шины для контроля переходов функционального состояния I1PS. После
организации «правильной» последовательности ввода модуль 11 PS M-FSM
переходит всостояние SC EN («0100») (рис. I I.I7), чтобы обеспечить активацию цепи
сканирования. В этот момент вход WSP анализируется SE-FSM для принятия
решения, включать ли цепь сканирования? В данном примере последовательность
ввода для проверки подлинности применяется только для того, чтобы включить
цепь сканирования ядра I.
В следующем цикле формируется scan en core Ireg, что позволяет получить
немедленный доступ к цепи сканирования ядра I. Затем завершается заданная
последовательность переключаемых входов, чтобы перевести 11PS в состояние
ScanPUFидя выполнения операций ScanPUFна ядре I.
Во время выполнения всей процедуры сигнал ScanPUFscan encore l_reg
остается на высоком уровне, до тех пор, пока активный IIPSRSTN после операции
ScanPUFHe проведет общий сброс всей I IPS.
На рис. И.Пбив показаны длительности сигналов, необходимых для
генерирования синхронизирующих импульсов в режиме ScanPUFn в режиме обнаружения
аппаратного трояна, соответственно.
11.3. Проектирование с целью обеспечения безопасности системы-на-кристалле 621 ))
^ #
/I.3.b.2. Методики обнаружения аппаратных троянов в SoC
Генератор синхронизирующих сигналов, включая линию программируемой
задержки (PDL), в работе [52] был реализован, на основе топологии 45 нм (CMOS), так
называемой прогнозирующей технологической модели [73]. Модуль РОЬсодержит
блок 6-уровневого контроля «грубой» задержки и блок 11 -уровневого контроля
«точной» задержки, с разрешением 136 пс и 12 пс, соответственно Период
настраиваемого таймера здесь варьируется в диапазоне от 300 пс — 1,15 не, а именно
870 МГц — 3,33 ГГц по частоте
В работе [52] моделирование методом Монте-Карло с использованием
программы HSPICE было проведено для подтверждения эффективности MPS как
метода обнаружения аппаратных троянов, основанного на ScanPUFw на контроле
задержки. Здесь надо учитывать тот факт, что уникальный характер PUF требует,
чтобы профили SoC находились «далеко» друг от друга. Как правило, при этом
используется распределение Хемминга (HD) между кристаллами для оценки
разницы между профилями
На рис 11.18 показана Н D-гистограмма профилей между кристаллами (128 бит
каждая) в 500 кристаллах, когда период генерирования профилей составляет0,19 не
Здесь можно увидеть, что большинство HD находятся в пределах 50%, что
означает, что примерно 64 бит в профиле оттичаются от других Следовательно,
ScanPUFienllPS может обеспечить достаточно высокие рабочие характеристики при
подтверждении подлинности отдельной SoC с уникальным профилем в каждой SoC
80001 1 1 1 1 i 1 1
7000 ■
Среднее значение HD
6000 между кристаллами
составляет 50%
5000
се
I-
§ 4000
со
Т
3000
2000
1000
0
30 35 40 45 50 55 60 65 70
%
Рис. 11.18. Распределение Хемминга (HD) между кристаллами для PUF,
полученное по результатам сканирования для выборки 500 кристаллов при
/= 0,19 не
622 Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
В [67] были продемонстрировано, что при временных изменениях (колебания
температуры или напряжения питания) профиль ScanPUF обладает высокой
устойчивостью только с небольшим количеством инвертированных разрядов.
Для обнаружения аппаратного трояна моделирование методом Монте-Карло
HSPICE в работе [52] было выполнено по комбинационным путям, начиная и
заканчивая триггерами. Каждый узел схемы на пути был загружен дополнительными
инверторами для имитации эффекта нагрузки в реальной микросхеме. Пример
тестового пути представлен на рис. 11.19.
CLK
D
>
Q
->JC
>0
Ч
~ч
INIT=0
>х
Л
L
ьу-
Рис. 11.19. Пример стандартного комбинационного пути, использованного при
реализации модели атаки через внедренный в SoCаппаратный троян |52|
Поскольку самая большая проблема, стоящая перед подходом к обнаружению
аппаратных троянов, основанному на анализе побочных троянов, заключается
в учете изменения параметров технологического процесса, которые могут очень
сильно маскировать действие аппаратного трояна, необходимо было проверить
способность 11PS обнаруживать аппаратные трояны в условиях изменения
параметров процесса как между, так и внутри кристаллов. Минимальный аппаратный
троян, который можно уверенно обнаружить в виде возникновения дополнительных
задержек, используется для оценки уровня чувствительности 1 IPS к аппаратным
троянам. В частности, в работе [52] были выбраны два комбинационных пути
задержки (393 и 1013 пс), представляющие, соответственно, «короткий» и «длинный»
пути в реальных микросхемах.
Были рассмотрены изменения между кристаллами порогового напряжения
транзистора Vfh со стандартным отклонением ст/А/ = 5%; 10%, и 15%, с
разбросами внутри кристалла со стандартным отклонением о h = 5%. На каждом этапе
процесса тестирования сначала выполнялось на пути без аппаратных троянов,
чтобы определить минимальное (пороговое) значение частоты захвата, которое
затем используется для отделения логических путей, «зараженных» вредоносными
программами, от «чистых» путей. На каждом этапе этого процесса авторами [52]
устанавливались разные аппаратные трояны, приводящие к разным задержкам,
чтобы определить чувствительность метода к таким аппаратным троянам. В данном
контексте не рассматривались типы аппаратных троянов или способы, которыми
такие аппаратные трояны влияют на задержку прохождения сигнала. Понятно,
что размер аппаратного трояна прямо зависит от величины вызываемой им
дополнительной задержки.
В рамках работы [52] термин «надежное обнаружение» означает, что частота
пропуска трояна не превышет 5%, включая «ложно-положительные» и «ложно-
отрицательные» результаты.
11.3. Проектирование с целью обеспечения безопасности системы-на-кристалле 623
СО о
* I
X -
СО х Q.
о: ев >-
1*1
I I
50
40
30
20
10
I Короткий путь О Длинный путь
о
5 10 15
Разброс параметров процесса между кристаллами, %
Рис. 11.20. Распределение минимальной задержки аппаратного трояна,
определяемой методом развертки синхронизирующего сигнала в IIPS для ст = 5%
разбросов параметров процесса между кристаллами
Для каждого этапа процесса и каждого пути были смоделированы 100 копий
пути с аппаратным трояном и 100 копий пути без аппаратного трояна с Vh с
гауссовым распределением На рис 11.20 показана чувствительность MPS к аппаратным
троянам на каждом этапе процесса анализа
Можно заметить, что точность обнаружения аппаратных троянов немного
снижается вместе с увеличением разбросов технологических параметров процесса
между кристаллами и является более низким для длинного пути, чемдля короткого
пути Это происходит потому, что накопленный эффект разброса технологических
параметров процесса на длинном пути всегда выше, чем на коротком, в основном,
из-за большего количества задействованных уровней логики. При уровне
стандартного отклонения 5% для случайных изменений параметров техпроцесса между
различными кристаллами и приуровне< 15%для таких же изменений параметров
процесса внутри одного кристалла, любой аппаратный троян, вызывающий
задержку свыше 44 пс, что эквивалентно задержке, вызванной введением дополнительного
вентиля XOR, может быть надежно обнаружен.
Следует отметить тот факт, что абсолютное большинство методов обнаружения
аппаратных троянов основываются на статистических методах, т.е. на анализе
основного компонента [68] или на многомерном масштабировании [69] для
отбраковки ИС с аппаратными троянами Внедренный в микросхему аппаратный троян, как
правило, оказывает распределенное воздействие на все задержки в схеме на разных
путях, и статистические инструменты могут комплексно проанализировать влияние
такого аппаратного трояна на всю схему и, таким образом позволяют принимать
решения с высокой степенью точности
В данном разделе мы сосредоточим внимание на разработке конкретной
методики, обеспечивающей возможность обнаружения любого аппаратного трояна на
основании анализа численных значений временной задержки, где статистический
анализ не используется Тем не менее классический статистический анализ может
624
Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
значительно облегчить обнаружение аппаратныхтроянов и является неотъемлемой
частью процедуры обнаружения аппаратныхтроянов. Поэтому надо отметить, что
действительная чувствительность предложенной методики к аппаратным троянам
не ограничена представленными только здесь результатами, так как локализация
конкретного аппаратного трояна не требует выявления его влияния на все
исследуемые пути передачи сигналов в микросхеме.
11.3.6.3. Оценка необходимых аппаратные затрат для выявления
трояна
В фундаментальной работе [52] было использовано только два демонстрационных
образца SoC в качестве базовой модели для оценки дополнительных затрат, необ-
ходимыхдля изготовления микросхем, спроектированных с использованием IIPS.
Образец SoC-1 содержал три типа последовательных схем ISCAS89, в то время как
образец SoC-2 имитировал реалистичный дизайн, путем включения 32-битного
процессора DLX, AES с 128-битным ключом и 128-битный конвейерный модуль
FFT. Обе структуры имели инфраструктуру полного сканирования. Количество
цепей сканирования обычно оценивается из предположения, что средняя длина
цепи сканирования — 250. Данное значение было получено на основании анализа
первых десяти эталонных цепей в образце SoC 1TC02 [75]. Несмотря на то что
SE-FSM пропорционально увеличивается вместе с увеличением количества цепей
сканирования, количество всех элементов, хранящих состояние, в
SE-FSMувеличивается только со скоростью log2(C х р), т.е. log2(p) + log2(C), где р — это скорость
увеличения количества цепей сканирования, а С— это разрядность ключа проверки
подлинности.
Табл. 11.2 показывает, что изменение (увеличение) в процентах, вызванное
введем I1PS, значительно снижается вместе с размером эталонных схем.
Таблица 11.2. Аппаратные затраты IIPS для двух примеров SoC [52]
Ядра/SoC
Площадь,
мкм2
№SFF
№ цепей
сканирования
Образец SoC 1
Ядра IP
s1423
1151
74
1
s5378
2659
179
1
s9234
3344
211
1
SoC
7154
464
3
IIPS
546
(+7,6%)
-
-
Образец SoC 2
Ядра IP
DLX
30845
521
3
AES
83049
2469
10
FFT
500386
33203
133
SoC
614280
36193
146
IIPS
4978
(+0,8%)
-
-
Для реальных этих структур издержки составляют менее 1%. Кроме того,
поскольку IIPS находится за границами функциональных модулей и реально
используется только при выполнении автономного тестирования или для решения
задач по обеспечению безопасности, то введение MPS не приводит к
существенному ухудшению функциональных характеристик микросхем или к издержкам по
электроэнергии.
11.3. Проектирование с целью обеспечения безопасности системы-на-кристалле 625
Древовидная форма синхронизирующего сигнала может быть сохранена путем
установки дополнительных мультиплексоров между синхронизирующим
генератором 11PS и функциональным синхронизирующим генератором внутри MPS.
В работе [52] аппаратная проверка функционирования 11PS выполнялась на
стандартной платформе FPGA, где использовались макетные платы AlteraDEO
ЯРвАдля моделирования конкретных сценариев реализации ASIC. Реализация UPS
была выполнена на 65 нм Cyclone III FPGA устройствах, содержащих платы DE0.
Встроенный в микросхему модуль фазовой автоматической подстройки частоты
(PLL) в FPGA был предназначен для генерирования несфазированной
последовательности импульсов. Встроенный дополнительно в микросхему PLL позволяет
обеспечить необходимое смещение фазы при разрешении 97 пс.
В образце SoC-l была эксперементально реализована минимальная
конфигурация IEEE I500, на котором авторы [52] проверили функционирование I IPS путем
его сравнения с эталонной схемой. Основные аппаратные затраты, вызванные IIPS,
указаны в табл. 11.3.
Таблица 11.3. Дополнительные аппаратные затраты при реализации MPS в платформе FPGA
NsLUT
№ регистров
SoCI
1194
533
SoCI с IIPS
1238
577
Издержки
+3,7%
+8,3%
Частично необходимость использования дополнительных ресурсов
обеспечивается логической схемой управления для PLL, которая не входит в конструкцию
ASIC.
Для проверки эффективности логической схемы генерирования
синхронизирующих сигналов была выполнена процедура обнаружения исскуственно
внедренных аппаратных финнов с реализованным IIPS в образце SoC-1. В частности,
эти аппаратные трояны устанавливались на 8 разных путях ядра s9234.
Аппаратный троян здесь был внедрен как простой логический инвертор, установленный в
разные местоположения путей для имитации минимальной задержки, вызванной
дополнительным логическим уровнем. Основноедопущение здесь заключается в
том, что функциональная часть общей цифровой части аппаратного трояна может
обеспечить как минимум только один дополнительный логический вентиль на
определенном пути в схеме. Авторы [52] сохранили так называемую послеустано-
вочную таблицу соединений структуры без аппаратного трояна, используя инкре-
ментную компиляцию для установки аппаратного трояна, чтобы убедиться, что
выявленная дополнительная временная задержка была вызвана именно и только
логической схемой аппаратного трояна, а не какими-то другими изменениями
в исходной общей топологии оригинала. Для заданных путей были определены
конкретные значения задержки, варьирующиеся с 3,7 до 12,5 не. Всего 16 плат
FPGA были использованы, при этом на каждую такую плату были занесены
а) структура без аппаратного трояна и б) структура с аппаратным трояном для
32 копий таких структур. Частота пропускания для каждого пути представлена
в табл. 11.4.
626 Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
Таблица 11.4. Экспериментальные результаты обнаружения аппаратного трояна на примере FPGA
Индекс пути
Задержка прохождения
сигнала, не
Задержка, вызванная
аппаратным тройном
Частота пропускания, %
1
3,7
0,37
0
2
4,5
0,26
9,4
3
5,8
0,46
3,1
4
6,1
0,30
9,4
5
7,2
0,26
3,1
6
8,1
0,33
12,5
7
10,3
0,59
0
8
13,1
0,19
12,5
Среднее
0,35
6,3
Здесь можно увидеть, что минимальный l-инвертный аппаратный троян со
средней задержкой всего лишь 0,35 не может быть надежно выявлен с частотой
пропускания 6,3%. Предполагается, что эта частота пропускания показывает
монотонную тенденцию к повышению выявления с увеличением длины пути, если
вызванная аппаратным трояном задержка будет идентична для каждого такого пути.
Тем не менее измеренная частота пропускания изменяется неравномерно из-за
небольших изменений, необходимых для установки и маршрутизации аппаратного
трояна, которые находятся за пределами авторского контроля. Действительный
(фактический) процент (вероятность) обнаружения аппаратных троянов будет
намного выше благодаря применению классического статистического анализа.
11.3.7. Описание дополнительных возможностей блока IIPS
Рассмотренный выше протокол тестирования MPS был основан на реализации
тестовой инфраструктуры стандарта IEEE 1500. Следует отметить, что функции
обеспечения безопасности IIPS являются универсальными с точки зрения
согласования с различными улучшенными конфигурациями архитектуры IEEE 1500.
На практике эффективность IIPS может быть существенно улучшена, если
квалифицированные разработчики будут грамотно использовать все дополнительные
возможности IEEE 1500.
Тестовые протоколы для определения ScanPUF и аппаратного трояна могут
быть легко адаптированы и для случая использования параллельного интерфейса
для передачи тестовых векторов, при условии использования параллельной
архитектуры ТАМ, что существенно может сократить общее время анализа. Понятно,
что для минимально сконфигурированной инфраструктуры IEEE 1500 этот
подход к обнаружению аппаратных троянов на шинах системы может быть выполнен
только при наличии блока LOS, потому что стандартные элементы обвязки выходов
ядра обычно не поддерживают операцию захвата в режиме EXTEST. Тем не менее
если обвязка ядра микросхемы реализована с использованием WBCc
улучшенными функциями сканирования или если инфраструктура микросхемы дополнена
функциями поддержки проверки отказовтипа задержки [74], то широкоформатный
захват может быть обеспечен на всех входах системной шины для типовой схемы
тестирования LOC. В этом случае можно ожидать существенное повышение
возможностей обнаружения аппаратных троянов.
Методология IIPS также показывает хорошие возможности
функционального масштабирования для интегрирования еще больших функций обеспечения
безопасности или тестовых инфраструктур при минимальных дополнительных
аппаратных затратах. IIPS можно приспособить также для обеспечения защиты от
11.3. Проектирование с целью обеспечения безопасности системы-на-кристалле 627
других моделей атак, включая атаки по побочным каналам на криптосистемы.
Например, 11PS может быть оснащен устройством генерации шума [75] для маскировки
динамического тока, который маскирует переходный динамический ток питания,
обеспечивающий возможность организаций утечки информации, связанной с
похищением ключа шифрования.
Действительно, существующая логическая схема в I1PS может использоваться
как для генерирования шума, так и для минимизации аппаратных затрат. Кроме
того, для повышения уровня защиты MPS может включать в себя несколько разных
подходов, нацеленных на другие распространенные модели атак. Например, можно
интегрировать специальное устройство отслеживания уровней тока питания для
обнаружения характерного поведения аппаратныхтроянов во время работы [102].
MPS можеттакже включать всебя контролер безопасности, построенный на основе
специальных правил для обнаружения вредоносных включений ввпутрикристаль
ном процессоре. Кроме того, MPS допускает совместное использование для
повышения внутренних возможностей тестирования SoC, например, путем интеграции
с внутрикристальным контролем тестирования для встроенного самотестирования
SoC (BIST) [51, 76]. Интегрирование функций обеспечения безопасности и логики
обеспечения тестирования в MPS может существенно уменьшить структурные и
аппаратные затраты путем совместного использования централизованной
управляющей логической схемы.
Кроме того, относительная простота интеграции MPS также позволяет ее
использовать в больших комплексных SoC с возрастающим количеством внутренних
IP, потому что при этом здесь не требуется никаких дополнительных усилий по
проектированиюдля интегрирования MPS вболее крупные SoC и достижения того
же уровня безопасности. Несмотря на то что прогон цепи сканирования и мульти-
плексация управляющего сигнала должны осуществляться для каждого отдельного
ядра, такой процесс может быть автоматизирован и может выполняться уже после
интеграции функциональных IP, что делает IIPS масштабируемым настроенным
IP, подходящим для SoC разных размеров.
Как можно понять из всего вышеизложенного, I1PS обеспечивает
конфигурируемость как на этапе проектирования, так и на этапе обычной работы, позволяя
адаптировать разные подклассы функций безопасности под разные приложения
или режимы работы SoC. Конфигурируемость во время проектирования может
обеспечиваться использованием различных директив компайлеров в кодах HDL
(VHDL), чтобы позволить системному интегратору включить только ту функцию
безопасности, которая в наибольшей степени соответствует его целям и исключить
остальные, чтобы снизить аппаратные затраты.
I1PS может также обеспечить конфигурируемость непосредственно во время
работы, когда активация разных мер по обеспечению безопасности основана на
восприятии реального поведения SoC во время основного режима работы. Например,
атаки по мощности более вероятны в режиме низкой мощности, следовательно,
IIPS может активировать более агрессивные контрмеры против атак, основанных
на анализе статистической и динамической мощности. И даже непосредственно
во время режима тестирования неисправностей могут быть приняты необходимые
меры предосторожности для усовершенствования функций тестирования — все
628
Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
здесь зависит от уровня квалификации разработчиков микросхемы и специалистов
по обеспечению безопасности.
В завершении этого раздела следует сформулировать краткие выводы.
Итак, мы рассмотрели интересную парадигму построения надежной и
безопасной структуры SoC, основанную на использовании инфраструктуры IP в целях
безопасности. Предложенное в работе [52] средство IIPS — это действительно
самодостаточный, встроенный в микросхему функциональный модуль, который может
быть сопряжен с другими IP в SoC и обеспечивает многочисленные и эффективные
меры по защите аппаратного обеспечения. Модуль I1PS характеризуется
сверхнизкими аппаратными затратами, простотой интеграции, соответствует
стандартному тестовому протоколу проверки SoC, обладает свойствами функциональной
универсальности, масштабируемости и конфигурируемости (перестраиваемое™).
Модуль 11PS включает в себя следующие компоненты: механизм, который позволяет
предотвратить атаки, основанные на сканировании; базовый модуль физически
неклонируемой функции (PUF) для защиты от пиратства и подделок микросхем;
тестовую инфраструктуру для обеспечения надежной защиты от атак аппаратных
троянов.
Модуль для обнаружения аппаратных троянов может надежно обнаружить
влияние даже одного вентиля XOR на длинном логическом пути с задержкой с
точностью выше 95%. Как для случая использования в ASIC, так и FPGA реализация
MPS показывает сверхнизкие аппаратные затраты. Благодаря гибкому интерфейсу
модуль IIPS может быть сопряжен с SoC, оснащенным разными конфигурациями
инфраструктуры IEEE 1500 и может использоваться в более высоких
конфигурациях при проверке их эффективности и безопасности. Наряду с преимуществами
стандартной конфигурации, модуль I1PS может расширяться, чтобы обеспечить
улучшенные функции защиты SoC от других видов атак или отопределенной атаки,
осуществляемых разными способами.
11.4. Безопасная архитектура SoC
11.4.1. Введение в проблему
В настоящем разделе мы рассмотрим специальную организацию архитектуры
системной шины, устойчивой к троянским атакам, которая может быть использована
для шин, используемых в современных SoC. Эта системная шина обнаруживает
вредоносные режимы работы шин, связанных с троянскими схемами, надежно
защищает как всю систему, так и конкретную системную шину SoC от них и сообщает
о вредоносных режимах работы на системный ЦПУ. Использование этой шины и
связанного с ней встроенного программного обеспечения является
высокоэффективным методом значительного уменьшения уязвимостей к аппаратным троянам
без существенной потери производительности шины [77].
Как уже многократно отмечалось, использование вес более сложных
проектов с однокристальными системами, системами в корпусе, многокристальными
корпусами предоставляет потенциальному атакующему злоумышленнику
различные возможности для вставки своих всевозможных аппаратных троянов на
/ /. 4. Безопасная архитектура SoC 629
любых этапах сложного цикла создания микросхемы — этапа проектирования
логической модели электрической схемы, размещения и трассировки элементов
на топологии, создания масок и даже на этапах крупносерийного производства и
сборки в корпус. Даже если известно, что все составляющие микросхему IP-блоки
и отдельные кристаллы абсолютно заслуживают доверия, атакующий все равно
может вставить свой вредоносный троян в кристалл в ходе процесса изготовления
микросхем. В этом контексте очень сложно создать абсолютно безопасную модель
системного уровня, по отношению к которой могут сравниваться изготовленные
производственные образцы. Традиционные подходы не будут особенно
эффективными при идентификации истинного трояна, ведь атака планируется так, чтобы
этот троян оставался скрытым и неактивным до тех пор, пока он не будет запущен
внутренним или внешним воздействием по команде злоумышленника.
Хотя па момент выхода книги существует много компонентов в любой системе
на-кристалле, на которые может быть нацелен будущий атакующий, ниже мы
рассмотрим только один общий случай организации контроля управляющей шины
при проявлении троянских атак. Процесс контроля (арбитража) системной шины
представляет всего лишь одну сотую из наиболее значимых «точек уязвимости» по
отношению к работающим троянам, поскольку это всего лишь является операцией,
которая позволяет ведущему устройству (типа процессора, разнообразных устройств
прямого доступа к памяти, различных блоков коммуникации, блоков
интерфейса ввода-вывода) иметь свободный оперативный доступ к ведомым устройствам
(контроллеры памяти, универсальные асинхронные приемопередатчики, таймеры
и др.). Ведь если какое-то устройство обладает статусом управления над шиной, то
оно может удерживать этот статус в течение любого требуемого периода времени.
В современных телекоммуникационных и вычислительных системах, в которых
такое ведущее устройство задает согласованный режим при совместной работе всех
компонентов, это не является сложной задачей. Однако атакующий троян может
вынудить это ведущее устройство несанкционированно поддерживать
блокировку шины в течение любых, нужных злоумышленнику произвольных длительных
периодов времени. Хотя в этом случае система может продолжать находиться во
включенном состоянии, о чем она периодически сигнализирует своему
пользователю, но она реально будет заблокирована и не сможет нормально функционировать.
В работе [77] представлен вариант архитектуры такой безопасности шины, которая
может быть использована как для обнаружения факта атак троянов, так и для
защиты систем от атак троянов в режиме реального времени, при этом не оказывая
влияния на производительность шины и системы в целом.
Особенность этой безопасности в том, что такая защита ИСоттроянов в
литературе ранее не рассматривалась. В частности, это первая известная нам работа, которая
рассматривает следующие аспекты: I) атаки троянов в режиме реального времени и
защитные меры против таких атак в режиме реального времени, 2) защиту системы
с помощью устойчивой к трояну архитектуры шины однокристальной системы.
Предложенная [77] архитектура обеспечивает защиту без высоких реальных
затрат по производительности и аппаратным ресурсам шины.
Ниже материал раздела будет представлен следующим образом. Сначала мы
рассмотрим особенности организации традиционных шин однокристальных си-
630
Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
стем. Затем опишем состав блоков предложенной [77] архитектуры универсальной
системной шины системы-на-кристалле (SoC) и укажем, для каких целей она
разрабатывалась. Затем рассмотрим подробное описание тех базовых методов,
которые лежат в основе этой архитектуры безопасности шины SoC, конкретно —
в контексте архитектуры АМВА-шины. В конце раздела рассматривается новый
метод обработки прерываний для получения информации о поведении троянов,
предназначенный для то го чтобы исключить возможность влияния даже внедренных
троянов на работу заряженной вычислительной системы (устройства), «отсекая»
критические соединения между этой системной шиной и заряженным IP-блоком.
11.4.2. Структура и принцип работы стандартной шины SoC
Как известно, системная шина однокристальной системы не является реальной
«физической» шиной, она выполняет многие функции, связанные с реализацией
межсоединения процессорного ядра с логикой окружающего интерфейса. Примерами таких
стандартных SoC шин являются AM BA (Advanced Micro-controller Bus Architecture)
компании ARM, CoreConnect компании IBM, Avalon Bus Architecture компании
Altera, Wishbone OTOpencores и STBusot компании STMicroelectronics [78—82]. Хотя
каждая такая шина характеризуется различной архитектурой, производительностью,
преимуществами и протоколами, но все они предназначены для выполнения
одинаковых функций промежуточного владения шиной в среде нескольких ведущих
шинных устройств. Как правило, это включает в себя трансляцию поступающих
адресов от текущего «ведущего» устройства в сигналы выборки на «ведомые» IP,
передачу данных от выбранного «ведомого» IP на текущее «ведущее» устройство,
обеспечение логической и временной совместимости между разными уровнями шины.
На рис. I I.2I в качестве типового примера показан арбитр обычной шины,
подключенный к трем «ведущим» устройствам и трем «ведомым» устройствам.
Устройство, желающее получить статус ведущего узла, может сформировать
свой запрос, используя линию MastershipREQ. Если статус ведущего узла ей
предоставлен, то арбитр будет информировать об этом запрашивающее
устройство, используя соответствующую линию GRANT, и одновременно он установит
MASTER ID таким образом, что все мультиплексоры будут позволять сигналам от
выбранного ведущего устройства проходить на ведомые устройства.
Каждое ведомое устройство также имеет сигнал LOCK, который будет
оперативно устанавливаться, когда возникает необходимость блокировать шину. Такая
необходимость может возникать, например, когда присутствует определенное
ограничение по времени, которое вынуждает ведущее устройство срочно завершить
основную задачу (такую, например, как передача принятого пакета в основную
память) немедленно. Когда шина заблокирована, арбитр сразу же информирует
другие потенциальные ведущие устройства, используя специальный сигнал MASTER
LOCK. В тех случаях, где ведущее устройство выполняет менее критическую по
времени задачу, например, когда ЦПУ извлекает инструкцию из памяти, то обычно
ЦПУ не будет устанавливать LOCK. Это позволяет арбитру как бы временно
отобрать статус ведущего узла от ЦПУ и временно предоставить его другому устройству,
типа модема, в случае возникновения такой критической по времени задачи.
11.4. Безопасная архитектура SoC
iviasteisiiip HtQi
Mas
^T
Mastership REQ3
GRANT1
GRANT2
GRANTS
Bus Arbiter
J-
MASTER ID
Bus Master #1
: i
^ H
ADDR
WDATA Jk (t
DATA
WAIT
I
I
Bus Master #2
I
I
—г ■
ADDR
WDATA
инТА
WAIT
Bus Master #3
ADDR
WDATA
RDATA
WAIT
V
n\
\y
VI
Tip_SEL_reg
Address
Decoder
ADDR
ADurt
V\ \TA
RDATA
WAN
ADuh
WDATA
RDATA
WAIT
ADDP
WDATA
RDATA
WAIT
Slave #1
Slav
Slav
I
I
+ I
I
SLAVE SEL1
I
SLAVE SEL2
SLAVE SEL3
_]
Рис. 11.21. Типовая архитектура стандартной системной шины SoC, отображающая
основные ведущие и ведомые устройства, роль арбитра этой шины,
дешифратора адреса и различных мультиплексоров
В обычной операционной системе статус ведущего узла переходит между
различными устройствами в соответствии с установленными стандартами временными
диаграммами поступления данных и различными запросами и приоритетами
ведущих устройств Однако при атаке трояна такое вредоносное ведущее устройство
может запросить (и немедленно получить) статус ведущего узла, а затем и вообще
заблокировать шину на любой, необходимый злоумышленнику период времени
632 Глава JI. Основы проектирования кибербезопасныхмикросхем и систем-на-кристалле
Контролируя шину подобным образом, злоумышленник может вообще
«остановить» систему, не давая возможности ЦПУ извлекатьлюбые инструкции программы
или загружать новые данные. Более того, злоумышленник легко может получить
доступ к обычно конфиденциальным системным адресам для того, чтобы в итоге
добраться и до основных режимов работы систем секретности и управления
11.4.3. Организация и принцип работы дешифратора адреса
Стандартная функция любого дешифратора адреса заключается в приеме адресных
сигналов, поступающих от ведущего устройства, и в осуществлении выбора
соответствующего ведомого устройства.
На рис. 11.22 показан пример обычных (в данном случае на основе AM BA)
соединений адресов и дешифрации адресов
Контроллер
шины #1
Контроллер
шины #2
Контроллер
шины #3
SLAVE SEL1
! LAVE SEL2
Декодер
адреса
Подчиненное
устройство
#1
Подчиненное
устройство
#2
! LA\ E Sf
Подчиненное
устройство
#3
Рис. 11.22. Структурная схема типового дешифратора адреса системы на кристалле.
Здесь дешифратор анализирует старшие разряды адреса и выбирает
соответствующее ведомое устройство
Структура дешифратора содержит разветвленную комбинационную логику для
проверки старших разрядов адреса и активации соответствующего блока ведомого
устройства Например, если старшие разряды указывают адрес, соответствующий
Slave* 1, то дешифратор адреса мгновенно сформирует соответствующим образом
специальный сигнал SLAVESELI В результате младшие разряды кода адреса будут
использованы только для чтения данных из Slave* 1.
На рис 11 23 предоставлена структурная схема оригинального защищенного
дешифратора адреса, содержащая как обычный дешифратор адреса, так и введенный
для обеспечения безопасности в случае попытки получения неизвестным
пользователем (злоумышленником) доступа к конфиденциальным адресам
«Регистр начала конфиденциального адреса» и «Регистр окончания
конфиденциального адреса» обычно содержат значения конкретных адресов,
предназначенных для определения диапазонов конфиденциальных адресов Встроенная
троянская программа конфигурирует эти значения уже на этапе инициализации
или автоматически повторно изменяет их уже во время работы программы
/ /. 4. Безопасная архитектура SoC 6 3 3 )JJ
НАВЙЙ
Регистр шаблонного
вредоносного
подчиненного
устройства
HSEL 3
HSEL быстродействующего
селекторного канала
Обнаружение
вредоносного
подчиненного устройства
Рис. 11.23. Структурная схема защищенного дешифратора адреса системы-на-крнс-
талле
Компаратор принимает также и заряженные адресные сигналы от ведущего
устройства, сравнивает их с регистром конфиденциальных адресов, и при
обнаружении попытки несанкционированного доступа оперативно вырабатывает
соответствующий сигнал «обнаружение несанкционированного доступа». Этот сигнал
мгновенно блокирует все остальные сигналы выборки ведомых устройств, за
исключением единственного ведомого устройства, установленного «по умолчанию».
Этот сигнал обнаружения несанкционированного доступа также подключен
к контроллеру прерывания так, чтобы ЦПУ могло соответствующим образом
обработать «вредоносный» режим работы блок. ЦПУ автоматически инициирует
запуск программы обслуживания прерываний для идентификации информации
о вредоносном ведущем устройстве и о конкретном адресе
несанкционированного доступа и сразу же инициирует соответствующую контрмеру. Важно знать, что
характеристика распознавания этого вредоносного ведущего устройства будет
сохранена в специальном регистре маскирования вредоносного ведущего устройства
для того, чтобы будущие попытки злоумышленником получить статус ведущегоузла
шины могли мгновенно обрабатываться соответствующим образом.
Этот защищенный дешифратор адреса также эффективно может блокировать
доступ, выполняемый стандартными ведущими устройствами к уже известным
ЦПУ вредоносным ведомым устройствам. Конечно, это вредоносное ведомое
устройство может пытаться остановить операцию по шине посредством
установления стандартного режима непрерывного ожидания. Однако этот режим работы
может быть обнаружен с помощью блока матрицы шины и полученной информации
634 Глава 11. Основы проектирования кибербезопасныхмикросхем и систем-на-кристалле
о конкретном номере вредоносного ведомого устройства, которая будет
автоматически записана в регистр маскирования вредоносного ведомого устройства. Значение
(маски) ведомого троянского устройства автоматически блокирует подключение
системной шины к ведомому устройству, к котором активировался аппаратный
троян Когда же ведущее устройство все-таки пытается получить доступ к этому
вредоносному ведомому устройству, дешифратор адреса вместо этого
автоматически перенаправляет доступ на заданное неявно законным пользователем другое
ведомое устройство, содержащее специально для такого случая зарезервированные
диапазоны пустых адресов, тем самым эффективно исключая блок вредоносного
ведомого устройства от системной шины SoC
11.4.4. Структура и принцип работы блока арбитра
Специалисты знают, что для обеспечения того, чтобы одновременно только одно
ведущее устройство имело доступ к шине, обычно используется так называемый арбитр
Этот арбитр выполняет наблюдения и одновременно владеет статусом ведущего узла
шины Именно он принимает решение, какой запрашивающий имеет наивысший
приоритет, и предоставляя статус только этому одному ведущему устройству в этот
конкретный момент времени Существуют несколько классических подходов для
организации системы такого арбитража шины, включая в себя так называемый
карусельный, с фиксированным приоритетом, а также комбинацию из карусельного
и фиксированного приоритетов.
На рис 11 24 показаны направления этих разрешенных сигналов и схема
подключения мультиплексора адреса для стандарта обычной шины. По получению
сигнала разрешения от арбитра выбранное ведущее устройство сразу выдает
соответствующий адрес через мультиплексор на соответствующее ведомое устройство.
Такой арбитр также обеспечивает отработку сигналов MASTER ID на
мультиплексор, чтобы гарантировать, что истинная (подтвержденная законным пользователем)
информация ADDR от выбранного ведущего устройства успешно передается на
необходимые ведомые устройства.
MAST Ш
Grant!
Bus Arbiter
Bus Master #1
ADDR busl
Grant2
Bus Master #2
ADDR bus2
Grantf
Bus Master #3
ADDR bus
ADDR bus3
Рис. 11.24. Схема подключения мультиплексора с указанием сигналов разрешения
ведущего устройства шины
/ /. 4. Безопасная архитектура SoC
Запрос шины х1
Запрос шины х2
Запрос
шины хЗ
:0
Запрос шины т2
Запрос шины тЗ
Регистр оригинала
фотошаблона с «трояном»
х
Разблокирование защелки
Обнаружение
несанкционированного доступа
Блокировка 1
та4» Г |
Блокировка 2
Блок |ровка 3
г^О
^о
Арбитр
стандартной
шины
£>
Сброс
Системная синхронизация
Счетчик
Компаратор
Предоставление 1
Предоставление 2
Предоставление 3
Главное
устройство
блокировки
Устройство
блокировки
вредоносной
шины
Прерывание
Рис. 11.25. Структурная схема безопасности арбитра SoC
На рис. 11.25 представлена структурная схема предложенного в работе [77]
арбитра. Этот арбитр содержит регистр, счетчик и комбинационную логику и
выполняет следующие функции: I) обнаружения и очищения вредоносной блокировки
шины от влияния ведущего троянского устройства, и 2) исключения
предоставления приоритетного статуса на шину для всех его известных троянских ведущих
устройств такого типа.
В современных коммуникационных системах, как известно, принудительная
блокировка ведущего устройства системной шины часто используется
исключительно для защиты целостности передаваемых данных, когда ведущему устройству
необходимо оперативно выполнитьограниченную по времени передачу информацию
через шину. Однако троянское ведущее устройство может получить исключительное
владение статусом на шине через неправильное использование LOCK сигнала
шины. Это приведет к исключению других ведущих устройства от получения
законного доступа на шину, и будет также предохранять от использования режима
прерывания для переключения владения статусом шины.
Чтобы решить эту проблему, в типовую структуру арбитра на рис. 11.25
авторами [77] включены сразу несколько дополнительных логических функций. Так, счетчик
считает число тактов синхронизации, для которых сигналы LOCK являются
активными в течение каждого временного цикла использования шины ведущим устрой-
( 636 Глава JI. Основы проектирования кибербезопасныхмикросхем и систем-на-кристалле
ством Как только счетчик превышает заданный порог, мгновенно активируется
сигнал блокировки вредоносной шины Этот порог может быть установлен как на
основе специфики каждого конкретного приложения, так и может адаптивно
варьироваться во время работы в зависимости отусловий функционирования конкретной
однокристальной системы, тем самым минимизируя вероятность формирования и
отработки ложного оповещения В данной структуре по активации сигнала
блокировки вредоносной шины, специальный регистр маскирования ведущего устройства
тут же принудительно отменяет блокировку и сопутствующие сигналы запросов, и
такой атакоустойчивый арбитр возвращается к нормальной работе
Необходимо отметить и такой важный для специалистов по безопасности SoC
вопрос ведь арбитр на рис. 11.26 также принимает сигнал обнаружения
несанкционированного доступа от дешифратора адреса, как объяснялось выше Поэтому
арбитр автоматически сохраняет MASTER ID вредоносного ведущего устройства
в регистр маскирования ведущего устройства с тем, чтобы могли быть сразу же
отклонены любые будущие попытки этого ведущего устройства получить
несанкционированный доступ к шине
> Malicious Slave
Detection
Reset
System CLK
Latch enable
: Slave ID
Malicious Slave ID
Max duration register
Рис. 11.26. Безопасная организация структуры матрицы шин SoC
/ /. 4. Безопасная архитектура SoC 637
На рис. 11.26 показана упрощенная структура предложенной в работе [77]
защищенной шины. В нормально работающей системе эта структура шины разрешает
соединение между соответствующими элементами ведущего и ведомого устройств
в соответствии с полученными от арбитра и дешифратора сигналами, трафиком
прохождения данных, конкретными адресами и статусом каждой транзакции.
Такая матрица защищенной шины обнаруживает, блокирует и сообщает о любых
вредоносных сигналах ожидания из троянского (заряженного) ведомого устройства.
Когда ведомому устройству необходимо дополнительное время для завершения
операции записи или чтения данных, заданной ведущим устройством, оно может
сформировать дополнительный сигнал ожидания стем, чтобы ведущее устройство
знало, что следует ждать скорого завершения операции.
Например, если системная шина работает на частоте 200 М Гц и доступ к памяти
синхронизируется па частоте 50 МГц, то контроллер памяти может добавить сигнал
ожидания как минимум для четырех циклов синхронизации, в течение которого
ведущему устройству необходимо «считать» из памяти что-то или «записать» в
память. Встроенная в систему микросхема, заряженная аппаратным трояном, может
использовать сигнал ожидания для остановки системы, таким образом, вынуждая
ведущее устройство ожидать неограниченно долго и удерживая арбитр от
переключения статуса на шине.
В структуре безопасной шины иногда используется специальный счетчик
для обнаружения вредоносного влияния троянов аналогично типовому счетчику,
описанному выше. Когда время ожидания превышает некоторый порог,
вырабатывается соответствующий сигнал для обнуления вредоносного сигнала ожидания,
который также используется в качестве сигнала разрешения защелки для регистра
маскирования ведомого устройства, чтобы обозначить текущее ведомое устройство
как вредоносное.
11.4.5. Описание работы системы-на-кристалле непосредственно
после обнаружения аппаратного трояна
Описанный выше метод [77] позволяет с высокой степенью вероятности обнаружить
наличие внедренного аппаратного трояна и либо временно, либо постоянно обеспечивать
специальный режим, когда ведущее или ведомое устройства будут определяться как
вредоносное. В том часто встречающемся на практике случае, когда операция по
исключению вредоносного ведущего или всего ведомого устройства из системы оставит
такую однокристальную систему в состоянии полной неспособности к заданному
режиму, то атака трояна, имевшая цель остановить систему, окажется успешной.
Поэтому очень важно не только гарантировать обнаружение подобных вредоносных
устройств, но и максимально увеличить способность SoC эффективно продолжать
работу, несмотря на установленный факт присутствия трояна. При этом
соответствующие ответные меры должны зависеть исключительно от конкретной природы трояна.
В дополнение к их использованию при блокировании вредоносных блоков
сигналы «обнаружение несанкционированного доступа», «обнаружение
вредоносной блокировки шины» и «обнаружение вредоносного ожидания» могут быть
использованы совместно с системным прерыванием.
638 Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
Традиционный источник прерываний
I
Обнаружение несанкционированного доступа
Обнаружение вредоносного блокирования'
шищ
ар
Обнаружение вредоносного ожидания
Сигнал источника прерывания
w Источник ^^^
' прерывания ^^^
• Lr—
Регистр
разблокирования
прерываний
Сигнал прерывания (к CPU)
Сигналы разблокирования прерывания
Рис. 11.27. Структура безопасного контроллера прерываний, модифицированного
для обработки сигналов
На рис. 11.27 показана упрощенная структура контроллера прерывания,
который соединяет сигналы обнаружения в качестве источников прерываний.
Когда обнаруживается подобный вредоносный режим работы водном из
компонентов предложенной шины, то сначала работа системы временно блокируется.
Соответствующий сигнал обнаружения автоматически запускаетсистемное
прерывание, заставляя ЦПУ сделать безусловный переход на заранее заданный для такой
ситуации векторный адрес, соответствующий подходящей программе обработки
прерывания. При этом в программе обработки прерывания ЦПУ использует
специальную программу обслуживания конкретного прерывания, соответствующую
сигналу обнаружения. Например, незамедлительно предпринятые действия могут
включать в себя оперативное информирование пользователей или главной системы
об обнаружении факта активации основных вредоносных режимов работы Soc и
системы в целом.
В зависимости от компетенции пользователя, назначения атакуемой системы
(ракетная база или ферма по разведению форели), ЦПУ может сформировать
специальный сигнал сброса на блок троянской ИС, чтобы специально обнулить
все регистры внутри такого зараженного блока, включить стробирование
соответствующего синхросигнала на этот блок, чтобы как можно быстрее остановить
активированный троянский блок, либо включить сигнал стробирования питания
на этот блок, отключая при этом питание сразу или последовательно на каждый
элемент троянского блока.
На рис. 11.28 показана структурная схема стандартной однокристальной
системы со стробированием питания.
Структура блока коммутации мощности включает в себя специальную
унифицированную VDD ячейку для этого функционального блока с стробированием
питания. Это позволяет изолировать заряженный функциональный блок от всех
источников питания посредством использования стандартного контроллера
стробирования питания. Когда этот блок переходит в статус со стробированием
питания, все выходные сигналы этого блока обязаны быть привязаны только
к Vdd или GND. В ином случае, блок, который принимает сигналы как входные
сигналы, будет испытывать проблемы из-за неподключенных (плавающих) входов.
Функциональный
блок
без стробирования
Vdd
/ /. 4. Безопасная архитектура SoC 6 3 9 )JJ
CPU
Системная шина
I
Функциональное
IP-ядро
с принудительным
стробированием
Юштированяе
(подтвеш*дение)
функционального
сигнала
Стробированный Vdd
Энергопитающая
конструкция
•а
о
„ 3 S
slio
-5 s о-в
О CD О О
°> ^ о 5
Vdd
Vdd
Vdd
Сигнал контроллера
с принудительным
стробированием
Рис. 11.28. Упрощенная архитектура системы-на-крнсталле с режимом
стробирования питания
Решение этой проблемы в безопасных Soc обеспечивается за счет применения
блока lsol, обеспечивающего соединения соответствующих сигналов в неизменной
последовательности.
11.4.6. Оценка аппаратных затрат на реализацию метода обеспечения
безопасности
Для оценки объема использованных аппаратных затрат, необходимых для
реализаций этих методов, авторами [77] была использована однокристальная система на
основе AM ВА-архитектуры, показанная на рис. 11.29.
Была выбрана шина АМВА АНВ компании ARM, как наиболее широко
используемая пользователем SoC шина. Современная такая SoC содержит
примерно 4 миллиона логических вентилей и включает в себя следующие основные
компоненты: ядро процессора, стандартные компоненты SoC шины, различные
контроллеры памяти, различные интерфейсные блоки, процессор полосы частот
видеосигнала, таймеры специализированные, контроллер прерываний, блок ввода/
вывода общего назначения, а также блок универсального асинхронного
приемопередатчика (UART).
Внешняя память,
флеш-память, СОЗУ
Ядро процессора
Матрица шины
1—
I
Интерфейс
сие мн
памяти
I Г1"!
Си емный
диск в ПЗУ
Инте феис
упра ения
Внутренняя
СС~У
Блок из яция
П грамма
со ци
I
^ансивер
Соединение
п 1ф| <1Й1 SB
ДРУ id
ПОДкл|и енин К Г|гч
Бзлииа ыи цифуивии
вхид/выхог
I
he
of)
паи
Зарядно-измерителыный
прибор и формирователь
отчетов
I
г
ус
Пв[ ,^ ЭИ
шнь
Непроверенный адрес памяти
Контроллер яче 1амяти в основной
п е частот
Интерфейс контро iepa ячейки памяти
Лог oi-" е ради^ш/готное
ус, ^„отво упризления
—t-
it 11
ore
У
В
ПЙП
ая
Аналоге цифровой пр
аз в чль
_1_
Блокупр?°пения
синхронизацией
Pinmax
V ис лцит
и сигнализации
Таймер обработки
Контр 1л
прерываний
Таймер
П ои сор
bl да- вода
Универса <ый
приемопередатчик
Радиочастотный модуль либо радиочастотная ТС
Рис. 11.29. Эскиз топологии системы-на-кристалче на основе стандарта АМВА, использованной для экспериментов в работе [77]
о
I
1
1
1
I
!
§
1
1
/ /. 4. Безопасная архитектура SoC 641
RTL описание этой системы было синтезировано с использованием 90 нм
технологической проектной библиотеки. Центральное процессорное ядро и основная
системная шина здесь работают на частоте 132 МГц. Число стандартных ячеек,
используемых в этой SoC, равняется 574 472, а полное число логических вентилей
составляет 4 010 814.
В сводной табл. 11.5 показано реальное распределение площадей компонентов
в этой SoC.
Таблица 11.5. Оценка распределения площади компонентов в исследуемом образце системы-на-кристалле
Площадь SoC
(мм2)
Программные/
схемные
макросы, мм2
14028
Площадки, мм2
2736
Стандартные
ячейки, мм2
6631
Площадь
кристалла, мм2
29.89
В табл. 11.6 показаны аппаратные затраты на введение дополнительных
вентилей, которые связаны с использованием различных методов, описанных ранее. Как
показывает эта таблица, суммарное увеличение количество вентилей безопасной
SoC составляет менее 800, привлекавшихся для использования конкретных
вышеописанных реализаций.
Таблица 11.6. Количество необходимых дополнительных вентилей для реализации SoC предложенных
архитектур
Функциональный блок SoC
Арбитр
Дешифратор адреса
Матрица управления шиной
Блок проверки целостности данных для памяти
Итого количество дополнительных вентилей
Количество дополнительных
вентилей, шт.
124
116
186
306
732
Разработчикам подобных систем очень важно учитывать величины временных
задержек, которые могут быть внесены этой дополнительной «безопасной» логикой.
Например, для модифицированного дешифратора адреса возникает временная
задержка, обусловленная включением дополнительного трехвходового вентиля «И»
в дополнение к задержке обычного дешифрирования адреса. Новые схемы арбитра
и матрицы шины также содержат дополнительные двухвходовые вентили «И» с их
соответствующей временной задержкой.
Следует отметить, что все вышеприведенные задержки являются совершенно
незначительными в контексте функционирования SoC конструкции в целом.
В подавляющем большинстве случаев эти дополнительные задержки не оказывают
существенного влияния на итоговые характеристики системы, но очевидно, что
в тех маловероятных случаях, в которых способность SoC соответствовать этим
ограничениям будет нарушена, это легко может быть устранено автоматически на
этапе синтеза микросхемы за счет включения в проблемные цепи более «быстрых»
логических вентилей.
И( 642 Глава 11. Основы проектирования кибербезопасныхмикросхем и систем-на-кристалле
ш
г—z *
Рис. 11.30. Фотография макетной платы на основе AM BA, использованная для
эмуляции предложенных в |77| безопасных архитектур SoC
На рис 11.30 показана плата разработки и эмуляции на основе АМВА-
архитектуры, использованная для практической реализации В работе [77]
перечисленные в Таблице II дополнительные логические элементы, введения которых
обеспечивает эффективное противодействие трояном, были разработаны на RTL и
реализованы на данной плате Как показано в [77], на этой плате были практически
исполнены различные варианты виртуальных атак, например, попытка получить
доступ к диапазонам конфиденциальных адресов, атаки с целью установить
непрерывную блокировку и «заморозить» сигналы ожидания в процессе обработки На
этой же отладочной плате и в RTL-кодах в процессе моделирования были успешно
проверены все вышеописанные [77] функции обнаружения, ослабления и
системных прерываний, предназначенные для обнаружения и ослабления эффекта от
этих атак.
Таким образом, в этом разделе была рассмотрена оригинальная архитектура
шины, которая действительно является отказоустойчивой к определенным видам
атак аппаратного троянов. Посредством конструирования архитектуры такой
оригинальной шины вокруг ядра из элементов обычной шины, таких как арбитр,
дешифратор адреса, матрица шины и др., подобная архитектура SoC полностью
совместима с традиционными системами. Рассмотрены эффективные механизмы
идентификации злоумышленных попыток блокировки шины,
несанкционированного доступа к памяти и вредоносного использования сигналов ожидания, которые,
если оставлять их необнаруженными, могут полностью остановить работу
однокристальной системы или вызвать существенные нарушения вее работе В зависимости
от конкретной природы атаки трояна, работа подобной однокристальной системы
может модифицироваться «на ходу», тем самым позволяя этой однокристальной
системе продолжать сохранять полное или частичное выполнение своих функций,
даже несмотря на осуществляемою атаку
/1.5. Использование «песочницы» как метода защиты от аппаратных троянов в SoC
643
Данный опыт безусловно заслуживает пристального внимания отечественных
специалистов по проектированию безопасных систем-на-кристалле.
11.5. Использование «песочницы» как метода защиты
от аппаратных троянов в SoC
11.5.1. Введение в проблему
В представленной [83] коллективной работе специалистов исследовательской
лаборатории военно-воздушных сил США (отдел кибербезопасности) и университета
Арканзаса был представлен еще один эффективный подход идя решения проблем
защиты от внедрения аппаратных закладок в системы-на-кристалле (SoC). В основе
этого подхода лежит тот фактор, что аппаратные трояны могут причинять ущерб
только тогда, когда они активированы. Поэтому суть решения проблемы втом, чтобы
избежатьтрудоемких и обычно «разрушительных» исследований микроэлектронных
систем путем создания таких архитектур этих систем, которые или вообще не
позволяют активировать трояны, или просто сводят на нет эффекты их воздействия во
время активизации, чтобы не допустить катастрофических повреждения системы.
Чтобы достигнуть этой сложной цели, ненадежные сторонние IP и готовые
коммерческие компоненты (COTS) было предложено выполнять в так называемых
«песочницах» с помощью специальных инструментов проверки и привлечения ряда
специальных виртуальных ресурсов. В то время как стандартные инструменты
проверки используются здесь только для обнаружения фактов активации аппаратных
троянов во время функционирования SoC и для решения проблемы защиты от
возможного катастрофического повреждения системы, то здесь виртуальные
ресурсы предоставляются IP в специальной «песочнице», таким образом, блокируя
прямой доступ злоумышленников к физическим ресурсам системы. Этот подход
авторами [83] был реализован с помощью так называемых стандартов «trust-hub.
com», использующих систему, работающую по сценарию программируемой
пользователем вентильной матрицы (FPGA). Как будет показано ниже, все эти результаты
подтвердили факты обнаружения аппаратных троянов и решение этой проблемы
на 100%. При этом, затраты на ресурсы увеличились незначительно, а
производительность нисколько не упала.
Как известно, чтобы уменьшить расходы и уменьшить период от начала
разработки дизайна системы-на-кристалле (SoC) до ее выхода на рынок, обычно
необходимо для проектирования системы использовать IP-блоки (ядра) сторонней
интеллектуальной собственности, которые часто используются в качестве составных
элементов дизайна SoC. Так сложилось в последнее время, что проектированием
IP-блоков и производством интегральных схем в основном занимаются
привлеченные на стороне потенциально ненадежныеучреждения, разбросанные по всему
миру. Такая аппаратная закладка действительно может быть внедрена в любую ИС
на любой стадии процесса проектирования [84,85], включая стадию спецификации,
проектирования топологии, верификации и производства.
В то время как подобные статические методы широко применяются на всех
уровнях этого интеграционного процесса, до сих пор научное сообщество уделяло
644
Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
больше внимания исследованию процессовиспытаний таких SoC после их
изготовления на основании рассмотренных выше так называемых «методов наблюдения
за сторонними каналами». Здесь надо сказать, что таких «теоретических моделей»,
необходимых для активации потенциальных скрытых троянов, слишком много для
проверки современных сложных IP-блоков и SoC с множеством входных данных,
выходных данных, различных внутренних состояний и различных используемых
встроенных блоков памяти, что существенно ограничивает эффективность
применения подобных методов статического тестирования. Так, например, известные
подходы, такие как те [86], которые были предложены для мониторинга поведения
сигналов и обнаружения потенциального трояна, полагаются исключительно на
применение стандартных инструментов проверки и не касаются области
применения новых методов выявления.
В работе [83] вышеуказанные авторы предложили новаторский подход, так
называемое аппаратное помещение в песочницу для решения проблемы защиты от
внедрения так называемых троянов в SoC. Этот подход основывается на хорошо
известной концепции песочницы, уже много лет применяемой в программном
обеспечении, целью которого является включение в себя процедур и ресурсов,
необходимых для выявления «посторонних» компонентов и ненадежных частей кода
в специальных изолированных средах, чтобы не допустить действий, наносящих
вред остальной (вне «песочницы) части системы. Изоляция зловредных IP-блоков
может повысить безопасность системы, одновременно снижая стоимость
изготовления и уменьшая объем работ, необходимых для верификации и тестирования
перед этапом производства SoC.
Условно говоря, авторы используют концепцию обеспечения безопасности путем
разделения системы на «надежную» и «ненадежную» среды. Компоненты в
«надежной» среде проектируются под строгим контролем проверенного
(сертифицированного) системного интегратора (например, военного представительство)
и заслуживающих доверия партнеров. Предполагается, что эти компоненты
заведомо безопасны и могут иметь доступ к любому системному ресурсу. Очевидно,
что компоненты в «ненадежной» среде проектируются «ненадежными»
источниками. Поскольку они могут содержать в себе различные программные закладки
и аппаратные трояны, их необходимо виртуально поместить в такую песочницу
вместе с соответствующими виртуальными ресурсами, которые им необходимы.
Конечно, трояны можно успешно прятать в подобных IP-блоках и интегральных
схемах, но только до тех пор, пока они не проявятся (до сих пор любую такую
систему можно считать защищенной). Фактически речь идет о стандартном
подходе к проектированию классических вычислительных систем устойчивых к
отказам. Насколько нам известно, это одна из тех первых работ, которые изучают
безопасность всистемах-на-кристалле посредством удерживания потенциальных
зловредных компонентов внутри «песочниц», которые включают в себя ресурсы,
необходимые компонентам в виртуализированной форме вместе с модулями
выполнения правил для обнаружения зловредных действий во время выполнения и
предотвращения повреждения системы.
Здесь следует более подробно пояснить читателям суть этого понятия —
«песочница».
/1.5. Использование «песочницы» как метода защиты от аппаратных троянов в SoC
645
11.5.2. Песочница как инструмент обеспечения безопасности
Итак, песочница (Sandbox) — это специально выделенная среда для безопасного
исполнения компьютерных программ. Обычно она представляет собой жестко
контролируемый набор ресурсов для исполнения любой гостевой программы —
например, место на диске или в памяти. Доступ к сети, возможность сообщаться
с главной операционной системой или считывать информацию с устройств ввода
обычно либо частично эмулируют, либо сильно ограничивают. Песочницы
представляют собой классический пример виртуализации.
Повышенная безопасность исполнения кода в песочнице зачастую связана
с большой нагрузкой на систему — именно поэтому некоторые виды песочниц
используют только для неотлаженного или подозрительного кода.
Если говорить об особенностях применения песочницы в настоящее время, то
надо сказать, что, как правило, песочницы используют для запуска непроверенного
кода из неизвестных источников, как средство активной защиты от вредоносного
кода, а также для обнаружения и анализа вредоносных программ. Также зачастую
песочницы используются в процессе разработки программного обеспечения для
запуска «сырого» кода, который может случайно повредить систему или испортить
сложную конфигурацию. Такие «тестировочные» песочницы копируют основные
элементы среды, для которой пишется код, и позволяют разработчикам быстро и
безболезненно экспериментировать с неотлаженным кодом.
В связи с большим распространением различных вредоносных программ, а
также применением «вирусописателями» специальных изощренных технологий
(например, полиморфизм), классические сигнатурные сканеры уже не могут
эффективно противостоять этим новым угрозам.
Именно поэтому многие разработчики антивирусного программного
обеспечения используют в своих продуктах «песочницу» как средство активной защиты
пользователей от различных, еще неизвестных угроз. Можно привести ряд таких
известных примеров практической реализации.
— Comodo Internet Security использует технологии Sandbox (песочница) для
запуска подозрительных приложений. Начиная с версии CIS 6.0 также
используется полноценная виртуальная среда «Virtual Kiosk».
— Лаборатория Касперского применяла в своих продуктах технологию
«Безопасная среда», позволяющую запускать в песочнице подозрительные
приложения, начиная с версиии K1S 2013 и CRYSTAL 2.0 Безопасный браузер,
Безопасная среда и Безопасный рабочий стол.
— Компания Avast включила в некоторые пакеты своей антивирусной защиты
«песочницу», в которой без угрозы для системы можно запускать
потенциально нежелательные программы.
— Panda Security предоставляет пользователям безопасный доступ в интернет
с помощью веб-браузера, запущенного в песочнице.
— Компания SafenSofl, разработчик продуктов SafenSofl SysWalch, применяет
технологию собственной разработки D.S.E. (Dynamic Sandbox Execution),
позволяющую запускать подозрительные приложения или открывать любые
подозрительные файлы в подобной ограниченной среде выполнения.
646
Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
Помимо разработчиков антивирусных программ, «песочницами» для
обеспечения безопасности активно пользуются и другие известные компании, а именно:
— Google применяет технологию песочницы в своем фирменном браузере —
Google Chrome;
— в Adobe Flash Player и Adobe Reader компании Adobe также применяется
песочница для снижения риска заражения компьютера вредоносными
программами;
— РНРвмодулеп1пк11[83];
— в ядре операционной системы Mac OS X [87].
Существуют и отдельные утилиты, обеспечивающие подобную
функциональность: например — Sandboxie.
11.5.3. Анализ сходных направлений решения проблемы безопасности
проектирования SoC
Кроме представленной выше информации, заинтересованный читатель может
отратиться к обзору [84]. Из него следует, что защиту и контрмеры можно
проводить на трех различных этапах: во время проектирования, во время тестирования
(до сдачи в эксплуатацию) и во время практической работы системы. Подходы,
используемые во время проектирования, обычно решают проблему аппаратных
троянов путем сокрытия либо функциональных, либо структурных свойств IP от
потенциальных злоумышленников, использующих эти трояны, посредством
специальной модификации (изменения режимов) работы IP и интегральных схем [88],
таким образом, чтобы не давать возможности злоумышленникам запустить трояны
в IP. Предполагается, что дополнительные и сторонние каналы, необходимые для
внедрения троянов и мониторинга за условиями их активации, будут оказывать
заметное воздействие на физические свойства ИС, такие как характер изменения
мощности потребления [89], физическая среда [90], температурный профиль [91],
временные задержки прохождения сигналов [92] или совокупность многих
других характерных и контролируемых физических параметров [93]. Отклонение от
поведения так называемой «золотой» и заведомо не содержащей троянов
модели (эталона) здесь обычно интерпретируется как факт проявления активности
(включения) внедренных аппаратных троянов. Все известные варианты методов
верификации обычно используются для обеспечения только точности определения
некоторых специфических характерных свойств троянов [94, 95]. Основная идея
метода состоит в том, чтобы проанализировать поведение исследуемого IP и
провести затем функциональную верификацию с высоким коэффициентом покрытия
событий и состояний трояна для нахождения любых отклонений от «нормального»
поведения IP Здесь надо отметить, что основной проблемой большинства
известных статических подходов к выявлению скрытых аппаратных троянов является
необходимость в использовании «золотой» модели. Это обусловлено тем фактом,
что обычно вес дизайн-центры разрабатывающих компаний покупают у своих не
всегда проверенных внешних партнеров COTS и IP, которые они не могут
спроектировать самостоятельно, втом числе и потому, что у них нетэтой самой «золотой»
модели.
/1.5. Использование «песочницы» как метода защиты от аппаратных троянов в SoC
647
Надо сказать, что все известные онлайн-методы, которые основаны на анализе
и обработке характеристик различных «сторонних» каналов, имеют определенное
преимущество относительно самого мониторинга поведения устройств во время
функционирования и, таким образом, могут «ловить» внедренные в аппаратуру
трояны, как только они проявляются. Тем не менее им все еще необходим некий
эталонный физический профиль, который сегодня может предоставить только такая
стандартная «золотая модель». Подобная методика мониторинга для обеспечения
безопасности электронных устройств детально описывается в [96]. К сожалению,
многие очень важные подробности, касающиеся как концептуальной, так и
внедренческой (практической) реализации такой стратегии, пока исследователями [96]
не были предоставлены. Возможно, это будет сделано уже после выхода в свет этой
книги.
Еще один эффективный инструмент проверки, основанный на использовании
паритетной информации для онлайн-верификации потенциального небезопасного
внедрения, был представлен в работе [86]. Здесь инструмент проверки — это
классический паритетный инструмент проверки, защищенный с помощью процедуры
рандомизации, чтобы предотвратить атаки потенциальныхтроянов. Несмотря на то
что авторы, как утверждают, достигли чуть ли не 99,98% доли успешных попыток,
все-таки достаточно убедительный систематический подход, как нам кажется, ими
не был предоставлен как средство проектирования действительно универсальных
инструментов подобной проверки.
В работе [97] еще один интересный механизм изоляции аппаратных троянов
был представлен в виде системы мониторинга и анализа потока трафика данных
между встроенным троянским устройством и внешней вычислительной сетью для
обнаружения и пересечения потенциальных DDoS-атак.
Таким образом, основной метод, предложенный в цитируемой нами
работе [83], обоснован предположением, что более эффектной и более дешевой за
щиты IP можно достигнуть, если сосредоточиться только на небольшом наборе
эффективных защитных свойств. Если сосредоточиться на измерениях и анализе
значений параметров компонентов на их границе и использовать, соответственно,
инструменты проверки для отслеживания «несанкционированного» поведения,
можно действительно обеспечить 100%-ную защиту остальной части системы.
Однако использование только инструментов «проверки» все-таки нельзя считать
классической «песочницей».
Ведь физическое объединение инструментов проверки и изолированных
виртуальных ресурсов, предоставленных ненадежным сторонним IP, — это то, что
фактически создает идеальную «аппаратную песочницу». Такой подход можно
рассматривать как противоположность известной специалистам другой модели
TrustZone [98], доступной в процессорах серии ARM. Поскольку TrustZone ARM
изолирует «подозрительные» части системы в надежной зоне «песочницы» и
предоставляет «ненадежным» IP неограниченный доступ к остальной части системы,
такой методологический подход не обеспечивает всем «надежным» компонентам
неограниченного доступа ко всем системным ресурсам и автоматически помещает
эти «ненадежные» компоненты в аппаратные песочницы.
И( 648 Глава 11. Основы проектирования кибербезопасныхмикросхем и систем-на-кристалле
11.5.4. Особенности организации процедур перемещения аппаратных
тройное в песочницу при проектировании SoC
Как показано на рис 11.31, предложенный в работе [83] эффективный подход
к проектированию безопасных SoC предлагает разделение защищаемого кристалла
на две области:
— «надежную» область, в которой все компоненты имеют прямой доступ к
системным ресурсам, включая коммуникационные компоненты,
периферийные устройства и память,
— и одну или несколько «ненадежных» областей, в которых компоненты
выполняются в песочнице
Интеллектуальная Интеллектуальная Интеллектуальная
собственность собственность собственность
помещенная помещенная помещенная
в песочницу» в песочницу» в песочницу»
Надежная
интеллектуальная
собственность
т
1
Периферийные
устройства
Стандартная
интеллектуальная
собственность
о
*-. CD
X
Ъ
3
■D
1
Щ
3
T
Периферийные
устройства
Рис. 11.31. Интеграция «ненадежной» ИС в защищенной SoC путем аппаратного
помещения в песочницу
«Надежной» зоной управляет системный интегратор, при этом все ресурсы
разрабатываются только «надежными» подрядчиками Другие аппаратные компоненты
(COTS) и IP, спроектированные «ненадежными» подрядчиками, получают только
косвенный доступ к системным ресурсам, выходящим за рамки «песочницы».
Такой подход действительно можно легко реализовать на всех уровнях цикла
проектирования кристалла SoC.
Тогда на уровнях реализации общей спецификации системы и уровня
межрегистровых передач (УМП) интегратор будет проектировать «песочницу» вместе со
всеми ресурсами под строгим контролем системы безопасности и предоставлять
соответствующий интерфейс только «надежным» проектировщикам 1Рдля инте фации
их IP в проек! ируемую SoC На произволе!венном уровне в принципе можно
использовать также предложенный способ разделения производства [86] для производства
«надежных» сред и «песочницы», с одной стороны, и «ненадежных» частей отдельно
в других объектах Подобная система-на-кристалле, изображенная на рис 11.31,
/1.5. Использование «песочницы» как метода защиты от аппаратных троянов в SoC
649
обычно включает в себя также другие стандартные блоки системы, такие как
процессор, память, периферийные устройства и как минимум два аппаратных ускорителя,
которые должны быть спроектированы в «надежной» среде. Четы ре «непроверенных»
IР в этом случае будут заключены в три «песочницы» с двумя IP, каждая из которых
использует исключительно одну песочницу, и двумя другими блоками IP, которые
делят эту «песочницу» в результате реализации процедуры оптимизации источника.
Применение таких «песочниц», расположенных между IP и остальной частью
системы, конечно, приведет к определенному повышению аппаратных затрат и
времени на выполнение процедур. Тем не менее очевидно: с точки зрения
обеспечения безопасности это не является большой проблемой в современной SoC. Ведь
несмотря на высокую скорость работы аппаратных ускорителей в SoC, это не секрет
для специалистов — системы-на-кристалле всегда работают с производительностью,
определяемой скоростью как раз самого медленного периферийного устройства.
На практике же, между более «медленными» более и «быстрыми» модулями SoC
всегда размещаются специальные буферы для снижения такого воздействия на
производительность более медленных периферийных устройств. Например, как
известно, многие модули получения цифрового изображения и сегодня работают
только на скорости до 25 М Гц, но все они при этом работаютс устройствами сжатия
цифровых изображений и визуал и заторами, которые обычно работают на скорости
много выше I ГГц. Включение таких буферов в «песочницу» разработчики обычно
используют для компенсации подобных эффектов замедления итоговой скорости
обработки системы за счет использования промежуточных компонентов
«песочницы». Затраты на ресурсы обычно также не являются проблемой, учитывая
тенденции миниатюризации размеровтранзисторов и повышенния функциональных
возможностей современных кристаллов SoC.
11.5.5. Основные программные методы помещения в песочницу
Надо сказать, что как и многие другие современные инновационные технологии,
например система-на-кристалле, которые теоретически «проросли» изтехнологий
программного обеспечения перед тем, как превратиться в реальные аппаратные
средства, существуют свои специфические особенности помещения в песочницу и в этом
программном обеспечении. Это в полной мере относится к особенности
выполнения самой математической процедуры помещения в «песочницу» — структуру,
которая в наибольшей степени удовлетворяет требованиям используемых вами
аппаратных средств.
Рассмотрим принятую многими специалистами классификацию,
представленную в [99], которая классифицирует все известные «песочницы» в одной из
следующих категорий в зависимости от их рабочего режима.
а) Управляемый код. Все «ненадежные» приложения компилируются в так
называемый промежуточный код (Java Bytecodes или Common Intermediate Language
(CIL) Microsoft), который обычно выполняется под контролем виртуальной машины
(ВМ),такой, например как Java VM или Microsoft Common Language Runtime(CLR).
При предоставлении контролируемого доступа к системным ресурсам такой подход
нельзя применять к аппаратным IP, так как аппаратные средства не выполняются
650
Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
просто как последовательность инструкций, которые можно смоделировать с
помощью виртуальной машины, а только в качестве структуры взаимосвязанных
блоков, действия которых прозрачно видны только на их интерфейсе.
б) Встроенный монитор обращений. Данный подход реализует политику доступа
к ресурсам в коде такой потенциально ненадежной IP, которая гарантирует
принудительное исполнение принятой владельцем IP политики безопасности даже
вслучае багов. Многие стандартные инструменты верификации сегодня позволяют
вставлять утверждения в спецификацию 1Ртолько и исключительно в целях
верификации. Поскольку синтезируемые компоненты, как правило, бывают
представлены в библиотеках типа OVL, все они направлены на более «крупномодульную»
интеграцию на интерфейсе компонентов. Задача расширения такого встроенного
монитора обращений до интерфейса микросхем является более приемлемой для
ненадежных IP, многие из которых япляются COTS, гдетакой иптеграторобычно не
имеет доступа к внутренним устройствам проектируемой системы и, следовательно,
невольно ограничивает взаимодействие с интерфейсом.
в) Песочница системных вызовов. Здесь все приложения в песочнице имеют
доступ к системным ресурсам только с помощью формирования специальных
системных вызовов, которые «ловит» и затем быстро выполняет ВМ или менеджер
«песочницы». Этот подход в чем-то похож на предыдущий (встроенный монитор
обращений) с одной только разницей — здесь эмуляция происходит на интерфейсе
приложения, а не внутри строк кода.
г) Аппаратная изоляция памяти. Здесь суть идеи состоит в том, чтобы
предоставить всем «ненадежным» IP свои отдельные сегменты изолированных
ресурсов системы только в пределах именно этой отдельной песочницы, извлекая все
стандартные механизмы проверки безопасности доступа к памяти из менеджера
«песочницы» и фокусируясь только на передаче данных между отдельными
задействованными сегментами памяти в «песочнице» и остальной частью системы.
В принципе мы рекомендуем использовать этот подход не только для памяти, но
и для всех других ресурсов, таких как периферийная виртуализация внутри
песочницы, это может эффективно сработать в большинстве случаев.
11.5.6. Типовая структура аппаратной песочницы
На рис. 11.32 представлена типовая структура вышеописанной простейшей
аппаратной «песочницы».
Цель создания этой структуры состоит всего лишь в том, чтобы предоставить
разработчику соответствующую среду проектирования с инструментами и
возможностями выявления и нейтрализации хотя бы для одной или нескольких ненадежных
IP, не подвергая риску все остальные — вроде бы по определению «безопасные»
части системы. Для этого авторы [83] настоятельно рекомендуют использовать
следующие основные компоненты такой аппаратной песочницы.
Инструменты проверки. Это может быть один или несколько специальных
инструментов проверки, использующихся для исполнения основных правил
безопасности, определенных проверенных системным интегратором во время
реализации процесса компилирования. Этотинструментпроверки обычно бывает
U.S. Использование «песочницы» как метода защиты от аппаратных троянов в SoC 651 ))))
разработан на основании анализа свойств компонента IP в песочнице и часто может
ограничиваться только некоторой «подсовокупностью» сигналов IP, но обычно его
функции зависят от финансовых возможностей заказчика SoC, которые всегда
заинтересованы в поиске путей для снижения своих расходов.
Управление
Программы контроля на базе сигнала
Универсальный Универсальная ^ЩР^^Н Видеографическая
асиыурсмый последовательная ^Kyj^H матрица
прием ередатчик шина ^^^^^^^^Н
Статус / конфигурация / регистры
Рис. 11.32. Структура аппаратной песочницы
Виртуальные ресурсы. Концепция стандартной «песочницы» требует, чтобы
все ресурсы, необходимые ИС, предоставлялись именно в виртуальной форме,
но только внутри этой «песочницы», где IP может их безопасно испол^овать, не
повреждая остальную часть проектируемой электронной системы В песочнице,
изображенной на рис 11 32, виртуальный UART (V-UART), виртуальный порт
US В (V-USB) и виртуальный VGA (V-VGA) вместе с виртуальной памятью V-M ЕМ
предоставляются всесторонне исследуемому IP в этой песочнице. Основное
преимущество такой структуры состоит в том, что интерфейс между виртуальными
ресурсами внутри «песочницы» и остальными физическими ресурсами реализуется
только защищенным протоколом и не может при вести к «отказу от обслуживания»
Любая попытка предварительно встроенного злоумышленником аппаратного троя-
на изменить периферийное любое устройство системы будет немедленно отменена
именно таким виртуальным периферийным устройством.
Менеджер песочницы. Этот условный менеджер обычно отвечает только за
обмен данными между своими виртуальными ресурсами и их физическими копиями,
полученными от разработчика ИС, обрабатывая результаты с помошью имеющихся
у него «проверенных» инструментов проверки, а также используя все известные
ему ресурсы конфигураций песочницы.
652
Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
Реестры статуса и регистры конфигурации. Обычно в «безопасной SoC»,
набор всех реестров статусов и конфигурации используется только для
формирования и передачи соответствующих сообщений между менеджером «песочницы» и
остальной частью системы. Статистику по поведению IP в песочнице
рекомендуется записывать и сохранять для последующего анализа. Специалисты по
безопасности SoC знают, что IP, которая запускаетаппаратный троян (трояны) во время
инициализации, вызовет соответствующий лог на стороне процессора, который
впоследствии можно использовать для того, чтобы исключить некоторых
«ненадежных» поставщиков из ранее утвержденного списка подрядчиков
интегратора.
11.5.7. Описание типового процесса проектирования защищенной SoC
Структура описанной здесь аппаратной «песочницы» позволяет обеспечить процесс
безопасного проектирования системы, состоящий из следующих основных этапов:
I) выбор виртуальных ресурсов, которые должны использоваться вместе с их связью
с IP в организованной разработчиком SoC песочнице, 2) генерирование
необходимые инструментов проверки для наблюдения за всеми сигналами и вообще за
поведением IP и правил для их исполнения в течение заданных интервалов времени,
3) проектирование структура этого контроллера песочницы для связи виртуальных
ресурсов с физическими ресурсами с целью организации эффективного контроля
потока данных «на» и «из» этой виртуальной песочницы.
Несмотря на то что данные задачи всегда можно выполнять «вручную»,
сложность современных вычислительных структур все-таки требует применения таких
современных инструментов, которые могут легко автоматизировать весь этот
сложный процесс проектирования SoC и в итоге производить эффективные и
надежные системы.
Предложенный в работе [83] и детально описанный выше процесс
проектирования показан на рис. 11.33, как и положено, он начинается со спецификации
требований 1Р в «песочнице», определения основных свойств безопасности и основных
правил для их исполнения во время работы по реальным выбранным сигналам, а
также с целью определения всех необходимых дополнительных вычислительных
ресурсов, которые должны быть виртуализированы в каждой такой песочнице.
Выбор необходимых виртуальных ресурсов. Очевидно, что все вычислительные
ресурсы, которые должны быть включены в подобную проектируемую песочницу,
могут выбираться или вручную, или автоматически, но — обязательно — из
библиотеки заранее реализованных заказчиком ресурсов в соответствии с интерфейсами,
ранее использованными ими в IP Например, если какой-то ранее непроверенный
вами IP-блок должен быть подключен к стандартному USB-порту на одной стороне
и к такому же UART-порту с другой стороны, то могут быть созданы
соответствующие экземпляры виртуального USB и виртуального UART, которые могут быть
соответствующим образом спроектированы злоумышленником с необходимой
производительностью, с соответствующим сигналом синхронизации,
соответствующей скоростью передачи данных в бодах, и могут быть также размещены
в песочнице.
U.S. Использование «песочницы» как метода защиты от аппаратных троянов в SoC 653
Выбор
виртуальных
источников
Стандартные программные
продукты и ненадежная
интеллектуальная
собственность
Программы проверки
Виртуальные источники
Сигналы управления
Свойства
(PSL, OVL, OVM)
Рис. 11.33. Упрошенная структура процесса проектирования аппаратной
песочницы SoC
Создание библиотеки виртуальных ресурсов, которая должна быть включена
в песочницу, не представляет собой особой сложности для владельцев IP, но
поскольку поведение виртуальных ресурсов здесь обычно наблюдается такое же
что и поведение их физических экземпляров, следует ожидать, что те же
спецификации, которые ранее были использованы разработчиками в отношении
соответствующих физических ресурсов, здесь могут быть также всеьма эффективно
использоваться с небольшими модификациями Поскольку они действуют всего
лишь, как промежуточное звено между IP в «песочнице» и физическим ресурсом,
они должны вроде бы обеспечивать сопряжение соответствующего физического
ресурса с IP в «песочнице» и его сопряжение IP с так называемым виртуальным
ресурсом. Специалисты все-таки рекомендуют использовать такой специальный
контролер физических ресурсов для организации действительно эффективного
управления потоками данных между различными интерфейсами проектируют
системы на кристалле Если же физический ресурс в процессе проектирования
используется многими IP в этой одной песочнице, то каждый IP будет подключен
к его собственному физическому ресурсу, то конечно же, — и обмен данных между
такими «виртуальными» и «физическими» ресурсами будет эффективно
координироваться вышеописанным контролером физических ресурсов в этой песочнице
Разработчики систем безопасности современных SoC должны очень внимательно
изучить эти материалы.
Разработка соответствующих инструментов проверки. Генерирование
соответствующих вышеописанных правил, соответствующих инструментов проверки
времени выполнения и качества исполнения правила может быть полностью
автоматизировано при условии, что у разработчика есть соответствующие средства для
определения «желательного» и «нежелательного» поведения выбранных им
компонентов IP Но поскольку мы имеем дело с аппаратными IP и стандартными COTS и
не имеем информации об их «внутренней работе», то нам необходимо всего лишь
определить их желательные характеристики на границах. Конечно, обычно всегда
это приводит к появлению вопроса о том, а какой же язык больше всего подошел
бы для описания и реализации данного задания. К счастью, нынешнее сообщество
654
Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
специалистов, занимающихся этими коварными проблемами верификации, очень
активно работает в этом направлении, разрабатывая то разные языки, то разные
такие средства определения свойств IP на интерфейсе, но все это обычно в целях
проверки разработанной SoC. Авторы [83] предлагают использовать этот широко
распространенный в среде специалистов язык спецификации свойств (PSL) [83]
в качестве отправной точки создания (описания) процесса проектирования
безопасной SoC (рис. 11.33).
Спецификация свойств. Здесь следует выделить язык PSL — это язык
верификации на основе утверждений, который естественным образом исторически возник
из языка Sugar от IBM, ранее широко используемого для проверки аналогичных
моделей, и развился в итоге в стандарт IEEE (I850-2005) [83]. Конечно, этот
стандарт PSL можно использовать для определения отдельных временных свойств
проектируемых SoC систем, т.е. свойств, которые описывают поведение системы
в течение заданного периода времени через комбинацию соотношений формул
временной логики линейного времени (LTL) и известных регулярных выражений.
Обычно эта самая функция PSL состоит из 4 слоев: булев слой, обычный
временный слой, временный слой проверки и временный слой моделирования. Базовые
взаимоотношения между вами наблюдаемыми интерфейсными сигналами и всеми
переменными состояния здесь обычно определяются как «булев слой». Логические
выражения на данном уровне всегда являются обычными булевыми выражениями
типа — VHDL (не reset и rden) или «Verilogflavon> (reset && rden). Каждый такой
временный слой используется для описания поведения сигналов в конечной или
бесконечной последовательности состояний. Каждая такая последовательность
обычно строится на основании базовых «булевых» операторов, объединенных
с «последовательными» операторами. В итоге этот самый PSL поддерживает так
называемое последовательное расширенное регулярное выражение (SERE), которое
позволяет оценивать всю итоговую информацию по множеству тактовых циклов.
Далее все эти свойства надстраиваются над другими стандартными
последовательностями и могут содержать как булевы выражения, так и другие зависимые свойства,
например, описывать систему с сигналами типа req, ack, start, busy и done, каждый
из которых является верным только в определенный момент времени [100]. Надо
отметить известное специалистам выражение «always start -> next busy», которое
утверждает, что каждый раз, когда операция start является «проверенной» в
каждый определенный момент времени, операция «busy» будет верной в следующий
момент времени.
Другие выражения, например выражение {[*]; req; ack}] | = > {start; busy [*];
done}, утверждают, что в каждом случае «req», за которым немедленно следует «ack»,
обработка подтвержденного запроса также начинается в каждый следующий
момент времени после появления «ack». Выражения типа «start»; «busy»; done} — это
тоже пример последовательного представления фазы наступления последующих
событий. Он представляет всего лишь последовательность обработки, которая
начинается с команды start, за которым следует команда busy в течение некоторых
заранее определенных N временныхточек, и заканчивается в итоге командой done.
Конечно, надо сказать, что PSL — это в первую очередь язык верификации, и слой
верификации — это тот слой, где все разработанные заказчикам SoC инструкции
/1.5. Использование «песочницы» как метода защиты от аппаратных троянов в SoC
655
предоставлены всего лишь для того, чтобы средство верификации в конце концов
проверило валидность этого свойства. Инструкция assert, например, укажет
соответствующему средству верификации проверить, что определенное свойство
присутствует здесь, и если его нет, то система сообщает об этой ошибке. Используя всю
PSL или только его часть для описания свойств системы, мы можем автоматически
генерировать необходимые компоненты инструмента проверки и отслеживания
всех инструкций, обеспечивающих безопасность нашей проектируемой SoC, во
время работы.
Надо сказать, несмотря на то, что если этот предложенный в работе [83]
эффективный процесс проектирования основан только на PSL, то в ряде других
исследований использовалась так называемая открытая библиотека (OVL) Accelera [10].
И то OVL — это не язык, а действительно библиотека параметризуемых
инструментов проверки утверждения, некоторые из которых могут быть синтезированы
непосредственно в аппаратное обеспечение. Естественно, что вместо создания
общего инструмента проверки свойств, указанных в таком языке высокого уровня
как PSL, пользователь может выбрать те сигналы, которые он хочет отслеживать,
и определить конкретное выражение, которое может быть оценено затем на одном
или нескольких этапах испытаний SoC.
Контроллер. Конечно, типовой контроллер может быть спроектирован как
самим пользователем, так и сгенерирован из описания поведения известных
пользователю основных компонентов в «песочнице». Он должен включать все стандарт-
ныедействия, которые необходимо вы пол нить в случае фиксации факта нарушения
правила безопасности, поступления соответствующего сообщения действий IP
о попытке внедрения аппаратного трояна во встроенный процессор и попытке
несанкционированного регулирования обмена данных между виртуальными
ресурсами и соответствующими реальными физическими ресурсами. Структура
такого контроллера может меняться от простого конечного автомата до
небольшого процессора, обрабатывающего любой подобный сложный код в
«песочнице».
11.5.8. Анализ практических примеров реализации песочницы в SoC
Все теоретические аспекты методов, описанных выше, были отработаны на
структурах, содержащих как заведомо известные аппаратные трояны, так и на структурах
без внедренных аппаратных троянов, используя эталонный пример программы
Trust-Hub (www.trust-hub.com), который теперь по неявному определению является
определенного рода стандартом в классе аппаратных троянов. Помимо описания
процедур моделирования здесь были реализованы разные компоненты как без
встроенных троянов, так и компоненты с якобы встроенными троянами разных
классов (отказ обслуживания, изменение функции, утечка информации). Отдельно
были рассмотрены вопросы внедрения троянов в FPGA для оценки их итоговой
производительности и необходимых для их внедрения аппаратных и временных
издержек.
Авторы [83] для исследования использовали плату FPGA Digilent ZyBo (ZYnq
Board) с ядром процессора Zynq-700 FPGA. Этот двухъядерный процессор ARM
656
Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
(Cortex-A9) вместе с известной разработчикам логикой FGA Xilinx 7-series
делает это в принципе идеальной платформой для прототипирования любой
системы-на-кристалле. Эта плата также имела большой набор различных
мультимедийных периферийных устройств и специфических периферийных устройств
для обеспечения подключения (UART, USB, видео- и аудиовход/выход. Ethernet и
SD), что существенно упрощает реализацию механизмов их защиты от различного
рода аппаратных закладок, которые могут обращаться к периферийным устройствам
для выполнения своих запланированных атак, в том числе направленных на отказ в
обслуживании или организации утечки секретной информации.
Поскольку все известные аппаратные закладки из Trust-Hub используют UART
(RS232) для внешнего подключения, тесты авторов [83] были разработаны
исключительно на основании стандартного интерфейса RS232, очень хорошо известного
авторам этой книги. Было показано, что в 100% случаев такие «песочницы»
действительно успешно сдерживали и действительно весьма эффективно определяли
все аппаратные закладки, основанные на стандарте RS232, хотя поведение
некоторых из них отличалось от спецификаций для стандарта RS232. Эти нестандартные
аппаратные закладки принадлежали к классам «отказ в обслуживании», «утечка
информации» и «изменение функции».
Как показано в табл. 11.7 и 11.8, все задействованные ранее дополнительные
ресурсы, возникающие в результате добавления в процессы анализа такой
«песочницы», являлись чрезвычайно низкими (между 0,13 и 1,5%).
Таблица 11.7. Результаты оценки аппаратных затрат на создание безопасной SoC на основании образца
Trust-Hub (www.trust-hub.com)
Структура
SoC
T-300
T-400
T-500
T-900
Тип аппаратного
трояна
Утечка информации
Утечка информации
Атака типа DoS
Атака типа DoS
Тип используемого
инструмента
проверки
Последовательность
тестовых циклов
Последовательность
циклов
Последовательность
циклов
Последовательность
циклов
Потери
из-за площади
243 LUT (1,38%)
278 ШТ (1,58%)
269 ШТ( 1,52%)
265 ШТ( 1,52%)
Потери
из-за задержки
-0,729 не
-0,046 не
-0,174 нс
-0,149 нс
Таблица 11.8. Оценка используемых виртуальных ресурсов
Виртуальный ресурс
VGA (V-VGA)
RS232-UART (V-UART)
Потери из-за площади
23ШТ(0,13%)
120 LUT (0,68%)
Потери из-за задержки
-0,037 не
-0,567 не
Конечно, нельзя утверждать, что данная цифра является абсолютной и не будет
увеличиваться вместе с размером схемы. Экономические потери из-за подобных
временных задержек обеспечиваются инструментом для синтеза и представлены
соответствующими отрицательными значениями втаблицах, что наделе означает,
/1.5. Использование «песочницы» как метода защиты от аппаратных троянов в SoC
657
что все эти эффективные структуры, включающие подобные аппаратные
«песочницы», в итоге оказались не медленнее, чем те же аналогичные структуры, но
без аппаратных песочниц. Небольшое улучшение было обусловлено всего лишь
добавлением специальных реестров в песочницу, что позволило разбить длинные
комбинационные пути в схеме на другие более короткие критические пути,
снижая итоговые задержки и даже в итоге несколько повышая производительность
микросхем.
Надо отметить, что все используемые в [83] специальные инструменты
проверки во время работы были основаны на известных в тот момент инструментах
проверки открытых библиотек верификации (OVL). Суть реализации данного
компонента находится в последовательном сигнале, являющимся входом системы,
с сигналом, обозначенным как fire, являющимся выходом. Каждый раз, когда сигнал
MSB анализируется как последовательность обеспечения безопасности, каждый
бит в testexpression которой проверяется в каждой следующей фазе тактового
цикла для определения истинной оценки. Так, для стандартного режима работы
передатчика RS232-UART данное выражение получают из анализа состава и
последовательности следующих передаваемых сигналов: xmitdata, представляющего
данные, которые должны передаваться сигналом, xmitH, представляющего другие
сигналы, которые начинают передачу, например — uartxmit, представляющего
конкретную линию передачи от конкретного передатчика, и «uartxmitdoneH»,
представляющего сигнал, фиксирующий завершение передачи. Надо сказать, что
в целом авторам [83] необходимо было проверить не менее 177 бит по всем
активным 177 тактовым циклам (СС) для общей известной читателю последовательности
циклов OVL, чтобы гарантировать ожидаемое поведение этого сложного процесса
передачи. Если даже один из таких битов «не попадет» в корректную точку времени
на протяжении процесса проектирования ИС, то, как утверждается процедурой
вышецитируемого комплекса fire, обозначая существование проблемы, — в нашем
случае не произойдет ожидаемого злоумышленником срабатывания полезной
нагрузки аппаратной закладки.
Следующая информация здесь всего лишь предоставляет стандартные булевы
выражения для создания testexpression в каждой точке последовательности:
- CC(0):xmitH == ' Г
- CC(l)to CC(l6):uart_xmit_doneH == 'О'AND uart_xmit == 'О'
- СС( 17+( 16*i)) to CC( 16+( 16*(i+1 ))):uart_xmit_done H == '0' AN D uart_xmit ==
xmitdata(i), where iis the index of xmitdata, range [0,7]
- CC(l45)to CC(175):uart_xmit_doneH == '0' AND uart_xmit == ' Г
- CC(l76):uart_xmit_doneH == 'I'
Надо сказать, что данная схема очень близко соответствует протоколу RS232,
используемому в стандартном передатчике UART. Ведь изначально стандарт xmitH
утверждался только для начала таких процессов передачи данных. Следует особо
отметить, что для каждых последующих 16 циклов uarttx всегда не утвержден.
Далее фактические данные обычно упорядочиваются и передаются последовательно,
начиная с LSB xmit data. Обычно каждый из этих передаваемых бит проходит все
( 658 Глава JI. Основы проектирования кибербезопасныхмикросхем и систем-на-кристалле
16 тактовых циклов. Надо сказать, что после завершения очередного цикла
каждые следующие 31 тактовый цикл uarttx является «высоким», после чего обычно
всегда следует сигнал «uartxmitdoneH», который утверждается для завершения
процесса передачи. Проверяя, каждый ли из таких сигналов ведет себя согласно
протоколу, мы всегда можем построить свой вариант testexpression для анализа
всех особенностей реализации выполнений последовательности цикла OVL Все
дополнительные инструменты проверки, например, получателем UART, создаются
таким же образом.
Как показано в исходной авторской работе, используя сигнал tire,
сгенерированный автоматическим образом из компонента OVL, авторы [83] прикрепляли
ряд отображенных в памяти реестров, реестров статуса и конфигурации к такой
песочнице, чтобы организовать процесс считывания данных, если каждый такой
потенциально ненадежный IP ведет себя несоответствующим образом, т.е. если
один реестр считывает «I» вместо «О» Зная это, ведь любой пользователь может
предпринять соответствующие необходимые действия.
Другая очень важная для практического использования характеристика
описываемой песочницы — это виртуальные источники В литературе исследовался
типовой пример в FPGA, как показано на рис. 11.34, только с одной виртуальной VGA
(V-VGA) и одной виртуальной UART (V-UART), позволяя исследуемому IP-блоку
в виртуальной этой «песочнице» «видеть» и использовать как соответствующий
передатчик, так и приемник, не будучи напрямую подключенным к физическому
устройству UART
Ненадежная сторона
} ♦
<
i
>
D
>
/
П мы
1
свой»
Контроллер
видео-
• ■> t-ii
матрицы
Контроллер
асинхронного
Гфиемо-
Надежная
сторона
FPGA
Физиче
\7
Рис. 11.34. Пример песочницы с двумя IP и одним виртуальным UART
/1.5. Использование «песочницы» как метода защиты от аппаратных троянов в SoC
659
Можно сказать, что такое использование V-VGA — это достаточно простой
процесс, так как он всего лишь генерирует правильные «вертикальные» и
«горизонтальные» сигналы синхронизации системы на основании правил протокола \CJA и
«возвращает» соответствующее положение пикселя на экран «соответствующей»
компоненту песочницы. В этом случае V-UART имеет немного более сложную
структуру по сравнению со стандартными. Тем не менее связывание обнаруженного
подобного ненадежного IP с виртуальным UART для подключения к физическому
компоненту UART обычно является стандартным прямолинейным процессом.
Если говорить по сути, то авторы [83] всего лишь изменяли направление
стандартного потока передачи и приема UART, которому следует непроверенный IP.
В этом случае подозрительный IP связывает потенциально вредоносные сигналы
передачи с виртуальным компонентом надежного приемника UART, который все
еще находится «на непроверенной стороне». Данный приемник ведет себя только
так, как разрешает и контролирует IP. Тем не менее все полученные данные,
преобразованные из последовательной формы в параллельную, передаются на
виртуальный компонент передатчика UART уже в «проверенном» объеме. Подобная
реализация SoC также позволяет различным «сторонним» 1Р существовать в одной
этой «песочнице», связывая их собственные виртуальные UARTтoлькocoднимфи-
зическим UART через использование общего арбитражного контроллера. В случае
же различных конфликтов контроллерсам автоматически решает, какой компонент
может использовать этот запрашиваемый физический ресурс через присвоение
определенного приоритета, в то время пока другие IP будут вынуждены ждать
В этом и заключается определенная интрига «охоты за аппаратными троянами».
Надо отметить, что после анализа результатов, пока в табл. 11.7 и 11.8, мы
все-таки обнаружили некоторые излишние затраты (минимальные) для обоих
инструментов проверки RS232-UART, которые используют последовательности
циклов OVL и виртуальные ресурсы. При этом ни один инструмент не показывал
какого-либо значительного ухудшения характеристик, что в принципе доказывает
жизнеспособность предложенной [83] концепции реализации этого метода.
Подводя итоги здесь, можно сделать следующие краткие выводы разделу.
«Сдерживание» ненадежных IP, используя песочницы с виртуальными ресурсами
и инструментами проверки свойств, может быть достаточно эффективным
средством борьбы с аппаратными троянами всистемах-на-кристалле, исключая таким
образом высокие возможные производственные расходы, связанные с проведением
испытаний ИС до изготовления в производстве. Однако несмотря на то, что этот
подход не может обнаружить конкретную утечку информации через боковые
каналы, это нельзя считать недостатком. Поскольку любые непроверенные IP в итоге
сдерживаются в песочнице и, следовательно, отделяются от остальной
проектируемой системы, возможность кражи любой ценной информации, вероятность утечки
которой может осуществляться через боковые каналы, здесь либо минимальная,
или совсем отсутствует.
Помимо применения при проектировании систем автоматического
генерирования и оптимизации структур таких аппаратных песочниц, этот метод может
позволить включать использование аппаратных песочниц в системы обеспечения
еще большей защиты аналогичных мультипроцессорных систем-на-кристалле, где
Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
подобные подсистемы SoC, включая процессор и другие периферийные устройства,
могут быть изолированы от «опасных» частей, используя подобные «принципы
песочницы».
Литература к главе 11
1. Белоус А.И., Солодуха В.А., Шведов СВ. Программные и аппаратные трояны —
способы внедрения и методы противодействия. Первая техническая энциклопедия.
В 2 кн. — М.: Техносфера, 2018. — 1318 с.
2. WangX., Narasimhan S., Krishna A.R., Mal-SarkarT. and Bhunia S. Sequential hardware
trojan: Side-channel aware design and placement // 2011 IEEE 29th International
Conference on Computer Design (1CCD), 2011. - P. 297-300.
3. Khattri H., Mangipudi N.K.V.and MandujanoS. HSDL: A security development lifecycle
for hardware technologies// Hardware-Oriented Security and Trust (HOST), 2012 IEEE
International Symposium on. IEEE, 2012. — P. 116—121.
4. Baumgarten A., Steffen M., Clausman M. and Zambreno J. A case study in hardware
Trojan design and implementation // International Journal of Information Security.
2010. -Vol. 10.-P. 1-14.
5. Gotel O.C. and Finkelstein C. An analysis of the requirements traceability problem //
Requirements Engineering, 1994. Proceedings of the First International Conference on.
IEEE, 1994.-P. 94-101.
6. Krieg C, Dabrowski A., Hobel H., Krombholz K. and WeippI E. Hardware malware //
Synthesis Lectures on Information Security, Privacy, and Trust. — 2013. — Vol. 4. — No.
2.-P. I — 115.
7. Dabrowski A., Fejes P., Ullrich J., Krombholz K., Hobel H. and WeippI E. Poster:
Hardware trojans — detect and react? // Network and Distributed System Security (N DSS)
Symposium, 2014. Extended Abstract and Poster Session. Internet Society, 2014.
8. BeckerG., Regazzoni F., Рааг С and Burleson W. Stealthy dopanllevel hardware trojans//
Cryptographic Hardware and Embedded Systems — CHES 2013. Sen Lecture Notes in
Computer Science, G. Bertoni and J.-S. Coron, Eds. Springer Berlin Heidelberg, 2013. —
Vol. 8086. - P. 197-214.
9. Кузнецов Е., Сауров А. Аппаратные трояны. Часть 4: Программно-аппаратные
контрмеры // Наноиндустрия. — 2017. — № 2.
10. Кузнецов Е., Сауров А. Аппаратные трояны. Часть 1: Новые угрозы кибербезопас-
ности // Наноиндустрия. - 2016. - № 7 (69). - С. 16-25.
11. Кузнецов Е., Сауров А. Аппаратные трояны. Часть 2: Способы предупреждения и
обнаружения // Наноиндустрия. —2017. — № I (71). — С. 30-40.
12. Кузнецов Е., Сауров А. Аппаратные трояны. Часть 3: Примеры реализации, способы
внедрения и активации // Наноиндустрия. — 2016. — № 8 (70). — С. 12—21.
13. Waksman A., Sethumadhavan S. Silencing hardware backdoors // Security and Privacy
(SP), 2011. IEEE Symposium. IEEE, 2011.- P. 49-63.
14. Gentry C. Computing arbitrary functions of encrypted data // Communications of the
ACM. - 2010. - Vol. 53. - № 3. - P. 97-105.
15. Jarvinen K. et al. Garbled circuits for leakage-resilience: Hardware implementation and
evaluation of one-time programs // Cryptographic Hardware and Embedded Systems,
CHES 2010. Springer Berlin Heidelberg, 2010. - P. 383-397.
Литература к главе II 661
16. Chakraborty R.S., Narasimhan S., Bhunia S. Hardware Trojan: Threats and emerging
solutions// High Level Design Validation and Test Workshop, 2009. HLDVT 2009. IEEE
International. IEEE, 2009. - P. 166-171.
17. Kim L.W., Villasenor J. D., Кос С. К. A Trojan-resistant system-on-chip bus architecture //
Military Communications Conference, 2009. MIL-COM 2009. IEEE, 2009. - P. 1-6.
18. Das A. et al. Detecting/preventing information leakage on the memory bus due to malicious
hardware // Proceedings of the Conference on Design, Automation and Test in Europe.
European Design and Automation Association. 2010. — P. 861—866.
19. Bloom G. et al. Providing secure execution environments with a last line of defense against
trojan circuit attacks // Computers & security. - 2009. - \bl. 28. - № 7. - P. 660-669.
20. SuhG.E.etal. AEG IS: architecture for tamper-evident and tamper-resistant processing//
Proceedings of the 17th annual international conference on Supercomputing. ACM,
2003.-P. 160-171.
21. Anderson M., North С & Yiu K. Ibwards Countering the Rise of the Silicon Trojan //
DSTOTechnical Report DSTOTR-2220. 2008. DSTO Information Sciences Laboratory.
22. Hicks M. et al. Overcoming an untrusted computing base: Detecting and removing
malicious hardware automatically//Security and Privacy (SP), 2010 IEEE Symposium.
IEEE, 2010. - P. 159-172.
23. SturtonC. etal. Defeating UCI: Building stealthy and malicious hardware //Security and
Privacy (SP), 2011 IEEE Symposium. IEEE, 2011. - P. 64-77.
24. Abramovici M., Bradley P. Integrated circuit w security: new threats and solutions //
Proceedings of the 5th Annual Workshop on Cyber Security and 1 nformation Intelligence
Research: Cyber Security and Information Intelligence Challenges and Strategies. ACM,
2009. - P. 55.
25. Deng D.Y., Chan A.H., Suh G.E. Hardware authentication leveraging performance
limits in detailed simulations and emulations // Proceedings of the 46th Annual Design
Automation Conference. ACM, 2009. - P. 682-687.
26. Webb J.B. Methods for securing the integrity of FPGA configurations. Дис. Virginia
Polytechnic Institute and Slate University, 2006.
27. Trimberger S. Trusted design in FPGAs // Design Automation Conference, 2007. DAC'07.
44th ACM/IEEE. IEEE, 2007. - P. 5-8.
28. Baumgarten A., Tyagi A., Zambreno J. Preventing 1С piracy using reconfigurable logic
barriers // IEEE Design and Test of Computers. - 2010. - Vbl. 27. - № 1. - P. 66-75.
29. Huffmire T. et al. Moats and drawbridges: An isolation primitive for reconfigurable
hardware based systems // Security and Privacy, 2007. SP'07. IEEE Symposium. IEEE,
2007.-P. 281-295.
30. Silva M.L., Ferreira J.C. Creation of partial FPGA configurations at run-time //
Digital System Design: Architectures, Methods and Tools (DSD), 2010 13th Euromicro
Conference. IEEE, 2010. - P. 80-87.
31. Newgard В., Hoffman C. Using multiple processors in a single reconfigurable fabric for
high- assurance applications // Hardware-Oriented Security and Trust (HOST), 2010
IEEE International Symposium on. IEEE, 2010. — P. 25—29.
32. Mclntyre D. et al. Dynamic evaluation of hardware trust // Hardware-Oriented Security
and Trust, 2009. HOST 09. IEEE International Workshop. IEEE, 2009. - P. 108-111.
33. Kumar S.S. etal. The butterfly PUF protecting IP on every FPGA// Hardware-Oriented
Security and Trust, 2008. HOST 2008. IEEE International Workshop. IEEE, 2008. -
P. 67-70.
662
Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
34. Trouessin G. et al. Improvement Of Data Processing Security By Means Of Fault
Tolerance // Proceedings Of The I4th National Computer Security Conference
(NCSC'14). 1991. - P. 295-304.
35. Shamir A. How to share a secret // Communications of the ACM. — 1979. — \Ы. 22. —
№ П.-Р. 612-613
36. Belous A., Saladukha V., Shvedau S. Space Microelectronics. \fol 1, 2. — London: Artech
House, 2017.
37. Salmani H. et al. A Novel Technique for Improving Hardware Trojan Detection and
Reducing Trojan Activation Time // IEEE Transactions on \fery Large Scale Integration
Systems. - 2012. \bl. 20. - No. I.
38. Zhang X.etal. RON: An on-chip ring oscillator network for hardware Trojan detection. —
DATE, 2011.
39. SuhG.E. etal. Physical Unclonable Functions for Device Authentication and Secret Key
Generation. — DAC, 2007.
40. Koushanfar F. Integrated Circuits Metering for Piracy Protection and Digital Rights
Management: an Overview. — GLSVLSI, 2011.
41. Chakraborty R.S. etal. Security Against Hardware Trojan Attacks Using Key-based Design
Obfuscation // Journal of Electronic Testing: Theory and Applications. — 2011. — \fol. 27. —
No. 6 - P. 767-785.
42. MangardS. etal. Power Analysis Attacks- Revealingthe Secrets of Smart Cards. — Springer,
2007.
43. Tiri K. et al. A Logic Level Design Methodology for a Secure DPA Resistant ASIC or
FPGA Implementation. - DATE, 2004.
44. Lee J. et al. Securing Scan Design Using Lock & Key Technique. — DFT, 2005.
45. Hely D. et al. Scan Design and Secure Chip// IEEE Intl. Оп-Line Testing Symposium,
2004.
46. Yang B. et al. Secure Scan: A Design-for-Test Architecture for Crypto Chips. — DAC, 2005.
47. Paul S. et al. Vim-Scan: A Low Overhead Scan Design Approach for Protection of Secret
Key in Scan-Based Secure Chips. - VTS, 2007.
48. Predictive Technology Model [Online] http://www.eas.asu.edu/_ptm/
49. Lu Y. et al. FPGA Implementation and Analysis of Random Delay Insertion
Countermeasure against DPA// Proceedings of the International Conference on ICECE
Technology (FTP08), 2008.
50. Synopsys \feri_cation IP: http://www.synopsys.com/Tools/\eri_cation/ - Functional\feri_
cation/VericationlP/Pages/default.aspx
51. Bernardi P. et al. Exploiting an I-l P for in-field SoC test. - DFT, 2004.
52. Wang X. Hardware trojan attacks: threat analysis and low-cost countermeasures through
golden-free detection and secure design. — January, 2014.
53. IEEE 1500 Embedded Core Test: http://grouper.ieee.org/groups/I500/
54. IntellitechTest-1 P Product Family: http://www.intellitech.com/-products/boundary scan
test.asp
55. Zorian Y Guest Editor's Introduction: What is Infrastructure IP? //I EEE Design & Test
of Computers, 2002.
56. Tabatabaei S. et al. Embedded Timing Analysis: A SoC Infrastructure // IEEE Design &
Test of Computers, 2002.
57. Dupont E. etal. Embedded Robustness IPs for Transient-Error-Free ICs//IEEE Design
& Test of Computers, 2002.
Литература к главе II 663
58. Bordelon J. et al. A Strategy for Mixed-Signal Yield 1 mprovement //IEEE Design & Test
of Computers, 2002.
59. DARPA. Trust in Integrated Circuits (TIC), 2007. [Online]. Available: http://www.darpa.
mil/MTO/solicitations/baa07-24
60. DaSilva F. et al. Overview of the IEEE PI 500 Standard. - ITC, 2003.
61. IEEE 1450.6 Core Test Language (CTL): http://grouper.ieee.org/groups/ctl/
62. International Technology Roadmap for Semiconductors: http://www.itrs.net/
63. Josephson D.D. etal. Debug Methodology for the McKinley Processor. — ITC, 2001.
64. Alkabani Y. and Koushanfar F. Consistency-based characterization for 1С Trojan detection,
Intl. Conf. on Computer-Aided Design, 2009.
65. Quiddicard: http://www.intrinsic-id.com/products/quiddicard-/
66. IHS Electronics & Media: http://www.isuppli.com/Pages/Market-Research-Products.
aspx
67. Zheng Y et al. ScanPUF: Robust Ultralow Overhead PUF Using Scan Chain. - ASP-
DAC, 2013
68. Jin Y. et al. Hardware Trojan detection using path delay _ngerprint. — HOST, 2008.
69. Xiao K. et al. A Clock Sweeping Technique for Detecting Hardware Trojans Impacting
Circuits Delay// IEEE Design &Test of Computers. — 2012.— Issue 99.
70. Tayade R. et al. On-chip Programmable Capture for Accurate Path Delay Test and
Characterization. - ITC, 2008.
71. Francisco S. etal., The Core Test Wrapper Handbook. — Springer, 2006.
72. Marinissen E.J. et al. The Role of Test Protocols in Automated Test Generation for
Embedded-Core-Based System ICs // Journal of Electronic Testing: Theory and
Applications. - 2002. - Vol. 18. - Issue 4-5.
73. Available Online: http://ptm.asu.edu/
74. Xu Q. et al. Delay Fault Testing of Core-Based Systems-on-a-Chip. - DATE, 2003.
75. Wang X. et al. Role of Power Grid in Side Channel Attack and Power-G rid-Aware Secure
Design.- DAC, 2013.
76. Bernardi R et al. A P1500-compatible programmable В1 ST approach for the test of Embedded
Flash Memories. - DATE, 2003.
77. Kim L.-W, Villasenor J.D. and Кос С.К. A trojan-resistant system-on-chip bus
architecture. — Electrical Engineering Department, University of California, Los Angeles
2 Computer Science Department, University of California, Santa Babara May 15, 2009.
78. WolffF, PapachristouC, BhuniaS. and Chakraborty R. Towards Trojan-free trusted ICs:
problem analysis and detection scheme // Proceedings, Design Automation and Test in
Europe (DATE'09). - Munich, Germany, March 10-14, 2008. - P. 1362-1365.
79. Li J. and Lach J. At-speed delay characterization for 1С authentication and Trojan horse
detection // IEEE International Workshop on Hardware-Oriented Security and Trust
(HOST'08). - 2008. - P. 8-14.
80. Wang X., Salmani H., Tehranipoor M. and Plusquellic J. Hardware Trojan detection and
isolation using current integration and localized current analysis // IEEE International
Symposium on Defect and Fault Tolerance of VLSI Systems (DFTVS'08). - 2008. -
P. 87-95.
81. Wang X., Tehranipoor M. and Plusquellic J. Detecting malicious inclusions in secure
hardware: Challenges and solutions // IEEE International Workshop on Hardware-
Oriented Security and Trust (HOST'08). - 2008. - P. 15-19.
664
Глава 11. Основы проектирования кибербезопасных микросхем и систем-на-кристалле
82. Jin Y. and Makris Y. Hardware Trojan detection using path delay fingerprint // IEEE
International Workshop on Hardware-Oriented Security and Trust (HOST'08). — 2008. —
P. 51-57.
83. Bobda C, Mead J. WhitakerTJ-L., Kamhoua C. and Kwiat K. Hardware Sandboxing:
A Novel Defense Paradigm Against Hardware Trojans in Systems on Chip. — University
of Arkansas JBHT Building Fayetteville, AR 72701, Air Force Research Lab Cyber
Assurance Branch 525 Brooks Road Rome, NY 13441 charles.kamhoua.I@us.af.mil,
kevin
84. Bhunia S., Hsiao M., Banga M., Narasimhan S. Hardware trojan attacks: Threat analysis
and countermeasures. - Proceedings of the IEEE 102 (8). Aug 2014. - P. 1229—1247.
85. Tehranipoor M., Koushanfar F. A survey of hardware trojan taxonomy and detection.
Design Test of Computers. - IEEE 27 (1). Jan 2010. P. 10-25.
86. Mitra S., Wang H.S.R, Wang S. Stopping hardware trojansin their tracks, a few adjustments
could protect chips against malicious circuitry. — Jan 2015. http://spectrum.ieee.org/
semiconductors/design/stopping-hardware-trojansin-their-tracks
87. IEEE standard for property specification language (psl). IEEEStd 1850-2010(Revisionof
IEEE Std 1850-2005). - April 2010. - P. 1-182.
88. Chakraborty R.S., Bhunia S. Security against hardware trojan attacks using key-based
design obfuscation. J. Electronic Testing 27 (6). — 2011. — P. 767—78. http://dx.doi.
org/10.1007/s 10836-011-5255-2
89. Wei S., Potkonjak M.: Scalable hardware trojan diagnosis. Very Large Scale Integration
(VLSI) Systems. - IEEE Transactions on 20(6). -June 2012. - P. 1049-1057.
90. Banga M., Hsiao M. A region based approach forthe identification of hardware trojans//
Hardware-Oriented Security and Trust, 2008. HOST 2008. IEEE International Workshop
on. - June 2008. - P. 40-47.
91. Forte D., Bao C, Srivastava A.Temperature tracking: An innovative run-time approach
for hardware trojan detection // Computer-Aided Design (1CCAD), 2013 IEEE/ACM
International Conference on. — Nov 2013. — P. 532—539.
92. Lantech C, Rad R., Tehranipoor M., Plusquellic J. An experimental analysis of power
and delay signal-to-noise requirements for detecting trojans and methods for achieving the
required detection sensitivities. Information Forensics and Security, IEEE Transactions
on 6(3).-Sept 2011.-P. 1170-1179.
93. Cakir В., Malik S. Hardware trojan detection for gate-level ics using signal correlation based
clustering// Proceedings of the 2015 Design, Automation &Test in Europe Conference
& Exhibition. DATE '15, EDA Consortium, San Jose, CA, USA (2015). - P. 471-476.
http://dl.acm.org/citation.cfm?id=2755753.2755860
94. Sengupta A., Bhadauria S. Untrusted third party digital ip cores: Power-delay trade-off
driven exploration of hardware trojan secured datapath during high level synthesis //
Proceedings of the 25th Edition on Great Lakes Symposium on VLSI. GLSVLSI '15,
ACM, New York, NY, USA(2015). - P. 167-172. http://doi.acm.Org/10.l 145/2742060.
2742061
95. Zhang X., Tehranipoor M. Case study: Detecting hardware trojans in third-party digital
ip cores // Hardware-Oriented Security and Trust (HOST), 2011 IEEE International
Symposium on. —June 2011. — P. 67—70.
96. Bhunia S., Abramovici M., Agrawal D., Bradley P., Hsiao M., Plusquellic J., Tehranipoor
M. Protection against hardware trojan attacks: Towards a comprehensive solution. Design
Test, IEEE 30 (3). June 2013. - P. 6-17.
Литература к главе II 665
97. Hategekimana F, Tbatou A., Bobda С, Kamhoua С.A., Kwiat K.A. Hardware isolation
technique forirc-based botnets detection // International Conference on ReConFigurable
Computing and FPGAs, ReConFig20I5, Riviera Maya, Mexico, December 7—9,2015. —
P. 1-6. http://dx.doi.org/I0.I109/ReConFig.2015. 7393319
98. ARM: Trustzone (Jan 2015). http://www.arm.com/products/processors/technologies/
trustzone/
99. \fenemaW. Isolation mechanisms for commodity applications and platforms. Tech. Rep.
RC24725 (W090I-048), IBM (01 2009).
100. GlazbergZ., Moulin M.,Orn, A., Ruah S., Zarpas E. PsI: Beyond hardware verification//
Ramesh S., Sampath P. (eds.) Next Generation Design and Verification Methodologies
for Distributed Embedded Control Systems. — Springer Netherlands, 2007. — P. 245—260.
http://dx.doi.org/I0.I007/978-I-4020-6254-4_I9
ГЛАВА 12
ОСНОВЫ ПОСТРОЕНИЯ СИСТЕМЫ
УПРАВЛЕНИЯ КАЧЕСТВОМ
ИЗГОТОВЛЕНИЯ СУБМИКРОННЫХ
ИНТЕГРАЛЬНЫХ МИКРОСХЕМ
НА БАЗЕ ТЕСТОВЫХ СТРУКТУР
12.1. Методология организации технологического
тестового контроля в процессе проектирования
и производства микроэлектронных изделий
12.1.1. Место и роль полупроводниковых тестовых структур в процессе
изготовления интегральных микросхем
Качество и надежность полупроводниковых интегральных микросхем (ИМС)
определяются совершенством конструкции, отработанностью и
контролируемостью производственных процессов, эффективностью квалификационных и
совершенством периодических испытаний, обеспечиваются в процессе производства и
поддерживаются в процессе эксплуатации.
Анализ брака и отказов микросхем, их элементов играет существенную роль
в комплексе мероприятий по повышению выхода шдных и обеспечению
надежности микросхем. Результаты анализа используются для улучшения конструкции
и технологических процессов изготовления микросхем, уточнения методов и
критериев отборочных и приемосдаточных испытаний [I].
Субмикронным интефальным схемам присущи все проблемы надежности,
связанные с производством дискретных полупроводниковых приборов, а также многие
другие проблемы. С одной стороны, малые геометрические размеры элементов
ИМС приводят к тому, что схемы приобретают более высокую чувствительность
к процессам деградации. С другой стороны, большие размеры кристаллов повышают
их уязвимость дефектами, присущими полупроводниковым и другим материалам,
что увеличивает вероятность возникновения таких дефектов [2].
В отличие от дискретных приборов, элементы ИМС не могут быть испытаны
индивидуально. ИМС должна испытываться как функциональная система. При
этом источники ненадежности или отказов остаются скрытыми в конструкции и
обычно проявляются позднее, когда ИМС установлена в устройство, и когда уже
поздно принимать какие-либо меры по ее доработке. Поэтому для управления
качеством производственных процессов необходимы новые методы.
Один изнихсостоитвтом,чтовтехнологический маршрут изготовления ИМС
вводятся тестовые структуры, близкие по конструктивным параметрам к элементам
12.1. Методология организации технологического тестового контроля в процессе
проектирования и производства микроэлектронных изделий
б$п
ИМС и используемые для ежедневной оценки качества этих элементов и
производственного процесса, а также для прогнозирования надежности элементов ИМС.
Тестовые структуры проектируются таким образом, чтобы отражать поведение
элементов ИМС в части протекания основных физико-химических процессов,
приводящих к браку и отказам ИМС [3].
В настоящее время наблюдается тенденция значительного расширения сферы
применения технологических тестовых структур при решении задач проектирования
и изготовления ИМС. Эта тенденция все более четко проявляется по мере
усложнения ИМС, увеличения степени их интеграции, уменьшения размеров отдельных
компонентов и ужесточения требований к их параметрам. Для разработки ИМС
требуется тщательная отработка как отдельных структур, так и изделий в целом.
Исследование физических свойств и электрофизических параметров ИМС
проводится на специально сконструированных тестовых структурах.
По результатам исследований тестовых структур моделируется работа ИМС,
устанавливается взаимосвязь выходных параметров с конструктивными и
технологическими факторами, оценивается устойчивость к воздействию различных
эксплуатационных факторов. Благодаря исследованиям, проводимым на тестовых
структурах, удается получать информацию, характеризующую качество
конструкции и технологию изготовления ИМС, а также их надежностные параметры [4].
Наличие на пластине тестовых структур представляет ценность для
технологических служб, втом случае, если имеются соответствующие методики,
позволяющие интерпретировать соответствующие данные и характеристики сточки зрения
влияния на надежность [5], процент выхода годных микросхем на пластине, на
электрические параметры микросхемы.
Обобщая известный из литературы опыт применения тестовых структур, можно
выделить основные задачи, решаемые при проектировании и производстве ИМС [5]:
— отработку принципиальной электрической схемы и топологии ИМС с
использованием программ машинного проектирования;
— выбор параметров исходного материала для формирования микросхемы,
который обеспечит выполнение требований технического задания по
электрическим и эксплуатационным характеристикам;
— отработку отдельных технологических операций и всего технологического
процесса;
— отработку системы пооперационного контроля в условиях серийного
производства;
— определение процента выхода годных микросхем;
— определение показателей надежности и обоснование технико-экономической
целесообразности разработки.
С помощью тестовых структур при организации серийного производства ИМС
также можно решать и другие не менее актуальные задачи:
— контроль качества элементов ИМС и пластины в целом;
— контроль стабильности технологического процесса по воспроизводимости
электрофизических параметров и по проценту выхода годных изделий;
— исследование дефектов структуры, различных механизмов отказов и
корректировка технологического процесса;
G£8
Глава 12. Основы построения системы управления качеством изготовления
субмикронных интегральных микросхем на базе тестовых структур
— прогнозирование надежности путем испытания тестовых структур на
безотказность и длительную наработку.
В тестовые структуры могут быть введены элементы, использующиеся как для
промежуточного контроля технологических процессов, так и для последующего
выявления связи между причинами отказов и технологическим процессом.
Тестовые структуры широко используются также при разработке и проверке
различных моделей:
— физических моделей элементов, устанавливающих связь между физическими
величинами и параметрами элементов (одно-, двух- и трехмерные модели,
с сосредоточенными или распределенными параметрами);
— физико-топологических моделей, устанавливающих аналогичные связи
с учетом топологических размеров элементов и их изменения на различных
операциях при изготовлении элементов;
— моделей технологических процессов, устанавливающих связи между
технологическими факторами и физическими или физико-топологическими
моделями элементов;
— статистических физических моделей, математических моделей надежности
элементов.
12.1.2. Классификация технологических тестовых структур
Определение понятия тестовой структуры также изменялось по мере развития
микроэлектроники. На этапе разработки и массового выпуска дискретных полевых
транзисторов к первым тестовым структурам относились отдельные элементы этих
транзисторов (контактные соединения, металлизация на ступеньках диэлектрика,
кольцевой МДП-транзистор, паразитный МДП-транзистор, МДП-конденсаторы
и т.д.). Несмотря на достаточно широкое применение тестовых структур [1—5],
терминология в этой области исследований пока окончательно не сформировалась,
часто термины имеют разное толкование. Так, согласно [5], тестовая структура —
это часть интегральной микросхемы, имеющая контактные площадки и
предназначенная для исследования физической структуры и электрических параметров
интегральной микросхемы.
При практическом использовании тестовых структур в большинстве случаев они
не являются частью интегральной микросхемы, тестовая структура также может не
иметь собственных контактных площадок. Обычно исследование электрических
параметров интегральной микросхемы проводится не на тестовых структурах, а
на микросхеме.
С целью повышения информативности контроля разрабатываются специальные
тестовые структуры, имеющие различную конфигурацию, различное сочетание
слоев [4].
Наиболее устоявшееся определение: «Тестовые структуры — это
конструктивные элементы, расположенные в одном или нескольких слоях, не входящие
в состав микросхем, выполненные с использованием шаблонов и позволяющие
определять электрические, физические или геометрические параметры элементов
микросхем».
12.1. Методология организации технологического тестового контроля в процессе
проектирования и производства микроэлектронных изделий
ьт
Элемент микросхемы с дополнительными контактными площадками для
измерения его электрических параметров часто называют вспомогательной тестовой
структурой.
Полупроводниковый кристалл, содержащий только тестовые структуры, обычно
называют тестовым кристаллом (модулем); полупроводниковую пластину с такими
кристаллами — тестовой пластиной; тестовые структуры, расположенные на
кристалле микросхемы, — встроенными тестовыми структурами; тестовые кристаллы,
расположенные на полупроводниковой пластине с микросхемами, — встроенными
(или впечатанными) тестовыми кристаллами; полупроводниковую пластину с
нанесенными на ее поверхность слоями (легированными, эпитаксиальными,
диэлектрическими, поликремниевыми, металлическими и т.д.) без сформированных
на ней тестовых структур, называют контрольной пластиной.
На контрольной пластине обычно определяют параметры нанесенного слоя до
проведения фотолитографической операции, в то время как на тестовой пластине
определяют геометрические и электрофизические параметры слоя после проведения
фотолитографических операций.
Физические тестовые структуры [6] предназначены для анализа структурных
и электрофизических параметров слоев и элементов микросхем: линейных
размеров элементов и толщин слоев, поверхностных и удельных сопротивлений слоев,
емкостных характеристик, поверхностных и объемных концентраций примесей
в областях полупроводниковой подложки, зарядов в диэлектрических слоях,
исследования объемных и поверхностных эффектов и т.д.
При изготовлении интегральных схем возникают многослойные структуры.
Обычно каждый уровень занимается одним физическим слоем, например
диэлектриком. В одной и той же интегральной микросхеме могут встретиться
различные сочетания физических слоев за счет удаления или локального выращивания
вопределенных местах одного или несколькихфизических слоев. Слои физической
структуры могут быть расположены один относительно другого на различном
расстоянии, с перекрытием (полным или частичным). По форме слои могут быть
линейными, под углом 90° или иным углом, в виде частей окружности, замкнутыми
или разомкнутыми.
Несмотря на одновременное нанесение слоя и групповую обработку пластин,
физические свойства слоев могут быть различными и зависеть от сочетания
предыдущего и последующих слоев. На различных технологических операциях
параметры физических слоев могут существенно изменяться (толщина, проводимость,
заряд и т.д.).
Надежностные тестовые структуры изготавливаются таким образом, чтобы
воспроизвести реально существующие в исследуемом техпроцессе условия, а именно:
количество дефектов, скорость развития дефектов, электрические и тепловые
режимы. Тестовые структуры должны обеспечить возможность исследования основных
компонентов полупроводниковых интегральных схем: диэлектрика, поверхности
кремния, металлизации, легированных областей.
Например, для МДП (металл — диэлектрик — полупроводник) ИМС
характерными отказами перечисленных компонентов являются: пробой тонкого подза-
творного диэлектрика транзистора в результате развития дефектов и воздействия
670 Iлава 12. Основы построения системы управления качеством изготовления
■^/ субмикронных интегральных микросхем на базе тестовых структур
электрического поля большой напряженности; выгорание и обрыв металлических
дорожек вследствие электродиффузии; возникновение токов утечки,
обусловленных образованием поверхностных каналов между диффузионными областями,
находящимися под разными потенциалами и т.д.
Для изучения каждого из этих видов отказов создаются специальные тестовые
структуры с определенными морфологическими элементами. Так, тестовые
структуры для анализа механизма пробоя окисла должны воспроизводить не только
физические свойства, толщину диэлектрика и электрическое поле в нем, но и
условия его выращивания, специфику примыкающих легированных областей, их
геометрические характеристики и т.д.
Тестовые структуры открывают возможности для определения количественных
характеристик надежности ИМС по результатам ускоренных испытаний. Знание
физики отказов позволяет выделить основные разрушающие механизмы, учесть
возможные комбинации их в различных условиях и, таким образом, свести к
минимуму случайный характер проявления отказов при проведении таких испытаний.
Элементы подвергаются испытаниям на надежность в составе тестовых
структур. При этом создаются оптимальные условия для выявления дефектов и ускорения
процессов, приводящих к отказам ИМС. Результатомдетерминированного подхода
к проведению испытаний ИМС является возможность сокращения объема
испытаний по количеству исследуемых образцов и по затратам времени в сравнении
с обычным статистическим экспериментом.
Конечная цель разработки и исследований надежностных тестовых структур —
определение мер, повышающих надежность. Тестовые структуры также используются
для оценки эффективности различных конструктивных, технологических и
эксплуатационных «охранных» мер, препятствующих возникновению отказов и паразитных
эффектов. Необходимое число надежностных тестовых структур уменьшается при
установившемся технологическом процессе и оптимальной топологии И МС.
12.1.3. Способы размещения тестовых структур на полупроводниковых
пластинах
Встроенные тестовые структуры могут быть расположены как на свободной
площади кристалла микросхемы, так и на специальных тестовых «встроенных» или
«впечатанных» кристаллах, на кристаллах тестовой пластины.
Впечатанные тестовые кристаллы на полупроводниковой пластине могут быть
размещены, например, на одной из половин пластины, в виде строки и столбца или
в виде нескольких кристаллов, расположенных крестообразно, или в виде одного
тестового кристалла, или в виде нескольких строк или столбцов.
На кристалле микросхемы обычно можно разместить небольшое число тестовых
структур (МДП-транзистор, резистор, контактное соединение и т.д.). На тестовом
кристалле уже можно разместить большое число элементов схемы и большеразмер-
ные тестовые структуры, которые используются для оценки причин дефектности,
анализа причин отказов конструктивных элементов ИМС.
Использование впечатанных тестовых кристаллов имеет следующие
преимущества:
12.1. Методология организации технологического тестового контроля в процессе
проектирования и производства микроэлектронных изделий
МО
— применяется один комплект фотошаблонов;
— анализ тестовых структур производится на одних и тех же пластинах с
кристаллами ИМС, что особенно важно при недостаточно стабильном уровне
технологии;
— экономится площадь пластины, занимаемая тестовыми кристаллами.
К недостаткам следует отнести:
— увеличение трудоемкости измерений;
— сложность автоматизации процессов измерения параметров схем и тестовых
кристаллов;
— увеличение времени измерений;
— из-за малого количества тестовых кристаллов достоверность оценки
распределения параметров по пластине невысока;
— после скрайбирования затрудняется дополнительный анализ тестовых
кристаллов.
Следует также отметить, что при впечатывании тестовых кристалловувеличива-
ется трудоемкость изготовления шаблонов, а также несколько ухудшается качество
совмещения тестовых структур или элементов микросхемы. Поэтому в ряде случаев
предпочтительнее использовать так называемые встроенные «тестовые полосы»,
изготавливаемые одновременно с кристаллами микросхемы.
На этапе разработки новых технологических процессов изготовления
микросхем целесообразно применять тестовые матрицы. После завершения основных
процедур отработки технологических операций их дальнейший контроль может
проводиться по встроенным тестовым кристаллам. В последующем, при
достижении в производстве стабильного уровня технологии число встроенных тестовых
кристаллов может быть уменьшено.
В ряде случаев тестовый контроль может проводиться по тестовой пластине,
изготавливаемой одновременное партией пластин с микросхемами или может
выполняться на отдельных партиях тестовых матриц, изготавливаемых периодически [ I].
Особого внимания заслуживает проблема расположения контактных площадок
тестовых структур.
Обычно при проектировании тестового кристалла для экономии площади
кристалла тестовые структуры размещают с максимально допустимой плотностью,
при этом размеры и расстояния между контактными площадками определяются
техническими характеристиками используемых зондовых устройств.
Для упрощения операции впечатывания тестового кристалла и использования
одних и тех же зондовых устройств размеры тестового кристалла должны
соответствовать размерам кристалла микросхемы. Особенно важно совпадение
расположения контактных площадок микросхемы и тестовых структур при использовании
«методасменного шаблона», когда микросхема путем изменения слоя металлизации
преобразована в тестовый кристалл.
Ряд изготовителей для увеличения числа тестовых структур и сохранения
заданного расстояния между контактными площадками одной тестовой структуры
между ее контактными площадками помещают другие контактные площадки,
принадлежащие другой тестовой структуре. При этом необходимо исключить
влияние на результаты измерения замыкания зондом соседних контактов, однако
£72 Iлава 12. Основы построения системы управления качеством изготовления
■^/ субмикронных интегральных микросхем на базе тестовых структур
параметры смежных тестовых структур могут быть измерены только за две
установки зондов [1].
Расположение контактных площадок тестовых структур обычно рекомендуется
организовывать по линейному закону водном направлении. При этом уменьшается
технологическое время перестройки зондовых устройств. Если тестовые структуры
расположены с заданным шагом как по горизонтали, так и по вертикали, а также
с целым шагом или полушагом от края кристалла, то упрощается процедура
автоматизации измерений тестовых структур.
Число контактных площадок можно уменьшить путем соединения смежных
тестовых структур, например, двух транзисторов или их затворов. Но при таких
соединениях возможно появление паразитных эффектов влияния одних тестовых
структур на другие, ограничивается возможность измерения ряда параметров, а
наличие дефекта водной из тестовых структур может исказить результаты измерений
параметров другой тестовой структуры.
Для предотвращения замыкания зондов с полупроводниковой подложкой
за счет прокалывания тонких диэлектрических слоев рекомендуется размешать
контактные площадки на толстом диэлектрическом слое толщиной более 0,5 мкм.
Помещение под металлические контактные площадки поликремниевых контактных
площадоктакже препятствует проколам и позволяетувеличить число
контактирований зондов с контактной площадкой.
Для обеспечения быстрого нахождения площадок тестовых структур
необходимо на этапе проектирования шаблона металлизации около каждой контактной
площадки или групп тестовых структур помещать номер.
Для быстрого определения номера проведенной или пропущенной
фотолитографической операции на каждом фотошаблоне помещают цифру, расположенную
на периферии кристалла таким образом, чтобы при совмещении всех шаблонов на
кристалле получался натуральный ряд чисел.
Перед измерением параметров тестовых структур оценивается
контактирование через пары площадок. Несмотря на существенный недостаток некоторого
увеличения времени измерений, преимуществом является исключение сбоев за
счет эффекта неконтактирования зондов.
12.2. Принципы организации контроля процесса
изготовления микросхем с использованием
тестовых структур
12.2.1. Оценка качества процесса на основе метода межоперационного
контроля пластин
Выбор типа и оптимального сочетания тестовых структур зависят от поставленной
конкретной задачи, для решения которой обычно необходимо выбрать требуемое
количество структурных слоев и их правильное сочетание, при необходимости
минимизировать количество структур.
Одна из основных разновидностей тестового контроля — межоперационный
контроль пластин в процессе изготовления интегральных схем [7]. Он проводится
12.2. Принципы организации контроля процесса изготовления микросхем
с использованием тестовых структур
ьт
с целью оценки качества пластин после выполнения основных технологических
операций для своевременного обнаружения брака, исключения дефектных
пластин из технологического процесса или корректировки режимов последующих
технологических операций для исправления брака; получению информации
о результатах основных технологических процессов, для контроля их
стабильности и воспроизводимости параметров продукции и установлению причин брака
пластин.
Этот контроль используется для исследования параметров элементов на
различных операциях, определения основных операций, «ответственных» за брак или
низкую надежность их работы, для разработки математических моделей
технологических процессов и методов их контроля, для исследования степени однородности
распределения параметров элементов на пластине, различных пластин партии.
Для решения этих задач необходимо измерять на промежуточных операциях
множество параметров, описывающих физическую структуру отдельных областей
микросхем: например, толщину диэлектрических слоев, плотность зарядов в них,
поверхностные концентрации примесей в различных областях полупроводниковой
подложки, удельные сопротивления разводок различных уровней, контактные
сопротивления, плотность дефектов в диэлектрических слоях и т.д.
Контроль качества изготовления партии одновременно изготовляемых пластин
обычно осуществляется с помощью специальных пластин-спутников (контрольных
пластин), на которых измеряются поверхностные сопротивления, глубины
диффузионных слоев, а также толщины различных пленок, скорость их травления для
качественного проведения фотолитографических операций и т.д.
Такой контроль недостаточно эффективен из-за неоднородности пластин.
Поэтому в практике изготовления ИМС нередки случаи, когда при хороших данных
контрольных измерений на пластинах-спутниках некоторые рабочие пластины
оказываются забракованными при проверке электрических характеристик ИМС.
Установить причину брака в данном случае весьма затруднительно.
При измерении на промежуточных операциях необходимо соблюдать
дополнительные меры предосторожности от прокалывания пленок зондами, от пробоя
напряжением диэлектрических пленок между различными токоведущими шинами.
12.2.2. Типовой состав тестового модуля контроля производственных
процессов
Потребитель достоверно не может оценить надежность ИМС и предсказать
результаты ее эксплуатации. Поэтому надежность микросхем должна подтверждаться
процедурой проверки параметров производственного процесса [I]. Эта проверка
проводится на специальном тестовом кристалле, который часто располагают на
каждой полупроводниковой пластине среди рабочих схем.
Проверка эффективности производственного процесса выполняется с целью
проверки соответствия полученных характеристик интегральной схемы во время
прохождения изделия по производственному циклу и допустимых характеристик,
обоснованных разработчиком для обеспечения сохранения работоспособности
ИМС на протяжении всего срока службы. Для достижения этого тестовый модуль
674 Iлава 12. Основы построения системы управления качеством изготовления
■^/ субмикронных интегральных микросхем на базе тестовых структур
обычно формируюттак, чтобы был обеспечен наихудший режим работы ИМ С,
возможный при данных нормах проектирования, а готовые модули подвергаются
всесторонним измерениям и ускоренным испытаниям. Под нормами проектирования
здесь понимается задание всех допустимых размеров и допусков, которым должна
удовлетворять топология интегральной схемы, значений параметров элементов
и характеристик производственных процессов. В это понятие входят различные
формулы, по которым рассчитываются параметры схемы [1].
Типовая номенклатура тестовых структур, обычно используемых для создания
модуля проверки параметров процесса, содержит следующие элементы:
— два МДП-транзистора, каждый из которых имеет неметаллизированные
истоки и стоки с размером, достаточным для контактирования металлическим
зондом;
— МДП-транзисторы с различными геометрическими размерами (один из
транзисторов должен иметь минимально допустимую длину канала, другой —
минимальную ширину);
— диффузионные резисторы различной ширины;
— паразитные МДП-транзисторы с различной длиной канала;
— дорожку металлизации минимальной ширины, охватывающую все
возможные ступеньки окисла;
— цепочки контактных соединений металлизации с областями полупроводника
разного типа проводимости;
— длинная шина металлизации минимальной ширины, расположенная на
рельефе поликремния, полевого окисла и диффузионных областей;
— две металлические шины, расположенные на минимальном расстоянии одна
от другой;
— два МДП-конденсатора с полевым окислом на кремнии п- и р-типа;
— два МДП-конденсатора с тонким слоем окисла на кремнии п- и р-типа;
— диффузионные области п- и р-типа большой площади;
— тестовые структуры цепей защиты входов и выходов микросхемы от
воздействия статического электричества.
Тестовые структуры для оценки надежности параметров элементов
микросхем с рекомендациями по выбору электрических режимов испытаний приведены
в работах [7, 8].
12.2.3. Типовой состав тестовых структур для контроля качества
субмикронных микросхем
При организации процесса контроля качества субмикронных технологических
процессов обычно используются те же основные тестовые структуры и подходы,
что и описанные выше, а также дополнительные тестовых структур с целью:
— исследования и оценки групповых технологических операций, испытания и
оценки запасов устойчивости элементов и микросхем в целом к различным
дестабилизирующим факторам, а также испытания на надежность;
— испытания и оценки совместимости исходных материалов, технологических
операций.
12.2. Принципы организации контроля процесса изготовления микросхем
с использованием тестовых структур
6Ш
Вработе [5] приведеноописаниедополнительныхтестовыхструктур, показана
последовательность проведения климатических, механических испытаний, а также
испытаний на влагоустойчивость и безотказность.
Рекомендуемый набор тестовых структур и перечень измеряемых
электрофизических параметров приведены втабл. 12.1.
Ввиду того, что подавляющее большинство дефектов не может быть
обнаружено при визуальном контроле и существующими методами непосредственного
измерения электрофизических параметров, возникает необходимость применения
форсированных режимов ускоренных испытаний с целью стимуляции развития
в более короткие сроки различных механизмов отказов.
Полный состав тестовых структур и измеренные с их помощью параметры, а
также способ выявления отказов с помощью тестовых структур рассмотрены в
работе [4], где представлен сокращенный каталог дефектов и механизмов отказа и
форсированные нагрузки для их выявления на тестовых структурах.
При выборе форсированных нагрузок и режимов отбраковочных испытаний
на принудительный отказ необходимо в каждом конкретном случае учитывать
номенклатуру и статистику тех потенциальных дефектов, которые не могут быть
обнаружены действующей системой операционного и приемосдаточного
контроля, степень устойчивости микросхемы к различным воздействиям для того, чтобы
установить допустимые величины нагрузок и не повредить дефектные приборы,
полный спектр воздействующих факторов, стимулирующих развитие дефекта до
уровня отказа, и стоимость отбраковочных испытаний. Отметим, что тестовые
структуры не подменяют собой систему аттестации качества изделий, так как при
их создании выдерживается только принцип подобия по возможным
физико-химическим процессам, протекающим в тестовых структурах и ИМС.
Таблица 12.1. Типовой набор тестовых структур
Виды тестовых структур
1. МОП-конденсаторы, образованные
золотым шариковым зондом и не-
металлизированными окисленными
участками пластины
2. МОП-конденсаторы, занимающие
большую площадь
3. МОП-транзистор
4. МОП-транзистор со сложной
конфигурацией
5. Биполярные дискретные
транзисторы всех основных типов
б. Диффузионные диоды (р-п-пе-
реходы)
7. Диффузионные резисторы
8. Одноуровневые дорожки
металлизации на ступеньках окисла
Измеряемые электрофизические параметры,
физические эффекты
Оценка качества неметаллизированного слоя окисла с помощью
измерения зарядовых свойств диэлектрического слоя
Зарядовые свойства диэлектрического слоя, стабильность
заряда, концентрация примесей в полупроводнике и т.д.
Пороговые напряжения, подвижность носителей в инверсном
слое
Подвижность носителей в инверсном слое (по методу Холла)
Основные электрические параметры элементов микросхемы, их
стабильность, запасы устойчивости, необходимые для расчета
схемы
Основные электрические параметры элементов микросхемы,
их стабильность, запасы устойчивости к эксплуатационным
воздействующим факторам, необходимые для расчета
принципиальной схемы
Поверхностное сопротивление резисторов, базовых областей
транзисторов, эмиттерных областей
Геометрические размеры, контроль качества фотолитографии,
величина сопротивления, допустимые плотности токов
676 Iлава 12. Основы построения системы управления качеством изготовления
■^/ субмикронных интегральных микросхем на базе тестовых структур
Таблица 12.1 (окончание)
Виды тестовых структур
9. Многоуровневые дорожки
металлизации на ступеньках окисла
10. Элементы ИМС (транзисторы,
диоды диффузионные и пленочные
резисторы, диффузионные шины,
шины металлизации, пересечения шин,
контакты, межэлементные области)
11. Четырехконтактные
(двухконтактные) резисторы
12. Диоды Шоттки
13. Блоки ИМС (инвертор, усилитель,
генератор и др.)
Измеряемые электрофизические параметры,
физические эффекты
Сопротивление между слоями металлизации, сопротивление
изоляции, пробивное напряжение окисной пленки, сопротивление
дорожек, допустимые плотности тока
Электрические параметры, необходимые для расчета
принципиальной схемы, испытаний на надежность и по установлению
запасов устойчивости к электрическим нагрузкам и
эксплуатационным внешним факторам
Поверхностное сопротивление диффузионных слоев
Распределение примесей в эпитаксиальной пленке
Электрические параметры, анализ схемотехнических решений
Основную роль тестовых структур в системе управления качеством и
надежностью И МС можно сформулировать так: уменьшение спектра дефектов, ослабление
действия различных механизмов отказа и, таким образом, повышение запаса
прочности изделия при различных нагрузках.
Электрофизические характеристики МДП ИМС во многом зависят от качества
слоев Si02 и поверхностных зарядовых состояний слоев окисла на границе с
кремнием. Для оценки свойств слоя окисла широко используются тестовые структуры,
содержащие МДП-конденсаторы различной конфигурации. Надежность МДП
ИМС с тонким слоем подзатворного окисла в значительной степени обусловлена
дефектностью окисла, образуемой в результате всего комплекса операций по его
формированию. Наличие дефектов вдиэлектрике приводит к возникновению
электрических утечек, шумов, коротких замыканий и т.д. Загрязнение ввиде подвижных
ионов в окисле вызывает нестабильность порогового напряжения, выявляемого
после термополевых воздействий.
Наиболее распространенным методом контроля качества окисла является
метод измерения на тестовых МОП-конденсаторах вольт-фарадных характеристик
(C-V-характеристик). На тестовых пластинах формируются конденсаторы, после
чего измеряется C-V-характеристика при нормальной температуре, а также при
200 °С в течение 5 мин в условиях положительного напряжения смещения. Связь
между параметрами C-V-характеристикдо и после испытаний позволяетопределить
стабильность параметров МОП-структуры [2].
Для оценки других параметров активного контроля технологических
процессов, качества и надежности применяется МДП-транзистор. Геометрия этого
транзистора аналогична геометрии транзистора МДП ИМС, а процесс его
изготовления отражает все процессы, используемые при изготовлении МДП
ИМС. Данная тестовая структура позволяет измерить параметры, дающие
представление о надежности изготавливаемых ИМС. К таким важнейшим
параметрам относятся пороговые напряжения подзатворного диэлектрика, пороговое
напряжение периферийного окисла, стабильность порогового напряжения, ток
насыщения стока, токи утечки, пробивные напряжения слоев окисла и
диффузионных переходов.
12.2. Принципы организации контроля процесса изготовления микросхем £ "J "J~\S
с использованием тестовых структур **^§^/
Упомянутые структуры могут также монтироваться в корпуса с целью
испытания на длительную наработку. Имея экспериментальные зависимости дрейфа
порогового напряжения отдельного МДП-транзистора, можно рассмотреть модель
МДП ИМС, содержащую тысяч и подобных элементов, и получить приближенную
оценку надежности МДП ИМС. Периодические измерения величины порогового
напряжения МДП-транзистора в процессе испытаний дает информацию об
ожидаемой долговечности микросхемы, механизме дрейфа и об энергии активации
процесса деградации.
12.2.4. Статистическая обработка результатов измерений
тестовых структур
Статистическая обработка полученной информации результатов измерений
проводится для изучения основных характеристик исследуемых процессов, проверки
простейших гипотез о характере изменения параметров, вычисления числовых
характеристик случайных величин, представления результатов наблюдения в виде
статистического распределения и для оценочного контроля [9].
Полученная в результате статистической обработки информация позволяет
пол учить широкий «спектр знаний» о контролируемом технологическом процессе,
втом числе следующие важнейшие характеристики и параметры процесса:
1. определение процента выходов параметров тестовой структуры по нормам
проектирования микросхемы или по нормам, ограничивающим
работоспособность микросхем на пластине;
2. определение доли брака ниже и выше норм;
3. определение минимальных и максимальных значений параметров;
4. определение доли брака выше определенных граничных значений, при
которых меняется физическая сущность измеряемой величины;
5. определение распределений важнейших параметров тестовых структур на
пластинах с высоким и низким процентом уровня выхода годных
микросхем, сопоставление распределений;
6. обработка результатов и получение математических моделей, связывающих
важнейшие параметры тестовых структур с важнейшими параметрами
микросхемы;
7. графическое отображение полученной информации, определение основных
закономерностей;
8. построение накопительных гистограмм;
9. составление обобщенной информации по пластине, по партиям за декаду,
за месяц, квартал, по годам;
10. сопоставление данных по тестовым структурам при прохождении пластин
по операциям при разбраковке микросхем и их испытании;
11. построение диаграмм распределения основных дефектов микросхемы;
12. определение прогнозируемого процента выхода кристаллов по комплексу
электрофизических параметров на дефектных пластинах или на пластинах
с малым процентом выхода годных микросхем;
13. определение преобладающих дефектов на пластинах с различным процентом
выхода микросхем;
678 Iлава 12. Основы построения системы управления качеством изготовления
■^/ субмикронных интегральных микросхем на базе тестовых структур
14. определение усредненной доли дефектов по электрофизическим параметрам
тестовых структур для дефектных пластин различных партий за заданный
период времени изготовления;
15. определение корреляционных связей между параметрами микросхемы и
диагностическими тестами;
16. определение долей годных, дефектных микросхем по исследуемому
параметру среди годных и среди дефектных микросхем по коррелируемому
параметру.
Результаты измерений параметров тестовых структур используются для
прогнозирования надежности элементов интегральных схем.
Основные характеристики надежности интегральныхсхем (физическое
моделирование, методы анализа отказов, надежность резистивных, емкостных элементов)
приведены в [8]. В этой работе рассмотрены вопросы теории и практики
надежности интегральных схем, обобщены опубликованные в периодической литературе
результаты физических исследований внезапных и постепенных отказов элементов
полупроводниковых интегральныхсхем, созданных на основе кремния, показаны
способы обеспечения и повышения надежности. Авторы детально рассматривают
вопрос моделированиядеградационных процессов постепенныхотказов, связанных
с температурой, с использованием уравнения Аррениуса, определяют граничные
условия его применимости. Описана также модель Эйринга для изучения
нетермических деградационных процессов.
12.3. Прогнозирование процента выхода годных
микросхем по результатам тестового контроля
12.3.1. Особенности моделирования процента выхода годных микросхем
Моделирование ожидаемого процента выхода годных становится особенно
актуальной проблемой при производстве интегральных микросхем с субмикронными
проектными нормами. Определив алгоритм и параметры такого моделирования,
можно еще на стадии проектирования прогнозировать стоимость и экономическую
эффе ктивность организации производства новых схем, определять качество
отдельных технологических операций базового технологического маршрута,
оптимизировать при необходимости технологический процесс изготовления новых микросхем,
выявить наиболее критичные операции и проводить их усовершенствование.
Параметры моделирования процента выхода годных ИМСдля данного процесса
или технологической цепочки, имеющие значительные вариации для конкретной
микросхемы, обычно указывают на чувствительность этой схемы к параметрам
техпроцесса. На основании дальнейших исследований можно предусмотреть
конкретные изменения в конструкции схемы или в технологических режимах процесса,
которые приведут к значительному повышению процента выхода годных изделий.
Современное производство ИМС является постоянно развивающимся процессом.
Моделирование выхода годных схем позволяет выявлять и учитывать те
процессы и физические механизмы, которые ограничивают выход годных ИМС. После
выявления факторов, ограничивающих выход годных ИМС, технологический
12.3. Прогнозирование процента выхода годных микросхем по результатам
тестового контроля
6Й
процесс совершенствуют или при необходимости исключают отдельные
операции. Моделирование выхода годных ИМС не является методом прогнозирования
будущего развития, скорее, это инструмент оптимизации современных процессов
и конструкций схем. С помощью моделирования выхода годных ИМС можно
прогнозировать стоимость и возможности применения будущих схем на основании их
технологической и конструктивной связи со схемами, использованными для
разработки параметров моделирования. Определив параметры моделирования, можно
сравнивать качество различных технологических цепочек изготовления ИМС и,
такимобразом, выявлять области, где необходимо введение улучшений. Параметры
моделирования выхода годных ИМС для данного процесса или технологической
цепочки, имеющие значительные вариации для конкретной схемы, указывают на
чувствительность схемы к параметрам приборов. На основании дальнейших
исследований можно предусмотреть возможные изменения в конструкции схемы или
процесса, которые приведут к значительному повышению выхода годных изделий.
Обычно выход годных ИМС представляют в следующей форме:
Y = {\-Yu)Y{{Du,A,a) (12.1)
где Y— отношение числа годных кристаллов к общему количеству кристаллов на
пластине; Y0 — доля дефектных кристаллов, обусловленная технологическими
факторами или чувствительностью схемы к технологии; Y — выход годных кристаллов
из оставшейся части кристаллов; DQ — плотность точечных дефектов на единицу
площади;/! — площадь кристалла; а — параметры выбранной модели выхода годных
кристаллов.
Производство ИМС является постоянно развивающимся процессом. Все
модели, описанные ниже, предсказывают монотонное уменьшение выхода годных
схем с увеличением площади кристалла. Эти модели полезны для прогнозирования
выхода годных ИМС при условии, что параметры моделируемой системы не
выходят за пределы заданного диапазона. При моделировании выхода годных ИМС
заведомо недооценивается их выход, поскольку производство И МС является
постоянно развивающимся процессом. Моделирование выхода годных схем учитывает те
процессы и механизмы, которые ограничивают выход годных современных ИМС.
После выявления факторов, ограничивающих выход годных ИМ С, технологический
процесс совершенствуют или при необходимости исключают отдельные операции.
Например, контактная литографическая печать была заменена проекционной
оптической печатью, что привело к снижению плотности дефектов; сухое травление
пришло на смену жидкостному, в связи с этим повысилась точность
воспроизведения размеров элементов; ионная имплантация используется вместо диффузии,
благодаря чему улучшилось управление сопротивлением и глубиной перехода. Ниже
будут рассмотрены особенности некоторых наиболее общих методов моделирования
влияния точечных дефектов на выход годных ИМС.
Рассмотрим особенности процесса моделирования выхода годных интегральных
микросхем для случая однородной плотности распределения точечных дефектов.
В области, где выход годных кристаллов определяется не технологическими
факторами или параметрической чувствительностью схем, причиной его снижения
являются случайно распределенные точечные дефекты.
(((680 Iлава 12. Основы построения системы управления качеством изготовления
ч&^ууу субмикронных интегральных микросхем на базе тестовых структур
Рис. 12.1. Сетка из 24 кристаллов с десятью
дефектами, обозначенными символом х
X
Y V
X
X
X
X
X
X
На рис. 12.1 показана сетка из 24 кристаллов [10], на которых случайным
образом распределено десять точечных дефектов.
В этом примере 16 из 24 кристаллов не содержат дефектов, т.е. являются
годными кристаллами. Из оставшихся восьми кристаллов шесть содержат по одному
дефекту и два имеют по два дефекта, ни один из кристаллов не содержит более двух
дефектов. Проблема определения выхода годных идентична классической
статистической проблеме размещения п шаров в ^ячейках и подсчета вероятности того,
что ячейка содержит к шаров. Если п дефектов распределены случайным образом
в N кристаллах, то вероятность того, что данный кристалл содержит к дефектов,
определяется биноминальным распределением [10].
Ъ =
т
к\-(п-к)\ N"
T77-(W-1)B
(12.2)
В предельном случае при больших величинах N и п отношение n/N = m имеет
конечное значение и биномиальное распределение можетбытьаппроксимировано
более простым распределением Пуассона:
Рк=е'т-
т
~~к\
(12.3)
Вероятность того, что кристалл не содержит дефектов, которая соответствует
выходу годных кристаллов, определяется выражением:
Y Р
'й = Го = е~т,
а вероятность того, что кристалл содержитодин дефект, равна:
Р=т- е~т.
(12.4)
(12.5)
Если площадь кристалла естьЛ, то суммарная площадь годных кристаллов равна
N ■ А, а плотность дефектов
А=-
NA
(12.5а)
12.3. Прогнозирование процента выхода годных микросхем по результатам
тестового контроля
Среднее число дефектов на кристалле т равно:
п DaNA
т = — = — =DnA. (12.6)
TV" TV" °
и,следовательно,
Y,=Pa=e-^. (12.7)
Распределение Пуассона было использовано для прогнозирования выхода
годных кристаллов на раннем этапе производства ИМС. Однако реальный выход
годных больших схем значительно выше, чем предсказанный с использованием
величин Da, определенных с применением формулы Пуассона для схем с меньшей
степенью интеграции. Действительно, получение низких величин выхода годных
кристаллов, определенных по уравнению Пуассона, без сомнения, задержало
проведение разработок ИМС на раннем этапе их развития.
Противоречие между полученными и прогнозируемыми величинами выхода
годных ИМС на ранней стадии их развития привело к необходимости
исследования влияния неоднородных распределений Z)0 по пластине на выход годных ИМС.
Выход годных ИМС, получаемых на пластине с неоднородным распределением
дефектов DQ, может быть определен следующим образом [10]:
Y=\eDAf{D)dD, (12.8)
К
ВО
где J/XD) -dD = l.
о
Для трех распределений DQ — дельта-функции, треугольного и прямоугольного
распределений (рис. 12.2) — выход годных И МС определяется согласно следующим
выражениям:
дельта-функция:
У.=е-*Л;(\2.9)
треугольное распределение:
Ъ =
1-е
-ZV
DaA
(12.10)
прямоугольное распределение:
К= — • (12.11)
3 2-D0-A
При DQ • А > I эти выражения примут вид:
Y^e'KA\ (12.I2)
Й52 Iлава 12. Основы построения системы управления качеством изготовления
'м субмикронных интегральных микросхем на базе тестовых структур
ID) "
a)
D„
2D„
D
6)
f(D)
B)
f(D)
0
D„
2D„
D
Рис. 12.2. Распределение плотности дефектов дельта-функция (а); треугольное
распределение (б); прямоугольное распределение (в)[3|
Г2 =
1
(4-4
(12.13)
Y,=-
2-Dt-A
(12.14)
При решении уравнений (12.13) и (12.14) получаются значительно большие
величины выхода годных ИМС по сравнению со значениями, определенными
по уравнению Пуассона. Эти уравнения широко используются; при этом
значение Yv наиболее точно отражает реальный выход годных больших ИМС. Так как
описанные выше распределения носят абстрактный характер, в настоящее время
усилия исследователей направлены на получение распределений, более точно
отображающих реальные условия.
12.3.2. Модель пооперационного разделения дефектности
технологического процесса изготовления микросхем
Контроль качества технологического процесса изготовления современных ИМС
во многом базируется на использовании операционного контроля качества
отдельных операций: контроль внешнего вида, контроль ВАХ единичных элементов.
Операционному контролю присущи следующие недостатки:
— контроль операций проводится без учета их взаимосвязи и взаимовлияния;
— отсутствует анализ после функционального контроля;
— не учитывается возрастающая сложность ИМС.
Наиболее полно современным требованиям отвечает система тестового
контроля, базирующаяся на расширенной статистической информации и физических
12.3. Прогнозирование процента выхода годных микросхем по результатам
тестового контроля
ба
параметрах тестовых структур, характеризующих качества проведения отдельных
операций, блоков и техпроцесса в целом. Высокоинформативная система тестового
контроля качества технологического процесса в опытном и серийном производстве
СБИС должна обеспечивать:
— достоверное выявление «узких мест» технологического процесса;
— устанавливать распределение брака (дефектности) по операциям техпроцесса
по пластине, партии, пакету;
— аттестовывать технологическое оборудование и операции техпроцесса;
— прогнозировать выход годных по операциям и в целом по техпроцессу;
— оптимизировать диапазоны параметров, определяющих выход годных.
Процент выхода годных является одним из важнейших технико-экономических
параметров, который обычно определяется на операции контроля
функционирования в конце технологического процесса изготовления микросхем и косвенно
характеризует качество техпроцесса в целом. Он не дает расшифровки качества
отдельных операций технологического процесса и их «вклада» в конечное значение
процента годных. Для определения качества выполнения отдельных операций,
как показано в первой главе, требуется создание специальных тестовых структур.
Каждый тип этихтестовых структур должен отвечать за оценку качества проведения
определенных операций. Только такой подход может позволить произвести
пооперационное разделение фактических составляющих «брака» кристаллов микросхем
и обеспечить прогнозирование выхода годных как по отдельным операциям, так и
в целом по исследуемому техпроцессу. Применительно к конкретному
технологическому процессу необходимо решить следующие основные задачи:
1. выбрать (разработать) модель для расчета процента выхода годных
микросхем по результатам измерений величины процента выхода годныхтестовых
структур;
2. разработать конструкцию рядаспециальныхтестовыхструктурдля
пооперационного разделения брака кристаллов микросхем, прогнозирования выхода
годных по операциям и в целом по техпроцессу;
3. разработать конструкцию стандартизованных тестовых модулей;
4. разработать комплект программного обеспечения для автоматизированной
обработки результатов измерений;
5. провести производственную апробацию метода.
Причинами низкого выхода годных микросхем могутбытьлибо несовершенство
конструкции, либо технологические факторы. Для отработанной конструкции
выход годных ИМС в значительной степени определяется дефектностью отдельных
технологических операций.
Здесь и далее под термином дефект понимается несанкционированное
отклонение структуры слоя (границы раздела слоев) от требований технической
документации, приводящее кзабракованию (отказу) микросхемы.
Представленная ниже модель пооперационного разделения дефектов (брака)
и моделирования выхода годных микросхем базируется на следующих исходных
пред положе н иях:
— плотность дефектов D0 не зависит от величины площади, она одинакова на
тестовой структуре и на кристалле микросхемы;
Ж684 Iлава 12. Основы построения системы управления качеством изготовления
ч^^? субмикронных интегральных микросхем на базе тестовых структур
— процент выхода годных микросхем равен вероятности отсутствия дефекта
на всей площади кристалла;
— выражением, описывающим взаимосвязь процента выхода годных
кристаллов микросхем с величиной площади кристалла и плотности дефектов,
является выражение Пуассона. При необходимости, можно перейти к
использованию более сложных распределений дефектов: линейного,
прямоугольного и других.
С учетом этих предпосылок оценка прогнозируемого процента выхода годных
И МС (/>) на /-й операции производится с использованием следующего соотношения:
/»=e~(v4 (I2.I5)
где Sk — площадь кристалла ИМС; D — плотность дефектов, вносимых /-Й
операцией.
Площадь дорожек скрайбирования, которую занимает специализированный
тестовый модуль, значительно меньше площади соответствующего кристалла
ИМС (Лу, т.е.
^«■V (I2.I6)
где S — площадь отдельной тестовой структуры.
В этом случае (12.16) примет вид:
^=^-('?"й',)*=хД (12.17)
где х. = е"' *' ' — выход годных ТС по /-му параметру;
b = —!- илио = —,
slc п
где N — общее количество элементов в ИМС; п — количество элементов в ТС.
Получив расчетные значения прогнозируемого выхода годных ИМС по
отдельным операциям, легко можно рассчитать выход годных ИМС в целом по
техпроцессу, используя выражение:
т
P = f[P„ (I2-I8)
1=1
где т — количество операций, применяемых в ИМС.
Погрешность А/ определения величины выхода годных ТС (х) зависит от
количества измерений М и определяется соотношением:
(12.19)
где a, =Jxi (1-дг.) — среднее квадратичное отклонение величины выхода годных
ТС; t— коэффициент Стьюдента, определяемый доверительной вероятностью.
12.4. Типовая структура системы тестового контроля качества
технологических процессов
61Э
Поэтому выход годных ИМС на /-Й операции Р. и по техпроцессу в целом
Я равен соответственно:
/ г \»
/ , \А
т т
1=1 ;=i
где т — число независимых параметров, определяющих выход ИМС.
Как следует из (12.20), (12.21), для обеспечения практически применяемой по-
грешности (<, 10%) расчета выхода ИМС необходимо выполнение условия:
M»(b-t)2-]-^-. (12.22)
ж,-
Так, если соотношение между числом элементов в тестовых структурах и числом
соответствующих элементов в схеме равно Ъ = 0, то количество измерений в
соответствии с соотношением (12.23) составляет:
а) при анализе отдельной пластины — 80 измерений; погрешность определения
выхода годных ИМС будет равна 12%;
б) при анализе партии — не менее 200 измерений; погрешность определения
выхода годных ИМС будет равна 5%;
в) при анализе пакета — не менее 500 измерений; погрешность определения
выхода годных ИМС будет равна 2%.
Сопоставление фактического и расчетного процентов выхода годных
показывает их хорошее совпадение. Таким образом, предложенная процедура моделирования
обеспечивает эффективное прогнозирование выхода годных кристаллов микросхем
и может использоваться для проведения оптимизации технологических процессов
изготовления микросхем.
12.4. Типовая структура системы тестового контроля
качества технологических процессов
12.4.1. Особенности организации тестовых модулей для биполярных
и КМОП-микросхем
Автоматизированная система тестового контроля качества технологических
процессов основана на использовании тестовых структур, отражающих все основные
конструктивные элементы ИМС с учетом как реальных размеров элементов и зазоров
между ними, так и реального рельефа используемых слоев [I I—I7]. Особенностью
данной системы контроля является то, что выйор числа анализируемых элементов
в составе тестовых структур должен производиться с учетом количества
соответствующих элементов на кристалле ИМС. В тестовых модулях (ТМ), разработанных
под автоматизированную систему контроля, содержатся специализированные
тестовые структуры (ТС), позволяющие получить расширенную информацию об
1 +
4м
1-х,
(12.20)
1±
Jm
1-х,.
(12.21)
d6
Глава 12. Основы построения системы управления качеством изготовления
субмикронных интегральных микросхем на базе тестовых структур
электрических, физических и геометрических параметрах, отражающих качество
технологического процесса.
Конструктивно ТМ располагаются обычно на дорожках скрайбирования,
охватывающих несколько рабочих кристаллов интегральных микросхем, и содержат до
64 контактных площадок [12—14]. Такая конструкция ТМ обеспечивает возможность
контроля субмикронных технологических процессов в системе проекционного
переноса топологии ИМС на пластины.
ТМ состоит из тестовых структур двух типов:
— параметрическиеТС (транзисторы, транзисторные ячейки, диоды, резисторы,
конденсаторы и др.);
— статистические тестовые структуры (цепочки контактов к различным слоям
и областям, ТС для контроля обрывовпротяженных шин, утечек и замыканий
между различными слоями).
Параметрические ТС предназначены для контроля физических и
электрических параметров единичных элементов, используемых в ИМС. Последующая
статобработка результатов измерений позволяет определять воспроизводимость
контролируемых параметров на пластине, партии, пакете. Корреляционный анализ
позволяет устанавливать диапазоны оптимальных значений параметров,
существенным образом влияющих на выход годных ИМС.
СтатистическиеТС предназначены для контроля дефектности отдельныхтех-
нологических операций, что достигается использованием в ТС большого числа (л)
однотипных элементов, соединенных последовательно или параллельно в
зависимости от типа контролируемого элемента.
Правильный выбор конструкции, размеров тестовых элементов, состава
тестового модуля позволяет произвести пооперационное разделение видов и причин
брака в технологических процессах создания ИМС, дающее возможность
прогнозировать выход годных схем.
На рис. 12.3 приведена фотография тестового модуля для анализа техпроцесса
биполярных ИМС 1Z1082. Данная микросхема выполняет функцию фотодетектора,
изготавливается по 2,0 мкм проектным нормам и содержит два уровня
металлизации. На рис. 12.4 приведена фотография разработанного тестового модуля для
анализа техпроцесса субмикронной КМОП ИМС статического оперативного
запоминающего устройства (СОЗУ) емкостью 72 кбит 1642РГ1РБМ.
Данная ИМС изготавливается по 0,8 мкм проектной норме (ширина шин ПКК-
затвора — 0,8 мкм, А12 — 1,4 мкм, А11 — 1,2 мкм, зазоры в слое А11 и А12 — 1,0 мкм,
контакты 0,8x1,0 мкм) и содержит два уровня металлизации, один уровень
поликремниевых (ПКК) затворов. Каждый изТМ содержит около 40
специализированных тестовых структур, включая структуры, характеризующие свойства диэлектри-
ческихслоев. Тестовые модули расположены на дорожках скрайбирования шириной
250 мкм, окружающих двадцать пять (рис. 12.3) и два (рис. 12.4) рабочих кристалла
ИМС соответственно, т.е. занимает неиспользуемую площадь между кристаллами
ИМС и, что важно, реализуется в системе проекционной печати изображения
слоев кристаллов на кремниевые пластины и позволяет получать расширенную
информацию об электрических, физических и геометрических параметрах слоев
и особенностях выполнения операций техпроцесса ИМС.
12.4. /иповая структура системы тестового контроля качества £87
технологических процессов
„Ш
*■!*
Т-
_л
Г*.
■ _ - «Г №
Рис. 12.3. Фотография тестового модуля ИМС IZI082
Для всесторонней оценки качества диэлектрических слоев биполярных ИМС
предназначены следующие тесты
№ I — для контроля параметров межуровневого изолирующего диэлектрика
толщиной 0,65 мкм, осажденного наслои алюминия первого уровня металлизации
толщиной 0,6 мкм с рельефом, соответствующим ИМС фотодетектора и покрытого
сплошным слоем алюминия второго уровня толщиной 0,95 мкм,
№ 2 —для контроля пробивного напряжения изоляции (зазор между
изолированными областями 10 мкм);
№ 3, № 4 — МОП-конденсаторы AI1 (А12) —диэлектрик — эпитаксиальный слой;
№ 5 — МОП-конденсатор А11 — межуровневый диэлектрик (без рельефа) — AI2;
№ 6, № 7 — тестовые биполярные транзисторы.
Для всесторонней оценки качества диэлектрических слоев КМОП ИМС
предназначены тесты
№ I — для контроля параметров межуровневого изолирующего диэлектрика
№ I толщиной 0,7 мкм, осажденного на слой поликремния с развитым рельефом
(в слое поликремния толщиной 0,7 мкм вскрыто 3500 окон размером 1,0х 1,0 мкм2)
и покрытого сплошным слоем алюминия толщиной 0,9 мкм;
I 688 Iлава 12 Основы построения системы управления качеством изготовления
ч^^/ субмикронных интегральных микросхем на базе тестовых структур
if
t Ы !—Г i—I » i i—" i
'Г
» I
Е-
]П*1 Л
In
1
d'-
i»
ULJL
i J_
-■■■_
I
^
i-
tL-
::
Рис. 12.4. Фотография тестового модуля ИМС 1642РГ1РБМ
№ 2 — для контроля параметров подзагворного диэлектрика с общей
протяженностью границы кремний-изолирующий окисел («клюв») 120 мм, покрытого
сплошным слоем поликремния (МОП-конденсатор с развитым рельефом);
№ 3, № 4 — МОП-конденсаторы поликремний — подзатворный окисел —
кремний п- и р-типа проводимости соответственно (размер конденсаторов
250x600 мкм2);
№ 5, № 6 — тестовые МОП-транзисторы соответственно р- и п- канальные;
№ 7, № 8, № 9, № 10 — паразитные МОП-транзисторы р- и п- канальные
с алюминиевым и поликремниевым затворами;
№ 11, № 12 — протяженные дорожки шин поликремния, первого и второго
уровня металлизации (соответственно, ширина 0,8; 1,2 и 1,4 мкм) на сложном
топологическом рельефе ИМС (для определения наличия обрывов шин ПКК и
металлизации);
12.4. Типовая структура системы тестового контроля качества
технологических процессов
619
№ 13, № 14 —тесты для определения наличия закороток между шинами металла
первого и второго уровня металлизации (протяженные пары дорожек с зазором
1,0 мкм).
Контроль параметров тестовых структур в составе ТМ производился на
автоматизированной системе «АИКТест-2» по программе, обеспечивающей измерение,
промежуточную обработку (расчет параметров) и финишную обработку данных
(статистическую обработку, построение гистограмм). Это позволяет получать
в условиях серийного производства большой объем статистической информации
как об отдельных операциях, так и о технологическом процессе изготовления
ИМС в целом, производить пооперационное разделение видов и причин брака,
устанавливать факторы, определяющие выход годных кристаллов.
Разработанное математическое обеспечение содержит ряд сервисных программ,
позволяющих непосредственно после измерения производить:
— накопление и хранение результатов контроля (за смену, день, месяц);
— формирование необходимого массива данных, подлежащего обработке;
— промежуточную и полную статистическую обработку результатов контроля;
— корреляционный анализ результатов измерений;
— построение распределения параметров по площади пластины вдвухкоорди-
натной и трехкоординатной системах;
— выдачу сводок по результатам контроля.
12.4.2. Типовой пример применения тестовых модулей для анализа
технологического процесса изготовления в условиях серийного
производства
В табл. 12.2, 12.3 приведены основные результаты анализа качества техпроцессов
изготовления соответственно биполярной и КМОП-микросхем, изготовленных
в условиях серийного производства.
Анализ качества изготовления биполярной ИМС IZI082 позволил установить
следующее распределение процента выхода годных кристаллов ИМС по основным
блокам операций:
— утечка переходов эмиттер-коллектор — 94,3%;
— обрыв шин А12 — 96,2%;
— неконтакт А12—А11 —96,5%;
— закоротки шин А11-А12 — 97,5%;
— обрыв шин А11 — 98,5%.
Анализ технологии субмикронной КМОП ИМС СОЗУ емкостью 72 кбит
1642РГ1РБМ позволил установить распределение процента выхода годных
кристаллов ИМС по основным блокам операций:
— закоротки шин А12—А12 — 79,4%;
— закоротки шин All—All — 82,0%;
— неконтакт А12—А11 —92,7%;
— обрыв шин А12 — 94,6%;
— обрыв шин А11 — 96,5%;
— закоротки шин А12— АН — 97,5%.
&
Глава 12. Основы построения системы управления качеством изготовления
субмикронных интегральных микросхем на базе тестовых структур
Совпадение реального и прогнозируемого съемов годных кристаллов с пластины
подтверждает высокую эффективность предложенного метода контроля
дефектности техпроцесса.
На основании анализа измеренных результатов было установлено фактическое
распределение брака по конкретным операциям в производстве ИМС, позволяющее
с большой достоверностью выявлять «узкие места» технологического процесса. Из
табл. 12.2, 12.3 однозначно следует, что наиболее несовершенным является блок
операций по созданию двухуровневой металлизации:
• для биполярной микросхемы —блок операций по формированию контактов
А11 -п++ эмиттер (утечка перехода эмиттер-база) и по проведению
фотолитографий первого и второго уровней металлизации;
• для КМОП-микросхем —блок операций по формированию контактов А12—
АН и по проведению фотолитографий первого и второго уровней
металлизации (дефектность, приводящая к закороткам шин).
Очевидно, что снижение процента брака, вносимых этими операциями, даст
существенное увеличение выхода годных ИМС.
Таким образом, решается главная проблема — локализация конкретных
операций, существенно влияющих на итоговый выход годных ИМС. Наличие
подобного инструмента позволяет технологическим службам концентрировать усилия
на поиске конкретных технологических решений (изменение режимов операций,
составов травителей и т.д.)
Таблица 12.2. Результаты тестового контроля биполярной ИМС IZ1082
Вид брака кристаллов ИМС
Утечка переходов эмиттер-
киллекюр
Обрыв шин AI2
Неконтакт АН—AI2
Закоротки шин АН— AI2
Обрыв шин АН
Суммарный выход годных
Реальный выход годных ИМС
*=V5*
Измеренный выход
годных тестовых структур
Рпо%
94,3
96,2
96,5
97,5
98,5
84%
Расчетный выход годных
кристаллов ИМС
94,3
96,2
96,5
97,5
98,5
84%
82,5%
Таблица 12.3. Результаты тестового контроля техпроцесса субмикронной КМОП ИМС СОЗУ емкостью
72кбит1642РГ1РБМ
Вид брака кристаллов ИМС
Закоротки шин AI2—AI2
Закоротки шин АН—АН
Неконтакт AI2—АН
Обрыв шин А|2
Обрыв шин АН
Закоротки шин AI2—АН
Суммарный выход годных
Реальный выход годных ИМС
*=V5*
5
5
5
5
5
5
Измеренный выход
годных тестовых структур
Рпо%
95,5
96,1
98,5
98,9
99,3
99,5
88,3%
Расчетный выход годных
кристаллов ИМС
= (Р,*У,% I
79,4
82,0
92,7
94,6
96,5
97,5
53,7%
51,5%
12.5. Основные технологические факторы, влияющие на надежность
микроэлектронных изделий
61Л
Тестовый контроль обладает также множеством резервных возможностей,
что делает его незаменимым средством для анализа технологий СБИС.
Непрерывное повышение функциональной сложности СБИС, их степени интеграции
становится невозможным без использования высокоинформативных тестовых
методов контроля. Дальнейшее совершенствование тестового контроля должно
происходить прежде всего по пути совершенствования математического
обеспечения (создание сервисных программ обработки данных, включая полный
статистический и корреляционный анализ) и автоматизированного
измерительного оборудования.
12.5. Основные технологические факторы, влияющие
на надежность микроэлектронных изделий
12.5.1. Основы теории надежности полупроводниковых приборов и
интегральных микросхем
Надежность полупроводниковых приборов является одной из их основных
характеристик и определяется как свойство сохранять во времени в установленных
пределах значения всех параметров, определяющих способность выполнять требуемые
функции в заданных режимах и условиях применения, технического
обслуживания, ремонтов, хранения и транспортирования [18]. Для количественной оценки
надежности применяют вероятностные параметры. Применение вероятностного
подхода к оценке надежности диктуется тем обстоятельством, что приборы должны
выполнять свои функции при многофакторном воздействии режимов и условий
применения, технического обслуживания, хранения и транспортирования,
сочетания которых носят случайный характер.
Фундаментальным понятием втеории надежности является определение отказа
как события, заключающегося в нарушении работоспособного состояния. При
этом под нарушением работоспособного состояния понимается либо внезапное
прекращение функционирования прибора, например из-за короткого замыкания
или обрыва, либо значительное изменение электрических параметров, при котором
его дальнейшее применение по назначению недопустимо.
Для количественной оценки надежности служат различные показатели. В
качестве основного избрано время безотказной работы прибора. Это вызвано тем,
что моменты отказов совокупности приборов случайным образом распределены во
времени в силу того, что сами приборы имеют определенный разброс электрических
параметров. Последний связан с неоднородностью исходных материалов и
колебаниями технологических процессов их изготовления, приводящими к разбросу их
внутренних геометрических размеров и физических характеристик. Кроме того, при
эксплуатации приборов на них воздействуют самые различные сочетания внешних
факторов. При переходе к рассмотрению надежностных характеристик отдельных
приборов указанные факторы приводят к неоднозначности результатов. Поэтому
время безотказной работы прибора, или наработка до отказа, рассматриваются
как непрерывные случайные величины, описываемые интегральной функцией
распределения F(f), которая обладает следующими свойствами [2]:
(((692 Iлава 12. Основы построения системы управления качеством изготовления
ч^^? субмикронных интегральных микросхем на базе тестовых структур
F(t) = 0 при / < О,
О < F(t) < F(f) приО <t <f',
F(t) -> 1 при / -> oo.
Основным показателем безотказности или функцией надежности P(t) является
вероятность безотказной работы, под которой понимается вероятность того, что
в пределах заданного времени наработки /отказ прибора не возникает. Из
определения следует, что конкретное численное значение вероятности безотказной работы
прибора имеет смысл лишь тогда, когда оно поставлено в соответствие заданной
наработке, в течение которой возможно возникновение отказа. В силу этого P(t)
рассматривается в предположении, что в начальный момент времени исчисления
заданной наработки прибор был работоспособен.
Вероятность безотказной работы определяется по формуле:
P(t)=l-F(t). (12.23)
В ряде случаев кроме показателя вероятности безотказной работы применяют
показатель вероятности отказа, определяя его как вероятность того, что прибор
откажет втечение заданного времени работы, будучи работоспособным в начальный
момент времени, вероятность отказа Q(t) определяется по формуле:
Q(t) = F(t)=l-P(t). (12.24)
В данном случае вероятность отказа совпадает с интегральной функцией
распределения наработки до отказа. Для описания мгновенных значений показателей
надежности кроме интегральной функции распределения наработки до отказа
применяется дифференциальная функция, или плотность распределения наработки
до отказа, обозначаемая f(t) и определяемая по формуле:
f(t) = ^-F(t) = ^-Q(t) = ~P(t). (12.25)
dt dt dt
Иначе:
F(t)=)f(x)dx,
о
и
ВО
P(t)= jf(?c)dx.
Другой дифференциальной характеристикой безотказности является
интенсивность отказов X(t), под которой понимается условная плотность вероятности
возникновения отказа прибора, определяемая для рассматриваемого момента
времени при условии, что до этого момента отказ не возникал. В соответствии
с определением интенсивность отказов определяется плотностью вероятности, от-
12.5. Основные технологические факторы, влияющие на надежность £93 Ш
микроэлектронных изделий **^^/
несенной к вероятности безотказной работы прибора на данный момент времени
в соответствии с формулой:
Х,(0 = — • (12.26)
]\t)
С учетом (12.23) и (12.25) получаем:
Ut) = ———P(t) = —-——Fit). (12.27)
P(t)dt \-F(f)dt
Плотность вероятности и интенсивность отказов имеют размерность ч_|, под
которой подразумевается количество отказов за один час работы. Значения
интенсивности отказов подавляющего большинства современных приборов в зависимости
от условий эксплуатации лежат в пределах 10~7—10~8 ч-1. В качестве единицы часто
применяют 1 фит = 10"9ч"',или I ЕИО (единица интенсивности отказов) = 10"9ч-1.
Интенсивность отказов прибора, исчисляемая величиной 10~8 ч_|, будет равняться
10 фитам или 10 ЕИО.
С использованием дифференциальных показателей формируются другие
показатели безотказности, в частности среднее время наработки до отказа (СВНО) /,
представляющее собой математическое ожидание наработки прибора до первого
отказа [19]:
во <Ю оо оо
Т = jtf(t)dt = \tdF{t) = j[l - F(t)}it = \P(t)dt (12.28)
0 0 0 0
и гамма-процентная наработка до отказа /, определяемая как наработка, втечение
которой отказ прибора не возникает с вероятностью у, выраженной в процентах.
Этот показатель определяется из уравнения [2]:
P(ty) = \-F(ti) = \-lf(t)dt = -^-. (12.29)
о *W
Для установления функциональной взаимозависимости показателей
надежности выразим вероятность безотказной работы через другие показатели. Используя
выражение (12.26), запишем:
Ю=Лй=-1Юш (12.зо)
P(t) P{t)dt
Интегрируя это выражение методом разделения переменных, разрешим его
относительно P(t):
d-^=-mdt,
Pit)
1п[Я(/)] = -4t)dt; (12.31)
(((694 Iлава 12. Основы построения системы управления качеством изготовления
ч&^ууу субмикронных интегральных микросхем на базе тестовых структур
Р(0 = ехр
Г
-jk(t)dt
Для X = const:
P(t) = exP(-\t).
Из этого следует, что основной показатель надежности — вероятность
безотказной работы P(t) представляет собой экспоненциальную функцию, которая
в интервале времени (0 — <ю) изменяется от I до 0.
Вероятность отказа Q(t), отражающая событие, противоположное безотказной
работе в том же интервале времени, изменяется от 0 до I. Используя это
обстоятельство, запишем [19]:
Q{t)=\f{t)dt.
(12.32)
При /—>оо
Q(t)=\f(t)dt = \.
(12.33)
С учетом (12.24) выразим вероятность безотказной работы через плотность
вероятности отказа
i вы
P(t) = 1 - Q(t) = 1 - \f(t)dt = \f(t)dt.
(12.34)
Вид зависимостей приведен на рис. 12.5.
Из рисунка следует, что вероятность безотказной работы монотонно убывает
с ростом наработки, а вероятность отказа возрастает. Таким образом, запас
надежности, имеющийся у прибора на начальный момент времени / = 0, постепенно
расходуется, и при достаточно длительном времени эксплуатации прибор становится
практически неработоспособным.
f, f f, f
a) 6)
Рис. 12.5. Зависимости вероятности безотказной работы P(t) и вероятности отказа
Q{t) от времени
12.5. Основные технологические факторы, влияющие на надежность
микроэлектронных изделий
ьт
Используя функциональную зависимость между показателями, можно при
известном одном из показателей надежности определить все остальные. Вместе с
тем рассмотренные выше соотношения являются в определенном смысле
математической абстракцией и на практике для вычисления надежностных показателей
применены быть не могут, так как точные значения исходных величин, в
частности интегральная функция распределения наработки приборов до отказа, не
могут быть известны. Выходом из данного положения является использование
статистических вероятностных характеристик, определяемых опытным путем. При
этом делается допущение о том, что все приборы, подвергающиеся испытаниям,
имеют идентичные электрические параметры и физические характеристики и ис-
пытываются в одних и тех же режимах и условиях внешних воздействий.
Достоверность статистических вероятностных характеристик тем выше, чем большее число
приборов использовано для проведения испытаний и чем больше длительность
самих испытаний.
Рассмотренные выше соотношения справедливы для любых типов приборов,
законы распределения показателей надежности которых заранее неизвестны.
Однако применимость их для расчета конкретных показателей надежности
полупроводниковых приборов и микросхем, а также для прогнозирования их поведения
на длительный период, ограничена. Это связано с отсутствием данных о законах
распределения отказов.
12.5.2. Пути повышения надежности системы металлизации
интегральных микросхем и полупроводниковых приборов
Возрастание степени интеграции И С характеризуется значительным уменьшением
размеров активных элементов, что позволяет увеличить их количество на одном
кристалле. В свою очередь, это требует соответствующего увеличения суммарной
длины электрических межсоединений. Поскольку уменьшение площади
поперечного сечения проводников приводит к недопустимому увеличению их электрического
сопротивления, то площадь кристалла, занятая электрической разводкой,
оказывается намного больше площади, занимаемой активными элементами. Кроме того,
уменьшение размеров элементов приводит к значительному повышению
используемых рабочих плотностей электрического тока [20], что приводит к деградации
электрических характеристик токопроводящих систем и их отказу. Это связано с тем,
что при протекании тока высокой плотности наблюдается явление массопереноса
материала проводника в направлении потока электронов, приводящее к его
разрыву. Данное явление получило название электромиграции, и на сегодняшний день
надежность и долговечность работы большинства полупроводниковых приборов
определяется устойчивостью их токопроводящих систем именно к этому явлению.
Оценку устойчивости системы металлизации полупроводниковых приборов
к электромиграции проводят обычно путем измерения времени /, при котором
происходит разрыв токоведущей дорожки испытываемой тестовой структуры при
повышенных температуре (до 250 °С) и плотности протекающего через структуру
тока (около I^Acm-2). Величина/ называется временем разрушения или временем
наработки на отказ (ВНО). Полученные при условиях испытаний данные экстра-
(((696 Iлава 12. Основы построения системы управления качеством изготовления
ч^^? субмикронных интегральных микросхем на базе тестовых структур
полируют на нормальные условия работы прибора. Математически связь между /
и условиями испытаний выражается как [2]:
9 ( F л
- = //2ехр \-Ь-
t. \ kT
(12.35)
где S— поперечное сечение проводника; F — эмпирический коэффициент,
зависящий от характеристик токопроводящей системы, удельного сопротивления
материала пленки, условий теплоотвода, особенностей микрорельефа структуры и
т.п.;у — плотность тока через структуру; Еа — энергия активации процесса
электромиграции; к — постоянная Больцмана; Т— абсолютная температура.
Отсюда видно, что при повышении степени интеграции, приводящем к
уменьшению площади поперечного сечения проводников ,5" и возрастанию плотности
тока у, стойкость любой токопроводящей системы к электро ми грации снижается.
Резервом повышения надежности системы металлизации является повышение
энергии активации Е процесса электромиграции. При повышении энергии
активации всего на 0,1 эВ надежность токопроводящей системы увеличивается в 55 раз.
Величина Е зависит как от материала проводника, так и от его кристаллической
структуры.
В результате многочисленных исследований установлено, что процессы массо-
переноса в металлических пленках протекают преимущественно по границам зерен.
Отсюда следует, что уменьшение суммарной площади и пассивация межзереннных
границ приводят к значительному повышению энергии активации
электромиграции. Уменьшение суммарной площади межзеренных границ достигается за счет
роста размера зерен как повышением температуры осаждения пленок, так и
последующей термообработкой. При термообработке происходит рекристаллизация
металлической пленки с укрупнением размеров зерен, ее уплотнением и
повышением электропроводности. Энергия активации электромиграции повышается.
Так, полученные значения энергии активации электромиграции для тонких пленок
чистого мелкокристаллического алюминия, осажденных на полупроводниковую
подложку при температуре 100 "С, составляет 0,48 эВ, а для крупнокристаллических
пленок, осажденных при температуре 400 °С —0,84 эВ [21].
Однако термообработке сопутствуют и отрицательные факторы. Так, увеличение
размеров зерен приводит к неоднородности скорости травления металла в области
зерен и на границе их раздела. Это приводит к возникновению трудностей при
формировании фотолитографического рисунка из-за растравов дорожек
металлизации. Наличие механических напряжений в металлической пленке, обусловленных
различием температуры ее напыления и термообработки при рекристаллизации и
формировании омических контактов, а также различием коэффициентов
термического расширения (КТР) пленки и подложки, приводит кобразованию дефектов
поверхности пленки в виде бугорков и даже так называемых усов. При отсутствии
на поверхности металла защитной диэлектрической пленки рост «усов» часто
приводит к электрическим закороткам между дорожками металлизации. При
использовании одноуровневых систем металлизации данное явление практически не
приводит к отрицательным последствиям. Рост «усов» практически прекращается
12.5. Основные технологические факторы, влияющие на надежность
микроэлектронных изделий
6Э
при использовании пассивирующих покрытий. В многоуровневых системах
металлизации возникновение бугорков приводит к снижению напряжения пробоя
межуровнево го диэлектрика за счет его локального утонения и даже возникновению
закороток между различными уровнями металлизации. Поэтому формирование
многоуровневых систем металлизации без эффективных мер подавления
образования бугорков практически невозможно.
В связи с этим большее распространение получили методы повышения энергии
активации электромиграции, основанные на введении легирующих добавок [22].
Основным требованием при этом являются низкая растворимость в алюминии
и образование выделений второй фазы с кристаллической решеткой, отличной
от решетки алюминия. Низкая растворимость легирующей примеси приводит
к возникновению выделений второй фазы в межзеренном пространстве, что
предупреждает возникновение крупных зерен при термообработке пленки, обеспечивает
измельчение кристаллической структуры пленки и пассивацию ее межзеренных
границ. Легирующие добавки, с одной стороны, позволяют получать меньшие
размеры зерен металла, а с другой — пассивируют межзеренные границы.
Другим способом пассивации межзеренных границ является термообработка
металлизации в водороде. Водород характеризуется высоким коэффициентом
диффузии практически во всех материалах и легко проникает в объем пленки.
Высокая реакционная способность обеспечивает его взаимодействие с дефектами
металлической пленки и присоединение на оборванные связи атомов алюминия.
Образование химической связи обеспечивает пассивацию дефектов металлической
пленки и повышение энергии активации электромиграции.
Подавление роста бугорков в основном обеспечивается использованием
многослойных токопроводящих систем. Поверх слоя алюминия наносят слой другого
металла, не склонного к образованию бугорков.
Дополнительным фактором, снижающим надежность систем металлизации,
является высокая растворимость кремния в алюминии. Энергия активации
диффузии кремния в алюминии составляет 0,95 эВ. Это меньше, чем энергия активации
самодиффузии алюминия. Под воздействием технологических факторов в процессе
изготовления приборов, а также под воздействием электрического поля в процессе
их эксплуатации это приводит к возникновению выделений кремния в материале
металлизации и снижению его электропроводности. В свою очередь, это влечет
локальный разогревдорожки металлизации вобласти выделений и ее последующий
разрыв вследствие электромиграции.
Очевидным способом снижения растворимости кремния в алюминии является
легирование алюминиевой пленки кремнием [24]. Концентрация кремния в
алюминии при этом выбирается близкой к составу эвтектики (98,68% А1 + 1,32% Si).
Наличие кремния в пленке алюминия замедляет процесс растворения материала
подложки в пленке, но не решает проблему полностью. Это связано с тем, что
процесс растворения кремния в алюминии сопровождается его миграцией
преимущественно по границе раздела алюминий — диэлектрик, в качестве которого
обычно используются пленки фосфоросиликатного стекла (диоксид кремния,
легированный фосфором). Поэтому даже значительная концентрация кремния
в пленке алюминия не может предотвратить данный процесс.
Gl8
Глава 12. Основы построения системы управления качеством изготовления
субмикронных интегральных микросхем на базе тестовых структур
Наиболее эффективным методом снижения массопереноса кремния в
алюминии является использование барьерного слоя поликристаллического или аморфного
кремния на границе раздела алюминий —диэлектрик [23]. Поликристаллический
или аморфный кремний препятствует процессу растворения материала подложки
(кремния) в материале токопроводящей системы. Термообработка такой системы
в процессе ее изготовления приводит к локальному насыщению пленки алюминия
кремнием, что снижает растворимость материала подложки (кремния) в материале
токоведущей системы, а также повышает устойчивость системы к электромиграции
на ступеньках топологического рельефа. Требуемый топологический рисуноктакой
системы получают путем последовательного травления пленки алюминия, а затем
кремния. При использовании легированных кремнием пленок алюминия процесс
травления пленки поликристаллического или аморфного кремния технологически
совмещается с процессом удаления кремниевой крошки, остающейся на
поверхности структуры после травления алюминия.
Данному явлению посвящено большое количество работ [21—25] и установлено,
что процессы электро ми грации происходят главным образом по границам зерен
токопроводящей пленки и на границе раздела токопроводящая пленка
—диэлектрическая изоляция. Поэтому дальнейшим шагом по преодолению взаимного
растворения алюминия и кремния и снижению массопереноса втокопроводящих
системах полупроводниковых приборов является использование барьерных слоев
и легирование алюминия различными элементами, т.е. использование сплавов
алюминия. Выбор материала барьерного слоя и способа его нанесения, способа
формирования системы металлизации и конкретного легирующего элемента при
этом обусловлен преимущественно функциональным назначением и предстоящими
условиями эксплуатации изготавливаемого прибора.
Наиболее радикальным методом повышения надежности системы металлизации
является использование многоуровневых межсоединений, представляющих собой
чередующиеся проводящие и диэлектрические слои требуемой конфигурации. Это
позволяет повысить площадь поперечного сечения проводников, снизить плотность
тока и уменьшить занимаемую площадь кристалла.
В качестве межслойного диэлектрика систем металлизации ИС наиболее
широко используются неорганические пленки (оксид кремния, силикатные стекла,
нитрид кремния и др.), имеющие хорошую совместимость с соседними слоями:
высокую адгезию, селективность травления и т.д. Однако особенностью таких
покрытий является их конформность, т.е. пленка повторяет рельеф топологии
ИС. При последующем нанесении на такой диэлектрик металлической пленки на
ступеньках топологического рельефа пленка оказывается тоньше [5, 14]. Такому
изменению толщины сопутствует также и изменение структуры и других свойств
пленки. В процессе эксплуатации прибора наличие таких «узких» мест является
причиной локального разогрева металла и ускоренной электромиграции,
приводящей в итоге к преждевременному отказу прибора вследствие разрыва
токопроводящей дорожки.
Выходом из сложившейся ситуации является использование пленок
органических диэлектриков. Они наносятся методом центрифугирования, что обеспечивает
необходимую планарность и неразрывность покрытий. Это радикально решает
12.5. Основные технологические факторы, влияющие на надежность
микроэлектронных изделий
61Л
проблему планаризации. В качестве таких диэлектриков в последнее время все
чаще выступают полиимиды (ПИ), комплекс физико-химических свойств
которых наиболее полно отвечает требованиям микроэлектроники [22]. Наибольшее
распространение среди них получили пленки на основе полипиромеллитимида.
Отличительной особенностью их получения является использование в качестве
исходного материала полиамидокислоты (ПАК), которая в результате термообработки
превращается в полиимид. Типовой процесс формирования полиимидной пленки
включает нанесение на полупроводниковую пластину методом центрифугирования
раствора ПАК, ее сушку при температуре 50—185 °С для удаления растворителя
и термообработку при более высокой температуре 150—400 "С, обеспечивающей
превращение полиамида в полиимид, иначе — имидизацию [26]. Вторичная
термообработка проводится в одну или несколько стадий, причем завершающая
стадия может проводиться после формирования последующих слоев структуры.
С использованием полиимидного межуровневого диэлектрика можно получить до
пяти уровней электрической разводки [27]. Полиимид выравнивает микрорельеф
структуры, и второй уровень металла наносится уже на достаточно планарную
поверхность. Это обеспечивает полное отсутствие рассмотренных выше «узких» мест
и сводит электромиграцию к минимуму.
Однако использование полиимидов (ПИ), в свою очередь, также столкнулось
с некоторыми проблемами, причиной которых является их химическая
инертность [28]. Полиимиды не вступают в химические реакции с материалами
контактирующих слоев (Si, Si02, A1, А1203 и др.), используемыми при изготовлении системы
межсоединений. Между ними действу ют только слабые ван-дер-ваальсовые силы,
которые не могут обеспечить надежное сцепление пленки и подложки. Это приводит
к невозможности получения приемлемой адгезии между слоями в системе
металлизации. Особую остроту данная проблема приобретает при формировании П И на
полупроводниковых подложках, покрытых пленками на основе оксида кремния.
Адгезия ПИ к металлическим поверхностям (к пленкам алюминия и его сплавам)
в большинстве случаев является удовлетворительной. Однако при формировании
рисунка межсоединений дорожки металлизации часто отделяются от полиимидного
покрытия, что свидетельствует о низкой адгезии А1 к ПИ. Различие в адгезии ПИ
к металлу и металла к ПИ объясняется тем, что полиамидокислота, нанесенная на
поверхность пленки металла, содержитфункциональные группы —СООН и —NH—,
которые могут взаимодействовать с алюминием с образованием химических связей
между пленкой и подложкой. Если же наносить металл на уже имидизированную
пленку, не содержащую реакционно способных функциональных групп, то
химическая связь между пленкой и подложкой не образуется. В связи с этим для получения
приемлемой адгезии многие производители проводят процесс имидизации после
нанесения металлической пленки [28]. При этом выделяющаяся имидизационная
вода окисляет металл и приводит к ухудшению электрофизических характеристик
полученной системы металлизации.
Адгезия ПИ к металлу часто оказывается также недостаточно высокой. В ряде
случаев наблюдается расслоение получаемых структур по границе раздела металл —
полиимид. Это связано с тем, что условия формирования пленки далеко не всегда
обеспечивают протекание химической реакции ПАК или ПИ с металлической
cs°
Глава 12. Основы построения системы управления качеством изготовления
субмикронных интегральных микросхем на базе тестовых структур
поверхностью полупроводниковой структуры, хотя исходная полиамидокислота
располагает функциональными группами, которые могут вступать с ней в
химическую реакцию с образованием прочных адгезионных связей.
Вопросам повышения адгезии полиимидных пленок к поверхностям
полупроводниковых структур посвящено значительное количество работ, обзор которых
приведен в [29]. Большинство исследователей пытается решить данные проблемы
путем введения в состав полиимидной композиции специальных добавок. Так,
например, в [30] предлагается вводить низкомолекулярные хелатные комплексы,
авторы [31] пытаются вводить в состав самих макромолекул полиимида длинные
гибкие фрагменты. Однако такой путь приводит к заметному ухудшению характери-
стиксистемы металлизации — продукты окисления добавок при плазмохимическом
травлении полиимида осаждаются в контактных окнах, что приводит к высоким
переходным сопротивлениям контактов, затрудняются процессы фотолитографии,
снижается пробивное напряжение пленки, возрастают токи утечки, значительно
падает надежность. Попытка использования гексаметилдисилазана,
зарекомендовавшего себя в качестве промоутера адгезии фоторезиста, в случае с полиимидом
не дала положительных результатов [32].
Эффективными методами повышения адгезии ПИ к поверхностям на основе
кремния и оксида кремния является формирование промежуточных слоев. Для
повышения адгезии в [33] предложено формирование самостоятельного
промежуточного слоя на основе у-аминопропилтриэтоксисилана. При его гидролизе
образуется диоксид кремния с присоединенными аминогруппами. Функциональные
кислотные группы —СООН в составе ПАК вступают в химическое взаимодействие
с аминогруппами подложки с образованием химической связи, обеспечивающей
приемлемую адгезию. Отмечается также возможность использования пленок оксида
алюминия в качестве промежуточных слоев для повышения адгезии ПИ к
поверхностям на основе кремния и оксида кремния [34].
Использование промежуточных слоев заметно отражается на стоимости
изготавливаемых И С, качество этих слоев также вызывает сомнения в части их
стабильности и влияния на надежность приборов. Поэтому поиски более эффективных
методов повышения адгезии полиимидов ведутся постоянно.
Литература к главе 12
1. БелоусА.И.,ТурцевичА.С.,ЧигирьГ.Г.,ЕмельяновА.В. Методы повышения
надежности микросхем на основе тестовых структур. — М-во образования РБ, Гомельский
государственный университет им. Ф. Скорины. — Гомель: ГГУ им. Ф. Скорины,
2011.-240 с.
2. Колбурн, Коверли, Бехера. Надежность МОП БИС // ТИИЭР. - 1974. - № 2. -
С. 154-178.
3. АрутюновП.А., Кейджян К.А. Применение тестовых структур при оценке качества
и надежности БИС // Микроэлектроника. — 1977. —Т. 6. — Вып. 6. — С. 521—531.
4. Брюнин В.Н., Устинов В.Ф. Применение технологических тестовых структур
в разработках и производстве интегральных схем // Электронная техника. — 1979. —
Сер. 8. - Вып. 2. - С. 22-30.
Литература к, главе 12 701
5. ОвчаренкоВ.И.,СевостьяновВ.Е. Методы анализа качества микросхем при их
производстве // Микроэлектроника. Обзоры по ЭТ. — 1982. — Сер. 3. — Вып. 1 (870). —
С. 3-35.
6. Mattis R.L., Doggett M.R. A Microelectronic Test Pattern for Analizing Automated Wafer
Probing and Probe Card Problems // Solid State Technology. - 1980. - Vol. 23. - № 9. -
P. 85-92.
7. Buehler M.G. Comprehansive Test Patterns with ModularTest Structures the 2 by N Probe-
pad Array Approachr // Solid State Technology. - 1979. - Vol. 22. - № 10. - P. 89-94.
8. Сыноров В.Ф., Пивоварова Р.П., Петров Б.К. и др. Физические основы надежности
интегральных схем. — М.: Сов. радио, 1976. — С. 54—60.
9. Пролейко В.М., Абрамов В.А., Брюнин В.Н. Системы управления качеством
изделий микроэлектроники. — М.: Сов. радио, 1976. — С. 3—219.
10. Технология СБИС: в 2 т. / Пер. с англ. под ред. С. Зи. — М.: Мир, 1986. — Т. 2. —
С. 389-402.
11. Белоус А.И., Емельянов В.А., Сякерский B.C., Чигирь Г.Г. Моделирование выхода
годных кристаллов микросхем по результатам тестового контроля // New Electrical
and Electronic Technologies and their Indastrial Implementation: материалы 5-ой
междунар. конф.: Закопанэ, Польша, 2007. — С. 23.
12. Белоус А.И., Емельянов В.А., Сякерский B.C., Чигирь Г.Г. Автоматизированная
система тестового контроля качества технологических поцессов микросхем //
Современные информационные системы, проблемы и тенденции развития: материалы
2-й междунар. научн. конф.: Туапсе, 2007. - С. 150—151.
13. Белоус А.И., Емельянов В.А., Сякерский В.С, Чигирь Г.Г. Моделирование процента
выхода годных микросхем в серийном производстве // Современные
информационные системы, проблемы и тенденции развития: материалы 2-й междунар. научн.
конф.: Туапсе, 2007. - С. 148-149.
14. Belous A., Emelyanov A., Syakersky V, Chyhir R. Model for Forecasting Good Yield of
Microcircuit Chips by Results of Test Control // Przeglqd Elektrotechniczny. — 2008. —
№ 3. - P. 20-23.
15. Белоус A.M., Емельянов В.А., Сякерский B.C., Чигирь Г.Г. Автоматизированная
система тестового контроля качества технологических поцессов микросхем //
Современные информационные системы, проблемы и тенденции развития: материалы
2-й междунар. научн. конф.: Туапсе, 2007. - С. 150—151.
16. Emelyanov V.A., Syakersky VS., Chyhir R.R. Test Control Automated System of the
Submicron Microcircuits Technological Processes // NEET 2009: Proceedings of the 6th
International Conference. —Zakopane, Poland, 2009. — P. 158.
17. Turtsevich A.S., Shvedov S.V., Petlitsky A.N., Chyhir R.R. Informative analysis of
defectiveness of technological processes and forecasting of good microcircuit yield //
NEET 2011: Proceedings of the 7th International Conference. — Zakopane, Poland. —
2011.-P. 29.
18. Чернышев А.А. Основы надежности полупроводниковых приборов и интегральных
микросхем. — М.: Радио и связь, 1988. — С. 27.
19. Вуде М.Х. Надежность и выход годных изделий при производстве СБИС и МОП-
технологии//ТИИЭР. - 1986. -Т. 74. -№ 12. -С. 132-150.
20. Черняев В.Н. Технология производства интегральных микросхем и
микропроцессоров. — М.: Радио и связь, 1987. — 464 с.
CS2
Глава 12. Основы построения системы управления качеством изготовления
субмикронных интегральных микросхем на базе тестовых структур
21. Турцевич А.С. Формирование из газовой фазы диэлектрических и проводящих
структур, интегрированных в твердотельные структуры микроэлектроники: дис.
канд. технич. наук. — Минск, 2004. — 189 с
22. Сенько С.Ф., Снитовский Ю.П. Новая технология изготовления системы
металлизации СБИС с использованием полиимида // Микроэлектроника. — 2002. —
Т. 31.-№3.-С. 201-210.
23. ДостанкоА.П., Баранов В.В., Шаталов В.В. Пленочные токопроводящие системы
СБИС. — Минск: Высшая школа, 1989. - 238 с.
24. Колешко В.М., Белицкий В.Ф. Массоперенос в тонких пленках. — Минск: Наука
и техника, 1980. — 296 с.
25. Метод планаризации поверхности для СБИС: пат. США 4775550, В053/06, опубл.
4.10.88.
26. Росадо Л. Физическая электроника и микроэлекроника / Пер. с исп. С. Ибаска-
кова. — М.: Высшая школа, 1991. — 351 с.
27. Фатькин А.А., Ермаков А.С. Плазмохимические методы формирования активных
и пассивных слоев интегральных схем //Электронная промышленность. — 1994. —
№6.-С. 9-16.
28. Валиев К.А., Орликовский А.А., Васильев А.Г., Лукичев В. Б. Проблемы создания
высоконадежных многоуровневых соединений СБИС // Микроэлектроника. —
1990.-Т. 19.-№2.-С. 116-131.
29. Feger С, Khojasth M.M., McGrath J.E. (eds.) Polyimides: Materials, Chemistry and
Characterization. —Amsterdam: Elsevier, 1989.
30. Lee Y. K., Craig J. D., Pye W. E. Polyimide coating for microelectronic applications // Proc
4th Bien. Univ. Gov. Int. Microelectron. Symp., Starkville, 1981. - New York., 1981. -
P. 30-39.
31. Wilson A.M. Polyimide insulators for multilevel interconnections // Thin solid films. —
1981.-V. 83.-№2. -P. 145-163.
32. Сенько С.Ф., Снитовский Ю.П. Радиационностойкая система металлизации
СБИС // Радиационная физика твердого тела: труды XI Межнац. совещ.:
Севастополь, 25-30 июня 2001. - М., 2001. -С. 310-311.
33. Бессонов М.И., Котон М.М., Кудрявцев В.В., Лайус Л.А. Полиимиды — класс
термостойких полимеров. —Л.: Наука, 1983. — 328 с.
34. Bahrle D., Frasch P., Konig W, Schwerdt F, \fogtmann T, Thelengel Miih. U. \ferfahren
zur Verbesserungder Haftung von metallischen Leiterzugen auf Polyimidschichten: IBM
Deutschland Gmbh. / Способ улучшения адгезии металлических проводников к по-
лиимидному слою: заявка ФРГ, Кл. H01L21/94, № 2638799, заявл. 27.08.76, опубл.
2.03.78.
ГЛАВА 13
ОСНОВНЫЕ ТЕНДЕНЦИИ РАЗВИТИЯ,
ПРОБЛЕМЫ И УГРОЗЫ СОВРЕМЕННОЙ
МИКРОЭЛЕКТРОНИКИ
13.1. Форсайт как инструмент долгосрочного
прогнозирования научно-технического развития
Для разработки стратегии развития на среднесрочный и перспективный периоды
развития предприятия руководителям и техническим специалистам,
руководителям маркетинговых служб необходимо хорошо понимать механизмы, тенденции,
направления, проблемы, риски и потенциальные угрозы мирового рынка
полупроводниковой индустрии.
Современная экономика характеризуется стремительным развитием товарных
рынков, усилением конкуренции на действующих и ростом входных барьеров на
вновь формирующихся рынках. Все активнее начинают использоваться
нематериальные активы (патенты, ноу-хау) для обеспечения конкурентных преимуществ
компаний. Современная ситуация на рынке характеризуется также применением
новых методов управления и форм организации бизнеса; не только
дифференциацией, но и интеграцией малых, средних, крупных предприятий для получения
дополнительного экономического эффекта благодаря выгодному взаимодействию.
Сегодня полупроводниковый бизнес строит свою деятельность, подчиняясь
ключевому требованию — производить только то, что реализуется, а не продавать то,
что производится, поскольку главная задача — удовлетворять все возрастающий
спрос потенциальных потребителей.
Целью этой главы является проведение системного анализа вышеперечислен-
ныхтенденций, проблем и угроз на основе изучения информации, опубликованной
в научно-технической печати, размещенной на интернет-ресурсах, полученной
авторами в процессе работы над созданием технических монографий и учебных
пособий, а также полученной в процессе личного участия на международных
конференциях, форумах и симпозиумах, личных переговорах с техническими
специалистами и руководителями иностранных полупроводниковых компаний.
Отдельно здесь будут рассмотрены некоторые особенности, проблемы и угрозы
применения ЭКБ иностранного производства.
Важной тенденцией последнего десятилетия в мире стала активизация
прогнозных исследований, связанных с определением перспективных направлений
научно-технологического и инновационного развития, а также оценкой последствий
принятия управленческих решений в сфере науки и технологий. Такие исследования
являются сегодня неотъемлемым компонентом государственной
научно-технической и инновационной политики всех развитых стран. Для обеспечения устойчивого
704
Глава 13. Основные тенденции развития, проблемы и угрозы современной
микроэлектроники
развития требуются знания о том, на какие рубежи выйдут наука, техника и
технологии не только в краткосрочном периоде, но и в достаточно отдаленном будущем.
На основе долгосрочных прогнозов определяются приоритетные области науки и
технологий, являющиеся объектами государственной поддержки. С их помощью
формируются национальные научно-технические программы, определяются
стратегические направления инновационного развития, разрабатываются конкретные
меры государственной политики в этой сфере [I].
В развитых странах деятельность по стратегическому прогнозированию
осуществляется в рамках национальных программ с использованием системы
методов, объединенных общим названием «Форсайт» (от английского foresight —
«предвидение»). Форсайт представляет собой систему методов экспертной оценки
стратегических перспектив инновационного развития, выявления технологических
прорывов, которые способны оказать максимальное воздействие на экономику и
общество в средне- и долгосрочной перспективе [2].
Использование Форсайта связано с растущей потребностью в использовании
методов долгосрочно го прогнозирования, не только основанных на экстраполяции
существующих тенденций, но и учитывающих возможные технологические
прорывы в будущем.
13.2. Основные направления развития современной
микроэлектроники
Круг задач, стоящих перед исследователями, определяет и специфику конкретных
используемых методов. Так, для эффективного управления инновационными
процессами необходимо обеспечить связь между спросом на инновационную
продукцию и ее предложением, которое, в свою очередь, определяется результативностью
научных исследований и существующими возможностями производства. Для
решения этой задачи в мировой практике широко используется один из методов
Форсайта — технологические дорожные карты.
Технологическая дорожная карта — это направленный в будущее взгляд на
выбранный круг проблем, представляющий собой продукт коллективного знания и
предвидения наиболее авторитетных специалистов.
Она дает комплексное, взаимосвязанное представление о перспективах развития
технологий в конкретных сферах деятельности, позволяя взаимно увязать
программы научных исследований, создания промежуточных и конечных продуктов,
а также показать их связь с намеченными целями развития.
Отличительной чертой такихдорожных карт является детальный учет фактора
времени. Этапы инновационного цикла для различных продуктов и технологий
отображаются на единой «линии времени», при этом делается акцент на
согласовании временных координат действий и событий. Такой подход позволяет связать
воедино планы научных исследований, разработки и внедрения продуктов.
Дорожная карта позволяет определить степень готовности к производству отдельных
видов продукции, одновременно давая представление о долгосрочныхтенденциях
развития рынка. Благодаря этому, например, можно оценить необходимостьфунда-
13.2. Основные направления развития современной микроэлектроники 705
ментальных исследований втех областях, которые не дают быстрого коммерческого
эффекта, но являются стратегически важными для развития отрасли.
Еще одна важная особенностьдорожных карт— представление результатов
исследования в четкой и понятной форме. Ядром дорожной карты является
визуальная схема движения к намеченной цели, которая интегрирует другие компоненты
исследования и обычно пересматривается раз в год.
Ведущие специалисты в области электроники всех уровней под методическим
руководством 1ЕЕЕеще в2018 году разработали комплекс официальных
документов, представляющих собой техническую и методологическую основу новой
редакции известного документа, который называется «Международная маршрутная карта
развития полупроводниковых приборов, материалов и технологий» (International
Road map For Devices and Systems). В этом документе следует выделить 4 ключевые
направления развития микроэлектроппых технологии, которые кратко можно па
звать «Больше Мура», «За пределами КМОП», «Больше, чем Мур», «Комбинация
SoC and SiP»: Системы высшего уровня (рис 13.1).
Рассмотрим более подробно основные тенденции развития современной
микроэлектроники
Глобализация полупроводникового бизнеса. Современная электронная
промышленность представляет собой глобальную многоуровневую систему кооперации
различных исследовательских институтов, промышленных предприятий,
разработчиков технологического оборудования и средств проектирования
Направление «Больше Мура», предусматривающее удвоение количества элементов
на кристалле каждые 2 года и масштабирование приборов КМОП-технологии под
более жесткие проектные нормы, уже многие годы являетсядоминирующим вразвитии
микроэлектроники, обеспечивая подавляющую долю в общем объеме прибыли [3]
Больше Мура»
(м заци
• предусматривает
непрерывное
уменьшение
горизонтальных
и вертикальных
физических размеров
КМОП ИС с целью
уменьшения их
стоимости и улучшения
функциональных
возможностей Это
la
Пределом развития
этого направления
яаляется Система
на чипе» (SoC). Основная
функция - обработка
информации
За пределами
КМОП»
описывает приборы,
основанные на новых
физических яалениях
которые
предусматривают
функциональное
масштабирование
за пределами КМОП-
технологии Это:
квантовые вычисления
спинтроника,
ферромагнитная
логика и память,
молекулярная
электроника, атомные
переключатели
«Больше, чем Мур
(Диверсификаций)
• имеет дело с
гетерогенными компонентами -
приборами, которые
не обязательно
масштабируются
согласно «Закону Мура ,
предусматривают
дополнительные
функциональные
возможности Это: аналоговые ИС
радиочастотные (RF)
приборы и ИС,
пассивные элементы,
возобновляемые источники
энергии, сенсоры
и актюаторы, биочипы
Эти изделия имеют
не цифровой контент
Основные функции -
взаимодействие
с человеком
и окружающей средой
«Комбинация
SoC&SiP
• системы высшего
уровня. Новая
технология -
встраиваемые
компоненты внутри
печатных плат.
Формируется печатный
узел со сложной 3D-
структурой, в которой
как дискретные, так и
пленочные компоненты
расположены внутри
самих печатных плат.
Преимущества
достигаются за счет
гетерогенной
интеграции, что
позволяет совместить
в одном корпусе
элементы, изготовленные
с применением
различных микро-
и нанотехнопогических
маршрутов
Рис. 13.1. В основе дорожной карты развития мировой полупроводниковой
промышленности лежат 4 направления развития микроэлектронных технологий
706
Глава 13. Основные тенденции развития, проблемы и угрозы современной
микроэлектроники
Стремление добиться лидерства в данном направлении подхлестнуло гонку
технологий: каждые 2—3 года появлялась новая технология с более жесткими проектными
нормами, постепенно вытесняя предшествующие.
Вместе со сложностью технологий неуклонно росла и стоимость оборудования.
Затраты на строительство фабрик для производства чипов по технологии 22 нм
возросли вчетверо по сравнению с фабрикой на 130 нм — с 1,5 млрд до более 6 млрд долл.
Экспоненциально росла также стоимость разработки новых изделий по
передовым проектным нормам. Например, затраты на разработку I изделия по проектным
нормам 65 нм составят порядка 6 млн долл. А если учитывать, что проект не может
быть единичным (хотя бы из соображений венчурности), то расходы на НИОКР
могут достигать астрономических величин.
Понятно, что сегодня такие объемы инвестирования могут позволить себе
только отдельные компании. Поэтому крупные мировые компании тратят огромные
деньги на разработку новых технологий и закупки нового технологического
оборудования. Удержать такой высокий темп гонки капиталовложений в стремлении
сохранить технологическое лидерство и свою долю рынка сегодня под силу только
компаниям-гигантам, в этом мы видим главную причину наблюдаемого в последние
годы процесса объединения и слияния полупроводниковых фирм [4].
Второй стороной «укрупнения» полупроводникового бизнеса и активизации
процессов слияний является тенденция монополизации рынка: так, совокупная
выручка 25 крупнейших производителей микроэлектроники в 2018 году составила
79,3% от всех объемов продаж на рынке полупроводников.
13.3. Использование новых материалов
Сегодня технологические инновации во всем мире осуществляются, главным
образом, за счет появления новых материалов, снижения их стоимости и
увеличения доступности, совершенствования технологий производства и увеличения
функциональности. Подобно тому, как 30 лет назад появление вместо биполярных
конструкций транзисторов полевых транзисторов (MOSFET), созданных на основе
кремния, определило качественный технологический скачок, появление
сравнительно недавно новых полупроводниковых материалов группы «Compound
materials» на основе нитридов металлов III группы (AllIN) в настоящее время знаменует
начало нового этапа развития полупроводниковых технологий (рис. 13.2) [4].
Отличительной особенностью последнего десятилетия явился тот факт, что
количество материалов и веществ, вовлеченных в технологический процесс
изготовления, активно увеличивалось практически по экспоненциальной зависимости.
Так, если в 1980 г. втехнологии использовалось только 6 основных типов материалов
(Si, SiN,AI, BPSG, W, TiW), то в 2000-м - 12 типов, в 2010-м - 19, в 2015-м - 29, а
к 2020-му прогнозируется уже не менее 37 [4].
В последние годы все больше усилия разработчиков ЭКБ концентрируются на
использовании широкозонных материалов и 1«териструктур на их основе, прежде
всего — карбид кремния (SiC) и нитрид галлия (GaN), а также фосфид индия (1пР),
втом числе нитриды металлов III группы A1I1N и гетероструктуры Al(ln) GaN/GaN,
которые выращивают на таких подложках, как карбид кремния, сапфир и кремний
13.4. Смена драйверов развития
707
$
I Материалы формирования
рисунка
I Материалы для завершающих
этапов обработки пластин
включая металлизацию
I Материалы для начальных
операций обработки пластин
включая формирование
транзисторной структуры
I Исходные материалы
sSOI/GeOl
GelL
lll-VIL
GaN
InSb
InGaAs
■ STO(StTi03)
Ru
Другие
материалы
Co
SiCP
FDSOI
Si
SiCO
LTSiO
SiCN
■ LaO
ZrO
Hf(Si)0
■ AIO
pSiOC
SOI
■ SiGe
TaO
SOG
SiOC
ТаДаМ
Cu
SiOF
■ TiSi
■ PtSi
TiW
■ W
BPSG
Al
SiO SiN
Si
1960 1970 1980 1990 2000 2010 2015 2020
(прогноз)
Рис. 13.2. Характер изменения количества используемых в новых технологиях
материалов
Вторая группа новых материалов относится к так называемым 2D onemono layer
materials: этографен, переходные дихалкогенидные металлы (MoS2, NoSe2, Ws, и др.)
К третьей группе пока исследуемых новых материалов следует отнести Carbon
Nanotubes и Nanowires
WSi W
WSi, MoSi
a
\
w
13.4. Смена драйверов развития
Еще одной из основных тенденций развития современной микроэлектроники
является смена так называемых драйверов — главных стимулов развития отрасли
(Major Growth Drivers in Electronic Industry), обусловленная очередным этапом
эволюции технологий современного информационного общества За последние
708 Глава 13 Основные тенденции развития, проблемы и угрозы современной
! _g0f микроэлектроники
пять лет здесь мы наблюдаем практически экспоненциальный рост достижений
технического прогресса: интернет-трафик удваивается каждые полгода, объем
передаваемой информации по беспроводной связи — каждые 9 месяцев, оптической
связи — каждые 12 месяцев. А ведь классический закон Мура, выполняющийся
более 50 лет, говорит о том, что число компонентов/транзисторов на кристалле
микросхем удваивается только каждые 24 месяца1
Как известно, долгое время такими драйверами развития
микроэлектроники служили микропроцессоры, точнее процесс их масштабирования (scaling)
(рис. 13 3) [5, 8]
TFET
■о >
*!
о ,_
И Ф
с о
— **
1_ С
■р *•
и <л
Ёо
fepintronlcs
scaling devaited from
ideal
• CMOS
High |i Channel
GAANanowire
FmFET/MUGFET
Hi-hK/MetalGate
Stress enhanced |i
1965
First CMOS
2000 2004 2008 2012 2016 2020
Рис. 13.3. Эволюция конструкции транзистора
Однако осуществлять Scaling становится все труднее технически и все затратнее
экономически Поэтому сегодня очевидным новым драйвером являются
«глобальные телекоммуникации», а точнее «интернет вещей» и «интернет всего» (Internet of
Everything — IoE), для которых требуется создать новое поколение средств
вычислений, передачи данных и систем хранения информации (computing,networking and
storage systems), которые в свою очередь требуют создания новых вычислительных
архитектур (computing paradigms), новых функций типа искусственного интеллекта
(Artificial Intelligence — AI) и квантовых вычислений (Quantum Computing QC) [5]
Возможности классического «линейного» масштабирования фактически были
исчерпаны к 2005 г., затем определенных результатов в период до 2010 г. удалось
достигнуть за счет «инновационного масштабирования» (Innovations Scaling) —
использование технологий High K/Metal Gate, SiGe и др. [6].
Третий и последний этап масштабирования, который мы сегодня наблюдаем,
связан с подходом «3D and beyond» — FinFET/MUGFET, GAA Nanowire, High-u
Chanal, Beyond CMOS, TFET, Spintronics)
J3.5. Особенности экономики субмикронного производства 709 J
Photoresist Evolution
^g line
436 m
1991 DeboreCMP
10
Л|ЛИ Г*£
8um r--
Today-with CMP
3um
Deposition Panonng
a 0,1 НМвиШиоог
\05um > Г
ft Л ИГТ] ^*V
ч0гу193
193 nni^
\
001
Smp
8 MHz ^»i-Lme
,8088 16 MHz 356 nm^^^
Sum „■+>- z80286 з Hz ^^DUV
-.2*^ № 75 MHz 248 nm^
13um ^ Hz
'Mm PenttumPro» __
IOC -Iz™ ^mnneraon193
Itanium i93nm
24GHZ ->«w^
Q^p^^Dual Core Itan urn™ ^^»,
ioo^rn>f -тегвшо
65nm TreZDuo
45
cmp «— Chemistry is in every 2enm>onin"^
step of chip manufacture ю nm
Elch
/
°*m0M
200 mm
^
•
300 mm
•
Рис. 13.4. Хронология процесса замены химических обработок на операции химико-
механической полировки
Говоря об основных тенденциях развития микроэлектронных технологии,
следует отметить и такую важную тенденцию, как замена «чисто химических»
обработок на операции «химико-механической» полировки (СМР) Если до 1990 г
на абсолютном большинстве технологических операций маршрута изготовления
ИС использовали чисто химические процессы, то уже в 1991 г был внедрен
первый вариант процесса СМР при изготовлении микросхем с нормой 0,5 мкм Все
последующие поколения технологий используют исключительно и только СМР
в его различных модификациях (рис. 13.4) [7]
13.5. Особенности экономики субмикронного
производства
Электронная промышленность в современном мире — один из самых «прибыльных»
секторов экономики. Средний срок окупаемости инвестиций в микроэлектронику
не превышает 3 лет Один килограмм изделий микроэ ъектроники стоит столько же,
сколько стоят примерно сто тонн нефти, годовые продажи только одного
производителя мобильных телефонов Nokia в 2017 по стоимости сопоставимы с годовым
объемом экспорта российской нефти. Поэтому за место на рынке микроэлектроники
идет жестокая конкурентная борьба
Интересной отличительной особенностью мировой полупроводниковой
промышленности является статистическая независимость размера прибыли (Operating
Margin — ОМ) от размеров компании (малая, средняя или крупная) и объемов
проданных микроэлектронных изделий Так, усредненный за пять лет (2014—2018 гг.)
размер ОМ составил 20%, причем независимо от объема продаж компании —
10 млн долл. США, 100 млн долл. США или 10 млрд долл США Исключение
составляет лишь ТОП-10 полупроводниковых фирм с годовым оборотом от 10 до
80 млрд долл. США, где ОМ составляет 30—40% (рис. 13.5) [8].
7 | 0 Глава 13 Основные тенденции развития, проблемы и угрозы современной
jgp микроэлектроники
So со—iductor Prof abi "у vs. Si о
-Er. • iiyof Sc e Suggests fiat Lager Co pai -- -e Not M •-e Pr~ ■ Ые
Ope - g Margin v«. P - - ue
60% (5-Y* )
• ♦
R2 = 0,0544
40% Л ♦. ♦
•*•/ •■
0%
$10 $Ji ф % iii <0П0 $100000
-20% ♦ • ~» # ♦
♦
Co-ipa ySizo, $M1II • s
-40% ♦
He т
Graph -s
Рис. 13.5. Статистика зависимости операционной маржи полупроводниковых
компаний от объемов продаж
Еще одна особенность — 15% фирм работают годами с отрицательной маржой.
Отечественным маркетологам и экономистам сложно представить такую ситуацию
для своих предприятий. Ну как можно годами продавать свою продукцию
фактически «себе в убыток»? Но таковы «волчьи законы» мирового рынка Ведь если
твое изделие оказалось неконкурентоспособным и ты уйдешь с рынка «зализывать
раны», дорабатывать убыточное изделие или даже через некоторое время
разрабатываешь новое замечательное изделие, то на рынок второй раз ты уже выступишь
с «клеймом» (репутацией ненадежного партнера), при этом «старые»
партнеры-покупатели уже работают с твоими конкурентами, а чтобы найти новых, надо пройти
весь трудный путь завоевания доверия — в том числе начинать опять с поставки
«мелких» партий потребителям для оценки их качества и надежности, что потребует
определенного времени. Поэтому надо держаться на рынке, параллельно работая
над улучшением изделия (повышение технических характеристик и снижения
издержек производства) Небольшой сегмент рынка с ОМ от 30 до 50% занимают
компании, которые смогли вывести на рынок действительно инновационный
продукт и некоторое время использовать монопольную позицию Но конкуренты не
дадут им долго «обогащаться» — десятки мелких и средних конкурентов постараются
«воспроизвести» изделия с еще более высокими параметрами или более низкими
издержками производства.
Согласно оценке независимых экспертов, для успешной коммерциализации
любого проекта Н ИОКР суммарный объем продаж в денежном выражении
разработанного нового изделия должен в среднем в 10раз превышать материальные расходы
на его реализацию [6].
13.5. Особенности экономики субмикронного производства /II щ
4J 40!
Так, если для микроэлектронных изделии с проектной нормой 0,8 мкм такой
минимальный объем продаж, обеспечивающий окупаемость вложенных средств,
составляет всего 5 млн долл США, для 0,5 мкм —8 млн долл США, для 0,35 мкм -
15млндолл США, для 180 нм —40 млн долл США, то уже для 90 нм окупаемость
будет достигаться только при объеме продаж более 100 млн долл США, 65 нм
200 млн долл США. 45 нм — 500 млн долл США. а для нормы 22 нм этот рубеж
составляет уже не менее 1,4 млрд долл США [5]
Вместе с тем следует отметить и такую весьма важную уже для оценки
перспектив развития отечественной микроэлектроники тенденцию — микроэлектроника
активно развивается и вне гонки проектных норм: в 2018 году вся мировая
полупроводниковая промышленность произвела более 1 триллиона интегральных микросхем
и полупроводниковых приборов, из которых примерно 700 млрд шт пришлось на
дискретные полупроводниковые приборы, датчики и оптоэлектронные приборы
В частности, производство дискретных полупроводниковых изделий силовой
электроники в 2018 году обеспечивало значительную часть загрузки линеек
пластин диаметром 100, 125,150,200 мм Поэтому на текущий момент остается весьма
существенным и количество НИОКР, направленных на создание изделий вне
области глубокого субмикрона Так, например, в 2015 году в мире было реализовано
всего 9223 проекта по разработке ИС, причем 1880 проектов (20%) выполнялись
по проектным нормам более 0,25 мкм (рис. 13 6) [8]
12,000
400
200
11159
C25U
10000 „ ож> 9.513 в-ая ■ ,ss I8/0.I5U
* 1Эшы
Я НО ^^^ ^^^ ^^^
8 000 7.646 ДО7 ^|ш ИИ Ц ■■ ЦЯ1 • 90И1
Ml
• 45/40 ш
ft Ml
20 mi
■ I6/I4MI
Ml
ш мЪЧ
H Ы и H
0
2010 "11 2012 2013 2014 20,c 2016 2017 201 2C19 2020 2021 202* 2023 2024 2025
Источник IBS,Des«nActivrt]esandStrategKlmp1icatios,.My201'' _ «..*
с asyncpsphc synoreys
Рис. 13.6. Распределение новых проектов (НИОКР по разработке изделий
микроэлектроники) в разрезе норм проектирования
Каждое новое продвижение (прогресс) требует все больших усилий и средств
и уже не по карману фирмам-одиночкам. Сегодня в мире разработка новых
технологий — результат тесной кооперации большого числа компаний (включая
малые и средние предприятия), научных институтов и университетов, центров
коллективного пользования, обеспечивающих доступ всех участников проектов
к дорогостоящему ультрасовременному технологическому и аналитическому
оборудованию
2 Глава 13. Основные тенденции развития, проблемы и угрозы современной
микроэлектроники
В частности, возле Нью-Йорка была создана гигантская
научно-промышленная зона в области микро- и наноэлектроники Albany Nanotech Complex, где
расположены штаб-квартира и основные исследовательские центры крупнейшего
в мире альянса полупроводниковых компаний Sematech. Входящие в него крупные
компании — 1ВМ, Intel, Samsung и др. сегодня занимают более 50% мирового рынка
чипов во многом благодаря их участию в этом альянсе. Аналогичная зона 1МЕС
(Inteniniversity Microelectronics Centre) создана в Европе, в Бельгии. Именно втаких
зонах новейшее производство объединяется с наукой.
Ученые и производственники разных стран, независимо от национальности и
страны проживания, объединились и уже более 20 лет успешно сотрудничают в
области высокихтехнологий микроэлектроники, активно обмениваясь результатами
и координируя свои действия.
Здесь нельзя не отметить общеизвестный и печальный факт, что за те же 20 лет
существования Союзного государства России и Беларуси отечественная
(«славянская») микроэлектроника развивалась независимо в каждом из этих братских
государств, часто дублируя как научные исследования, так и конкретные разработки
микросхем и полупроводниковых приборов (немногочисленные примеры
реализации совместных научно-технических программ являются редким исключением
из правил).
Учитывая вышеперечисленные тенденции развития современной
микроэлектроники, назрела очевидная необходимость использовать этот мировой опыт —
создать аналогичные объединенные центры микроэлектроники с участием всех
российских и белорусских коллективов (академические и отраслевые институты,
промышленные предприятия, исследовательские и испытательные центры, в том
числе совместные межгосударственные центры коллективного пользования).
Необходимо, что также вытекает из международного опыта, в экстренном
порядке разработать межгосударственную программу развития отечественной
микро- и наноэлектроники.
13.6. Усиление деструктивного действия эффекта
Yield Killer
Связанные стехнологией изготовления микросхем флуктуации (разбросы)
численных значений характеристик базовых транзисторов полупроводникового прибора
всегда были серьезной проблемой для разработчиков и производителей микросхем.
На технологическом сленге это явление известно как эффект «Yield Killer» (убийца
процента выхода годных). Как было показано в [6], для субмикронной
технологии этот эффект оказывает действительно «убийственное» влияние на основные
рабочие характеристики полевых транзисторов, причем чем меньше проектная
норма — тем тяжелее с ним бороться. Как известно, все флуктуации (случайный
разброс) технологических параметров в зависимости от их природы можно
разделить на «глобальные» и «локальные». Глобальные флуктуации влияют на все
идентичные компоненты (пластины в реакторе подвергаются неравномерному
нагреву в зависимости от их местоположения), «локальные» — влияют не только
13.6. Усиление деструктивного действия эффекта Yield Killer I
на конкретную пластину, но даже на единичный кристалл (неравномерный нагрев
пластины в центре и на периферии в процессе высокотемпературного окисления
и др.)- Причем оба типа флуктуации включают как «детерминированные», так и
«случайные» составляющие. В качестве примера детерминированной составляющей
можно привести распределение концентраций легирующей примеси (характер
перераспределения примеси в центре и по краям пластин различен). Типовым примером
возникновения недетерминированной (случайной) составляющей флуктуации
является операция ионной имплантации, когда доза легирующей примеси
устанавливается априори и итоговое распределение имеет конечную величину разброса.
В итоге результирующее значение любого технологического параметра р в точке
на пластине с координатами (дг, у) определяется выражением:
Р = Л™, + *РК +pJ*> У) + *P*
где/>мом — номинальное значение параметра, Ар — величина глобальногоотклонения,
p.d —локальное детерминированное отклонение, зависящее от местоположения,
Ар.г — локальное случайное отклонение.
Ярким примером усиления влияния флуктуации в субмикронной области
является Roughness «шерховатость» (неравномерность) краев отдельных структурных
областей транзистора. Так, по мере уменьшения размеров транзистора и его
эффективной длины канала L величина Roughness приобретает все большее значение,
что приводит к большему разбросу численных значений величины эффективной
длины канала LKFp а следовательно, и величины токов в транзисторе — вот это
является самым опасным следствием работы «убийцы». Например, как известно,
разброс значений величины одного из важнейших компонентов эквивалентной
электрической схемы субмикронного транзистора — подпорогового тока Isub
обусловлен флуктуациями дозы легирования, толщены подзатворного оксида, длин
каналов [9]. С другой стороны, величина /^экспоненциально зависит от
важнейших электрических параметров транзистора — пороговых напряжений и
туннельного тока затвора, причем зависимость эта имеет ярко выраженный нелинейный
характер даже в случае незначительного увеличения разброса технологических
параметров. Влияние эффекта «убийцы» приводит к тому, что численные значения
отдельных компонентов «токовой модели» субмикронного транзистора (тунельный
ток затвора IG/in:, подпороговый ток 1шЬ, ток перехода IJUNC) при переходе к нормам
«глубокого субмикрона» могут изменяться не в разы, а на порядки величин, что
с учетом температурных и радиационных воздействий делает задачу проектирования
и организации производства надежных микросхем архисложной и чрезвычайно
дорогостоящей. Понимая этот факт, все входящие вТОП-25 мировых лидеров
полупроводникового базиса уделяют этой проблеме большое внимание [10—18]. Так,
TSMC, CLOBALFOUDRIES, SAMSUNG для своих линий 130, 90, 65, 40, 28, 20 и
16, 14нм используют комплексы приборно-технологического моделирования PVT
corner design, FASTPVT, 3-sigma Monte Carlo design, Fast Mont cCarlo, High-Sigma
Monte Carlo, предназначенные для борьбы с «убийцей». Из отечественных работ
в области учета и противодействия Yield Killer в процессе
приборно-технологического моделирования следует отметить [19—21].
С 7 14 Глава 13 Основные тенденции развития, проблемы и угрозы современной
j^f/ микроэлектроники
13./.Состояние и перспективы развития технологии
FinFET в Китае
Как мы уже отмечали в разделе «смена драйверов развития», третий и, наверное,
последний этап Scaling характеризуется массовым переходом на технологии FinFET
MUGFET, TFET. На рис. 13.7 показано сравнение общего вида конструкций
классического планарного транзистора и FinFET (так его назвали разработчики одного
из первых FinFET за характерный внешний вид, напоминающий «рыбий хвост»).
Учитывая ограниченный объем главы, ниже мы рассмотрим текущее состояние
с развитием этой технологии именно в Китае, который по прогнозу задействованных
в последних Форсайт — исследованиях экспертов в ближайшей перспективе станет
мировым лидером в производстве изделий на основе FinFET технологии. В качестве
примера рассмотрим только одну китайскую компанию — SMIC, располагающую
сегодня пятью производственными линиями: 4 — в Китае, 1 — в Италии (табл. I3.I)
В начале 2019 года компания SMIC завершила строительство свое го завода SMIC
South FinFET стоимостью 10 млрд долл., который сможет значительно увеличить
производство чипов с соблюдением 14-нм а затем и 12-нм норм FinFET [6] Это
первая производственная линия FinFET в Китае что весьма важно для страны в
которой уже находится более 150 полупроводниковых производств: ведущие мировые
производители ранее никогда не развертывали технологию FinFET в Китае по
геополитическим причинам и соображениям охраны интеллектуальной собственности.
«Собственный» техпроцесс FinFET вводит SMIC в элитный «клуб», где пока
имеются лишь 5 компаний, выпускающих чипы с транзисторами FinFET
В настоящее время SMIC имеет две 300-мм HVM-фабрики (используются
для печати 28—65-нм чипов), которые загружены и приносят 40—49% выручки
компании.
Долгосрочные планы SMIC включают освоение Ю-нм и 7-нм норм, причем
последний потребует использования фотолитографии в глубоком ультрафиолетовом
диапазоне, для чего в прошлом году SM 1С приобрела сканер EUV у ASML.
SMIC — не единственная китайская компания, которая готовится к началу
массового 14-нм производства с транзисторами FinFET Шанхайская компания
Huah Microelectronics (HLMC) станет второй в 2020 году.
Gate Gate
\ Drain
Source
Source Dram
Planar FinFET
Рис. 13.7. Сравнение типов конструкций планарного и FinFET транзисторов
13.7.Состояние и перспективы развития технологии FinFETв Китае 715 |)
Таблица 13.1. Возможности производственных линий SMIC
Наименование
BJ
SH
SZ
TJ
LF
Техпроцессы
200 мм
300 мм
200 мм
300 мм
200 мм
200 мм
200 мм
Мощности
(пластин в месяц)
50 000
35 000
120 000
20 000
60 000
50 000
50 000
Место расположения
Пекин, Китай
Шанхай, Китай
Шэньчжэнь, Китай
Тяньцзинь, Китай
Авеццано, Италия
Массовое производство с проектными нормами 65 нм и менее в настоящее
время организовано только в компаниях так называемого первого эшелона (ТОРЮ),
d том числе Samsung, Intel, TSMC, Global Foundries, STMicroelectronics, Fujitsu,
Cypress Semiconductor. Компании второго эшелона сегодня в основном работают
с проектными нормами 90 нм и более, и реально осваивать в массовом производстве
проектные нормы ниже пока не планируют по вышеперечисленным причинам
В третий эшелон (180 нм и более) входят так называемые нише вые компании.
Как видно из вышеизложенного, технология FinFET и ее многочисленные
разновидности (MUGFET и др.) прошли многолетний мучительный путь от
революционной идеи (эскиза конструкции) до серийного производства, что мы и
постарались показать на примере конкретной китайской фабрики Эксперты мирового
микроэлектронного сообщества с привлечением методов Форсайта прогнозируют
дальнейшую эволюцию конструкции «рыбьего хвоста» по пути, иллюстративно
отображенному на рис. 13.8 [8] Этот путь называется «Multi-gate Structures», конечной
видимой сегодня точкой которого является структура типа Gates all-around (GAA),
являющейся продолжением поиска путей расширения возможностей CMOS FinFET
«1 Gate»
Source
BOX
Dram
«3 Gates»
«Gate-all-Around» I
«2 Gates»
Drain
Ga
Dram
*&
Source
<D
to
О
o>
ro
О
a°~ BuriedOxUe
Source
a
Gate
Drain
Рис. 13.8. Эволюция конструкции по пути «Multi-gate Structures»
£ Глава 13. Основные тенденции развития, проблемы и угрозы современной
микроэлектроники
На момент выхода книги наиболее глубоко здесь проработана технология
получения очередного поколения FinFETe виде Gate-all-around Nanowires, где
еще в 2017 г. в ШЕСбыли изготовлены пилотные образцы FinFET транзисторов
с проектной нормой 7 нм, в конструкции которых впервые были использованы
нанотрубки (Nanowires). Разработчики этого перспективного «загоризонтного»
направления, в свою очередь, разделились на несколько групп. Основная часть
исследователей работает над созданием промышленно-пригодной технологии
создания «горизонтальной» структуры транзистора (Lateral Gate-all-around FET)
с затвором 5 нм и количеством используемых в конструкции нанотрубок пять и
более. Вторая группа исследователей занимается вертикальной структурой FinFET
(\fertical gat-all-around FinFET (SiNW) [22].
13.8. Технологические проблемы современной
микроэлектроники
Сегодня основными проблемными моментами, сдерживающими развитие новых
приборов, в частности, мощных GaN-приборов (как для силовой, так и для опто-
электроники), являются вопросы обеспечения адекватного теплоотвода отактивной
области кристалла и необходимость выращивания эпитаксиальных структур GaN на
чужеродных (отличающихся по параметрам кристаллической решетки, тепловому
расширению и т.д.) подложках [5].Пока наиболее распространенным и коммерчески
выгодным для массового производства вариантом является использование подложек
из лейкосапфира, обеспечивающих приемлемое качество гетероструктур при
относительно невысокой стоимости изготовления. Однако, несмотря на применение
специальных процедур на начальных стадиях роста, многослойные гетерокомпозиции
AI1IN на сапфире имеют довольно высокую плотность прорастающихдислокаций.
Кроме того, сапфир обладает низкой теплопроводностью, а температура активной
области транзисторов, отмечалось в [5], может достигать величины 300 "С и выше.
Использование «flip-chip» технологии переноса кристалла на теплоотводящий
носитель позволяет добиться трехкратного снижения теплового сопротивления для
обеспечения должного теплоотвода, однако и в этом случае оно более чем в три
раза превышает аналогичный показатель для случая использования подложек SiC.
Очевидной альтернативой карбиду кремния сегодня являются пластины
кремния, которые значительно дешевле и имеют больший диаметр (8 и 12 дюймов). Ге-
тероэпитаксиальные структуры, выращенные на кремниевых подложках, обладают
более высокой теплопроводностью по сравнению со структурами, выращенными
на сапфире, а производственный процесс изготовления приборов становится
совместим со стандартной кремниевой КМОП-технологией.
Поэтому GaN приборы на большего размера кремниевой подложке с КМОП-
совместимыми процессами являются возможным «ключом» решения проблемы
организации серийного производства большого объема GaN приборов при
обеспечении их низкой стоимости.
Говоря о проблемных вопросах, следует отметить и тот факт, что при разработке
гетероэпитаксиального процесса GaN на Si необходимо также решать множество
13.9. Тенденции развития космической микроэлектроники I
сложных задач, связанных с рассогласованием численных значений величин
постоянных решеток и коэффициентов теплового расширения подложки и эписло-
ев [5]. Для решения этой проблемы на поверхности кремниевой пластины создают
различные специальные буферные слои технология нанесения которых сегодня
является ноу-хау и не публикуется в открытой печати.
Сегодня наиболее интенсивно разработкой технологии GaNonSi занимаются
фирмы «большой пятерки»: IBM, IMEC, EpiGaN, М/А COM (Nitronex), Infineon.
В разработанной этими фирмами технологии вышеупомянутые буферные слои
представляют собой многослойную структуру из сложных полупроводников,
например такую, как Si-AIN —ступенчатообразный слой AlGaN-GaN-AIGaN, создание
которой связано с большими сложностями, требуетбольших временных и
материальных затрат. Поэтому большой интерес к использованию в качестве барьерных
слоев исследователи сегодня проявляют к тонким эпитаксиальпым слоям карбида
кремния (SiC), выращенным на поверхности Si подложки. Сегодня специалисты
работают и над созданием гибридных наноструктур из действительно двухмерных
металлических, полупроводниковых и диэлектрических материалов, используя
графен, как полуметалл, полупроводниковые кристаллы, такие как дисульфид
молибдена (MoS2) или дисульфид вольфрама (WS2) и диэлектрический нитрид
бора (BN), который получают методом (ALD). Эти двумерные материалы являются
наиболее «тонкими» из всех известных материалов с электронными свойствами,
перспективными для широких приложений внанотехнологии. Имея толщину всего
водин слой, они представляют предельный лимит масштабирования в вертикальном
направлении, что определяет и минимальную величину рассеиваемой мощности
в связи с минимальными эффектами короткого канала. Исследования путей
применения 2D-наноструктур развиваются в следующих основных направлениях:
— широкополосная высокоскоростная оптоэлектроника, вплоть до THz
диапазона, включая фотодетектирование, модуляцию и лазерную генерацию
света;
— создание высокоэффективных межсоединений и теплоотводящих элементов
в интегральных микросхемах благодаря их исключительно высоким электро-
и теплопроводности;
— создание мультифункциональныхсенсоровс исключительно высокой
чувствительностью к окружающей среде и различным ионизирующим излучениям.
13.9. Тенденции развития космической
микроэлектроники
Поскольку космические технологии широко вошли в повседневную жизнь
общества, которое все сильнее зависит от эффективности работы космических систем
военного и коммерческого назначения, в настоящее время основные усилия
ученых и конструкторов направлены на увеличение сроков активного существования
космических аппаратов (КА) втечение 10—15 и более лет.
Увеличение сроков эксплуатации КА в первую очередь зависит от разработки
эффективных методов защиты микроэлектронной элементной базы бортовых
g Глава 13. Основные тенденции развития, проблемы и угрозы современной
микроэлектроники
устройств от деструктивного воздействия полей ионизирующих излучений
космического пространства и различных видов электромагнитных излучения (ЭМИ)
(статические, импульсные, квазистатические поля). Сложность решения этой
задачи усугубляется еще и появлением новых радиационных эффектов, обусловленных
переходом к субмикронным проектным нормам [7].
В области повышения радиационной стойкости микросхем основные усилия
исследователей сконцентрированы на двух основных направлениях: повышение
устойчивости к суммарной накопленной дозе радиации и к воздействию тяжелых
заряженных частиц (ТЗЧ) и протонов с энергией выше I МэВ, вызывающих
одиночные сбои (обратимые Soft Errors и необратимые Single Event Upset — SEU) [7,23].
Однако основной акцент исследований здесь смещается от полупроводниковых
структур к конструкции корпуса микросхемы: разработан целый ряд «радиаци-
оппостойких» конструкций корпусов, корпусов со специальными встроенными
экранами электромагнитной защиты, а также комбинированные конструкции
корпусов с защитой как от радиации, так и от ЭМИ [5,23].
В качестве самостоятельного направления исследований следует выделить методы
защиты от так называемого эффекта сверхглубокого проникновения, обусловленного
воздействием высокоскоростных и высокоэнергетических микрочастиц
«космической пыли» (частицы с размерами 1—5 мкм и скоростью 10—30 тыс. км/сек) [8, 23].
13.10. Интегральная фотоника - новый этап в развитии
микроэлектроники
Современная фотоника представляет собой совокупность наук, технологий,
компонентов и систем, объединяющих квантовые явления использования света
в различных сферах применения, включая генерацию, детектирование
(обнаружение), передачу и управление световым потоком. Составными частями «фотоники»
являются оптоэлектроника, лазерная физика, иконика, голография, тепловидение,
плазмоника и другие. В свою очередь фотоника обеспечила развитие и
принципиально новых направлений современной науки и технологии, таких как биофотоника,
информационная и компьютерная фотоники, нанофотоника, фемтосекундная
фотоника, терагерцовая и радиофотоника. Замена передачи сигналов электронами
на передачу при помощи световых квантов — фотонов — теоретически позволяет
создавать суперкомпьютеры, превосходящие по быстродействию самые мощные
современные компьютеры в сотни раз, при размерах в тысячи раз меньше,
передавать с высокой скоростью огромные объемы информации (50—100 Гбит/сек) на
сотни и даже тысячи километров без потерь.
Сегодня фотоника включена в приоритетные направления развития науки и
техники большинства развитых в экономическом отношении государств, включая
страны Европейского союза, США, Великобританию, Китай, Японию и Южную
Корею. В Европейском союзе в 2005 году была сформирована первая
технологическая платформа «Фотоника-21» («Photonics 21»), объединяющая более 2500
компаний и исследовательских организаций, а в 2009 году фотоника вошла в состав
ключевых обеспечивающих технологий в странах ЕС, выбранных Европейской
13.10. Интегральная фотоника — новый этап в развитии микроэлектроники I
комиссией. В США реализуется так называемая Национальная инициатива в
области фотоники (National Photonics Initiative). В 2014 году Комитет по науке
Национального совета по науке и технологиям США определил 7 ключевых научных
направлений развития фотоники и их ожидаемый вклад в развитие национальных
приоритетов, таких как исследования мозга, передовое высокотехнологичное
производство, высокоскоростная обработка и передача больших массивов данных и ряд
других направлений, а также состав мер поддержки и индикаторы оценки успеха их
реализации. Государственные программы развития фотоники действуют в Китае,
Южной Корее, Японии. Ежегодное суммарноефинансирование проектов в области
исследований и развития фотоники в мире — 18 млрд долл. США.
При этом темпы роста капитальных вложений в компоненты фотоники почти
в два раза превышали среднеотраслевые показатели. А уже в 2012 году мировой
рынок только материалов и компонентов фотоники достиг величины 20 млрд дол
ларов США с показателем роста 10,6% в год, а в 2015 году его величина достигла
30 млрд долларов США, а в 2018-м приближалась к 40 млрд долл. Наиболее
динамично развивающимися областями фотоники являются лазеры, светодиоды
и различные устройства на их основе. Так, мировой рынок лазеров (без учета
устройств и систем) в 2014 году составил около 10 млрд долларов США и к 2020 году
прогнозируется его увеличение до 18,5 млрд долларов США, при средних темпах
прироста на уровне 10,5%.
Кремниевая фотоника, в свою очередь, является базой для развития
исключительно важной области — радиофотоники [10, 21]. В сложных радиофотонных
устройствах и системах, где может потребоваться использование до десятков
тысяч модуляторов, лазеров и фотодетекторов, перспективным решением является
интеграция всех компонентов в микрочиповом исполнении. В западных странах
последние 10 лет идет активное развитие технологий интегральной фотоники, на
сегодняшний день позволяющих интегрировать на одной подложке до тысячи
компонентов. Фотонные интегральные технологии уже сегодня позволяют
объединить пассивные (устройства ввода/вывода оптического излучения, волноводы,
разветвители и объединители, мультиплексоры/демультиплексоры, фильтры,
линии задержки и т.д.) и активные (лазеры, фотодетекторы, модуляторы,
усилители, фазовращатели, переключатели и т.д.) компоненты на единой
подложке.
При внедрении интегральной радиофотоники значительно уменьшаются мас-
согабаритные показатели, энергопотребление, появляется возможность интеграции
с микроэлектронной технологией, позволяя в перспективе разрабатывать полностью
интегральные радиотехнические устройства и системы нового поколения. Отметим,
что СаМ/20/81-технология позволит на одной кремниевой пластине выполнить
практически все элементы радиофотонной схемы.
Так, на основе высококачественного GaN, выращенного на Si, создан ряд
источников света (лазер), хотя параллельно проводятся и исследования по созданию
кремниевого лазера. В мире имеется большое количество разработок
высокоэффективных Si/Графен электрооптических преобразователей (модуляторов).
Наиболее прогрессивным считается оптико-электрический преобразователь на основе
Si/графен, Si/Ge/графен фотодетекторов [21].
720
Глава 13. Основные тенденции развития, проблемы и угрозы современной
микроэлектроники
13.11. Основы квантовой микроэлектроники
На смену «классическим» электронным приборам, для которых применимо
«классическое» описание физики работы, приходит элементная база квантовой
микроэлектроники, где используется уже квантовомеханический подход. Квантово-
размерные микроструктуры эксперты сегодня начинают рассматривать как основу
информационных систем нового поколения, они могут применяться, например,
для создания магниточувствительных детекторов, на ихоснове воптоэлектронике
уже создаются сверхмалые лазерные источники.
Как известно, современная субмикронная технология позволяет создавать
физические объекты, в которых движение электронов локализовано «в плоскости».
Такая ситуация имеет место в полупроводниковых гетероструктурах, на переходе
металл-диэлектрик. При приложении достаточно высокого напряжения
перпендикулярно слоям гетероструктуры электроны выходят на поверхность и ведут себя
уже как двумерный «электронный газ». Если приложенный потенциал
ограничивает электроны в одном направлении в плоскости, то электроны могут свободно
двигаться только в другом оставшемся направлении — это и есть одномерный газ
(квантовые проволоки). Если же ограничивается движение электронов в обоих
направлениях, мы получаем физический объект, который называют квантовой точкой.
Образно говоря, квантовые точки (КТ) — это гигантские «искусственные
атомы» с контролируемыми параметрами. Современные технологии уже позволяют
получать и отдельные КТ, и массивы КТ с контролируемыми параметрами, такими
как расположение, область локализации, число носителей заряда, крутизна
удерживающего потенциала. Если мы сравним КТ и «обычные» атомы, то КТ
перспективны из-за возможности управлять их свойствами с помощью магнитного поля.
Для того чтобы существенно изменить свойства обычных атомов, требуются поля,
как в нейтронных звездах, а для квантовых точек — хотя и высокие, но вполне
доступные в земных лабораториях.
Системы же КТ могут рассматриваться и как искусственные гигантские
молекулы с контролируемо изменяемыми параметрами. Уже в лабораторных условиях
получены периодические и апериодические массивы КТ — искусственные
кристаллы и квазикристаллы.
В настоящее время наибольший интерес вызывают гетеронаноструктуры
с квантовыми точками на основе арсенида галлия (GaAs) или его твердых растворов
разного состава. Основное практическое применение квантово-размерных структур
этого типа рассматривается в настоящее время в разработках светоизлучающих
приборов, прежде всего лазеров для волоконно-оптических линий связи, а также
в квантовых компьютерах [21].
13.12. Изменение парадигмы проектирования
микросхем
Как известно, для любого разработчика современной микросхемы основным
«руководящим документом» является техническое задание (ТЗ) на микросхему или
общее техническое задание (ОТЗ) для комплекта разрабатываемых микросхем.
13.13. Современная микроэлектроника и кибербезопасность
7Ш
В отличие от обычных для отечественных разработчиков стандартныхтребова-
ний к микросхеме, предусматривающих описание функций, временных диаграмм
протокольного обмена, быстродействия, рабочей частоты, максимальной величины
потребляемой мощности, уровней стойкости к ионизирующим излучениям,
помехам по входам и цепям питания, устойчивости к разрядам статического
электричества, надежностным характеристикам (безотказность, наработка на отказ,
срок активного функционирования в космосе и т. п.), уже более 10 лет зарубежный
разработчик получает от заказчика (обычно от Министерства обороны США или
NASA) стандартный дополнительный «пункт». Этот достаточно объемный «пункт»
(раздел ТЗ) называется «Методы, средства и порядок применения технологии
контроля безопасности разрабатываемой микросхемы» [26].
Как показано выше, с уменьшением проектных норм существенно возрастает
стоимость разработки иностранных микросхем. Зарубежные финансисты хорошо
знают, что в многомиллионной стоимости разработки субмикронных микросхем
25—75% составляют затраты на реализацию и обеспечение методов технологической
безопасности микросхем. Для удовлетворения этого дополнительного «пункта»
зарубежный разработчик дол жен представить заказчику и затем реализовать на всех этапах
жизненного цикла изделия (проектирование, анализ, измерение, корпусирование,
организация выпускного контроля, производство) применение соответствующих
методов, средств и технологий обеспечения безопасности. Такой большой разброс
процента затрат на обеспечение безопасности обусловлен как широким спектром
угроз (видов аппаратныхтроянов), так и фактором используемых проектных норм: чем
меньше значение проектной нормы, тем дороже обеспечить безопасность и
определить факт наличия несанкционированного включения трояна в микросхему [29—45].
13.13. Современная микроэлектроника
и кибербезопасность
Следует отметить и ряд очевидных угроз, имеющих место в процессе развития, как
мировой, так и отечественной микроэлектроники и логически вытекающих из новой
парадигмы. Образно говоря, «угроза» — это нерешенная «проблема».
На первое место здесь необходимо поставить «троянскую» угрозу. Эта угроза
явилась следствием еще одной тенденции развития микроэлектроники —
продолжающимся процессом переноса полупроводниковых производств из США в страны
Юго-Восточной Азии — Китай, Тайвань, Южную Корею [4].
Зарубежными исследователями [31, 33] еще в 2005 г. было теоретически и
экспериментально показано, что в любую микросхему без ведома ее разработчика можно
внедрить так называемый аппаратный троян практически на любом этапе
создания — от этапа проектирования до этапов изготовления и сборки. Этоттроян может
выполнить по команде своего «хозяина» самые различные несанкционированные
и скрытые от наблюдателя функции — передавать «хозяину» любую информацию,
изменять режимы функционирования, электрические режимы работы
микросхемы (вплоть до ее частичного или полного отказа). Попадая в платы электронных
блоков современных информационно-коммутационных устройств, систем энер-
722 Глава 13 Основные тенденции развития, проблемы и угрозы современной
! _g0f микроэлектроники
гообеспечения мегаполисов, систем управления высокоточным оружием, систем
обеспечения безопасности атомных станций и т.п., эти «заряженные» микросхемы
способны не только организовать передачу «хозяину» секретной информации, но
и полностью «перехватывать» управление этими объектами, вплоть до приведения
их в неработоспособное состояние Поэтому на западе появилось новое
направление в микроэлектронике — обеспечение безопасности микросхем. В развитие
этого нового направления Министерства обороны США, Англии, Франции и
других стран НАТО разработали и с 2010 г. полностью ввели в действие комплекс
нормативно-технических мероприятий по защите и противодействию этой угрозе
(рис. 13.9) [26, 31—43]. Важная составная часть этого комплекса — объединенный
федеральный центр обеспечения безопасности микросхем (JFAC), который создан
как структурное подразделение Министерства обороны США Аналогичные центры
функционируют и в других развитых странах
Программ
DMIM
Другие цд—итедстмиые
оргашСША j
Контроль
иг (а
безоп сти
Функционалыюе Полное разделение
разделение и изменчивость
DARPAhIARPA
основными партнерами МО США в области <
каналов поставок м кросхвм иностранного
• детва
Рис. 13.9. Американская «золотая пятерка безопасности» — основные направления
разработки комплексов нормативно-технических мероприятий, директив
и программ обеспечения безопасности каналов поставки микросхем
Абсолютное большинство микросхем ответственного назначения
изготовленных как США, так и в странах ЮВА, проходят полную проверку (сертификацию)
в лабораториях этого центра перед их поставкой для комплектации систем
ответственного назначения И конечно, это далеко не та «сертификация», которая
сегодня проводится аналогичными по названию структурами Роскосмоса или
МНИИРИПа Кроме микросхем военного и космического назначения, через такие
центры проходят микросхемы и для коммерческих и промышленных применений
(для банковской сферы, навигации, мобильной связи, наземного и воздушного
транспорта, топливно-энергетического комплекса и т.п.).
К сожалению, в РФ на текущий момент отсутствуют как
нормативно-технические мероприятия, программы типа американской «Безопасность микросхем», так
и подобные «ценфы безопасное! и» Сешдня эшявляегея основным видом уфози
для отечественного радиоэлектронного комплекса, где по-прежнему доля
импортных микросхем превышает 70%, и это положение по объективным причинам будет
сохраняться и в последующие годы Надо отметить, что и наши китайские «партне-
13.13. Современная микроэлектроника и кибербезопасность 723
ры» оказались в аналогичной ситуации, и у ни\, несмотря на мощную собственную
полупроводниковую промышленность, более 30% микросхем для РЭА закупалось
за рубежом, а введенные США в ходе «торговой войны» дополнительные санкции
еще больше обострили ситуацию. Кстати, китайские товарищи весьма серьезно
отнеслись к «троянской угрозе» (аппаратные трояны в микросхемах) и создали
свою эффективную систему противодействия, используя «американский опыт»
В отличие от США, в Китае пока не сняты цензурные ограничения на публикацию
по этой тематике — хотя ряд институтов М инистерства обороны КНР сегодня
занимаются исключительно проблемами контроля безопасности импортных микросхем
Здесь необходимо более детально рассмотреть некоторые особенности
проблемы закупок импортных микросхем военного, космического, промышленного
и коммерческого назначения. В основе этой проблемы лежит очевидный
специалистам тезис: полупроводниковая промышленность нобой одной страны (далее США)
сегодня не может по шестью обеспечить потребности своего радиоэлектронного
промышленного комплекса
Например, МО США только за один 2017 г., по данным независимых
экспертов, использовало для проектирования и производства радиоэлектронных
устройств по разным источникам от 120 до 150 тысяч типономиналов микросхем
и дискретных полупроводниковых приборов, в том числе более 25% ЭКБИП из
стран Юго-Восточной Азии: китайского, японского, тайванского производства [5]
И это при том, что только на территории США в 2017 г находилось 24 самых
современных полупроводниковых производств, сертифицированных МО США
Зарубежные
поставщики
661 млн $
ИМПОРТНАЯ ЭКБ
933 млн $
длины
ка
Ь млн*
Прямые
пос вки
млн$
Рос'йские
дис бьютеры
Л34млн$
ОТЕЧЕСТВЕННАЯ ЭКБ
ые
зки
■ы$
апвле
эоы
£
31 Э^ллн $
Отечественные
производители
315 млн $
\
Ц(М1 М>
73 млн $
\
МЫ
(оавки
Рис. 13.10. Распределение рынка полупроводниковой ЭКБ Российской Федерации
между поставщиками
&
Глава 13. Основные тенденции развития, проблемы и угрозы современной
микроэлектроники
За последние лихие десятилетия приобретение и перепродажа военным заказчикам
импортных схем стало в России крупным и очень выгодным бизнесом. Его
продвижением даже занимались чиновники российского государства на самом высоком
уровне. Это идет еще от «младореформаторов», когда в 90-х годах Егор Гайдар,
член правительства молодой независимой России, приехал в Зеленоград и говорил
на встрече с жителями: «Кому нужны эти ваши микросхемы? Мы все это можем
быстро и дешево купить за границей» [26].
В России, как следует из официальных статистических данных [46], для
продукции промышленного и оборонно-промышленного комплексов в 2017 г.
предприятиями было закуплено полупроводниковой ЭКБ всего на сумму 1,248 млрддолл.
США, из этой суммы 933 млн долл. (75%) составляли закупки ЭКБ ИП, и только
на 315 млн долл. США (25%) было закуплено отечественной ЭКБ (российского и
белорусского происхождения) (рис. 13.10).
В 2018 г., невзирая на объявленные санкции (работает на практике американский
слоган «бизнес есть бизнес»), возрос как общий объем закупок (1,43 млрддолл.), так
и доля закупок ЭКБ ИП, которая уже перешагнула объем в миллиард долл. США
(1,02 млрддолл., или 71 % от всех закупок) [46]. По нашему мнению, эта тенденция
будет иметь нарастающий характер. Динамика закупок за последние пять лет в РФ
ЭКБИП (в млн долл. США) имеет следующий характер: 2014-й — 900,2015-й — 790,
2016-й - 800, 2017-й - 933, 2018-й - 1010.
Обратная сторона этой проблемы заключается в принципиальных отличиях
российской концепции создания и применения ЭКБ в РЭА от общепринятых
мировых концепций.
13.14. Принципиальные отличия «отечественных»
и «зарубежных» концепций разработки и
использования ЭКБ при проектировании РЭА
Общеизвестно, что при разработке РЭА для военной и космической техники на
Западе используют методы «системного проектирования», где основные требования
к новой микросхеме (если имеющиеся на рынке не соответствуют
тактико-техническим характеристикам проектируемой РАЭ) формируются уже на «верхнем»
уровне иерархии проектируемой аппаратуры, детализируются по результатам
системотехнического, алгоритмического и математического моделирования (не
макетирования!) проектируемой системы (устройства) и затем направляются в
соответствующие дизайн-центры в форме понятного разработчикам ТЗ [5]. В каждом
из министерств и ведомств, при каждом роде войск министерства обороны США
и стран НАТО функционируют десятки подобных институтов «системного
проектирования» [26].
Со времен СССР в России в значительной степени была утеряна
соответствующая компетенция разработчиков отечественной РЭА в части способности
сформулировать такое системное и детальное ТЗ на ЭКБ. На общем фоне такие
отечественные изделия, как настольные компьютеры «Эльбрус 801 М» на базе
отечественного 8-ядерного процессора «Эльбрус-8С» с 64-разрядной архитектурой
13.14. Принципиальные отличия «отечественных» и «зарубежных» концепций
разработки и использования ЭКБ при проектировании РЭА
7Ш
четвертого поколения или «Бином-КА» на базе процессора МП 16.2 (с усиленной
киберзащитой), выглядят редчайшими исключениями из общего правила. Сегодня
в абсолютном большинстве случаев разработчиками РЭА вместо «моделирования»
используется «макетирование» — разработчики отечественных радиоэлектронных
систем уже на этапе создания таких «макетных» образцов обычно используют
импортные микросхемы исходя из следующих основных соображений:
— сокращение сроков разработки и освоения РЭА (на 3—5 лет за счет
исключения необходимости выполнения ОКР на разработку и освоение ЭКБ);
— наличие большого выбора функционалов ЭКБ (более сотни тысяч типов
иностранных вместо отечественных сотен типов);
— высокое качество и существенно более высокий по сравнению с
отечественными «техническими условиями» уровеньдетализации техдокументации на
ЭКБ ИП: подробнейшие спецификации, «разжеванные» схемы включения
и, особенно многостаночное и детализированное для каждого конкретного
случая, руководство по применению (handbook).
Сложившаяся на протяжении многих лет в России практика простого
воспроизведения (клонирования, копирования) микросхем зарубежных аналогов для
изделий коммерческой и военной электроники привела к существенному отставанию
технического уровня российских изделий электронной техники от мирового уровня.
При этом сегодня необходимо учитывать и основные возможные риски, связанные
с санкциями и геополитическими условиями: срывы соглашений, договоров и
контрактов, запрет на применение (продажу) новейших технологий, экспортный
контроль США и ЕС, а также неизбежное отставание как в отечественных
технологиях и продуктах, так и отсутствие потенциала роста компетенций отечественных
инженеров-электронщиков [47]. Резко выросла вероятность появления изделий,
содержащих различные незадекларированные функции («закладки», аппаратные
трояны), которые практически невозможно (точнее — очень сложно) обнаружить
входным контролем при закупке иностранной продукции.
Созданные за последние пять-семь лет в РФ в соответствии с ранее
утвержденными концепциями национальных программ развития отечественной электронной
промышленности десятки «центровсистемного проектирования» (дизайн-центры,
фаблесс-компаний) были ориентированы как раз на реализацию восстановления
утерянной после развала СССР компетенции проектирования радиоэлектронных
систем по принципу «сверху-вниз»: от алгоритма функционирования системы
(устройства) к архитектуре, электрической схеме, топологии кристалла и
собранному в конкретный корпус (модуль) устройству.
Как ясно следует из их названия, предполагалось, что эти исходные
«алгоритмы функционирования» по аналогии с «западными стандартами» разработчики
дизайн-центра будут получать от разработчиков перспективных
радиоэлектронных устройств и систем, проектировать требуемые заказчику наборы микросхем
с последующим их изготовлением либо — на отечественных полупроводниковых
фабриках, либо (в случае отсутствия требуемой технологии) на зарубежных
«продвинутых» фабриках. Для этого даже были внесены соответствующие изменения
в отечественную нормативно-техническую базу в части разграничения их
классификации при включении в разрешительный перечень МНИИРИП.
726 Глава 13. Основные тенденции развития, проблемы и угрозы современной
^У> микроэлектроники
Однако исходной цели в итоге достичь не удалось по причинам, основные из
которых детально были исследованы в гл. 9 «Основы государственной политики
США в области обеспечения безопасности каналов поставки микросхем» и 10
«Особенности российской системы управления развитием военной электроники» [26].
В итоге решение об использовании импортной ЭКБ в отечественных системах
военного, космического и двойного назначения, было принято при условии
организации последующего воспроизведения и освоения в отечественном серийном
производстве их «полных» аналогов. Таким образом, в тематических планах ведущих
российских и белорусских разработчиков и изготовителей ЭКБ специального и
двойного назначения, прямо или косвенно участвующих в выполнении Гособорон-
заказа РФ, появились соответствующие НИОКРы. В соответствии с информацией,
представленной соответствующими министерствами и ведомствами на
официальных сайтах, на ближайшие 3—5 лет исключительно «воспроизведение» зарубежных
аналогов с их освоением в отечественном серийном производстве будет основным
направлением развития отечественной ЭКБ, на развитие которого выделены
значительные материальные и финансовые средства из бюджета РФ.
Помимо упомянутых очевидных недостатков, «данный подход требует прямого
копирования очень большого количества изделий, что невозможно реально
выполнить ни в разумные сроки, ни из-за ограниченного ресурса дизайн-центров,
ни из-за высокой стоимости таких работ» [48].
Здесь необходимо сказать и о возникновении совершенно новой угрозы для
отечественных изготовителей ЭКБ, фактически осваивающих аналоги микросхем
зарубежных фирм, а именно —угроза «троллинговыхатак». Более детально этот механизм
рассмотрен в [4], а также в разд. 8.2 «Защита прав интеллектуальной собственности на
полупроводниковые микросхемы» в нашей работе [26]. На Западе все большее число
даже «добропорядочных» производителей ЭКБ становится мишенью для «патентных
троллей» — фирм или предпринимателей (иногда их называют «не практикующими
организациями» — non-practicingentity, NPE). NPE не производят продукции, не
оказывают услуг (поэтому им юридически нельзя предъявлять встречные иски). Но
эти фирмы скупают патенты фирм — разработчиков ЭКБ, активно мониторят рынок
и предъявляют многомиллионные иски «нарушителям прав интеллектуальной
собственности». А очевидные факты подобного «копирования аналогов» в явном виде
легко можно прочитать даже на официальных сайтах Минпромторга, МНИИРИП
и т.д. Если раньше годовые объемы закупок ЭКБИП в РФ не превышали миллиарда
долл. США, то сегодня следует ожидать повышенное внимание «патентных троллей»
к необъятному российскому рынку ЭКБ, что в итоге может привести к
непрогнозируемым последствиям. Уровень этих угроз для отечественных изготовителей (и
потребителей!) «клонированных» микросхем возрастает еще и в связи с тем фактом,
что во главе большинства N РЕ стоят эмигранты из бывшего СССР, хорошо знающие
реальную ситуацию. Так, понимание этих угроз заставило белорусских
производителей ЭКБ разработать ряд специальных защитных мероприятий.
Поэтому сегодня как никогда нужна мощная государственная программа
восстановления и развития отечественной твердотельной электроники. «Без
самодостаточности в этой сфере независимость России под вопросом или просто
невозможна» [49]. В условиях все усиливающихся западных санкций и прочих
13.15. Микроэлектронная промышленность как основа суверенитета России 727
ограничительных мер важно ликвидировать импортозависимость
радиоэлектронной промышленности, прежде всего — в сфере электронной компонентной базы,
которая стала определяющей для современных вооружений, космической техники,
гражданской радиоэлектронной продукции и цифровой экономики страны в целом.
У правительства РФ есть понимание того, что чтобы добиться импортонеза-
висимости России в части ЭКБ, прежде всего необходимо восстановить ее
собственное производство в стране, что подразумевает весь спектр ключевых средств
проектирования и производства, включая аппаратные средства, САП Р, технологии,
специальные материалы и технологическое оборудование. По крайней мере — об
этом явно говорят заголовки и содержание публикаций по этой тематике
отечественных руководителей и авторитетных специалистов, отвечающих за развитие
российской электроники [50—53], в частности:
— Красников Г.Я. Нужно двигаться вперед, а не ждать, когда будет подготовлена
почва // Электроника: наука. Технология. Бизнес. — 2017. — № 9 (00170) [50];
— Красников Г.Я. В союзе с конструктором // https://ig.ru/2017/03/19/akademik-
krasnikov-rasskazal-o-sudbe-rossijskoj-mikroelektroniki.html [51];
— Шпак В.В. Развитие отечественной электроники — не прихоть, а острая
необходимость // Электроника: Наука. Технология. Бизнес. — 2019. —
№6(00187).-С. 22 [52];
— Шпак В. В. Российская микроэлектроника — не стоит догонять, надо стараться
опережать// Экономические стратегии. — 2018. — № 12 [53];
— Шпак В.В. Микроэлектронная промышленность — основа суверенитета
России // Прогресс НИИ микроэлекронной аппаратуры [54].
13.15. Микроэлектронная промышленность как основа
суверенитета России
Для понимания проблемы — развивающийся и укрепляющий свой суверенитет
Китай сегодня вкладывает просто колоссальные деньги в строительство своих мега-
фабрик. В ближайшие годы намечено строительство до десяти (!) новых мегафабрик,
которые вместе с сотней уже действующих фабрик завалят весь цивилизованный
мир микросхемами нанометрового уровня. Они будут выпускать микросхемы
сотнями миллионов штук, мировые цены на все микросхемы упадут, и все страны
будут заказывать ЭКБ именно там. Китай очень скоро станет всемирной
микроэлектронной мастерской. Так Китай выбрал свое направление развития в рамках
реализации сбалансированной государственной политики.
Однако в ситуации, которая проанализирована выше, в России, конечно, нужно
некоторый обязательный минимум микроэлектронных мощностей создавать у себя:
одна мегафабрика, минифабрики, своя САПР — все это нужно иметь свое. Иначе
Россия неизбежно станет полностью зависимой от недружественного внешнего мира.
Плюс реальный риск, как показано в [26], что наше же оружие может быть обращено
против нас, если оно будет создано на «целенаправленно» заряженной троянами
зарубежной элементной базе. Это уже однозначно вопрос безопасности огромной страны.
Речь в том числе необходимо вести и о программе создания минифабрик,
известной в микроэлектронном сообществе как программа «Байкал 22-08», которая
728 Глава 13. Основные тенденции развития, проблемы и угрозы современной
^У> микроэлектроники
была предложена еще в 2013—2015 годы рабочей группой, в которой участвовали
представители 82 организаций: предприятий ОПК РФ, институтов РАН и вузов. Ее
цель — оснащение предприятий отечественными комплексами — минифабриками,
снабженными всем необходимым: средствами САП Р, технологиями, материалами,
кадрами для проектирования опытного производства.
Еще в 2015 году в книге «Космическая электроника, том 2 («Техносфера») мы
детально рассмотрели все основные технические вопросы создания и
функционирования этих минифабрик. В частности — особенности организации мелкосерийного
производства: СБИС на кремнии, КНИ и гетероструктурах SiGe по проектным
нормам 22—20 нм и 10-7 нм, а также СВЧ МИС на reTepocTpyKTypaxAjB^ SiGe no
проектным нормам 22—20 нм. Стоимость всей программы составляла на тот момент
менее 100 млрд руб., что для создания целой отечественной отрасли, базовой для
современной экономики и национальной безопасности, — совсем небольшие деньги.
При этом надо учесть, что за рубежом действуют многочисленные подобные
программы проектирования и создания минифабрик. Так, в США компания Futrfab
построила минифабрики Protofab —компактную линию небольшой
производительности. И это при наличии у них множества современных мегафабрик! В Японии
давно утверждена и успешно реализуется национальная программа «Minimal FAB»
с полным финансированием из госбюджета. После изготовления в 2012—2014
годах опытного образца минифабрики в Японии стартовала программа создания их
серийных образцов со специализацией на технологиях КМОП СБИС, МЭМС и
дискретных приборов. То есть уже реально начались продажи минифабрик как
товара. Первый серийный образец фабрики Minamal FAB купил концерн Toyota.
Неужели японцам просто некуда девать «лишние» деньги — а ведь у этой страны
нет национального достояния России («Газпром»).
Конечно,минифабрики не являются альтернативой и не отменяют необходимость
создания мегафабрик. 1акже как персональные компьютеры не замещают
суперкомпьютеры, аэробусы — малую авиацию и т.д. Они органично дополняют друг друга и
вместе дали бы российскому государству возможность выйти на принципиально иной
уровень развития. Конечно, у такой страны, как Россия, хотя бы одна мегафабрика
должна быть. Как известно, официальное одобрение такого проекта есть, пока как
всегда не хватает только денег, да и американские санкции стоят на страже. Но и
при отсутствии мегафабрики наличие минифабрик с инфраструктурой для
мелкосерийного производства стало бы отличным решением не только первоочередных
задач в области импортонезависимости ЭКБ военного и двойного назначения, но
и положило бы начало реальной высокотехнологичной модернизации российской
радиоэлектронной промышленности. А параллельно наконец, может, начнет
формироваться и кадровая структура современной отечественной микроэлектроники.
Литература к главе 13
1. Белоус А.И., Солодуха В.А. Основные тенденции развития, проблемы и угрозы
современной микроэлектроники // Живая электроника России. — 2020.
2. Шашнов С. Методы форсайт-исследований для оценки перспектив развития
гражданского общества и третьего сектора. - М.: Национальный исследовательский
университет «Высшая школа экономики», 2016.
Литература к главе 13 72т
3. WSTS Semiconductor for Market Forecast Autumn 2018. November 27. 2018// www.
wsts.org
4. Макушин М. Волна сделок слияния/поглощения в микроэлектронике: причины
и последствия //Электроника НТВ. 2018. № 1.
5. Belous A., Saladukha V. High-Speed Digital System Design: Art, Science and
Experience». — Springer, lsted, 2019.
6. Belous A., Saladukha V., Shvedau S. Space Microelectronics, Volume 2: Integrated Circuit
Design for Space Applications. — London: Artech House, 2017. — P. 720.
7. Belous A., Saladukha V, Shvedau S. Space Microelectronics. Volume 1: Modern
Spacecraft Classification, Failure, and Electrical Component Requirements. — London: Artech
House, 2017.-P. 440.
8. Меликян В. Дальнейшее масштабирование интегральный схем: вызовы и
решения//VIII Всероссийская научно-техническая конференция «Проблемы
разработки перспективных микро- и наноэлектронных систем» (МЭС-2018). — Зеленоград,
2 октября 2018.
9. Красников Г.Я. Конструктивно-технологические особенности субмикронных
МОП-транзисторов. Изд. 2-е, испр. — М.: Техносфера, 2011. - 800 с.
10. LuJ.-C, Holton W.C., FennerJ.S., Williams S.С. etal. A new device design methodology
for manufacturability // in IEEE Trans. Electron Devices. — 1998. Vol. 45. — Issue 3. —
P. 634-642.
11. Cunningham S.R and Spanos C.J. Semiconductor yield improvement: results and best
practices// IEEE Trans, on Semiconductor Manufacturing. — 1995. — V. 8. — No. 2. —
P. 103-109.
12. Downs T, Cook A.S. and Rogers PC A partitioning approach to yield estimation for
large circuits and systems // IEEE Trans. Circuits Syst. — 1984. Vol. 31. — Issue 5. —
P. 472-485.
13. Gaston G .J. and Walton A.J. «The integration of simulation and response surfacemethod-
ology for the optimization of 1С processes» // IEEE Trans. Semiconduct. Manufact. —
1994. - V. 7. - No. I. - P. 22-33.
14. Sighal K. and Pinel J.F Statistical design centering and tolerancing using parametric
sampling// IEEE Trans. Circuits Syst. - 1981. - Vol. 28. - Issue 7. - P. 692—701.
15. Kouleshoff A.A. and Nelayev V V. New approach for the response surface methodology //
Proc. 4th Int. Workshop on New Approaches to High- Tech: Nondestructive Testing and
Computer Simulations in Science and Engineering. — St.-Petersburg, Russia: 2000. —
P. D16-D19.
16. Koskinen T. and Cheung P.Y.K. Hierarchical Tolerance Analysis Using Statistical
Behavioral Models//1 EEETrans.Computer-Aided Design of Integrated Circuits and Systems. —
1996. - Vol. 15. - Issue 5. - P. 506-516.
17. Benkoski J. and Stroiwas A. J. A new approach to hierarchical and statistical timing
simulation // IEEE Tram. Computer-Aided Design. — 1987. — Vol. CAD-6. — No. 6. —
P. 1039-1052.
18. KurkerC. M., PaulosJ.J.,GyurcsikR.S. andLuJ.-C. Hierarchical yield estimation of large
analog integrated circuits // IEEE J. Solid-State Circuits. - 1993. - Vol. 28. - No. 3. -
P. 203-208.
19. Кулешов А.А., Малышев B.C., Нелаев В.В., Стемпицкий В.Р. Статистическое
проектирование и оптимизация технологии производства интегральных микросхем //
Микроэлектроника. — 2003. — Т. 32. — № 31.
730 Глава 13. Основные тенденции развития, проблемы и угрозы современной
^У> микроэлектроники
20. Belous A., Nelayev V, Syakerski V. End-to-end statistical proess/device/circuit/system
design // 34th Euromicro Conference on Software Engineering Advanced Applications,
SEEAand 11th Euromicro Conference on Digital SystemDesign — architectures, methods
and tools. - DSD, September 2008. - P. 17-18.
21. Белоус A.M., Солодуха В.А., Шведов СВ. Основы конструирования
высокоскоростных электронных устройств. Краткий курс «белой магии». — М.: Техносфера,
2017.-872 с.
22. Tomioka К. et al. Hokkaido University, Japan // Nature. Aug. 2012. - 488. - P. 189-192.
23. Belous A., Saladukha V, Shvedau S. High Velocity Microparticles in Space. — Springer
Nature, Switzerland AG, 2019 - 390 p.
24. Romanov 1., Komarov F, Milchanin O., Vlasukova L., Parkhomenko I., Makhavikou M.
Structural Evolution and Photoluminescenceof SiO, Layers with Sn Nanocrystals Formed
by Ion Implantation //Journal of Nanomaterials. — 2019. — V. 2019. — P. 1—9.
25. Romanov I.A., Parkhomenko I.N., Vlasukova L.A., Komarov FF, Kovalchuk N.S.,
Milchanin O.V., Makhavikou M.A., Mudryi A.V. Blue and red light-emitting non-stoi-
chiometric silicon nitride-based structures// Известия HAH Беларуси, сер. физ.-мат.
Наук. - 2018. -Т. 54. - № 3. - С. 360-368
26. Белоус А.И., Солодуха В.А., Шведов СВ. Программные и аппаратные трояны —
способы внедрения и методы противодействия. Первая техническая энциклопедия.
В 2 кн. — М.: Техносфера, 2018. — 1318 с.
27. КомаровФ.Ф., Нечаев Н.С, Пархоменко И.Н., Ивлев Г.Д., ВласуковаЛ.А., Пиль-
ко В.В., Wfendler Е., Комаров А.Ф. Формирование фотоприемных структур ИК-
диапазона путем пересыщения кремния теллуром // Доклады НАН Беларуси. —
2019.-Т. 63.-№ 5.-С. 12-15.
28. Белоус А., Солодуха В. Современные технологии контроля безопасности в
микроэлектронике // Компоненты и технологии. — 2018. — № 10.
29. U.S. Department of Commerce. Defense industrial base assessment: unterfeit electronics,
2010.
30. 112th Congress, «Inquiry into counterfeit electronic parts in the department of defense
supply chain». Senate Report of the Committee on Armed Services, 2012.
31. Belous A., Saladukha V Viruse, Hardware and Soft ware Trojans — Attacks and Counter
measures. — Springer. 1-st ed., 2019
32. Office of the Under Secretary of Defense For Acquisition, Technology, Logistics. Defense
Science Board (DSB) study on high performance microchip supply, 2005. [Online].
Available: www.acq.osd.mil/dsb/reports/ADA435563.pdf
33. Skorobogatov S. Hardware assurance and its importance to national cecurity, 2012 [Online].
Available: http://www.cl.cam.ac.uk/ sps32/secnews.html
34. Белоус A.M., Гайворонский К.В., Турцевич А.С Программные и аппаратные
трояны — технологическая платформа кибероружия. — Гомель: ГГУ им. Ф. Скорины,
2018.-251 с.
35. SEMI Innovation is at risk as semiconductor equipment and materials industry' loses up
to $4 billion annually due to IP infringement, 2008 [Online]. Available: www.semi.org/
cn/Prcss/P043775
36. Rostami M., Koushanfar F, Rajendran J. and Karri R. Hardware security: Threat models
and metrics // Proc. Int. Conf. Comput.-Aided Design, 2013. - P. 819-823.
37. Кузнецов Е., Сауров А. Аппаратные трояны. Часть 1. Новые угрозы кибербезопас-
ности // Наноиндустрия. — 2016 — № 7. — С. 16.
Литература к главе 13 731
38. Митчел С, Стефан Д. и Альменар С. Г. Атаки через аппаратные закладки, которые
приводят к нарушению криптографической безопасности в системах шифрования
fpga.
39. Becker G .Т. et al. Stealthy dopant-level hardware trojans // Cryptographic Hardware and
Embedded Systems-CHES 2013. Spring; Berlin Heidelberg, 2013. - P. 197-214.
40. Jin Y, Makris Y. Hardware Trojans in wireless cryptographic integrated circuits// Design
&Test, IEEE. -2013. - lss. 99.
41. Wblff Fetal. Towards Trojan-free trusted ICs: Problem anablysis and detection scheme//
Proceedings of the conference on Design, automat — and test in Europe. ACM, 2008. —
P. 1362-1365.
42. Wblff F et al. Towards Trojan-free trusted ICs: Problem analysis and detection scheme //
Proceedings of the conference on Design, automation and test in Europe. ACM, 2008. —
P. 1362-1365.
43. Jin Y and Makris Y Hardware Trojan detection using path delay fingerprint // Hardware-
Oriented Security and Trast. 2008. HOST 2008. IEEE International Workshop on. -
P. 51-57.
44. Subidh Ali Sk., Chakraborty R.S., Mukhopadz D. and Bhunia S. Multi-level attacks: An
emerging security concern for cryptographic hardware // Proc. Design, Automation &
Test in Europe Conf. & Exhibition (DATE). - 2011. -P. 1-4.
45. Banga M. and Hsiao M.S. Trusted RTL: Trojan detection methodology in pre-silicon
designs // Proc. IEEE Int Hardware — Oriented Security and Trust (HOST) Symp. —
2010.-P. 56-59.
46. Покровский И.И. Отчет исследования российского рынка электронных
компонентов. - ООО «СОВЭЛ», 2019.
47. Шпак В.В. Микроэлектроника — основа национального суверенитета // Форум
«Микроэлектроника-2018». —Алушта, Крым, 2018.
48. Щепанов А. Развитие российской электронной компонентной базы: взгляд
эксперта// Электроника: Наука. Технология. Бизнес. — 2019. — №7 (00188).
49. Немудрое В.Г. Без самодостаточной отечественной микроэлектроники не
сохранить политическую независимость России» // Электроника: Наука. Технология.
Бизнес.-2017.-№ 6.
50. Красников Г.Я. Нужно двигаться вперед, а не ждать, когда будет подготовлена
почва // Электроника: Наука. Технология. Бизнес. — 2017. — № 9 (00170).
51. Красников Г.Я. «В союзе с конструктором» // https://rg.ru/2017/03/19/akademik-
krasnikov-rasskazal-o-sudbe-rossijskoj-mikroelektroniki.html
52. Шпак В.В. Развитие отечественной электроники — не прихоть, а острая
необходимость// Электроника: Наука. Технология. Бизнес. — 2019. — № 6 (00187). — С. 22.
53. Шпак В.В. Российская микроэлектроника — не стоит догонять, надо стараться
опережать// Экономические стратегии. — 2018. — № 12.
54. Шпак В.В. Микроэлектронная промышленность —основа суверенитета России//
Прогресс НИИ микроэлектронной аппаратуры.
ГЛАВА 14
ТЕХНОЛОГИИ КОРПУСИРОВАНИЯ
МИКРОСХЕМ
14.1. Основные тенденции развития технологий
корпусирования микросхем
Современное производство электронной техники характеризуется тенденциями
миниатюризации и повышения плотности функциональных элементов, так
называемого сращивания традиционных электроники и микроэлектроники, поэтому
для выявления и анализа ключевых факторов развития современной космической
электроники необходимо, прежде всего, комплексно рассматривать информацию,
содержащуюся в открытых международных проектах (дорожных картах) развития
различных отраслей. Это — традиционный Международный проект развития
полупроводниковых технологий (International Technology Roadmap for Semiconductors,
ITRS), проекты Ассоциации IPC по коммутационным структурам в электронике и
Консорциума международной инициативы производителей электроники (iNEMI).
Только на основе анализа данных этих проектов известных мировых организаций
в области информационного обеспечения производителей электронной техники
проанализируем главные направления развития мировой электроники [1—2].
В проектах развития различных отраслей электроники постоянно
встречаются ссылки на смежные разделы в общем технологическом маршруте ее развития,
которые отражают комплексный подход к анализу состояния отрасли в целом.
В прогнозах IPC 1990-х и даже начала 2000-х годов прослеживалось четкое
разделение понятий «электронные компоненты» (микросхемы, дискретные активные и
пассивные компоненты) и «печатный узел», «электронная сборка» или «изделие».
Сейчас главное, что бросается в глаза при анализе проекта IPC развития
современной электроники и радиоэлектроники на период до 2020 года, — это размытие
границ между собственно производством электроники (разработкой, сборкой
и тестированием печатных узлов, электронных модулей и блоков, проведением
испытаний) и микроэлектроникой (производством электронных компонентов).
Интересно, что в проекте развития технологий сборки и формирования
межсоединений IPC 2011 года (т.е. в прогнозе собственно сборки электронных модулей)
огромный раздел (не меньше 30—40% всего объема) посвящен тенденциям развития
методов корпусирования, создания так называемых систем в корпусе и технологиям
встраивания компонентов (рис. 14.1) [1].
Непрерывное увеличение степени интеграции микросхем побуждает
разработчиков систем к поиску новых выводов. Не является исключением и космическая
отрасль, и здесь также процессы эволюции бортовых электронных систем
космических аппаратов сопровождаются увеличением удельного тепловыделения.
14.1. Основные тенденции развития технологии корпусирования микросхем 733
II
М ТОД
присоединения
Размер компонента
I Ширина проводника
Ев Диаметр
переходного отверстия
1ирнна проводника
13ор
Диаметр
~оенныекомпон&м ■
Материал ПП
Р8ЭИсторму1конденсаторы
дошанныимхараюорисмвми
t «ци-
Сплавы, отличные
Жмдкокрис инг
Активные компоненты
сев нцовые оеэгалогенные
лимер
И
S
и
ь
Шаг выводов компонента WLU-.
Шаг выводов компонента BGA
Шаг выводов компонент &Р
Кол во выв в в ма
Шаг выводов компонента QFP
№гефацинприкорпусировании
Компонент ткованием
кр гт nnn металлов)
Кс
Интеграция на кремнии
| Проволочная
l g разварка
ill
£ FbpChp
о '
Полушаг DRAM
Размер пластины
нисованиекрт. галлов
пжчвние пластин
30 м км
мкм
300 ИМ2
00 ММ
)00г 2010 г
Возможности использования технологий промышленностью
Некоторые возможности
Рис. 14.1. Основные технологические инновации в области корпусирования
(источник- проект IPC)
И если раньше тепло успешно рассеивалось с относительно больших поверхностей
корпусов микросхем, то сегодня в конструкции современных корпусов приходится
вводить специальные элементы кондуктивноготеплоотвода
Поскольку развитие микроэлектронных компонентов постоянно идет в
направлении увеличения степени их интеграции, производительности и
функциональности, этот процесс характеризуется увеличением плотности активных элементов
на кристалле примерно на 75% в год. А это вызывает необходимость в увеличении
количества их выводов на корпусе примерно на40% в год. Этим обуславливается, во-
первых, постоянно растущий спрос на новые методы корпусирования микросхем,
а во-вторых, увеличение плотности межсоединений на печатной плате не только
устройств космического назначения, но и в многочисленных других областях.
В результате таких обших тенденций плошадь монтажных подложек
уменьшается примерно на 7% ежегодно, а физические размеры (объемы) электронной
аппаратуры — на 10—20% в год. Эта тенденция поддерживается непрерывным
734 Глава 14. Технологии корпусирования микросхем
увеличением плотности межсоединений за счет уменьшения элементов печатного
монтажа [1—2].
С появлением много лет назад первых микросхем кристаллы микросхем
помещали внутрь керамических или пластмассовых корпусов. Примерно до 1980 года
все корпуса микросхем имели выводы, предназначенные для их размещения и
закрепления в металлизированных отверстиях (РТН, Plated Through-hole —
металлизированное отверстие) монтажной подложки и последующей монтажной пайки.
Тогда же был сформирован наиболее приемлемый стандартный шаг монтажных
отверстий на печатных платах: в США — 2,54 мм (I/10 дюйма), в СССР — его
округлили до 2,5 мм, что на каком-то из периодов истории порождало определенные
конфликты в системах стандартизации российской космической отрасли, которая
очень часто просто «копировала» стандарты NASA.
Позднее, с увеличением степени интеграции, выводы корпусов стали делать
в форме, наиболее пригодной для технологии поверхностного монтажа (SMT —
Surface Mounting Technology), ставшей сегодня наиболее массовой технологией
монтажа электронных компонентов. Пассивные или маловыводные компоненты
для поверхностного монтажа по существу увеличивают плотность компоновки за
счет простого уменьшения размеров. Современные пассивные компоненты —
резисторы и конденсаторы формируются обычно в виде чипов размером с маковое
зернышко и даже меньше. Увеличение плотности компоновки микросхемы не
может идти по такому простому пути: необходимо некоторое ограниченное
геометрическое пространство для размещения многочисленных выводов на корпусе
компонента и монтажном поле платы.
Известно два основных способа размещения выводов корпусов микросхем:
• периферийное расположение выводов, когда они расположены по краям (на
периферии) кристалла или корпуса микросхемы;
• матричное расположение выводов на плоской поверхности корпуса.
Большинство типов современных микросхем имеют периферийное
расположение выводов. Шаг периферийных выводов ограничен 0,3 мм (практически —
0,4 мм), что позволяет размещать на микросхемах с корпусами больших размеров
до 500 выводов. Но нужно принять во внимание, что при шаге выводов меньше
0,5 мм существенно возрастает сложность монтажа. Конфигурация периферийных
выводов при этом может принимать разнообразные формы: так называемое крыло
чайки, J-образные (с пайкой под корпус), I-образные (для пайки встык),
безвыводные с пайкой по торцу корпуса.
Компоненты с матричным расположением выводов имеют еще большее
разнообразие [1—2]:
• CSP (Chip-scale Packages — корпус, соизмеримый с размером кристалла);
• PBGA (Plastic Ball Grid Array — пластмассовые корпуса с шариковыми
матричными выводами);
• CBGA (Ceramic Ball Grid Array — керамические корпуса с шариковыми
матричными выводами);
• PPGA (Plastic Pin Grid Array — пластмассовые корпуса с матричными
контактными площадками);
14 I. Основные тенденции развития технологии корпусирования микросхем 735
• CCGA (Ceramic Column Grid Array — керамические корпуса со столбиковыми
матричными выводами).
Известно, что микросхемы с количеством выводов от 150 до 200 выполняются
обычно в корпусах с периферийным расположением выводов. Для микросхем
с количеством выводов более 200 предпочтительнее матричная система выводов,
так как она делает возможным размещение большого количества выводов на
ограниченной площади.
Конструкции выводов в матричной системе имеют меньшее разнообразие,
это [1—2]:
• столбиковые выводы из припоя, армированного «путанкой» из тонкого
провода, для корпусов микросхем и многокристальных модулей МСМ (Multi-
Chip Module), часто называемых матрицей контактных площадок (pad grid)
матрицей выводов (land grid);
• матрица шариковых вы водов (BGA— Ball GridArray)c шагом выводов 1,50 мм
(0,060дюйма), 1,27 мм (0,050 дюйма), I мм(0,040дюима),0,8мм(0,03дюйма)
и менее. Матричная система выводов обеспечивает ряд очевидных
преимуществ Наиболее важными являются:
• минимальная площадь монтажного поля подложки,
• наличие свободных мест для размещения элементов теплоотвода на подложку;
• лучшие условия обеспечения функциональной производительности
электронных модулей за счет меньших паразитных эффектов на
быстродействующих операциях;
• упрощение технологии поверхностного монтажа на печатную плату за счет
использования процессов оплавления припоя при групповом нагреве
Чтобы понять всю сложность проблемы корпусирования микросхем, достаточно
просто посмотреть на рис 14 2, где в символическом виде представлена вся
история развития различных модификаций технологии сборки кристаллов микросхем
ф
WLCSP
FC-S
RF-Module
s
РоР
WLCSP
TSV
Э I
WT5V-SS|P
Emb dd d
-^^. Enhanced FCBGA lbgA
<JT ssop bga ф
o\rr ^ ^ LBGA WFBGA
*» PLCC^ LQFP R|mBGA COS BGA
Enhanced TQfr ■■
P-DIP QFP uBGA
A ^ ^ VrBGA
cn, SO ^^ BGA ^^ uBGA upubp,
SOJ TSOP ^ <\ MCMBGA
^v мим
QFN ^*
(mini -^ __..
BGA) BCC FC-QFIn aQFN
Leading edge CMOS node (approx): 0,25 urn 0,18 um 0,13 um 90 nm 65 nm 40 nm 28 nm
1985 1990 1995 2000 2005 2010 2015
Рис. 14.2. Динамика решения проблемы корпусирования микроэлектронных изделий
[(((736 Глава 14 Технологии корпусирования микросхем
При остывании после пайкн
BGA, LCC, CSP
Керамическая монтажная подложка
(А1203), ТКЛР = 7,1 х 10-6/°С
&=? ^
^ Трещина
Трещина'-
т
Печатная плата,
ТКЛР = (12...16)х10-6/-С
Рис. 14.3. Проблема рассогласования температурных расширений материалов в
иерархии межсоединений BGA-компонентов на монтажной подложке
Монтаж компонентов с матричными выводами, как современное
направление сборки, связан с дополнительными капиталовложениями для обеспечения
позиционирования выводов на плате и тестирования паек, недоступных для
визуализации Ограниченная длина выводов не обеспечивает демпфирования для
компенсации рассогласования температурных расширений материалов в иерархии
межсоединений (рис. 14.3) и не обеспечивает необходимую для особых условий
(космическое применение) устойчивость к механическим воздействиям, связанным
с деформацией подложек. В силу этого перечень материалов для использования
в этой системе межсоединении очень ограничен И все они дороже обычных
Современная тенденция к дальнейшему уменьшению шага выводов (< 1,0 мм) еще
больше обостряет эту проблему.
В связи с этим производители используют другие сочетания материалов:
демпфирующих полиимидных пленок (Таре BGA — TBGA), керамических подложек
(CBGA —Ceramic BGA или PGA— PinGiid Апау) Очевидно, что использование
керамической подложки позволяет получить отличные результаты: устойчивость к
термоциклам корпусов CBGA, не смонтированных на плату [3] То есть проблемы сочетания
выводов CBGA со стеклоэпоксидным основанием решаются в процессе монтажа
14.2. BGA-технология сборки кристаллов
BGA-технология возникла приблизительно 25 лет назад в фирме IBM только для
внутреннего потребления. Первая фирма, которая затем переняла опыт IBM, была
Motorola, она купила лицензию у IBM и у себя развила ее технологию до варианта,
названного ОМ РАС (Overmoulded Plastic Array Carrier) Структура такого BGA-
компонента показана на рис 14 4
По этой схеме кристалл микросхемы устанавливается на монтажную подложку
из композиционного материала с органическим связующим (FR-4, FR-5, ВТ),
имеющим высокую температуру стеклования Для этих целей обычно используют
материал на основе ВТ (Bismaleimid Triasine) с особенно высокой температурой
стеклования и отличными электрическими свойствами На обе стороны подложки
наносится финишное покрытие NiAu, универсальное для микросварки (разварки
проводов от микросхемы к подложке) и пайки шариковых выводов
14.2. ША-технология сборки кристаллов 737 1)1
Пластик Эпоксидный адгезив Кристалл микросхемы Выводы
у-^—w \
/
Подложка (FR-4, FR-5, ВТ) Теплоотводы Паяльная маска Шарики припоя
Рис. 14.4. BGA-компонент в пластиковом корпусе
Кристалл приклеивается к подложке специальным теплопроводным адгезивом
на основе эпоксидной смолы В свою очередь, подложка имеет элементы кондук-
тивного теплоотвода с одной стороны на другую. Часть шариковых выводов
предназначена для тепловых соединений.
Международные стандарты устанавливают следующий шаг сетки матричных
выводов: 1,5 мм, 1,27 мм и 1,0 мм и диаметром шариковых выводов 0,6 мм.
Теоретически конструкции подложек 50x50 мм позволяют размещать на них 2401 вывода
с шагом 1,0 мм, хотя авторам пока известны только корпуса с 1200 выводами
Кристаллы микросхем монтируют на подложку с помощью одного из четырех
методов.
1 Термокомпрессионная микросварка (wire-bonding) — наиболее старый,
наиболее гибкий и широко применяемый метод (рис 14.4) С его помощью до
сих пор изготавливают более 96% всех микросхем
2 Присоединение кристаллов к выводам ленточного носителя (рис. 14.5), или
TAB (Tape-dulonialed Bunding). Эш1 мегод исиоль^уеЕсялля аыомашческою
монтажа кристаллов с малым шагом выводов на промежуточный носитель
Кроме возможности автоматизации монтажа, он обеспечивает возможность
предварительного тестирования кристаллов перед окончательной установкой
его на монтажную подложку
3 Присоединение перевернутого кристалла (Flip Chip) через шариковые
выводы (рис 14 6). Компактность и улучшенные электрические характеристики
этого метода межсоединений способствуют расширению его применения
Рис. 14.5. Ленточный носитель кристалла
микросхемы: I — кристалл микросхемы; 2—кадр
ленточного носителя; 3 — контактные
площадки для монтажа носителя на монтажной
подложке, 4 — транспортная лента для
автоматизации установки кристалла на монтажную
подложку
738 Глава 14 Технологии корпусирования микросхем
Эпоксидный
компаунд
IIIIIIIIIIII
Рис. 14.6. Монтаж микросхемы на подложку методом перевернутого кристалла (Flip
Chip)
1 2 3
Рис. 14.7. Монтаж микросхемы с помощью балочных выводов: 1 — кристалл
микросхемы; 2 — балочный вывод; 3 — контактная площадка монтажной
подложки
4 Присоединение кристалла балочными выводами (рис. 14.7) При этом методе
используюттехнологии термокомпрессионной и ультразвуковой
микросварки балочных выводов к периферийным контактным площадкам на кристалле
и затем балочных выводов к подложке
14.3. Технология монтажа кристаллов на плату
Дальнейшее развитие компоновки микросхем привело к возможности их
размещения в корпусе, соизмеримом с размером кристалла, - в микрокорпусах В
английской терминологии они называются и Chip Scale Package — CSP, и Chip Size
Package — CSP, а также uBGA и, наконец, Slightly Larger than an 1С Carier— SLICC
(«слегка больше кристалла микросхемы») На рис. 14 8 можно видеть, что это
действительно так Размер микрокорпуса pBGA как правило, не превышает 20%
относительно размера кристалла.
Разновидность компоновки под названием uBGA (рис 14.8) представляет
собой микрокорпус, в который помещен кристалл микросхемы. Для демпфирования
кристалла на него наносится какой-либо нейтральный, стойкий к нагреванию
эластомер (например, силикон) На нем размещается полии(а)мидный носитель
межсоединений типа TAB Хвостовики носителя развариваются на периферийных
выводах кристалла микросхемы На поле носителя размещается матрица контакт-
пых площадок с покрытием NiAu В таком виде микросхемы тестируются и затем
поставляются потребителю По заказу на контактные площадки напаиваются
шариковые выводы. Современные достижения обеспечивают диаметр шариков
85 мкм, шаг выводов в матрице — 1,27 мм, 1,0 мм, 0,8 мм, 0,65 мм, 0,5 мм Размер
микрокорпуса всего лишь на 0,3 мм больше размера кристалла
f
L
14.3. Технология монтажа кристаллов на плату 739 П
Металлопокрытие (опционально)
К« мы
Эластомер
/ /
Силикон Паяльная маска Шариковые выводы
Рис. 14.8. Компоновка микрокорпуса pBGA (CSP)
Эпоксидный адгезив (подлив) Кристалл микросхемы (чип) Выводы
\
-тгш- \
\
Монтажная подложка (FR-4, FR-5, ВТ) Теплоотводы Паяльная маска Шарики припоя
Рис. 14.9. SLlCC-корпус
SLICC-корпус использует в качестве монтажной подложки стеклоэпоксидное
основание (рис. 14 9) Соединение кристалла с подложкой осуществляется через
шарики выводов, размещенных непосредственно на поверхности кристалла
микросхемы Современные принтеры позволяютточно позиционировать и нормировать
дозы паяльной пасты на полупроводниковые пластины («вафли»), на которых
после оплавления образуются шарики припоя. Они используются для монтажа
кристалла на стеклоэпоксидной подложке. По существу, монтажная подложка
в SLICC-корпусах служит для увеличения шага выводов от микросхемы к плате
К сожалению, в этом конструктивном решении ничем не компенсируются разные
коэффициенты температурного расширения Вместо этого разнородную систему
скрепляют подливом компаунда в пространство между кристаллом и подложкой.
Потребности в уменьшении массы и габаритов конструкций электронной
аппаратуры привели к разработке технологии непосредственного монтажа кристаллов
микросхем на плату (DCA Direct Chip Attach): это «кристалл-на-плате» СОВ
(Chip-on-Board) или многокристальные модули (МСМ — Multi-Chip-Module)
При оценке возможности практического использования этих методов для
космических применений необходимо принимать во внимание разные температурные
коэффициенты расширения кристаллов из кремния и монтажной подложки Кроме
прямого решения этой проблемы — выбора соответствующего материала
подложки, необходимо использовать и другой путь: заливка эпоксидной смолой полости,
разделяющей кристалл и плату (рис 14.10) Подобный прием позволяет выровнять
деформации кристалла и подложки и за счет этого существенно улучшить
надежность таких сборок.
При непосредственной установке кристаллов на монтажные подложки не всегда
есть возможность предварительно убедиться в их правильной работе до их монтажа
на подложку. К настоящему времени существует несколько технологий для реше-
^
(((( 740 Глава 14 Технологии корпусирования микросхем
ния этой проблемы: это — «заведомо исправный кристалл» (KGD — Known Good
Die), о котором мы более детально поговорим ниже. Один из путей ее решения —
использование микрокорпусов, размеры которых лишь ненамного превышают
размеры кристалла Но это позволяет выполнить функцию защиты от внешней
среды и перераспределить выводы кристалла на матрицу выводов микрокорпуса.
В свою очередь, применение микрокорпусов позволяет тестировать микросхему до
установки ее на монтажную подложку На микросхемах с программируемой логикой
(ПЛ ИС) создается возможность программировать их пережиганием перемычек всо-
ответствии с задуманной схемой Типовой пример микрокорпусов — CSP-корпус
(CSP — Chip-Scale Packaging)
Рис. 14.10. Последовательность операций при
установке кристалла на плату
Нанесение флюса и размещение
ИМС
I III
Пайка оплавлением припоя
шшшшш
Пе
Герметизация
Поскольку для некоторых CSP-корпусов шаг матричных выводов составляет
0,5 мм (0,020 дюйма) и менее, требуется использование специальных технологий
производства печатных плат, позволяющих обеспечить оптимальную разводку
сигнальных цепей в очень узких пространствах между элементами монтажного поля
14.4. Многокристальные модули и печатные платы
Многокристальные модули (МСМ) относились, до начала 1990-х, исключительно
к области космической и военной технологии и высококачественной компьютерной
промышленное! и Первой преуспела в иракшческом использовании МСМ фирма
IBM при организации производства серии ЭВМ четвертого поколения В качестве
монтажного и теплоотводящего основания использовались многослойные
керамические платы, за счет чего существенно возросла степень интеграции функций на
единицу площади платы Специально для этого был построен завод по их произ-
14.4. Многокристальные модули и печатные платы 741 11]
водству. Большой объем работ был проведен в то время в Германии, в частности,
в Ростокском университете и Техническом университете в Берлине, где за счет
использования технологий МСМ была увеличена компоновка не только в плоскости
модуля, но и по его вертикали (рис 14.11)
Рис. 14.11. Экспериментальные образцы элементов МСМ впервые изготовленные
в Берлинском Техническом университете
В 1990-х годах использование МСМ фактически было единственным серийно
пригодным решением по увеличению интефации и соответствующему повышению
функциональности военной и космической аппаратуры. Тогда вложения в
создание многокристальных модулей были меньше, чем инвестиции в
микроэлектронику.
Главная трудность в создании МСМ — сложности в тестировании кристаллов
микросхем Если вероятность попадания в состав трехкристального модуля обычно
равна 95% годных микросхем, выход годных МСМ составляет не более 85%. Далее
встает вопрос идентификации годных и негодных компонентов модуля
Рентабельность производства МСМ напрямую связана с вероятностью получения годных
микросхем
Во всяком случае, самая дорогая часть МСМ — основание (подложка)
Втабл 14 1 приведены характеристики основных вариантов исполнения
монтажных оснований МСМ [2]
742 Глава 14 Технологии корпусирования микросхем
Таблица 14.1. Сравнительные характеристики основных типов многокристальных модулей
Параметр/Технология
Тип подложки
Материал
Технология металлизации
Материал металлизации
Ширина проводников, мкм
Ширина зазоров, мкм
Минимальный диаметр глухих
отверстий, мм
Минимальный шаг глухих
отверстий, мм
Толщина слоев, мм
MCM/L
Рис. 14.12
Стеклоэпоксидный
композит
Фольги рованныа
диэлектрики
Си
75-750
100-1000
0,3
0,6
0 36
мсм/с
Рис. 14.13
Алюминий, нитрид
алюминия
Толстопленочные
подложки
W.Mo
90-125
125-375
0,13
0,225
0,15
MCM/D
Рис 14.14
Полиимид на керамике
силикон, алюминий
Тонкопленочные
подложки
Си
15
25
0,025
0,050
0,006
Рис. 14.12. Сечение микрокорпуса
микромодуля типа MCM/L на основе стеклоэпоксидного
композита (см. табл 14 1)
Рис. 14.13. Сечение микрокорпуса
микромодуля MCV/C на основе нитрида алюминия
(см табл. 14 I)
Рис. 14.14. Сечение микрокорпуса микромодуля
MCM/D с использованием полиимида на
керамике (см табл. 14.1)
Современные технологии производства печатных плат способны обеспечить
монтаж выводов бескорпусных микросхем, если он выполняется, прежде всего,
по технологии термокомпрессионной сварки или с использованием ленточных
носителей (ТАВ-технологии) При таком решении трудности защиты открытых
кристаллов микросхем возникают при корпусировании электронных модулей но
это решение все еще остается одним из наиболее эффективных методов монтажа
бескорпусных микросхем.
При использовании корпусов с малым шагом матричных выводов ситуация
усложняется тем, что сигнальные связи от внутренних выводов матрицы
необходимо вывести между контактными площадками матрицы. При jtom имеется
возможность провести между контактными площадками один, максимум — два
проводника. Поэтому в большинстве случаев проводники от внутренних выводов
матрицы проводятся по внутренним слоям многослойных печатных плат.
f
14.4. Многокристальные модули и печатные платы 743
Для монтажа таких компонентов к МПП добавляются специальные слои
с «глухими» металлизированными отверстиями, на которых реализуется
разводка цепей из-под микрокорпусов или из-под бескорпусных кристаллов
микросхем.
Такие тонкие дополнительные специализированные слои напрессовываются
на МПП, после чего в них выполняются глухие (не сквозные) металлизированные
отверстия. Поэтому этот метод получил название SLC (Surface Laminar Circuit).
Можно видеть, что в нем фактически соединены метод металлизации сквозных
отверстий и метод послойного наращивания.
И, наконец, следует сказать о взаимосвязи количества выводов и степени
интеграции микросхем космического назначения. Очевидно, что при монтаже
кристаллов на подложку корпуса и корпуса па монтажную подложку (плату) или
при непосредственном монтаже кристалла на плату неизбежно увеличиваются
используемые для этого площади. Это вызвано необходимостью выделения
определенного физического пространства для размещения выводов. А число выводов
подчиняется общей тенденции ихувеличения с увеличением интеграции микросхем
по известному закону [2]:
n = qNR, (I4.I)
где я — количество выводов, q— коэффициент связности микроэлементов в
структуре микросхемы, N — степень интеграции микросхемы, R— показатель Рента.
В противоположность общепринятому термину «степени интеграции» этот
эффект специалисты называют «степенью дезинтеграции», которая оценивается
отношением плотности микроэлементов, отнесенной к монтажной площади на
плате, с их плотностью размещения на кристалле. Например, если кристалл
процессора бортового компьютера космического аппарата имеет размер 10x10 мм, а
монтажное поле его корпуса на плате занимает площадь 4000 мм, такое
конструктивное исполнение системы межсоединений характеризуется дезинтеграцией
с числом 40. А каким значением тогда можно оценить матрицу из 800 выводов?
Поскольку периферийное расположение такого количества выводов с шагом 0,4 мм
занимает монтажное поле площадью 8000 мм, значит, степеньдезинтеграции такого
конструктивного исполнения — 100.
Нужно заметить, что этот параметр — «степень дезинтеграции» — растет по мере
возрастания иерархического уровня конструкции: кристалл — микросхема —
печатный узел — модуль — блок. Например, дезинтеграция в блоке бортового компьютера
современного космического аппарата может достигать 100 тыс.
В табл. 14.2 приведены данные авторской оценки степени дезинтеграции при
использовании различных методов корпусирования и установки кристаллов
микросхем процессора на монтажное основание (плату).
Очевидно, что степени интефации и дезинтефации должны соответствовать
техническому уровню развития производства. При стремлении выполнить
конструкцию на предельных возможностях производства стоимость изделия станет
неоправданно высокой из-за большого объема отходов на брак. Надежность таких
конструкций тоже не будет гарантирована.
744 Глава 14. Технологии корпусирования микросхем
Таблица 14.2. Оценка степени дезинтеграции микроэлектронного модуля в зависимости от уровня при
переходе на следующий уровень межсоединений
Вариант монтажа
Кристалл
Flip-Chip
Wire-Bond
Flip-TAB
TAB
Flat-Pack
Корпус с периферийными выводами
Площадь монтажного поля
на подложке, мм
10x10
12,5x12,5
14x14
24x24
42x42
72x72
105x105
Степень
дезинтеграции
1
1,5
2
6
18
52
110
В заключение этого раздела следует сказать, что постоянная тенденция развития
элементной базы — увеличение степени интеграции микросхем и общее увеличение
плотности компоновки элементов и устройств электронной аппаратуры, а
основное средство решения этой задачи для активных компонентов — использование
корпусов с матричной системой выводов.
Однако освоение плотной компоновки элементов в производстве должно
сопровождаться развитием соответствующих современныхтехнологий производства
печатных плат для обеспечения соответствующей плотности межсоединений.
14.5. Основные тенденции развития технологий
корпусирования высокоскоростных
микроэлектронных устройств
14.5.1. Тенденция уменьшения шага выводов корпуса микросхем
Подводя итоги вышеизложенным в предыдущих разделах материалам, ниже
попробуем обобщить основные тенденции развития технологий корпусирования [1—3],
сконцентрировав внимание читателей только на тенденциях уменьшения шага
выводов компонентов в корпусах различныхтипов. В частности, рассмотрим основные
тенденции в области систем в корпусе и систем-на-кристалле, особенности
наиболее часто используемыхтехнологий WLP и ЗО-интеграции, а также некоторые
проблемы создания органической и печатной электроники для космического
применения.
Итак, как было показано выше [1—3], на современном этапе развития
корпусирования можно выделить следующие основные тенденции технологий корпу-
стрования:
• увеличение количества выводов;
• уменьшение минимального шага выводов компонентов в корпусах различных
типов;
• переход от расположения выводов по периметру к расположению выводов
под корпусом;
• интеграция нескольких компонентов в один корпус.
14.5. Основные тенденции развития технологии корпусирования высокоскоростных 745
микроэлектронных устройств ^g.
и»
s 08
5
m 07
§
8 об
2
со
со 05
3
.s 04
3
1 03
со
g 02
1 01
0
QFP PBGA
FBGA
\
\
\
Ч
i i—i i t—i i i i—i—i—i—i i—i i
ф> ф> ф>
Год
л **
##
Рис. 14.15. Динамика уменьшения минимального шага выводов компонентов с
выводами типа QFP, FBGA и PBGA (современное состояние и тенденции
развития)
>
s
m
о
■Э
о
m
Я
m
ВГП
>s
■я
X
.£)
1,
со
■у
S
X
06
05
1)4
03
0?
01
X
X
ч—н
t I
# о^ .«W ** о<^ о^ А* *? ** & #Ч ###"
ф> ф>
<£> Ф> Ф>
Год
Рис. 14.16. Динамика уменьшения минимального шага выводов компонентов с
контактными поверхностями для SON, QFN и FLGA вариантов исполнения
микроэлектронных модулей бортовых систем космических аппаратов
Надо отметить, что сегодня (на момент выхода книги) уменьшение шага
выводов компонентов PBGA и QFP фактически достигло своих пределов (0,65 и 0,3 мм
соответственно) Минимальный шаг выводов компонентов FBGA продолжит
снижаться, согласно прогнозам авторитетных экспертов через шесть летон сократится
вдвое и достигнет значения 0,15 мм.
Подводя итоги техническому описанию направления системы в корпусе, следует
отметить следующее.
Система в корпусе (System in Package, SiP) — это комбинация нескольких
активных электронных компонентов различной функциональности, собранная
в единый модуль, которая обеспечивает реализацию разных функций, обычно
( 746 Глава 14 Технологии корпусирования микросхем
выполняемых системой или подсистемой Система в корпусе может иметь в своем
составе пассивные компоненты, МЭМС, оптические компоненты и другие корпуса
и устройства Объединение этих компонентов водном корпусе имеет существенные
преимущества: конструкция становится меньше, легче, надежнее и дешевле.
Пример классификации таких систем в корпусе показан на рис. 14.17, а схематичные
изображения вариантов конструктивного исполнения — на рис 14 18—14 20
Рис. 14.17. Классификация систем в корпусе
I ! '.'11
Корпус на корпусе
е 2
Корпус на корпусе
Г
Корпус на корпусе
Корпус на корпусе
1 ^=
Корпус в корпусе Корпус в корпусе
Рис. 14.18. Схематическое изображение основных вариантов конструктивного
исполнения микроэлектронных систем в корпусе для космического при-
Рис. 14.19. Фотография примера разварки выводов и системы в корпус для
космического применения
14.5. Основные тенденции развития технологии корпусирования высокоскоростных 747
микроэлектронных устройств
$
Рис. 14.20. Разрез ЗО-модели системы в корпусе (модель получена методом
рентгеновской томографии на оборудовании компании Phoenixlx-ray)
На момент выхода книги известно, что число кристаллов в компонентах Si Р для
мобильных устройств уже доходит ло 10 и. согласно прогнозам, через Юлет
удвоится На рис 14 21 ирис. 14.22 проиллюстрированы требования общепризнанного
международного сообщества ITRS к увеличению максимального числа кристаллов
в корпусе и к максимальному числу выводов лля систем в корпусе, предназначенных
для применения в мобильных устройствах, высокопроизводительной компьютерной
технике и изделиях, эксплуатируемых в жестких условиях
m
о
с;
с;
Р
О
о.
gg
=>■ s-
0) g
g«
л
с;
СО
2
о
СО
20
18
16
14
12
10
8
6
4
2
z:
z
<&- <F «£" <£"
■?> ч^ Ф •
*> _л
ф> с{? ф>"
##"
Год
—— Мобильные устройства
—— Высокопроизводительная компьютерная техника
—^ Изделия, эксплуатируемые в жестких условиях
Рис. 14.21. График роста максимального числа кристаллов в системах в корпусе для
различных сфер применения
[ 748 Глава 14 Технологии корпусирования микросхем
7000
со
§ 6000
m
m 5000
О
с;
ё 4000
з-
§ 3000
л
| 2000
§ 1000
«F <F
& & $■ &
&£ #WQ & &# 4
Год
— мобильные устройства
—— Высокопроизводительная компьютерная техника
Изделия, эксплуатируемые в жестких условиях
Рис. 14.22. График роста максимального числа выводов для различных сфер
применения
Системы на кристалле. Кратко рассмотрим основные особенности системы-
на-кристалле (System on Chip, SoC), все элементы которых изготовлены в одном
кристалле
Пример видеосистемы общего назначения, реализованной на кристалле,
состоящей из светочувствительной матрицы, RISC-процессора, процессора для цифровой
обработки сигналов, RAM и флэш-памяти параллельного и последовательного
интерфейсов, приведен на рис. 14.23.
Сравнивая системы-на-кристалле с системами в корпусе, можно выделить
преимущества и недостатки, перечисленные в табл. 14 3.
/-
V
В
Рис. 14.23. Видеосистема на кристалле |3|
14.5. Основные тенденции развития технологии корпусирования высокоскоростных 749 I)
микроэлектронных устройств _0>
Таблица 14.3. Преимущества и недостатки систем в корпусе и систем на кристалле
Преимущества
Недостатки
Система в корпусе
• Срок выхода на рынок—от 3 до 6 месяцев
• Возможность встраивания активных и
пассивных компонентов
• Возможность замены отдельных
компонентов
• Повторное использование отдельных
элементов
• Более сложная сборка
• Высокая плотность рассеиваемой
мощности при расположении кристаллов
друг над другом
Система на кристалле
• Выше миниатюризация
• Выше плотность межсоединений
• Выше надежность (за исключением
кристаллов очень большого размера)
• Выше выход годных при отработанной
технологии
* Срок выхода на рынок от 6 до 24 месяцев
• Сложность внесения изменений
• Возможности изделий ограничены
выбранной технологией
* Ограниченный выход годных для
сложных больших кристаллов
14.5.2. Технология сборки на пластине (WLP)
Как было показано выше, применение технологии WLP подразумевает, что все
операции процесса корпусирования кристаллов проводятся до разделения пластины
Согласно первоначальному определению WLP, требовалось, чтобы все выводы были
расположены в пределах границы кристалла. В таком случае корпус компонента
действительно имел размеры кристалла (в отличие от так называемых компонентов
CSP), и такие компоненты получили обозначение WLCSP Однако существенным
ограничением технологии WLP в таком понимании было количество выводов,
которые можно было бы расположить под кристаллом Технология WLP может быть
оптимальным выбором, когда требования в дальнейшем уменьшении размеров
компонентов, увеличении рабочей частоты и уменьшении стоимости не могут
быть удовлетворены традиционными технологиями корпусирования: разваркой
проволокой или монтажом кристалла по технологии flip chip Поэтому вскоре на
рынке появились компоненты (рис. 14.24), не удовлетворяющие «классическому»
определению WLP При их производстве полупроводниковая пластина разделяется
на кристаллы до корпусирования, после чего кристаллы размещаются в полимерной
матрице таким образом, чтобы каждый кристалл был по периметру окружен
полимером Затем полимерная матрица с установленными кристаллами подвергается
операциям классической технологии WLP Таким образом, ключевое преимущество
компонентов WLP, изготавливаемых с применением полимерных матриц,
заключается в размещении большего количества выводов на компоненте (рис 14 25,14 26)
Полимерный корпус Кристалл
х Шариковый вывод
Рис. 14.24. Эскиз конструкции компонентов WLP изготавливаемых с применением
полимерных матриц (fan-out WLP)
750 Глава 14 Технологии корпусирования микросхем
Рис. 14.25. Динамика роста максимального числа выводов компонентов, реализуемых
по технологии WLP
450
s
ь
S
d
во
п
m
го
Н
>s
п
го
Ь
о
го
400
350
300
2Ь0
200
1Ь0
100
ЬО
\
X
X
Год
Рис. 14.26. Уменьшение минимального шага выводов компонентов при
использовании технологии WLP (на примере микросхем памяти)
Если подводить очень краткие итоги по проблеме ЗО-интеграции
микроэлектронных устройств космического назначения, то следует напомнить, что под
3D-интеграцией понимается расположение кристаллов друг над другом с созданием
вертикальных соединений между кристаллами. Потенциальные преимущества,
обеспечиваемые ЗО-интеграцией, включают в себя: уменьшение размеров системы,
сокращение длины межсоединений благодаря замене длинных горизонтальных
связей на короткие вертикальные, снижение энергопотребления. Однако следует
отметить, что ЗО-инте грации присущи некоторые недостатки, а именно — высокая
сложность проектирования, высокая стоимость
Итак, как показано выше, сегодня существуют следующие основные технологии
производства ЗО-интегрированных структур:
14.5. Основные тенденции развития технологии корпусирования высокоскоростных 75 I '
микроэлектронных устройств _^
• кристалл на кристалл: отдельные кристаллы совмещаются и соединяются
друг с другом;
• кристалл на пластину: пластины с кристаллами одного уровня разделяются,
и кристаллы совмещаются и соединяются с пластиной другого уровня, после
чего происходит разделение этой пластины;
• пластина на пластину, пластины совмешаются и соединяются друг с другом
после чего разделяются
На рис. 14 27 показаны основные области применения и тенденции ЗО-инте-
грации
Следующее интересное направление — печатные платы со встроенными
компонентами
Встраивание активных и пассивных компонентов в печатные платы
микроэлектронных устройств космического назначения позволило реализовать новые
технологии межсоединения без использования разварки, обеспечивающие
улучшенные тепловые и электрические характеристики, а также возможность
размещения кристалла над кристаллом.
Так, для встраивания пассивных и активных компонентов в печатную плату
могут использоваться, например, любой их двух процессов, последовательность
операций которых проиллюстрирована на рис 14 28 При встраивании компонента
контактными площадками вверх обеспечивается хороший теплоотвод от
компонента Однако, к сожалению, возможности данной технологии имеют проблемы
при встраивании компонентов различной высоты Встраивание компонента
контактными площадками вниз имеет следующие преимущества: высокая точность
совмещения компонента с основанием и возможность встраивания нескольких
компонентов различной высоты (порядка ЮО—350 мкм).
1000-1
| и-
I Ша —
о. шариков
с те» югии
х f lip-ch p
л
1 10-1
1 -
КМОП-датчик изображения
Диаметр п реходных
отверстий 50 мкм
Память
(NAND, DRAM)
Диа етр переходных
" отверстии "В-ЗНГмкм
Многоядерный
процессор
с кэш памятью
ЗЕ
^
Диаметр п реходных
отверстий < 5 мкм
Многоуровневая
3DHC
&*
Диаметр г
отверс
ХОмпЫХ
2 мкм
Низкая плотность расположения
переходных отверстий
Соединение на уровне кристалла
Высокая плотность расположения
переходных отверстий
Соединение на уровне пластины
Рис. 14.27. Основные области применения ЗО-интеграции
[(((752 Глава 14 Технологии корпусирования микросхем
Контактными площадками Контактными площадками
компонента вверх компонента вниз
Установка
компонента
*
Изготовление
микропереходов
Нанесение Си
а) б)
Рис. 14.28. Основные варианты последовательности операций при встраивании
компонентов в печатную плату бортовой электроники космических
аппаратов: контактными площадками компонента вверх (а), контактными
площадками компонента вниз (б)
__^^^— Препрег
Встроенные
компоненты
Hai u аемы оке дныйсл
Рис. 14.29. Схематичное изображение конструкции печатной платы со встроенными
компонентами для микроэлектронных систем космического назначения
Такие же слои со встроенными компонентами могут использоваться в качестве
внутренних слоев многослойных печатных плат бортовых электронных систем
космических аппаратов, на обе стороны которых могут быть установлены различные
дополнительные компоненты поверхностного монтажа (рис 14 29).
Сегодня известно, что микроэлектромеханические системы (МЭМС) —
технологии и устройства, объединяющие в себе микроэлектронные и микромеханические
компоненты, находящие широкое применение в современных космических
аппаратах и типичный размер микро механических элементов, входящих в МЭМС, лежит
в пределах от I до 100 мкм. В качестве примеров МЭМС можно привести широко
используемые датчики ускорений (NASA и Госкомпании «Роскосмос»), датчики
давления воздуха в отсеках космических аппаратов и многое другое
На рис. 14.30 представлена динамика объема производства МЭМС для
различных отраслей промышленности за период с 2009 до 2015 годы.
14.5. Основные тенденции развития технологии корпусирования высокоскоростных 753
микроэлектронных устройств ^g.
<
3
о
о
18
16
14
12
10
8
6
4
2
0
2009 2010 2011 2012 2013
Год
I Авиоиика Q Автоэлектроника И Потребительская
электроника
2014
2015
I Спецтехника
Промышленная
электроника
I Медицинская
техника
| Телекоммуникации
Рис. 14.30. Динамика объема производства МЭМС для различных отраслей
промышленности |4|
Основные преимущества МЭМС заключаются в существенно меньшем
энергопотреблении, что исключительно важно для организации оптимального решения
энергопотребления автономных космических аппаратов и аппаратов, «ползающих»
по поверхности других планет Солнечной системы
Буквально пару фраз здесь следует сказать о технологии 3D-MID, которая
представляет собой ЗО-основания излитого высокотемпературного термопластика, на
которых выполнены ЗО-проводники (рис 14 31. 14 32). Основные области
применения 3D-MID — это автоэлектроника, космическая техника, устройства и системы
космических телекоммуникаций. Кроме того, они используются в медицинской,
компьютерной и бытовой технике.
Технология 3D-MID обеспечивает очень высокую гибкость проектирования за
счет возможности интеграции электронных, механических и оптических элементов,
широких возможностей относительно формы устройства, миниатюризации. Среди
других преимуществ данной технологии стоит отметить меньшее число входящих
в состав элементов, повышенную надежность, меньшую материалоемкость.
, Л
Л
^ -
ЗО-основание 3D-MID ЗО-проводники
Рис. 14.31. Схематичное изображение литого монтажного основания 3D-MID
[754 Глава 14 Технологии корпусирования микросхем
Рис. 14.32. Пример конструкции датчикадавления для космического аппарата на 3D
литом монтажном основании размером 4х4х 1,5 мм
В завершение этого раздела все-таки следует сказать несколько слов
относительно технологии органической и печатной электроники, все более широко
используемой в космическом приборостроении.
Современная органическая и печатная электроника основана на сочетании
новых материалов и экономически эффективных процессов производства,
открывающих новые области применения. Малая толщина, малый вес, экологическая
безвредность — вот, что означает органическая электроника Радиометки (RFID),
сворачиваемые дисплеи, гибкие солнечные батареи космических аппаратов,
системы освещения — это только несколько перспективных областей применения
органической электроники.
Технологии, применяемые в органической и печатной электронике для
космических аппаратов, основаны на использовании органических проводящих и
полупроводящих материалов, а также неорганических материалов, пригодныхдля
нанесения методом печати Ключевые примеры изделий органической
электроники: органические фотогальванические элементы печатные радиометки,
органическая память, органические датчики, гибкие батареи и интеллектуальные бортовые
устройства космических аппаратов.
V^
Рис. 14.33. Печатная радиометка (RFID)
14.6. Технологии TSV сборки микросхем 755
Рис. 14.34. Гибкий органический фотоэлемент
За последние несколько лет в области печатных радиометок на основе
органической электроники был совершен большой прогресс Так, 128-битные ретрансляторы
и сверхвысокочастотные выпрямители на основе органических полупроводников
были использованы и в космических приложениях — это известные специалистам
миниатюрные печатные антенны Инновационные подходы к дальнейшему
развитию «печатных» приемопередатчиков основаны на применении технологии
кремниевых наночастиц на стальных подложках.
Так, на рис 14 33—14 34 приведены некоторые примеры таких устройств
органической и печатной электроники
14.6. Технологии TSV сборки микросхем
Как уже было отмечено выше, в производстве ЗО-изделий космического
назначения все более широко используется технология TSV (through silicon vials), когда за
счет формирования сквозных кремниевых межсоединении (переходных отверстий)
в кремниевых пластинах исключается операция разварки кристаллов в корпуса Это
позволяет обеспечить максимально возможный на момент выхода в печать этой
книги уровень интеграции ИС TSV-технология включает процессы формирования
соединений, осаждения, заполнения, удаление металла с поверхности, утонения
пластин, соединения/стекирование, инспектирования и тестирования
Технология TSV позволяет также существенно увеличить объем информации,
который можно записывать в микросхеме памяти бортового компьютера
космической аппаратуры Так как каждый кристалл в модуле памяти имеет одинаковую
топологию, то возможно собирать 3D-модул и, состоящие из абсолютно идентичных
кристаллов. Что позволяет многократно увеличивать объемы памяти для
микросхемы по сравнению с однокристальными микросборками
Типовая конструкция конечного изделия, изготовленного с использованием
технологии TSV, показана на рис. 14 35.
756 Глава 14 Технологии корпусирования микросхем
Верхняя
(утоненная)
пластина
Контактная площадка
^^ш ТОПОЛОГИЯ
Область
монтажа
пластин
Сквозное
переходное
отверстие (TSV)
Нижний
интерфейс
Нижняя
пластина
(носитель)
Топология
Рис. 14.35. Типовая конструкция микроэлектронного изделия, выполненного с
использованием технологии TSV
Кроме техпроцесса выполнения сквозных переходных отверстии, в кремниевых
пластинах используются дополнительные операции утонения пластин, операции
глубокого плазменного травления и операции заполнения переходных отверстий.
В зависимости от используемых проводящих материалов последовательности
технологических операций различают два основных подхода при производстве 3D
ИС космического и военного назначения:
• Via First (выполнение переходных отверстий до формирования структур);
• Via Last (выполнение переходных отверстий после формирования структур).
При заполнении переходных отверстий проводящим материалом (например,
медью) до формирования структур (Via First) процесс заполнения отверстий не
ограничен максимально допустимым пределом рабочей температуры для KMOII
(450 °С) Данный подход не влияет на результирующий коэффициент выхода
годных, но заполнение отверстий является исключительно сложной в технологическом
плане задачей. В случае заполнения переходных отверстий (Via Last) после
формирования К МОП-структур результирующий коэффициент выхода годных понижается.
Авторы этой книги, ни в коей мере не претендуя на существенный вклад в
создание этой технологии, в порядке лирического отступления хотели бы отметить
такой факт.
Много лет, участвуя в реализации программ СССР, авторы искали различные
решения, позволяющие увеличить степень интеграции функций в ограниченном
объеме микроэлектронного модуля бортовых систем космических аппаратов, не
ухудшая при этом надежность этих систем.
Для этого у авторов в условиях СССР была уникальная возможность привлекать
фактически любых специалистов в этой области — ученых Белорусской Академии
паук, профессоров ведущих технических университетов России и Беларуси, спе
циалистов соответствующих научно-исследовательских институтов и закрытых
лабораторий (их называли просто «почтовые ящики номер такой-то»).
Один из авторов этой книги, профессор Анатолий Иванович Белоус
сотрудничал с инженером Минского радиотехнического института (сейчас он называется
14.6. Технологии TSVсборки микросхем 757
Белорусский Государственный Университет Информатики и Радиоэлектроники)
Владимиром Дубиным.
Именно тогда у них возникла идея создания новой технологии, подобной TSV.
Но проблема заключалась не только в разработке технологии формирования этих
«сквозных отверстий», а в выборе материала и технологии заполнения этим
материалом сквозных отверстий. В итоге такую технологию создал Владимир Дубин, но
внедрить ее в жизнь ему пришлось уже не в СССР, а на фирме AM D, где он много
лет проработал в качестве одного из ведущих менеджеров фирмы, в итоге
организовав серийное производство микросхем с медной металлизацией межсоединений,
что было подтверждено рядом полученных им совместно с сотрудниками AMD
патентов США. Забегая вперед, следует сказать, что одним из результатов этого
сотрудничества является создание концепции изготовления, одной из первых
конструкций интерпоузеров, технология изготовления которого базировалась на
идеологии TSV-сборки.
Возвращаясь к теме этого раздела, следует отметить, что начало технологии
производства 3D-MC было положено в изделиях типа РоР (Package on Package —
«корпус на корпусе»). Здесьуменьшение габаритов микроэлектронных изделий
достигалось за счет монтажа корпусов в трехразмерные (3D) сборки с использованием
межсоединений и коммутационныхслоев, размещенных на самих корпусах. Являясь
логичным развитием существовавшей ранее технологии поверхностного монтажа,
этот технологический прием имел только промежуточный характер, поскольку
разработчикам не удалось сразу в полной мере решить ряд труднопреодолимых
ограничительных факторов: оптимального теплораспределения (что было особенно
велико для изделий космического и военного применений), низкой существующей
на тот момент надежности соединений и количества элементов в микросборке.
Однако такой приемдавал разработчикам бортовых систем космических аппаратов
возможность существенно сократить время передачи сигнала с одной микросхемы
на другую, позволял использовать существующую технологию их поверхностного
монтажа, а также уже имеющееся оборудование для обеспечения значительно
большей степени интеграции модулей.
На рис. 14.36 показана графическая интерпретация эволюции различных
типов конструктивного оформления микроэлектронных модулей типа 3D, которая
показывает все многообразие используемых разработчиками технологий и
конструктивных решений.
Практически параллельно, с этой идеей укладки втрехразмерную сборку корпу-
сированных элементов, у многих разработчиков связанных с военной и космической
тематикой, возникла идея выполнять ту же операцию для кристаллов с
последующей упаковкой в единый корпус. Такая сборка, впоследствии получила название
«stacked die» и позволила существенно уменьшить объем космической «начинки»
за счет монтажа кристаллов «друг на друга» и последующего их межсоединения
известным методом разварки проволочных выводов. Так, естественным логичным
продолжением этой методики стала технология выполнения TSV (Through Silicon
Vias — сквозных отверстий в кремнии), которая позволила полностью исключить
операцию разварки из классической технологической цепочки, обеспечив
максимально возможный уровень интеграции ИС.
758 Глава 14 Технологии корпусирования микросхем
3DMC
3D-SIP (Система в корпусе)
5
«а
а.
ф
X
X
XI
ineHi
w
к
U
хо
У
сё
I
1
и
кая
НИ31
1 TSV
• • Модули
* | памяти
3D-M икросборкд
Рвзварка
вь водов
Модули
памяти
TSV
модули
памяти
+ логика
ЗО-микросборка
Рмзварка
выводов
память + логика
Все технологии существуют
одновременно
1 кристалл
TSV (концептуальное
решение)
3D-SiP (Система в корпусе)
Рвзварка
выводов
&оС (Система иа кристалле)
о
Много метальный
модул ?г>)
Раэварка
выводоа
2D SIP
(Сиг иа в корпусе)
Низкая
Высокая
Средняя
Функциональность
Рис. 14.36. Эволюция типов SD-микросборок космического назначения
Благодаря технологии TSV стало возможным также радикальное повышение
емкости микросхем памяти бортовых компьютеров космических аппаратов.
Вследствие того что каждый кристалл в модуле памяти имеет одинаковую топологию,
оказалось возможным собирать ЗО-модули, состоящие из множества одинаковых
кристаллов, но позволяющие многократно увеличить объем памяти по сравнению
с однокристальными микросборками. Применение технологии TSV при сборке
таких гибридных модулей обеспечило дополнительный импульс развитию устройств
типа SiP (System in Package — «система в корпусе»), логическим продолжением
которого стал так называемый иптерпоузер единый элемент, собранный па кри
стальном уровне без применения промежуточных операций разварки проволочных
выводов для коммутации элементов микросборки. Концепция интерпоузера для
космических применений заслуживает отдельного рассмотрения
Чтобы завершить этот раздел, посвященный техническим особенностям
ЗО-технологии, следует обратиться к рис 14.37, где представлены в упрощенном
виде основные фазы реализации типового технологического процесса производства
3D-MC Вначале кремниевая пластина проходит необходимое количество циклов
литографии, затем, согласно разработанной заранее топологии, травятся
переходные отверстия. Они заполняются проводящим металлом (чаще всего медью,
как и рекомендовал В. Дубин), либо гальваническим методом заполнения токо-
проводящих отверстий с применением ускоряющих или замедляющих добавок,
либо с помощью вакуумного осаждения После заполнения отверстий должна быть
выполнена операция химико-механического полирования.
Операция уменьшения толщины кремниевой пластины предназначена для
вскрытия «глухих» переходных отверстий, что в итоге позволяет увеличить
производительность микроэлектронного устройства и улучшить отвод тепла от кристалла
(например, SOI — Silicon on Insulator—технология «кремний на изоляторе», применяемая
ведущими производителями микропроцессоров для повышения производительности)
14.6. Технологии TSVсборки микросхем 759
Лнт фия
I луоокое травление
сверление отверстий
Осаждение барьера/
затравки/изолятора
СМР (опционально)
Литография
Временный монтаж
Заполнение отверстии
Утонение пластины
Осаждение барьера/
затравки/изолятора
Кристалл к пластине
Подготовка контактных
площадок
Пяастина к пластине
Разделение кристаллов
Монтаж пластин
Разделение кристаллов
Разделение кристаллов
Демонтаж носителей
Демонтаж носителей
Рис. 14.37. Типовой технологический процесс производства 3D ИС
Операции утонения предшествует операция монтажа пластины на «временный»
носитель, которым обычно является другая кремниевая или стеклянная пластина,
позволяющая «утоненной» пластине пройти дальнейшие шаги производственного
цикла. С обратной стороны утоненной пластины наносят контактные площадки
для монтажа
Для дальнейшей сборки кристаллов используются две основные разновидности
технологий монтажа 3DC.
760 Глава 14. Технологии корпусирования микросхем
- C2W (Chip to Wafer);
- W2W (Wafer to Wafer).
В первом случае утоненная пластина подвергается механической или лазерной
резке и контролю работоспособности отдельных кристаллов, после чего проводят
монтаж (посадку) годных кристаллов на вторую пластину.
Во втором случае пластины монтируются непосредственно одна к другой, и
только после этого они поступают на резку,
Каждый из этих вариантов имеет свои преимущества и свои недостатки, как
показано в табл. 14.4. Так, например, для метода «кристалл к пластине» характерен
более высокий коэффициент выхода годной продукции, однако с уменьшением
размера кристалла и повышением требуемой точности монтажа метод «пластина
к пластине» считается экономически более эффективным.
Таблица 14.4. Сравнительные критерии основных вариантов сборки по технологии 3D
Основной критерий
Размер пластин и кристаллов
Оценка
производительности процесса сборки
Системная совместимость
Процент выхода годных
изделий
Требования к точности
совмещения
Тип производства
W2W, «пластина к пластине»
Одинаковый размер пластин и
кристаллов
Производительность оценивается
в количествах пластин
Работа только с кремниевыми
пластинами
Ниже, чем самый низкий из всех
пластин в сборке
Меньше ±2 мкм (по всей пластине)
Кристальное производство или линия
сборки
C2W, «кристалл к пластине»
Различные размеры пластин,
различные размеры кристаллов
Производительность оценивается
в количестве кристаллов
Работа как с пластинами, так и с
отдельными кристаллами
Повышенный, так как осуществляется
монтаж только годных кристаллов
Порядка ±10 мкм при
производительности более 1000 кр./ч; менее
±2 мкм при производительности
менее 100 кр./ч
Только линия сборки приборов
Таким образом, технология TSV (Through Silicon Vias — выполнение сквозных
переходных отверстий в кремнии) позволяет осуществлять межсоединения на
уровне смонтированных в трехразмерную сборку пластин или кристаллов.
14.7. Особенности сборки Зй-изделий
с использованием технологии «flip-chip»
Давно известный разработчикам электронных устройств технологический процесс
«flip-chip» — присоединение перевернутых кристаллов с шариковыми выводами
к основаниям корпусов или подложкам имеет следующие преимущества перед
другими: снимает связанные со сборкой ограничения для кристаллов с субмикронными
топологическими размерами; открывает новые возможности в миниатюризации
полупроводниковых изделий благодаря раду компоновочных и конструктивных
особенностей; позволяет полностью автоматизировать процесс сборки и исключить
так называемый человеческий фактор.
Основу метода перевернутого кристалла составляют так называемые
столбиковые выводы, располагаемые на металлизированных контактных площадках
14.7. Особенности сборки ЗИ-изделии с использованием технологии «flip-chip» 761 11]
кристаллов ИС Обычно при сборке по технологии «flip-chip» используются три
варианта формирования столбиковых выводов на кристалле.
I Размещение готовых столбиков припоя.
2. Изготовление столбиковых припойных выводов.
3. Получение столбиковых выводов оплавлением проволоки
На рис. 14 38 изображена простейшая структура такого ЗО-микроэлектронного
модуля, состоящего из 2 кристаллов. Нижний кристалл изготовлен с применением
технологии «flip-chip», а верхний —с применением обычной разварки проволочных
выводов
Top die Rnttnm die
— 1
Рис. 14.38. Стандартная конструкция ЗО-изделия изготовленного по технологии
«flip-chip»
Для повышения надежности такой бескорпусной ИС обычно рекомендуется
формировать шарики припоя не на кристалле, а на плате Последовательность
технологических операций заключается в следующем: нанесение на плату
металлизации и получение контактных площадок; формирование маски из слоя
фоторезиста; напыление барьерного слоя металла; нанесение припойной пасты способом
трафаретной печати; удаление фоторезиста и оплавление пасты с образованием
одинаковых по высоте шариков припоя.
Контактные площадки, на которые наносят столбиковые выводы из припоя,
обычно получают, используя всего лишьдве операции фотолитографии. Сначала на
пластину Si с контактами в виде алюминиевой металлизации осаждается пленка не-
смачиваемого припоем металла (Сг 11, Zr и др.), затем наносится фоторезистивная
маска, вокна которой осаждается пленка смачиваемого припоем металла (Си, Со, Ni
и др.) с подслоем из комбинации смачиваемого и несмачиваемого припоем
металлов После удаления первой фоторезистивной маски формируется маска с окнами
больших размеров из толстого негативного фоторезиста. В эти окна гальванически
или напылением осаждается припой. После удаления второй фотомаски проводится
травление несмачиваемои припоем металлизации, используя осажденный припой в
качестве маски Пластина Si затем нагревается до температуры плавления припоя,
который за счет капиллярных сил приобретает форму шариков на смачиваемом
припоем участке контактной площадки
Конечно, на полупроводниковых кристаллах эти контактные площадки можно
получать и без применения фотолитографии В этом случае на всю
полупроводниковую пластину со вскрытыми в защитном диэлектрическом слое наносится
на контактные AI площадки барьерный слой Ti, Cr, Ni или нитридов П и Та Затем
помещают пластину в вакуумную установку и проводят наращивание выступа из Аи,
762 Глава 14. Технологии корпусирования микросхем
1п или припоев. Барьерный слой напыленного на поверхности пластины металла
удаляется химическим способом. Скорость осаждения контактных столбиков около
105 мкм3/с, т.е. для получения 200 контактов с размерами I OOx IOOx 10 мкм
требуется менее 4 минут. Разработчикам таких устройств для космического применения
следует напомнить ряд важных технологических особенностей.
Так, для монтажа кристаллов методом перевернутого кристалла обычно
используется система металлизации, состоящая из слоя состава WSi04N02 со слоем никеля,
смачивающим припоем. Столбиковые выводы формируют последовательным
осаждением слоев золота и олова в соотношении 80:20 (масс, %) для образования припоя
эвтектического состава толщиной 10 мкм. Расплавление припоя проводят в атмосфере
формир-газа путем импульсного нагрева до температуры 330 °С со скоростью 4 °С/с
Образующиеся на первоначальном этапе нагрева фазы AuSn и Au5Sn
характеризуются взаимной диффузией в твердом состоянии. Дальнейший нагрев приводит
к их расплавлению с образованием однородного эвтектического расплава, который
при охлаждении образует столбиковые выводы гомогенного состава.
Для обеспечения защиты такого модуля от различных электромагнитных полей,
неизбежно присутствующим на борту космического аппарата, наводок и снижения
паразитных эффектов обычно используется специальная конструкция столбиковых
выводов. Здесь выводы состоят из центрального выступа и соосно расположенного
с ним ободка одинаковой высоты (15—30 мкм). При этом центральный выступ
должен быть соединен с сигнальным проводником, проходящим всередине
многослойной коммутационной структуры, а ободок — с верхним заземленным слоем
металлизации. Выводы обычно изготавливаются из индиевого припоя,
гальванически осажденного на тонкопленочную металлизацию из слоя Nb, защищенного
барьерным слоем Pd и покрытого дополнительно слоем Аи. Поверхность кристаллов,
используемых при изготовлении многокристальных модулей с рабочими частотами
250 МГц, защищается обычно тонкопленочным диэлектриком Si02.
Пайка кристаллов со столбиковыми выводами на контактные площадки должна
выполняться по стандартным промышленным технологиям. Кристаллы монтируют
на основание корпусов или подложки планарной стороной. При этом рисунок их
контактных площадок является обычно зеркальным отображением расположения
выводов на кристалле. Необходимо использовать стандартный способ монтажа
полупроводникового кристалла на основание корпуса (подложку), имеющего
углубление или сквозное отверстие, вокруг которого располагаются контакты и
проводники. Форма канавки, включая зазор между кристаллом и основанием корпуса, а
также пазы по углам обеспечивают в процессе герметизации пластмассой затекание
жидкого компаунда под полупроводниковый кристалл и защиту лицевой
поверхности этого кристалла. При наличии сквозного отверстия на обратную поверхность
корпуса обычно накладывают еще одну пластину, чтобы не допустить излишний
расход дорогостоящего компаунда.
Иногда с целью повышения качества монтажа приборов со столбиковыми
выводами в качестве защитного диэлектрического покрытия на планарную
поверхность полупроводниковых пластин наносят специальный полимерный лак,
толщина которого обычно находится в пределах от минимальной толщины 8 мкм
до толщины составляющей 2/3 высоты выводов.
14.8. Основные тенденции развития технологии корпусирования микроэлектронных 763
изделии космического и военного назначения 20
14.8. Основные тенденции развития технологии
корпусирования микроэлектронных изделий
космического и военного назначения
Учитывая ограниченный объем книги, ниже приведем только краткий итоговый
перечень основных тенденций развития технологий корпусирования
микроэлектронных изделий, представленных в графическом виде с минимальными
комментариями [4, 14, 15].
Так, на рис 14.39 представлены основные тенденции развития технологий
микромонтажа современных модулей для военных, космических и коммерческих
применений Это технологии WBBGA, WLCSP, 2,5D, FOWLP, EmbeddedIC, Opto-
electionics и их модификации.
ЗО-технологии сегодня определяют главный путь инновационного развития
технологий сборки микроэлектронных устройств, поскольку
— ЗП-ИС обеспечивает более широкие возможности функциональной
интеграции, снижения стоимости и увеличения емкости;
— 3D-MC постоянно возрастает в памяти и интеграциях памяти,
программируемых вентильных матрицах (FPGA), датчиках и мобильных применениях
Требуются долговременные усилия, от планирования продукции, системной
архитектуры, разработки конструкции, технологии, тестирования, корпусирования,
термальных решений и до заказных применений для использования и получения
положительного эффекта от 3D-MC
NCAP RESEARCH ACTIVITY
WBBGA
FCBGA
WLCSP
Advanced Packaging Activity
7
FOWLP
1
2.5D
Inter ose
*
T
Embedded
1С
p o-
I r n
SIP
POP
I
FO
WLSiP
4x25G
QSFP
3D
FOWLP
\
MEMS
ASIC
Рис. 14.39. Основныетенденцииразвитиятехнологий микромонтажа
микроэлектронных изделий
764 Глава 14 Технологии корпусирования микросхем
До того времени могут применяться и другие решения:
— веерное корпусирование на уровне пластин (FOWLP),
— технология встроенных кристаллов (EDT) предлагает широкий спектр
возможностей для системной интеграции
Так, сейчас активно развивается направление сборки известное как Fan-In.
В табл 14 5 представлены сравнительные характеристики преимуществ этой
технологии по сравнению с технологией FCBGA
Таблица 14.5. Сравнение достоинств технологий Fan In и FCBGA
Достоинства технологии Fan-In
Надежность более высокого уровня
Столбиковая конструкция не ограничивается
размером кристалла, область разветвления за пределами
ограничения площади кристалла
Встроенная защита обратной стороны (имеется
защита для WLCSP только как опция)
Более низкое термальное сопротивление
Более высокий потенциал для интеграции SiP
Достоинства технологии FCBGA
Меньшая опорная площадь
Нет подложки /промежуточной пластины с медными
токопроводящими отверстиями Более короткие
межсоединения
Более высокая электрическая производительность
Более низкая стоимость
Более тонкий корпус
Более низкое термальное сопротивление
Более высокий потенциал для SiP и 3D интеграции
Также интенсивно развивается технология Fan-outs.
Веерные решения не являются новой концепцией, новым является подход
к корпусированию на уровне пластин Отдельные кристаллы являются встроенными
в формовочный компаунд или подсоединенными к пластине и затем подвергнуты
неполной заливке.
Слой перераспределения (RDL) разработан с использованием физического
осаждения паров для трассировки соединений входов/выходов
Диэлектрическая пленка добавляется для изоляции, а также добавляются
медные столбики или штыри.
На рис 14 40 представлена концепция развития направления Fan-In/Fan-Out
Первое поколение веерных решений основывалась на встроенной шариковой
матрице на уровне пластин компании Infineon (eWLB)
Fan-in WLCSP ""an out WLCSP
Fh"-Chip
1j
„I
Package/IC
size ratio*
Рис. 14.40. Преимущества веерной технологии
Die embedding in Organic Laminate
«Embedded Die»
NA
Fan-In Type
Chip-First
tType
Chip-First
Chip-Last
E г (AT&S • EMAP(GTPRC
■ l2B h
■ 1
■WF
■ BLADE vii
■Bo
■Ch
■аБ
■EO
■C
■ MC
■ Ef\/"D/Si-B
■ EWLF
ю 701Л
")
WB(D
a+1
rian^
за aev s iui
Those solutions can be
categorized as Advanced
FhoChip Technologies.
I (ASE)
SWIFT (Am
KAn )
RDI fFOWLP(IME)
EM IE sidiiQOb
ч Infineon, JCET STATS ChipPAC, ASE, NANIUM
21 Freescale/ NXP Nepes
31 FlipChip International/TSHT Funkura
1
3
Й 5
9- s
5
Рис. 14.41. Встроенные технологии корпусирования
■5
1
I!
0»
■Г/
766 Глава 14 Технологии корпусирования микросхем
Позднее компания Amkor добавила в эту номенклатуру свои «бескремниевыи»
интегрированный модуль (SLIM) и интегрированную веерную технологию на
кремниевой пластине (SWIFT).
TSMC также добавила интегрированную веерную (INFO) и «бескремниевую»
технологию межсоединений (SPIL SLIT)
На рис 14.41 уже в более детализированном виде представлены основные
тенденции инновационного развития и многочисленные разновидности еще одного
стремительно развивающегося направления технологий сборки микроэлектронных
устройств — Embedded Packaging Technologies, включающие в себя отдельные уже
упоминаемые направления сборки (Fan-IN'Fanout, Chip-First/Chip- Last, Face-Up/
Face-Down)
На рис. 14.42 представлены фрагменты реализации конструкций еще одного
поистине революционного направления 3D-integration — Wafer Level Assembly, первые
результаты исследования которых были представлены на ежегодной международной
конференции по ЗО-сборке в Гренобле в 2017 году.
ЗЯ41РП@я» 1300 LED® В"
- ш
Рис. 14.42. Сборка на уровне пластин
И, в завершение, несколько рисунков, посвященных проблеме создания
интерпозера для космических приложений Так, на рис 14 43 представлена его типовая
структура, а на рис 14 44 перечислены используемые для его изготовления
материалы — стекло, кремниевое и органическое.
Широкий ассортимент столбиков, от больших по размеру шариковых матриц
(BGA) (соединения с подложкой) до очень малых микростолбиков, используемых
при пакетировании памяти.
Стекло обладает лучшими характеристиками производительности
характеристиками материала, наиболее выраженными возможностями миниатюризации и
в равной степени является прочным (квалификация в процессе).
f
14 8. Основные тенденции развития технологии корпусирования микроэлектронных 767 )j|
изделии космического и военного назначения 4я
И Bumps 10-40 um
u Bumps
20-30 um
N
X-PU
Lo icDie
Memory
stack
Bumps u Pillars.
40-250 um
BGA Substrate
2 5D Silicon
interposer
BGA bails
400-800 um
PCB
Source" Tectilinsights' Analysis
Рис. 14.43. 2.5D-crpyKTypa межсоединений промежуточной пластины с медными
токопроводящими отверстиями
TTV<5pm
Коробление < 2 pm/20 mm
Сопротивление изоляции — высокое
Оптическая прозрачность
Оптический вх./вых. (I/O)
Шероховатость поверхности < 5 нм
ТСЕ 3,2-8,0 ррт/С
Герметические переходные
отверстия по военной спецификации
Source: lechlinsights Analysis
Рис. 14.44. Материалы промежуточных пластин с медными токопроводящими
отверстиями (Interposers)
768 Глава 14. Технологии корпусирования микросхем
14.9. Специализированные радиационно-защитные
корпуса микросхем
14.9.1. Современные материалы и конструкции корпусов
с интегрированными элементами радиационной защиты
В настоящее время весьма остро стоит задача обеспечения высоких показателей
эксплуатационной надежности приборов и аппаратуры в условиях радиационного
воздействия (электронов, протонов, тяжелых заряженных частиц, рентгеновского и
гамма-излучения). Радиационная стойкостьаппаратуры определяет срок ее активного
использования и безотказной работы. Это особенно актуально для радиоэлектронных
систем, входящих в состав бортовой аппаратуры космических аппаратов. Особенно
это важно учитывать при создании новых поколений космических аппаратов (КА),
т.к. повышение уровня их эксплуатационной надежности вусловияхдлительного
пребывания во внеземных условиях является едва ли не самым существенным фа кто ром.
Еще на заре космической эры было установлено, что различные электронные
устройства выходят из строя в космосе значительно раньше и чаще, чем их аналоги
в обычных земных условиях. Это обусловлено тем, что на орбите эти устройства
находятся под интенсивным воздействием на них различных видов ионизирующего
излучения, основными источниками которого являются галактические космические
лучи, солнечный ветер и пояса Ван Аллена [20].
Как известно, основными поражающими факторами радиационного пояса
Земли являются солнечные вспышки (потоки протонов) и мощные магнитные
бури (потоки электронов). Основной диапазон энергетического спектра протонов
находится в интервале от I до 10 МэВ, электронов отО, I до 1,4 МэВ.
Соотношение между проникающими способностями протонов с энергиями
Е —10—50 МэВ и электронов с энергиями Е — 1—5 МэВ для Z — 3—80 можно
описать выражением [21]:
E = \5xEOJS. (14.2)
ре v '
Для прохождения необратимых изменений в полупроводниковых приборах
поглощенные дозы радиации должны составлять Ю5— Ю6 рад и более.
Одним из перспективных решений при создании радиационно-стойкой
элементной базы является создание специальных корпусов с интегрированными в них
радиационно-защитными экранами. Интегрированная радиационная защита(ИРЗ)
позволяет значительно повысить предельную дозу ионизирующего излучения
кристаллов путем экранирования.
Эффективность такой защиты кристалла от воздействия радиации зависит
от параметров орбиты, на которой он будет использоваться, и может отличаться
в сотни раз. Зона электронных ловушек GEO — высота 36 000 км, зона протонных
ловушек МЕО — высота 2000—10 000 км, зона протонных ловушек высота LEO —
высота 500-800 мкм [21].
Так, на спутниковой орбите GEO корпуса с ИРЗ позволяют в 600 раз повысить
накопленную дозу, обеспечивая компонентам возможность выдерживать излучение
более 100 крад.
14.9 Специализированные рабиационно-защитные корпуса микросхем 769
При использовании электронного устройства на орбите МЕО, где
преобладающими частицами являются протоны, корпуса с ИРЗ позволяют усилить защиту
кристалла от жесткого космического излучения до 4 раз
Также использование корпусов с РЗЭ позволяет обеспечить защиту от
рентгеновского излучения в пределах 1,3—1,5 раза [22].
Применение комбинаций технических решений с использованием радиаии-
онно-защищающих корпусов позволяет разработчикам интегральных микросхем
с большей долей вероятности достичь необходимых результатов.
В качестве экранов с целью повышения их защитных свойств, используются
материалы, созданные в виде пространственных структур, состоящих из отдельных
слоев двух (или более) гомогенных металлов с различным атомным номером Z
Объединение в одной гетерогенной структуре веществ с малым и большим Z
создает условия для многократного отражения частиц и — у-квантов от
поверхностей контакта слоев этих веществ и возвращение фотонов в слои, заполненные
высокопоглащающим веществом, не выходя за внешние пределы структуры
Благодаря своему специфичному строению, такая структура является своеобразной
ловушкой для фотонов.
Отечественное предприятие ЗАО «Тестприбор» с 2014 года освоило выпуск двух
типов корпусов, снабженных радиационно-защищающими экранами: 100-выво-
дной CQFP и 144-выводной CQFP
Конструкция корпусов изображена на рис 14 45 и 14 46, основные технические
характеристики приведены в табл. 14.6 [21]
Рис. 14.4S. Специализированный 100-выводной пленарный металлокерамическии
корпус с интегрированными радиационно-защитными экранами Корпус
герметизируется шовно-роликовой сваркой крышкой на основе сплава
29НК
Рис. 14.46. Специализированный 144-выводной пленарный металлокерамическии
корпус с интегрированными радиационно-защитными экранами
770 Глава 14. Технологии корпусирования микросхем
Таблица 14.6. Основные технические характеристики корпусов с радиационной защитой
Наименование параметра
Число выводов
Шаг выводов, мм
Габариты тела корпуса, мм
Размер монтажной площадки, мм
Глубина монтажного колодца, мм
Способ герметизации
Расположение выводов
Конструктивные особенности
Покрытие металлизированных
поверхностей и металлических
частей основания
Покрытие крышки
Сопротивление изоляции, Ом
Электрическая прочность
изоляции (макс, испытательное
напряжение), 8
Сопротивление токопроводящих
элементов, Ом
Емкость проводников (между МП
и каждым выводом и ободком и
каждым выводом), пф
Емкость между соседними
выводами, пф
Обеспечиваемый уровень защиты
от радиации (макс, поглощенная
доза) в условиях космического
пространства, крад
100-выводной планарный
МК корпус
100
144-выводной планарный
МК корпус
144
0,5
< 18,65x18,65x5,06
> 7,5x7,5
< 24,20x24,20x4,35
> 12,5x12,5
0,5±0,05
Шовно-роликовая сварка
Пайка
Равномерно по четырем сторонам корпуса
Ободок электрически соединен
с выводом № 100.
Нижний защитный экран (МП)
и верхний защитный экран
электрически соединены
с выводом № 1
Нижний защитный экран (МП)
электрически соединен
с выводом № 1.
Верхний защитный экран
(крышка) электрически соединен
с выводом № 144
Н23л.1,8 (никель 2 мкм, золото 1,8 мкм)
Хим. НЗ
-
> 109
>200
<1.0
<2,0
<2,0
> 100
Корпус герметизируется методом пайки верхним защитным экраном припоем
на основе сплава золота при температуре 280—320 °С.
Принципиальной разницей в конструкции этих корпусов является способ их
герметизации. Конструкция корпуса 100-выводного предусматривает герметизацию
методом шовно-роликовой сварки, а конструкция корпуса 144-выводного
предусматривает герметизацию методом пайки верхним защитным экраном с применением
припоя на основе сплава золота при температуре 280—320 °С. В обоих вариантах
исполнения корпусов нижний защитный экран выполняет роль монтажной
площадки для установки кристалла, что позволяет в значительной степени понизить
тепловое сопротивление корпуса.
Ряд зарубежных компаний при производстве радиационно-стойкой
элементной базы для военной и космической техники и систем вооружений уже активно
использует корпуса с интегрированными в них защитными экранами собственной
оригинальной конструкции: Maxwell (США) (рис. 14.47я),Ас1:е1(США)(рис. 14.476),
3D Plus (Франция) (рис. 14.47е).
14.9 Специализированные радиационно-защитные корпуса микросхем
Керамическое основание
| Верхний защитный экран I Кристалл
I
Пластина 29НК I Нижний защитный экран
Выводы корпуса
а)
Место припайки крышки корпуса
верхний защитный экран (крышка корпуса)
I
т]
Керамическое основание корпуса Нижний защитный экран
б)
Керамическая
крышка
I Ободок
Керамическое
основание
I Место припайки керамической крышки
Место припайки металлической крышки
в)
Рис. 14.47. Конструкции корпусов ИМС с интегрированными в них защитными
экранами: конструкция корпуса с РЗЭф. Maxwell (a), конструкция корпуса
с РЗЭ ф Actel (б), конструкция корпуса с РЗЭ ф 3D Plus (в)
В перечень производимой фирмой Maxwell продукции входят радиационно-
стойкие микропроцессоры, микросхемы памяти, логические устройства, ЦАП, АЦП,
одноплатные компьютеры для военного и космического применения Вся
продукция производится по идеологии COTS (Commercial-Off-The-Shelf), основанной на
внедрении коммерческих технологий в сферу систем военного и специального
назначения. Такой подход позволяет использовать доступные на рынке коммерческие
компонент, значшельноснижая финансовые jarpaibi насгсщии разрабо! ки военных
и космических систем Радиационная стойкость коммерчески доступных кристаллов
обеспечивается в основном путем применения специальных защитных экранов.
Следует отметить тот факт, что корпуса с интегрированными в них защитными
экранами производства Actel, 3D Plus и Maxwell предназначены для герметизации
772 Глава 14. Технологии корпусирования микросхем
внутреннего объема только методом пайки. Поэтому применение методов
локальной защиты, в частности создание специальных корпусов с интегрированными
в них радиационно-защитными экранами, является одним из перспективных
направлений разработки радиационно-стойкой радиоэлектронной аппаратуры.
Подобные технологии позволяют использовать дешевые кристаллы микросхем
коммерческого и индустриального классов вместо дорогих радиационно-стойких,
что дает разработчикам возможность снизить себестоимость бортового
оборудования и расширить номенклатуру применяемых компонентов.
Сегодня для повышения радиационной стойкости радиоэлектронной
аппаратуры используют следующие подходы [17]:
— технологический (применение специализированных технологических
процессов и материалов при изготовлении интегральных микросхем (ИМС) и
других компонентов бортовой аппаратуры);
— конструктивный (специализированные корпуса ИМС, методы локальной
защиты);
— схемотехнический (методы мажоритирования и др.);
— моделирование радиационных эффектов (на стадии проектирования ИМС).
Конструкционная защита не является альтернативой перечисленным методам,
а служит лишь дополнительным способом снижения радиационной нагрузки на
все объекты, находящиеся на борту космических аппаратов (КА). Однако при
использовании стандартных материалов конструкционной защиты (алюминия и его
сплавов) сохраняется достаточно высокий уровень радиационного воздействия,
поэтому для наиболее уязвимых элементов рекомендуется локальная защита.
Локальная защита представляет собой специальный дополнительный экран,
предназначенный для защиты критичных узлов и элементов аппаратуры.
Применение такого экрана не влечет за собой серьезного увеличения массы или габаритов
блоков КА, является одним из наиболее эффективных и экономичных подходов
к обеспечению радиационной защиты ИМС. Перспективное направление развития
методов локальной защиты ИМС — создание новых типов корпусов с
интегрированными в них экранами радиационной защиты (ЭРЗ).
Применение коммерческих кристаллов ИМС и полупроводниковых приборов
в военных и гражданских космических системах стало возможным после того, как
экспериментальным путем была доказана эффективность экранирования с
использованием защитных материалов [21]. Локальное экранирование ИМС было
предложено в 1979 году, а исследования, подтверждающие его эффективность,
проведены в 80-х годах в США.
Эффект воздействия радиации на элементы и аппаратуру КА определяется
типом излучения, энергией, интенсивностью и проникающей способностью
первичных и вторичных частиц в объеме вещества. ЭРЗ эффективны для защиты
электронной аппаратуры от воздействия мягкой компоненты космического
излучения (электронов, протонов), не способной глубоко проникать в вещество.
Что касается ионизирующих излучений с более высокой проникающей
способностью (рентгеновское излучение, гамма-излучение, мюоны, тяжелые заряженные
частицы (ТЗЧ) и др.), то защита электронных систем посредством экранов менее
эффективна. Следует отметить, что с помощью одного метода невозможно обеспе-
14.9. Специализированные радиационно-защитные корпуса микросхем 773
чить достаточный уровень защиты оборудования КАот всего спектра космических
воздействий. При этом ЭРЗ предохраняют элементы космических аппаратов от
накопительной (дозовой) составляющей радиационной нагрузки, в то время как
высокоэнергетические частицы, в том числе ТЗЧ, создающие одиночные
радиационные эффекты, имеют вероятностный характер воздействия и требуют других
способов повышения радиационной стойкости.
14.9.2. Экспериментальные исследования экранов радиационной защиты
на основе различных материалов
Материалы и технологии для ЭРЗ разрабатывают как российские, так и зарубежные
производители [22—33]. Известны такие технологии создания защитных покрытий,
как RAD-COAT (Space Electronics Inc., США), RAD-PAK (Maxwell Technologies,
США), WALOPACK (3D-Plus, Франция), X-Ray (Actel, США). Для защиты ИМС
в составе космического аппарата от воздействия ионизирующего излучения
зарубежные компании предлагают ряд конструкций корпусов.
Поданным компании Maxwell Technologies, технология RAD- РАК обеспечивает
уровень стойкости не менее 100 крад по отношению к эффекту поглощенной
дозы [25—29]. Принципиально важно, что эффективность такой защиты существенно
зависит от параметров орбиты, сроков эксплуатации и компоновки КА.
Как показали недавние исследования, наибольшими защитными свойствами
от радиационного воздействия обладают многослойные структуры и
композиционные материалы, которые позволяют снизить дозовые нагрузки на элементы
аппаратуры КА в несколько раз при сокращении массогабаритных
характеристик [27—28]. К таким ЭРЗ относятся материалы WALOPACK, представляющие
собой структуры с чередующимися слоями керамики А1203 и порошкообразного
вольфрама. В работах [31—33] показано, что для геостационарной орбиты (I СО)
наиболее эффективна трехслойная композиция защиты, в которой материал с
высоким атомным номером Zpacпoлaгaeтcя между слоями материала с низким Z,
в частности, композиция AI-W-AI.
По конфигурации и размерам ЭРЗ должны соответствовать стандартным
корпусам ИМС. С этой точки зрения, универсальной является технология нанесения
защитных покрытий RAD-COAT, которая, в отличие от технологий RAD-PAK и
WALOPACK, не привязана к конструкции стандартного корпуса ИМС. Покрытия
типа RAD-COAT изготавливают на основе пластичной матрицы с наполнителем
в виде порошка вольфрама. Однако с учетом плотности этих покрытий (13 г/см3)
можно предположить, что по эффективности они уступают защите типа RAD-PAK
и WALOPACK.
В 2014 году компанией «ТЕСТПРИБОР» (Москва) были начаты работы по
созданию собственной оригинальной конструкции корпусовс интегрированными
в них радиационно-защитными экранами. На первом этапе были проведены
исследования перспективных материалов для ЭРЗ, обеспечивающих максимальную
эффективность защиты при оптимальных массогабаритных характеристиках и
согласованных по температурному коэффициенту расширения (ТКР) с материалами,
используемыми для изготовления металлокерамических корпусов ИМС (сплав
774 Глава 14. Технологии корпусирования микросхем
29НК и керамика А1203). Результаты выполненных компьютерных расчетов
коэффициентов ослабления потоков протонов и электронов ЭРЗ для ряда космических
орбит были сопоставлены сданными эксперимента.
Для исследований изготовили образцы ЭРЗ в виде пластин разной толщины
на основе чистых металлов (вольфрама, тантала, меди и алюминия), композитов
системы W-Cu, а также покрытий сплавов Bi-Al, керамики А1203 и сплава системы
Fe-Ni-Co (29HK). Образцы экранов тестировались для электронов и протонов
радиационных поясов Земли (РПЗ) на моделирующих установках. Облучение
электронами осуществлялось на ускорителях электронов ЭЛУ-4 (энергия
электронов 4 МэВ)(НПЦ НАН Беларуси по материаловедению, г. Минск), а также У-31/33
(2,2 МэВ) и «РЭЛУС» (3,6 МэВ) (АО «ЭНПО СПЭЛС», г. Москва). Для
уменьшения энергии электронов до 1,6 1,8 МэВ па ускорителе ЭЛУ 4 между мишенью и
окном вывода электронов устанавливалась алюминиевая пластина толщиной 5 мм.
Облучение протонами проводилось на ускорителе протонов с перестраиваемой
энергией (г. Протвино). Использовались следующие значения энергии протонов:
50,70, 100, 150 и 200 МэВ.
Поглощенная доза определялась как детекторами ИС-7, так и по изменению
вольтамперных характеристик (ВАХ) р-канальных МОП-транзисторов. Детекторы
ИС-7 — стандартные средства дозиметрии в АО «ЭНПО СПЭЛС» при проведении
испытаний на радиационную стойкость. Их погрешность не превышает 15%.
В качестве тестовых образцов использовались транзисторные МОП-структуры
(элементы логических КМОП ИМС IN74AC04N), изготовленные в ОАО
«Интеграл» по стандартной эпитаксиально-планарной технологии с индуцированными
каналами р-типа (длина канала L = 2,0 мкм, ширина W= 50,0 мкм).
Параметры тестовых МОП-структур измерялись до и после каждой дозы
облучения с помошью измерителя параметров полупроводниковых приборов
ИППП-1/6. Погрешность измерений составляла +5%. Эффективность
экранирования определялась по изменению ВАХ, в частности, порогового напряжения [/||0р
МОП-структур, расположенных за экраном и без экрана. Значения коэффициента
экранирования К3 тестовых структур рассчитывали из соотношения:
*э = /УАю, (|4-3>
где Dtl — доза параметрического отказа тестовой приборной структуры за защитным
экраном, Dllo — доза параметрического отказа тестовой приборной структуры без
экрана. Параметрический отказ фиксировался при изменении порогового
напряжения Л£/|Юр = 0,1 В.
При использовании дозиметров ИС-7 эффективность экранирования также
определялась по отношению поглощенной дозы, измеренной без экрана, к
поглощенной дозе за экраном.
Для перевода флюенса (интегральной плотности потока) электронов в
накопленную дозу применялись следующие соотношения: I крад=31010 эл/см2;
1-Ю12 эл/см2 =33 крад.
С помощью программы GEANT4 были выполнены расчеты поглощенной
дозы радиации в расположенном за защитными экранами и без экрана кристалле
14.9. Специализированные радиационно-защитные корпуса микросхем 775
кремния, облученном протонами с энергией от 0,04 до 500 МэВ. Как показали
результаты исследования ЭРЗ на основе различных материалов, по габаритным
и стоимостным параметрам наиболее подходящим материалом является
вольфрам [22]. Для изменения ТКР к нему добавляют примеси других металлов, в
частности, меди. Получаемый таким образом композит W-Cu имеет нужные
технологические качества для изготовления ЭРЗ, интегрированных в металлокерами-
ческие корпуса ИМС. Исследования защитных свойств образцов ЭРЗ на основе
композиционного материала W-Cu, керамики А1203 и сплава системы Fe-Ni-Co
(29НК) при облучении потоками электронов с энергией 1,6—1,8 МэВ тестовых
структур р-канальных МОП-транзисторов показали, что по мере увеличения
толщины элементов металлокерамических корпусов ИМС повышается коэффициент
эффективности экранирования (табл. 14.7). Экраны на основе керамики А1203 могут
обеспечить требуемый уровень защиты ИЭТ при толщине более 3 мм, экраны из
сплава 29Н К —более 1,5 мм. Однако увеличение толщины керамического корпуса
в большинстве случаев не представляется возможным как с точки зрения габаритов,
так и требуемого уровня теплоотвода.
Однако оказалось, что более эффективно интегрировать в корпуса
микросхем дополнительные экраны на основе композиционного материала W-Cu
(см. табл. 14.7). Уже при толщине ЭРЗ d = 0,6 мм достигаются значительно более
высокие радиационно-защитные свойства, чем у экранов, изготовленных на основе
сплава 29НК или керамики А1203. Тем не менее чрезмерное наращивание толщины
пластин W-Cu также не дает существенного выигрыша в радиационно-защитных
свойствах ЭРЗ как от электронного, так и протонного облучения. Вероятнее всего,
это обусловлено увеличением тормозного излучения, которое обладает высокой
проникающей способностью. Установлено, что для защиты от электронов и
протонов РПЗ оптимальная толщина экранов на основе W-Cu в диапазоне 0,9— 1,2 мм.
Таблица 14.7. Защитные свойства образцов радиационно-защитных экранов на основе композиционного
материала W-Cu, керамики А1203 и сплава системы Fe-Ni-Co (29HK) [21]
W-Cu (p = 16,6 г/см3)
d, см
4,, г/см2
Кэ
0,06
1,06
96
0,09
1,51
130,8
0,12
2,01
142,3
0,15
2,47
155,8
А1203(р = 3,62 г/см3)
d, см
4,, г/см2
Кэ
0,093
0,337
2,3
0,181
0,655
6,9
0,271
0,981
36,2
0,364
1,317
103,8
0,456
1,651
126,9
0,545
1,973
140,3
29НК(р = 8,4 г/см3)
d, см
4,, г/см2
Кэ
0,05
0,42
4,2
0,075
0,63
9,6
0,10
0,84
21,9
0,15
1,26
115,4
0,20
1,68
130,7
0,25
2,1
138,5
Расчет Кэ выполнен для D ю = 2,6-10'2 см:; dM = р х d [г/см2], где d — толщина
образца, dM — массовая толщина, р — плотность материала.
Результаты испытаний для ЭРЗ на основе W-Cu были подтверждены в АО
«ЭНПОСПЭЛС».
776 Глава 14. Технологии корпусирования микросхем
Результаты компьютерного моделирования коэффициента эффективности
экранирования ЭРЗ на основе W-Cu толщиной 1,2 мм от электронов и протонов
с разной энергией показали, что данный тип ЭРЗ весьма эффективно ослабляет
излучение электронов РПЗ во всем диапазоне энергии — порядок величины К3
изменяется в диапазоне от Юдо 104(табл. 14.8) [21]. Для протонов космического
пространства (КП) с энергией менее 30 МэВ защитный экран обеспечивает ослабление
поглощенной дозы в I03— 106раз, для протонов с энергией вдиапазоне 30-100 МэВ
наблюдается усиление поглощенной дозы за защитным экраном в два-три раза.
Использовать защитный экран для протонного излучения с энергией более 100 МэВ
неэффективно. Сдельные потери энергии протонов возрастают по мере уменьшения
энергии частиц, причем особенно резко перед остановкой в веществе [21]. Этим
обусловлено наблюдаемое уменьшение значения К,^ ниже единицы для протонов
с энергией вдиапазоне 30—100 МэВ (см. табл. 14.8) [21].
Таблица 14.8. Результаты компьютерного моделирования коэффициента эффективности экранирования
ЭРЗ на основе W-Cu толщиной 1,2 мм от электронов и протонов с различной энергией
Электроны
Ер, МэВ
0,5
1,0
1,5
2,2
2,5
3,0
3,6
4,0
5,0
6,0
Кэ
Макс*
39524,3
4753,6
1385,1
948,5
460,0
324,3
202,3
34,3
5,9
Ер, МэВ
3
5
7
10
12
15
17
20
22
26
Протоны
К3
38214695,96
2918577,01
1113847,86
606568,38
264503,06
184863,02
110060,02
38051,11
22194,03
12995,70
Ер, МэВ
28
30
31
32
33
34
35
36
38
40
*э
10586,32
7554,69
34,92
0,90
0,46
0,33
0,30
0,39
0,50
0,57
* Максимальная величина коэффициента ослабления означает, что за защитный экран не
проходит ни один электрон с такой энергией.
Таблица 14.9. Эффективность экранирования ЭРЗ электронов и протонов РПЗ для различных типов орбит
космического пространства
Тип орбиты
Круговая полярная
орбита
ГСО
ГЛОНАСС
ВЭО
МКС
Электроны РПЗ
К3
Минимум
солнечной
активности
51375
152 537
38 759
45 941
9 289
Максимум
солнечной
активности
2 384
152 582
47 244
146 137
59 887
Протоны РПЗ
Кэ
Минимум
солнечной
активности
4
_*
_*
270
6
Максимум
солнечной
активности
4
_*
_*
273
3
* Протоны РПЗ для данных орбнт ослабляются защитным экраном, а также защитой
0,1 г/см2 AI.
14.9 Специализированные рабиационно-защитные корпуса микросхем 7 7 7 1)1
Из результатов расчета значений коэффициента эффективности экранирования
АГЭ для ЭРЗ на основе композита W-Cu толщиной 1,2 мм для потоков электронов
и протонов КП на различных типах орбит видно, что защитный экран ослабляет
суммарную поглощенную дозу от заряженных частиц как минимум на порядок
(табл. 14.9, 14 10) [21] При этом ЭРЗ являются наиболее эффективными для
орбит ГСО, ГЛОНАСС и ВЭО (высокоэллиптическая орбита) с большим вкладом
электронов Применение ЭРЗ для орбит с большим вкладом протонов (орбита
МКС и круговая полярная орбита) менее эффективно
Таблица 14.10. Суммарные значения коэффициента эффективности экранирования ЭРЗ электронов
и протонов РПЗ для различных типов орбит космического пространства
Тип орбиты
Круговая полярная орбита
ГСО
ГЛОНАСС
ВЭО
МКС
к,
Минимум солнечной
активности
39
152 537
38 759
484
12
Максимум солнечной
активности
8
152 582
47 244
1266
533
14.9.3. Корпуса для микросхем с ЭРЗ на основе композитного
материала W-CU
Специалистами также были спроектированы новые корпуса для ИМС с
интегрированными в них радиационно-защитными экранами, выполненными на основе
композитного материала W-Cu.
Исследовались два варианта металлокерамического корпуса, которые
различаются методами герметизации «подкорпусного» пространства (рис. 14 48) В первом
случае герметизация осуществляется методом пайки (рис. 14.48я) а во втором —
методом шовно-роликовой сварки (рис 14 486)
\
а) б)
Рис. 14.48. Варианты металлокерамического корпуса с интегрированным ЭРЗ на
основе композитного материала W-Cu: 100-выводной пленарный корпус
с герметизацией пайкой (а) 144-выводной пленарный корпус с
герметизацией шовно-роликовой сваркой (б) |211
778 Глава 14. Технологии корпусирования микросхем
Компания «Тестприбор» разработала также материалы и технологию, которые
используются для изготовления корпусов нового поколения электронной
компонентной базы, применяемой в аппаратуре ракетной и космической техники для
обеспечения повышенных требований к радиационной устойчивости.
Применение корпусов с интегрированной радиационной защитой позволяет:
— обеспечить повышенную радиационную стойкость ИМС, электронных
компонентов и аппаратуры;
— использовать электронные компоненты коммерческого и индустриального
классов для космических приложений;
— расширить номенклатуру применяемых ИМС и тем самым снизить затраты
на комплектацию при производстве космической аппаратуры;
— обеспечить снижение весовых и габаритных параметров по сравнению со
стандартными методами конструктивной защиты.
Литература к главе 14
1. Белоус А.И., Солодуха В.А., Шведов СВ. Основы конструирования
высокоскоростных электронных устройств. Краткий курс «белой магии». — М.: Техносфера,
2017.-872 с.
2. Belous A., Saladukha V High-Speed Digital System Design. Art, Science and
Experience». — Springer Nature, Switzerland AG, 2020.
3. Нисан А. Восемьтенденций, которые изменят электронику. Технологии вэлектрон-
ной промышленности. — 2011. — № 2.
4. International Technology Roadmap for Semiconductors. Assembly and packaging. 2016.
5. Eloy J. Look for MEMS sector to double revenues, triple units shipped by 2015 // M EMS
Trends. -2010. - № 3.
6. Brizoux M., Grivon A., Maia Filho W.C., Monier-Vinard E., StahrJ., Morianz M.
Industrial PCB Development Using Embedded Passive and Activ e Discrete Chips Focused
on Process and DfR. 2010.
7. www.3d-mid.de
8. www.harting-mitronics.ch
9. Викулов И. Корпусирование СВЧ-микросхем на пластине: технология,
преимущества, результаты // Электроника: НТВ. — 2009. — № 3. — С. 74—79 (http://www.
electronics. ru/files/article_pdf/0/article_203_853.pdf).
10. Chang-Chien P. et al. Low Temperature, Hermetic, High-yield Wafer-Level Packaging
Technology. — Northrop Grumman Technology Review Journal, Spring. Summer. —
2006. - V. 14. - № 1. - P. 57-78.
11. Yajima M. et al. High yield lntra-Cavity Interconnection Fabrication Method and
Characterization Methodologies. CS MANTECH Conference, May 14-17, 2007. Austin,
Texas, USA. P. 151-154.
12. Chang-Chien P. et al. MMIC Packaging and Heterogeneous Integration Using Wafer-
Scale Assembly. - CS MANTECH Conference, May 14-17, 2007. Austin, Texas, USA.
P. 143-146.
13. Bonnet B. etal. 3D Packaging Technology for Integrated Antenna Front-Ends. —
Proceedings of the 38th European Microwave Conference, Oct. 2008. Amsterdam, the Netherlands.
P. 1569-1572.
Литература к главе 14 779
14. Ingram В. VWerCap-packaged Amplifiers Drive Innovation into RF Designs// Microwave
Journal. Dec. - 2008. - V. 51. - P. 114, 116, 118.
15. RF Newsletter, Millimeter Wkve Special, Nov. 2008. www.bfioptilas.com/wafercap
16. http://mykonspekts.ru/l-151736.html
17. Белоус A.M., Мерданов М.К., Шведов С. В. СВЧ-электроника в системах
радиолокации и связи: техническая энциклопедия: в 2 кн. — М.: Техносфера, 2016. — 1415 с.
18. Бондарь Д. Мощные СВЧ-транзисторы и корпуса для российского и зарубежных
рынков// Электронные компоненты. — 2013. — № 1. — С. 1—6.
19. Дидилев С. Особенности использования золота и алюминия в мощных СВЧ-
транзисторах, работающих в импульсном режиме // Компоненты и технологии. —
2010.-№ 5.-С. 15-18.
20. Ионизирующие излучения космического пространства и их воздействие на
бортовую аппаратуру космических аппаратов/Под ред. ГГ. Райкунова. — М.:Физматлит,
2013.-256 с.
21. Василенков Н., Максимов А., ГрабчиковС. Ластовский С. Специализированные
радиационно-защитные корпуса для изделий микроэлектроники//Электроника:
НТБ. - 2015. - № 4. - С. 50-56.
22. Богатырев Ю., Василенков Н., Грабчиков С. и др. Экраны локальной
радиационной защиты изделий микроэлектронной техники // Вопросы атомной науки
и техники. — 2014. — Вып. 4. — С. 53—56 (Физика радиационного воздействия на
радиоэлектронную аппаратуру).
23. Ефремов Г., Епифановский И., Ширяев А. и др. Новые материалы для локальной
радиационной защиты // Физика и химия обработки материалов. — 2003. — № 1.
24. Заболотный В., Старостин Е., Кочетков А. Оптимальные составы для локальной
защиты бортовой электроники от космической радиации // Физика и химия
обработки материалов. — 2008. — № 5.
25. www.spaceelectronics.com
26. www.maxwelltechnologies.com
27. www.3d-plus.com/radiation-assurance.php
28. Гульбин В. Разработка композиционных материалов, модифицированных нанопо-
рошками, для радиационной защиты в атомной энергетике. — IX Всероссийская
конф. Физико-химия ультрадисперсных наносистем — 2010, г. Ижевск.
29. SprattJ., Passenheim В., Leadon R. Effectiveness of 1С Shielded Packages Against Space
Radiation// IEEE Trans. Nucl. Sci. - 1997. -Vol. 44. - P. -2018-2025.
30. Adams L., Nickson R., Kelleher A. A Dosimetric Evaluation of the RAD-PAK™ Using
Mono-Energetic Electrons and Protons. RADECS, 1995 // IEEE Trans. Nucl. Sci. —
1996. - Vol. 43. - P. 449-452.
31. Millward D., Strobel D. The Effectiveness of RAD - РАК™ ICs for Space Radiation
Hardering// Proc. of 40-th ECTEC conference, Las Vegas, May 1990.
32. Fan W, Drumm C, Boeske S. Shielding Considerations for Satellite Microelectronics //
IEEE Trans. Nucl. Sci. - 1996. - Vol. 43. - № 6. - P. 2790-2796.
33. Mangeret R., Carriere Т., Beacour J. Effects of Material and/or Structure on Shielding of
Electronic Devices// IEEE Trans. Nucl. Sci. - 1996. - Vol. 43. - № 6. - P. 2665-2670.
34. Тихомиров К. Актуальные проблемы надежности паяныхсоединений поверхностного
монтажа//Технологии в электронной промышленности. — 2016. — № 8. — С. 43—47.
35. I PC-SM-785 USA «Руководство по ускоренным испытаниям на надежность паяных
соединений поверхностного монтажа».
780 Глава 14. Технологии корпусирования микросхем
36. EngelmaierW. Wear-Out System Reliability with Multiple Components and Load Levels//
Global SMT & Packaging. - July 2008. - Vol. 8. - № 7.
37. IPC-D-279 «Руководство по проектированию надежных модулей на печатных
платах, собираемых по технологии поверхностного монтажа».
38. Шавловский И.В., Иванов Н.Н., Ивин В.Д., Алексеев С.А. Оценка показателей
надежности паяных соединений при поверхностном монтаже // Сборник
научных трудов аспирантов, соискателей и студентов магистерской подготовки ОАО
«Авангард». — Вып. 3. — СПб, 2011.
39. Иванов Н.Н., Ивин В.Д., Шавловский И.В., Дзюбаненко СВ., Дедовских И.А.,
Алексеев С.А., Глебко А.С., Петров Е.В., Федоров С.С. Комбинированная пайка
компонентов ВСА с бессвинцовыми шариковыми выводами // Сборник научных
трудов аспирантов, соискателей и студентов магистерской подготовки ОАО
«Авангард». — Вып. 2. — СПб, Аграф+, 2010.
40. Надежность электрорадиоизделий. РД В 319.01.2098. Справочник, разработанный
22 ЦН И И И МО при участии РН И И «Электронстандарт» и АО «Стандарт-электро».
(Версия АСРН). 2006.
41. Lau J.H. Solder joint reliability theory and applications. NY, \&n Nostrand Reinhold,
1991.
42. Subramanian K.N. Lead-free Solders: Materials Reliability for Electronics Edited. John
Wiley and Sons Ltd., 2012.
43. Tu K.N. Solder Joint Technology: Materials, Properties and Reliability. Springer Science
Business Media. LLC. NY, 2007.
44. ГОСТ Р 56427-2015 «Пайка электронных модулей радиоэлектронных средств.
Автоматизированный смешанный и поверхностный монтаж с применением
бессвинцовой и традиционной технологий. Технические требования к выполнению
технологических операций».
45. Liang Y.H., Мао Н., Yan Y.G., Lee J.К. Study on Solder Joint Reliability of Fine Pitch
CSP. IPC APEX EXPO Conference Proceedings.
46. Soret C. Archives des Sciences Physiques et Naturelles. Geneve 3. 1879.
47. Huang A.T, Gusak A.M., Tu K.N., Lai YS. Applied Physics Letters 88. 2006.
48. Chen C, Hsiao H.-Y, Chang Y.-W, Ouyang F, Tu K. N. Thermomigration in solder
joints. Materials Science and Engineering R73. 2012.
49. Dandu P., Fan X.J., LiuY, DiaoC. Finite element modeling on electromigration of solder
joints in wafer level packages. Microelectronics Reliability 50. 2010.
50. Dr. Leidecker H. NASA Goddardjay Brusse. OSS Group, Inc. April 2006.
51. Andrae A.S.G. Global Life Cycle Impact Assessmentsof Material Shifts. — Springer-Vferlag,
London Limited, 2010.
КНИГИ ИЗДАТЕЛЬСТВА
«ТЕХНОСФЕРА» МОЖНО ПРИОБРЕСТИ:
В магазинах:
В городах России:
г. Москва
Сеть магазинов «Новый книжный»
www.nkl.ra
Торговый дом «Бибтио-Глобус»,
ст. м. Лубянка, ул. Мясницкая, 6
тел 8(495)781-19-00.624-46-80
«Московский дом книги»,
ст. м Арбатская ул Новый Арбат 8
тел 8(495) '789-35-91
«Дом книги на Спартаковской».
ст. м. Бауманская ул Спартаковская 23
тел 8(499)400-41-06
«Молодая гвардия», ст.м. Полянка
ул Б. Полянка, 28
тел. 8(499) 238-50-01
«Дом технической книги»
ст. м. Ленинский проспект
Ленинский проспект, 40
тел. 8(499) 137-60-38
«Дом медицинской книги».
Комсомольский проспект 25
тел. 8(495) "89-35-91
(495)789-31-14
МГУ химический факультет (корп 3)
киоск ПБОЮЛ Макарова О.В.
ГСП-1 Ленинские горы
Ближнее зарубежье:
г. Минск
ИП Юзвук Наталья Николаевна
тел 375-17-294-54-65
Сеть магазинов «Новый книжный»
www.nkl.ra
г. Санкт-Петербург
«Санкт-Петербургский дом книги»
(Дом Зингера) Невский пр.,28
Книготорговая сеть
«Академическая литература»
тел. (812) 329-10-29
г. Новосибирск
Книжный магазин «Консул»
ул Разъездная 16
тел. (383)217-45-40
г. Красноярск
Магазин АКАДЕМКНИГА
просп Мира, 66
academbook@ksc krasn.ru
Ин эрмация о новинках:
www. technosphera. ru
■ наложенным платежом
(заказы принимаются
no e mail, no почте)
■ по безналичному расчету
(за e-mail,
по ых
реквизитов юридищ лица)
г. Харьков
Гуманитарный центр
«Литера Нова»
тел 057-731-41-69
Как заказать наши книги?
Попоч™- <">«»°
Мпсква, а/я 91
33-46
ispnera.ru
sa es cocecnnospnera ru