Автор: Белоус А.И. Емельянов В.А. Турцевич А.С.
Теги: электротехника микрорадиоэлектронная аппаратура микроэлектроника схемотехника
ISBN: 978-5-94836-307-3
Год: 2012
Текст
А.И. Белоус, В.А. Емельянов, А.С. Турцевич
основы
СХЕМОТЕХНИКИ
УСТРОЙСТВ
ТЕХНОСФЕРА
УДК 621.317
ББК 32.844.1
Б43
Б43 Белоус А.И., Емельянов В.А., Турцевич А.С.
Основы схемотехники микроэлектронных устройств
Москва:
Техносфера, 2012. - 472 с. ISBN 978-5-94836-307-3
В книге представлен анализ особенностей работы, методы проектирования и
основы практического применения цифровых микросхем в составе современных
микроэлектронных устройств, предложен большой набор эффективных схемотех-
нических решений базовых элементов для реализации требований, предъявляемых
к микроэлектронным устройствам, приведено детальное описание принципов
работы и правил применения современных базовых элементов в составе
микроэлектронных устройств.
Издание ориентировано на широкий круг инженерно-технических работников,
учёных, студентов и аспирантов, специализирующихся в области разработки,
организации производства и эксплуатации радиоэлектронной бытовой, промыш-
ленной и специальной техники, информационно-коммуникационных, телекомму-
никационных и навигационных применений, использующих современные
микроэлектронные устройства.
УДК 621.317
ББК 32.844.1
© 2012, А.И. Белоус, В.А. Емельянов, А.С. Турцевич
© 2012, ЗАО «РИЦ «Техносфера»,
оригинал-макет, оформление.
ISBN 978-5-94836-307-3
Содержание
Предисловие Ж.И. Алфёрова..........................................8
Предисловие.......................................................10
Введение..........................................................14
Глава 1. Физические основы работы полевых транзисторов............17
1.1. Физические основы работы субмикронных МОП-транзисторов....17
1.1.1. Типовая структура МОП-транзистора...................17
1.1.2. Глубина области обеднения...........................24
1.1.3. Определение величины заряда в слое инверсии.........25
1.1.4. Оценка толщины инверсионного слоя...................27
1.2. Анализ работы МОП-транзистора с длинным каналом...........28
1.2.1. Анализ влияния подложки на работу МОП-транзистора...28
1.2.2. Выражения для оценки значения допорогового тока.....28
1.3. Анализ физических процессов, происходящих в субмикронном
МОП-транзисторе.......................................... 31
1.3.1. Анализ физических эффектов, влияющих на пороговое
напряжение МОП-транзистора.................................32
1.3.2. Методы ограничения эффекта сквозного пробоя.........37
1.3.3. Эффект возникновения тока утечки стока МОП-транзистора,
обусловленный влиянием его затвора.........................38
Литература к главе 1...........................................39
Глава 2. Методы минимизации энергопотребления
микроэлектронных устройств........................................41
2.1. Основные тенденции изменения параметров энергопотребления
микроэлектронных устройств....................................41
2.2. Пути уменьшения величины рассеиваемой мощности в КМОП БИС 45
2.3. Основные источники рассеиваемой мощности в КМОП БИС........56
2.4. Мощность рассеивания КМОП-инвертора в режиме
сквозного тока................................................61
2.5. Динамическая мощность рассеяния КМОП-инвертора............63
2.6. Физические ограничения при проектировании маломощных
КМОП БИС.......................................................70
2.7. Конструктивно-технологические ограничения при проектировании
маломощных КМОП БИС............................................73
2.8. Схемотехнические ограничения при проектировании
маломощных КМОП БИС...........................................74
2.9. Системотехнические ограничения при проектировании
микромощных КМОП БИС..........................................76
Литература к главе 2...........................................80
Глава 3. Общая характеристика цифровых БИС........................83
3.1. Структурная организация цифровых БИС......................83
3.1.1. Общая структура цифровых БИС.........................83
4 Содержание
3.1.2. Структура внутренних элементов цифровых БИС...........84
3.1.3. Структура элементов согласования цифровых БИС.........91
3.2. Система основных параметров и характеристик цифровых БИС......101
3.2.1. Функциональные параметры цифровых БИС................101
3.2.2. Электрические параметры цифровых БИС.................101
3.2.3. Динамические параметры цифровых БИС..................103
3.3. Схемотехническое исполнение цифровых БИС...................105
3.3.1. Энергетические характеристики базовых ЛЭ цифровых БИС...105
3.3.2. Схемотехническое исполнение базовых ЛЭ цифровых БИС.....115
3.3.3. Методика выбора элементной базы цифровых БИС.........119
3.4. Влияние дестабилизирующих факторов на работоспособность
цифровых БИС...................................................120
3.4.1. Устойчивость цифровых БИС к электростатическому разряду.120
3.4.2. Устойчивость цифровых БИС к воздействию перегрузок...127
3.4.3. Зависимость электрических характеристик цифровых БИС
от режимов эксплуатации.....................................128
3.4.4. Устойчивость цифровых БИС к воздействию помех........130
3.5. Паразитные элементы и эффекты в цифровых БИС...............143
3.5.1. Паразитные транзисторные элементы в кристаллах
цифровых БИС................................................143
3.5.2. Эффект Миллера.......................................148
3.5.3. Эффект «защелкивания»................................150
3.5.4. Эффекты «горячих» носителей заряда...................155
Литература к главе 3............................................156
Глава 4. Схемотехника цифровых БИС на комплементарных
МОП-транзисторах...................................................157
4.1. Базовые логические элементы цифровых КМОП БИС..............157
4.1.1. Статические КМОП ЛЭ..................................157
4.1.2. Базовые ЛЭ динамической КМОП логики..................177
4.2. Элементы памяти цифровых КМОП БИС..........................192
4.2.1. Элементы памяти, тактируемые уровнем синхросигнала......192
4.2.2. Элементы памяти, тактируемые фронтом синхросигнала......198
Литература к главе 4............................................201
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах.........203
5.1. Цифровые БИС на биполярных транзисторах
с диодами Шоттки...............................................203
5.1.1. Базовые логические элементы ТТЛШ цифровых БИС........203
5.1.2. Базовые ЛЭ Шоттки транзисторной логики...............210
5.1.3. Базовые ЛЭ интегральной Шоттки логики................213
5.1.4. Базовые ЛЭ диодно-транзисторной логики с диодами
Шоттки......................................................217
5.2. Элементы памяти ТТЛШ БИС...................................217
5.2.1. Элементы памяти, тактируемые фронтом синхросигнала......218
5.2.2. Элементы памяти, тактируемые уровнем синхросигнала......226
Содержание 5
5.3. Схемотехника входных элементов согласования ТТЛШ БИС......229
5.3.1. Входные ЭС ТТЛШ БИС со стандартными ТТЛ входными
уровнями...................................................229
5.3.2. Входные ЭС ТТЛШ БИС с повышенной нагрузочной
способностью...............................................234
5.3.3. Входные ЭС ТТЛШ БИС с парафазными выходами.........235
5.3.4. Входные ЭС ТТЛШ БИС с памятью......................237
5.3.5. Входные ЭС ТТЛШ БИС с повышенной
помехоустойчивостью........................................240
5.3.6. Входные ЭС с преобразованием уровней сигналов.......247
5.3.7. Схемы защиты цепей входных ЭС ТТЛШ БИС..............252
5.4. Схемотехника выходных элементов согласования ТТЛШ БИС.....255
5.4.1. Выходные ЭС ТТЛШ БИС со стандартными
ТТЛ выходными уровнями.....................................255
5.4.2. Выходные ЭС ТТЛШ БИС с памятью......................264
5.4.3. Выходные ЭС ТТЛШ БИС с преобразованием уровней
сигналов...................................................266
5.4.3. Выходные ЭС ТТЛШ БИС с преобразованием уровней
сигналов...................................................269
5.4.4. Схемотехника цепей защиты выходных ЭС ТТЛШ БИС......269
5.5. Цифровые БИС на основе интегральной инжекционной логики...283
5.5.1. Разновидности базовых элементов И2Л БИС.............287
5.5.2. Элементы памяти И2Л БИС.............................295
5.5.3. Схемотехника входных элементов согласования И2Л БИС.302
5.5.4. Защита выводов И2Л БИС от перенапряжения
и статического электричества...............................318
5.6. Биполярный микропроцессорный комплект БИС серии К1815
для цифровой обработки сигналов...............................318
Литература к главе 5..........................................320
Глава 6. Схемотехника цифровых БИС на комплементарных МОП
и биполярных транзисторах........................................323
6.1. Базовые логические элементы БиКМОП БИС...................324
6.2. Элементы памяти БиКМОП БИС...............................335
6.3. Схемотехника входных элементов согласования БиКМОП БИС....337
6.3.1. Входные ЭС БиКМОП БИС с преобразованием уровней
сигналов...................................................337
6.3.2. Входные ЭС БиКМОП БИС с повышенной нагрузочной
способностью...............................................343
6.3.3. Входные ЭС БиКМОП БИС с парафазными выходами........343
6.3.3. Входные ЭС БиКМОП БИС повышенной
помехозащищенности.........................................344
6.3.4. Входные ЭС БиКМОП БИС с памятью.....................345
6.3.5. Схемотехника цепей защиты входных ЭС БиКМОП БИС...345
6.4. Схемотехника выходных элементов согласования БиКМОП БИС...346
Содержание
6.4.1. Выходные ЭС БиКМОП БИС с формированием
КМОП выходных уровней......................................346
6.4.2. Выходные ЭС БиКМОП БИС с формированием
ТТЛ выходных уровней.......................................347
6.4.3. Выходные ЭС БиКМОП БИС с формированием
ЭСЛ выходных уровней.......................................350
6.4.4. Выходные ЭС БиКМОП БИС с памятью....................353
6.4.5. Схемотехника цепей защиты выходных ЭС БиКМОП БИС.....353
6.5. СБИС однокристального процессора телевизионных сигналов...353
Литература к главе 6..........................................357
Глава 7. Принципы организации интерфейса в системах
обработки информации.............................................359
7.1. Введение.................................................359
7.1.1. Параметры и методы организации интерфейсных шин.....361
7.1.2. Типы системных шин..................................365
7.2. Основные принципы применения и параметры линий связи.....367
7.2.1. Электрические параметры линий связи.................368
7.2.2. Режимы работы линий связи............................374
7.2.3. Помехи в электрически длинных линиях связи..........378
7.2.4. Основы метода Бержерона расчета отражений
на концах линии связи......................................383
7.3. Коды для передачи информации по линиям связи.............385
7.3.1. Методы физического кодирования......................387
7.3.2. Коды исправления одиночных и пакетных ошибок........392
7.3.3. Эффективное кодирование передаваемых сообщений......394
Литература к главе 7..........................................400
Глава 8. Интерфейсные БИС........................................401
8.1. Классификация БИС........................................401
8.1.1. Классификация интерфейсных БИС......................401
8.1.2. Классификация схемотехнических элементов БИС........402
8.1.3. Система основных параметров цифровых БИС............405
8.1.4. Основные параметры интерфейсных микросхем............410
8.2. Организация линий связи...................................414
8.2.1. Организация линий связи с помощью свитой пары.......414
8.2.2. Обеспечение электрического согласования
интерфейсных микросхем.....................................415
8.3. Исполнение цифровых БИС..................................417
8.3.1. Конструктивно-схемотехническое исполнение
цифровых БИС...............................................417
8.3.2. Элементная база интерфейсных схем...................418
8.3.3. Применение интерфейсных схем с отключаемым выходом...419
8.4. Типовые интерфейсные ИС..................................421
8.4.1. Шинные формирователи (шинные драйверы)..............421
8.4.2. Порты ввода-вывода..................................422
Содержание 7
8.4.3. Программируемый интерфейс (адаптер).................423
8.4.4. ИС для организации последовательных каналов.........424
8.4.5. Интерфейсные БИС серии К583.........................425
8.5. Особенности организации линий связи на основе интерфейсных
микросхем......................................................430
8.5.1. Интерфейс «токовая петля»...........................432
8.5.2. Инфракрасный интерфейс..............................433
8.6. Особенности организации режима пониженного энергопотребления
в современных интерфейсных микросхемах с последовательной
передачей данных...............................................434
8.6.1. Микросхемы приемопередатчиков интерфейса RS-485 ....434
8.6.2. Микросхемы приемопередатчиков интерфейса RS-232.....440
8.7. Конструктивно-схемотехнические особенности проектирования
интерфейсных микросхем с пониженным напряжением питания........452
8.8. Особенности организации блоков умножения напряжения
в интерфейсных микросхемах.....................................457
8.9. Проектирование электрической схемы передатчика для интерфейсных
микросхем с пониженным напряжением питания.....................462
Литература к главе 8..........................................469
Заключение.......................................................470
Предисловие Ж.И. Алфёрова
Современные информационные и интеллектуальные управляющие системы долж-
ны удовлетворять ряду простых, но основополагающих требований: быть компакт-
ными — чтобы уместиться на столе офиса, в портфеле или кармане пользователя;
быть быстрыми — чтобы большие объемы информации можно было бы передавать
за короткий промежуток времени, и при этом быть надежными, энергоэффектив-
ными и дешевыми.
Основой всех этих систем, как известно, являются полупроводниковые мик-
роэлектронные и оптоэлектронные устройства, которые изготавливаются по са-
мым современным «высоким» субмикронным технологиям, в том числе и на ос-
нове многослойных полупроводниковых гетероструктур.
Однако, если первое требование — компактность систем — в основном обес-
печивается возможностями технологии изготовления используемых в их составе
микроэлектронных устройств, то такие параметры, как производительность, энер-
гопотребление, надежность и устойчивость к воздействию различных дестабили-
зирующих факторов (температуры, излучений, статического электричества и др.),
и даже цена изделия в основном определяются схемотехническими решениями,
принятыми разработчиками этих микро- и оптоэлектронных устройств на этапе
схемотехнического проектирования изделия (микросхемы, оптоэлектронные при-
боры).
За рубежом — в США, Японии, Китае, Германии и других индустриально раз-
витых странах — этой проблеме уделяется большое внимание, ежегодно издаются
десятки книг, публикуются сотни научных статей, проводятся десятки научных
симпозиумов и конференций в России и Белоруссии, ведущих микроэлектрон-
ных странах на территории бывшего СССР, имеются десятки крупных и сотни
небольших микроэлектронных дизайн-центров, в крупнейших ВУЗах ведется под-
готовка специалистов, аспирантов и магистрантов по таким современным специ-
альностям, как «Электроника и микроэлектроника», «Проектирование и техно-
логия электронных средств», «Электронное приборостроение», «Автоматика и
управление» и др.
К сожалению, в настоящее время, несмотря на большой объем существую-
щей периодической, научной и научно-технической литературы по вопросам про-
ектирования микросхем и методам их применения в составе современных микро-
электронных изделий, подобное издание, систематизирующее лучшие отечествен-
ные и зарубежные технические решения в области микроэлектронной схемотех-
ники, отсутствует на отечественном книжном рынке, а имеющиеся переводные
издания написаны десятки лет назад и не отражают в своем большинстве совре-
менное состояние проблемы. В представленной книге предлагается большой на-
бор апробированных схемотехнических решений базовых элементов для реали-
зации требований, предъявляемых к современным сложнофункциональным и
надежным микроэлектронным устройствам и системам.
Несомненным достоинством книги является факт, что авторам удалось с при-
влечением минимума математических выкладок на большом количестве детально
разбираемых примеров, в том числе и реализованных самими авторами, изложить
Предисловие Ж. И. Алфёрова
важнейшие этапы схемотехнического проектирования современных цифровых
микросхем и устройств на их основе. Изложение теоретического материала сопро-
вождается конкретными схемотехническими решениями базовых элементов, ко-
торые могут непосредственно использоваться читателями в их практической дея-
тельности.
Книга написана простым и понятным языком и, несомненно, найдет призна-
ние как у специалистов по разработке и применению современных микроэлект-
ронных устройств, так и у многочисленной аудитории студентов, магистрантов и
преподавателей технических ВУЗов, поскольку издания по представленному про-
филю являются достаточно редкими и весьма востребованными как в отечествен-
ной печати, так и за рубежом.
Большой иллюстративный материал существенно облегчает усвоение мате-
риала и может служить практическим пособием при решении читателями конк-
ретных частных задач.
Предисловие
Предлагаемая вниманию читателя книга ориентирована на широкий круг ин-
женерно-технических работников, ученых, студентов и аспирантов, специали-
зирующихся в области разработки, организации производства и эксплуатации
радиоэлектронной бытовой, промышленной и специальной техники, информа-
ционно-коммуникационных, телекоммуникационных и навигационных приме-
нений, использующих современные микроэлектронные устройства.
Эта книга устраняет ряд очевидных для специалистов пробелов в большом
объеме существующей научной и научно-технической литературы по вопросам
анализа особенностей работы, методам проектирования и основам практическо-
го применения цифровых микросхем в составе современных микроэлектронных
устройств и предлагает большой набор эффективных схемотехнических решений
базовых элементов для реализации требований, предъявляемых к таким сложно-
функциональным, высокопроизводительным и надежным микроэлектронным
устройствам.
Как известно, процесс создания любой цифровой микросхемы состоит из двух
основных взаимосвязанных этапов: логического проектирования, в ходе которо-
го определяется логическая организация (архитектура), система команд, структу-
ра устройств управления и обработки данных, включая временную диаграмму ра-
боты, и схемотехнического проектирования, включающего в себя совокупность
задач выбора технологического базиса, преобразования логических схем в элект-
рические схемы на транзисторном уровне, выбора схемотехнических решений
базовых элементов, способов синхронизации, цепей питания, устройств защиты
от внешних и внутренних помех, зарядов статического электричества и т.д.
Если методология и пути решения задач этапа логического проектирования
достаточно широко рассмотрены в многочисленных зарубежных и отечественных
изданиях, то с этапом схемотехнического проектирования, к сожалению, дело
обстоит иначе.
Так, в литературе детально рассмотрены методы построения различных фун-
кциональных узлов комбинационного (дешифраторы, мультиплексоры, демуль-
типлексоры, сумматоры, умножители и др.) и последовательного типа — автома-
ты с памятью (триггерные устройства, регистры, счетчики и др.), рассмотрены
различные методики и средства их автоматизированного проектирования.
При этом эти узлы и блоки представляются на уровне «квадратиков», описыва-
емых на языке булевой алгебры («И», «НЕ», «И-НЕ», «ИЛИ-HE» и т.п.) или в виде
условно-графических обозначений (D-триггер, R-S-триггер, DV-триггер и т.п.).
Эта процедура является обязательным и неотъемлемым начальным этапом
сквозного процесса проектирования любого микроэлектронного устройства. Од-
нако как разработчик, так и пользователь микроэлектронного устройства долж-
ны понимать, что находится «внутри» этих блоков и узлов. Разработчику это не-
обходимо, чтобы путем выбора соответствующих элементов (транзисторов) и их
связей обеспечить требуемые значения электрических и динамических парамет-
ров проектируемого устройства. Специалисту по эксплуатации этого микроэлек-
тронного устройства необходимо знать «начинку» этих блоков, чтобы понимать
Предисловие
особенности функционирования конкретного микроэлектронного устройства в
различных режимах его эксплуатации.
Ведь даже структура такого простейшего «кирпичика» — устройства внутрен-
ней памяти микросхемы, D-триггера, может быть реализована десятками различ-
ных схемотехнических вариантов соединений между собой составляющих его
транзисторов. А современный студент должен ясно понимать, как из этого синте-
зированного блока (набора «квадратиков») «получается» топология соответству-
ющего участка полупроводникового кристалла микросхемы, где размещение тран-
зисторов на поверхности кристалла за счет организации соответствующих связей
и межсоединений этих транзисторов между собой и с другими блоками позволяет
реализовать заданный алгоритм функционирования блока (узла).
В предлагаемой книге и решается такая задача — для основных базовых бло-
ков современных микроэлектронных устройств приводятся многочисленные при-
меры их схемотехнической реализации на уровне транзисторов и их взаимосвя-
зей. Показано, например, что тот же простейший D-триггер в зависимости от его
схемотехнической реализации будет обеспечивать различные численные значе-
ния быстродействия, нагрузочной способности, помехоустойчивости, мощности
потребления и т.д.
Дополнительной особенностью книги является детальное описание различ-
ного рода устройств (элементов) согласования — входных и выходных, которые
обеспечивают электрическое и временное согласование при работе микросхемы
в проектируемом устройстве, а также приведенные методы и схемотехнические
решения всегда актуальной проблемы снижения энергопотребления современ-
ных микросхем.
Побудительным мотивом авторов к написанию данной книги явилось желание
помочь широкому кругу студентов, преподавателей, инженеров, специализирую-
щихся в области проектирования и эксплуатации различных микроэлектронных
устройств, понять физические механизмы протекания процессов, происходящих
внутри этих «кирпичиков», из которых строятся современные микросхемы. Ведь
именно схемотехнические решения базовых элементов микросхем определяют чис-
ленные значения электрических, статических и динамических характеристик, по-
требляемой мощности, быстродействия, помехоустойчивости, площади кристалла
микросхемы. В этой связи необходимо отметить ряд основных «классических» из-
даний по данной тематике, написанных много лет назад, но которые до сих пор
можно увидеть на рабочих местах инженеров по электронике.
Наиболее близкое и широко известное издание, монография «Искусство схе-
мотехники» — классический учебник по цифровой и аналоговой схемотехнике,
была написана американскими учеными-практиками Paul Harowitz из Harvard
University и Winfield НШ из Rowland Institute for Science, Cambridge, Massachusetts,
первое английское издание (Cambridge University Press) вышло в 1980 г. тиражом
50 тыс. экз. и сразу же стало библиографической редкостью, последнее (10-е) из-
дание вышло в 2009 г.
Этот ажиотаж вокруг книги американских специалистов и ее популярность
среди широкого круга читателей объясняются, с одной стороны, широтой охвата
предметной области — основ конструирования радиоэлектронных схем, обшир-
Предисловие
ной справочной информацией по элементной базе («кирпичикам», из которых
состояли радиоэлектронные устройства) на момент написания книги, ас другой
стороны, тем, что, в отличие от классических учебников с изобилием математи-
ческих выкладок и физических формул, авторы простым языком, на большом ко-
личестве практических примеров, изложили все основные (на то время) аспекты
конструирования радиоэлектронных устройств, на уровне, доступном для пони-
мания даже слабоподготовленным читателям.
За свою необычайную для такого ряда изданий популярность среди студентов
и инженеров по электронике книга получила в 90-х годах прошлого века вполне
заслуженное неофициальное звание — «библия электроники».
Очевидно, что за прошедшие с момента написания этой книги более 30(!) лет
элементная база микросхем, радиоэлектронных устройств и систем, подчиняясь
известному закону Мура, изменилась принципиально. Те самые «кирпичики»,
блестяще описанные в этой «библии электроники», давно уже вошли в состав бо-
лее крупных «строительных блоков» (IP-блоки или «Intellectual properties»), из
которых собираются современные ИМС, БИС и СБИС, появились и новые эле-
менты, которые раньше просто нельзя было реализовать технологически, появи-
лись базовые элементы, работающие на совершенно новых физических принци-
пах и механизмах.
Основное достоинство предлагаемой авторами книги и заключается в деталь-
ном описании принципов работы и правил применения этих современных базо-
вых элементов в составе микроэлектронных устройств. Например, элементов, ре-
ализованных по современной биполярно-полевой технологии (БиКМОП или
BiCMOS) на момент выхода последнего англоязычного издания, просто не было,
то же самое можно сказать и о микромощной КМОП элементной базе.
До сих пор в учебных курсах многих ВУЗов также используется книга: Титце У,
Шенк К. Полупроводниковая схемотехника: справочное руководство. Пер. с нем.
Halbleiter — Schaltungstechnik/ Под ред. А.Г. Алексенко. — М.: Мир, 1982.
В Германии эта книга выдержала более десяти изданий. В 2005 г. появилось
11-е по счету дополненное и переработанное издание этого справочного руковод-
ства.
Впервые в СССР эту книгу, написанную авторами в 1970 г., издали тиражом
80 тыс. экземпляров (а это было уже пятое доработанное немецкое издание), и
многочисленные отечественные переиздания подтвердили интерес научных со-
трудников, студентов и инженеров-практиков к схемотехнике радиоэлектронных
устройств, хотя в этой книге рассматриваются всего лишь структуры простейших
полупроводниковых элементов, которые сегодня практически не используются в
микроэлектронных устройствах (за исключением элементов силовой электрони-
ки, детально исследованных в этой книге).
Тем не менее, очередные русскоязычные версии этого справочного руковод-
ства до сих пор периодически выпускаются издательствами, в том числе российс-
кими и пользуются спросом у специалистов и студентов, поскольку в продаже
отсутствуют более современные издания.
На книжных рынках США, Англии и Европы присутствует и ряд других книг,
посвященных схемотехнике современных микроэлектронных устройств, однако,
большинство из них рассматривают только отдельные составные части комплекс-
ных проблем проектирования и описания частных технологий (методы снижения
рассматриваемой мощности, повышения производительности, способы моделиро-
вания, защиты от паразитных эффектов и т.д.) применительно к конкретным тех-
нологическим базисам - КМОП, биполярным, БИКМОП, КНИ (SOI) и др.
В основу книги положены материалы лекционных курсов, много лет читае-
мых авторами в ВУЗах и академических институтах для студентов, аспирантов,
магистрантов и преподавателей следующих специальностей: 5507002 «Электро-
ника и микроэлектроника»; 551102 «Проектирование и технология электронных
средств»; 5515002 «Приборостроение»; 5528002 «Информатика и вычислительная
техника»; 2000003 «Электронная техника, радиотехника и связь»; 2100003 «Авто-
матика и управление» и др. Использованы материалы лекций и семинаров для
иностранных студентов и специалистов, проведенных авторами в Северо-Восточ-
ном институте микроэлектроники (Китай), Ханойском техническом университе-
те (Вьетнам), Институте космических исследований и Исследовательском Цент-
ре Имарата (Индия).
Кроме того, использованы результаты собственных исследований, опублико-
ванных ранее в монографиях, патентах и статьях; результаты своей практической
деятельности в области проектирования и применения микроэлектронных уст-
ройств — в качестве главных конструкторов руководили разработкой и организа-
цией производства более ста типов микросхем, а также материалы из отечествен-
ных и зарубежных источников.
При работе над материалами глав 2, 3, 4, 8 существенную помощь авторам
оказали Силин А.В., Трасковский В.А., техническое оформление рукописи вы-
полнено Гордиенко С.В.
Авторы благодарят академика РАН Красникова Г.Я., д.т.н., профессора Ко-
ноплева Б.Г. за полезные предложения по уточнению содержания и структуры
построения материала, сделанные в процессе рецензирования данной работы.
Введение
На современном этапе развития микроэлектронных интегральных устройств про-
блема выбора оптимальных схемотехнических решений базовых элементов мик-
росхем (ИМС) обусловлена тем очевидным фактом, что известные ранее и став-
шие уже стандартными для разработчиков микросхем предыдущих поколений
схемотехнические решения базовых элементов микросхем малой и средней сте-
пени интеграции оказались неэффективными для реализации новых требований,
предъявляемых к сложнофункциональным, высокопроизводительным и надеж-
ным большим интегральным схемам (БИС). Перед разработчиком всегда встает и
ряд практических вопросов — какие технические средства адекватны поставлен-
ной задаче, на что следует обратить особое внимание при проектировании отдель-
ных узлов микросхемы, как лучше организовать, синхронизировать совместную
работу в составе ИМС комбинационных схем, триггеров и базовых логических
элементов, как защитить ИМС от перенапряжений, статического электричества,
как обеспечить надежное электрическое и временное согласование работы базо-
вых элементов (триггеров, регистров, сумматоров) в составе ИМС и различных
ИМС между собой (особенно в случае различного конструктивно-технологическо-
го базиса их реализации) и т.п. Очевидно, что для ответа на эти вопросы понимание
работы базовых элементов, узлов и блоков ИМС только на логическом уровне «чер-
ного ящика», чему посвящено абсолютное большинство монографий, справоч-
ников и учебных пособий является необходимым, но далеко не достаточным ус-
ловием проектирования современных микросхем. А решение проблем повышения
быстродействия, помехоустойчивости, надежности, устойчивости к различного рода
дестабилизирующим факторам (температура, радиация, разряды статического
электричества), уменьшения энергопотребления микросхем и устройств на их
основе в принципе невозможно без ясного понимания принципов и особеннос-
тей работы базовых элементов («кирпичиков», из которых строятся современные
микросхемы), представленных на уровне электрических схем этих элементов, бло-
ков и узлов. Обширнейшая литература по современной электронике, информатике
и цифровой схемотехнике не дает ответа на эти и подобные вопросы, и цель данной
книги состоит в том, чтобы по возможности восполнить этот пробел. Основное
внимание сосредоточено на описании наиболее эффективных и опробованных
на практике в составе реальных изделий вариантах схемотехнических решений
базовых элементов цифровых ИМС. Большой иллюстрированный материал схе-
мотехнических решений элементов БИС существенно облегчает усвоение изло-
женного материала и служит практическим пособием по выбору схемотехничес-
ких решений, адекватных решаемой разработчиком задаче.
Материал книги разбит на 8 глав. В первой главе изложены в достаточно сжа-
том виде, с минимально необходимым количеством формул и математических
выражений, физические основы работы полевых транзисторов.
Изучение материалов этой главы необходимо для более глубокого понимания
рассмотренного в последующих главах материала. Проведен анализ работы МОП-
транзисторов с «длинным» каналом, оценено влияние подложки на характерис-
тики транзистора и выведены выражения для оценки численных значений допо-
рогового тока. При анализе физических процессов, происходящих в субмикрон-
ном МОП-транзисторе, исследовано влияние физических эффектов на величину
порогового напряжения и на величину сквозного тока.
Вторая глава посвящена вопросам проектирования микромощных КМОП БИС.
Здесь рассмотрены основные способы управления энергопотреблением микроэлек-
тронных устройств, приведена классификация и дано описание основных методов
минимизации энергопотребления, используемых при проектировании КМОП БИС.
Приведен маршрут проектирования таких микросхем, дан сравнительный анализ
возможностей управления мощностью потребления на различных уровнях пред-
ставления (транзистор — вентиль — архитектура — алгоритм — система). Приведен
ряд конкретных схемотехнических решений микромощных КМОП элементов.
Приведена классификация и детально рассмотрены источники и основные
физические механизмы рассеяния мощности в субмикронных КМОП-структурах,
приведены выражения для расчета значений суммарной, статической и динами-
ческой составляющих мощности рассеяния. Здесь же рассмотрен ряд ограничений
(физических, конструктивно-технологических, системотехнических и др.), кото-
рые необходимо учитывать при проектировании субмикронных микросхем.
Третья глава посвящена рассмотрению общих характеристик цифровых БИС.
Приведена классификация и описание основных элементов, из которых состоят
современные цифровые микросхемы (базовые логические элементы, входные и
выходные элементы согласования, преобразователи уровней и т.п.), перечислены
системы функциональных, электрических и динамических параметров БИС, при-
ведены основные энергетические характеристики базовых логических элементов.
Здесь же рассмотрены основные паразитные элементы и паразитные эффек-
ты (эффект Миллера, эффект «защелкивания», эффекты «горячих» носителей за-
ряда и др.)
Приведена классификация и детально рассмотрены принципы работы типо-
вых и оригинальных схем базовых логических элементов (статические, динами-
ческие и квазистатические), и элементов внутренней памяти БИС (тактируемых
как уровнем, так и фронтом синхросигнала).
Рассмотрены механизмы влияния на работоспособность БИС основных дес-
табилизирующих факторов (электростатических разрядов, электрических помех,
электрических перегрузок) и приведены схемотехнические и конструктивно-тех-
нологические решения, позволяющие исключить или уменьшить их влияние.
В четвертой главе рассмотрены вопросы схемотехники цифровых БИС на ком-
плементарных МОП-транзисторах. Приведена классификация и детально рас-
смотрены принципы работы стандартных и оригинальных схем базовых логичес-
ких элементов (статические, динамические и квазистатические), и элементов внут-
ренней памяти БИС (тактируемых как уровнем, так и фронтом синхросигнала).
Рассмотрены механизмы влияния на работоспособность БИС основных дес-
табилизирующих факторов (электростатических разрядов, электрических помех,
электрических перегрузок) и приведены схемотехнические и конструктивно- тех-
нологические решения, позволяющие исключить или уменьшить их влияние.
В пятой главе рассмотрены вопросы схемотехники цифровых БИС на бипо-
лярных транзисторах, элементах классической Шоттки транзисторной логики
(STL), интегральной Шоттки-логики (ISL), диодно-транзисторной логики с дио-
дами Шоттки, инжекционной логики (I2L). Рассмотрены все особенности эле-
ментов согласования этих БИС (со стандартными ТТЛ-уровнями, с повышенной
нагрузочной способностью, со встроенной памятью, с гистерезисом, с парафаз-
ными выходами, с повышенной помехоустойчивостью). Отдельный параграф гла-
вы посвящен схемотехническим решениям, направленным на обеспечение защиты
входных и выходных цепей от разрядов статического электричества.
Шестая глава посвящена вопросам схемотехники цифровых БИС на компле-
ментарных МОП и биполярных транзисторах (БиКМОП).
Рассмотрены типовые схемотехнические решения базовых логических элемен-
тов, элементов памяти, входных и выходных элементов согласования с преобра-
зованием уровней сигналов, с встроенной памятью, с повышенной помехоустой-
чивостью и повышенной нагрузочной способностью.
Приведены и проанализированы схемотехнические решения выходных эле-
ментов БиКМОП БИС с формированием различных выходных уровней (ЭСЛ,
ТТЛ, КМОП), с встроенной памятью и схемами защиты выходных цепей БИС.
В седьмой главе рассмотрены принципы организации интерфейса в системах
передачи и обработки информации. Для проектирования современных микро-
электронных устройств необходимо знать, как правильно организовать процессы
обмена данными между различными БИС в составе устройств, какие интерфейсы
необходимо использовать для обеспечения надежной работы устройств. Поэтому
здесь рассмотрены наиболее часто используемые методы организации, параметры
и типы интерфейсных шин, основные параметры, режимы работы линий связи,
типы помех в этих линиях и методы борьбы с ними. Рассмотрены также различ-
ные коды, используемые для передачи помехозащищенной информации, методы
физического кодирования, коды исправления одиночных и пакетных ошибок, а
также конкретные рекомендации по эффективному кодированию передаваемых
сообщений.
Восьмая глава посвящена изучению интерфейсных БИС — их архитектуры и
схемотехнических особенностей. Рассмотрена классификация типов интерфейс-
ных БИС и их базовых схемотехнических решений, приведена система основных
параметров и их типовых значений. Детально рассмотрены особенности органи-
зации линий связи с помощью свитой пары для обеспечения электрического со-
гласования интерфейсных микросхем с передающими и принимающими элект-
ронными блоками.
Рассмотрены типовые архитектуры и схемотехнические решения наиболее
распространенных интерфейсных микросхем — шинных формирователей (драй-
веры, порты ввода-вывода, адаптеры, программируемые интерфейсы), микросхем
для организации последовательных каналов передачи данных, а также интерфейс
типа «токовая петля» и инфракрасный интерфейс.
На конкретных примерах наиболее массовых микросхем приемо-передатчиков
интерфейса с последовательной передачей данных стандартов RS-232 и RS-485 рас-
смотрены схемотехнические методы организации режима пониженного энергопот-
ребления.
ГЛАВА I
ФИЗИЧЕСКИЕ ОСНОВЫ РАБОТЫ
ПОЛЕВЫХ ТРАНЗИСТОРОВ
1.1. Физические основы работы
субмикронных МОП-транзисторов
Настоящая глава посвящена некоторым фундаментальным вопросам физики ра-
боты КМОП полевых транзисторов с малыми геометрическими размерами, в дан-
ном разделе будет показано, что многие физические явления, которые отсутству-
ют в известных микроэлектронных приборах с большими проектными нормами,
проявляются только в субмикронных микросхемах и существенно влияют на прин-
ципы их работы и величину потребляемой мощности. Рассмотрим как эти явления,
так и известные из литературы способы борьбы с их нежелательными проявлениями.
В этой главе мы рассмотрим классическую структуру металл-окисел-полупровод-
ник (МОП), приведем аналитические выражения для напряжения порога включе-
ния МОП транзистора, глубины области обеднения, величины заряда в инверси-
онном слое и толщины слоя инверсии.
Здесь же будут рассмотрены полевые МОП-транзисторы с длинным каналом,
приведем анализ влияния подложки на пороговые напряжения, рассмотрим мо-
дель «подпороговой» работы полевых МОП-транзисторов, которая будет исполь-
зоваться для оценки подпороговых токов. Вводится важная характеристика прибо-
ра, называемая подпороговым размахом. Многие явления, которые отсутствуют в
приборах с более «крупной» геометрией, имеют место в субмикронных приборах и
существенно влияют на различные аспекты их характеристик, включая такой пара-
метр, как потребление мощности. В данном разделе используется физико-матема-
тическая модель субмикронного полевого МОП-транзистора на основе снижения
порогового напряжения, обусловленная эффектом короткого канала [5]. Другие
субмикронные явления — эффекты узкого затвора, зависимость смещения подожки
и эффекты инверсионного «короткого» канала — исследуются в следующих разделах,
в том числе «подповерхностный» эффект смыкания и способы его предотвращения.
Изучение физики полевых МОП-транзисторов подготовит читателя к после-
дующим главам, в которых изучаются различные компоненты общего потребле-
ния мощности в кристаллах КМОП СБИС.
1.1.1. Типовая структура МОП-транзистора
Стабильность и надежность всех полупроводниковых приборов
их поверхностными состояниями. Как известно, МОП-структура (
управляемый напряжением и диод) является превосходным
Глава 1. Физические основы работы полевых транзисторов
дования поверхности любого полупроводника. Для начала в этой главе будут об-
суждаться «идеальные» МОП-диоды, а в конце раздела будут кратко рассмотрены
«неидеальные» (реальные) характеристики применительно к эффектам, связан-
ным с субмикронной технологией их изготовления.
Рис. 1.1. Эскиз типовой МОП-структуры
На рис. 1.1 схематично показана типовая МОП-структура. Слой толщиной d
из изолирующего материала располагается между металлической пластиной и по-
лупроводниковой подложкой. Для конкретизации последующих рассуждений
пусть полупроводник будет p-типа. Между подложкой и металлической пласти-
ной подается напряжение V. Вначале рассмотрим случай, когда V— 0. Так как мы
рассматриваем идеальный МОП-диод, где разность энергий фтз между работой
выхода из металла и работой выхода из полупроводника — нулевая, то будет спра-
ведливо следующее широко известное выражение [1,2]:
( Е ]
Ф™=фт- Z + + =0,
I )
(1.1)
где / — сродство электрона в полупроводнике, Eg — запрещенная зона, фт — по-
тенциальный барьер между металлом и изолятором, — разность потенциала
между «внешним» уровнем Ферми EF и «внутренним» уровнем Ферми Е..
Для понимания следующего материала необходимо ввести ряд определений и
пояснений:
1. Работа выхода ф^ обычно определяется как минимальная энергия, необхо-
димая для электронов металла в системе металл-вакуум для выхода в вакуум
с внутренней энергией на уровне Ферми. В системе металл-полупроводник
работа выхода также может использоваться, но только с заменой диэлект-
рической проницаемости свободного пространства £0 на диэлектрическую
проницаемость среды полупроводника е5.
2. Сродство электрона в полупроводнике % — это разница потенциалов между
электроном в вакууме и электроном на дне зоны проводимости.
3. Потенциальный барьер между металлом и изолятором фт — это разница между
работой выхода из металла и сродством электрона в полупроводнике.
1.1. Физические основы работы субмикронных МОП-транзисторов
Окисел -
изолятор
Рис. 1.2. Энергетические зоны в идеальном МОП-диоде
Поскольку в идеальном МОП-транзисторе изолятор имеет бесконечное со-
противление и не имеет ни подвижных носителей заряда, ни центров заряда, то
уровень Ферми в металле сравнивается с уровнем Ферми в полупроводнике.
Вследствие допущения однородности легирования уровень Ферми в металле
одинаков. Это называется состоянием «плоской зоны», так как на рис. 1.2 энерге-
тической зоны уровни энергии Ес, Еуи Е. представлены в виде прямых линий.
Когда напряжение V — отрицательное, дырки в полупроводнике p-типа при-
тягиваются и накапливаются у поверхности полупроводникового контакта с изо-
лирующим слоем. Поэтому этот процесс называют накоплением. В отсутствии
тока носители в полупроводнике находятся в состоянии равновесия и уровень
Ферми представляется в виде прямой линии. Классическая статистика Максвел-
ла-Больцмана связывает равновесную концентрацию дырок с собственным уров-
нем Ферми следующим простым выражением:
Рис. 1.3. Изменение энергетических зон при приложении отрицательного смещения
Глава 1. Физические основы работы полевых транзисторов
Как показано на рис. 1.3, внутренний уровень Ферми имеет более высокое
значение на поверхности, чем в любой точке на глубине подложки, а энергети-
ческие уровни Ес, Ev и Е. изгибаются вверх вблизи поверхности раздела «изоля-
тор-полупроводник». Уровень Ферми EF в полупроводнике теперь на — qV ниже
уровня Ферми в металлическом затворе. Когда подаваемое напряжение V поло-
жительно, но мало, тогда дырки в полупроводнике p-типа уходят от поверхности
и оставляют после себя отрицательно заряженные ионы акцептора. Образуется
область обеднения, простирающаяся от поверхности в глубину полупроводника.
Это и есть классическое состояние обеднения.
Кроме «отталкивания» дырок положительное напряжение притягивает к по-
верхности полупроводника и электроны. Поверхность инвертируется из исход-
ного p-типа в п-тип. Если Кневелико — концентрация дырок по-прежнему выше
концентрации электронов. Это состояние «слабого обеднения», и именно оно
очень важно для изучения процесса рассеяния мощности в микросхемах на поле-
вых транзисторах, границы энергетических зон в этом состоянии изгибаются вниз
вблизи границы раздела поверхности «окисел-изолятор» (рис. 1.4).
Металл
'7"77"7"77.77
Окисел -
изолятор
Рис. 1.4. Картина энергетических зон при приложении слабого положительного
смещения
Если приложенное напряжение значительно увеличивается, зоны также из-
гибаются значительно, чтобы уровень на поверхности Е. пересекся с другой сто-
роной уровня Ег Это обуславливается тенденцией носителей к занятию состоя-
ний с наименьшей суммарной энергией. Кинетическая энергия электронов нуле-
вая, когда они занимают состояния на дне зоны проводимости. В данном состоя-
нии инверсии уровень Е. изгибается, становясь ближе к уровню Ес и электроны
численно превосходят количество дырок у поверхности. Плотность электронов у
поверхности по-прежнему ниже, чем плотность дырок внутри полупроводника.
Когда Vвозрастает до такой степени, что плотность электронов на поверхно-
сти ns становится больше, чем плотность дырок (NA — концентрация примеси ак-
цептора) в объеме, как говорят физики, должно иметь место начало сильной ин-
версии. Это состояние отображается на рис. 1.5. Как мы увидим ниже, Е. на по-
верхности теперь ниже Д,на величину энергии, равной 2фв, где фв — разность по-
1.1. Физические основы работы субмикронных МОП-транзисторов
тенциалов между уровнем Ферми EF и внутренним уровнем Ферми Е. в объеме.
Величина V, необходимая для достижения сильной инверсии, называется поро-
говым напряжением.
Металл
Т77ТГ777
Окисел -
изолятор
Рис. 1.5. Энергетические зоны при приложении порогового напряжения
Рассмотрим более подробно математическую модель полевого диода (МОП-
диод). Эта модель известна как модель с поверхностным зарядом [1, 2]. В отличие
от более простой модели [3] на основе приближения обеднения, которая сохра-
няет точность только при эффектах сильной инверсии, модель с поверхностным
зарядом остается действующей также в областях со слабой инверсией. Последние
области важны, когда рассматривается рассеиваемая мощность субмикронного
полевого КМОП-транзистора.
В основу модели обычного полевого диода положено классическое уравнение
Пуассона:
VZ> = p(x,y,z), (1.3)
где D — вектор электрического смещения, равный еЕ при статических условиях
или низкой частоте, е — электрическая проницаемость кремния, Е — вектор элек-
трического поля, p(x,y,z) — суммарная плотность электрического заряда.
В МОП-диодах электрическое поле, вызванное приложенным напряжением,
направлено перпендикулярно изолятору из SiO2. Обычно искажениями поля на
краях области пренебрегают, поэтому изменение электростатического потенциа-
ла ф может учитываться только вдоль оси х, как показано на рис. 1.6. В этом слу-
чае можем записать следующее выражение:
Е,=^Е,=^ = <>.
<fy dz
Поскольку в нашем случае всегда выполняется соотношение:
р(х) = q х [р(х) - n(x) + ND(x) - Na(x)],
Глава 1. Физические основы работы полевых транзисторов
то уравнение Пуассона (1.3) преобразуется в вид, характерный для его примене-
ния в области микроэлектроники:
_ <1 („
dx2 £s 'Рр
(1-4)
где Nd — это концентрация примеси донора, NA — концентрация примеси акцеп-
тора, пр — плотность подвижных электронов, р — плотность подвижных дырок.
Рис. 1.6. Энергетические зоны на поверхности системы изолятор-полупроводник
Индекс р служит для акцентирования того факта, что рассматривается имен-
но полупроводник p-типа. Две плотности носителей в точке х связываются с плот-
ностью собственных носителей ппотенциалом Ферми Фр и электростатическим
потенциалом ф(х) согласно статистике Больцмана известными уравнениями:
p/x) = 4.e^(x)^)/fcr
пр(х) = п^ф(х)~фр)/кТ.
(1.5)
(1.6)
Если потенциал Ферми фР соответствует уровню энергии Ферми EF (= —эд&Д, то
электростатический потенциал — это относительная физическая величина, обычно
это потенциал, который соответствует внутренним уровням энергии Ферми в объеме
Е.(х = ©©), т.е. его абсолютное значение можно записать в виде: ф(х) = ф(х) + ф(°°).
Обозначим равновесные концентрации дырок и электронов в объеме как
р^р,, <°°)= й,ехР 0 УФр~ Ф(°°)Укт)
и соответственно. Упрощая правые стороны (1.5) и (1.6), заменяя в (1.4), умно-
жая обе стороны результирующего выражения на величину 2с1ф/с1х и интегрируя
это выражение от точки в глубине объема до некоторой произвольной точки х [4],
мы получаем следующее выражение:
1.1. Физические основы работы субмикронных МОП-транзисторов
f ^РР^ФМ/кТ-np«e^kT + Nd-Na^.
ил ил С' о
При повышенной температуре, как известно, в полупроводниковой структу-
ре большинство доноров и акцепторов ионизированы. Так что обоснованно мо-
жем полагать: ppQ ~ NAn npQ ~ ND = n?/NA. Допуская применимость классической
статистики Больцмана, выражение для npQ запишем в следующем виде:
npQ = рр0е~2/3фв,
где /3 = kT/q.
Подставляем полученные выражения в (1.7):
^ = -£(х) = - 1^^
dx у Es
'----\-ф---be~2/®sl-----ф-----
Р Р [Р Р
(1.8)
Значение потенциала электрического поля на поверхности Es может вычис-
ляться путем замены значения ф на значение потенциала на поверхности ф5. Для
определения величин суммарных зарядов в полупроводнике Qs используем закон
Гаусса и получим:
Qs =esEs = + Ms -\ + e-2№‘(e№°
(1.9)
Так как в нашем случае ф(х = ©о) = 0, то часть приложенного напряжения V
появляется на изоляторе, а оставшееся напряжение появляется на полупровод-
нике, что можно описать выражением:
V = ф1+ф3=^-+ф3=^-+ф5, (1.9а)
где С. — емкость изолятора; е. — диэлектрическая проницаемость этого изолятора;
d — толщина изолятора.
В состоянии сильного смещения величина ф3 = 2фв, и поэтому будет справед-
ливо следующее выражение:
тл Q^d ,
Ут=^— + 2фв, (1>10)
Или, подставляя в это выражение полученные значения из (1.9) и (1.9а), мо-
жем записать следующее выражение:
VT = + Мв-
(1.11)
Глава 1. Физические основы работы полевых транзисторов
Конечно, сделанные допущения для вывода выражения для порогового на-
пряжения во многом являются идеализированными. В частности, разница рабо-
ты выхода фт5 в реальных микросхемах никогда не равна нулю, и заряды могут
присутствовать и в изоляторе, и на границе «изолятор-полупроводник». После-
дний случай обычно включает подвижные заряды ионов, фиксированные заряды
окислов, заряды ловушек на границе раздела и заряды ловушек окислов.
Пусть QT будет эффективный «чистый» заряд на единицу площади. Тогда сум-
марное напряжение, необходимое для устранения эффекта разницы ненулевой
работы выхода и присутствия зарядов, называется напряжением плоской зоны
(F^), и его величина может быть определена из следующего выражения:
^FB ~ Фт8
QTd
£i
(1.12)
Выражение для определения величины напряжения Vr которое должно при-
лагаться для достижения эффекта сильной инверсии, должно включать также на-
пряжение плоской зоны (F^). Поэтому итоговое выражение для оценки величи-
ны VT можно записать в следующем виде:
= уп+^де^Афв{х-е-^) + 2фв. (1 13)
1.1.2. Глубина области обеднения
Обычно МОП-структура находится в состоянии обеднения, когда прикладывает-
ся слабое положительное напряжение смещения V между металлической пласти-
ной и объемом полупроводника. Состояние инверсии существует, когда величи-
на напряжения К достаточно велика, чтобы притягивать достаточное количество
неосновных носителей (электронов) на поверхность, так что их плотность начина-
ет превышать плотность свободных дырок в объеме. При анализе обычно допуска-
ется, что область полупроводника однородно легирована, а также используются еще
два дополнительных упрощающих допущения. Допущение об обеднении позво-
ляет относиться к области обеднения как полностью лишенной подвижных заря-
дов. Допускается, что в состоянии инверсии притянутые неосновные носители
находятся в очень тонком слое инверсии вблизи поверхности полупроводника.
Допущение об одностороннем резком переходе позволяет считать, что концент-
рация носителей резко меняется до своей собственной величины на расстоянии
IF под поверхностью, где W— это глубина области обеднения. Экспоненциальная
зависимость (как это мы увидим далее) между суммарным зарядом в полупровод-
нике Qs и d требует незначительного увеличения d с целью уравновешивания уве-
личенного заряда на металле, когда ^увеличивается за пределы состояния сильной
инверсии. Поэтому допускается, что d достигает своего максимального значения
Wm и далее не увеличивается. Аналогично, потенциал на поверхности ф5, не уве-
личивается выше 2фв [5].
1.1. Физические основы работы субмикронных МОП-транзисторов
С учетом этих допущений мы начинаем снова с классического уравнения Пу-
ассона:
ил
Вышеприведенные допущения и тот факт, что в полупроводнике p-типа кон-
центрация Nd = 0, позволяют упростить это выражение следующим образом:
d2<p
dx2
£s
О
О < х < d
x>d
(l.M)
Дважды интегрируя это выражение и применяя следующие граничные усло-
вия: ф(х = 0) = ф5н ф(х = W) =0, получаем:
Z \2
#(*) = &[ 1—^:1
(1.15)
Таким образом, можем записать уравнение:
205-L = ^±
W2 £s
Разрешая это уравнение относительно параметра W, получим:
у
(1.16)
Принимаем во внимание, что когда Ж= Wm, то ф5 = 2фв. Поэтому выражение
(1.16) примет следующий вид:
т У qna
(1.17)
Это выражение уже можно использовать в практических расчетах численных
значений глубины области обеднения при выборе конкретных параметров конст-
рукций проектируемых микросхем.
1.1.3. Определение величины заряда в слое инверсии
В предыдущем разделе было показано, что Qs, суммарный заряд в полупроводнике,
зависит от параметров МОП-струкгуры в соответствии со следующим выражением:
Глава 1. Физические основы работы полевых транзисторов
Qs = esEs = +^s-l + e-2^(e^ -/Зф3-1).
(1.18)
В этом разделе попробуем определить выражения для оценки величины заря-
да в области обеднения, вызванного ионизованными атомами, остающимися после
ухода дырок за счет положительного потенциала металла, а также заряда в слое
инверсии [5]. Инверсия поверхности полупроводника не начинается до тех пор,
пока значение ф не станет больше или равно фв. Для диапазона концентраций
легирующей примеси, обычно используемого в МОП-транзисторах, и для рас-
сматриваемых диапазонов температур 9 < РФВ < 16. Другие слагаемые в выраже-
нии (1.18) незначительны в сравнении со вторым и четвертым слагаемыми и мо-
гут быть отброшены. Таким образом, выражение для Qs может быть записано в
следующем виде:
Qs =
V Г*
(1.19)
Как следует из (1.19), заряд на единицу площади в полупроводнике Qs равен
сумме величины заряда на единицу площади в инверсном слое Q.n величины за-
ряда на единицу площади в области обеднения Qd. Заряд в области обеднения выз-
ван атомами акцептора, использующими дополнительный электрон для заполне-
ния ковалентных связей. Поэтому можем записать:
Qd = qNAW = y]2qEsNAips. (1.20)
Из 1.19 и 1.20 получаем следующее выражение:
Qi ~ Qs Qd ~
\/Зф5+е^ф*~2фв}
1
(1.21)
Мы отмечали выше, что в требуемом диапазоне значений температур
ехр(—РФ^« 1< Тогда, при слабой инверсии, когда ф8 < 2фв, [Зф5 > ехр(Р(фв—2фв)
и используя первые два члена в разложении в ряд Тейлора в окрестности
ехр(/3(фв — 2фв) = 0, получим следующее уравнение:
^^ф5+е^Фв~2фв) = -J/Зф^ + 2^/Зф е'3(Ф!~2Ф‘>
(1.22)
Откуда, подставляя в (1.13), получаем:
_ ^2qesNA ^(фх-2фв)
Q‘ ’ 2^
(1.23)
7.7. Физические основы работы субмикронных МОП-транзисторов
Рис. 1.7. Изменение вертикального электрического поля Ех
1.1.4. Оценка толщины инверсионного слоя
Рассмотрим выражения для оценки толщины инверсионного слоя при условии
(допущении), что плотность заряда в слое инверсии значительно выше, чем плот-
ность заряда ионов в объеме и что слой инверсии очень тонкий. Таким образом,
ЪЕх/Ъх в слое инверсии значительно больше, чем в объеме. Здесь ЪЕх/Ъх может
аппроксимироваться путем рассмотрения значения электрического поля на ниж-
нем крае слоя инверсии как близкого к нулю (рис. 1.7).
Концентрация электронов в некоторой точке в полупроводнике экспоненци-
ально зависит от потенциала с константой экспоненты, равной /3=kT/q. Это пред-
полагает, что основная часть заряда содержится в пределах расстояния от поверх-
ности, на котором ф падает на kT/q.
Для иллюстрации в точке, где потенциал падает на kT/q ниже плотность
электронов будет спадать до \/е = 0,37 от его значения при х = 0. Затем мы можем
аппроксимировать t этим расстоянием. Более того, если электрическое поле в слое
инверсии аппроксимируется отношением разности потенциалов на этом слое (~Д)
и его толщиной
г Р
(1.24)
ИЛИ
В
г^-^- о-25)
Так как при слабой инверсии ф5 < 2фв, то выражение (1.19) для Qs можно даль-
ше упростить, считая ехр(/?($5 — 2фв) пренебрежимо малым в сравнении с 2фв, то
f Р - P£S _ P^S
‘ Es Qs ’ (L26)
Глава 1. Физические основы работы полевых транзисторов
1.2. Анализ работы МОП-транзистора
с длинным каналом
1.2.1. Анализ влияния подложки на работу МОП-транзистора
При анализе работы МОП-транзистора с субмикронными размерами в предыду-
щем разделе предполагалось, что подложка или объемный электрод находятся под
нулевым потенциалом и напряжения на электродах измеряются относительно
этого нулевого потенциала. Когда МОП-транзисторы работают в реальных мик-
росхемах, напряжения на выводах выражаются относительно вывода истока, и
объемный электрод может находиться под «ненулевым» потенциалом относительно
истока. Так как KG5 = VGB — VBS, когда объем находится под нулевым потенциалом,
равно ф5, величина VGS становится равной ф5 + VBS относительно вывода истока.
Если анализ в предыдущем разделе проводился при потенциалах, измеренных
относительно вывода истока, то в нашем случае (длинного канала) правая сторо-
на уравнения (1.13) будет иметь вид [5]:
VFB +^2д£^А(2фв+УВ5)(1-е-2Я,^)+2фв+УВ5. (1.27)
В частности, относительно вывода истока выражение для VT можно записать в
следующем виде:
кг = VFB + ^-^2qesNА(2фв + Увз')(\-е~21>Фв~''В5)+ 2фв. (1.28)
Величина значения VT, полученного из вышеупомянутого уравнения, будет
больше, чем значение, полученное из уравнения (1.13). Это увеличение Кгпри
ненулевом напряжении смещения объема Vr называется смещением подложки.
1.2.2. Выражения для оценки значения допорогового тока
В п-канальных МОП-транзисторах, когда напряжение между затвором и исто-
ком VGS меньше, чем величина напряжения порога Vv имеет место состояние, на-
зываемое «слабым обеднением», аналогичное обсуждаемому выше для диодной
МОП-структуры. При этом концентрация неосновных носителей в канале неве-
лика, но не равна нулю. На рис. 1.8 показан характер изменения концентрации
неосновных носителей по длине канала.
Предположим, что исток п-канального полевого МОП транзистора заземлен,
VGS < Vt и напряжение сток-исток |KJ > 0,1 В. При этом состоянии слабой инвер-
сии значение VDS падает почти полностью на обратно смещенном р-n переходе (под-
ложка-сток). В результе изменение электрического потенциала ф5 вдоль канала (по
оси у) на поверхности полупроводника невелико. Составляющая Е вектора электри-
ческого поля Е, равного дф/ду, также невелика. При малом числе подвижных носи-
телей и слабом продольном электрическом поле дрейфовая составляющая подпо-
рогового тока стока-истока IDst пренебрежимо мала. Кроме этого, длинный канал
также позволяет считать, что градиент электрического поля вдоль канала невелик.
1.2. Анализ работы МОП-транзистора с длинным каналом
Рис. 1.8. Характер изменения концентрации носителей в канале МОП-транзисто-
ра при смещении в режиме слабой инверсии
Зависимость концентрации неосновных носителей пр величины поверхно-
стного потенциала в глубине объема имеет следующий вид:
р na
(1.29)
Из-за экспоненциальной зависимости концентрации неосновных носителей
п от поверхностного потенциала ф8 значение дифференциала дпр(у)/ду может быть
относительно большим. Так как диффузионный ток пропорционален градиенту
концентрации носителей, то диффузия носителей создает значительный ток IDst.
Диффузионный ток характеризуется следующим выражением:
-AJ - ЛаР дп(у) -ZtaD дп(у) - ZD dQl(y)
diffusion ~ ™ diffusion ~ ^Ч^п — ~ Щ >
(1.30)
где А — площадь поперечного сечения канала, Dn — коэффициент диффузии элек-
тронов, Z — ширина канала, t. — глубина слоя инверсии, Q. — заряд на единицу
площади в инверсионном слое, равный tfln(y).
Равновесная концентрация электронов характеризуется выражением:
«„=(w,2/^)exp(^s)-
Выражение для оценки величины заряда в слое инверсии при состоянии сла-
бой инверсии можно записать следующим образом:
Qi = Ч^у) « q
,]2qN^s
е<1рфъ
(1.31)
Если п.2 в правой части вышеприведенного уравнения заменить на его при-
близительное значение, выраженное как #л2ехр(—2#/^), то мы увидим, что вы-
шеприведенное выражение — это то же самое, что выведено ранее для величины
заряда Q:.
Глава 1. Физические основы работы полевых транзисторов
Qi =
yl2q£sNA
2^
^/3(ф8-2фв)
(1.31а)
Чем полевой МОП-транзистор отличается от МОП-диода , так это наличием
градиента потенциала вдоль оси у. При заземленном истоке (например, VSB = 0)
плотность электронов на конце истока канала задается вышеприведенным выра-
жением при ф8(у). замененным на ф/у = 0). На конце стока канала должен учи-
тываться уровень напряжения Тогда выражения для оценки численного зна-
чения величины заряда можем записать в следующем виде [5]:
Q(y = 0) = g ...
^^Аф5(у = 0)
Q(y = r ^£s _ П‘
(1.316)
При температурах, выше, чем комнатная температура, значение члена ехр(—VDS/p)
будет меньше, чем ехр(—4). Пренебрегая этим членом, можно представить харак-
тер изменения (градиент) концентрации электронов вдоль канала следующим об-
разом:
ЭЙ(У) Qi(y = L)-Qi(y = 0) Q(y = 0)
---------------Z--------——
Таким образом, получаем требуемое итоговое выражение для расчета числен-
ного значения величины допорогового тока в следующем виде:
D z3Q,(y) = gD„Z Pyfa
n dy L j2qN^s(y = 0) NA
(1.31г)
Из этого выражения видно, что в МОП-транзисторах с длинным каналом до-
пороговый ток стока-истока остается не зависящим от величины напряжения ис-
ток-сток. Так как ф3(у = 0) меняется экспоненциально при приложении напряже-
ния к затвору [3], то же происходит с током сток-исток. Независимость IDst от VDS
прекращается в МОП-транзисторах при L, равной 2 мкм, при ^достаточно боль-
шом, чтобы области обеднения истока и стока слились. Этот известный эффект
короткого канала называется сквозным пробоем. Режим сквозного пробоя при кон-
струировании БИС должен предотвращаться, так как он вызывает независимость
ID st от F. Это обычно значит, что ток сквозного пробоя должен поддерживаться ниже,
чем значение IDst для длинного канала. Ниже будут рассмотрены методы использо-
вания имплантирующей примеси для управления током сквозного пробоя.
Для конструирования надежных МОП БИС необходимо знать и использовать
еще одну важную «допороговую» характеристику.
Характеристика крутизны наклона зависимости log (7^) от VGS называется до-
пороговым размахом (subthreshold swing). Для однородно легированного МОП по-
левого транзистора эта характеристика определяется следующим выражением:
5»=4^)'Ч1+1М1+1Й <l32)
где Cd — емкость слоя обеднения затвора, С. — емкость слоя изолятора, £s — ди-
электрическая проницаемость изолятора, d — толщина изолятора, Ж — толщина
обедненного слоя.
Член показывает, как быстро ток стока прибора может прекращаться, ког-
да величина ^снижается ниже Vr Так как размеры микросхемы и величина на-
пряжения питания постоянно снижаются для улучшения технико-экономичес-
ких характеристик, снижения мощности и повышения надежности, эта характе-
ристика становится серьезным ограничением минимально допустимого напря-
жения, которое можно использовать для питания БИС.
Параметр ^измеряется в милливольтах на декаду. Для случая ограничения d -> О
и при комнатной температуре величина « 60 мВ/декаду. На практике величина
для типового субмикронного КМОП-транзистора составляет обычно 100 мВ/декаду.
Это вызвано «ненулевой» толщиной окисла и другими отклонениями от идеальных
условий. Значение параметра Sst в 100 мВ/декаду снижает величину IDstCQ значения
1 мкА/мкмпри VGS — Кг=0,6Вдо 1 пА/мкмпри VGS= 0В.
Можно отметить, что значение 51 можно сделать еще меньше путем исполь-
зования более тонкого слоя окисла (изолятора) для снижения d или использо-
вания более низкой концентрации легирующей примеси (что приводит к более
высокому W). Изменение рабочих условий, а именно: снижение температуры
или смещение напряжения подложки также вызывает снижение значения кру-
тизны S
st
1.3. Анализ физических процессов,
происходящих в субмикронном МОП-транзисторе
Как известно, с момента изобретения первых интегральных схем количество эле-
ментов на кристалле и их быстродействие продолжали расти по экспоненциаль-
ному закону. При этом численные значения параметров — L и Z — становились все
меньше и меньше. Задача повышения быстродействия приборов также требовала
уменьшения размеров параметров L и d для каждого поколения. Последнее свя-
зано с необходимостью увеличения величины IDst (тока стока) в состоянии насы-
щения прибора, чтобы паразитные емкости могли заряжаться и разряжаться бы-
стрее.
Когда были изготовлены первые ИС, включающие МОП-транзисторы с дли-
ной затвора L < 2 мкм, наблюдались новые эффекты в работе приборов, которые
нельзя было объяснить с использованием общепризнанных теорий приборов с
длинными каналами. Более интересно для нас то, что пороговое напряжение Кги
подпороговый ток IDst, предсказанные при анализе в предыдущих разделах, не
Глава 1. Физические основы работы полевых транзисторов
согласуются с наблюдаемыми значениями для случаев L < 2 мкм [5]. Здесь ожида-
лось, что не зависит от Z, Zn Vds, но оно снижается при снижении Z, меняется
с Zh снижается при увеличении напряжения сток-исток VDS. Также видно, что VT
растет менее быстро с VBS, чем в случае более длинных каналов. В случае приборов
с L > 2 мкм IDst не зависит от и линейно растет при снижении L. Также, IDst
растет с ростом VDS и растет более быстро, нежели линейно при снижении L для
случаев L < 2 мкм.
Далее мы рассмотрим эффекты, которые обуславливают эти различия в рабо-
те полевых МОП-приборов при более малых (субмикронных) размерах. В боль-
шинстве случаев невозможно установить аналитическую связь между физичес-
кими характеристиками прибора и выходными электрическими параметрами этого
прибора. Общепризнанные теории пытаются дать количественное объяснение или
полагаются на числовой анализ в частных случаях.
1.3.1. Анализ физических эффектов, влияющих на пороговое
напряжение МОП-транзистора
Величина Vr которая уменьшается при снижении Z, изменяется с изменением Z
и снижается при увеличении напряжения сток-исток VDS. В этом разделе деталь-
но рассмотрим влияние эффекта короткого канала, эффекта «узкого» затвора и
так называемые обратные эффекты короткого канала и их влияние на величину
напряжения порога МОП-транзистора.
Эффект короткого канала. Проблема снижения величины VT при уменьшении
значений/^ и увеличении ^заслуживает отдельного рассмотрения. Полевые тран-
зисторы в КМОП-схемах обычно работают в «усовершенствованном» режиме —
при 0,6 В < VT < 0,8 В, когда даже небольшое снижение VT вызывает избыточные
токи утечки. Кроме того, значения VT в диапазоне от 0,6 до 0,8 В в МОП-приборах
со слаболегированными подложками могут обеспечиваться только путем исполь-
зования легирующих примесей (ионная имплантация) с настройкой VT для дос-
тижения требуемой концентрации легирования. Для компенсации эффектов ко-
роткого канала может потребоваться даже более высокая концентрация примеси
для компенсации соответствующего снижения Vr что, однако, может неблагоп-
риятно влиять на подвижность носителей, допороговый ток и другие характерис-
тики прибора.
Значения параметра Vr полученные из анализа и расчета по выражениям, при-
веденным в предшествующем разделе, могут не согласовываться с эксперимен-
тальными данными при L < 2 мкм. Упрощающие допущения, сделанные в работе
[5] для упрощения анализа, предполагали, что пространственный заряд под зат-
вором не зависит от VDS. Когда канал относительно длинный, области обеднения
«сток-подложка» и «подложка-исток» составляют только малую часть общего рас-
стояния между областями стока и истока. Когда L того же порядка, что и ширина
области обеднения «сток-подложка» или «подложка-исток», наличие заряда ионов
в этих обедненных областях уже может способствовать снижению величины за-
ряда, который необходим для вхождения в область инверсии. В результате оказы-
вается, что более малое значение может быть достаточным для включения тран-
зистора. Область обеднения стока расширяется далее в подложку, делая напряже-
ние включения еще меньше, когда увеличивается обратное смещение на перехо-
де «сток-подложка».
Для исследования механизма влияния VDS на величину пространственного за-
ряда под затвором необходимо решить уравнение Пуассона в двухмерной форме.
Точное решение двухмерного уравнения Пуассона исследователи обычно полу-
чали только в численном выражении. Для аналитического решения уравнения
Пуассона предлагались различные упрощения. Одно из первых известных уп-
рощений, модель с разделением заряда [5], рассматривало заряд в канале как раз-
деленный между истоком, стоком и затвором. С учетом допущения, что заряд,
управляемый затвором, лежит в пределах трапециидальной области, уравнение
Пуассона упрощается до одномерной формы и успешно решается для получения
численного значения величины смещения напряжения порога. Однако эта про-
стая модель не дает хорошего количественного соответствия с экспериментально
наблюдаемыми величинами.
Снижение барьера, вызванного влиянием процессов, связанных со стоком
(DIBL), является основой для ряда наиболее сложных моделей описания сдвига
напряжения порога. В их основе лежит механизм снижения напряжения порога
из-за влияния зарядов, формируемых в области обеднения на потенциальном энер-
гетическом барьере между истоком и каналом на поверхности полупроводника.
В одной из таких моделей на основе метода DIBL [6] двумерное уравнение Пуас-
сона сводится к одномерной форме путем аппроксимации члена д2ф/дх2 как кон-
станты. Эта и другие модели на основе DIBL позволяют обеспечить хорошее со-
гласование расчетных данных с измеренными данными для значений £ до 0,8 мкм
и значений напряжения V до 3 В.
Последняя модель [7] достаточно точно предсказывает численные значения
сдвига напряжения порога при коротком канале AVTsc даже для приборов с длиной
канала меньше 0,5 мкм. В основу этой модели положен квази-двухмерный подход
для разрешения двухмерного уравнения Пуассона. Комплексный вектор электри-
ческого поля Е содержит горизонтальную компоненту Е и вертикальную компо-
ненту £, причем член £ характеризует поле в стоке, которое имеет только горизон-
тальную компоненту. Аналогично, компонента £. является единственной компо-
нентой поля, обусловленной зарядом на затворе. Здесь £ меняется по у. но не по х;
£ допускает свое максимальное значение на конце канала в области истока и затем
уменьшается по у до минимального значения на конце стока. Аналогично, £. (х,у)
характеризует значение на поверхности изолятора , задаваемое величиной £. (0,у),
и изменяется до нуля на нижнем крае области обеднения, т.е. £. (Ж,у) = 0. Допуска-
ется, что Э£/Эх в каждой точке (х,у) может заменяться на среднее значение от его
величины в (0,у) и в (РК,у), задаваемое следующим выражением:
Э£х Ex(0,y)-Ex(W,y) = Ех(Ъ,у)
Эх W РГ
(1.33)
Из условия неразрывности вектора электрического смещения можно сфор-
мулировать два следующих выражения:
Глава 1. Физические основы работы полевых транзисторов
ЕХМ = —ЕЮ{У),
£s
(1-34)
(1.35)
Принимая при аппроксимации, что заряд в области обеднения — это заряд
ионов, то есть р(х,у) = qNA, и заменяя соответствующие члены уравнения Пуассо-
на, можно записать его в следующем виде:
ЭЕ ЭЕ р(х,у)
ГаГ”Г' <L36)
Отсюда мы получаем простое выражение:
VT - Efb - Ф5 (у) £<Wm дЕ (у) АГ Г1Л
£I— --g— = qNAWm, (1.37)
а 7] ду
где ri — эмпирически получаемый коэффициент.
При возникновении эффекта сильной инверсии выражение преобра-
зуется в следующий вид:
£SWm ^Ф^У) VT VFB Фз^У) _ N уу
77 dy2 z d (1.38)
При граничных условиях ф5(0) = Vbi и ф5(Ь) = Vbi + VDS получаем следующее
решение ф8 (у) для вышеприведенного уравнения:
ф(у\_у +(у +у _у \Sin/z(y//) 7 xsin/z([Z-y]//)
'PAyl-VsL+Wbi + Vos ^>sinh^L/i) + ^ sinA(Z//) ’ (1-39)
где VSL, VGS, VDS, Vbi — величины встроенного потенциала p-n переходов сток-под-
ложка и подложка-исток, / — характеристическая длина, определяемая как
l= \£s^md
у £Л
(1.40)
Значение параметра &VTsc теперь находится путем вычитания значения ф$ для
модели длинного канала из минимального значения ф8(у), заданного уравнением
(1.39). Минимальное значение ф/у) находится путем вычисления правой части
уравнения 1.39 для нескольких значений у, (0 < у < Z), построения и подгонки
кривой для них.
На рис. 1.9 показано изменение поверхностного потенциала вдоль канала для
длин каналов 0,35 и 0,8 мкм. Для каждой длины канала построена кривая поверх-
ностного потенциала для = 0,05 В и = 1,5 В.
1.3. Анализ физических процессов, происходящих в субмикронном
МОП-транзисторе
Рис. 1.9. Изменение поверхностного потенциала вдоль канала МОП-транзистора
для двух значений длин (L = 0,8 мкм, £ = 0,35 мкм)
Из рис. 1.9 видно, что поверхностный потенциал МОП-транзистора при L = 0,8 мкм
остается постоянным на значительной части канала. Эта характеристика становится
более ярко выраженной в случаях более длинных каналов МОП-транзисторов. Од-
нако поверхностный потенциал МОП-транзистора с длиной £ = 0,35 мкм, не содер-
жит область, в которой его значение не меняется. Минимальное значение поверхно-
стного потенциала для этого прибора при £ = 0,35 мкм оказывается выше, чем для
прибора с £ = 0,8 мкм. Фактически минимальное значение поверхностного потен-
циала возрастает при снижении длины канала и увеличении VDS.
Если выражение для минимального значения ф/у) вычитается из правой час-
ти уравнения 1.39, то получается искомое выражение для &VTsc. Общая форма это-
го выражения достаточно сложная. Для случая £ > 5/ выражение для &VTsc может
быть упрощено и будет иметь следующий вид:
== [3(ИЫ -2^)+Им]е-£// +2ДИЙ -20jKw -2^ + ИР5>-£/2'. (1.41)
Уравнение 1.41 может быть далее упрощено для случая малых значений VDS,
при этом получим следующее выражение для оценки A
&VTx = [2(KW -2^)+FDS](e-£/2' +2eL/i) (1.42)
Значения Vr рассчитанные из двух вышеприведенных уравнений, были срав-
нены с экспериментально измеренными значениями [7] и получили хорошее со-
впадение (5—7%).
Необходимость использования коэффициента Т] в выражении 1.37 для харак-
теристической длины / усложняет использование этого выражения для определе-
ния точной величины /. Точное значение / необходимо получать из измерений
Глава 1. Физические основы работы полевых транзисторов
проводимых на изготовленных образцах в условиях конкретного технологичес-
кого процесса.
Тем не менее, при использовании эмпирического метода определения / его обыч-
но связывают с минимальной дайной канала Lmin, которую должен иметь полевой
МОП-транзистор. Из литературы известно эмпирическое выражение дая Lmin [8]:
Zmin=0,41(^/l^/3. (1.43)
На практике допускается, что Lmin равно 4Z, тогда справедливо соотношение:
I = 0,1(ж/1Гга2)/3. (1.44)
Можно доказать, что для п-канального полевого МОП-транзистора с п+ по-
ликремниевым затвором для поддержания задаваемого выражением
+ (1.45)
при определенном значении VT (например, 0,7 В) необходимо, чтобы выполня-
лось следующее условие:
Тогда из 1.44 и 1.46 следует:
/ = 0,0007И^'13d. (1.47)
Для случая n-канального МОП-транзистора с р+ поликремниевым затвором
[где допускается VT= 1,2 В, Wm ~ 4(e/e.)J] получают следующее значение:
1 = 0,001 \W'/3d. (1.48)
Зависимость от VBS
Уравнение 1.15, описывающее характер изменения напряжения порога полевого МОП-
транзистора с длинным каналом, может быть переписано следующим образом [5]:
VT = vn + Гу1(2фв + Ув5) + 2фв, (1.49)
где член ехр(—2рф$ — VBS) был отброшен как пренебрежимо малый, а
y=(d/£i\[2q£^.
Для более коротких длин каналов и более высоких напряжений смещений сто-
ка величина Кгменее чувствительна к изменению VBS. Здесь ^становится полно-
стью независимым от VBS для всех значений VBS, когда L = 0,7 мкм [9] и для боль-
ших значений FBS во всех случаях.
Эффекты узкого затвора
Следует отметить, что обсуждаемые ниже три эффекта «узкого» затвора оказыва-
ют более слабое влияние на величину Vr чем рассмотренные ранее эффекты ко-
роткого канала. Первые два эффекта вызывают увеличение VT и имеют место в
полевых МОП-транзисторах, изготовленных с помощью либо структуры с изоля-
цией окислом, либо структур с локальной изоляцией окислом в «канавках»
(LOCOS). Третий эффект также вызывает снижение Кги проявляется в МОП-тран-
зисторах, изготовленных с помощью структур LOCOS (с изоляцией «канавками»).
Для понимания причины возникновения первого эффекта канал МОП-тран-
зистора можно рассматривать как прямоугольник в горизонтальном сечении, два
параллельных края которого граничат со стоком и истоком и располагаются в об-
ластях обеднения. Другие два края не имеют под собой областей обеднения. При-
сутствие зарядов под первыми двумя краями вызывает снижение количества заря-
да, которое должно вноситься напряжением на затворе, так что отсутствие области
обеднения под другими двумя краями предполагает, что требуется более высокое
VGS для инвертирования канала. Эффект состоит в увеличении VT [10].
Второй эффект проистекает из более высокого уровня легирования канала по
краям рабочей области [11]. Более высокое легирование обусловлено суммарным
влиянием примесей, используемых при формировании охранного кольца (бор в
случае МОП-транзисторов п-типа и фосфор в случае МОП-транзисторов р-типа).
Из-за более высокого легирования для полного инвертирования канала к затвору
должно прилагаться более высокое напряжение.
В субмикронных МОП-транзисторах с изоляцией «канавками» или полнос-
тью заглубленной изоляцией, когда затвор смещается, линии электрического поля
от области затвора складываются таким образом, что формируется инверсион-
ный слой на краях канала при более низком напряжении, чем требуется для цен-
тра, что и порождает третий эффект [12].
Обратный эффект короткого канала
Большинство экспериментальных измерений параметра Иупри уменьшенной дли-
не канала не подтверждают постоянного снижения, ожидаемого из теорий, при-
веденных в предыдущих разделах. Обратный эффект короткого канала — это тер-
мин, присвоенный явлению, когда длина канала снижается менее L ~ 3 мкм. Пер-
воначально ^возрастает до L ~ 0,7 мкм [13], а когда L снижается ниже 0,7 мкм, VT
начинает снижаться с большей скоростью, нежели предсказывается теориями. Ис-
следователи осмыслили это явление и предложили новые его объяснения [13],
хотя исследования этого эффекта еще продолжаются.
1.3.2. Методы ограничения эффекта сквозного пробоя
Как следует из описания физических механизмов работы субмикронного МОП-
транзистора, области обеднения на переходах сток—подложка и подложка—исток
простираются на некоторое расстояние в область канала. Увеличение напряжения
обратного смещения на переходах приводит к уходу границ обедненной области от
перехода. В субмикронных МОП-транзисторах обычно используется ионное леги-
38 Глава 1. Физические основы работы полевых транзисторов
рование с регулировкой уровня VT для увеличения поверхностной концентрации
примеси до уровня более высокого, чем в объеме полупроводника.
Конечно, любое увеличение напряжения стока может приводить к развитию
механизма сквозного пробоя, снижает потенциальный энергетический барьер для
основных носителей в истоке. При этом большое число этих носителей приобрета-
ет достаточную энергию для пересечения барьера и входа в подложку. Некоторые
из этих носителей собираются областью стока. Результирующий эффект состоит в
увеличении допорогового тока IDst. Более того, если построить графическую зависи-
мость log(/n z) от VGS, то наклон кривой (5^) становится меньше (т.е. кривая становит-
ся более плоской), если имеет место подповерхностный сквозной пробой [5, 20].
В то время как значение параметра Sa, является «индикатором» появления эф-
фекта подповерхностного сквозного пробоя, наиболее часто используемый параметр
прибора, применяемый для описания поведения МОП транзистора при сквозном
пробое, это напряжение сквозного пробоя — Vpv определяемое, как значение VDS, при
котором ток IDst достигает некоторой определенной величины при VGS = 0. Параметр
VPT можно грубо аппроксимировать, как значение VDS, для которого суммарное зна-
чение области обеднения истока и стока становится равной величине L [21]:
V^aN^L-W^,
(1.50)
где NB — объемная концентрация примеси (подчеркнем отличие от параметра «по-
верхностная концентрация примеси TV^).
Как уже упоминалось выше, для маломощных приборов необходимо учиты-
вать возможность появления приповерхностных токов сквозного пробоя. Так как
эти токи протекают, когда прибор выключен, даже «слабые» токи представляют
опасность. Для исключения подповерхностного сквозного пробоя был разрабо-
тан целый ряд методов борьбы с этими токами.
Основным методом является выбор соответствующего соотношения NB и NA для
достижения обеспечения регулировки Иги для увеличения уровня легирования в под-
ложке, что приводит к снижению ширины областей обеднения. Наиболее известный
метод, предложенный в работе [22], состоит в обеспечении соотношения NB > NA/\Q.
Его преимущество заключается в использовании только одного имплантата, одна-
ко он не может удовлетворить вышеуказанным требованиям при геометрических
размерах L < 1 мкм. Другие методы предполагают использование дополнительных
имплантантов для формирования слоя с более высоким уровнем легирования на
глубине, равной расположению дна области обеднения перехода [23], либо для фор-
мирования соответствующего «фронта» в областях стока и истока [24, 25].
1.3.3. Эффект возникновения тока утечки стока МОП-транзистора,
обусловленный влиянием его затвора
Как следует из физики работы субмикронного МОП-транзистора, сильное поле
присутствует в окисле в области, где сток п+ полевого МОП-транзистора нахо-
дится непосредственно под его затвором, причем и сток и затвор находятся соот-
ветственно под потенциалом VDD и земли (рис. 1.10).
1
Рис. 1.10. Схема образования в полевом МОП-транзисторе тока утечки стока, вы-
званного затвором: 1 — край обеднения р-подложки; 2 — сток; 3 — поли-
кремниевый затвор; 4 — край обеднения стока; 5 — образование пары при
туннелировании
В соответствии с законом Гаусса заряд Qs = еохЕох наводится в электроде стока.
Этот заряд Qs создается слоем обеднения в области стока. Так как подложка нахо-
дится при более низком потенциале для неосновных носителей, любые неоснов-
ные носители, которые могут накопиться и сформировать инверсионный слой на
поверхности стока под затвором, смещаются в поперечном направлении в под-
ложку. По этой причине неравновесная поверхностная область называется «зача-
точным инверсионным слоем», а этот неравновесный обедненный слой называ-
ется «слой глубокого обеднения».
Если величина электрического поля в окисле Еох достаточно велика, то падение
напряжения на слое обеднения становится достаточным для возникновения эф-
фекта туннелирования в области стока через образовавшуюся приповерхностную
ловушку. В литературе описаны несколько возможных механизмов туннелирования
посредством этих ловушек [26]. Какой бы ни был механизм, неосновные носители,
проникшие в образующийся инверсионный слой, перемещаются в поперечном
направлении в подложку, замыкая цепь протекания тока утечки стока, наведенно-
го затвором (GILD). В КМОП-схемах этот ток утечки вносит существенный вклад
в мощность, потребляемую в режиме холостого хода. Технически GILD может уп-
равляться как путем увеличения толщины окисла (снижение напряженности поля
для заданного напряжения), увеличения уровня легирования области стока (для
ограничения ширины слоя обеднения и объема туннелирования), так и путем уст-
ранения этих ловушек (обеспечивая уровни напряжения и поля достаточно низки-
ми, чтобы туннелирование без этих ловушек с зоны на зону стало невозможным).
Литература к главе 1
1. G. Baccarani et al. Analytical IGFET Model Including Drift and Diffusion Currents //
IEEE J. Solid State Electron Devices. — 1978. — Vol. 2. - P. 62.
2. J.R. Brew A Charge-Sheet Model of the MOSFET // Solid State Electron. — 1978. —
Vol. 21.-P. 345.
3. S.M. Sze Physics of Semiconductor Devices // Wiley-Interscience. — New York. — 1969.
4. C.G. B.Garett and W.H.Brattain Physical Theory of Semiconductor Surfaces // Phys.Rev. —
1955.-Vol. 99.-P. 376.
40 Глава 1. Физические основы работы полевых транзисторов
5. К. Roy, Sh.C. Prasad Low-power CMOS VLSI Circuits Design // New York, Hilton
books. - 1995. - P. 348.
6. EC. Hsu et al. An Analytical Breakdown Model for Short-Channel MOSFETs // IEEE
Trans. Electron. Dev. — 1983. — Vol. 30. — P. 571.
7. Z.H. lao et al. Threshold Voltage Model for Deep Submicrometer MOSFETs // IEEE
Trans. Electron. Dev. — 1993. - Vol. 40. — P. 86.
8. J.R. Brews et al. Generalized Guide for MOSFIT Miniaturization // IEEE Electron.
Dev.-1980.-Vol. 1.-P.2.
9. G.W. Taylor Ц Solid State Electron. - 1979. - Vol. 22. - P. 701.
10. G. Merkel A Simple Model of the Threshold Voltage of Short and Narrow Channel
MOSFITs// Solid State Electron. - 1983. - Vol. 23. - P. 1207.
11. C.R. Ji and C.T. Shah Two-Dimensional Analysis of the Narrow-Gate Effect in MOSFETs //
IEEE Trans. Electron. Dev. - 1983. - Vol. 30. - P. 635.
12. S.S. Chung and T.-C. Li An Analytical Threshold Voltage Model of the Trench-Isolated
MOS Devices with Nonuniformly Doped Substrates // IEEE Trans. Electron. Dev. —
1992.-Vol. 13.-P. 614.
13. C.Y.Lu and J.M.Sung Reverse Short-Channel Effects on Threshold Voltage in Submicron
Salicide Devices // IEEE Electron. Dev. Lett. — 1989. — Vol. 10. — P. 446.
14. Белоус А.И., Сякерский B.C., Алиева H.A. Сравнительные исследования КМОП БИС,
изготовленных в КНИ и КРС структурах / Сборник докладов Международной науч-
ной конференции «Актуальные проблемы физики твердого тела». — 23—26 октября
2007 г. — Минск, Беларусь. — С. 5—6.
15. N.D. Arora and M.S.Sharma Modelling the Anomalous Threshold Voltage Behavior of
Submicron MOSFETs // IEEE Electron. Dev. Lett — 1992. — Vol. 13. — P. 92.
16. H. Hanafi et al. A Model for Anomalous Short-Channel Behavior in MOSFET// IEEE
Electron. Dev. Lett. - 1993. - Vol. 14. - P. 575.
17. D. Sadana et al. Enhanced Short-Channel Effects in NMOSFETs Due to Boron
Redistribution Introduced by Arsenic Source and Drain Implant // IEDM Tech. Dig. —
1992.-Vol. 37.-P. 849.
18. Белоус А.И., Бондаренко В.П., Долгий A.H., Сякерский В.С. Фотолюминесцент-
ные исследования КНИ структур / Сборник докладов Международной научной
конференции «Актуальные проблемы физики твердого тела». — 23—26 октября
2007 г. — Минск, Беларусь. — С. 12—15.
19. C.S. Rafferty et al. Explanation of Reverse Short-Channel Effect by Defect Gradients //
IEDM Tech. Dig. - 1993. - Vol. 38. - P. 311.
20. J. Zhu et al. Punchthrough Current for Submicrometer MOSFETs in CMOS VLSI //
IEEE Trans. Electron. Dev. - 1988. - Vol. 35. - P. 145.
21. C. Hu Future CMOS Sealing and Reliability Ц Proc. IEEE. - 1993. - Vol. 81. - P. 682.
22. F.M. Klassen Design and Performance of Micron-Sized Devices // Solid State Electrons.
1978.-Vol. 21.-P. 565.
23. T. Shibata et al. An Optimally Designed Process for Submicrometer MOSFETs // IEEE
Trans. Electron. Dev. — 1982. — Vol. 29. — P. 531.
24. C.F. Codella and S. Ogura Halo Doping Effect in Submicron Df-LDD Device Design //
IEDM Tech. Dig. - 1985. - P. 230.
25. Белоус А.И., Комаров Ф.Ф., Красницкий В.Я., Сякерский В.С. Модель расчета
поверхностного сопротивления кремниевых ионно-легированных слоев р-типа //
Электроника. — 2006. — № 11(35). — С. 50—53.
26. J.R. Brews Subthreshold Behavior of Uniformly and Non-Uniformly Doped Long-
Channel MOSFETs Ц IEEE Trans. Electron. Dev. - 1979. - Vol. ED-26. - № 9. -
P. 1282.
ГЛАВА 2
МЕТОДЫ МИНИМИЗАЦИИ
ЭНЕРГОПОТРЕБЛЕНИЯ
МИКРОЭЛЕКТРОННЫХ УСТРОЙСТВ
2.1. Основные тенденции изменения параметров
энергопотребления микроэлектронных устройств
Вследствие быстрого прогресса технологий производства полупроводниковых
интегральных схем, в частности, перехода к субмикронным и наноэлектронным
технологиям, возникают новые задачи в области проектирования микроэлектрон-
ных устройств, реализованных на основе данных технологий. Одной из таких за-
дач является разработка специальных технологических решений и конструкций
устройств с низким энергопотреблением [1]. Актуальность данной задачи опре-
деляется следующими основными факторами:
— наличие множества приложений (портативные компьютеры, бытовая элек-
троника, средства навигации, средства связи, цифровая аудио- и видеотех-
ника), которые должны сочетать высокую надежность и требуемое быстро-
действие с низким потреблением энергии с целью достижения заданной
продолжительности автономной работы;
— необходимость снижать потребляемую мощность для решения проблемы
отвода тепла, так как это определяет надежность и массогабаритные пока-
затели устройств;
— возможность создания сложнофункциональных изделий — процессорных
БИС, систем на кристалле, систем на пластине и других систем со сверх-
большой степенью интеграции.
Чтобы лучше понять сущность проблемы снижения энергопотребления мик-
роэлектронной элементной базы, рассмотрим тенденцию изменения во времени
важнейших технических характеристик микропроцессоров — базовых элементов
построения любых вычислительных и управляющих устройств. Такими парамет-
рами являются тактовая частота работы F микропроцессора, определяющая про-
изводительность устройства, и мощность потребления Развитие микропро-
цессоров, появившихся в 1971 году (Intel-4004), подчиняется известному закону
Мура. На рис. 2.1 представлена динамика изменения рабочей частоты микропро-
цессоров с момента их появления на рынке по настоящее время. Здесь представ-
лены только основные типы микропроцессоров фирмы Intel, наиболее широко
используемые в промышленных системах.
На рис. 2.2 для этих же типов микропроцессоров представлена тенденция из-
менения их мощности потребления.
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
Рис. 2.1. Изменение рабочей частоты микропроцессоров фирмы Intel
Рис. 2.2. Тенденции изменения мощности потребления микропроцессоров фирмы
Intel
Как видно из сравнения этих двух рисунков, обе характеристики^ и так-
же подчиняются действию закона Мура — практически каждые полтора-два года
происходит удвоение их численных значений. При этом следует иметь в виду, что
и другие их характеристики — разрядность, функциональная сложность и степень
интеграции — также практически удваиваются в среднем каждые полтора года.
2.1. Основные тенденции изменения параметров энергопотребления
микроэлектронных устройств
Эта тенденция носит универсальный характер и наблюдается не только у мик-
ропроцессоров, но и у остальных типов микроэлектронных устройств — микро-
схем памяти, процессоров цифровой обработки сигналов, аналоговых мультиплек-
соров, цифро-аналоговых БИС и др. [2, 3, 4, 5].
Таким образом, с одной стороны, наблюдается тенденция непрерывного
уменьшения геометрических размеров элементов (транзисторов, диодов, резис-
торов) микросхем, с другой стороны — аналогичная тенденция непрерывного уве-
личения потребляемой от внешних источников и рассеиваемой на кристалле мощ-
ности. И здесь на первый план выходят проблемы теплоотвода — каким образом
отводить от кристалла тепло, выделяющееся в объеме кристалла микросхемы в ре-
зультате рассеивания этой возрастающей мощности и как обеспечить надежность
функционирования базовых элементов (транзисторов) и микросхемы в целом?
Для анализа этой проблемы удобно использовать такой параметр, как «плотность
мощности» или «удельная мощность» (РЖ5), имеющий размерность [Вт/см2] [5].
На рис. 2.3 представлены значения этого параметра для тех же микропроцессоров
мирового лидера в этой области — фирмы Intel, разработанные и поставленные
этой фирмой на рынок за последние тридцать лет с момента появления первого
микропроцессора.
Годы
Рис. 2.3. Изменения плотности мощности для поколений микропроцессорных БИС
Характер изменения с течением времени этого параметра представляет собой
интерес для понимания последующего изложения материала книги.
Так, после разработки и появления на рынке хорошо зарекомендовавшего себя
микропроцессора Intel-8080 разработчиками был сделан следующий шаг — были
спроектированы и поставлены на рынок две новые усовершенствованные версии —
Intel-8085 (1974 г.) и Intel-8086 (1976 г.), отличавшиеся более широкими функцио-
нальными возможностями по сравнению с прототипом. При этом было обеспече-
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
но увеличение тактовой частоты Intel-8085 в 1,27 раза, Intel-8086 в 1,75 раза по срав-
нению с прототипом. Как видно из рис. 2.2, при этом примерно в таком же соотно-
шении возросла и величина потребляемой ими мощности.
Разработчики радиоэлектронной аппаратуры — потребители изделий фирмы
Intel — были удовлетворены расширением функциональных возможностей и по-
вышением тактовой частоты, что позволяло им повысить производительность
своих устройств. Однако уже тогда для разработчиков фирмы Intel прозвучал пер-
вый «тревожный звонок» — от части потребителей начала поступать информация
о сбоях в работе отдельных блоков, на платах которых были поставлены микро-
процессоры Intel-8086. От потребителей микропроцессора Intel-8085 таких сиг-
налов разработчикам фирмы не поступало. В результате проведенного анализа
была установлена причина, впоследствии названная экспертами эффектом горя-
чей плиты (рис. 2.3) и обусловленная более высоким (в 1,8 раз) значением по-
требляемой микропроцессором Intel-8086 мощности, по сравнению с Intel-8080,
для микропроцессора Intel-8085 этот коэффициент увеличения составил 1,1. Сущ-
ность этого эффекта заключалась в нарушении условий работоспособности тран-
зисторов микропроцессора из-за недостаточного теплоотвода.
В это же время в разрабатывающих подразделениях фирмы создавался мик-
ропроцессор следующего поколения Intel-286, характеристики которого для того
времени позволяли существенно расширить функциональные возможности вы-
числительных и управляющих систем на его основе.
В результате реализации разработчиками комплекса конструктивно-техноло-
гических и схемотехнических решений удалось возникшую проблему решить —
если значения частоты и потребляемой мощности микропроцессора Intel-286 по
сравнению с аналогичными параметрами Intel-8086 возросли всего на 10—15%
против планировавшихся 25—30%, то величину удельной мощности Pws при этом
удалось даже уменьшить (рис. 2.3).
Найденные технические решения, наряду с переходом на новые проектные
нормы, позволили впоследствии для более сложных поколений микропроцессо-
ров (Intel-386, 486, «Pentium.pro» и Р6) обеспечить значения Pws, не превышаю-
щие численные значения Pws для Intel-8086, на котором впервые у разработчиков
эта проблема проявилась.
Как показано на рис. 2.3, всего лишь на один-два порядка величин отличает
достигнутые для микроэлектронных изделий (микропроцессоров) значения Pws
от величин, характерных для материалов, работающих в космической технике (со-
пло ракетного двигателя) или в ядерной энергетике (ядерный реактор), что под-
тверждает актуальность задачи поиска путей уменьшения Pws.
На рис. 2.4 представлена диаграмма [2], поясняющая актуальность проблемы
снижения потребляемой мощности для одного из классов изделий вычислитель-
ной техники — персонального компьютера типа Laptop [6]. Так, если устройство
отображения информации — дисплей потребляет только 20% от всей потребляе-
мой компьютером мощности, а жесткий диск — 10%, то «сердце» компьютера (про-
цессор) забирает в среднем 37% мощности, а базовая логика обрамления, без ко-
торой нельзя реализовать все сервисные функции компьютера, забирает до 30%
всей потребляемой мощности.
2.2. Пути уменьшения величины рассеиваемой мощности в КМОП БИС
'сор
Базовая
логика
30%
Жесткий
диск
10%
ЖК
монитор
20%
Рис. 2.4. Типовое распределение энергопотребления персонального компьютера
класса Laptop
2.2. Пути уменьшения величины
рассеиваемой мощности в КМОП БИС
Два последних десятилетия лидирующее положение на рынке полупроводнико-
вых интегральных схем занимает КМОП-технология. Успешная реализация всех
функциональных модулей вычислительных систем по этой технологии позволи-
ла создавать на одном кристалле функционально законченные устройства с вы-
сокой степенью интеграции. Это значительно увеличило функциональную насы-
щенность кристалла, снизило массогабаритные параметры конечного продукта,
увеличило его производительность и уменьшило потребление энергии. Например,
в 2007 году фирма Intel начала массовое производство процессора с рабочим назва-
нием Penryn, который изготавливается по техпроцессу 45 нм в двух конфигурациях:
двухядерной (около 410 млн транзисторов) и четырехядерной (более 820 млн транзи-
сторов) [7]. При этом, несмотря на значительное увеличение количества транзисто-
ров и возрастание функциональных возможностей (добавлено порядка 50 новых
инструкций Intel SSE4 для увеличения производительности обработки мультиме-
дийных данных), величина потребляемой мощности нового процессора не уве-
личилась. Так, процессор мобильного компьютера потребляет порядка 35 Вт, на-
стольной системы — порядка 65 Вт и порядка 80 Вт — четырехядерный серверный
процессор.
Для микронных КМОП-технологий львиную долю рассеиваемой мощности
составляет динамическая, которая определяется током заряда-разряда паразит-
ной емкости узла и сквозным током от источника питания к общему проводу в
момент изменения логического уровня. В последующих главах будут представле-
ны основные методы, позволяющие уменьшить величину рассеиваемой мощнос-
ти на этапах проектирования КМОП БИС.
Глава 2, Методы минимизации энергопотребления микроэлектронных
устройств
Рис. 2.5. Классификация основных методов минимизации потребления энергии при
проектировании КМОП БИС
Не существует универсального решения, которое было бы применимо во всех
возможных ситуациях. Поэтому необходимо учитывать особенности проектируе-
мого устройства (такие как быстродействие, затраты на реализацию, надежность,
тестируемость, ремонтопригодность и т.п.) для выбора методов и средств мини-
мизации потребления энергии.
Рассмотрим основные подходы, применяемые комплексно или в отдельности для
уменьшения потребления энергии при проектировании КМОП БИС [7, 8, 9, 10, 11].
На рис. 2.5 представлена обобщенная классификация основных используе-
мых методов минимизации энергопотребления.
При использовании традиционных КМОП-технологий (минимальные разме-
ры элементов не переходят в субмикронную область) основную долю рассеивае-
мой микросхемами мощности составляет динамическая. Снижение любого пара-
метра — напряжения питания, напряжения переключения, величины перезаря-
жаемой емкости или частоты переключения — приводит к уменьшению величи-
ны рассеиваемой мощности.
Традиционно наибольшее внимание ученых было направлено на снижение
величины напряжения питания. Это связано с тем, что для большинства КМОП
схем напряжение питание равно переключаемому напряжению. Между динами-
2.2. Пути уменьшения величины рассеиваемой мощности в КМОП БИС 47
ческой рассеиваемой мощностью и напряжением питания БИС существует квад-
ратичная зависимость. Кроме того, при уменьшении напряжения питания одно-
временно уменьшается и статическая мощность.
В совершенствовании микромощных СБИС можно выделить по крайней мере
три основных направления [12]. Первое — минимизация потребляемой мощности
для микросхем телекоммуникационных устройств и переносных компьютерных
систем за счет их модернизации на системном уровне. Большинство разработок
сфокусировано на снижении напряжения питания и тактовой частоты с одновре-
менным распараллеливанием обработки информации. При этом создание систем
базируется на КМОП схемотехнике и, соответственно, на существующей техноло-
гической базе. Некоторые успехи в этом направлении связаны с использованием
чисто системных решений, и в частности альтернативных систем синхронизации,
таких как самосинхронизация и т.п. Выигрыш по мощности при этом достигается в
основном за счет совершенствования архитектуры самих систем [1].
Второе направление можно охарактеризовать как схемотехническое. Исполь-
зование возможностей САПР СБИС с целью укорочения путей передачи инфор-
мации в пределах цифровой СБИС позволяет уменьшить потребляемую мощность
за счет уменьшения тактовой частоты, но без потери быстродействия. Снижение
потребляемой мощности достигается, в частности, за счет использования про-
ходных ключей и других схемотехнических приемов. Этот подход также базирует-
ся в основном на традиционной КМОП технологии [13, 14, 15].
Третье направление — разработка новых технологических процессов и марш-
рутов изготовления СБИС.
Для нового поколения навигационных и телекоммуникационных систем,
включающих в качестве основных составляющих и вычислительные системы,
наиболее перспективной по-прежнему остается технология КМОП. Данное на-
правление рассматривается как основное и включает совершенствование процес-
сов фотолитографии с целью уменьшения топологических размеров [16]; разра-
ботку способов уменьшения (подгонку) пороговых напряжений п-и р-канальных
МОП транзисторов [17].
Снижение мощности — сложная комплексная, многоплановая проблема. Ее
решение зависит от прогресса в каждом из трех данных направлений. Все они в
качестве теоретической основы используют известную зависимость потребляе-
мой мощности от напряжения питания (£), тактовой частоты (/) и эффективного
значения паразитной емкости (Q, определяемую формулой:
Р = kCMJEf+ I^E +IymE. (2.1)
где к — фактор переключательной активности элементов, С — эффективное зна-
чение паразитной емкости логического вентиля, А£7 — размах логических уров-
ней, 1С — сквозной ток в переходном процессе, I — ток утечки в стационарных
состояниях.
В настоящее время наблюдается высокая научно-исследовательская и патен-
тная активность по всем трем направлениям минимизации потребляемой мощ-
ности КМОП БИС для средств телекоммуникаций и портативных средств вычис-
лительной техники. Создание новых схемотехнических решений не требует боль-
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
ших временных затрат, дорогостоящих физических и технологических экспери-
ментов и, соответственно, нового дорогостоящего технологического оборудова-
ния и материалов. Задачи решаются методом численных экспериментов с помо-
щью различных пакетов САПР [18]. Однако этот путь предполагает наличие у
фирмы-разработчика большого интеллектуального потенциала. В данном направ-
лении работают мощные зарубежные фирмы IBM, AT&T Bell Lab., Intel Corp.,
Motorola Corp, и университеты. На территории СНГ это направление развивают
НПО «Интеграл» (г. Минск), ОАО «Микрон», «Ангстрем» (г. Москва, г. Зеленоград).
Схемотехнический путь тесно связан с технологическим и системным, но
имеет свои специфические особенности. Рассмотрим выражение (2.1) для мощ-
ности, потребляемой базовым вентилем КМОП типа. При АС/= Еп формула (2.1)
приобретает вид:
P=kCPf+IcE+IymE. (2.2)
Величина коэффициента переключательной активности к зависит от конк-
ретного вида системы и имеет значение, равное или меньше единицы. Цель тех-
нологического подхода — уменьшение значений эффективной емкости и токов
утечки МОП транзисторов в стационарном состоянии. Однако основная состав-
ляющая потребляемой мощности — динамическая. Мощность, обусловленная
сквозным током, обычно составляет около 30 процентов. Как видно из выраже-
ния (2.2), уменьшение питающего напряжения обычных КМОП схем — один из
самых эффективных и очевидных путей снижения энергии переключения. Это
особенно верно в отношении стандартных КМОП вентилей, для которых мощ-
ность переключения пропорциональна квадрату напряжения питания. Однако
существует предел уменьшения питающего напряжения, связанный с технологи-
ческим разбросом параметров элементов, особенно с разбросом пороговых на-
пряжений МОП транзисторов [19]. При снижении напряжения питания разброс
задержек между вентилями увеличивается до тех пор, пока некоторые вентили не
перестанут работать правильно, что случается при напряжении питания, лишь
слегка превышающем наибольшее из пороговых у n-МОП и p-МОП транзисто-
ров. Так как типичное пороговое напряжение лежит в пределах от 0,4 до 0,9 В, то
это устанавливает нижний предел питающего напряжения приблизительно в 1 В
для общепринятого КМОП технологического процесса.
Хотя пороговое напряжение может быть «подогнано» в процессе производ-
ства, а пределы его изменения — сужаться за счет улучшения технологии, оба эти
пути трудны и дорогостоящи. Всегда существует неконтролируемый технологи-
ческий разброс порогового напряжения между транзисторами, являющийся слу-
чайной функцией качества полупроводниковой пластины и места расположения
на ней прибора. Произвольная флуктуация порогового напряжения возникает
даже между двумя идентичными приборами из-за того, что процесс ионной имп-
лантации, используемый для задания U , плохо поддается точному контролю.
В относительно малых субмикронных транзисторах, используемых в цифро-
вых интегральных схемах, такое произвольное несоответствие U обратно про-
порционально квадрату длины канала с коэффициентом пропорциональности от
4 до 30 мВ/мкм. При коэффициенте 4 мВ/мкм стандартная девиация Unор для тран-
2.2. Пути уменьшения величины рассеиваемой мощности в КМОП БИС
зистора 4 мВ на 1 мкм должна быть только 2 мВ. Даже прибор, случайно выбран-
ный из триллиона, имеет только 10 мВ-ный сдвиг величины Un. Таким образом,
в случае совершенного технологического процесса этот коэффициент близок к
4 мВ/мкм. Но здесь сравниваются идентичные приборы, в реальных же цифро-
вых схемах идентичных приборов нет. К примеру, вследствие анизотропной при-
роды производственного процесса простой поворот пластины на 90 или даже 180°
может привести к существенному изменению U .
Один из возможных методов компенсации разброса пороговых напряжений —
«электронная подгонка» [3], где предлагается модифицировать производственный
процесс для достижения малых величин U (около 0,12 В) и варьировать подзат-
ворный потенциал на обоих n-МОП и p-МОП приборах, чтобы скомпенсировать
вариацию U , возникающую в технологическом процессе. В этом подходе есть
три недостатка. Прежде всего он требует изменения базового производственного
процесса. Кроме того, так как быстродействие пропорционально питающему на-
пряжению, во многих случаях имеет смысл питать различные блоки ИС разным
напряжением. Здесь же все приборы на подложке связаны общей подзатворной
коррекцией и, следовательно, имеют одинаковый порог. И, наконец, приборы,
имеющие только очень низкое пороговое напряжение, крайне затрудняют пони-
жение мощности схемы, так как большие токи утечки могут протекать, даже ког-
да вентили закрыты.
Последние две проблемы в принципе решаемы путем создания подзатворной
коррекции независимо для каждого прибора. Однако достигаемый при этом разброс
пороговых напряжений ограничен снизу подзатворным потенциалом и допустимым
диапазоном внутренних потенциалов. Другой подход — добавление комплиментар-
ной пары транзисторов с большим пороговым напряжением — используется для
достижения энергии переключения 300 фДж на вентиль при питании в 1 В. Однако
пороговое напряжение в этом случае устанавливается не за счет подзатворного по-
тенциала. Недостаток обоих решений — усложнение технологического процесса и
увеличение стоимости микросхемы.
В работе [19] предложена так называемая методика Quad Rail (четыре шины),
которая позволяет снизить питающее напряженно при сохранении стандартных
КМОП производственных процессов. Суть этого оригинального подхода, позволя-
ющего схемотехнически скомпенсировать разброс порогов МОП транзисторов —
использование двух отдельных пар шин «питание-земля» с разницей в напряже-
нии между ними, изменяя которую, можно сглаживать вариацию порогов у МОП
транзисторов на пластине. Пороговые напряжения транзисторов, расположен-
ных в карманах, устанавливаются по отношению к приборам, расположенным на
подложке, за счет варьирования потенциала их кармана. QuadRail методология
теоретически дает возможность снизить питающее напряжение до 0,25 В при со-
хранении стандартного серийного КМОП технологического процесса. Результа-
ты моделирования и экспериментальных измерений подтверждают работоспособ-
ность таких схем и достижение значения энергии переключения менее 40 фДж,
что в 400 раз ниже по сравнению с пятивольтовым КМОП базисом.
В работе [20] описана так называемая «схема с пульсирующим потреблением
мощности» (PPS) КМОП, которая позволяет уменьшить мощность рассеяния
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
обычных КМОП примерно в десять раз (рис. 2.6). Управляющая схема периоди-
чески возбуждает шину питания пилообразными сигналами, действующими между
шинами VDD и Vss. В течение спадающего фронта импульса питания паразитные
емкости обеспечивают сохранение логических состояний интегральной схемы.
Все импульсы имеют амплитуду в интервале с границами Vss (логический нуль) и
VDD (логическая единица). В начале спада на входе инвертора имеет место логичес-
кий нуль, р-канальный транзистор выключен из-за того, что напряжения на затво-
ре и истоке одинаковы. Однако когда напряжение превысит пороговое, п-каналь-
ный МОП транзистор открывается и состояние выхода инвертора сохраняется.
В то же время при нулевом напряжении, приложенном к входу инвертора, когда
напряжение на шине питания возрастает, n-канальный МОП транзистор всегда
закрыт, поскольку напряжение между затвором и истоком равно нулю. При пре-
вышении на шине питания порогового напряжения р-канальный транзистор от-
крывается и напряжение на выходе инвертора будет следовать за напряжением на
шине питания. Если два инвертора соединить последовательно, то импульс, при-
ложенный к первому инвертору, пройдет через два инвертора и воспроизведется
на выходе третьего. Таким образом, состояние двух или более последовательно
соединенных логических элементов может быть определено во время возрастаю-
щего фронта перепада. Когда перепад напряжения достигнет величины VDD, все
инверторы получат возможность работать как обычные КМОП схемы. При умень-
шении перепада напряжения до логического нуля состояние поддерживается па-
разитными емкостями.
V
а) б)
Рис. 2.6. Принцип работы КМОП инвертора с пульсирующим потреблением мощ-
ности
В работе [20] также предложено техническое решение, которое может обеспе-
чить небольшую экономию мощности в КМОП схемах при переключении боль-
ших емкостных нагрузок (рис. 2.7). Это решение нацелено на использование в
узлах КМОП схем, которые работают с большими значениями нагрузочной ем-
кости (когда емкость много больше, чем емкость затвора с минимальными разме-
рами). Аналогично варианту PPS КМОП оно полностью совместимо с обычной
КМОП технологией, что весьма важно для быстрого внедрения.
2.2. Пути уменьшения величины рассеиваемой мощности в КМОП БИС
Рис. 2.7. Схема КМОП инвертора для работы с большими емкостными нагрузками
Каждый раз, когда классический вентиль КМОП переходит из состояния ло-
гической единицы в состояние логического нуля, сбрасывается на землю заряд,
накапливаемый в паразитной емкости выходного узла. Этот бесполезно потерян-
ный заряд обусловливает динамическую составляющую мощности потребления
обычного КМОП вентиля, определяемую как
P = QLbU, (2.3)
где Ql — заряд, накопленный на паразитной емкости в состоянии логической еди-
ницы.
В предложенной схеме (рис. 2.7) введен дополнительный буфер с емкостью
Cs. Во время разряда узловой емкости на землю при переходе из состояния логи-
ческой единицы в состояние логического нуля буфер снимает некоторый заряд с
паразитной емкости выходного нуля и сохраняет его на другой емкости Cs. Во
время следующего перехода из состояния логического нуля в состояние логичес-
кой единицы буферная схема возвращает сохраненный заряд в выходной узел,
уменьшая заряд, а следовательно, ток, потребляемый от источника питания. Мощ-
ность, сэкономленная буфером, определяется выражением:
P = Qs^Uf. (2.4)
При передаче заряда из нагрузочной емкости в емкость Cs без рассеяния мощ-
ности на резистивных элементах схемы сохраненный заряд определяется фор-
мулой:
0
5 2Cs+Cl
(2.5)
Таким образом, процент экономии мощности составит:
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
Э = ——100%.
2 (Ту + (?£
(2.6)
Для отношений величин емкостей CsnCL, равных 1/4, 1, 4, сохраненная мощ-
ность будет соответственно 16,7; 33,3; 44,4 и 50 процентов. Результаты моделиро-
вания схемы с помощью компьютерной системы SPISE показали 24%-ную эко-
номию мощности.
Рассмотренные схемотехнические решения открывают новые возможности
уменьшения потребляемой мощности КМОП СБИС. Общая черта зарождающих-
ся новых стилей проектирования — стремление вписаться в существующие недоро-
гие стандартные КМОП технологии, чтобы избежать больших финансовых затрат
на модернизацию производства. Технические решения разнообразны, но их можно
сгруппировать в несколько классов: схемы с импульсным питанием; с сохранени-
ем заряда; с электронной компенсацией разброса пороговых напряжений и т.п. [21].
Формирующиеся стили проектирования — результат компромисса между тех-
ническими эксплуатационными характеристиками (быстродействие, помехоустой-
чивость) и экономическими факторами. Среди известных методов уменьшения
потребляемой мощности схемотехнический наиболее выгоден, так как требует толь-
ко интеллектуальных затрат и компьютерного моделирования.
Следует отметить, что уменьшение порогового напряжения приводит к зна-
чительному возрастанию токов утечки канала. Максимальное снижение общей
рассеиваемой мощности наблюдается в том случае, когда мощность, определяе-
мая токами утечки, имеет тот же порядок, что и динамическая мощность [22].
Например, для технологии 0,13 мкм минимум рассеиваемой мощности без поте-
ри производительности наблюдается при VDD = 1,5 В; Vth = 0,15 В; Т= 125 °C.
Следующим неблагоприятным следствием уменьшения напряжения питания
является снижение помехоустойчивости, так как уменьшается разница между логи-
ческими уровнями. Кроме того, изменение логических уровней требует применения
специальных преобразователей уровней напряжения для стыковки выходов СБИС с
элементами стандартной логики. В современных процессорных СБИС используют-
ся, как правило, два напряжения питания: одно — для питания ядра (0,9—1,7 В), а
второе — для питания обрамления (2,5 или 3,3 В). Альтернативным подходом явля-
ется снижение переключаемого напряжения. То есть заряд/разряд конденсатора
происходит не на величину напряжения питания VDD, а на некоторую его часть, на-
пример от 1/3 до 2/3 VDD. При этом не теряется быстродействие, не требуются пре-
образователи уровня. Помехоустойчивость уменьшается из-за уменьшения разни-
цы в логических уровнях. Однако, в отличие от предыдущего подхода, мощность,
рассеиваемая вследствие протекания статического тока, не уменьшается [23].
Как отмечено выше, для работы цифровых КМОП схем конденсаторы не нуж-
ны, однако они фактически формируются в современных БИС за счет паразитных
емкостей р-п-переходов, паразитных емкостей линий связи и т.п. Избавиться от
этих емкостей невозможно, поэтому при проектировании СБИС необходимо учи-
тывать и минимизировать их величины. При этом необходимо использовать раз-
личные подходы: уменьшение геометрических размеров элементов, уменьшение
длины линий связи, оптимизация размещения компонентов и линий связи, приме-
2.2. Пути уменьшения величины рассеиваемой мощности в КМОП БИС
нение новых материалов и технологий изготовления и т.п. Кроме того, для мини-
мизации величины сквозного тока, который учитывается в виде дополнительной
емкости Ccs на основании [1—3], необходимо использовать быстродействующие
транзисторы, которые работают на минимально возможной частоте. Это позво-
ляет существенно снизить длительность фронтов сигнала и, соответственно,
уменьшить сквозной ток [24].
Следующим фактором, влияющим на величину динамической мощности, яв-
ляется частота переключения, поэтому ее снижение также будет приводить к сни-
жению рассеиваемой мощности. Однако при этом возникает конфликт с требова-
ниями, касающимися производительности. Для устранения этого конфликта можно
использовать различные подходы. Во-первых, при проектировании новых устройств
приоритет должен отдаваться решениям с пониженными требованиями к рабочей
частоте функциональных компонентов [25]. Во-вторых, для снижения тактовой ча-
стоты необходимо применять методы параллельного выполнения операций на кон-
вейере. В-третьих, целесообразно использовать различные схемы запрета синхро-
низации как для неиспользуемых функциональных модулей, так и для модулей или
компонентов, информация в которых не изменяется в данный момент [26]. Напри-
мер, при проведении целочисленных вычислений обычно не используются узлы со-
процессора, которые предназначены для вычислений с плавающей запятой, поэтому
на эти узлы в данный момент импульсы синхронизации поступать не должны.
При проектировании цифровых устройств с минимальным потреблением
энергии в качестве оценки обычно используют произведение переключаемой ем-
кости и частоты переключения — так называемую «переключательную активность».
Существует множество решений — технологических, схемотехнических, алгорит-
мических и т.п., которые позволяют минимизировать и этот параметр. Во-первых,
для узлов с большой емкостью необходимо минимизировать частоту переключе-
ния. Для узлов с высокой частотой переключения надо минимизировать пере-
ключаемую емкость. Во-вторых, весьма эффективно можно применять эквива-
лентные преобразования схемы для минимизации переключательной активности.
Например, семивходовый элемент И может быть реализован на шести двухвходо-
вых элементах И, двух четырехвходовых элементах и т.д. [9]. В-третьих, используют
специальные методы кодирования данных, которые также позволяют минимизи-
ровать переключательную активность при работе схемы. Например, для перебора
всех адресов памяти при использовании счетчика Грея в качестве генератора адреса
требуется только 2п переключений, тогда как использование двоичного счетчика
потребует 2п +1 — 2 переключений [27].
И, наконец, слабым местом, которое существенно ограничивает возможность
увеличения производительности КМОП микропроцессоров и «систем-на-крис-
талле», является цепь синхронизации. Импульсы синхронизации должны одно-
временно поступать на все узлы цифрового устройства. Однако на кристалле БИС
линии синхронизации имеют большую длину и, как следствие, большие сопро-
тивление и емкость. Поэтому высокая частота работы, большое сопротивление и
большая емкость линий связи приводят к тому, что в цепях синхронизации совре-
менных БИС иногда рассеивается до 50% от общей мощности. Одно из решений —
замена металлических проводников оптическими линиями передачи тактовых им-
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
пульсов на кристалле. Так, в [28] показано, что для технологии 70 нм применение
оптических линий связи позволяет в пять раз снизить рассеиваемую мощность в
цепи синхронизации.
Дальнейшее совершенствование технологии производства СБИС и уменьшение
геометрических размеров элементов приводят к изменению степени влияния раз-
личных источников на суммарное значение рассеиваемой мощности. Так, при пере-
ходе в субмикронную область значительно возрастает доля статической мощности,
которая в основном определяется токами утечки и обратными токами р-п-перехо-
дов. Если для технологии 1,0 мкм при напряжении питания 3,3 В доля статической
мощности составляла всего 0,01%, то для технологии 0,13 мкм и напряжении пита-
ния 1,3 В она возрастает до 10% [12]. При дальнейшем уменьшении геометрических
размеров элементов доля статической мощности еще больше возрастает и для техно-
логии 0,07 мкм при напряжении питания около 1,0 В она уже достигает 50% от об-
щей величины мощности, рассеиваемой полупроводниковым кристаллом БИС [13].
Еще одним путем снижения энергопотребления микроэлектронных устройств
и систем на их основе является применение различных схем управления питани-
ем [14] (рис. 2.8) — встроенных в БИС блоков, которые позволяют отключать на-
пряжение питания от элементов, узлов и блоков БИС, не используемых в теку-
щий момент при выполнении текущей микрокоманды, а также переводить всю
микросхему в «спящий» режим при отсутствии текущих команд. Эти решения по-
зволяют существенно снизить энергопотребление на уровне законченной системы,
хотя и требуют введения дополнительных аппаратных затрат, увеличения количе-
ства используемых элементов. Конкретному рассмотрению этого направления
снижения энергопотребления в книге посвящается отдельная глава, где на конк-
ретных примерах интерфейсных микросхем будут проанализированы используе-
мые в практике проектирования БИС схемотехнические решения.
И, наконец, несколько слов следует сказать об использовании специальных сти-
лей и методов проектирования микросхем с пониженным энергопотреблением [ 15].
Как показано на рис. 2.9, это — использование специальных библиотек базовых
элементов, оптимальная с точки зрения мощности компоновки базовых элементов
топологии БИС, специальные алгоритмы обработки данных и т.д. [16, 17].
На рис. 2.8 в упрощенном виде представлен маршрут проектирования таких
БИС, где на основных этапах проектирования постоянно осуществляются теку-
щий мониторинг получаемых расчетных значений мощности (на этапе разработ-
ки архитектуры БИС, при генерации RT-кодов и синтезе узлов и блоков БИС на
высоком уровне, на вентильном уровне) и последующая оптимизация значений
рассеиваемой мощности по результатам этого мониторинга. Здесь, к сожалению,
действует простое правило, связывающее длительность разработки и получаемую
в итоге величину рассеиваемой микросхемой суммарной мощности, — если быст-
ро проектировать, то микросхема будет потреблять большую мощность, а если
стоит задача получить минимальную мощность потребления без существенного
ущерба для других технических параметров (производительность, радиационная
стойкость, рабочий диапазон температур и т.д.), то сроки проектирования и, со-
ответственно сроки появления изделия на рынке, существенно удлиняются, что
и изображено в условно-графическом виде на рис. 2.8.
2.2. Пути уменьшения величины рассеиваемой мощности в КМОП БИС
Спецификацйя
..::<--?'Конст|^^11ия архижектурВ'
s 1' ВохйУёйОВ^1
Рис. 2.8. Маршрут проектирования микросхем с пониженным энергопотреблением
Рис. 2.9. Возможности управления мощностью в процессе проектирования
И еще одно замечание — чем ниже уровень представления схемы, тем меньше
возможностей для управления мощностью. На рис. 2.9 в символической форме пред-
ставлен относительный вклад в проблему снижения мощности основных этапов
проектирования [18, 19]. Здесь по оси X представлена условная шкала точности
оценки величины ожидаемой мощности потребления микросхемы, а по оси Y —
возможность уменьшения (сбережения) этой мощности.
Как видно из этого рисунка, самая высокая точность оценки мощности у ба-
зового элемента — транзистора, но вклад этого компонента в общую возможность
снижения мощности в пределах 10—15%. Самая низкая прогнозируемая точность
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
оценки характерна для алгоритмического уровня, и это понятно. Но зато на этапе
синтеза алгоритмов работы сложнофункциональной микросхемы мы можем
уменьшить эту мощность, применяя специальные решения, до 400% по отноше-
нию к тому варианту, когда задача по оптимизации мощности не ставится еще на
этапе разработки спецификации.
Применяя специальные решения типа уже упомянутых «спящих» режимов,
на этапе разработки архитектуры можно сэкономить до 50% величины потребля-
емой мощности БИС, а оригинальные схемотехнические решения базовых вен-
тилей позволяют снизить эту мощность в среднем на 20% [20—28].
Хотя эти количественные характеристики носят весьма приблизительный ха-
рактер и зависят от конкретных системо- и схемотехнических особенностей про-
ектируемых микросхем, в целом рис. 2.9 отражает реальную ситуацию в этой ис-
следуемой авторами области проектирования.
2.3. Основные источники рассеиваемой мощности
в КМОП БИС
Как известно, основу КМОП-технологии составляет использование комплемен-
тарной пары полевых (или униполярных) транзисторов с индуцированными ка-
налами п- и p-типа. Еще раз напомним известные принципы работы базовых ло-
гических элементов, выполненных по КМОП-технологии.
В состав типового инвертора (рис. 2.10я) входят два последовательно соединен-
ных транзистора различного типа, затворы которых соединены параллельно и яв-
ляются входом. При подаче на вход высокого (+Кр2)) или низкого (около 0 В) на-
пряжения открыт только один из транзисторов. Сопротивление сток-исток закры-
того транзистора очень велико (мегаомы), поэтому через инвертор протекает очень
малый статический ток. Таким образом, основное потребление энергии происхо-
дит только в момент переключения инвертора. На рис. 2.10d показана структура
этого КМОП-инвертора. Поскольку для формирования р-канального МОП-тран-
зистора требуется создать «карман» п-типа, то при равных геометрических размерах
р-канальный транзистор всегда имеет меньший ток насыщения, чем п-канальный.
х О-
Диэлектрик SiO2
Металл
Рис. 2.10. Принципиальная схема КМОП-инвертора (а) и его структура (б)
2.3. Основные источники рассеиваемой мощности в
Рис. 2.11. Источники рассеиваемой мощности КМОП-схем
Рис. 2.12. Эквива-
лентная электри-
ческая схема инвер-
тора
Рассеиваемую мощность КМОП-схем можно разделить на два вида —дина-
мическую и статическую. Классификация источников рассеиваемой мощности
представлена на рис. 2.11 [29]. Рассмотрим эти источники более подробно.
Динамическая рассеиваемая мощность возникает в момент переключения
схемы из одного логического состояния в другое и определяется двумя основны-
ми источниками — сквозными токами, которые протекают через логический эле-
мент в момент переключения, и токами заряда/разряда паразитных емкостей ло-
гических элементов. Следовательно, чем выше переключательная активность схе-
мы, тем больше рассеиваемая мощность. При отсутствии переключений динами-
ческая мощность равна нулю.
Большинство цифровых КМОП БИС не требуют исполь-
зования конденсаторов для выполнения своих функций. Ис-
ключение составляют устройства динамической памяти, ус-
тройства выборки-хранения, устройства задержки сигналов.
Конденсаторы в эквивалентной схеме КМОП-элемента об-
разуются за счет паразитных емкостей транзисторов и линий
связи, поэтому паразитная емкость оказывает существенное
влияние как на время задержки распространения сигнала, так
и на величину рассеиваемой мощности.
Для приблизительной оценки величины рассеиваемой
мощности представим инвертор на рис. 2.10а в виде переклю-
чаемой емкости CL. Ее заряд и разряд происходит через рези-
сторы Rp и Rn, параметры которых определяются сопротив-
лением открытого канала р-канального и n-канального тран-
зисторов, соответственно (рис. 2.12).
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
Переключение элемента в состояние логической единицы «1» соответствует за-
ряду CL, а переключение элемента в состояние логического нуля «О» соответствует
разряду CL. При заряде половина энергии, поступающей от источника питания, со-
храняется на конденсаторе С/5 а другая половина рассеивается в виде тепла на резис-
торе Rp [30]. При переключении инвертора в состояние логического нуля энергия,
сохраненная на конденсаторе, будет рассеяна на резисторе Rn, а ее значение составит:
1 о
En=Ep=±CLV2DD.
Если частота управляющего сигнала равна/, то рассеиваемую мощность можно
вычислить из простого выражения:
P=-C,V2f.
Вторым источником динамической рассеиваемой мощности КМОП-схем яв-
ляется сквозной ток через логический элемент при его переключении
Отметим особенности сквозного тока:
1. Сквозной ток протекает только в момент времени t, когда входное напря-
жение V.n > V* и Vjn<V где Vtn и Vtp соответственно пороговые напряжения
и- и р-канальных транзисторов. Следовательно, чем меньше разница меж-
ду этими значениями, тем меньше сквозной ток.
2. Величина сквозного тока обратно пропорциональна емкости нагрузки CL.
При отсутствии емкости значение тока максимально, при возрастании ем-
кости нагрузки ток уменьшается.
3. Величина сквозного тока прямо пропорциональна длительности фронтов
входного сигнала, т.е. чем длиннее фронт, тем больше сквозной ток.
Для упрощения расчетов сквозной ток будем учитывать в виде дополнитель-
ной емкости Csc, которая размещается параллельно CL. Значение этой емкости
может быть найдено из простого выражения:
SC peak
У DD
где VDD — напряжение питания, Ipeak — ток насыщения транзисторов, tsc — время
протекания сквозного тока.
Это позволяет для оценки динамической мощности использовать вышепри-
веденное выражение.
Мощность, рассеиваемая КМОП-схемой вследствие протекания сквозного
тока, может составлять от 10 до 60% от общей динамической мощности. Ее вели-
чина зависит от таких параметров, как вольт-амперные характеристики транзис-
торов (напряжения отпирания и запирания транзисторов), длительности пере-
днего и заднего фронтов входного сигнала, емкости нагрузки, напряжения пита-
ния и т.п. Точные выражения для расчета сквозных токов и рассеиваемой мощно-
сти мы выведем в следующем разделе.
2.3. Основные источники рассеиваемой мощности в КМОП БИС
Рис. 2.13. Статические токи КМОП схем: ток утечки канала isub (а); обратный ток
р-п-перехода irev (б)
Рис. 2.14. Статические токи КМОП-схем: схема «монтажное ИЛИ» (а); выход с «от-
крытым стоком» (б); схема с резистивной нагрузкой выхода (в)
Статистическая мощность в КМОП БИС рассеивается тогда, когда логичес-
кий элемент находится в некотором фиксированном состоянии («О» или «1») и ее
величина определяется значением токов утечки канала МОП-транзистора, обрат-
ных токов р-п-переходов и нагрузочными токами (рис. 2.13, 2.14).
В идеальном случае в статическом состоянии КМОП-элемент не потребляет
мощность, т.е. ток через него не протекает. Однако в реальных схемах значение
тока утечки канала составляет единицы пикоампер.
На рис. 2.13а показано направление протекания тока через закрытый канал
транзистора. Он экспоненциально зависит от величины порогового напряжения
и линейно зависит от уровня входного сигнала, геометрических размеров транзи-
сторов и топологии схемы, температуры (ток удваивается при повышении темпе-
ратуры на каждые 8—10 °C) и используемой технологии.
Вторым источником тока утечки является обратный ток р-п-переходов, которые
формируются между различными областями КМОП интегральной схемы (рис. 2.13^).
Величина обратного тока зависит от используемой технологии изготовления, пло-
щади р-п-перехода, температуры и напряжения смещения и составляет, как прави-
ло, пикоамперы.
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
Поскольку суммарное значение токов утечки в 105—106 раз меньше, чем дина-
мических токов, в расчетах их, как правило, не учитывают. В тех случаях, когда
необходимо учесть мощность, рассеиваемую вследствие токов утечки, можно ис-
пользовать следующее упрощенное выражение:
р = V NK Т
rlesk Y DDiyj^d1 leak >
где VDD — напряжение питания, N — число транзисторов, Kd — эмпирический ко-
эффициент, учитывающий особенности применяемой технологии, Ileak — суммар-
ный ток утечки одного транзистора.
В некоторых случаях, таких как схемы с открытым стоком, элементы «монтаж-
ное ИЛИ» или резистивная нагрузка выходов схемы, КМОП-схема может потреб-
лять ток и в статическом режиме (рис. 2.14). Тогда величина тока и, соответственно,
рассеиваемая мощность зависят от логического состояния и сопротивления нагруз-
ки. Например, для схемы «монтажное ИЛИ» (рис. 2.14а) или схем с открытым сто-
ком (рис. 2.14^) ток протекает только в состоянии «О». В состоянии «1» он равен нулю.
Для схем с резистивной нагрузкой ток протекает как в состоянии логического нуля,
так и в состоянии логической единицы (рис. 2.14а). В общем случае мощность, рас-
сеиваемая вследствие протекания постоянного тока, определяется выражением:
Р =V Т
stat DD stat'
Для учета изменения мощности в зависимости от логического состояния мож-
но использовать следующее выражение:
pSM,=Xo)p;a,+p(i)pL,
гдер(0), р(1) — вероятность нахождения узла схемы в состоянии «О» или «1», соот-
ветственно, Р0^, P\tat — мощность, потребляемая узлом схемы в состоянии «О»
или «1», соответственно.
При использовании КМОП-технологии в проектируемых устройствах не ре-
комендуется применять резистивную нагрузку выходов. Если без этого обойтись
нельзя, то необходимо увеличить величину сопротивления нагрузки, уменьшить
напряжение питания или минимизировать вероятность нахождения схемы в ло-
гическом состоянии, при котором ток нагрузки максимален.
Как показано выше, основной вклад в величину рассеиваемой мощности ока-
зывают оказывают две компоненты тока — протекающие через комплементарные
транзисторы непосредственно от положительного вывода питания на обычную
шину и заряжающие (разряжающие) эквивалентную выходную емкость (емкость
нагрузки). Оба этих компонента необходимо учитывать как при анализе величи-
ны статической, так и динамической мощности потребления КМОП-инвертора.
В технической литературе компонент рассеиваемой мощности, обусловленной
протеканием сквозного тока по цепи «положительный вывод питания — откры-
тые транзисторы — общая шина», иногда называют мощностью рассеивания «зако-
роченного» (проводящего) инвертора, а компоненту мощности, обусловленную про-
2.4. Мощность рассеивания КМОП-инвертора в режиме сквозного тока
цессами заряда-разряда нагрузочных емкостей, называют переключательной мощ-
ностью инвертора.
Прежде чем перейти к детальному анализу этих составляющих мощности, не-
обходимо сделать ряд дополнительных замечаний. Как отмечено выше, динами-
ческая составляющая общей мощности потребления КМОП инвертора является
определяющей, и ее величина пропорциональна произведению емкости нагрузки
CL на квадрат напряжения питания. Следовательно, снижение величин напряже-
ний Vtn и Vtp является очевидным путем уменьшения общей рассеиваемой мощнос-
ти. Однако, как известно, существует жесткая связь между пороговыми напряже-
ниями и минимальным пределом величины потенциала напряжения, обусловлен-
ная фундаментальными физическими ограничениями. Например, эти параметры
в совокупности существенно влияют на задержки переключения инверторов, сле-
довательно — на производительность (рабочую частоту) проектируемой КМОП БИС.
С точки зрения быстродействия КМОП инвертора желательно иметь самые
низкие значения порогов переключения транзисторов. Однако при слишком низ-
ких значениях порогов возрастает вторая составляющая общей мощности рассе-
ивания — статическая мощность потребления, что обусловлено вышеупомянутой
проблемой допороговых токов. Поэтому в каждом конкретном случае проекти-
рования КМОП БИС с пониженным энергопотреблением необходимо выбирать
компромиссные решения комплексной проблемы «конструкция БИС — пороги
переключения — напряжение питания — производительность».
2.4. Мощность рассеивания КМОП-инвертора
в режиме сквозного тока
Мощность рассеивания любого статического КМОП-инвертора в режиме сквоз-
ного тока зависит как от величины емкости (тока) выходной нагрузки, так и от
длительности фронтов (времени нарастания и спада) входных сигналов.
С увеличением тока нагрузки вклад, составляющий мощности в режиме сквоз-
ного тока в общее значение потребляемой инвертором мощности, уменьшается.
Построение адекватной модели нагруженного инвертора является достаточно
сложной задачей — на первом этапе ограничимся упрощенным случаем ненагру-
женного КМОП-инвертора, представленного на рис. 2.12. Опять же, для упроще-
ния последующих выражений будем рассматривать симметричный инвертор (т.е.
Р = Рп, V[n = У), на вход которого поступает симметричный сигнал, у которого
время нарастания сигнала равно времени спада (т.е. tr = tf = т) (рис. 2.15). Вход-
ной сигнал также берем периодический с периодом Т.
В течение интервала времени от до t2 значение сквозного тока возрастает
с 0 до 1тах. Что касается NMOn-транзистора, поскольку выполняется условие:
> VGS — Vtn, он будет находиться в состоянии насыщения. Тогда ток стока
можно определить с помощью простой квадратичной формулы:
/ = ^/2(^„-КД (2.7)
которая справедлива во всем диапазоне тока 0 < 1< 1тах.
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
Рис. 2.15. Совмещенные эпюры входного сигнала и сквозного тока
В силу принятого нами допущения о симметрии инвертора этот ток будет до-
стигать своего пика, когда V.n = VDD/2 и его эпюра будет симметричной относи-
тельно вертикальной оси для момента времени t = t2.
Величину среднего значения тока можно определить путем деления на значе-
ние параметра Т результата интегрирования непрерывного тока от t - 0 до t = Т:
= VDDCL рИ0 =CLVDDV.
О о
(2.8)
Допуская, что нарастающая и спадающая эпюры напряжения на входе изме-
няются по линейному закону, определим параметр V.n как:
(2.9)
Решая уравнения (2.8) при заданных дискретных значениях тока /й(0), Гп(^),
/п(/2) и т.д., определим численные значения tx и /2 как:
И т
А =—t, = —
V 2
У DD Z
(2.10)
Тогда, подставляя (2.7), (2.9) и (2.10) в выражение (2.8), мы получаем искомое
выражение для величины среднего значения сквозного тока КМОП-инвертора в
следующем виде:
(2.П)
Это выражение уже можно использовать в задачах практического анализа мощ-
ностных характеристик проектируемых КМОП БИС.
2.5. Динамическая мощность рассеяния КМОП-инвертора
Пусть 0 = — Vr тогда получим упрощенное выражение для среднего
значения тока в виде:
2 о
f# М- (2.12)
1 Т/2
Интегрируя это выражение, получаем следующее простое выражение:
mean = у^у DD ~^т) * (2.13)
Таким образом, мощность рассеяния для «закороченной» схемы ненагружен-
ного инвертора можно определить из следующего выражения:
~ (Ущ> ~^т) (2.14)
Мы видим из выражения (2.14), что величина Psc зависит от частоты переклю-
чения инвертора (1/7), используемого уровня напряжения питания и длительно-
сти времен нарастания и спада входного сигнала.
Более громоздкие выражения для расчета величины рассеяния мощности при
«закороченной» схеме в режиме сквозного тока для инвертора с емкостной на-
грузкой CL могут быть получены с использованием соответствующих программ
моделирования [31]. Из анализа последних приведенных выше выражений следу-
ет важный вывод — если входной и выходной сигналы имеют одинаковые време-
на спада и нарастания, то мощность рассеяния для такой «закороченной» схемы
невелика. Однако если инвертор немного «нагрузить», что вызовет более корот-
кое значение времени нарастания и спада выходного сигнала, чем время нараста-
ния и спада входного сигнала, мощность рассеяния такой схемы возрастает и ста-
новится сравнимой с динамической мощностью рассеяния. Поэтому для миними-
зации мощности рассеяния КМОП-инвертор следует проектировать таким обра-
зом, чтобы времена спада и нарастания входного сигнала были приблизительно равны
временам нарастания и спада выходного сигнала.
2.5. Динамическая мощность рассеяния
КМОП-инвертора
Для стандартного КМОП-инвертора среднее значение динамической мощности
рассеяния может быть получено путем простого суммирования средних значений
динамических мощностей рассеяния в отдельно взятых NMOn-транзисторе и
РМОП-транзисторе (рис. 2.16). Допуская, что входной сигнал V.n — это прямо-
угольный сигнал с периодом Т и что время нарастания и спада входного сигнала
значительно меньше, чем период его повторения, значение динамической мощ-
ности рассеяния можно определить из выражения:
1 Т/2 ] Т
?D = уг jZv Kt* + ~ рр DD ~ У out (2.15)
7 0 1 Т/2
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
Рис. 2.16. Энергия при переключении
Так как iN (f) =CL dVou/dt и подставляя аналогичное выражение для ip(t), получаем:
i 772 Т
~ ~rp jZv (fVoutdt + ~ рр W(K)Z) “ KUt )dt, (2.16)
1 0 1 Т/2
Анализируя полученное выражение, следует отметить, что величина динами-
ческой мощности рассеивания прямо пропорциональна частоте переключения
КМОП-инвертора и квадрату напряжения его питания, но не зависит явно от па-
раметров конструкции прибора. Так как 2/Г — это среднее число переключений в
секунду, то CjV^/2 — это энергия, поглощаемая за одно переключение инверто-
ра. Конечно, это несколько упрощенный подход к определению энергии одного
переключения. В литературе [32] известен другой, более конкретный метод, ко-
торый также следует рассмотреть.
Так, из общепринятых соображений можно записать связь между мощнос-
тью, током и напряжением в следующем виде:
-^(0 = ~ ^dd х ^dd W- (2.17)
Допуская, что входное напряжение — это ступенька, подаваемая при t = 0, и
пренебрегая током утечки, можем записать общее выражения для тока:
= (2.18)
Следовательно, энергия, передаваемая инвертору из источника питания во
время перехода уровня напряжения сигнала из низкого логического уровня в вы-
сокий на выходе вентиля, может быть описана следующим выражением:
Е^х = = VDDCL рИ0 =CLVDDV. (2.19)
О о
2.5. Динамическая мощность рассеяния КМОП-инвертора
Здесь параметр V — это максимальное напряжение, до которого заряжается
конденсатор нагрузки с емкостью CL. Уравнение (2.19) вытекает из обоснованно-
го допущения, что величина CL не зависит от напряжения Ио и не изменяется со
временем. Для случая, когда V= VDD, EQ>1 = С£Ирр2/2, энергия, запасенная в кон-
денсаторе емкостью CLn напряжением Иррна его обкладках составляет CLVDD2/2,
этот остаток энергии преобразуется в тепло. Это связано с величиной омичес-
кого сопротивления области канала «исток-сток» РМОП-транзистора, который
обеспечивает цепь тока заряда. Оставшаяся половина энергии C^V^/2, накоп-
ленная в конденсаторе нагрузки, преобразуется в тепло, когда выход вентиля
выполняет переход из высокого состояния в низкое, и конденсатор разряжается
через открытый NMOIT-транзистор. Во время перехода из высокого уровня в
низкий дополнительная энергия из источника питания не потребляется. Сле-
довательно, £0>1 в выражении (1.61) — это энергия, рассеянная во время двух
переходов КМОП-инвертора: один из низкого в высокий и один из высокого в
низкий.
Во многих практических случаях анализируемый КМОП-узел схемы инвер-
тора может не заряжаться до полного значения напряжения питания VDD. Такие
случаи — это узлы в сетях проходных транзисторов (рис. 2.17). Здесь на рис. 2.17
выполняется условие: Ио < VDD — VL. Как следует из выражения (2.19), энергия,
передаваемая во время перехода выхода Ио из низкого уровня в высокий, будет
описываться простым выражением: Ел.= CfVnn (Ипл — И).
U s 1 К UU UU Lt
Рис. 2.17. Схема, поясняющая случай «неполного» заряда
В отличие от статических КМОП БИС, в динамических схемах во время пере-
ключения элементов БИС происходит перераспределение сетевого заряда, запа-
сенного на всех емкостях узла. Переходные токи протекают от одного «плаваю-
щего» узла схемы в другой через открытые МОП-транзисторы, и, конечно, при
этом рассеивается мощность. Рассмотрим пример схемы на рис. 2.18. На стадии
включения узел Ио разряжается от значения VDD до уровня VDD — ДИ Во время ста-
дии переключения заряд снова заряжается от VDD — А Идо VDD. Разряд узла Ио про-
исходит как результат заряда, разделенного с узлом V.nt через открытый МОП-тран-
зистор (через вход А). Оба узла Ио и Vint являются «плавающими» из-за отсутствия
прямого проводящего тракта на вывод земли или VDD.
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
Синхро-
сигнал
Рис. 2.18. Разделение накопленного заряда в динамических МОП БИС
Допуская, что V.nt < VDD — VL (так, что для МОП-транзистора со входом А ин-
вертора обеспечивается проводящее состояние), будем иметь: VDD — ЛК = Vint. Так
как в начале стадии включения конденсатор C.nt полностью разряжен, то в конце
фазы включения заряд, сохраняемый в C.nt, равен заряду, отдаваемому С£:
CjVDD-AV)=CLAV. (2.20)
Поэтому будет справедливо следующее выражение:
АИ = г<2г Vdd- (2.21)
Энергия, передаваемая во время полного цикла, переключения инвертора из
«1» в «0» и обратно £101, определяется выражением:
= VddQ = VDDCLW = -^-VlD. (2.22)
Отдельно рассмотрим важные для практического применения особенности
учета влияния емкости нагрузки на величину динамической мощности рассеива-
ния. Как можно видеть из (2.16) и (2.22), величина рассеяния мощности КМОП-
инвертором прямо пропорциональна емкости нагрузки. Кроме мощных инверто-
ров, которые обычно являются встроенными на кристалле выходными буферами,
предназначенными для управления функциями входа и выхода кристалла, а так-
же для передачи сигнала через межсоединения БИС на оборудование нагрузоч-
ных печатных плат, все вентили БИС внутри кристалла только управляют други-
ми такими же вентилями посредством внутрикристальных соединений. Емкость
нагрузки такого базового вентиля включает ряд паразитных компонент, некото-
рые из которых показаны на рис. 2.19.
2.5. Динамическая мощность рассеяния КМОП-инвертора
Рис. 2.19. Эквивалентная схема цепи инверторов на кристалле БИС (а) и упрощен-
ная модель для вычисления емкости паразитной нагрузки (б)
Обычно в схемотехнических расчетах общая емкость нагрузки моделируется
как параллельная комбинация четырех емкостей — емкости затвора С, емкости
перекрытия Cov, диффузионной емкости Cdiff и емкости межсоединения Cint. Ем-
кость затвора является самой большой из четырех компонент. В свою очередь,
она эквивалентна трем конденсаторам, включенным параллельно:
Сг = С^Сг.+С1Ь, (2.23)
где Cgb — сумма емкостей «затвор-объем» двух МОП-транзисторов в нагрузочном
инверторе, а другие два конденсатора — это сумма емкостей «затвор-сток/исток»
МОП-транзисторов в нагрузочном инверторе.
Величина общей емкости отдельного компонента зависит от используемой
области работы соответствующего МОП-транзистора (табл. 2.1).
Таблица 2.1. Выражения для оценки средней емкости затвора МОП-транзистора
Режим работы ся Ся
Отсечка 0 0
Триод 0 CMWLJ2
Насыщение 0 (2/3) CoxWLexx 0
Поясним, что параметр W в табл. 2.1 — это сумма ширины каналов NMOn-
транзистора и РМОП-транзистора нагрузочного инвертора, Сох = £0Jt0X и Leff— это
ширина идентичного канала двух МОП-транзисторов.
Поскольку значение емкостей существенно влияет на величину рассеиваемой
инвертором мощности, рассмотрим кратко особенности этих емкостей — емкос-
ти перекрытия, диффузионной емкости и емкости межсоединений. Емкость пе-
рекрытия образуется из-за нежелательного бокового ухода примеси стока и исто-
ка в область канала непосредственно под затвором (рис. 2.20). Емкость перекры-
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
тия «затвор-сток» предыдущего инвертора управления должна учитываться в до-
полнение к последующему нагрузочному инвертору. Из-за известного эффекта
Миллера емкости перекрытия «затвор-сток» управляющего инвертора имеют боль-
шие значения, чем у инвертора нагрузки аналогичной площади. Емкости пере-
крытия «затвор-сток» МОП-транзисторов для инвертора управления имеют вид:
(2.24)
п
Cgd3 ~ Cgd2 ~ ^oxXd^'
2
п+
Рис. 2.20. Емкости перекрытия полевого МОП-транзистора: 1 — исток; 2 — сток;
3 — поликремниевый затвор; 4 — перекрытие объема затвора
2
п+
Емкости «затвор-исток/сток» в МОП-транзисторах в нагрузочном инверторе
обычно задаются как
Cgd3 ~ Cgd4 ~ ^gs3 ~ Cgs4 ~ ^ox^.
(2.25)
Суммарная емкость перекрытия является суммой всех вышеуказанных:
Qv “ Cgdl + Cgd2 + Cgd3 + + Cgs4-
(2.26)
«Общая» диффузионная емкость КМОП-инвертора представляет собой сум-
му диффузионных емкостей двух МОП-транзисторов. Диффузионная емкость
МОП-транзистора, в свою очередь, состоит из двух компонентов: емкости облас-
ти «донной» части и емкости «боковой» части. Выражение для оценки емкости
«боковой» части имеет вид:
2.5. Динамическая мощность рассеяния КМОП-инвертора
C^=K.Cjo = (2.27)
Здесь С.о — емкость перехода на единицу площади при нулевом смещении,
0О ~ 0,6 В — это собственный потенциал для кремниевого р-п-перехода, т ~ 1/2 —
это калибровочный коэффициент, VH « VDD, и VL ~ 0. Отметим, что С.о и следова-
тельно Сы возрастает при уменьшении VDD.
Выражение для оценки величины емкости «боковой» части учитывает вклад
каждой из четырех боковых стенок и может быть записано в следующем виде:
Сто=^+(^+2£)С^. (2.28)
где Cjswg и С — это емкости сторон затвора и изоляции на единицу ширины затво-
ра, причем Cjsw. зависит от типа изоляции и имеет высокое значение для LOCOS и
очень низкое для изоляции неглубокой канавкой (STI).
Что касается емкости металлизации межсоединений современных БИС, то
привести какое-то одно выражение или формулу для его оценки конечно нельзя
ввиду чрезвычайной сложности задачи и многообразия конкретных изделий. Так
как проектные нормы продолжают непрерывно уменьшаться, соответственно
уменьшаются ширина металлизации и промежуток между соединениями. Малая
толщина окисла, уменьшение толщины пластин, усиление емкостных связей меж-
ду металлом и подложкой, эффекты краевого поля и связи между соседними про-
водниками — далеко не полный перечень проблем в этой области. Тем не менее,
можно привести одно выражение [33] для оценки емкости металлизации межсое-
динений, которое можно использовать для «грубых» оценок:
(2.29)
откуда:
Е FT
См »СР_Р =^-WL для случая — «1 и
bng tOx
Cint = Сх в случае, когда — = 0 и------------> 0.
н *ох
Здесь приняты следующие обозначения: W, Ни L — это соответственно шири-
на, длина и толщина металлического проводника. Взаимная емкостная связь меж-
ду проводниками межсоединений и между каждым проводником и подложкой
кристалла носит сложный характер. В то время как емкость взаимной связи про-
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
водников снижается при уменьшении проектных норм, вторая компонента ем-
кости линейно увеличивается. В результате суммарная величина емкости межсо-
единений вначале снижается при ужесточении проектных норм, а затем падает
[34]. Тем не менее, современные пакеты программного обеспечения САПР БИС
позволяют достаточно точно учитывать все эти эффекты при конструировании
конкретных БИС.
2.6. Физические ограничения при проектировании
маломощных КМОП БИС
В 1975 году Gordon Moore из компании Intel впервые опубликовал статью, где
отметил тот факт, что на протяжении двух десятилетий число транзисторов на
кристалле удваивалось каждый год. Эта закономерность стала известна как закон
Мура, который действует и в настоящее время, хотя темп удвоения замедлился до
1,5 раза в год. Рост числа транзисторов на кристалле сопровождался ростом надеж-
ности, в то время как цена оставалась фактически неизменной. Что представляет
непосредственный интерес для нас, так это то, что за тот же самый период произве-
дение «мощность-задержка» (PQ, снизилось в 105 раз. Снижение произведения
«мощность-задержка» произошло главным образом как побочный продукт процесса
масштабирования. Поскольку микроэлектроника является наиболее важной тех-
нологией в современной информационной эре, учеными всего мира [35—38] много
внимания было уделено пределам этого масштабирования, которые могут огра-
ничиваться величиной удельной рассеиваемой мощности, как было отмечено в
первой главе. Рассмотрим различные ограничения, которые налагаются на «мас-
штабированные» приборы.
Исследователи начали размышлять о физических пределах масштабирования
БИС еще в 1983 году [39]. Позже Nagata [35] рассмотрел основные физические
ограничения в МОП-приборах и способы, которыми эти ограничения можно
учесть при масштабировании геометрических размеров приборов. Ни [36] также
рассматривает масштабирование МОП-приборов, но концентрируясь на факто-
рах надежности. Meindl описал целую иерархию ограничений [37], которые будут
определять возможность реализации кристаллов с миллиардами транзисторов.
В работе [38] исследуются проблемы дальнейшего масштабирования МОП-при-
боров в субмикронной области в свете фундаментальных физических эффектов.
При определении конструктивно-технологических ограничений маломощной
конструкции важно учесть различные аспекты — от фундаментальных физичес-
ких законов до практических соображений, как уже показано в первой части этой
главы.
Имеются четыре главных принципа построения маломощной конструкции
[37, 40]: использование минимально возможного напряжения питания; исполь-
зование наименьшей геометрии приборов; использование параллелизма и кон-
вейерности обработки информации для снижения необходимой частоты рабо-
ты; управление мощностью путем отключения источника питания, когда систе-
ма простаивает (введение «спящего» режима).
2,6. Физические ограничения при проектировании маломощных КМОП БИС
В свою очередь в работе [37] определена иерархия подобных ограничений,
которая имеет пять уровней: фундаментальные, материал, прибор, схема и систе-
мы. На каждом уровне в свою очередь имеются два типа ограничений: теорети-
ческие и практические. Надо отметить, что основные ограничения — фундамен-
тальные — не зависят от типа приборов, вида материалов и конструктивно-схемо-
технических решений, а вытекают из базовых законов термодинамики, кванто-
вой механики и электромагнетизма. Предельно упрощая толкование этих
ограничений применительно к предмету данной монографии — способам сниже-
ния энергопотребления микросхемы, можно переформулировать основное огра-
ничение из теории термодинамики следующим образом: необходимо иметь в лю-
бом узле микросхемы с эквивалентным резистором R, соединенным с шиной «зем-
ли», превышение мощности информационного сигнала Р над эффективной мощ-
ностью помехи Pavail. Это превышение должно подчиняться действию следующего
выражения:
е 2
р —уР —
s i avail /
1 4ЙГЯЯ 1 . _
(2.30)
где у> 1 — некоторый постоянный коэффициент, е~2 — среднеквадратичное напря-
жение на эквивалентном резисторе на «разорванной» схеме, к — постоянная Больц-
мана, Т — абсолютная температура, В — полоса частот пропускания данного узла.
Из соображений, обсужденных нами в предыдущем разделе, исследователя-
ми этой проблемы обычно рекомендуется у = 4. Тогда при Т = 300 К значение
энергии Ps должно быть больше, чем 0,104 эВ. На практике же мощность сигнала
в настоящее время намного больше (с коэффициентом приблизительно 107).
Квантовый теоретический предел на нижнюю границу мощности проистека-
ет из фундаментального принципа неопределенности Гейзенберга. Применительно
к микроэлектронике его можно переформулировать следующим образом: для того,
чтобы иметь возможность измерить энергию (мощность) переключения с време-
нем продолжительностью Дг, величина энергии должна быть больше, чем соот-
ношение й/Д/, а именно:
Р
(ДО
(2.31)
где h — постоянная Планка.
Фундаментальный предел на основе электромагнитной теории в нашем слу-
чае приводит к ограничению скорости распространения высокочастотного им-
пульса по межсоединению до его величины, меньшей, чем скорость света в сво-
бодном пространстве (с0):
(2.32)
где L — длина критического межсоединения БИС, т— время передачи сигнала по
этому межсоединению.
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
Если говорить о материалах и их предельных свойствах, то только основные
свойства полупроводникового материала определяют свойства созданного прибо-
ра — это: подвижность носителей (д), скорость насыщения носителей (ст), напря-
женность электрического поля самоионизации (Ес) и теплопроводность (Л).
Теоретические пределы свойств полупроводникового материала, которые не
зависят от структуры и геометрии приборов, могут рассчитываться путем анализа
свойств идеального куба нелегированного кремния с размером Ах, который встро-
ен в трехмерную матрицу аналогичных кубов. При этом разность напряжения Уо на
паре противоположных граней каждого куба точно равна значению, необходимому
для создания электрического поля, равного напряженности электрического поля
самоионизации г, т.е. V0/Ax= Ес. Предельные значения энергии переключения (Ptd)
и времени переключения (td) можно рассчитывать как количество электростати-
ческой энергии, сохраненной в этом кубе за время прохождения носителя через
куб, пользуясь выражениями:
о К3 JZ3
Pt = Е-^-\ td > ——. (2 33)
2ЕС d asEc
Фундаментальное ограничение второго уровня для полупроводникового ма-
териала проистекает из соображений теплоотвода. Для вывода этого ограничения
рассматривается изолированный полупроводниковый прибор, который находит-
ся на «идеальном» теплоотводе, который поддерживается при постоянной темпе-
ратуре Го. Прибор представляет собой полусферу с радиусом г = otd. Мощность
или интенсивность переноса энергии от этого прибора к радиатору тогда может
быть представлена в виде:
р = Я = = = xKaATtd. (2.34)
Здесь некоторые исследователи [37] использовали закон Фурье для теплопро-
водности, где К — теплопроводность полупроводникового материала, А — площадь
поверхности, через которую протекает тепло, и dT/dx — градиент температуры.
Конкретное практическое приложение вышеприведенного ограничения к мик-
роэлектронным приборам состоит в сравнении применимости GaAs и Si для мало-
мощных сфер применений. Используя известные константы, полученное значение
P/td оказывается равным 0,21 нс/Вт для кремния и 0,69 нс/Вт для GaAs. Это показы-
вает, что в то время как GaAs имеет преимущества по быстродействию по сравнению
с кремнием, он должен отводить в три раза больше тепла при том же времени пере-
ключения. Если мы теперь будем рассматривать структуру изолированного прибора
(SOI) путем нагружения его в полусферическую «раковину» из SiO2 радиуса г., то теп-
лопроводность структуры в целом характеризуется следующим образом [37]:
(2.35)
2.7. Конструктивно-технологические ограничения при проектировании
маломощных КМОП БИС
Подставляя в это выражение эквивалентные замены: Кох ~ 0,1 KSi и г. = 1,5г, 2г,
4г мы получаем Ks. ~ 0,029^ 0,02^., 0,013^., что показывает снижение на два
порядка тепловой проводимости для кремния. И, наконец, последнее упомяну-
тое выше фундаментальное ограничение (по материалу межсоединений) проис-
текает из соображений конечной скорости света (с0). Время распространения сиг-
нала через межсоединение длиной L материала с относительной диэлектричес-
кой постоянной г должно удовлетворять очевидному соотношению:
Со/4^г
(2.36)
2.7. Конструктивно-технологические ограничения
при проектировании маломощных КМОП БИС
Наиболее важная характеристика МОП полевого транзистора — его минимально
допустимая эффективная длина канала Lmin [41]. Как мы видели ранее в этой гла-
ве, приборы на МОП полевых транзисторах с малой эффективной длиной канала
демонстрируют нежелательные эффекты «короткого» канала. С целью достиже-
ния значения Lmin должны быть как можно меньшими значения толщины подзат-
ворного окисла (Тох) и глубины перехода «исток-сток» (X) [42, 43]. Уменьшение
(Тох) приводит к увеличению туннельных токов утечки [35], а снижение (X.) при-
водит к увеличению паразитной проводимости исток-сток [44]. Эффекты корот-
кого канала в полевых МОП-транзисторах могут управляться путем использова-
ния каналов с более низкой концентрацией примеси и «резкими» обратными про-
филями легирования. В частности, использование сдвоенных затворов на двух
сторонах канала является эффективным приемом для управления эффектами ко-
роткого канала [45—47]. Agarwal и др. в работе [42] проанализировали шесть раз-
личных структур комбинаций МОП полевых транзисторов с мелкими и глубоки-
ми переходами и однородными и каналами с низкой концентрацией примеси для
случая объемных МОП полевых транзисторов и полевых МОП-транзисторов на
SOI с одним и сдвоенным затворами. Результаты анализа показывают возмож-
ность объемного полевого МОП-транзистора с обратным профилем канала и мел-
ким переходом с длиной канала в 50 нм и МОП полевого транзистора с двойным
затвором или дельта с длиной канала в 25 нм.
Кроме длины канала важными параметрами для управления эффектами ко-
роткого канала являются толщина слоя окисла и его диэлектрическая проницае-
мость. На этот факт, в частности, указывает выражение для порогового напряже-
ния, приведенное ниже и выведенное ранее в этой главе:
(2.37)
Ток утечки прибора на полевых МОП-транзисторах и его общая надежность
подвержены влиянию и ряда других эффектов, например, объемному сквозному
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
пробою, снижению барьера стока, вызванного влиянием затвором, и ударной
ионизации, что также необходимо учитывать для определения ограничений для
полевого МОП-транзистора.
Энергия, переносимая во время процесса переключения, сохраняется на зат-
воре полевого МОП-транзистора до завершения переключения, поэтому выра-
жения для оценки минимальной эффективной длины канала можно преобразо-
вать в ограничение на величину энергии переключения, задаваемое в виде:
F -—С Т2 V2
п ~ 2 V0^mmr0 •
Тогда
Е = Ptd = Р^-
P = ^C0L^)^v3Mt2d
^min
(2.38)
(2.39)
Если минимальные времена переключения, соответствующие пределам ма-
териала и конструкции прибора, рассчитываются для одинаково консервативных
величин L и Т , равных 100 и 3 нм, соответственно, можно показать, что разни-
ца между ними невелика. Это показывает, что конструктивные пределы для при-
бора на полевых МОП-транзисторах уже приближаются к пределам кремния как
основного материала.
На уровне приборно-технологического представления межсоединения БИС
могут моделироваться как каноническая распределенная сеть «сопротивление-
емкость». Когда такая сеть управляется идеальным источником напряжения, ко-
торый формирует функцию одиночной ступеньки, то 90% времени переключе-
ния сети характеризуется выражением [31]:
t = RC =
нрне
(2.40)
где р/Нр — это поверхностное сопротивление проводника в Ом на квадрат, е/Не —
поверхностная емкость в фарадах на кв. сантиметр, L — длина межсоединения.
Вышеприведенное выражение характеризует ограничение минимального вре-
мени отклика межсоединения при заданной длине.
2.8. Схемотехнические ограничения
при проектировании маломощных КМОП БИС
Обычно в качестве основных схемотехнических ограничений при проектирова-
нии малопотребляющих БИС называют четыре типа [30]. Основным требованием
к цифровому логическому вентилю КМОП БИС является способность различать
2.8. Схемотехнические ограничения при проектировании маломощных
КМОП БИС
логические уровни «нуля» и «единицы» с очень малой погрешностью. Для стати-
ческих КМОП вентилей это означает, что в точке переключения статической пе-
редаточной характеристики вентиля (т.е. когда выходное напряжение равно вход-
ному напряжению) нарастающее усиление по напряжению (aF) должно по абсо-
лютной величине превышать единицу. КМОП инвертор может удовлетворять это-
му требованию, только если его напряжение питания выше минимального предела
- >v =31+^- 1„ 2 + S. >*L
DD — к ОД mm 1Tzi.z-i 111 T zn —
Q V co+cd) \ cd J Q
(2.41)
где Cfs — рапределенная эквивалентная емкость канала; Со — емкость окисла затво-
ра; Cd— емкость области обеднения канала; /3 — как правило, лежит между 2 и 4. При
Т=300 К, VDDmin~0,lB.
Конечно, на практике значение VD£) = 0,1 В не может использоваться, так как на-
пряжение порога Vt необходимо было бы сделать таким малым, что ток стока в вык-
люченном состоянии полевого МОП-транзистора был бы неприемлемо большой. При
теоретическом рассмотрении физики работы логической схемы и запоминающего
устройства значение VDD = 1,0 В представляется хорошим компромиссом для обеспе-
чения значения малого динамического и статического рассеяния мощности.
Второе характерное схемотехническое ограничение для КМОП-технологии
состоит в часто обсуждаемой исследователями энергии переключения, выделяе-
мой за один переход:
E = Ptd=^CwL^. (2.42)
Здесь С10 — представляет собой суммарную емкость нагрузки кольцевого кас-
када генератора, включая выходную диффузионную емкость, емкость проводни-
ков и входную емкость затвора для инвертора, который занимает площадь в 100 F1
(F= минимальный характеристический размер в 0,1 мкм).
Третье известное ограничение состоит в собственной задержке вентиля, кото-
рая характеризуется временем, необходимым для завершения процессов заряда/
разряда нагрузочной емкости С10. Следовательно, можем записать выражение в виде:
t 1 СоГо
d 2 1
1 ds
(2.43)
Допуская появление эффекта насыщения скорости носителей в полевом тран-
зисторе, приблизительная величина тока насыщения стока I может быть выве-
дена из выражения:
Ids = ZC^VrV,\ (2.44)
где Z— ширина канала, Vt — пороговое напряжение и напряжение на затворе К = Ио.
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
Поэтому величину собственной задержки вентиля можно определить из сле-
дующего выражения:
1 С V
ti = 2ZvsCAV0-V,y (2'45)
Объединяя полученное выражение с выражением для энергии, затрачиваемой
на одно переключение инвертора, получаем:
Z \2
Р = 4|Д| (Z4C0R
(2.46)
В качестве четвертого характерного схемотехнического ограничения большин-
ство исследователей называют максимальную длину, представленную в виде рас-
пределенной сети резистор-конденсатор и соединяющую транзисторы на разных
сторонах кристалла. Время отклика такой схемы межсоединения равно [49]:
Т ~ + Rjnt ^Pint >
(2.47)
где Rtr — это выходное сопротивление управляющего транзистора, R.nt и C.nt — сум-
марное сопротивление и емкость, соответственно, такого «глобального» межсое-
динения.
Микросхему следует проектировать так, чтобы выполнялось соотношение
R.nt < 2,37?^ для обеспечения того, чтобы задержка, вызванная сопротивлением
проводника, не была бы чрезмерной. Тогда:
г ~ 2,37^ГС/Л/ - 2,3RtrcintL,
(2.48)
где сint — емкость на единицу длины межсоединения.
Если мы моделируем межсоединение как линию в режиме просвечивающей
электронной микроскопии почти без потерь, то распределенная емкость задается
выражением cint = l/vZ0, где v = ~ скорость распространения света по цепи,
£ — относительная диэлектрическая проницаемость диэлектрика, Zo = у —
Г ГТ/— ’ 7 0 г
характеристический импеданс и с0= У — это скорость света в вакууме. Тог-
V / ^оАо
да предел времени отклика критического межсоединения задается выражением:
т»2,3ад„,=2,3 Ар
Л*.
(2.49)
2.9. Системотехнические ограничения
при проектировании микромощных КМОП БИС
Системотехнические ограничения зависят от всех других вышерассмотренных огра-
ничений и являются наиболее сдерживающими факторами при проектировании
2.9. Системотехнические ограничения при проектировании микромощных
КМОП БИС
сложных БИС. Имеется пять системотехнических ограничений, которые определяют-
ся конструктивными особенностями кристалла, величиной произведения «мощность-
задержка» для используемой КМОП-технологии, скоростью отвода тепла кристалла
корпусом, а также частотой тактирования и физическими размерами кристалла.
Рассмотрим «архитектурные» ограничения на примере анализа системы, пред-
ставляющей собой систолическую матрицу [50] из 1024 идентичных квадратных
макроячеек со стороной L. Обмен допускается только между соседними макро-
ячейками на совместной границе. На каждую макроячейку обеспечивается пода-
ча сигнала синхронного тактирования через Н-дерево распределения сигнала так-
тирования по пяти уровням. Максимальное расстояние (его называют — «рассто-
яние Манхеттена»), которое сигнал тактирования должен пройти в пределах мак-
роячейки, равен L, для логического сигнала — 2L.
Прежде, чем мы перейдем дальше, необходимо принять ряд допущений (гра-
ничных условий):
1) число вентилей ЛГ в каждой макроячейке равно 1 миллиард, деленное на 1024;
2) используемый «характеристический» геометрический размер — консерва-
тивный и равен 0,1 мкм;
3) коэффициент теплоотвода корпуса равен 50 Вт/см 2;
4) частота тактирования равна 1 Гц;
5) система реализуется как один кристалл (система на кристалле).
Используя известное правило Рента [51], средняя длина межсоединений в пре-
делах вентиля составляет:
^-=2Г7(лг;-°’5-1) ш^5
г' ~ 9 4р-°>5_1 1_4р-°.5
1-4"-1
I-#/’1 ’
(2.50)
где р = 0,45 (определено эмпирически для микропроцессоров [49]), — это показа-
тель Рента.
Оценка дает Яг/ ~ 6 при указанном выше ряде допущений. Суммарная длина
проводника, которым должен управлять вентиль, составит тогда величину:
l^MR^, (2.51)
где М — коэффициент расширения по выходу вентиля, Аг1 — площадь вентиля.
Типовые значения для них — М = 3 и Arl = 200А2. Принимаем также, что площадь
каждого вентиля ограничивается предельной плотностью упаковки транзистора.
Допущение вызывает жесткие требования, налагаемые на площадь локальной раз-
водки БИС, которая вытекает из размеров базового логического вентиля [49]:
(2.52)
где nw — число уровней разводки, pw — шаг разводки, ew — так называемый коэффи-
циент эффективности разводки.
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
Критическая площадь затвора представляет собой зону, ограниченную значени-
ями nw = \pw — 0,2 мкм и ew = 0,75, а также значениями nw = 6,pw — 0,2 мкм и ew = 0,5.
Ограничение на величину энергии переключения проектируемой микросхемы в
ряде случаев определяется составным затвором, что характеризует критический путь
в пределах одной макроячейки. Допускается, что критический путь проходит через
п произвольных логических вентилей и включает суммарную длину межсоедине-
ний, соответствующих расстоянию Манхеттена (из угла в угол) 2Z [52, 34]. Тогда
емкость, нагружающая один вентиль, включает диффузионную емкость полевого
МОП-транзистора, емкость разводки межсоединений длиной Z, емкость затвора
анализируемого полевого МОП-транзистора и С с — емкость металлизации меж-
соединения из «угла в угол». Поэтому энергия переключения такого составного
вентиля равна:
E=pt«=^
с
crl+^ va\
Пср]
(2.53)
Эффективное время задержки распространения «составного» вентиля можно
вычислить, используя выражение [53]:
(2.54)
ср
где tdrl — время задержки произвольного логического вентиля, Тсс — время «откли-
ка» металлизированного проводника межсоединения, определенного по принципу
из «угла в угол».
Ограничение на количество отводимого тепла в системе определяется требова-
нием, что величина среднего рассеяния мощности составного вентиля должна быть
меньше, чем скорость теплоотвода (возможность охлаждения) корпуса, что выра-
жается в виде [30, 54]:
P = ^r^QA, (2.55)
где Е — средняя энергия переключения составного вентиля, а — вероятность того,
что вентиль переключается во время интервала тактирования, Г = \/fc — интервал
тактирования, Q — коэффициент, характеризующий скорость охлаждения корпу-
са, А — площадь кристалла, занимаемая составным вентилем с «критическим»
путем.
Площадь кристалла А обычно пропорциональна площади Асс за счет исполь-
зования принципа управления от «угла в угол» в дополнение к площади произ-
вольного логического вентиля АгГ
Для практических расчетов обычно выбирается:
Ari _ Cri
Ac Qc
2.9. Системотехнические ограничения при проектировании микромощных
КМОП БИС
В этом случае величина площади вентиля с «критическим путем» будет выра-
жаться в виде:
A = Arll + ^Crt
(2.57)
Так как обычно допускается, что число вентилей на критическом пути равно
пср и допускается небольшой «перекос» характеристик тактирующего сигнала с
использованием соотношения scp > 1, то период тактирования проектируемой БИС
можно выразить следующим образом:
(2.58)
Естественное объединение четырех вышеприведенных формул — (2.55)—(2.58)
дает следующее выражение:
Р<
с и
-SL-£LQArl 1 +
а
С
сс
ПсрСг1 у
(2.59)
Иначе говоря, в итоге мы получили пригодное для практического примене-
ния общее выражение для оценки предельной мощности, рассеиваемой кристал-
лом микросхемы Р, которое обусловлено ограниченной скоростью отвода тепла
от корпуса БИС. Объединяя (2.59) с ранее выведенным выражением для оценки
энергии переключения, получаем:
W с У (S П У
р < 1+С ^04 .
U ) ncpCrt) \ а )
(2.60)
Здесь следует привести типовые значения для некоторых используемых пара-
метров [30, 52], а именно:
Ссс = 100/Р, Crl = 3,28/F, scp = 1,11, Rins = 2,ЗЛ,,
Hp=H£=^^L2=N£Arl.
При оценке предельно допустимого значения длительности времени цикла
проектируемой микроэлектронной системы необходимо обратить внимание на
самое «длинное» межсоединение для учета ограничений: (1/Z)2 против td. Тогда
ограничение на максимальное значение времени цикла проектируемой системы
будет определяться выражением:
Тс ^Tcs + Tcp=Tcs +ТСС +ncptdrl,
(2.61)
где Tcs — значение максимального «перекоса» сигнала тактирования в пределах од-
ной макроячейки; Тсс — время отклика «критического» межсоединения длиной 2Z.
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
Литература к главе 2
1. Ultra Low-power electronics and design/ Edited by Macii E. — Dorarecht / Kluwer
Academic Publisher, 2004.
2. Masaki A. Possibilities of deep submicrometer CMOS for very high-speed computer logic //
Proc. IEEE. - 2004. -Vol. 81. - P. 1311-1324.
3. Yarmolik V, Murashko I. A peak-power estimation for digital circuit design / Fifth Int.
Conf. «New Information Technologies» // Minsk: BSEU. — 2002. — P. 34—38.
4. Мурашко И.А., Ярмолик B.H. Методика проектирования отказоустойчивых ОЗУ
с пониженным энергопотреблением — в Сб.: Моделирование интеллектуальных
процессов проектирования, производства и управления / Под ред. В.И. Махна-
ча, Б.В. Владимирова. — Минск: ОИПИ НАН РБ, 2003. — С. 240—245.
5. Yeap G.P. Practical low power digital VLSI design // Kluwer Academic Publisher, 1998.
6. Tosik G., Gaffiot E, Lisik Z. et al. Power dissipation in optical and metallic clock
distribution networks in new VLSI Technologies // Electronics Letters. — 2004. — Vol. 4,
No. 3. - P. 198-200.
7. Белоус А.И., Мурашко И.А., Сякерский В.С. Методы минимизации энергопот-
ребления при проектировании КМОП БИС // Технология и конструирование в
электронной аппаратуре. — 2008. — № 4. — С. 39—44.
8. Н.К. Bakoglu Circuits, Interconnections and Packaging for VLSI // Addison-Wesley,
Readin, MA. — 1990.
9. R.B. Merrill et al, Effect of Substrate Material on Crosstalk in Mixed Analog/’Digital
Circuits // IEDM Dig.Tech. Papers. — 1994. — P. 433—436.
10. J-M. C. Stork Technology Leverage for Ultra-Low Power Information Systems // Proc.
IEEE. - 1995. Vol. 83. - No. 4.
11. T. Bell Incredible Shrinking Computers // IEEE Spectrum. — 1991. — P. 37—43.
12. A. P. Chamdrakashan Low Power CMOS Digital Design // IEEE. J. Solid state Circuits. —
1992. - Vol. 27. - No. 4. - P. 473-483.
13. Белоус А. И., Пономарь В. H., Силин А. В. Системотехника биполярных микросхем
для высокоскоростных систем обработки информации. — Минск: Полифакт, 1998. —
162 с.
14. D. Singh Prospects for how-Power Microprocessor Design // IWLPD’94 Workshop
Proceedings. — P. 1.
15. L. Mennier Sub. half-m fab evolution: A European Company’s View // Solid State
Technology. - March 1995. - P. 136.
16. M.W Powell Production lithography down to 150 nm // Solid State Technology. — March
1995. - P. 56.
17. A.P. Chandrakasan, S. Sheng and R.W Brodersen Low-Power CMOS Digital Design //
IEEE Journal of Solid State Circuits. — 1992. Vol. 27. - No. 4.
18. Белоус А.И., Емельянов В.А., Сякерский B.C. Проектирование интегральных мик-
росхем с пониженным энергопотреблением. — Минск: Интегралполиграф, 2009. —
320 с.
19. Кремлев В.М. Энергопотребление КМОП СБИС: пути решения проблемы // За-
рубежная радиоэлектроника. — 1996. — № 2. — С. 87—90.
20. System-Design Considerations Low. Larger As The Quest For Lower-Power CMOS
Continues, Electronic Design. — November 7, 1994. — P. 36.
21. Белоус А.И., Яржембицкий В.Б. Схемотехника цифровых микросхем для систем
обработки и передачи информации. — Минск: Технопринт, 2001. — 116 с.
22. Белоус А.И., Блинков О.Е., Силин А.В. Микросхемы для интерфейсов систем ав-
томатического управления. — Л.: Машиностроение, 1990. — 282 с.
Литература к главе
23. Емельянов А.В., Сякерский В.С., Чигирь Г.Г. Моделирование выхода годных кри-
сталлов микросхем по результатам тестового контроля / 5st International Conference
«Ntw Electrical and Electronic Technologies and their Industrial Implementation». 12—15
June, 2007. — Zakopane, Poland. — P. 23.
24. Мурашко И.Л., Ярмолик B.H. Методы минимизации энергопотребления при са-
мотестировании цифровых устройств. — Минск: Бестпринт, 2004.
25. Sakurai Т., Newton A.R. Alpha-power law MOSFET model and its applications to CMOS
inverter delay and other formulas // IEEE J. Solid-State Circuits. —1990. — Vol. 25. -
P. 584-594.
26. Turgis S., Azemard N., Auvergne D. Explicit evalution of short circuit power dissipation
for CMOS logic structures // Proc. ISLPD. -1995. — P. 129—134.
27. Ефименко C.A., Сякерский B.C., Шведов C.B. Микросхемы для источников пита-
ния И ЭЛЕКТРОНИКА: Наука, Технология, Бизнес. - М. - 2007. - № 3. - С. 48-55.
28. Алиева Н.А., Сякерский В.С., Усов Г.И., Шведов С.В. Сравнительные исследова-
ния КМОП БИС, изготовленных в КНИ и КРС структурах / Сб. докладов Между-
народной научной конференции «Актуальные проблемы физики твердого тела». —
Минск, 23—26 октября, 2007. — С. 5-6.
29. C.G.B. Garett and W.H. Brattain Physical Theory of Semiconductor Surfaces // Phys.Rev. —
1955.-Vol. 99.-P. 376.
30. K. Roy, Sh.C. Prasad Low-power CMOS VLSI Circuits Design // New York, Hilton
books. - 1995. - P. 348.
31. H. Veendrick Short Circuit Dissipation of Static CMOS Circuitry and its Impact on the
Design of Buffer Circuits // IEEE J. Solid State Circuits. — Aug. 1984. — Vol. 19. — No. 4.
32. D. Sadana et al. Enhanced Short-Channel Effects in NMOSFETs Due to Boron
Redistribution Introduced by Arsenic Source and Drain Implant // IEDM Tech. Dig. —
1992. Vol. 37. - P. 849.
33. Белоус А.И., Комаров Ф.Ф., Красницкий В.Я., Сякерский В.С. Модель расчета
поверхностного сопротивления кремниевых ионно-легированных слоев р-типа //
Электроника (Минск). — 2006. — № 11(35). — С. 50—53.
34. Белоус А.И., Богатырев Ю.В., Коршунов Ф.П., Шведов С.В., Кульгачев В.И.
Влияние ионизирующей радиации на параметры интегральных биполярных и
МОП-структур / Сб. научных трудов II Международной конференции «Мате-
риалы и структуры современной электроники». — 5—6 октября 2006 г. — Минск. —
С. 151-153.
35. М. Nagata Limitations, Innovations and Challenges of Circuits and Devices into a Half
Micrometer and Beyond // IEEE J. Solid State Circuits. — 1992. — Vol. 27. — R 465—472.
36. C. Hu MOSFET Scaling in the Next Decade and Beyond // Proc. International
Semiconductor Device Research Symp., Semicon. Int. — June 1994. — P. 105—114.
37. J.D. Meindi Low Power Microelectronics: Retrospect and Prospect // Proc. IEEE. —
1995. - Vol. 83. - No. 4. - P. 619-635.
38. Y. Taur et al. High-Performance 0.1 mm, CMOS Devices with 1.5 V Power Supply //
IEDM Tech. Dig. - 1993. - Vol. 38. - P. 127-130.
39. J.D. Meindi Theoretical, Practical and Analogical Limits in ULSI // IEDM Tech. Dig. —
1983.-Vol. 28.-P. 8-13.
40. A.P. Chandrakasan et al. Low Power CMOS Digital Design // IEEE J. Solid State Circuits. —
1992. - Vol. 27. - P. 473-484.
41. Белоус А.И., Емельянов В.А., Сякерский В.С. Повышение достоверности отбра-
ковки больших интегральных схем со скрытыми дефектами методом понижения
питающего напряжения // Вестник Полоцкого гос. ун-та. Сер. С: Фундаменталь-
ные науки. - 2006. - № 10. - С. 117-120.
Глава 2. Методы минимизации энергопотребления микроэлектронных
устройств
42. В. Agarwla et al. Opportunities fr Scaling MOSFETs for GSI // Proc. ESSDERC 1993. —
September 1993. - Vol. 25. - P. 919-926.
43. C. Fiegna et al. A New Scaling Method for 0.1—0.25 Micron MOSFET // Symp. VLSI
Tech. Dig. - May 1993. - P. 33-34.
44. Белоус А.И., Емельянов A.B., Сякерский В.С., Чигирь Г.Г. Моделирование выхода
годных кристаллов микросхем по результатам тестового контроля / 5st International
Conference «Ntw Electrical and Electronic Technologies and their Industrial Imple-
mentation». — 12—15 June. 2007. — Zakopane, Poland. — P. 23.
45. Белоус А.И., Емельянов A.B., Сякерский В.С., Чигирь Г.Г. Анализ микронеодно-
родностей подзатворного диэлектрика субмикронных микросхем / 5st International
Conference «Ntw Electrical and Electronic Technologies and their Industrial Imple-
mentation». — 12—15 June. 2007. — Zakopane, Poland. — P. 22.
46. D.J. Frank et al. Monte-Carlo Simulation of a 30 nm Dual Gate MOSFET How Short
Can Si Go? Ц IEDM Tech. Dig. - 1992. - Vol. 37. - P. 553-556.
47. T. Tanaka et al. Ultrafast Low Power Operation of P+N+Double-Gate SOI MOSFETS //
Symp. VLSI Tech. Dig. - 1994. - P. 11-12.
48. R.M. Swanson et al. Ion-Implanted Complimentary MOS Transistors in Low-Voltage
Circuits // IEEE J. Solid State Circuits. - 1972. - Vol. SC-7. - P. 146-152.
49. B. Bakoglu Circuits, Interconnections and Packaging for VLSI // Addison-Wesley,
Reading, MA. - 1990. - P. 198-200.
50. H.S. Stone et al. Computer Architecture in the 1990s//IEEE Computer. — Sept. 1991.—
Vol. 24. - P. 30-38.
51. B.S. Landrum and R.L.Russo On Pin Versus Block Relationship for Partitioning of Logic
Graphs // IEEE Trans. On Computers. — Dec. 1971. — Vol. C-20. - P. 1469—1479.
52. A. Masaki Possibilities of Deep Submicrometer CMOS for Very High-Speed Computer
Logic Ц Proc. IEEE. - 1993. - Vol. 81. - P. 1311-1324.
53. R. Rao, J. Bums and R. Broun Analysis and Optimization of Enhanced MTC MOS
Scheme // Proc. 17th International Conference on VLSI Design. — 2004. — P. 234—239.
54. K. Nowka, G. Carpenter, E. Mac Donald, H. Ngo, B. Brock, K. Ishit, J. Bums A 0,9V to
1,95V Dynamic Voltage Scalable and Frequency Scalable 32-bit Power PC Processor //
Proc, of the IEEE International Solid State Circuits Conference. — Feb., 2002.
ГЛАВА 3
ОБЩАЯ ХАРАКТЕРИСТИКА
ЦИФРОВЫХ БИС
3.1. Структурная организация цифровых БИС
3.1.1. Общая структура цифровых БИС
Одним из главных направлений микроэлектроники является постоянное по-
вышение функциональной сложности цифровых БИС, которое в основном дос-
тигается повышением числа элементов, интегрируемых в полупроводниковом
кристалле, и совершенствованием системо- и схемотехники. Основным направ-
лением увеличения функциональной сложности цифровых БИС является умень-
шение линейных размеров элементов при одновременном снижении напряже-
ния питания, что приводит к снижению потребляемой мощности элементов и
их нагрузочных емкостей. Однако рост числа элементов ограничивается макси-
мально допустимым размером кристалла (S <10x10 мм2) и максимально допу-
стимой мощностью, рассеиваемой корпусом цифровых БИС {Ркорп до 5 Вт).
Снижение мощности потребления элементов и их размеров снижает их выход-
ные токи и ухудшает нагрузочную способность и помехозащищенность. Посколь-
ку внутренние помехи в БИС имеют небольшое значение, а емкости нагрузки
внутренних элементов БИС невелики, то использование в качестве внутренних
для БИС маломощных элементов с небольшими выходными токами не создает
проблем, позволяет снизить логический перепад напряжений, получить высокое
быстродействие, небольшую мощность потребления и большую степень интег-
рации цифровых БИС. Однако при использовании таких элементов для приема
внешних для БИС сигналов общая помехоустойчивость БИС падает, а невысо-
кая нагрузочная способность элементов не позволяет получать высокого быст-
родействия БИС при управлении внешними нагрузками, Вследствие этого в
цифровых БИС практическое применение получила описанная в [1, 2] структу-
ра, использующая элементы с двумя значениями логического перепада напря-
жений (токов) \UT (Д/о). Структура цифровых БИС этого типа показана на
рис. 3.1 и содержит два основных типа элементов: внутренние базовые элементы
(ВБЭ), имеющие входной (выходной) логический перепад AUTX (10Х) неболь-
шого значения AUTX - 0,2—1,5 В (А/01 -0,1—1 мА), и внешние элементы согла-
сования (ЭС): входные, имеющие входной логический перепад AZ7n большого
значения (порог переключения UT = 1,5—15 В) и выходной логический перепад,
равный логическому перепаду ВБЭ DUTX, и выходные ЭС, имеющие входной
логический перепад, равный логическому перепаду ВБЭ At/n и выходной логи-
ческий перепад At/^ (А/02) большого значения А<7П ~ 2—15 В (А/02 ~ 1—50 мА).
Глава 3. Общая характеристика цифровых БИС
Входные ЭС
однонаправленные ЭС
Рис. 3.1. Обобщенная структура цифровых БИС
Тем самым внутренние базовые элементы с небольшим перепадом напряжений
(токов) &Un (А/01) и выходные ЭС с большими выходными токами М02 обеспе-
чивают высокое быстродействие БИС, а высокий порог переключения [^вход-
ных ЭС и большой перепад напряжений А ип входных ЭС обеспечивают высо-
кую помехозащищенность БИС. Так как значения уровней внутреннего
At^ (А701) и внешнего АС/^ (102) логических перепадов существенно различа-
ются, входные ЭС выполняют функцию преобразования логических уровней из
внешних ADUn во внутренние AZ7n (А/01), а выходные ЭС формируют внешние
уровни с перепадом А17п (А/02) из внутренних с перепадом &Un (А/01). Помимо
ЭС данных типов в цифровых БИС могут применяться двунаправленные ЭС,
которые как принимают внешние уровни и преобразуют их во внутренние, так
и формируют внешние уровни из внутренних. Кроме этого в БИС могут быть
применены специальные ЭС, предназначенные для подключения внешних ком-
понентов (кварцевые резонаторы, емкости и др.) не реализуемых в БИС, подачи
эталонных уровней напряжений, приема аналоговых сигналов и др.
3.1.2. Структура внутренних элементов цифровых БИС
Внутренние базовые элементы состоят из двух основных групп элементов: логи-
ческих элементов (ЛЭ) и элементов памяти (ЭП).
3.1. Структурная организация цифровых БИС
Рис. 3.2. Общая структура внутреннего базового статического ЛЭ
Базовые логические элементы
Базовые логические элементы (ЛЭ) цифровых БИС предназначены для логическо-
го преобразования входной информации, представленной в двоичном либо другом
кодах; формирования потенциальных (либо токовых) уровней выходных сигналов
с электрическими характеристиками, соответствующими кодируемой на выходе ЛЭ
информации и обеспечивающими соединение ЛЭ друг с другом [3, 7, 8].
Простейшая структура базового ЛЭ состоит из двух компонентов (рис. 3.2): пе-
реключательного (ПК), выполняющего преобразование входной информации Ц,
и нагрузочного (НК), позволяющего сформировать необходимые уровни выход-
ных сигналов Uo. Нагрузочный компонент НК может быть как управляемый вход-
ным сигналом Uj (штриховая линия на рис. 3.2), так и неуправляемым. По способу
передачи информации ЛЭ можно разделить на две большие группы: асинхронные
либо статические и синхронные либо динамические. Структура ЛЭ первой группы
приведена на рис. 3.2, и в ней время формирования выходного сигнала Uo опреде-
ляются собственным временем задержки tp ЛЭ. Структура ЛЭ второй группы пока-
зана на рис. 3.3, и в нем время tp формирования выходного сигнала Uo квантуется в
определенные моменты времени, устанавливаемые частотой сигнала, подаваемого
на синхронизирующий вход С. Возможен вариант ЛЭ второй группы, имеющий
несколько синхронизирующих входов и называемый полисинхронным. В таком ЛЭ
время формирования выходного сигнала зависит от последовательности синхрони-
зирующих сигналов. Структура ЛЭ, показанная на рис. 3.2, имеет один информаци-
онный вход, вследствие чего он выполняет простейшие логические преобразования
входного информационного сигнала Ur Поэтому для расширения числа логических
функций в схему ЛЭ вводят дополнительный логический компонент (ЛК).
Логический компонент ЛК может быть введен либо на входе (рис. 3.4л) (ЛЭ
типа КМОП, ТТЛШ), либо на выходе ЛЭ (рис. 3.46) (ЛЭ типа И2Л) и позволяет
формировать логическую функцию от ^входных информационных сигналов либо
N выходных функций одного входного сигнала. Наиболее функционально насы-
Глава 3. Общая характеристика цифровых БИС
щенным является ЛЭ, содержащий логический компонент как на входе (ЛК1),
так и на выходе (ЛК2) ЛЭ (рис. 3.4в) и позволяющий формировать N выходных
логических функций от М входных информационных сигналов. Однако для та-
ких ЛЭ сложной проблемой является формирование необходимых выходных уров-
ней сигналов и логического перепада А/7Г
Рис. 3.3. Структура внутреннего базового динамического ЛЭ
б)
а)
Вход
Вход
+t/cc
Рис. 3.4. Структуры внутренних базовых ЛЭ: многовходового (а); многовыходного (б);
структура внутреннего многовходового/многовыходового базового ЛЭ (в)
3.1. Структурная организация цифровых БИС
Система параметров внутреннего ЛЭ включает:
1. Статические параметры:
U0L ~ выходное напряжение высокого и низкого уровней сигналов;
\UT= U0H — U0L — логический перепад напряжений;
/оя, I0L — выходной ток высокого и низкого уровней;
UT — пороговое напряжение переключения;
At/r+, AUr~ — запас помехозащищенности к положительной и отрицательной
помехам;
//я, IIL — входной ток высокого и низкого уровней;
N — нагрузочная способность,
/сга, Iе— ток потребления в статических состояниях низкого и высокого уровней;
Ucc — напряжение питания.
2. Динамические параметры:
*Рнь ~ вРемя задержки переключения ЛЭ при выключении и включении;
tHL (ТЛ fLH Ц) “ Длительность фронта включения и выключения ЛЭ;
т/я, tjl — максимальная длительность фронта/среза входного сигнала;
F — максимальная частота переключения ЛЭ;
ICCF “ Динамический ток потребления ЛЭ.
Так как в цифровых БИС базовые ЛЭ несут основную логическую нагрузку,
основными требованиями, предъявляемыми к ним, являются:
а) максимальное число логических функций, выполняемых одним ЛЭ;
б) высокое быстродействие выполнения логических и других функций;
в) минимальная мощность потребления в статических и динамических режи-
мах работы;
г) минимальное число схемных компонентов, необходимое для реализации ЛЭ.
Базовые элементы памяти
В цифровых БИС элементы памяти (ЭП) предназначены для запоминания и хра-
нения информации. В качестве элементов памяти могут быть использованы как
простейшие бистабильные ячейки со схемами управления, предназначенные для
хранения больших массивов информации, так и сложные элементы памяти типа
синхронизирующих триггеров. В зависимости от способа хранения информации
ЭП первого типа могут быть статическими и динамическими. В статических ЭП
занесенная информация может сохраняться сколь угодно долго. Основой стати-
ческого ЭП является бистабильная ячейка, образованная перекрестным объеди-
нением инвертирующих ЛЭ. Структурная схема ЭП на примере КМОП ЛЭ пока-
зана на рис. 3.5а. Динамические ЭП (рис. 3.50 содержат один ЛЭ и дополнитель-
ный компонент запоминания (КЗ) на принципе накопления заряда со схемами
записи. Поскольку с течением времени на компоненте хранения может происхо-
дить потеря заряда, т.е. потеря информации, для таких ЭП необходимо периоди-
ческое возобновление (регенерация) состояния. Методы создания данных ЭП при
использовании ЛЭ различных типов подробно рассмотрены в [2, 4, 7, 8].
Глава 3. Общая характеристика цифровых БИС
Рис. 3.5. Схема простейших ЭП статического (а) и динамического (б) типа
Большой класс ЭП в цифровых БИС образуют триггеры-схемы, имеющие два
устойчивых состояния, которые устанавливаются при подаче соответствующей
комбинации сигналов на управляющие входы и сохраняются в течение заданного
времени после окончания действия этих сигналов. Наибольшее распространение
в цифровых БИС получили триггеры RS, D, JK, и Т. В зависимости от типов ком-
понент запоминания, используемых в триггерах, они разделяются на статичес-
кие, динамические либо совмещенные статико-динамические. Если состояние
триггера изменяется по поступлению синхронизирующего сигнала, то такой триг-
гер относят к синхронным. В асинхронных триггерах переключение происходит
по поступлению на управляющие входы соответствующей комбинации входных
сигналов. В цифровых БИС наибольшее распространение получили синхронные
триггеры, трактируемые уровнем или фронтом сигнала.
Асинхронный RS-триггер представляют собой простейшую бистабильную
ячейку, управляемую по входом R и S (рис. 3.6а). Проблематичным для RS-тгриг-
геров является то, что появление даже коротких импульсов на входах R, S приво-
дит к ошибочной установке триггера. Поэтому при работе с RS-триггерами ис-
пользуют дополнительный сигнал синхронизации С, ограничивающий время,
когда входы R, S активны (рис. 3.66).
Триггеры, синхронизируемые фронтом сигнала на примере триггера Dt-типа
(рис. 3.7а), изменяют свое состояние при поступлении на синхровход соответству-
ющего фронта синхросигнала: положительного, либо отрицательного. При стати-
ческих уровнях синхросигнала состояние триггера сохраняется независимо от уров-
ней входных сигналов. Временная диаграмма работы такого триггера на примере
триггера Dt-типа показана на рис. 3.76). Пример функциональной схемы Dt-триг-
гера на ЛЭ-типа «И-НЕ», тактируемого фронтом, показан на рис. 3.8. Триггеры,
синхронизируемые уровнем синхросигнала, могут изменять свое состояние в тече-
ние действия синхронизирующего импульса EN при поступлении информационных
сигналов на вход D. В течение паузы при изменении уровня синхронизирующего
сигнала EN их состояние не зависит от уровней входных сигналов. Обозначение триг-
3.1. Структурная организация цифровых БИС
гера D-типа показано на рис. 3.9л, а его временная диаграмма работы показана на
рис. 3.96. При использовании в триггере данного класса одного выхода его иногда
называют «защелка» (latch). Пример функциональной схемы D-триггера, тактируе-
мого уровнем сигнала на основе ЛЭ с функцией «И-НЕ», показан на рис. 3.9#.
Рис. 3.6. Структурная схема асинхронного RS триггера (а), и синхронного (б) с ис-
пользованием ЛЭ типа «И-НЕ»
Рис. 3.7. Обозначение (а) и временные диаграммы работы (б) Dt-триггера, такти-
руемого фронтом сигнала
Рис. 3.8. Пример функциональной схемы Dt-триггера, тактируемого фронтом сигнала
90 Глава 3. Общая характеристика цифровых БИС
Рис. 3.9. Обозначение (а), временные диаграммы (d) и пример функциональной
схемы (в) D-триггера, тактируемого уровнем сигнала
Рис. 3.10. Структурная схема JK-триггера
Другие типы триггеров могут быть образованы на основе тактируемого RS-
триггера путем объединения в различные конфигурации. Так, JK-триггер форми-
руется последовательным соединением (типа master-slave) двух RS-триггеров
(рис. 3.10) путем формирования обратных связей с выходов Q,Q выходного RS-
триггера (slave) на входы R, S входного RS-триггера (master).
Т-триггер формируется из JK-триггера введением одного входа Т, связанного
с обоими входами J, К.
Подробно методы реализации триггеров с использованием ЛЭ различного типа
рассмотрены в литературе [2, 7, 8].
Система статических параметров ЭП аналогична системе статических пара-
метров внутренних базовых ЛЭ цифровых БИС. Система динамических парамет-
ров ЭП включает дополнительно к системе динамических параметров внутрен-
них ЛЭ цифровых БИС следующие параметры:
3.1. Структурная организация цифровых БИС 91
tH — минимальная длительность синхросигнала низкого и высокого уровней;
tsu — время предустановки — минимальное время подачи информационного
сигнала до синхросигнала, при котором происходит устойчивая запись в ЭП;
tH — время удержания — минимальное время удержания информационного
сигнала после подачи синхросигнала, при котором происходит устойчивая за-
пись в ЭП.
Для ЭП динамического типа дополнительным параметром является - мак-
симальный период сигнала регенерации ЭП, при котором не происходит потери
информации в ЭП. Поскольку в большинстве случаев схемы ЭП построены на
основе внутренних базовых ЛЭ, основные требования, предъявляемые к ним для
применения в цифровых БИС, аналогичны требованиям, предъявляемым к базо-
вым ЛЭ. Однако, в отличие от базовых ЛЭ, для которых более важным параметром
является быстродействие, для ЭП, основным режимом которых является пассив-
ное хранение (кроме БИС цифровой обработки сигналов), более важным пара-
метром является статический ток потребления. Учитывая многообразие схем ЭП,
а также большое распространение ЭП на основе триггеров D- и Dt-типов, в на-
стоящей работе рассмотрены варианты электрических схем триггеров ЭП на ос-
нове триггеров данных типов.
3.1.3. Структура элементов согласования цифровых БИС
Входные элементы согласования (ЭС) цифровых БИС предназначены для: фор-
мирования внутренних для цифровых БИС логических уровней; защиты внут-
ренних цепей БИС от внешних электрических воздействий (помех, статэлектри-
чества и др.); усиления внешних входных электрических сигналов; запоминания
уровней входных сигналов при приеме их в цифровых БИС; повышения чувстви-
тельности, быстродействия и помехоустойчивости цифровых БИС. Выходные ЭС
цифровых БИС предназначены для: формирования внешних для БИС выходных
уровней напряжения (тока); формирования необходимых длительностей фрон-
тов выходных сигналов; усиления сигналов внутренних ЛЭ БИС; защиты внут-
ренних цепей БИС от внешних электрических воздействий (помех, статэлекгри-
чества, перегрузок и т.д.); временного запоминания выходных уровней сигналов
при выдаче их из БИС.
Входные элементы согласования
Основные компоненты структуры входного ЭС показаны на рис. 3.11.
Основу входного ЭС составляет схема преобразования уровней сигналов, пре-
образующая внешние входные уровни во внутренние, различаемые внутренними
ЛЭ БИС. Исходя из этого, входные ЭС можно разделить на две группы:
а) входные ЭС со входными уровнями, совпадающими с уровнями внутрен-
них ЛЭ БИС (ТТЛ входные уровни — ТТЛ уровни внутренних ЛЭ, КМОП
входные уровни — КМОП уровни внутренних ЛЭ и т.д.).
б) входные ЭС с преобразованием уровней сигналов (например, ТТЛ входные —
КМОП уровни внутренних ЛЭ, ЭСЛ входные — ТТЛ уровни внутренних
ЛЭ и т.д.).
Глава 3. Общая характеристика цифровых БИС
входы
Рис. 3.11. Общая структура входного ЭС цифровых БИС
Поскольку известны три наиболее применяемых и принципиально различ-
ных систем уровней логических сигналов: ТТЛ, КМОП, ЭСЛ, И2Л, далее рас-
сматриваются схемы преобразования уровней входных ЭС перечисленных ти-
пов уровней.
На выходе ЭС может быть введена схема усиления сигналов, которая усили-
вает входные уровни и формирует большие выходные токи для управления боль-
шим числом входов внутренних ЛЭ. Выходы ЭС могут быть одиночными (могут
формировать прямой либо инверсный входному сигнал) и множественными (мо-
гут формировать несколько прямых и инверсных входному сигналов). При необ-
ходимости запоминания уровней входных сигналов во входной ЭС может быть
введен элемент памяти, осуществляющий временное запоминание входных уров-
ней и подачу их на выход ЭС по управляющему сигналу. В качестве схем хранения
могут использоваться элементы памяти, синхронизируемые фронтом либо уров-
нем управляющего сигнала. При необходимости защиты внутренних компонен-
тов БИС от внешних воздействий в схему ЭС могут быть введены схема защиты
от статического электричества и схема защиты от перегрузок при превышении
предельных электрических режимов (напряжений/токов) на входе ЭС. В случае
подключения входа ЭС к источнику сигнала с высоким уровнем помех в схему
ЭС может быть введена схема защиты от помех, которая снижает чувствитель-
ность ЭС к помехам, нарушающим функционирование БИС. При этом макси-
мальной эффективности можно добиться при реализации схемы ЭС с передаточ-
ной характеристикой «гистерезисного» типа. При применении цифровых БИС
возможны случаи, когда на входы БИС фиксированные входные уровни не пода-
ются, т.е. на входах БИС может находиться неопределенный потенциал (что осо-
бенно опасно для КМОП БИС). В этом случае на входе ЭС может быть введена
схема восстановления уровня, устраняющая влияние «плавающего» потенциала
на вход ЭС.
3.1. Структурная организация цифровых БИС
Система параметров входного ЭС включает:
Статические параметры:
IIIP IIL — входной ток высокого и низкого уровней;
11А — максимальный входной пробивной ток;
ID — ток антизвонного диода;
UTIP Utl ~ входное пороговое напряжение высокого и низкого уровней;
£7/я, ^il ~ входное напряжение высокого и низкого уровней;
С/оя, ^оь ~ выходное напряжение высокого и низкого уровней;
/оя, I0L — выходной ток высокого и низкого уровней;
N — нагрузочная способность ЭС;
UImax, UImin — максимально и минимально допустимые входные напряжения;
UESD ~ максимально допустимое значение электростатического потенциала;
/СС£, 1ССН — статический ток потребления ЭС во включенном либо выключен-
ном состояниях;
^сс’ Uss — напряжение питания;
О V, UDD — напряжение нулевого потенциала (земли).
Динамические параметры:
/ Я£, tpLH — время задержки переключения ЭС при включении и выключении;
tHL (ТЛ Чн — Длительности фронта включения и выключения ЭС;
т/я, tjl — максимальная длительность фронта/среза входного сигнала;
F — максимальная частота входного сигнала;
ICCF ~ динамический ток потребления ЭС.
Поскольку в цифровых БИС входные ЭС не несут логической нагрузки и пред-
назначены в основном для выполнения функций согласования, основными тре-
бования, предъявляемыми к ним, являются:
а) максимальные запасы помехозащищенности к воздействию разного рода
помех;
б) минимальное число схемных компонентов, позволяющее сократить пло-
щадь, занимаемую ЭС на кристалле цифровых БИС и увеличить число ЭС,
располагаемых по периметру кристалла;
в) минимальное время преобразования и согласования, т.е. времена задержки
f £Я, tpHL и длительности фронтов tHL, tLff должны быть минимальными, что
позволит снизить влияние быстродействия входных ЭС на суммарное быс-
тродействие БИС;
г) минимальные токи потребления в статическом ICCL, 1ССН и динамическом
режимах 1ССГ
Схема входного ЭС, приведенная на рис. 3.11, содержит максимальное число
функциональных блоков, используемых в ЭС. Однако в зависимости от условий
применения входного ЭС в цифровых БИС структурная схема ЭС может быть
упрощена за счет исключения отдельных функциональных блоков и схем, в зави-
симости от условий применения БИС
Входные элементы согласования
Основные компоненты структуры выходного ЭС показаны на рис. 3.12.
Глава 3. Общая характеристика цифровых БИС
запоминания
Рис. 3.12. Общая структура выходного ЭС цифровых БИС
Основу выходного ЭС составляют два параллельно включенных формирова-
теля уровней сигналов: повышающего и понижающего. Понижающий выходной
формирователь усиливает внутренний выходной сигнал ЛЭ и формирует выход-
ной сигнал низкого уровня UOL, разряжающий емкость нагрузки CL. Повышающий
выходной формирователь также усиливает внутренний выходной сигнал ЛЭ и фор-
мирует выходной сигнал высокого уровня U0[P заряжающий емкость нагрузки С£.
ЭС подобного типа называют «систивный выход» (АВ). Так как при включении од-
ного формирователя второй должен быть выключен, управление их последователь-
ностью включения (выключения) осуществляет схема управления состоянием фор-
мирователей. На входе последней включена схема согласования, воспринимающая
внутренние сигналы БИС и преобразующая их в уровни, необходимые для управ-
ления выходными формирователями сигналов. К схеме управления состоянием
выходных формирователей может быть подключена схема подавления помех, воз-
никающих либо в цепях питания Ucc, О V, либо на выходном выводе Uo при пере-
ключении ЭС. Эта схема может подавлять «сквозные» токи в шине питания Ucc ЭС,
управлять скоростью нарастания выходного тока dljdt, автоматически согласовы-
вать выходное сопротивление ЭС с нагрузкой и др. Помимо внутренней схемы по-
давления помех на выходе ЭС может быть включена дополнительная схема защиты
от помех, возникающих на выходных сигналах. Схема защиты от статических заря-
дов обеспечивает ограничение внешних электростатических напряжений, попада-
ющих на выход ЭС и создание цепей утечки для статических зарядов. При приме-
нении БИС возможны случаи, когда на выход ЭС, находящийся в определенном
уровне, попадает противоположный уровень сигнала, т.е. возникает перегрузка
выхода по току, приводящая к разрушению компонентов выходного ЭС. Для защи-
ты ЭС от таких воздействий в выходной ЭС может вводиться схема защиты от пере-
грузок, анализирующая уровень выходного сигнала (напряжения, тока) и форми-
рующая сигнал, по которому схема управления переводит выходные формирователи
сигналов в выключенное состояние либо ограничивает уровни выходных напряже-
ний (токов). Подобную функцию может выполнять схема управления состоянием
3.1. Структурная организация цифровых БИС
формирователей при включении питания J7CC: для исключения протекания боль-
ших токов в ЭС при включении питания Ucc схема управления переводит оба вы-
ходных формирователя в выключенное состояние.
Помимо двух активных логических состояний высокого U0H и низкого ^уров-
ней выходной ЭС может находиться в пассивном — «третьем» состоянии, при ко-
тором ЭС не отдает и не принимает выходные токи, т.е. находится в высокоимпе-
дансном состоянии. Такой ЭС называют «с тремя состояниями выхода» (ТС), а
управление третьим состоянием осуществляется сигналом, подаваемым на один
из управляющих входов схемы управления состоянием выходных формировате-
лей, которая переводит ЭС в выключенное состояние. Поскольку при этом на
выходе устанавливается неопределенный «плавающий» потенциал, в ЭС может
быть введена схема восстановления уровней сигналов на выходе (низкого либо
высокого).
Однако возможны варианты ЭС, в которых в качестве одного из формировате-
лей выходного сигнала используется пассивный компонент (резистор), внешний
либо встроенный в ЭС. В случае использования резистора в качестве повышающе-
го формирователя ЭС называют с «открытым» коллектором (ОК) — в случае бипо-
лярных схем и «с открытым стоком» либо «с пассивным высоким уровнем» — в слу-
чае МОП-схем. При использовании резистора в качестве понижающего формиро-
вателя ЭС называют с «открытым эмиттером» (ОЭ) в случае биполярных схем и с
«открытым стоком» либо «с пассивным низким уровнем» — в случае МОП-схем.
Достоинством таких ЭС является то, что их выходы могут быть прямо связаны вме-
сте при организации шин, принимающих системы от многих источников. Такое
объединение обеспечивает на шине цифровых БИС логическую функцию «мон-
тажного и/или» без применения дополнительных схемных компонентов.
Система параметров выходных ЭС включает:
Статические параметры:
{70Я, U0L — выходное напряжение высокого и низкого уровней;
/оя, I0L — выходной ток высокого и низкого уровней;
/СС£, 1ССН — статический ток потребления ЭС в двух логических состояниях;
17 , UJL — входное напряжение высокого и низкого уровней.
Для выходных ЭС типа ТС дополнительными параметрами являются:
/oz//, I0ZL — выходной ток в «третьем» состоянии при высоком и низком уров-
нях напряжения на выходе;
/ccz — статический ток потребления ЭС в «третьем» состоянии.
Выходные ЭС с «пассивным высоким уровнем» вместо параметра U0H харак-
теризуются параметром 1НШ — выходной ток утечки закрытого ЭС при высоком
уровне выходного напряжения.
Выходные ЭС с «пассивным низким уровнем» вместо параметра U0L характе-
ризуются параметром — выходной ток утечки закрытого ЭС при низком уров-
не выходного напряжения.
Динамические параметры:
tpHL, tpLH — время задержки переключения ЭС при включении и выключении.
Выходной ЭС типа «три состояния» дополнительно характеризуется динамичес-
кими параметрами при переходе в «третье состояние» и обратно;
Глава 3. Общая характеристика цифровых БИС
tpHZ) tpLZ — времена задержки переключения ЭС в «третье состояние» из состо-
яний высокого и низкого уровней;
/ гя, bzL ~ вРемена задержки переключения ЭС из «третьего состояния» в со-
стояния высокого и низкого уровней.
Кроме перечисленных выходные ЭС характеризуются и параметрами, имею-
щими другую размерность: F — максимальная частота переключения выходного
сигнала; ICCF — динамический ток потребления ЭС.
Так же, как и входные, выходные ЭС не несут логической нагрузки и предназ-
начены для выполнения функций согласования и формирования уровней, поэтому
основными требованиями, предъявляемыми к ЭС в цифровых БИС, являются:
а) минимальное число схемных компонентов, позволяющее сократить пло-
щадь, занимаемую ЭС на кристалле цифровых БИС, а также увеличить число
ЭС, располагаемых по периметру кристалла цифровых;
б) минимальное время формирования выходных уровней, т.е. минимальное
значение времен t HL, tpLH и длительностей фронтов тЯ£, tlh для снижения
влияния выходных ЭС на общее быстродействие цифровых;
в) минимальные токи потребления 1СС всех режимах для снижения общего тока
потребления цифровых БИС;
г) высокая нагрузочная способность, т.е. максимальные токи I0H, I0L для непос-
редственного управления цифровых БИС большими емкостями нагрузок.
Схема выходного ЭС, приведенная на рис. 3.12, содержит максимальное чис-
ло функциональных блоков и схем, используемых в ЭС. Однако в зависимости от
условий применения и нагрузки выходного ЭС его схема может быть упрощена за
счет исключения отдельных функциональных блоков и схем.
Выходной ЭС типа «активный вход» (АВ)
Схема ЭС и временные диаграммы сигналов при переключении показаны на
рис. 3.13а и б.
Рис. 3.13. Структура выходного ЭС типа «активный выход» (а) и временные диаг-
раммы сигналов (б)
3.1. Структурная организация цифровых БИС
При включении и достижении выходного уровня в ЭС [1,2]
^о(0~ UtE> ~
получаем:
\ ~ RabC' In ^он U°i)/ .
-u0L)\ /(utl-uol\
где UTL — пороговое напряжение нагрузочной схемы, RAB0L — выходное сопротив-
ление открытого понижающего формирователя, С = C0 + CL — суммарная емкость
нагрузки, Со — выходная емкость ЭС, CL — внешняя емкость нагрузки.
Выходное сопротивление R0L определяется выходным током I0L выходного
понижающего формирователя. Полагая, что во включенном понижающем фор-
мирователе выходной транзистор полностью открыт, в диапазоне напряжений от
U0H до UTL разряд емкости С L будет происходить постоянным током IOL, вслед-
ствие чего представляет собой переменную величину. Для оценочных расче-
тов можно использовать усредненное значение выходного сопротивления:
пАВ ~ 1 UОН + ^TL
*°L ~ 2 I
1OL
где I — максимальный выходной ток понижающего формирователя.
При выключении и достижении выходного уровня [1,2]
Uq (^ ) ~ U TH’ = ^LH ’
где UTH — пороговое напряжение нагрузочной схемы; /н ~ И^0НСL, И^он — выход-
ное сопротивление открытого повышающего формирователя.
Выходное сопротивление R0H определяется выходным током 10Н открытого
повышающего формирователя ЭС. Полагая, что во включенном повышающем
формирователе выходной транзистор полностью открыт, в диапазоне напряже-
ний от U0L до UTH заряд емкости нагрузки будет происходить постоянным током
101Р вследствие чего И^он — также переменная величина. Для оценочных расчетов
можно использовать приближенную формулу:
VAB _ 1 U0H + UTH
*°н~ 2 I
Z 1ОН
где I0H — максимальный выходной ток повышающего формирователя.
Выходной ЭС с «тремя» состояниями (ТС)
Схема ЭС и временные диаграммы сигналов показаны на рис. 3.14а и б.
Глава 3. Общая характеристика цифровых БИС
+UDD
a)
Рис. 3.14. Структура выходного ЭС типа три состояния (а) и временные диаграм-
мы сигналов (б)
Поскольку схема ЭС типа ТС в активных состояниях аналогична схеме типа
АВ, то в этих состояниях длительности включения и выключения / YLH анало-
гичны таким же параметрам ЭС типа АВ. Помимо данных параметров выходной
ЭС характеризуется длительностью перехода в «третье состояние» и обратно: thz,
tlz — длительности переходов в «третье» состояние из состояния высокого и низ-
кого уровней сигналов; tzip tzl — длительности перехода из «третьего» состояния
в состояние низкого и высокого уровней.
Эти параметры практически полностью определяются нагрузкой ЭС. Учиты-
вая многообразие схем фиксации уровней на выходах ЭС типа ТС, конкретные
формулы для расчета длительностей thz, tlz, tzh, tzl не приводятся. При использо-
вании в качестве схем фиксации уровней на выходе ЭС резистора, подключенно-
го к выводу питания Ucc, либо резистора, подключенного к общему выводу О V
ЭС, эти параметры можно определить по формулам длительностей фронтов для
выходных ЭС типа «пассивный низкий» и «пассивный высокий уровень».
Выходной ЭС с «пассивным высоким уровнем» (ОК)
Схема ЭС и временные диаграммы сигналов показаны на рис. 3.15а и б. Для этого
типа ЭС при включении необходимо учитывать, что в понижающий формирова-
тель через резистор RL втекает дополнительный ток
который уменьшает ток разряда I0L емкости нагрузки C’L и увеличивает выходное
сопротивление RnB0L понижающего формирователя. Тогда длительность включения
где R™ ~ — I —— +--------—---yt— | — выходное сопротивление открытого по-
2 \ OL IqL ~ ФсС ~ UtL )/&L )
нижающего формирователя; I0L — максимальный выходной ток понижающего
формирователя.
т -RC' 1Ж U0L)/ ч
TLH Дисс-итн^
где RnB0L — &L — длительность выключения.
Рис. 3.15. Структура выходного ЭС с «пассивным высоким уровнем» (а) и времен-
ные диаграммы сигналов (б)
Выходной ЭС с «пассивным низким уровнем» (ОЭ)
Схема ЭС и временные диаграммы сигналов показаны на рис. 3.16я и б. Так как
при переходе в состояние низкого уровня выходное сопротивление ЭС постоян-
но и равно RnB0L = Rl, то длительность
t'lh ~ RlC'l In
При переходе ЭС в состояние высокого уровня необходимо учитывать, что
повышающий формирователь отдает в резистор нагрузки Rf часть тока: IR ~ UJR^
который уменьшает выходной ток 10Н, заряжающий емкость нагрузки С г Тогда
длительность
100 Глава 3. Общая характеристика цифровых БИС
= R™C'L\n
ион/
/^он~^тн}_9
где RnB0L ~ Q)5UTH/(I0H — U^/Rj) — выходное сопротивление повышающего фор-
мирователя, 10Н — максимальный выходной ток повышающего формирователя.
а)
Рис. 3.16. Структура выходного ЭС с «пассивным низким уровнем» (а) и времен-
ные диаграммы сигналов (б)
Элементы согласования других типов
В цифровых БИС существует ограничение на максимальное число внешних вы-
водов корпуса, поэтому на кристалле для устранения этого недостатка часто ис-
пользуют двунаправленные ЭС, выполняющие функцию как приема, так и вы-
дачи сигналов цифровых БИС. Однако в таких ЭС могут быть использованы
выходные ЭС, допускающие подачу на выход внешних напряжений и отключаю-
щиеся от нагрузки. К таким схемам относятся ЭС типа ТС либо содержащие один
выходной активный формирователь: понижающий либо повышающий. Двунап-
равленные ЭС характеризуются системой параметров, включающей параметры
как входные, так и выходные. Общее значение параметров (при одинаковых зна-
чениях внешних напряжений/токов) определяется алгебраическим суммирова-
нием значений параметров отдельных ЭС. Помимо двунаправленных ЭС в циф-
ровых БИС существуют специальные ЭС, не несущие логической нагрузки и не
формирующие уровней сигналов. К таким типам ЭС можно отнести выводы для
подключения внешних компонентов (кварцевых резисторов, емкостей, индуктив-
ностей и т.п.), не реализуемых в БИС, выводы для подачи эталонных напряжений
(токов) и др. Поскольку назначение таких ЭС отличается многообразием и их типы
зависят от конкретных условий применения, данные типы в ЭС в работе не рас-
сматриваются.
3.2. Система основных параметров и характеристик цифровых БИС
3.2. Система основных параметров и характеристик
цифровых БИС
3.2.1. Функциональные параметры цифровых БИС
При проектировании любой микропроцессорной системы, равно как и при проек-
тировании и анализе цифровых БИС, знание системы основных параметров и ха-
рактеристик цифровых БИС является необходимым условием успешного решения
задачи. Различают три группы параметров цифровых БИС: функциональные, элек-
трические и динамические. Рассмотрим основные параметры каждой их этих групп,
руководствуясь общепринятыми международными обозначениями [5].
Основным функциональным параметром цифровых БИС является функцио-
нальная мощность К, измеряемая количеством операций, выполняемых в едини-
цу времени (например, MIPS — миллион инструкций в секунду). В зависимости
от типа операций различают несколько значений функциональной мощности:
а) в формате операций регистр-регистр KRR;
б) в формате операций регистр-память KRM;
в) в формате операций умножения Кмру;
г) в формате смешанных операций КМ1Х.
Из других функциональных параметров используют: а) разрядность слова ад-
реса пЛ — число разрядов в адресном слове; б) разрядность слова данных nD — чис-
ло разрядов в слове данных; в) разрядность слова команды nNS — число разрядов в
слове команды (микрокоманды); г) число команд (микрокоманд) QNS — общее
число команд (микрокоманд), реализуемое цифровых БИС.
3.2.2. Электрические параметры цифровых БИС
Электрические параметры цифровых БИС имеют размерность напряжения, тока
и мощности и определяют основные технические характеристики микропроцес-
сорных систем.
Известно, что если принимать во внимание при проектировании таких сис-
тем только функциональные возможности цифровых БИС, то такие системы, как
правило, будут неработоспособными.
При рассмотрении характеристик цифровых БИС широко используют поня-
тия коэффициентов разветвления по входам и выходам. Под коэффициентом раз-
ветвления по входам понимают число отдельных входов, с помощью которых
схема может быть подключена к выходам схем такого же типа. Аналогично под
коэффициентом разветвления по выходам понимают число входов схем такого
же типа, которые можно подключить к одному выходу микросхемы. Эти опреде-
ления не учитывают конкретных величин входных и выходных токов. Для цифро-
вых БИС одним из важнейших электрических параметров является нагрузочная
способность, характеризующая токовую нагрузку микросхемы. Коэффициент
нагрузочной способности определяет число единичных нагрузок (входов анало-
гичных цифровых БИС), которые могут быть подключены к одному выходу при
заданных рабочих условиях в установившихся режимах работы. Динамические
нагрузки (входные и выходные емкости микросхем-нагрузок) могут ограничивать
количество единичных статических нагрузок, которые могут быть подключены к
одному выходу БИС. Кратко рассмотрим основные электрические параметры
цифровых БИС, разделив их на три группы в зависимости от размерности пара-
метров. Ограничимся простым их перечислением и кратким определением [1].
Параметры, имеющие размерность напряжения
Пороговые напряжения высокого уровня UTH — наименьшее значение напряже-
ния высокого уровня на входе БИС, при котором происходит сохранение одного
устойчивого состояния цифровых БИС.
Пороговое напряжение низкого уровня UTL — наибольшее значение напряже-
ния низкого уровня на входе БИС, при котором происходит сохранение одного
устойчивого состояния цифровых БИС.
Входное напряжение высокого уровня UIH — значение напряжения высокого
уровня на входе БИС, обеспечивающее требуемый запас помехозащищенности.
Входное напряжение низкого уровня UIL — значение напряжения низкого уров-
ня на входе БИС, обеспечивающее требуемый запас помехозащищенности.
Выходное напряжение высокого уровня U0H.
Выходное напряжение низкого уровня U0L.
Помехоустойчивость при входном высоком уровне напряжения — \UT— аб-
солютное значение разности между входным напряжением высокого уровня и
входным пороговым напряжением высокого уровня БИС.
Помехоустойчивость при входном низком уровне напряжения \UT— абсо-
лютное значение разности между входным напряжением низкого уровня и вход-
ным пороговым напряжением низкого уровня БИС.
Напряжение источника питания Ucc — значение напряжения источника пи-
тания, обеспечивающего работу БИС в заданном режиме.
Напряжение защитных диодов UD — значение прямого падения напряжения
на входных защитных диодах, предназначенных для ограничения амплитуды от-
рицательных напряжений входных помех.
Численные значения параметров устанавливаются для каждого конкретного
типа цифровых БИС
Параметры, имеющие размерность тока
Статический ток потребления 1СС0 — значение тока, потребляемого БИС от источ-
ника питания в статическом режиме.
Динамический ток потребления ICCF — ток потребления БИС в режиме пере-
ключения на заданной рабочей частоте.
Ток потребления БИС при низком (JCCL) или высоком UCC[{) уровне выходного
напряжения.
Входной ток низкого уровня IIL — значение входного тока при напряжении
низкого уровня UIL на входе БИС.
Входной ток высокого уровня 11Н — значение входного тока при напряжении
высокого уровня UIH на входе БИС.
Ток утечки низкого уровня на входе ILIL — ток во входной цепи при входном
напряжении низкого уровня и при заданных режимах на остальных выводах БИС.
3.2. Система основных параметров и характеристик цифровых БИС
Ток утечки высокого уровня на входе 1ЫН — ток во входной цепи при входном
напряжении высокого уровня и заданных режимах на остальных выводах.
Выходной ток высокого уровня 10Н — значение выходного тока при напряже-
нии высокого уровня U0H на выходе БИС.
Выходной ток низкого уровня I — значение выходного тока при напряже-
нии низкого уровня U0H на выходе БИС.
Выходной ток в состоянии «выключено» Ioz — выходной ток БИС с тремя со-
стояниями выхода при выключенном состоянии выхода.
Ток утечки низкого уровня на выходе — ток утечки БИС в выходной цепи
при закрытом состоянии выхода, при выходном напряжении низкого уровня и
при заданных режимах на остальных выводах.
Ток утечки высокого уровня на выходе 1ШН — ток утечки БИС в выходной цепи
при закрытом состоянии выхода, при выходном напряжении высокого уровня и
при заданных режимах на остальных выводах.
Ток короткого замыкания Ios — значение выходного тока БИС при закорочен-
ном на общий вывод выходе.
Направление протекания (втекающий или вытекающий их схемы) и числен-
ные значения токов определяются схемотехническими решениями входных и
выходных каскадов.
Параметры, имеющие размерность мощности
Статическая потребляемая мощность Рссо — значение мощности, потребляемой
цифровыми БИС от источника (источников) питания в статическом режиме.
Динамическая потребляемая мощность PCCF— значение мощности, потребля-
емой цифровыми БИС в заданном динамическом режиме (на заданной тактовой
частоте).
Динамическая потребляемая мощность PCCF имеет важное значение в первую
очередь при расчете энергетических характеристик микропроцессорных систем
на основе КМОП БИС (БиКМОП), для которых существует однозначная зависи-
мость мощности от частоты переключения БИС.
Кроме мощности, потребляемой собственно цифровыми БИС от источника
питания, в большинстве случаев при проектировании микропроцессорных сис-
тем необходимо принимать во внимание и мощность, рассеиваемую на входных и
выходных цепях цифровых БИС к выводам. Это цепи нагрузки (выходные), син-
хронизации и управления (входные) и т.д. Эта добавка мощности (так называемая
мощность потерь) может оказаться весьма существенной, поскольку она опреде-
ляется суммой произведений токов на падения напряжений по входным и выход-
ным цепям многовыводных современных цифровых БИС (число выводов циф-
ровых БИС может достигать от 124 до 172).
3.2.3. Динамические параметры цифровых БИС
Важнейшей характеристикой любой цифровой БИС является временная диаграм-
ма (ВД) ее работы. Временная диаграмма определяет развернутую во времени пос-
ледовательность подачи на цифровых БИС управляющих воздействий информа-
Глава 3. Общая характеристика цифровых БИС
ционных, синхронизирующих и вспомогательных сигналов, последовательность
считывания из БИС результатов обработки. На ВД приводится вид этих сигна-
лов, указываются допустимые временные соотношения между ними, допустимые
длительности и т.д. Рассмотрим основные из динамических параметров, наибо-
лее часто используемых при анализе работы цифровых БИС.
Период следования тактовых сигналов Тс — интервал времени между началом
или окончанием каждого следующего непрерывно друг за другом тактового им-
пульса синхронизации.
Время задержки импульса tp — интервал времени между фронтами входного и
выходного импульсных сигналов цифровых БИС, измеренный на заданном уров-
не напряжения или тока.
Время задержки переключения из высокого уровня в низкий tPHL — интервал
времени между фронтами входного и выходного импульсных сигналов, замерен-
ный на уровне порогового напряжения UTL.
Время задержки переключения из низкого уровня в высокий tpLH — интервал
времени между фронтами входного и выходного импульсных сигналов, замерен-
ный на уровне порогового напряжения UTir
Иногда для расчета используют параметр — среднее время задержки переклю-
чения
t _ (fpm + fpm)
а 2
Время включения (длительность фронта) tHL — интервал времени, в течение ко-
торого напряжение на заданном выходе БИС переходит от высокого уровня к низ-
кому, измеренный на уровнях 0,1 и 0,9 или на заданных значениях напряжения.
Время включения (длительность среза) tLH — интервал времени, в течение ко-
торого напряжение на заданном выходе БИС переходит от низкого уровня к вы-
сокому, измеренный на уровнях 0,1 и 0,9 или на заданных значениях напряжения.
Время предустановки сигнала tsu — интервал времени между началом двух за-
данных входных сигналов на разных входах БИС.
Интервал времени между окончанием двух заданных входных сигналов на раз-
ных входах БИС называют временем удержания сигнала
Время выборки tcs — интервал времени между подачей на вход соответствующего
сигнала выборки БИС и получением на выходах БИС информационных сигналов.
Время хранения информации tSG — интервал времени, в течение которого БИС
в заданном режиме эксплуатации сохраняет информацию.
Время восстановления — интервал времени между окончанием заданного
сигнала на выводе БИС и началом заданного сигнала следующего цикла.
Длительность сигнала низкого уровня — интервал времени от момента пе-
рехода сигнала по заданному выводу БИС из состояния высокого уровня в состо-
яние низкого уровня до момента его перехода из состояния низкого уровня в со-
стояние высокого уровня, измеренный на заданном уровне напряжения.
Длительность сигнала высокого уровня тн — интервал времени от момента пе-
рехода сигнала по заданному выводу БИС из состояния низкого уровня в состоя-
3.3. Схемотехническое исполнение цифровых БИС
ние высокого уровня до момента его перехода из состояния высокого уровня в
состояние низкого уровня, измеренный на заданном уровне напряжения.
Время цикла tCY — длительность периода сигнала на одном из управляющих
входов, в течение которого цифровых БИС выполняет одну из функций.
Частота следования импульсов тактовых сигналов tc — величина, обратная пе-
риоду Тс следования тактовых сигналов синхронизации.
Большинство из приведенных динамических параметров связаны между со-
бой простыми выражениями (например, Тс = tl + тя) и широко используются при
анализе временных диаграмм работы цифровых БИС.
Кроме рассмотренных основных электрических, динамических и энергетичес-
ких параметров при анализе работы цифровых БИС необходимо использовать и
целый ряд других характеристик. Это надежностные и эксплуатационные характе-
ристики, степень устойчивости цифровых БИС к воздействию факторов проника-
ющей радиации и электростатическому потенциалу и ряд других. Особо следует
отметить важность влияния режимов и условий эксплуатации на параметры циф-
ровых БИС, определяемого обычно в форме параметрических зависимостей экс-
периментальным путем для каждого типа цифровых БИС и вводимых в техничес-
кую документацию (технические условия) на цифровых БИС в качестве справоч-
ных зависимостей. Это температурные зависимости всех параметров (электричес-
ких и динамических) в диапазоне рабочих температур и других воздействий
окружающей среды, зависимость этих параметров от напряжения (тока) питания, а
также от уровней входных и выходных воздействий (напряжений и токов).
3.3. Схемотехническое исполнение цифровых БИС
3.3.1. Энергетические характеристики базовых ЛЭ цифровых БИС
Базовые ЛЭ цифровых БИС с точки зрения энергетики представляют собой сово-
купность микроэлектронных компонентов, объединенных системой электронных
цепей для передачи, накопления и рассеивания электрической энергии, потребля-
емой от источников питания. В эту совокупность компонентов обязательно входят
переключатели (транзисторы), управляемые входными сигналами, которые совме-
стно с другими компонентами (пассивными или активными) представляют циф-
ровую информацию в виде уровней напряжения или токов за счет потоков энергии
между полюсами источников питания. При смене входной информации конфигу-
рация цепей базовых ЛЭ меняется, соответственно меняются потоки энергии в нем,
и происходит накопление энергии в одних компонентах базовых ЛЭ и рассеива-
ние — в других.
Количество энергии, необходимое для потребления, накопления и рассеива-
ния базовыми ЛЭ, определяется:
• принципами функционирования электронных ключевых и других микро-
электронных компонентов базовых ЛЭ;
• видами их соединения в электронных схемах базовых ЛЭ и способами под-
ключения к источникам энергии;
• способами формирования микроэлектронных компонентов и соединений
между ними и источниками энергии в интегральной структуре.
106 Глава 3. Общая характеристика цифровых БИС
Эти факторы совместно определяют как количество энергии, так и скорость
ее потребления, необходимые для достижения определенной скорости обработки
цифровой информации.
Классификация базовых ЛЭ по энергопотреблению
Предложенная в [6] классификация в качестве классификационных признаков
использует свойства базовых ЛЭ, характеризующих их энергетические характе-
ристики (рис. 3.17).
Первым классификационных признаком целесообразно использовать вид
источников энергии (ИЭ), из которого цифровые схемы потребляют энергию,
необходимую для обработки цифровой информации. По этому признаку все виды
базовых ЛЭ можно сгруппировать в три класса.
— базовые ЛЭ, питающиеся от традиционных ИЭ искусственного происхож-
дения: вторичные источники стабилизированного напряжения, батарейки,
аккумуляторы и другие, используемые для подавляющего большинства циф-
ровых схем.
— базовые ЛЭ, которые для питания используют ионизирующее излучение,
свет искусственных источников, солнечный свет и др.
— ЛЭ третьего класса принципиально отличаются от двух предыдущих нали-
чием специальных средств, обеспечивающих изменение режима электро-
питания от традиционных ИЭ к излучению.
Рис. 3.17. Классификация цифровых ЛЭ
3.3. Схемотехническое исполнение
Традиционные источники питания для передачи энергии требуют, по край-
ней мере, двух шин: собственно шин питания Ucc и общей шины О V. Шины под-
ключаются к каждому ЛЭ цифрового устройства и занимают значительную часть
площади кристалла. Это обстоятельство во многом определяет топологию интег-
ральной схемы и затрудняет внутрисхемные соединения. Большая длина шин и
большая площадь шин также отрицательно сказываются на надежности устройств
и плотности их упаковки. Энергетическое снабжение цифровых БИС с использо-
ванием традиционных ИЭ является централизованным с присущими ему недо-
статками:
— любой одиночный дефект, приводящий к короткому замыканию шин пи-
тания, приводит к катастрофическому отказу устройства в целом;
— протекание токов по шинам питания обуславливает перевод в тепло части
поставляемой источником энергии. Неизбежные потери энергии при транс-
порте от источника к элементам БИС делает принципиально невозмож-
ным создание полностью адиабатических схем, то есть схем, совершенно
не рассеивающих энергию.
Вторым классификационным признаком рассматриваемой классификации
предложено использовать характеристику ЛЭ-потребителей, отражающую степень
рассеивания энергии в процессе обработки цифровой информации. Долгое время
существовали только ЛЭ, полностью рассеивающие энергию, в которых энергия в
процессе обработки информации полностью рассеивалась, превращаясь в тепло,
выделяемое на резистивных элементах конструкций цифровых устройств.
Сравнительно недавно появились ЛЭ, лишь частично рассеивающие энергию,
в которых только часть энергии используется при обработке цифровой информа-
ции, другая — возвращается в источник энергии и используется повторно.
Третьим классификационным признаком предложено использовать способы схе-
мотехнической реализации ЛЭ, различающиеся способами представления двоичной
информации и способами ее обработки. В полностью рассеивающих схемах:
• в схемах с отношением при обработке цифровой информации уровень U0L
формируется за счет падения на резисторе с рассеиванием энергии (ЛЭ типа
ТТЛШ и др.);
• в схемах без отношения уровень U0H формируется путем накопления энер-
гии на паразитной выходной емкости с рассеиванием энергии на резистив-
ных элементах при транспорте ее к емкости (ЛЭ типа КМОП);
• принцип действия ЛЭ на токовых ключах заключается в переключении тока
генератора постоянного тока между двумя цепями, имеющими общий узел,
подключенный к генератору тока. В зависимости от состояния ток посто-
янной величины может протекать в общую шину по одной из двух возмож-
ных цепей, формируя уровни U0L/U0H (ЛЭ типа ЭСЛ и И2Л).
Что касается частично рассеивающих ЛЭ, то они подробно рассмотрены в [6].
Общие вопросы энергетики базовых ЛЭ
В работе любого базового ЛЭ можно выделить четыре различных с точки зрения
энергетики промежутка времени. На рис. 3.18 приведена эпюра изменения на-
пряжения на выходе ЛЭ в зависимости от времени, на которой отмечены эти вре-
Глава 3. Общая характеристика цифровых БИС
менные интервалы. На протяжении промежутков tL и tH ЛЭ находится в неактив-
ных, так называемых стационарных состояниях. В интервалах времени tHL и tLH
ЛЭ находится в процессе перехода из одного состояния в другое и наоборот. Имен-
но в эти промежутки времени и происходит собственно обработка цифровой ин-
формации. В стационарных режимах информационные состояния, представлен-
ные уравнениями напряжений на выходе, не изменяются. Каждое из четырех со-
стояний логических вентилей обеспечивается энергетически различным образом.
Соответственно и различны затраты энергии на обработку и хранение единицы
информации.
Рис. 3.18. Временная диаграмма напряжения на выходе базового ЛЭ
В общем случае средняя энергия W, необходимая для обработки и хранения
одного бита информации, может быть определена выражением [6]:
где И^ср — энергия, необходимая для представления на выходе ЛЭ логической «1»
~ энеРгия? необходимая для представления на выходе ЛЭ логического
«О» U0L; WHLd — энергия, необходимая для формирования напряжения логическо-
го «О» U0L, или энергия, обеспечивающая отпирание ЛЭ; И^нд — энергия, необхо-
димая для формирования на выходе ЛЭ логической «1» U0£P или энергия, обеспе-
чивающая запирание ЛЭ.
Энергия обеспечивающая формирование логической «1» U0H, может быть
накоплена и хранится в выходной емкости Со, входящей в состав электронной
схемы ЛЭ без отношения (выходная емкость), и тогда эта энергия будет опреде-
лять величину U0H согласно выражения:
Uон ~
™снр
Со
3.3. Схемотехническое исполнение цифровых БИС
В ЛЭ с отношением сохранение стационарного состояния U0H может быть
обеспечено при протекании тока, то есть при транспорте энергии от источника
через выход ЛЭ.
Энергия обеспечивающая формирование логического «О» UOL, может быть
накоплена и храниться на входной емкости Ср входящей в состав электронной
схемы (входная емкость).
В ЛЭ с отношением сохранение логического «О» UOL обеспечивается за счет
транспорта энергии от источника энергоснабжения через открытый ключевой
элемент.
Транспорт электрической энергии согласно закону Джоуля—Ленца сопровож-
дается ее превращением в тепло, поэтому даже в стационарных состояниях от ис-
точника энергоснабжения потребляется энергия. Количества энергии W11 и W1^
для ЛЭ с отношением зависят от промежутков времени tH и tL их пребывания в
стационарных состояниях.
При обработке информации в ЛЭ первого типа происходит накопление энер-
гии WHLd на входной емкости Сг и энергии WLHd на выходной емкости Со. Накопле-
ние энергии происходит путем ее транспорта от ИЭ по электрическим цепям с
паразитными резисторами и, следовательно, сопровождается потерями.
Стационарные компоненты IVйср и И^с/и энергии в большинстве типов венти-
лей определяются не только необходимыми величинами напряжений U0H и U0L,
но также и различными паразитными эффектами в электронных схемах. К таким
паразитным эффектам прежде всего необходимо отнести рассеяние энергии на
резистивных элементах ключевых элементов и соединений и из-за утечек тока
через закрытые ключевые элементы.
Важной энергетической характеристикой ЛЭ является скорость P(t) измене-
ния энергии во времени:
at
С учетом различных мгновенных значений мощности на различных времен-
ных интервалах производства информации общее выражение для энергии можно
записать в следующем виде:
t HL
Ж = 0,5 +
+ J P"L(t)dt+ \P^H(t)dt
tH+tHL fH+tHL+tL
где PLcm(t) — мощность в открытом состоянии ЛЭ, или мощность представления
уровня U0L, PHcm(t) — мощность в закрытом состоянии ЛЭ, или мощность пред-
ставления уровня UOfP PHLcm(t) — мощность формирования уровня U0L, PLHcm(t) —
мощность формирования уровня U0H.
Стационарные составляющие мощности PLcm и Рнст определяют скорости рас-
ходов энергии, источником питания при представлении и хранении информации
в виде уровней U0L и U0H соответственно. Динамические составляющие PHLd и PLHd
I 10 Глава 3. Общая характеристика цифровых БИС
определяют скорости расхода энергии при обработке ЛЭ новой информации под
воздействием входного сигнала.
Пределы интегрирования в выражении для энергии единичного переключе-
ния поясняются временной диаграммой выходного напряжения, приведенной на
рис. 3.18. Wприближенно определяет среднее значение энергии единичного пе-
реключения логического элемента, работающего при периодически изменяющем-
ся входном сигнале.
Общее количество энергии, потребляемой ЛЭ за время работы t при частоте f
периодически изменяющегося входного сигнала, определяется выражением
= Wf-1.
Эта энергия полностью рассеивается в ЛЭ традиционной микросхемотехни-
ки и порождает проблемы теплоотвода. На рис. 3.19 приведена временная зави-
симость плотности мощности микропроцессоров, иллюстрирующая серьезность
проблемы теплоотвода в цифровых устройствах [6]. Эффективный теплоотвод
необходим для термостабилизации цифровых устройств, поскольку повышение
температуры является основным дестабилизирующим фактором при обработке
информации с высокими скоростями. Поэтому цифровые системы характеризу-
ются величиной предельно допустимой мощности Рдоп которая характеризует ми-
нимально возможную скорость отвода тепла от кристалла интегральной схемы.
Величина Рдоп определяется конструкцией корпуса интегральной схемы, усло-
виями и конструктивными средствами теплоотвода.
Рис. 3.19. Временная зависимость плотности мощности микропроцессоров
3.3. Схемотехническое исполнение
Механизм обработки информации посредством электронных схем заключа-
ется в формировании различных электрических цепей в различные временные
интервалы. Электрические цепи обязательно включают резисторы. Ключевые
элементы поочередно подключают выход ЛЭ через эти цепи то к шине питания
Ucc, то к общей шине О V. По этим цепям протекают токи, и, согласно закону
Джоуля—Ленца, превращается в тепло электрическая энергия, определяемая вы-
ражением:
W=I2R.
Этот процесс рассеивания энергии, поставляемой источником питания, не-
избежно происходит во всех типах ЛЭ, представленных в классификационной
диаграмме на рис. 3.17.
Количество потребляемой энергии и скорость ее потребления (мощность) от
источников питания являются главными энергетическими характеристиками ло-
гических схем.
Общепринятым основным параметром, характеризующим энергетику ЛЭ, яв-
ляется энергия единичного переключения Жо, приближенно определяемая как
средняя энергия обработки единицы информации, приближенно задаваемая вы-
ражением:
=Р т ,
О ср’
где Р — мощность ЛЭ, тср — среднее время задержки переключения ЛЭ.
Энергия единичного переключения является величиной постоянной для ЛЭ
определенного схемотехнического типа, конструкции, физической структуры и
технологии. Величина WQ определяется только параметрами ЛЭ (величиной удель-
ных значений паразитных емкостей и резисторов, геометрическими размерами и
т.п.) и не зависит от режимов его работы.
Скорость потребления энергии от источника питания (мощность Р) ЛЭ мо-
жет варьироваться в широких пределах, но увеличение мощности неизбежно при-
водит к уменьшению величины т и наоборот, таким образом, эта величина энер-
гии единичного переключения остается постоянной, то есть = const.
Эта характеристика является объективной характеристикой совершенства
логического элемента, поэтому широко используется для сравнения технологий.
В общем случае в традиционных интегральных цифровых устройствах с пол-
ным рассеиванием энергии вся энергия, потребляемая от источников питания, рас-
сеивается на резистивных элементах электронной схемы, превращаясь в тепло.
Для них справедливо выражение:
/=1
где Q — количество тепла, выделяемого кристаллом интегрального цифрового ус-
тройства за время Z, tKJ — средняя энергия переключения z-ro ЛЭ, f. — частота
переключения z-ro ЛЭ.
I 12 Глава 3, Общая характеристика цифровых БИС
В подавляющем большинстве известных в настоящее время логических схем
энергия расходуется полностью, что порождает одну из важнейших проблем —
обеспечение теплоотвода. Стабилизация температуры электронных устройств тре-
бует использования эффективных конструктивных схемотехнических средств. Это
усложняет аппаратуру, увеличивается ее вес и габариты, уменьшается эксплуата-
ционная надежность. Для современной электроники, таким образом, проблема
уменьшения энергии переключения вентиля становится проблемой номер один.
Острая необходимость решения этой проблемы стимулирует поиск новых более
энергетически эффективных решений и на уровне элементарных логических вен-
тилей. Одним из возможных путей повышения энергетической эффективности
является разработка схемотехнических решений вентилей, в которых энергия,
поставляемая источником питания, расходуется в процессе функционирования,
лишь частично превращаясь в тепло.
Скорость обработки информации
Скорость обработки информации на уровне ЛЭ определяется их схемотехничес-
кой организацией, топологией и, главным образом, быстродействием элементар-
ных транзисторов.
Быстродействие транзисторов, характеризующиеся временами переключения
из открытого состояния в закрытое и наоборот, определяется принципом действия,
физической структурой и топологическими размерами.
Для обеспечения высокого быстродействия элементарных переключателей
необходимо, чтобы транзисторы были способны коммутировать возможно боль-
шие токи при возможно меньших управляющих напряжениях.
Количественно это свойство транзистора как ключа-усилителя определяется
параметром, называемым крутизной преобразования:
Видами физических процессов определяются также такие важные характери-
стики переключателя, как сопротивления между токопроводящими электродами
в открытом Rl и закрытом RH состояниях.
Особенностями биполярного транзистора как переключателя, вытекающими
из его принципа действия, являются высокая величина крутизны преобразова-
ния, малые величины сопротивления в открытом состоянии и высокие значения
сопротивления в закрытом состоянии.
Крутизна преобразования определяется следующим выражением:
где 1К — ток коллектора, иБЭ — напряжение база-эмиттер.
Высокая величина крутизны преобразования обусловлена процессом инжек-
ции неосновных зарядов, их дрейфом и диффузией, обуславливающих близкие к
3.3. Схемотехническое исполнение цифровых БИС
единице значения коэффициента передачи тока и экспоненциальной зависи-
мостью тока от входного напряжения. Малые величины сопротивления между
токопроводящими электродами эмиттера и коллектора в открытом состоянии
обусловлены так называемым режимом насыщения. В этом режиме сопротив-
ление идеального биполярного транзистора равно нулю. Поэтому открытый би-
полярный транзистор способен пропускать между электродами эмиттера и кол-
лектора токи больших величин без существенного падения напряжения между
ними.
В униполярных транзисторах, в отличие от биполярных, принцип действия
базируется на управлении входным воздействием (полем) потоком носителей од-
ного знака, или электронов, или дырок.
Ток в полевых транзисторах, поскольку они являются униполярными, пере-
носится только основными носителями, и паразитный эффект накопления нео-
сновных носителей в них отсутствует. За исключением полевых транзисторов с
управляющим р-n переходом. Это первая особенность полевых транзисторов как
переключателей, вытекающая из физического принципа действия. Быстродей-
ствие полевых транзисторов определяется сопротивлением канала, прямо про-
порциональным его длине и паразитными емкостями. От длины канала зависит
также и величина крутизны преобразования, которая в данном случае определя-
ется выражением:
К
ПТ ъи3 ’
где 1С — ток стока, ток между токопроводящими электродами стока и истока, U3 —
напряжение на управляющем электроде (затворе).
Другим классификационным признаком транзисторов — ключевых элемен-
тов является вид вольт-амперных характеристик (ВАХ). ВАХ бывает двух прин-
ципиально различных типов: нормально закрытого (НЗ) и нормально открытого
(НО). Транзисторы различных принципов действия и различных структурных
видов, которые закрыты при напряжении на управляющем электроде, равном
нулю, является нормально закрытыми. Типичные ВАХ транзисторов приведены
на рис. 3.20 и 3.21.
К НЗ транзисторам относятся биполярные транзисторы, полевые транзисто-
ры с управляющим р-п переходом, МОП транзисторы с индуцированным кана-
лом и полевые транзисторы Шоттки. К транзисторам нормально открытого типа
относятся полевые транзисторы со встроенным каналом рис. 3.21.
Следствием принципиальных различий в НЗ и НО ВАХ является то, что тран-
зисторы как переключатели могут быть разделены на приборы, управляемые то-
ком, и приборы, управляемые напряжением.
Прогресс в области микроэлектроники в целом и в области цифровой техни-
ки, в частности на протяжении более пятидесяти лет, обусловлен в основном за
счет совершенствования транзисторов на базе развития технологии.
Совершенствование транзисторов ведется по следующим стратегическим на-
правлениям:
I 14 Глава 3. Общая характеристика цифровых БИС
— уменьшение геометрических размеров классических типов транзисторов
традиционных конструкций путем простого масштабирования (линейного
и вертикального),
— создание полной диэлектрической изоляции с целью уменьшения паразит-
ных емкостей структур переключателей и разработка новых схемотехничес-
ких и конструктивно-топологических и структурных решений в рамках клас-
сических принципов действия,
— разработка новых переключателей на квантово-механических принципах
функционирования на основе гетероструктур с нанометровыми размерами
в рамках полупроводниковой технологии.
Рис. 3.21. ВАХ полевых транзисторов с управляющим переходом
3.3. Схемотехническое исполнение цифровых БИС
3.3.2. Схемотехническое исполнение базовых ЛЭ цифровых БИС
КМОП
Наиболее часто применяемыми базовыми ЛЭ цифровых БИС являются КМОП-ЛЭ.
Применяемые полевые транзисторы (ПТ) имеют то преимущество, что их за-
твор изолирован оксидом и поэтому в статическом состоянии ток на входе не про-
текает. На рис. 3.22 представлены схемы переключателей, переходные и выходные
характеристики «-канального ир-канального МОП-ПТ называют также N-МОП и
P-МОП транзисторами.
Как видно из переходных характеристик, N-МОП транзистор включен при
положительных напряжениях затвор-исток U более высоких, чем Uth. Р-МОП
транзистор включается при напряжениях затвор-исток U 9 более отрицательных,
чем пороговое напряжение Uth. Можно, однако, видеть, что характеристика в
области перехода от выключенного к включенному состоянию является нели-
нейной.
Ток стока N-МОП транзисторов положителен, в то время как у P-МОП тран-
зисторов он отрицателен. Поэтому транзисторы соединяют в схему, объединяя
стоки обоих транзисторов так, как это показано на рис. 3.23. Затворы обоих тран-
зисторов соединяют между собой, так что и^М05) = С/ и и^(РМ05) = Ue - VDD. За счет
правильного выбора Uth и Ucc обеспечиваются стационарные состояния, при ко-
торых всегда один из транзисторов выключен, а другой — включен. Полученная
схема работает как инвертор, так как при Uj = О В N-МОП транзистор выключен,
а P-МОП транзистор проводит. Отсюда Uo = О В. Напротив, при Uj = Ucc P-МОП
транзистор выключен и N-МОП транзистор проводит, так что Uo ~ О В.
Рис. 3.22. Характеристики N-МОП и P-МОП транзисторов
116 Глава 3. Общая характеристика цифровых БИС
рМОП
-О
I
I
Рис. 3.23. КМОП-инвертор
Основные КМОП-ЛЭ образуются из инвертора путем подсоединения kN-МОП
и Р-МОП-транзистором еще одному транзистору последовательно или параллель-
но. Таким образом, получают схему «2И-НЕ» или «2ИЛИ-НЕ» (рис. 3.24я, б). В схеме
«2ИЛИ-НЕ», представленной на рис. 3.24я, выходной сигнал у соответствует уров-
ню U0L всякий раз, когда один из входов соответствует уровню UIH, поскольку тог-
да, по крайней мере, один из л-канальных ПТ проводит и, по крайней мере один из
^-канальных ПТ заперт. Напротив, в схеме «2И-НЕ» рис. 3.246у находится на уров-
не U0L только тогда, когда оба входа находятся на уровне Н. В этом случае п-каналь-
ные ПТ проводят, а р-канальные ПТ находятся в запертом состоянии.
ТТЛ
Ранее наиболее распространенным способом реализации логических элементов
была транзисторно-транзисторная логика (ТТЛ) (рис. 3.25). Функции ЛЭ ТТЛ
3.3. Схемотехническое исполнение
основываются на применении многоэмиттерного транзистора VT1 на входе. Если
на всех входах напряжения Ц, близки к напряжению питания Ucc, то коллектор
входного транзистора работает как эмиттер, и транзистор работает в инверсном
активном режиме. Включается следующий транзистор VT2, вследствие чего на-
пряжение на выходе соответствует уровню U0L. Для того, чтобы входной ток был
малым, коэффициент усиления инверсионного тока транзистора VT1 должен быть
близким к 1. Если на одном из входов напряжение соответствует уровню О V, то
входной транзистор VT1 работает в активном нормальном режиме (пропускает
ток). Напряжение коллектор-эмиттер опускается до минимального остаточного
напряжения, а следующий транзистор VT2 запирается. Выходное напряжение
соответствует уровню Uojr
Рис. 3.25. Схема ТТЛШ ЛЭ «2И-НЕ» (а), обозначение транзисторов с диодами
Шоттки (в), таблица истинности (6)
Таким образом, схема ТТЛ ЛЭ, представленная на рис. 3.25, выполняет функ-
цию «2И-НЕ» (рис. 3.256). Функция «2ИЛИ-НЕ» реализуется параллельным под-
ключением к транзистору VT2 цепи, аналогичной VT1, VT2, R1.
По мере совершенствования полупроводниковой технологии и создания не-
насыщенного биполярного транзистора с диодом Шоттки (рис. 3.25#), обладаю-
щего высоким быстродействием, их применение в ТТЛ интегральных схемах по-
зволило резко увеличить быстродействие ЛЭ и снизить мощность потребления.
Эмиттерно-связанная логика
В эмиттерно-связанной логике (ЭСЛ) используются дифференцальные усилите-
ли, в которых транзисторы не вводятся в насыщение (рис. 3.26). Благодаря этому
данные схемы имеют повышенное быстродействие.
Во входном дифференциальном усилителе схемы напряжения входных сигна-
лов х0 и х{ сравниваются с опорным сигналом. Если х0 и х{ имеют значение —5,5 В,
то транзисторы VT1 и VT2 заперты, а транзистор VT3 открыт. Если, наоборот, х0 и х{
I 18 Глава 3. Общая характеристика цифровых БИС
имеют значение О V, то VT1 или VT2 открыты, a VT3 заперт. Выходной сигнал —у
имеет значение U0H. Следовательно, схема выполняет функцию вентиля «2ИЛИ-НЕ».
Порог переключения может быть задан напряжением на базе VT3, установленным с
помощью генератора тока G.
а)
Рис. 3.26. Базовый ЛЭ «2ИЛИ-НЕ» на основе ЭСЛ: схема (а); логический символ
для положительной логики (б)
Интегральная инжекционная логика
Интегральная инжекционная логика (И2Л) особенно хорошо подходит для БИС,
так как для ее базовых ЛЭ требуется очень малая площадь поверхности кристалла.
На рис. 3.27 показан типичный инвертор. Транзистор VT1 работает как источ-
ник постоянного /0 тока. Если входной сигнал х находится на уровне (Uj ~
весь ток втекает в базу VT2, который становится открытым. Выходы у1 и у2 в этом
случае находятся на уровне (U0L ~ О В/ Если вход соответствует уровню (О V), то ток
/() течет в предыдущий ЛЭ, а выходные сигналы соответствуют уровню (U0H ~ иБЭ).
Логические функции в И2Л БИС формируются объединением коллекторов
переключательных п-р-п транзисторов рис. 3.28. Оба открытых коллектора Y2, Y4
могут быть использованы для реализации других логических функций. И2Л ЛЭ
могут работать при напряжениях питания Ucc до 0,8 В и имеют программируемое
в зависимости от тока /0 быстродействие, что является важным достоинством.
Рис. 3.27. Электрическая схема И2Л-инвертора
3.3. Схемотехническое исполнение цифровых БИС
Рис. 3.28. Базовый И2Л ЛЭ «2ИЛИ-НЕ»
Рассеиваемая мощность и характеристики переключения
ЛЭ различных типов
Рис. 3.29. Зависимость мощности ЛЭ различных типов от частоты переключения
3.3.3. Методика выбора элементной базы цифровых БИС
Выбор элементной базы цифровых БИС представляет собой достаточно сложную
задачу и определяется в первую очередь условиями применения БИС, которые
налагают определенные требования на электрические параметры БИС. Как вид-
но из разд. 3.2, современные цифровые БИС обладают многообразием эксплуата-
ционных параметров, однако при выборе элементной базы цифровых БИС мож-
но использовать параметры базовых ЛЭ и параметры ЭС. В этом случае комплек-
сный показатель качества элемент
Е “ ^лэ '
где Е„я — показатель качества базового ЛЭ, £_ — показатель качества ЭС, Е^
можно представить в виде:
120 Глава 3. Общая характеристика цифровых БИС
ErT^^r = Z[a. • 0.,.... а 0],
ЛЭ,ЭС L 1 1’ п nJ’
где Z — оценочная функция.
ХчЛ
F - 1 _i__J____
^ЛЭ,ЭС — 1
п
В частности, в качестве базовых можно использовать следующие критерии:
Т]х — критерий быстродействия;
ц2 — энергетический критерий;
ц3 — функциональный критерий;
т]4 — критерий нагрузочной способности;
а. — весовые коэффициенты, определяемые условиями применения.
=
Р,~Рб
р
ГМАХ
где Р, РБ, РМАХ~ значения показателей сравниваемого, базового элементов и мак-
симального их них.
3.4. Влияние дестабилизирующих факторов
на работоспособность цифровых БИС
Работоспособность цифровых БИС в значительной степени определяется усло-
виями окружающей среды, в которых работает БИС.
Под дестабилизирующими факторами обычно понимают все виды воздей-
ствий, которым подвергаются БИС в процессе эксплуатации в составе цифровых
систем. К основным таким факторам относятся температура окружающей (рабо-
чей) среды, проникающие ионизирующие излучения (электронное, протонное,
нейтронное, жесткое /-излучения), механические воздействия, электромагнит-
ные излучения, а также несанкционированные появления на выводах микросхем
напряжений и токов. Если методы защиты от проникающих излучений и элект-
ромагнитных полей достаточно детально описаны в [9, 10] и основываются в ос-
новном на технологических приемах, то механизмы и схемотехнические методы
защиты от несанкционированных сигналов напряжений и токов на выводах циф-
ровых БИС заслуживают специального рассмотрения. Среди последних следует
выделить механизмы электростатического разряда, «защелкивания», высокочас-
тотных и низкочастотных помех, электрических перегрузок по выводам БИС.
3.4.1. Устойчивость цифровых БИС к электростатическому разряду
Механизмы воздействия ЭСЗ на БИС
Если два образца материала соприкасаются друг с другом, причем один из них явля-
ется изолятором, то при трении их друг о друга на их поверхностях могут накапли-
ваться заряды, в результате чего возникнут напряжения, возможно, весьма высокие.
Такие заряды, получаемые путем переноса электронов с одной поверхности на дру-
гую, обладающую большим сродством с электронами, имеют величину, зависящую
от размеров, характера и физического состояния соприкасающихся поверхностей, а
также от энергии (обычно механической), приложенной к этим поверхностям.
Процесс такого типа называют электростатическим зарядом (ЭСЗ), который
может быть положительным (потеря электронов) и отрицательным (избыток элек-
тронов) на поверхности соприкасаемых материалов. Полярность и амплитуда этих
зарядов определяются плотностью электронов для каждой пары материалов. Когда
поддерживается электрический контакт между материалами областей, проблема
статического электричества не возникает. Однако при разделении областей разность
потенциалов между поверхностями материалов возрастает. Если материалы явля-
ются проводящими, то заряды протекают до точки контакта и исчезают. Если же
один из материалов является изолятором, то миграция зарядов на нем невозможна,
и возникший ЭСЗ удерживается материалом. При соприкосновении двух материа-
лов с разными уровнями ЭСЗ и возникновении проводящего пути между ними под
действием возникшей разности электростатических потенциалов происходит сте-
кание зарядов одного знака с одного материала на другой. Такой процесс называют
электростатическим разрядом (ЭСР; Electrostatic Discharge, ESD).
Основными электростатическими характеристиками ЭСР являются потенциал
заряда и значение мощности (либо тока) разряда. ЭСР в большинстве случаев пред-
ставляется как случайное явление, поскольку механизм его проявления в суще-
ственной мере зависит от характера, формы, физического состояния и характера
контакта между взаимодействующими поверхностями и времени. Кроме того,
характер ЭСР зависит от состояния окружающей среды (температура, влажность,
наличие электромагнитных полей), причем он часто порождает такие вторичные
явления, как коронный разряд и точечные разряды.
В настоящее время предложены три основные модели ЭСР [11, 12]:
1. Модель человеческого тела (Human Body Model, НВМ) — человек, несущий
на себе заряд, касается устройства (БИС), и через это устройство протекает ток по
направлению к земле (рис. 3.30а).
В этой схеме конденсатор (С = 100 пФ) заряжается через высокоомный рези-
стор (R = 100 МОм) напряжением ±2 кВ и затем разряжается через 1,5 кОм рези-
стор в тестируемое устройство. Конденсатор моделирует емкость человеческого
тела, которая на самом деле может варьироваться в пределах до 500 пФ. Сопро-
тивление человеческого тела также может изменяться в достаточно широких пре-
делах — от нескольких десятков Ом до сотен кОм, в зависимости от условий. На-
пряжение разряда также может достигать 4 кВ и выше. Одним из самых важных
параметров в тесте является время нарастания тока во время разряда. Оно должно
быть порядка десятых долей наносекунд. Но при этом важно заметить, что ток
разряда не сразу распространяется по проводящей области. Поэтому в начале су-
ществует опасность перегрузки защитной схемы. С другой стороны, этот вариант
может быть не так опасен, так как ЭСР происходит, как правило, не в самой схе-
ме, а где-то на корпусе или на связанном с контактом проводнике, который, в
свою очередь, обладает достаточно высокой индуктивностью, дающей защитной
схеме время полностью включиться.
122 Глава 3. Общая характеристика цифровых БИС
а)
в)
R R
Рис. 3.30. Тестовая схема моделей: человеческого тела (а); машинной модели (б);
модели заряженного устройства (в)
2. Машинная модель. ЭСР в данной модели (Machine Model, ММ) возникает в
результате различных механических воздействий, всегда имеющих место в обору-
довании для производства ИС. Корпус и механизмы такого оборудования сдела-
ны из металла, но неизбежно содержат различные пластиковые части, сильно от-
личающиеся по размерам и формам. При движении этих частей может создавать-
ся электростатический заряд и происходить его разряд.
Эта тестовая (рис. 3.306) схема аналогична предыдущей, с той лишь разни-
цей, что сопротивление металлических частей устройства мало, что приводит к
значительно большему пиковому току в тестируемом устройстве. Но зато в ре-
зультате большой индуктивности, имеющей место в данном случае, перегрузки
защитной схемы не происходит, амплитуда и время роста тока ограничены. Энер-
гия, имеющая место в этой модели, выше, чем энергия НВМ вследствие неболь-
шого сопротивления. Поэтому для того, чтобы не допустить повреждения тести-
руемого устройства, необходимо снизить напряжение до ±200 В.
3. Модель заряженного устройства (Charge Device Model, CDM) — изолирован-
ное от земли устройство выполняет роль конденсатора и накапливает заряд отно-
сительно собственной поверхности, разряжающейся на землю, как только будет
создан проводящий путь разряда (рис. З.ЗОв).
3.4. Влияние дестабилизирующих факторов на работоспособность
цифровых БИС
При возникновении электростатического разряда в самом устройстве пико-
вый ток ESD больше, чем в любом из рассмотренных случаев, и поступает в тес-
тируемое устройство почти без задержки (время роста меньше 200 пс), что делает
разработку защитных схем для этой модели наиболее сложной.
Также необходимо заметить, что между моделями человеческого тела и заря-
женного устройства отсутствует корреляция, то есть компоненты, сохраняющие
работоспособность в первом случае, не обязательно будут работать в тесте CDM.
Известны также модели заряженного кабеля (Charged-Cable Model, ССМ) и мо-
дель импульса линии передач, однако они редко используются в практике [И].
Повреждения, вызываемые действием ЭСР, можно разбить на две категории:
определяемые по избыточному потреблению мощности или по наличию избыточ-
ного градиента напряжения. В первой категории ЭСР вызывает прохождение боль-
шого тока, и этот ток (его действие может быть усилено за счет неоднородности
геометрии схемы, неоднородностью или дефектами БИС, возникшими при ее из-
готовлении) обычно стремится проходить по наиболее выгодному для него пути.
При этом происходит существенное выделение теплоты, что может вызвать выход из
строя БИС (катастрофический отказ) или же ухудшение рабочих характеристик БИС
(параметрический отказ). Описанное выше явление называют тепловым пробоем.
Во второй категории значительный градиент потенциала может вызвать про-
бой даже достаточно толстого слоя окисла в МОП-структуре, и это создает воз-
можность образования коротких замыканий и утечек между изолированными
областями БИС в дальнейшем в процессе эксплуатации.
Все виды повреждений цифровых БИС, обусловленных воздействием ЭСР,
можно разделить на следующие типы:
• разрушение соединений и нарушение структуры элементов БИС в резуль-
тате выделения теплоты. В канале ЭСР возникают неравномерности тока,
приводящие к развитию «горячей точки», — сопротивление канала RK уве-
личивается, температура внутри него может достигать 1000 °C, после чего
RK резко уменьшается (плотность тока увеличивается, наблюдаются увели-
чение температуры до 1450 °C и начало локального плавления кремния и
дальнейшее увеличение температуры канала до 2500—3000 °C);
• разрушение окисла;
• разрушение контактов кремния с алюминием (вплоть до изменения струк-
туры переходов);
• плавление металлических соединений, диффузионных и поликремниевых
резисторов БИС, перегорание соединений площадок кристалла с корпу-
сом БИС;
• электротоковая миграция в металлических и поликремниевых сплавах;
• скрытые повреждения (местные оплавления, выступы, трещины), не при-
водящие к немедленному отказу, но снижающие надежность БИС.
Способы защиты цифровых БИС от воздействия ЭСР
Как следует из рассмотрения механизма ЭСР, опасность повреждения возрастает
с ростом степени интеграции БИС в связи с неизбежными при этом эффектами
уменьшения толщины изолирующих и активных областей транзисторов, толщи-
Глава 3. Общая характеристика цифровых БИС
ны проводников межсоединений БИС, что в обязательном порядке требует вве-
дения в структуру цифровых БИС средств защиты от ЭСЗ.
Известен целый ряд устройств защиты от ЭСР, обладающих хорошими харак-
теристиками, но для наилучшей защиты ИС они должны быть подобраны и вклю-
чены оптимальным образом. Существуют два метода разработки суммарной за-
щиты устройства: метод случайного пути и метод выборочного пути.
В методе случайного пути ток ЭСР находит собственный случайный путь от
одной контактной площадки к другой. Слабое звено защитной схемы в первую
очередь достигает напряжения пробоя. Эти элементы в разных ситуациях различ-
ны. За несколько итераций такие звенья отбираются и отбраковываются. Метод
случайного пути не является универсальным и специфичен не только для техно-
логии, но и для варианта исполнения схемы на кристалле.
Другой метод заключается в направлении тока ЭСР по определенному пути.
Выбранный путь имеет самое низкое сопротивление по сравнению с другими па-
разитными цепями. В этом методе отладка защитной схемы не занимает так мно-
го времени, поскольку поиск и устранение наиболее слабых элементов проще.
Метод выборочного пути более подвержен систематизации.
Важно заметить, что устройства, используемые в защитных схемах, можно раз-
делить на два типа: пробойные (Breakdown Devices, BD) и беспробойные (Non-
Breakdown Devices, NBD) [И]. Устройства первого типа работают в режиме между
первым и вторым (тепловым) пробоем, их действие сильно зависит от топологи-
ческого исполнения и технологических процессов, вследствие чего их проектиро-
вание достаточно сложно. Намного легче использовать беспробойные устройства,
то есть работающие в нормальном режиме. Моделирование таких схем легче и ее
результаты более предсказуемы. Также важно отметить, что при тенденции к росту
числа элементов и, соответственно, размера ИС происходит увеличение собствен-
ной емкости устройства. Для поддержания точных значений напряжений питания
необходимо использование в ИС развязывающих конденсаторов. Эти конденсаторы
в условиях уменьшения величины напряжения питания и роста тока могут оказать
значительную помощь в уменьшении напряжения ЭСР для цепи Vcc— Vss, тем самым
защищая основное устройство. Также уменьшение топологических размеров влечет
за собой увеличение рабочей частоты устройства. Это приводит к тому, что время
роста ЭСР импульса для модели заряженного устройства сравнимо со временем ра-
боты защитных схем, что позволяет быстрее реагировать на этот импульс.
Рассмотрим общий принцип работы устройства защиты от ЭСР. Схема, вклю-
чающая источник ЭСР, устройство защиты и защищаемая цепь (элемент) показа-
ны на рис. 3.31, где R1 и С1 — эквиваленты источника ЭСР; Z1 — параллельный
элемент устройства защиты, который осуществляет отвод ЭСЗ (в соответствии с
полными сопротивлениями) от защищаемого элемента. Для повышения уровня
тока, отводящегося через элемент защиты Z7, в устройство вводят последовательный
элемент защиты R1, который увеличивает полное сопротивление защищаемого эле-
мента. При защите МОП транзисторов, входное сопротивление которых практи-
чески бесконечно, в устройство вводят дополнительный параллельный элемент за-
щиты Z2. Назначение этого элемента состоит в понижении напряжения ограниче-
ния Ц^, которое возникает в момент возникновения ЭСР на элементе защиты Z1.
Защищаемый
элемент
Устройство
защиты
Элементы
источника ЭСР
Рис. 3.31. Обобщенная структурная схема устройства защиты выводов цифровых БИС
Основные требования, предъявляемые к схемам защиты от ЭСР:
а) напряжение ограничения U^U^) должно быть ниже максимально допус-
тимого напряжения элементов БИС;
б) параллельное полное сопротивление устройства защиты для диапазона ра-
бочих напряжений вывода БИС должно быть бесконечно большим;
в) последовательное сопротивление и емкость устройства защиты для диапа-
зона рабочих напряжений вывода БИС должны быть бесконечно малыми;
г) время срабатывания устройства защиты должно быть незначительным
(меньше времени локального перегрева элементов);
д) время задержки рабочего сигнала на выводе БИС должно быть незначи-
тельным (значительно меньшим задержки переключения защищаемого эле-
мента).
Кроме того, ЭСР может возникнуть между любыми выводами БИС, поэтому
устройство защиты должно эффективно отводить ЭСЗ независимо от комбина-
ции выводов БИС, на которые поступает ЭСЗ.
Режимы тестирования ЭСР в зависимости от вариантов
его возникновения на контактных площадках
Наиболее часто ЭСР возникает между контактной площадкой входного сигнала
и контактной площадкой одной из шин питания. ЭСР может иметь положитель-
ную или отрицательную полярность по отношению к потенциалам шин питания
Ксс и VDD. Таким образом, имеют место четыре режима возникновения ЭСР на
контактной площадке входного/выходного сигнала, приводящие к различным
путям протекания стрессового тока [11]. Варианты измерений ЭСР для этих ре-
жимов представлены на рис. 3.32я.
Для первого режима (PS-mode) положительный по отношению к потенциалу
земли (Крр) электростатический разряд подается на одну из контактных площадок
входных сигналов, шина питания (Исс) не подсоединена, и стрессовый ток покида-
ет устройство через шину земли. Второй режим (NS-mode) — отрицательный отно-
сительно потенциала земли (VDD) ЭСР на контактной площадке, шина питания (Ксс)
не подсоединена, стрессовый ток покидает устройство через шину земли (Для
третьего режима (PD-mode) оборвана шина земли ЭСР положителен относи-
тельно потенциала шины питания, через которую стрессовый ток покидает устрой-
126 Глава 3. Общая характеристика цифровых БИС
ство. Для четвертого режима (ND-mode) оборвана шина земли (Крр), ЭСР стресс
отрицателен относительно потенциала шины питания (Vcc), через которую стрес-
совый ток покидает устройство. Во всех 4-х случаях остальные контактные пло-
щадки входов/выходов не подсоединены. Эти стрессовые напряжения могут нане-
сти повреждения как п-МОП, так и p-МОП устройствам входного или выходного
буфера. Например, в случае отсутствия защитной схемы от ЭСР между контактной
площадкой и шиной питания (Vcc) будет происходить повреждение ИС. В ND-pe-
жиме стрессовый ток сначала потечет через схему защиты от контактной площадки
к шине земли (Vcc), а затем через защитную схему между шинами питания (если
таковая имеется) или через элементы внутренней схемы к шине питания Также
любая КМОП ИС обладает паразитными емкостями и сопротивлениями шин, на
которых возникает падение напряжения. Это ведет к повреждению внутренних эле-
ментов ИС, несмотря на имеющуюся защиту. ND-режим ЭСР приводит к возник-
новению стрессового напряжения между шинами питания (Ксс). Если ток ЭСР не
выводится быстро и эффективно из ИС, то могут иметь место повреждения в за-
щитной схеме между Vcc и VDD, а именно разрушения полевого окисла паразитных
структур между двумя п+ диффузионными областями [6]. Таким образом, необхо-
димо обеспечивать защиту от ЭСР между контактной площадкой и обеими шина-
ми питания, чтобы полностью обезопасить устройство от повреждения в случае
возникновения ЭСР в любом из четырех режимов.
Рис. 3.32. Контроль устойчивости устройства к ЭСР для четырех режимов возник-
новения разряда между контактной площадкой входного/выходного сиг-
нала и контактной площадкой одной из шин питания
Но, даже обеспечив полную защиту от вышеперечисленных четырех режимов
возникновения ЭСР, нельзя быть полностью уверенным в полной защите ИС. Есть
вероятность возникновения ЭСР между контактными площадками входного и
выходного сигналов или контактными площадками шин питания. Ток проходит
от одной контактной площадки к другой по некоторому пути через внутренние
элементы устройства. Для определения защищенности устройства вводятся до-
полнительные режимы измерений.
Для этих режимов трудно обнаружить повреждение ИС просто отслеживани-
ем тока утечки. Для этого часто требуется полный функциональный контроль для
обнаружения отказа. Для обеспечения хорошей защиты от ЭСР необходимо тес-
тировать ИС по всем режимам для трех моделей: НВМ, ММ, CDM.
3.4.2. Устойчивость цифровых БИС к воздействию перегрузок
На протяжении длительного времени повреждения БИС, вызываемые ЭСР, при-
писывали действию электрических перегрузок. Этот термин означает действие
аномально высоких токов и (или) напряжений на протяжении различных проме-
жутков времени, причем их значения и длительность предполагаются достаточ-
ными для того, что вызвать неисправность (чаще всего проявляющуюся в рас-
плавлении металлического проводящего слоя или же в пробое изолирующего
слоя). Причиной таких явлений обычно считали отклонения от номинала напря-
жений, источников питания или ошибочные действия, произведенные с данным
устройством или с данной микросхемой.
Однако в настоящее время считают более правильным различать неисправ-
ности, вызываемые действием электростатических разрядов и электрических пе-
регрузок, поскольку соответствующие явления требуют различных схем защиты
и имеют различную природу: в частности, для первого из этих процессов причи-
ной изменения параметров или отказов БИС являются разряды, происходящие
по причине накопления трибоэлектрических (электростатических) зарядов, а вто-
рой процесс возникает при несоблюдении соответствующих условий эксплуата-
ции БИС. К сожалению, лишь в редких случаях удается отличить по характеру
неисправности БИС, вызываемые ЭСР, от неисправностей, обусловленных ЭП,
поскольку по своему характеру получаемые повреждения похожи в тем большей
степени, чем более разрушенными оказываются элементы (цепи) БИС.
Различают следующие основные виды электрических перегрузок:
— кратковременное превышение установленных для БИС значений напря-
жений (токов), подаваемых на выводы (входы и/или выходы) БИС;
— несанкционированный режим короткого замыкания выхода (или группы
выходов) БИС на общую шину;
— несанкционированное кратковременное попадание на открытый выход (со-
стояние логического нуля) напряжений, близких к напряжению питания Ucc\
— кратковременное превышение источником питания максимально допусти-
мого для данной БИС значения питающего напряжения.
Режимы перегрузок могут возникать при выполнении операции изготовле-
ния, монтажа, отладки цифровых систем и, конечно, в процессе эксплуатации.
Поскольку на практике нельзя исключить все непредвиденные ситуации, боль-
шинство современных цифровых БИС снабжены встроенными схемами защиты
от ЭП. Для этого в ЭС цифровые БИС (входные либо выходные) вводится специ-
альная защитная схема, которая при возникновении режима перегрузки предотв-
ращает разрушение компонентов цифровых БИС. При этом известно два вариан-
та включения схемы защиты (СЗ) [13]: СЗ включается последовательно с защи-
щаемой схемой ЭС; СЗ включается параллельно с защищаемой схемой ЭС.
Схемы защиты могут быть неуправляемыми и выполнять функцию ограниче-
ния (в первом варианте — тока, во втором — напряжения) либо управляемыми.
В этом случае управляемая СЗ анализирует уровни сигналов на выводе, сравнивает
с эталоном и при возникновении режима перегрузки ограничивает уровни сигна-
лов на выводах, либо отключает схему ЭС от вывода, предотвращая ее разрушение.
В случае нарушения режима питания Ucc и его превышения цифровые крис-
таллы могут быть снабжены специальными СЗ, которые при возникновении ре-
жима перегрузки формируют на дополнительном выводе МП сигнал перегрузка и
могут отключать внутренние цепи питания цифровых БИС от вывода питания.
3.4.3. Зависимость электрических характеристик цифровых БИС
от режимов эксплуатации
При разработке цифровых систем необходимо учитывать изменение основных
характеристик цифровых БИС при изменении температуры, напряжения пита-
ния и других внешних воздействующих факторов. При этом расчет должен про-
водиться для худшего случая комплексного воздействия этих факторов, следствием
которого является суммарное изменение параметров. Система должна проекти-
роваться таким образом, чтобы ее работоспособность обеспечивалась для случая
использования в ее составе любого образца данного типа цифровых БИС.
Рассмотрим влияние температуры ТА и питающего напряжения Ucc на быстро-
действие, помехоустойчивость, мощность рассеивания и нагрузочную способность
цифровых БИС.
Повышение рабочей температуры окружающей среды обусловливает измене-
ние важнейших электрических параметров цифровых БИС в силу действия изве-
стных физических механизмов.
Так, для биполярных БИС имеет место увеличение коэффициентов усиления
всех транзисторов, увеличение времени жизни неосновных носителей, увеличе-
ние степени насыщения транзисторов. Номиналы диффузионных или имплан-
тированных резисторов цифровых БИС обычно также увеличиваются с ростом
температуры, что приводит к уменьшению величин и переключаемых в цифро-
вых БИС токов. Уменьшается величина логического размаха. Все эти факторы в
совокупности влияют на быстродействие БИС. Обычно рассматривается раздельно
влияние температуры на динамические параметры БИС — времена включения и
выключения. При этом время включения tpHL биполярных цифровых БИС с рос-
том температуры несколько уменьшаются, тогда как наиболее чувствительное
время выключения tpLH возрастает. Так, для ТТЛШ БИС типовое удельное значе-
ние такого изменения составляет 0,04 нс/С°.
Повышение питающего напряжения Ucc при прочих равных условиях способ-
ствует увеличению быстродействия. Для биполярных цифровых БИС более быс-
трое переключение транзисторов обусловлено увеличением их управляющих ба-
зовых токов, для КМОП БИС увеличение быстродействия связано с уменьшени-
ем времени перезаряда нагрузочных и паразитных емкостей МОП-транзисторов.
Мощность рассеивания Рсс определяется значением тока потребления БИС,
который линейно зависит от напряжения питания Z7CC, поэтому рассматриваемая
мощность с ростом напряжения питания возрастает по обычному квадратичному
закону. С ростом частоты переключения F транзисторов мощность рассеивания
БИС возрастает. При изменении температуры происходит сравнительно неболь-
шое изменение тока потребления, однако для практических целей расчет зависи-
мости рассеиваемой мощности от температуры окружающей среды необходимо
выполнять, руководствуясь температурными зависимостями, приводимыми в тех-
нических условиях на конкретные типы цифровых БИС в разделе справочных
данных и зависимостей.
Нагрузочная способность цифровых БИС также зависит от температуры, по-
скольку от температуры зависят определяющие ее коэффициенты усиления тран-
зисторов, сопротивления резисторов и выходные напряжения. Однако следует
иметь в виду, что токи, по которым рассчитывается нагрузочная способность и
коэффициенты разветвления по выходу, в справочных данных приводятся обыч-
но с учетом температурных изменений во всем рабочем диапазоне, поэтому мож-
но не учитывать в расчетах изменения действительных значений токов.
Снижение напряжения питания в допустимом диапазоне изменений напряже-
ний может привести к уменьшению тока выходного каскада. При высоком выход-
ном уровне уменьшение питающего напряжения биполярных БИС может вызвать
такое уменьшение питающего напряжения логической единицы Uoip что цифровые
БИС не обеспечат требуемого значения выходного тока. Поэтому при расчете деста-
билизирующего влияния напряжения питания на нагрузочную способность целесо-
образно рассматривать влияние напряжения питания на помехоустойчивость БИС.
Запасы помехоустойчивости AJ7r+, \U~ в общем случае определяются соотно-
шениями между выходными уровнями напряжения управляющей БИС и входными
пороговыми напряжениями UT[P UTL управляемой БИС. Напряжение логического
нуля U0L биполярной БИС определяется напряжением насыщения основного вы-
ходного транзистора. При увеличении температуры ТА это напряжение может незна-
чительно возрасти. Поскольку с ростом температуры ТА выходное напряжение логи-
ческой единицы U0H также увеличивается, статическая помехоустойчивость по низ-
кому уровню А<7Г+ будет уменьшаться, а по высокому \U~ увеличиваться. С ростом
температуры ТА изменяется и динамическая помехоустойчивость — уменьшается по-
мехоустойчивость к положительным импульсам на низком уровне сигнала и увели-
чивается помехоустойчивость к отрицательным импульсам на высоком уровне.
Поскольку входной порог UT переключения биполярных БИС определяется
падением напряжения на последовательно включенных переходах транзисторов,
то порог UT незначительно зависит от напряжения питания. Изменения напряже-
ний питания Ucc не оказывают заметного влияния и на выходной уровень логичес-
кого нуля U0L. Однако выходное напряжение логической единицы U0H определяет-
ся падениями напряжений на переходах, отсчитываемыми от уровня напряжения
питания, поэтому любые его изменения будут влиять на уровень логической еди-
ницы U0H на выходе. Так, если напряжение питания снизить на 0,4 В, то и помехо-
устойчивость по высокому уровню AUT~ для управляемых этой БИС входов БИС-
нагрузки также будет уменьшена на 0,4 В. Запасы помехоустойчивости по низкому
уровню AUT+ не зависят от изменения питающего напряжения Ucc Рассматривая
динамическую помехоустойчивость, можно сформулировать общий вывод: чем
больше быстродействие БИС, тем ниже его динамическая помехоустойчивость. Уве-
личение питающего напряжения Ucc может вызывать небольшое снижение динами-
Глава 3. Общая характеристика цифровых БИС
ческой помехоустойчивости, которое для уровня логической единицы U0H на выходе
будет компенсировано увеличением статического запаса помехоустойчивости.
3.4.4. Устойчивость цифровых БИС к воздействию помех
Постоянное повышение быстродействия цифровых БИС и их применения в циф-
ровых вычислительных и управляющих системах показали, что помехозащищен-
ность цифровых БИС является одной из характеристик, определяющей надежность
работы системы. В отношении быстродействующих цифровых БИС проблема по-
мехозащищенности усложняется в связи с тем, что быстродействие элементов БИС
становится соизмеримым с временами распространения сигналов в линиях связи
систем. Вследствие этого сигнал помехи в линии может быть воспринят БИС как
истинный сигнал, вследствие чего работоспособность системы может быть нару-
шена. Наиболее полно проблемы помехозащищенности рассмотрены в [8, 9], од-
нако в них неполно отражены вопросы генерации внутренних помех в цепях БИС и
схемотехнические приемы повышения их помехозащищенности.
Известны две характеристики помехозащищенности цифровых БИС:
— помехоустойчивость входных ЭС, выходных ЭС и цепей питания цифро-
вых БИС к воздействию внешних помех;
— помехоустойчивость входных ЭС, выходных ЭС, внутренних ЛЭ и их цепей
питания к воздействию внутренних помех, а также способность их к гене-
рации.
Важность проблемы помехозащищенности цифровых БИС к внутренним по-
мехам связана с невысоким логическим перепадом напряжений в цепях ЛЭ и спо-
собностью высокобыстродействующих ЛЭ, входных и выходных ЭС к генерации
высокоуровневых помех на паразитных емкостях и индуктивностях компонентов
БИС. Особенно сильно эффекты генерации помех проявляются в быстродейству-
ющих выходных ЭС, управляющих большими емкостными нагрузками и комму-
тирующих большие выходные токи.
Известны следующие основные помехи [14]:
• генерируемые в сигнальных шинах из-за их перекрестного паразитного вза-
имодействия;
• в сигнальных шинах, связанные с рассогласованием выходов элементов с
нагрузкой, наличием Z, С-компонентов в нагрузке;
• в сигнальных шинах, вызванные «состязанием» сигналов.
Перечисленные типы помех имеют различные механизмы генерации и по-
разному воздействуют на БИС, однако их существование в цепях БИС может ока-
зывать влияние на устойчивость функционирования и характеристики БИС.
Помехоустойчивость цифровых БИС к воздействию внешних помех
Устойчивость входных ЭС к воздействию внешних помех
Под помехоустойчивостью входного ЭС понимают его способность сохранять свое
установившееся статическое состояние при воздействии помехи. Статический
запас помехоустойчивости характеризуется параметрами:
= UTL -U rL9...AUT = и IH — UTH.
Рис. 3.33. Передаточные характеристики входного ЭС цифровых БИС: инвертиру-
ющая (а), с повышенным порогом переключения (б) и «гистерезисного»
типа (в)
Данные параметры иллюстрируются рис. З.ЗЗя, на котором приведена пере-
даточная характеристика входного инвертирующего ЭС (кривая 1), управляемая
устройством с передаточной характеристикой аналогичного типа (кривая 2). Зна-
чения пороговых напряжений высокого и низкого уровней UTH, UTL определяются
на передаточной характеристике в точках Л, В, в которых dUJdUj = — 1. Значения
входных напряжений высокого и низкого уровней UIH, UIL, соответствуют точкам
С и D, в которых UIH = U0H, a UJL = U0L управляющего устройства.
Однако наличие статического запаса помехоустойчивости и входного ЭС яв-
ляется необходимым, но недостаточным требованием для обеспечения помехоза-
щищенности МП БИС, поскольку важное значение имеет длительность сигнала
помехи. При этом в зависимости от длительности сигнала помехи и собственной
задержки переключения входного ЭС возможны случаи, когда входной ЭС не из-
менит своего состояния даже при превышении сигналом помех статического за-
паса, помехоустойчивости. Поэтому входные ЭС цифровых БИС характеризуют-
132 Глава 3. Общая характеристика цифровых БИС
ся импульсной помехоустойчивостью, которую определяют допустимой длитель-
ностью помехи tn, амплитуда которой равна логическому перепаду напряжений
на входе \UT= UIH — UTL.
Влияние внешних помех на входы цифровых БИС. Влияние внешних помех на
входы цифровых БИС заключается в их воздействии на входы входных ЭС и
изменении логического состояния входных ЭС. Так, при этом на выходе вход-
ного ЭС будет сформирован ложный короткий сигнал, который, распространя-
ясь по цепям цифровых БИС, будет изменять состояния функциональных блоков
цифровых БИС, включая элементы памяти, и формировать на выходах цифро-
вых БИС ложные сигналы, что эквивалентно отказу функционирования циф-
ровых БИС.
Общие методы борьбы с внешними помехами на входах цифровых БИС. Повышение
помехозащищенности цифровых БИС по входам достигают как за счет повыше-
ния статической, так и динамической помехоустойчивости входных ЭС. Среди
методов повышения статической помехоустойчивости входных ЭС можно выде-
лить следующие:
— увеличение входных пороговых напряжений переключения UTIP UTL и ло-
гического перепада входных напряжений \UT = U0H — U0L (рис. 3.336, кри-
вая 2). Недостатком этого метода является необходимость увеличения на-
пряжения питания Ucc и ухудшение быстродействия входного ЭС;
— формирование во входном ЭС передаточной характеристики, симметрич-
ной по отношению к логическому перепаду входных напряжений LUr
— использование во входном ЭС внутренних обратных связей для формиро-
вания передаточной характеристики «гистерезисного» типа с шириной пет-
ли AUH (кривая 2 на рис. З.ЗЗв).
Среди методов повышения динамической помехоустойчивости можно выде-
лить следующие:
— ограничение минимального времени задержки переключения и длитель-
ностей фронтов входного ЭС, позволяющее ухудшить чувствительность
входного ЭС к длительности динамических помех;
— использование специальных встроенных схем ограничения динамических
помех (емкостных цепочек и др.);
— использование в БИС парафазных входных ЭС для двухпроводных линий
связи, принимающих прямой и инверсный входной сигналы и нечувстви-
тельных к динамической помехе, формируемой одновременно на прямом и
инверсном входах.
Устойчивость цепей питания цифровых БИС к воздействию внешних помех. По-
мимо входов цифровых БИС внешние помехи могут появляться и в цепях питания
цифровых БИС и влиять на их функционирование. Устойчивость цепей питания
цифровых БИС к воздействию внешних помех можно характеризовать допусти-
мым отклонением напряжения питания цифровых БИС от номинального ±А<7СС,
при котором устойчивость функционирования, динамические и электрические
параметры цифровых БИС не изменяются. Специального параметра, характери-
зующего устойчивость цифровых БИС к воздействию динамических помех по
цепям питания, в литературе не встречается, поскольку динамическая помехоус-
тойчивость к воздействию этого типа помех в значительной степени определяет-
ся как функциональным составом БИС, так и условиями ее подключения (источ-
ником питания, нагрузкой и т.д.).
Влияние внешних помех на цепи питания цифровых БИС
Влияние внешних помех на цепи питания цифровых БИС заключается в их воз-
действии на цепи питания элементов МП БИС и изменение логических уровней
на выходах логических элементов БИС. При воздействии на комбинационные
цепи это изменение напряжения питания, не снижающее уровни напряжения на
выходах ниже пороговых, будет в основном изменять скорость прохождения сиг-
налов по логическим цепям, не изменяя их достоверности. При снижении уровня
логических напряжений на выходе элементов ниже пороговых возможно наблю-
дается изменение логического состояния элементов памяти, ложная синхрони-
зация элементов памяти и потеря достоверности прохождения информации по
цепям БИС.
Общие методы борьбы с внешними помехами в цепях питания цифровых БИС.
Основными методами защиты от внешних помех в цепях питания цифровых БИС
являются методы проектирования межсоединений цепей питания БИС в устрой-
стве, оптимальный выбор мощности и выходного сопротивления источников
питания БИС, а также электрическая развязка цепей питания друг от друга. Дру-
гая группа методов объединяет специальные схемы ограничения или сглажива-
ния помех (емкостных цепочек и др.), которые могут быть как внешними для БИС,
так и встраиваться в БИС.
Устойчивость выходных ЭС к воздействию внешних помех
Влияние внешних помех на выходные ЭС заключается в основном в переходе ЭС
в состояние, близкое к перегрузке, которое может привести к отказу ЭС. Влияние
помех этого типа на функционирование цифровых БИС слабо, если с выхода от-
сутствуют связи с внутренними компонентами БИС и осуществляются через цепи
питания ЭС.
Помехоустойчивость цифровых БИС к воздействию внутренних помех
Помехи, генерируемые в шинах питания цифровых БИС
Механизм генерации помех в шинах питания поясняется на примере КМОП БИС,
упрощенная схема которой приведена на рис. 3.34а. В схеме: Ucc и О V — выводы
питания и общей шины БИС, к которым подключается внешний источник пита-
ния; Ucc и О V' — внутренние шины питания и общая шина БИС; Ls, Rs — паразит-
ные индуктивности и сопротивление внутренней шины питания (включая ин-
дуктивность и сопротивления вывода); LG, RG — паразитные индуктивность и со-
противление общей шины (включая индуктивность и сопротивление вывода).
Внешняя емкость нагрузки CL подключена между выходным выводом Uo и вы-
водом О V. Допустим, понижающий выходной транзистор VT21 выходного эле-
мента согласования DO1 находился в закрытом состоянии, а повышающий VT11 —
в открытом. Тогда емкость нагрузки CL заряжена до высокого уровня напряже-
134 Глава 3. Общая характеристика цифровых БИС
ния U0H. При отпирании понижающего транзистора VT21 емкость CL разряжает-
ся, и через открытый транзистор VT21 протекает изменяющийся во времени ток
(рис. 3.346)
i-ol ~ CLdUqLIdt,
который на паразитных сопротивлении RG и индуктивности LG обшей шины О V
создает падение напряжения:
^UG = LGdi0L / dt + i0LRG.
Это напряжение воздействует в момент переключения на внутреннюю об-
щую шину О V' и изменяет ее потенциал относительно потенциала внешнего вы-
вода О V, как показано на рис. 3.346.
При включении повышающего выходного транзистора VT11 и выключении по-
нижающего транзистора VT21 емкость нагрузки CL заряжается током стока Р-МОП
транзистора VT11
ion =CLdU^H/dt.
Этот ток, протекая по паразитным индуктивности Ls и сопротивлению Rs
шины питания J7CC, создает на них падение напряжения
A Us = Lsdi0H / dt + IqhRs •
Напряжение \US воздействует в момент переключения на внутреннюю шину
питания ГГСС и изменяет ее потенциал относительно потенциала внешнего выво-
да Ucc (рис. 3.346).
Например, при емкости нагрузки CL = 50 пФ и перепаде выходного напряже-
ния Lo = 5 В в течение 2 нс величина тока перезаряда = 50 х 5/2 = 125 мА.
Допуская, что индуктивность шины (питания или общей шины) составляет
Lgs= 10 нГн, а сопротивление RGS = 2 Ом, значение всплеска напряжения будет:
&UGS = 10 х 125/2 = 125 х 2 = 0,875 В,
т.е. сравнимо с напряжением питания БИС Ucc = 5 В.
При одновременном переключении нескольких выходных элементов согла-
сования значение напряжения помех AUS, \UG увеличивается пропорционально
числу переключающихся в одно состояние ЭС.
В действительности же значение напряжения помехи At/,, \UG выше, чем по-
казано. Это связано с наличием в выходных элементах согласования «сквоз-
ных» токов потребления, возникающих при переключении в состояния, когда оба
МОП-транзистора VT11 и VT21 находятся в открытом состоянии. Эти токи, сум-
мируясь с токами перезаряда емкости нагрузки ioip i0L, значительно увеличивают
токи, протекающие через паразитные индуктивности LG,LS и сопротивления RG,
R& и увеличивают напряжение помехи At/,, AUS.
Общий вывод О V
б)
Рис. 3.34. Схема цифровой БИС, поясняющая механизм генерации помех в цепях
питания БИС (а), и временные диаграммы сигналов (б)
Глава 3. Общая характеристика цифровых БИС
Рис. 3.35. Эквивалентные схемы разряда (а) и заряда (б) емкости нагрузки на осно-
ве МОП-транзистора. Временные диаграммы сигналов для определения
уровня помех в общей шине О V в шине питания Ucc (в, г)
Оценочный расчет напряжения помех
Для оценочного расчета напряжения помех А/75, &UG используем эквивалентные
схемы разряда (заряда) емкости нагрузки на основе МОП-транзисторов, приведен-
ные на рис. 3.35, в которых влияние «сквозных» токов потребления не учитывается.
Допустим, при разряде емкости нагрузки напряжение на затворе транзистора
VT2 (рис. 3.35а) изменяется в течение времени таким образом, что ток разряда I0L
предварительно заряженной до напряжения U0H нагрузки имеет линейный харак-
тер (рис. 3.356), тогда напряжение помехи &UG имеет постоянное значение. За-
ряд, накопленный емкостью нагрузки CL,
Q = CLU0,
где Uo = U0H — U0L — логический перепад напряжений на выходе.
Этот заряд может быть разряжен в течение времени т выходным током
IOL=2QlTr=2CLUOLlTri
тогда с учетом линейной зависимости тока разряда i0L напряжение помехи в об-
щей шине
AU0 — L0di0L/dt — LG2I0LTr — \LGCIU0/Tr.
С учетом того, что одновременно могут переключаться в одно состояние N
выходных элементов согласования, получим
\UG =AN\LGCLU0/T2r.
При изменении напряжения на затворе транзистора VT1 (рис. 3.356) в тече-
ние времени т таким образом, что ток заряда i0H емкости нагрузки CL имеет ли-
нейный характер, напряжение помехи AUS в шине питания также будет иметь
постоянное значение (рис. 3.35г).
Аналогично при заряде емкости нагрузки заряд, накапливаемый в емкости
нагрузки CL при напряжении Uo, запишем
Q = ClU0.
Этот заряд может быть сформирован в течение времени ^выходным током
IOH=2Q/tr2CLUolTf,
тогда с учетом линейной зависимости тока заряда 10Н напряжение помехи в шине
питания
AUS = LsdiOH/dt = LS2IOH / тг = 4Ь8С,ио/т2г.
о о Un / о UH / Г о L U! Г
С учетом того, что одновременно могут переключаться в одно состояние N
выходных элементов согласования, находим
\Us=^N\LsClU0/t2
Как следует из полученных выражений, наиболее сильное влияние на значе-
ние напряжения помех в шине питания и общей шине оказывают длительности
заряда (разряда) емкости тг, т.е. длительности фронтов выходного сигнала.
Влияние помех в шинах питания на входы БИС
Рассмотрим влияние помех в шинах питания на входы БИС на примере КМОП
БИС; эквивалентная схема входного элемента согласования приведена на рис. 3.34я.
Входное напряжение Ujподаваемое на входы БИС, обычно относят к общему внеш-
нему выводу. При этом входной элемент согласования обычно характеризуется
входными пороговыми напряжениями высокого UTff и низкого UTL уровней, при
которых БИС сохраняет свое состояние. Разность между входными напряжения-
ми и входными пороговыми напряжениями характеризует запас помехоустойчи-
вости AUT+ входного элемента согласования низкого ДСЛЛ = UTT — Unf и высокого
1 1 1Б
&U~ = U0H- UTHуровней.
Появление помехи dC/c в общей шине приводит к увеличению потенциала
внутренней общей шины О V' БИС и вследствие этого к изменению пороговых
напряжений и запаса помехозащищенности:
AU? — UTL + AUG -UrL = AUAU
1 1L u IL 1С/ \J '
AUT = UIH — UTH — AUg = AUTO — AUg.
Как следует из полученных выражений, помеха в общей шине UG ухудшает
помехозащищенность при высоком уровне сигнала на входе UIir При напряже-
нии помехи в общей шине UG > UIH — UTH и ее длительности TG, сравнимой с задер-
жкой переключения входного элемента согласования, возможно ложное сраба-
тывание входного ЭС и БИС в целом.
Появление помехи Us в шине питания приводит к снижению потенциала внут-
ренней шины питания Ucc БИС и, вследствие этого, к изменению пороговых на-
пряжений
А и; = UTL -Us, AUTH= UTI - us
и соответствующему изменению запаса помехоустойчивости:
AUt = UTL -AUS - UIL = AUto -AUS,
1 1 JLf iJ 1J-/ 1 С/ O '
AUT = UIH - AUS -UTH = AUm - AUS.
Из полученных выражений следует, что помеха в шине питания Us ухудшает
помехозащищенность БИС при низком уровне сигнала на входе UIL.
При напряжении помехи в шине питания Us > UTL — UIL и ее длительности т5,
сравнимой с задержкой переключения входного ЭС, возможно его ложное сраба-
тывание и сбой функционирования БИС.
Влияние помех в шинах питания на выходы БИС
Влияние помех в шинах питания на выходы БИС заключается в прямом измене-
нии уровней выходных напряжений низкого U0L и высокого U0H уровней.
Это изменение напряжения, воздействуя на входы нагрузочных БИС при опре-
деленной длительности и амплитуде помех, может вызвать их ложное срабатыва-
ние. Кроме того, эти помехи? воздействуя на внутренние компоненты выходного
элемента согласования, могут приводить к отпиранию изолирующих переходов,
взаимодействию компонентов друг с другом, их катастрофическим отказам («за-
щелкивание» и др.). Другой механизм воздействия на выходы БИС связан с по-
нижением напряжения питания на внутренних шинах БИС J7CC, О V (при отрица-
тельной помехе AUS, положительной помехе ДЦр и снижением вследствие этого
нагрузочной способности выходного элемента согласования, т.е. выходных токов
низкого I0L и высокого 10Н уровней. Снижение выходных токов, в свою очередь,
приводит к увеличению длительностей заряда (разряда) емкости нагрузки и затя-
гиванию фронтов выходных сигналов в момент появления помех.
Общие методы борьбы с помехами в шинах питания БИС
Для снижения влияния помех в шинах питания на работоспособность цифровых
БИС применяют соответствующие меры:
1 - входной элемент
согласования,
+исс,
+исс,
Выход
01/1
0V2
0V3
2 - внутренние
функциональные блоки,
3 - выходной элемент
согласования
Выход Сх] -выводБИС
Рис. 3.36. Схема организации цепей питания цифровых БИС с пониженным уров-
нем помех
а) разделение шин питания входных 1 и выходных 3 элементов согласования,
внутренних 2 функциональных блоков БИС и подключение их к отдельным
электрически изолированным выводам (рис. 3.36). Такая схема построения
цепей питания БИС не позволяет устранить генерацию помех в шинах пита-
ния элементов согласования при их переключении, однако уменьшает их за
счет уменьшения паразитной индуктивности шин питания и устраняет их
влияние на входы и внутренние функциональные блоки БИС;
б) использование встроенной в блок управления выходного элемента согла-
сования схемы управления скоростью нарастания выходного напряжения.
Такая схема позволяет эффективно управлять отношением di Jdt выходно-
го элемента и уменьшать помехи в шинах питания БИС;
в) использование встроенной в блок управления выходного элемента согла-
сования схемы задержки включения (выключения) выходных формирова-
телей. Поскольку в выходном элементе при переключении существует со-
стояние, когда оба выходных транзистора VT11, VT21 формирователей от-
крыты (рис. 3.34я), в этом состоянии в цепи питания протекает большой
сквозной ток потребления, генерирующий помехи. С целью снижения уров-
ня помех при переключении из низкого состояния в высокое схема задерж-
ки задерживает включение повышающего транзистора VT11 до тех пор, пока
понижающий VT21 не перейдет в закрытое состояние. При переключении
из высокого уровня в состояние низкого уровня схема задержки задержи-
вает включение понижающего транзистора VT21 до тех пор, пока повыша-
ющий транзистор VT11 не перейдет в закрытое состояние. Тем самым обес-
печивается уменьшение сквозных токов потребления.
Помехи, генерируемые в сигнальных шинах из-за перекрестного взаимодействия.
Механизм генерации помех. Перекрестные помехи обусловлены воздействием друг
на друга соседних сигнальных линий, расположенных в непосредственной бли-
зости друг от друга, при наличии емкостной связи между выходами двух выход-
ных элементов согласования.
Известны два типа перекрестных помех [14]: емкостная и индуктивная, при-
чем емкостная помеха существенна при больших перепадах выходного напряже-
Глава 3. Общая характеристика цифровых БИС
ния и больших емкостях. Индуктивная помеха характерна для больших перепа-
дов выходного тока в сигнальных линиях с большими индуктивностями и малы-
ми емкостями. Для МП из-за невысоких значений коммутируемых токов и БИС
характерными являются емкостные помехи в сигнальных линиях. Механизм их
возникновения поясняется схемой, приведенной на рис. 3.37а и б, в которой D1,
D2 — выходные элементы согласования БИС; Сх — емкость связи двух системных
линий. При отрицательном перепаде напряжения в одной активной линии, на-
пример, в В2, в другой, В1, находящейся в пассивном состоянии низкого уровня,
генерируется отрицательная помеха —MJG. При положительном перепаде напря-
жения в линии В1, в другой, В2, находящейся в пассивном состоянии низкого
уровня, генерируется положительная помеха +ДЦ?.
Расчет параметров помех. Расчет параметров перекрестных помех может быть
проведен по методике, описанной в [14]. Напряжение помехи
тА
Tf,r
1 с f,r
1-ехр—,
где А = C^U/C — некоторая постоянная, Сх— емкость связи, С = Сх + Со + CL, Д U—
разность перепада напряжений между шинами, Со — выходная емкость элемента
согласования, CL — емкость нагрузки, t=CRoRl/(R0 + Т?£), Ro — выходное сопротив-
ление элемента согласования, RL — сопротивление нагрузки.
Длительность помехи
= Tf,r
Uql
1 Tf,r
1-exp^^-
T
+ r In
Влияние перекрестных помех на выводы БИС. Влияние перекрестных помех
заключается в прямом изменении уровней выходных сигналов БИС, которые воз-
действуют на входы нагрузочных БИС и при определенной амплитуде и длитель-
ности способны вызывать их ложное срабатывание. Кроме того, эти помехи, в
первую очередь, отрицательные, воздействуя на компоненты выходного элемен-
та согласования, могут привести к отпиранию изолирующих переходов компо-
нентов, катастрофическим отказам БИС.
Общие методы борьбы с перекрестными помехами. Основным методом сниже-
ния перекрестных помех является снижение паразитных перекрестных емкостных
и индуктивных связей в аппаратуре, в которой используются цифровые БИС. Од-
нако с целью повышения надежности цифровых БИС в выходные элементы согла-
сования могут вводиться специальные схемы ограничения помех, уменьшающие
помехи на выходах до уровней, не влияющих на изоляцию компонентов БИС.
Помехи, генерируемые в сигнальных шинах из-за рассогласования с нагрузкой.
Помехи данного типа в сигнальных шинах связаны с рассогласованием выходов
БИС с нагрузкой, наличием в нагрузке Z, С компонентов, вызывающих наличие
многократных отражений между выходом и нагрузкой, ухудшающих форму вы-
ходного сигнала. Генерация помех данного типа практически полностью опреде-
3.4. Влияние дестабилизирующих факторов на работоспособность
цифровых БИС
ляется условиями применения, поэтому механизм их формирования и расчет па-
раметров помех приводятся в [15] и в книге не рассматривается.
Влияние помех рассогласования на входы и выходы БИС аналогично воз-
действию перекрестных помех. Методы борьбы с помехами рассогласования
объединяют методы конструирования межсоединений, монтажа и компоновки
цифровых БИС в аппаратуре, обеспечивающие малые отражения сигналов от не-
согласованных нагрузок и неоднородностей, малое затухание сигналов в линиях.
В основе методов конструирования межсоединений и монтажа лежит рациональ-
ная разводка печатных плат с учетом помехоустойчивости применяемых ИМС.
Другая группа методов связана с введением в выходной ЭС специальных схем,
отслеживающих выходной сигнал при переключении, сравнивающих с эталон-
ными и автоматически изменяющих коэффициент усиления выходного ЭС при
наличии разности. Тем самым обеспечивается динамическое согласование выхо-
да ЭС с нагрузкой.
Рис. 3.37. Схемы, поясняющие механизм генерации помех «перекрестного» типа (а),
вызванных «состязаниями» сигналов (в) и временные диаграммы сигна-
лов (б и г)
142 Глава 3. Общая характеристика цифровых БИС
Третья группа методов связана с введением на выходах ЭС встроенных схем
ограничения помех до уровней, не влияющих на надежность работы цифровых
БИС и нагрузочных схем.
Помехи в сигнальных шинах, вызванные «состязаниями» сигналов. Механизм гене-
рации помех. В реальных БИС времен задержки распространения сигналов логичес-
ких элементов имеют конечное значение, зависящее от условий применения (емкос-
ти нагрузки, напряжения питания). При этом значения времен задержек переключе-
ния носят статистический характер и могут изменяться для разных БИС. Конечные
значения времен задержек переключения и их технологический разброс приводят к
ситуации, когда сигналы по различным цепям могут распространяться с разной ско-
ростью и вызывать «состязания» сигналов, приводящие к помехам в сигнальных
шинах. Механизм генерации указанного типа помех в цифровых БИС поясняется
рис. 3.20# и г, на которых приведены фрагмент функциональной схемы цифровых
БИС в произвольной логике и временные диаграммы работы. Допустим, входы
[А, В, С, D] находились в исходном состоянии [0111]. При изменении исходного со-
стояния входов на [А, В, С, D] = [0111] в соответствии с функциональной схемой
состояние выходов [F, G] должно изменяться с [01] на [00]. Однако, поскольку логи-
ческие элементы имеют конечное значение, прямое изменение сигнала на входе А
вызовет переход выхода элемента в состояние высокого уровня [1] с задержкой 1 т.
Изменение сигнала на входе С приведет к появлению задержанного на 1Г сиг-
нала на втором входе логического элемента D2 и обратному переключению его
выхода F в состояние низкого уровня [0] через время 2т, т.е. из-за различного вре-
мени прохождения сигналов по цепям: вход А — выход F и вход С — выход F и
конечных времен задержки логических элементов на выходе F вместо сохранения
сигнала низкого уровня будет сформирован короткий (с длительностью ~1т) сиг-
нал низкого уровня или выброс (glitch). Этот сигнал, распространяясь по цепям,
может приводить к появлению ложных сигналов на выходах цифровых БИС и
потере информации в элементах памяти (при появлении таких помех в цепи син-
хронизации). Образование сигналов помех и их длительность зависят от длин ло-
гических цепей и значений задержки. Помехи этого типа могут возникать также
при воздействии других факторов: внешних электромагнитных воздействий или
ионизирующей радиации и могут быть положительными — как формирование
сигнала высокого уровня на фоне сигнала низкого уровня [0], так и отрицатель-
ными — сигнал низкого уровня на фоне сигнала высокого уровня [1].
Методы борьбы с «выбросами» в сигнальных шинах. Для устранения данного типа
помех при проектировании цифровых БИС используют специальные приемы:
— моделирование функционирования блоков цифровых БИС с учетом задер-
жек распространения сигналов в цепях, учитывающих конечное значение
времен задержек логических элементов, условий их нагрузки и других вне-
шних факторов;
— стробирование цепей прохождения сигналов;
— использование структурных методов, позволяющих обнаружить и исправить
ошибку, на выходе устройства трех и более кратным решением задачи с пос-
ледующим сравнением по мажоритарному методу, а также избыточным ко-
дированием входных сигналов и последующим исправлением выходных.
3.5. Паразитные элементы и
Эти методы связаны в основном с логическим проектированием цифровых
БИС и составляют отдельную тему.
3.5. Паразитные элементы и эффекты в цифровых БИС
Наличие общей полупроводниковой подложки (общего объема полупроводника)
для компонентов цифровых БИС обусловливает наличие различного рода пара-
зитных связей между компонентами БИС, а также паразитных эффектов. Эти
эффекты при определенных условиях могут влиять на работоспособность и пара-
метры компонентов БИС и нарушать работоспособность БИС в целом. Поэтому
в цифровых БИС должны быть приняты специальные меры (схемотехнические
либо конструктивно-технологические) для ослабления паразитных эффектов и
элементов.
3.5.1. Паразитные транзисторные элементы
в кристаллах цифровых БИС
Паразитные транзисторные структуры связаны с наличием в кристаллах цифро-
вых БИС полупроводниковых областей различного типа, а также многослойных
структур типа «металл-диэлектрик-проводник», которые в определенной сово-
купности могут образовывать между компонентами паразитные транзисторные
структуры. Паразитные транзисторные структуры бывают двух типов:
— биполярные, образующиеся в БИС между смежными полупроводниковы-
ми областями различного типа в объеме кристалла БИС и могущие быть
как вертикальными, так и горизонтальными;
— полевые, образующиеся металлизированными или поликремниевыми меж-
соединениями на защитном диэлектрике между двумя полупроводниковы-
ми областями.
Для нормального случая работы паразитные транзисторные структуры долж-
ны быть заперты, что обеспечит полную изоляцию компонентов в БИС.
Поскольку существуют различия в изоляции и формирования компонентов
биполярных и КМОП БИС, рассмотрим паразитные транзисторные структуры
для МОП и БиКМОП БИС в отдельности.
Паразитные транзисторные структуры в МОП цифровых БИС. Полевые структу-
ры. Паразитный N-МОП транзистор (его структура), сформированный между дву-
мя активными N-МОП компонентами [16], схематически представлен на рис. 3.38я.
Функции истока и стока этого транзистора выполняют области п+ типа актив-
ных транзисторов, а затвор образован металлическим (либо поликремниевым)
межсоединением, которое расположено на изолирующем диэлектрике между
двумя активными N-МОП транзисторами. Поскольку сток и исток паразитного
N-МОП транзистора взаимозаменяемы, такая транзисторная структура является
симметричной: влияние паразитного транзистора проявляется в образовании про-
водящего канала между двумя активными N-МОП транзисторами при появлении
положительного потенциала на затворе паразитного транзистора, превышающе-
го его пороговое напряжение Unr Вследствие этого возможны изменения потен-
144 Глава 3. Общая характеристика цифровых БИС
циала в узлах схем и потеря логического состояния ЛЭ БИС. В целом в БИС, поми-
мо функционального отказа, этот эффект проявляется в появлении большого стати-
ческого тока потребления 7ССС. Поскольку данную структуру практически устранить
нельзя, основным методом ослабления ее влияния является повышение порогового
напряжения UnT до уровня, значительно превышающего максимально допустимые
уровни напряжений в БИС. Это достигается увеличением толщины изолирующего
окисла и повышением концентрации примесей р+-типа под изолирующим окислом.
Силицидный, металлический
либо поликремниевый затвор
паразитного N-МОП транзистора
Силицидный, металлический
либо поликремниевый затвор
паразитного N-МОП транзистора
Рис. 3.38. Структуры паразитного N-МОП транзистора КМОП БИС (а) и паразит-
ных МОП транзисторов разного типа проводимости КМОП БИС (б)
Аналогичная паразитная структура (только p-типа) существует между двумя
активными P-МОП транзисторами и отличается типом проводимости областей.
Однако вследствие положительной суммарной плотности заряда в изолирующем
окисле и, вследствие этого, больших отрицательных значений пороговых напря-
жений Upr такие транзисторы значительно сложнее включить, чем паразитные п-
МОП транзисторы. Поэтому изоляция активных P-МОП транзисторов обычно
лучше, чем у активных N-МОП транзисторов.
В КМОП БИС паразитные МОП-транзисторы могут быть сформированы между
активными МОП-транзисторами разных типов проводимости. Паразитные
структуры такого типа представлены на рис. 3.386 В этом случае исток паразитно-
го P-МОП транзистора образован р+-областью активного P-МОП транзистора, а
его сток—^-карманом активного N-МОП транзистора. Исток паразитного N-МОП
транзистора образован п+-областью активного N-МОП транзистора, а его сток —
п-подложкой схемы. Затворы паразитных транзисторов образованы металлизиро-
3.5. Паразитные элементы и эффекты в цифровых БИС 145
ванным либо поликремниевым межсоединением на изолирующем окисле SiO2 меж-
ду активными N- и P-МОП транзисторами. Поскольку концентрации примесей в
областях таких паразитных транзисторов существенно различаются, такие структу-
ры являются асимметричными. Влияние таких структур проявляется в образовании
каналов проводимости между областями активных Р- и N-МОП транзисторов. Так,
полагая, что на ге-подложку подано напряжение высокого уровня -(7^, а р-карман —
нулевой потенциал, паразитный P-МОП транзистор будет способствовать передаче
нулевого потенциала на p-область активного P-МОП транзистора, а паразитный
N-МОП транзистор — потенциала Ucc на п+-область активного N-МОП транзисто-
ра. Полагая, что р+- и п+-области являются стоками Р- и N-МОП-транзисторов
ЛЭ, такие каналы при включении активных транзисторов будут изменять уровни
напряжений на активных транзисторах, что будет эквивалентно потере логическо-
го состояния ЛЭ и отказу БИС в целом. Помимо функционального отказа, этот тип
паразитной структуры будет проявляться в большом статическом токе потребле-
ния Fcc БИС. Методы ослабления влияния паразитных структур данного типа ана-
логичны методам ослабления симметричных транзисторных структур.
Биполярные структуры. Наличие в КМОП БИС МОП-транзисторов двух ти-
пов проводимости обуславливает появление в структуре кристалла двух типов па-
разитных биполярных транзисторов: р-п-р и n-p-п. Схематичный поперечный
разрез структуры кристалла КМОП БИС, представленный на рис. 3.39, показы-
вает варианты паразитных биполярных структур. Первая из структур п-р-п типа
VT1 представляет собой симметричную горизонтальную структуру, сформирован-
ную стоком, истоком и р-карманом N-МОП активного транзистора, которая
включена параллельно активному N-МОП транзистору. Вторая, также n-p-п типа
VT2, представляет собой асимметричную вертикальную структуру, образованную
истоком N-МОП активного транзистора, его областью р-кармана и п-подложкой
кристалла.
Рис. 3.39. Структура биполярных паразитных транзисторов КМОП БИС
Аналогичным образом формируются и паразитные структуры р-п-р типа. Пер-
вая из них, симметричная горизонтальная структура VT1, образована истоком,
стоком и подложкой P-МОП активного транзистора и включена параллельно ак-
тивному P-МОП транзистору. Вторая, асимметричная горизонтальная структура
146 Глава 3. Общая характеристика цифровых БИС
VT4, образована истоком P-МОП активного транзистора, п-подложкой и р-обла-
стью кармана N-МОП активного транзистора. В изолированном варианте влия-
ние паразитных биполярных транзисторов незначительно, поскольку их переходы
база — эмиттер закорочены низкоомными резисторами Rg. Однако в совокупнос-
ти р-п-р транзистор VT4 и n-p-п транзистор VT2 образуют паразитную «тирис-
торную» совмещенную структуру. При возникновении в структуре кристалла ус-
ловий (емкостные токи, воздействие ионизирующей радиации и др.) возможно
прямое смещение перехода база — эмиттер паразитного р-п-р-транзистора VT4,
что приведет к его включению и появлению в его цепи коллектора. Этот ток,
попадая в базу паразитного п-р-п-транзистора VT2, приведет к его отпиранию и
лавинообразному нарастанию тока эмиттера паразитного р-п-р транзистора VT3,
т.е. включению паразитного тиристора. При превышении предельно допусти-
мой плотности тока возможно тепловое разрушение компонентов структуры и
отказ БИС в целом. Поскольку данный эффект является особенно важным для
КМОП БИС, механизмы его возникновения и способы борьбы рассмотрены в
разд. 3.4.
Паразитные транзисторные структуры в БиКМОП цифровых БИС
Полевые структуры
Пример формирования паразитной полевой структуры p-типа показан на рис. 3.40,
на котором представлен фрагмент поперечного разреза кристалла БИС с резис-
торами (1 — изоляция). Подключенная к шине питания {/сср-область резистора
R1 образует исток паразитного P-МОП транзистора, p-область резистора R2 об-
разует его сток, а затвор 3 образован металлизированной или поликремниевой
шиной, размещенной между резисторами на защитном диэлектрике 4. При изме-
нении потенциала на шине ниже порогового возможно включение паразитного
P-МОП транзистора, вследствие чего между резисторам R1 и R2 образуется про-
водящий канал. Этот канал может привести к перераспределению токов между
резисторами, изменению характеристик схем, использующей эти резисторы, и
отказу БИС.
По аналогичному принципу в кристаллах БИС могут возникать и паразитные
полевые структуры п-типа.
Методы ослабления полевых структур в кристаллах биполярных БИС анало-
гичны методам подавления паразитных полевых структур в КМОП БИС.
Шина с изменяемым
+LZCC Резистор 1 потенциалом (затвор) 3
Защитный
диэлектрик 4
Резистор 2
Изоляция 1
Рис. 3.40. Структура паразитного P-МОП транзистора БиКМОП БИС
3.5. Паразитные элементы и эффекты в цифровых БИС
Изоляция
Рис. 3.41. Структура паразитного р-п-р транзистора биполярных БИС
Биполярные структуры
В кристаллах биполярных и БиКМОП цифровых БИС образование паразитных
биполярных структур связано в основном с полупроводниковой подложкой. Об-
разование первого типа, вертикальной асимметричной р-п-р структуры, появля-
ется на рис. 3.41, где показан поперечный разрез активного биполярного п-р-п
транзистора. В этой структуре паразитный р-п-р транзистор образован p-базой п-р-п
транзистора, п-, п+-областыо коллектора р-подложкой. При включении актив-
ного п-р-п транзистора и прямом смещении его коллекторного перехода проис-
ходит прямое смещение перехода эмиттер-база и включение паразитного р-п-р
транзистора. Так как на р-подложку подан потенциал, то часть тока базы актив-
ного п-р-п транзистора через включенный паразитный п-р-п транзистор ответв-
ляется в подложку и может изменять режим работы активного п-р-п транзистора.
Кроме того, тот ток, протекая по объемному сопротивлению подложки, может
приводить к прямому смещению изолирующих переходов и нарушению изоля-
ции компонентов БИС. Основным методом ослабления влияния этой паразит-
ной структуры является формирование в базе р-п-р паразитного транзистора п+
слоя с высокой концентрацией примеси, снижающего коэффициент передачи тока
р-п-р транзистора. Однако наиболее эффективным является применение шунтиру-
ющих диодов Шоттки, включенных параллельно переходу коллектор — база актив-
ного п-р-п транзистора. Одновременно этот диод Шоттки при выполнении требова-
ния UnpDS < удерживает паразитный р-п-р транзистор в закрытом состоянии и
полностью устраняет ток в подложку.
Образование в кристалле БиКМОП БИС горизонтальной п-р-п структуры по-
казано на рис. 3.42. Эта структура является симметричной и образуется между дву-
мя п+-областями, в которых сформированы компоненты БИС, причем одна ^-об-
ласть представляет собой эмиттер, вторая — коллектор, а р-подложка образует базу.
Влияние этого паразитного транзистора можно рассмотреть на примере рис. 3.42,
на котором в смежных областях га-типа сформирован активный п-р-п транзистор
и р-резистор. Область эмиттера паразитного п-р-п транзистора образована ^-об-
ластью коллектора активного п-р-п транзистора, на которой во включенном со-
стоянии активного п-р-п транзистора может находиться небольшое напряжение
UK ~ 0,1 В. На п-область кармана с резисторами, образующую коллектор паразит-
ного п-р-п транзистора, подано напряжение +UCC для обратного смещения карма-
на. Вследствие этого между коллектором и эмиттером паразитного п-р-п транзис-
Глава 3. Общая характеристика цифровых БИС
тора приложено напряжение UK3~ Ucc, а на его базе находится потенциал подложки
Un = 0, и в статическом состоянии паразитный n-p-п транзистор закрыт. Однако
при появлении в подложке динамических либо статических токов и возникнове-
нии падения напряжения на объемном сопротивлении подложки возможно пря-
мое смещение эмиттерного перехода паразитного n-p-п транзистора и его включе-
ние. При этом между коллектором активного n-p-п транзистора и п-карманом с
резистором возникает проводящий канал, и в коллектор активного n-p-п транзис-
тора будет втекать дополнительный ток, который может изменить режим работы
активного n-p-п транзистора и нарушить работу БИС. Ослабления этого транзис-
торного эффекта добиваются повышением концентрации примеси в подложке меж-
ду двумя п+ областями с компонентами БИС либо введением между ними дополни-
тельного кольцевого слоя, на который подано напряжение, близкое к нулю.
В биполярных БИС возможны и другие варианты паразитных транзисторных
структур, зависящих от конкретной физической структуры кристалла БИС.
Рис. 3.42. Структура паразитного п-p-n транзистора биполярных БИС
3.5.2. Эффект Миллера
Паразитный эффект Миллера [17] появляется как в биполярных, так и МОП БИС.
Суть этого эффекта состоит в увеличении выходной емкости транзистора при его
выключении из-за наличия обратной связи с его выхода на вход. Рассмотрим дан-
ный эффект на примере биполярного n-p-п транзистора, показанного на рис. 3.43я.
Выходная емкость транзистора
= dQ0/dU0 — i0 dt/dU0,
где i0 = iK + zc, Uo — выходные ток и напряжение, t — время, iK — ток, втекающий в
коллектор транзистора, /с — ток, протекающий через емкость коллектора Сг
Полагая, что весь ток ic попадает в базу транзистора, и пренебрегая входной
емкостью транзистора, запишем
io ~ icP + ic = ic(fi + Д
где /3 — коэффициент усиления тока базы n-p-п транзистора;
3.5, Паразитные элементы и эффекты в цифровых БИС
тогда
i = с dU° ~ С
1с
dU0
dt
с°= Ск =Ск^+1)1
т.е. выходная емкость транзистора приблизительно в Д раз выше емкости коллекто-
ра. Принимая р = 304-150, видим, что эффект значительно увеличивает выходную
емкость Со транзистора и ухудшает его динамические свойства. Основным спосо-
бом ослабления этого эффекта является создание цепей в базе п-р-п транзистора,
ответвляющих в вывод 0 V емкостной ток обратной связи ic (рис. 3.43я, резистор Т?Б).
Ск
ov
а)
Рис. 3.43. Схема для расчета емкости Миллера (а) и зависимость выходной емкос-
ти от сопротивления базы RB (б)
При этом:
1О ~ 1К +1С ~\1С п \Р + 1С ~ 1с \Р + п ’
\ ^Б J
тогда:
С0=(/? + 1)С*-/?
иБЭ 1
RB dU0/dt
Полагая RB -» ©о, (режим оборванной базы, когда весь ток ic попадает в базу
транзистора), запишем Со ~ (Р + 1) Сг
При:
R - 1
£0 Ск dU0/dt
получим Со = Сг
Глава 3. Общая характеристика цифровых БИС
В диапазоне 0 < RB < RB0 транзистор выключен, поэтому весь ток z ответвля-
ется шину О V, и выходная емкость Со = Ск практически не меняется (рис. 3.436).
Аналогичным образом можно получить формулы для выходной емкости и МОП-
транзисторов. Конкретные значения сопротивления цепи базы необходимо вы-
бирать из требуемого быстродействия, так как его снижение, улучшающее выход-
ную емкость, одновременно ухудшает длительность включения транзистора.
3.5.3. Эффект «защелкивания»
Одной из возможных причин электрических перегрузок в КМОП БИС является
тиристорный эффект, известный в литературе как эффект «защелкивания». Если в
какой-то момент времени ко входу (выходу) работающей БИС приложить напря-
жение, превышающее значение напряжения на выводе питания Ucc или меньшее,
чем на общей шине О V, то КМОП БИС может войти в режим «защелкивания»,
характеризуемый развитием канала низкого сопротивления между выводами Ucc,
О V и резким увеличением (скачком) тока потребления. При этом БИС не реагирует
на управляющие воздействия (не выполняет команды), даже если дестабилизиру-
ющие факторы, вызвавшие переход БИС в этот режим, устранены. Сущность этого
эффекта [18] заключается в работе тиристорной п-p-n структуры, всегда присут-
ствующей в конструкции любой КМОП БИС, но проявляющейся обычно при оп-
ределенных условиях. На рис. 3.44а и б представлены стандартная схема базового
КМОП элемента и эскиз его полупроводниковой структуры, поясняющий меха-
низм образования тиристорного эффекта. На рис. 3.44в изображена эквивалентная
схема структуры, данной на рис. 3.446, которая моделируется двумя биполярными
транзисторами (VT и VTшунтирующими резисторами Rs и Rw и емкостью Cs.
Здесь VT характеризует боковой транзистор р-п-р типа, образованный р+-облас-
тыо (эмиттер), п~-подложкой (база) р~-карманом (коллектор), a VT* характеризует
вертикальный п-р-п транзистор, образованный п+-областыо (эмиттер), р_-карма-
ном (база) и п_-подложкой (коллектор). Резистор ^характеризует сопротивление
п_-подложки на отрезке между контактом п+-типа на планарной стороне кристалла
и контактом со стороны «дна»; резистор Rw — сопротивление области р_-кармана
между р+-контактом и нижней границей с областью подложки. Cs характеризует
емкость обедненного слоя перехода р-карман-подложка.
Если соединить выводы Ucc и Uss (режим короткого замыкания по питанию) и
разомкнуть шунтирующие эквивалентные резисторы Rs и Rw, как показано на
рис. 3.44г, то получим классическую тиристорную структуру как одну из разно-
видностей схем с обратной связью. Условие включения подобной тиристорной
структуры можно записать в виде:
л А 1 [AnptPевр/+ ApnJJEBN I&s )
Лрпр • Лпрп - 1 +------Т-----------
z
где Апрп, Арпр — коэффициент усиления по току соответственно п-р-п и р-п-р тран-
зистора в схеме с общей базой, UEBP, UEBN — напряжение эмиттер-база в прямом
направлении соответственно п-р-п и р-п-р транзистора, Iz — ток включения ти-
ристорной структуры.
3.5. Паразитные элементы и эффекты в цифровых БИС
Рис. 3.44. Схемы, поясняющие причины возникновения «тиристорного» эффекта:
КМОП инвертор (л); поперечный разрез активной структуры (б); экви-
валентная электрическая схема инвертора (в); эквивалентная электри-
ческая схема тиристора (г)
Рис. 3.45. Вольт-амперная характеристика тиристорной структуры
На рис. 3.45 представлена вольт-амперная характеристика (ВАХ) тиристорной
структуры с областью отрицательного сопротивления, характерной для эффекта
«защелкивания». На рисунке UZ^IZ — напряжение и ток включения; UKnIK — на-
пряжение и ток в точке изгиба характеристики; UH^IH— напряжение и ток удержа-
ния. Ток удержания (один из важнейших параметров):
Т _ ^РпР Е рпр + ^СС М + АПрп Е прп “ Uw )/ Аг
н~ А + А -1
^рпр 7прп
где Us и Uw — напряжения на п-подложке и р-кармане.
152 Глава 3. Общая характеристика цифровых БИС
Поскольку Urr, А , А , /С и после включения имеют другие значения, чем
при условии включения, ток удержания 1Н больше тока включения 1Г
Условия для включения паразитной тиристорной структуры возникают в том
случае, если в одной из базовых областей (п-подложки или р-кармана) или в зоне
пространственного заряда перехода п-подложка — р-карман (зона пространствен-
ного заряда коллектора паразитного биполярного транзистора) генерируются нео-
сновные носители заряда, и таким образом превышается ток включения I?
Даже если потом ток удержания и не достигается, при превышении Iz функцио-
нирование схемы нарушается, поскольку напряжение питания КМОП-струкгуры
снижается до уровня меньшего, чем требуется для обеспечения работоспособности.
Физика работы КМОП БИС в режиме «защелкивания» достаточно сложна, од-
нако знание ее необходимо для обеспечения защиты от этого явления. На рис. 3.46
представлена полная модель КМОП-элемента с сосредоточенными параметрами
[19], которая обеспечивает близкое совпадение расчетных и экспериментальных
данных. На эскизе КМОП-структуры с дополнительными паразитными элемента-
ми (рис. 3.46л) резисторы R и Rn+ используются для моделирования сопротивле-
ния р+ и п+ сток-истоковых областей, а резисторы Rcp и Rcn применяются для обо-
значения омического сопротивления коллекторов соответственно паразитных р-п-р
и п-р-п транзисторов. На рис. 3.465 дана ее эквивалентная электрическая схема с
сосредоточенными элементами. Схема на рис. 3.46в позволяет проводить расчет
тиристорного эффекта для случая, показанного на рис. 3.46а, на основе механизма
обратной связи при соответствующем режиме короткого замыкания источников на-
пряжений Uss, UDD и дополнительных коллекторных и эмитгерных резисторов. С по-
мощью подобной схемы на основе известного математического аппарата можно дать
качественную и количественную оценку влияния каждого отдельного паразитного
сопротивления на характеристики эффекта «защелкивания» КМОП-струкгуры.
а)
Рис. 3.46. Полная модель тиристорной структуры КМОП БИС
3.5. Паразитные элементы и эффекты в цифровых БИС
Рис. 3.47. Зависимости влияния параметров тиристорной структуры на вольт-ам-
перную характеристику
Результаты такой качественной оценки представлены на рис. 3.47а—д, где по-
казано влияние на параметры ВАХ тиристорного эффекта КМОП-элемента ос-
новных параметров конструкции элемента: a) Rs; б) R^ в) Rp+, г) Rn+; д) Rcir Варь-
ируя конструктивно-технологическими параметрами, можно избежать эффекта
«защелкивания» в рамках заранее известных внешних воздействий. Например,
одно из условий возникновения эффекта «защелкивания» КМОП БИС может быть
записано в виде R^R^ Rp+ + Rn+- Введение эпитаксиальных слоев в конструкцию
БИС уменьшает Rcn и вероятность возникновения эффекта.
Рассмотренные тиристорные механизмы включения паразитных эффектов
возникают не только в базовых элементах КМОП (на этом примере удобно рас-
сматривать сущность эффекта), но и в схемах защиты входов, входных и выход-
ных элементах согласования БИС, а также между соседними элементами КМОП
БИС. Кроме вышерассмотренных причинами включения паразитных тиристор-
ных эффектов могут быть следующие:
Глава 3. Общая характеристика цифровых БИС
1) облучение областей рентгеновским или гамма-излучением (энергия а-из-
лучения недостаточна для включения тиристора);
2) инженция неосновных носителей. Если в процессе работы БИС через эк-
вивалентные сопротивления Rs или Rw (рис. 3.46я) протекает значитель-
ный ток, приводящий к вхождению одного из биполярных транзисторов
тиристорной пары в режим насыщения, то какой-нибудь из эмиттеров
начинает инжектировать носители, и тиристор включается. Аналогичный
результат может иметь место и при включении питания Ucc (в случае не-
высокой скорости нарастания напряжения) из-за влияния тока заряда
емкости Cs (рис. 3.44), а также при пиковых увеличениях («бросках») на-
пряжения Z7CC;
3) инжекция из стоковых областей (управляющих электродов тиристора) в
базовые области биполярных транзисторов. Этот эффект возможен при
кратковременных пиковых превышениях выходного напряжения КМОП-
элемента на 0,7 В больше напряжения UDD или на 0,7 В ниже Uss. Подобные
броски выходных напряжений могут быть обусловлены как внешними им-
пульсными помехами, так и паразитным влиянием емкости сток-затвор
МОП-транзисторов быстродействующих базовых КМОП-элементов. На
рис. 3.3\а—в, представлены формы входного UE и выходного UA импульсов
КМОП-элемента с паразитными емкостями сток-затвор С, Сп использую-
щего диоды VD1, VD2 на выходе для защиты от включения тиристорной
структуры. Чем круче входной фронт UEV тем больше всплеск на фронте UA;
4) лавинный пробой р-п-перехода между подложкой и р-карманом;
5) электрические поля, направленные перпендикулярно к поверхности КМОП
БИС, также могут вызвать включения тиристора, особенно в случае БИС с
эпитаксиальными слоями.
При проектировании и применении цифровых БИС необходимо знать и учи-
тывать температурную зависимость эффекта защелкивания. При уменьшении тем-
пературы рабочей среды Тр сопротивления R^ Rs и коэффициенты усиления би-
полярных транзисторов уменьшаются, а генерация носителей за счет ударной
ионизации и пробивных напряжений становится больше. В целом напряжение
(ток) включения тиристорной структуры с уменьшением температуры возрастает.
Так, при снижении температуры от Тр = 375 К до Тр = 77 К сила тока удержания
увеличивается в 3, а тока зажигания Iz в 5 раз.
Различают технологические, конструктивно-топологические и схемотехничес-
кие меры по подавлению эффекта защелкивания. Из конструктивно-топологи-
ческих мер следует указать следующие: необходимо размещать контакты карма-
нов и подложек так, чтобы сопротивления Rs и Rw стали как можно меньше; сле-
дует уменьшать коэффициенты усиления по току продольного р-п-р транзистора
за счет увеличения ширины его базы; располагать действующие в качестве кол-
лекторов области так, чтобы токи включения и удержания тиристора повыша-
лись. В необходимом случае вокруг критических областей надо располагать коль-
цевые зоны защиты; минимизировать емкости Cs сток-затвор (это в первую оче-
редь касается входных и выходных элементов согласования БИС); применять коль-
цевые конструкции транзисторов со стоком, расположенным в центре.
3.5. Паразитные элементы и
Рис. 3.48. Схема КМОП инвертора (а) и формы реальных входного и выходного
импульсов (б)
Оптимальное технологическое и топологическое проектирование возможно
только с использованием очень дорогостоящих двух- и трехмерных моделей и
методов расчета.
К основным схемотехническим мерам можно отнести: применение специаль-
ных схем генераторов напряжений смещения подложки и изолирующих карма-
нов, которые располагаются на кристаллах БИС; использование диодов Шотки
для предотвращения инжекции носителей заряда через стоковые р-n переходы
при выбросах выходного напряжения UA КМОП-элементов; применение схем за-
щиты входов и выходов, нечувствительных к тиристорному эффекту; включение
на выходах и выходах интегральных БИС диодов, имеющих пропускные напря-
жения ниже 0,7 В; обеспечение небольшой скорости нарастания напряжения UDD
при включении (использование фильтрующих конденсаторов в цепи питания).
В заключение необходимо отметить, что на условия возникновения тирис-
торного эффекта в МОП БИС влияет множество факторов, не всегда поддающихся
учету. Даже при полностью одинаковых значениях статических и динамических
параметров КМОП БИС значения их тиристорных характеристик, а, следователь-
но, и условия проявления эффекта защелкивания, могут существенно отличать-
ся. Это может иметь место для одного и того же типа цифровых БИС различных
изготовителей или же для БИС одного изготовителя, но изготовленного в раз-
личные периоды времени.
3.5.4. Эффекты «горячих» носителей заряда
Кроме рассмотренных основных паразитных эффектов в биполярных и КМОП
цифровых БИС известен и ряд других, рассмотренных в [20]. Однако основными
методами их ослабления являются конструктивно-технологические методы, не
связанные с темой данной книги.
156 Глава 3. Общая характеристика цифровых БИС
Литература к главе 3
1. Емельянов В.А. Быстродействующие цифровые КМОП БИС. — Минск: Поли-
граф, 1998.
2. Алексенко А.Г. Основы микросхемотехники. — М.: Физматиздат. — 2002.
3. Казеинов Г., Кремлев В. Полупроводниковые интегральные микросхемы / Под ред.
Я. Коледова. — М.: Высшая школа, 1987.
4. Unger S., Tan С. Clocking schemes for high speed digital systems // IEEE Transactions
on Computers. -1986. - Vol.C-35. - No. 6.10. - P. 780-885.
5. Хвощ C.T., Варлинский H.H., Попов E.A. Микропроцессоры и микроЭВМ в сис-
темах автоматического управления: справочник. — Л.: Машиностроениие, 1987.
6. Фрике К. Вводный курс цифровой электроники. — М.: Техносфера, 2003.
7. Угрюмов Е.П. Цифровая схемотехника. — СПб.: БВХ-Петербург, 2002.
8. Уейкерли Дж. Проектирование цифровых устройств. — М.: Постмаркет, 2002.
9. Мырова Л., Чепыженко А. Обеспечение радиационной стойкости аппаратуры свя-
зи. — М.: Радио и связь, 1983.
10. Коршунов Ф.Н., Богатырев Ю.В., Вавилов В.А. Воздействие радиации на интег-
ральные микросхемы. — Минск: Наука и техника, 1986.
11. Волков С., Ефишин А., Морозов С., Соколов С. Проблемы электростатического
разряда и современные методы защиты интегральных схем от него // Chip News. —
2003. - № 7.
12. Brander О. Electrostatic discharge and CMOS logic. EOS // ECD Symposium Proceeding,
RAC, September. -1979. - P. 55-63.
13. Мкртчян CO., Мелконян СР, Абгарян Р.А. Схемотехника защиты цифровых БИС
от перегрузок // Электронная техника. Микроэлектронные устройства. — 1990. —
Вып. 4(82). - Сер. 10. - С. 30-34.
14. Наумов Ю.Е., Аваев Н.А., Бедрековский М.А. Помехоустойчивость устройств на
интегральных логических схемах. — М.: Советское радио, 1975.
15. Скарлетт Дж. Транзисторно-транзисторные интегральные схемы и их примене-
ние: Пер. с англ. / Под ред. Б.И. Ермолаева. — М.: Мир, 1974.
16. Cherv J. et al. Parasitic transistor effects in CMOS VLSI // Proceedings of the 1986
International Conference Semiconductor and Technology. - Beijing. — 1986. — P. 440-445.
17. Полупроводниковая схемотехника: Справочное руководство. Пер. с нем. / Под ред.
У. Титце, К. Шенк. - М.: Мир, 1982.
18. Smelters Р. Latchup considerations in standard sell CMOS design // IEEE Int. Symp.
Circuits and Sistems. — N.Y.: San-Hose, Calif., USA. — 1986. — P. 104—108.
19. Thonston A Experimental methods for determining Latchup Path in Integrated Circuits //
IEEE Trans. Nucl. Sci. - 1985. - Vol. S-32. - No. 6. - P. 426.
20. Cirit M. Hot Carrier effects in CMOS Circuits Perfomance // Proceeding of the IEEE.
Custom Integrated Circuits Conference. — 1986. — P. 26.5.1—26.5.4.
ГЛАВА 4
СХЕМОТЕХНИКА ЦИФРОВЫХ БИС
НА КОМПЛЕМЕНТАРНЫХ
МОП-ТРАНЗИСТОРАХ
4.1. Базовые логические элементы цифровых
КМОП БИС
Преимущества — низкая статическая мощность потребления, высокая помехоза-
щищенность и плотность упаковки — сделали комплементарную МОП схемотех-
нику преобладающей в цифровых БИС. Однако быстродействие КМОП схем все
же ниже, чем у биполярных, а площадь, занимаемая на кристалле сложными ЛЭ,
достаточно большая в сравнении с ЛЭ на МОП транзисторах одного типа прово-
димости. Известны два основных подхода к улучшению как быстродействия, так
и плотности упаковки КМОП БИС.
Первый подход связан с разработкой прогрессивных технологий с масштаб-
ным уменьшением линейных размеров компонентов БИС, и определяется уров-
нем технологического оборудования и материалов.
Второй подход связан с разработкой новых схемотехнических решений КМОП
БИС, важнейшие из которых рассматриваются ниже, и является более привлека-
тельным по следующим причинам:
а) в сложных СБИС к различным функциональным блокам могут предъяв-
ляться различные требования. Например, для арифметических и управля-
ющих устройств необходимо точное обеспечение временных соотношений,
в то время как для регистровых устройств БИС необходима высокая плот-
ность упаковки. Поэтому использование различных типов схем ЛЭ позво-
ляет достичь более высоких характеристик цифровых БИС;
б) использование новых схемотехнических решений позволяет достичь более
высокой плотности упаковки и быстродействия и расширить область при-
менения КМОП схем.
4.1.1. Статические КМОП ЛЭ
Статические КМОП ЛЭ со стандартной структурой. Основу стандартных статичес-
ких КМОП ЛЭ образует электрическая схема, приведенная на рис. 4.1я, содержа-
щая два МОП-транзистора разного типа проводимости и выполняющая функцию
инверсии. Основные характеристики такой схемы детально рассмотрены в [1].
Выходные уровни напряжений КМОП ЛЭ можно оценить с помощью известных
формул для тока стока 1пс, 1РС МОП-транзисторов:
Глава 4. Схемотехника цифровых БИС на комплементарных
МОП-транзисторах
U0L = К -^)-7[оЛ„(^ -t/;)2 -/oJ/0,5te,приt^0i <U^-U"T (4.1)
U0L-U’T -|ZOT|]/0,5to,npHtZOT <Uf,
(4.2)
где UnT — пороговые напряжения P-МОП и N-МОП транзисторов VT1, VT2,
Кр, Кп — крутизна P-МОП и N-МОП транзисторов VT1, VT2.
Рис. 4.1. Схема (а) базового и выходные характеристики (б) статического КМОП
ЛЭ инвертора
Выходные характеристики базового КМОП ЛЭ, соответствующие приведен-
ным формулам, показаны на рис. 4.16. Поскольку вход КМОП ЛЭ имеет емкост-
ный характер, входная характеристика его не представляет практического инте-
реса. При этом емкостный характер входа КМОП ЛЭ обуславливает практически
нулевые входные токи 11Н » О, IIL ~ 0, поэтому в цепи последовательно соединен-
ных КМОП ЛЭ в статическом режиме имеем:
U0L~tyU0H~Ucc. (4.3)
При использовании в качестве нагрузки базового ЛЭ аналогичного типа с вход-
ным порогом переключения UT ~ Uсс/2 значения входного порога схемы
UT = [U"T +у1кр/к„(и^-\иф(1 + у1кр/кп] (4.4)
Когда подбором размеров N- и Р-МОП-транзисторов Ж, L добиваются равен-
ства крутизны Кр = Кп, то UT = [UnT + (Ucc — {IP^1/2, и в случае одинаковых поро-
говых напряжений МОП-транзисторов UnT = (имеем UT = Ucc/2, тогда запас
помехоустойчивости КМОП ЛЭ составит (рис.4.2я):
\u;=uT-u0L ^UCC/2,\U~=UOH-UT~Ucc/2. (4.5)
1 / UL СС / Z" 1 Un 1 СС ' \ /
4.1. Базовые логические элементы
Рис. 4.2. Передаточная (а) и токовая (б) электрические характеристики статичес-
кого КМОП ЛЭ в переходном режиме
Поскольку в каждом из двух логических состояний один из транзисторов VT1,
VT2 открыт, а второй закрыт, КМОП базовый ЛЭ характеризуется низкой стати-
ческой мощностью потребления 7*^ ~ Р0^ ~ 0.
Ток питания 1СС и мощность Рсс потребляются только при переключении, ког-
да (рис. 4.26):
и"Т<и,<исс-\щ\ (4.6)
и через схему течет сквозной ток потребления:
he=- И/ 4+7*,/*«)]•
(4.7)
При увеличении ширины РИ, ИИ транзисторов VT1, VT2 увеличивается их кру-
тизна КР2 Kvnp и ток потребления 1СС Поскольку базовая схема ЛЭ потребляет ток
только при переключении, то его значение зависит от частоты переключения F,
поэтому для инвертора [1]
I*c=CLU2ccF.
(4.8)
Быстродействие базового КМОП ЛЭ в значительной степени определяется
емкостью нагрузки и его с достаточной точностью можно оценить из выражений:
UnT \.[ъисс-4ипД
---1—+_ in —------z_
\UCC-U?) 2 [ Ucc )
(4.9)
Цт । 1lnf3j7cc~4^r>|
К-М+2 1 исс )
(4.Ю)
где Кр9 Кп — удельная крутизна Р- и N-МОП транзисторов; Ж, ИИ — ширина Р- и
N-МОП транзисторов; L, Ln — длина затворов Р- и N-МОП транзисторов.
Рис. 4.3. Схема статического КМОП ЛЭ с функцией 2ИЛИ-НЕ
Формирование логических функций на основе КМОП базового ЛЭ осуществ-
ляется параллельным (последовательным) соединением Р- и N-МОП транзисто-
ров. Пример электрической схемы КМОП ЛЭ с функцией «2ИЛИ-НЕ» приведен
на рис. 4.3. Методы формирования электрических схем КМОП ЛЭ, выполняющих
сложные логические функции, подробно рассмотрены в работе [2]. Как видно из
рисунка в стандартном КМОП ЛЭ логическая функция формируется дважды: в бло-
ке D1 N-МОП транзисторов VT1, VT2 и блоке D2 P-МОП транзисторов VT3-VT4.
Это обуславливает удвоенное количество компонентов в схеме ЛЭ, что приводит к
увеличению входных емкостей, ухудшению быстродействия и увеличенной пло-
щади на кристалле. Кроме того, последовательное (параллельное) соединение МОП
транзисторов в схеме ЛЭ приводит к зависимости выходного сопротивления ЛЭ от
комбинации входных сигналов X и типа функции, выполняемой ЛЭ. Поэтому с
целью устранения этих недостатков был предложен ряд электрических схем КМОП
ЛЭ со структурой, отличной от стандартной.
Статические КМОП ЛЭ типа «псевдо N-МОП». Появление схемы КМОП ЛЭ
этого типа связано с необходимостью снижения числа компонентов в ЛЭ путем
исключения дублирования схем формирования логической функции.
Схема такого КМОП базового ЛЭ [3], приведена на рис. 4.4а и получила на-
звание «псевдо N-МОП». В этом ЛЭ логическая функция формируется одним бло-
ком (D1 на N-МОП транзисторах VT1-VT2), а второй блок D2, содержащий толь-
ко один P-МОП транзистор VT3 с «заземленным» затвором, выполняет только
функцию источника тока заряда емкости нагрузки. Такой прием позволил сокра-
тить число компонентов в ЛЭ до N+1 в N-входовом ЛЭ с функцией ИЛИ-НЕ и в
2 раза уменьшить входные емкости ЛЭ.
По сообщениям [4], время задержки t распространения сигнала для такого ЛЭ
ниже, чем для КМОП ЛЭ стандартной структуры, что отражено графиком зависи-
мости среднего времени задержки t от числа нагрузок 7V, приведенном на рис. 4.46,
где 1 — зависимость среднего времени задержки от нагрузки для базового КМОП
ЛЭ типа ЗИЛИ-НЕ; 2 — зависимость среднего времени задержки от нагрузки для
«псевдо N-МОП» ЛЭ типа ЗИЛИ-НЕ; 3 — зависимость среднего времени задержки
от нагрузки для симметричного КМОП ЛЭ типа ЗИЛИ-НЕ. Это уменьшение мож-
но объяснить двумя причинами:
1) одиночный нагрузочный транзистор обладает гораздо меньшей емкостью,
чем набор последовательно соединенных P-МОП транзисторов стандарт-
ного КМОП ЛЭ с функцией ИЛИ-НЕ;
2) нагрузочный компонент данного ЛЭ постоянно включен, в то время как в
стандартном КМОП ЛЭ блок P-МОП транзисторов функционирует в клю-
чевом режиме.
Рис. 4.4. Схема (а) статического КМОП ЛЭ типа «псевдо N-МОП» и сравнитель-
ные зависимости среднего времени задержки статических КМОП ЛЭ раз-
личных типов от числа нагрузок N (б)
Выходное напряжение высокого уровня UOff ~ Ucc. Тем не менее, поскольку
транзистор VT3 постоянно включен, то ЛЭ, обладает повышенным выходным на-
пряжением низкого уровня U0L. Для того, чтобы обеспечить нормальное функци-
онирование цепи таких ЛЭ обычно руководствуются правилом: Uol < U1^ что обес-
печивается соответствующим подбором размеров N-МОП и P-МОП транзисто-
ров VT1-VT3: (W/L)p/(JV/L)n =А, где Л — постоянная величина.
В сравнении со стандартной схемой КМОП ЛЭ такая схема имеет следующие
недостатки:
а) наличие статической мощности потребления 2*^ в статическом состоя-
нии низкого уровня. Этот недостаток связан с тем, что P-МОП транзистор
VT3 постоянно включен, поэтому при подаче хотя бы на один из выходов X
ЛЭ сигнала высокого уровня в цепи питания будет протекать статический
ток потребления Fccl)
б) пониженный порог переключения ЛЭ Ur приводящий к асимметрии во
временах задержки переключения tpLH, tpHL. Этот недостаток связан с тем,
что для обеспечения требуемых значений напряжения U0L размер Р-МОП
транзистора VT3 Ж выполняют значительно меньшим размера Wn N-МОП
транзисторов VT1 и VT2, что понижает порог переключения
Глава 4. Схемотехника цифровых БИС на комплементарных
МОП-транзисторах
в) зависимость быстродействия ЛЭ от комбинации входных сигналов. Этот
недостаток связан с тем, что постоянно включенный нагрузочный Р-МОП
транзистор VT3 имеет постоянный выходной ток 1О1Г Поэтому выходное со-
противление ЛЭ в открытом состоянии будет зависеть от числа включен-
ных N-МОП транзисторов VT1 и VT2 и будет тем меньше, чем больше чис-
ло включенных N-МОП транзисторов. Вследствие этого время задержки
переключения t будет снижаться пропорционально числу одновременно
переключаемых транзисторов VT1 и VT2.
Статические КМОП ЛЭ с симметричной структурой. Одной из попыток умень-
шения зависимости быстродействия КМОП ЛЭ от комбинации входных сигналов
являлась разработка КМОП ЛЭ «симметричной» структуры [4]. Основная электри-
ческая схема такого ЛЭ, выполняющего функцию ИЛИ-HE, приведена на рис. 4.5tz,
из которого видно, что нагрузочный блок D2 P-МОП транзисторов VT3 и VT4 име-
ет электрическую схему, симметричную блоку D1 N-МОП транзисторов VT1 и VT2.
Поэтому каждому N-МОП транзистору, формирующему логическую функцию, со-
ответствует один P-МОП нагрузочный транзистор. Вследствие этого при переклю-
чении одного N-МОП транзистора блока D1 перезаряд выходной емкости будет
обеспечиваться одним P-МОП транзистором. При переключении двух N-МОП
транзисторов перезаряд выходной емкости будет осуществляться двойным током
за счет двух нагрузочных P-МОП транзисторов и т.д.
Рис. 4.5. Электрические схемы симметричных КМОП ЛЭ: стандартного (я), с уп-
равляемыми цепями заряда (разряда) (5), с ускоряющими цепями (в)
4.1. Базовые логические элементы цифровых КМОП БИС
Поэтому можно сделать заключение о более высоком быстродействии «сим-
метричного» КМОП ЛЭ в сравнении с «псевдо N-МОП» ЛЭ. В таком ЛЭ также
необходимо обеспечить соответствующие размеры Р- и N-МОП транзисторов для
обеспечения соответствующего выходного напряжения низкого уровня U0I\
(W/L)J(W/L\=A/(N- 7); U0L < U"r
(4.П)
где N — число параллельно включенных N- и P-МОП транзисторов в ЛЭ.
Однако в [4] экспериментально установлено, что структура «симметричного»
типа не дает существенного выигрыша по быстродействию в сравнении с «псевдо
N-МОП» ЛЭ, что отражено на рис. 4А6 (кривая 3). Кроме того, при наличии хотя
бы на двух выходах ЛЭ комбинации противоположных уровней сигналов в цепи
питания также будет протекать статический ток потребления 1ССС[, отсутствую-
щий у стандартных КМОП ЛЭ. Вследствие указанных причин ЛЭ подобного типа
практического применения не получили. Более перспективным методом устра-
нения зависимости быстродействия ЛЭ от комбинации входных сигналов, не
увеличивающим статическую мощность потребления 7*^ КМОП ЛЭ, является
создание дополнительных управляемых цепей заряда (разряда) емкости нагруз-
ки, преобразующих стандартную схему КМОП ЛЭ в структуру симметричного
типа.
Рассмотрим функционирование стандартного КМОП ЛЭ с функцией 2ИЛИ-НЕ,
схема которого приведена на рис. 4.3. Допустим, на вход XI подан сигнал низкого
уровня, на вход Х2 — сигнал высокого уровня. При этом на выходе Уустановится
низкий уровень сигнала. Так как транзистор VT4 открыт, то на стоке транзистора
VT3 установится потенциал UVT3H ~ Ucc Поэтому при подаче на вход Х2 сигнала
низкого уровня и переключении ЛЭ в состояние высокого уровня изменение вы-
ходного сигнала начнется через время 7 определяемое задержкой переключе-
ния только одного транзистора VT3. В случае противоположной комбинации вход-
ных сигналов (XI — высокий уровень, Х2 — низкий уровень) транзистор VT4 будет
закрыт, вследствие чего, несмотря на низкий уровень напряжения на затворе тран-
зистора VT3, он тоже будет закрыт. Поэтому при подаче низкого уровня сигнала
на вход XI откроется транзистор VT4, после чего начнется процесс отпирания тран-
зистора VT3. Вследствие этого изменение выходного сигнала ЛЭ будет определять-
ся задержкой переключения двух P-МОП транзисторов VT3, VT4 и будет в 2 раза
выше, чем в первом случае, те. примерно 2tp0.
Для устранения этого недостатка можно использовать электрическую схему ЛЭ,
выполняющую функцию 2ИЛИ-НЕ, с дополнительной управляемой цепью, при-
веденную на рис. 4.55 [5]. Схема отличается наличием двух дополнительных Р-МОП
транзисторов VT5 и VT6 в блоке D2, соединенных параллельно основной цепи тран-
зисторов VT3 и VT4. Вследствие этого при комбинации сигналов на входах XI = L,
Х2 = Ни переключении сигнала на входе Х2 в состояние низкого уровня емкость
нагрузки будет заряжаться по более быстрой цепи транзисторов VT5, VT6, так как
за счет низкого уровня напряжения на затворе транзистор VT5 со входа XI предва-
рительно открыт. При комбинации сигналов на входах Xl=H,X2 = Lw переключе-
нии сигнала на входе XI в состоянии низкого уровня емкость нагрузки будет заря-
Глава 4. Схемотехника цифровых БИС на комплементарных
МОП-транзисторах
жаться по другой быстрой цепи транзисторов VT3, VT4 в которой транзистор VT4
предварительно открыт за счет низкого уровня напряжения на входе Х2. Таким об-
разом, время задержки выключения ЛЭ будет одним и тем же для разных комбина-
ций входных сигналов.
Аналогичная схема с ускоряющими цепями может быть сформирована и для
ЛЭ с функцией 2И-НЕ. Электрическая схема такого ЛЭ приведена на рис. 4.5<?.
При изменении логической функции число дополнительных параллельных це-
пей увеличивается пропорционально числу последовательно соединенных МОП-
транзисторов в зарядной (разрядной) цепи. Например, для ЛЭ с функцией ЗИ-НЕ
в блок D1 вводится две параллельных цепи, N-МОП транзисторов 4И-НЕ — три
цепи и т.д.
КМОП статические ЛЭ с дифференциальной структурой. Одним из известных
схемотехнических приемов, позволяющих расширить функциональные возмож-
ности КМОП ЛЭ и улучшить динамические характеристики, является использо-
вание в КМОП ЛЭ дифференциальной структуры. Комплементарные КМОП ЛЭ
такого типа получили название комплементарной дифференциальной каскодно-
потенциальной логики (ДКПЛ) — differetial cascode voltage switch (DCVS) logic [6]
и характеризуются помимо вышеперечисленных достоинств внутренней способ-
ностью к самотестированию. Такие схемы могут быть легко спроектированы с
помощью процедур, базирующихся на картах Карно, либо табличных методов.
Обобщенная структура ЛЭ ДКПЛ приведена на рис. 4.6 и включает два основных
блока: дифференциальную двоичную каскодно-потенциальную схему решений
(ДКПС) и схему нагрузки (СН).
Рис. 4.6. Обобщенная структура статического КМОП ЛЭ со структурой ДКПЛ
Блок ДКПС (рис. 4.7) должен удовлетворять следующим условиям: если вход-
ной вектор Х= (XI...Хп) — достоверный для переключательной функции Q(X),
тогда выход Q отключен от узла G, а выход Q связан с узлом G; если входой вектор
X = (XI...Хп) — ложный, тогда наблюдается обратная ситуация.
4.1. Базовые логические элементы
Рис. 4.7. Схема блока ДКПС, выполняющая функцию сумматора
Рис. 4.8. Базовая электрическая схема статического КМОП ЛЭ с дифференциаль-
ной структурой
Электрическая схема блока ДКПС, выполняющая функцию сумматора, при-
ведена на рис. 4.7 и может быть спроектирована с помощью карт Карно. В каче-
стве схем нагрузки могут быть использованы несколько вариантов. На рис. 4.8
приведена базовая схема ЛЭ ДКПЛ, в качестве нагрузки у которой применяют
простейшую схему триггерной ячейки на транзисторах VT3, VT4. В зависимости
от состояния входов XI...Хп, XI...Хп блок ДКПС устанавливает на одном из выхо-
дов Q либо Q низкий уровень напряжения. Под действием этого уровня триггер-
ная ячейка на P-МОП транзисторах VT3 и VT4 регенеративно устанавливает на
выходах Q, Q уровни напряжений Ucc и О V либо наоборот. Вследствие этого вы-
ходные уровни напряжений составят:
(4.12)
Глава 4. Схемотехника цифровых БИС на комплементарных
МОП-транзисторах
а логический перепад напряжений на выходе:
\иТ~ исс.
(4.13)
В цепи питания ЛЭ ток 1ССпротекает только при переключении, а при устано-
вившихся состояниях блока ДКПС и схемы нагрузки СН ток потребления Fcc ЛЭ
отсутствует. Поскольку переключение схемы нагрузки в ЛЭ осуществляется бло-
ком ДКПС низким уровнем сигнала, то для устойчивого переключения ЛЭ N-МОП
транзисторы блока ДКПС должны быть способны коммутировать токи стока Р-МОП
транзисторов VT3, VT4 нагрузочной схемы. Вследствие этого необходим соответству-
ющий подбор размеров P-МОП транзисторов VT3 и VT4 схемы нагрузки и N-МОП
транзисторов блока ДКПС. При этом, так как существует промежуток времени,
когда одни P-МОП транзистор схемы нагрузки и цепь N-МОП транзисторов блока
ДКПС открыты, для такого ЛЭ характерен высокий уровень помех в цепи пита-
ния Ucc.
Поскольку ЛЭ ДКП имеет большой логический перепад напряжений Д UT на
выходе, ограничивающий быстродействие ЛЭ, была предложена усовершенство-
ванная электрическая схема ЛЭ ДКПЛ с ограничением выходных уровней [7, 8].
Эта схема получила название КМОП дифференциальной логики со «смещенны-
ми» уровнями (ДЛСУ) — CMOS differential split-level logic (DSL) и отличается от
базовой схемы нагрузкой. Базовая электрическая схема, поясняющая принцип
работы ЛЭ ДЛСУ, приведена на рис. 4.9а и содержит в нагрузочной схеме два до-
полнительных N-МОП транзистора VT5 и VT6 с затворами, подключенными к
эталонному источнику напряжения +С7Л. Значения напряжения эталонного ис-
точника, обеспечивающее оптимальное быстродействие:
UR ~ 0,5Ucc/2 + U?.
(4.14)
Затворы P-МОП нагрузочных транзисторов VT3, VT4 подключены не к вхо-
дам, как в базовой схеме ДКПЛ, а к истокам дополнительных N-МОП транзисто-
ров VT5 и VT6.
Рис. 4.9. Схемы статического КМОП ЛЭ с дифференциальной структурой и «сме-
щенными» уровнями (ДЛСУ)
Допустим, на вход X ЛЭ подан низкий уровень сигнала, а на X — высокий.
Тогда в узле F установится высокий уровень напряжения, а узле F— низкий. Так как
напряжение высокого уровня в узлах F, F ограничивается дополнительными тран-
зисторами VT5 и VT6, то напряжение в узле F: UF~ ®,5UCC. Однако, поскольку такой
уровень UF не обеспечивает закрытого состояния нагрузочного P-МОП транзистора
VT4, в узле F установится промежуточный уровень напряжения U- ~ 100 мВ, а его
открытое состояние вызывает появление статического тока потребления Iесс.
Высокий уровень напряжения в узле /’приводит к запиранию N-МОП тран-
зистора VT5, а низкий уровень в узле F — к отпиранию нагрузочного P-МОП тран-
зистора VT3, поэтому на выходе Q установится выходное напряжение высокого
уровня U0H~ исс.
Низкий уровень напряжения в узле /’приведет к отпиранию дополнительно-
го транзистора VT6, и на выходе Q установится низкий уровень выходного напря-
жения U0L со значением, определяемым размерами транзисторами VT2, VT4, VT6.
Максимальный логический перепад напряжений:
в узлах Ри F AUF’F ~Q,5UCC;
на выходах Q и Q ~ Ucc.
Это позволяет уменьшить ширину затворов N-МОП транзисторов VT1 и VT2
блока ДКПС и снизить влияние эффекта «горячих» электронов на функциониро-
вание ЛЭ. Кроме того, с целью сокращения задержки сигналов на межсоедине-
ниях предпочтительно использовать эти узлы F, F в качестве входов и выходов.
Реконфигурированная таким образом схема ЛЭ ДЛСУ приведена на рис. 4.9^.
В качестве входов ЛЭ X, X используются истоки N-МОП транзисторов VT5 и VT6,
ограничивающих уровни сигналов в нагрузке. Выходы ЛЭ образованы открыты-
ми стоками N-МОП транзисторов VT1 и VT2 блока ДКПС. Уровни внутренних
сигналов этой схемы (в узлах А, А) соответствуют уровням сигналов в узлах F и
F схемы на рис. 4.9л. В качестве генератора опорного напряжения UR ЛЭ можно
использовать схему, приведенную на рис. 4.9в, которая обеспечивает необходи-
мое значение напряжения UR. Сравнительные расчетные характеристики КМОП
ЛЭ с дифференциальной структурой на примере схемы полного одноразрядного
сумматора приведены в табл. 4.1, однако действительные преимущества этих схем
меньше, что отмечено в [7]. Это связано с тем, что ЛЭ ДКПЛ и ДЛСУ имеют в
качестве нагрузки регенеративную триггерную схему на P-МОП транзисторах VT3
и VT4. Поэтому максимальное быстродействие этой схемы достигается при не-
большой ширине P-МОП транзисторов VT3 и VT4. А это в свою очередь ухудшает
время выключения tpLH ЛЭ. Кроме того, недостатком ЛЭ ДЛСУ является наличие
статической мощности потребления
С целью устранения этих недостатков был предложен новый тип дифференци-
ального КМОП ЛЭ: комплементарная логика на проходных транзисторах (КЛПТ) —
complementary pass-transistor logic (CPL) [9]. Основной концепцией этого ЛЭ являет-
ся организация логической цепи на N-МОП «проходных» транзисторах и устране-
ние триггерной нагрузочной схемы, как показано на рис. 4.10. Логический элемент
КЛПТ содержит комплементарные входы Л, Л, В, В логическое устройство.
Глава 4. Схемотехника цифровых БИС на комплементарных
МОП-транзисторах
Таблица 4.1. Сравнительные характеристики полного сумматора на КМОП ЛЭ
с дифференциальной структурой [7]
Тип ЛЭ Емкость Число Р-МОП/ N-МОП транзис- торов Макси- мальное время задержки сигнала, нс Мощность рассеяния на макси- мальной частоте, мВт Фактор качества (нормали- зованный)
Входная ф Выходная ф
Стандартный статический КМОП 155 155 15/15 20 0,58 1,0
Статический ДКПЛ 85 85 4/18 22 1,01 2,11
Статический ДЛСУ 85 85 4/22 14 1,35 1,63
Входы
Рис. 4.10. Схема статической дифференциальной КМОП логики на «проходных»
транзисторах (КЛПТ)
ЛУ на «проходных» транзисторах VT5-VT8 с парафазными выходами и выход-
ную схему ВС (инверторы D1 и D2 на транзисторах VT1-VT4). При этом «проход-
ные» VT5-VT8 транзисторы исполняют функцию компонентов заряда/разряда
выходной емкости логической цепи, что позволяет устранить в выходной схеме
триггерную нагрузку СП и полностью использовать преимущества дифференци-
альной структуры. Поскольку напряжение высокого уровня U0H на выходах сети
«проходных» транзисторов VT5-VT8 понижено на значение порогового напряже-
ния UlT «проходных» транзисторов, необходим сдвиг уровня, который обеспечи-
вается выходными инверторами D1 и D2.
Схема нагрузки СН на P-МОП транзисторах VT9 и VT10 позволяет снизить
мощность потребления Рсс. В этом случае ширина P-МОП транзисторов VT9 и VT10
может быть минимальной. Логические функции в ЛУ могут быть сформированы
комбинацией четырех базовых логических модулей: И (И-НЕ), ИЛИ (ИЛИ-НЕ),
Исключающее ИЛИ (Исключающее ИЛИ-HE) и Монтажное И (И-НЕ), электри-
ческие схемы которых приведены на рис. 4.11я—г. Так, в схеме, приведенной на
4.1. Базовые логические элементы цифровых КМОП БИС
рис. 4.10, ЛЭ выполняет функцию И (И-НЕ) от двух переменных А и В. Отличи-
тельной чертой ЛЭ КЛПТ является наличие простых выгодных двухтранзиторных
схем D1 и D2.
Рис. 4.11. Электрические схемы базовых логических модулей ЛЭ КЛПТ: И/И-НЕ (а);
ИЛИ/ИЛИ-НЕ (6); исключающее ИЛИ (<?); монтажное И/И=НЕ (г)
Поскольку инверторы D1 и D2 не всегда необходимы для ЛЭ, их можно ис-
ключить из цепи и соединять последовательно несколько логических устройств,
что позволяет сократить длину цепи и улучшить быстродействие. Сравнительные
расчетные характеристики ЛЭ КЛПТ при их использовании в схеме полного од-
норазрядного сумматора приведены в табл. 4.2.
Существенным недостатком ЛЭ КЛПТ является ограничение по числу после-
довательно соединяемых «проходных» N-МОП транзисторов, что связано с пони-
жением выходного напряжения высокого уровня на выходе логического устрой-
ства ЛУ. Устранить это ограничение возможно при использовании усовершенство-
ванной модификации ЛЭ КЛПТ, получившей название комплементарной логики
на «проходных» транзисторах с сокращенным логическим перепадом (КЛСП) —
complementary reduced-swing CMOS logic (CRSL) [10]. Функционирование такого
ЛЭ поясняется электрической схемой, приведенной на рис. 4.12 и выполняющей
функцию трехвходового сумматора. Схема отличается наличием входного буфера
ВБ, содержащего инверторы, выполненные с целью повышения быстродействия
на N-МОП транзисторах VT13-VT16, и измененной выходной схемой ВС, содер-
жащей два дополнительных n-МОП транзистора VT1, VT2. При подаче на вход Л,
например, сигнала высокого уровня, на вход Л_низкого, в узле F установится
высокий уровень сигнала UF~ Ucc — UnT, а в узле F — низкий UF~ 0.
Таблица 4.2. Сравнительные характеристики полного сумматора на КМОП ЛЭ на «проходных»
транзисторах [9]
Тип ЛЭ Общее число транзисторов Площадь на кристалле, мкм2 Время задержки сигнала, нс Мощность на 100 МГц, мВт
Стандартный статический КМОП 40 4730 0,63 1,2
КЛПТ 28 4218 0,26 0,86
Глава 4. Схемотехника цифровых БИС на комплементарных
МОП-транзисторах
Рис. 4.12. Схема статической дифференциальной КМОП логики на «проходных»
транзисторах с сокращенным логическим перепадом напряжений и фун-
кцией трехвходового сумматора
При соответствующей комбинации сигналов на входах В, В, С, С, открывающей
последовательные цепи проходных транзисторов, в узле G должен установиться сиг-
нал высокого уровня, отличающийся от уровня сигнала в узле F\U-=UF —NU”, где
N — число последовательно соединенных «проходных» транзисторов.
Однако за счет дополнительного п-МОП транзистора VT 1 и открытого Р-МОП
транзистора VT3, включенных параллельно цепи «проходных» транзисторов, в узле
G установится уровень U- « UCC-UF. При этом такой уровень напряжения в узле
U- может привести к отпиранию и второго P-МОП транзистора VT4 и появле-
нию статического тока потребления Fcc. Вследствие этого необходим соответству-
ющий подбор размеров транзисторов выходной схемы VT1-VT4. Однако при ус-
ловии UnT < UPT можно обеспечить закрытый режим P-МОП транзистора VT2 и
снизить статический ток потребления Fcc Использование ЛЭ такой конфигура-
ции особенно эффективно в последовательных высокоскоростных функциональ-
ных устройствах, таких как умножители и сумматоры.
Многовыходные статические КМОП ЛЭ. Перспективным методом, использу-
емым в схемотехнике КМОП БИС, является применение технических решений
высокоскоростной биполярной схемотехники. Одним из таких решений являет-
ся предложенное в [11].
ЛЭ КМОП многостоковой логики (КМЛ) — CMOS multidrain logic (MDL),
базовая структура которого заимствована из И2Л-схемотехники. Такой ЛЭ содер-
4.1. Базовые логические элементы
жит два МОП транзистора, первый из которых (многостоковый) используется для
формирования логических функций, а второй используется в качестве источника
тока для заряда входной/выходной емкости ЛЭ и обеспечения требуемых уровней
входных/выходных сигналов. При этом, поскольку в КМОП схемотехнике исполь-
зуют два типа МОП транзисторов, возможны четыре базовых конфигурации элек-
трических схем КМЛ ЛЭ, приведенных на рис. 4.13а—г и получивших обозначе-
ния PN, NP, РР и NN-типа. Рассмотрим функционирование ЛЭ такого типа на
примере электрической цепи, содержащей три ЛЭ D1-D3 типа PN и приведенной
на рис. 4.14а. Если многостоковый транзистор VT1-2 предшествующего ЛЭ D2
включен, то напряжение на входе ЛЭ D1 (затворе транзистора VT1-1) формирует-
ся P-МОП транзистором VT2-1. При UIH = Ucc> UVTX~ir транзистор VT1-1 включен
и на выходе ЛЭ D1 формируется выходное напряжение низкого уровня:
u0L = {R[ucc -t/7,-1)-K2-3|-[(^t/cc-RU™ - |t/72-31)2 -
-27/ccприU0L >U™;
U0L = ucc - U™ - [K - U™~' j2 - (ucc - U™)/ 7?]/2,
при[/ол <U?2~3,
где R = ^/L)„C^]/^/L)pCl] - некоторая постоянная.
(4.15)
Как следует из приведенных формул, значение выходного напряжения U0L
определяется размерами транзисторов VT1-1 и VT2-3. При низком уровне сигна-
ла на входе ЛЭ DI: = С/°2/£ — N-МОП транзистор VT1-1 закрыт и на
выходе ЛЭ D1 устанавливается выходное напряжение высокого уровня: U0H ~ Ucc.
ov Z1 Z2
в)
Рис. 4.13. Схемы базовых ЛЭ статической КМОП многостоковой логики: PN-типа (а),
NP-типа (б), РР-типа (<?), NN-типа (г)
Рис. 4.14. Схемы цепи ЛЭ КМЛ P-N-типа (а) и передаточные характеристики ЛЭ (б)
Передаточная характеристика ЛЭ D1 для разных значений постоянной R приве-
дена на рис. 4.146. Помехоустойчивость ЛЭ:
Щ = и"'-' + К - иг~3)/(л2 + RT - US2-,
MJ-T = исс - и"'-' -\u"2~3\/r- (2А - l)(t/2c - 2UCC |^72-3|)/[a(3A - l)1/2j (4-16)
из чего следует, что она ниже, чем для стандартных статических КМОП ЛЭ и за-
висит от соотношения размеров N-МОП и P-МОП транзисторов VT1-1 и VT2-3.
Быстродействие ЛЭ КМЛ в значительной степени определяется структурны-
ми параметрами МОП-транзисторов VT1-1 и VT1-2. Так как P-МОП транзистор
используется в качестве источника тока, то для ускорения включения его разме-
ры должны быть возможно большими. Однако при этом повышается значение
выходного напряжения низкого уровня U0L и ухудшается помехозащищенность
\U+~r Одновременно увеличенный ток стока P-МОП транзистора VT2-3 ухуд-
шает длительность включения N-МОП транзистора VT1-1. Поэтому быстродей-
ствие ЛЭ и необходимое соотношение размеров P-МОП и N-МОП транзисторов
определяют с помощью методов оптимизации. Так, как P-МОП транзистор по-
стоянно включен, то ЛЭ такого типа при низком уровне сигнала на входе ЛЭ име-
ет статическую мощность потребления что является существенным недо-
статком в сравнении со стандартными статическими КМОП ЛЭ.
Формирование логических функций с помощью КМЛ ЛЭ осуществляется
«монтажным» объединением выходов ЛЭ. Пример формирования схемы, вы-
полняющей логические функции ИЛИ (ИЛИ-HE), показан на рис. 4.15. Как
следует из рисунка, структура ЛЭ КМЛ аналогична структуре ЛЭ типа «псевдо
N-МОП», в которой N-МОП транзистор VT1 — одностоковый. Однако из-за мно-
говыходовой структуры ЛЭ КМЛ имеют значительно более высокие функцио-
нальные возможности и позволяют реализовать более высокоплотные скорост-
ные ИС.
Сравнительные характеристики КМЛ ЛЭ по функциональным возможнос-
тям и электрическим параметрам приведены в табл. 4.3, 4.4.
Сравнивая варианты электрических схем базовых ЛЭ КМЛ, приведенных
на рис. 4.13л—г, можно сделать заключение, что ЛЭ типа PN допускают после-
довательное соединение в логическую цепь, также как и ЛЭ типа NP. Однако
нагрузка ЛЭ типа PN элементами типа NP и наоборот недопустима, посколь-
ку при этом отсутствуют цепи заряда/разряда для источников тока ЛЭ. Для
функционирования ЛЭ типа РР и NN в последовательной цепи по этой же при-
чине необходимо последовательное чередование ЛЭ типа PN и NP. Многосто-
ковая логика ЛЭ допускает прямое управление стандартными КМОП ЛЭ, что
позволяет совмещать их на одном кристалле и обеспечивать удовлетворение
противоречивых требований различных функциональных блоков БИС. Для та-
кого согласования в каждый из выходных узлов КМЛ ЛЭ необходимо ввести
источник тока на основе P-МОП либо N-МОП транзистора (в зависимости от
типа ЛЭ).
Рис. 4.15. Пример формирования схемы, выполняющей функции ИЛИ/ИЛИ-НЕ
на основе КМЛ ЛЭ
Таблица 4.3. Сравнительные характеристики ЛЭ по функциональным возможностям
Тип ЛЭ Нормализованная площадь ЛЭ
Инвертор 2И-НЕ 2ИЛИ-НЕ Исключающее ИЛИ
Стандартный КМОП 1,0 1,0 1,0 1,0
PN-КМЛ 1,42 0,62 0,84 0,57
«Псевдо N-МОП» 1,42 0,85 0,84 0,60
Таблица 4.4. Сравнительные характеристики статических КМОП ЛЭ по быстродействию
Тип ЛЭ Нормализованное время задержки
Инвертор ЗИ-НЕ ЗИЛИ-НЕ
Стандартный КМОП 1,59 2,44 3,47
PN-КМЛ 1,0 1,0 1,0
«Псевдо N-МОП» 1,0 2,35 0,97
Глава 4. Схемотехника цифровых БИС на комплементарных
МОП-транзисторах
Рис. 4.16. Схема многовходного статического КМОП ЛЭ многостоковой логики
В отличие от стандартных КМЛ ЛЭ представляют одновходовую структуру,
что обуславливает ее более низкие функциональные возможности. В [ 12] был пред-
ложен новый тип КМЛ ЛЭ, в котором расширение функциональных возможнос-
тей достигается созданием нескольких дополнительных электрически изолиро-
ванных входов. Электрическая схема такого ЛЭ типа PN приведена на рис. 4.16 и
включает многозатворный многостоковый N-МОП транзистор VT1 и несколько
P-МОП транзисторов VT2-VTN, выполняющих функции генераторов напряже-
ния смещения затворов транзисторов VT1. Допустим на входы XI...XN подан низ-
кий уровень сигнала, тогда выходы К/...J^ будут находиться в закрытом состоя-
нии и на них устанавливается сигнал высокого уровня, определяемый нагрузкой.
При подаче хотя бы на одни из входов X1...XN высокого уровня сигнала через один
из транзисторов VT2-VTN между истоком и одним из стоков, соответствующих
затвору XI ...^образуется проводящий канал.
Однако, поскольку другие каналы, управляемые другими затворами транзис-
торами VT1 будут закрыты, то на выходах Y1...YN сохранится высокий уровень
сигнала. Полностью все каналы в N-МОП транзистора VT1 будут открыты при
высоком уровне сигнала на всех входахХ1...Х^ в результате чего на выходах Yl... YN
установится низкий уровень сигнала. Таким образом, данный ЛЭ помимо раз-
множения выходного сигнала с инверсией по изолированным выходам Yl ...YN
выполняет функцию И от входных переменных Y1...Y^
Yl = XxX2...Xn;Y2 = XxX2...Xn'YN = X,X2...XN.
Аналогичного расширения функциональных возможностей путем формиро-
вания многовходовой структуры можно достичь за счет объединения ключевых
МОП транзисторов в каскадную либо стековую цепь [11]. Такие ЛЭ получили на-
звание каскадных комплементарных многостоковых ЛЭ (К2МЛ), а пример элек-
трической схемы ЛЭ на основе N-МОП транзисторов приведен на рис. 4.17л;
P-МОП транзисторов — рис. 4.17& В этом случае ЛЭ также выполняет функцию И
входных переменных с последующим инвертированием и размножением выходно-
го сигнала. Однако дополнительным свойством К2МЛ ЛЭ является то, что он по-
зволяет в последовательной цепи МОП транзисторов формировать промежуточ-
4.1. Базовые логические элементы
ные функции. Например, в схеме, приведенной на рис. 4.17л, основная выполняе-
мая функция: (A + B)^B^C^D, а промежуточная дополнительная — (А + В^ВС.
Это позволяет сократить число компонентов БИС и повысить их плотность упа-
ковки. Для сохранения того же значения выходного сопротивления и быстродей-
ствия ЛЭ, что и МДЛ, размеры МОП транзисторов необходимо увеличивать про-
порционально длине цепи соединенных транзисторов.
Комплементарные МОП ЛЭ непороговой транзисторной логики. Известно, что при-
менение непороговых принципов функционирования в биполярной схемотехнике
позволяет достичь максимального быстродействия схем. В [13] была рассмотрена
возможность использования непороговых принципов функционирования в КМОП
ЛЭ. Базовая электрическая схема КМОП ЛЭ непороговой транзисторной логики,
называемой КНТЛ, приведена на рис. 4.18л и по своей конфигурации подобна бипо-
лярному аналогу. В схемотехнике КНТЛ возможна и реализация функции И-НЕ пу-
тем последовательного соединения нескольких N-МОП транзисторов, однако это
не дает преимуществ в быстродействии. Логический элемент содержит несколько па-
раллельно включенных N-МОП транзисторов VT1-hVT3, затворы которых образуют
входы ЛЭ. Стоки транзисторов VT14-VT3 подключены к нагрузочному P-МОП тран-
зистору VTP, истоки к нагрузочному N-МОП транзистору VTN, которые постоянно
включены, как делители напряжения питания +UCC, сокращающего логический пе-
репад напряжений \UT на выходе ЛЭ. Включенный в цепи истоков транзисторов
VT1-hVT3 N-МОП транзистор VTN приводит к появлению в схеме отрицательной
обратной связи, ухудшающей быстродействие ЛЭ. Для устранения этого эффекта в
узел А вводят дополнительную емкость, шунтирующую транзистор VTN на высокой
частоте. В схеме функцию емкости выполняет N-МОП транзистор VTC с объеди-
ненными стоком и истоком, подключенный к источнику питания +UCC.
a) б)
Рис. 4.17. Схемы статических КМОП ЛЭ стековой многостоковой логики на осно-
ве N-МОП (л) и P-МОП (б) транзисторов
Глава 4. Схемотехника цифровых БИС на комплементарных
МОП-транзисторах
Рис. 4.18. Основная электрическая схема статического КМОП ЛЭ непороговой
транзисторной логики (а) и его передаточная характеристика (б)
Типовая передаточная характеристика КНТЛ инвертора приведена на рис. 4.18d,
имеет плавный характер в переходной области, на ней отсутствует четко выражен-
ный порог переключения. При наложении передаточных характеристик двух КНТЛ
ЛЭ существует две точки пересечения, гарантирующие наличие двух различимых
устойчивых состояний и правильное логическое функционирование, поэтому та-
кие ЛЭ называют непороговыми. Логический перепад выходных напряжений Д1/г
находится в пределах 3,5 В при Ucc = 5 В и обеспечивает высокую помехозащищен-
ность КНТЛ схем.
Формулы для расчета времен задержки переключения tpLH, tpHL КНТЛ ЛЭ име-
ют сложный вид и неудобны для практического использования, поэтому в боль-
шинстве случаев расчет быстродействия проводят на ЭВМ с помощью известных
моделей.
При использовании параметров моделей МОП-транзисторов стандартных
КМОП ЛЭ расчет быстродействия КНТЛ ЛЭ, приведенный в [13], дает резуль-
таты, сведенные в табл. 4.3. Из таблицы следует, что при использовании ЛЭ типа
И-НЕ применение КНТЛ базиса не дает преимущества в быстродействии в сравне-
нии со стандартными КМОП ЛЭ даже при шунтирующей емкости CVTCS ~ 0,25 пФ.
Поэтому в качестве базовой в КНТЛ ЛЭ используется функция ИЛИ-HE, обеспе-
чивающая существенный выигрыш по быстродействию.
Схемы КНТЛ ЛЭ совместимы по уровням со стандартным КМОП ИЭ, что
позволяет совмещать их на одном кристалле БИС и использовать преимущества
обоих типов ЛЭ.
Так как нагрузочные транзисторы VTN, VTP имеют фиксированные размеры,
а общая проводимость блока параллельно соединенных транзисторов VTI может
изменяться в зависимости от кодовой комбинации на входах ЛЭ, то логический
перепад КНТЛ ЛЭ изменяется в зависимости от входной комбинации сигнала.
Для стабилизации выходных уровней сигналов и логического перепада в [ 14] пред-
ложено нагрузочные транзисторы VTN, VTP выполнять управляемыми уровнями
выходного сигнала ЛЭ.
Таблица 4.5. Нормализованные времена задержки переключения различных типов КНТЛ ЛЭ
Cs, пФ Инвертор 2ИЛИ-НЕ ЗИЛИ-НЕ 2И-НЕ ЗИ-НЕ
0 0,76 0,52 0,44 1,03 1,25
0,2 0,46 0,31 0,26 0,73 1,06
0,25 0,44 0,29 0,24 0,69 1,00
О+С'сс
Z
Рис. 4.19. Схема статического КМОП ЛЭ НТЛ со стабилизируемыми уровнями
выходного сигнала
Пример электрической схемы такого КНТЛ ЛЭ приведен на рис. 4.19 и отли-
чается тем, что затворнагрузочного транзистора VTN подключен не к источнику
питания, а к выходу F. В цепи стоков транзисторов VT1 введен блок стабилиза-
ции Z выходных уровней сигнала. В такой схеме изменение выходных уровней
будет приводить к изменению проводимости транзистора VTN и блокад и стаби-
лизации выходных уровней.
В сравнении со стандартами КМОП ЛЭ большинство рассмотренных ЛЭ имеет
значительно более высокое быстродействие. Однако их недостатком является на-
личие статических токов потребления, что предопределило широкое распрост-
ранение в цифровых БИС. Применение вышерассмотренных статических ЛЭ
базируется на оптимальном выборе совокупности параметров: мощность на ра-
бочей частоте / быстродействие и в первую очередь на высоких частотах, где мощ-
ность статических КМОП ЛЭ сравнима с мощностью потребления биполярных /
БИКМОП ЛЭ.
4.1.2. Базовые ЛЭ динамической КМОП логики
Базовые динамические КМОП ЛЭ. Предпосылкой появления динамических
КМОП ЛЭ явилась необходимость уменьшения площади, занимаемой на крис-
талле БИС, и оптимизации временных характеристик стандартных статических
КМОП ЛЭ. Для достижения этой цели была исключена информационная избы-
точность статических КМОП ЛЭ, связанная с тем, что в них выходной сигнал
формируется параллельно по двум комплементарным цепям: по цепи N-МОП
транзисторов и по цепи P-МОП транзисторов (рис. 4.3).
Глава 4. Схемотехника цифровых БИС на комплементарных
МОП-транзисторах
Рис. 4.20. Базовые структуры динамических КМОП ЛЭ n-типа (л) и p-типа (б) и
временная диаграмма работы динамического КМОП ЛЭ п-типа
На рис. 4.20л и б приведены базовые структуры динамических КМОП ЛЭ: пер-
вая — на основе логической схемы N-МОП транзисторов (рис. 4.20л), а вторая —
на основе логической схемы P-МОП транзисторов (рис. 4.206). Из рисунка вид-
но, что базовые динамические КМОП ЛЭ содержат только одну логическую схе-
му транзисторов и два дополнительных синхронизирующих транзистора VT1 и
VT2. Вследствие этого число транзисторов в N — входном ЛЭ снижается с 2N в
статических КМОП ЛЭ до N + 2 в динамических ЛЭ и уменьшается площадь,
занимаемая ЛЭ на кристалле БИС. Одновременно входные емкости ЛЭ уменьша-
ются в 2 раза, что улучшает динамические характеристики ЛЭ. Для динамических
ЛЭ следует различать две принципиально различимых (на примере рис. 4.20л) фазы
работы:
— фаза Т1 (C=«L») — фаза предварительного накопления заряда или предза-
ряда (рис. 4.20л). В этот период времени P-МОП транзистор VT2 является
проводящим, N-МОП транзистор VT1 закрыт, вследствии чего узел Узаря-
жается до напряжения U0Hблизкого к +UCCнезависимо от состояния п-МОП
логической схемы;
— фаза Т2 (С=«Н>) — фаза оценки (рис. 4.20л). В этот период времени Р-МОП
транзистор VT2 закрыт, N-МОП транзистор VT1 — открыт. В зависимости
от уровней сигналов на входах XI—логическая схема N-МОП транзис-
торов открыта либо закрыта. Вследствие этого узел F в течение времени t
разряжается до низкого уровня напряжения U0L, близкого к нулю 0 V, либо
сохраняет состояние высокого уровня напряжения U0H. По аналогичному
принципу осуществляется и функционирование динамических КМОП ЛЭ,
использующих логическую схему на P-МОП транзисторах (рис. 4.206). При-
меры электрических схем динамических КПОМ ЛЭ, реализующих функ-
цию 2И-НЕ и использующих логические схемы на транзисторах N-МОП и
P-МОП типа, приведены на рис. 4.21л и 6.
Быстродействие динамических КМОП ЛЭ определяется несколькими фак-
торами:
а) емкостью нагрузки, которая в 2 раза ниже, чем у стандартных КМОП ЛЭ;
б) топологической конфигурацией, которая образована последовательно/парал-
лельной цепью транзисторов одного типа проводимости и дополнительно
подключенными синхронизирующими P-МОП транзистором VT2 и N-МОП
транзистором VT 1;
в) пороговым напряжением переключения, которое в динамических КМОП
ЛЭ приблизительно равно пороговому напряжению N-МОП (P-МОП) тран-
зисторов, в то время как в статических КМОП ЛЭ оно приближается к {7сс/2.
Рис. 4.21. Примеры схем динамических КМОП ЛЭ п-типа (а) и p-типа (б), выпол-
няющих функцию 2И-НЕ
Динамические КМОП ЛЭ в установившихся состояниях фаз Т1 или Т2, также
как и статические КМОП ЛЭ, не потребляют мощности. Это связано с тем, что
синхронизирующие транзисторы VT1 и VT2 функционируют в противофазе, т.е.
когда один открыт, второй — закрыт и наоборот.
Вследствие этого в статических состояниях цепь протекания тока потребле-
ния отсутствует и мощность потребления ЛЭ незначительна. Несмотря на
очевидные достоинства применение динамических КМОП ЛЭ ограничивается
несколькими факторами.
Эффект гонки фронтов сигналов. На рис. 4.22я и б приведены последователь-
ные цепи их двух DI, D2 динамических КМОП ЛЭ и временные диаграммы сиг-
налов в точках цепи. Допустим, что в течение фазы предварительного заряда Т1
узлы Y1 и Y2 зарядились до уровня U0H ~ Ucc. При этом допустим, что N-МОП
логическая схема D1 полностью открыта, т.е. X1^XN = Н. Высокий уровень сиг-
нала на выходе Y1 схемы D1, попадая на затвор транзистора VT2-3, приведет к его
отпиранию, вследствие чего в узле А устанавливается уровень напряжения:
UA~UCC-U^2'3
(4.17)
При подаче высокого уровня сигнала на входы С1 и С2 и переходе цепи в фазу
Т2, синхронизирующие транзисторы VT1-1, VT2-1 переходят в открытое состоя-
ние, вследствие чего потенциал на их стоках падает. Падение потенциала на стоке
транзистора VT1-1 приводит к падению потенциала в узле Y1, которое стремится
закрыть транзистор VT2-3. Одновременно, падение потенциала в узле А (сток тран-
зистора VT1-2) поддерживает открытое состояние транзистора VT2-3. Величина
Глава 4. Схемотехника цифровых БИС на комплементарных
МОП-транзисторах
проводимости транзистора VT2-3 будет определяться разностью напряжений сиг-
налов в узлах Y1 и А, которая в свою очередь определяется длительностями фрон-
тов сигналов в узлах Y1 и А. В состоянии, когда тпг > т*ги Un_A > открытое
состояние транзистора VT2-3 приведет к тому, что часть заряда из емкости узла Y2
стекает в шину О V и на выходе Y2 установится ложный уровень выходного сигна-
ла кривая 1 (рис. 4.220. Поэтому для нормальной работы динамического ЛЭ не-
обходимо, чтобы UY1 _А < UVT1~3T, длительность разряда емкости узла Y1 была мень-
ше длительности разряда емкости узла А: тУ[г « т*хг
Такая ситуация обеспечит закрытое состояние транзистора VT2-3 в фазе Т2 и
сохранение напряжения UA (кривая 2) истинного сигнала на выходе Y2 (рис. 4.220.
Простейшим решением этой проблемы является использование дополнительных
тактовых сигналов. В этом случае процесс перехода в фазу Т2 схемы D2 по синх-
росигналу С2 задерживается на некоторое время ТО, в течение которого происхо-
дит установление сигналов XI на входе D2 схемы (рис. 4.220. После завершения
установки сигналов XI на синхровход С2 схемы D2 подается дополнительный син-
хроимпульс, переводящий его в фазу Т2.
Однако для этого метода характерны недостатки, такие как необходимость
генерации дополнительных тактовых сигналов, ограничение глубины гонки фрон-
тов сигналов. Поэтому для решения этой проблемы используют схемотехничес-
кие методы, основные из которых рассмотрены ниже.
Рис. 4.22. Схема последовательной цепи динамических КМОП ЛЭ (а) и времен-
ные диаграммы сигналов: в узлах цепи (б) и в узлах цепи при использова-
нии двух синхросигналов С1 и С2 (в)
Рис. 4.23. Схемы динамических КМОП ЛЭ п- и p-типа для работы при низкой ча-
стоте синхронизации
Проблема сохранения заряда в узлах накопления. Эта проблема связана с тем,
что в узловой точке накопления заряда Y (рис. 4.23а и б) при низкой частоте синх-
ронизации (или статическом функционировании) из-за наличия токов утечек ком-
понентов возможна потеря уровня потенциала. Такая ситуация может возникнуть
в случае, когда на синхровод С подан высокий уровень сигнала, а на входы XI—XN —
низкий уровень сигнала. При этом узел У переходит в третье состояние и потенци-
ал на нем определяется накопленным на его паразитной емкости зарядом. Поэтому
для низкой частоты функционирования ЛЭ в узел Yвключается постоянно откры-
тый транзистор с высоким выходным сопротивлением (P-МОП VT3 для ЛЭ п-типа
и N-МОП VT3 для ЛЭ p-типа), поддерживающий уровень потенциала в узле.
Проблема перераспределения заряда. Эта проблема связана с перераспределени-
ем заряда между паразитными емкостями N-МОП (либо P-МОП) транзисторов ло-
гической схемы. Сущность проблемы можно пояснить схемой на рис. 4.24а. Допу-
стим, что в течение фазы оценки на вход Х2 схемы подан низкий уровень напряже-
ния и транзистор VT2 закрыт, а напряжение на входе XI изменяет свое значение с
низкого уровня на высокий. При этом транзистор VT2-3 открывается, VT2-4 зак-
рывается и заряд, накопленный на емкости нагрузки CL перераспределяется между
емкостью CL и паразитной емкостью С узла А. Вследствие этого напряжение на
выходе Y2 снижается до уровня: ~ UccCL/(Cp + С£), что ухудшает помехозащи-
щенность и может нарушить функционирование цепи логических элементов.
Возможным решением этой проблемы является подключение к промежуточ-
ным узлам последовательной цепи N-МОП транзисторов дополнительных заряд-
ных транзисторов (транзистор VT2-6). Однако это увеличивает число компонентов
в ЛЭ и площадь, занимаемую ЛЭ на кристалле. Лучшим решением является ис-
пользование раздельного управления зарядным транзистором VT2-5 и разрядным
транзистором VT2-1. В то время как для оценки состояния разрядной транзистор
VT2-1 делает полный перепад напряжений от О V до Ucc, зарядный VT2-5 — только
частичный. Вследствие этого в фазе Т1 предварительного заряда зарядный транзи-
стор VT2-5 полностью включен, в фазе оценки Т2 — включен частично. Таким об-
разом, может быть обеспечен дополнительный ток для поддержания уровня напря-
жения в узле Y2 (рис. 4.24а) без использования дополнительных транзисторов.
Глава 4. Схемотехника цифровых БИС на комплементарных
МОП-транзисторах
Рис. 4.24. Схема динамических КМОП, поясняющая проблему перераспределения
заряда между паразитными емкостями N-МОП транзисторов (я) и пара-
зитными емкостями N-МОП транзисторов и емкостью связи (J)
Другой вариант перераспределения зарядов связан с перераспределением заряда
между емкостью связи CL и паразитными емкостями стока Сс и истока СИ N-МОП
транзистора VT2-2 и поясняется рис. 4.246 Допустим, в фазе Т1 узлы Y1 и Y2 заря-
дились до уровня U0H ~ Ucc и при переходе в фазу Т2 транзистор VT2-2 схемы D2
переходит в открытое состояние. При этом заряд, накопленный на емкости С£, пе-
рераспределяется между емкостью CL и емкостями Сс, С^ что приводит к сниже-
нию уровня напряжения в узле Y1, ухудшению помехозащищенности и возможно-
му нарушению функционирования.
Учитывая наличие существенных недостатков в базовой структуре динами-
ческих КМОП ЛЭ, был предложен ряд новых схемотехнических решений дина-
мических КМОП ЛЭ, в которых отмеченные недостатки отсутствуют.
Динамические КМОП ЛЭ типа «домино». Динамические КМОП ЛЭ типа «до-
мино» представляют собой усовершенствованный тип двухфазного динамичес-
кого КМОП. ЛЭ, тактируемого одной синхронизирующей последовательностью
сигналов [15]. Применение таких ЛЭ упрощает синхронизацию МП БИС и по-
зволяет более полно использовать динамические свойства ЛЭ. Основная элект-
рическая схема ЛЭ типа «домино» приведена на рис. 4.25 и отличается от базовой
схемы динамического ЛЭ наличием на выходе статического инвертора на транзи-
сторах VT3 и VT4. Вследствие этого число компонентов для N — входового ЛЭ
увеличивается до N + 4. В качестве выхода ЛЭ может быть использован только
выход инвертора У, а выход А N-МОП логической схемы подключают только ко
входу инвертора. Во время фазы Т1 предварительного заряда высокий уровень
напряжения на выходе А N-МОП логической схемы устанавливает выходной ин-
вертор в состоянии низкого уровня.
Рис. 4.25. Основная структурная схема динамической КМОП логики «домино»
Это приводит к тому, что во время фазы Т1 все входы ЛЭ, подключенные к
выходам ЛЭ «домино», находятся в состоянии низкого уровня, поэтому транзис-
торы нагрузочных N-МОП логических схем ЛЭ выключены. Следовательно, при
переходе в фазу Т2 предотвращается нежелательный разряд выходных узлов А и
формирование ложных уровней выходных напряжений в ЛЭ. Все узлы ЛЭ в фазе
Т2 делают только один переход и сохраняют установившийся уровень до следую-
щей фазы Т1 предварительного заряда. Поведение цепи ЛЭ, напоминающее по-
ведение ряда «домино», и обусловило название этого типа ЛЭ.
Функционирование базовой схемы динамического КМОП ЛЭ «домино» по-
ясняется на рис. 4.26, где приведена схема ЛЭ для наихудшего режима работы и
временные диаграммы (б) работы ЛЭ в фазе Т2.
а)
Рис. 4.26. Схема динамическая КМОП ЛЭ «домино» для наихудшего случая функ-
ционирования (а) и временные диаграммы напряжений в узлах схемы (б)
Глава 4. Схемотехника цифровых БИС на комплементарных
МОП-транзисторах
В фазе предварительного заряда Т1 при низком уровне напряжения на синх-
ровходе С паразитная емкость С1 узла А1 заряжается до уровня UA ~ Ucc через от-
крытый P-МОП транзистор VT2. При этом напряжение на выходе ЛЭ падает до
уровня ~ 0. Полагая, что рассматриваемый ЛЭ работает в последовательной
цепи аналогичных ЛЭ, на входе X будет находиться низкий уровень напряжения,
закрывающий N-МОП транзисторы VT5-VTN. При подаче на синхровход С вы-
сокого уровня напряжения ЛЭ переходит в фазу Т2, При этом допустим, что на-
пряжение на входе XЛЭ также переходит в высокий уровень.
Цепь последовательно соединенных транзисторов VT5-VTN открывается и па-
разитная емкость С1 начинает разряжаться через эту цепь. В начале режима рассасы-
вания заряда верхний транзистор VT5 работает в режиме насыщения, в то время как
остальные работают в линейной области до тех пор, пока напряжение UA не достиг-
нет значения ниже +UCC Выше этой точки все транзисторы VT5-VTN будут работать
в линейной области. При этом происходит перераспределение заряда между пара-
зитными емкостями С1 и С2, которое достигает насыщения (U^. Этот уровень со-
храняется до тех пор, пока все транзисторы VT5-VTN находятся в линейном режиме.
Транзистор VT5 действует как постоянный источник тока, разряжающий С7,
и напряжение UA1 изменяется линейно во времени. Задержку t выходного сигна-
ла Uo относительно входного Ц на уровне 0,5 Ucc обычно представляют состоящей
из трех компонентов:
tp ~ tp\ + tpi+ tpy>
(4.18)
где tpX — время, в течение которого p-МОП транзистор VT3 достигнет состояния про-
водимости. Это время зависит от первичного перераспределения заряда между С1 и
С2; t — время, в течение которого выходное напряжение Uo достигнет уровня 0,1 Ucc
после достижения состояния проводимости транзистора VT3. Это время определя-
ется первичным перераспределением заряда между С1 и С2, а также скоростью из-
менения напряжения в узле Al\ 13 — время, в течение которого выходное напряже-
ние Uo достигает уровня 0,5 U^. Это время определяется параметрами p-МОП тран-
зистора VT3, емкостью нагрузки CL и значением напряжения Ux.
Несмотря на популярность этого типа ЛЭ для них не разработана точная мо-
дель для определения времени задержки. Поэтому в процессе моделирования циф-
ровых БИС для определения оптимальных характеристик используются автома-
тизированные средства расчета времени задержки с использованием известных
моделей МОП-транзисторов [15].
Поскольку в ЛЭ существует один тип перехода: из состояния низкого уровня
в высокий, в любом из узлов схемы ЛЭ отсутствуют импульсные «просечки» сиг-
налов, поэтому все ЛЭ могут переключаться из фазы предварительного заряда Т1
в фазу Т2 по одному и тому же фронту синхросигнала С. Это упрощает синхрони-
зацию ЛЭ в БИС и позволяет более полно использовать динамические свойства
ЛЭ (в схеме отсутствует «мертвое» время между состоянием выхода одного ЛЭ и
функционированием следующего ЛЭ).
Поскольку фаза Т2 и отпирание логической схемы N-МОП транзисторов на-
ступают при отпирании нижнего синхронизирующего транзистора VT1, логичес-
кий элемент имеет порог переключения, близкий к пороговому напряжению тран-
зистора VT1. Так как на входе ЛЭ включен статический инвертор, то ЛЭ имеет вы-
ходные уровни сигналов, аналогичные статическим КМОП ЛЭ. Кроме того, этот
инвертор изолирует выход логической схемы (узел А1) от выхода Yи может обеспе-
чивать большие нагрузочные токи. Аналогично обычным динамическим КМОП
ЛЭ в схемах «домино» также отсутствует статическая мощность потребления
Основным недостатком динамических ЛЭ типа «домино» является то, что все
они являются неинвертирующими и не позволяют формировать полную систему
логических функций. Однако, так как ЛЭ типа «домино» совместимы со стандар-
тными статическими КМОП ЛЭ, то при формировании сложных логических схем
этот недостаток устраняют введением дополнительного инвертора.
В некоторых случаях в цифровых БИС возможно статическое или низкочас-
тотное функционирование динамических ЛЭ «домино». При этом происходит
потеря уровня потенциала в «плавающих» узлах схемы ЛЭ (такая ситуация возни-
кает в узле Л7, когда на синхровход С подан высокий уровень сигнала, а на входы
XI—XN низкий уровень). В этом случае в узел А1 вводят дополнительный постоянно
включенный P-МОП транзистор VT10, фиксирующий его потенциал (рис. 4.27а).
Возможен вариант схемы ЛЭ «домино», в которой зарядный транзистор VT2 ис-
ключают, а сохраняют постоянно включенный транзистор VT10. В такой схеме двух-
фазный режим работы обеспечивается нижним п-МОП транзистором VT1.
Недостатком КМОП ЛЭ «домино», как и в другой логики с некомплементар-
ной структурой схемы, является то, что он может генерировать только одну выход-
ную функцию (в то время как групповые функции часто реализуются в виде логи-
ческого дерева). Для устранения этого недостатка [16] была предложена схема КМОП
ЛЭ типа «домино» с множественными выходами. Сущность структуры поясняется
на схеме формирования сигнала переноса для сумматора (рис. 4.276). Основная
концепция ЛЭ заключается в том, что используются промежуточные функции ло-
гического дерева N-МОП транзисторов, оберегая тем самым схему от расщепле-
ния. Поскольку общая экономия в числе компонентов зависит от уменьшения числа
расщеплений, то действительное преимущество этого ЛЭ «домино» зависит от ре-
курсивности реализуемых логических функций и особенно высоко в схемах АЛУ и
сумматоров. Поскольку промежуточные узлы логического дерева дополнительно
заряжаются (P-МОП транзистор VT2 на рис. 4.276), то такие схемы в сравнении с обыч-
ными ЛЭ «домино» обладают улучшенными динамическими характеристиками.
Динамические КМОП ЛЭ с предварительным зарядом. В динамических КМОП
блоках нет проблемы «гонки» сигналов, если в течение фаз каждый из входов ЛЭ
сохраняет стабильное состояние. Для этого на выходах динамических ЛЭ могут быть
установлены динамические элементы памяти. Логические элементы такого типа назы-
вают динамической КМОП логикой с предварительным зарядом [17]. Схемы ЛЭ такого
типа при использовании логических блоков п- и p-типа приведены на рис. 4.28а и 6.
При подаче низкого уровня сигнала на синхровход схемы ЛЭ n-типа транзистор VT1
закрыт, VT2 открыт и на выходе А N-МОП логической схемы через транзистор VT2
независимо от логического состояния входов XI—XN устанавливается высокий уро-
вень сигнала. Этот уровень, попадая на затворы транзисторов VT3 и VT5 элемента
памяти, первый из них открывает, а второй удерживает в закрытом состоянии.
Глава 4. Схемотехника цифровых БИС на комплементарных
МОП-транзисторах
Рис. 4.27. Усовершенствованные электрические схемы динамических КМОП ЛЭ
«домино» для функционирования на низкой частоте синхронизации (а)
и с множественными выходами (б)
Рис. 4.28. Схемы динамических КМОП ЛЭ п-типа (а) и p-типа (б) с предваритель-
ным зарядом и временные диаграммы их работы (в)
Однако, поскольку на затворе синхронизирующего транзистора VT4 элемента
памяти находится низкий уровень сигнала, он закрыт и выход Y ЛЭ находится в
третьем состоянии. Поэтому на нем в течение фазы предзаряда Т1 сохраняется уро-
вень сигнала, ранее записанный на его паразитной емкости. При переходе в фазу
Т2 (рис. 4.28в) и подаче высокого уровня сигнала на вход С (рис. 4.28я) транзистор
VT1 открывается, a VT2 закрывается, и в зависимости от уровней сигналов на входах
XI—XN N-МОП логическая схема открывается либо сохраняет закрытое состояние.
При ее отпирании напряжение в узле А падает, открывает транзистор VT5 элемента
памяти и закрывает транзистор VT3. Поскольку при этом синхронизирующий тран-
зистор VT4 элемента памяти открывается, то на выходе ЛЭ устанавливается высо-
кий уровень сигнала. При закрытой N-МОП логической схеме высокий уровень
сигнала на затворе синхронизирующего транзистора VT4 открывает его, и на выхо-
де УЛЭ устанавливается низкий уровень сигнала. При последующей подаче нового
синхроимпульса низкого уровня элемент памяти переходит в режим хранения пе-
реданной на выход Y информации, а логический блок — в фазу предварительного
заряда Т1. По аналогичному принципу функционирует и ЛЭ p-типа (рис. 4.286). Вре-
менная диаграмма его работы приведена на рис. 4.28г и отличается только тем, что
фаза предварительного заряда Т1 наступает при высоком уровне сигнала на входе С.
Динамические КМОП ЛЭ с дифференциальной структурой. Расширить функ-
циональные возможности динамических КМОП ЛЭ можно также путем исполь-
зования в них структуры дифференциального типа [18, 19]. Схема ЛЭ такого типа
(рис. 4.29я) включает в себя КМОП ЛЭ дифференциальную каскадную потенци-
альную схему ДКПС с комплементарными входами XI...XN, XI...XN и выходами
У, Y. Уровни потенциалов в узлах У, У формируются с помощью синхронизиру-
ющих транзисторов VT1, VT2 и VT3 по синхросигналу С и передаются на выходы
Q, Q с помощью инверторов DI, D2. Функционирование такой схемы аналогич-
но двухфазному динамическому КМОП ЛЭ «домино», однако в ней формируют-
ся два выходных сигнала: прямой Q и инверсный Q. Для предотвращения потери
уровней в «плавающих» узлах У, У при низкочастотном функционировании в схему
введены два фиксирующих P-МОП транзистора VT4 и VT5.
Рис. 4.29. Структурная схема динамического КМОП ЛЭ дифференциального типа
fT 188 Глава 4. Схемотехника цифровых БИС на комплементарных
МОП-транзисторах
Одним из существенных недостатков такой схемы является большой перепад
напряжений в узлах У, Y. Это обуславливает большое время разряда емкостей уз-
лов У, У, так как для того, чтобы переключить выходные инверторы напряжения,
в этих узлах должны уменьшиться ниже уровня Одним из подходов, позво-
ляющих улучшить быстродействие ЛЭ такого типа, является снижение перепада
напряжений в узлах У, У. Этот подход поясняется электрической схемой ЛЭ, при-
веденной на рис. 4.29d и получившей название КМОП дифференциальной логи-
ки с установкой по эталону (sample-set differential logic — SSDL)[ 18]. Логический
элемент содержит дифференциальную каскадную потенциальную схему, три эта-
лонных транзистора VT2, VT3 и VT6, установочный транзистор VT1, дополни-
тельную разрядную схему триггерного типа на транзисторах VT4, VT5 и два бу-
ферных инвертора 7)7, D2. Функционирование ЛЭ происходит в две фазы: эталон
77, установка Т2. В фазе Т1 синхросигнал С находится в высоком уровне С — в
высоком уровне транзисторы VT1, VT2, VT3 включены, a VT6 — выключен. При
этом цепь разряда емкости одного из узлов У, У образована одной из цепей диф-
ференциальной каскадной потенциальной схемы. В результате один из узлов У,
У зарядится до уровня напряжения, близкого к +ЦХ, а второй меньшего +<7СС,
определяемого размерами транзисторов. При переходе в фазу Т2 транзистор VT1
выключается, a VT6 — включается, что приводит к включению разрядной цепоч-
ки на транзисторах VT4, VT5. При включенных транзисторах VT2, VT3 включе-
ние разрядной цепи приводит к разряду емкости узла У, (У) с меньшим напряже-
нием через один из транзисторов VT4, VT5 до уровня, близкого нулю. Высокий
уровень в одном из узлов У, У и низкий — в другом переключают выходные ин-
верторы 7)7, D2 в комплементарные состояния. Таким образом, окончательный
разряд емкости узла У, (У) до нуля происходит не через длинную последователь-
ную цепь N-МОП транзисторов дифференциальной схемы, а через разрядную
цепочку VT4 и VT5. Размеры этих транзисторов могут быть выполнены сколь угод-
но большими, что улучшает длительности переходов в узлах У, У и повышает бы-
стродействие ЛЭ. Сравнительные характеристики по быстродействию различных
динамических ЛЭ с функцией Q = A^B^C^D + A^(B + C + D) даны в табл. 4.6.
В отличие от других типов ЛЭ, в рассматриваемой схеме быстродействие не
зависит от числа последовательно соединенных транзисторов. Это связано с тем,
что разность уровней в узлах У, У составляет 300—400 мВ. Однако наличие допол-
нительной разрядной схемы увеличивает приблизительно в 2 раза мощность по-
требления ЛЭ. Поскольку на выходах ЛЭ установлены статические КМОП ин-
верторы 7)7, 7)2, то ЛЭ типа совместимы со стандартными КМОП ЛЭ по уровням.
Таблица 4.6. Сравнительные характеристики ЛЭ типа SSDL
Тип ЛЭ Число номиналов Быстродействие Мощность потребления
Статический КМОП 28 10 1,75
Динамический с дифференциальной структурой 17 12 1,67
Динамический дифференциальный типа SSDL 22 8 3,72
4.1. Базовые логические элементы
Рис. 4.30. Схема динамической КМОП логики дифференциального типа на «про-
ходных» транзисторах
Повышения быстродействия за счет сокращения логического перепада напря-
жений \UT при сохранении помехозащищенности позволяет достичь схема ЛЭ,
описанная в [20] и называемая «динамическая дифференциальная КМОП логика
на проходных транзисторах» — ДКЛПТ (CMOS differential pass-transistor logic).
Пример электрической схемы ЛЭ такого типа, выполняющей функцию мульти-
плексора 4 на 1, представлен на рис. 4.30. Схема образована несколькими парал-
лельными цепями последовательно соединенных N-МОП транзисторов, и ее фун-
кционирование основано на прохождении через две симметричных цепи N-МОП
транзисторов дифференциальных входных переменных УО-нУЗ, КО 4-УЗ в зависи-
мости от управляющих сигналов АО, АО, Al, А1. Каскадирование ДКЛПТ ЛЭ воз-
можно путем последовательного соединения нескольких цепей, однако для умень-
шения деградации уровней сигналов по последовательной цепи и минимизации
квадратичной зависимости времени задержки прохождения сигналов от числа
последовательно соединенных N-МОП транзисторов необходимо включение че-
рез регулярные интервалы буферных схем.
Помимо уменьшения деградации сигналов в схеме и увеличения выходных
токов ЛЭ с помощью выходных буферных схем осуществляется синхронизация
ЛЭ. Известен ряд и других динамических КМОП ЛЭ, таких как динамические
КМОП ЛЭ многостоковой (ДКМЛ) и каскадируемой многостоковой логики
(ДК2МЛ) [21], динамические КМОП ЛЭ без «гонок» по типу NORA [22] и другие
[23], однако они применения практически не получили и представляют теорети-
ческий интерес.
Более простой системой, занимающей минимум площади на кристалле и уп-
рощающей синхронизацию БИС, является однофазная система, применимая как
к статическим, так и динамическим ЛЭ [24]. Простейшая схема цепи с однофаз-
ным тактированием приведена на рис. 4.31 и содержит комбинационную схему
(логику) и элемент памяти (Dt-Tpnrrep). По положительному фронту синхросиг-
нала С следующее состояние комбинационной схемы становится настоящим со-
стоянием и генерируется новое следующее состояние. Поскольку Dt-Tpnrrep так-
тируется фронтом и «непрозрачен» для входной информации D, то сигнал состо-
яния не может проходить комбинационную схему больше, чем 1 раз за период Т.
Таким образом сдвиг данных в такой степени управляется тактируемым элемен-
том памяти. На рис. 4.32а представлена схема динамического синхронизируемо-
го фронтом Dt-Tpnrrepa, использующего девять транзисторов и одну линию син-
хронизации. При необходимости использования статического Dt-Tpnrrepa мож-
но использовать традиционную КМОП схему Эг-триггера на основе ключей пе-
редачи сигнала, приведенную на рис. 4.326, однако такая схема имеет большое
число компонентов. При использовании вместо одного Dt-Tpnrrepa, тактируемо-
го фронтом, двух D-триггеров типа «защелка» можно достичь более высокого
быстродействия системы и сократить число компонентов (рис. 4.33). Однако при
использовании традиционных КМОП схем-«защелок» однофазное тактирование
не повышает быстродействия, и такая схема требует многофазного тактирования.
Причина этого заключается в необходимости создания двух различных точек в
каждом такте синхронизации для запоминания сигнала. Поэтому для предотвра-
щения «гонок» в каждом триггере-«защелке» должен быть сформирован период
удерживания сигнала. Однако эта задача может быть решена созданием двух триг-
геров-«защелок», которые «прозрачны» для входного сигнала по различным час-
тям синхросигнала, т.е. по высокому и низкому уровням. На рис. 4.34а приведена
схема такого D-триггера, «прозрачного» для выходного сигнала D по высокому
уровню синхросигнала, на рис. 4.346 — по низкому уровню.
Рис. 4.31. Схема динамической КМОП схемы с однофазным тактированием
Эта задача может быть решена и при использовании динамических ЛЭ с пред-
варительным зарядом. Схема такой системы приведена на рис. 4.35 и базируется
на двух ЛЭ: п- и p-типа. Итак, п-блок находится в фазе предварительного заряда,
когда синхросигнал С на низком уровне, и оценивает состояние своих стабиль-
4.1. Базовые логические элементы
ных входов Хп, когда синхросигнал С при высоком уровне, p-блок находится в
фазе предварительного заряда при высоком уровне синхросигнала Си в фазе оцен-
ки — при низком уровне синхросигнала С. Поэтому, оба п- и p-блока могут при
объединении использовать один синхросигнал С. При этом в фазе оценки р-блок
отслеживает состояние п-блока и изменяет состояние выходов системы незави-
симо от состояния входов n-блока. Принципы организации синхронизации сме-
шанных структур приведены в [25].
а) б)
Рис. 4.32. Схема динамического (а) и статического (б) элементов памяти, тактиру-
емых фронтом, системы с однофазным тактированием
Рис. 4.33. Схема динамической КМОП системы с однофазным тактированием на
основе динамических D-триггеров типа «защелка»
а)
Рис. 4.34. Схемы динамических D-триггеров типа «защелка»
Глава 4. Схемотехника цифровых БИС на комплементарных
МОП-транзисторах
Рис. 4.35. Схема динамической КМОП системы с однофазным тактированием на
основе динамических КМОП ЛЭ с предварительным зарядом р- и п-типа
4.2. Элементы памяти цифровых КМОП БИС
В КМОП БИС используют элементы памяти (ЭП) на основе простейших биста-
бильных ячеек и на основе более сложных триггеров D-типа. Однако применение
КМОП элементарной базы в цифровых БИС более эффективно, что связано с
предельно малым уровнем статической мощности потребления, а схемотехничес-
кие варианты КМОП ЭП более разнообразны из-за возможности применения в
ЭП как статических, так и динамических принципов хранения информации.
4.2.1. Элементы памяти, тактируемые уровнем синхросигнала
Статические элементы памяти. Основным типом ЭП данного класса в цифровых БИС
является синхронный JD-триггер, тактируемый уровнем синхросигнала. Простей-
шим способом реализации такого ЭП является построение его по известным схе-
мам, приведенным в [1] с использованием статических базовых КМОП ЛЭ. Схема
D-триггера на основе ЛЭ типа И-НЕ показана на рис. 4.36. Однако применение ЭП
такого типа в цифровых БИС малоэффективно из-за большого числа компонентов
и большой площади, занимаемой на кристалле. Поэтому в раде работ для примене-
ния в МП БИС высокой сложности были предложены усовершенствованные вари-
анты электрических схем D-триггеров, тактируемых уровнем синхросигнала.
Схема ЭП типа 1 (рис. 4.37) построена на основе двух динамических ключей
(первый, входной на транзисторах VT1-VT4, второй, обратной связи, на транзис-
торах VT5-VT8) и использует двухфазный сигнал синхронизации С, С.
Рис. 4.36. Схема ЭП на основе ЛЭ типа И-НЕ
4.2. Элементы памяти цифровых КМОП БИС
Рис. 4.37. Схемы ЭП на основе динамических ключей: базовая (а), с использовани-
ем одного статического инвертора (6), с пониженной мощностью потреб-
ления (в)
Допустим, на вход С подан высокий уровень сигнала, на вход С — низкий
уровень. При этом транзисторы VT2, VT3 открыты, первый ключ функционирует
как обычный инвертор и входной сигнал со входа D передается через узел А и ЛЭ
D на выход Q в прямой форме. В этом режиме транзисторы VT6, VT7 закрыты и
изолируют транзисторы VT5, VT8, ключа обратной связи от узла А. _
При изменении фазы синхросигналов (С — на низкий уровень, С — на высо-
кий) транзисторы VT2, VT3 закрываются и отключают входной ключ от входа D, а
в узле А на паразитной емкости сохраняется последний уровень сигнала. При этом
транзисторы VT6, VT7 включаются и ключ обратной связи вместе с ЛЭ D образу-
ют бистабильную статическую ячейку, в которой запоминается уровень сигнала в
узле А и ЭП переходит в режим хранения. С целью сокращения компонентов в
схеме ЭП в качестве инвертора обратной связи возможно применение статичес-
кого инвертора (транзисторы VT5, VT6, рис. 4.376) [26].
Однако в такой схеме для переключения из состояния низкого уровня в со-
стояние высокого уровня необходимо, чтобы транзисторы VT1, VT2 были спо-
собны переключить ток, отдаваемый включенным транзистором VT6. И, наобо-
рот, при переходе из состояния высокого уровня в состояние низкого уровня ток,
отдаваемый транзисторами VT3, VT4, должен быть достаточным для перевода
включенного транзистора VT5 в область насыщения. Для этого транзисторы VT1-
VT4 имеют размеры больше, чем у VT5, VT6. Однако такой способ управления
Глава 4. Схемотехника цифровых БИС на комплементарных
МОП-транзисторах
ЭП характеризуется повышенными значениями тока потребления 1СС в режиме
переключения и мощности потребления Рсс.
Схема КМОП ЭП с пониженной мощностью потребления показана на рис. 4.37#
[27]. Для этого в выходной инвертор введен дополнительный «проходной» ключ
на транзисторах VT8, VT9. При подаче низкого уровня сигнала на вход С и высо-
кого на вход С (режим сквозной передачи сигнала на выход Q) этот ключ изолиру-
ет транзисторы VT10, VT7 выходного инвертора, разрывает цепи обратной связи
бистабильной ячейки ЭП и тем самым уменьшает ток, потребляемый ЭП.
Схема ЭП типа 2 [25], приведенная на рис. 4.38я, построена на основе двух
коммутируемых «проходных» ключей (первый — входной на транзисторах VT1,
VT2; второй — обратнойсвязи на транзисторах VT3, VT4) и использует двухфаз-
ную синхронизацию С, С. Допустим, что на вход С подан высокий уровень сигна-
ла, на вход С — низкий. Тогда входной ключ открыт и передает сигнал со входа D
через инвертор D1 на выход Q в инверсной форме. При этом ключ обратной свя-
зи закрыт и отключает инвертор D2 от узла А и тем самым разрывает обратную
связь в бистабильной ячейке DI, D2. При изменении фазы синхросигналов С, С
на противоположную входной ключ закрывается и изолирует узел А от входа D.
При этом на паразитной емкости узла А сохраняется последнее значение уровня
сигнала входа D. Одновременно открывается ключ обратной связи и инверторы
DI, D2 образуют бистабильную статическую ячейку, в которой запоминается уро-
вень сигнала узла А. Триггер переходит в режим хранения. Возможно упрощение
схемы D-триггера путем исключения ключа обратной связи [28] по схеме, приве-
денной на рис. 4.386.
Рис. 4.38. Схемы ЭП на основе «проходных» ключей: базовая (а), с использовани-
ем одного «проходного» ключа (б)
Однако для переключения такой схемы необходимо, чтобы нагрузочная спо-
собность схемы, управляющей входом D, а также транзисторов ключа VT1, VT2,
была достаточной для коммутации выходных токов низкого 1()[ и высокого 10Н уров-
ней инвертора D2. Для этого размеры транзисторов VT1, VT2, а также схемы, уп-
4.2. Элементы памяти
равляющей входом D, выполняют превосходящими размеры транзисторов инвер-
торов DI, D2. Иногда во входном ключе для упрощения синхронизации исключа-
ют P-МОП транзистор VT2 (на рисунке показан штрихом) и синхронизацию осу-
ществляют одним синхросигналом С. Однако, поскольку уровень сигнала в узле А
по выходу D снижается на значение порог переключения С/01 Т инвертора D1
для надежного переключения выполняют пониженным:
U^<Ucc/2.
(4.19)
Схема ЭП типа 3, получившая большую известность в литературе, приведена
на рис. 4.39а и представляет собой комбинацию ЭП двух типов. На входе схема D
содержит «проходной» ключ на транзисторах VT1, VT2, а в цепи обратной связи —
динамический ключ на транзисторах VT3, VT6. Допустим, на вход С подан сигнал
высокого уровня, а на вход С — низкого. Тогда входной ключ открыти сигнал со
входа D в инверсной форме через инвертор D1 передается на выход Q. При этом
транзисторы VT4, VT5 выключены и изолируют транзисторы VT3, VT6, ключа
обратной связи от узла Л. При изменении фазы синхросигналов С, С на противо-
положную входной ключ закрывается и изолирует узел А от входа D. При этом на
паразитной емкости узла А сохраняется последний уровень сигнала входа D. Од-
новременно открываются транзисторы VT4, VT5 и включенный ключ обратной
связи вместе с инвертором D1 образуют бистабильную статическую ячейку памя-
ти. Тогда D-триггер переходит в режим хранения. Иногда с целью упрощения схе-
мы в ключе обратной связи исключают один из синхронизирующих транзисторов
(рис. 4.396) [29].
Рис. 4.39. Схема ЭП комбинированного типа: базовая (а), упрощенный вариант (6)
Упростить синхронизацию блоков БИС позволяют D-триггеры, использую-
щие один синхровход С (С). Схемы такого типа, первая из которых синхронизи-
руется прямым сигналом С, а вторая — инверсным С, показаны на рис. 4.40а и б.
В схеме [30] на рис. 4.40а при подаче высокого уровня синхросигнала С транзис-
тор VT1 открыт и обеспечивает передачу сигнала со входа D на выход Q через
Глава 4. Схемотехника цифровых БИС на комплементарных
МОП-транзисторах
инвертор D. Транзистор VT2 при этом закрыт и отключает транзистор обратной
связи VT3. Транзистор VT4 способствует регенеративному включению ЛЭ D и по-
вышает уровень напряжения в узле А до уровня пониженный входным тран-
зистором VT1. При подаче низкого уровня синхросигнала С транзистор VT1 за-
крывается, блокирует передачу сигнала со входа D и сохраняет на паразитной емко-
сти узла А последнее значение сигнала. При этом транзистор VT2 включается и
пара транзисторов VT3, VT4 вместе с инвертором D1 образуют статическую биста-
бильную ячейку, сохраняющую последнее состояние узла А. Аналогично функцио-
нирует и схема ЭП, приведенная на рис. 4.406, при подаче синхросигнала С проти-
воположной полярности [31].
На рис. 4.41 приведена электрическая схема ЭП типа 3, обладающая понижен-
ным уровнем мощности потребления. Это достигается отключением в режиме пе-
редачи входного сигнала цепи: синхровход С (Q — синхронизирующий транзистор
инвертора обратной связи, VT5(VT8) — информационный вход D. Д^ля этого исток
транзистора VT6 подключают к синхровходу С, а исток транзистора VT3 — к синх-
ровходу С [32].
Рис. 4.40. Электрические схемы ЭП с одним прямым (а) и инверсным (б) синхро-
сигналом
Рис. 4.41. Схема ЭП комбинированного типа с пониженной мощностью потреб-
ления
4.2. Элементы памяти цифровых КМОП БИС
Рис. 4.42. Базовая схема ЭП с дифференциальным входным каскадом (а) и изме-
ненной схемой синхронизации (б)
Электрическая схема D-триггера типа 4 получила распространение в ЭП сис-
темах «конвейерного» типа как обеспечивающая максимальное быстродействие
(рис. 4.42я) [33]. Схема содержит бистабильную ячейку на инверторах DI, D2 и
синхронизируемый дифференциальный входной каскад на транзисторах VT 1 - VT3.
При высоком уровне сигнала на синхровходе С синхронизирующий транзистор
VT1 открыт и сигналы со входов D, D передаются на выходы Q, Q. Параллельно с
передачей осуществляется запись сигнала в бистабильную ячейку DI, D2. Для ус-
тойчивой работы ЭП размеры транзисторов инверторов DI. D2 должны быть мень-
ше размеров транзисторов VT1-VT3. При подаче низкого уровня сигнала на вход С
транзистор VT1 закрывает входные транзисторы VT1, VT2 и блокирует передачу
сигналов со входов Z), D. Триггер переходит в режим хранения, и на выходы Q,
Q, поступают уровни сигналов, записанные в бистабильной ячейке DI, D2. По
аналогичному принципу функционирует и электрическая схема триггера, приве-
денная на рис. 4.42d [34], отличающаяся измененной цепью синхронизации.
Динамические элементы памяти. Предельно низкие токи утечек компонентов
КМОП БИС позволяют использовать в них ЭП, построенные по принципу дина-
мического запоминания информации (динамические ЭП). Такие ЭП имеют ми-
нимальное число компонентов и особенно удобны для применения в МП БИС
«конвейерного» типа.
Варианты D-триггеров, тактируемых уровнем, приведены на рис. 4.43я, б и
подробно описаны в [35]. Схема на рис. 4.43я построена на основе статического
инвертора на транзисторах VT3, VT4 и «проходного» ключа на транзисторах VT1,
VT2. При низком уровне синхросигнала на входе С, высоком — на входе С «про-
ходной» ключ открыт и информационный сигнал совхода D в инверсной форме
поступает на выход. При изменении фаз сигналов С, С на противоположные ключ
закрывается и в узле А на паразитной емкости Ср инвертора временно сохраняется
последний уровень сигнала, удерживающий состояние инвертора, который фор-
мирует выходной сигнал Q. При изменении уровня напряжения на емкости С (за
счет заряда/разряда токами утечки) необходима повторная регенерация уровня.
Рис. 4.43. Базовые электрические схемы динамических ЭП на основе «проходно-
го» (а) и динамического (б) ключей
Вариант схемы на рис. 4.43^ отличается тем, что триггер построен на основе
динамического ключа, а в качестве элемента, запоминающего уровень, использу-
ется емкость нагрузки Ср триггера. Основным недостатком приведенных схем ди-
намических D-триггеров является необходимость в двух синхросигналах: прямом С
и инверсном С. Для упрощения синхронизации можно использовать динамичес-
кие D-триггеры, тактируемые одним синхросигналом С. Варианты схем такого
типа рассмотрены в [36], а их электрические схемы приведены на рис. 4.44а, б.
Первая из схем построена на основе двух последовательно соединенных динами-
ческих инверторов n-типа. При высоком уровне синхросигнала на входе С синх-
ронизирующие транзисторы VT2, VT5 инверторов открыты и информационный
сигнал со входа D передается в прямой форме на выход Q. При изменении фазы
синхросигнала на противоположную синхронизирующие транзисторы VT2, VT5
закрыты и в триггере сохраняется уровень последнего передаваемого сигнала.
Вторая схема построена на основе динамических инверторов p-типа и функцио-
нирует аналогично первой.
Для упрощения рассмотренных схем во вторых инверторах возможно исклю-
чение синхронизирующего транзистора VT5, в результате чего выходной инвер-
тор становится статическим.
Такие ЭП называют динамическими со «смещенными» уровнями [36], вари-
анты их электрических схем п- и p-типов приведены на рис. 4.44в и г, а функцио-
нирование аналогично рассмотренным выше схемам. В таких ЭП вдвое снижена
емкость по входу, что повышает их быстродействие.
4.2.2. Элементы памяти, тактируемые фронтом синхросигнала
Основным типом ЭП данного класса с цифровых БИС является Dt-Tpnrrep, так-
тируемый фронтом синхросигнала. Наиболее удобной формой реализации такого
ЭП является известная схема Dt-Tpnrrepa, имеющая структуру «трех триггеров» и
использующая статические КМОП ЛЭ. Схема такого триггера с использованием
ЛЭ типа И-НЕ приведена на рис. 4.45, его функционирование и параметры рас-
смотрены в [1].
4.2. Элементы памяти цифровых КМОП БИС
Рис. 4.44. Схемы динамических ЭП с одним синхровходом (а, б) и со «смещенны-
ми» уровнями сигналов {в, г)
D
Q
Рис. 4.45. Схема D-триггера, тактируемого фронтом синхросигнала, на основе ста-
тических КМОП ЛЭ типа И-НЕ
Q
Рис. 4.46. Базовые схемы D-триггера, тактируемые фронтом типа М-S: с двухфаз-
ной синхронизацией С, С (а), с однофазной синхронизацией С (б), с
использованием D-триггеров (в)
Однако из-за большого числа компонентов применение ЭП такого типа так-
же малоэффективно в ЭП БИС высокой сложности. Поэтому наиболее употреб-
ляемой структурой ЭП, тактируемых фронтом, является структура типа «М-S»
(master/slave — ведугций/ведомый). Эта структура предполагает последовательное
соединение двух D-триггеров, тактируемых уровнем. При этом фаза тактирова-
ния первого триггера (ведущего М) противоположна фазе тактирования второго
(ведомого S). Первая из таких схем показана на рис. 4.46а. При низком уровне
сигнала на входе С, высоком С — на входе ведущий триггер Т1 функционирует в
режиме передачи сигнала вход — выход Q, ведомый Т2 в режиме хранения преды-
дущей информации. При изменении фазы синхросигнала на противоположную
ведущий D-триггер переходит в режим хранения информации, ведомый Т2 пере-
дает информацию из ведущего триггера на выход Q.
Схемы Dt-TpHrrepa, тактируемого фронтом и использующего однофазную син-
хронизацию, показан на рис. 4.46d. В этой схеме для обеспечения противофазной
синхронизации ведущего Т1 и ведомого Т2 триггеров в цепь синхронизации введен
дополнительный инвертор D1. При использовании в качестве ведущего и ведомого
триггеров, имеющих дифференциальные входы D, D, необходимо введение допол-
нительного инвертора D2 и на входе D ЭП (рис. 4.46а). В качестве ведущего и ведо-
мого триггеров Tl, 72 рассмотренных ЭП можно использовать рассмотренные выше
схемы статических D-триггеров. При использовании в МП структурах «конвейер-
ного» типа возможно использование схем динамических D-триггеров, тактируе-
мых уровнем. Однако, учитывая тот факт, что ведущий D-триггер Т1 используется
для временного хранения информации, а ведомый — для статического, возможно
использование структур смешанного типа с соответствующей синхронизацией.
В такой структуре ведущий D-триггер выполняют динамическим, а ведомый —
статическим.
Литература к главе 4
О 4 ♦-------
Рис. 4.47. Электрическая схема D-триггера, тактируемого фронтом на основе ди-
намических КМОП ЛЭ
При использовании динамических КМОП ЛЭ возможно построение Dt-Tpnr-
геров, тактируемых фронтом, более простой структуры, более быстродействую-
щих и содержащих меньшее число компонентов. Схема Dt-Tpnrrepa такого типа
показана на рис. 4.47 и использует три последовательно соединенных динамичес-
ких инвертора (первый на транзисторах VT1-VT3 — p-типа, и второй и третий на
транзисторах VT4-VT6, VT7-VT9 — n-типа). При низком уровне синхросигнала С
первый инвертор открыт и передает информацию на вход второго инвертора, а
второй и третий инверторы закрыты и сохраняют предыдущую информацию. При
изменении фазы синхросигнала С на противоположную первый инвертор закры-
вается, однако уровень сигнала на его выходе сохраняется за счет входной емкос-
ти второго инвертора. Этот уровень через открытые второй и третий инверторы
поступает на выход Q ЭП.
Литература к главе 4
1. Емельянов В.А. Быстродействующие цифровые КМОП БИС. — Минск: Поли-
граф, 1998.
2. Алексеенко А.Г., Основы микросхемотехники. — М.: Физматиздат, 2002.
3. Казеинов Г., Кремлев В. Полупроводниковые интегральные микросхемы / Под
ред. Я. Коледова. — М.: Высшая школа, 1987.
4. Unger S., Tan С. Clocking schemes for high speed digital systems // IEEE Transactions
on Computers. - 1986. - Vol. C-35. - No. 6.10. - P. 780-885.
5. Хвощ C.T., Варминский H.H., Попов E.A. Микропроцессоры и микроЭВМ в сис-
темах автоматического управления: справочник. — Л.: Машиностроение, 1987.
6. Фрике К. Вводный курс цифровой электроники. — М: Техносфера, 2003.
7. Угрюмов Е.П. Цифровая схемотехника. — СПб.: БВХ-Петербург, 2002.
8. Уейкерли Дж. Проектирование цифровых устройств. — М.: Постмаркет, 2002.
9. Мырова Л., Чепыженко А. Обеспечение радиационной стойкости аппаратуры свя-
зи. — М.: Радио и связь, 1983.
10. Коршунов Ф.Н., Богатырев Ю.В., Вавилов В.А. Воздействие радиации на интег-
ральные микросхемы. — Минск: Наука и техника, 1986.
И. Волков С., Ефимин А., Морозов С., Соколов С. Проблемы электростатического
разряда и современные методы защиты интегральных схем от него.
12. Brander О. Electrostatic discharge and CMOS logic. EOS // ECD Symposium Proceeding,
RAC. - September, 1979. - P. 55-63.
13. МкртчянС.О., Мелконян C.P., АбгарянР. А. Схемотехника защиты цифровых БИС
от перегрузок // Электронная техника. Микроэлектронные устройства. — 1990. —
Вып. 4(82). - Сер. 10. - С. 30-34.
14. Наумов Ю.Е., Аваев Н.А., Бедрековский М.А. Помехоустойчивость устройств на
интегральных логических схемах. — М.: Советское радио, 1975.
15. Скарлетт Дж. Транзисторно-транзисторные интегральные схемы и их примене-
ние: Пер. с англ. / Под ред. Б.И. Ермолаева. — М.: Мир, 1974.
16. Cherv J. et al. Parasitic transistor effects in CMOS VLSI // Proceedings of the 1986
International Conference Semiconductor and Technology, Beijing . — 1986. — P. 440—445.
17. Полупроводниковая схемотехника: Справочное руководство. Пер. с нем. / Под
ред. У. Титце, К. Шенк. — М.: Мир, 1982.
18. Smelters Р. Latchup considerations in standard sell CMOS design // IEEE Int. Symp.
Circuits and Sistems. — 1986. — N.Y: San-Hose, Calif., USA. — P 104—108.
19. Thonston A. Experimental methods for determining Latchup Path in Integrated Circuits //
IEEE Trans. Nucl. Sci. - 1985. -Vol. S. 32. - No. 6. - P. 426.
20. Cirit M. Hot Carrier effects in CMOS Circuits Perfomance Preceeding of the IEEE //
Custom Integrated Circuits Conference. — 1986. — P. 26.5.1—26.5.4.
ГЛАВА 5
СХЕМОТЕХНИКА ЦИФРОВЫХ БИС
НА БИПОЛЯРНЫХ ТРАНЗИСТОРАХ
5.1. Цифровые БИС на биполярных транзисторах
с диодами Шоттки
5.1.1. Базовые логические элементы ТТЛШ цифровых БИС
В качестве базовых ЛЭ транзисторно-транзисторной логики с диодами Шоттки
(ТТЛШ) в БИС используются различные варианты ТТЛ схем с простым инверто-
ром. Простейшая электрическая схема ТТЛШ базового ЛЭ приведена на рис. 5.1
и включает два транзистора с диодом Шоттки (один из которых многоэмиттер-
ный (МЭТ)) и три резистора. Анализ функционирования, статических и динами-
ческих характеристик такого ЛЭ приведен в [1, 2]. Особенностью данной схемы
является невысокое пороговое напряжение переключения:
иТ = и7э - и7эн = 0,75 - 0,2 = 0,55 В.
Это обуславливает высокое быстродействие и низкую помехоустойчивость ЛЭ
и требует при их применении в БИС дополнительных элементов согласования с
внешними устройствами. Входная характеристика ЛЭ приведена на рис. 5.2а, а
ЛЭ характеризуется входным током низкого уровня:
Т _исс-и7э-и,
1 IL— •
R,
Входной ток высокого уровня 11Н равен току утечки перехода коллектор — эмит-
тер транзистора VT1 транзистора с диодом Шоттки.
Рис. 5.1. Схема базового ТТЛШ ЛЭ
Рис. 5.2. Входная (а), выходная (6) статические характеристики базового ТТЛШ ЛЭ
Выходные характеристики приведены на рис. 5.26 и в открытом состоянии
соответствуют кривой 1, а в закрытом — кривой 3. В открытом состоянии напря-
жение U0L на выходе ЛЭ:
TJ = UVT2
и OL и КЭО
Ucc-U^
r2 1ol
«0,25 4-0,3 В,
где и*кэо — остаточное напряжение коллектор — эмиттер открытого выходного
транзистора VT2 при 1К = 0, гк — выходное сопротивление (сопротивление кол-
лектора) открытого выходного транзистора VT2.
В закрытом состоянии выходное напряжение U0H ЛЭ практически определя-
ется значением напряжения питания Ucc:
UОН ~ UCC ~ ^он ‘ ^2
и при Ucc = 5 В; U0H = 5 В.
Сравнивая значения выходных напряжении UOJP U0L со значением входного
порогового напряжения Ur видим, что ЛЭ имеет значительно различающиеся за-
пасы помехоустойчивости к положительной и отрицательной помехам:
A Ut = UT - и IL = UT - Uol = 0,55 - 0,3 =0,25 В,
A т = Uih Uт — Uон Ut = 5,0 — 0,55 = 4,45 B.
Это различие приводит к тому, что длительность перехода входного напряже-
ния из высокого уровня в низкий tffL значительно выше, чем длительность пере-
5.1. Цифровые БИС на биполярных транзисторах с диодами Шоттки
пада tLH из низкого в высокий уровень. В [2, 3, 4] показано, что времена задержки
ЛЭ ТТЛШ в аппроксимированной форме можно представить в виде:
tPHL=И2+c'S2+(сг+
IБ
t plh - [сГ + СТ + Cl + cj Ui~Uol ,
Ucc/R1+IOL
где Ск — емкость коллекторного перехода транзистора VT2, Сш — емкость пе-
рехода Шоттки транзистора VT2, СП — паразитная емкость изоляции транзистора
VT2 и резистора R2, CL — емкость нагрузки.
Из этих формул следует, что времена tpLH, tpHL зависят от перепадов напряже-
ний на входе ЛЭ, поэтому из-за большого различия ДСЛги AU Тзначения tPLff9 tpHL
будут существенно отличаться. Простейшим методом уменьшения этого разли-
чия является снижение напряжения питания Ucc, позволяющее уменьшить вы-
ходное U0H. Однако при отсутствии резистора R3 минимальные значения напря-
жения Ucc, ограничиваются уровнем:
Ucc>UW + U7e.
Введение резистора R3 (рис. 5.1) позволяет достичь снижения значения напря-
жения питания до уровня: Ucc^v - UW и уменьшить различие в значениях времен
задержки tPLIP tPHL. Однако при этом существенно увеличивается входной ток низкого
уровня 1.г Другим, широко распространенным приемом ограничения выходного
напряжения высокого уровня U0H и обеспечения симметричных относительно по-
рога переключения UT входных воздействий UIL. UIH является использование на
выходе ЛЭ схемы ограничения ZQ (рис. 5.3). Варианты схем ограничения могут быть
различными, их выбирают исходя из требуемых значений выходного напряжения
U0H Введение схемы ограничения Zo на выходную характеристику во включенном
состоянии практически не влияет, однако приводит к существенному изменению
выходной характеристики ЛЭ в выключенном состоянии (кривая 3 на рис. 5.26).
Рис. 5.3. Схема ТТЛШ ЛЭ с ограничением выходных уровней
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Рис. 5.4. Схема ТТЛШ ЛЭ со схемой ограничения на основе р-п-р транзистора
Из рисунка следует, что при изменении выходного тока 10Н выходное напря-
жение высокого уровня U0H2 практически не изменяется, а его значение опреде-
ляется напряжением ограничения UR. При выходном токе
1он)
Ucc-Ur
R2
схема ограничения отключается, и выходное напряжение UOfn уменьшается.
Эффективным способом ограничения выходного напряжения высокого уровня
UOff является применение р-п-р транзистора VT3, включенного по схеме на рис. 5.4
[5]. При высоком уровне напряжения UIH на входе ЛЭ транзистор VT1 закрыт, а
VT2 открыт.
При этом на переходе коллектор — база транзистора VT2 устанавливается на-
пряжение:
UW = u7a-UynDP -0,55 В,
поэтому р-п-р транзистор VT3 закрыт и на работу схемы не влияет. При подаче вход-
ного напряжения низкого уровня £7/2.транзистор VT1 открывается, и в базе р-п-р тран-
зистора VT3 и п-р-п транзистора VT2 устанавливается низкий уровень напряжения:
U73~Uil + Umh,
поэтому транзистор VT2 закрыт, a VT3 открыт. Вследствие этого на выходе Zuenn
«выход-переход» «база-эмиттер VT3» — переход «коллектор-эмиттер» «VTl-вход»
установится выходное напряжение высокого уровня:
Uон ~ UIl + и^КЭН + Ц^КЭН ~ 1,25 В.
При этом запасы помехоустойчивости по входу:
AUt = 0,55 -0,25 =0,3 В
\Ut = 1,25-0,55 « 0,65В.
Рис. 5.5. Схема ТТЛШ ЛЭ со схемой ограничения в цепи питания
Ограничить выходное напряжение высокого уровня можно за счет введения
схем ограничения в цепь питания ЛЭ. Электрическая схема, приведенная на
рис. 5.5 [6], иллюстрирует ЛЭ такого типа. В качестве элемента ограничения, сни-
жающего выходное напряжение высокого уровня, используется резистор R4. За
счет токов, потребляемых ЛЭ и протекающих через резисторы R1-R3 в выклю-
ченном состоянии, на резисторе R4 создается падение напряжения, понижающее
напряжение в узле А и уменьшающее выходное напряжение высокого уровня U0H.
Значение напряжения в узле А при Ucc = 1,5 В и номиналах резисторов Rl—R4,
показанных на схеме (рис. 5.5), составляет около 1 В.
Применение на выходе ЛЭ в качестве элемента заряда емкости нагрузки —
пассивного элемента — резистора R2 (рис. 5.1) обуславливает увеличенную дли-
тельность фронта выключения выходного сигнала tLH и повышенную мощность
потребления в открытом состоянии PCCL.
Поэтому ряд схем ТТЛШ ЛЭ направлен на устранение этого недостатка путем
применения на выходе двух управляемых активных компонентов — транзисторов.
Так, в электрической схеме ЛЭ, приведенной на рис. 5.6 [7], разряд емкости нагруз-
ки обеспечивается транзистором VT4, а заряд — транзистором VT3. Управление тран-
зистором VT3 обеспечивается цепью, содержащей транзистор VT2 и генератор тока
G, включенный параллельно выходному транзистору VT4. При подаче входного
напряжения высокого уровня UIH ток, задаваемый транзистором VT1, резисторами
Rl, R2, поступает в базы транзисторов VT2, VT4 и открывает их. Открытый транзи-
стор VT4 разряжает емкость нагрузки, а открытый транзистор VT2 пропускает ток
генератора, который понижает напряжение в базе транзистора VT3 и закрывает его.
Для надежного запирания транзистора VT3 необходимо выполнение условия:
Ucc-Ig R3 < и7э-
При этом в сравнении со схемой ЛЭ (рис. 5.1) за счет закрытого транзистора
VT3 обеспечивается уменьшение мощности потребления PCCL. При подаче вход-
ного напряжения низкого уровня UIL транзисторы VT2 и VT3 переходят в закры-
208 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
тое состояние, и источник тока G отключается. При этом открывается транзис-
тор VT3, заряжающий емкость нагрузки. Значение тока заряда может ограничи-
ваться резистором R4, имеющим сопротивление в несколько раз ниже, чем у ре-
зистора R2 (рис. 5.1).
Рис. 5.7. Схема ТТЛШ ЛЭ с расширенными функциональными возможностями
Схема ЛЭ, приведенная на рис. 5.1, как известно, позволяет выполнять функцию
«И-НЕ» входных переменных с помощью многоэмитгерного транзистора VT1 и функ-
цию «Монтажного ИЛИ» объединением выходов нескольких ЛЭ. Электрическая схе-
ма, приведенная на рис. 5.7, иллюстрирует пример ЛЭ с расширенными функцио-
5.1. Цифровые БИС на биполярных транзисторах с диодами Шоттки
нальными возможностями и отличается тем, что помимо формирования функции
«И» с помощью МЭТ VT1 она формирует дополнительно функцию «И» по эмиттеру
транзистора VT2. Для формирования необходимых выходных уровней сигналов ис-
пользован транзистор VT3, одновременно выполняющий функцию инверсии.
В этом случае ЛЭ выполняет функцию:
Z = XlX2X3^i-Y2Y3}
Как было отмечено, ТТЛШ ЛЭ обладают низкой помехозащищенностью из-
за невысокого входного порога переключения Ur Одним из приемов, позволяю-
щих повысить его помехозащищенность, является формирование у него переда-
точной характеристики «гистерезисного» типа. Пример электрической схемы та-
кого ЛЭ показан на рис. 5.8 [8]. В исходном состоянии при входном напряжении
низкого уровня U/L транзистор VT2 закрыт и на выходе устанавливается выходное
напряжение высокого уровня UOff. Это напряжение удерживает диод обратной
связи VDS в закрытом состоянии, поэтому при повышении входного напряже-
ния UIL переключение ЛЭ произойдет при уровне:
^£ = С/Й2 + ^я-0,55В.
б)
Рис. 5.8. Схема ТТЛШ ЛЭ повышенной помехоустойчивости: с передаточной ха-
рактеристикой «гистерезисного» типа (а); с повышенным входным поро-
гом переключения с помощью транзистора VT3 (б); с повышенным вход-
ным порогом переключения за счет диода (в)
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
При отпирании транзистора VT2 на выходе ЛЭ установится напряжение низ-
кого уровня U0L, которое приведет к отпиранию диода VDS и перехвату тока базы
входного транзистора VT1, переходящего в закрытое состояние. Однако открытое
состояние выходного транзистора VT2 будет при этом поддерживаться током, про-
текающим через резистор R3, а на базе транзистора VT1 установится напряжение:
и™ = и7эн + ипр,
поэтому при снижении входного напряжения U/H выключение транзистора VT1
(а, соответственно, и выключение транзистора VT2) произойдет при входном на-
пряжении:
иТ2 = и^-и7э~(ЦВ.
Другим известным способом повышения порогового напряжения переклю-
чения UT ЛЭ является введение схемных компонентов между коллектором вход-
ного транзистора VT1 и базой выходного транзистора VT2. Так, в схеме, приве-
денной на рис. 5.85, в качестве компонента, повышающего порог переключения,
используется транзистор VT3.
В схеме, приведенной на рис. 5.8в [9], в качестве такого компонента исполь-
зуется диод, функцию которого выполняет один из переходов «база-эмиттер» тран-
зистора VT1. В ЛЭ такого типа порог переключения повышается до уровня:
Известен также ряд других ЛЭ ТТЛШ типа применяемых в цифровых БИС и
описанных в работах [1—9].
5.1.2. Базовые ЛЭ Шоттки транзисторной логики
Основная электрическая схема базового ЛЭ Шоттки транзисторной логики (ШТЛ)
[10] приведена на рис. 5.9 и представляет собой простейший инвертор на ключе-
вом транзисторе VT1 с «шунтирующим» диодом Шоттки VDS и набором «развя-
зывающих» диодов Шоттки VDS1-VDS3 в его коллекторе. Такая конструкция, со-
держащая минимальное число схемных компонентов, обуславливает небольшую
площадь ЛЭ, занимаемую на кристалле, и низкие значения паразитных емкостей
ЛЭ и реализует функцию «размноженной» инверсии, причем каждый из выходов,
образованных анодами диодов Шоттки VDS1-VDS3, электрически изолирован.
Это допускает «монтажное» объединение выходов различных ЛЭ и формирова-
ние таким образом функции «НЕ-И». Статические характеристики ШТЛ ЛЭ рас-
смотрены в [И]. Особенностью ШТЛ ЛЭ является небольшой логический пере-
пад выходных напряжений , связанный с наличием двух типов диодов Шоттки:
«шунтирующего» и «развязывающих» VDS1^-VDS3:
А ТТ __ тт тт _ ttVT1 , rTVDS\{VDS2,VDS3) _ TTVDS0 TTVDS\(VDS2,VDS3)
Т — и ОН и OL — и БЭ и КЭН ' U ПР — и ПР и ПР
Рис. 5.9. Схема базового ШТЛ ЛЭ
Отсюда следует, что для обеспечения работоспособности необходимо выпол-
нение условия:
jjVDSQ > jjVDS\{VDS2,VDS3)
Исходя из оптимальных требований к быстродействию и помехозащищенно-
сти эту разность выбирают в диапазоне:
UVnpSQ - UnDp'~VDS3« 0,15-0,25 В,
что достигается применением диодов Шоттки на основе разных контактных систем:
VDS0 — на основе системы PtS i — Si, a VDS1 — VDS3 на основе системы TiW — Si.
Выходная характеристика ЛЭ в открытом состоянии приведена на рис. 5.10^
(кривая 1) и представляет собой выходную характеристику открытого биполяр-
ного п-p-n транзистора, сдвинутую по оси напряжений на значение ijv™X{VDS2>VDSy>
Выходная характеристика ЛЭ в закрытом состоянии (при использовании в каче-
стве нагрузки ЛЭ аналогичного типа) приведена на рис. 5.10d (кривая 2). Из пос-
ледней характеристики видно, что значение Un практически постоянно и равно
Uбэ до уровня:
1он <
Ucc-и^э
R
При превышении этого уровня происходит перехват тока из базы транзистора
нагрузки ЛЭ и за счет падения напряжения на резисторе R (рис. 5.9) выходное
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
напряжение высокого уровня U0H падает. Из рис. 5.10а (кривая 1) видно, что за
счет применения на входе ЛЭ резистора входной ток Z7 зависит от входного на-
пряжения Up а порог переключения ЛЭ составляет:
Рис 5.10. Входная (а) и выходная (б) статические характеристики базового ШТЛ ЛЭ
Для стабилизации входного тока (кривая 2 на рис. 5.10а) в ЛЭ в качестве ис-
точника тока базы транзистора VT1 можно использовать р-п-р транзистор [13].
Среднее время задержки переключения ШТЛ ЛЭ определяется паразитными
емкостями ключевого транзистора VT1, логическим перепадом &UT и током по-
требления 1СС [12]:
t __ [(3 + *1 + К2)С™ + (1 + К2)С?П' + СИ1 ] „
Р ^сс
где С™, С%1 — емкости переходов база-коллектор, коллектор-подложка и
база-эмиттер транзистора VT1; К19 К2 — некоторые безразмерные постоянные,
зависящие от конструкции, причем 0 < KI, К2 < 1.
В схеме, приведенной на рис. 5.9, коллектор транзистора VT1 в выключенном
состоянии имеет «плавающий» потенциал, что ухудшает быстродействие ЛЭ. Для
устранения этого недостатка используют различные схемы фиксации потенциала
коллектора транзистора VT1, одна из которых показана на рис. 5.11. Схема фик-
сации включает два резистора R2, R3 и диод Шоттки VDS4, подключенные к вы-
ходу и источнику питания, и фиксирует потенциал коллектора транзистора VT1
на уровне, приблизительно равном 1—1,5 В.
Рис. 5.11. Схема ШТЛ ЛЭ с фиксацией потенциала коллектора ключевого транзистора
Рис. 5.12. Схема базового ИШЛ ЛЭ
5.1.3. Базовые ЛЭ интегральной Шоттки логики
Основная электрическая схема базового ЛЭ интегральной Шоттки логики (ИШЛ)
[15] приведена на рис. 5.12 и представляет собой также простейший инвертор на
транзисторе VT 1 с набором «развязывающих» диодов Шоттки VDS 1-VDS3 в его кол-
лекторе. В отличие от ЛЭ ШТЛ, в котором состояние насыщения ключевого тран-
зистора VT1 устраняется «шунтирующим» диодом Шоттки VDS0, в данной схеме
для этой цели используется структурно-совмещенный с п-р-п-транзистором VT4
р-п-р-транзистор VT2. При входном напряжении низкого уровня п-р-п-транзис-
тор VT1 закрыт и его коллекторный переход смещен в обратном направлении.
Вследствие этого переход база-эмиттер р-п-р-транзистора VT2 закрыт и на
работу ЛЭ не влияет. При высоком уровне входного напряжения транзистор VT1
открывается, и на его коллекторе устанавливается напряжение низкого уровня. При
(TlJ 4 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
этом коллекторный переход транзистора VT1, а, следовательно, и переход база —
эмиттер транзистора VT2 смещаются в прямом напряжении. Транзистор VT2 от-
крывается и перехватывает часть тока базы транзистора VT1, уменьшая тем самым
его степень насыщения. ИШЛ ЛЭ также реализует функцию «размноженной» ин-
версии входного сигнала с помощью набора выходных диодов Шоттки VDS 1-VDS3,
а реализация логических функций осуществляется «монтажным» объединением
выходов различных ЛЭ, что позволяет получить функцию «НЕ-И» на выходе.
Статические характеристики ЛЭ такого типа подробно рассмотрены в [12].
Отличительной особенностью данной схемы является также небольшой логичес-
кий перепад напряжений \Ur связанный с наличием выходных диодов Шоттки
VDS1-VDS3 и позволяющий достичь высокого быстродействия ЛЭ:
д Ut = Uoh-Uol = U^-U^H+UvnT{VDSm = 0,25^0,35 В.
При этом в схеме ЛЭ могут быть использованы диоды Шоттки, применяемые
в ТТЛШ ИС (например, на основе PtSi) с
-^jVDS\{VDS2,VDS3) = (),4(Ы),50В.
Выходная характеристика ЛЭ в открытом состоянии показана на рис. 5.13я (кри-
вая 1) и представляет собой выходную характеристику открытого п-р-п-транзисто-
ра, смещенную по оси напряжений на значение прямого падения напряжения дио-
дов Шоттки VDS1-VDS3. Выходная характеристика ЛЭ в закрытом состоянии (при
использовании, в качестве нагрузки ЛЭ аналогичного типа) приведена на рис. 5.13я
(кривая 2). Из последней видно, что значение выходного напряжения высокого
уровня U0H практически постоянно и равно и7э до уровня выходного тока:
Т ^Ucc-и^э
IoH<~~R
При превышении этого значения 10Н происходит перехват тока генератора G
нагрузочного ЛЭ, и выходное напряжение U0H падает.
Входная характеристика ИШЛ ЛЭ рис. 5.136 аналогична ШТЛ ЛЭ, а сам ЛЭ
допускает использование в качестве источника тока G как резистор (кривая 1 на
рис. 5.136), так и р-п-р-транзистор (кривая 2). Порог переключения ЛЭ составляет:
ит~и^э>
Динамические параметры ИШЛ ЛЭ подробно рассмотрены в [16]. Среднее
время задержки переключения ИШЛ ЛЭ несколько больше, чем у ШТЛ ЛЭ, что
связано с р-п-р транзистором VT2:
'[(3+ ^1 + ^2^ +(1 + ^2^ + C£’]
2/сс
а тр
2
-\ит
где а — эффективный коэффициент передачи тока эмиттера р-п-р транзистора VT2,
тр — эффективное время переноса носителей заряда в базе р-п-р транзистора VT2.
Рис. 5.13. Выходные (а) и входная (б) статические характеристики базового ИШЛ ЛЭ
В схеме ЛЭ, приведенной на рис. 5.12, на коллекторе ключевого транзистора
VT1, аналогично ШТЛ ЛЭ, в выключенном состоянии находится «плавающий»
потенциал, ухудшающий быстродействие ЛЭ. Для устранения этого состояния
также используют различные методы фиксации потенциала коллектора п-р-п-
транзистора VT1. В одной из таких схем ЛЭ (рис. 5.14) [14] для фиксации по-
тенциала используется подключенная к источнику питания цепь смещения,
содержащая генератор тока G2, резистор R и диод VDS4 (рис. 5.11). В другой
схеме [17], приведенной на рис. 5.15, потенциал коллектора фиксируется с по-
мощью резистора R2, включенного между коллектором и базой ключевого тран-
зистора VT1.
ИШЛ ЛЭ (так же, как и ШТЛ) обладают меньшими функциональными воз-
можностями в сравнении с ТТЛШ, поскольку в них логические функции форми-
руются только объединением выходов ЛЭ.
Рис. 5.14. Схемы ИШЛ ЛЭ с ограничением насыщения р-п-р транзистора
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Рис. 5.15. Схемы ИШЛ ЛЭ с расширенными функциональными возможностями
В [16] предложена электрическая схема ИШЛ ЛЭ, имеющая повышенные
функциональные возможности. В такой схеме (рис. 5.15) логические функции
образуются с помощью набора диодов Шоттки как на входе (VDS1, VDS2), так и
на выходе (VDS3, VDS4). При этом, если логическая функция «И» формируется
на входах Х2, ХЗ, то для ее вывода ИШЛ ЛЭ используют «чистый» выход Z4. При
формировании логической функции «И» на выходе выходы Z1-Z3 ИШЛ ЛЭ под-
ключают к «чистому» входу XI нагрузочного ИШЛ ЛЭ.
Расширения функциональных возможностей ИШЛ ЛЭ можно также достичь с
помощью каскадируемого соединения ключевых транзисторов VT1-VT3 (рис. 5.166)
[ 19]. Для ограничения степени насыщения транзисторов VT1-VT3 использован один
совмещенный многоколлекторный р-п-р-транзистор VT4.
Рис. 5.16. Схема (а) и входная характеристика (6) базового ДТЛШ ЛЭ
5.2. Элементы памяти ТТЛШ БИС
Рис. 5.17. Схемы базового ЛЭ ДТЛШ с повышенным порогом переключения
5.1.4. Базовые ЛЭ диодно-транзисторной логики с диодами Шоттки
Базовая электрическая схема ЛЭ диодно-транзисторной логики с диодами
Шоттки (ДТЛШ) [10] (рис. 5.17) аналогична электрической схеме ТТЛШ ЛЭ, в
которой на входе вместо МЭТ включен набор «низкобарьерных» диодов Шоттки
VDS1-VDS3. Анализ статических характеристик такого ЛЭ дан в [21]. В отличие
от ТТЛШ ЛЭ, данная схема из-за применения входных диодов Шоттки имеет бо-
лее низкий порог переключения:
что также требует для них при применении в БИС специальных схем согласова-
ния с внешними устройствами (рис. 5.17). Поскольку ДТЛШ ЛЭ имеет выход,
аналогичный ТТЛШ ЛЭ, то его выходные характеристики идентичны ТТЛШ ЛЭ.
Учитывая вывод, отмеченный в [3], что времена задержек tpLH, tplHL ТТЛШ ЛЭ оп-
ределяются параметрами выходного транзистора VT2 и слабо зависят от входного
транзистора VT1, для расчета значений времен задержек переключения tpLH, tpffL
ДТЛШ ЛЭ можно использовать формулы, приведенные в разд. 5.1.1 для ТТЛШ
ЛЭ, а для улучшения его характеристик пригодны практически все схемы, опи-
санные для ТТЛШ ЛЭ.
Для повышения помехозащищенности ДТЛШ ЛЭ можно также ввести в базу
выходного транзистора УТ дополнительные компоненты (как, например, тран-
зистор VT1 на рис. 5.17), повышающие порог переключения ЛЭ.
5.2. Элементы памяти ТТЛШ БИС
В ТТЛШ БИС в качестве статических элементов памяти (ЭП) используются как
сложные элементы типа синхронных триггеров, так и простейшие бистабильные
ячейки (БЯ) со схемами управления. В большинстве случаев ЭП реализуются на
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
базовых ЛЭ, на основе которых строятся другие функциональные блоки БИС по
известным методам и схемам, описанным в [2, 18]. Однако ТТЛШ схемотехника
дает возможность применения рассмотренных ниже нетрадиционных приемов и
схем построения ЭП, позволяющих сократить число схемных элементов и улуч-
шить характеристики БИС.
5.2.1. Элементы памяти, тактируемые фронтом синхросигнала
При использовании базовых ЛЭ в качестве основы ЭП возможно использова-
ние триггеров Dt-типа, построенных по схеме «ведущий — ведомый» (M-S).
Пример электрической схемы такого триггера, использующего ТТЛШ базовые
ЛЭ, дан на рис. 5.18. Триггер содержит две БЯ на транзисторах VT3, VT4, VT7,
VT8 и VT11, VT12,VT15, четыре ключа записи на транзисторах VT1, VT2, VT5,
VT6, VT9, VT11, VT13 и VT14 и два буферных элемента на транзисторах VT17,
VT18. Первые два ключа управляют записью в ведущий R-S триггер, второй — в
ведомый. Использование в цепи синхронизации ведущего R-S триггера управ-
ления по эмиттеру транзисторов VT1, VT5, а в ведомом — управление по эмитте-
рам транзисторов VT10, VT14 обеспечивает формирование парафазных синх-
росигналов для ведущего и ведомого R-S триггеров без применения дополни-
тельного инвертора. Выходные буферные компоненты VT17, VT18 изолируют
цепи обратной связи от выходов Q, Q и повышают помехозащищенность Dt-
триггера.
Рис. 5.18. Схема D-триггера типа М-S на основе ТТЛШ ЛЭ
Критичность цепей синхронизации к уровням входных напряжений, а также
большое число схемных элементов (до 10) обусловили большее распространение
в БИС Dt-триггеров, построенных по схеме «трех триггеров». Пример электри-
ческой схемы такого триггера на основе ТТЛШ ЛЭ показан на рис. 5.19.
5.2. Элементы памяти ТТЛШ БИС
Рис. 5.19. Схема Dt-триггера, построенного по схеме «трех триггеров» на основе
ТТЛШ лэ
При использовании многовыходовых базовых ЛЭ типа ШТЛ или ИШЛ элек-
трическая схема подобного Dt-триггера будет иметь подобный вид. Однако недо-
статком таких схем является необходимость большого число компонентов управ-
ления триггерами. Поэтому в ТТЛШ схемотехнике наибольшее распространение
получили Dt-триггера типа М-S с использованием пороговых принципов управ-
ления. Пример электрической схемы такого триггера показан на рис. 5.20. Схема
содержит ведущий R-S триггер на транзисторах VT11, VT12, ведомый R-S триггер
на транзисторах VT 1 -VT 10 и входную пороговую схему на транзисторах VT13, VT14.
Схема функционирует следующим образом: при высоком уровне сигнала на
синхровходе С транзисторы VT11, VT12 закрыты, на входах R2, S2 ведомого тригге-
ра устанавливаются сигналы высокого уровня и ведомый R-S триггер находится в
режиме хранения. При подаче на вход ^сигнала высокого либо низкого уровней
входная схема формирует на выходах Y, Y два парафазных сигнала с уровнями:
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Рис. 5.20. Схема Dt-триггера, построенного по схеме М-S с использованием поро-
говых принципов управления
Uqh ^СС’
иоь = и7эн + 2ипр,
попадающих на входы ведущего R-S триггера. Так как транзисторы VT11, VT12
закрыты, то записи в ведущий R-S триггер не происходит. При понижении на-
пряжения на синхровходе С ниже уровня:
UT^Ucc-UrKVTi2)
происходит отпирание одного из транзисторов VT11, VT12, на базу которого из вход-
ной схемы поступает сигнал высокого уровня Uoir Сигнал низкого уровня U0L из
входной пороговой схемы, поступая на базу другого из транзисторов VTU, VT12,
5.2. Элементы памяти
удерживает его в закрытом состоянии. Таким образом, на выходах QI, Q1 ведущего
R-S триггера появляется комбинация сигналов низкого и высокого уровней:
иТ2 = 2и7э-2и7эн.
которая до уровня напряжения Un на синхровыходе С воспринимается ведомым
R-S триггером как комбинация сигналов высокого уровня.
При дальнейшем снижении напряжения на синхровходе ниже Un информа-
ция переписывается из ведущего триггера в ведомый. При снижении напряжения
на синхровходе ниже уровня:
Ut3 = 3U™pS + Umh-U%
оба сигнала на выходах У, Y входной схемы снова воспринимаются входами R, S1
ведущего R-S триггера как сигналы высокого уровня.
При этом в ведущем R-S триггере сохраняется записанная информация неза-
висимо от информации на входе D. Запись информации в триггер данного типа
происходит по отрицательному фронту синхросигнала С.
В качестве ведущего R-S триггера возможно использование простейших ЭП
(рис. 5.21я—в).
Рис. 5.21. Варианты схем ведущего R-S-триггера для Dt-триггера (рис. 5.20)
В отличие от схемы, приведенной на рис. 5.20, схема ведущего R-S триггера,
показанного на рис. 5.22, имеет пониженную мощность потребления [19]. Это
связано с тем, что в этой схеме осуществляется динамическое питание ведущего
R-S триггера, который устанавливается в требуемое логическое состояние и по-
требляет энергию только в момент переключения синхросигнала из высокого уров-
ня в низкий, а в статических состояниях отключен от питания. Такая особенность
триггера связана со следующим: при высоком уровне синхросигнала С оба тран-
зистора VT5 и VT6 ведущего R-S триггера закрыты, на его выходах QI, Q1 уста-
навливаются сигналы высокого уровня и ведомый R-S триггер находится в режи-
ме хранения.
222 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Рис. 5.22. Схема базового ТТЛШ Dt-триггера типа М-S с пониженной мощностью
потребления
Поскольку падение напряжения по цепям VT2-VD1, либо VT3-VD1 ведомого
R-S триггера ниже, чем по цепям VDS1-R6-VT8-VDS2, либо VDS2-R5-VDS5-VT7-
VD2 ведущего R-S триггера, то ток потребления ведущего R-S триггера отсутствует.
При понижении уровня напряжения на синхровходе С происходит кратков-
ременное отпирание одного из транзисторов VT5 и VT6 (в зависимости от того,
какой из транзисторов VT7 и VT8 входной схемы открыт) и на одном из выходов
QI, Q1 ведущего R-S триггера формируется короткий импульс низкого уровня,
устанавливающий ведомый R-S триггер в необходимое состояние. После перехо-
да синхросигнала С в статическое состояние низкого уровня транзисторы VT5,
VT6 закрываются, и ток потребления ведущего R-S триггера отсутствует. В каче-
стве входной пороговой схемы триггера можно использовать как ДТЛШ схему
(рис. 5.22), так и ТТЛШ (рис. 5.23а, б), однако диодная схема требует более тща-
тельного подбора параметров элементов.
5.2. Элементы памяти ТТЛШ БИС
Рис. 5.23. Схемы входного порогового буфера ТТЛШ Dt-триггера типа M-S
В схеме, приведенной на рис. 5.23#, входная пороговая схема, помимо управ-
ления записью, реализует логические функции:
Y -X1X2X3+Y1Y2Y3Z >
Y = X1 X2X3 + Y1Y2Y3Z.
При использовании инвертирующего входа Z для надежной работы триггера
необходимы тщательное согласование уровней входных сигналов и фиксация по-
тенциала диода VD5. В качестве ведомого R-S триггера используют более сложные
схемы R-S триггеров, что связано с необходимостью формирования требуемых вы-
ходных уровней сигналов, нагрузочной способности и помехозащищенности.
Так, для выполнения первых двух требований ЛЭ выполняют по схеме со
«сложным»_инвертором, а для повышения уровня помехозащищенности на вы-
ходах QI, Q1 обратные связи в ведомом R-S триггере выполняют с коллекторов
фазоразделительных транзисторов VT3 и VT16 (рис. 5.24я).
Однако при этом запас помехозащищенности в цепях обратной связи снижа-
ется до уровня:
= ^g-2t/g,
что делает такой триггер чувствительным к помехам по цепям питания.
Для снижения чувствительности триггера к этому типу помех возможно ис-
пользование схемы R-S триггера, приведенной на рис. 5.24# [20]. В этой схеме на
входах ведомого R-S триггера введены диоды VD1 и VD2, повышающие порог
переключения ЛЭ, а цепи обратной связи сформированы с помощью диодов
Шоттки VDS2, VDS3. Это повышает помехозащищенность по цепям обратной
связи ведомого триггера до уровня:
= и£.
224 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
а) б)
Рис. 5.24. Схемы ведомого R-S-триггера на основе ЛЭ с транзисторным (а) и диод-
ным (б) входами
Рис. 5.25. Вариант схемы ведомого R-S-триггера на основе маломощного ТТЛШ
ЛЭ с мощным выходным буфером
Другим способом, обеспечивающим повышение устойчивости Dt-триггера к
помехам на выходах Q, Q, является построение ведомого R-S триггера на простых
ЛЭ с подключением к его выходам мощного выходного буфера D2, как показано
на рис. 5.25 [21]. Этот буфер формирует необходимые уровни выходных сигналов,
5.2. Элементы памяти ТТЛШ БИС
нагрузочную_способность и изолирует обратные связи ведомого R-S триггера от
выходов Q, Q. Для повышения быстродействия Dt-триггера в схему вводят «ус-
коряющие» компоненты, например диоды VDS2, VDS3 [21]. Эти диоды переклю-
чают в состояние высокого уровня одновременно и выходной буфер, повышая
тем самым его быстродействие. Особенностью схем ЭП, использующих такого
рода «ускоряющие» связи, является их повышенная помехозащищенность.
Это связано с тем, что установка ведомого R-S триггера в необходимое логи-
ческое состояние происходит после переключения мощного выходного буфера,
генерирующего в шинах питания большие помехи. В Dt-триггерах такого типа
для повышения его быстродействия возможно также использование «ускоряющих»
связей другого типа, вводимых между цепью синхронизации и ведомым R-S триг-
гером. В схеме, приведенной на рис. 5.27, эти связи сформированы с помощью ди-
одов Шоттки VDS6 и VDS7. При переходе синхросигнала С в состояние высокого
уровня эти диоды позволяют ускорить заряд выходных емкостей ведущего R-S триг-
гера и входных емкостей ведомого R-S триггера, уменьшить время перезаписи ин-
формации из ведущего R-S триггера в ведомый и повысить быстродействие ЭП.
Когда при применении ЭП необходим только его один выход (Q либо Q), эффек-
тивными являются схемы Dt-триггера с «асимметричной» структурой. Один из
вариантов триггера такого типа приведен на рис. 5.26 [22], и его функционирова-
ние аналогично описанным выше Dt-триггерам типа М-S. Такая схема обладает
меньшим числом схемных элементов и имеет меньшую мощность потребления.
Рис. 5.26. Схема ТТЛШ Dt-триггера с асимметричной структурой
В некоторых вариантах применения ЭП в БИС необходимы их принудитель-
ная установка в определенное логическое состояние при включении питания. Один
из основных схемотехнических приемов решения этой задачи — введение компо-
нентов задержки в цепи питания логических элементов ведомого и ведущего триг-
геров. Так, в электрической схеме ЭП, приведенной на рис. 5.27 [23], функцию
компонентов задержки выполняют транзисторы в диодном включении: VT1 — в
ведомом R-S триггере, VT8 — в ведущем. При включении питания £7сслогический
элемент ведомого R-S триггера, подсоединенный к цепи Ucc через транзистор VT 1,
включится с некоторой задержкой по отношению к логическому элементу этого
триггера, подсоединенному непосредственно к цепи питания.
226 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Рис. 5.27. Схема ТТЛШ Dt-триггера с принудительной установкой состояния при
подаче питания
Это приведет к тому, что ведомый R-S триггер установится в состояние низкого
уровня на выходе Q2. Аналогичный процесс будет происходить и в ведущем R-S
триггере с помощью транзистора VT8. Ведущий R-S триггер установится в такое же
состояние, что и ведомый, и будет поддерживать его установившееся состояние.
5.2.2. Элементы памяти, тактируемые уровнем синхросигнала
Большое распространение в БИС получили элементы памяти на основе Dt-триг-
гера, тактируемого уровнем синхросигнала [18]. При использовании в качестве
базовых многовходовых ТТЛШ ЛЭ электрическая схема D-триггера будет иметь
вид, показанный на рис. 5.28.
Триггер содержит БЯ на транзисторах VT3, VT4, VT8, VT9, два входных ключа
записи на транзисторах VT1, VT2, VT6, VT7 и два выходных буферных компонента
на транзисторах VT5, VT10. Ключ на транзисторах VT1, VT2 осуществляет инверс-
ную передачу информации со входа D в БЯ, а применение во втором ключе записи
управления по эмиттеру транзистора VT7 обеспечивает прямую передачу информа-
ции со входа D в БЯ. Выходные^эуферные компоненты VT5, VT10 изолируют цепи
обратной связи от выходов Q, Q и повышают помехозащищенность D-триггера.
При использовании в качестве БЯ многовыходовых ЛЭ типа ШТЛ либо ИШЛ
электрическая схема такого D-триггера будет иметь вид, показанный на рис. 5.29.
5.2. Элементы памяти
Рис. 5.28. Схема D-триггера на основе ТТЛШ ЛЭ
Рис. 5.29. Схема D-триггера на основе ШТЛ ЛЭ
Функционирование такого триггера аналогично триггеру ТТЛШ. В этом триггере
также возможно формирование «ускоряющих» связей (на рисунке показаны штри-
хом), улучшающих быстродействие триггера. Для изоляции входа D т цепи син-
хросигнализации на выходе триггера введен дополнительный ЛЭ на транзисторе
VT4. Недостатками таких ЭП при их применении в БИС являются большое число
схемных компонентов, повышенная мощность ^потребления и большое время пе-
редачи информации со входа D на выходы Q и Q.
Поскольку в ЭП, тактируемых уровнем синхросигнала, часто используется
только один выход (Q либо Q), широкое распространение получили D-триггеры
типа «защелка». Схема, приведенная на рис. 5.30 [23], содержит ключ записи (КЗ)
на транзисторах VT1, VT2 и бистабильную ячейку с отключаемой обратной свя-
зью на транзисторах VT3, VT4, подключенную параллельно выходу Q.
228 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Рис. 5.30. Схема D-триггера типа «защелка»
Транзистор VT5 необходим для повышения порогов переключения по входам
D и С и обеспечения помехозащищенности D-триггера. При высоком уровне сиг-
нала на входе С транзистор VT3 закрыт, вследствие чего обратная связь в БЯ от-
ключена.
Рис. 5.31. Схема D-триггера типа «защелка» с повышенной устойчивостью записи
Ключ записи передает на выход Q информацию со входа D в инверсной фор-
ме, минуя БЯ и тем самым обеспечивая минимальное время передачи информа-
ции tpHL, tpLir При этом транзистор VT4 устанавливается в состояние, соответству-
ющее уровню сигнала на входе D. При подаче низкого уровня сигнала на вход С
ключ записи закрывается и блокирует передачу информации со входа D. Потен-
циал эмиттеров транзисторов VT3 и VT4 снижается, что приводит к отключению
обратной связи в БЯ. При этом в БЯ сохранится уровень сигнала транзистора VT4.
Информационный уровень БЯ, снимаемый с коллектора транзистора VT2, по-
ступит на выход. По аналогичному принципу функционирует триггер, электри-
ческая схема которого приведена на рис. 5.31 и который отличается схемой ис-
полнения БЯ.
5.3. Схемотехника входных элементов согласования ТТЛШ БИС
5.3. Схемотехника входных элементов согласования
ТТЛШ БИС
5.3.1. Входные ЭС ТТЛШ БИС со стандартными ТТЛ входными
уровнями
Электрическая схема входного ЭС цифровых ТТЛШ БИС со стандартными ТТЛ
входными уровнями состоит из схемы усиления (СУ), ко входу которой подклю-
чена схема согласования уровней (ССУ), обеспечивающая распознавание ТТЛ
уровней сигналов.
В качестве СУ обычно используют быстродействующий двухтактный усили-
тельный каскад, электрическая схема которого приведена на рис. 5.32. Из вход-
ных схем согласования уровней наиболее известны три основных: тип 1 — диод-
ная схема (рис. 5.33а), тип 2 — транзисторная схема (рис. 5.336), тип 3 — диодно-
транзисторная схема (рис. 5.33в). Сравнение входных характеристик схем показы-
вает, что при использовании транзисторной схемы типа 2 порог переключения ЭС:
иТ2 = и7э+и7э-и7эН^Ъ,
т.е. эта схема позволяет получить более высокий порог переключения, чем у ди-
одной схемы типа 1, для которой:
ит^и7э+и7э-и^Р-1^.
Рис. 5.32. Базовая схема усилителя входного ЭС ТТЛШ БИС
При одинаковых сопротивлениях резисторов R максимальные значения вход-
ных токов низкого уровня IIL схем типа 1 и 2 различаются незначительно и со-
ставляют:
т _UcC-Unp-UlL.
1 IL1 — ~ •>
230 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Т _UcC~ и*кэ ~UIL
1 IL2 —
R
Диодная схема обладает более высоким быстродействием, поскольку барьер-
ная емкость диода Шоттки VDS способствует передаче заряда на выход схемы со-
гласования или рассасыванию заряда с выхода.
Рис. 5.33. Диодная (а), транзисторная (б) и диодно-транзисторная (в) схемы согла-
сования уровней ЭС ТТЛШ БИС
Однако емкость перехода коллектор-подложка входного транзистора схемы
типа 2 подключена параллельно выходу, что снижает его быстродействие и вызы-
вает необходимость в увеличении выходного тока IOff путем уменьшения сопро-
тивления резистора R.
Другой недостаток схемы типа 2 заключается в том, что при одинаковых вход-
ных напряжениях входной ток высокого уровня IINy нее выше. И, наконец, схема
типа 2 имеет более низкое входное пробивное напряжение, что обуславливает ее
более низкую надежность.
Совершенствование схем типа 1,2 привело к появлению схемы типа За (рис. 5.33я)
с дополнительными каскадом усиления на транзисторе VT1 и диодом VD1 на входе.
5.3. Схемотехника входных элементов согласования ТТЛШ БИС
За счет применения дополнительного усилительного каскада порог переключения
ЭС повысился до уровня:
UT3 - и7э + и7э +и7э-UVnDP -1,5 В,
что улучшило помехоустойчивость ЭС по сигналу низкого уровня. При этом вход-
ной ток низкого уровня схемы
Т ^UcC-UVnp-U,L
IlL3 R
близок к току IIL схемы типа 1. Однако при этом за счет дополнительного резисто-
ра R2 можно увеличить выходной ток IOff схемы и компенсировать общее сниже-
ние времени задержки включения tPHL из-за введения дополнительного усилитель-
ного каскада. На время задержки выключения tpLH введение дополнительного кас-
када практически не влияет из-за того, что диод Шоттки VDS выполняет ту же
функцию разряда и обеспечивает один и тот же выходной ток низкого уровня IOL,
что и диод VDS в схеме типа 1. С целью повышения надежности ЭС диод VD1
выполнен на основе перехода коллектор-база, имеющего максимальное пробив-
ное напряжение в структуре БИС.
Средние задержки переключения всех трех типов схем приблизительно оди-
наковы, однако ЭС типа За имеет несколько большую мощность потребления.
Тем не менее, этот недостаток успешно компенсируется более высокой помехоу-
стойчивостью схемы и надежностью работы.
Входные характеристики ЭС показаны на рис. 5.34.
Рис. 5.34. Входные характеристики входного ЭС ТТЛШ БИС
Важное усовершенствование входной схемы ЭС типа 3 заключается в замене
входного p-n-диода VD на р-п-р-транзистор VT2 (рис. 5.35).
Такая схема позволяет резко уменьшить входной ток низкого уровня до зна-
чения:
232 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Т ^U^-U^-Un
I,Li (xf2+i)-*i
где /3VT2n — коэффициент усиления тока базы транзистора VT2.
Рис. 5.35. Схема согласования входного ЭС ТТЛШ БИС с входным р-п-р-транзис-
тором
При этом, поскольку р-п-р-транзистор VT2 функционирует в схеме с «общим
коллектором», быстродействие ЭС в сравнении с диодной схемой типа 3 практи-
чески не изменяется, а порог переключения UT остается прежним.
Одним из важных требований к входным ЭС цифровых БИС является мини-
мальное число схемных элементов, поэтому возможны простейшие модифика-
ции схем усиления входных сигналов ЭС, большинство из которых описано в [1].
На рис. 5.36а приведена упрощенная схема усиления, имеющая небольшую на-
грузочную способность. Это связано с тем, что заряд емкости нагрузки CL ЭС про-
исходит через диод VD и резистор R1, имеющий высокое сопротивление. Посколь-
ку при включении схемы за счет диода обратной связи VD происходит перехват
тока коллектора транзистора VT1 (и, соответственно, тока базы выходного тран-
зистора VT2), то с целью предотвращения ухудшения длительности фронта вклю-
чения tHL выходного сигнала площадь эмиттерного перехода транзистора VT2 дол-
жна быть больше площади эмиттера диода VD.
Во внутренних цепях ТТЛШ БИС широко распространены быстродействую-
щие ЛЭ с пороговыми напряжениями переключения UT~ 0,5-ь 1,3 В, что вызывает
необходимость в уменьшении логического перепада напряжений на выходе вход-
ных ЭС. Так, на рис. 5.36 приведена схема усиления входного ЭС, в которой за
счет применения дополнительной схемы обеспечивается ограничение выходного
напряжения высокого уровня:
и он = Ur- U™ - Unp - 3^, где Uoh = UR~ 3UnPs + Unp-
5.3. Схемотехника входных элементов согласования ТТЛШ БИС
Рис. 5.36. Схемы усиления входного ЭС ТТЛШ БИС с небольшой нагрузочной спо-
собностью
Одним из известных методов, позволяющих повысить степень интеграции би-
полярных БИС и их быстродействие, является снижение напряжения питания внут-
ренних логических элементов до уровня Ucc~ 1,54-3,0 В Однако такие уровни пита-
ющих напряжений БИС не позволяют обеспечить питание входных ЭС со стандар-
тными ТТЛ-уровнями. Это вызывает необходимость в двух значениях напряжений
питания: стандартного 5 В для входных ЭС и низковольтного 1,54-3,0 В для внут-
ренних ЛЭ. Однако при передаче сигнала с выхода ЭС на вход ЛЭ будет происхо-
дить ухудшение быстродействия из-за большого логического перепада напряже-
ний на выходе ЭС (входах ЛЭ). Влияние этого недостатка можно снизить при пита-
нии выходной схемы усиления ЭС от низковольтного питания 1,54-3 В, а входной
схемы согласования ЭС — от стандартного +5 В, как показано на рис. 5.37 [24].
Рис. 5.37. Схема питания входных ЭС ТТЛШ БИС при разных значениях напря-
жения питания входных ЭС БИС и внутренних функциональных бло-
ков БИС
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
5.3.2. Входные ЭС ТТЛШ БИС с повышенной нагрузочной
способностью
В некоторых случаях применения входных ЭС, например, в цепях синхрониза-
ции, необходимо, чтобы ЭС обеспечивал управление большим числом нагрузок.
В таких случаях используют специальные входные ЭС, отличающиеся выходной
схемой усиления и имеющие увеличенные выходные токи I0L, 10Н Необходимые
значения этих токов обеспечиваются в основном подбором значений резисторов
и конструкцией выходных транзисторов. Однако изменение значений резисто-
ров приводит к увеличению как статических, так и динамических токов потреб-
ления, что, в свою очередь, обуславливает высокий уровень помех в шине пита-
ния Ucc и общей шине О V, которые могут нарушить функционирование БИС. Для
уменьшения уровня помех используют различные схемотехнические приемы.
В качестве примера рассмотрим схему усиления входного ЭС с повышенной на-
грузочной способностью (рис. 5.38). Схема отличается от стандартной наличи-
ем дополнительных диодов Шоттки VDS1-VDS3, отсутствием резистора в цепи
выходного транзистора VT3 и применением в выходной цепи ЭС транзисторов
Дарлингтона. Наличие диода Шоттки VDS2 между выходом ЭС и коллектором
фазоразделительного транзистора VT4 обеспечивает уменьшение выходного со-
противления транзистора VT5 при включении и улучшение длительности фронта
включения tHL. Это связано с тем, что при разряде емкости нагрузки часть выход-
ного тока I0L через диод VDS2 и фазоразделительный транзистор VT4 попадает в
базу выходного транзистора VT5 и уменьшает его выходное сопротивление. Ди-
оды Шоттки VDS1, VDS3 при включении ЭС обеспечивают опережающее вык-
лючение выходного транзистора VT3 по отношению к включению выходного
транзистора VT2, снижая тем самым уровень помех в общей шине О V и шине
питания Ucc.
Рис. 5.38. Схема усиления входного ЭС ТТЛШ БИС с повышенной нагрузочной
способностью
Применение пары транзисторов VT2, VT3 по схеме Дарлингтона и исключе-
ние резистора в цепи их коллекторов позволяют увеличить зарядный выходной
ток 10Н ЭС и улучшить длительность фронта выключения ЭС.
5.3.3. Входные ЭС ТТЛШ БИС с парафазными выходами
В большинстве случаев применения входные ЭС ТТЛШ БИС не несут функцио-
нальной нагрузки, а выполняют функции согласования и защиты и формируют
на выходе инверсный либо прямой сигнал от входного. Функциональные возмож-
ности входного ЭС можно повысить введением в ЭС двух выходов: «повторяю-
щего» входной сигнал и «инвертирующего», т.е. парафазных. При необходимости
формирования таких сигналов можно использовать последовательное соедине-
ние входного ЭС инвертора и внутреннего ЛЭ, также с функцией инверсии. Дру-
гой вариант реализации предполагает параллельное соединение двух входных ЭС:
с функцией инверсии и с функцией повторения. Однако для парафазных сигна-
лов важным параметром является синфазность выходных сигналов, т.е. разность
во времени задержек формирования выходных прямого Y и инверсного Y сигна-
лов Dtc.
Известно, что для надежной работы цифровых устройств необходимо, чтобы
эта разность была возможно минимальной.
Из первого рассмотренного варианта следует, что разница в задержках выход-
ных сигналов будет равна времени задержки переключения внутреннего ЛЭ. Не-
достатком второго варианта является снижение нагрузочной способности по входу
в 2 раза из-за объединения двух входов ЭС.
Для устранения этих недостатков используют специальные входные ЭС с па-
рафазными выходами. В схемах такого типа уменьшение разности во времени за-
держки формирования парафазных сигналов обеспечивается в основном в схеме
усиления входного ЭС путем разветвления сигналов с помощью фазоразделитель-
ного транзистора (рис. 5.39я) [25]. При высоком уровне входного сигнала С7/я ток
эмиттера открытого фазоразделительного транзистора VT1 поддерживает откры-
тое состояние выходного транзистора VT2 и формирует инверсный входному вы-
ходной сигнал UqL низкого уровня.
Низкий уровень напряжения U™ коллектора фазоразделительного транзис-
тора VT1 закрывает диод VD, выходной транзистор VT3 и формирует выходной
сигнал высокого уровня аналогичный входному. При изменении входного уров-
ня сигнала на UIL фазоразделительный транзистор VT1 и выходной транзистор
VT2 закроются, а транзистор VT3 откроется. При этом на выходах У, Y будут сфор-
мированы такие парафазные сигналы от входного сигнала UIL.
На рис. 5.396 приведена электрическая схема — ЭС с формированием пара-
фазных сигналов путем использования транзисторов разного типа проводимос-
ти: n-p-n VT1 и p-n-p VT4, один из которых функционирует в режиме с «общим
эмиттером», а второй — с «общим коллектором» [26].
При низком уровне входного сигнала UIL транзистор VT1 закрыт, и на выходе
Y будет сформирован сигнал высокого уровня U^H транзистор VT2 открыт, а на
выходе Yбудет сформирован сигнал U^L низкого уровня. При высоком уровне
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
входного сигнала UIH транзистор VT1 открыт, a VT4 — закрыт, и на выходах У,
Y будут сформированы противоположные уровни сигналов. Резистор R1 в схе-
ме выполняет функцию общего источника тока для выходных транзисторов
VT2, VT3, что позволяет уменьшить мощность потребления. Недостатками элек-
трических схем на рис. 5.39 являются низкая нагрузочная способность и невоз-
можность формирования на их основе мощных выходных схем с двухтактным вы-
ходом.
Рис. 5.39. Схемы усиления входных ЭС с парафазными выходами на основе тран-
зисторов одного (а) и разного (в) типов проводимости
Простейшим методом повышения нагрузочной способности парафазных вы-
ходов ЭС является подключение дополнительных усилительных схем к парафаз-
ным выходам маломощного входного ЭС. Для повышения нагрузочной способ-
ности входных ЭС с парафазными выходами чаще используют параллельное вклю-
чение двух фазоразделительных транзисторов VT1-1, VT1-2 (рис. 5.44а).
Первый из этих транзисторов VT1-1 формирует сигнал для управления ба-
зой транзистора VT4 схемы формирования прямого сигнала Y. Второй транзис-
тор VT1-2 управляет выходными транзисторами VT2, VT5, VT6 двухтактной схе-
мы формирования инверсного сигнала Y. Для уменьшения разности времени
задержки формирования парафазных сигналов в схему введены транзисторы
VT4-1, VT7 диод VDS, резистор R3, уменьшающие ток базы выходного транзис-
тора VT3 при его выключении и увеличивающие при включении. В электричес-
кой схеме рис. 5.405 [28] фазоразделительный транзистор VT1-1 работает в схеме
включения с «общим коллектором», а формирование прямого сигнала У, сни-
маемого с коллектора транзистора VT3, достигается с помощью дополнитель-
ного транзистора VT7. Учитывая, что ток коллектора транзистора VT1-2 огра-
ничен резистором R1, подбором значений резисторов R3, R5, R6 можно добиться
минимальной разности во времени задержки формирования парафазных сиг-
налов У, У.
5.3. Схемотехника входных элементов согласования
а)
б)
Рис. 5.40. Схемы усиления входных ЭС ТТЛШ БИС с парафазными выходами и
повышенной нагрузочной способностью [27]
5.3.4. Входные ЭС ТТЛШ БИС с памятью
Входные ЭС ТТЛШ БИС с элементами памяти,
тактируемыми уровнем сигнала
ЭС такого типа строятся на основе элементов памяти, тактируемых фронтом син-
хросигнала и рассмотренных в разд. 5.2.2. Поскольку для таких ЭС, являющихся
«прозрачными» для сигнала данных время передачи сигнала tPffL, tpLH должно быть
минимальным, то при их проектировании ЭП совмещают с входными цепями ЭС.
На рис. 5.41й приведен пример электрической схемы входного ЭС с памятью
на основе D-триггера типа «защелка», в которой входная согласующая схема со-
вмещена с ключом записи КЗ D-триггера. Схема отличается от рассмотренной в
разд. 5.2 наличием дополнительных транзисторов VT1, VT2 и резисторов Rl, R2,
повышающих входной порог переключения ключа записи до стандартного уров-
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
ня ТТЛШ схем. При высоком уровне сигнала на синхровходе_С ключ записи
открыт и сигнал данных в инверсной форме поступает на выход Q, задерживаясь
на время задержки tpHL, tPLH ключа записи. При этом транзистор обратной связи
VT6 бистабильной ячейки закрыт и на выходной сигнал не влияет, а инвертор
бистабильной ячейки на транзисторах VT4, VT5 устанавливается в состояние, со-
ответствующее входному сигналу. При подаче низкого уровня синхросигнала на
вход С ключ записи закрывается и блокирует прием информационного сигнала
на входах.
б)
Рис. 5.41. Схемы входных ЭС с памятью: с D-триггером типа «защелка» (а); с R-S-
триггером (б)
5.3. Схемотехника входных элементов согласования
При этом происходит включение транзистора обратной связи VT6. В резуль-
тате в ЭП включается бистабильная ячейка, в которой хранится последняя посту-
пившая в инвертор информация. Эта информация с коллектора транзистора VT6
поступит на выход Q.
В случае необходимости формирования парафазных выходов в таких ЭС ис-
пользуют ЭП на основе R-S триггера, ко входам R и S которого подключен вход-
ной стробируемый ключ записи с парафазными выходами. Пример схемы ЭС та-
кого типа приведен на рис. 5.41d. При высоком уровне сигнала на синхровходе С
ключ записи открыт и сигнал данных со входа, преобразуясь в прямой Yи инвер-
сный Y сигналы, поступает на входы R и S триггера и через него передается на
выходы Q, Q. При поступлении на синхровход С сигнала низкого уровня ключ за-
писи блокирует прием сигнала данных со входа, а на его выходах Y, Y устанавли-
ваются сигналы высокого уровня. Эти сигналы, поступая на входы R и S R-S
триггера, переводят его в режим хранения.
В случае необходимости получения у таких ЭС высокой нагрузочной способ-
ности в качестве ЭП могут быть использованы соответствующие схемы с высокой
нагрузочной способностью, описанные в разд. 5.2.
Рис. 5.42. Схема входного ЭС с Dt-триггером типа M-S
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Входные ЭС ТТЛШ БИС с элементами памяти,
тактируемыми фронтом синхросигнала
Входные ЭС такого типа строят аналогично ЭС с элементами памяти, тактируе-
мыми уровнем сигнала, рассмотренным в разд. 5.2.1. При использовании ЭП,
построенных на основе базовых ЛЭ БИС, для получения такого ЭС к входу D эле-
мента памяти подключают простейший входной ЭС со стандартными ТТЛ уров-
нями и невысокой нагрузочной способностью.
При использовании ЭП на основе Dt-триггера типа М-S для повышения быст-
родействия и снижения мощности потребления входную пороговую схему Dt-триг-
гера совмещают с входной схемой согласования. Схема на рис. 5.42 отличается на-
личием транзисторов VT15, VT16, резисторов R15, R16, повышающих входной по-
рог переключения до уровня стандартных ТТЛ схем. Функционирование такого ЭС
не отличается от функционирования Dt-триггера, описанного в разд. 5.2.1.
5.3.5. Входные ЭС ТТЛШ БИС с повышенной помехоустойчивостью
Наиболее простым методом повышения помехоустойчивости ТТЛШ входных ЭС
является повышение входного порога переключения UT.
Для этого могут быть использованы элементы смещения — либо диоды или
транзисторы [1] (рис. 5.43я), либо смещающие резисторы [28] (рис. 5.436). В пер-
вом случае значение порогового напряжения:
Ut = и7э + U™ + Uлр + и7э - и7эн;
во втором случае:
uT=uW+u^3[i+^+u^[i+^.
а)
Рис. 5.43. Схемы входных ЭС ТТЛШ БИС с повышенным порогом переключения
с использованием либо диодных или транзисторных элементов смеще-
ния (а), либо резистивных делителей (6)
5.3. Схемотехника входных элементов согласования
Рис. 5.44. Схема входного ЭС повышенной помехоустойчивости с внутренней об-
ратной связью
Использование резистивно-транзисторной цепочки R6, R7, VT6 в схеме на
рис. 5.43я, помимо спрямления передаточной характеристики, обеспечивает по-
вышение устойчивости входного ЭС к воздействию кратковременных импульс-
ных помех за счет удерживания в закрытом состоянии транзисторов VT3, VT7 до
входных напряжений, близких к пороговым. Однако во всех случаях повышение
UT связано с понижением помехоустойчивости к отрицательной помехе At7r что
требует увеличения напряжения питания Ucc и логического перепада входных на-
пряжении &Ur а также ухудшает быстродействие входного ЭС.
Более эффективным методом повышения помехоустойчивости входных ЭС
является использование внутренних обратных связей [1], позволяющих создать
«гистерезис» на передаточной характеристике входного ЭС. За счет «гистерезиса»
входное напряжение отпирания UTL становится выше входного напряжения за-
пирания UTH, и статическая помехоустойчивость относительно помех обоих зна-
ков A U+r A U~T повышается. Для получения «гистерезиса» используют цепи поло-
жительной обратной связи. При этом переключение ЭС из одного состояния в
другое носит регенеративный характер, поэтому ширина переходной области на
передаточной характеристике мала. Для обеспечения максимальной помехоустой-
чивости передаточную характеристику выбирают таким образом, чтобы она была
симметричной относительно входных напряжений UTL9 UTH. На рис. 5.48 приведе-
на схема с внутренней обратной связью, в которой цепь обратной связи содержит
резисторы R4, R5, R7 и транзистор VT4. При низком уровне напряжения UIL на
входе схемы транзисторы VT1, VT2, VT5 закрыты, и на выходе схемы находится
высокий уровень напряжения U0H. Этот уровень, попадая через резистор R7 в базу
транзистор VT4, открывает его и включает резистивный делитель R4, R5 в базе
транзистора VT2. Поэтому при повышении входного напряжения ЭС переключа-
ется при напряжении:
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
иТн^и7э+и7э
^4 । ул
R5 Uk3H-
Снижение выходного напряжения U0H приведет к запиранию транзистора VT4
и регенеративному включению транзисторов VT2, VT5. При этом отключаются
цепи открытой связи и резистивного делителя R4, R5, вследствие чего переклю-
чение ЭС в обратное состояние при снижении входного напряжения произойдет
при напряжении:
ить~и7э+и7э-и7эн-
Следовательно, ширина петли гистерезиса:
Кэ
Изменяя значения номиналов резисторов, можно получить требуемую шири-
ну петли гистерезиса.
Известно [29], что передаточной характеристикой «гистерезисного» типа об-
ладают триггеры Шмита. Схема (рис. 5.45) состоит из входной части на компо-
нентах R2, R4, VT1, VT2 и выходной на усилителе инверторе D1.
Положительная обратная связь осуществляется соединением эмиттеров тран-
зисторов VT2, VT3 и резистора R4. При низком уровне напряжения на входе ЭС
транзистор VT1 закрыт, VT2 открыт, и на выходе ЭС будет установившееся напря-
жение высокого уровня U0H. В этом состоянии на резисторе обратной связи R4
установится напряжение:
u'R 4 = U^zU^.R4+U^U^L.R4.
Л4 Я2 + Я4 Я2 + Я4
Рис. 5.45. Схема входного ЭС с использованием триггера Шмита
5.3. Схемотехника входных элементов согласования
При повышении входного напряжения UJL переключение ЭС произойдет при
напряжении:
= Ucc U™ . R4 Ucc UWh . Я4 +1/™ -1/™
Я2 + А4 Я2 + Я4
При включении ЭС транзистор VT1 переходит в открытое состояние, VT2 — в
закрытое, на выходе ЭС установится напряжение низкого уровня U0L. На резис-
торе обратной связи R4 установится напряжение:
ц/r _ UСС Ц'бЭ R4 UСС Ц^Н .
R4~ R2 + R4 ' R2 + R4
При снижении входного напряжения UrH переключение ЭС в обратное состо-
яние произойдет при напряжении:
= Ucc и™ . R4 Ucc и7эн . R4 rn _ ™
Я1 + Я4 Л2 + Л4
Полагая, что =U^2 =U БЭ; U™H = и^э2н =U кэн, получим ширину «петли гис-
терезиса»:
\UH = R4
1
Л2 + А4
1
Я1 + Я4
UБЭ U кэн\
Из последнего выражения следует, что на передаточной характеристике ЭС
наблюдается гистерезис, и процесс переключения будет иметь регенеративный
характер при условии Rl > R2.
Поскольку в выражения для UT[P UTL входят отношения сопротивлений, то A UH
слабо зависит от температуры и технологического разброса параметров. Однако
оба пороговых напряжения UTfP UTL и ширина петли гистерезиса &UH зависят от
напряжения питания Ucc.
Известный способ формирования цепей обратной связи для образования пе-
редаточной характеристики «гистерезисного» типа (рис. 5.46) заключается в шун-
тировании компонентов, повышающих пороговое напряжение UTH [30]. В приве-
денном на рис. 5.46 ЭС цепь шунтирования содержит компоненты R3-R6, VT3.
При низком уровне входного напряжения и UIL = 0 транзистор VT2 закрыт, и на
выходе ЭС будет напряжение низкого уровня U0L. Так как база транзистора обрат-
ной связи VT2 соединена с выходом через резистор R6, то транзистор VT3 закрыт
и на распределение потенциалов в схеме ЭС не влияет. В этом состоянии на эмит-
тер транзистора VT1 через делитель напряжения будет подано напряжение:
UT
R4 + A5
Ucc-----------•
R3 + R4 + R5
244 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
а) б)
Рис. 5.46. Схемы входных ЭС повышенной помехоустойчивости с использованием
шунтирующих обратных связей — с шунтированием резистивного дели-
теля (а), стабилитрона (6)
При повышении входного напряжения UIL отпирание транзистора и переклю-
чение ЭС произойдут при достижении уровня напряжения:
U = и —^4 +А5— + _jjVds\.
R3 + R4 + R5
При отпирании транзистора VT1 выходной усилитель D1 переключается в
состояние высокого уровня. Повышение выходного напряжения приведет к от-
пиранию транзистора цепи шунтирования VT2, закорачиванию резистора R5 и
снижению напряжения на эмиттере транзистора VT1 до уровня:
U^-^UcC и^эн} • , ”'7 + (и СС Uk3H и^кэн}' пп , ПД + сс ^КЭН D1 . ОД
JXJ + АЧ AZ + АЧ А1 + АЧ
Поэтому при уменьшении входного напряжения переключение входного ЭС
произойдет при уровне:
ТТ (Ucc-U^h ,Ucc-Umh-Umh .Ucc-Umh-U™ J рл.гт^ тт^
Utl = \ —^2-77“ +-—--—----+-----—--—----+ • А4 + иБЭ -Unp •
I 7?3 + R4
R1 + R4
R2 + R4
Подбором значений сопротивлений R1-R5 можно установить требуемые поро-
ги переключения. UTL UTH и необходимую ширину «петли гистерезиса» и ДС/^. Не-
смотря на достоинство — небольшой разброс значений напряжений UTL, UTH и их
слабую температурную зависимость, такая схема имеет существенный недостаток —
зависимость пороговых напряжении UTL, UTH от напряжения питания Ucc.
В схеме на рис. 5.466 в качестве шунтирующего элемента использован стаби-
литрон VD1 [38]. При повышении входного напряжения пороговое напряжение
включения такого ЭС будет:
5,3, Схемотехника входных элементов согласования ТТЛШ БИС
Uth = U™ + U™ + Uvnp - и юн,
тд$ UcD1 — напряжение стабилитрона VD1.
Поскольку при входном напряжении низкого уровня на коллекторе транзис-
тора VT5 присутствует напряжение низкого уровня, то цепь шунтирования, со-
держащая транзисторы VT2, VT4 и резистор R3, отключена и на работу схемы не
влияет. При включении ЭС на его выходе установится напряжение высокого уров-
ня U0H, При этом высокий уровень напряжения на коллекторе транзистора VT5
включит шунтирующую цепь и зашунтирует стабилитрон VD1 открытым транзи-
стором VT2. Поэтому при снижении входного напряжения UIH выключение тран-
зистора VT3 будет происходить не через стабилитрон VD1, а через открытый тран-
зистор обратной связи VT2.
Пороговое напряжение выключения:
Uth = и7э + U™ + Uюн ~ Uюн
и ширина петли гистерезиса:
m/h=u?1-uWh-
В качестве стабилитрона можно использовать эмиттерный переход n-p-п тран-
зистора, который в зависимости от конструкции имеет обратное пробивное на-
пряжение иэ = 3-ь4 В и слабо зависит от температуры.
Последнее обеспечивает стабильные пороги переключения UTL, UTH в диапа-
зоне рабочих температур и напряжений. Во всех вышеописанных схемах форми-
рование цепей обратной связи обеспечивалось с помощью транзисторов одного
типа проводимости (п-р-п).
«Гистерезисную» передаточную характеристику можно сформировать, исполь-
зуя в качестве входного ЭС двухвходовой токовый ключ, один из входов которого
используется в качестве входа ЭС, а на второй подаются зависящие от состояния
ЭС эталонные напряжения URV URV определяющие пороговые напряжения вклю-
чения UTH и выключения UTL, На рис. 5.47 приведена электрическая схема такого
ЭС, содержащая тоновый ключ на транзисторах VT1, VT2 и генераторе тока G,
выходной усилитель на транзисторе VT4, резисторе R5 и формирователь опорных
напряжений URV UR2.
При высоком уровне напряжения £7/яна входе ЭС транзистор VT1 открыт, VT2
закрыт, и на выходе устанавливается напряжение высокого уровня:
Uон — Ucc “ и*БЭ •
Это напряжение, попадая на формирователь опорного напряжения, форми-
рует в базе транзистора VT2 напряжение:
Ur\ — Ucc~Ueo
R2
R2 + R4
-и™,
246 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
которое определяет нижний порог переключения ЭС UTL. При низком уровне на-
пряжения UIL на входе ЭС транзистор VT1 закрыт, VT2 — открыт, на резисторе R1
падает напряжение:
U=I-R\
1 и
и на выходе устанавливается выходное напряжение низкого уровня:
Uol^Ucc-Ues -Ig R\.
. Формиро- I
Токовый । ватель I Выходной
ключ । опорного | усилитель
1 напря- |
Рис. 5.47. Схема входного ЭС повышенной помехозащищенности на основе токо-
вого ключа
Это напряжение, попадая на формирователь опорного напряжения, форми-
рует в базе транзистора VT2 опорное напряжение:
иК2 = исс-и7э———Ig———и7э,
UR2 Ucc ивэ R2+R4 R2 + R4 иБЭ’
которое определяет верхний порог переключения ЭС UTir Ширина «петли гисте-
резиса»:
MJh = IgR1
R2
R2 + R4
определяется значением эталонного тока и значениями сопротивлений резисто-
ров и не зависит от напряжения питания ЭС. Диод Шоттки обеспечивает изоля-
цию входа от шины питания при выключении питания Ucc.
5.3. Схемотехника входных элементов согласования
5.3.6. Входные ЭС с преобразованием уровней сигналов
Входные ЭС с преобразованием ЭСЛ уровней сигналов
Сложность согласования выходов ЭСЛ БИС со входами ТТЛШ БИС связана с
различной полярностью входных (выходных) уровней сигналов. Так ТТЛ-вход-
ные ЭС, имеющие порог переключения UT = 1,4 В, устойчиво различают входные
сигналы низкого UTL = 0,8 В и высокого UTH = 2,0 В уровней, в то время как ЭСЛ
выходные сигналы имеют значения низкого U0L =—1,5 В и высокого UOH = —0,75 В
уровней, воспринимаемые ТТЛ входами как сигнал низкого уровня.
Возможен вариант, когда как ЭСЛ, так и ТТЛШ БИС имеют одинаковое на-
пряжение питания: положительное, +UCC—0 V, либо отрицательное 0 V— UEE («псев-
до-ЭСЛ»). Однако даже в этом случае, несмотря на одинаковую полярность вы-
ходных сигналов ЭСЛ и входного порога переключения ТТЛШ, также необходи-
мо применение специальных входных ЭС, так как выходные сигналы ЭСЛ БИС
будут восприниматься ТТЛШ БИС как сигнал высокого уровня.
ТТЛШ входные ЭС, воспринимающие ЭСЛ сигналы
отличающейся полярности
Простейшая схема входного ЭС такого типа [31] приведена на рис. 5.48я, уровни пре-
образуемых входных сигналов ЭСЛ — на рис. 5.485, выходных ТТЛШ — на рис. 5.486*
схема объединяет токовый ключ.
^=+3,5В
Ц.= +1,5В
U0L = +Q.25~B
в)
Рис. 5.48. Схемы входного ЭС (а), преобразующего ЭСЛ сигналы отличающейся
полярности и временные диаграммы входных (5) и выходных (в) сигна-
лов ЭС на транзисторах VT1, VT2 и генераторе тока G и ТТЛШ-инвертор
248 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Одно «плечо» токового ключа соединено с общей шиной О К, а второе — с вхо-
дом ТТЛШ инвертора. Один вход токового ключа образует вход ЭС, а на второй
подано эталонное напряжение, значение которого в зависимости от входных уров-
ней выбирается в диапазоне —0,75 В < — UR < 1,5 В. Согласование уровней обеспе-
чивается выбором значения тока IG генератора тока и значением номинала резис-
тора R1.
При высоком уровне сигнала на входе ЭС Uj > 0,75 В транзистор VT1 открыт,
и через него из общей шины протекает ток IG. Так как транзистор VT2 при этом
закрыт, то создаваемый источником питания ток через резистор R1 открывает
транзисторы VT3,VT6 и создает на выходе ТТЛ сигнал низкого уровня U™ =0,25 В.
При подаче на вход ЭС сигнала низкого уровня Uj < —1,5 В транзистор VT1 зак-
рывается, а транзистор VT2 открывается и через него и резистор R1 от источника
питания Ucc протекает ток IG генератора, создающий на резисторе R1 падение на-
пряжения:
U=IrR\.
1 Cz
Это падение напряжения понижает потенциалы базы транзистора VT3 до уровня:
U73 = Ucc-IgR1.
Выбирая значения тока IG и резистора R1, можно обеспечить закрытое состо-
яние транзисторов VT3, VT6. При этом на выходе ЭС установится ТТЛ сигнал
высокого уровня U0H = 3,5 В.
Поскольку потенциал в базе транзистора VT3 не опускается ниже потенциа-
ла 0 V, транзистор VT2 работает в активном быстродействующем режиме и его
можно применять без диода Шоттки. Схемы рассмотренного типа получили не-
большое распространение в БИС из-за необходимости трех выводов питания: по-
ложительного +UCC, общего ОУи отрицательного —UEE. Более перспективными
являются ЭС, использующие то же напряжение питания, что и внутренние блоки
БИС, — положительное +UCC. На рис. 5.49 приведена электрическая схема такого
ЭС [32], состоящего из ТТЛШ инвертора на транзисторах VT3-VT5 и схемы смеще-
ния уровня на транзисторах VT1, VT2. Так как напряжение смещения UR = +0,4 В,
то потенциал базы транзистора VT2 фиксирован UE = — 0,35 В. Тогда при подаче
на вход ЭС напряжения высокого уровня и^л <-0,75 В напряжение на переходе
база-эмиттер транзистора VT2 составит: U^2 =0,4 В, что будет поддерживать его
закрытое состояние.
Вследствие этого транзисторы VT3, VT5 открыты, и на выходе ЭС установит-
ся напряжение низкого уровня U™ =0,25 В. При подаче на вход ЭС напряжения
низкого уровня U™ < -0,75В на резисторах Rl, R2 установится падение напряже-
ния АС/ = —1,4 В, и транзистор VT2 перейдет в открытое состояние. При этом в
цепи его коллектора будет протекать ток:
0,75В u-S
11
5.3. Схемотехника входных элементов согласования ТТЛШ БИС
Рис. 5.49. Схема входного ЭСЛ ТТЛШ БИС, преобразующего ЭСЛ сигналы отли-
чающейся полярности и имеющего источник питания одной полярнос-
ти с БИС
Этот ток, создавая падение напряжения на резисторе R3, приведет к сниже-
нию потенциала в базе транзистора VT3. Значением этого потенциала можно уп-
равлять с помощью резистора R3. При выполнении условия:
Ucc-l72K3 <2иБэ
выходной ТТЛШ инвертор перейдет в закрытое состояние, и на его выходе уста-
новится напряжение высокого уровня U™ =3,5 В ТТЛШ входные ЭС, воспри-
нимающие сигналы одинаковой с ТТЛШ полярности.
В этом случае ТТЛШ БИС имеет одинаковое с управляющей входным ЭС
БИС напряжение питания +UCC и О V либо О V и -UEE. Схема входного ЭС пока-
зана на рис. 5.50а [33], преобразуемые сигналы — на рис. 5.50d и рис. 5.50в (для
случая положительного питания). ЭС состоит из токового ключа на транзисторах
VT1, VT2 и генератора тока G. Один вход ключа образует вход ЭС, а на второй
подан эталонный потенциал UR. Кроме того, ЭС включает эмиттерные «повто-
рители» на транзисторах VT3, VT5, управляемые токовым ключом, и выходной
ТТЛШ-инвертор на транзисторах VT1O-5-VT12. В эмиттерах транзисторов VT3,
VT5 включены транзисторы VT4, VT6 и резисторы R7, R8, понижающие уров-
ни выходных сигналов токового ключа. При высоком уровне напряжения на
входе ЭС:
U^>Rh
транзистор VT1 открыт, VT2 закрыт. При выборе номинала резистора R1 таким
образом, что:
Urr — IrR\ >31L„
СС Сг ЬЗ7
эмиттерный «повторитель» VT3 будет закрыт, вследствие чего «зеркало» токов на
транзисторах VT7, VT8 будет также закрыто. При этом эмиттерный «повторитель»
VT5 через транзистор VT6 и резистор R8 открывает транзистор VT9. Низкий уро-
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
вень напряжения на коллекторе транзистора VT9 через диод VD1 переведет вы-
ходной ТТЛШ инвертор в закрытое состояние, и на его выходе будет сформиро-
ван сигнал высокого уровня U0H = 3,5 В. При низком уровне входного сигнала
и^л в открытое состояние перейдет эмиттерный «повторитель» VT3.
Рис. 5.50. Схема входного ЭС ТТЛШ БИС, преобразующего ЭСЛ сигналы одина-
ковой с ЭС полярности (а) и временные диаграммы входных (б) и выход-
ных (в) сигналов
При условии:
Urr-IrRl>3U^
СС G БЭ
транзистор VT5 будет закрыт, а открытый транзистор VT3 через транзистор VT4 и
резистор R10 откроет транзистор VT8. Потенциал на его коллекторе уменьшится
ниже и^э\ транзистор VT9 закроется, и потенциал на его коллекторе возрастет,
что приведет к отпиранию транзисторов VT10, VT12 ТТЛШ инвертора и форми-
рованию на его выходе сигнала низкого уровня:
(7^ = 0,25 В.
Возможно упрощение подобной схемы при использовании в качестве эмит-
терных «повторителей» транзисторов обоих типов проводимости, как показано
на рис. 5.51 [34].
5.3. Схемотехника входных элементов согласования
Рис. 5.51. Схема входного ЭС с использованием транзисторов разного типа прово-
димости
Входные ЭС ТТЛШ БИС с преобразованием КМОП уровней сигналов
Согласование КМОП БИС с ТТЛШ БИС не является сложной проблемой, по-
скольку при одинаковых напряжениях питания Ucc выходы КМОП БИС допус-
кают прямую нагрузку ТТЛ входами. Это связано с тем, что ТТЛШ входной ЭС,
имеющий стандартный порог переключения: и^ТЛШ =1,5 В (рис. 5.52), различает
выходные КМОП сигналы высокого уровня U0H = 4,1 В и низкого уровня U0L=0,4 В.
При этом недостатком прямого согласования является некоторое ухудшение вре-
мени выключения ТТЛШ входного ЭС из-за более высокого значения выходного
напряжения высокого уровня U™on =1,5 В. Согласование является сложным, ког-
да управляющая КМОП схема имеет более высокое напряжение питания (напри-
мер, Ucc = 12 В для КМОП схем серий CD4000 А,В), поскольку выходное напряже-
ние высокого уровня КМОП БИС U™on = 9 В превосходит предельно допустимое
входное напряжение ТТЛШ БИС с питанием Ucc = 5 В и UImax = 7 В.
игв
12 .................Ucc
КМОП0
ТТЛШ
ТТЛШ
ТТЛШ
кмопф
а)
КМОП0
КМОП 0
КМОП 0
б)
Рис. 5.52. Диаграмма уровней пороговых и выходных напряжений (а) КМОП и
ТТЛШ ИС и схема преобразования сигналов КМОП-ТТЛШ (б)
Рис. 5.53. Схема входного ЭС ТТЛШ БИС на токовых ключах, преобразующего
КМОП сигналы
В этом случае согласование может обеспечиваться по схеме, приведенной на
рис. 5.52d с применением внешних или внутренних компонентов: резистора R0 и
диода VD. При этом необходимо, чтобы обратное пробивное напряжение диода
UqsP значительно превосходило выходное напряжение U™on:
TTVD ТТКМОП
и ОБР и ОН 5
прямое падение напряжения:
ипр<и™ш-и™ол-
Поскольку большинство КМОП (МОП) микросхем имеют невысокие выход-
ные токи в ТТЛШ БИС, управляемых КМОП схемами, получили применение
входные ЭС, построенные на основе токовых ключей и имеющие малые входные
токи IIL, 111Г Схема ЭС такого типа может быть построена с использованием токо-
вого ключа на р-п-р-транзисторах VT1, VT2 (рис. 5.53) [33]. В схеме ЭС функцию
генератора тока выполняет резистор R1.
Поскольку в базу транзистора VT2 подано VD эталонное напряжение UR~2U™P,
то ЭС имеет входное пороговое напряжение, типовое для ТТЛШ схем UT~ 1,5 В.
5.3.7. Схемы защиты цепей входных ЭС ТТЛШ БИС
ТТЛШ БИС в сравнении с другими типами БИС являются относительно устойчи-
выми к воздействию статического электричества. Однако совершенствование тех-
нологии и уменьшение линейных размеров элементов БИС привели к повышению
их чувствительности к воздействию статического электричества. Применение р-п-р
транзисторов на входах ЭС позволило улучшить нагрузочную способность, однако
увеличило входное сопротивление и повысило их чувствительность воздействию
статического электричества, что потребовало введения дополнительных средств
защиты входов БИС.
5.3. Схемотехника входных элементов согласования
Рис. 5.54. Схемы защиты от статэлектричества входных ЭС ТТЛШ
Рис. 5.55. Характеристики пробоя схем защиты на основе диода Шоттки
Наиболее применяемым элементом защиты входов ТТЛШ БИС является диод
Шоттки VDS2 (рис. 5.54л), входящий в режим пробоя при перенапряжении входа
и отводящий ток статического заряда в общую шину О V. Недостаток такой схемы —
монотонно возрастающая ВАХ пробоя диода (рис. 5.55а — кривая 1), что при боль-
шой мощности статического заряда и длительном протекании тока через диод
VDS2 может вызвать его разрушение и не позволить надежно защитить внутрен-
ние компоненты ЭС.
Более совершенной является схема защиты, приведенная на рис. 5.54^, в ко-
торой защитным элементом является п-р-п-транзистор с «закороченной» базой
VT4. При возрастании напряжения на входе ЭС транзистор переходит в режим
ударной ионизации, напряжение на его коллекторе резко снижается, и на его вход-
ной ВАХ появляется участок с отрицательным сопротивлением (рис. 5.55а), кри-
вая 2). При этом на входе создается низкоомная цепь разряда, для накопленного
на входе статического заряда, предотвращающая разрушение внутренних компо-
нентов ЭС. При закорачивании перехода база-эмиттер транзистора VT4 через ре-
254 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
зистор R4 (рис. 5.556) можно снизить остаточное напряжение транзистора VT4 в
режиме пробоя, а при обрыве его базы достичь минимального значения остаточ-
ного напряжения. Однако в этом случае максимально допустимое напряжение на
входе ЭС снижается.
Помимо п-p-n транзисторов для защиты входов ЭС от статического электри-
чества можно использовать р-п-р транзисторы как с закороченной через резис-
тор базой [36], так и с «оборванной» базой (рис. 5.56) [37], при этом механизм
функционирования схем защиты аналогичен схемам защиты на п-р-п-транзис-
торах.
Рис. 5.56. Схемы защиты от статэлектричества входных ЭС ТТЛШ БИС на основе
р-п-р транзисторов
В перечисленных схемах ЭС схемы защиты введены между входом ЭС и об-
щим выводом О V. Для повышения надежности схемы защиты от статического
электричества могут вводиться между входом и выводом питания Ucc, как показа-
но в схеме на рис. 5.56 [38]. Такая схема защиты создает низкоомную цепь, через
которую накопленный на входе статический заряд отводится в цепь питания ЭС.
При попадании на вход биполярных БИС отрицательных входных напряже-
ний (по отношению к выводу О V) и превышении напряжения прямого смещения
изоляции UH3 возможно открывание изолирующих переходов компонентов вход-
ного ЭС, включение паразитных транзисторных структур и нарушение работы
входных ЭС и БИС в целом. Для исключения этого паразитного эффекта отрица-
тельные входные напряжения должны быть ограничены до уровня U ™ps < 0,5 В, при
котором изолирующие переходы в БИС закрыты.
Эффективным методом защиты входных ЭС от воздействия отрицательных
входных напряжений является изоляция входа ЭС (например, базы р-п-р-транзис-
тора VT1 на рис. 5.57а) от других элементов схемы обратно смещенным горизон-
тальным п-р-п-транзистором [39]. На рис. 5.576 показан поперечный разрез ак-
тивной структуры входа ЭС. Область № 1 образует, например, базу горизонтального
р-п-р-транзистора VT1, изолированную от других элементов схемы переходами Р2.
5.4. Схемотехника выходных элементов согласования ТТЛШ БИС
Рис. 5.57. Схемы защиты входных ЭС от перегрузок на основе п-р-п-транзистора с
помощью изоляции запертым п-р-п-транзистором (а) и поперечный раз-
рез активной структуры (б)
Изолирующие области Р1 окружены кольцевой областью N2, соединенной с ши-
ной О V. В результате база р-п-р-транзистора VT1 изолирована от других элементов
схемы горизонтальным транзистором VT2 типа n-p-n (N1-P2-N2) с «заземленным»
коллектором. В такой структуре даже при прямом смещении (отрицательном на-
пряжении на входе) эмиттерного перехода защитного транзистора VT2 его зазем-
ленный коллектор препятствует прямому смещению изолирующих переходов дру-
гих компонентов схемы ЭС и нарушению их работы.
5.4. Схемотехника выходных элементов
согласования ТТЛШ БИС
5.4.1. Выходные ЭС ТТЛШ БИС со стандартными
ТТЛ выходными уровнями
Основой выходных ЭС ТТЛШ БИС, обеспечивающей требования, является из-
вестная двухтактная схема усилителя сигналов (УС) с ТТЛ-уровнями, приведен-
ная на рис. 5.58а. Принципы функционирования и основные параметры схемы
подробно рассмотрены в [1, 2]. Элемент Zo в схеме представляет собой цепь раз-
ряда емкости база-эмиттер транзистора VT3. Для согласования усилителя по уров-
ням сигналов с внутренними ЛЭ используют дополнительные согласующие схе-
мы (СС). Основные варианты таких схем приведены на рис. 5.586—г.
Объединенные согласующая схема и схема усилителя образуют выходной ЭС
с активным выходом (АВ), поскольку заряд и разряд емкости нагрузки осуществ-
ляются переключательными активными элементами ЭС: выходными транзисто-
рами VT2, VT3. Во включенном состоянии ЭС характеризуется выходным напря-
жением низкого уровня:
иАо1 = и7эн + 1оь'Гк,
где гк — сопротивление коллектора выходного транзистора VT3.
256 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Рис. 5.58. Схема усилителя сигналов выходного ЭС типа «активный выход» ТТЛШ
БИС (а) и варианты входов (б— г)
Рис. 5.59. Выходные характеристики выходных ЭС ТТЛШ БИС
Выходная характеристика ЭС во включенном состоянии отражена кривой 1
на рис. 5.59. Выходные ЭС ТТЛШ БИС отличаются повышенным выходным на-
пряжением U0L = — 0,3+0,35 В, что связано с увеличенным остаточным напряже-
нием Uюно открытого выходного транзистора VT3 из-за применения в нем «шун-
тирующего» диода Шоттки:
^яо«^3-^3-О,75В -0,55 В =0,2 В.
В выключенном состоянии ЭС характеризуется выходным напряжением вы-
сокого уровня:
Uon = Ucc-и7э-и^Р —^Rl.
Pn
5.4. Схемотехника выходных элементов согласования ТТЛШ БИС
а)
Рис. 5.60. Схемы выходных ТТЛШ БИС с тремя состояниями (а); «открытый кол-
лектор» (б) и «открытый эмиттер» (в)
Выходная характеристика ЭС для выключенного состояния соответствует кри-
вой 3. Типовое значение параметра U0H сравнимо со значениями U0H других ТТЛ
схем и составляет = 2,93,0 В. В ТТЛШ БИС широко применяют выходные
ЭС, в которых помимо двух активных состояний с уровнями напряжений UOff, U0L
может быть сформировано «третье» состояние. В этом состоянии оба выходных
транзистора VT2, VT3 находятся в закрытом состоянии, вследствие чего выход
ЭС отключен от нагрузки. Вариант простейшей схемы ЭС с тремя состояниями
(ТС) приведен на рис. 5.60я.
Перевод ЭС в третье состояние осуществляется с помощью дополнительного уп-
равляющего входа EN, соединенного с базами транзисторов VT2, VT3 через диоды
Шоттки VDS1, VDS2 подачей низкого уровня напряжения. В активных состояниях
выходные уровни напряжении U0[p U0L соответствуют выходным уровням ЭС с ак-
тивным выходом, а выходные характеристики соответствуют кривым 1 и 2 на рис. 5.59.
В «третьем» состоянии (пассивном) ЭС характеризуется выходными токами
hzH представляющими собой токи утечки закрытых транзисторов VT2, VT3, а
выходная характеристика соответствует кривой 3 на рис. 5.59.
Помимо этих схем существуют варианты ЭС, у которых присутствует один
активный компонент, формирующий выходные уровни. Эти схемы распростра-
нены меньше и используются в основном в ТТЛШ БИС, предназначенных для
применения в вычислительных системах, где допускается «монтажное» объеди-
нение выходов. В схеме на рис. 5.606 присутствует только активный элемент раз-
рада емкости нагрузки — транзистор VT2, а выход ЭС образован его коллектором.
Схемы такого типа называют «открытый коллектор» (ОК). Во включенном состо-
янии схема характеризуется выходным напряжением , аналогичным по зна-
чению а выходная характеристика во включенном состоянии такого ЭС соот-
ветствует кривой 1 на рис. 5.59. В выключенном состоянии выходное напряжение
высокого уровня U°* формируется за счет внешнего источника питания UL и ре-
зистора нагрузки Rl:
U°oh=Ul-Ioh-Rl-
258 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Выходная характеристика ЭС в закрытом состоянии (без резистора нагрузки
RL) соответствует кривой 3 на рис. 5.59.
В схеме на рис. 5.60<? присутствует только активный компонент заряда емкос-
ти нагрузки — транзистор VT2, а выход ЭС образован его эмиттером. Схемы тако-
го типа называют «открытый эмиттер». Во включенном состоянии схема характе-
ризуется выходным напряжением аналогичным по значению :
U^-Ucc-U^-U^-^R.
Р N
Выходная характеристика ЭС в этом состоянии соответствует кривой 2 на
рис. 5.64. В выключенном состоянии выходное напряжение низкого уровня U™
формируется за счет внешнего резистора нагрузки 7?;:
UoI~Iol-Rl-
Выходная характеристика ЭС в закрытом состоянии (без резистора нагрузки)
соответствует кривой 3 на рис. 5.64.
Модификации выходных ЭС типа АВ с улучшенными характеристиками
Схема выходного ЭС, приведенная на рис. 5.63а при использовании в качестве
элемента разряда Zo простейшего резистора, имеет пониженное выходное напря-
жение высокого уровня U0[r Поскольку напряжение, попадающее на вход ЭС из
внутренних блоков БИС, имеет конечное значение и [/, > 0, то фазоразделитель-
ный транзистор находится в активном режиме, и напряжение на его коллекторе
уменьшается на значение:
ьик=(.и,-и™)—•
Rzo
На это же значение снижается и выходное напряжение высокого уровня UOfr
Цдя устранения этого недостатка в качестве элемента Zo используются схемы, обес-
печивающие закрытое состояние транзистора VT1. Варианты исполнения элект-
рических схем элемента Zo приведены на рис. 5.61а—в.
Рис. 5.61. Схемы элемента разряда Zo емкости базы выходного транзистора: тран-
зисторная (а), диодная (б) и диодно-транзисторная (в)
5.4. Схемотехника выходных элементов согласования ТТЛШ БИС
Рис. 5.62. Схемы выходного ЭС типа АВ с ускоряющими обратной связью диод-
ной (а) и транзисторной (0
Для улучшения задержек переключения tPL/p tpHL в основную схему ЭС вводят
дополнительные цепи, увеличивающие при переключении выходные токи низ-
кого I0L и высокого 10Н уровней. Так, в схеме ЭС на рис. 5.62я для увеличения вы-
ходного тока высокого уровня 10Н использована транзисторная схема Дарлингто-
на VT2, VT3. Это позволяет при одном и том же уровне выходного напряжения
U0H увеличить в />ураз выходной ток высокого уровня 10[Г Для увеличения выход-
ного тока низкого уровня I при разряде емкости нагрузки в схеме предусмотрен
диод Шоттки VDS1, формирующий обратную связь между выходом и коллекто-
ром фазоразделительного транзистора VT1. При включении транзистора VT1 и
понижении напряжение на его коллекторе диод Шоттки VDS1 открывается и с
выхода ЭС через транзистор VT1 в базу выходного транзистора VT4 протекает до-
полнительный ток ID. Этот ток увеличивает выходной ток низкого уровня I0L и
форсирует разряд емкости нагрузки.
При выходном напряжении:
и0<и7э+и7эн + и™
диод Шоттки VDS1 закрывается и на работу ЭС не влияет. Аналогичный эффект
дает использование вместо диода обратной связи VDS1 транзистора VT4, вклю-
ченного по схеме, показанной на рис. 5.62# [40, 41]. Однако использование тран-
зистора VT4 позволяет при включении ЭС одновременно ускорить разряд емкос-
ти базы выходного транзистора VT3 через его переход база-эмиттер. При этом
улучшается длительность фронта включения tHL и снижается динамический ток
потребления /^с ЭС.
Основным методом улучшения длительности выключения ТТЛШ выходных
ЭС является ускорение разряда емкости базы выходного транзистора. Это обес-
печивается созданием дополнительных управляемых цепей, которые при вклю-
чении ЭС создают низкоомные цепи разряда емкости базы выходного транзисто-
ра. При включении ЭС эти цепи закрываются и не снижают ток базы выходного
транзистора VT2, сохраняя тем самым нагрузочную способность ЭС. Пример элек-
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
трической схемы ЭС, использующей этот принцип повышения быстродействия,
приведен на рис. 5.68. В схеме входной транзистор VT1, управляющий фазоразде-
лительным транзистором VT2, одновременно осуществляет при выключении ЭС
ускоренный разряд емкости базы выходного транзистора VT5. При включении
ЭС и запирании транзистора VT1 оба диода Шоттки VDS1 и VDS2 закрываются и
на работу ЭС не влияют.
Рис. 5.63. Схема выходного ЭС типа АВ с улучшенным временем выключения
Модификации выходных ЭС с тремя состояниями выхода (ТС)
Схема выходного ЭС типа ТС, приведенная на рис. 5.60я, имеет большой входной
ток по управляющему входу EN, так как для обеспечения высокого выходного
тока I0L резистор R1 имеет небольшое сопротивление. Этот недостаток можно ус-
транить использованием для управления «третьим состоянием» р-п-р транзисто-
ра VT2 (рис. 5.60л). При этом входной ток по выводу EN уменьшается [42]. Дру-
гим существенным недостатком схемы ЭС, приведенной на рис. 5.60л, является
увеличенная мощность потребления в пассивном третьем состоянии Pccz, значи-
тельно превышающая мощность в активных состояниях PCCL, PCCfr Поэтому боль-
шинство схемотехнических приемов в ЭС типа ТС направлено на снижение мощ-
ности потребления Pccz. В схеме ЭС на рис. 5.646 [43] использована разделенная
нагрузка фазоразделительных транзисторов VT1, VT2, состоящая из резисторов
Rl, R2, имеющих в 2 раза большое сопротивление и управляемых фазораздели-
тельными транзисторами VT1, VT2. Поэтому в активном включенном состоянии
суммарный ток их эмиттеров, т.е. ток базы выходного транзистора VT5, сохраня-
ется, как у типовой схемы. При переключении в «третье» состояние через диод
VDS1 будет протекать ток только одного резистора R1, имеющего вдвое большее
сопротивление, что позволяет снизить мощность потребления Pccz. По аналогич-
ному принципу функционирует схема ЭС, приведенная на рис. 5.64л [44], однако
в ней для разделения резисторов нагрузки Rl, R2 фазоразделительного транзис-
тора VT1 использован диод Шоттки VDS1. Мощность потребления выходного ЭС
в третьем состоянии можно свести практически к минимуму при использовании
р-п-р транзистора VT1, как показано в схеме рис. 5.64г [45]. При низком уровне
напряжения U/L на входе EN транзистор VT1 открыт и задают токи входной тран-
5.4. Схемотехника выходных элементов согласования ТТЛШ БИС
зистор VT3 и выходной транзистор VT5, обеспечивая тем самым активные выход-
ные состояния ЭС. При подаче высокого уровня UIH на вход EN транзистор VT1
закрывается, что приводит к запиранию выходных транзисторов VT5, VT6 и «тре-
тьему состоянию» на выходе ЭС. При этом ток потребления ЭС Iccz будет практи-
чески равен току утечки управляющего транзистора VT1. Необходимо отметить,
что схемы типа ТС не допускают включения резистора между базой выходного
транзистора VT4 и выходом, который обеспечивает разряд емкости базы транзис-
тора VT5, что связано с тем, что при отключении питания на ЭС через этот рези-
стор, переход база-коллектор транзистора VT5, резистор R6 и шину питания Ucc
будет происходить понижение уровня напряжения на шине, к которой подклю-
чен выход ЭС. Для устранения этого либо резистор R4 подключают к общей шине
О V (рис. 5.646), либо вводят в цепь коллектора выходного транзистора диод Шот-
тки (диоды VDS3, VDS4 на рис. 5.65).
в) г)
Рис. 5.64. Схемы выходных ЭС типа ТС: с р-п-р транзистором на входе (я); с разде-
ленной резистивной нагрузкой и двумя фазоразделительными транзис-
торами (6); с разделенной диодно-резистивной нагрузкой (в); с р-п-р-
транзистором в цепи питания ЭС (г)
262 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Рис. 5.65. Схема выходного ЭС типа ТС с ускоряющими обратными связями
Рис. 5.66. Схемы выходных ЭС типа ТС с улучшенным временем перехода в «тре-
тье» состояние
Наличие управляющей «третьим» состоянием цепи в коллекторе фазоразде-
лительного транзистора не позволяет улучшить длительность включения ЭС с
помощью диода Шоттки обратной связи, как показано на рис. 5.62я. Для устра-
нения этого недостатка можно использовать схему ЭС, приведенную на рис. 5.65я
[46] и использующую для создания ускоряющей цепи через диод VDS6 разделен-
ные фазоразделительные транзисторы VT1, VT2 с резисторами Rl, R2. При этом
транзистор VT1 обеспечивает управление выходными транзисторами VT3, VT4, а
VT2 с диодами Шоттки VDS5, VDS6 ускоряет включение выходного транзистора
VT6. Для устранения паразитных связей выхода с шиной питания +UCC в схему
5.4. Схемотехника выходных элементов согласования
введены диоды Шоттки VDS3, VDS4. Схема на рис. 5.66а [47] иллюстрирует при-
мер применения в цепи обратной связи, ускоряющей включение выходного тран-
зистора VT5, транзистора с диодом Шоттки VT2. При переходе в «третье» состоя-
ние выключение ускоряющего транзистора VT2 обеспечивается дополнительным
диодом Шоттки VDS1.
Схема подобного типа позволяет улучшить параметры «третьего» состояния,
например, времени перехода из состояния высокого уровня в «третье» состояние.
Схема ЭС такого типа показана на рис. 5.66d [48], где дополнительный элемент
задержки D включен между базой и эмиттером ускоряющего транзистора VT2.
Вследствие этого в цепи управления образуется разностный элемент управления
(РЭУ), имеющий проводящее состояние в короткий промежуток времени. Поэто-
му при переходе ЭС, находящегося в состоянии высокого уровня подачи низкого
уровня сигнала на вход EN, транзистор VT2 в некоторый промежуток времени Dt
будет находиться в проводящем состоянии. Это формирование понижает уровень
напряжения на выходе ЭС и ускоряет переход его к уровню «третьего» состояния.
В дальнейшем транзистор VT2 закрывается и на работу схемы не влияет.
Модификации выходных ЭС типа «открытый коллектор»
В схеме ЭС на рис. 5.67а исключен внешний резистор, задающий выходное на-
пряжение высокого уровня за счет использования цепи, состоящей из диодов VD,
VDS. Схема ЭС на рис. 5.616 [49] помимо улучшенного времени включения за счет
применения транзистора VT1, работающего в режиме ОК, обладает дополнитель-
ным свойством: ток потребления такой схемы ICCL в открытом состоянии зависит
от тока нагрузки I0L. Это достигается цепью обратной связи на диодах VD, YDS,
управляющей током базы транзистора VT1 в зависимости от тока нагрузки I0L.
Время включения в схемах ОК можно улучшить, также как и в схемах типа
АВ, за счет ускорения разряда емкости базы выходного транзистора VT3. Так, на-
пример, при выключении выходного транзистора VT3 (рис. 5.67а) разряд емкости
его базы обеспечивается транзистором VT2, имеющим выходное сопротивление
в несколько раз ниже сопротивления резистора R2 схемы на рис. 5.67а.
Рис. 5.67. Схемы выходных ЭС типа ОК с обратными связями: с встроенным на-
грузочным резистором (а); с управляемым током потребления (0; с улуч-
шенным временем выключения (а)
264 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Рис. 5.68. Схема выходного ЭС типа ОЭ с р-п-р-транзистором
Из простейших схем интерес представляет применение р-п-р-транзистора VT 1,
позволяющего повысить нагрузочную способность по входу ЭС (рис. 5.68).
Модификации выходных ЭС ТТЛШ БИС типа «открытый эмиттер»
Схемы ЭС типа «открытый эмиттер» редко используются в ТТЛШ БИС и в ос-
новном для формирования выходных уровней «псевдо-ЭСЛ» типа в линиях пере-
дачи сигналов.
5.4.2. Выходные ЭС ТТЛШ БИС с памятью
Схемотехника выходных ЭС ТТЛШ БИС с памятью, описанная в данной главе,
иллюстрируется на примерах электрических схем, объединяющих простейшую
бистабильную ячейку либо R-S триггер и выходной двухтактный усилитель сиг-
нала (УС) типа АВ с ТТЛШ-уровнями. Включение требуемого типа элемента па-
мяти (ЭП) в выходной ЭС (тактируемого фронтом сигнала либо уровнем и т.д.)
может осуществляться в соответствии с электрическими схемами, описанными в
разд. 5.2, а формирование требуемого типа выхода — в соответствии с электричес-
кими схемами, описанными в разд. 5.4.1.
Наиболее простым методом организации выходного ЭС ТТЛШ БИС с памятью
является совмещение выходного УС с одним из ЛЭ БЯ, как показано на рис. 5.69а.
В схеме инвертор на транзисторах VT3-VT8 выполняет как функцию выходного УС,
формирующего выходные сигналы, так и функцию «плеча» R-S триггера. При этом с
целью сокращения числа элементов второй логический элемент БЯ (транзисторы VT 1,
VT2) выполняется без выходного двухтактного каскада, а для исключения влияния
помех с выхода на состояние БЯ цепи обратной связи выполняются с коллекторов
фазоразделительных транзисторов VT1, VT4. Схема ЭС такого типа обладает мини-
мальным временем задержки переключения равным времени переключения
БЯ Описанную схему ЭС можно упростить, если использовать для парафаз-
ного управления выходными транзисторами УТ5^ VT6 не фазоразделительный
транзистор VT4, а парафазные сигналы выходов Q, Q, БЯ (рис. 5.696) [50]. При
этом время задержки переключения выходного ЭС:
f9C _ /БЯ
1р ~ 1р .
5.4. Схемотехника выходных элементов согласования ТТЛШ БИС
г)
Рис. 5.69. Схемы выходных ЭС с памятью ТТЛШ БИС: с совмещением выходного
усилителя сигналов с плечом БЯ (л); с парафазным управлением выход-
ными транзисторами ЭС (б); с последовательно и параллельно включен-
ным мощным усилителем сигналов (в, г)
Схемы выходных ЭС с памятью, приведенные на рис. 5.69я и б, обладают ми-
нимальным числом элементов, временем задержки переключения сигнала, рав-
ным времени задержки переключения БЯ и удобны для применения в БИС. Од-
нако их существенным недостатком является невозможность формирования вы-
ходного УС типа «три состояния». В таких случаях используют последовательное
(рис. 5.69#) либо параллельное (рис. 5.69г) соединения БЯ и выходного ЭС.
При последовательном включении БЯ выполнена на маломощных ТТЛШ ЛЭ,
к одному из выходов которой (коллектор транзистора VT4) подключен мощный
выходной УС типа «три состояния» с ТТЛ-уровнями [51]. Такое подключение УС
ухудшает общее время задержки переключения ЭС, поэтому для ускорения про-
цесса выключения в схему введен дополнительный диод Шоттки VDS . При этом
времена задержек включения и выключения ЭС:
t¥HL^tpaLH + typHL.
.ЭС _ .УС
IPLH ~ IPLH)
где t™H, t™L — времена задержек включения, выключения БЯ; tpCLH, tpCHL — времена
задержек включения, выключения выходного УС.
При высоком уровне сигнала на управляющем входе EN ЭС функционирует
как обычный выходной ЭС с памятью, при низком уровне сигнала — выходной
УС переходит в «третье» состояние. При этом транзистор VT5 закрыт, а состояние
БЯ не изменяется.
Динамические параметры схемы ЭС с «тремя состояниями» выхода можно
улучшить при параллельном соединении БЯ и выходного УС, как показано в схе-
ме на рис. 5.69г [52]. В этой схеме вход УС (база транзистора VT3) подключен па-
раллельно входу ЛЭ БЯ (база транзистора VT2). Управление ЭС с входа R осуще-
ствляется одновременно как плечом БЯ (через диод VDS2), так и выходным УС
(через диод VDS3). В такой схеме времена задержек включения и выключения
составят:
,ЭС _ .БЯ . .УС .
IPHL ~ I PLH ' IPHL)
.ЭС _ .УС
IPLH ~ IPLH •
Для формирования на выходе «третьего» состояния в схему УС достаточно
ввести два диода Шоттки по схеме, аналогичной схеме на рис. 5.69^.
5.4.3. Выходные ЭС ТТЛШ БИС с преобразованием уровней сигналов
Выходные ЭС ТТЛШ БИС с формированием выходных ЭСЛ-уровней
сигналов
Выходные ЭС с выходными ЭСЛ уровнями сигналов, одинаковой с ТТЛШ БИС
полярности
Выходные ЭС с выходными ЭСЛ-уровнями сигналов, одинаковой полярности с
внутренними сигналами ТТЛШ БИС «псевдо-ЭСЛ» строятся в основном по схеме,
приведенной на рис. 5.70я [53]. ЭС содержат токовый ключ на транзисторах VT1,
VT2, генератор тока G и эмиттерный «повторитель» на транзисторе VT3. Для обес-
печения входного порога переключения ТТЛ типа ЭС на базу транзистора VT2 по-
5.4. Схемотехника выходных элементов согласования
дано напряжение смещения UR = 1,454-1,5 В. При входном напряжении Uf < 1,5 В
(рис. 5.706) транзистор VT1 закрыт, транзистор VT2 открыт, и на выходе ЭС будет
сформировано выходное напряжение низкого уровня:
Uol = Ucc-IgR1 ~Ub3-
_______________________ov
а) б)
Рис. 5.70. Схема выходного ЭС ТТЛШ БИС, формирующая выходной ЭСЛ сигнал
одинаковой с ТТЛШ полярности (а) и временные диаграммы (6)
Для формирования необходимого уровня быстродействия и помехозащищенно-
сти значения тока IG и сопротивления резистора R1 выбираются из соотношения:
Ig R1
Uol = UCC - 2U™ = Ucc -1,5 В.
При [7у > 1,5 В транзистор VT2 закрывается и на выходе ЭС устанавливается
высокий уровень напряжения:
Uoh Ucc U'sa
При этом логический перепад напряжений на выходе ЭС:
А ттЭС ~ ttVT3
AU Т ~ U БЭ •
Возможно, повышение быстродействия схемы описанного типа за счет сни-
жения логического перепада напряжений на выходе путем подключения парал-
лельно резистору R диода Шоттки VDS при этом:
А ГГ-ЭС ~ TTVDS
AUt ~UПР •
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Рис. 5.71. Схема выходного ЭС ТТЛШ БИС, формирующая выходной ЭСЛ сигнал
различающейся с БИС полярности (а), и временные диаграммы (б)
Модификации выходных ЭС с «псевдо-ЭСЛ» выходными уровнями сигналов
отличаются в основном усовершенствованными схемами генераторов тока G и
схемами формирования эталонных уровней U*.
Выходные ЭС ТТЛШ БИС с выходными ЭСЛ-уровнями сигналов отличающейся
полярности
Более сложной схемотехнической задачей является преобразование сигналов ТТЛ
типа положительной полярности в сигналы ЭСЛ типа отрицательной полярнос-
ти. Основной вариант электрической схемы такого ЭС приведен на рис. 5.71а [54]
и содержит два токовых ключа, первый из которых входной (транзисторы VTI,
VT2, генератор G1) имеет положительное питание +£7СС, второй выходной (тран-
зисторы VT5, VT6, генератор G4) — отрицательное питание — UEE и схему сдвига
уровней в отрицательную область напряжения (транзисторы VT3, VT4; резисто-
ры R3, R4, генераторы. G2, G3). ТТЛ порог переключения входного ключа обес-
печивается подачей в базу транзистора VT2 эталонного напряжения смещения
+UR. При входном напряжении Uj < 1,5 В (рис. 5.71 б) транзистор VT1 закрыт, тран-
зистор VT2 открыт, следовательно, на эмиттерах транзисторов VT3 и VT4 выход-
ное напряжение будет:
и73~Ссс-1/£3;
U^'^Ucc-uT-IrRl.
Поскольку эмиттеры транзисторов VT3, VT4, работающих в режиме эмиттер-
ного «повторителя», подключены к генераторам тока G2, G3 через R3, R4, то за
счет падения напряжения на резисторах R3, R4 происходит смещение уровня на-
пряжения на базах транзисторов VT5, VT6 выходного ключа:
U^-Ucc-U^-h-Rl ~1з R4;
5.4. Схемотехника выходных элементов согласования ТТЛШ БИС
UT^Ucc-U7a-Ii'R^
иТ<иТ-
Так как U^5 < U™, то транзистор VT5 закрыт, транзистор VT6 открыт и на
выходе будет низкий уровень напряжения, равный:
Uol^Au'Z’ + Ii-KS).
При этом для обеспечения «ненасыщенного» режима работы выходного клю-
ча необходимо выполнение условия:
\UCC - V™* Л4| > |2t7g3|.
При изменении входного напряжения на U > 1,5 В уровни напряжений изме-
няются на противоположные и на выходе будет напряжение высокого уровня:
ион = -и]7э^
5.4.3. Выходные ЭС ТТЛШ БИС с преобразованием уровней сигналов
Выходные ЭС ТТЛШ БИС не допускают прямого управления входами КМОП ИС
в основном из-за несоответствия выходного напряжения высокого уровня
и™ш ^0,3 В входному пороговому напряжению высокого уровня U™on ~ 3,7+4,1 В,
т.е. U™ <U™on, что не обеспечивает полного запирания входного ЭС КМОП
БИС и вызывает большой сквозной ток потребления КМОП БИС. При одинако-
вом напряжении питания U™111 = U™on - +5 В для управления КМОП можно ис-
пользовать выходные ЭС типа, «открытый коллектор» с резистором, подключен-
ным к питанию +UCC и повышающим выходное напряжение высокого уровня U0H
до уровня, близкого к +UCC. При напряжении питания U™°n, отличающимся от
напряжения и™ш, ^сс2П >^сс'Ш в качестве выходного ЭС также можно исполь-
зовать ЭС типа «открытый коллектор». Требуемое выходное напряжение высоко-
го уровня U0H для управления КМОП БИС можно обеспечить подключением к
выходу ЭС внешнего резистора Ro и источника питания Uccv при этом для надеж-
ной работы БИС необходимо обеспечение следующего требования:
ТТттлш тткмоп
и Отах U СС2 •>
ттТТЛШ
где Uотах — максимально допустимое.
5.4.4. Схемотехника цепей защиты выходных ЭС ТТЛШ БИС
Защита выходных цепей ЭС от «динамического» тока Миллера
Паразитный «эффект Миллера» [2] в значительной степени влияет на быстродей-
ствие выходных ЭС ТТЛШ БИС в динамическом режиме. На рис. 5512а изобра-
270 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
жена электрическая схема выходного ЭС. Допустим, что выходной ЭС переклю-
чается из состояния низкого уровня в высокий. При этом транзистор VT1 закры-
вается, и входная емкость транзистора VT4 разряжается через резистор R4, что
вызывает возрастание выходного напряжения Uo.
Рис. 5.72. Схема выходного ЭС ТТЛШ БИС учитывающая емкость Миллера (а), и
диаграммы выходных напряжений Uo (б) и тока 10Н (в)
Поскольку выходной транзистор VT4 обладает значительной емкостью пере-
хода коллектор-база С^4, то при изменении выходного напряжения Uo через нее
течет емкостной ток
j _ QVT4 . О
с м ’
который создает на резисторе R4 падение напряжения:
UM=ICM.
Это напряжение поддерживает выходной транзистор VT4 в открытом состоя-
нии и увеличивает его выходной ток, что эквивалентно увеличению выходной
емкости транзистора VT4 (емкости Миллера ) в /?^4 раз:
с0-см = {скб • ,
где /3N — коэффициент усиления тока базы транзистора VT4, это, в свою очередь,
увеличивает длительность перехода выходного напряжения Uo в состояние высо-
кого уровня (кривая на рис. 5.726).
5.4. Схемотехника выходных элементов согласования
Рис. 5.73. Схемы выходных ЭС ТТЛШ БИС с защитой от «динамического» тока
Миллера: с диодно-транзисторной цепью, управляемой коллектором фа-
зоразделительного транзистора (а); с динамическим управлением по вы-
ходу ЭС (б); с динамическим управлением р-п-р транзистором (в); с дина-
мическим управлением с коллектора фазоразделительного транзистора (г)
в)
Поскольку степень влияния эффекта Миллера определяется значением со-
противления резистора R4 в базе выходного транзистора VT4, основным методом
защиты от динамического тока Миллера является создание низкоомных цепей
отвода емкостного тока 1С в базе выходного транзистора VT4. Для устранения это-
го эффекта используют управляемые транзисторные цепи, включаемые при пе-
реходе выходного ЭС в состояние высокого уровня. Так, в схему на рис. 5.13а [55]
введена дополнительная цепь из транзистора VT6, резисторов R2, R7, диодов VD 1,
VD2, VDS. Во включенном состоянии ЭС транзистор VT6 закрыт и на работу тран-
зистора VT4 не влияет, так как открытый транзистор VT1 через диод VDS перехва-
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
тывает ток резистора R1. При выключении ЭС напряжение на коллекторе тран-
зистора VT1 возрастает, что приводит к запиранию диода Шоттки VDS и отпира-
нию транзистора VT6, который отводит емкостной ток Миллера транзистора VT4
в общую шину О V и удерживает напряжение небольшого значения на базе тран-
зистора VT4 в выключенном состоянии ЭС. При этом длительность фронта вык-
лючения выходного сигнала tLH резко снижается (кривая 2 на рис. 5.726).
Недостатком таких схем является то, что они потребляют мощность в выклю-
ченном состоянии выходного ЭС, что увеличивает общую мощность потребле-
ния ЭС. В литературе был предложен ряд схем, использующих емкостные компо-
ненты и функционирующих только в момент выключения выходного ЭС.
Электрическая схема с цепью такого типа приведена на рис. 5.736 [56] и со-
держит транзистор VT6 с диодом Шоттки VDS, представляющие собой цепь от-
вода тока Миллера, резистор R5 и диод VD, управляющие цепью защиты. При
этом р-n диод VD используется в качестве емкости, что отражено на рисунке.
В статических включенном и выключенном состояниях диод VD ток не про-
пускает, цепь отвода VT6 VDS закрыта и на параметры ЭС не влияет. При перехо-
де ЭС из включенного в выключенное состояние перепад выходного напряжения
ДС70 вызывает протекание через диод VD емкостного тока 7™, пропорциональ-
ного емкости диода CVD. Этот ток открывает транзистор VT6 и диод Шоттки VDS
и создает низкоомную цепь отвода тока Миллера выходного транзистора VT4. При
переходе в статическое выключенное состояние емкостной ток диода I™ резко
падает, и транзистор VT6 отключается.
Применение в схемах выходных ЭС транзисторов р-п-р типа позволяет создать
простую схему защиты от «динамического» тока Миллера [57]. В схеме на рис. 5.7Зв
п-р-п транзистор VT5 формирует цепь отвода тока Миллера выходного транзисто-
ра VT4, а р-п-р транзистор VT6 представляет собой управляющую цепь защиты. Во
включенном состоянии ЭС выходной транзистор VT4 открыт, а выходной транзис-
тор VT3 закрыт, поэтому ток эмиттера транзистора VT6 близок к нулю и цепь защи-
ты отключена. При переходе ЭС из включенного состояния в выключенное цепи
эмиттера транзисторов VT2, VT3 протекает ток, управляющий зарядом емкости
нагрузки CL и выходной емкости Со. Это вызывает отпирание р-п-р транзисторов
VT6 и VT5; последний отводит в общую шину О V возникающий в этот момент ток
Миллера выходного транзистора VT4. При возрастании выходного напряжения до
установившегося высокого уровня U0Hтранзисторы VT2, VT3 закрываются, что при-
водит к отключению р-п-р транзистора VT6 и отключению цепи защиты ЭС. При
наличии на выходе статического выходного тока I отключенное состояние цепи
защиты обеспечивают соответствующим подбором сопротивления резистора R4.
Из всех типов цепей защиты выходных ЭС от динамического тока Миллера
наибольшее распространение получила схема, приведенная на рис. 5.73г [58]. Цепь
защиты включает транзистор VT6, диоды Шоттки VDS5, VDS6 и диод VD, ис-
пользуемый в качества емкости. Основное отличие данной схемы заключается в
управлении цепью защиты по изменению уровня напряжения на коллекторе фа-
зоразделительного транзистора, что позволяет оптимально совместить по време-
ни моменты максимального отпирания транзистора цепи отвода тока Миллера и
пикового значения тока Миллера. В установившемся включенном состоянии ток
5.4. Схемотехника выходных элементов согласования
через диод практически равен нулю, транзистор VT6 и диод Шоттки VDS4 закры-
ты и на состояние схемы не влияют.
При переходе ЭС из включенного в выключенное состояние возрастание на-
пряжения на коллекторе фазоразделительного транзистора VT4 вызывает протека-
ние через емкость диода тока, открывающего транзистор VT6, который отводит
ток Миллера выходного транзистора VT4 в общую шину О V Это приводит к резко-
му уменьшению длительности фронта выключения выходного сигнала. При пере-
ходе ЭС в установившееся состояние высокого уровня ток через диод резко падает,
что приводит к отключению схемы защиты. Необходимо отметить, что введение
цепей защиты приводит к некоторому увеличению емкости в базе выходного тран-
зистора VT4, что может увеличить время задержки включения выходного ЭС tpHL.
Однако при этом достигается существенно больший выигрыш во времени задерж-
ки выключения, что улучшает суммарное быстродействие выходного ЭС.
Защита выходных цепей ЭС от тока Миллера в статическом состоянии
В отличие от вышеописанного эффекта Миллера, проявляющегося в динамическом
режиме работы выходного ЭС, влияющего на быстродействие ЭС, получившего
название «динамического», эффект Миллера может проявляться и в статическом
режиме работы выходного ЭС. На рис. 5.74а приведена схема ЭС, подключенного к
шине передачи сигналов и находящегося в «третьем состоянии».
Рис. 5.74. Схема, поясняющая возникновение тока Миллера в выходном ЭС типа
ТС, находящемся в статическом состоянии (а), и схема выходного ЭС
типа ТС ТТЛШ БИС с защитой от «статического» тока Миллера (б)
Поскольку к шине могут быть подключены другие передатчики DN и прием-
ники R1-RN сигналов, то при передаче сигналов по шине передатчиком DN в
выходной цепи передатчика сигналов R1 (транзистор VT4) может протекать ем-
костный ток 1С, пропорциональный емкости коллектор-база СКБ транзистора VT4.
Этот ток, протекая через резистор R3, будет создавать на нем падение напряже-
ния, которое может привести к приоткрыванию выходного транзистора VT4 и
увеличению выходного тока передатчика сигналов D1. А это эквивалентно увели-
чению выходной емкости Со ЭС в В раз, что приведет к ухудшению передачи сиг-
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
налов по шине В. Для устранения этого эффекта в выходных ЭС используют уп-
равляющие транзисторные цепи, создающие низкоомную цепь отвода тока Мил-
лера выходного транзистора VT4 в «третьем» состоянии.
Электрическая схема выходного ЭС типа «три состояния» с защитой от «ста-
тического» тока Миллера приведена на рис. 5.746. В схеме ЭС [59] при подаче на
управляющий вход EN сигнала высокого уровня диоды Шоттки VDS1, VDS2 и
транзистор VT7 закрыты, и ЭС функционирует как обычный ЭС типа «активный
выход». При подаче низкого уровня сигнала на вход EN диоды Шоттки VDS1,
VDS2 открываются, напряжение на базе транзисторов VT1-VT3 падает, что при-
водит к переходу ЭС в «третье состояние». Однако при этом включается цепь от-
вода тока Миллера, содержащая транзисторы VT5-VT7 и отводящая ток Миллера
выходного транзистора VT4 в общий вывод О V.
Защита выходных ЭС ТТЛШ БИС от помех
Схемотехника подавления помех в цепях питания выходных ЭС. Одним из основ-
ных методов подавления помех, возникающих при переключении выходного ЭС
в цепях питания, является формирование пологих (либо линейно изменяющих-
ся) фронтов выходного сигнала путем управления скоростью нарастания выход-
ного тока —
dt
Рис. 5.75. Схема выходного ЭС ТТЛШ БИС с управлением длительностью фронта
включения (а) в диаграммы сигналов в схеме (б)
5.4. Схемотехника выходных элементов согласования
На рис. 5.75я приведена схема выходного ЭС, в которой обеспечивается уп-
равление длительностью фронта включения выходного сигнала [60]. Элемент со-
держит выходную схему на транзисторах VT3-VT5, формирующую выходные уров-
ни напряжений, входную схему на транзисторах VT 1, VT2 (элемент задержки DLO)
и ряд элементов задержки DL1-DLN, построенных по одной схеме, но отличаю-
щихся от входной схемы и друг от друга задержкой в возрастающем порядке на
время задержки Ат, 2Ат, ..., пАт. Конкретное время задержки в элементах уста-
навливается соответствующим подбором резисторов Rl, R3. При подаче на вход
ЭС положительного перепада напряжении АС/, за счет разности времени включе-
ния элементов задержки DL0...DLN в базе выходного транзистора VT5 будет сфор-
мирован монотонный, ступенчато-возрастающий сигнал тока базы 1^5 с перио-
дом Ат (рис. 5.756). Это приведет к тому, что отпирание выходного транзистора
VT5, т.е. выходной ток будет нарастать не скачком, а постепенно, что приведет к
монотонному разряду емкости нагрузки С/? через выходной транзистор VT5 и плав-
ному падению выходного напряжения. Отсутствие резких изменений тока потреб-
ления А/сс за счет разряда емкости нагрузки CL приведет к снижению падения
напряжение A UG на паразитной индуктивности LG общего вывода БИС 0 V, умень-
шению помех в общей шине 0 V.
Аналогичным образом можно осуществлять управление скоростью нараста-
ния током заряда емкости нагрузки CL при выключении ЭС. На рис. 5.76я приве-
дена схема выходного ЭС, в котором осуществляется управление длительностью
фронта нарастания выходного сигнала tLH. В этой схеме ЭС при включении блока
управления (БУ) осуществляет последовательное включение (с задержкой, крат-
ной Dt) зарядных транзисторов VT2-VTN (рис. 5.766), постепенно увеличивая
выходной ток 1(), заряжающий емкость нагрузки CL. Это приводит к монотонному
возрастанию выходного напряжения Uo и тока потребления 1се при переключе-
нии. Отсутствие резких изменений тока потребления 1СС при переключении из-за
токов заряда емкости нагрузки CL приведет к уменьшению падения напряжения
\US на паразитной индуктивности Ls вывода питания БИС и снижению уровня
помех в шине питания +£7^.
Управление скоростью нарастания выходного тока —- можно осуществлять
. - д. dt
с помощью нелинейной нагрузки в коллектора фазоразделительного транзистора
[61]. Схема ЭС такого типа приведена на рис. 5.77. В коллектор фазоразделитель-
ного транзистора VT1 включена нелинейная нагрузка, содержащая низкоомный
R1 и высокоомный R2 резисторы и набор диодов VD1-VD3. При выключении ЭС
и спаде напряжения на коллекторе транзистора VT1 до уровня Ucc—3Unp скорость
изменения тока базы выходного транзистора VT4 (и, соответственно) будет опре-
деляться высокоомным резистором R2, поэтому на начальном участке включе-
ния фронт выходного сигнала пологий.
При изменении напряжения на коллекторе транзистора VT1 ниже уровня
Ucc—3Unp произойдет включение низкоомной цепи с резистором R1, и скорость
нарастания выходного тока возрастает. Вследствие такого изменения выходного
тока уровень помехи в общей шине 0 V будет снижен. Изменяя число диодов в
цепи коллектора транзистора VT1, можно изменять порог включения низкоом-
276 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
ной цепи и, соответственно, форму выходного сигнала. Аналогичным образом
функционирует нагрузка фазоразделительного транзистора VT1 и при выключе-
нии, что также позволяет уменьшить уровень помех в шине питания +UCC.
a) б)
Рис. 5.76. Схема выходного ЭС ТТЛШ БИС с управлением длительностью фронта
выключения (а) и диаграммы сигналов в схеме (б)
Рис. 5.77. Схема выходного ЭС ТТЛШ БИС повышенной помехозащищенности с
нелинейной нагрузкой фазоразделительного транзистора
5.4. Схемотехника выходных элементов согласования ТТЛШ БИС
Рис. 5.78. Схема выходного ЭС с управляемой скоростью нарастания выходного
тока (а) и диаграммы сигналов в схеме (б)
dt
Эффективным способом управления скоростью нарастания выходного тока
является использование обратных связей [62].
На рис. 5.78а приведена схема выходного ЭС, использующая этот принцип
управления при включении. В отличие от типовой схемы выходного ЭС ТТЛШ,
данная схема содержит цепь обратной связи на транзисторе VT5 и резисторе R6.
В выключенном состоянии транзисторы VT1, VT4 закрыты, и высокий уровень
напряжения на выходе UOff через резистор R6 устанавливает открытое состояние
транзистора обратной связи VT5, который может отводить ток:
rVT5 ~
1 К ~
U ОН Ц^Э5 nVTS
R5 Pn *
При подаче на вход ЭС перепада напряжении AUf = 2U^ транзистор VT1 пе-
реидет в открытое состояние, и в цепи его эмиттера потечет ток 1Э , ответвляю-
щийся в коллектор транзистора VT6. Через время Dt, когда ток эмиттера /J'n пре-
высит ток, отводимый коллектором 1^5 транзистора VT5, часть этого тока попа-
дает в базу транзистора VT4, приводит к его приоткрыванию и снижению выход-
ного напряжения Uo (рис. 5.786).
Это уменьшение напряжения через резистор R6 приведет к уменьшению тока,
отводимого коллектором транзистора VT5 и, соответственно, увеличению тока
базы транзистора VT4, и процесс возрастания тока повторяется. Подбором значе-
ний резисторов Rl, R5, R6 можно установить необходимую скорость нарастания
выходного тока разряда и избежать резких изменений тока потребления 1се
при включении и тем самым снизить уровень помех в общей шине О V. Во вклю-
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
ченном состоянии низкий уровень напряжения отключает цепь обратной связи.
При выключении ЭС включение обратной связи повторятся в обратном порядке
- dIo
и обеспечивает —— управление скоростью нарастания выходного тока заряда и
Л
снижение уровня помех в шине питания исс.
Другой известной причиной генерации помех в шинах питания ТТЛШ вы-
ходных ЭС является наличие «сквозных» токов потребления при переключении.
Это связано с тем, что при равенстве (или небольшом различии) в задержках вык-
лючения t^,VT5 и включения цепей управления выходными транзистора-
ми (рис. 5.79я) в ЭС появляется промежуточное состояние, при котором оба вы-
ходных транзистора VT4, VT5 открыты, и в цепи эмиттера VT4 и коллектора VT5
протекает ток (рис. 5.796) (кривая 1).
а)
б)
Рис. 5.79. Схема выходного ЭС с пониженными «сквозными» токами потребле-
ния (а) и диаграммы напряжений и токов в схеме (6)
Это вызывает резкое увеличение тока потребления IGC, генерирующее на па-
разитных индуктивностях Ls, Lg выводов питания БИС помеху. Для снижения
уровня помех в цепях питания, связанных со «сквозными» токами потребления,
используют опережающее выключение одного выходного транзистора по отно-
шению к другому. На рис. 5.79 а приведена электрическая схема выходного ТТЛШ
ЭС, реализующая этот принцип [63]. Схема содержит две раздельные цепи управ-
5,4. Схемотехника выходных элементов согласования ТТЛШ БИС
ления выходными транзисторами: для управления выходным транзистором VT5 —
резисторы R2, R3, транзистор VT1; для управления выходным транзистором VT4 —
резисторы Rl, R4, R5, транзисторы VT2, VT3. Подбирая значения резисторов, за-
держку выключения t^i цепи управления транзистора VT4 делают меньше за-
держки включения цепи управления транзистора VT5, а задержку выключе-
ния tYLHX цепи управления транзистора VT5 — меньше задержки включения
цепи управления выходного транзистора VT4. В такой ситуации отпирание выход-
ного транзистора VT5 будет происходить при закрытом выходном транзисторе VT4,
а отпирание выходного транзистора VT4 — при закрытом выходном транзисторе
VT5, что устраняет в ЭС промежуточное «сквозное» состояние и уменьшает «бро-
сок» тока потребления 1се при переключении. ЭС (кривая 2 на рис. 5.796).
Аналогичного эффекта снижения «сквозных» токов потребления и связанного
с ним уровня помех можно достичь за счет использования цепей, ускоряющих вык-
лючение выходных транзисторов ЭС. Ускоренный разряд обеспечивается приме-
нением дополнительных транзисторов VT3, включенных: в схеме на рис. 5.80л —
параллельно фазоразделительному транзистору VT1, в схеме на рис. 5.806 — парал-
лельно выходному VT5. При включении ЭС эти транзисторы создают низкоомную
цепь разряда емкости базы выходных транзисторов VT4.
Рис. 5.80. Схемы, использующие для снижения «сквозных» токов потребления свя-
зи, ускоряющие время выключения выходных транзисторов
Схемотехника цепей подавления помех перекрестного типа в выходных ЭС
Наличие в БИС перекрестной емкостной распределенной связи между выходами
ЭС может приводить к появлению помех отрицательного типа, влияющих на рабо-
тоспособность системы, использующей БИС. На рис. 5.81а показан фрагмент БИС
с двумя выходными ЭС: DI, D2, между выходами которых образовалась перекрест-
ная связь емкостного типа (емкости С1^ С1*). Элемент D1 находится в состоянии
080 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
низкого уровня U0L, элемент D2 — в состоянии высокого уровня Uoir При переклю-
чении элемента D1 в состояние высокого уровня, а через время АТ элемента D2 — в
состояние низкого уровня, на выходе D1 из-за перекрестной связи сформируется
помеха At/длительностью (рис. 5.816), выходящая в отрицательную область напря-
жений. При достижении помехой Dt/значения, превышающего напряжение изо-
ляции элементов БИС, произойдет прямое смещение изолирующих переходов эле-
ментов ЭС и нарушение его работы. Одним из простейших приемов уменьшения
уровня перекрестных помех такого типа является подключение к выходу демпфи-
рующего диода Шоттки VDS1 (рис. 5.81в), ограничивающего значение отрицатель-
ной помехи At/. Наиболее эффективный способ подавления — использование спе-
циальных встроенных схем подавления помехи (рис. 5.81в). Схема подавления G
содержит транзистор VT5, резисторы R2, R3, диоды Шоттки VDS2, VDS3. В состо-
янии высокого уровня напряжение на базе выходного транзистора VT3 закрывает
транзистор VT5, и схема подавления на работу ЭС не влияет. При низком уровне
выходного напряжения оба закрытых транзистора VT2, VT3 поддерживают закры-
тое состояние транзистора VT5, и схема подавления на работу ЭС также не влияет.
При появлении на выходе ЭС помех отрицательного типа и достижении ею уровня:
\U~2UE9-2U™
транзистор VT5 открывается, через него протекает большой ток, подавляющий
отрицательный «всплеск» выходного напряжения. Описанная схема обеспечива-
ет подавление отрицательных помех до уровня:
^U = l{Ub3-U',np} = ЗООмВ.
Помехи перекрестного типа могут возникать не только на низком уровне выход-
ного напряжения U0L, как показано выше, но и на высоком уровне U0H (рис. 5.826) и
при достижении пороговых напряжений переключения нагрузочных схем приводить
к сбоям их работы.
На рис. 5.82я приведен фрагмент БИС, содержащий два выходных ЭС: D1 —
нагруженный бистабильной ячейкой Т, D2 — нагруженный логическим элемен-
том D5. Между выходами ЭС образована перекрестная емкостная связь, обозна-
ченная СС1 г Элемент D1 находится в состоянии высокого уровня U0H, поддер-
живая состояние низкого уровня бистабильной ячейки Т. Элемент D2 находится
в состоянии высокого уровня. Изменение состояния ЭС D2 с высокого уровня на
низкий на состояние бистабильной ячейки не влияет и приводит к незначитель-
ному повышению напряжения на выходе Q1. Переключение ЭС D1 из состояния
высокого уровня в низкий из-за перекрестной связи приводит к появлению в мо-
мент переключения на выходном сигнале высокого уровня выхода Q2 отрицатель-
ной помехи) А (7^ Значение напряжения помехи определяется значением емкос-
ти связи: Сх при достаточно сильной связи может превысить порог переключения
бистабильной ячейки Т (рис. 5.826). При достаточно большой длительности по-
мехи произойдет «переброс» бистабильной ячейки в противоположное состоя-
ние, что может вызвать нарушение работы БИС.
5.4. Схемотехника выходных элементов согласования ТТЛШ БИС
а)
Рис. 5.81. Схема, поясняющая возникновение перекрестных емкостных связей меж-
ду выходами ЭС, приводящих к появлению отрицательных помех (а), ди-
аграммы сигналов (б) и электрическая схема их подавления (в)
Основным методом борьбы с помехами такого типа является применение в вы-
ходных ЭС низкоомных источников тока, формирующих выходное напряжение
высокого уровня U0H ЭС. Таким источником тока может быть транзисторная схема
Дарлингтона либо транзисторная схема на эмиттерных «повторителях» с обратной
связью (рис. 5.82в). Такие схемы, имеющие большой выходной ток, позволяют эф-
фективно подавлять отрицательные помехи на высоком уровне выходного сигнала.
Схемы подавления помех рассогласования
Этот тип помех в значительной степени влияет на надежность функционирования
вследствие искажения формы выходных сигналов из-за отражений в линиях пере-
дачи выходных сигналов БИС. Проблемы уменьшения уровня помех рассогласова-
ния в основном решаются методами проектирования согласованных нагрузок БИС.
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
В)
Рис. 5.82. Схема, поясняющая возникновение перекрестных емкостных связей меж-
ду ЭС, приводящая к появлению помех на высоком уровне сигнала (а),
диаграммы сигналов (б) и электрические схемы их подавления (в)
Рис. 5.83. Схема подавления помех рассогласования (а), ограничения уровня сиг-
нала (б), диаграмма сигналов (в)
5.5. Цифровые БИС на основе интегральной инжекционной логики
Однако в некоторых случаях средства подавления помех рассогласования могут вво-
диться в выходные ЭС БИС. Простейшим средством снижения уровня помех рас-
согласования, эффективно используемым в ТТЛШ БИС, является подключение
последовательно выходу БИС низкоомного резистора Ro = 25—30 Ом, как показано
на рис. 5.83а. Такой резистор позволяет в 2 раза снизить уровень помех рассогла-
сования на выходном сигнале (рис. 5.83а). Другими эффективными средствами,
используемыми как в выходных ЭС БИС, так и во внешних для БИС устрой-
ствах, являются специальные схемы ограничения уровней сигнала. Простейшей
схемой такого типа является подключение к выходу ЭС диодов Шоттки VDS1,
VDS2 (рис. 5.836). Такая схема обеспечивает ограничение помех до уровня: поло-
жительных Ucc + U™ = 5,5 В, отрицательных и U™ = 0,5 В.
Защита выходных ЭС ТТЛШ МП БИС от воздействия
статического электричества
На практике дополнительных схем защиты выходов ЭС ТТЛШ БИС обычно не
применяют. Это связано с тем, что во включенном состоянии выходные ЭС име-
ют невысокое выходное сопротивление. В отключенном состоянии защита ЭС
БИС обеспечивается выходными транзисторами ЭС, имеющими большие геомет-
рические размеры, что позволяет в режиме лавинного пробоя отводить в общую
шину 0 V (шину питания С7сс) этот заряд без нарушения их целостности либо вы-
ходным антизвонным диодом.
5.5. Цифровые БИС на основе
интегральной инжекционной логики
Появление элементов интегральной инжекционной логики (И2Л) создало элемен-
тную базу для реализации сложно-функциональных биполярных БИС, по степе-
ни интеграции приближающихся к МОП БИС. Первые инжекционные микро-
процессорные БИС (1972—1975 гг.), наряду с простой технологией изготовления,
отличались высокой степенью интеграции (до 40 тыс. эл.), низким значением рас-
сеиваемой мощности (до 0,1 мВт/эл), широким диапазоном питающих напряже-
ний (от 1,0 В до 15,0 В) при достаточно высокой тактовой частоте работы этих
БИС (до 20 МГц). В 1976—1978 гг. появились первые И2Л БИС второго поколения
серии [64, 65], отличающиеся более высокими техническими характеристиками,
и в первую очередь — быстродействием. Эта задачи решалась двумя параллельны-
ми путями — увеличением быстродействия базовых ЛЭ путем реализации новых
технологических решений [66] и применением целого ряда новых схемотехни-
ческих решений [67].
Стандартные И2Л ЛЭ
На рис. 5.84а представлена типовая схема элемента И2Л ЛЭ, состоящего из токо-
задающего р-п-р транзистора VT1 и переключательного п-р-п транзистора VT2.
В статическом режиме работоспособность элементов И2Л ЛЭ оценивают с
помощью семейств передаточных характеристик по напряжению и току. По ним
легко определить уровни напряжений логических нуля U0L и единицы UOff9 поро-
ги переключения, помехоустойчивость к отпирающим и запирающим помехам.
Выражение для передаточной характеристики по напряжению (рис. 5.846) в об-
щем случае имеет вид [64]:
СТ/ V [expfcrje/ФтУ- ^Цо/(рЛ/r ~ texP(CTоМ)]/ Pn
Фт) 1-ехр (ио/Ф-т)
Г
где Up Uo — входное и выходное напряжения; г = — постоянная величина, Ins,
Ц
Ips — токи отсечки соответственно транзисторов VT1 и VT2; UJE — напряжение меж-
ду эмиттерами р-п-р и п-р-п транзисторов, pN — коэффициент усиления тока базы
п-р-п транзистора VT2.
Рис.5.84. Типовая схема (а), передаточная характеристика (6), типовая зависимость
задержки переключения (в) И2Л ЛЭ
Из этого выражения легко получить значения выходных уровней низкого (U0L)
и высокого (UOH) уровней и значение логического перепада (ACT):
5.5. Цифровые БИС на основе интегральной инжекционной логики
UOl ~^ces ~ Фт/Pn‘1
MJ0 =UOH-UOL=0;6-0,7 В.
При анализе статической помехоустойчивости элементов И2Л в качестве гра-
ниц их закрытого и открытого состояний принимают точки единичного усиления
А°р X1,, в которых:
<7С7О/
/dU{
= 1.
Эти же точки (рис. 5.846) определяют входные пороговые напряжения и гра-
ничные значения выходных логических уровней сигналов, а сами значения, в свою
очередь, определяются конструктивно-технологическими и электрофизически-
ми параметрами:
C//(A«1) = t//£-<prln(r/2);
ий{К>) = <рТ In 2;
lZ1(X1,)=tA/£-^ln(2r);
U,^i)=UIE-<pT\n{2r/pN).
Работоспособность И2Л ЛЭ обеспечивается до тех пор, пока на передаточной
характеристике существует область, в которой:
dU,
ти A Uj = <рт In 4, а центральная точка К области характеризуется координатами:
ВД = С7/£-<рг1пг;
и0(К) = 0,5[С7/£- <рг1п (г/О-
Переключение элемента — нагрузки в последовательной цепи И2Л может быть
обеспечено при условии, что выходное напряжение:
и0 > и/К).
Помехоустойчивость элемента И2Л по отношению к запирающим помехам
находим из выражения:
ACZ-=^-CAz(^)«^ln^.
Для типового значения pN = 5 значение At/- = 40 мВ. Следовательно, элемен-
ты И2Л обладают низким запасом помехоустойчивости по отношению к запира-
ющим помехам, что следует учитывать при проектировании И2Л БИС.
Запас помехоустойчивости по отношению к отпирающим помехам у элемен-
тов И2Л намного больше:
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Помехоустойчивость элемента по току относительно запирающих помех мож-
но определить из выражения:
AI~T= apN-(1 — 1/PN),
где apN — нормальный коэффициент усиления р-п-р транзистора VT1, IG — ток
инжектора.
Таким образом, помехоустойчивость базовых элементов И2Л при схемотехни-
ческих расчетах следует характеризовать параметрами A U~r М~г которые
являются возрастающими функциями тока инжектора IG.
Элементы ИРЛ обладают уникальной способностью — возможностью управ-
ления быстродействием элемента путем изменения значения тока инжектора,
причем диапазон изменения быстродействия ЛЭ может достигать нескольких
порядков. Быстродействие элемента определяется процессами изменения заря-
дов, накапливаемых и рассасываемых в активных областях ключевых п-р-п тран-
зисторов. В зависимости от динамики процессов накопления рассасывания заря-
дов различают три режима работы инжекционного элемента: малых, средних и
больших токов инжектора. В режиме малых токов существенны заряды, локали-
зованные на барьерных емкостях переходов транзисторов (влиянием заряда под-
вешенных носителей можно пренебречь). Основным динамическим параметром
элемента И2Л является среднее время задержки переключения:
~ 0,5 (tPLH +
Для режима малых токов инжектора (область 1) (7^ < 50 мкА) получаем выра-
жение [2]:
л/ _ C^UT
где — сумма усредненных барьерных емкостей эмиттерного и коллекторного
переходов п-р-п транзистора VT2, а также паразитных элементов, подключенных
к базе VT2.
Из этого выражения следует, что в режиме малых токов время задержки об-
ратно пропорционально значению тока IG. На рис. 5.84в показан общий характер
зависимости tp от тока инжектора. Действительно, суммарный заряд C^Ur на-
капливаемый на барьерных емкостях транзисторов VT1 и VT2, практически не
зависит от токов, протекающих через их р-n переходы. В режиме больших токов
инжектора (область III) (ZG >150 мкА) накопление заряда подвижных носителей
(дырок) в активных областях п-р-п, транзистора, происходит в первую очередь в
области эмиттера. В этом режиме /^достигает своего минимального значения t,
не зависящего от тока IG, которое определяется конструктивно-технологически-
ми факторами и может быть оценено из выражения:
5.5. Цифровые БИС на основе интегральной инжекционной логики
где fTM(NK) — зависящая от числа коллекторов NK граничная частота единичного
усиления n-p-п транзистора; Pn(Nk) — зависящая от NK величина коэффициента
усиления п-р-п транзистора.
В области средних значений тока инжектора (50 мкА < IG < 150 мкА) заряды,
накапливаемые на барьерных емкостях и в активных областях транзисторов, ста-
новятся соизмеримыми, поэтому с приемлемой для практических оценок точно-
стью значение fpp можно определить, пользуясь полусуммой (tMp + ?).
5.5.1. Разновидности базовых элементов И2Л БИС
Модификации основного элемента И2Л
Модификации схемотехнических решений направлены на улучшение техничес-
ких характеристик элементов И2Л — увеличение быстродействия, снижение по-
требляемой мощности, повышение помехоустойчивости, расширение функцио-
нальных возможностей и т.д.
Увеличение быстродействия элементов И2Л достигается по трем основным
направлениям: уменьшение логического перепада выходных сигналов, снижение
(или исключение) степени насыщения п-р-п и р-п-р транзисторов и введение
дополнительных компонентов.
На рис. 5.84я представлена схема базового элемента И2Л с ограничением на-
сыщения ключевого п-р-п транзистора VT1.
Конструкция этого элемента реализована таким образом, что низкоомные п+
области коллекторов VT1 непосредственно смыкаются с низкоомной областью
базы р+-типа, формируя эквивалентный р+-п+ диод, шунтирующий более высо-
коомную цепь коллекторного перехода. Логический перепад сигнала этого эле-
мента уменьшается по сравнению с элементом на рис. 5.84, что обеспечивает
уменьшение задержки переключения на 20—25%.
Для ограничения насыщения токозадающих р-п-р транзисторов используют-
ся два основных способа. Первый предполагает конструктивное (физическое)
разделение р-п-р транзисторов в объеме полупроводниковой структуры, причем
база р-п-р транзистора соединена с эмиттером п-р-п транзистора через резистор
R1 (см. рис. 5.855), задающий смещения их эмиттерных переходов. Второй спо-
соб (рис. 5.855) базируется на введении индивидуальных высокоомных сопротив-
лений R2 в цепи питания каждого инжектора И2Л БИС параллельно переходам
эмиттер-коллектор р-п-р транзисторов.
На рис. 5.845 представлен элемент И2Л с одновременным ограничением насы-
щения токозадающего и переключательного транзисторов за счет включения дио-
да VD параллельно переходу эмиттер-коллекгор каждого р-п-р транзистора И2Л
БИС. В качестве диода VD может быть использован как диод Шоттки, так и р-n диод.
И2Л ЛЭ с перехватом тока
Одна из модификаций И2Л — инжекционная логика с перехватом тока (current-hogging
indection logic — CHIL) — основана на эффекте перехвата части инжектированных
эмиттером р-п-р транзистора носителей дополнительной p-областью полупровод-
ника, расположенной между инжектором и базой р-п-р и п-р-п транзисторов [66].
288 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Рис. 5.85. Разновидности базовых элементов И2Л с р+-п+ диодами (а) и резистора-
ми и диодом (б)
Рис. 5.86. Схема многовыводной инжекционной логики MFL
Практический интерес представляет лишь одна из разновидностей CHIL — много-
входовая инжекционная логика (Multiinput — Multioutput Integrated Injection), или
MI2L, представленная на рис. 5.86. Элемент состоит из токозадающего р-п-р тран-
зистора VT 1, п-р-п транзистора «перехвата» VT2 и р-п-р транзистора VT3. Ток ин-
жектора VT1 может «перехватываться» из цепи эмиттера VT2 путем подачи соот-
ветствующего сигнала на дополнительный вход IN1. Введение входа IN1 позволяет
реализовать функцию «конъюнкции», а наличие многоколлекторного транзистора
VT3 позволяет электрически развязать выходные сигналы при построении более слож-
ных комбинационных схем. Данное техническое решение представляет теоретичес-
кий интерес, так как практическое использование в БИС ограничено технологичес-
кими сложностями реализации р-п-р транзистора Шоттки VT3.
IFJI ЛЭ с диодами Шоттки
Введение диодов Шоттки в схемы элементов И2Л обеспечивает достижение сле-
дующих целей: увеличение быстродействия (за счет снижения логического пере-
пада и ограничения насыщения переключательных транзисторов) и обеспечение
электрической развязки логических цепей.
5.5. Цифровые БИС на основе интегральной инжекционной логики
Рис. 5.87. Варианты базовых И2Л элементов с диодами Шоттки
Выходы
г)
На рис. 5.87 представлены И2Л элементы с «развязывающими» диодами Шот-
тки, создаваемыми в области базы (рис. 5.87а) или коллектора (рис. 5.876) п-р-п
транзистора.
Увеличение быстродействия достигается снижением логического перепада по
сравнению с основным элементом И2Л на значение падения напряжения на дио-
де Шоттки Unv. Логический перепад \U= — Unv, где Urr— напряжение
насыщения VT1.
Как видно из рис. 5.86а, введение входных диодов VD1, VD2 позволяет на базе
транзистора VT1 реализовать функции конъюнкции входных сигналов.
На рис. 5.86а представлен вариант элемента ИРЛ с диодами Шоттки, ограни-
чивающими степень насыщения n-p-п транзистора за счет «классического» ре-
шения — включения параллельно каждому коллекторному переходу транзистора
VT1 «шунтирующих» диодов Шоттки VD1, VD2.
Дальнейшее увеличение быстродействия ИРЛ элемента, приведенного на
рис. 5.876, возможно за счет введения в схему дополнительного диода Шоттки
VD1 между коллектором и базой транзистора VT1 (рис. 5.86г).
Такое включение уменьшает накопление заряда в его базе, а также еще боль-
ше снижает логический перепад за счет увеличения напряжения на коллекторе
VT1 (он выходит из насыщения на границу с активным режимом). В такой схеме
значение логического перепада \UT~ UDS] — UDS2, где UDSi — напряжение на «шун-
тирующем» диоде VD1. Естественно, что диод VD1 должен иметь значение высо-
ты потенциального барьера на 200—250 мВ выше, чем VD2. Технологический про-
цесс изготовления И2Л БИС с двумя типами диодов Шоттки сложен, что является
недостатком этого решения.
Элементы И2Л с базовыми диодами Шоттки (рис. 5.86а) позволяют успешно
решать такие схемотехнические проблемы, неразрешимые в стандартных И2Л, как
подключение нескольких выходов предшествующих элементов к одному входу,
подключение одного выхода к нескольким входам с диодами Шоттки последую-
щих элементов.
0V
О
UG
о-
Вход
о
0V
о—
Выходы
а) б)
Рис. 5.88. Модификации И2Л ЛЭ с «развязывающими» диодами Шоттки
Элементы И2Л с «развязывающими» диодами Шоттки в коллекторных целях
возможны в вариантах как с одним (рис. 5.88а), так и с несколькими (рис. 5.886)
изолированными коллекторами, причем в обоих случаях может быть обеспечена
возможность использования электрической связи между элементами без диодов
Шоттки.
Вопросы анализа и схемотехнические особенности выше рассмотренных эле-
ментов И2Л с диодами Шоттки достаточно детально рассмотрены в [64].
1РЛ ЛЭ для многозначной и пороговой логики
Реализация блоков, фрагментов и БИС на элементах пороговой и многозначной
логики, как показано в [5, 6], дает определенные преимущества: уменьшается по-
требляемая мощность и площадь кристалла (за счет уменьшения числа элемен-
тов), увеличиваются функциональные возможности базовых элементов. Причем
с увеличением значности логических элементов преимущества становятся более
существенными. И2Л ЛЭ являются наиболее перспективными для реализации
пороговых и многозначных логических элементов БИС.
Для представления многозначных переменных в многозначной интегральной
инжекционной логике Multivalued Injection Integrated Logic (MVI2L) используется
заданное «весовое» значение тока. Общий принцип работы элемента многознач-
ной логики поясняет рис. 5.89а, на котором представлен многовыходной генера-
тор тока на основе токового «зеркала». Ток Iот внешней цепи через резистор R и
транзистор VT1 в диодном включении устанавливает фиксированные значения
напряжений эмиттер-базовых переходов VT2-VT1N. Так, токи кратные I (21,
3L..NI) легко можно получить путем параллельного соединения соответствующего
числа коллекторов И2Л транзисторов.
5.5. Цифровые БИС на основе интегральной инжекционной логики
Рис.5.89. Стандартные элементы инжекционной многозначной логики
Логические функции в MVFL логике выполняются с помощью «зеркального
отражения», суммирования и задания пороговых значений токов. Эти операции
выполняются, в свою очередь, с помощью токовых «зеркал» и пороговых элемен-
тов. Токовое «зеркало» (рис. 5.896) имеет передаточную функцию:
где /3 — коэффициент усиления по току каждого из двух коллекторов, ftF — коэф-
фициент усиления по току коллектора обратной связи.
Идеальное токовое зеркало должно иметь единичную передаточную функцию
для каждого коллектора, однако на практике передаточная характеристика поро-
гового И2Л элемента (рис. 5.89г) отличается от идеальной из-за того, что токоза-
дающий р-п-р транзистор VT1 (рис. 5.89в) в зависимости от напряжения коллек-
тора может работать в двух режимах — активном или насыщенном, что обуслав-
ливает изменение (на 20% и более) тока р-п-р источника.
Пороговый И2Л элемент (рис. 5.89<?) имеет источник тока VT1, смещающий
транзистор VT2 на желаемое пороговое значение: если ток IIN меньше порогового
значения 1Г то транзистор VT2 включается; если больше или равен пороговому, то
VT2 выключается. Источник тока должен быть постоянным для исключения ко-
лебаний передаточной характеристики, коэффициент усиления Д должен быть
максимально высоким, чтобы предотвратить выход источника из активного ре-
жима и приближения передаточной характеристики идеальному виду.
Стандартные конструктивно-схемотехнические решения И2Л элементов не
позволяют достигнуть достаточно высоких значений коэффициентов усиления
инверсно-включенных п-р-п транзисторов. На рис. 5.90а представлен пороговый
292 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
элемент MVFL на основе схемы Дарлингтона [67] с питанием от изолированного
n-p-п транзистора VT1. При этом р-п-р транзистор источника тока может быть
смещен для предотвращения его перехода в режим насыщения. Передаточная
функция токового зеркала имеет вид:
где Рр Р — коэффициенты усиления тока транзисторов VT1, VT2.
Рис. 5.90. Модернизированные ЛЭ инжекционной многозначной логики
Пороговый элемент MVI2L, выполненный по схеме Дарлингтона, предложен-
ный Дао [68], представлен на рис. 5.906. Этот элемент обеспечивает более высо-
кую помехоустойчивость по сравнению с другими известными решениями. Дос-
тигается это ненасыщенным режимом работы токозадающего р-п-р транзистора
VT1, база которого смещена относительно общей шины за счет падения напряже-
ния на двух последовательно включенных в базу диодах VD1 и VD2. Это смеще-
ние имеет достаточное значение, чтобы заставить работать VT1 в качестве источ-
ника постоянного тока во всех режимах работы элемента.
Транзистор VT1 может иметь много коллекторов, каждый из которых будет
формировать половину общего тока источника; для установки определенного
порогового значения нужно соединить вместе необходимое число таких «поло-
винных» токов, сумма которых обеспечивает пороговое значение. Однако этому
базовому элементу присущ недостаток — сравнительно большое время выключе-
ния, процесс рассасывания неосновных носителей из базы VT3 при его выключе-
нии затруднен из-за отсутствия соответствующей низкоомной цепи разряда. Дей-
ствительно, при поступлении на вход элемента в момент времени tQ сигнала низ-
кого логического уровня ток 1Т (рис. 5.906) начинает переключаться из цепи базы
VT2 во входную внешнюю цепь. Через некоторое время ток эмиттера VT2 умень-
шится до нуля, VT2 входит в режим отсечки, в течение времени /1 на выходах VT3
будет проходить уменьшение токов коллекторов (увеличение выходного напряже-
ния). Длительность этого процесса определяется временем рассасывания заряда
неосновных носителей, накопленного в базе VT3. Поскольку низкоомная цепь раз-
ряда этого заряда отсутствует, время рассасывания определяется рекомбинацион-
ными процессами и может приводить к снижению быстродействия элемента.
5.5. Цифровые БИС на основе интегральной инжекционной логики
Рис. 5.91. Элемент ИС2Л (а) и примеры реализации на его основе токового компа-
ратора (б) и Т триггера (в)
Инжекционно-связанная синхронная логика
Представленный на рис. 5.91а ЛЭ инжекционно-связанной синхронной логики
ИС2Л (Injection-Coupled Synchronous Logic — ICSL) [67] отличается от логики с
перехватом тока инжектора (CHIL — current hogging injector logic) следующими
моментами:
— инжектирующий р-п-р транзистор никогда не переключает ток на общую
шину в процессе работы;
— ток входа, управляющего дополнительным инжектором, может использо-
ваться для организации динамических эффектов запоминания информа-
ции за счет управления временем накопления заряда в р-п-р транзисторе
между входом управления инжектором и базой инвертирующего транзис-
тора;
— вход управления инжектором увеличивает функциональные возможнос-
ти ЛЭ.
294 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
В схеме ИС2Л ЛЭ вход С, соединенный базой п-р-п транзистора VT1, рассмат-
ривается как вход синхронизации, а соединенный с инжектором (VT2) вход D рас-
сматривается как информационный.
ЛЭ может работать в двух режимах — основном и режиме (Q с памятью. Пер-
вый режим используют в схемах токовых компараторов, второй — при организа-
ции синхронных логических схем. При Л=1иС=1на базе VT1:1Б= 1{ +12.
Если управляющий элемент входа С включен, потенциал базы VT1 стремится
к потенциалу О V, базовый ток 1Б вытекает из элемента, на коллекторе VT1 ток /0 = 0.
Если предыдущий транзистор по входу С будет выключаться с переходом синх-
росигнала с уровня С = 0 до С = 1, напряжение на базе VT1 возрастает от нуля до
UE = (/} + где СБ — суммарная емкость по входу С. При этом на коллекторе
VT4 ток возрастает от нуля до 1Б. Если теперь /> = 0иС = 1,на базе VT1 ток равен
1р причем с переходом синхросигнала отС = 1кС = 0транзистор VT1 выключает-
ся. Когда синхросигнал С переходит обратно из уровня «0» в «1», напряжение на
базе VT1 возрастает от нуля до UE = IJC& при этом коллекторный ток VT4 возра-
стает от 0 до IG.
Работа элемента во втором режиме основана на том факте, что время выключе-
ния р-п-р транзистора VT2 с горизонтальной структурой значительно больше, чем
времена включения и выключения VT1. На рис. 5.91^ и в предоставлены типовые
примеры применения ИС2Л ЛЭ в схемотехнике БИС. Так, на рис. 5.91^представле-
на схема токового компаратора, реализованная на ИС2Л ЛЭ, а на рис. 5.91в пред-
ставлена схема Т-триггера.
При всей оригинальности схемотехнического решения ИС2Л ЛЭ ему присущ
существенный недостаток, ограничивающий возможность его использования в
БИС — невысокое быстродействие, обусловленное длительностью протекания
процессов накопления и рассасывания зарядов в активных областях р-п-р тран-
зисторов VT2 и VT3.
Функционально-интегрированные ГРЛ ЛЭ
Концепция структурно-функциональной интеграции является естественной для
инжекционной логики, поскольку вытекает из фундаментального принципа ин-
жекционной логики — совмещение различных функций в объеме полупроводника.
На рис. 5.92я представлена эквивалентная схема функционально-интегрированной
структуры И2Л ЛЭ повышенного быстродействия с внутренней цепью обратной
связи. ЛЭ содержит дополнительный п-р-п транзистор VT3, который структурно
расположен непосредственно возле базы основного переключательного п-р-п тран-
зистора VT1 и связан с ним внутренней структурной связью в виде эквивалентного
р-п-р транзистора VT4, коллектор VT3 электрически соединен с базой элемента VT 1.
При подаче напряжения питания Uo п-р-п транзистор VT1 включается и входит в
режим насыщения, перезаряжая нагрузочные емкости коллекторным током:
Ic~Ig' ар' Рр
где IG — ток инжектора; ар — коэффициент передачи тока р-п-р транзистора VT2,
/Зг — коэффициент усиления тока базы VT1.
5.5. Цифровые БИС на основе интегральной инжекционной логики
Открытый база — эмиттерный переход транзистора VT1, в свою очередь ин-
жектирует носители, которые смещают в прямом направлении эмиттерный пере-
ход дополнительного транзистора VT3, который включается и понижает потен-
циал базы основного п-p-n, транзистора VT1, тем самым выводя его из режима
насыщения. Благодаря существующей обратной связи значение потенциала базы
VT1 всегда будет достаточным для поддержания его в открытом состоянии.
Условие работоспособности такого элемента можно записать в виде:
(l-ap/ PIS) /}>!,
где аР1 — инверсный коэффициент передачи тока VT2, /3IS — коэффициент усиле-
ния тока базы VT3, коэффициент усиления тока базы VT1.
Глубина обратной связи зависит от коэффициента передачи тока дополни-
тельного р-п-р транзистора VT3 и коэффициента усиления тока базы дополни-
тельного п-р-п транзистора VT4.
При этом условии п-р-п транзистор VT1 работает в активном режиме, что позво-
ляет увеличить быстродействие элемента без увеличения мощности потребления.
Похожий способ повышения быстродействия за счет ограничения насыще-
ния п-р-п транзисторов в ИРЛ ЛЭ достигается конструктивно: в слое изоляции
элементов БИС между элементами выполняются «окна», что эквивалентно вклю-
чению между базами п-р-п транзисторов ИРЛ VT2, VT4 элементов двунаправлен-
ных р-п-р транзисторов VT5 (рис. 5.926).
Если один из «соседних» ИЛ элементов включен, а второй выключен, то эк-
вивалентный р-п-р транзистор VT5 забирает из базы включенного элемента часть
тока, уменьшая степень его насыщения.
5.5.2. Элементы памяти ИРЛ БИС
Основу для построения схем памяти ИРЛ БИС представляют собой триггеры. За-
пись и считывание информации в схемах памяти может производиться последо-
вательно или параллельно, в прямом, обратном или парафазном кодах, а введе-
ние дополнительных цепей управления позволяет осуществить сдвиги содержи-
мого схем памяти.
296 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Логические возможности схем памяти определяются выбором соответствую-
щих типов триггеров. Из всего многообразия существующих разновидностей триг-
геров наибольший интерес для разработчиков БИС представляют два основных
класса синхронных триггеров, различающихся принципом организации цепей синх-
ронизации. Первый класс образуют триггеры с синхронизацией по уровню синхро-
сигнала, второй — триггеры с синхронизацией по фронту (перепаду) синхросигнала.
Общепринятой является классификация триггеров по функциональному при-
знаку по виду логического уравнения, характеризующего состояние входов и вы-
ходов схемы в моменты времени до и после срабатывания. Наиболее просто реа-
лизуются на И2Л ЛЭ и наиболее широко используются асинхронные RS и синх-
5.5. Цифровые БИС на основе интегральной инжекционной логики
ронные R-S и D-триггеры, синхронизируемые уровнем. R-S триггер (рис. 5.93л)
содержит четыре И2Л ЛЭ, D-триггер (рис. 5.936) содержит восемь И2Л ЛЭ и стро-
ится на основе R-S-триггеров.
Запись информации в триггер по входу D осуществляется при С = 0. Задержка
переключения по управляющим входам (R, S, D): tn = 3t3, максимальная частота
синхронизации:
f = UK-
J max ' 3
Отличительной чертой триггеров И2Л (рис. 5.936) является использование
одного инвертора синхросигнала для управления работой двух триггеров.
Более высокое быстродействие обеспечивают усовершенствованные R-S и
D-триггеры (рис. 5.93л), максимальная частота которых:/^ = 1/2/3. Триггеры син-
хронизируются уровнем синхросигнала С = 0 и содержат всего пять И2Л ЛЭ.
Триггеры, синхронизируемые фронтом синхроимпульса, строятся на основе
асинхронного R-S-триггера, переключение которого выполняется либо с помо-
щью управляющего R-S-триггера (УТ); либо двумя коммутирующими R-S триг-
герами (КТ). Синхронные триггеры на основе УТ строят на двух синхронизируе-
мых уровнем R-S или D-триггеров. Возможны два варианта схем триггеров этого
типа на элементах И2Л: с парафазной синхронизацией (схема с инвертором); с
запрещающими связями.
На рис. 5.94л—г приведены схемы синхронных триггеров типа: R-S, J-K, D-V
с парафазной синхронизацией (ТПС), в которых использованы синхронизируе-
мые уровнем базовые R-S-триггеры. Триггеры синхронизируются положительным
фронтом синхросигнала. Путем изменения цепи включения инверторов синхро-
сигнала, как показано на рис. 5.94# можно легко реализовать синхронизацию от-
рицательным фронтом. Асинхронные входы установки и сброса Sd. Rd выполняют
установку выходных ступеней в состоянии Q = 1, Q = 0 при Sd = /; Rd = 0 или сброс
в состояние Q = 1, Q = 0 при Sd = 0, Rd = 1.
Комбинация Sd = Rd=l (отключение входов Rd, Sd) не оказывает влияния на
работу триггеров, комбинация Sd = Rd = 0 является запрещенной. В синхронных
триггерах с запрещающими связями исключается один инвертор синхроимпуль-
сов. Схемы R-S(J-K), D(D-V) триггеров этого типа представлены на рис. 5.95л, 6.
Триггеры синхронизируются положительным фронтом и отличаются повышен-
ной надежностью хранения.
При использовании синхронизируемых уровнем R-S и D-триггеров также можно
построить синхронные триггеры с парафазным управлением. На рис. 5.95л, г пока-
заны схемы R-S и D-триггеров этого типа, синхронизируемых положительным
фронтом сигнала на входе С. Синхронизация отрицательным фронтом реализуется
при подключении инверторов синхроимпульсов аналогично схеме на рис. 5.94л. На
рис. 5.95л и 6 штриховыми линиями показана реализация новых J-K и D-V-триг-
геров, имеющих максимальную частоту переключения/^ = 1/43, т.е. в 1,5 раза
больше, чем триггеры, рассмотренные выше.
Во всех рассмотренных схемах выходной и управляющий триггеры, синхро-
низируемые уровнем, могут быть как однотипными (оба R-S или оба D), так и
298 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
разнотипными (один R-S, другой D). Т-триггер, редко применяемый в БИС, мо-
жет быть реализован на основе J-K-триггера, если оставить входы / и К неподк-
люченными (соответствует J = К = 1) и использовать вход С как счетный (С = Т).
Можно получить Т-триггер также из стандартного D-триггера, для чего необхо-
димо соединить D с Q и использовать вход С как счетный.
На рис. 5.96 представлена схема D-V-триггера с внутренней задержкой b рас-
ширением входов по «ИЛИ». Свойство внутренней задержки, как известно, по-
зволяет выполнять в одном такте операции записи в триггер новой информации
и чтения из него ранее записанной информации.
Рис. 5.94. Синхронные И2Л триггера типа R-S (a), J-K (б), D (в), D-V (г, д, е)
5.5. Цифровые БИС на основе интегральной инжекционной логики
Рис. 5.95. Синхронные триггеры с «запрещающими» связями
Рис. 5.96. Инжекционный D-V-триггер с внутренней задержкой с расширением хо-
дов по ИЛИ
300 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Рис. 5.97. И2Л D-V-триггер для упрощенных систем синхронизации БИС
Существенная проблема при схемотехническом проектировании И2Л БИС —
организация надежного функционирования большого числа триггерных схем,
расположенных на различном удалении от площадок питания и синхронизации
на кристалле. Подключать к общей шине синхронизации непосредственно боль-
шинство рассмотренных триггеров нельзя — необходимо во избежание «гонок»
использовать отдельные цепи синхронизации для подачи тактирующих сигналов
на входы с каждого из триггеров. На рис. 5.97 представлена схема инжекционного
D-V-триггера с внутренней задержкой, позволяющего упростить систему внут-
ренней синхронизации И2Л БИС. Принципиальным отличием этого триггера
от рассмотренных выше является организация управления его работой по инфор-
мационному входу вместо классического управления работой по входу синхро-
низации.
Работает этот D-V-триггер следующим образом. При низком уровне сигнала
на входе Vвыходы К1 и К2 элемента VT3 находятся в высоком состоянии, выход
элемента VT10 — в низком состоянии.
Высокий уровень на выходе К1 элемента VT8, собранный по ИЛИ с сигналом
на входе D-триггера, пропускает этот сигнал на вход элемента VT5, низкий уровень
на выходе элемента VT9, собранный по ИЛИ с уровнем на выходе К2 элемента VT6,
дает на входе элемента VT10 низкий уровень независимо от состояния VT6. Таким
образом, с приходом синхросигнала С, в триггер запишется информация, поступа-
5.5. Цифровые БИС на основе интегральной инжекционной логики 301
ющая на вход D-триггера, поскольку выходы KI, К2 элемента VT10 будут находить-
ся в высоком состоянии. При высоком уровне сигнала на входе Y выходы К1 и К2
элемента VT8 находятся в низком состоянии, выход элемента VT9 — в высоком со-
стоянии. Низкий уровень на выходе К1 элемента VT8 обеспечивает низкий уро-
вень на входе VT5 независимо от уровня сигнала на входе D-триггера, т.е. по су-
ществу отключает информационный вход D триггера. Высокий уровень на выхо-
де триггера VT9 разрешает прохождение на вход элемента VT 10 уровня с выхода
К2 элемента VT6. В этом случае с приходом синхросигнала на вход С триггер за-
пишет со входа элемента VT10 состояние, которое было записано в предыдущем
такте, т.е. подтвердит свое состояние и будет подтверждать это состояние до тех
пор, пока на входе ^триггера не появится низкий уровень управляющего сигна-
ла V =0.
Таким образом, схема D-V-триггера организует управление его работой за счет
коммутации данных, поступающих на его информационный вход, в результате
чего вход синхронизации триггера остается «чистым», и этот вход можно непос-
редственно подключить к общей цепи синхронизации. В частности, при наличии
достаточно мощного формирователя синхросигнала использование этого тригге-
ра позволяет подключить входы синхронизации абсолютно всех триггеров в ин-
тегральной схеме к единой общей шине синхронизации, т.е. предельно упростить
цепь синхронизации интегральной схемы за счет устранения из этой цепи допол-
нительных развязывающих элементов, через которые синхросигнал поступает на
входы синхронизации D-V-триггеров. Устранение этих элементов гарантирует так-
же отсутствие «гонок» по цепям синхронизации. Импульсы и синхронизации бу-
дут приходить на все триггеры одновременно, независимо от места их расположе-
ния на кристалле интегральной схемы и возможного технологического разброса
динамических параметров отдельных элементов цепи синхронизации, поскольку
вся цепь синхронизации состоит из одной общей шины и формирователя, на-
груженного на эту шину. Необходимо отметить также, что в сложных цепях
синхронизации, состоящих из разнородных элементов, разброс задержек пе-
реключения элементов цепи синхронизации различным образом зависит от
изменения температуры окружающей среды или напряжения питания микро-
схемы. В результате этого, даже если «гонки» в цепях синхронизации интеграль-
ной схемы при работе ее в нормальных условиях и при нормальном напряжении
питания не превышают допустимых пределов, то при изменении температуры
окружающей среды или напряжения питания разброс задержек переключения
может превысить допустимый предел, что приведет к отказу микросхемы. Такие
явления можно исключить при использовании рассмотренного D-V-триггера,
поскольку изменение динамических параметров общего формирователя, кото-
рый можно использовать в этом случае, оказывается одинаковым для всех триг-
геров схемы, подключенных к этому формирователю через единую общую шину
синхронизации.
Все выше рассмотренные триггеры обладают, в свою очередь, одним общим
недостатком — сравнительно невысокой нагрузочной способностью, обусловлен-
ной инверсным включением n-p-п транзисторов И2Л элементов. На рис. 5.98 пред-
ставлена схема инжекционного D-V триггера с повышенной нагрузочной способ-
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
ностью. Отличительной особенностью этого триггера является то, что быстро-
действие триггера при этом не ухудшается, так как отсутствует дополнительная
задержка сигнала при выдаче информации на выход. И2Л элементы VT1-VT7 об-
разуют классическую реконфигурацию D-триггера, а цепи на элементах VT8-VT11
позволяют обеспечить увеличение нагрузочной способности при сохранении бы-
стродействия.
Рис. 5.98. Инжекционный D-V-триггер для систем синхронизации БИС
Так как в схемах отсутствует дополнительная логическая задержка переклю-
чения устройства, то и выдача результата происходит за одно и то же время, что и
у «классического» D-триггера.
5.5.3. Схемотехника входных элементов согласования ИРЛ БИС
Входные ЭС с преобразованием ТТЛ уровней сигналов
Для И2Л БИС характерна существенная зависимость схемотехники ЭС от приня-
того конструктивно-технологического базиса.
Различают схемотехнику ЭС И2Л БИС на основе «неизолированной» И2Л и
И2Л с изоляцией.
Следует отметить, что входные ЭС с «чистыми» И2Л уровнями сигналов
(U0L < 0’4 В; U0H > 0,7 В) в БИС, как правило, не используются из-за их малой
нагрузочной способности, высокой чувствительности к входным помехам, за-
висимости входных порогов переключения от технологических факторов и тем-
пературных условий.
На рис. 5.99 и 5.100 представлены схемы ЭС с преобразованием ТТЛ уровней
сигналов на основе «неизолированной» И2Л.
5.5. Цифровые БИС на основе интегральной инжекционной логики
Рис. 5.99. Схема входного ЭС на основе неизолированной инжекционной логики:
простейший ЭС (а) и его входная характеристика (б)
Рис. 5.100. Входной ЭС с противонасыщающим коллектором и с ускоряющей ем-
костью
Простейший входной ЭС с преобразованием уровней ТТЛ в уровни И2Л
(рис. 5.99а) содержит резистивный делитель Rl, R2 и инверсно включенный п-р-п
транзистор VT1, нагрузкой которого является р-п-р транзистор VT3 внутреннего
многоколлекторного инжекционного транзистора VT2. ЭС обеспечивает непос-
редственное электрическое согласование БИС по входным характеристикам с
выходными характеристиками как И2Л БИС, так и БИС типа ТТЛ. Отличием дан-
ного ЭС является то, что он потребляет мощность только от внешнего источника
питания. На рис. 5.986 представлена входная характеристика ЭС
1,=т-
Если Uj < Ur где UT — напряжение порога включения, то входной ток БИС
определяется выражением:
4=^(7?,-^).
При входном сигнале Uj > UT входной ток БИС:
г Ли.-иЕ)
,н 7J,
304 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Инверсно-включенный транзистор VT1 входит в режим насыщения, характе-
ризуемый параметром «степень насыщения»:
g _ Pn . UT ~ 1нв । ।
^СР
где PN — коэффициент усиления тока базы инверсновключенного n-p-п транзис-
тора VT1,1ср — ток коллектора р-п-р транзистора VT3.
Номиналы резисторов входного делителя определяются из выражений:
о >UT-UIHB +1.
R R
U1нв ~ U в ~ (Jcp / Pn )^i
где Imax — максимальный входной ток ЭС.
Наличие режима насыщения обуславливает невысокое быстродействие ЭС.
При поступлении на вход сигнала высокого логического уровня £//я задержка вклю-
чения элемента:
tPHL = [Л, • R. (*. + /у] • (U£/UIH) (СЕ + пСс + Ср),
где СЕ, Сс, Ср — емкости эмиттерного и коллекторного переходов, а также суммар-
ная емкость металлизации выводов монтажной площадки входа БИС.
Задержка выключения tpLH при поступлении на вход сигнала низкого уровня
UJL определяется степенью насыщения, точнее — временем рассасывания избы-
точного заряда базы п-р-п транзистора VT1:
tpLH~ Тв‘ 1П (1 + Ля ’
Для типовых значений резисторов R1 = R2 от 10 до 20 кОм время задержки
tpHL = 15—25 нс; tpLH = 20—30 нс, что существенно ограничивает скоростные харак-
теристики И2Л БИС.
Улучшение динамических характеристик входного ЭС И2Л БИС на основе
«неизолированной И2Л» может быть достигнуто путем применения в качестве VT1
транзистора с дополнительным «противонасыщающим» коллектором, как пока-
зано на рис. 5.100л [69].
Степень насыщения S и номиналы 7?р R2 могут быть рассчитаны по тем же
выражениям, что и для ЭС на рис. 5.99л, где вместо коэффициента PN необходимо
использовать эффективный коэффициент усиления:
(1+А)’
где Ps — коэффициент усиления по коллектору обратной связи.
5.5. Цифровые БИС на основе интегральной инжекционной логики
Применение противонасыщающего коллектора позволяет уменьшить в 4—6
раз степень насыщения VT1 и ускорить процесс рассасывания накопленных но-
сителей путем образования дополнительно к резисторным цепям форсирующей
цепи коллектора обратной связи. Для этого случая задержка выключения:
t = In +1В2
т i+ps /С11+А/Л1+Л2’
где IBi, — втекающий и вытекающий токи базы VT1.
Однако данное схемотехническое решение входного ЭС обладает существен-
ным недостатком — чувствительностью к технологическому разбросу численных
значений коэффициентов усиления f3N, /3S выражающаяся в соответствующем не-
контролируемом изменении tpHL, tpur Поэтому такой ЭС целесообразно исполь-
зовать во входных цепях, некритичных к изменению динамических параметров.
Для повышения быстродействия входных цепей БИС на основе «неизолирован-
ной» инжекционной логики широко используется схема, показанная на рис. 5.1006
[69], с «ускоряющей» емкостью С1, включенной параллельно резистору R1. Поло-
жительный эффект данного схемотехнического решения заключается в том, что во
время действия на входе сигнала «1» емкость С1 заряжается, а после окончания
импульса (что соответствует поступлению сигнала «0») эта емкость своим отрица-
тельным выводом оказывается подключенной непосредственно к базе транзисто-
рами, ускоряя протекание процесса рассасывания накопленного в режиме насы-
щения заряда неосновных носителей. Применение «ускоряющей» емкости со зна-
чением 2—3 пФ позволяет уменьшить задержку выключения ЭС почти на порядок,
до tpLH = 3-ьб нс. Однако включение емкости С1 может снизить помехоустойчивость
входного ЭС за счет уменьшения динамического значения его порогового напря-
жения включения — возможно ложное срабатывание БИС от «быстрых» динами-
ческих помех на входе, когда длительность импульса помехи составляет 1-ь2 нс. При
выборе оптимальных значений емкости С1 при заданных значениях сопротивления
резисторов Rl, R2, допустимых уровнях динамических помех и заданных длительно-
стях фронтов входных сигналов можно использовать следующее дифференциальное
уравнение [69], описывающее переходные процессы в данном входном ЭС:
dUE = Ую
dU RtC
UE
R3C3
где Сэ = Cl + С2 — емкость эмиттерного перехода VT1, R3 = -,—!—— эквива-
(R} + R2)
лентное сопротивление, ти — параметр экспоненты, представляющий входной им-
пульс в виде:
U,=UI0 1-е
10 — обратный ток эквивалентного диода эмиттерного перехода VT1.
Рис. 5.101. Простейшие входные ЭС И2Л БИС с полной изоляцией: с резистивным
делителем (а), безрезистивная (6)
В практических расчетах входного ЭС данное уравнение решается методом
Эйлера, причем для каждого заданного значения фронта импульса ти и амплиту-
ды UI0 путем расчета отклика цепи методом последовательных приближении оп-
ределяется значение емкости С1, при котором импульсный сигнал на базе VT1 не
превышает заданного порогового напряжения отпирания VT1. Полученные за-
висимости минимального значения емкости Clmin, при котором сигнал помехи еще
не проходит на выход, от амплитуды помехи и длительности входных фронтов
сигнала позволяют выбрать оптимальное значение емкости С1.
Следует отметить, что в зависимости от требования конкретных условий при-
менения возможно управление значением порога переключения UT путем конст-
руктивного изменения соотношения R1/R2 (несимметричный входной ЭС).
Введение в конструкцию И2Л БИС полной изоляции элементов позволило
реализовать на одном кристалле БИС как элементы И2Л, ТТЛ, ЭСЛ, так и их раз-
личные комбинации. Необходимость такого конструктивного решения обуслов-
лена требованиями повышения быстродействия, нагрузочной способности и по-
мехоустойчивости входных ЭС, уменьшения входных токов И2Л БИС, расшире-
ния их функциональных возможностей. Резистивно-транзисторный входной ЭС
на транзисторе VT1 рис. 5.10Ы [70] отличается предельной простотой, малой зани-
маемой на кристалле площадью и повышенным (по сравнению с ЭС на рис. 5.99а)
быстродействием. Схема работает следующим образом: при увеличении напря-
жения входного сигнала до значения Ur соответствующего пороговому напряже-
нию включения, ток базы транзистора VT1 будет:
т и г» + и о — и F UF
в~ Ъ V
где UD2 — напряжения на ограничительном диоде VD2, UB — напряжение на шине
питания инжекторов И2Л элементов (соответствует напряжению на переходе эмит-
тер-база открытого транзистора р-п-р типа VT3), UE — напряжение на переходе
эмиттер-база открытого п-p-n транзистора VT1.
Степень насыщения VT1 в этом случае ограничена и не зависит от дальней-
шего увеличения входного напряжения, что обеспечивает малую задержку вык-
5.5. Цифровые БИС на основе интегральной инжекционной логики
лючения ЭС. При этом входной ток, отдаваемый внешней управляющей схемой
на вход каскада, не расходуется бесполезно, а поступает в шину питания И2Л БИС,
также способствуя повышению быстродействия И2Л элементов.
На рис. 5.1016 [71] представлена оригинальная схема входного ЭС повышен-
ной помехозащищенности, отличающаяся отсутствием в ее составе резисторов.
Вход ЭС соединен одновременно с базой р-п-р транзистора VT2 и эмиттером п-р-п
транзистора VT1. При поступлении на вход ЭС низкого уровня сигнала VT2 вклю-
чается током генератора 0,5/С1, обеспечивая ток базы VT1, необходимый для его
включения. Поскольку базовый ток И2Л транзистора VT4, формируемый VT3, за-
бирается включенным транзистором VTI, многоколлекторный И2Л транзистор
включается током генератора /G2, на выходе элемента повторяется логический уро-
вень входного сигнала — уровень «0». При поступлении на вход ЭС уровня «1»
транзисторы VT2 и VT1 заперты, управляемый полным током /01 транзистор VT3
быстро включает транзистор VT4, отводящий базовый ток IG2 и И2Л транзистора
VT5 — на выходе ЭС появляется уровень «1». Включение цепи VT1-VT2 будет иметь
место уже в случае, когда напряжение на входе ЭС превышает потенциал общей
шины на 60-5-80 мВ. Недостатками этого ЭС являются высокое значение входного
(вытекающего) тока и зависимость порога переключения от коэффициента уси-
ления тока базы VT2 и тока IG2.
С другой стороны, управляя значениями этих величин, можно управлять и
значением помехоустойчивости входного ЭС. На рис. 5.101 представлена группа
входных ЭС, объединенных общим признаком: использованием многоэмиттер-
ных п-р-п транзисторов.
На рис. 5.102я приведена «классическая» схема ЭС [64], характерная для пер-
вых типов И2Л БИС. Схема построена на основе многоэмиттерного транзистора
VT1, транзисторов VT2, VT3, играющих роль смещающих диодов, и выходного тран-
зистора VT4, коллектор которого подключается к входу инжекционного элемента.
Для случая, когда требуется небольшая нагрузочная способность, в качестве VT4
возможно использовать инжекционный многоколлекторный п-р-п транзистор.
Для уменьшения входного втекающего тока 1Ш, обусловленного присущими
И2Л высокими значениями инверсных коэффициентов усиления, база транзис-
тора VT1 соединена с его коллектором. Для компенсации и снижения порога пе-
реключения схемы на значение падения напряжения на коллекторном переходе
VT1 в схему введен смещающий транзистор VT2 с короткозамкнутым коллектор-
ным переходом. При поступлении на любой из входов ЭС сигнала UfL соответ-
ствующий эмиттерный переход VT1 открывается, образуя низкоомную цепь для
источника UCE, ток через R2 уменьшается до нуля, выключая транзисторы VT3,
VT4, на выходе появляется высокий уровень сигнала.
На рис. 5.1026 [72] ЭС построен на минимальном количестве элементов: двух
многоэмиттерных транзисторах VTI, VT2 и двух резисторах, причем дополнитель-
ный эмиттер выходного транзистора VT2 образует цепь обратной связи по базе VT1.
Общий недостаток ЭС на рис. 5.102я и 6 — сравнительно невысокое их быст-
родействие (большое время tPLH). Действительно, при выключении ЭС (рис. 5.102я)
происходит переключение тока из цепи второго эмиттера VT1, соединенного с
базой VT2 в первый эмиттер VT1, соединенный со входом ЭС, после чего после-
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
довательно выключаются VT2 и VT3. При этом основной вклад в задержку tPLH
вносит время рассасывания зарядов неосновных носителей, накопленных в базах
VT3 и VT2, поскольку отсутствует низкоомная цепь, которая бы ускоряла процес-
сы рассасывания заряда и разряда барьерных емкостей VT2.
в)
Рис. 5.102. Входные ЭС ТТЛ на основе многоэмиттерных п-р-п транзисторов
Этот недостаток отсутствует в схеме ЭС на рис. 5.102# [73], где в конструкцию
VT2 введен второй эмиттер, связанный с входом ЭС. При поступлении на вход
ЭС высокого потенциала в прямом направлении включаются эмиттерные пере-
ходы VT1. Ток, протекающий через второй эмиттер в базу VT2, приводит к отпи-
ранию VT2 и VT3 и появлению на выходе напряжения низкого уровня. При пос-
ледующей подаче на вход ЭС низкого потенциала происходит переключение тока
VT1 из цепи эмиттера, соединенного с базой VT2 в цепь.
При этом время переключения определяется длительностью процесса пере-
заряда барьерной емкости эмиттерного перехода VT2. Время выключения ЭС прак-
тически определяется временем выключения VT3 и уменьшено примерно в 2 раза.
Аналогичный способ положен в основу работы ЭС с повышенной нагрузочной
способностью рис. 5.102г [74]. Введение в конструкцию VT3 второго эмиттера,
соединенного непосредственно с входом ЭС, позволяет значительно уменьшить
время tPLH и несколько снизить время tPHL.
5.5. Цифровые БИС на основе интегральной инжекционной логики
в)
Рис. 5.103. Входные ЭС ТТЛ на основе р-п-р транзисторов с управлением по базе
эмиттера, соединенного с базой VT2 в цепь эмиттера, соединенного со
входом ЭС
Существенным недостатком представленной на рис. 5.102 группы ЭС, исполь-
зующих входные многоэмиттерные транзисторы, является наличие больших зна-
чений (до сотен микроампер) входных втекающих и вытекающих токов. Эффек-
тивным методом уменьшения значений входных токов является введение в со-
став входного каскада ЭС ключевых р-п-р транзисторов с управлением по базе.
На рис. 5.103а представлена базовая схема входного ЭС, в котором использу-
ется включение р-п-р транзистора по схеме с общим коллектором. Дополнитель-
ные эмиттеры транзисторов VT2 и VT4, соединенные с базой, обеспечивают умень-
шение степени насыщения п-р-п транзисторов.
При поступлении на вход ЭС сигнала низкого уровня U/L р-п-р транзистор
открывается, на внешнем выводе (входе БИС) появляется вытекающий ток:
где UEP — напряжение прямосмещенного эмиттерного перехода р-п-р транзисто-
ра, /Зр— коэффициент усиления тока базы транзистора VT1, включенного по схе-
ме с общим коллектором.
310 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
В силу ряда конструктивно-технологических ограничений в И2Л БИС обыч-
но выбирается не вертикальная, а горизонтальная структура р-п-р транзистора,
обеспечивающая несколько меньшие значения = 10—20 в диапазоне рабочих
температур.
При включением транзисторе VT1 ток базы VT2 равен нулю. Транзистор VTI
выключен, что соответствует высокому уровню сигнала на выходе, потенциал его
коллектора определяется характеристикой нагрузки.
При поступлении на вход сигнала высокого уровня напряжения UIH входной
р-п-р транзистор VT1 запирается, транзисторы VT2-VT4 открываются, нормаль-
но включенный транзистор VT4 входит в режим насыщения, обеспечивая выход-
ное напряжение U0L = UCES (напряжение коллектор-эмиттер в режиме насыще-
ния). Входной ток 11Н определяется токами утечки обратно смешенных переходов
и вставляет 10—20 мкА. Входной ЭС является инвертирующим по отношению к
входным сигналам.
Входной ЭС на рис. 5.1 ОЗя обеспечивает коэффициент разветвления по выхо-
ду N < 10, т.е. к коллектору VT4 может быть подключено не менее десяти баз ин-
жекционных транзисторов, соединенных параллельно.
На рис. 5. ЮЗб' представлен входной ЭС, у которого вместо нормально включен-
ного выходного п-р-п транзистора с закороченным эмиттером используется много-
коллекгорный инжекционный п-р-п транзистор VT4. Каждый коллектор VT4 управ-
ляет базой соответствующего И2Л элемента, обеспечивая необходимую электричес-
кую развязку между ними. При проектировании логических блоков БИС транзистор
VT4 используется в составе этих блоков в качестве входного логического инвертора,
позволяя сократить логическую глубину БИС, повысить ее быстродействие.
Коэффициент разветвления ЭС определяется количеством коллекторов ин-
версно включенного п-р-п транзистора VT4 (обычно п = 4), к его выходу можно
подключать четыре электрически изолированные базы инжекционных транзис-
торов логических блоков. Для увеличения нагрузочной способности в 2 раза па-
раллельно транзистору VT4 может подключаться второй четырехколлекторный
инверсно включенный п-р-п транзистор, база которого соединяется с базой VT4,
при этом номиналы резисторов R1-R5 должны быть соответственно изменены.
Для организации мощных быстродействующих входных ЭС с высокой нагру-
зочной способностью, в первую очередь — входов синхронизации и управления,
используется ЭС, изображенный на рис. 5.103в. Схемотехническое решение это-
го ЭС аналогично соответствующим решениям ТТЛШ и рассмотрено в разд. 5.1.
Использование дополнительных эмиттеров, соединенных с базами, учитывает спе-
цифические особенности прямо включенных п-р-п транзисторов в И2Л БИС — вы-
сокие инверсные значения их коэффициентов усиления. Выход каскада обеспечи-
вает ток нагрузки до 20 мА и возможность управления одновременно до ста инжек-
ционными элементами, что широко используется при организации внутренних
цепей синхронизации кристаллов И2Л БИС.
С целью снижения потребляемой мощности в многовыводных инжекцион-
ных БИС широко используются входные ЭС с пониженным напряжением пита-
ния (Ucc = 1,5-5-3 В). На рис. 5.104л [69] представлен простейший инвертирующий
ЭС на основе резистивного делителя Rl, R2 и п-р-п, транзисторов VTI, VT2 в
5.5. Цифровые БИС на основе интегральной инжекционной логики
прямом включении, с управлением по эмиттеру. В качестве выходного транзис-
тора ЭС применяют многоколлекторный инжекционный транзистор VT3, кото-
рый обычно представляет собой входной элемент размножитель сигналов логи-
ческого блока БИС. Недостаток этого ЭС — низкая нагрузочная способность —
исключен у инвертирующего элемента на рис. 5.104d, где нормально включен-
ный выходной n-p-п транзистор VT4 может управлять большим количеством на-
грузок — баз инжекционных транзисторов. Число И2Л элементов — нагрузок оп-
ределяется выбором номинала резистора R5 из формулы:
где 1В — ток базы п-р-п транзистора И2Л элемента.
Максимальное число N объединяемых баз ограничено эффектом перехвата
(перераспределения) общего тока.
У входных ЭС (рис. 5.104а и б) напряжение питания Ucc = +3 В. Проблема
снижения мощности, потребляемой входными ЭС БИС, является исключительно
актуальной для многовыводных ЭС с числом выводов корпуса более ста (напри-
мер, 128, 144, 256).
в)
Рис. 5.104. Входные ЭС И2Л БИС с пониженным напряжением питания
312 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
При этом снижение потребляемой мощности не должно приводить к сниже-
нию быстродействия, что является сложной технической задачей. На рис. 5.104#
представлен быстродействующий входной ЭС типа ТТЛ-И2Л с минимальным
напряжением питания, равным напряжению питания «чистого» И2Л элемента
(Ucc = 1,0-5-1,5 В). Входной транзистор VT1 выполнен двухэмиттерным, причем
первый эмиттер соединен непосредственно со входом ЭС, а второй с базой VT4.
Рассмотрим работу ЭС. Пусть на входе присутствует напряжение UIH = 2,4 В. Про-
текая через R1, входной ток открывает транзистор VT1, эмиттерный ток которого
обеспечивает включение VT2, на выходе устанавливается низкий уровень напря-
жения U0L = 0,4 В. Часть входного тока отводит коллектор включенного регули-
рующего транзистора VT3, в силу чего изменяется режим работы VT1 — из режи-
ма насыщения он входит в активную область на границе с режимом отсечки. Тран-
зистор VT2 также изменяет режим работы, на его коллекторе — выходе ЭС уста-
навливается напряжение:
U =U
и OUT UG u BE •
Для напряжения питания инжекторов И2Л элементов UG = 1,2 В при стандар-
тном значении напряжения смещения эмиттерного перехода VT3 UBE = 0,8 В, ве-
личина — U0L = 0,4 В.
В этом установившемся состоянии ни один из транзисторов VT1-VT3 не на-
ходится в режиме насыщения, что обеспечивает высокую скорость выключения
ЭС. При поступлении на вход напряжения низкого уровня UIL = 0,4 В эмиттер-
ный ток транзистора VT1 переключается из цепи базы VT2 во входную цепь, вы-
ключая VT2 и VT3, на выходе устанавливается напряжение: U0H = 0,8 В, определя-
емое нагрузкой — входами базовых элементов И2Л.
Рассмотренный входной ЭС используется в И2Л БИС с одним источником
пониженного напряжения питания Uc, общим для входных, выходных и базовых
логических элементов И2Л.
Входные ЭС с преобразованием уровней ЭСЛ в уровни И2Л
Простейший вариант схемы инвертирующего входного ЭС с преобразованием
уровней ЭСЛ в уровни И2Л [75] может быть реализован всего лишь на двух транзи-
сторах VT1 и VT2 и резисторах с питанием от источников Ucx = —5,0 В; U& = 1,5 В
(рис. 5.105а). Этому ЭС присущи недостатки — узкая область устойчивой работы
и критичность к допускам компонентов. Действительно сопротивление резисто-
ра R3 связано приведенными выше соотношениями с сопротивлениями резисто-
ров R1 и R2, поэтому номинал R3 нельзя увеличить для снижения втекающего в
базу VT3 тока. Транзистор VT3 работает в режиме глубокого насыщения со степе-
нью насыщения:
Н 1с ’
где Д 1С — коэффициент усиления тока базы и суммарный ток коллекторов VT3.
5.5. Цифровые БИС на основе интегральной инжекционной логики
в)
Рис. 5.105. Входные ЭС с преобразованием уровней ЭСЛ в уровни И2Л
Высокое значение степени насыщения S обуславливает низкое быстродействие
(большое время выключения VT3). Этот недостаток частично устранен в схеме на
рис. 5.105d, которая может быть реализована в виде неинвертирующего входного
каскада БИС с выводами питающих напряжении = +1,5 В; Ucl = —5 В.
Вместо цепи UG—R3 можно использовать генератор стабилизированного тока
И2Л БИС (или инжекционный р-п-р транзистор И2Л элемента в базе транзистора
VT3). Изменяя ток, можно при необходимости управлять входным порогам ЭСЛ.
Работа схемы проста. При входном напряжении UIL = —1,6 В транзистор VT1 за-
крыт, a VT2 открыт и пропускает ток:
I, = (UE-UEB-UCi)/Rx,
где UE = 1,2 В — источник опорного напряжения.
Если выполняется условие IjR2 < UE, то транзистор VT3 надежно заперт, а
VT4 открыт и обеспечивает на выходе по любому коллектору Uo = U0L= 0,4 В.
При Uf = —0,8 В транзистор VT1 открывается, a VT2 — закрывается, что обеспе-
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
чивает Uo = UOH (определяется характером нагрузки, в случае И2Л — нагрузки
UOH = 0,8 В).
Однако и в этой схеме ЭС вероятность глубокого насыщения транзистора VT3
также не исключена по сравнению с решением, данным на рис. 5.105а.
Вход транзистора VT3 в режим насыщения соответствует появлению на базе
VT4 отрицательного напряжения UE, что нарушает режим работы VT4 и также ухуд-
шает быстродействие ЭС. Вторым недостатком данного ЭС является необходи-
мость использования дополнительного источника опорного напряжения.
Общий недостаток ЭС, приведенных на рис. 5.105а и 5, — однофазный вход, не
позволяющий получать выходной сигнал произвольной полярности. На рис. 5.105а
представлен ЭС с парафазными входами. Парафазные выходы микросхем широ-
ко используются при организации двухпроводных линий связи между платами.
Если предшествующая микросхема ЭСЛ имеет парафазный выход, то один из двух
входов ЭС подключается к прямому выходу, другой — к инверсному. Если же пред-
шествующая ЭСЛ микросхема имеет только один (прямой или инверсный) вы-
ход, то один из входов ЭС подключают к выходу ЭСЛ микросхемы, а второй к
источнику опорного напряжения. В зависимости от способа подключения входов
ЭС будет инвертировать или транслировать (повторять) входной логический сиг-
нал. Транзисторы VTI, VT2 дифференциальной пары определяют состояние вы-
хода. Если VT1 закрыт (VT2 открыт), то транзистор VT3 также закрыт, VT4 открыт
и обеспечивает на выходе ЭС уровень U0L= 0,4 В. Для этого должно выполняться
условие:
где UG = +1,5 В (напряжение питания инжекционных блоков И2Л БИС), Д4,1СН —
коэффициент усиления тока базы и значение коллекторного тока VT4.
Для другого случая, если VT1 открыт, то транзистор VT3 также открыт, отводя
ток базы VT4, на выходе ЭС обеспечивается напряжение UOfn в уровнях И2Л. Вме-
сто цепи UG— R7 можно использовать токозадающий р-п-р транзистор И2Л эле-
мента.
Входные ЭС с преобразованием входных уровней КМОП в уровни ГРЛ
Схемотехнические решения ЭС с преобразованием КМОП уровней сигналов в
уровни И2Л во многом схожи с решениями элементов, выполняющих преобразо-
вание уровней ТТЛШ в уровни И2Л. Однако наиболее эффективными являются
входные ЭС резистивного типа, приведенные на рис. 5.98,5.99. При этом для обес-
печения надежности работы ЭС необходимо выполнение требования:
ТТ КМОП ТТИ2Л
и ОН Imax •
Выходные ЭС с преобразованием уровней И2Л в ТТЛ
Абсолютное большинство схемотехнических решений выходных ЭС И2Л БИС не-
изолированной инжекционной логики относится к типу схем ОК. Отсутствие элек-
5.5. Цифровые БИС на основе интегральной инжекционной логики
трической изоляции между активными компонентами И2Л БИС этого типа суще-
ственно ограничивает возможные схемотехнические варианты, и практически един-
ственное схемотехническое решение выходного ЭС представлено на рис. 5.106а.
Элемент выполняет функцию усиления тока от рабочих уровней 10—100 мА внут-
ренних элементов И2Л до требуемого выходного уровня 4—10 мА и более. Инжек-
ционный транзистор VT1 с увеличенной площадью коллектора выполняет функ-
цию каскада промежуточного усиления тока, инверсно включенный n-p-п транзи-
стор VT3 — функцию оконечного каскада усиления. Резистор R предназначен для
повышения пробивного напряжения выхода.
б)
Рис. 5.106. Стандартные выходные ЭС с преобразованием уровней И2Л в уровни ТТЛ
Применение полной изоляции позволяет существенно расширить решения
входных ЭС.
Базовая схема выходного ЭС (рис. 5.1 Обе) содержит каскад предварительного
усиления тока на инжекционных транзисторах VT1 и VT2 с увеличенным током
коллектора от 10—50 мкА до 100—500 мкА, необходимой для работы выходного
ТТЛ каскада на нормально включенных п-р-п транзисторах VT3-VT6. В конст-
рукцию п-р-п транзисторов VT3, VT4 и VT6 выходного ТТЛ каскада ЭС введены
дополнительные эмиттеры. Соединение дополнительного эмиттера п-р-п тран-
зистора с базой позволяет уменьшить длительность процессов рассасывания из-
быточных зарядов неосновных носителей, накопленных в базе. Эффективность
такого решения тем выше, чем выше значения инверсного коэффициента усиле-
ния п-р-п транзистора. Для повышения быстродействия ЭС при формировании
на выходе высокого уровня используется «ускоряющая» связь: дополнительный
коллектор инжекционного транзистора VT2 — дополнительный эмиттер выход-
ного мощного п-р-п транзистора VT6 (показано штриховой линией). При поступ-
лении на вход VT2 высокого уровня напряжения мощный основной и дополни-
316 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
тельный коллекторы VT2 входят в режим насыщения, их потенциал стремится к
потенциалу О V. И тем самым создаются условия для ускорения процесса включе-
ния VT6. Повышенное быстродействие ЭС обусловлено и тем, что при включе-
нии VT2 эмиттерный ток фазоразделительного транзистора VT3 переключается
из цепи основного эмиттера, связанного с базой VT6, в низкоомную цепь «допол-
нительный эмиттер» VT3 — коллектор VT2. Эти схемотехнические решения обес-
печивают уменьшение времени выключения ЭС.
Представленные на рис. 5.106 схемы выходных ЭС с уровнями ТТЛ характе-
ризуются высокой нагрузочной способностью и высоким быстродействием, од-
нако потребляют достаточно большую мощность и занимают большую площадь
на кристалле БИС. Поэтому их применяют в БИС с ограниченной разрядностью
и в тех случаях, когда требования быстродействия и высокой нагрузочной спо-
собности являются определяющими.
Рассмотрим усовершенствованные схемотехнические решения выходных ЭС,
реализованные с меньшим числом компонентов.
На рис. 5.107а представлен простейший ЭС на основе инжекционного п-р-п
транзистора VT1 и нормально включенного п-р-п транзистора VT3 с резисторами
Rl, R2, где R2 выполняет функцию нагрузочного резистора схемы ОК. Посколь-
ку R2 подключен к источнику питания Ucc = 5 В, то амплитуда выходного сигнала
достаточна для управления стандартными ТТЛ.
Недостатком данного ЭС являются большие значения потребляемой мощно-
сти и площадь, занимаемая на кристалле ЭС высокоомными резисторами.
Рис. 5.107. Усовершенствованные выходные ЭС с преобразованием уровней И2Л в
уровни ТТЛ
5.5. Цифровые БИС на основе интегральной инжекционной логики 317
Действительно, на базе транзистора VT1 для типовых IBVT{ = 0,1 мА, bVT1 = 10,
Ucc = 5 В номинал R1 = 5 кОм, что требует больших затрат площади и препятству-
ет повышению степени интеграции БИС.
В ЭС на рис. 5.107# резистор R1 заменен токозадающим р-п-р транзистором
VT4, что позволяет несколько уменьшить потребляемую ЭС типа ОК мощность и
занимаемую им площадь. Однако этой схеме присущ другой недостаток — зави-
симость режима работы р-п-р транзистора VT4 от состояний VT1 и VT3. Когда
VT1 закрыт, VT4 входит в режим глубокого насыщения, эффективный ток базы
VT3 уменьшается, передача сигнала на выход становится нестабильной.
Для преодоления этого недостатка, повышения надежности передачи сигна-
ла через ЭС предложена схема, представленная на рис. 5.107в типа АВ с понижен-
ным напряжением питания [2] на основе многоэмиттерного нормально включен-
ного п-р-п транзистора VT3. Если VT1 открыт, то VT3 закрыт, а транзистор VT2
поддерживает выходное напряжение высокого уровня: U0H — UBE = 2,25 В. Если
транзистор VT1 закрывается, то открывается VT3, на его втором эмиттере в силу
большого значения инверсного коэффициента усиления будет поддерживаться
низкий потенциал, запирающий VT2. Схема выходного ЭС типа АВ, но не содер-
жащая резисторов, представлена на рис. 5.107г и является фактически аналогом
вышерассмотренного ЭС, у которого резисторы Rl, R2 заменены работающими в
активном режиме токозадающими р-п-р транзисторами VT4, VT5. Изменением
тока питания ЭС можно в широких пределах рассматривать мощность потребле-
ния и быстродействие схемы, а также выбирать значения выходного тока VT3,
необходимые для обеспечения электрического согласования с входами ТТЛ мик-
росхем различных серий.
Выходные ЭС с преобразованием уровней И2Л в уровни ЭСЛ
Задача преобразования выходных уровней И2Л в ЭСЛ уровни на практике встре-
чается чрезвычайно редко. Однако случаях, когда это необходимо, электрическое
сопряжение выходов И2Л БИС следует осуществлять по решениям, используе-
мым при согласовании ТТЛШ выходных ЭС типа ОК с входом ЭСЛ.
Выходные ЭС с преобразованием И2Л уровней сигналов в КМОП уровни
Для формирования в И2Л БИС выходных уровней сигналов, способных управ-
лять КМОП БИС, наиболее эффективно использовать простейшую схему выход-
ного ЭС типа ОК. В этом случае выходное напряжение низкого уровня U0L = UCES
обеспечивает запирание входа КМОП БИС. Формирование выходного напряже-
ния высокого уровня осуществляется подключением к выходу ЭС источника на-
пряжения UL через резистор нагрузки RL. При этом значение напряжения UL вы-
бирают из соображений:
uL>uTH,
что обеспечивает формирование необходимого выходного уровня, а, следователь-
но, надежное отпирание входа КМОП БИС.
318 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
5.5.4. Защита выводов И2Л БИС от перенапряжения
и статического электричества
Защита выводов от статического электричества необходима для предотвращения
выхода из строя И2Л БИС как на любом из этапов технологических операций их
изготовления, так и в процессе их помещения на платы или в процессе отладки
МП систем. Также в конструкции БИС должны быть предусмотрены элементы
защиты выводов от разрушения при появлении несанкционированных импуль-
сов напряжении (токов) положительной или отрицательной полярности. Посколь-
ку воздействие статэлектричества и перенапряжений осуществляется в основном
на входные и выходные ЭС БИС, а схемотехника их схожа со схемотехникой ТТЛШ
БИС, то методы защиты И2Л БИС от указанных воздействий схожи с методами
защиты ТТЛШ БИС. При этом схемотехнические решения схем защиты, рассмот-
ренные в разд. 5.1, применимы для защиты И2Л БИС.
5.6. Биполярный микропроцессорный комплект БИС
серии К1 815 для цифровой обработки сигналов
Важнейшим требованием, предъявляемым к БИС для систем цифровой обработки
сигналов (ЦОС), является высокое быстродействие. Это требование обусловлено
необходимостью обработки сигналов в реальном масштабе времени в широком
диапазоне частот: от единиц до десятков МГц. Анализ алгоритмов ЦОС налагает
требования повышенной функциональной сложности микросхем, которые дол-
жны выполнять широкий спектр операций от перемножения матриц до реализа-
ции функций рекурсивных и нерекурсивных фильтров, дискретного и быстрого
преобразования Фурье, сверки и т.д. [76].
Существенным недостатком известных отечественных БИС для ЦОС, реали-
зуемых обычно по ЭСЛ схемотехнике, является большая мощность потребления
(3-^-5 Вт) на один корпус БИС, что ограничивает их возможности применения в
высокоэффективных системах ЦОС из-за проблемы обеспечения теплоотвода.
Одним из эффективных способов снижения потребляемой мощности при
обеспечении необходимого быстродействия для систем ЦОС является использо-
вание маломощных схемотехнических базисов типа ТТЛШ, ИЛ, имеющих мень-
шее быстродействие, чем ЭСЛ, при одновременном использовании принципов
распараллеливания обработки цифровой информации, что обеспечивает высо-
кое быстродействие БИС и систем ЦОС в целом.
Микропроцессорный комплект цифровых БИС серии К1815 представляет
собой удобную элементную базу для проектирования высокопроизводительных
систем ЦОС с использованием принципов распараллеливания процессов обра-
ботки и конвейеризации в каждом параллельном канале для применения в совре-
менных радиолокационных системах. Комплект БИС реализован на основе ТТЛШ
и И2Л схемотехники (табл. 5.1).
В представленном комплекте БИС реализованы преимущества схемотехники
каждого из базисов, описанных в разд. 5.1,5.2. Так, БИС с повышенными требовани-
ями по быстродействию (К1815ИЛ1, ИМ1, ИР1, ПР1) реализованы на основе схемо-
техники ТТЛШ, БИС с повышенной функциональной сложностью (К1815ВФ1, ВФ2,
ВФЗ) реализованы на основе И2Л схемотехники. При этом если наиболее сложные
БИС К1815ВФЗ используют И2Л ЛЭ «неизолированных» конструкций, с максималь-
ной плотностью упаковки напряжением питания 1,5 В, входные резисторные ЭС,
выходные ЭС типа ОК, то менее сложные И2Л БИС (К1815ВФ1, ВФ2) используют
И2Л ЛЭ с «полной» изоляцией, напряжения питания 3 В и 5 В, и ТТЛ входные и выход-
ные ЭС. Входные и выходные электрические параметры БИС приведены в табл. 5.2.
Все БИС комплекта К1815 созданы на основе базовых ТТЛШ и И2Л схемотех-
нических библиотек проектирования, реализованных с применением решений, опи-
санных в разд. 5.1, 5.2 и содержащих около 50 типов элементов: от ЛЭ типа И-НЕ,
ИЛИ-ПК до триггеров DI, DV типов регистров и арифметико-логических блоков.
Таблица 5.1. Состав комплекта БИС серии К1815
№ п/п Обозна- чение Функциональное назначение Схемо- техника Быстро- действие Потреб- ляемая мощность Коли- чество ЛЭ
1 К1815ВФ1 Схема весового суммирования И2Л 118 1.275 1500
2 К1815ВФ2 Накапливающий сумматор И2Л 472 0.907 2800
3 К1815ВФЗ Процессор быстрого преобразования Фурье И2Л 100 0.51 10 000
4 К1815ИА1 Арифметико- логическое устройство ТТЛШ 120 0.825 1300
5 К1815ИМ1 8-входовой сумматор последовательных чисел ТТЛШ 118 0.77 1800
6 К1815ИР1 Ортогональная матрица регистров сдвига ТТЛШ 118 0.99 1800
7 К1815ПР1 Преобразователь кодов последовательных чисел ТТЛШ 118 0.66 1500
Таблица 5.2. Входные и выходные электрические параметры комплекта БИС серии К1815
№ п/п Обозначение БИС Параметр Режим Ед. измер. Значение параметра Не менее Не более
1 К1815ИА1 ИМ1 ИР1 ПР1 К1815ВФЗ К1815ВФ1 К1815ВФ2 u0L UCC=5B /OL = 8 мА lrr = 300 мА L = 8 мА UCCA = 3 в иСС2 = 5 В lOL = 8 мА В 0,5 0,5 0,5
2 К1815ИА1 ИМ1 ИР1 IIP1 К1815ВЗ К1815В1 В2 Uqh Ucc = 5B 1 = -0,4 мА /гг = ЗООмА ис„ = 3 В 'он = -ОЛмА В 2,4 Опреде- ляется внешним источни- ком питания UL 2,4
Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
Таблица 5.2 (окончание)
№ п/п Обозначение БИС Параметр Режим Ед. измер. Значение параметра Не менее Не более
3 К1815ИА1 ИМ1 ИР1 ПР1 К1815ВЗ К1815В1 В2 lIL Ucc= 5В U°= 0,4 В 1, = 300 мА Ц = 0,4 В и' = 3 в 1^ = 5В lft = 0,4 В мА 1-0,21 0 1-0,21
4 К1815ИА1 ИМ1 ИР1 ПР1 К1815ВЗ К1815В1 В2 исс = 5 Б Ц £ 2,4 В = 300 мА £/, = 2,4 В и СС1 = Э В Ц = 2,4 В мкА 40 100 40
Литература к главе 5
1. Шагурин И.И. Транзисторно-транзисторные логические схемы / Под ред. Ю.Е. На-
умова. — М: Советское радио, 1974.
2. Алексеенко А.Г., Шагурин И.И. Микросхемотехника: Учеб, пособие для вузов.
2-е изд., перераб. и доп. — М.: Радио и связь, 1990.
3. Белоус А.И., Блинков О.Е., Силин А.В. Биполярные микросхемы для интерфейсов
систем автоматического управления. — Л.: Машиностроение, 1990.
4. Белоус А.И., Пономарь В.Н., Силин А.В. Схемотехника биполярных микросхем
для высокопроизводительных систем обработки информации. — Минск: Поли-
факг, 1988. — 162 с.
5. Пат. 4471239 США, НОЗК, 19/088.
6. Пат. 4521700 США, НОЗК, 19/003.
7. Пат. 0069853 ЕПВ НОЗК, 19/088.
8. Пат. 4501976 США, НОЗК, 19/003.
9. Туляков В.С. 250 электронных схем базовых логических элементов ТТЛ и их мо-
дификаций. — Владимир: Владимирский политех, ин-т, 1988.
10. Berger Н., Wiedmann S., Shottky transistor logic, in IEEE // ISSCC Digest Techn. Papers. -
February, 1975. - P. 172-173.
11. Lonstroh J., Pluta R., Temperature behaviou of tnevoltage swings and the statie noise margins
of the ISL and STL // IEEE Journal of Solid State Circuits. — 1982. — Vol. SC-17. —
No. 4. - P. 677.
12. Lohstroh J. Pluta R., Propogation delay times of ISL and STI //IEEE Journal of Solid
Stade Circuits. - 1982. - Vol. SC-17. - No. 4. - P. 687-695.
13. Lohstroh J., ISL, a fast and dense low power logic, made in a standard Shottky process//
IEEE J. of Solid State Circuits. - 1979. - Vol. SC-14. - P. 585-590.
14. Пат. 0120529 ЕПВ, НОЗК 19/091.
15. Заявка № 3301830 ФРГ, HOI 27/04.
16. VuT, AVLSImuktipleinput/output 1st date demonstrated in a 1,25 mkm oxide insolated
bipolar process, Proceedings of the Int. Electron Devices Meeting, 1982.
17. Коробейников О.В., Фурсин Г.И. Статические характеристики интегральных схем
на комплементарных биполярных транзисторах с диодами Шоттки / Изв. высших
учебных заведений МВ и ССО СССР. — Киев: Радиоэлектроника, 1986.
Литература к главе 5
18. Агаханян ТО., Плеханов С.В. Интегральные триггеры устройств автоматики. —
М.: Машиностроение, 1978.
19. А.с. 1491304 СССР. НОЗК 3/289. Устройство памяти.
20. Пат. 0306284 ЕПВ НОЗК 3/037.
21. А.с. 1061619 СССР, G11С. Ячейка памяти для регистра сдвига.
22. Kolasninski R., Heavy ion-induced single event upsets in a bipolar logic device // IEEE
Transaction on Nuclear Science. —1983. — Vol. NS-30. — No. 6. — P. 4470.
23. Березенко А.И., Корягин Л.Н., Назарьян A.P. Микропроцессорные комплекты
повышенного быстродействия. — М.: Радио и связь, 1981.
24. Заявка 57-22488 Япония, НОЗК 19/088.
25. Заявка № 2494598 Франция, НОЗК 5/15.
26. А.с. 1342378 СССР, НОЗК 19/00. Транзисторный логический элемент с парафаз-
ными выходами.
27. А.с. 1310016 СССР НОЗК 19/20.
28. Пат. 0055908 ЕПВ, НОЗК 19/088.
29. Наумов Ю.Б., Аваев Н.А., Бедрековский М.А. Помехоустойчивость устройств на
интегральных логических схемах. — М.: Советское радио, 1975. — 216 с.
30. А.с. 369714 СССР, НОЗК 19/088.
31. А.с. 416879369714 СССР, НОЗК 19/20.
32. Пат. 0314139 ЕПВ, НОЗК 19/097.
33. Заявка № PS 3243706,НОЗК 19/092.
34. Пат. 0203700 ЕПВ, НОЗК 19/092.
35. Заявка № 61-27933, Япония, НОЗК 19/00
36. Пат. 4158782 США, НОЗК 19/092.
37. Заявка № 59-86332 Япония, НОЗК 17/10.
38. Заявка № 59-11676 Япония, НОЗК 29/72.
39. END. October 26. 1989. Р.93.
40. А.с. 1554688 СССР, HOIL 27/04
41. Пат. 84/01066 РСТ, НОЗК 19/088.
42. Пат. 0032043 ЕПВ, НОЗК 19/Of3.
43. А.с. 900454 СССР, НОЗК 19/008.
44. Пат. 4287433 США, НОЗК 19/084.
45. А.с. 1120902 СССР, НОЗК 19/088. ТТЛ схема с тремя состояниями.
46. Пат. 3790817 США, НОЗК 19/08.
47. Пат. 4255670 США, НОЗК 19/013.
48. Пат. 4486674 США, НОЗК 19/088.
49. А.с. 1508903 СССР, НОЗК 19/00. Устройство согласования с тремя состояниями
выхода.
50. Пат. 0181752 ЕПВ, НОЗК 3/343.
51. Будинский Я.Ч. Транзисторные переключающие схемы. — М.: Связь, 1965.
52. Пат. 4517475 США, НОЗК 3/289. 1985.
53. А.с. 1387847 СССР, НОЗК 3/289. RS-триггер.
54. Пат. 4533842 США, НОЗК 19/013.
55. Пат. 4527079 США, НОЗК 19/092.
56. Пат. 4572970 США, НОЗК 17/00.
57. Пат. 4330723 США, НОЗК 19/013.
58. Пат. 4449063 США, НОЗК 19/017
59. Пат. 4321490 США, НОЗК 19/084.
60. Пат. 4311927 США, НОЗК 19/088.
61. Пат. 0266218 ЕПВ, НОЗК 19/088.
322 Глава 5. Схемотехника цифровых БИС на биполярных транзисторах
62. Пат. 0285068 ЕПВ, НОЗК 19/088.
63. Пат. 4394588 США, НОЗК 19/082.
64. Шагурин И.И., Петросянц К.О. Проектирование цифровых микросхем на эле-
ментах инжекционной логики. — М: Радио и связь, 1994.
65. Авсяк Н.А., Дулин В.Н., Наумов Ю.Е. Большие интегральные схемы с инжекци-
онным питанием. — М: Советское радио, 1977.
66. Millet R. Current hodding injection logic // IEEE J. SOLID-STATE CIRCUITS. - 1977. -
Vol. SC-12. - P. 232.
67. Friedman N., Salama Apd S.A., Thompson R.M. Realization of multivalved integrated
injection logic (MI2L) Full adder Ц IEEE J. SOLID-STATE CIRCUITS. - 1977. -
Vol. SC-12.-P. 532.
68. Tich Dao T. Threshold PL and its applicaton to binary symmetric functions and multivalved
logic // IEEE J. SOLID-STATE CIRCUITS. - 1977. Vol. SC-12. - P. 463.
69. Хвощ СТ, Смолов В.Б., Белоус А.И. Инжекционные микропроцессоры в управ-
лении промышленным оборудованием. — Л.: Машиностроение, 1985.
70. Белоус А.И., Конопляев Б.Г., Станишевский О.Б. Выходные буферные устрой-
ства И2Л БИС. В сб.: Функциональные микроэлектронные устройства и элемен-
ты, ТРТИ. - 1986. - Вып. 7. - С. 23-29.
71. Пат. № 4390803, США, НОЗК 19/029.
72. А.с. № 1012764, СССР, НОЗК 19/05.
73. А.с. № 1104422, СССР, НОЗК 19/27.
74. А.с. № 409382, СССР, НОЗК 19/87.
75. Белоус А.И., Блинков О.Е., Силин А.С. Биполярные микросхемы для интерфейсов
систем автоматического управления. — Л.: Машиностроение, 1990. — 172 с.
76. Белоус А.И., Подрубный О.В., Журба В.Н. Микропроцессорный комплект БИС
серии 1815 для цифровой обработки сигналов: Справочник. — М.: Радио и связь,
1992.
ГЛАВА 6
СХЕМОТЕХНИКА ЦИФРОВЫХ БИС
НА КОМПЛЕМЕНТАРНЫХ МОП
И БИПОЛЯРНЫХ ТРАНЗИСТОРАХ
КМОП схемотехника наиболее удобна для создания цифровых БИС сверхвысокой
степени интеграции из-за небольшого уровня потребляемой мощности и высокой
плотности упаковки. Однако с ростом сложности цифровых БИС возникает
проблема управления большими емкостями, образованными емкостями межсое-
динений большой протяженности и емкостями управляемых нагрузок на кристалле.
Поскольку максимальный выходной ток МОП-транзисторов ограничен геомет-
рическими размерами компонентов W\ L и напряжением питания Ucc, скорость
перезаряда емкости нагрузки CL в КМОП БИС, а, следовательно, быстродействие
ограничены [1]:
dtKpMon /dCL=llCIXW,
(6.1)
где CL — емкость нагрузки МОП-транзистора, W — ширина МОП-транзистора.
Из формулы следует, что МОП-транзисторы при соответствующем подборе
ширины МОП-транзистора W способны коммутировать большие токи. Однако
при этом увеличивается входная емкость С, что ограничивает быстродействие
МОП-транзисторов. Кроме того, МОП-транзисторы вследствие невысокой крутиз-
ны усиления и низкой выходной проводимости малоэффективны при реализации
ряда типовых блоков цифровых БИС, например, ЭС согласований КМОП-ЭСЛ и
др. В противоположность этому биполярные транзисторы вследствие экспоненци-
альной зависимости тока коллектора от напряжения на входе и высоких коэффи-
циентов усиления дают возможность реализации более быстрых цифровых схем,
чем МОП-транзисторы, даже при наличии больших емкостных нагрузок:
dt^/dc^m,
где (рт — температурный потенциал, 1К — ток коллектора.
Из формулы следует, что скоростью перезаряда емкости нагрузки CL можно
управлять изменением тока коллектора /г При этом входная емкость С биполяр-
ного транзистора зависит от его тока коллектора, в то время как у МОП-транзис-
тора она постоянная.
Широкое применение биполярных транзисторов в СБИС сдерживается большим
уровнем потребляемой мощности схем на их основе. Вследствие этого в цифровых
БИС сложилось направление элементной базы, в которой используются достоин-
ства как биполярных, так и комплементарных МОП-транзисторов (БиКМОП).
6.1. Базовые логические элементы БиКМОП БИС
Так как при управлении любой нагрузкой выходные транзисторы ЛЭ должны
функционировать в противофазе, простейшим вариантом реализации БиКМОП
ЛЭ является КМОП ЛЭ с парафазными выходами, управляющими двухтактной
биполярной схемой. Схема ЭС такого типа показана на рис. 6.1а [2] и содержит
два инвертора (первый на транзисторах VTI, VT2, второй на транзисторах VT3,
VT4). Первый из них управляет понижающим уровень п-р-п-транзистором VT5,
второй — повышающим уровень п-р-п-транзистом VT6. Однако данная схема не
нашла применения из-за наличия статического тока потребления ICCL в состоя-
нии низкого уровня, протекающего через открытый P-МОП транзистор VT2 и
переход база-эмиттер п-р-п-транзистора VT5. Схема БиКМОП ЛЭ, свободная от
этого недостатка, показана на рис. 6.15 [3] и построена по двухкаскадной струк-
туре: первый каскад D1 образован КМОП ЛЭ (транзисторы VTI, VT2), второй
каскад D2 — биполярными р-п-р и п-р-п-транзисторами VT3, VT4. Логические
функции БиКМОП ЛЭ реализуются обычно в КМОП каскаде, а методы их схе-
мотехнической реализации подробно описаны в [1]. Поэтому ниже рассматри-
ваются принципы построения БиКМОП ЛЭ на примере инвертора. В этой схе-
ме P-МОП транзистор VT2 и р-п-р-транзистор VT4 обеспечивают заряд емкости
нагрузки, а N-МОП транзистор VT1 и п-р-п-транзистор VT3 — разряд емкости
нагрузки. Однако такая схема также не нашла широкого применения из-за боль-
шого различия в характеристиках (быстродействие, коэффициент усиления) р-п-р
и п-р-п-транзисторов и, вследствие этого, большого различия в задержках вклю-
чения tpHL и выключения tpLH БиКМОП ЛЭ. Кроме того, данная схема является
технологически сложной из-за наличия в схеме четырех типов транзисторов и
необходимости управления большим комплексом технологических параметров.
Более эффективна и получила практическое использование схема, использую-
щая один тип п-р-п-транзисторов (рис. 6.2а). Первый п-р-п-транзистор VT4
предназначен для заряда емкости нагрузки и формирования выходного напря-
жения высокого уровня U0H, второй п-р-п-транзистор VT3 предназначен для
разряда емкости нагрузки и формирования выходного напряжения низкого уров-
ня UOL.
Для разряда емкости базы С^3 п-р-п-транзистора VT3 при выключении ЛЭ в
схему введен элемент разряда Z1, для разряда емкости базы С^3 п-р-п-транзис-
тора VT4 при включении в схему ЛЭ введен элемент разряда Z2. В качестве эле-
ментов разряда Zl, Z2 могут использоваться резисторы Rl, R2 [5] (рис. 6.26) либо
их заменяющие постоянно включенные N-МОП или P-МОП транзисторы. Струк-
тура такой схемы получила обозначение R+R типа. В другом варианте, рис. 6.2а
[6], в качестве элементов разряда Zl, Z2 используются управляемые N-МОП тран-
зисторы VTI, VT3. Структура такой схемы получила название схемы N+N типа.
Кроме того, возможен смешанный вариант использования элементов разряда [7]:
резистор R и N-МОП транзистор VT1 (рис. 6.2г). Структура такой схемы получила
обозначение R+N типа. В БИС могут применяться упрощенные модернизации
данной схемы БиКМОП ЛЭ в зависимости от условий применения и требований
к длительностями фронтов сигналов.
a)
б)
Рис. 6.1. Схемы БиКМОП ЛЭ на основе КМОП схемы с парафазными выходами
на основе биполярных транзисторов n-p-п (а) и р-п-р типа (5)
В) г)
Рис. 6.2. Электрические схемы БиКМОП ЛЭ с использованием пары п-р-п транзи-
сторов
Рис. 6.3. Электрические схемы БиКМОП ЛЭ с одним повышающим (а) и понижа-
ющим (б) n-p-п транзистором
В первой из таких схем на рис. 6.3а [8] используется один n-p-п транзистор
VT4, ускоряющий заряд емкости и улучшающий длительность фронта выключения
XLH. Разряд емкости нагрузки обеспечивается при этом N-МОП транзистором VT3,
сохраняется аналогичным КМОП ЛЭ. Во второй схеме на рис. 6.3£ [9] п-р-п тран-
зистор VT3 использован для разряда емкости нагрузки Су и улучшает длитель-
ность фронта включения THL. Заряд емкости нагрузки при этом обеспечивается
P-МОП транзистором VT3 и сохраняется аналогичным КМОП ЛЭ. Из рассмот-
ренных типов схем в литературе наиболее подробно рассмотрена схема ЛЭ N+N
типа (рис. 6.2в) несмотря на то, что в БИС используются все три типа ЛЭ.
Разберем основные принципы функционирования схемы данного типа. При
низком уровне напряжения UIL < UlT на входе схемы N-МОП транзисторы VT1,
VT4 закрыты, N-МОП транзистор VT3 открыт и удерживает в закрытом состоя-
нии выходной п-р-п транзистор VT5. При этом открытый P-МОП транзистор VT2
удерживает в открытом состоянии выходной п-р-п транзистор VT6, который фор-
мирует на выходе высокий уровень напряжения:
и он ~UCC-U^. (6.2)
Выходная характеристика ЛЭ в этом состоянии показана кривой 1 на рис. 6.4.
При высоком уровне напряжения на входе схемы: UIH~ Ucc — <7гМОП-транзи-
сторы VT2, VT3 закрыты, вследствие чего выходной п-р-п транзистор VT6 закрыт.
Открытый N-МОП транзистор VT1 удерживает в базе выходного п-р-п транзис-
тора VT6 уровень, близкий к нулю, а открытый МОП-транзистор VT4 обеспечи-
вает открытое состояние выходного п-р-п транзистора VT5. При этом на выходе
ЛЭ установится низкий уровень напряжения:
U0L~U™5- (6.3)
Выходная характеристика ЛЭ в открытом состоянии показана кривой 2 на
рис. 6.4.
6.1. Базовые логические элементы
Рис. 6.4. Выходные характеристики БиКМОП ЛЭ N+N типа
Сравнивая уровни выходных напряжений U0H, U0L КМОП и БиКМОП ЛЭ,
можно сделать вывод, что БиКМОП ЛЭ имеет худшие значения выходных уров-
ней, вследствие чего помехозащищенность AIF Г схемы ниже. При этом
для исключения «сквозных» токов потребления Гсс в БиКМОП ЛЭ и обеспече-
ния закрытого состояния МОП-транзисторов в цепи ЛЭ необходимо обеспече-
ние следующих требований:
(6.4)
U?2>U™. (6.5)
Времена задержек выключения БиКМОП ЛЭ tpLff, tpHL можно оценочно опре-
делить по схеме на рис. 6.5. В схеме введены обозначения: СКБ — емкость перехода
коллектор-база п-p-n транзисторов; СБЭ — емкость перехода база-эммитер п-р-п
транзисторов; Скп— емкость изоляции (перехода коллектор-подложка) п-р-птран-
зисторов; СпИП — емкость исток-подложка N-МОП транзистора; — емкость
сток-подложка N-МОП транзистора; С^п — емкость сток-подложка P-МОП тран-
зистора. Время задержки выключения:
=u^Ckb +сбэ +С’п}11'с +и0Н(сКБ+c'n)+i' +
+U0H(cL +0^ +С"сп +^/^1^. (6-6)
Первая составляющая времени задержки tpLH представляет собой время, необ-
ходимое для возрастания потенциала в базе биполярного транзистора VT4 до уров-
ня 11БЭ. Вторая составляющая представляет собой время, в течение которого потен-
циал в базе п-p-n транзистора VT4 установится от уровня 11БЭ до уровня UB3 + U0H.
Третья составляющая представляет собой время, в течение которого на выходном
выводе установится уровень U0H. Время задержки включения
Глава 6. Схемотехника цифровых БИС на комплементарных МОП
и биполярных транзисторах
t БиКМОП = у (С С Си Xljn fj (С +Сп \+1п
pnL \ Л2> 1>ч7 СП // С UH \ М) СП / С
+ ион (с, + СКБ + С” + /?(си + С' ))//" (6.7)
Первая составляющая tpHL БиКМОП представляет собой время, необходимое
для установления потенциала в базе выходного n-p-п транзистора VT3 на уровне
иБЭ. Вторая составляющая представляет собой время включения выходного п-р-п
транзистора VT3, третья составляющая представляет собой время, в течение которого
напряжение на выходе ЛЭ снизится до уровня U0L. Суммируя времена задержек tpHL,
tpLHPJin определения средней задержки tp = Q,5(tpLH + tpHL), получим для КМОП ЛЭ:
-для КМОП ЛЭ:
кмоп кмоп +U С /цм.
р и ин Ы С '
(6.8)
— для БиКМОП ЛЭ:
tKuKMOH =tBuKMOn +UoHCJ^9ln^ (6,9)
и, представляя их в графической форме (рис. 6.6), можно сделать два основных
вывода:
1) зависимость времени задержки t от емкости нагрузки для БиКМОП ЛЭ:
dtBuKMonidCL = (6.10)
более пологая, чем для КМОП ЛЭ:
dtKM°n ldCL~U0Hll^\ (6.11)
вследствие чего при больших емкостях нагрузки CL БиКМОП ЛЭ обладает более
высоким быстродействием, чем КМОП;
Рис. 6.5. Упрощенная электрическая схема БиКМОП ЛЭ N+N типа для расчета
динамических характеристик
Рис. 6.6. Сравнительные зависимости быстродействия БиКМОП и КМОП ЛЭ от
емкости нагрузки
2) при небольших емкостях нагрузки CL быстродействие КМОП ЛЭ более вы-
сокое, чем БиКМОП ЛЭ.
Вследствие таких зависимостей для обеспечения максимального быстродей-
ствия БиКМОП цифровых БИС необходимо избирательное применение внутрен-
них ЛЭ. При небольших емкостях нагрузки СL более эффективно использование
КМОП ЛЭ, при больших емкостях CL — БиКМОП ЛЭ, схема которого приведена
на рис. 6.2в, также как и КМОП ЛЭ, практически не потребляет ток в статичес-
ком состоянии, что связано с противофазной работой транзисторов в ЛЭ.
Так, при низком уровне напряжения U1L на входе МОП-транзисторы VTI, VT4
и п-p-n транзистор VT5 закрыты, МОП-транзистор VT3 и п-р-п транзистор VT6
открыты и цепь протекания тока между выводами +UCC—О V отсутствует. Анало-
гично, при высоком уровне напряжения ££/яна входе ЛЭ МОП-транзисторы VT2,
VT3 закрыты, VTI, VT4 открыты, п-р-п транзистор VT5 открыт, VT6 закрыт и цепь
протекания тока между выводами +£7^,-0 V также отсутствует. В динамическом
режиме БиКМОП ЛЭ потребляет мощность:
PCCF~S CL -U2CC-F, (6.12)
где S — скважность импульсов, F— частота переключения.
Поскольку в рассмотренной схеме ЛЭ напряжение низкого уровня U0L повы-
шено на значение иуьтэ3 в сравнении с КМОП ЛЭ, а значение напряжения высо-
кого уровня понижено на значение U^4, такая схема получила название «ЛЭ с
ограниченным перепадом напряжений». Для обеспечения надежного совместно-
го функционирования КМОП и БиКМОП такого типа возможно построение це-
пей ЛЭ по схеме, приведенной на рис. 6.7 [10].
Так, БиКМОП ЛЭ подключаются непосредственно к выводам питания 4-Ц^, ® V
а КМОП ЛЭ — к промежуточным шинам +£7^, 0 V, подключенным к выводам пита-
ния +£7^, 0 V через элементы смещения — транзисторы VT1-1-VTN-1, VT1-2-VTN-2.
В этом случае обеспечиваются ограничение выходных перепадов напряжений и по-
рогов отпирания (запирания) КМОП ЛЭ и повышение надежности функциониро-
вания цепи. Улучшить выходные уровни U0L, U0H позволяют схемы ЛЭ с примене-
Глава 6. Схемотехника цифровых БИС на комплементарных МОП
и биполярных транзисторах
нием резисторов: R+R типа (рис. 6.26), R+N типа (рис. 6.2г). Схема R+N типа по-
зволяет снизить выходное напряжение низкого уровня до значения U0L ~ О В, а схе-
ма R+R типа позволяет получить выходные уровни U0L « /7СС; U0L « 0. Однако эти
типы схем отличаются характеристиками быстродействия t (рис. 6.8а) и мощнос-
тью потребления Рсс (рис. 6.86).
Рис. 6.7. Схема питания КМОП ЛЭ и БиКМОП ЛЭ с ограниченным перепадом
выходных напряжений
ности потребления (6) различных типов БиКМОП ЛЭ от емкости нагрузки
Возможно также улучшение выходных уровней БиКМОП ЛЭ путем парал-
лельного подключения к его выходу КМОП ЛЭ, функционирующего в одной фазе
с БиКМОП ЛЭ. Электрическая схема такого ЛЭ показана на рис. 6.9 [И] и отли-
чается наличием P-МОП транзистора VT6, повышающего выходное напряжение
высокого уровня до U0Hj\Q +UCC и N-МОП транзистора VT5, понижающего вы-
ходное напряжение низкого уровня U0L до значения, близкого к 0 V.
Рис. 6.9. Схема БиКМОП ЛЭ с улучшенными выходными уровнями напряжений
а)
Рис. 6.10. Схемы БиКМОП ЛЭ с улучшенным временем выключения
Схемотехнические методы повышения быстродействия БиКМОП в основном на-
правлены на ускорение заряда (разряда) емкостей компонентов ЛЭ и повышение вы-
ходных токов ЛЭ. Одна из схем БиКМОП повышенного быстродействия показана
на рис. 6.10л [12] и отличается наличием дополнительного N-МОП транзистора VT3.
При низком уровне входного напряжения UIL на стоке N-МОП транзистора VT1 по-
является высокий уровень напряжения, который открывает дополнительный тран-
зистор VT3. Тем самым создается дополнительная низкоомная цепь разряда входной
емкости n-p-п транзистора VT5, что улучшает длительность его выключения. При
переходе входного напряжения в высокий уровень транзистор VT3 закрывается и на
работу схемы не влияет. По аналогичной схеме может быть построена и цепь ускоре-
ния разряда входной емкости повышающего п-р-п транзистора VT6 (рис. 6.106).
Для ускорения заряда емкости понижающего уровень выходного п-p-n тран-
зистора VT5 используют дополнительный источник тока, функцию которого вы-
полняет N-МОП транзистор VT7, включенный по схеме, показанной на рис. 6.11 а
[13]. Этот транзистор включается при подаче входного напряжения высокого уров-
ня UIH, формирует дополнительный ток /, ускоряет заряд входной емкости п-р-п
транзистора VT5 и улучшает длительность его включения. Однако во включенном
состоянии эта схема имеет большой статический ток потребления 1СС, протекаю-
щий через включенный N-МОП транзистор VT7 и переход база-эмиттер выход-
ного транзистора VT5. Для устранения этого недостатка возможно другое под-
ключение N-МОП транзистора для ускорения включения п-р-п-транзистора VT5.
В этой схеме рис. 6. lid N-МОП транзистор VT3, ускоряющий процесс включе-
ния п-р-п-транзистора VT5, является частью входного КМОП инвертора и фор-
мирует дополнительный ток IG заряда только при его включении. В статическом
включенном состоянии P-МОП транзистор VT4 разрывает цепь протекания тока
6.1. Базовые логические элементы
и ток потребления незначителен. В другом варианте, приведенном на рис. 6. Не
[14], дополнительный источник ускоряющего тока образован N-МОП транзисто-
рами VTI, VT6 и функционирует при включении ЛЭ. При низком уровне входно-
го напряжения UIL на выходе ЛЭ устанавливается высокий уровень напряжений,
открывающий транзистор VT6. Так как на входе ЛЭ низкий уровень напряжения, то
транзистор VT1 закрыт и дополнительный ток отсутствует. При подаче высокого
уровня напряжения на вход транзистор VT1 открывает и при открытом транзисто-
ре VT6 в базе выходного п-р-п транзистора VT4 будет сформирован дополнитель-
ный ток IG, ускоряющий его включение. При понижении выходного напряжения
Uo N-МОП транзистор VT6 закрывается и при переходе ЛЭ в статическое состоя-
ние ток IG снижается до незначительного уровня, не влияющего на работу ЛЭ.
Из схемотехнических методов улучшения времени включения выходного по-
вышающего п-р-п транзистора VT8 (рис. 6.12) наиболее эффективным является
включение дополнительного п-р-п транзистора VT9 по схеме Дарлингтона [15].
При этом разряд входной емкости п-р-п транзистора VT8 обеспечивается допол-
нительным N-МОП транзистором VT3, в повышение выходного напряжения вы-
сокого уровня U0H до значения Ucc-U™ — дополнительным P-МОП транзисто-
ром VT4, управляемым со входа ЛЭ.
Рис. 6.12. Схема БиКМОП ЛЭ на основе схемы Дарлингтона
Эффективными методами повышения быстродействия и снижения динами-
ческого тока потребления БиКМОП ЛЭ является применение обратных связей,
управляющих процессами перезаряда емкостей выходных п-р-п транзисторов.
Одна из схем такого типа приведена на рис. 6.13а [16] и содержит цепь обратной
связи на ЛЭ DI, D2 N-МОП транзисторе VT3, которая управляет цепью базы вы-
ходного п-р-п транзистора VT6. При высоком уровне входного напряжения UIH
низкий уровень выходного напряжения U0L через ЛЭ DI, D2 выключает N-МОП
транзистор VT3 и отключает цепь обратной связи. Поэтому при подаче низкого
уровня напряжения UIL на вход ЛЭ N-МОП транзистор VT2 закрывается, на вы-
ходе ЛЭ устанавливается высокий уровень напряжения UOff9 который включает
цепь обратной связи. Так как включение N-МОП транзистора VT3 произойдет с
задержкой 2/^ по отношению к выключению N-МОП транзистора VT2, то цепь
обратной связи на процесс выключения практически не влияет. При подаче низ-
кого уровня напряжения UIL на вход ЛЭ включается N-МОП транзистор VT2, и при
включенном транзисторе VT3 образуется дополнительная низкоомная цепь разря-
да входной емкости п-р-п транзистора VT6. При понижении выходного уровня ЛЭ
DI, D2 отключают N-МОП транзистор VT3, вследствие чего дополнительная цепь
разряда отключается. Сравнительные зависимости времени задержки tp от емкости
нагрузки CL для КМОП ЛЭ, БиКМОП ЛЭ R+R типа и БиКМОП ЛЭ с обратной
связью (ОС) показаны на рис. 6.136. Аналогичная цепь обратной связи может быть
сформирована и для понижающего выходного п-р-п транзистора VT5. Электричес-
кая схема БиКМОП ЛЭ такого типа, описанная в [17, 19], приведена на рис. 6.1 Зв.
в)
Рис. 6.13. Схемы БиКМОП ЛЭ с обратными связями (а и в) и сравнительные ха-
рактеристики быстродействия БиКМОП ЛЭ (6)
6.2. Элементы памяти БиКМОП БИС
а)
б)
Рис. 6.14. Схема БиКМОП ЛЭ токовой логики (а) и его передаточная характери-
стика (б)
Одним из направлений БиКМОП ЛЭ является применение схемотехничес-
ких решений биполярной схемотехники, в которых недостатки биполярных тран-
зисторов устраняются заменой биполярных транзисторов на МОП-транзисторы.
Одним из типов таких схем является БиКМОП токовая ключевая логика, являю-
щаяся БиКМОП аналогом ЭСЛ ЛЭ [18]. Электрическая схема ЛЭ (рис. 6.14я) со-
держит N-МОП транзистор VT1, определяющий цепь, по которой протекает ток
генератора IG. Небольшие падения напряжения на резисторах Rl, R2 позволяют
подключать выходы ЛЭ ко входам ЭСЛ ЛЭ. Вход ЛЭ управляется непосредственно
перепадом напряжений КМОП ЛЭ, а опорное напряжение UR выбирается таким
образом, чтобы напряжение питания распределялось поровну между транзистора-
ми и источником тока G. Передаточная характеристика ЛЭ показана на рис. 6.146.
6.2. Элементы памяти БиКМОП БИС
В качестве элементов памяти в БиКМОП БИС используют известные конфигу-
рации КМОП триггеров, в которых сформированы выходы с применением би-
полярных транзисторов. Наиболее употребительные из вариантов формирова-
ния биполярного двухтактного выхода для бистабильной ячейки приведены на
рис. 6.15л, б.
Из особенностей БиКМОП ЭП необходимо отметить введение биполярных
п-р-п транзисторов в линии синхронизации и записи/чтения ЭП, что позволяет
повысить их быстродействие. В схеме на рис. 6.16 п-р-п транзисторы VT4, VT6
введены в цепь синхронизации ведомого R-S-триггера, что позволяет сократить
время перезаписи информации из ведущего R-S-триггера в ведомый [20]. В вари-
анте схемы ЭП для схем типа ОЗУ (рис. 6.17) биполярный транзистор VT6 введен
в линии чтения ЭП, что позволяет ускорить заряд (разряд) линии чтения и повы-
сить быстродействие схемы.
Рис. 6.15. Схемы БиКМОП ЭП с биполярными выходами
Рис. 6.16. БиКМОП ЭП с биполярными п-p-n транзисторами в цепи синхрони-
зации
6.3. Схемотехника входных элементов согласования БиКМОП БИС
60V
Рис. 6.17. Схема ЭП для блоков ОЗУ, РОН
6.3. Схемотехника входных элементов согласования
БиКМОП БИС
Наличие биполярных активных компонентов в БиКМОП БИС позволяет суще-
ственно расширить возможности КМОП схемотехники при создании входных ЭС
для согласования с любым из известных типов БИС. При этом на одном кристалле
БиКМОП БИС можно совместить любые из известных входных ЭС. Поэтому выде-
лить в качестве типового для БиКМОП БИС входной ЭС не представляется возмож-
ным и основным для БиКМОП БИС будет входной ЭС, введенный на кристалле в
зависимости от условий применения БИС (с ТТЛ уровнями, КМОП либо ЭСЛ).
6.3.1. Входные ЭС БиКМОП БИС с преобразованием уровней сигналов
Входные ЭС с преобразованием КМОП уровней сигналов
Поскольку входные пороги переключения UTIP UTL БиКМОП ЛЭ близки к порого-
вым напряжениям UTIP UTL КМОП БИС (при одинаковом напряжении питания +/7^),
то специальных схем ЭС в БиКМОП БИС не требуется. В качестве такого ЭС, вос-
принимающего КМОП уровни сигналов, можно использовать простой КМОП ин-
вертор на транзисторах VTI, VT2 (рис. 6.18). Иногда на входе ЭС в БиКМОП БИС
вводят дополнительный резистор R, подключенный к линии питания либо к об-
щей линии О V, фиксирующий потенциал на вход ЭС.
Входные ЭС с преобразованием ТТЛ уровней сигналов
Поскольку входные ЭС на биполярных транзисторах обладают высоким уровнем
статической мощности потребления, для БиКМОП БИС более эффективным явля-
ется применение ЭС-трансляторов ТТЛ уровней на основе КМОП элементной базы.
Глава 6. Схемотехника цифровых БИС на комплементарных МОП
и биполярных транзисторах
Вход
КМОП
60V
Рис. 6.18. Схема входного ЭС с КМОП порогом переключения
в)
Рис. 6.19. Схемы БиКМОП входных ЭС с ТТЛ порогом переключения (а и в) и вход-
ная характеристика (б)
6.3. Схемотехника входных элементов согласования
Однако недостатком схем такого типа является асимметрия в задержках переклю-
чения tpHL, tpLH, которую можно устранить применением ЭС, рис. 6.19я [21]. Схема
отличается наличием п-р-п-транзистора VT4, включенного по схеме с «общим эмит-
тером», который при включении ЭС увеличивает его выходной ток 10, уменьшает
длительность выключения tLff и снижает асимметрию в задержке. Устранить также
асимметрию в задержках переключения t tpHL позволяет электрическая схема ЭС,
приведенная на рис. 6.196' [22], где смещение порога переключения UT БиКМОП
инвертора достигается введением элемента смещения (транзистора VT1).
Порог переключения схемы UT ~ и™оп -U™. Входная характеристика имеет
вид, показанный на рис. 6.19в, кривой 1, и отличается от типовой характеристики
ТТЛ ИС (кривая 2). Закрытое состояние P-МОП VT4 транзистора обеспечивает-
ся резистором R1 (рис. 6.196).
Входные ЭС с преобразованием ЭСЛ уровней сигналов
Входные ЭС с преобразованием ЭСЛ уровней отрицательной полярности в КМОП
уровни положительной полярности. Пример простейшей схемы ЭС данного типа
показан на рис. 6.20я и содержит входной биполярный ключ, схему смещения
уровней (резистор) и выходной КМОП инвертор на МОП-транзисторах. Необхо-
димый порог переключения ЭСЛ ключа задается эталонным уровнем — UR9 а вы-
ходные КМОП уровни Uoip U0L формируются выходным инвертором. При высо-
ком уровне напряжения на входе U^1 > |-1/л| п-р-п транзистор VT2 закрыт и на
входе выходного инвертора через резистор R устанавливается высокий уровень
напряжения — Ucc. На выходе ЭС установится выходное напряжение низкого уровня
U™on о В. При низком уровне напряжения на входе ЭС U^J1 > |- UR\ n-p-п транзи-
стор VT2 открывается и через резистор R протекает ток генератора IG, смещающий
уровень напряжения на входе инвертора. При выполнении условия Ucc - IGR < Uy-n
выходной КМОП инвертор перейдет в закрытое состояние и на выходе ЭС уста-
новится выходное напряжение высокого уровня U™on ~ +UCC.
Однако схемы подобного типа редко используются в цифровых БИС из-за не-
обходимости двух источников питания: положительного и отрицательного —UEE.
Схема на рис. 6.206 [23] иллюстрирует ЭС такого типа, для которого необходим
только один источник питания: положительный +UCC. Схема содержит выходной
КМОП инвертор на МОП транзисторах VT6, VT7, схему сдвига уровней на тран-
зисторах VT1-VT5 и источник опорного напряжения UR ~ +0,4 В на резисторах
R3, R5, R6 и диоде VD.
При высоком уровне напряжения на входе ЭС UIH > —0,75 В напряжение
UVBTX - 2UБэ-^ЭIH\ + UR ~0,35В. В базе n-p-п транзистора VT1 удерживает его в за-
крытом состоянии, вследствие чего на входе выходного инвертора устанавливается
высокий уровень напряжения U^4 ~ исс-Щ. На выходе ЭС будет сформирован
низкий уровень напряжения U™on ^0В. При подаче низкого уровня напряже-
ния UJL < —1,5 В на вход ЭС транзистор VT1 откроется и через него будет проте-
кать ток:
ик = 1иБЭ + UR. \U,L\/Rl =0,4 B/Rl.
(6.13)
Этот ток, создавая на транзисторе VT4 и резисторе R4 падение напряжения,
сместит входное напряжение на КМОП инверторе ниже уровня U™, и на выходе
ЭС будет сформирован высокий уровень напряжения U™on ~ +UCC.
Схема ЭС, приведенная на рис. 6.20в, представляет собой усовершенствован-
ную модификацию ЭС с одним напряжением питания +t7cc. Принципы функци-
онирования данной схемы аналогичны схеме рис. 6.206.
а)
б)
в)
Рис. 6.20. Схемы БиКМОП входного ЭС, воспринимающего ЭСЛ уровни отрица-
тельной полярности (а) и воспринимающего ЭСЛ уровни отрицатель-
ной полярности с одним источником питания +UCC (б, в)
6.3. Схемотехника входных элементов согласования БиКМОП БИС
Рис. 6.21. Схема БиКМОП входного ЭС типа ЭСЛ-КМОП с входными (выходны-
ми) уровнями одинаковой полярности
Общий недостаток ЭС данного типа — большое время преобразования уров-
ней, связанное со значительным перепадом напряжений и их сдвигом из отрица-
тельной области напряжений в положительную.
Входные ЭС с преобразованием ЭСЛ уровней одинаковой с КМОП полярности.
Для данного типа ЭС входные (выходные) уровни находятся в одной области по-
лярности, в большинстве случаев — в ЭСЛ, отрицательной О V-UEE. При этом
основу ЭС образует биполярный ЭСЛ ключ (рис. 6.21) на п-p-n транзисторах VT1,
VT2, схема сдвига уровней (резистор R, п-р-п транзистор VT3, диод VD2) и вы-
ходной формирователь (МОП транзисторы VT4, VT5, диод VD3).
При низком уровне напряжения на входе и^л <UR п-р-п транзистор VT2 от-
крыт и ток генератора IG создает на резисторе падение напряжение, смещающее
напряжение на входе выходного формирователя. При уровне:
их-IeR-U™-U™ <и^+и^ (6.14)
выходной формирователь закрыт и на выходе будет сформирован высокий уро-
вень напряжения U™on « 0.
При подаче высокого уровня напряжения UIH > |—UR\ п-р-п транзистор VT2
перейдет в закрытое состояние и на входе выходного формирователя генератор
G2 установит высокий уровень напряжения:
U,~UCC-U™-U™>U?, (6.15)
где U*T — порог переключения выходного КМОП формирователя.
При выполнении этого условия на выходе ЭС установится низкий уровень
напряжения U™on. Недостатком схемы является повышенный уровень выходно-
го напряжения низкого уровня U0L ~U™P\ Необходимость введения диода VD3
связана с исключением режима насыщения биполярных транзисторов VTI, VT2
ЭСЛ ключа. Кроме того, из-за пониженного уровня напряжения на входе выход-
ного формирователя во включенном состоянии формирователь имеет повышен-
ный ток потребления. Эти недостатки устраняются в схеме ЭС, приведенной на
рис. 6.22а [25], где схема сдвига уровней выполнена на МОП транзисторах VT3-VT5.
a)
в)
Рис. 6.22. Схемы входных ЭС, воспринимающих ЭСЛ уровни с одним источником
питания
Функцию нагрузки ЭСЛ ключа выполняет P-МОП транзистор VT3, включенный
с транзистором сдвига VT4 по схеме «токовое зеркало». К стоку транзистора VT4
подключен источник тока на N-МОП транзисторе VT5. При высоком уровне на-
пряжения на входе ЭС UIH > |—UR\ транзистор VT2 закрыт и ток стока транзистора
VT4 незначителен. Поэтому на входе выходного КМОП формирователя (МОП-
транзисторы VT6, VT7) установится низкий уровень напряжения СТ0^. При
17* < U^6 на выходе ЭС будет сформирован высокий уровень напряжения.
При низком уровне напряжения UIL > |—UR\ транзистор VT2 открыт, в цепи
стока МОП-транзистора VT4 появится ток, который создает падение напряже-
ния на транзисторе VT5. При напряжении на транзисторе VT5, попадающем на
вход выходного формирователя Ufff > Ucc-U^\ на выходе ЭС будет сформиро-
ван низкий уровень напряжения U0L ~ 0. Для повышения стабильности в условиях
изменений напряжения питания Ucc, температуры ТА возможно применение бо-
лее сложных модификаций рассмотренной схемы, например, схема на рис. 6.226.
В схеме ЭС, приведенной на рис. 6.22# [26], на входе используется дифференци-
альный усилитель на транзисторах VT5, VT6 с нагрузкой, смещающей выходные
6.3. Схемотехника входных элементов согласования БиКМОП БИС
уровни в цепи их эмиттеров. При низком уровне напряжения на входе UIL > |—UR\
транзистор VT5 закрыт и п-р-п транзистор VT6 устанавливает на входе выходного
КМОП формирователя (транзисторы VT7, VT8) уровень UfH « -UR - U™. При ус-
ловии, что это напряжение выше порога переключения формирователя Ur на вы-
ходе ЭС установится низкий уровень напряжения U0L КМОП. Высокий уровень
напряжения на входе ЭС ~ -UR открывает п-р-п транзистор VT5, открываю-
щий МОП-транзистор VT2. При этом напряжение на входе выходного формиро-
вателя падает и при уровне ниже U^7 на выходе ЭС будет сформирован высокий
уровень напряжения U0H.
6.3.2. Входные ЭС БиКМОП БИС
с повышенной нагрузочной способностью
Входной ЭС с повышенной нагрузочной способностью в БиКМОП БИС можно
сформировать последовательным подключением к входному ЭС с требуемым ти-
пом входных уровней выходного буферного каскада на основе биполярных п-р-п
транзисторов. На рис. 6.23 приведена схема входного ЭС с повышенной нагру-
зочной способностью и КМОП входными уровнями.
6.3.3. Входные ЭС БиКМОП БИС с парафазными выходами
В БиКМОП БИС, также как и в других типах, одним из способов расширения фун-
кциональных возможностей является формирование парафазных выходных сиг-
налов. Схемотехнические приемы построения таких БиКМОП схем отличаются
использованием в качестве выходных схем с биполярными п-р-п транзисторами.
В качестве входных может быть использована любая из схем с требуемыми входны-
ми уровнями (КМОП, ТТЛ, ЭСЛ). Примеры БиКМОП схем с парафазными выхо-
дами и КМОП входным порогом переключения показаны на рис. 6.24я, б [27, 28].
Рис. 6.23. Схема БиКМОП входного ЭС с повышенной нагрузочной способностью
Рис. 6.24. Схемы БиКМОП входных ЭС с парафазными выходами
6.3.3. Входные ЭС БиКМОП БИС повышенной помехозащищенности
Входные ЭС БиКМОП БИС повышенной помехозащищенности могут быть по-
строены как с применением схем биполярного типа, так и КМОП типа. Однако
наиболее эффективным средством повышения помехозащищенности БиКМОП
БИС является использование триггеров Шмитта, обладающих «гистерезисной»
характеристикой, на основе КМОП схемотехники. Для повышения быстродей-
ствия на выходе триггера Шмитта может быть установлен выходной каскад с би-
полярными п-p-n транзисторами. Из других вариантов схем триггеров Шмитта
практически интересна электрическая схема, приведенная на рис. 6.25 [29].
Схема построена на КМОП ЛЭ Din содержит входной п-р-п транзистор VT1
и P-МОП транзистор обратной связи VT2. При низком уровне напряжения на вхо-
де UIL < U™ ЛЭ D1 закрыт и на его выходе высокий уровень напряжения Р-МОП
транзистор VT2. Поэтому при повышении напряжения переключения ЭС про-
изойдет на уровне UTH +U™.
После переключения ЛЭ D1 низкий уровень напряжения на его входе вклю-
чит P-МОП транзистор VT2, который за счет падения напряжения на резисторе R
закроет входной п-р-п транзистор VT1. Вследствие этого обратное переключение
ЭС произойдет при уровне напряжения UTL
Ширина петли «гистерезиса»:
(6.16)
не зависит от напряжения питания ЭС.
6.3.4. Входные ЭС БиКМОП БИС с памятью
Основным методом построения таких ЭС является последовательное каскадное
соединение простейших входных ЭС на основе БиКМОП, рассмотренных в на-
стоящей главе, с КМОП элементами памяти. При необходимости на выходе эле-
ментов памяти могут быть сформированы выходы на основе биполярных транзи-
сторов.
6.3.5. Схемотехника цепей защиты входных ЭС БиКМОП БИС
Защита входных БиКМОП ЭС от статического электричества
БиКМОП БИС отличаются многообразием входных ЭС, совмещаемых на одном
кристалле, как биполярных, так и КМОП. Как было известно, биполярные (в ча-
стности, ТТЛШ) входные ЭС имеют достаточно высокую устойчивость к воздей-
ствию статэлектричества и для их защиты в БиКМОП БИС можно использовать
простейшие средства защиты, типа «антизвонных диодов». Входные ЭС КМОП
типа в БиКМОП БИС, вследствие их повышенной чувствительности к статэлек-
тричеству, должны снабжаться схемами защиты. Однако наличие биполярных ком-
понентов в БиКМОП БИС, вследствие их более высокого быстродействия, не-
больших размеров и способностью надежно рассеивать большие уровни мощности,
позволяет создавать более эффективные средства защиты от статэлектричества.
Схема на рис. 6.26а содержит два n-p-п транзистора VTI, VT2 в запертом состо-
янии.
Транзистор VT1 обеспечивает защиту при разряде относительно вывода пита-
ния +i7cc, транзистор VT2 — относительно общего вывода О V. Для ограничения
разрядных токов в схему введены резисторы Rl, R2.
Рис. 6.26. Схемы защиты БиКМОП входных ЭС от статэлектричества
Схема, приведенная на рис. 6.265, построена по принципу тиристора и содер-
жит пару транзисторов VTI, VT2 р-п-р и п-р-п проводимости. Для ограничения
токов разряда в схему введены резисторы R1-R4. При электростатическом разря-
де и выходе п-р-п транзистора в режим лавинного пробоя открываются р-п-р тран-
зистор VT1 и п-р-п транзистор VT1, через который электростатический разряд
отводится в общий вывод О V. Дополнительно в схему могут быть введены другие
компоненты защиты, например N-МОП транзистор VT3.
Защита входных ЭС от воздействия отрицательных входных уровней
БиКМОП БИС, также как и биполярные, чувствительны к воздействию отрица-
тельных входных уровней, что может приводить к их отказам. Поэтому в случае
вероятности появления такой ситуации входные ЭС БиКМОП БИС должны снаб-
жаться специальными средствами защиты. В случае БиКМОП входных ЭС бипо-
лярного типа в качестве схемы защиты могут быть использованы схемы защиты
ТТЛШ БИС.
6.4. Схемотехника выходных элементов
согласования БиКМОП БИС
6.4.1. Выходные ЭС БиКМОП БИС с формированием
КМОП выходных уровней
При необходимости формирования на выходах БиКМОП БИС КМОП уровней
сигналов в качестве выходного ЭС можно использовать схему простейшего КМОП
выходного ЭС. Однако при необходимости высокого быстродействия и нагрузоч-
ной способности такая схема не обеспечивает хороших характеристик и требует
применения на выходе биполярных транзисторов. Прямое использование схемы
БиКМОП ЛЭ в качестве выходного ЭС, например, неэффективно из-за ухудшен-
ных выходных уровней U^H ~ Ucc + иБЭ.
6.4. Схемотехника выходных элементов согласования БиКМОП БИС
Рис. 6.27. Схема БиКМОП выходного ЭС с КМОП выходными уровнями
Поэтому схемы ЭС с выходом на п-p-n транзисторах дополняют МОП-ком-
понентами, повышающими выходные уровни до значений уровней КМОП. Схе-
ма рис. 6.27 отличается двумя МОП-транзисторами: P-МОП транзистора VT4 и
N-МОП транзистора VT5, подключенными к выходу ЭС параллельно выходным
п-р-п транзисторам VT10, VT9. Компоненты VT1-VT3, VT6 обеспечивают необ-
ходимые фазы включения (выключения) МОП-транзисторов VT4, VT5, одинако-
вые с п-р-п транзисторами VT10, VT9 соответственно. Выходные уровни у такого
ЭС аналогичны КМОП ЭС: U* ~ Ucc,
6.4,2. Выходные ЭС БиКМОП БИС с формированием
ТТЛ выходных уровней
БиКМОП выходные ЭС с КМОП уровнями допускают управление входами БИС,
имеющими с ТТЛ пороги переключения. Однако в этом случае выходные уровни
U^H,U^ асимметричны по отношению к порогу переключения U™ = 1,5В ТТЛ
БИС, что приводит к потере быстродействия ЭС. Простейшая схема выходного
ЭС с ТТЛ выходными уровнями показана на рис. 6.28 и содержит один п-р-п тран-
зистор VT5. Выходные уровни такого ЭС:
Um~Ucc-UYs «4,2В; « 0. (6.17)
В статических состояниях при емкостной нагрузке такая схема не потребляет
мощности Рсс, однако ее недостатком является использование в качестве выходного
транзистора VT6 N-МОП транзистора, что понижает быстродействие ЭС. Исполь-
зование в качестве выходного п-р-п транзистора VT6 связано с двумя проблемами:
а) необходимость исключения насыщенного режима работы транзистора для
получения высокого быстродействия;
б) в статическом открытом состоянии из-за необходимости задания тока в базу
выходного транзистора такой ЭС будет потреблять ток, значение которого
должно быть минимизировано.
Рис. 6.28. Схема БиКМОП выходного ЭС с ТТЛ уровнями и N-МОП транзисто-
ром на выходе
Первая проблема решается применением различного рода ограничивающих
компонентов и цепей. В схеме на рис. 6.29а ограничение насыщения выходного
транзистора VT5 обеспечивается включенным параллельно его переходу кол-
лектор-база транзистором VT6. При включении п-p-n транзистора VT5 падает и
открывает его. Вследствие этого напряжение на переходе коллектор-база п-р-п
транзистора VT5 ограничивается на уровне U^ac ~ + 0,2 В, что устраняет прямое
смещение перехода.
В схеме на рис. 6.295 [30] прямое смещение коллекторного перехода выходно-
го транзистора VT4 устраняется дополнительным элементом смещения на тран-
зисторе VT2, резисторах R2, R3, включенных между коллектором выходного тран-
зистора VT4 и базой входного транзистора VT1. При включении выходного п-р-п
транзистора VT4 понижение напряжения на его коллекторе вызывает перехват
тока базы входного транзистора VT1 и тока базы выходного транзистора до тех
пор, пока не будет стабилизировано напряжение на коллекторе выходного тран-
зистора VT4 на уровне:
« U™ +и™-исм « 0,3 4-0,4 В, (6.18)
где UCM — напряжение, падающее на элементе смещения.
При этом напряжение в переходе коллектор-база U™ ~ 0,35 4-0,45 В, что уст-
раняет его прямое смещение и насыщенный режим работы выходного п-р-п тран-
зистора VT4. Номиналы резисторов Rl, R2 можно рассчитать по формуле:
R2/R1~UCM/UB3-1, (6.19)
meUCM~2UB3-UK3~l,2B.
Схема на рис. 6.29# [31] представляет собой более сложную технологическую
модификацию ЭС БиКМОП БИС с использованием п-р-п транзисторов с диода-
ми Шотки, в которых режим насыщения устранен конструктивно шунтировани-
ем переходов коллектор-база п-р-п транзисторов диодами Шоттки с прямым на-
пряжением U™ «0,5 4-0,6 В.
6.4. Схемотехника выходных элементов согласования
а)
Рис. 6.29. Схемы БиКМОП выходных ЭС с ТТЛ уровнями
Вторая проблема может быть решена путем формирования в ЭС обратных свя-
зей, задающих ток потребления ICCL ЭС во включенном состоянии в зависимости
от тока нагрузки I0L.
Пример схемы ЭС такого типа показан на рис. 6.30а и отличается n-p-п тран-
зистором VT2, включенным по схеме с общим эмиттером. С выхода ЭС через эле-
менты смещения на п-р-п транзисторе VT1, резисторах Rl, R2 и диоде VD1 сфор-
мирована цепь обратной связи в базу п-р-п транзистора VT2, управляющая его
током базы. Ток потребления во включенном состоянии
Iccl +/3VT2-I^\ (6.20)
где — ток, протекающий через цепь обратной связи и зависящий от тока на-
грузки /Г=(70С+^£)/(^2-/?т).
Сумма токов I™1 +1^ является постоянной величиной, зависящей от пара-
метров компонентов ЭС:
/Г + 1Ж = 4 = {исс-U™-и™2(6.21)
где Aom — выходное сопротивление открытого транзистора VT1. Полагая I = О,
kcL.in ~ k (₽ис- 6-30d)’ получим:
/Г = Uo -/Г +/0£)/И2 -^3)= (Л + /О£)/И2^3); (6.22)
Iccl = Л + (Л + » Л> + IoJPm• (6-23)
Вход
КМОП
б)
Рис. 6.30. Схема БиКМОП выходного ЭС с управлением током потребления 1СС (а)
и характеристика управления током 1СС (6)
При повышении выходного тока до максимального значения, при котором
ток обратной связи 1^ = 0, запишем I0Lmax ~ 70 • РУГ2 • ДИ7?- При превышении этого
тока выходной транзистор VT3 переходит в активный режим и напряжение на его
выходе повышается, что является нарушением работы ЭС, а ток потребления ЭС
не изменяется. Тогда максимальный ток потребления I0Lmax ~ /0 • ftV12 (рис. 6.306).
Таким образом, в схеме ЭС осуществляется управление током потребления ICCL.
В БиКМОП БИС находят применение все известные типы выходов. Схема
ЭС с выходом типа «три состояния» показана на рис. 6.31а, ЭС с выходом типа
«открытый коллектор» — на рис. 6.30а.
6.4.3, Выходные ЭС БиКМОП БИС с формированием
ЭСЛ выходных уровней
Наличие биполярных компонентов в БиКМОП БИС позволяет использовать пре-
имущества КМОП (БиКМОП ЛЭ) при их совместном применении с сверхбыст-
родействующими ЭСЛ БИС. Это связано с тем, что биполярные п-p-n транзисто-
ры вследствие их высоких коэффициентов усиления, выходной проводимости и
быстродействия позволяют сформировать на кристалле БиКМОП БИС быстро-
действующие, выходные ЭС — формирователи ЭСЛ уровней сигналов без суще-
ственной потери в быстродействии.
6.4. Схемотехника выходных элементов согласования
Рис. 6.31. Схема БиКМОП выходного ЭС типа «три состояния»
Выходные ЭС, преобразующие БиКМОП уровни положительной
полярности в ЭСЛуровни отрицательной полярности
Простейшая схема такого ЭС показана на рис. 6.32л [32] и содержит выходной ЭСЛ
ключ на n-p-п транзисторах VT5-VT7 и схему сдвига уровня на КМОП-транзисто-
рах VT1-VT4. На один из входов схемы подано опорное напряжение UR ~ 2,5 В. При
низком уровне напряжения на входе ЭС БиКМОП и^КМ0П < 2,5 В МОП-транзис-
тор VT1 закрыт, МОП-транзистор VT2 — открыт. При этом схема источника тока
на транзисторах VT3, VT4 закрыта и ток генератора тока G, создавая падение
напряжения на выходном сопротивлении МОП-транзистора VT2, смещает базу
п-р-п транзистора VT5 и открывает его. На выходе ЭС будет сформировано вы-
ходное напряжение низкого уровня ЭСЛ и^л ~ -U^1 - IGR- При подаче входного
напряжения высокого уровня uf“KMon >2,5 В МОП-транзистор VT1 открывается и
включает источник тока на транзисторах VT3, VT4. МОП-транзистор VT4 перехва-
тывает ток, создаваемый МОП-транзистором VT2, вследствие чего напряжение на
его стоке падает и п-р-п транзистор VT5 токового ключа закрывается. На выходе
ЭС будет сформировано напряжение высокого уровня ~ J/J77.
Недостатком схемы данного типа является необходимость в двух источниках
питания +1^,, —Uee и пониженное быстродействие, что связано с большим пере-
падом напряжений в базах п-р-п транзисторов. Поэтому в БИС широко приме-
няют ЭС, имеющие одно напряжение питания +UCC. Схема такого типа показана
на рис. 6.32^. Смещение КМОП положительных уровней в отрицательную область
достигается схемой сдвига уровней на п-р-п транзисторах VTI, VT2, резисторах
R1-R3, а формирование ЭСЛ выходных уровней обеспечивает выходной п-р-п
транзистор VT3.
Выходные ЭС, преобразующие БиКМОП уровни сигналов в ЭСЛ уровни
сигналов одинаковой полярности
Схемы ЭС данного типа являются более быстродействующими из-за снижения
перепада напряжений уровней при их преобразовании. Схема ЭС на рис. 6.32в
содержит выходной n-p-п транзистор VT2, формирующий ЭСЛ уровни, и управ-
ляющую схему на основе N-МОП транзистора VT1. При низком уровне выходно-
го напряжения UIL < U™ МОП-транзистор VT1 закрыт и выходной п-р-п транзи-
стор VT2 сформирует на выходе высокий уровень напряжения U^1 « -U^2.
При отпирании МОП-транзистора VT1 входным напряжением UIH > U™ через
резистор R1 начнет протекать ток, создающий на нем падение напряжения. Макси-
мальное значение этого напряжения ограничивается диодом VD, вследствие чего на
выходе будет сформирован низкий уровень напряжения и^л « U^1 - U™ = 1,5 В.
Для повышения стабильности выходных уровней и быстродействия при из-
менениях напряжения питания — UEE и температуры используют более сложные
схемы на основе токового ключа (рис. 6.32г, д).
Рис. 6.32. Схемы выходных ЭС с формированием ЭСЛ уровней противополож-
ной (а, б) и одинаковой (в, г, д) со входным уровнем полярности
6.5. СБИС однокристального процессора телевизионных сигналов
6.4.4. Выходные ЭС БиКМОП БИС с памятью
Формирование ЭС такого типа осуществляется в основном подключением к вы-
ходам ЭП типа КМОП выходных ЭС БиКМОП.
6.4.5. Схемотехника цепей защиты выходных ЭС БиКМОП БИС
Поскольку БиКМОП элементная база используется в основном в сверхбыстродей-
ствующих БИС, то для них характерны повышенный уровень помех и наличие па-
разитных эффектов как КМОП, так и биполярных БИС, поэтому для их устране-
ния и ослабления целесообразно использовать методы и схемы, рассмотренные
для КМОП БИС.
6.5. СБИС однокристального процессора
телевизионных сигналов
СБИС видеопроцессора ILA 9381 представляет собой сложную аналого-цифровую
электронную систему, выполняющую все малосигнальные функции цветного теле-
визионного приемника. Сложность создания таких СБИС связана с тем, что она
содержит как аналоговые, так и цифровые блоки, и реализация ее в одном схемо-
техническом базисе в биполярном или КМОП малоэффективна. Так, применение
только биполярного схематического базиса обеспечит точностные характеристи-
ки, требуемые телевизионными стандартами, однако не позволит реализовать СБИС
в одном кристалле из-за значительной (8—10 Вт) потребляемой мощности. Приме-
нение КМОП базиса, наоборот, обеспечит требуемые мощностные характеристики
и реализацию на одном кристалле, однако не позволит реализовывать необходи-
мые точностные характеристики. Поэтому при создании СБИС видеопроцессора
ILA9381 использован БиКМОП схемотехнический базис. СБИС состоит из анало-
говой и цифровой частей и реализована на одном кристалле. Соотношение площа-
дей, занимаемых аналоговыми и цифровыми блоками, составляет приблизительно
2:1. Основные характеристики СБИС видеопроцессора приведены ниже.
Цифровая часть видеопроцессора ILA 9381 (рис. 6.33) обеспечивает:
• связь с внешним микроконтроллером через последовательный 12С интерфейс;
• управление аналоговыми блоками;
• настройку (калибровку) внутренних цепей обработки сигнала, используя
свойство стабильности и прецизионности частоты кварцевого генератора.
Синхронизацию схемы и ее инициализацию обеспечивает формирователь
сброса, тактирующих импульсов и сигналов. Первичный сигнал сброса приходит
из аналоговой части и формируется тогда, когда питающее напряжение 3,3 В ста-
новится ниже 2,6 В. Сигналы синхронизации формируются из внешней кварцо-
ванной частоты 24 МГц, причем в момент сброса на тактовые входы всех тригге-
ров приходит одинаковая частота f/4 = 6 МГц.
12С интерфейс реализует связь ИМС с внешним микроконтроллером посред-
ством трехпроводной последовательной шины (модифицированный 12С интер-
фейс). Биты состояния аналоговой и цифровой частей собираются в выходных
регистрах (адреса 0-5).
Рис. 6.33. Цифровая часть видеопроцессора ILA 9381
6.5. СБИС однокристального процессора телевизионных сигналов
Входные управляющие биты хранятся во входных регистрах (адреса 0-29Н),
причем адресное пространство разделено между регистрами состояний и регист-
рами регулировок. Регистры состояний управляют режимами работы, коммута-
цией, цифровыми настройками. Регистры регулировок связаны с массивом 6 бит
ЦАПов и формируют аналоговые сигналы управления (например, яркость, кон-
трастность, громкость и т.д.).
Блок управления схемой строчной синхронизации
• переключает постоянную времени детектора строчной синхронизации;
• переключает порог выделения синхронизирующих импульсов из входного
видеосигнала;
• регулирует ширину гашения изображения по горизонтали;
• переключает чувствительность детектора совпадения;
• определяет вход, к которому подключается схема идентификации.
Формирование стробирующих и тактирующих импульсов, кратных строчной
частоте, осуществляется делением частоты 25 МГц внутреннего перестраиваемо-
го генератора. Стробирующие импульсы определяют временные участки цвето-
вой синхронизации, строчных импульсов, импульса запуска строчной развертки
и остальных отсчетов по горизонтали. Коэффициент деления равен 1600 и реали-
зуется на триггерах.
Импульсы двойной строчной частоты делятся в блоке делителя-формирова-
теля кадровой частоты. Деление осуществляется на базе ПЗУ и управляющей ло-
гики. Кадровый делитель имеет два режима работы (коэффициента деления):
1) режим поиска (большого окна) включается тогда, когда отсутствует строч-
ная синхронизация или принимается нестандартный ТВ сигнал. Срабаты-
вание делителя осуществляется от 45 до 64,5 Гц;
2) стандартный режим (узкого окна) включается при приеме стандартного
сигнала 50/60 Гц (525/625 строк).
Переход из широкого окна в узкое происходит, когда входной кадровый синх-
роимпульс находится в узком окне 16 кадров. Обратный переход осуществляется,
когда кадровый синхроимпульс не попадает в узкое окно более 4 кадров подряд.
Схема деления, таким образом, фильтрует входные кадровые синхроимпуль-
сы, обеспечивая значительную устойчивость как к шумам, так и к перемежаю-
щимся импульсным помехам.
Блок управления схемой кадровой геометрии обеспечивает:
• включение/выключение полустрочного сдвига;
• сервисное гашение для настройки линейности по вертикали;
• принудительное переключение режимов кадрового делителя;
• определение системы 50 или 60 Гц по умолчанию.
Кроме того, данный блок формирует импульсы опроса катодов кинескопа: пос-
ледовательность 3-х импульсов длительностью 1-й строки в начале каждого кадра.
Блок управления схемой фильтров и ключей обеспечивает:
• включение схемы ограничения сигнала цветности;
• переключение центральной частоты полосового фильтра цветности;
• коммутацию различных источников видеосигнала;
• переключение задержки сигнала яркости;
• переключение диапазонов регулировки четкости;
• настройку схемы шумопонижения.
Блок управления схемой обработки RGB сигналов:
• коммутирует систему АББ;
• переключает коэффициенты матрицирования;
• управляет гашением экрана.
Блок управления схемой декодера:
• принудительно переключает системы декодера;
• осуществляет автоматический поиск системы цветности;
• включает линию задержки цветоразностных сигналов на строку.
В отличие от предыдущих версий видеопроцессоров, значительная часть де-
кодирования сигнала цветности реализована в цифровой части.
Блок формирования несущих синусоидальных сигналов на базе частоты
24 МГц реализует два 8-битовых цифровых потока синусоидальных сигналов с
фазой 0° и 90° с переключаемой частотой 3,58/4,43 МГц. Далее эти потоки пода-
ются на ЦАП. Формируемые таким образом сигналы несущей участвуют в демо-
дуляции сигнала цветности. Несущая 90° перемножается на входной сигнал в мо-
мент цветовой синхронизации и образует напряжение ошибки (рассогласование
частоты сигнала цифрового генератора и входного сигнала цветности). Ошибка
далее преобразуется из аналогового вида в цифровой с помощью сигма-дельта
модулятора. Цифровой последовательный поток фильтруется, прореживается и
преобразуется в параллельный 6 бит код. Цифровой сигнал ошибки управляет
фазой и частотой сигнала цифрового генератора, обеспечивая при приеме вход-
ного сигнала девиацию частоты ±600 Гц на 3,58/4,43 МГц.
Блок управления схемой обработки ПЧ изображения осуществляет:
• включение/выключение схемы АЛЧГ,
• переключение диапазона срабатывания битов АПЧГ,
• переключение постоянной времени АРУ,
• переключение диапазонов генератора блока ПЧ изображения,
• переключение полярности демодулятора.
Частота генератора 32—58 МГц, деленная на 4, подается на измеритель частоты,
где сравнивается с эталонной частотой 24 МГц. Далее вычисляется разность час-
тоты генератора с требуемой в зависимости от выбранного диапазона. Цифровой
код разности подается на 8 бит ЦАП, где преобразуется в ток, управляющий гене-
ратором. Этап калибровки частоты осуществляется во время кадрового гасящего
импульса и только при включении схемы или потере строчной синхронизации.
Цифровая схема также определяет состояние битов АПЧГ. Бит AFA переключает-
ся, когда частота гетеродина ниже или выше стандартной. Бит AFB определяет,
находится ли частота внутри определенной полосы.
Блок управления схемой обработки ПЧ звука
• коммутирует различные источники звукового сигнала,
• включает/выключает схему ограничения громкости,
• переключает диапазоны демодулятора звука,
• отключает звуковой сигнал в режиме «Mute».
Литература к главе 6
Как и в схеме обработки ПЧ изображения, при детектировании звука тоже ис-
пользуется цифровая настройка центральной частоты узкополосного ФАПЧ демо-
дулятора. Однако в данном случае используется накачка конденсатора демодулято-
ра звука. Напряжение на конденсаторе определяет частоту аналогового генератора,
которая постоянно контролируется измерителем частоты. В том случае, если час-
тота генератора превышает верхнюю границу диапазона, то формирователь импуль-
сов заряд/разряда интегратора посылает на конденсатор разряжающие импульсы
(с частотой 10 кГц), которые понижают управляющее напряжение и в свою очередь
уменьшают частоту генератора. В случае, когда частота генератора меньше нижней
границы, формирователь импульсов вырабатывает заряжающие импульсы. Таким
образом, подстройка частоты осуществляется только тогда, когда генератор нахо-
дится за пределами допустимого диапазона и не вносит помех в обработку звука.
Основные технические характеристики СБИС видеопроцессора ILA9381:
• напряжение питания 8 В ± 10%,
• мощность потребления 1,085 Вт,
• рабочая частота 12 МГц,
• количество элементов 125 000
— цифровая часть 100 000
— аналоговая часть 25 000.
Как следует из описания цифровой части видеопроцессора ILA 9381, приме-
нение БиКМОП схемотехнического базиса позволяет реализовать сложные фун-
кции цифрового управления видеопроцессором и цифровой обработки телевизи-
онного сигнала.
Цифровые части видеопроцессора реализованы на основе библиотеки схемо-
технических компонентов, включающих как КМОП, так и БиКМОП комплекты.
Библиотека содержит как простейшие цифровые компоненты типа ЛЭ и ЭП, так
и сложные арифметико-логические и специальные компоненты (генераторы,
фильтры и т.п.) с применением схемотехники.
Литература к главе 6
1. Zimmer G. BICMOS: technology and circuit design, Microelectronic Journal. — 1989. —
Vol. 20. - No. 1-2. - P. 59-75.
2. Заявка ЕПВ № 0196619, H O3K 19/094.
3. Заявка Японии № 1-51824, H ОЗК 19/08.
4. Заявка ЕПВ № 0279943, Н ОЗК 19/01.
5. Заявка ЕПВ № 0145004, Н ОЗК 19/094.
6. Заявка ЕПВ № 0225489, Н ОЗК 19/094.
7. Заявка ЕПВ № 0307323, Н ОЗК 19/082.
8. Заявка ЕПВ № 0177338, Н ОЗК 19/094.
9. IEEE Journal of Solid-State Circuits. - 1990. - Vol. 25. - No. 5. - P. 1214-1216.
10. Заявка ЕПВ № 0279332, H ОЗК 19/094.
11. Патент США № 4740718, Н ОЗК 19/01.
12. Патент США № 4799013, Н ОЗК 19/00.
13. Заявка ЕПВ № 0261528, Н ОЗК 19/094.
14. Патент США№ 4794280, Н ОЗК 19/02.
15. IEEE Journal of Solid-State Circuits. - 1989. - Vol. 25. - No. 5. - P. 1360-1362.
16. IEEE Journal of Solid-State Circuits. - 1990. - Vol. 25. - No. 1. - P. 142-149.
17. Heimsh W., Merged CMOS bipolar currient switch logic (MCSL) // IEEE Journal of
Solid-State Circuits. - 1989. - Vol. 24. - No. 5. - P. 1307-1311.
18. Заявка ЕПВ № 0318624, H ОЗК 19/094.
19. Sung et al, A 76 Mhz BiCMOS programmable logic segnencer // IEEE Journal of Solid-
State Circuits. - 1989. - Vol. 24. - No. 5. - P. 1290.
20. Патент США № 4717847, H ОЗК 19/02.
21. Narashiba et al, A subnanosecond BiCMOS gate array family, Proceedings of the IEEE /
Custom Integrated Circuits Conference. — 1986. — P. 63—66.
22. Заявка ЕПВ № 0239939, H ОЗК 19/082.
23. Заявка ЕПВ № 0173288, Н ОЗК 19/092.
24. Денки гаккай ромбуиси С, Япония. — 1988. — Т. 108. — № 12. — С. 981—988.
25. Заявка Великобритании № 2156116, Н ОЗК 19/01.
26. Патент США № 4425516, Н ОЗК 17/04.
27. Заявка ЕПВ № 0230306, Н ОЗК 3/27.
28. Заявка ЕПВ № 4713561, Н ОЗК 19/003.
29. Заявка ЕПВ № 0270029, Н ОЗК 19/013.
30. Патент США № 4782251, Н ОЗК 19/0922.
ГЛАВА 7
ПРИНЦИПЫ ОРГАНИЗАЦИИ ИНТЕРФЕЙСА
В СИСТЕМАХ ОБРАБОТКИ ИНФОРМАЦИИ
7.1. Введение
Большинство современных микропроцессорных систем обработки информации
построено по магистрально-модульному принципу организации, при котором
отдельные блоки формируются в законченные модули с конкретными функциями,
которые могут объединяться на плате в необходимые конфигурации с помощью
системы линий связи. В основе магистрально-модульной организации систем об-
работки информации лежит направленный на достижение предельных характери-
стик максимально высокий уровень стандартизации элементной базы внутрен-
них блоков модулей, компонентов внутримодульных и межмодульных связей, а
также системы информационных адресных и управляющих шин. Высокая произ-
водительность таких систем обеспечивается специфическими характеристиками
схемотехнического базиса компонентов, образующих модули системы. При этом
для внутримодульных компонентов, имеющих короткие линии связи, характер-
ны невысокие нагрузочные способности по выходам, небольшой уровень помех,
более эффективным является применение КМОП схемотехнического базиса, ко-
торый обеспечивает высокие функциональные возможности модулей. Для меж-
модульных компонентов характерны длинные линии связей и высокий уровень
помех, поэтому в них для обеспечения высокой нагрузочной способности эффек-
тивным является применение биполярного схемотехнического базиса (ECL, ТТЛШ,
И2Л) в зависимости от требуемой скорости передачи данных.
В стандартных системах связь между различными функциональными моду-
лями осуществляется с помощью системы специальных линий связи, называе-
мых шинами. Рассмотрим параметры таких шин и принципы организации их ра-
боты на примере некоторых наиболее эффективных стандартных технических
решений.
Микропроцессорные кристаллы БИС (МП БИС) можно непосредственно
соединять на плате только с небольшим числом периферийных кристаллов и кри-
сталлов памяти. Для этого используют ряд параллельно работающих линий пере-
дачи сигналов данных, образующих микропроцессорную шину. Часто, оказыва-
ется, практически нецелесообразно устанавливать все требуемые компоненты на
одной общей печатной плате. В таких случаях систему разбивают на некоторое
число законченных функциональных модулей. Каждый из них монтируется на
одной или нескольких платах с тем, чтобы обеспечить выполнение требуемых
конкретных функций, например, функций центрального процессора, памяти,
средств ввода-вывода и др. В более крупных системах в состав каждого модуля
360 Глава 7. Принципы организации интерфейса в системах обработки информации
могут включаться свои собственные процессор и память, что позволяет предоста-
вить пользователю большое число интеллектуальных функций.
Самый простой способ конструктивного исполнения микропроцессорной си-
стемы состоит в размещении микропроцессорной шины на одной интерфейсной
плате, к которой по мере необходимости можно подключать требуемые модули.
Этот подход до сих пор использует большинство фирм-изготовителей персо-
нальных компьютеров.
Однако подобная организация системы имеет ряд недостатков. Во-первых,
если при таком построении системы изготовитель захочет ввести в нее новый,
более современный микропроцессор, ему не только понадобится реконструиро-
вать применяемую микропроцессорную плату, но, возможно, придется вносить
конструктивные изменения и во все вспомогательные платы. Во-вторых, пользо-
ватель, как правило, вынужден применять платы, поставляемые только одним
изготовителем.
В связи с этим в интересах как пользователей, так и изготовителей «стан-
дартной» микропроцессорной шины; проблема при этом сводится к тому, какой
конкретно стандартный вариант шины следует выбрать. Однако для того, чтобы
можно было сделать обоснованный выбор такой шины, надо сначала тщательно
изучить существо данной проблемы и сформулировать все связанные с ней тре-
бования.
Для характеристики интерфейсных шин используют следующие термины:
линия связи (Interchange circuit) — физическая среда, предназначенная для пере-
носа информации между единицами оборудования, принимающими участие в ин-
формационном обмене, включая данные сигналы управления и синхронизации;
канал передачи данных (Data Transmission Channel) — совокупность физичес-
кой среды и технических средств, включая аппаратуру преобразования сигналов,
вовлекаемых в процесс передачи информации между оборудованием;
формирователь (Driver):
а) электронная цепь или контакт реле (источник) на передающей стороне ли-
нии связи, посредством которых осуществляется передача двоичных циф-
ровых сигналов в оконечную нагрузку по соединительному кабелю,
б) передатчик двоичных цифровых сигналов;
оконечная нагрузка (Terminator):
а) электронная цепь (потребитель на приемной стороне цепи обмена), посред-
ством которой осуществляется прием двоичных цифровых сигналов от фор-
мирователя по соединительному кабелю,
б) приемник двоичных цифровых сигналов (Receiver).
Линия связи является составным компонентом интерфейса. Действительно,
любая микропроцессорная система представляет собой совокупность закончен-
ных функциональных блоков и отдельных элементов, связанных между собой в
соответствии с требуемой архитектурой системы, посредством системы линий
связи (шин), предназначенных для передачи информации между различными
блоками вычислительной системы. Если шина соединяет между собой внутрен-
ние функциональные блоки вычислительной системы, то ее называют внутрен-
ней шиной. Это, например, шина связи АЛУ и внутренних регистров БИС цент-
7.1. Введение
рального процессора. Электрические и функциональные характеристики такой
шины важны разработчикам микросхемы, но не представляют интереса для пользо-
вателей. Шина, связывающая между собой основные компоненты вычислитель-
ной системы, как, например, центральный процессор (ЦП) и оперативную память,
называется внешней. Знание характеристик внешних шин необходимо для правиль-
ного повторения вычислительной системы заданной архитектуры. Обычно внешние
шины разделяют на 3 группы: шины данных (для передачи информации), шины
адреса (для указания источника и направления передачи информации) и шины уп-
равления (регламентирующие последовательность действий на других шинах). Со-
вокупность шин данных, адреса и управления называют системной шиной. Как
следует из ее определения, системная шина соединяет центральный процессор с
памятью и устройствами ввода-вывода.
В широком смысле под интерфейсом вычислительной системы понимают
совокупность системной шины и схем, необходимых для подключения к ней раз-
личных компонентов, включая логику управления шиной. Наличие разнообраз-
ных интерфейсных микросхем существенно упрощает задачу проектирования
интерфейсов и развитой логики управления шиной, тем более что для современ-
ных микропроцессорных БИС характерно частичное или даже полное размеще-
ние интерфейсных функций и логики управления шиной непосредственно в кри-
сталлах БИС.
Интерфейсы ввода-вывода, например, должны принимать данные с систем-
ной шины, хранить и выдавать их на системную шину, обмениваться информаци-
ей с ЦП, принимать и исполнять команды от ЦП, передавать в ЦП информацию
от внешних подключенных устройств.
Интерфейсы внешней памяти взаимодействуют непосредственно с памятью
посредством управления системной шиной.
Рассмотрим параметры таких шин и принципы организации их работы на
примере некоторых стандартных технических решений.
7.1.1. Параметры и методы организации интерфейсных шин
Разрядность данных, диапазон адресов. Микропроцессоры обычно обрабатывают
данные разрядностью 8; 16; 24 или 32 бита. Очевидно, экономически нецелесооб-
разно выбрать шину, оптимизированную для 32-разрядных процессоров, если сис-
тема предназначается главным образом для работы с 8-разрядными устройствами.
И наоборот, если система в настоящее время работает с 8-разрядными устройства-
ми, но в будущем возможен ее перевод на работу с 16-разрядными процессорами,
необходимо предусматривать меры, гарантирующие, что применяемая шина обес-
печит адекватную поддержку 16-разрядных устройств.
Шины компонентного уровня обычно содержат только 16—20 адресных ли-
ний, что обеспечивает суммарный объем адресного пространства в диапазоне от
64 Кбайт до 1 Мбайт. Хотя этот диапазон, возможно, и достаточен для реализации
малых систем управления процессами (например станочным оборудованием), его
не хватит для многих современных приложений, особенно таких, которые связа-
ны с использованием графических средств или с обслуживанием нескольких
362 Глава 7. Принципы организации интерфейса в системах обработки информации
пользователей. Поэтому для любой многопользовательской системы общего на-
значения целесообразно выделять не менее 24 адресных линий. А для высокопро-
изводительных систем, осуществляющих обработку больших массивов данных,
требуемую, в частности, при работе с графикой или для анализа изображений,
вполне могут понадобиться и 32-адресные линии.
Скорость передачи данных и протоколы. Чтобы обеспечить надежную передачу
данных между двумя функциональными модулями, необходимо соблюдать опре-
деленную совокупность правил, называемую протоколом обмена, который дол-
жен обеспечить решение трех основных проблем.
Первая проблема состоит в том, что когда данные или адрес передаются по
нескольким параллельным линиям, пропускаются на шину по одному сигналу
(стробу) главного устройства системы, подчиненное устройство не получает все
адресуемые ему сигналы одновременно. Такое состояние на практике называется
«перекосом». Вторая проблема заключается в том, что на практике имеет место
конечная длительность времени нарастания различных сигналов и достижения
порога переключения приемников шины. Третья проблема — необходимость со-
гласования во времени (синхронизация) работы главного и подчиненного устройств.
Сюда относятся, например, такие вопросы: как обеспечить взаимодействие быст-
рого главного устройства сначала с быстрым, а затем с медленным подчиненным
устройством; какая ситуация возникает, если обращение производится к несуще-
ствующему, подчиненному устройству или имеют место другие ошибки.
Есть два принципиально различных подхода к решению указанных выше про-
блем. Первый предполагает применение синхронного, а второй — асинхронного
протокола обмена. Проще всего использовать синхронный протокол (рис. 7.1а),
предусматривающий циклы фиксации и ожидания.
В этом случае данные поступают на параллельные линии шины, а затем после
задержки, достаточной по величине, чтобы исключить максимальный ожидае-
мый перекос, который может иметь место в системе, генерируется управляющий
(стробирующий) импульс. Подчиненное устройство отвечает на него выполне-
нием требуемой операции. Если же подчиненное устройство имеет меньшее быс-
тродействие, чем главное, оно генерирует импульс фиксации. Тем самым подчи-
ненное устройство посылает главному запрос на формирование этим устройством
циклов ожидания до тех пор, пока подчиненное устройство не завершит выпол-
няемые им операции.
Однако производительность всех синхронных систем ограничивается двумя
факторами. Во-первых, после того как устанавливается определенное значение
периода тактовых импульсов, его уже нельзя изменить. Это значит, что в системе
нельзя реализовать преимущества появляющихся на рынке более быстрых схем,
вследствие чего максимальная производительность системы на все время ее работы
остается фиксированной на некотором неизменном уровне. Во-вторых, медлен-
ные устройства должны синхронизироваться. Это означает, что импульс фиксации
должен генерироваться очень быстро (для чего необходима быстродействующая
логика) с тем, чтобы главное устройство успевало решить, переходить ли к следу-
ющему циклу обработки данных или прерваться вставкой холостого цикла (цик-
ла ожидания).
Синхросигналы
Данные
Импульсы фиксации
Стробы
Сигнал строба
Подтверждение приема данных
Данные главного устройства
Данные подчиненного устройства
Главное устройство принимает данные
Подчиненное устройство принимает данные
Рис. 7.1. Протоколы обмена интерфейсных шин: синхронный (а), асинхронный (б)
Все эти проблемы можно разрешить, если использовать асинхронный прото-
кол. В этом случае, как показано на рис. 7.16, все сигналы полностью «квитиру-
ются». Квитирование обеспечивается применением изображенных на двух пер-
вых строках (рис. 7.16) сигналов стробирования данных (СД) и подтверждения
приема данных (ПД).
Главное устройство размещает свои данные на линиях передачи данных (ин-
формационных линиях), ожидает, когда будут устранены ошибки перекоса его
собственного передатчика, и после этого выдает сигналы СД Подчиненное уст-
ройство различает сигналы СД, ждет устранения ошибок перекоса своего собствен-
ного приемника, а затем в течение всего необходимого для этого времени (кото-
рое и каждом конкретном случае может быть разным) принимает адресуемые ему
данные или выставляет новые стабильные данные на соответствующих линиях
передачи. После этого подчиненное устройство выдает сигналы ПД. Главное уст-
ройство стабильно фиксирует свои данные до тех пор, пока оно различает сигна-
лы ПД. Затем оно выдает одновременно данные и сигналы СД или же сначала
принимает данные от подчиненного устройства и только после этого выдает сиг-
налы СД. Подчиненное устройство стабильно фиксирует свои данные до тех пор,
пока оно различает поступление сигналов СД.
364 Глава 7. Принципы организации интерфейса в системах обработки информации
Когда этот процесс заканчивается, оно удаляет свои данные и выдает сигналы
ПД, готовясь тем самым к следующему циклу. Таким путем величина скорости
передачи данных автоматически плавно устанавливается на максимальное возмож-
ное значение для двух участвующих в процессе обмена информацией модулей.
Для поблочного обмена рассмотренный протокол можно модифицировать,
обеспечив удвоение скорости обмена. С этой целью используют оба фронта сиг-
налов СД и ПД.
Протокол передачи по шине, соблюдение приоритетов и приоритетное прерыва-
ние обслуживания. В любой мультипроцессорной системе должен предусматри-
ваться метод упорядоченного перевода шины на обслуживание входящих в ее со-
став процессоров. В общем случае шина передается в распоряжение очередного
процессора на тот интервал времени, который необходим в каждом конкретном
случае. За получение доступа к шине может состязаться любое число процессо-
ров системы. Если говорить об организации пересылок данных в вычислитель-
ной системе, то следует подчеркнуть, что в ней нет какого-либо одного «хозяина»
шины. Тем не менее, именно поэтому надо иметь некоторый механизм управле-
ния доступом к общей шине (механизм арбитража), чтобы решать, какому конк-
ретному процессору из нескольких имеющихся в системе следует предоставить
доступ к шине. Такая арбитражная логика может быть сосредоточена в одном блоке
или быть полностью распределенной.
Одной из наиболее простых арбитражных схем является так называемая гирлян-
дная цепь. При этой схеме процессоры последовательно соединяются в порядке убы-
вания приоритетов. Когда процессор с наивысшим приоритетом не функционирует,
он передает управление следующему процессору и т.д. по цепочке: от процессоров с
более высокими приоритетами к процессорам с более низкими.
Основной недостаток такого подхода состоит в том, что при изъятии из этой
цепочки какой-либо платы перестают работать все следующие за ней платы с бо-
лее низкими приоритетами, а также в том, что приоритет шины фиксирован и
зависит от функции плат.
Самый удачный подход к решению этой проблемы — использовать параллель-
ный арбитраж с отдельными линиями для сигналов арбитражного кода. В подобных
системах арбитраж может осуществляться параллельно с обычными пересылками
данных. При этом, когда одно главное устройство — текущий «хозяин» шины — осво-
бождает ее для следующего «хозяина», временная задержка, требуемая для его пе-
рехода к работе с этой шиной, получается минимальной.
Выше при обсуждении проблемы предполагалось, что каждый процессор име-
ет фиксированный приоритет и что все приоритеты различны. Что касается требо-
ваний к организации работы шины, такая ситуация всегда должна иметь место.
Однако она может весьма затруднить реальную возможность доступа к шине для
модулей с низкими приоритетами. Рациональный метод разрешения этой пробле-
мы заключается в реализации так называемого алгоритма «справедливости». Вмес-
те с тем, если условие «справедливости» должно строго соблюдаться; в системе со
многими процессорами время ожидания доступа к шине каждым конкретным про-
цессором («задержка доступа») может оказаться неприемлемо большим. Для устра-
нения проблемы может быть предусмотрена возможность динамического переклю-
чения фактических уровней приоритетов каждого процессора между уровнем
«справедливости» (в соответствии с вышеназванным алгоритмом) и уровнем фик-
сированного приоритета (в рассмотренном выше смысле).
Режимы прерывания. Большинство систем реального времени должно быстро
реагировать на прерывания от объекта управления или периферийных контрол-
леров. Если процессор и источник сигнала прерывания расположены на различ-
ных платах, шина должна быть обеспечена средствами передачи сигналов преры-
ваний. Однако это требование не коснется более крупных мультипроцессорных
систем, так как в них на каждой плате будет размещаться своя отдельная комби-
нация «процессор-память», и такого рода системы смогут выполнять начальную
обработку прерываний локально. Следовательно, такую высокоскоростную муль-
типлексную шину не требуется оснащать какими-либо специальными средства-
ми для обеспечения прерываний.
В мультипроцессорной системе ресурсы разделяются между несколькими пользо-
вателями или задачами. Чтобы закрепить эти ресурсы за конкретной задачей, каж-
дый ресурс снабжается «флагом» (признаком) занятости. Флаг считывается запра-
шивающим процессором, и если ресурс свободен, то это фиксируется установкой
флага в состояние «занято». Такая операция известна под названием «испытать и ус-
тановить». Она включает в себя два цикла работы шины: чтение и последующую за-
пись. Во избежание нарушения требуемого порядка выполнение операции должно
осуществляться таким образом, чтобы ни одно устройство не имело возможности
изменить состояние флага занятости в период между операциями чтения и записи.
Надежность. Обнаружение и устранение ошибок. По мере укрупнения и услож-
нения систем вероятность появления ошибок в них возрастает. Эти ошибки мо-
гут вызываться отказами как программных, так и аппаратных средств. Когда об-
наруживается ошибка, необходимо найти соответствующий дефектный модуль, в
котором она произошла, и после этого обеспечить автоматическую реконфигура-
цию системы, с тем чтобы обойти (блокировать) обнаруженный отказ. На случай
отказа, возникающего в логическом блоке управления шиной, входящем в состав
того или иного модуля, должны быть предусмотрены определенные альтернатив-
ные средства обращения к этому модулю.
Альтернативное обращение может также обеспечиваться с помощью второй пос-
ледовательной шины. Однако, если отказ вызван коротким замыканием в одной из
линий шины, передачу данных всем модулям шин все равно не удастся осуществить.
Возможный вариант решения проблемы в этом случае заключается в том, чтобы ис-
пользовать сдвоенные, а в критических ситуациях и строенные шины. Тогда система
сможет возобновить работу по дополнительной («альтернативной») шине. Это мо-
жет привести лишь к несущественному изменению производительности системы.
Подобный подход предполагает соблюдение ряда некоторых ограничений, вся шина
должна в этом случае подключаться к одному или нескольким разъемам, которые
можно было бы дублировать в пределах печатной платы стандартного формата.
7.1.2. Типы системных шин
Разнообразие сфер применения систем обработки данных от бытовых устройств
до космических систем обуславливает многообразие модификаций системных
366 Глава 7. Принципы организации интерфейса в системах обработки информации
шин. При этом степень применяемости системных шин связана не только с обла-
стями их применения и их техническими параметрами, но и с коммерческими
факторами. Учитывая, что рассмотрение принципов организации и технических
характеристик конкретных системных шин не является целью данной книги, ог-
раничимся их перечислением и степенью применяемости.
Так, шины АТ-96 и Industrial PC не получили широкого применения, распро-
странены только в Германии, шина Futurebus, несмотря на ее совершенные тех-
нические характеристики, также не получила широкого распространения, мно-
жество фирменных шин типа NuBus (Apple), Micro channel (IBM), Q-bus (DEC)
также не получили широкого распространения из-за ограниченного применения
в промышленных системах. Шина STD является одной из старейших микроком-
пьютерных шин, тем не менее она довольно широко распространена, особенно в
США (STD-32). Шина ISA, безусловно, является самой распространенной ши-
ной в мире и еще долго будет применяться в индустриальных компьютерах. Шина
PC-104 представляет собой версию шины ISA, хотя их электрические характери-
стики различаются (нагрузочная способность PC-104 снижена до 4 мА). Несмот-
ря на то, что рынок шины PC-104 достаточно узок (объем продаж в 1995 г. около
6,5 млн долл.), PC-104 часто используется в качестве платы расширения для од-
ноплатных компьютеров.
Шина VL-Bus теряет свою популярность одновременно с 486 процессором,
шина EISA еще применяется в высокопроизводительном оборудовании, однако
быстро вытесняется шиной PCI. Шипа Multibus II, рассматривавшаяся как кон-
курент шины VME, также теряет популярность из-за отказа фирмы Intel от ее под-
держки. Шина VME получила довольно широкое распространение для индустри-
альных и других специальных применений, однако основные принципы шины
VME, заложенные фирмой Motorola в эпоху ТТЛ — ИС в 70-е годы, стали тормозом
в ее развитии. Несмотря на появление расширенной версии VME-64, доля изде-
лий с шиной VME на рынке встраиваемых систем постоянно падает.
Недавно в ассоциации PICMG (ассоциация производителей оборудования с
шиной PCI) разработана спецификация на шину Compact PCI. Несмотря на воз-
никающие проблемы, совместимости и доработки спецификации популярность
шины растет.
Архитектура PCI оказала также большое влияние на шипу Card Bus, являю-
щуюся дальнейшим развитием стандарта PCMCIA. Следует отметить, что в при-
менимости новейших быстродействующих шин часто нет необходимости и в 90%
случаев для обмена с аппаратурой аналогового и цифрового входа достаточно
шины с пропускной способностью до 1 Мбайт.
Если объем выпуска изделия не очень велик, для изготовителя экономически
более целесообразно проектировать это изделие на базе стандартных техничес-
ких решений. При таком подходе начальные затраты изготовителя на проектиро-
вание можно сосредоточить на создании плат процессоров, требуемых для соот-
ветствующего конкретного применения. Вместе с тем затрачиваемые средства
можно разумно использовать благодаря применению стандартных плат для реа-
лизации более общих функций. В связи с этим открылись большие перспективы
сбыта для изготовителей специализированных плат, а разработки сложных сис-
7.2. Основные принципы применения и параметры линий связи
тем получили возможность использовать обширную номенклатуру изделий, пред-
назначенных для выполнения множества разнообразных функций и выпускае-
мых большим числом изготовителей. Передача данных в асинхронном режиме
позволяет легко организовать совместную работу быстродействующих блоков
памяти с более медленными.
7.2. Основные принципы применения и параметры
линий связи
Параметры линий связи современных вычислительных и управляющих устройств
во многом определяют такие их важнейшие характеристики, как быстродействие,
мощность потребления, габаритные размеры, надежность.
Выбор типа линий связи определяется электрическими, конструктивными и
технологическими требованиями. К основным конструктивным вариантам ли-
нии связи интерфейсов ИИС относятся:
• коаксиальный кабель (КК);
• свитая (витая) пара (СП);
• проводник над заземленной пластиной (обшей шиной) (ПОШ);
• микрополосковая линия (МПЛ);
• многожильный ленточный кабель (МЛК);
• многоканальный ленточный трехпроводный кабель (МЛТК).
КК широко используется в интерфейсах устройств ввода-вывода. Обычно ис-
пользуются КК с волновым сопротивлением Zo = 50, 75, 93, 100, 125 Ом.
Свитая пара может быть изготовлена из обычного монтажного провода, сви-
того с определенным шагом. Zo зависит от параметров провода и шага свивки.
Широко используется для передачи парафазных сигналов.
Проводник над общей шиной чаще всего используется при макетировании и
для монтажа на задней панели конструкций РЭА.
МПЛ широко применяется при проектировании и в конструкциях печатных
плат. Номинальное значение Zo МПЛ может быть обеспечено с высокой точнос-
тью. Полосковая линия — по параметрам близка к микрополосковой, лучше за-
щищена от помех, но конструктивно более сложна.
Ленточные кабели характеризуются большим многообразием, технологично-
стью, широко применяются для формирования интерфейсов, характеризующих-
ся большим числом параллельных линий связи. Для уменьшения перекрестных
помех между сигнальными линиями располагают линии, соединенные с общей
шиной. Zo от 70 до 100 Ом, удельное время задержки 4,7—5,4 нс/м. При большой
длине линий связи функции приемника и передатчика выполняют специальные
интерфейсные схемы, при малой длине линий связи могут использоваться как
интерфейсные схемы, так и буферные каскады микропроцессорных схем.
Интерфейсы ввода-вывода, например, должны принимать данные с систем-
ной шины, хранить и выдавать их на системную шину, обмениваться информаци-
ей с ПД, принимать и исполнять команды от ЦП, передавать в ЦП информацию
от внешних подключенных устройств.
368 Глава 7. Принципы организации интерфейса в системах обработки информации
Приемник
Вход
*—
Передатчик
Возбуждаемый
проводник
Рис. 7.2. Обобщенная схема линии связи информационной системы
В общем случае линию связи любой микропроцессорной системы можно пред-
ставить в виде (рис. 7.2), где передатчик и приемник выполняют функции форми-
рования уровней электрических сигналов, передаваемых от одного функциональ-
ного блока к другому по возбуждаемому проводнику. Функции передатчика и при-
емника могут выполнять как специальные интерфейсные микросхемы (в случае
больших протяженностей линий связи), так и собственные буферные (входные и
выходные) каскады микропроцессорных схем.
На рис. 7.3 представлены схемы организации интерфейсных линий связи наи-
более широко используемых стандартов однопроводной ЛС RS-232C (рис. 7.Зя) —
отечественный аналог СТЫК-2, двухпроводных ЛС стандартов RS-423A (рис. 7.36),
RS-422A (рис. 7.3е), RS-485 (рис. 7.3г), MIL-STD 1553В (рис. 7.36). Как правило,
передача и преобразование сигналов осуществляются в стандартных ТТЛ уровнях
на входе и выходе ЛС.
Естественно, что для каждого стандарта используются свои типы интерфейс-
ных микросхем (приемники и передатчики), номенклатура которых в настоящее
время превышает несколько сот наименований.
Каждый стандарт, кроме обязательной внутренней организации ЛС и схем
включения приемника и передатчика, обеспечивает заданный уровень основ-
ных технических параметров интерфейсной шины: длину линии связи L гаранти-
рованной передачи и скорость D передачи информации (бит/с) для этой длины
связи.
Рассмотрим более подробно основные параметры ЛС интерфейсов. К числу
основных характеристик ЛС относятся их электрические, динамические и энер-
гетические параметры.
7.2.1. Электрические параметры линий связи
При расчетах пользуются ограничениями: электромагнитная энергия распрост-
раняется по передающему каналу в виде Т-волны, активная проводимость диэ-
лектрика стремится к нулю (идеальный диэлектрик).
Электрическая емкость С зависит от размеров конструктивных элементов,
способов экранирования, свойств электроизоляционного материала. При усло-
вии пренебрежения потерями на распространение емкость С идентична электри-
ческой емкости линии; для проводников с круглыми сечениями емкости С легко
определяются с помощью цилиндрической системы координат, для прямоуголь-
ного сечения, а также комбинаций круглых и прямоугольных сечений использу-
ются методы конформного преобразования.
7.2. Основные принципы применения и параметры линий связи
Передатчик
б)
Вход
—
ТТЛ
Приемник
Выход
-----0
ТТЛ
в)
Приемник
Передатчик
D= 100 Кбит/с
D= 10 Кбит/с
D=1 Кбит/с
L = 9m
L = 91 м
L= 1200 м
Вход
ft—....
ТТЛ
D= 10 Мбит/с
D = 1 Мбит/с
D= 100 Кбит/с
L=12m
L=120m
L= 1200 м
Выход
-----0
ТТЛ
Г)
£=12м D = 10 Мбит/с
L=120m D=1 Мбит/с
L = 1200м D= 100Кбит/с
Рис. 7.3.Варианты схем интерфейсных линий связи: RS232C (a), RS-423A (б),
RS-422A (в), RS-485 (г), MIL-STD 1553В (д)
Глава 7. Принципы организации интерфейса в системах обработки информации
Индуктивность L связана с электрической емкостью обратной зависимостью
и может быть вычислена для случая однородной среды по формуле
Z = ~T—’
С2С0’
где С = 3—108 м/с — скорость света в вакууме, Со — погонная емкость ЛС.
Активное сопротивление ЛС /^рассчитывают для двух случаев: низкой и вы-
сокой рабочей частоты. Если на низких частотах применяют известный закон Ома,
то на высоких частотах необходимо принимать во внимание «скин»-эффект, при-
водящий к увеличению активного сопротивления ЛС Rf Так, для случая круглого
сечения проводника ЛС используют выражения:
/?=/?о(Х+О,25) приХ>1;
( у3
Rf = /?0 X + — при Х< 1,
где X = , d - диаметр проводника; о -
проводимость материала; т(] =
= J ГН/м;/ — рабочая частота, Гц; /?0 — сопротивление при постоянном
токе, Ом.
Для практических расчетов величины Rf с учетом «скин»-эффекта для круг-
лых сечений проводников Л С используется выражение:
Rf =7,975 10’3^-, Ом
f d
и для прямоугольного сечения
Rf = 3,94 10“3^^-, Ом,
ab
где f — рабочая частота передачи информации по ЛС, МГц; а и b — ширина и тол-
щина прямоугольного проводника, мм.
Волновое сопротивление Zo ЛС вычисляется из выражения:
z = Ir + jcoL
0 yG + jaC'
При передаче высокочастотных сигналов по ЛС активными составляющими
R и G можно пренебречь и тогда:
_ 120;г £0 33,33 ТО'14
0 “ с ~ с
Vzo
7.2. Основные принципы применения и параметры линий связи
Динамические параметры линий связи
Минимальная теоретическая величина задержки распространения сигнала ЛС
длиной / равна:
ТЛС min - щ,
где т0 — потогонная задержка распространения сигнала в ЛС, / — длина ЛС, и цх -
относительные величины диэлектрической и магнитной проницаемости изоляци-
онного материала ЛС (обычно = 1,0; ех = 2...8).
На практике реальная задержка сигнала в Л С тлс > тЛСт.п, что обусловлено ха-
рактером и полнотой согласования ЛС, наличием потерь и неоднородностей в
линиях, отводов от линий и т.д.
Помехоустойчивость ЛС определяется двумя основными факторами: взаим-
ными влиянием линий связи, (обуславливающим появлением перекрестных по-
мех) и рассогласованием.
Согласование линии обеспечивается посредством согласующих резисторов,
подключаемых к ЛС по определенным правилам. Правила подключения этих ре-
зисторов определяются типом ЛС, типом логических вентилей, находящихся на
передающем и принимающем концах ЛС (ЭСЛ, ТТЛ, ТТЛШ, КМДП и т.д.).
Различают линии связи короткие и длинные. Как известно из общей теории
электрических цепей, рассогласование линии связи между приемником и передат-
чиком может привести к явлениям отражения сигналов от конца линии. Для худ-
шего случая рассогласования (длинная линия подключена к выходу интегральной
схемы с низким выходным сопротивлением) отраженный сигнал помехи может
достигать величины, соизмеримой с амплитудой полезного передаваемого сигна-
ла. Уменьшение длины линии приводит к снижению длительности помех и начи-
ная с некоторой критической длины I — к линейному уменьшению амплитуды
помехи. Граничной длине I соответствует задержка распространения сигнала т
равная половине длительности фронта передаваемого полезного сигнала:
1 1 Тгр
ИЛИ /гр=-£-.
2 Tq
Считается, что для ЛС длиной не более I согласование не требуется.
Аналогичная ситуация имеет место для случая анализа перекрестных помех в
линиях связи: в системе близкорасположенных длинных ЛС возникающая пере-
крестная помеха может достигать значительной величины, вплоть до превыше-
ния порога переключения входного логического элемента, приемника и ложного
приема. При уменьшении длины участка взаимодействия перекрестная помеха
уменьшается по длительности, а начиная с критической длины I и по амплитуде.
Поэтому ЛС с меньшей протяженностью обладают хорошей устойчивостью к пе-
рекрестным помехам и не нуждаются в экранировании.
Для согласования длинных ЛС (1ЛС > I ) используют последовательный и па-
раллельный способы согласования. Для правильного выбора первого или второ-
Глава 7. Принципы организации интерфейса в системах обработки информации
го способа необходимо учитывать и энергетические характеристики ЛС — рассе-
иваемую линией мощность и сопротивление потерь.
Потери в ЛС в основном определяются омическим сопротивлением их про-
водников:
О — ^ЛС
RlIC ~ Р Q >
^лс
где р — удельное сопротивление проводника, 1ЛС — длина проводника, 8ЛС — пло-
щадь поперечного сечения.
Для коротких линий характерно малое сопротивление потерь: обычно пола-
гают Кклс = 0. Тогда задержка распространения сигнала в несогласованной корот-
кой ЛС будет зависеть от выходного сопротивления RBbIX, микросхемы-передат-
чика и для случая RBbIX < Zo будет определяться выражением:
— ^лстт ~
для случая RBbIX > Zo
- — D Г' _ ЛС
ЛС ~ 1ХВЫХ^ — Т
1 вых
^0
где С — емкость линии; RBbfX — выходное сопротивление микросхемы передатчи-
ка, UBbIX — амплитуда переключаемого на ЛС сигнала, 1ВЫХ — величина выходного
тока микросхемы во время переключения, Zo — волновое сопротивление ЛС.
Затухание ЛС характеризует уменьшение величины напряжения каждого сиг-
нала и увеличение времен нарастания и спада сигналов на выходе линии. Коэф-
фициент затухания ЛС определяется известным выражением:
а=-[—+гй-(}\.
2^0 )
Переходное затухание характеризует уровень защищенности линий интерфей-
са от внутренних помех.
Согласование линий обеспечивается согласующими резисторами, подключае-
мыми к линиям связи, а также определяется величинами входных и выходных
сопротивлений буферных каскадов, которые могут зависеть от величины сигна-
ла. Для коротких линий связи I < I согласование не требуется, так как возможные
отражения сигнала от несогласованных концов линии приведут к искажениям сиг-
нала более коротким, чем длительность фронта передаваемого импульса.
Граничное значение длины линии связи L при конкретной длительности
фронта передаваемого по ней сигнала, когда линию связи можно еще считать элек-
трически короткой, приближенно можно оценить из соотношения
L <0,06 л,
гр ’ Ф’
где Ггр — в метрах, /ф — в нс.
7.2. Основные принципы применения и параметры линий связи 373
Таблица 7.1
Схемотехника, технология 1ф, нс Lrp, мм
р-МДП 100 6 103
К МДП, И2Л 20 1,2103
п-МДП 15 900
ТТЛ 10 600
ТТЛШ 5 300
ЭСЛ 2 120
Si на сапфире 0,3 18
GaAs 0,07 4,2
Оценочные значения L для различных широко применяемых типов логичес-
ких элементов приведены в табл. 7.1.
Сигнал, появившийся в начале кабельной линии длиной 10 м, достигает при-
емника только через 45—60 нс.
Если линия связи однородна, то сигнал, возникший в начале линии в виде
прямой волны, будет распространяться вдоль нее без искажений со скоростью н,
так как в промежуточных точках линии обратная волна не возникает.
При наличии неоднородностей в линии связи или несогласованности сопро-
тивлений нагрузки на концах электрически длинной линии с волновым сопротив-
лением линии возникают прямая и обратная волны, которые в рассматриваемом
случае обычно называют волной падающей и волной отраженной соответственно.
Коэффициент отражения. Величину и знак отраженной волны в однородной
электрически длинной линии можно определить, зная знак и величину падаю-
щей волны и вычислив коэффициент отражения, зависящий только от величин
характеристического (волнового) сопротивления линии и комплексного сопро-
тивления нагрузки на конце однородной линии связи.
Учитывая, что волна отраженного напряжения и волна отраженного тока на-
ходятся в противофазе, комплексный коэффициент отражения по току
°~(zo+zH)’
где Zo — волновое сопротивление линии связи; ZH — сопротивление нагрузки.
Если сопротивление нагрузки строго равно волновому сопротивлению длин-
ной линии, т.е. RH = Zo, то падающая волна напряжения через время То = Z/v, где I —
длина линии связи; v — скорость распространения падающей волны, достигнет при-
емного конца линии связи. Отраженная волна при этом не возникает, поскольку
К0Тр = 0 В. В этом частном случае длинная линия связи вносит задержку, равную То,
поскольку нагрузочный элемент переключится лишь по истечении времени То.
Если RH Ф Zo, то на приемном конце, когда падающая волна достигает конца
линии, возникает отраженная волна. Отраженная волна амплитудой U-K0TP начи-
нает распространяться к началу линии связи и, достигнув передающего конца
линии через время То после первого отражения и через время 2Т() с начала рас-
смотрения переходных процессов, может либо, в свою очередь, вызвать отражен-
374 Глава 7. Принципы организации интерфейса в системах обработки информации
ную волну, если выходное сопротивление генератора отлично от волнового со-
противления линии, т.е. Rr Ф Zo, либо совсем исчезнуть, если RT = Zo.
Так как напряжение в любой точке длинной линии в любой момент времени
нужно рассматривать как сумму всех падающих и отраженных волн, то даже в
простейшем случае, когда на передающем конце отражений не возникает, т.е. при
Zo = Rr переходные процессы в линии закончатся не ранее времени 2Т0. В общем
случае для электрически длинной линии, не согласованной на обоих концах, про-
цесс поочередного отражения волн от обоих концов линии связи теоретически
продолжается до тех пор, пока амплитуда отраженной волны не уменьшится до
нуля. Наличие отраженных волн в электрически длинных линиях при неправиль-
ном их согласовании может вызвать искажения сигналов, которые, в свою оче-
редь, могут приводить к неправильной работе логических устройств.
Основной причиной искажений сигнала и увеличения времени его распрост-
ранения являются отражения от концов линий связи. Наиболее опасными являют-
ся отражения от концов длинных линий, нагруженных на емкость (входная емкость
схем-приемников, паразитная емкость разъемов, монтажа). При неудовлетвори-
тельном согласовании линии в ней могут возникнуть многократные отражения сиг-
нала, которые проявляются как медленно затухающий гармонический процесс
(«звон») во время переключения уровня сигнала. Помехи и искажения формы пе-
редаваемого сигнала могут возникнуть на любых неоднородностях линий связи.
Отражения от концов линии возникают только в случае, если сопротивление
нагрузки не равно Zo или имеет реактивный характер. Отсюда же следуют основ-
ные способы согласования (режимы) длинных линий связи.
7.2.2. Режимы работы линий связи
Различают несогласованный и согласованный режимы работы ЛС. В свою оче-
редь, согласование ЛС может осуществляться параллельно и последовательно, в
зависимости от конкретных условий работы проектируемой системы (рис. 7.4).
Основной причиной искажений, сбоев, увеличения времени распространения
информационных сигналов в ЛС являются отражения от электрических неодно-
родностей. В пределах плат и модулей, типовых элементов замены (ТЭЗ) такими
неоднородностями могут быть контакты микросхем (особенно в случае использо-
вания быстродействующих ИС). Наиболее нежелательными явлениями в Л С яв-
ляются отражения от конца линии, нагруженной на входную емкость приемника.
В несогласованных ЛС возникают многократные отражения сигнала — медленно
затухающий гармонический процесс, приводящий к увеличению времени пере-
ходных процессов установления на входах приемника действительного уровня
передаваемого сигнала
Несогласованный режим
В начальный момент времени из точки А (выход микросхемы передатчика) в ли-
нию с волновым сопротивлением Zo поступает сигнал полной амплитуды и через
время т достигает конца линии в точке В (вход микросхемы приемника) (рис. 7.5).
В этой точке происходит отражение сигнала с коэффициентом отражения:
7.2. Основные принципы применения и параметры линий связи
Поскольку входное сопротивление приемника Rff> ZQ, то в точке В возникает
отраженный сигнал большой амплитуды (~UBX), который через время 2тл дости-
гает точки А, где вновь отражается от низкоомного выхода гвых передатчика с ко-
эффициентом отражения:
g _ (ГДАА¥ ~ ^0 )
(Гвых + )
Отражение импульса происходит с обратным знаком в силу низкого значения
гвых, ПОЭТОМУ через время 2тл в точке В на входе приемника полярность сигнала
противоположна полярности исходного сигнала. Этот сигнал вместе с отражен-
ным образуют выброс, снижающий запас помехоустойчивости системы.
Рис. 7.4. Схемы согласования линий связи
Глава 7. Принципы организации интерфейса в системах обработки информации
Рис. 7.5. Электрически длинная линия связи (а), диаграмма отражений (б), осцил-
лограммы напряжений на концах линии связи (в)
Существует критическая длина линий связи тл < при превышении кото-
рой согласование обязательно. Если ЛС достаточно коротки, то в момент Зт7 сиг-
нал еще не установится, отражения будут накладываться только на часть фронта
сигнала. Для более длинных линий обратный (второй) выброс В несогласованной
линии составляет от 10 до 20% амплитуды логического сигнала, если задержка рас-
пространения сигнала вдоль линии и обратно меньше длительности фронта им-
пульса /ф. Величина 1КР для ЛС с нагрузкой Сн может быть вычислена по формуле:
I =
№ 2т3
Несогласованный режим работы ЛС применяется для коротких соединитель-
ных проводников.
Режим параллельного согласования
Из теории линий связи известно, что длительность переходного процесса в ли-
нии можно существенно уменьшить, подключив к линии активные нагрузочные
элементы, которые могут поглощать отраженные паразитные импульсы. В одно-
родной линии без потерь минимальное время переходного процесса определяет-
ся длительностью задержки распространения сигнала по линии тлс для случая,
когда к дальнему концу линии подключена согласованная нагрузка J?o. Такую ли-
нию принято называть параллельно согласованной. Амплитуда передаваемого сиг-
нала в точке А равна Uc = MJBbIX + Zo)], где kUBbIX — логический размах
сигнала, выдаваемого микросхемой на линию. Отличительной особенностью ре-
жима параллельного согласования является то, что длительность переходного про-
7.2. Основные принципы применения и параметры линий связи
цесса в ЛС практически не зависит от величины выходного сопротивления мик-
росхемы-передатчика, по всей длине линии искажения передаваемого сигнала Uc
отсутствуют.
Длительность фронта передаваемого сигнала зависит от входной емкости мик-
росхемы-приемника. Емкостная составляющая нагрузки Сн в конце линии может
вызвать появление противофазного отраженного импульса. Для линейного фронта
передаваемого сигнала с длительностью /ф длительность отраженного импульса
определяется из формулы:
^отр = + l>?57Z0Cff.
Для экспоненциального фронта передаваемого сигнала /ф коэффициент отра-
жения обычно в 1,5—2 раза больше, чем для линейного. При использовании быс-
тродействующих ЭСЛ-схем, особенно при больших значениях емкостной состав-
ляющей нагрузки Ся, отраженная помеха может привести к запиранию выходно-
го эмиттерного повторителя ЭСЛ, увеличению его выходного сопротивления и
повышению значения коэффициента отражения на ближнем конце линии. По-
этому время установления напряжения сигнала ЛС до требуемого уровня может
в два раза превысить величину задержки распространения сигнала по линии;
отраженный от емкости Сн импульс за время двойного пробега может привести
к ложному срабатыванию приемника, включенного на ближнем конце ЛС. Что-
бы исключить возможность такой ситуации, приемники рекомендуется конст-
руктивно располагать в конце линии, даже за счет некоторого увеличения ее
длины.
Режим последовательного согласования
Если на выходе передатчика к ЛС последовательно подключить резистор R таким
образом, чтобы его сопротивление в сумме с выходным сопротивлением передат-
чика гВЬ1Х было равно волновому сопротивлению ЛС, то такой режим работы ли-
нии называют режимом последовательного согласования. В этом случае отражен-
ный от разомкнутого конца линии сигнал помехи будет полностью поглощен.
Время установления сигнала в начале линии (точка Л) равно удвоенному вре-
мени задержки его распространения вдоль линии. Длительность отраженного
импульса помехи для режима последовательного согласования в два раза больше,
чем для параллельного, и для линейного фронта сигнала выражается формулой:
^ОТР ~ 3,5^
Последовательное согласование обычно используется в том случае, если ЛС
не имеет стабильного волнового сопротивления (соединения типа накрутки, мон-
таж задней панели, проводника печатных плат без общего заземленного контура
и т.д.). Величина согласующего резистора при этом обычно составляет 10—75 Ом.
Так, если гвых = 5 Ом, а волновое сопротивление линии равно Zo = 75 Ом, то
КСОГЛ=™ Ом-
Кроме трех рассмотренных режимов согласования ЛС известно использова-
ние так называемого псевдопоследовательного согласования (или самосогласова-
Глава 7. Принципы организации интерфейса в системах обработки информации
ния). Для этого режима характерно использование собственных сопротивлений
потерь линий в качестве согласующих сопротивлений. ЛС без дополнительных
резисторов согласования обладает самосогласующимися свойствами при условии,
что ее электрическое (омическое) сопротивление равно Rcorjj /Z^ В большинстве
случаев допустимо R1C = 200—1000 Ом. Для больших соотношений ^C/Zo величина
задержки распространения сигнала превосходит минимальную задержку сигна-
лов в линиях без потерь за счет увеличения длительности фронтов передаваемых
сигналов. Этот вид согласования используется также для организации внутрикри-
стальных протяженных межсоединений, где решение задачи полного согласова-
ния затруднено чрезвычайным многообразием связей и большим (до 107) числом
элементов.
7.2.3. Помехи в электрически длинных линиях связи
Если время распространения импульсного сигнала вдоль линии связи намного
превышает длительность фронта передаваемого по этой линии сигнала, то пере-
ходные процессы в различных точках этой линии различны. Например, сигнал,
возникший в начале линии, успевает перезарядить распределенные емкости на-
чальной части линии, а на ее другом конце никаких изменений потенциалов еще
не происходит, поскольку скорость распространения электромагнитной волны
конечна. Сигнал, появившийся в начале кабельной линии длиной 100 м, достига-
ет приемника только через 450—600 нс.
По характеру воздействия на дискретную информацию помехи проявляются
как задержки передачи импульсов, искажения фронтов импульсов, искажения
формы передаваемых информационных сигналов, искажения уровней передава-
емых потенциалов, уменьшение амплитуд передаваемых импульсов, постоянные
смещения уровней напряжения питания, динамические нестабильности напря-
жения питания.
Помеха — внешнее или внутреннее воздействие, приводящее к искажению
информации во время ее хранения, преобразования, обработки или передачи.
• Причинами, вызывающими задержку передачи импульсов, являются ко-
нечная скорость распространения электромагнитных волн в линии связи,
искажения фронтов информационных импульсов, взаимные наводки при
передаче сигналов, внешние наводки.
• Причины искажения формы — реактивный характер электрически корот-
ких линий связи, отражения в электрически длинных линиях связи, взаим-
ные и внешние наводки.
• Причины искажения уровней передаваемых потенциалов — взаимные и
внешние наводки в сигнальных проводниках, динамические и статические
падения напряжений в цепях питания.
• Причины ослабления амплитуд передаваемых сигналов — затухание в длин-
ных линиях связи.
• Причины постоянного смещения уровней напряжения питания — конеч-
ность омического сопротивления шин «питание» и «земля».
7.2. Основные принципы применения и параметры линий связи
• Причина динамической нестабильности напряжения питания — индуктив-
ность шин «питание» и «земля» и колебательный характер переходных про-
цессов в цепях питания при импульсных нагрузках.
По источнику создания помех их разделяют на внешние, обычно это наводки,
создаваемые внешними устройствами, условиями эксплуатации (двигатели, элек-
тромеханические механизмы, передатчики электромагнитной энергии «удары»
молнии и т.п.), и помехи внутренние, обусловливаемые конкретным выполнени-
ем линий связи в рассматриваемом устройстве.
По месту проявления помехи могут быть подразделены на помехи в сигналь-
ных линиях связи и в цепях питания. Помехи в сигнальных линиях связи, в свою
очередь, подразделяют на помехи в электрически коротких и электрически длин-
ных линиях связи.
Рис. 7.6. Линия связи с большой емкостью (а), эквивалентная схема (6) и осцил-
лограммы напряжений на ее концах (в)
080 Глава 7. Принципы организации интерфейса в системах обработки информации
При использовании печатных проводников с большой плотностью, располо-
женных вблизи заземленной поверхности, и в предположении малости собствен-
ной индуктивности проводников линию связи можно рассматривать как линию с
большой погонной емкостью. Для ориентировочного определения параметров
объемного монтажа можно воспользоваться следующими значениями удельных
собственных емкостей: одиночный проводник, расположенный вплотную к пе-
чатной плате — (30—50) пФ/м, проводник в объемном жгуте с плотностью 10—40
проводников на 1 см2 поперечного сечения — (40—70) пФ/м; экранированный
провод — (100—200) пФ/м; витая пара проводников — (35—50) пФ/м; плоский ка-
бель — (0,2—33) пФ/м.
Ориентировочные значения удельных собственных и взаимных емкостей про-
водников для печатных плат: собственные емкости — (10—50) пФ/м, взаимные —
(5—60) пФ/м.
Очевидно, что задержка, вносимая линией связи, будет равна времени, за ко-
торое входное напряжение достигнет порогового уровня приемного логического
элемента (рис. 7.6).
На практике, с учетом экспоненциального нарастания выходного сигнала и
при выполнении условий RDY » Raf TV, а также UnnD « 0,5(С7 — Ю
х * вл оЫл' HUr ' х 1 U'
~ 0,69СKBR вых.
оДД ' jr/Lo ВЫХ
Отсюда следует, что в случае электрически короткой линии связи необходимо
уменьшать погонную паразитную емкость и иметь малое эквивалентное сопро-
тивление RBbIX (применение эмитгерных повторителей в схемах ЭСЛ- и ТТЛ-типа,
умощненных буферных каскадов).
Если емкость проводника относительно общей шины «земля», а также взаим-
ные индуктивность и емкость связи с другими сигнальными проводниками пре-
небрежимо малы, то данный вариант сводится к случаю линии с большой погон-
ной индуктивностью. В реальной конструкции такой случай может иметь место
при применении объемного монтажа одиночными проводниками.
Пренебрегая выходной емкостью передающего элемента и входными емкос-
тями приемных элементов, схему передачи сигнала можно представить в виде,
удобном для расчета задержки, вносимой линией связи (рис. 7.7).
Ориентировочно индуктивность линии связи можно оценить, полагая значе-
ние удельной индуктивности проводника на единицу длины равной 8—10 нГн/см.
Учитывая конечность фронта выходного сигнала передатчика и полагая, что
выходной сигнал передатчика изменяется экспоненциально, а время задержки
определяется до нарастания UBbIxj\o уровня Unop = 0,5(Ц — <70), можно вычислить
задержку сигнала:
t « 0,69£ K/Rx
где Кн — коэффициент разветвления, а величина Квхэкв = RBX/KH— эквивалентное
входное сопротивление схем нагрузок на приемном конце линии.
Отсюда следует, что для уменьшения задержек сигнала, вносимых электри-
чески короткими линиями связи, необходимо использовать логические элемен-
7.2. Основные принципы применения и параметры линий связи
ты с малым выходным и большим входным сопротивлениями. ИС типа КМОП
имеют относительно высокое выходное сопротивление (~ 500 Ом), поэтому при
их использовании необходимо применять конструктивные варианты линий свя-
зи с малым значением удельной емкости, например, объемные и печатные про-
водники, удаленные от заземленной плоскости.
а)
Рис. 7.7. Линия связи с большой погонной индуктивностью (а), эквивалентная схе-
ма (б) и осциллограммы напряжений на ее концах (в)
Для ИС ТТЛ типа, имеющих малое входное сопротивление, желательно ис-
пользовать линии связи с малой собственной индуктивностью.
Точный анализ величины импульса помехи затруднителен и может быть про-
изведен только для некоторых конкретных значений параметров эквивалентной
схемы.
Из учета особенностей элементной базы цифровых ИС следует, что для ИС
КМОП-типа доминирующей является емкостная взаимная связь (токи в сигналь-
ных линиях связи пренебрежимо малы), а для линий связи с использованием ИС
ТТЛ-типа доминирует индуктивная связь.
На практике в качестве конструктивного критерия обеспечения помехоустой-
чивости используется допустимая длина линии связи. Зависимость допустимой
амплитуды импульса помехи от ее длительности (кривая помехоустойчивости)
имеет вид, показанный на рис 7.8.
382 Глава 7. Принципы организации интерфейса в системах обработки информации
Область
допустимых
помех
Рис. 7.8. Вид кривой помехоустойчивости
Приближенно допустимая (критическая) длина линии связи может быть рас-
считана, если допустимую помеху оценивать величиной порогового заряда, кото-
рый необходимо ввести в «пассивную» линию связи, достаточного для ложного пе-
реключения логических элементов. Пороговый заряд зависит от типа линии связи,
числа нагрузок, типа логических элементов. Критическая длина линии связи умень-
шается с увеличением числа проводов в жгуте. Эмпирически установлено, что
lKP= lm/(l +lnm),
где 1КР2 — критическая длина пары проводников, т — число проводов в жгуте.
Для большого числа проводников в жгуте (т ~ 10) критическая длина линии
связи практически не изменяется из-за экранирующего действия активных про-
водников в жгуте.
Непосредственное использование системы уравнений для цифрового модели-
рования линий связи сопряжено со значительными трудностями решения систем
дифференциальных уравнений в частных производных. При выполнении линии
связи в виде несимметричной микрополосковой линии (параллельные провод-
ники двусторонней печатной платы с заземленной плоскостью на второй стороне
платы) в наихудшем случае амплитуда обратной помехи в печатных проводниках
достигает трети амплитуды сигнала в «активной» линии. Длительность обратной
помехи максимальна в начале «пассивной» линии и равна 2//v.
Поскольку в двусторонних печатных платах диэлектриком частично является
материал платы (эпоксидный стеклопластик); а частично — воздух, то в провод-
никах, лежащих на поверхности платы, наблюдается распространение сигналов
двух видов: дифференциальное и синфазное. Дифференциальное распростране-
ние сигнала — распространение сигнала между двумя проводниками. Синфазное
распространение сигнала — между проводником и земляным слоем. Поскольку
действующее значение диэлектрической постоянной у воздуха, находящегося
между двумя проводниками, меньше, чем у материала платы, дифференциальное
распространение происходит быстрее, чем синфазное.
Таким образом, импульс, проходящий по печатному проводнику, содержит две
составляющие, достигающие выходного конца «пассивной» линии в различные мо-
менты времени, и различие этих моментов пропорционально произведению длины
на разность задержки дифференциального и синфазного распространения сигналов.
7.2. Основные принципы применения и параметры линий связи
Ej и jUj — относительные величины диэлектрической и магнитной проницае-
мости материала линии (обычно = 2—8, = 1,0).
На практике реальная задержка распространения сигнала несколько больше
из-за неполного согласования, наличия потерь, и неоднородностей в линии, от-
водов от линии и т.д.
Помехоустойчивость линии связи определяется двумя основными факторами:
• взаимным влиянием линий связи;
• качеством согласования.
Полезный сигнал, формируемый передатчиком, распространяясь с конечной
скоростью по длинной линии связи, претерпевает существенные изменения, рас-
сматриваемые как помехи. Типичные воздействия электрически длинной линии
на сигнал (типичные помехи) проявляются как:
• задержка сигнала;
• затухание (ослабление) его по амплитуде;
• искажение формы, вызываемое отражениями в линии;
• взаимные помехи, наводимые в одной линии связи при передаче полезных
сигналов по другой или другим линиям связи.
7.2.4. Основы метода Бержерона расчета отражений
на концах линии связи
При анализе искажений сигналов из-за отражений в электрически длинных ли-
ниях связи может быть использован графический метод Бержерона для построе-
ния сигналов на входе и выходе линии, вдоль которой распространяется переда-
ваемый сигнал. Зная вольт-амперные характеристики нагрузок на входе и выходе
электрически длинной линии связи и характеристическое сопротивление линии,
можно, используя линии Бержерона, построенные на плоскости ток-напряже-
ние, графически получить вольтамперные условия на входе линии в моменты вре-
мени 0, 2Т0, 4Т0 и т.д. и на выходе в моменты времени То, ЗТ0, 5Г0 и т.д. Далее по
этим точкам можно построить осциллограммы тока и напряжения на входе и вы-
ходе линии при передаче сигнала вдоль линии (рис. 7.9).
Последовательность построения осциллограмм напряжений и токов на кон-
цах линии связи с использованием линии Бержерона.
1. В координатах напряжение-ток строятся: а) входная характеристика нагру-
зочного элемента или эквивалентной нагрузки в конце линии связи; б) вы-
ходные характеристики управляющего элемента при «0» и «I» на входе или
эквивалентные вольт-амперные характеристики управляющего двухполюс-
ника на входе длинной линии связи.
2. При передаче отрицательного фронта импульса из рабочей точки, соответ-
ствующей на диаграмме Бержерона точке пересечения входной вольт-ам-
перной характеристики нагрузки с выходной вольт-амперной характерис-
тикой управляющего элемента при «I», проводится линия с наклоном Z~x
до пересечения с выходной вольт-амперной характеристикой управляющего
элемента при «0» (для случая передачи отрицательного фронта импульса).
Полученная точка А() (рис. 7.9л) соответствует напряжению и току в начале
длинной линии связи в момент времени t = 0.
384 Глава 7. Принципы организации интерфейса в системах обработки информации
Рис. 7.9. Построение линий Бержерона и осциллограммы напряжений в начале UA
и в конце UB электрически длинной линии связи между элементами ТТЛ-
типа при передаче отрицательного фронта импульса; 1,2,3 — соответствен-
но выходные характеристики для «I» и «О» и входная характеристика логи-
ческого ТТЛ элемента
б) 2Т0 ЗТ0 4Т0
3. Из точки Ао проводится линия с наклоном — Zo-1 до пересечения с входной
вольт-амперной характеристикой нагрузки. Полученная точка соответ-
ствует напряжению и току на конце линии связи в момент времени То.
4. Из точки проводится линия с наклоном +Z0-1 до пересечения с выходной
вольт-амперной характеристикой управляющего элемента при «О». Вновь
построенная точка соответствует напряжению и току в начале линии связи
в момент времени 2Т0.
5. Через точку проводится линия Бержерона с наклоном — Z~x kq пересечения
с входной вольт-амперной характеристикой нагрузки в точке В3, соответству-
ющей напряжению и току на конце линии связи в момент времени 3 То.
6. Проведение линий Бержерона с наклоном +Z0-1 и — Zo-1 продолжается до
тех пор, пока переходная рабочая точка не совпадает с необходимой точно-
стью с точкой установившегося рабочего состояния, т.е. точкой пересече-
ния входной и выходной характеристики при «О».
7. Считывая токи и напряжения на концах линии связи с диаграммы Берже-
рона для моментов времени О, Го, 2Т0, ЗТ0, 4Г0 и т.д., можно построить ос-
циллограммы напряжений и токов на концах линии связи при передаче от-
рицательного фронта импульса.
8. Аналогично строятся осциллограммы токов и напряжений на концах элект-
рически длинной линии связи при передаче положительного фронта импуль-
са. В этом случае исходной рабочей точкой является точка пересечения вход-
ной характеристики нагрузки с выходной вольт-амперной характеристикой
управляющего элемента при «О», а точкой установившегося рабочего состоя-
ния — точка пересечения входной вольт-амперной характеристики нагрузки
с выходной характеристикой управляющего элемента при «I».
7.3. Коды для передачи информации по линиям связи
Обычно передача информации цифровыми сигналами осуществляется в ко-
дированном виде. Кодирование применяется для решения нескольких задач.
Здесь будут кратко рассмотрены виды кодирования, наиболее просто реализуе-
мые на аппаратном уровне. При этом часто требуется решение следующих за-
дач: обнаружение и исправление ошибок, исключение постоянной составляю-
щей в частотном спектре сигнала, повышение пропускной способности канала
связи.
Обработка и передача больших массивов информации, особенно в условиях
помех, обязательно сопровождается появлением ошибок. Для большинства ви-
дов информации появление ошибок недопустимо (системы управления, матема-
тические расчеты и т.д.). Проблема решается тем, что во многих случаях лучше
исправлять уже возникшие ошибки, чем пытаться их предотвратить.
Кодирование с защитой от ошибок позволяет снизить частоту появления оши-
бок в приемнике по сравнению с их частотой на стороне передачи. При передаче
или записи информации к цифровому сигналу добавляются избыточные биты,
которые позволяют в приемнике обнаружить и исправить ошибки.
Помехи, возникающие в процессе цифровой обработки сигналов, можно раз-
делить на два основных типа:
— одиночные ошибки (random error);
— групповые ошибки (purst error).
Коды с обнаружением ошибок. Возможность создания кода с обнаружением
ошибок основана на том, что запас символов кодовых слов на стороне переда-
чи используется не полностью. Если к кодовому слову данных, состоящему из
«к» бит, добавить контрольные биты «р», то вместо кодовых слов можно получить
= 2{п+р} слов. Из этого количества слов для передачи собственно данных исполь-
зуются только 2" комбинаций. Если на стороне приема появляется одно из недо-
пустимых слов, принадлежащих множеству 2* — 2" , где к = (п + р), это означает,
что избыточный код обнаружил ошибку. Сокращение числа ошибок проводится
одним из двух основных способов:
— коррекция ошибок. По контрольным битам полностью восстанавливается
поврежденный отсчет (error correction);
— маскирование ошибок (error concealment). Один или несколько поврежден-
ных отсчетов заменяются новыми, полученными в результате оценки со-
седних неповрежденных отсчетов.
Аналоговый сигнал на выходе цифровой информационной системы должен
быть восстановлен по набору квантованных значений в дискретные моменты вре-
мени. Процесс восстановления непрерывного сигнала по ряду его дискретных
отсчетов называется интерполяцией. В математике используется множество про-
цедур интерполяции, но только часть их может быть удобно реализована элект-
ронными методами.
Маскирование ошибок применимо при обработке оцифрованных непрерыв-
ных сигналов с ограниченным частотным спектром и может быть реализовано
несколькими способами:
386 Глава 7. Принципы организации интерфейса в системах обработки информации
— маскирование ошибок с применением блокировки: обнаруженные повреж-
денные отсчеты просто исключаются (блокируются);
— повтор предшествующего отсчета (интерполяция 0-го порядка). Повреж-
денный отсчет заменяется предшествующим неповрежденным;
— линейная интерполяция (интерполяция первого порядка); поврежденный
отсчет замещается новым, полученным путем усреднения двух отсчетов —
предшествующего и последующего;
— линейная многократная интерполяция: несколько смежных (следующих
подряд) отсчетов замещаются рассчитываемыми по предыдущим и очеред-
ным последующим неповрежденным отсчетам;
— интерполяция высшего порядка: форма сигнала имитируется приближен-
ной кривой высшего порядка.
Интерполяция нулевого порядка (одноточечная) — простейший метод интерпо-
ляции. Значение величины, отсчитываемое в некоторый момент времени, при-
нимается равным значению интерполирующей функции до следующего отсчета.
Метод имеет большую погрешность. При дискретизации одного и того же сигна-
ла в разные моменты времени будут получены и разные восстановленные сигна-
лы, хотя они являются образами одной и той же функции.
Линейная (или двухточечная) интерполяция. Осуществляется путем соединения
соседних дискретных значений прямой линией. Качество восстановления сигнала
выше, чем при нулевой интерполяции, а аппаратные затраты лишь ненамного больше.
Интерполяция низкочастотной фильтрацией. Осуществляется путем пропускания
сигнала, полученного в результате интерполяции нулевого порядка (одноточечной),
через фильтр нижних частот. Типичные скачки сигнала нулевой интерполяции сгла-
живаются фильтром нижних частот. Для исходного аналогового сигнала с ограни-
ченной полосой частот (при помощи аналогичного фильтра нижних частот) вос-
становление будет полным. Связь между используемым методом интерполяции и
характером ошибки поясняется рис. 7.10.
Ошибка Ошибка
Рис. 7.10. Применение интерполяции при восстановлении оцифрованных непре-
рывных сигналов
Ошибка
< 1 МЗР
a)
б)
в)
г)
Д)
Рис. 7.11. Способы дискретного кодирования данных
7.3.1. Методы физического кодирования
Распознавание и коррекцию искаженных данных сложно осуществить сред-
ствами физического уровня, поэтому чаще всего эту работу берут на себя прото-
колы, лежащие выше: канальный, сетевой, транспортный или прикладной. С дру-
гой стороны, распознавание ошибок на физическом уровне экономит время, так
как приемник не ждет полного помещения кадра в буфер, а отбраковывает его
сразу при распознавании ошибочных бит внутри кадра.
Требования, предъявляемые к методам кодирования, являются взаимно про-
тиворечивыми, поэтому каждый из методов цифрового кодирования обладает
своими преимуществами и своими недостатками по сравнению с другими. На
рис. 7.11 представлены наиболее распространенные коды для передачи цифро-
вой информации по каналам связи.
Потенциальный код без возвращения к нулю
На рис. 7.11а показан метод потенциального кодирования, называемый также ко-
дированием без возвращения к нулю (Non Return to Zero, NRZ). Это название
088 Глава 7. Принципы организации интерфейса в системах обработки информации
отражает то обстоятельство, что при передаче последовательности единиц сигнал
не возвращается к нулю в течение такта (в других методах кодирования возврат к
нулю в этом случае происходит). Метод NRZ прост в реализации, обладает хоро-
шей распознаваемостью ошибок (из-за двух резко отличающихся потенциалов),
но не обладает свойством самосинхронизации. При передаче длинной последо-
вательности единиц или нулей сигнал на линии не изменяется, поэтому прием-
ник лишен возможности определять по входному сигналу моменты времени, ког-
да нужно в очередной раз считывать данные. Даже при наличии высокоточного
тактового генератора приемник может ошибиться с моментом съема данных, так
как частоты двух генераторов никогда не бывают полностью идентичными. По-
этому при высоких скоростях обмена данными и длинных последовательностях
единиц или нулей небольшое рассогласование тактовых частот может привести к
ошибке в целый такт и, соответственно, считыванию некорректного значения бита.
Другим серьезным недостатком метода NRZ является наличие низкочастотной
составляющей, которая приближается к нулю при передаче длинных последова-
тельностей единиц или нулей. Из-за этого многие каналы связи, не обеспечиваю-
щие прямого гальванического соединения между приемником и источником, этот
вид кодирования не поддерживают. В результате в чистом виде код NRZ в сетях
не используется. Тем не менее, используются его различные модификации, в ко-
торых устраняют как плохую самосинхронизацию кода NRZ, так и наличие по-
стоянной составляющей. Привлекательность кода NRZ, из-за которой имеет
смысл заняться его улучшением, состоит в достаточно низкой частоте основной
гармоники/^, которая равна N/2 Гц, как это было показано в предыдущем разде-
ле. У других методов кодирования основная гармоника имеет более высокую
частоту.
Метод биполярного кодирования с альтернативной инверсией
Одной из модификаций метода NRZ является метод биполярного кодирования с
альтернативной инверсией (Bipolar Alternate Mark Inversion, AMI). В этом методе
(рис. 7.116) используются три уровня потенциала — отрицательный, нулевой и
положительный. Для кодирования логического нуля используется нулевой потен-
циал, а логическая единица кодируется либо положительным потенциалом, либо
отрицательным, при этом потенциал каждой новой единицы противоположен
потенциалу предыдущей.
Код AMI частично ликвидирует проблемы постоянной составляющей и от-
сутствия самосинхронизации, присущие коду NRZ. Это происходит при переда-
че длинных последовательностей единиц. В этих случаях сигнал на линии пред-
ставляет собой последовательность разнополярных импульсов с тем же спектром,
что и у кода NRZ, передающего чередующиеся нули и единицы, то есть без посто-
янной составляющей и с основной гармоникой N/2 Гц (где N — битовая скорость
передачи данных).
Длинные же последовательности нулей также опасны для кода AMI, как и
для кода NRZ — сигнал вырождается в постоянный потенциал нулевой амплиту-
ды. В целом, для различных комбинаций бит на линии использование кода AMI
приводит к более узкому спектру сигнала, чем для кода NRZ, а значит, и к более
высокой пропускной способности линии. Например, при передаче чередующих-
ся единиц и нулей основная гармоника/^ имеет частоту N/4 Гц. Код AMI предос-
тавляет также некоторые возможности по распознаванию ошибочных сигналов.
Так, нарушение строгого чередования полярности сигналов говорит о ложном
импульсе или исчезновении с линии корректного импульса. Сигнал с некоррект-
ной полярностью называется запрещенным сигналом (signal violation).
В коде AMI используются не два, а три уровня сигнала на линии. Дополни-
тельный уровень требует увеличение мощности передатчика примерно на 3 дБ для
обеспечения той же достоверности приема бит на линии, что является общим не-
достатком кодов с несколькими состояниями сигнала по сравнению с кодами,
которые различают только два состояния.
Потенциальный код с инверсией при единице
Этот код похож на AMI, но только с двумя уровнями сигнала. При передаче нуля
он передает потенциал, который был установлен в предыдущем такте, то есть не
меняет его, а при передаче единицы потенциал инвертируется на противополож-
ный. Этот код называется потенциальным кодом с инверсией при единице (Non
Return to Zero with ones Inverted, NRZD. Этот код удобен в тех случаях, когда ис-
пользование третьего уровня сигнала весьма нежелательно, например, в оптичес-
ких кабелях, где устойчиво распознаются два состояния сигнала — свет и темнота.
Для улучшения потенциальных кодов, подобных AMI и NRZI, используются два
метода.
Первый метод основан на добавлении в исходный код избыточных бит, со-
держащих логические единицы. Очевидно, что в этом случае длинные последова-
тельности нулей прерываются и код становится самосинхронизирующимся для
любых передаваемых данных. Исчезает также постоянная составляющая, а зна-
чит, еще более сужается спектр сигнала. Но этот метод снижает полезную пропус-
кную способность линии, так как избыточные единицы пользовательской инфор-
мации не несут.
Другой метод основан на предварительном «перемешивании» исходной ин-
формации таким образом, чтобы вероятность появления единиц и нулей на ли-
нии становилась близкой. Устройства, или блоки, выполняющие такую опера-
цию, называются скрэмблерами (scramble — свалка, беспорядочная сборка). При
скрэмблировании используется определенный алгоритм, поэтому приемник, по-
лучив «перемешанные» двоичные данные, передает их на дескрэмблер, который
восстанавливает исходную последовательность бит. Избыточные биты при скрэмб-
лировании по линии не передаются. Оба метода относятся к логическому, а не фи-
зическому кодированию, так как форму сигналов на линии они не определяют.
Биполярный импульсный код
Кроме потенциальных кодов в сетях используются и импульсные коды, когда дан-
ные представлены полным импульсом или же его частью — фронтом. Наиболее про-
стым случаем такого подхода является биполярный импульсный код, в котором
единица представлена импульсом одной полярности, а ноль — другой (рис. 7.11в).
Каждый импульс длится половину такта. Такой код обладает самосинхронизиру-
Глава 7. Принципы организации интерфейса в системах обработки информации
ющими свойствами, но постоянная составляющая может присутствовать, напри-
мер, при передаче длинной последовательности единиц или нулей. Кроме того,
спектр у него шире, чем у потенциальных кодов. Так, при передаче всех нулей или
единиц частота основной гармоники кода будет равна N Гц, что в два раза выше
основной гармоники кода NRZ и в четыре раза выше основной гармоники кода
AMI при передаче чередующихся единиц и нулей. Из-за слишком широкого спек-
тра биполярный импульсный код используется редко.
Манчестерский код
В локальных сетях до недавнего времени самым распространенным методом ко-
дирования был так называемый манчестерский код (рис. 7.11г). Он применяется
в технологиях Ethernet и Token Ring.
В манчестерском коде для кодирования единиц и нулей используется перепад
потенциала, то есть фронт импульса. При манчестерском кодировании каждый
такт делится на две части. Информация кодируется перепадами потенциала, про-
исходящими в середине каждого такта. Единица кодируется перепадом от высо-
кого уровня сигнала к низкому, а ноль — обратным перепадом. В начале каждого
такта может происходить служебный перепад сигнала, если последний подать на
один вход схемы логической равнозначности, на второй вход которой подан син-
хросигнал в виде меандра с периодом, равным периоду кода БВН, и синфазный с
ним (рис. 7.12).
Так как сигнал изменяется, по крайней мере, один раз за такт передачи одно-
го бита данных, то манчестерский код обладает хорошими самосинхронизирую-
щими свойствами. Полоса пропускания манчестерского кода уже, чем у бипо-
лярного импульсного. У него также нет постоянной составляющей, а основная
гармоника в худшем случае (при передаче последовательности единиц или нулей)
имеет частоту N Гц, а в лучшем (при передаче чередующихся единиц и нулей) она
равна N/2 Гц, как и у кодов AMI или NRZ. В среднем ширина полосы Манчестер-
ского кода в полтора раза уже, чем у биполярного импульсного кода, а основная
гармоника колеблется вблизи значения 3/4N. Манчестерский код имеет еще одно
преимущество перед биполярным импульсным кодом. В последнем для передачи
данных используются три уровня сигнала, а в манчестерском — два.
Потенциальный код 2B1Q
На рис. 7. lid показан потенциальный код с четырьмя уровнями сигнала для ко-
дирования данных. Название этого кода 2B1Q отражает его суть — каждые два
бита (2В) передаются за один такт сигналом, имеющим четыре состояния (1Q).
Паре бит 00 соответствует потенциал —2,5 В, паре бит 01 соответствует потенциал
—0,833 В, паре 11 — потенциал +0,833 В, а паре 10 — потенциал +2,5 В. При этом
способе кодирования требуются дополнительные меры по борьбе с длинными по-
следовательностями одинаковых пар бит, так как при этом сигнал превращается в
постоянную составляющую. При случайном чередовании бит спектр сигнала в
два раза уже, чем у кода NRZ, так как при той же битовой скорости длительность
такта увеличивается в два раза. Таким образом, с помощью кода 2B1Q можно по
одной и той же линии передавать данные в два раза быстрее, чем с помощью кода
AMI или NRZI. Однако для его реализации мощность передатчика должна быть
выше, чтобы четыре уровня четко различались приемником на фоне помех.
Логическое кодирование
Логическое кодирование используется для улучшения потенциальных кодов типа
AMI, NRZI или 2Q1B. Логическое кодирование должно заменять длинные после-
довательности бит, приводящие к постоянному потенциалу, вкраплениями единиц.
Ранее отмечалось, что для логического кодирования характерны два метода — из-
быточные коды и скрэмблирование.
Избыточные коды
Избыточные коды основаны на разбиении исходной последовательности бит на
порции, которые часто называют символами. Затем каждый исходный символ
заменяется на новый, который имеет большее количество бит, чем исходный.
Например, логический код 4В/5В, используемый в технологиях FDDI и Fast
Ethernet, заменяет исходные символы длиной в 4 бита на символы длиной в 5 бит.
Так как результирующие символы содержат избыточные биты, то общее количе-
ство битовых комбинаций в них больше, чем в исходных. Так, в коде 4В/5В ре-
зультирующие символы могут содержать 32 битовых комбинации, в то время как
исходные символы — только 16. Поэтому в результирующем коде можно отобрать
16 таких комбинаций, которые не содержат большого количества нулей, а осталь-
ные считать запрещенными кодами (code violation). Кроме устранения постоян-
ной составляющей и придания коду свойства самосинхронизации, избыточные
коды позволяют приемнику распознавать искаженные биты. Если приемник при-
нимает запрещенный код, значит, на линии произошло искажение сигнала. Код
4В/5В затем передается по линии с помощью физического кодирования по одно-
му из методов потенциального кодирования, чувствительному только к длинным
092 Глава 7. Принципы организации интерфейса в системах обработки информации
последовательностям нулей. Символы кода 4В/5В длиной 5 бит гарантируют, что
при любом их сочетании на линии не могут встретиться более трех нулей подряд.
Имеются также коды и с тремя состояниями сигнала, например, в коде 8В/6Т
для кодирования 8 бит исходной информации используется код из 6 сигналов,
каждый из которых имеет три состояния. Избыточность кода 8В/6Т выше, чем
кода 4В/5В, так как на 256 исходных кодов приходится З6 = 729 результирующих
символов.
Использование таблицы перекодировки аппаратно является очень простой
операцией, поэтому этот подход не усложняет сетевые адаптеры и интерфейсные
блоки коммутаторов и маршрутизаторов.
Для обеспечения заданной пропускной способности линии передатчик, исполь-
зующий избыточный код, должен работать с повышенной тактовой частотой. Так,
для передачи кодов 4В/5В со скоростью 100 Мб/с передатчик должен работать с
тактовой частотой 125 МГц. При этом спектр сигнала на линии расширяется по срав-
нению со случаем, когда по линии передается чистый, не избыточный код. Тем не
менее, спектр избыточного потенциального кода оказывается уже спектра манчес-
терского кода, что оправдывает дополнительный этап логического кодирования, а
также работу приемника и передатчика на повышенной тактовой частоте.
7.3.2. Коды исправления одиночных и пакетных ошибок
Одна из простейших, но эффективных процедур исправления ошибок разработа-
на Р. Хеммингом в 1948 г. (фирма Bell Telephone Laboratories) и широко использу-
ется для защиты данных. Суть метода наиболее наглядно иллюстрируется с помо-
щью диаграмм Венна. Пусть необходимо защитить слово длиной 4 бита, напри-
мер 1110. Четыре бита информации хранятся в четырех областях, образованных
пересечением трех окружностей (рис. 7.1 За). Затем записываются три бита четно-
сти (рис. 7.136), записываемые по правилу: полное число единиц в каждой окруж-
ности должно быть четным. Ошибка устранимого типа (только в одном бите из
четырех) обнаруживается при проверке битов четностей (рис. 7.13в). В данном
примере видно, что нарушение произошло в области пересечения окружностей А
и С, но за пределами окружности В (рис. 7.13г), т.е. применение кода Хемминга
позволяет локализовать сбойный бит, следовательно, исправить его.
В коде Хемминга для защиты четырехразрядного слова от одиночных ошибок
требуется применение семиразрядного кодового слова. Поэтому этот код называют
(7,4). Таким же двухпозиционным цифровым обозначением, состоящим из длины
кодового и защищаемого слова, называют другие типы кодов защиты от ошибок.
Если в одном защищаемом слове возникают две и более ошибок, то код Хем-
минга не позволяет их исправить. Действительно, при возникновении двух оши-
бок код Хемминга определит эту ситуацию как появление одной ошибки, и по-
пытка исправить ее приведет к появлению дополнительной ошибки. Этот эффект
может быть устранен введением дополнительного бита четности, расположенно-
го за пределами пересекающихся окружностей (код Хемминга 8,4). Эта мера не
позволяет исправить двойные ошибки, но дает возможность правильно интер-
претировать ситуацию и блокировать введение новых ошибок.
7,3. Коды для передачи информации по линиям связи
Рис. 7.13. Формирование кода Хемминга и исправление ошибок
Используется много других разновидностей кодов защиты от ошибок (16,11),
(32,26), (64, 57). Их трудно представить в виде диаграмм Венна, но они достаточ-
но просто реализуются аппаратным методом. Защита информации кодом Хем-
минга отличается высоким быстродействием.
Необходимо учитывать, что увеличение разрядности передаваемой или обра-
батываемой «защищенной» информации означает некоторое увеличение частоты
появления ошибок при той же вероятности их возникновения.
Применение корректирующих кодов Хемминга позволяет увеличить среднее
время до возникновения сбоев примерно в 103 раз.
Обычно появление ошибок носит случайный характер. Однако реальные про-
цессы редко можно отнести к совершенно случайным. Довольно часто, даже в
случае шумов, возникают ошибки, которые в течение некоторого интервала вре-
мени действуют непрерывно. Ошибки такого вида называются пакетом ошибок.
Обычные методы исправления ошибок (контроль четности, код Хэмминга,
циклический избыточный код и др.) малоэффективны при коррекции пакета
ошибок. Для обнаружения и исправления нескольких ошибок, следующих под-
ряд, необходимо увеличивать отношение числа контрольных битов к информа-
ционным. При использовании метода чередования можно избежать чрезмерного
увеличения избыточности кода с исправлением ошибок. Метод заключается в
следующем:
Информационный блок предварительно запоминается. Затем подряд посыла-
ются, например, все первые биты слов запомненного блока, затем все вторые и т.д.
Тогда даже при наличии пакета ошибок, имеющего длину Ь, длина пакета, прихо-
дящаяся на чередованный сигнал, будет равна b/т (где т — число слов в информа-
ционном блоке). Таким образом, в методе чередования можно использовать неболь-
шое число контрольных битов. Метод чередования, иллюстрированный на рис. 7.14,
называется также методом расслоения. Этот способ часто используется при записи
информации на магнитные диски и лазерные CD-диски.
Разряды Разряды и т.д.
d0 всех с/1 всех
слов слов
блока блока
Ао"Am-i А0-Ат_(
Расслоение данных
Пакет
ошибок
(Ь бит)
Пакет ошибок до и после расслоения
Рис. 7.14. Исправление пакета ошибок методом расслоения
Автоматическое исправление коротких ошибок длиной не более b/т удобно про-
изводить, используя код Хемминга. Применение для обнаружения и исправления
ошибок кодов Хемминга и метода чередования возможно простыми аппаратными
средствами, что обеспечивает высокое быстродействие этих методов. Отметим, что
реализация метода чередования требует применения ИС оперативных запоминаю-
щих устройств, и, несмотря на высокую пропускную способность канала связи, ин-
формация на выходе канала связи при использовании метода расслоения появляется
с ощутимой задержкой, определяемой длительностью цикла обращения к памяти.
7.3.3. Эффективное кодирование передаваемых сообщений
В ряде важных случаев спектры реальных сообщений, таких как речь, телевизи-
онные изображения или данные телеметрических измерений, не являются рав-
номерными; т.е. между отсчетами передаваемых сообщений имеются статисти-
ческие, в частности, корреляционные связи. Передача взаимно-коррелирован-
ных отсчетов является неэффективной, так как канал будет загружен наряду с
полезной, также избыточной, известной на приемном конце информацией. Оче-
видно, что устранение этой избыточности создает условия для передачи большего
количества информации. При сильных корреляционных связях значение прини-
маемого информационного сигнала может быть предсказано по одному предыду-
щему отсчету.
Эффективное кодирование реализуется применением неравномерного кода.
При этом более короткие кодовые комбинации используются для передачи более
вероятных символов, более длинные — для передачи менее вероятных символов.
Эффективный код должен обладать следующими основными свойствами:
— на передачу одного символа должно затрачиваться минимальное число ну-
лей и единиц двоичной кодовой последовательности;
— код должен обеспечивать однозначное декодирование, т.е. по принятой
кодовой последовательности восстанавливать переданный символ. Для
обеспечения однозначности декодирования эффективный код должен удов-
летворять следующему требованию: никакое более короткое слово (после-
довательность) эффективного кода не должно являться началом другого
более длинного слова.
При дифференциальной импульсно-кодовой модуляции (ДИКМ) по каналу
связи передаются не значения отсчетов сообщения, а разность между отсчетами.
Наличие корреляционных взаимосвязей позволяет повысить эффективность си-
стем передачи информации.
Рассмотрим один из распространенных способов эффективной передачи не-
прерывных сообщений — способ передачи с предсказанием (рис. 7.15).
Рис. 7.15. Структурная схема системы связи с ДИКМ: 1,3 — предсказатели; 2 — ли-
ния связи
Последовательность коррелированных отсчетов исходного сигнала подают на
один из входов вычитающего устройства, а на его другой вход поступает сигнал
предсказания, сформированный из предыдущих отсчетов. Полученный таким
образом сигнал ошибки предсказания поступает в тракт передачи. Поскольку в
сигнале ошибки как раз и содержатся новые сведения, представляющие разность
между истинным и предсказанным значением, то такой способ передачи называ-
ется передачей с предсказанием. Предсказатель должен являться идеальной ли-
396 Глава 7. Принципы организации интерфейса в системах обработки информации
нией задержки, которая задерживает без искажений выборки сообщения на вре-
мя At. На приемном конце устанавливается точно такой же предсказатель, а вме-
сто вычитающего устройства включается сумматор. Поскольку предсказатель при-
емника оперирует теми же предыдущими отсчетами, предсказанное им значение
нового отсчета будет таким же, как и на передатчике. Добавив к нему принятое
значение ошибки предсказания, можно восстановить истинный отсчет.
Диаграммы на рис. 7.16 поясняют работу схемы при отсутствии помех в ли-
нии связи.
Рис. 7.16. Временные диаграммы работы канала связи с ДИКМ
В настоящее время известно большое число вариантов технического осуще-
ствления кодирования с предсказанием. Основное их различие сводится к разли-
чию операций формирования сигнала ошибки: в одних системах сигнал ошибки
формируется в аналоговой форме, а затем кодируется, в других — вначале кодиру-
ется исходный аналоговый сигнал, а затем формируется сигнал ошибки. При этом
существенно, что методы кодирования с предсказанием достаточно просто реа-
лизуются как на аппаратном, так и на программном уровнях.
Корреляция между отсчетами возрастает по мере сокращения интервала меж-
ду ними. Поэтому при большой частоте дискретизации число уровней квантова-
ния сигнала ошибки можно уменьшить до двух и перейти к одноразрядным сис-
темам. Такой способ кодирования называют дельта-модуляцией (ДМ).
7.3. Коды для передачи информации по линиям связи
Рис. 7.17. Структурная схема системы связи с 8-модуляцией: 1 — квантователь; 2,4 —
интеграторы; 3 — линия связи; 5 — фильтр нижних частот
Дельта-модуляция (ДМ) отличается от ДИКМ тем, что по линии передается
только знак сигнала ошибки.
В передатчике (рис. 7.17) квантованный сигнал ошибки подается на интегра-
тор, на выходе которого вычисляется сумма всех предыдущих квантованных сиг-
налов ошибки.
Ьпр кв — 0 = £КВ (0 ~ /О0 •
/=0 z=0
В вычитающем устройстве входной первичный сигнал b(k) (сообщение) срав-
нивается с выходным напряжением интегратора. Если b(k) > b(k — 1), квантователь
формирует значение у(к) =1, в противном случае у(к) = — 1. Полученные символы
/передаются по тракту связи. Операцию декодирования сигнала ДМ на прием-
ной стороне выполняет сумматор (интегратор), такой же, как и на передающей
стороне, на выходе которого (при отсутствии ложных импульсов) получается сту-
пенчатое напряжение.
Разнополярные импульсы с выхода линии суммируются в интеграторе при-
емника. Каждый импульс у = 1 увеличивает, а каждый импульс у = — 1 уменьшает
ступенчатую функцию на один шаг квантования, т.е. при ДМ соседние значения
ступенчатой функции различаются обязательно на один шаг квантования. Сту-
пенчатое напряжение на его выходе сглаживается ФНЧ. После его сглаживания с
помощью ФНЧ получим функцию, достаточно близкую к функции сообщения
(рис. 7.18). По существу сигнал на выходе дельта-модулятора содержит лишь све-
дения о полярности (знаке) сигнала ошибки. На приемной стороне интегратор
прибавляет или вычитает величину шага дискретизации, обеспечивая, таким об-
разом, уменьшение погрешности между исходными значениями отсчетов и вос-
становленными значениями. Отсчеты передаваемого сообщения сравниваются с
предсказанным квантованным отсчетом, полученным в результате суммирования
всех предыдущих квантованных сигналов ошибки.
Существенным преимуществом систем передачи с ДМ является сравнитель-
ная простота кодирующих и декодирующих устройств. Кроме того, шум ложных
импульсов при ДМ меньше, чем при ИКМ (при той же вероятности ошибки в
канале), поскольку при ДМ каждая ошибка изменяет уровень сигнала только на
±2Д. По сравнению с ИКМ и ДИКМ сигналы ДМ имеют значительно более вы-
сокую частоту следования отсчетов. Однако на каждый отсчет при ДМ передается
один импульс, а при ИКМ — несколько, в зависимости от числа уровней. При
Глава 7. Принципы организации интерфейса в системах обработки информации
одинаковой верности передачи частота следования импульсов при ИКМ и ДМ
также примерно одинакова. Поэтому обе эти системы занимают приблизительно
одинаковую полосу частот.
Рис. 7.18. Графики, поясняющие принцип формирования сигналов дельта-модуляции
В помехоустойчивых системах модуляции, таких как ЧМ, ФМ, ВИМ, отношение
мощности сообщения к мощности шума на выходе растет пропорционально квадра-
ту ширины спектра сигнала (если мощность сигнала выше пороговой). В системе с
ИКМ имеет место значительно более быстрый, экспоненциальный рост этого отно-
шения. Ширина спектра пропорциональна числу п символов в кодовой комбина-
ции, тогда как мощность шума квантования уменьшается почти пропорционально
2п. Другими словами, пропорционально ширине спектра растет выигрыш системы
по соотношению сигнал/шум, выраженный в децибелах. Такой же характер зависи-
мости верности от ширины спектра должен быть в идеальной системе модуляции,
так что в этом отношении ИКМ ведет себя как идеальная система. Более подробный
анализ приводит к выводу, что при одинаковой ширине спектра выигрыш в ИКМ
приблизительно на 8 дБ меньше, чем в теоретически идеальной системе. В настоя-
щее время не существует систем модуляции, более близких к идеальной, если спектр
передаваемого сообщения равномерный. Поэтому система с ИКМ широко исполь-
зуется в тех случаях, когда высокую достоверность необходимо обеспечить с мини-
мальной затратой мощности передатчика, например, спутниковых системах.
В последние годы успешно разрабатываются многочисленные разновидности
ДИКМ и ДМ, в частности адаптивные системы, в которых для уменьшения шу-
мов квантования используют переменный шаг квантования в зависимости от те-
кущих статистических характеристик передаваемого сообщения.
В качестве примера на рис. 7.19 приводится структурная схема кодера адап-
тивной ДМ.
7.3. Коды для передачи информации по линиям связи
Рис. 7.19. Структурная схема кодера адаптивной ДМ
Рис. 7.20. Изменение шага квантования при адаптивной ДМ (б)
Характерной особенностью является наличие в цепи обратной связи решающего
устройства, управляющего величиной шага квантования. Если знак приращений
остается неизменным в течение трех-четырех интервалов дискретизации, то это
означает наличие перегрузки. Решающее устройство удваивает амплитуду импуль-
сов, поступающих на вход интегратора 1. Если и в этом случае знак приращения
(сигнала ошибки) не изменится, то размер шага снова удваивается и т.д. При из-
менении знака приращения размер шага квантования уменьшается. Таким обра-
зом, в состав устройства управления размером шага квантования должны входить
анализатор плотности единиц и импульсный усилитель с управляемым коэффи-
циентом усиления. На выходе интегратора 2 при изменении коэффициента уси-
Глава 7. Принципы организации интерфейса в системах обработки информации
ления в зависимости от плотности единиц будет формироваться ступенчатое
напряжение с адаптивно изменяющимся шагом квантования (рис. 7.20).
Литература к главе 7
1. Хвощ С.Т., Варлинский Н.Н., Попов Е.А. Микропроцессоры и микроЭВМ в сис-
темах автоматического управления: Справочник. — Л.: Машиностроение, 1987. —
640 с.
2. Белоус А.И., Блинков О.Е., Силин А.В. Биполярные микросхемы для интерфей-
сов систем автоматического управления. — Л.: Машиностроение, 1990. — 272 с.
3. Белоус А.И., Пономарь В.Н., Силин А.В. Схемотехника биполярных микросхем для
высокоскоростных систем обработки информации. — Минск: Полифакг, 1998. —
162 с.
4. Хвощ С.Т., Смолов В.Б., Белоус А.И. Инжекционные микропроцессоры в управле-
нии промышленным оборудованием: Справочник. — Л.: Машиностроение, 1985. —
260 с.
5. Лапин А.А. Интерфейсы. Выбор и реализация. — М.: Техносфера, 2005. — 168 с.
6. Белоус А.И., Емельянов В.А., Сякерский В.С. Проектирование интегральных мик-
росхем с пониженным энергопотреблением. — Минск: Интегралполиграф, 2005. —
320 с.
7. Емельянов В.А. Быстродействующие КМОП БИС. — Минск: Полифакт, 1998. —
325 с.
8. Белоус А.И., Яржембицкий В.Б. Схемотехника цифровых микросхем для систем об-
работки и передачи информации: Учебное пособие. — Минск: Технопринт, 2001. —
116 с.
9. Белоус А.И., Подрубный О.В., Журба В.Н. Микропроцессорный комплект циф-
ровой обработки сигналов 1815: Справочник. — М.: Радио и связь, 1995. — 320 с.
ГЛАВА 8
ИНТЕРФЕЙСНЫЕ БИС
8.1. Классификация БИС
8.1.1. Классификация интерфейсных БИС
Магистрально-модульная организация современных вычислительных и управля-
ющих устройств основана на унификации и стандартизации системы информа-
ционных, адресных и управляющих магистралей, процессора, шин памяти и уст-
ройств ввода-вывода.
Широко применяемое в таких системах мультиплексирование магистралей it
тип обеспечивается благодаря использованию линий связи со стандартными уров-
нями передаваемых электрических сигналов, стандартных временных и фазовых
диаграмм. Развитие микропроцессорных БИС вызвало к жизни появление ново-
го класса микросхем — интерфейсных микросхем. Различают следующие основ-
ные типы интерфейсных микросхем:
• передатчики или шинные формирователи (ШФ) и приемники (ПС) сиг-
налов;
• магистральные приемопередатчики (МПП), объединяющие в себе функ-
ции приемников и передатчиков;
• коммутаторы магистралей (КМ);
• устройства обмена информацией (УОИ);
• многоцелевые буферные регистры (МБР);
• программируемые каналы ввода-вывода (ПКВВ);
• системные контроллеры (СК).
Кроме перечисленных существуют и другие микросхемы (контроллеры запо-
минающих устройств, селекторы адреса и др.), которые можно отнести к рассмат-
риваемому классу интерфейсных схем микропроцессорных комплектов.
МПП представляют собой наиболее распространенный тип интерфейсных
микросхем. Основным назначением МПП является усиление электрических сиг-
налов, передаваемых по ЛС, согласование уровней и реализация функции вре-
менной и логической буферизации данных. В его состав, как правило, входит одна
мощная двунаправленная магистраль, предназначенная для реализации общеси-
стемного интерфейса; несколько маломощных (внутрипроцессорных) магистра-
лей; коммутатор, реализующий требуемый граф пересылок между магистралями
МПП; схема управления, реализованная на регистре микрокоманд и дешифрато-
ре; набор буферных регистров данных; схема паритетного контроля, определяю-
щая значение разрядов контроля четности с учетом значения входного бита.
КМ представляют собой микросхемы, ориентированные обычно на коммута-
цию большого числа внутрипроцессорных магистралей; при этом они могут вы-
402 Глава 8. Интерфейсные БИС
поднять также некоторые операции логико-арифметической обработки переда-
ваемых данных и временного хранения данных.
ШФ и ПС, как правило, не выполняют логических операций; они предназна-
чены только для ретрансляции двунаправленных сигналов, формирования необ-
ходимых уровней электрических сигналов при передаче данных по линиям связи
между различными блоками вычислительных и управляющих систем, при этом
различают однонаправленные и двунаправленные ШФ.
УОИ представляют собой класс интерфейсных микросхем, которые наряду с
операциями пересылок выполняют и простые логические действия над передава-
емой информацией — счет числа данных, выделение максимума и т.д.
МБР предназначены для временного хранения передаваемой информации.
Обычно МБР имеют одну входную, одну или несколько выходных магистралей
небольшой мощности и несколько внутренних регистров.
ПКВВ предназначены для подключения различных устройств к магистралям,
имеющим стандартный набор управляющих сигналов (протокол обмена).
Существование ПКВВ обусловлено тем, что большинство программируемых
микропроцессорных комплектов характеризуется наличием унифицированной
системы команд и ориентацией на определенные стандартные шины.
СК ориентированы на выполнение таких специфических функций, как обра-
ботка приоритетов прерываний, счет событий, управление прямым доступом к
памяти системы и др.
8.1.2. Классификация схемотехнических элементов БИС
Все многообразие схемотехнических элементов цифровых БИС можно снести к
следующим основным классам: базовые логические элементы, элементы памяти,
входные и выходные согласующие элементы, специальные элементы.
Базовые логические элементы
Базовые логические элементы (ЛЭ) предназначены для:
• логического преобразования информации, представленной в двоичном или
ином коде;
• формирования потенциальных (токовых) выходных уровней сигналов с
электрическими характеристиками, соответствующими кодируемой инфор-
мации.
По способу передачи информации логические элементы можно разделить на
три большие группы: асинхронные или статические, синхронные или динами-
ческие и полисинхронные ЛЭ. В асинхронных ЛЭ — время формирования выход-
ного сигнала определяется собственным временем задержки, в динамических —
квантуется в определенные моменты времени, устанавливаемые тактовой частотой
устройств, в полисинхронных — зависит от последовательности синхронизирую-
щих сигналов. Для реализации функциональных блоков цифровых БИС обычно
используют маломощные базовые ЛЭ, имеющие невысокую нагрузочную способ-
ность, содержащие небольшое количество компонентов (транзисторов, диодов,
резисторов) и занимающих на кристалле возможно меньшую площадь.
Элементы памяти
Элементы памяти (ЭП) предназначены для запоминания и временного хранения
информации. В зависимости от способа хранения информации ЭП могут быть
статическими или динамическими. Основой статического ЭП является бистабиль-
ная ячейка, образованная перекрестным объединением инвертирующих логичес-
ких элементов; динамические ЭП состоят из компонента, накапливающего заряд,
и компонентов, управляющих процессами его заряда/разряда. Большой класс ЭП
образуют триггеры — электронные схемы, имеющие два устойчивых состояния,
которые устанавливаются при подаче соответствующей комбинации сигналов на
управляющие входы и сохраняются в течение заданного времени после оконча-
ния действия этих сигналов. Наибольшее распространение в цифровых БИС по-
лучили триггеры типа: RS, D, J. В зависимости от типа элементов запоминания,
используемых в триггерах, они разделяются на статические и динамические и
статико-динамические. Если состояние триггера изменяется по поступлении син-
хронизирующего сигнала, такой триггер относят к синхронным. Триггеры, синх-
ронизируемые уровнем, могут изменять свое состояние в течение длительности
синхроимпульса по поступлении информационных сигналов, в течение паузы их
состояние не меняется при любых изменениях входных информационных сигналов.
Триггеры такого типа иногда называют «защелкой» (Latch). Триггеры, синхрони-
зируемые фронтом, изменяют свое состояние при поступлении на вход соответ-
ствующего фронта синхроимпульса, при статических уровнях синхроимпульса
состояние триггера сохраняется независимо от входных информационных сигна-
лов. В асинхронных триггерах переключение происходит при поступлении на уп-
равляющие входы соответствующей комбинации управляющих сигналов.
Входные элементы согласования БИС
Входные элементы согласования (ЭС) БИС предназначены для:
• защиты внутренних цепей БИС от внешних электрических нагрузок,
• формирования внутренних для микросхем логических уровней;
• согласования уровней внешних сигналов, подаваемых на входы БИС, с внут-
ренними;
• усиления входных сигналов;
• повышения чувствительности, быстродействия и помехоустойчивости БИС.
В зависимости от назначения входных ЭС различают:
• входные ЭС со стандартными уровнями (например, ТТЛ с ТТЛ, КМОП с
КМОП);
• входные элементы преобразования уровней (поскольку существуют прин-
ципиально различающиеся системы уровней сигналов: ТТЛ, КМОП, ЭСЛ);
• входные элементы усиления сигналов, обеспечивающие управление боль-
шим числом нагрузок в БИС;
• входные элементы повышенной помехозащищенности (триггеры Шмита
и др.);
• входные элементы с фиксацией и хранением входной информации, содер-
жащие элементы памяти.
404 Глава 8. Интерфейсные БИС
Схемы защиты, предназначенные для ограничения электростатических заря-
дов на входах БИС и создания цепей для утечки статзаряда, могут присутствовать
во всех вышеперечисленных типах входных элементов согласования.
Выходные элементы согласования БИС
Выходные ЭС БИС предназначены для:
• формирования внешних логических уровней напряжения (тока);
• защиты внутренних цепей БИС от внешних электрических перегрузок и
помех;
• усиления внутренних сигналов БИС;
• формирования необходимых длительностей фронтов выходных сигналов.
В зависимости от назначения выходные ЭС распределяются на:
• выходные элементы усиления сигналов, формирующие выходные уровни
аналогичные внутренним, и усиливающие их, например: ТТЛ-ТТЛ, КМОП-
КМОП и т.д.;
• выходные элементы с преобразованием внутренних уровней, например:
ТТЛ-КМОП, КМОП-ЭСЛ и Т.Д.;
• выходные элементы с защитой от перегрузок при замыкании выхода на об-
щую шину или шину питания.
Схемы защиты, предназначенные для ограничения электростатических на-
пряжений и зарядов на выходах БИС и создания цепей утечки для статзарядов,
могут присутствовать во всех перечисленных типах элементов согласования.
Двунаправленные элементы согласования БИС
В цифровых БИС существуют ограничения на максимальное количество выво-
дов корпуса, поэтому на практике часто используются двунаправленные ЭС, вы-
полняющие функцию как приема сигналов в БИС, так и выдачи сигналов из БИС.
В таких элементах могут использоваться любой из перечисленных типов входных
ЭС. Однако в качестве выходных схем в таких элементах могут быть использова-
ны выходные элементы, которые допускают отключение от нагрузки перевод вы-
хода в высокоимпедансное состояние. К таким схемам относят в первую очередь
выходные элементы с тремя состояниями, а также выходные элементы, содержащие
один выходной транзистор — понижающий или повышающий: с «открытым» кол-
лектором (стоком N-МОП транзистора), «открытым» эмиттером (стоком Р-МОП
транзистора).
Специальные внутренние элементы
К специальным внутренним элементам цифровых БИС обычно относят элемен-
ты, не несущие логической нагрузки и выполняющие в БИС некоторые специ-
альные функции. К таким элементам относятся: внутренние буферные схемы для
управления большой емкостью нагрузки, схемы обнаружения подачи и отключе-
ния питания, схемы фиксации уровня на шинах, схемы установки логических
элементов памяти в определенное состояние, схемы защиты от перегрузок и лож-
ного срабатывания при включении питания и др.
8.1. Классификация БИС
8.1.3. Система основных параметров цифровых БИС
При проектировании любой микропроцессорной системы, равно как и при про-
ектировании и анализе цифровых БИС, знание системы основных параметров и
характеристик БИС является необходимым условием успешного решения зада-
чи. Различают три труппы параметров цифровых БИС: функциональные, элект-
рические и динамические.
Функциональные параметры цифровых БИС
Основным функциональным параметром цифровых БИС является функциональ-
ная мощность К, измеряемая количеством операций, выполняемых в единицу
времени (например, MIPS — миллион инструкций в секунду). В зависимости от
типа операций различают несколько значений функциональной мощности.
• в формате операций регистр — регистр KRR,
• в формате операций регистр — память Кш;
• в формате операций умножения Кмр^
• в формате смешанных операций Кшх.
Из других функциональных параметров используют:
• разрядность слова адреса пА — число разрядов в адресном слове;
• разрядность слова данных nD — число разрядов в слове данных;
• разрядность слова команды nNS — число разрядов в слове команды (микро-
команды);
• число команд (микрокоманд) QNS — общее число команд (микрокоманд),
реализуемое БИС.
Электрические параметры цифровых БИС
Электрические параметры цифровых БИС имеют размерность напряжения, тока
и мощности и определяют основные технические характеристики микропроцес-
сорных систем.
Известно, что если принимать во внимание при проектировании таких сис-
тем только функциональные возможности БИС, то такие системы, как правило,
будут неработоспособными.
Кратко рассмотрим основные электрические параметры МП БИС, разделив
их на три группы в зависимости от размерности параметров.
Параметры, имеющие размерность напряжения
Пороговые напряжения высокого уровня UTH — наименьшее значение напряже-
ния высокого уровня на входе БИС, при котором происходит сохранение одного
устойчивого состояния БИС.
Пороговое напряжение низкого уровня UTL — наибольшее значение напряже-
ния низкого уровня на входе БИС, при котором происходит сохранение одного
устойчивого состояния БИС.
Входное напряжение высокого уровня UJH — значение напряжения высокого
уровня на входе БИС, обеспечивающее требуемый запас помехозащищенности.
Входное напряжение низкого уровня UIL — значение напряжения низкого уров-
ня на входе БИС, обеспечивающее требуемой запас помехозащищенности.
Глава 8. Интерфейсные БИС
Выходное напряжение высокого уровня U0H.
Выходное напряжение низкого уровня Uor
Помехоустойчивость при входном высоком уровне напряжения AUT~— абсо-
лютное значение разности между входным напряжением высокого уровня и вход-
ным пороговым напряжением высокого уровня БИС.
Помехоустойчивость при входном низком уровне напряжения AUT+ — абсо-
лютное значение разности между входным напряжением низкого уровня и вход-
ным пороговым напряжением низкого уровня БИС.
Напряжение источника питания Ucc — значение напряжения источника пи-
тания, обеспечивающего работу БИС в заданном режиме.
Численные значения параметров устанавливаются для каждого конкретного
типа БИС, имеющего общность схемотехнических и технологических решений
(ТТЛШ, И2Л и т.д.).
Параметры, имеющие размерность тока
Ток инжектора IG (для И2Л БИС) — значение тока в цепи вывода питания, необхо-
димое для работы БИС в заданном режиме.
Статический ток потребления 1СС0 — значение тока, потребляемого БИС от
источника питания в статическом режиме.
Динамический ток потребления ICCF — ток потребления БИС в режиме пере-
ключения на заданной рабочей частоте.
Ток потребления БИС при низком (1СС1) или высоком (JCCH) уровне выходного
напряжения.
Входной ток низкого уровня IIL — значение входного тока при напряжении UIL
низкого уровня на входе БИС.
Входной ток высокого уровня 11Н — значение входного тока при напряжении
высокого уровня UIH на входе БИС.
Выходной ток высокого уровня 10Н — значение выходного тока при напряже-
нии высокого уровня U0H на выходе БИС.
Выходной ток низкого уровня I0L — значение выходного тока при напряже-
нии низкого уровня U0L на выходе БИС.
Выходной ток в состоянии «выключено» Ioz — выходной ток БИС с тремя со-
стояниями выхода при выключенном состоянии выхода.
Направление протекания (втекающий или вытекающий из схемы) и числен-
ные значения токов определяются схемотехническими решениями входных и
выходных каскадов. Параметры, имеющие размерность мощности.
Статическая потребляемая мощность Рссо — значение мощности, потребляе-
мой БИС от источника питания в статическом режиме.
Динамическая потребляемая мощность PCCF — значение мощности, потребля-
емой БИС в динамическом режиме.
Динамическая потребляемая мощность PCCF имеет важное значение в первую
очередь при расчете энергетических характеристик микропроцессорных систем
на основе КМОП БИС (БиКМОП), для которых существует однозначная зависи-
мость величины мощности от значения частоты переключения БИС.
8.1. Классификация БИС
Для биполярных МП БИС при невысоких частотах величина мощности PCCF
практически не зависит от частоты переключения F, для них обычно PCCF ~ РС(Г
однако на высокой частоте значение PCCF может значительно превышать Рсо.
Кроме мощности, потребляемой собственно БИС от источника питания, в боль-
шинстве случаев при проектировании микропроцессорных систем необходимо при-
нимать во внимание и мощность, рассеиваемую на входных и выходных цепях БИС
к выводам. Это цепи нагрузки (выходные), синхронизации и управления (входные)
и т.д. Добавка мощности (так называемая мощность потерь) может оказаться весь-
ма существенной, поскольку она определяется суммой произведений токов на па-
дения напряжений по входным и выходным цепям многовыводных современных
БИС (количество выводов МП БИС может достигать от 124 до 252).
Иногда для оценки энергетических характеристик МП-систем используется
понятие коэффициента полезного действия используемого источника питания,
определяемого как т] = (PCCO/UC^ICC.
Динамические параметры цифровых БИС
Важнейшей характеристикой любой МП БИС является временная диаграмма (ВД)
ее работы, определяющая развернутую во времени последовательность подачи на
БИС управляющих воздействий информационных, синхронизирующих и вспо-
могательных сигналов, последовательность считывания из БИС результатов об-
работки. На ВД приводится вид этих сигналов, указываются допустимые времен-
ные соотношения между ними, допустимые длительности и т.д. Рассмотрим ос-
новные из динамических параметров, наиболее часто используемых при анализе
работы БИС.
Период следования тактовых сигналов Тс — интервал времени между началом
или окончанием каждого следующего непрерывно друг за другом тактового им-
пульса синхронизации.
Время задержки импульса t — интервал времени между фронтами входного и
выходного импульсных сигналов БИС, измеренный на заданном уровне напря-
жения или тока.
Время задержки переключения из высокого уровня в низкий tPHL — интервал
времени между фронтами входного и выходного импульсных сигналов, замерен-
ный на уровне порогового напряжения UIL, нагрузки выхода БИС.
Время задержки переключения из низкого уровня в высокий tpLH — интервал
времени между фронтами входного и выходного импульсных сигналов, замерен-
ный на уровне порогового напряжения UIH, нагрузки выхода БИС.
Иногда для расчета используют параметр — среднее время задержки переклю-
чения:
_ ^РНЬ tpLH
2
Время включения (длительность фронта) tHL — интервал времени, в течение
которого напряжение на заданном выходе БИС переходит от высокого уровня к
низкому, измеренный на уровнях 0,1 и 0,9 или на заданных значениях напряжения.
(Г408 Глава 8. Интерфейсные БИС
Время включения (длительность среза) tLH — интервал времени, в течение
которого напряжение на заданном выходе БИС переходит от низкого уровня к
высокому, измеренный на уровнях 0,1 и 0,9, или на заданных значениях напря-
жения.
Время предустановки сигнала tsu — интервал времени между началом двух за-
данных входных сигналов на разных входах БИС.
Время удерживания сигнала tH — интервал времени между окончанием двух
заданных входных сигналов на разных входах БИС. Иногда это время называют
временем удержания сигнала.
Время выборки tcs — интервал времени между подачей на вход соответствую-
щего сигнала выборки БИС и получением на выходах БИС информационных
сигналов.
Время хранения информации tSG — интервал времени, в течение которого БИС
в заданном режиме эксплуатации сохраняет информацию.
Время восстановления — интервал времени между окончанием заданного
сигнала на выводе БИС и началом заданного сигнала следующего цикла.
Длительность сигнала низкого уровня tL — интервал времени от момента пе-
рехода сигнала по заданному выводу БИС из состояния высокого уровня в состо-
яние низкого уровня до момента его перехода из состояния низкого уровня в со-
стояние высокого уровня, измеренный на заданном уровне напряжения.
Длительность сигнала высокого уровня tH — интервал времени от момента пе-
рехода сигнала по заданному выводу БИС из состояния низкого уровня в состоя-
ние высокого уровня до момента его перехода из состояния высокого уровня в
состояние низкого уровня, измеренный на заданном уровне напряжения.
Время цикла tCY — длительность периода сигнала на одном из управляющих
входов, в течение которого БИС выполняет одну из функций.
Частота следования импульсов тактовых сигналов fc — величина, обратная
периоду Тс следования тактовых сигналов синхронизации.
Большинство из приведенных динамических параметров связанны между со-
бой простыми выражениями (например: Тс = tL + /я) и широко используются при
анализе временных диаграмм работы БИС.
Кроме рассмотренных основных электрических, динамических и энергети-
ческих параметров при анализе работы БИС необходимо использовать и целый
ряд других характеристик. Это надежностные и эксплуатационные характеристи-
ки, степень устойчивости МП БИС к воздействию факторов проникающей ради-
ации и электростатическому потенциалу и ряд других. Особо следует отметить
важность влияния режимов и условий эксплуатации на параметры БИС, опреде-
ляемого обычно в форме параметрических зависимостей экспериментальным
путем для каждого типа БИС и вводимых в техническую документацию (техни-
ческие условия) на БИС в качестве справочных зависимостей. Это температур-
ные зависимости всех параметров (электрических и динамических) в диапазоне
рабочих температур и других воздействий окружающей среды, зависимость этих
параметров от напряжения (тока) питании, а также от уровней входных и выход-
ных воздействий (напряжений и токов).
R6
Рис. 8.1. Эквивалентные схемы входных каскадов и эпюры временных сигналов
интерфейсных микросхем (а—г)
a)
б)
Глава 8. Интерфейсные БИС
8.1.4. Основные параметры интерфейсных микросхем
В целом интерфейсные микросхемы характеризуются системой параметров,
изложенной в разд. 8.1.3. Однако, в отличие от обычных цифровых БИС, ин-
терфейсные БИС имеют в своем составе ряд выводов (входов, выходов, дву-
направленных выводов), которые нагружаются (либо управляются) линией
связи. Вследствие специфических характеристик линии связи ряд электрических
параметров интерфейсных БИС является определяющим для обеспечении ра-
ботоспособности цифрового устройства. Целесообразно электрические пара-
метры интерфейсных микросхем разделить на 2 группы: входные и выходные
параметры.
Входные параметры
1. Помехозащищенность по входам A U~, A UT+, определяющая достоверность
принимаемой информации входом микросхемы приемника. Учитывая, что
стандартные ТТЛ входы имеют невысокие запасы помехоустойчивости
(рис. 8.1а), для повышения помехозащищенности линий связи на входах
приемника используют входные ЭС с «гистерезисной» характеристикой
(рис. 8.1в) либо входные ЭС с дифференциальными входами.
2. Входные токи низкого IIL и высокого уровня IHL, определяющие входное
сопротивление микросхемы приемника. Учитывая, что современные ин-
тегральные БИС имеют невысокие входные токи (~ 10—100 мкА), т.е. име-
ют высокое входное сопротивление, в большинстве случаев не согласуются
с линиями связи и требуют дополнительных согласующих резисторов.
3. Напряжение блокировки входных защитных диодов UD. Входные диоды,
аноды которых соединены с землей, а катоды — с входами микросхемы, пред-
назначены для ограничения амплитуды отрицательных помех на входах
микросхем, образующихся при отражениях сигналов в ЛС (рис. 8.2).
Эффективным методом защиты входов ИС является использование транзис-
торных структур (рис. 8.3 и рис. 8.4).
Рис. 8.2. Диодная схема защиты входного каскада от перенапряжения
8.1. Классификация БИС
Рис. 8.3. Транзисторные схемы защиты входов ИС
Рис. 8.4. Входная характеристика интерфейсных схем с защитой
В схеме на рис. 8.Зя при появлении электрической перегрузки через резистор
R протекает ток, достаточный для создания падения напряжения для открывания
защитного транзистора и шунтирования входа ИС. В схеме на рис. 8.36 при дос-
тижении предельного уровня перегрузки происходит лавинный пробой, что так-
же приводит к ограничению напряжения на входе ИС. Транзисторные схемы обес-
печивают защиту входов ИС при перенапряжениях величиной до 3 кВ (серия ИС
54/74ALS «Texas Instruments»).
Выходные параметры интерфейсных микросхем имеют наиболее важное зна-
чение для наиболее широко используемых в интерфейсах биполярных микросхем.
Существуют 4 основных типа выходных каскадов: выход с открытым коллекто-
ром (ОК), выход с общим эмиттером (ОЭ), активный выход (АВ) и выход с тремя
устойчивыми состояниями (ТРС). Их конкретная схемотехническая реализация
различна для различных типов микросхем. На рис. 8.5 представлены эквивалент-
ные схемы и форма выходного сигнала для биполярных микросхем с активным
выходом, с ТРС, с ОК и с ОЭ (соответственно рис. 8.5а, б, в, г).
Глава 8. Интерфейсные БИС
U, —
а)
б)
Рис. 8.5. Эквивалентные схемы и форма выходного сигнала биполярных микро-
схем (а—г)
Для построения выходных каскадов интерфейсных схем практически не ис-
пользуется каскад с активным выходом, так как он не позволяет организовать «про-
водное» объединение выходов. Каскады с открытым коллектором или эмиттером
являются простейшими согласующими каскадами.
При подключении интерфейсных схем к линиям связи (при включении пита-
ния) на выходе схемы, находящемся в одном из логических состояний, могут воз-
никнуть наведенные кратковременные импульсы напряжения противоположной
фазы (это может привести к перегрузке выходного каскада: сбою или отказу ИС),
поэтому выходные каскады интерфейсных ИС содержат узлы защиты выходных
каскадов от перегрузок.
Основные электрические параметры выходных каскадов интерфейсных схем:
1. Выходной ток I0L логического нуля. Определяется при выходном напряже-
нии U0L логического нуля, максимальное численное значение которого со-
ответствует уровню логического нуля. Численное значение этого парамет-
ра характеризует нагрузочную способность интерфейсной микросхемы и
определяет количество управляемых микросхем, подключаемых к выходу
интерфейсной микросхемы.
2. Ток короткого замыкания Ics. Характеризует величину выходного тока мик-
росхемы в случае, если его выход соединить с общей шиной (заземление,
экран). При этом микросхема не должна выходить из строя. Наличие защи-
ты по выходу от короткого замыкания обычно указывают в технических
условиях на микросхему.
3. Выходное напряжение логической единицы U0H. Характеризует минималь-
ное значение выходного напряжения, значение которого соответствует ло-
гической единице. Эта характеристика справедлива для схемы с активным
выходом.
Динамические параметры выходных каскадов интерфейсных микросхем опре-
деляют длительность переходных процессов при передаче данных по линиям интер-
фейса. Если не учитывать физического характера нагрузки и конкретных техничес-
ких решений интерфейсных линий связи, рассматривая только их емкостную состав-
ляющую С/р можно оценить длительности времени включения и выключения вы-
ходных каскадов, иначе говоря, длительность фронтов передаваемых сигналов в ЛС.
Так, для схемы ОК времена включения tHL и выключения tLH могут быть опре-
делены из выражений:
t р Ucc Uql .
lHL ~ r >
1OL
Чн — СН*к ехР 1
UОН UpL
Ucr
для схемы каскада о активным выходом (АВ):
t _с ион-ис
lHL ~^Н т
*OL
OL .
414 Глава 8, Интерфейсные БИС
t Up Uqh
lLH ~ ''Н у
*РН
Для схемы ТРС при работе в режиме переключения с уровня логической еди-
ницы на уровень «О» численные значения tHL, tLH могут быть оценены по выраже-
ниям, аналогичным вышеприведенным для схемы с активным выходом.
Для ИС с тремя устойчивыми состояниями характерно наличие дополнитель-
ных характеристик, например, время перехода из активного состояния («1» и «О») в
выключенное, время перехода из третьего (выключенного) состояния в активное.
При переходе схемы ТРС из третьего состояния «отключено» в состояние ло-
гического нуля или единицы времена включения tHL и выключения tLH могут быть
определены из выражений:
t _с Uz-Upl
lZL ~^Н у
1PL
t _ С UpH UpL
lZH ~ у
*РН
где Uz — величина напряжения выхода ТРС в выключенном состоянии (Uz = 1,5 В
при отсутствии подключенных нагрузок).
Для выхода с ОЭ
t =с и°н
lLH ^Н
^a^pl
1рн
^HL ~ Сн&А еХР
UPH UpL
Uph ~ Ra^pl
где Ra — сопротивление в цепи эмиттера, номинал которого определяется в пер-
вом приближении как UOff = 2,8 В.
Следует отметить, что каскад с активным выходом (рис. 8.5а) на практике для
организации интерфейса используют только в тех редких случаях, когда не требу-
ется «проводное» объединение выходов нескольких микросхем на магистрали, так
как в этом случае возникает цепь сквозного тока большой амплитуды, что может
привести к разрушению металлизации выходных транзисторов микросхемы.
8.2. Организация линий связи
8.2.1. Организация линий связи с помощью свитой пары
При передаче цифровой информации по длинным линиям в условиях различного
рода помех широко используются специальные передающие и приемные микро-
схемы, ориентированные для работы на линии связи, организованные в виде сви-
тых пар (иногда используют термин «витые пары»). В основу ЛС, построенных на
8.2. Организация линий связи
свитых парах, положен тот факт, что наведенные в каждом из двух проводников
свитой пары помехи имеют одинаковые полярность и амплитуду. В этом случае в
начале двухпроводной линии включают микросхему передатчика, имеющую не
один, а два выхода — прямой и инвертированный. Иначе такие микросхемы называ-
ют схемами с парафазным выходом. На принимающем конце линии располагают
микросхему приемника, которая имеет 2 входа и внутренний дифференциалъкый
входной каскад, срабатывающий от разности входных сигналов. Следовательно, пре-
мник выделяет только разностный сигнал, что обеспечивает существенное ослаб-
ление помех.
Схема работает следующим образом. При появлении на входе передатчика сиг-
нала, подлежащего пересылке в линию связи, на одном (прямом) выходе через вре-
мя задержки передатчика появится сигнал, полярность которого совпадает с по-
лярностью входного сигнала. На втором (инвертированном) выхода передатчика
появляется сигнал с инвертированной по отношению ко входному амплитудой.
Параметры выходных каскадов схемы передатчика выбираются таким образом, что-
бы временное рассогласование между этими сигналами было минимальным.
Приемник преобразует входной дифференциальный сигнал, последующий с
ЛС, в выходной сигнал с уровнем, достаточным для управления стандартными
цифровыми микросхемами. Для повышения помехозащищенности такой ЛС на
практике используется стробирование схемы приемника, что обеспечивает не-
чувствительность приемника к помехам, действующим в промежутках времени
между процессами передачи информации.
В состав входных каскадов микросхем приемников обычно включают нагру-
зочный резистор, который выполняет функции согласования линии и исключает
эффекты отражений сигналов от конца ЛС.
Подобные линии связи широко используются при организации последова-
тельных каналов передачи информации в вычислительных системах.
8.2.2. Обеспечение электрического согласования
интерфейсных микросхем
При организации вычислительной или управляющей системы на основе микро-
процессорных схем часто приходится обеспечивать взаимное согласование мик-
росхем, относящихся к различным типам логики. Так, часть устройств может быть
реализована на микросхемах ТТЛ или ЭСЛ типа, а другая часть — на микросхемах
КМДП. Естественно, что эти микросхемы могут иметь различные входные и вы-
ходные характеристики, рассчитаны на различные значения рабочих токов и на-
пряжений, включая различия в нагрузочной способности.
Обычно устройства, к которым предъявляются повышенные требования по
быстродействию, реализуются на основе ЭСЛ или ТТЛШ микросхем, в случае
ограничений на величину потребляемой мощности применяются КМДП микро-
схемы. При этом, в силу того что ЭСЛ схемы характеризуются нестандартными
(отличными от общепринятых ТТЛ уровней) рабочими значениями входных то-
ков и напряжений, возникает задача согласования между собой микросхем раз-
личных типов, подключаемых к линии связи проектируемого интерфейса.
Одним из важнейших преимуществ линий связи на основе ЭСЛ микросхем
кроме высокой скорости передачи информации является высокая помехоустой-
чивость ЛС. Действительно, хотя по абсолютной величине запас поме-
хоустойчивости ЭСЛ схем имеет сравнительно невысокое численное значение,
для рассматриваемого класса схем амплитуда помех по шинам питания незна-
чительна и намного меньше, чем, например, у микросхем типа ТТЛ. На практи-
ке все выходы ЭСЛ микросхемы передатчика нагружаются на отдельный источ-
ник питания Ur при этом величина тока, потребляемого от источника питания
Ur будет постоянна для случаев передачи как уровня логического нуля, так и
уровня единицы. Для повышения надежности передачи информации по ЛС в
цепь источника питания UEE рекомендуется включать развязывающие конден-
саторы.
Для каждого случая выхода передающей ЭСЛ схемы в цепи источника пита-
ния UT будет наблюдаться некоторое изменение тока питания, определяемое про-
стым выражением
где AUA = 0,8 В — величина логического перепада.
Если для случая маломощных ТТЛШ микросхем при Zo = 100 Ом, А/г =
= 50...80 мА, то для ЭСЛ микросхемы этот ток составляет величину не более 8 мА.
Конечно, вследствие высокой скорости изменения величины этого тока если
не обеспечено хорошее заземление системы, ток А/г протекая через индуктивное
сопротивление системы заземления, может вызвать в цепи питания Ucc всплески
напряжения, которые арифметически вычитаются из запаса помехоустойчивос-
ти. Этот факт подчеркивает важность задачи обеспечения цепи заземления ин-
терфейса ЭСЛ-ЭСЛ.
Наличие наносекундных длительностей фронтов нарастания и спада переда-
ваемых по ЛС сигналов создает опасность повышения чувствительности к пере-
крестным помехам между сигнальными проводниками из-за емкостной и индук-
тивной связи между ними. Этому в некоторой степени противодействует фактор
низкой величины логического перепада сигналов, передаваемых по ЛС.
В отличие от всех прочих элементных баз интерфейса, проектирование ЛС на
основе ЭСЛ микросхем требует наиболее тщательного учета электрических и гео-
метрических характеристик проводящих линий, более точного расчета величин
токов, протекающих по проводникам ЛС.
Представляет интерес рассмотрение в качестве примера возможности и ха-
рактеристики нового класса интерфейсных микросхем — интерфейсных микро-
процессорных БИС, отличающихся более широкими логическими возможностя-
ми. Наряду с традиционными функциями электрического и временного согласо-
вания эти микросхемы берут на себя выполнение и довольно большого круга ло-
гико-арифметических действий, разгружая тем самым вычислительные мощности
процессорных БИС вычислительных систем.
8.3. Исполнение цифровых БИС
8.3.1. Конструктивно-схемотехническое исполнение цифровых БИС
Конструктивно-технологическая реализация цифровых БИС во многом опре-
деляет их основные технические параметры — быстродействие, потребляемую
мощность, устойчивость к внешним дестабилизирующим факторам. Различают
следующие основные типы конструктивно-технологического исполнения БИС:
биполярные БИС, БИС на основе МОП-транзисторов и БИС на основе комби-
нированной биполярно-комплиментарной (БиКМОП) технологии. Внутри каж-
дого типа существует несколько конструктивно-схемотехнических разновидно-
стей МП БИС. Кратко рассмотрим основные отличительные черты МП БИС
каждого типа.
Наиболее обширный круг МП БИС реализован на основе МОП-транзисторов.
Так, реализованные на основе P-МОП транзисторов БИС обладают самой низкой
стоимостью, однако отличаются невысокими быстродействием и нагрузочной спо-
собностью, не сопрягаются непосредственно со стандартными ТТЛ-микросхема-
ми. Основная область применения — бытовая радиоаппаратура, кино-, фототехни-
ка, микрокалькуляторы.
Цифровые БИС на основа N-МОП транзисторов характеризуются высокими
степенью интеграции и быстродействием, однако обладают низкой нагрузочной
способностью при сравнительно высокой потребляемой мощности, хотя могут
непосредственно сопрягаться с ТТЛ-микросхемами. Основные области приме-
нения — микроконтроллеры, микроЭВМ, вычислительные и управляющие ком-
плексы. Типовые представители отечественных цифровых БИС этого типа 580,
КР581, КР1801, КР1809, К1810,К-1811, К 1814 и др.
Цифровые БИС на основе комплиментарных МОП-транзисторов (КМОП)
обладают высоким быстродействием, очень низкой потребляемой мощностью и
высокой помехоустойчивостью, при этом непосредственно сопрягаются со стан-
дартными ТТЛ-микросхемами. Область применения очень широка — от порта-
тивных вычислительных и управляющих устройств, персональных компьютеров
до микропроцессорных устройств бытовой техники. Типовые представители —
К587, К588, КБ1004, К1806, К1843 и т.д.
Биполярные БИС отличаются от МОП БИС более высокими быстродействи-
ем, потребляемой мощностью и нагрузочной способностью, а также повышен-
ной устойчивостью к дестабилизирующим факторам — температуре, излучениям
проникающей радиации и др.
Цифровые БИС на основе ЭСЛ-технологии (эмиттерно-связанная логика)
отличаются сверхвысоким быстродействием, однако обладают и высокой потреб-
ляемой мощностью, требуют специальных внешних схем для сопряжения БИС
других типов. Основная область применения — процессоры сверхбыстродейству-
ющих вычислительных устройств. Типовые представители — К1500, К1800, К1838.
Цифровые БИС на основе интегральной инжекционной логики (И2Л) харак-
теризуются самой высокой среди биполярных БИС степенью интеграции, низ-
кой потребляемой мощностью и высоким быстродействием, легко сопрягаются с
Глава 8. Интерфейсные БИС
другими типами БИС. Используются в быстродействующих «интеллектуальных»
контроллерах, системах цифровой обработки информации, в быстродействующих
вычислительных системах. Типовые представители К583, К584, К1808, К1815.
Цифровые БИС на основе технологии транзисторно-транзисторной логики с
диодами Шотки (ТТЛШ) обладают более низким по сравнению с ЭСЛ БИС быс-
тродействием, однако при этом рассеивают меньшую мощность, обеспечивая
высокие характеристики нагрузочной способности, помехоустойчивости и высо-
кую устойчивость к влиянию температуры и факторов проникающей радиации.
Основные области применения — вычислительные и управляющие устройства
военной техники, транспорт, бортовые вычислительные комплексы. Типовые
представители - К589, КР1802, К1804, К1822, К1832.
БиКМОП БИС воплотили в себе лучшие черты как биполярных (высокие
быстродействие и нагрузочная способность), так и КМОП БИС (низкая потреб-
ляемая мощность и высокая помехоустойчивость). Основная область примене-
ния — сложнофункциональные вычислительные устройства, персональные ком-
пьютеры, «интеллектуальные» контроллеры и др.
8.3.2. Элементная база интерфейсных схем
При выборе элементной базы необходимо учитывать несколько основных факто-
ров: быстродействие, мощность рассеяния, помехоустойчивость, нагрузочную
способность, величины логических уровней. Величины этих параметров не явля-
ются независимыми; они связаны между собой через определенные физические
характеристики, конструктивные и технологические особенности ИС. В совре-
менной элементной базе интерфейсных схем наиболее широко используются ИС
типа ТТЛ, ТТЛШ, ЭСЛ, И2С с обрамлением ТТЛШ. КМОП ИС, имеющие хоро-
шие электрические характеристики для применения в функциональных блоках
обработки информации, в интерфейсных схемах используются реже.
Рис. 8.6. Переходные процессы в биполярных и КМОП ИС
8.3. Исполнение цифровых БИС 419
КМОП ИС имеют очень малую статическую потребляемую мощность (< Ю-8 Вт),
высокую помехоустойчивость, слабую зависимость работоспособности и основ-
ных параметров от напряжения питания и температуры.
К недостаткам КМОП ИС при их применении в интерфейсных схемах следу-
ет отнести зависимость потребляемой мощности от частоты
РДИН = Сн^1 ПИТ?
Передаточная характеристика КМОП многовходового элемента зависит от
числа входов, на которые подан сигнал. Это связано с тем, что логическая функ-
ция в КМОП ИС реализуется параллельно-последовательным включением МОП
транзисторов, число которых равно числу входов. Разное число включенных вы-
ходных транзисторов формирует и различные выходные характеристики. Так как
параметры р- и п-канальных транзисторов не идентичны, то из этого следует еще
один вывод: быстродействие логических КМОП элементов «И-НЕ» выше, чем
«ИЛИ-НЕ»; и их использование более предпочтительно.
В биполярных ИС меньший перепад логического сигнала приводит к более
быстрому переключению ИС между логическими уровнями. Повышенный логи-
ческий перепад КМОП ИС обуславливает большее время перезарядки емкости
нагрузки той же величины.
Увеличение быстродействия ИС может быть достигнуто увеличением тока
перезарядки паразитных емкостей. В биполярных схемах выходные токи бипо-
лярных транзисторов зависят от входного напряжения ИБЭ по экспоненциальному
закону, а в КМОП ИС зависимость 1вых&т квадратичный, т.е. менее рез-
кий характер. Это приводит к более пологим фронтам переключения КМОП ИС
при той же емкости нагрузки (рис. 8.6).
Исходя из комплекса требований к интерфейсным схемам оптимальным на-
бором параметров обладают биполярные ТТЛШ ИС и КМОП ИС с обрамлением
ТТЛШ (БиКМОП ИС). Совмещение биполярных и КМОП-элементов обеспечи-
вает снижение потребляемой мощности, увеличение быстродействия и нагрузоч-
ной способности и делает БиКМОП элементную базу перспективной для исполь-
зования в широком классе интерфейсных ИС.
8.3.3. Применение интерфейсных схем с отключаемым выходом
Применение интерфейсных ИС с отключаемым выходом (выходы типа ТРС, ОК,
открытый сток) позволяет наиболее простым способом организовать асинхрон-
ный режим обмена и самосинхронизацию устройств с различным быстродей-
ствием.
Приборная двунаправленная двухпроводная асинхронная шина I2C (Inter
Integrated Circuit — между интегральными схемами) разработана для соединения
функциональных узлов внутри одного прибора без гальванической развязки
(рис. 8.7). Шина 12С обеспечивает обмен каждого с каждым, с автоматической
синхронизацией и выравниваем скоростей обмена по самому медленному устрой-
ству, участвующему в обмене (рис. 8.8, 8.9). Для реализации шины требуется всего
два провода: линия синхронизации — SCL; линия данных — SDA.
420 Глава 8. Интерфейсные БИС
Рис. 8.7. Электрическое подключение абонентов к шине
Рис. 8.8. Временные диаграммы шины 12С
SCL1
Устройство читает SCL и ждет
Медленный SCL 2 затягивает SCL
SCL2 ------------ -------------------------------
Общий SCL (выравнивание длительности по SCL 2)
Общий SCL
Рис. 8.9. Взаимосинхронизация по шине 12С
Активный уровень сигнала — низкий. Все устройства образуют на этих лини-
ях схему «монтажного И».
Выравнивание длительности общего сигнала SCL по самому медленному уст-
ройству (самосинхронизация) возможно благодаря применению схем-передатчи-
ков с тремя логическими состояниями.
Сн<2пФ
Рис. 8.10. Схема подключения ИС приемопередатчиков в шине FUTUREBUS
В высокопроизводительных системах обработки информации обычные ТТЛ
ИС не справляются с высокоскоростным обменом из-за больших помех при быс-
трых переходных процессах. Поэтому, например, в шине FUTUREBUS использу-
ются магистральные приемопередатчики с открытым коллектором и диодами
Шотки, имеющие максимальную паразитную емкость (приемника и передатчи-
ка) не более 5 пФ, которая слабо зависит от тока (обусловлено свойствами диода
Шотки). Логические уровни соответствуют ТТЛ. Концы линий подключаются к
дополнительному источнику напряжения +3,4 В через RH = 123 Ом (подтягива-
ние уровня логической «1»). Формируемая длительность фронта на линиях шины
не превышает 10 нс (рис. 8.10).
8.4. Типовые интерфейсные ИС
Для обслуживания систем обмена информацией с широкими функциональными
возможностями разработан ряд типов ИС, использующихся как составные части
интерфейса.
8.4.1. Шинные формирователи (шинные драйверы)
Предназначены для усиления сигналов по мощности, увеличения нагрузочной
способности, отключения источника данных от шин, когда этот источник не уча-
ствует в обмене данными. Шинные формирователи включаются между источни-
ком/приемником данных и шиной магистрали. Двунаправленные ШФ в зависи-
мости от управляющего сигнала позволяют передавать сигналы в обоих направ-
лениях (передавать сигналы в шину или принимать их с шины) (рис. 8.11). ШФ
могут иметь прямые или инверсные выходы.
Так как выходы А и В предназначены для связи с разными шинами (внут-
ренней шиной и внешней шиной магистрали интерфейса), то они имеют раз-
личную нагрузочную способность (обычно для А и В направлений нагрузочная
способность отличается в 2—3 раза). Временные параметры для разных направ-
лений передачи обеспечиваются для различных максимальных допустимых ем-
костей нагрузки.
Рис. 8.11. Типовая структура ШФ, временные диаграммы, таблица управления
8.4.2. Порты ввода-вывода
По классификации интерфейсных схем относятся к многоцелевым буферным
регистрам. Основной функцией портов является временная буферизация данных,
т.е. реализация функции временного хранения данных. По структуре порты отли-
чаются от шинных формирователей наличием регистров (рис. 8.12).
Рис. 8.12. Структура порта КР580ИР82 (Intel 8282) и временные диаграммы
8.4. Типовые интерфейсные ИС
Управляющий сигнал строба STB разрешает прием данных от входной шины
Aq—в регистр. Сигнал ОТГ низким уровнем разрешает работу буферных венти-
лей, высоким уровнем переводит их выходы в состояние «выключено».
По направлению передачи данных различают порты ввода и порты вывода.
Обе функции может выполнять один порт ввода-вывода, который осуществляет
режимы асинхронной записи и чтения как со стороны магистрали, так и со сто-
роны внешнего устройства.
ИС порта К589ИР12 (Intel 8212) изготовлена по технологии ТТЛШ, по элект-
рическим характеристикам совместима с N-МОП микропроцессорными схема-
ми. ИС содержит 8-разрядный регистр на D-триггерах и управляемые буферные
вентили с тремя состояниями, триггер запроса прерывания. ИС однонаправлен-
ного порта управляется сигналами строба, сброса, выбора кристалла, выбора ре-
жима.
8.4.3. Программируемый интерфейс (адаптер)
КР 580 ВВ55 Intel 8255 содержит управляющий регистр и три 8-разрядных порта
ввода-вывода (А, В и С). Причем порт С фактически состоит из двух отдельных
портов (рис. 8.13).
Операция ввода (чтения)
Операция вывода (записи)
- из порта А на шину данных
- из порта В на ШД
- из порта С на ТПД
- с шины данных на порт А
- с ШД в порт В
- с ШД в порт С
- с шины данных на линию управления
Рис. 8.13. Структура программируемого адаптера
Глава 8, Интерфейсные БИС
Управляющий регистр доступен для записи, но не для чтения. Имеется три
возможных режима работы:
• ввод-вывод общего типа;
• стробирующий ввод-вывод;
• двусторонняя шина данных.
Порт А может работать в любом из этих режимов, порт В — в первых двух,
порт С — только в режиме ввода-вывода общего типа и только совместно с регис-
трами портов А и В, если они работают в том же режиме. Допускаются любые
комбинации совместимых режимов, например, использование А во втором ре-
жиме и одновременно В и С нижний — в первом.
В режиме ввода-вывода общего типа каждый порт: два 8-разрядных А и В и
два 4-разрядных С — можно запрограммировать на работу в качестве входного
или выходного порта. В этом режиме возможно задание 16 различных конфигу-
раций ввода-вывода.
Режим пробируемого ввода-вывода предоставляет системе два 8-разрядных
порта А и В. Два 4-разрядных порта С используются как линии квитирования (т.е.
для обмера управляющими сигналами между источником и приемником). В этом
режиме порт С не используется для обмена данными. Информация в регистры
портов А и В записывается по сигналу строба STB. В режиме двусторонней пере-
дачи данных порт А используется как 8-разрядный двунаправленный канал пере-
дачи данных, а линии С3—С7 порта С используются для передачи управляющих
сигналов.
8.4.4. ИС для организации последовательных каналов
Эта группа ИС включает формирователи трансформаторной линии, приемные
усилители-ограничители, устройства обнаружения ошибки.
ИС формирователя трансформаторной линии К588ВА2 предназначена для со-
пряжения адаптера мультиплексного канала с трансформатором гальванической
развязки. Для формирования биполярного сигнала используются аналоговые кас-
кады, построенные по дифференциальной схеме, на вторые входы которых пода-
ются внутренние опорные напряжения (+0,35 и —0,35 В). Наличие выводов бло-
кировки передатчика и приемника позволяет организовать резервирование сиг-
налов передачи информации или блокировать работу отдельных абонентов. Уров-
ни выходных сигналов согласованы со стандартом ТТЛ. Работает в режиме
передачи или приема информации (рис. 8.14).
ИС приемника KS88BA3 построена на основе дифференциального усилителя
со 100%-ной обратной связью по напряжению и диодной схемой ограничения.
Позволяет принимать сигналы с размахом от +1 до +42 В с усилением их по мощ-
ности и ограничением на уровне +1,5 В. Времена задержки включения и выклю-
чения не более 50 нс.
Совместное использование ИС К588ВА2 и К588ВАЗ с встречным включени-
ем позволяет строить ретрансляторы с восстановлением уровней сигналов и кру-
тизны фронтов, что позволяет сформировать канал связи с длиной, превышаю-
щей допустимую (рис. 8.15).
8.4. Типовые интерфейсные ИС
Рис. 8.14. Схема подключения ИС К588ВА2 и ВАЗ к линии
Рис. 8.15. Схема ретранслятора
8.4.5. Интерфейсные БИС серии К583
Успехи микроэлектроники и схемотехники цифровых интерфейсных БИС позво-
лили реализовать в одном кристалле БИС не только функции, присущие интер-
фейсным БИС, но и микропроцессорных БИС. Наряду с традиционными функ-
циями электрического и временного согласования эти микросхемы берут на себя
выполнение и довольно большого круга логико-арифметических действий, по-
вышая тем самым вычислительные мощности вычислительных систем.
В качестве такого примера рассмотрим типовых представителей интерфейс-
ных БИС серии К583: магистральный приемопередатчик с памятью К583ВА1,
универсальный 8-разрядный коммутатор магистралей K583BA3, выполняющие
обмен данными, логико-арифметическую обработку информации в современных
вычислительных устройствах и применяемые для сопряжения блоков вычисли-
тельных устройств с внешними устройствами. Они характеризуются широтой
выполняемых функций, высоким быстродействием, большой нагрузочной спо-
собностью и низким уровнем рассеиваемой мощности.
(Г426 Глава 8. Интерфейсные БИС
Микросхема К583ВА1 — магистральный приемопередатчик (МПП) с памя-
тью — предназначена для обмена информацией между двумя типовыми магистра-
лями и мощной магистралью. Применяется в качестве мультиплексора, коммута-
тора, буферного регистра, усилителя мощности, устройства по проверке и фор-
мированию контрольных кодов передаваемой информации.
Микросхема обеспечивает стандартные ТТЛ уровни входных выходных сиг-
налов для магистралей LI, L2.
Магистральный приемопередатчик с памятью выполняет:
• межмагистральный обмен данными между мощной магистралью и двумя
типовыми магистралями в четырех направлениях;
• передачу информации из магистралей в регистры и обратно;
• проверку и формирование контрольных кодов передаваемой информации.
Структурная схема К583ВА1 (рис. 8.16а) содержит:
• две типовые двунаправленные 4-разрядные магистрали данных LI [0...3],
L2 [0...3] с открытым коллектором;
• мощную двунаправленную 4-разрядную магистраль данных с «открытым»
эмиттером L3 [0...3J;
• два буферных 4-разрядных регистра хранения информации Rl, R2;
• семь входов синхронизации SI—S7 для стробирования передачи инфор-
мации;
• мультиплексор системной шины MUX;
• 2-разрядную двунаправленную магистраль проверки и формирования кон-
трольных кодов передаваемой информации с «открытым эмиттером» АК;
• схему паритетного контроля;
• 4-разрядный блок усилителей формирователей.
Временные диаграммы работы микросхемы приведены на рис. 8.16^, в.
Информация в регистр Rl (R2) может быть записана с шин данных: LI (L2)
или L3 с последующей выдачей в эти же шины.
Информация по направлению LI—>R1-^L3 (L2—>R2—>L3) или L3—»R1—>L1
(L3^R2^L2) передается с инверсией, а по направлению LI—>R1->LI (L2—>R2—>L2) —
без инверсии. Режим работы микросхемы задается синхросигналами SI—S7.
Синхросигнал S7 определяет, направлен ли поток информации из магистра-
лей LI, L2 в L3 или обратно. При S7 = 0 данные передаются из магистралей L1 и
L2 в магистраль L3. При S7 = 1 разрешена передача данных из магистрали L3 в
любую из магистралей L1 и L2. Синхросигнал S1 стробирует занесение инфор-
мации с магистрали L1 в регистр R1, информация поступает на вход R1 при ус-
ловии S7 = 0. Синхросигнал S2 разрешает вывод информации из R1 на шину L1
при условии S7 = 1. Синхросигнал S3 стробирует запись информации с магист-
ралью L2 в регистр R2, информация поступает на вход R2 при условии S7 = 0.
Синхросигнал S4 разрешает вывод информации из регистра R2 на магистраль
L2 при S7 = 1.
Синхросигнал S5 адресует регистр R1 при записи с магистрали и при выводе
на магистраль L3. Синхросигнал S6 адресует регистр R2 при записи с магистрали
L3 и при выводе на магистраль L3.
Рис. 8.16. Функциональные схемы БИС МПП К583ВА1 (а) и временные диаграммы работы (б и в)
8.4. Типовые интерфейсные ИС 4TJ
428 Глава 8. Интерфейсные БИС
Магистраль содержит встроенную схему паритетного контроля информации
магистрали L3. При выводе информации на эту магистраль паритетная схема ге-
нерирует пятый контрольный разряд (К) до четного или нечетного, а при вводе
информации с этой магистрали паритетная схема анализирует на четность при-
нимаемую информацию. При этом вывод К может дополнить контрольный раз-
ряд до четного или нечетного, и результат данных появится на выходе А. Выводы
А и К — двунаправленные, причем если они используются как выходы, то пред-
ставляют собой эмиттерные повторители.
Микросхема позволяет организовать обмен информацией через линии связи
длиной до 65 м.
Микросхема K583BA3 — быстродействующий универсальный коммутатор
магистралей — предназначена для построения коммутаторов и мультиплексоров
данных, буферных устройств хранения и логической обработки данных, устройств
восстановления информации в системах с резервированием.
Универсальный коммутатор магистралей (УК) выполняет:
• межмагистральный обмен данными между четырьмя информационными
магистралями в 12 направлениях;
• передачу информации из магистралей в регистры;
• передачу информации из регистров в магистрали;
• логическую обработку байтовых данных;
• одновременный или раздельный прием и одновременную или раздельную
выдачу байтовой информации на 4 магистрали данных;
• восстановление информации по мажоритарному принципу «2 из 3» трех
магистралей или регистров с выдачей результата на четвертую магистраль.
Структурная схема K583BA3 (рис. 8.17я) содержит:
• четыре 8-разрядные двунаправленные магистрали LI [0...7]... L14 [0...7] 10 с
выходами с «тремя состояниями»;
• четыре 8-разрядных буферных регистра RG1...RG4, синхронизируемых уровнем;
• четыре 8-разрядных логических устройств; LU1...LU4;
• 9-разрядную магистраль управления SI...S9;
• 4-разрядную магистраль синхронизации STB1...STB4.
Временная диаграмма работы и динамические параметры БИС представлены
на рис. 8.175.
Логические устройства синхронно выполняют операции над операндами, со-
держащимися в регистрах RG1...RG4 или поступающих непосредственно с маги-
стралей L1...L4. Результат операции логического устройства выдается на магист-
рали L1...L4. Микросхема выполняет операции мажоритирования байтовых дан-
ных для трех операндов.
Работа буферных регистров RG1-RG4 синхронизирована сигналами
STBL...STB4. Перепад уровней этих сигналов стробирует раздельное занесение
информации в регистры данных RG1...RG4 соответственно.
Для микросхемы возможны два режима работы: при значении управляющих
сигналов STB1...STB4 = 0 в регистрах RG1...RG4 состояния магистралей L1...L4
не сохраняются; при значении управляющих сигналов STBL...STB4 = 1 регистры
RGI...RG4 сохраняют состояние магистралей L1...L4.
L1
a)
6)
Рис. 8.17. Функциональная схема БИС УКК583ВАЗ (а) и временная диаграмма работы (б)
8.4. Типовые интерфейсные ИС 429
Глава 8. Интерфейсные БИС
Комплект интерфейсных БИМ серии К583 широко используется при органи-
зации интерфейсов современных высокопроизводительных микропроцессорных
систем в таких отраслях техники, как управление промышленными устройства-
ми, гибкими автоматизированными производствами, при построении высокона-
дежных промышленных контроллеров, специализированных высоконадежных
вычислителей и т.д.
8.5. Особенности организации линий связи
на основе интерфейсных микросхем
Влияние среды обмена
Разработчик системы передач данных должен учитывать тот факт, что на качество
ее функционирования могут оказывать влияние такие эффекты, как помехи, на-
веденные на линию связи, разность потенциалов земли в местах размещения тех-
нических средств системы, активные и реактивные потери мощности, а также
отражения, которые могут иметь место при высоких скоростях обмена. Степень
влияния электромагнитных помех и разности потенциалов земли зависят от ус-
ловий, в которых функционирует система, и ее эффективность определяется мно-
гими факторами, в том числе сбалансированностью или симметрией, описание
влияния которой приведено далее. Активные и реактивные потери зависят от ка-
чества применяемого кабеля. Отражения являются результатом внесения каждым
устройством реактивных составляющих эквивалентной нагрузки, подключенной
к выходу формирователя, находящегося в активном состоянии. При этом реактив-
ные составляющие преимущественно имеют емкостной характер. Разработчик си-
стемы должен учитывать, что даже при невысоких скоростях обмена, например
19,2 Кбит/с, длительности переднего и заднего фронтов информационного бита
могут составлять не более 10 нс, а приемники могут иметь еще более высокое бы-
стродействие. Таким образом, если не приняты специальные меры, то даже крат-
ковременные помехи могут привести к нарушению целостности потока переда-
ваемых данных, в том числе при низких скоростях обмена.
Электромагнитные помехи и симметрия параметров канала связи
Устойчивость системы связи к электромагнитным помехам, возникающим в ре-
зультате наличия паразитных индуктивных или емкостных связей источников
помех со средой обмена, отчасти определяется степенью асимметрии (или дисба-
ланса) распределенных и сосредоточенных параметров линий связи относитель-
но земли. Интенсивность помехи, действующей между двумя проводниками ка-
беля, как правило, будет определяться степенью асимметрии полного импеданса
относительно земли, если предположить, что источник помехи имеет одинако-
вую паразитную связь с каждым из проводников.
Симметрия канала наиболее существенна в области высокочастотных состав-
ляющих передаваемого сигнала, которые лежат в полосе пропускания приемника.
Разница значений емкости между каждой входной клеммой приемника и землей,
составляющая всего лишь несколько пикофарад, может привести к значительной
8.5. Особенности организации линий связи на основе интерфейсных микросхем 431
асимметрии канала, если применяемый приемник имеет полосу пропускания по-
рядка сотен МГц. Например, для 10 приемников, подключенных к кабелю, волно-
вое сопротивление которого составляет 120 Ом, наличие разности емкостей между
входными клеммами каждого из них и землей, равной 10 пФ, приведет к асиммет-
рии канала на частоте 10 МГц, составляющей около 10 дБ. На более высоких часто-
тах (например, 50 МГц) конфигурация системы будет аналогична однопроводной с
общим обратным проводом, которая лежит в основе интерфейса RS-232C.
В связи с изложенным настоятельно рекомендуется использовать экраниро-
ванную витую пару, что обеспечивает как симметрию линии связи, так и повыше-
ние устойчивости к электромагнитным помехам.
Дополнительные требования к реализации заземления
Для правильного функционирования цепей формирователя и приемника при об-
мене данными единицы оборудования системы должны иметь путь возврата сиг-
нала между цепями заземления на приемной и передающей сторонах. Цель за-
земления может быть выполнена путем непосредственного присоединения об-
щих каждого устройства к точкам, имеющим нулевой потенциал. Указанный спо-
соб допустим только при гарантированном равенстве потенциалов земли в местах
размещения единиц оборудования системы. Кроме того, цепь заземления может
быть реализована при помощи дренажного проводника, который имеется внутри
кабеля передачи данных. При реализации цепи сигнального заземления вторым
способом соединение третьего (дренажного) проводника с сигнальным общим
проводом каждого устройства должно быть выполнено через резистор небольшого
сопротивления, например, 100 Ом, который предназначен для ограничения блуж-
дающих токов, когда в целях безопасности применяются другие цепи заземления.
В ряде случаев для повышения устойчивости к помехам электрического (не
магнитного) характера применяется экранированный кабель передачи данных.
При его использовании экран должен быть соединен с корпусом оборудования
только в одной из двух наиболее удаленных точек на интерфейсе технических
средств системы.
Конфликтные ситуации
Если к линии связи подключены два формирователя или более, то возможна си-
туация их одновременного перехода в активное состояние. В случае, когда один
формирователь в активном состоянии является источником, а второй потребите-
лем тока, может произойти чрезмерный разогрев компонентов выходных каска-
дов формирователей. Подобная ситуация носит название конфликтной.
Конфликтные ситуации метут возникать по следующим причинам.
1. Включение питания системы.
При включении питания системы либо при повторном включении после
кратковременного отключения несколько формирователей (или все) в про-
цессе инициализации могут пребывать в активном состоянии.
2. Неисправность системы.
Возникновение неисправности системы или сбой программного обеспечения
могут привести к переводу нескольких формирователей в активное состояние.
432 Глава 8. Интерфейсные БИС
3. Использование протокола обмена, допускающего осуществление попыток
одновременного доступа к каналу связи со стороны нескольких устройств. Не-
которые протоколы обмена могут содержать процедуры доступа к каналу свя-
зи, предусматривающие перевод нескольких формирователей в активное со-
стояние на короткие интервалы времени. Однако, в конечном счете, канал
предоставляется одному устройству, что обеспечивает разрешение конфликт-
ной ситуации. Наиболее очевидными решениями указанной задачи являются:
1) введение элементов ограничения тока;
2) реализация тепловой защиты формирователя.
При использовании ограничителей тока уменьшается рассеиваемая мощность,
и после разрешения конфликтной ситуации работоспособность устройства мгно-
венно восстанавливается. В случае же применения тепловой защиты при ее сра-
батывании время восстановления формирователя значительно возрастает. Таким
образом, предпочтительно реализовывать тепловую защиту таким образом, что-
бы ее порог срабатывания был близок к предельно допустимому значению тока,
протекающего по цепям выходного каскада формирователя. Совместно с тепло-
вой защитой рекомендуется устанавливать в выходных цепях формирователя эле-
менты ограничения тока, функция которых состоит в снижении рассеиваемой
мощности при протекании тока, незначительно превышающего номинальный.
Разработчик системы должен предусматривать возможность всплесков напря-
жения, амплитуда которых существенно превышает установленное стандартом
значение (25 В). Указанные всплески могут быть вызваны кратковременными
мощными помехами, возникающими при коммутации силового оборудования, а
также атмосферными разрядами. При реализации внешних цепей защиты при-
емопередатчиков следует учитывать тот факт, что каждое установленное устрой-
ство подавления выбросов напряжения в линии связи вносит емкость, эквива-
лентную емкости кабеля длиной около 120 м.
8. 5.1. Интерфейс «токовая петля»
Распространенным вариантом последовательного интерфейса является токовая
петля. В ней электрическим сигналом является не уровень напряжения относи-
тельно общего провода, а ток в двухпроводной линии, соединяющей приемник и
передатчик.
Логической единице (состоянию «включено») соответствует протекание тока
20 мА, а логическому нулю — отсутствие тока. Такое представление сигналов по-
зволяет обнаружить обрыв линии — приемник заметит отсутствие стоп-бита (об-
рыв линии действует как постоянный логический нуль, так как стоп-бит переда-
ется переходом уровней «0-1»).
Токовая петля обычно предполагает гальваническую развязку входных цепей при-
емника от схемы устройства. При этом источником тока в петле является передатчик
(этот вариант называют активным передатчиком). Возможно и питание от приемни-
ка (активный приемник), при этом выходной ключ передатчика может быть также
гальванически развязан с остальной схемой передатчика. Существуют и упрощен-
ные варианты без гальванической развязки, но они используются крайне редко.
8.5. Особенности организации линий связи на основе интерфейсных микросхем
Рис. 8.18. Схема преобразования сигналов интерфейса RS-232C в токовую петлю
Токовая петля с гальванической развязкой позволяет передавать сигналы на
расстояния до нескольких километров. Расстояние определяется сопротивлени-
ем пары проводов и уровнем помех. Поскольку интерфейс требует пары проводов
для каждого сигнала, обычно используют только два сигнала интерфейса. В слу-
чае двунаправленного обмена применяются только сигналы передаваемых и при-
нимаемых данных, а для управления потоком используется программный метод
XON/XOFF. Если двунаправленный обмен не требуется, используют одну линию
данных, а для управления потоком обратная линия задействуется для сигнала CTS
(аппаратный протокол) или встречной линии данных (программный протокол).
Для преобразования сигналов RS-232C в токовую петлю можно использовать
схему (рис. 8.18).
Здесь принтер подключается по токовой петле к COM-порту с аппаратным
управлением потоком. Для получения двуполярного сигнала, требуемого для вход-
ных сигналов COM-порта, применяется питание от интерфейса.
Одной токовой петлей можно обеспечить двунаправленную полудуплексную
связь двух устройств. При этом каждый приемник «слышит» как сигналы пере-
датчика на противоположной стороне канала, так и сигналы своего передатчика.
Они расцениваются коммуникационными пакетами как эхо-сигнал. Для безоши-
бочного приема передатчики должны работать поочередно.
8. 5.2. Инфракрасный интерфейс
Применение излучателей и приемников инфракрасного диапазона позволяет осу-
ществлять беспроводные коммуникации между парой устройств, удаленных на
расстояние, достигающее нескольких метров. Различают инфракрасные системы
связи низкой скорости (до 115,2 Кбит/с) средней и высокой, работающие со ско-
ростями 1,152 и более 4 Мбит/с соответственно. Низкоскоростные системы при-
годны для обмена короткими сообщениями, высокоскоростные — для обмена
434 Глава 8. Интерфейсные БИС
файлами между компьютерами, подключения к локальной (или глобальной) сети,
вывода информации на принтеры и т.п.
В современных платах на использование инфракрасной связи часто может
конфигурироваться порт COM2. В этом случае на переднюю панель компьютера
устанавливается внешний приемопередатчик — «инфракрасный глаз», который
подключается к разъему IR-Cormector системной платы.
На средних и высоких скоростях обмена применяются специализированные
микросхемы, ориентированные на интенсивный программно-управляемый об-
мен или DMA, с возможностью использования прямого управления шиной (Bus
Master).
8.6. Особенности организации режима
пониженного энергопотребления
в современных интерфейсных микросхемах
с последовательной передачей данных
Рассмотрим особенности режимов пониженного энергопотребления, схемотех-
нических решений блоков на примере отечественных интерфейсных ИС после-
довательной передачи данных стандартов RS-232, RS-485.
8.6.1. Микросхемы приемопередатчиков интерфейса RS-485
Интерфейсные БИС последовательной передачи данных стандарта RS-485 ши-
роко используются в локально-распределенных индустриальных сетях сбора и
обработки информации с количеством приемников и передатчиков, подключенных
к шине данных, равным 32, 64 или 128 в зависимости от входного сопротивления
используемых приемников. В процессе контроля и обработки центральным про-
цессором данных, поступающих от удаленных объектов, из всей совокупности
микросхем распределенной сети в активном режиме в один момент времени на-
ходятся только две (одна микросхема работает на прием информации, другая — на
передачу), остальные не принимают участия в процессе обмена. В связи с этим, для
снижения рассеиваемой мощности такой сети, не используемые микросхемы пе-
реводятся в режим пониженного энергопотребления, иначе говоря, в режим ожи-
дания. На первый взгляд решение очевидное, однако, если отследить эволюцию
рассматриваемого класса микросхем, его реализация проводилась в несколько
этапов.
Для семейства первых ИС интерфейса RS-485 с напряжением питания 5 В спе-
циальный режим пониженного энергопотребления был реализован только на одной
микросхеме (типа МАХ483) [1] с низкой скоростью передачи данных (250 Кбит/с).
На данной микросхеме времена задержек распространения данных и перехода БИС
в режим пониженного энергопотребления и выхода из этого режима имеют срав-
нимые значения и не требуют от потребителя значительной переработки конст-
рукции устройства. В семействе микросхем интерфейсных приемопередатчиков
стандарта RS-485 нового поколения, которые используют пониженное до 3 В на-
8.6. Особенности организации режима пониженного энергопотребления
в современных интерфейсных микросхемах с последовательной передачей данных
пряжение питания, переход в режим ожидания с минимальным током потребле-
ния (до 0,1 мкА) предусмотрен как в микросхемах с низкой скоростью передачи
информации, так и с высокой [2]. Данный факт говорит о том, что режим пони-
женного потребления принят потребителем, несмотря на необходимость опреде-
ленной модернизации системы обработки данных.
Рассмотрим основные особенности работы интерфейсных БИС стандарта
RS-485 с режимом пониженного энергопотребления на примере наиболее часто
применяемой микросхемы типа 5559ИНЗТ (аналог МАХ483).
Графическое обозначение микросхемы с блок-схемой приведено на рис. 8.19,
функциональное назначение выводов — в табл. 8.1, рабочие состояния микро-
схемы — в табл. 8.2, 8.3. С целью уменьшения количества выводов дифферен-
циальные входы приемника и дифференциальные выходы передатчика объе-
динены.
RO
RE
DE
DI
Рис. 8.19. Графическое обозначение микросхемы приемопередатчика
Таблица 8.1. Назначение выводов разрабатываемой микросхемы
Номер вывода Наименование вывода Обозначение
01 Выход приемника RO
02 Вход разрешения выхода приемника RE
03 Вход разрешения выхода передатчика DE
04 Вход передатчика DI
05 Общий вывод GND
06 Неинверсный вход (выход) приемника (передатчика) А
07 Инверсный вход (выход) приемника (передатчика) В
08 Вывод питания от источника напряжения VCC
Таблица 8.2. Таблица истинности передатчика
Входы Выходы
RE DE DI В А
X 1 1 0 1
X 1 0 1 0
0 0 X Z Z
1 0 X Z Z
Глава 8. Интерфейсные БИС
Таблица 8.3. Таблица истинности приемника
Входы Выходы
RE DE А, В RO
0 0 > +0,2 В 1
0 0 < -0,2 В 0
0 0 ВН 1
1 0 X Z
Примечания: ВН — входы не задействованы; X — безразличное состояние; Z — третье со-
стояние.
Микросхема состоит из одного приемника и одного передатчика, располо-
женных на одном кристалле. Рассмотрим особенности ее работы.
Сигналы с уровнями КМОП/ТТЛ с материнской платы поступают на вход пе-
редатчика DI, расщепляются внутри ИС на прямой и инверсный, транслируются в
уровни стандарта RS-485, после чего происходит передача в длинную линию через
выходные порты микросхемы с высокой нагрузочной способностью. В случае об-
ратного преобразования сигнал с длинной линии (по стандарту до 1,2 км) поступа-
ет на дифференциальные входы приемника, который обеспечивает обратное пре-
образование в уровни КМОП/ТТЛ. Дифференциальный сигнал обладает высоким
уровнем помехоустойчивости на фоне синфазной помехи, что обеспечивает высо-
кую надежность в режиме передачи сигнала в длинную линию.
Выходы приемника и передатчика могут быть переведены в высокоимпеданс-
ное третье состояние по входам управления RE, DE.
Режим перевода ИС в состояние с пониженным энергопотреблением реали-
зуется только при одновременном переключении приемника и передатчика в тре-
тье состояние через определенное время удержания, оговоренное спецификаци-
ей. Наличие времени задержки включения режима пониженного энергопотреб-
ления связано с необходимостью увеличения динамической помехоустойчивости
микросхемы в случае, когда или выход приемника, или выход передатчика нахо-
дятся в третьем состоянии, а такая ситуация характерна для современных локаль-
но-распределенных информационных сетей.
Блок-схема приемопередатчика приведена на рис. 8.20. К потребляющим эле-
ментам схемы относятся: двухкаскадный дифференциальный усилитель прием-
ника, генераторы тока, датчик температуры на основе температурно-независи-
мого источника опорного напряжения для защиты микросхемы от чрезмерного
перегрева в режиме токовой перегрузки выхода передатчика. Цифровая часть
микросхемы (выходной каскад передатчика) с целью снижения рассеиваемой
мощности реализована на основе КМОП, здесь мы не будем ее обсуждать. В ре-
жиме пониженного энергопотребления токи аналоговых блоков выключаются,
статический ток потребления микросхемы находится на уровне суммарного тока
утечки обратно смещенных р-п-переходов с типовым значением 300—400 нА.
На рис. 8.21 приведена электрическая принципиальная схема дифференци-
ального усилителя приемника с режимом пониженного энергопотребления, а на
рис. 8.22 — логика управления режимами работы микросхемы с блоком защиты
выходного каскада от значительного перегрева.
8.6. Особенности организации режима пониженного энергопотребления
в современных интерфейсных микросхемах с последовательной передачей данных
Рис. 8.20. Блок-схема приемопередатчика
Как следует из рис. 8.21, первый каскад дифференциального усилителя пост-
роен на основе р-п-р транзисторов с целью уменьшения зависимости задержки
распространения сигнала приемника от логического размаха, который может из-
меняться от 19 В до 100 мВ. Принцип работы дифференциального усилителя ос-
нован на балансе токов верхних генераторов, которые построены на основе р-п-р
транзисторов и нижних генераторов тока на основе п-канальных транзисторов.
Для исключения режима насыщения биполярных транзисторов усилителя вели-
чина тока «нижних» генераторов выбрана на 1—1,5 мкА больше, чем верхних. Ус-
тойчивость работы ИС в случае поступления с линии на вход приемника сигна-
лов с пологими фронтами обеспечивается гистерезисом на уровне 40—70 мВ. Гис-
терезис реализован путем введения небольшого разбаланса в симметрию плеч
дифференциального усилителя. С целью согласования входного диапазона по
напряжению, который в предельном режиме может быть равен 21 В (от —8,5 В до
+ 12,5 В), с потенциалами внутренних узлов, между входами усилителя А, В и
шиной нулевого потенциала Ко подключены два идентичных по конструкции ре-
зистивных делителя с коэффициентом деления 8:1. Сопротивление этих резисто-
ров в соответствии со стандартом интерфейса RS-485 не должно быть меньше
12 кОм. На входе А относительно входа В введена незначительная токовая асим-
метрия путем подключения дополнительного высокоомного резистора R между
входом А и шиной питания Vcc. Сопротивление резистора находится в пределах
480—620 кОм. Небольшой разбаланс на входе усилителя приемника позволяет
при отсутствии сигнала в линии иметь на выходе Ro определенное состояние,
соответствующее уровню логической единицы. В случае использования режима
пониженного энергопотребления между высокоомным резистором R и шиной
питания Vcc включается р-канальный транзистор Т, благодаря которому можно
отключить ток через резисторы Rl, R2, R3 входа А на шину нулевого потенци-
ала Ко.
Рис. 8.21. Электрическая принципиальная схема дифференциального усилителя приемника с режимом пониженного энергопот-
ребления
438 Глава 8. Интерфейсные БИС
8.6. Особенности организации режима пониженного энергопотребления
в современных интерфейсных микросхемах с последовательной передачей данных
к
Рис. 8.22. Электрическая схема блока управления режимами работы микросхемы с защитой выходного каскада от перегрева
440 Глава 8. Интерфейсные БИС
На рис. 8.22 цепь смещения генератора тока реализована на высокоомном
резисторе R с возможностью его отключения. В активном режиме один конец ре-
зистора R подключается к коллектору р-п-р транзистор Т1 токового «зеркала» в
диодном включении, другой конец — через п-канальный транзистор Т2 к шине
нулевого потенциала V0 (рис. 8.21). В режиме пониженного энергопотребления
n-канальный транзистор Т2 выключается, после чего схема переходит в режим с
низким током потребления. Для снижения суммарного тока утечки в режиме по-
ниженного энергопотребления служит р-канальный транзистор цепи смещения
ТЗ, который используется для быстрого и надежного запирания транзистора Т1
токового «зеркала».
Сигнал управления режимом пониженного энергопотребления XI формиру-
ется в блоке управления режимами работы микросхемы (рис. 8.22). К стокам ниж-
них транзисторов генератора тока подключаются дополнительные п-канальные
транзисторы Т4—Т7 (рис. 8.21). В рабочем режиме эти транзисторы заперты и не
оказывают влияния на работу схемы, а в режиме пониженного энергопотребле-
ния — включены, что позволяет подключить цепи нижнего генератора тока к шине
нулевого потенциала. Размеры транзисторов, которые определяют токовую спо-
собность блока выключения, выбираются с учетом обеспечения необходимой дли-
тельности и времени перехода БИС в режим пониженного тока и выхода в актив-
ный режим работы.
Предположим, что отключается только резистор R цепи смещения и транзис-
тор Т1 в диодном включении токового «зеркала». Таким способом микросхему мож-
но перевести в режим с малым током потребления. В конце концов, потенциалы в
узлах за счет токов утечки уменьшатся до нуля, но в этом случае динамические па-
раметры микросхемы будут иметь значительный разброс и большие значения.
Аналогичным образом работает электрическая цепь режима обеспечения по-
ниженного энергопотребления в блоке температурно-независимого источника
опорного напряжения температурного датчика на основе запрещенной зоны. Как
следует из рис. 8.22, при подаче на вход управления третьим состоянием прием-
ника RE уровня логической «1», а на вход управления третьим состоянием пере-
датчика DE уровня логического «О» на шине управления режимом пониженного
энергопотребления XI формируется высокий логический уровень, который вы-
ключает «потребляющие» блоки микросхемы. Время предустановки включения
режима определяется нагрузочной емкостью на основе n-канального транзисто-
ра Тс (в данном случае ее значение равно 0,8 пФ), включенной после логического
элемента 2И-НЕ, а также токовой способностью (размерами) транзисторов эле-
мента. Если хотя бы один блок микросхемы, либо приемник, либо передатчик
переходят в активное состояние, потенциал на шине управления XI падает до нуля,
после чего «потребляющие» блоки включаются.
8.6.2. Микросхемы приемопередатчиков интерфейса RS-232
К особенности интерфейсных приемопередатчиков последовательных данных стан-
дарта RS-232 следует отнести соединение выхода одного передатчика со входом
одного приемника (так называемый режим point — to — point). Стандартом допуска-
8.6. Особенности организации режима пониженного энергопотребления
в современных интерфейсных микросхемах с последовательной передачей данных
ется управление несколькими входами приемников, но при этом выходы передат-
чиков необходимо объединять. При этом надежная передача сигнала в длинную
линию обеспечивается путем увеличения амплитуды передаваемого сигнала.
Сигналы с уровнями ТТЛ/КМОП поступают на вход блока передатчика, пре-
образуются внутри микросхемы в уровни RS-232 (минимум от —5,0 В до +5,0 В) и
поступают в длинную однопроводную линию. На входе приемника сигналы стан-
дарта RS-232 детектируются, а затем происходит обратное преобразование в уров-
ни ТТЛ/КМОП. Для формирования сигналов стандарта RS-232, часто по абсо-
лютному значению амплитуды превышающих напряжение питания, требуется
использование двух дополнительных источников напряжения питания. Исполь-
зование трех источников питания приводит к значительному увеличению стоимо-
сти, размеров радиоэлектронной системы, повышению трудоемкости на этапе
разработки изделия. В последнее время широкое распространение получили мик-
росхемы приемопередатчиков последовательных данных стандарта RS-232 с од-
ним источником напряжения питания. В этом случае высокие уровни напряже-
ния, соответствующие требованиям стандарта RS-232, формируются в блоке ум-
ножения напряжения на четырех внешних емкостях номиналом 0,1 мкФ.
В настоящее время одновременно существует ряд изделий интерфейса RS-232
как с напряжением питания 5 В, так и с пониженным напряжением питания с
одним источником. Режим пониженного энергопотребления широко использу-
ется в изделиях с пониженным напряжением питания [3, 4, 5].
Целесообразность введения пониженного энергопотребления в данных изде-
лиях обусловлена особенностью их применения. Микросхемы с пониженным на-
пряжением питания чаще всего могут использоваться с батарейным источником
питания. В этом случае режим снижения энергии потребления особенно актуален
для увеличения ресурса источника энергии. В большей мере данное утверждение
относится к случаю, когда микросхемы продолжительное время находятся в пас-
сивном режиме. Например, когда «мышь» ноутбука не используется, внешнее при-
емное устройство отключено от последовательного порта RS-232 компьютера и т.д.
В настоящее время на рынке интерфейсных приемопередатчиков последова-
тельных данных стандарта RS-232 с пониженным напряжением питания присут-
ствует целый спектр изделий. Прежде всего, следует выделить такие как ILX3232
[3] без функции пониженного энергопотребления, ILX3221, ILX3226 [4, 5] — с
различными режимами перехода в режим пониженной мощности (Autoshutdown).
Остановимся более подробно на особенностях организации режимов понижен-
ного энергопотребления в микросхемах ILX3221, ILX3226.
На рис. 8.23 приведена блок-схема ИС 3221, в табл. 8.4 — функциональное
назначение ее выводов.
Как следует из рис. 8.23, микросхема состоит из одного приемника и одного
передатчика. По сравнению с ILX3232 появились дополнительные входы управ-
ления. Так, по входу 01 возможен перевод приемника в «третье» состояние. На
выходе 10 с задержкой около 30 мкс после переключения сигнала на входе при-
емника из любого логического состояния к потенциалу земли вырабатывается
уровень логического нуля, который дальше поступает в управляющий контрол-
лер и информирует его о переходе ИС в режим пониженного энергопотребления.
Рис. 8.23. Условно-графическое изображение микросхемы ILX3221
Таблица 8.4. Назначение выводов микросхемы МАХ3221
Номер вывода Наименование вывода Обозначение
01 Вход разрешения выхода приемника EN
02 Вывод внешней емкости блока умножения положительного напряжения С1 +
03 Выход положительного напряжения блока умножения V+
04 Вывод внешней емкости блока умножения положительного напряжения С1-
05 Вывод внешней емкости блока умножения отрицательного напряжения С2+
06 Вывод внешней емкости блока умножения отрицательного напряжения С2-
07 Выход отрицательного напряжения блока умножения V-
08 Вход данных приемника (уровни RS - 232) RIN
09 Выход данных приемника (уровни ТТЛ/КМОП) ROUT
10 Выход детектора активного уровня входа приемника INVALID
11 Вход данных передатчика (уровни ТТЛ/КМОП) TIN
12 Вход управления режимом AutoShutdown (разрешает работу ИС) FORCEON
13 Выход данных передатчика (уровни RS - 232) TOUT
14 Общий вывод GND
15 Вывод питания от источника напряжения Vcc
16 Вход управления режимом AutoShutdown (переводит ИС в режим пониженного энергопотребления - Shutdown) FORCEOFF
8.6. Особенности организации режима пониженного энергопотребления
в современных интерфейсных микросхемах с последовательной передачей данных
Входы 12, 16 служат для управления режимами пониженного потребления: если на
входах 12, 16 — высокий уровень, то микросхема находится в обычном рабочем ре-
жиме без функции пониженного энергопотребления; если же на входе 16 — низкий
уровень, независимо от состояния на остальных входах микросхема выключается
(«принудительный» режим пониженного энергопотребления); если на входе 12 —
низкий уровень, на входе 16 — высокий, а сигнал на входе приемника находится на
уровне ниже, чем 0,3 В, или выше, чем —0,3 В, то через 30 мкс после переключения
входного сигнала в эту область микросхема автоматически переходит в режим по-
ниженного энергопотребления.
Все рабочие состояния микросхемы ILX3221 приведены в табл. 8.5.
Таблица 8.5. Таблица истинности ИМС ILX3221
Режим работы Входы Выходы
FORCEON FORCEOFF EN RIN TIN ROUT TOUT
Пониженное энерго- потребления (без функции авто- выключения) X L L L X Н Z
X L L Н X L Z
X L Н X X Z Z
Передача информации (без функции авто- выключения) н Н L L L Н н
н Н L L н н L
н н L Н L L н
н н L Н Н L L
н н Н X L Z н
н н Н X Н Z L
Передача информации (с функцией авто- выключения) L н L L L н Н
L н L L Н н L
L н L Н L L Н
L н L Н Н L L
L н Н X Н Z L
L н Н X L Z Н
Пониженное энерго- потребление (с функцией авто- выключения L н L L30u X н Z
L н Н L30u X Z Z
Примечания к таблице:
Н — высокий уровень;
L — низкий уровень;
L30u — низкий уровень сигнала не менее —0,3 В и не более 0,3 В продолжительностью не
менее 30 мкс.
Используемые конструктивно-схемотехнические решения ИС позволяют
обеспечить рабочий диапазон напряжения питания от 3 до 5,5 В, а использование
оригинального блока генераторов опорных напряжений, выходные уровни кото-
рых поддерживаются в заданных пределах независимо от значения температуры
и величины напряжения питания, позволяет снизить ток потребления в актив-
ном режиме работы по сравнению ILX232 (напряжение питания 5 В ± 10%) боль-
ше, чем в 30 раз.
Глава 8. Интерфейсные БИС
Рис. 8.24. Упрощенная функциональная схема блока управления режимом пони-
женного энергопотребления
Для сравнения — типовое значение тока ИС ILX232 в активном режиме равно
7,2 мА, а типовое значение тока ILX3221 — 0,2 мА. Снижение величины тока потреб-
ления в активном режиме обеспечивается следующим образом: при достижении на
положительном выводе блока умножения величины напряжения К+, равного 5,3 В,
а на отрицательном выводе блока умножения К, равного минус 5,3, во всем диапазо-
не напряжения питания 2,974-5,5 В, генератор напряжения блока умножения выклю-
чается. Если значения напряжений на вышеперечисленных выводах блока умноже-
ния снижаются, генератор снова включается и увеличивает напряжение на внешних
емкостях. Отключение генератора после достижения требуемых напряжений на вы-
водах блока умножения эквивалентно снижению частоты генератора тока и, как след-
ствие, приводит к снижению величины тока потребления.
Упрощенная функциональная схема блока переключения ИС в режиме пони-
женного энергопотребления (ожидания) приведена на рис. 8.6. Любое изменение сиг-
нала на входе приемника выше, чем 2,7 В, или ниже, чем —2,7 В, приводит к переходу
микросхемы в активный режим. Уровни напряжения —0,3 В и +0,3 В, —2,7 В и +2,7 В
являются пороговыми и должны при проектировании обеспечиваться с технологи-
ческими запасами. Напряжение переключения приемника для положительного сиг-
нала будет равно (1,44-1,6) В, для отрицательного сигнала — (— 1,4-t— 1,6) В.
Конкретная реализация схемы приемника с режимом пониженного энергопот-
ребления приведена на рис. 8.25, схема детектора уровня, который входит в его со-
став — на рис. 8.26. Между входом приемника RIN и шиной нулевого потенциала
подключается резистор RPOL с типовым значением сопротивления, равным 5 кОм,
в соответствии со стандартом. В случае отсутствия сигнала на линии на входе прием-
ника устанавливается потенциал, равный 0 В. В этом случае цепь смещения на осно-
ве транзисторов Т14-ТЗ выключена, на затвор транзистора Т4 подается запирающий
потенциал, после чего на его стоке начинает повышаться напряжение. Поскольку
время задержки сигнала, соизмеримое с 30 мкс, можно получить без использования
счетчика на основе линии задержки, состоящей в конкретном случае из р-каналыюго
транзистора Т5 с большой длиной канала и МОП-конденсатора, были использованы
новые технические решения. Параметры элементов такой линии задержки обычно
выбираются из условия достижения напряжения переключения вентиля на выходе
линии задержки транзисторы Тб, Т7 за 30 мкс после снижения уровня сигнала на
входе приемника до 0 В, после чего выход INVALID переключается в состояние «вы-
сокого» уровня, а глобальной шиной режима выключения тока, связанной «потреб-
ляющими» блоками микросхемы, переключаются в состояние низкого уровня.
8.6. Особенности организации режима пониженного энергопотребления
в современных интерфейсных микросхемах с последовательной передачей данных
DETECT
z
ос1
Глава 8. Интерфейсные БИС
При появлении сигнала на входе приемника с уровнем, превышающим вели-
чину напряжения переключения входного вентиля (для ТТЛ — 1,6 В), включается
транзистор Т4 с высокой токовой способностью, переключая выход INVALID в
состояние, соответствующее активному режиму схемы. При появлении сигнала
на входе приемника ниже, чем —1,6 В, несмотря на то, что транзистор Т4 выклю-
чен, выход линии задержки переключается в состояние низкого уровня через тран-
зисторы Tl, Т2, ТЗ в диодном включении, после чего микросхема также перево-
дится в активный режим.
Таким образом, реализована функция переключения ИС ILX3221 в режим
пониженного энергопотребления.
Структурная схема ИМС приемопередатчика ILX3221 приведена на рис. 8.27.
К основным «потребляющим» узлам микросхемы ILX3221 можно отнести генера-
тор блока умножения, цепи управления работой мощных предвыходных драйве-
ров, передатчик. В режиме пониженного энергопотребления генератор блока
умножения выключается, передатчик переключается в третье состояние, выход
положительного потенциала блока умножения V+ разряжается до напряжения пи-
тания, выход отрицательного потенциала блока умножения V~ — до напряжения О В.
8.6. Особенности организации режима пониженного энергопотребления
в современных интерфейсных микросхемах с последовательной передачей данных
Рис. 8.27. Структурная схема микросхемы ILX3221 с режимом пониженного энергопотребления
Глава 8. Интерфейсные БИС
Рис. 8.28. Временная диаграмма работы ИС ILX3221 в режиме пониженного энер-
гопотребления
В ходе проектирования радиоэлектронной системы потребитель должен учиты-
вать, что при переходе микросхемы в активный режим после режима пониженно-
го энергопотребления требуется некоторое время для установления рабочих
уровней напряжения на внешних емкостях, после чего становится возможной нор-
мальная работа микросхемы. Временная диаграмма работы ИС ILX3221 в режиме
пониженного энергопотребления приведена на рис. 8.28.
Микросхема ILX3226 имеет более широкие возможности с точки зрения реа-
лизации режима пониженного энергопотребления. Здесь предусмотрен нормаль-
ный режим работы (как для ILX3232), режим перехода в состояние с низким то-
ком потребления, если уровень сигнала на входе приемника больше 30 мкс нахо-
дится между —0,3 В и +0,3 В (как для ILX3221), режим перехода в состояние с
низким током потребления, если данные на входе приемника или передатчика не
изменялись более чем 30 с.
В отличие от ILX3221 (рис. 8.27), в структурной схеме присутствуют дополни-
тельные блоки: генератор тактовых импульсов асинхронного счетчика, 20-разряд-
ный асинхронный счетчик, блоки детекторов изменения фронта в приемнике и
передатчике, дополнительный каскад управления выходом READY для автома-
тического контроля состояния ИС. С целью сохранения количества выводов по
отношению к ИС ILX3221 исключен режим третьего состояния приемника. В связи
с относительно большим временем перехода в режим пониженного энергопотреб-
ления нецелесообразно использовать линию задержки на основе RC-цепи. Более
оптимальным с точки зрения площади кристалла и точности задания временного
интервала является использование многоразрядного счетчика. Схема отсчета вре-
мени реализована таким образом, что при каждой смене данных на входах либо
приемника, либо передатчика вырабатывается импульс сброса счетчика в нулевое
состояние, после чего производится подсчет тактовых импульсов с самого начала.
8.6. Особенности организации режима пониженного энергопотребления
в современных интерфейсных микросхемах с последовательной передачей данных
EDGE DETECTI DETECT
Глава 8. Интерфейсные БИС
Если частота следования импульсов на входах приемника, передатчика высокая,
счетчик постоянно обнуляется, если же смена данных не происходила больше 30 с —
на выходе двадцатого разряда счетчика вырабатывается импульс перевода ИС в со-
стояние с пониженным энергопотреблением. В случае прихода сигнала на входы
либо приемника, либо передатчика микросхема переключается в активный режим.
Если объединить входы 12, 16 (FORCEON, FORCEOFF, соответственно) и
подключить их к выходу INVALID, то реализуется временная диаграмма перехода
в режим с низким энергопотреблением как для микросхемы ILX3221.
На рис. 8.29 приведена принципиальная электрическая схема приемника с бло-
ками перевода в режим пониженного энергопотребления через 30 мкс и дополни-
тельным блоком детектора смены входного сигнала, электрическая схема которого
приведена на рис. 8.30. В блоке детектора смены входного сигнала путем включе-
ния линии задержки в инверсных цепях управления входами логического элемента
«2ИЛИ-НЕ» вырабатывается импульс сброса счетчика. Длительность импульса
сброса можно регулировать значениями емкостей на основе МОП-конденсаторов
и крутизной транзисторов вентилей. Длительность импульса сброса должна обес-
печивать надежное переключение всех разрядов счетчика в состояние логического
нуля. Выходы детектора реализованы на n-канальных транзисторах с открытым сто-
ком для соединения способом «монтажное ИЛИ», который позволяет легко нара-
щивать количество приемников и передатчиков. Временная диаграмма режима
работы ИС в режимах пониженного энергопотребления приведена на рис. 8.31.
Рис. 8.30. Принципиальная электрическая схема блока детектора смены данных
8.6. Особенности организации режима пониженного энергопотребления
в современных интерфейсных микросхемах с последовательной передачей данных
1П0 1
452 Глава 8. Интерфейсные БИС
Как следует из диаграммы, микросхема переходит в режим пониженного энерго-
потребления через время Е с типовым значением 30 с после последнего измене-
ния фронта сигнала на входах приемника или передатчика, на выходе READY про-
исходит переключение в состояние низкого уровня, передатчик переключается в
третье состояние, выключаются блок умножения напряжения, генераторы импуль-
сов, все «потребляющие» узлы и блоки микросхемы.
8.7. Конструктивно-схемотехнические особенности
проектирования интерфейсных микросхем
с пониженным напряжением питания
Кроме наличия режима пониженного энергопотребления отличительной особен-
ностью семейства интерфейсных микросхем ILX3232, ILX3221, ILX3226 является
низкий ток потребления в активном режиме. Типовое значение тока в активном
режиме в широком диапазоне температур от —40 °C до +85 °C и напряжения пита-
ния от —2,97 до +5,5 В не превышает 250 мкА. Для сравнения статический ток
потребления микросхем интерфейсных приемопередатчиков стандарта RS-232
предыдущего поколения с напряжением питания 5 В ± 10% (ILX232, ILX207,
ILX208) изменяется в диапазоне от 8 до 19 мА.
Снижение тока потребления на интерфейсных ИМС с пониженным напряже-
нием питания минимум в 30 раз по сравнению с отечественными микросхемами
предыдущего поколения на фоне проблем по обеспечению высокой крутизны тран-
зисторов стало возможным благодаря использованию новых конструктивно-схе-
мотехнических решений.
К наихудшим условиям с точки зрения обеспечения параметров одного из ос-
новных блоков ИМС — блока умножения в соответствии с требованиями стандарта
RS-232 относится нижнее значение диапазона напряжения питания, при котором
крутизна транзисторов снижается почти в три раза по сравнению с напряжением
питания 4,5 В. Для обеспечения требований стандарта крутизна транзисторов была
изменена при переходе на технологию изготовления с более тонким подзатворным
окислом (с 950 до 450 ангстрем) и увеличении геометрических размеров транзисторов.
Каждый из вариантов увеличения крутизны транзисторов приводит к увели-
чению паразитной емкости активных элементов блока умножения, что еще боль-
ше усложняет решение задачи по снижению тока потребления ИС с пониженным
напряжением питания.
Очевидно, что обеспечение требуемых значений электрических параметров
изделий невозможно без использования новых оригинальных конструктивных и
схемотехнических решений, в том числе — в блоке умножения.
В ходе выполнения исследования было замечено, что при отключении блока
умножения ток потребления значительно снижается, что объясняется следующим:
транзисторы блока с суммарной шириной канала около 20 мм в статическом ре-
жиме переключаются в определенное состояние, сквозные токи вентилей, токи
заряда паразитных емкостей при этом становятся равными нулю.
Данная особенность микросхем использовалась при разработке новых мик-
росхем для снижения тока потребления путем введения в схему двух температур-
но-независимых источников опорного напряжения (ТНИОН) с выходными зна-
чениями потенциалов, соответствующих выходным напряжениям передатчиков
(5,3 В и -5,3 В).
Снижение величины тока потребления обеспечивается тем, что при достиже-
нии напряжения на положительном выводе блока умножения К+, равного 5,3 В,
а на отрицательном выводе блока умножения V~--5,3 В в диапазоне напряже-
ния питания 2,97-ь5,5 В, генератор блока умножения выключается, предвыход-
ные вентили и мощные выходные драйверы блока умножения переключаются в
статический режим. Если напряжение на вышеперечисленных выводах блока ум-
ножения снижается, генератор снова включается, затем происходит увеличение
напряжения на внешних емкостях. Отключение генератора после достижения за-
данных напряжений на выводах блока умножения эквивалентно снижению час-
тоты генератора тока и тока потребления.
Принципиальная электрическая схема блока опорных напряжений приведена
на рис. 8.32. Результаты моделирования блока умножения со схемой отключения
показывают, что после включения напряжения питания выходные напряжения
блока умножения поддерживаются на заданном уровне одиночными импульса-
ми, в паузе между импульсами генератор и драйверы выключены.
Следует отметить, что биполярные n-p-п транзисторы блока ТНИОН выполне-
ны без применения дополнительных слоев и усложнения технологического про-
цесса. В качестве эмиттера биполярного транзистора служит область стока п-ка-
нального транзистора, в качестве коллектора — область истока, в качестве базы —
карман p-типа. Для точного задания ширины базы используется затвор, который
при формировании областей коллектора и эмиттера служит маской. Таким обра-
зом, биполярный п-р-п транзистор формируется так же, как и п-канальный тран-
зистор. На рис. 8.33 приведены эскиз конструкции биполярного п-р-п транзистора
и его эквивалентная электрическая схема. Для исключения влияния п-канального
транзистора на нормальную работу биполярного транзистора на затвор подается
самый низкий потенциал блока отключения генератора.
К недостатку такого использования n-канального транзистора следует отнести
наличие паразитной составляющей тока в подложку (транзистор ТЗ на рис. 8.336),
которым можно пренебречь в режиме работы ТНИОН с низкими уровнями тока и
большими коэффициентами усиления. Преимуществом подобной реализации би-
полярного транзистора в КМОП базисе является то, что его можно использовать в
цепях с промежуточными потенциалами.
Блок выключения генератора работает следующим образом: после включе-
ния питания генератор блока умножения формирует импульс с максимальной
частой (400—450 кГц) для быстрого формирования требуемого потенциала на вы-
водах блока К+, К~, которые через резистивные делители высокоомных цепей бло-
ка выключения генератора (около 1 МОм для снижения тока потребления) срав-
ниваются с потенциалами ТНИОН. В случае равенства потенциалов на выходах
каждого ТНИОН формируется низкий уровень напряжения и генератор выклю-
чается. Как следует из схемы (рис. 8.32), для выключения генератора требуется
достижение установленного потенциала и по ТНИОН, связанному с выходом К+,
и по ТНИОН, связанному с выходом V~.
Глава 8. Интерфейсные БИС
I/+
Рис. 8.32. Схема электрическая принципиальная температурно-независимого источ-
ника опорного напряжения (ТНИОН) в блоке выключения генератора
Значение необходимых потенциалов на выходах ТНИОН при проектирова-
нии микросхемы выбираются таким образом, чтобы:
1) обеспечивались уровни выходного напряжения передатчика в заданных диа-
пазонах температур и напряжения питания в соответствии с требованиями
стандарта RS-232 (для логической «1» — не менее 5,0 В, для логического «0» —
не более —5,0 В) с учетом погрешности измерительного оборудования;
8.7. Конструктивно-схемотехнические особенности проектирования
интерфейсных микросхем с пониженным напряжением питания
2) при низком напряжении питания (2,97 В) блок умножения должен обеспе-
чить уровень напряжения, необходимый для отключения генератора.
Если последнее условие не будет выполнено, сложится парадоксальная ситу-
ация — при низком напряжении питания микросхема будет потреблять макси-
мальный ток из-за того, что генератор блока умножения не будет выключен.
Таким образом, если задать потенциал выключения генератора низким, то при
изготовлении в серийном производстве микросхемы уйдут в брак по выходному
напряжению передатчика, если высоким — по току потребления при низком на-
пряжении питания. Как показали расчеты с учетом погрешности измерительного
оборудования и того, что коэффициент умножения напряжения питания из-за
потерь заряда внешних емкостей в паразитных структурах блока умножения и
цепях нагрузки меньше двух, значение напряжения отключения генератора дол-
жно соответствовать напряжению на выводах F*', V~ в интервале 5,2-ь5,4 В по аб-
солютному значению.
Рис. 8.33. Биполярный п-р-п-транзистор ТНИОН, разработанный на основе тех-
нологии КМОП без введения дополнительных слоев: структура (а); элек-
трическая схема (б)
Из вышеприведенных рассуждений следует, что выходные напряжения ТНИОН
необходимо получать в реальном изделии с достаточно высокой точностью и мини-
мальными разбросами.
Схемотехнические решения ТНИОН исключают влияние изменения на-
пряжения питания, уход опорного потенциала в заданном диапазоне температур
(—40 °C 4- +85 °C) для наихудших условий не превышает 25 мВ.
Учитывая, что потенциал ТНИОН рассчитывается с некоторой погрешнос-
тью, а затем для обеспечения требуемой точности подгоняется, в практическом
Глава 8. Интерфейсные БИС
плане используются несколько вариантов такой подгонки. Методы подгонки на
основе плавких перемычек или использования лазера для пережигания перемы-
чек не всегда экономически оправданы из-за увеличения трудоемкости на этапе
контроля параметров и увеличения размера кристалла.
Наиболее предпочтительным является способ подгонки потенциала ТНИОН,
который можно использовать на этапе экспериментальных образцов, путем опро-
бования нескольких вариантов источника опорного напряжения с вариацией со-
отношения коэффициента деления высокоомного резистивного делителя. Причем,
каждый кристалл «смноженного» модуля может иметь свою индивидуальную мо-
дификацию. Кроме того, конструкция резистивного делителя должна обеспечивать
модификацию с использованием последних слоев топологии, к которым можно
отнести металлизацию, что позволяет выводить пластины мелкими партиями с раз-
личными МПО слоя «металлизация» и в кратчайшие сроки получить оптимальное
значение опорного потенциала на экспериментальных образцах.
Как следует из вышеперечисленных рассуждений, оптимальное значение вы-
ходных потенциалов ТНИОН должно соответствовать выходным напряжениям
передатчика 5,3 В и —5,3 В.
Если исключить предложенный подход на основе ТНИОН, снижение тока
потребления ИМС интерфейсных приемопередатчиков стандарта RS-232 с на-
пряжением питания 2,97-ь5,5 В до уровня 0,25 мА явилось бы проблематичным.
Использование мощного блока умножения напряжения для обеспечения пара-
метров при напряжении 2,97 В без режима отключения генератора и стабилиза-
ции напряжения на выводах >*, V~ привело бы к значительному увеличению тока
потребления при напряжении питания 5,5 В, превышающему ток отечественных
ИМС типа ILX232 предыдущего поколения.
Кроме того, снижение тока потребления ИС стало возможным благодаря ис-
пользованию новых схемотехнических решений входных блоков приемника и
передатчика. Ранее входные блоки приемников и передатчиков ИС ILX232 с на-
пряжением питания 5 В были реализованы на дифференциальных усилителях с
источниками опорного потенциала, подключенными в одно из плеч, соответству-
ющего уровням ТТЛ/КМОП. Дифференциальные усилители, источники опорного
напряжения относятся к потребляющим цепям независимо от используемой тех-
нологии. Причем, ток потребления источника напряжения нельзя минимизиро-
вать до сколь угодно малой величины: в случае низких уровней тока возможна
«просадка» потенциала в режиме переключении за счет перезаряда емкости р-ка-
нальных транзисторов дифференциальной пары между каналом и затвором. Ток
потребления дифференциального усилителя выбирается из условия обеспечения
требуемого быстродействия схемы.
Блоки входов приемника и передатчика ИС ILX3232 были реализованы на
основе КМОП-вентилей с низкой рассеиваемой мощностью. Соответствие уров-
ням ТТЛ/КМОП обеспечивается путем увеличения крутизны п-канального тран-
зистора и снижения р-канального или введения так называемого перекоса. На
входных блоках ИС с уровнями КМОП используются симметричные вентили:
соотношение ширины р-канального транзистора к ширине n-канального тран-
зистора выдерживается приблизительно равным двум, что позволяет получить
8.8. Особенности организации блоков умножения напряжения
в интерфейсных микросхемах
напряжение переключения на уровне, равном половине напряжения питания, и
обеспечить максимальную помехоустойчивость. При использовании КМОП-вен-
тилей для обеспечения уровней ТТЛ в микросхемах с напряжением питания 5 В
транзисторы необходимо очень сильно «перекашивать». Для ИС с напряжением
питания 3 В проблема обеспечения требований уровней ТТЛ на основе КМОП
решается путем использования симметричного вентиля: при типовом напряже-
нии питания 3,3 В напряжение переключения симметричного вентиля будет рав-
но 1,65 В, в то время как максимальная помехоустойчивость достигается при на-
пряжении переключения, равном 1,4 В.
Использование КМОП-вентилей позволило исключить не только потребля-
ющие дифференциальные усилители, но и источники опорного напряжения.
Использование вентилей на входах передатчика потребовало нового решения схе-
мы транслятора уровня, так как к одному из преимуществ дифференциального
усилителя можно отнести простую реализацию на его основе схемы транслятора
уровня. Особенности схемы транслятора уровня ИС ILX3232 будут рассмотрены
ниже.
8.8. Особенности организации блоков
умножения напряжения
в интерфейсных микросхемах
К одному из основных блоков интерфейсных приемопередатчиков стандарта RS-232
с одним источником напряжения питания относится, в частности, решение мощ-
ного выходного каскада схемы умножения напряжения. Благодаря использова-
нию схемы умножения напряжения стал возможным переход к одному источни-
ку напряжения питания микросхемы вместо трех, что позволило значительно уп-
ростить радиоэлектронную систему, уменьшить ее массогабариты и стоимость.
Для работы блока умножения напряжения необходимо использование четы-
рех внешних емкостей с номиналом не менее 0,1 мкФ. Чем выше номинал емко-
стей, тем ниже выходной импеданс блока умножения напряжения и тем ближе он
к идеальному источнику напряжения. Однако применение внешних емкостей с
номиналом большим, чем 0,1 мкФ, может привести к ухудшению технико-эко-
номических параметров изделия. В связи с тем, что внешние емкости блока ум-
ножения имеют большой номинал, их невозможно реализовать на кристалле по
причине большой занимаемой площади. Одним из популярных в настоящее время
решений является гибридная сборка в одном корпусе кристалла и 4-х емкостей,
но стоимость такой ИС является высокой.
На рис. 8.34 представлена эквивалентная электрическая схема блока умноже-
ния напряжения, построенная на «идеальных» переключателях и четырех внешних
емкостях, которая поясняет принцип его работы. Работа блока умножения невоз-
можна без использования внутреннего генератора. В начальный момент времени
(включение питания) переключатели, связанные с выводами микросхемы С1_ и
С1+, подсоединяют нижний вывод внешней емкости С1 к шине нулевого потен-
циала, а верхний вывод — к источнику напряжения питания. На этом этапе про-
Глава 8. Интерфейсные БИС
исходит заряд емкости С1. Через половину периода сигнала внутреннего генера-
тора после выключения переключателей первой группы заряд емкости С1 пре-
кращается и происходит подключение нижней обкладки конденсатора С1 к шине
источника напряжения питания, верхней — к выводу положительного потенциа-
ла блока умножения К+ через переключатели второй группы. В связи с тем, что в
данном случае для конденсатора С1 отсутствует цепь разряда, он остается заряжен-
ным, а напряжение питания, прикладываемое к нижней обкладке, увеличивает на
такое же значение потенциал на верхней обкладке. Таким образом, происходит ум-
ножение напряжения питания в два раза. Но это для идеального случая без внеш-
ней емкости СЗ, которая предназначена для хранения заряда в ситуации, когда
переключатели второй группы выключены, и определяет нагрузочную способность
вывода К+. При подключении внешней емкости хранения в первый момент вре-
мени около половины заряда конденсатора С1 перераспределится на конденса-
тор СЗ и, так как номиналы конденсаторов одинаковы, напряжение на выводе V+
увеличится лишь на половину напряжения питания. На такое же значение умень-
шится напряжение на конденсаторе С1. В следующем такте генератора заряд на
емкости СЗ увеличится еще на четверть питания. Таким образом, за несколько
тактов генератора внешняя емкость СЗ будет полностью заряжена.
Рис. 8.34. Эквивалентная электрическая схема блока умножения напряжения
Отрицательное напряжение на выводе V~ формируется в результате инверсии
умноженного напряжения вывода К+. Инверсия напряжения происходит на пе-
реключателях и внешних емкостях С2, С4, связанных с выводами микросхемы
С2+, С2— по аналогичному принципу, описанному выше. В начальный момент
времени вывод положительного потенциала К+ подключается к верхней обклад-
ке конденсатора С2, вывод нулевого потенциала («земли») — к нижней обкладке.
В этом случае конденсатор С2 заряжается до напряжения, равного удвоенному на-
пряжению питания. За последующую половину такта верхняя обкладка конденса-
тора С2 подключается к шине нулевого потенциала, нижняя — к отрицательному
выводу блока умножения V~, и, так как цепь разряда конденсатора выключена, про-
исходит инверсия сигнала. При подключении внешней емкости хранения С4 заряд
емкости С2 перераспределится. Полный заряд внешних емкостей происходит за
несколько тактов.
8.8. Особенности организации блоков умножения напряжения
в интерфейсных микросхемах
Рис. 8.35. Схема электрическая принципиальная блока умножения напряжения
На рис. 8.35 приведена принципиальная электрическая схема исследуемого
блока умножения. Как следует из рисунка, вместо идеальных переключателей
используются мощные п-канальные и р-канальные транзисторы. Размеры тран-
зисторов выбираются из условия обеспечения нагрузочной способности блока
умножения в соответствии с требованиями стандарта RS-232. Включение или от-
ключение транзисторов происходит при подаче управляющих импульсов внут-
реннего генератора на затворы этих транзисторов.
В отличие от идеальных переключателей, для полевых транзисторов блока ум-
ножения напряжения необходимо учитывать паразитную биполярную составля-
ющую тока, которая может быть причиной снижения коэффициента умножения
напряжения, особенно это относится к р-канальному транзистору ТЗ и к п-каналь-
ному транзистору Т7 (рис. 8.35). Поясним сказанное на примере работы р-ка-
нального транзистора ТЗ. В момент включения напряжения питания потенциал на
подложке n-типа будет отслеживать напряжение питания за вычетом падения на-
пряжения на р-п-переходе до тех пор, пока не включится генератор блока умно-
Глава 8. Интерфейсные БИС
жения. Как только начнет работать генератор после заряда конденсатора С1, тран-
зистор ТЗ выключится и на верхней обкладке конденсатора возрастет потенциал,
превышающий потенциал напряжения питания в полтора раза, что окажется
достаточным для сильного смещения большого по площади р-п-перехода сток
р-канального транзистора ТЗ — подложка n-типа в прямом направлении. В высо-
коомную подложку начнет инжектироваться ток, что противоречит идеологии раз-
работки ИС на основе КМОП и в классическом применении не допускается, со-
гласно которой сток-истоковые переходы униполярных транзисторов должны
быть надежно заперты.
В связи с тем, что схемы блока умножения имеют такую особенность, необхо-
димо минимизировать влияние паразитной составляющей тока на нормальную
работу схемы, исключить возможность перехода микросхемы в режим «защелки-
вания».
Попробуем приблизительно оценить уровень тока через транзисторы ТЗ, Т4
при заряде внешней емкости С1 с минимальным значением 0,1 мкФ, подключен-
ной к выводу К+, на половину напряжения питания в начальный момент, исполь-
зуя известное равенство:
I = С— = 0,1 • 10’6 —= 1,5 А,
dt 100 Ю'9
(8.1)
где С — внешняя емкость, dU — изменение напряжения на внешней емкости, dt —
время заряда внешней емкости до напряжения 1,5 В.
Как следует из выражения (8.1), в первой фазе умножения напряжения на по-
ловину питания ток заряда может достигать 1,5 А. В последующих фазах заряда ток
будет уменьшаться в связи с уменьшением амплитуды заряда. Если учесть, что ток
заряда протекает не только через канал транзистора блока умножения Т4, но и че-
рез р-п-переходы транзисторов ТЗ, Т4, необходимо предпринимать дополнитель-
ные меры по отношению к структурам, реализованным на обычном КМОП про-
цессе, для минимизации влияния мощных паразитных биполярных транзисторов с
высоким уровнем тока с целью исключения режима «защелкивания». Использова-
ние дополнительных охранных колец проблему не решит, увеличение расстояния
до других активных элементов схемы приведет к потере конкурентоспособности
из-за увеличения размера кристалла и не будет достаточно эффективным.
Для обеспечения нормальной работы ИС, особенно в области высоких тем-
ператур, когда коэффициенты паразитных биполярных транзисторов возрастают
при одновременном снижении эффективности охранных колец из-за увеличения
сопротивления, необходимо использовать новые конструктивные решения.
Так, для эффективного снижения влияния паразитной биполярной структу-
ры целесообразно использовать полную изоляцию транзисторов блока умноже-
ния глубоким разделением p-типа с низким омическим сопротивлением, форми-
руемым в процессе изготовления после длительной разгонки, обеспечивающей
смыкание с подложкой. При таком решении значительная часть дырок паразит-
ной составляющей тока улавливается низкоомными областями глубокого разде-
ления и полностью в них рекомбинирует.
8.8. Особенности организации блоков умножения напряжения
в интерфейсных микросхемах
Паразитная составляющая тока направлена также в высокоомную подложку.
С целью снижения коэффициента усиления паразитной биполярной структуры
«сток р-канального транзистора — эпитаксиальная пленка — подложка p-типа» тол-
щина эпитаксиальной пленки должна быть увеличена, и необходимо ввести допол-
нительный п+-скрытый слой. Таким образом, использование двух дополнительных
слоев по отношению к стандартному процессу КМОП позволяет полностью ис-
ключить влияние паразитной биполярной структуры, которая характерна для лю-
бой схемы умножения напряжения, на работу схемы без существенного изменения
размера кристалла.
Дополнительный п+-скрытый слой особенно эффективен для подавления
тиристорного эффекта в области мощных n-канальных транзисторов, так как элек-
троны обладают более высокой подвижностью по отношению к дыркам. Несмот-
ря на то, что эпитаксиальная пленка в изолированных глубоким разделением об-
ластях под карманами п-канальных транзисторов находится под самым высоким
потенциалом, этого может оказаться недостаточным для надежного запирания
р-п-перехода «карман — эпитаксиальная пленка n-типа» в режиме умножения на-
пряжения.
Особое внимание следует обратить на схемотехническое решение п-каналь-
ного транзистора Т. Как уже отмечалось, в режиме заряда емкости СЗ через него
нижняя обкладка подключается к шине нулевого потенциала, в следующей поло-
вине периода к ней будет приложено отрицательное напряжение —5 В. Если ис-
пользовать обычное включение транзистора, когда исток и карман p-типа объе-
динены и находятся под одним потенциалом, инверсия напряжения будет невоз-
можна. Мощная паразитная биполярная структура транзистора Т7 ограничит от-
рицательное напряжение на уровне минус 0,7-ь0,8 В, что приведет к сильной
инжекции тока в подложку, увеличению тока потребления ИС на несколько по-
рядков из-за отсутствия возможности выхода блока умножения на установившийся
режим. Блок умножения будет работать в режиме сильной токовой перегрузки.
Разумеется, что такое подключение использовать нельзя.
Есть несколько подходов к решению проблемы. Рассмотрим два из них. В пер-
вом случае карман и исток электрически развязаны, т.е. транзистор находится в
изолированном кармане p-типа. Чтобы в режиме формирования отрицательного
напряжения на нижней обкладке конденсатора СЗ на переходном процессе р-п-пе-
реход «исток-карман» оставался закрытым, необходимо понижать потенциал кар-
мана с той же скоростью или быстрее, что неизбежно приведет к усложнению ИС
из-за использования дополнительного блока управления. Кроме того, транзистор
необходимо хорошо «секционировать» для снижения сопротивления контакта к
карману, при этом площадь, занимаемая транзистором, увеличится. На практике
было применено более простое решение без использования дополнительных схе-
мотехнических цепей — изолированный карман n-канального транзистора Т7 под-
ключен к самому низкому потенциалу ИС на выводе V~. Несмотря на то, что, при
прочих равных условиях, крутизна транзистора из-за влияния потенциала подлож-
ки при этом снижается, вероятность отпирания перехода в динамическом режиме
можно свести к нулю. Для компенсации снижения крутизны транзистора Т7 при
таком включении его размер необходимо увеличить приблизительно на 20%.
462 Глава 8. Интерфейсные БИС
Для исключения возможности включения паразитной биполярной структуры
на переходном процессе должна быть проведена оптимизация длительности фрон-
тов сигналов управления режимами работы транзисторов блока умножения. В слу-
чае использования крутых фронтов тяжело решать задачу сохранения переходов
транзисторов в запертом состоянии. Здесь необходимо принимать во внимание то,
что в отличие от биполярных КМОП ИС изготавливаются на высокоомных слоях.
При использовании чрезмерно пологих фронтов снижается эффективность рабо-
ты блока умножения. Из опыта проектирования авторов известно, что хорошие
результаты можно получить, если длительности фронтов нарастания/спада соот-
ветствуют 80-s-lOO нс.
8.9. Проектирование электрической схемы
передатчика для интерфейсных микросхем
с пониженным напряжением питания
Как уже отмечалось выше, микросхема ILX3232 является типовым представите-
лем семейства современных интерфейсных микросхем последовательной переда-
чи данных стандарта RS-232 с пониженным напряжением питания. Блок пере-
датчика этой ИС предназначен для преобразования сигналов с уровнями КМОП/
ТТЛ, поступающих на входы микросхемы с платы радиоэлектронного устройства,
в сигналы стандарта RS-232 для последующей передачи в длинную линию. На-
дежная передача сигнала в длинную линию обеспечивается увеличением ампли-
туды передаваемого сигнала в два раза и более по отношению к напряжению пи-
тания.
Электрическая схема передатчика микросхемы ILX3232 приведена на рис. 8.36.
Блок защиты входа передатчика от статического электричества разработан на ос-
новании требований соответствующей спецификации по обеспечению режима
защиты от превышения напряжения. С этой целью диоды, подключенные между
входом и шиной питания в первой и второй ступени защиты, которые, как прави-
ло, используются в большинстве ИС [6, 7, 8] на основе КМОП технологии, ис-
ключены. Благодаря этому возможно сопряжение микросхем различных стандар-
тов, работающих от источников напряжения питания с разными значениями, а
также повышение надежности ИС в случае аварийного отключения питания: путь
тока в шину питания отсутствует.
Однако исключение мощных «верхних» диодов или р-канальных транзисто-
ров в диодном включении усложняет разработку ИС с высоким уровнем устойчи-
вости к статическому электричеству. В случае наличия «верхних» диодов в любой
из возможных комбинаций режима статического электричества один из диодов от-
крыт и через него протекает весь избыточный заряд без значительного увеличения
рассеиваемой мощности. При отсутствии «верхних» диодов для двух комбинаций:
на входе высокий уровень напряжения, а на общей шине низкий; на входе высокий
уровень напряжения, а на шине питания низкий, элементы защиты работают в ре-
жиме пробоя с высоким уровнем рассеиваемой мощности. В случае с «верхними»
диодами переходы можно считать холодными, без «верхних» диодов — горячими.
8.9. Проектирование электрической схемы передатчика для интерфейсных
микросхем с пониженным напряжением питания
Рис. 8.36. Схема электрическая принципиальная блока передатчика
Поэтому режим пробоя на высоких уровнях тока, которые характерны для стати-
ческого электричества, является достаточно жестким. Размер и быстродействие
элементов защиты без «верхних» диодов должны выбираться из условия обеспе-
чения работы блока в режиме лавинного пробоя, который является обратимым.
В противном случае лавинный пробой может перерасти в тепловой, после чего
микросхема выйдет из строя.
В качестве элемента защиты первой ступени рекомендуется использовать мощ-
ный n-канальный транзистор в запертом состоянии [8] с затвором и истоком, под-
ключенными к общей шине. По сравнению с р-канальным транзистором п-ка-
нальный транзистор обладает более высоким быстродействием в связи с тем, что
подвижность электронов в два раза больше, чем подвижность дырок. Кроме того,
по отношению к обычному диоду п-канальный транзистор в режиме пробоя ха-
рактеризуется наличием отрицательного участка ВАХ (характерен для «тиристор-
ного» эффекта), связанного с включением паразитной биполярной структуры,
который позволяет снизить рассеиваемую мощность. При одинаковой занимае-
мой площади на кристалле элемент защиты на основе п-канального транзистора
имеет значительно меньшее сопротивление, чем диод, что также приводит к до-
полнительному снижению рассеиваемой мощности. Вторая ступень защиты так-
же должна быть выполнена на n-канальном транзисторе в выключенном режиме
с размером на порядок меньшим, чем мощный транзистор. Между стоками тран-
зисторов первой и второй ступени защиты необходимо включать резистор, на
котором падает часть напряжения в режиме разряда статического электричества,
что способствует повышению уровня устойчивости. Сопротивление резистора
задается с учетом обеспечения требуемого значения величин задержек распрост-
ранения сигнала.
Чем больше сопротивление резистора, тем выше устойчивость к статическо-
му электричеству, но и больше задержка распространения сигнала.
На этапе разработки топологии ИС с режимом превышения на входах для
повышения устойчивости к статическому электричеству между силовыми шина-
ми необходимо подключить запертые мощные n-канальные транзисторы, иден-
тичные по структуре транзисторам защиты на входах передатчика. При отсутствии
подобных транзисторов в режиме статического разряда весь ток может потечь че-
рез какие-то маленькие внутренние активные элементы схемы и привести к не-
обратимым процессам разрушения структуры.
Выход элемента защиты обычно подключен к затворам транзисторов первого
вентиля. Как уже отмечалось, использование входных вентилей на основе КМОП
вместо дифференциальных усилителей позволяет снизить ток потребления мик-
росхемы. Для повышения помехоустойчивости ИС, особенно в случае поступле-
ния на вход передатчика сигналов с пологими фронтами, к входному вентилю
целесообразно подключать триггер Шмита на основе двух вентилей (достаточно
простая и распространенная реализация) с небольшим гистерезисом на уровне
0,3-5-0,5 В (транзистор ТЗ-Т6).
Исключение из конструкции блока дифференциального усилителя, на кото-
ром достаточно просто производится трансляция уровня, требует разработки но-
вых схемотехнических решений. Транслятор уровня на основе КМОП может быть
реализован на двух каскадах с использованием перекрестных связей между транзи-
сторами. За счет подключения истоков р-канальных транзисторов первого каскада
транслятора к выводу умноженного положительного напряжения V+ амплитуда
входного сигнала удваивается (транзисторы Т8-Т10). Второй каскад транслятора
уровня (транзисторы Т11-Т16) отличается от первого тем, что истоки п-канальных
транзисторов вместо общей шины подключаются к выводу умноженного отрица-
тельного напряжения V~. Таким образом, происходит дополнительное удвоение
амплитуды входного сигнала.
Ввиду того, что в предельном режиме разность потенциалов между выводами
И+ и V~ может достигать 13 В, с целью повышения надежности вентилей необхо-
димо исключить влияние горячих носителей на режим работы n-канальных тран-
зисторов, если они будут находиться в предпробойной области, между р-каналь-
ными и n-канальными транзисторами второго каскада транслятора дополнительно
подключены n-канальные транзисторы, на затвор которых подается напряжение
питания или промежуточный уровень А1. При высоких напряжениях на выводах
блока умножения часть напряжения падает на дополнительных транзисторах,
исключая перенапряжение нижних транзисторов транслятора. Подобное схемо-
техническое решение вентиля используется и в других блоках с максимальной
разностью потенциалов, например, в управлении предвыходными драйверами
схемы умножения напряжения.
Силовые шины последующих после транслятора уровня блоков подключены
только к выводам умноженного напряжения К+, V~. Предвыходные блоки пере-
датчика служат для управления режимами работы мощных выходных транзисто-
ров. Относительно обычных логических элементов КМОП в аналогичном вклю-
чении они имеют отличительные особенности. С целью формирования пологих
симметричных фронтов нарастания, спада, линейно изменяющихся между мак-
симальным и минимальным напряжением, логические элементы предвыходных
каскадов подключены к генераторам тока на основе токового «зеркала» со значе-
нием токов на уровне 20 мкА. Ввиду того, что размеры выходных п-канальных
транзисторов в два раза меньше, чем р-канальных, а значит, приблизительно, во
столько же раз меньше их паразитная емкость, для обеспечения симметрии ток
генератора нижнего элемента в два раза ниже. В процессе оптимизации и моде-
лирования электрической схемы токи генераторов задаются достаточно точно.
Очень важной особенностью предвыходных блоков является возможность
переключения выхода передатчика в третье состояние по напряжению питания,
что позволяет минимизировать рассеиваемую мощность в случае снижения на-
пряжения питания или сильной перегрузки выхода передатчика. Для микросхе-
мы ILX3232 не предусмотрен внешний вывод перевода микросхемы в третье со-
стояние [3].
Предположим, что у микросхемы отсутствует такая возможность. Рассмотрим
наиболее вероятную ситуацию в режиме включения напряжения питания. В слу-
чае нарастания напряжения питания рабочий режим микросхемы еще не устано-
вился, мощные выходные транзисторы могут оказаться одновременно во вклю-
ченном состоянии и в этот момент времени может включиться генератор блока
умножения. В связи с тем, что источники напряжения на внешних емкостях не
(Г466 Глава 8. Интерфейсные БИС
являются идеальными и обладают достаточно высоким сопротивлением (на уровне
5—10 Ом), в момент включения генератора от вывода V* к выводу V~ через открытые
транзисторы выхода, а также в нагрузку (максимальная емкость нагрузки 2500 пФ)
потечет большой сквозной ток, препятствуя достижению полного размаха на дан-
ных выводах. Если не предпринять специальных мер, микросхема может войти в
равновесное состояние с высоким током потребления и генератор при этом не
выключится.
Для исключения подобной ситуации в состав рассматриваемой ИС был вве-
ден блок контроля уровня отрицательного напряжения на выводе V~, опорный
потенциал которого отслеживается от общей шины через цепочку транзисторов в
диодном включении. Выходной каскад сигналами на входах DI, D2 переводится
в активное состояние только при достижении потенциала на выводе К-, равного
минус 2,4—2,8 В. К этому моменту во всех узлах микросхемы устанавливаются нор-
мальные рабочие потенциалы, исключающие опасный паразитный режим с вы-
соким током потребления.
Необходимо отметить, что блок контроля уровня позволяет отключать выход-
ной каскад также и в случае сильной токовой перегрузки после подсадки напря-
жения на выводах К+, К-, предотвращая выход из строя микросхемы.
Для защиты выходного каскада от помехи с крутыми фронтами используются
дополнительные дифференциальные усилители, подключенные параллельно пред-
выходным блокам. В нормальном режиме дифференциальные усилители закрыты,
не оказывая никакого влияния на работу микросхемы.
В случае появления помехи на выходе с резким фронтом происходит подсад-
ка потенциала на выводе К+ или нарастание потенциала на выводе V~, которые
подключены в качестве опорных в одно из плеч дифференциальных усилителей,
связанных с затворами верхнего р-канального и нижнего n-канального транзис-
торов выхода, соответственно, усилители включаются, снижая токовую способ-
ность выходного каскада и риск аварийной ситуации.
В режиме работы на длинную несогласованную однопроводную линию на фоне
высокого уровня помех возможно увеличение напряжения на выходе передатчи-
ка выше напряжения питания или ниже уровня потенциала общей шины. Для
стандартных выходных каскадов, выполненных с использованием технологии
КМОП, в этом случае под большим прямым смещением окажутся р-п-переходы
мощных выходных транзисторов, что может привести к протеканию больших то-
ков и выходу микросхемы из строя. В связи с этим надежная эксплуатация мик-
росхемы ILX3232 в достаточно жестких условиях будет невозможна без использо-
вания блоков на выходе, обеспечивающих режимы превышения.
В микросхеме предыдущего поколения ILX232 с напряжением питания 5 В
уровень логической «1» формируется биполярным п-р-п-транзистором, выпол-
ненном с использованием слоев стандартного КМОП процесса, который автома-
тически исключает протекание тока в шину питания при напряжении на выходе
выше напряжения питания. Несмотря на то, что данный подход является доста-
точно простым и не требует применения большого количества элементов, в мик-
росхеме ILX3232 с режимом пониженного энергопотребления его использовать
нельзя. На р-п-переходе база-эмиттер выходного биполярного транзистора про-
исходит снижение уровня источника положительного умноженного напряжения
К+ на 0,8 В. Чтобы обеспечить выходное напряжение высокого уровня передат-
чика равным 5,3 В, напряжение на выводе V+ должно быть 6,1 В. Даже в идеаль-
ном случае, когда коэффициент умножения напряжения будет равным 2, при на-
пряжении питания 2,97 В, для которого установлены нормы на параметры в соот-
ветствии с требованиями ТЗ, такой уровень напряжения не будет достигнут, не
говоря уже о том, что генератор блока умножения не выключится: напряжение на
выводах К+, V~ будет ниже опорного потенциала ТНИОН, микросхема будет по-
стоянно находиться в режиме повышенного тока потребления.
С целью обеспечения режима пониженного энергопотребления в области ми-
нимальных напряжений питания разность потенциалов между уровнем напряже-
ния на выводе V+ и выходным напряжением высокого уровня на выходе передат-
чика, а также между уровнем напряжения на выводе V~ и выходным напряжением
низкого уровня передатчика должна быть минимальной, но не более 100 мВ. Именно
с этой целью, в первую очередь, размеры выходных транзисторов были увеличены,
несмотря на то что для обеспечения нагрузочной способности на уровне 2 мА боль-
шие размеры транзисторов не требуются.
Как видно из рис. 8.36, для обеспечения режима превышения мощные выход-
ные каскады высокого и низкого уровней выполнены в виде двух последователь-
ных транзисторов на основе р-канальных и п-канальных транзисторов. Такое вклю-
чение приводит к увеличению площади выходного блока почти в два раза. С другой
стороны, при прочих равных условиях, увеличение размеров выходных транзисто-
ров повышает уровень устойчивости ИС к статическому электричеству.
Одним из первых условий проектирования блока превышения напряжения,
реализованного на полевых транзисторах, является полная изоляция карманов.
Электрическая связь между истоками транзисторов и карманами не допускается.
Если n-канальные транзисторы на эпитаксиальной пленке п-типа находятся в
изолированном кармане p-типа и эта проблема решается просто, то для изоляции
р-канальных транзисторов необходимо использовать дополнительный слой глу-
бокого разделения, который в технологическом процессе изделия ILX3232 при-
сутствует. Необходимость его введения обсуждалась ранее при рассмотрении ра-
боты транзисторов блока умножения.
Управление выходными транзисторами последовательной пары, связанными
с выводом, ничем не отличается от управления без режима превышения. Режим
превышения реализован на выходных транзисторах последовательных пар, свя-
занных с силовой шиной (р-канальный транзистор Т17) и общей шиной (п-ка-
нальный транзистор Т18).
В режиме превышения при напряжении на выходе выше напряжения пита-
ния потенциал в кармане р-канальных транзисторов, а также на затворе и стоке
верхнего р-канального транзистора через открытый пропускающий транзистор,
подключенный между карманом и затвором, повышается и становится равным
выходному, отслеживая его дальнейшее изменение. Эквивалентную электричес-
кую схему р-канального транзистора с изолированным карманом можно пред-
ставить в виде двух включенных встречно диодов, из которых хотя бы один всегда
будет находиться в запертом состоянии, препятствуя протеканию тока. Если ис-
468 Глава 8. Интерфейсные БИС
пользовать только изолированные карманы, проблему превышения не решить.
При напряжении на выходе больше напряжения питания на значение порогового
напряжения откроется р-канальный транзистор в обратном направлении и ток с
выхода потечет в шину питания. Если же потенциал на затворе будет нарастать в
соответствии с выходным напряжением через элементы блока превышения, р-ка-
нальный транзистор будет закрыт.
Аналогично работает схема защиты от превышения для выходных п-каналь-
ных транзисторов, только в данном случае в кармане и на затворе нижнего п-ка-
нального транзистора происходит отслеживание понижающегося потенциала на
выходе ниже уровня напряжения общей шины.
В связи с необходимостью выполнения требований превышения напряжения
на выходе элементы защиты должны быть электрически изолированы от источ-
ников напряжения питания, выводов И+, К-, от общей шины. Ввиду того, что для
входа приемника условия более жесткие по напряжению (по спецификации мик-
росхема должна быть работоспособна в диапазоне напряжений на входе прием-
ника от —30 В до +30 В), на выходе передатчика используется аналогичный биб-
лиотечный компонент схемы защиты. В качестве элемента защиты в условиях
значительного перенапряжения используется тиристор, расположенный в коль-
це глубокого разделения. В ходе разработки ИС рассматривались также варианты
схемы защиты на основе биполярных транзисторов с оборванной базой в отдель-
ном колодце глубокого разделения, обеспечивающих режимы полной изоляции от
силовых шин питания. Однако от этих вариантов пришлось отказаться по причине
необходимости снижения рассеиваемой мощности. В нормальных режимах рабо-
ты ИС с высокими напряжениями на входах, выходах портов интерфейса RS-232
альтернативы тиристору в качестве элемента защиты нет.
Рассмотрим вариант схемы защиты на основе п-р-п-транзистора с оборванной
базой. В качестве эмиттера и коллектора слой п+-стоки использовать нельзя из-за
низких пробивных напряжений. Пробивное напряжение областей такого элемента
должно находиться на уровне 42—46 В, чтобы с определенным запасом выполнить
требования по диапазону входного напряжения приемника. Возникает необходи-
мость во введении дополнительного более высокоомного слоя n-типа и усложнении
технологического процесса. В случае использования р-п-р-транзистора с оборван-
ной базой в качестве коллектора и эмиттера можно использовать карманы р-типа,
которые в технологическом процессе ИС ILX3232 уже используется. Кроме того,
что быстродействие такого элемента защиты в два раза ниже, пробивное напряже-
ние карман—эпитаксиальная пленка выше и равно более 60 В.
Проведем простые оценочные расчеты для трех вышерассмотренных вариан-
тов элементов защиты в режиме статического электричества с учетом устойчивости
на уровне 8 кВ, что для данного класса схем не является жестким. Обычно требова-
ние устойчивости к статическому электричеству портов интерфейса RS-232 соот-
ветствует уровню 15 кВ. Для 8 кВ максимальный импульсный ток в режиме стати-
ческого разряда будет равен приблизительно 8,3 А. Рассеиваемая мощность в им-
пульсе элемента защиты на основе п-р-п-транзистора с оборванной базой без учета
падения напряжения на сопротивлении в области коллектора и эмиттера будет
равна 8,3 А х 46 В = 382 Вт, рассеиваемая мощность элемента защиты на основе
Литература к главе 8
п-р-п-транзистора с оборванной базой — 8,ЗАх60В = 498 Вт. Необходимо учи-
тывать, что колоссальная рассеиваемая мощность в импульсном режиме локали-
зована в области элемента защиты, занимающего небольшую площадь кремния
(около 300 х 300 мкм). Для обеспечения данного требования необходимо обеспе-
чить высочайшую равномерность растекания тока, низкий уровень дефектности
кремния, чтобы обратимый лавинный пробой не трансформировался в тепловой
с необратимым разрушением структуры.
К преимуществу элемента защиты на основе тиристора можно отнести обеспе-
чение высокого уровня пробивного напряжения без использования дополнитель-
ных слоев (около 80 В), а значит большого технологического запаса относительно
рабочего входного напряжения приемника, низкую рассеиваемую мощность. Пос-
ле достижения пробивного напряжения тиристор переключится в область низких
напряжений, сравнимых с напряжением диода, включенного в прямом направ-
лении. Рассеиваемая мощность тиристора при этом будет приблизительно равна
8,3 А х 2 В = 16,6 Вт, или в 23 раза меньше, чем для п-р-п-транзистора с оборванной
базой и в 30 раз меньше, чем для р-п-р-транзистора с оборванной базой.
Основной задачей в случае использования тиристора в качестве элемента за-
щиты будет оптимизация значения тока запуска, а также обеспечение высокого
быстродействия при переключении из участка запуска тиристора. На данном уча-
стке ВАХ тиристора при неверном проектировании может выделиться значитель-
ная мощность, снижающая преимущества тиристора относительно других вари-
антов элементов защиты и его надежность.
Таким образом, в этой главе мы рассмотрели основные конструктивно-схе-
мотехнические проблемы, возникающие при проектировании современных ин-
терфейсных микросхем с пониженным энергопотреблением, и показали типовые
пути их решения.
Литература к главе 8
1. Спецификация ф. Maxim Integrated Products, USA 19-0122, Rev. 8, 10/03.
2. Спецификация ф. Maxim Integrated Products, USA 19-1474, Rev. 0, 4/99.
3. Спецификация ф. Maxim Integrated Products, USA 19-0273, Rev. 8, 10/03.
4. Спецификация ф. Maxim Integrated Products, USA 19-1283, Rev. 5, 10/03.
5. Спецификация ф. Maxim Integrated Products, USA 19-1289, Rev. 5, 10/03.
6. С. Волков, А. Ефишин, С. Морозов, С. Соколов. Проблема электростатического
разряда и современные методы защиты интегральных схем от него. ChipNews. —
2003. - № 7-9, 2004. - № 1-2.
7. Ajith Amerasekera, Charvaka Duwury ESD in Silicon Integrated Circuits. 2nd Edition. -
2002.
8. Sanjay Dabral, Timothy Maloney Basic ESD And I/O Design. Intel Corporation.
Заключение
Как известно, современные микроэлектронные устройства существенно разли-
чаются как по своему назначению, областям применения, функциональным воз-
можностям, так и по схемотехническим решениям, базирующимся на различных
технологиях их изготовления.
В данной работе обобщены и систематизированы ключевые вопросы анали-
за, схемотехнического проектирования и основ применения базовых элементов
различных классов микросхем на основе биполярной, ТТЛШ, КМОП и БиКМОП
технологий.
В работе систематизированы стандартные схемотехнические решения всех
типовых блоков, на основе которых проектируются современные микросхемы,
приведены важные для практического применения результаты сравнительного
анализа различных конкретных схемотехнических решений базовых элементов,
узлов и блоков микросхем по таким важным критериям, как быстродействие, по-
требляемая мощность, помехоустойчивость.
Впервые в отечественной литературе в рамках одной работы систематизирова-
ны и детально описаны физические механизмы работы различных паразитных эф-
фектов, имеющих место в современных микроэлектронных устройствах (эффект
Миллера, эффект «защелкивания», эффект «горячих электронов» и др.), рассмот-
рены конкретные методы и конструктивно-схемотехнические решения, позволя-
ющие существенно уменьшить влияние этих паразитных эффектов на работу про-
ектируемых микроэлектронных устройств.
Авторы на конкретных примерах попытались показать, что понимание прин-
ципов работы базовых элементов современных микросхем необходимо не только
разработчикам этих микросхем, но, в не меньшей степени, и разработчикам раз-
личных сложнофункциональных, коммерческих, промышленных и «военных» мик-
роэлектронных систем, приборов и устройств, поскольку только на этом уровне
можно в наиболее полном объеме учесть все ограничения и требования, предъяв-
ляемые к структурам проектируемых систем (устройств) со стороны микроэлект-
ронных технологий уже на начальных стадиях проектирования этих устройств.
С другой стороны, вследствие наблюдаемого очевидного прогресса в области
развития современных технологий производства полупроводниковых изделий, в
частности — перехода к субмикронным и наноэлекгронным технологиям, возни-
кают совершенно новые задачи и в области проектирования микроэлектронных
устройств, реализованных на этих технологиях.
Одной из таких очевидных задач является разработка специальных методов и
технических решений создания нового поколения цифровых и аналоговых мик-
росхем с низким энергопотреблением. Актуальность этой задачи определяется
наличием множества конкретных практических приложений — это и портатив-
ные компьютеры, мобильные телефоны, навигация, бытовая и промышленная
электроника, цифровая аудио- и видеотехника, которые должны сочетать высо-
кую надежность и высокое быстродействие с низким потреблением энергии, в
том числе — обеспечивать заданную продолжительность автономной работы в ус-
ловиях использования батарейного питания.
С другой стороны, всегда остается хорошо знакомая разработчикам микро-
электронных устройств проблема снижения величины потребляемой мощности
для решения задачи отвода тепла от кристалла интегральной микросхемы, так как
от решения этой задачи во многом зависят надежностные и массогабаритные ха-
рактеристики современных микроэлектронных вычислительных и управляющих
систем.
Как было показано выше, проблема уменьшения энергопотребления носит ком-
плексный характер, и ее решение требует принятия специальных технических ре-
шений на всех этапах маршрута проектирования микромощных микросхем — от
внесения соответствующих изменений в технологические процессы изготовления,
в архитектуру и схемотехнические решения основных блоков до применения спе-
циальных алгоритмов проектирования и создания специальных библиотек базо-
вых элементов микросхем.
Представленные в книге материалы могут быть полезны не только инжене-
рам, занимающимся проектированием и эксплуатацией микроэлектронных сис-
тем различного назначения, но и широкому кругу научных работников, аспиран-
тов, магистрантов и студентов, специализирующихся в областях микроэлектро-
ники, информатики, вычислительной, навигационной и телекоммуникационной
техники.
Тем не менее, анализируя перспективы и дальнейшие пути развития микро-
электронных систем, необходимо отметить ряд следующих моментов.
Во-первых, с повышением степени интеграции микросхем, развитием нано-
элекгронных технологий будут стираться существующие различия между класси-
ческими этапами чисто «логического» и «схемотехнического» проектирования пу-
тем использования таких перспективных концепций структурной организации
микроэлектронных систем, как конвейерные (параллельные) и систолические ар-
хитектуры, архитектуры типа «система на кристалле» и «система на пластине»,
трехмерная сборка (SD-интеграция) и др. Обязательным условием реализации этих
очевидных тенденций будет являться непрерывное усложнение объектов схемотех-
ники, совмещение в одном базовом элементе цифровых и аналоговых функций.
Однако в ближайший обозримый период развития микроэлектронных уст-
ройств и систем неизбежно будет действовать простое правило — использование
новых эффективных схемотехнических решений по сравнению с традиционными
позволит в большинстве случаев обеспечить достижение более высоких технико-
экономических показателей микроэлектронных систем и устройств и с меньшими
затратами, чем это можно обеспечить путем совершенствования полупроводни-
ковой технологии изготовления этих систем и устройств.