А.Попоб З.Каракехайоб
Б.Трайкоб
РъкоВодстбо
поцифрови
и логически
схеми
Техника
Доц.к.т.н.инж. АНГЕЛ Н. ПОПОВ
К.Т.Н.ИНЖ. ЗДРАВКО Г. КАРАКЕХАЙОВ
Инж. БОЙКО Т. ТРАЙКОВ
Ръководство
по цифрови
и логически
схеми
ДЪРЖАВНО ИЗДАТЕЛСТВО ’ТЕХНИКА”
СОФИЯ, 1988
УДК 681.3
Ръководството съдържа петнадесет лаборатории упражнения. Те са посве-
тени на анализа и експерименталното иэследване на основните съвременни им-
пулсни и цифрови схеми. В приложение е описан микрокомпютърът MDAC600,
който е разработен за обучение в областта на цифровите схеми.
Ръководството е предназначено за студентите от специалността изчисли-
телна техника при ВМБИ ” В.И. Ленин” - София. Може да бъде полезно и за
инженерно-технически кадри, чиято дейност е свърэана с иэполэуването на
цифрови схеми.
Иэданието е оформено, странирано и експонирано с ми-
крокомпютърна система за подготовка на научно-техни-
чески издания, създадена от колектив на Научно-проиэвод-
ствена лаборатория "ИНФОРМАЦИОННИ ТЕХНОЛОГИИ В
ПОЛИГРАФИЯТА" към ВМЕИ "В.И.Ленин” - София.
© Ангел Николаев Попов
Здравко Георгиев Каракеха<йов
Войко Трайков Трайков, 1988
с/о Jueautor, Sofia
378
СЪДЪРЖАНИЕ
Предговор	4
Упражнение № 1. Лнненнн формиращи схемн	5
Упражнение № 2. Ключови схемн с биполярнн транзистори	9
Упражнение № 3. Ключова ехема с МО С транзистор	16
Упражнение № 4. Транзисторно-транзиеторин логически схемн	(I) 23
Упражнение № 5. Транзисторно-транзиеторин логически схемн	(II) 28
Упражнение № 6. МОС логически схемн	32
Упражнение № 7. СМОС логически схемн	37
Упражнение № 8. Бмитерно евързани логически схеми Упражнение № 9. Несиметричнн тригери и логически ехеми е хистерезие	42 47
Упражнение №10. Тригерни структури	52
Упражнение №11. Мултивибратори	59
Упражнение №12. Буфернн ехеми	64
Упражнение №13. Полупроводниковн памети	67
Упражнение №14. Програмируеми ехеми Упражнение №15. Цифрово-аиалоговн и аналогово-цифрови преобразуватели Приложение: Микрокомпютър за обучение MDAC600	70 76 81
3
ПРЕДГОВОР
Ръководството е предназначено за обучение на студентите от спе-
циалност изчислителна техника на ВМЕИ ’’В.И.Ленин”- София. То
има за цел да ги подпомогне при подготовката им за провеждане
на лаборатории упражнения, като ги запознае с основните въпроси
на схемотехниката, експерименталното изследване и приложението
на съвременните цифрови схеми. Поради ограничения обем на ръ-
ководството в съдържанието на всяко упражнение е включен само
теоретичният минимум, необходим за провеждане на лабораторна-
та работа. В това отношение студентите могат да бъдат улеснени от
лекциите по дисциплината цифрови и логически схеми, както и от
допълнителната литература, посочена в ръководството. Освен това
трябва да се има предвид, че работата над всяко упражнение изисква
добро познаване на предшествуващите го упражнения.
Ръководството е резултат от съвместната работа на авторите по
обучение на студентите в областта на цифровите схеми. Текстът
на упражнения 3, 6 и 7 е дело на Ангел Попов, на упражнения 1,
10, 11, 12, 14, 15 и на приложението - на Здравко Каракехайов, на
упражнения 2, 4, 5, 8, 9 и 13 - на Бойко Трайков.
4
УПРАЖНЕНИЕ №1
ЛИНЕЙНИ ФОРМИРАЩИ СХБМИ
1.1.0БЩИ СВЕДЕНИЯ
Линейни вериги, конто съдържат един реактивен елемент, се
описват от диференциално уравнение от първи ред:
(1.1)
rzz(t) + z(t) = z(t).
При скокообразно изменение на външните източници в момента
t = 0 вели чина та z(t) ще бъде константа за t > 0. В този случай
решението на уравнението е
(1-2)
z(t) = z(oo) -I- [z(0) — z(oo)] e г
От (1.2) може да се получи и изразът за временен интервал
(1.3)
At = $2 —	= г In
ж(оо) - z(tj
z(oo) - x(t2)
Линейното формиране е процес, при който сигналите променят
своята форма при преминаването си през линейни вериги. Най-раз-
пространените линейни формиращи вериги са диференциращата и
интегриращата.
1.2.	ДИФЕРЕНЦИРАЩА ВЕРИГА
Схемата на диференциращата верига е показана на фиг.1.1. За
определяне на изходното напрежение иизх (t) при скокообразно вхо-
дно въздействие се използува изразът (1.2), т.е.
(1.4)	иИзх (t) = иизх (оо) + [иизх(0) — ииэх(оо)]е т.
5
Когато в (1.4) положим t —> оо, токът през резистора R е нула и
^изх (°°) = 0.
За t = 0 от първия закон на комутацията при коректна поста-
новка [10] се получава ииэх(0) = Е, където Е е входного напрежение
за t > 0 (фиг. 1.2).
Времеконстантата т се определя по следното правило. Всички
идеални генератори на напрежение се свързват накъсо, а всички
идеални генератори на ток се прекъсват. Участвуващите в схема-
та резистори се редуцират до един еквивалентен резистор .Произве-
дението на неговото съпротивление с капацитета на кондензатора
определя времеконстантата. Следователно за разглежданата верига
т = RC. Изходното напрежение
(1.5)	u„3X(t) = Ee~&
е показано на фиг.1.2.
Активната продължителност на импулса (*иа) се дефинира като
времето, за коего изходното напрежение достига стойността 0,5Е,
т.е.
0 - Е
(1.6)	= RC]n--------------- = Л С In 2 « 0, 7RC.
0 — 0,5Е
1.3.	ИНТЕГРИРАЩА ВЕРИГА
За интегриране на входного напрежение се използува схемата на
фиг.1.3, а определянето на ииэх(£) при скокообразно входно въздей-
ствие става по израза (1.2).
Когато t —► оо , токът през резистора R е нула и иизх (оо) = Е, къ-
дето Е е входного напрежение за t > 0 (фиг.1.4). За t = 0 от първия
закон на комутацията при коректна поста-
новка се получава ииэх (0) = 0 [10].
Следователно
(L7)
ииэх(«) = Е+ (0- Е)е «с = £7(1 - е «с).
Фиг. 1.3
Фиг. 1.5
Графиките на входного и изходното напрежение са показами на
фиг.1.4.
Тъй като изходното напрежение достига по стойност входного
при t —> оо, с оглед на практического използване на интегриращата
верига е удобно да се дефинира някаква част от входного напреже-
ние, кояго се достига за крайно време - времето за зареждане на
кондензагора. Приема се тази част да бъде равна на 0,95 от входно-
го напрежение. От (1.3) за времето за зареждане на кондензагора се
получава т In 20 « Зт.
1.4.	НАПРЕЖИТЕЛЕН ДЕЛИТЕЛ С КАПАЦИТИВЕН ТОВАР
Линейна формираща схема с широко разпространение е показа-
ният на фиг.1.5 напрежителен делител с капацитивен товар.Анало-
гично на (1.7) за изходното напрежение се получава изразът
(1.8)
R (
иИЗх(0 = D р ( 1 ~ е
*4. Т Л2 \
сяхя3
Напреженията на входа и на изхода на веригата са показани на
фиг. 1.6. За компенсиране на влиянието на Ст в схемата се добавя
кондензаторът Ск (фиг.1.7). В този случай анализът показва, че при
скокообразно изменение на входа изходното напрежение се получава
от вида
Фиг. 1.7
7
Conga
Фиг. 1.8
(1.9)
UM,x(t) = erT+r~2 + (Ес~^ "
За да се компенсира влиянието на
(1.9) да бъде равен на нула, т.е. да се осигури равенство™
Ro \	(Я1+Я2)*
E--------- J € Л1 яЭ1ск+ст)
+ /?2 /
Ст, трябва вторият член на
(1.10)	RrCK = R2Ct.
Удоволетворяването на (1.9) се нарича случай на к о м пен-
ей р а н делите л. Основно приложение на компенсирания
делител е сондата на осцилоскопа (фиг.1.8). Поставените в нея рези-
стор и донастройващ кондензатор определят времеконстанта, която
е равна на времеконстантата, образувана от входного съпротивление
и входния капацитет на осцилоскопа. Сигналът в случая се намаля-
ва 10 пъти , но този недостатък е несъществен.
1.5.	ПЛАН ЗА РАБОТА
1	.Да се снемат осцилограмите на входного и изходното напреже-
ние при диференцираща верига. Да се изчисли и да се измери от
екрана на осцилоскопа активната продължителност на импулса.
2	.Да се снемат осцилограмите на входного и изходното напре-
жение при интегрираща верига. Да се изчислят и да се измери от
екрана на осцилоскопа активната продължителност на импулса и
времето за зареждане на кондензатора.
З	.Да се извърши настройка на сондата на осцилоскопа.
1.в.КОНТРОЛНИ ВЪПРОСИ
1	.В какви случаи могат да се използуват решението на диференциалното
уравнение от първи ред и изведената от него формула за временен интервал?
2.Как се определи времето за зареждане на кондензатора при интегрираща
верига?
З.Как се настройва сондата на осцилоскопа?
8
УПРАЖНЕНИЕ №2
КЛЮЧОВИ СХЕМИ С БИПОЛЯРНИ ТРАНЗИСТОРИ
2.1.	ОСНОВНА К ЛЮ ЧО В А СХЕМА
Принципната схема на най-прост ключ с биполярен транзистор
е показана на фиг. 2.1. В нея транзисторът е свързан в схема с
общ емитер, като управляема е колекторната верига, включваща за-
хранващия източник Ес и товарния резистор Rc. Управляващата
базова верига включва източника на входен сигнал Ер с вътрешно
съпротивление Rp и базовия резистор Яд.
2.1.1.	Статичен режим
В статичен режим разглежданата схема притежава две устой чи-
ви състояния, отговарящи на отворено и затворено положение на
ключа. Поставянето на транзисторния ключ във всяко от тези съ-
стояния и неговото действие са в непосредствена връзка с характери-
стиките на транзистора (фиг. 2.2). Отвореното положение на ключа
отговаря на запушено състояние на транзистора. В този режим и
двата PN прехода (емитерен и колекторен) са запушени и през тях
протичат минимални токове. Условието за това е ив < 0 (обратно
свързване на емитерния преход — т.нар. дълбоко запушване), при
което
(2.1)	1е & 0,1в « —Icq^Ic «
като Icq е обратният ток на запушения колекторен преход.
На практика обаче силициевият PN преход остава запушен до на-
прежение ив = Uboj при което Ubo « 0, 5 4- 0,6V. Така на границата
между режима на запушване и активния режим (т. 1 ) протичащите
през електродите на транзистора токове, макар и относите л но да се
променят, остават с твърде малки
стойности (« 10“4 А). Поради то-
ва падовете върху резисторите Rb
и Rc могат да се пренебрегнат и да
се смята, че ив « и** и ис « Ес-
Следователи© транзисторният
ключ е отворен за
(2.2)	uBX < Ubq>
при което Иизх « Ес ( т. А).
Фиг. 2.1
9
Фиг. 2.2
Когато входното напрежение достигне стойността Ubo, транзи-
сторът се отпушва и преминава в активен (усилвателен) режим:
емитерният преход е отпушен, като напрежението върху него оста-
ва приблизително постоянно (Eq), а колекторният преход е за-
пушен. Протичащите базов и колекторен ток са свързани с ко-
ефицента на предаване = Р1в)> & изходното напрежение е
^изх = ис = Ес — icRc-
С увеличаване на входното напрежение uBX « ibRb + Eq расте
и базовият ток, като в т.2 при г’в = 1в2 потенциалът на колектора
спада до напрежението на отпушения емитерен преход Eq, а напре-
жението върху колекторния преход съответно става равно на ну-
ла. При по-нататъшно увеличаване на базовия ток до стойност Ibs
напрежението колектор-база достига по стойност напрежението на
отпушване, а потенциалът на колектора спада до UGq « О, IV. В то-
зи момент транзисторът преминава в режим на насищане, като и
към двата PN прехода се оказва приложено отпушващо напреже-
ние. Инжекцията на електрони от колектора към базата започва да
възпрепятствува по-нататъшното увеличаване на колекторния ток
и той остава практически постоянен и равен на максималната си
стойност:
(2-3)
Ics — {Ес ~ Ucb)/Rc ~ Ec/Rc-
Тъй като напреженията ивх и Ес значително превишават напре-
женията върху право свързаните PN преходи, удобно е за външно
зададени параметри да се смятат токовете г’в « ивх/Rb^c « Ес/Re
и чрез тях да се изрази условието, при което настъпва насищане
на транзистора. Като използуваме известната зависимост на Еберс-
Мол
(2-4)	1с = а1Е - 1сот(еисв^* - 1),
където а е коефицентът на предаване на емитерния ток;
К)
Ic от - топлиннният ток на колекторния преход;
$t - топлинният потенциал,
като положим Ucb > 0 (което отговаря на право свързване на ко-
лекторния преход) и преминем от а и 1е към Р и 1в (при свързване
ОЕ), получаваме условието 1в > Ics/P = Ibs-
Следователи© транзисторният ключ се "затваря” при
ивх > Eq 4- RbEc / PRc
(2.5)	и тогава
^изх = Uco w 0, Ec/Rc*
2.1.2.	Преходни процееи
Получаването и анализът на динамичните параметри на схемата
се основават на разглеждането на измененията на токовете и напре-
женията под въздействие на правоъгълен входен сигнал (фиг. 2.3).
Времето, отговарящо на пълния период за изменение на входното
напрежение, може да се раздели на няколко етапа:
1. Закъснение при отпушване (^зо) В началото на този ин-
тервал входното напрежение се изменя скокообразно от стойност,
осигуряваща запушване на транзистора в установен режим (Е^)
към стойност, осигуряваща неговото насищане (Е%). При това из-
менение входният капацитет Свх на запушения транзистор започва
да се презарежда през базовия резистор Rb- В края на интервала
потенциалы на базата достига стойността Ubo и емитерният преход
се отпушва. За времето £зО може да се запише изразът
(2.6)	t3O = Rb^bx^[(E^ + Ед)/(Е^ - Ubo)]-
2.	Формиране на фронта при отпушване (£фо) След отпушване
на емитерния преход базовият ток скокообразно достига установена-
та си стойност = (Е£ — Ubg)/Rb > като е необходимо да се спази
условието > Ibs- При анализа на следващите процееи се изпол-
зува еквивалентната времеконстанта при свързване в схема ОЕ
(2.7)	тое = тъ 4" (Р 4"
където тъ е времето на живот на токоносителите в базата;
Сс - бариерният капацитет на колекторния преход.
С тази времеконстанта нараства по експоненциален закон заря-
ды Q от неосновни токоносители в областта на колекторния пре-
ход, като се стреми от нулева начал на стойност към стойността
11
Q(oo) = toe Iв Пропорционално на него колекторният ток нара-
ства, а колекторното напрежение спада. Но когато след времето £фо
зарядът достигне стойността Qrp = tqe^bs > а колекторният ток
стане равен на Ics > транзисторът се насища и колекторните ток и
напрежение остават постоянни. Като се отчитат посочените грани-
чни условия, може да се напише
(2.8)	4o = tobM^/(Z5-Zbs)].
3.	Натрупване на допълнителен заряд. При неизменните на то-
зи етап токове и напрежения в схемата зарядът се натрупва благо-
дарение на термогенерацията на носители. Поради това определящ
временен параметър е средното време за живот на носителите в ба-
зата и колектора 7ц , а крайната стойност на заряда е QM = тн1^.
Степента и периодът от време, за което ще се развие този процес,
12
зависят от съотношението между Qrp и QM , както и от продължи-
телността на входния импулс.
4.	Закъснение при вапушване (£33) Едновременно с входното
напрежение и базовият ток се изменя скокообразно до стойност
и като променя посоката си, започва да разнася (намалява) натрупа-
ния в областта на колекторния преход заряд. Процесът е аналогичен
на този при натрупване на заряда - експоненциален, с времеконстан-
та тн , но с други гранични условия: Q(0) = Qm,Q(oo) = тн!в- В
края на интервала допълнителният заряд изчезва, а зарядът като
цяло спада до граничната стойност Qrp Следователно продължи-
телността на този период е
(2.9)	1зз = тн Ь[(/д + \1д \)/(toe!bs/th + \1в Dl-
При неговото завършване върху колекторния преход се възста-
новява обратного напрежение и започва запушването на транзисто-
ра.
5.	Формиране на фронта при вапушване (£фз) След преми-
наване на транзистора в активен режим постоянният базов ток
продължава да разсейва заряда от неосновни токоносители в база-
та от стойността Qrp към крайната (асимптотичната) стойност -
Тн 1в » Д°като този заряд спадне до нула и транзисторът се запуши.
Характерът на процеса обаче е сложен и се влияе от големината на
, от бариерния колекторен (Сс) и товарния (Ст) капацитет. Вре-
меконстантата, с която се развива процесът, в типичния случай за
\1д | « Ics може да се изрази приблизително така:
Тфз = 0,25tp + RcCd
където £р е времето за дифузия в базата; съответно за колекторния
ток £фз(7с) « Зтф3. На практика при Ст > С с изменението на този
ток може да се приеме за скокообразно, а времето за нарастване на
изходното напрежение да се определи от зареждането на капаците-
тите:
(2.10)	*фз(^с) « 3Rc{Cc 4- Ст).
2.2.	НИКОИ ВЪЗМОЖНОСТИ ЗА ПОДОБРЯВАНЕ
НА БЪРЗОДЕЙСТВИЕТО
От направеното разглеждане на преходните процеси се вижда, че
върху бързодействието влияят главно два взаимносвързани и доня-
къде противоречиви фактора. Ускоряване на прехода между цвете
състояния на транзистора, от една страна, може да се постигне чрез
13
прев ключ ване с по-големи базови токове. Но увеличаването на уста-
новената стойност на отпушващия ток би увеличило дълбочи-
ната на насищане, съответно и закъснението при запушване. Също
така при повишаване на входного запушващо напрежение Ер ще се
забави отпушването на транзистора. С други думи казано, по-висо-
ко бързодействие се получава при по-малка дълбочина на насищане
и запушване.
Удовлетворяване на тези противоречиви изисквания се постига
чрез използуване на ускоряващ кондензатор (фиг. 2.4). Така в на-
чалния момент на превключване се получават повишени стойности
на токовете
1^(0) «^/Яг
(2.11) и
/в(0) « [££ + С7с(0)]/Яг « (ЕВ~ + E^)/Rr
(обикновено Яг Яд) и се ускоряват преходните процеси. От дру-
га страна, установената стойност на отпушващия ток остава същата
[IB+ (оо) « Е£/Rb)j така че може да се поддържа малка дълбочина
на насищане.
Друга възможност, широко използувана сега в интегралната схе-
мотехника, е осъществяването на нелинейна отрицателна обратна
връзка с диод на Шотки (фиг. 2.5).В тази схема при положителен
потенциал на колектора спрямо базата (запушен колекторен преход)
диодът също е запушен и практически не оказва влияние. Кога-
то под въздействие на входния отпушващ сигнал напрежението ко-
лектор-база стане отрицателно и достигне праговата за диода стой-
ност С/дшо , последният се отпушва и върху прехода се установя-
ва приблизително постоянно напрежение. Диодът на Шотки, пред-
став ляващ контакт между метал и полупроводник, притежава две
важни за случая особености. Първо, типична стойност при него
е С/дшо «0, 4V, която е по-малка от отпушващото напрежение на
силициевия PN преход. Поради това колекторният преход остава
запушен и съответно липсват характерните за насищането процеси
И
на натрупване и разсейване на допълнителен заряд. Второ, сами-
ят характер на физическите явления в диода на Шотки не включва
инжекция на неосновни токоносители. Така скоростта на превключ-
ване на диода се определя само от бариерния капацитет и може да
бъде твърде висока. В резултат на това схемата като цяло, макар и с
цената на малко по-високо изходно напрежение при затворен ключ
(липса на насищане), притежава значително бързодействие.
2.3.	ПЛАН ЗА РАБОТА
1.	Да се снеме предавателната характеристика на схема с наси-
щане. Да се изследва влиянието на Rc и Rr
2.	Да се снеме предавателната характеристика на схема с диод
на Шотки.
3.	Да се изследват преходните процееи в схема с насищане, като
се измерят закъсненията и продължителностите на фронтовете на
изходния сигнал. Да се проучи влиянието на Rb и Су.
4.	Да се измерят динамичните параметри на схема с диод на
Шотки.
5.	Да се сравнят получените резултати при различните схемни
варианти по отношение на шумоустойчивост и бързодействие, като
се анализират причините за различията.
2.4.	КОНТРОЛНИ ВЪПРОСИ
1.	Как и защо влияе Rb върху бързодействието на ключовата схема с
насищане?
2.	Как ще се променят динамичните параметри при промяна на захранва-
щото напрежение?
3.	Какво значение има R(j за бързодействието на схема с насищане и на
схема с диод на Шотки?
15
УПРАЖНЕНИЕ №3
КЛЮЧОВА СХЕМА С MOS ТРАНЗИСТОР
3.1.	ХАРАКТЕРИСТИКИ НА MOS ТРАНЗИСТОР
Основен елемент на MOS логическите схеми е N -каналният MOS
транзистор с индуциран канал (фиг. 3.1а). Той е запушен, когато
напрежението между гейта и сорса е по-малко от праговото напре-
жение V?. Последното има минимална стойност Vro при заземен
copc (us = 0) и нараства с увеличаване на напрежението на сор-
са спрямо заземената подложка. Тази зависимост е сложна, но за
практически цели може да се линеаризира във вида
(3.1)	V? = VT0 + T}us-
При анализа е удобно да се работи с ефективното управляващо
напрежение
(3.2)	uy = UGS — Ут,
тъй като при uy < 0 транзисторът е запушен, а при uy > 0 - отпу-
щен. Свойствата на отпушения транзистор се виждат най - добре от
семейството изходни характеристики (фиг. 3.1в). Границата между
цвете области се определя от съотношението между управляващото
напрежение и изходното (дрейновото) напрежение. За големи на-
прежения на дрейна, т.е. за uy < ups, токът през транзистора е
квадратична функция на управляващото напрежение
k	1с
(3.3)	i=^y=^(uGS-VTf
л»	Z
и практически не зависи от дрейновото напрежение. Параметър на
тази облает от характеристиките е стръмността
(3.4)	S =	= киу = k(uGS - VT).
dues
В стръмната облает на характеристиките (т.нар. облает на
променливо съпротивление) ,за която uy > uds
токът се определя от зависимостта
Фиг. 3.1
(3.5)	i = kuDS(uy - ^^-) = kuDS(uGS -VT -
z	z
Както се вижда, токът расте линейно с нарастването на дрей-
новото напрежение, когато то е мал ко. Затова параметър на ха-
рактеристиките в тази облает е диференциалното съпротивление на
канала, което е и изходно съпротивление на транзистора при малки
напрежения:
(3.6)
го =
duf)s
di
^DS =0
1 _ 1
киу k[uas — Ут)
Линейна апроксимация на характеристиките в стръмната облает
(3.5), удобна за анализ и задоволителна по точност, се получава при
построяване на допирателна в т. О към всяка от характеристиките.
Получените прави линии (прекъеваните линии на фиг. 3.1в) отго-
варят на диференциалното съпротивление на канала, определено от
(3.6), така че то се използува като изходно съпротивление в цялата
стръмна облает от апроксимираните характеристики. Интересно е
да се отбележи, че т. А , която след апроксимацията фиксира гра-
ницата между цвете области, има абсциса
(3.7)
«DS =
Uy
~2~
UGS ~ Ут
2
Получената по този начин евивалентна схема е показана на фиг.
3.16.	В табл. 3.1 са резюмирани всички количествени зависимости
2 Руководство по цпфровк  логнческн схем
17
Таблица 3.1
Състояние на транзистора	Гранични условия		Зависимост на тока	Положение на купона
	Нелинеен	модел			
запушен	«у < V,		0	1
отпущен	Uy > V,	Uy < Uds	fcUy г = V	2
		Uy > U&S	i = kuos (uy “ ^2^)	3
	Линеен	модел			
запушен	Uy < VT		0	1
отпушен	Uy > VT	Uy 2 < UDS	II Ю|?г £ *< to	2
		% > UDS	£ = 	Ln		3
i
6	Е UD
Фиг. 3.2
за MOS транзистори. Те могат да се използуват и при транзистори
с вграден (собствен) канал, като се отчете алгебричната стойност на
праговото напрежение - отрицателно за N -канал и положително за
Р-канал.
3.2.	КЛЮЧОВА СХЕМА
Основната МОС ключова схеми съдържа транзистор с индуци-
ран канал със заземени соре и подложка и товарен резистор R (фиг.
3.2а).
За входни напрежения, по-малки от праговото напрежение
транзисторът е запушен (положение 1 на ключа в еквивалентната
схема на фиг. 3.26). Изходното напрежение е максимално и равно
18
на захранващото. Когато транзисторът е отпушен, работната му
точка трябва да се намира в стръмната облает от характеристиките
(положение 3 на ключа от фиг. 3.26). Ако входното напрежение ?
управляващото непрежение иу = Um~Vto , а изходното напрежение
на схемата е
(3.8)	«изх- R + rD - 1+ я. - 1 + SR - 1 + kR(UM - Уто) ‘
rD
Максималната възможна стойност на входното напрежение е ра-
вна на стойността на захранващото напрежение Е За Um = Е
изходното напрежение е
(3-9)	«и»х min i + kR(E _ уго) •
Това напрежение трява да бъде мал ко, за да може да поддържа
запушени схемите, евързани към изхода на разглежданата схема,
т.е.
(3.10)	— = SR = kR(E - VT0) » 1.
rD
Това неравенство показва една от основните проблеми в ключо-
вите схеми с MOS транзистори, а именно - за да се получи малко
изходно напрежение от отпушения транзистор (по-малко от праго-
вото), са необходими големи стойности на захранващото напреже-
ние (спрямо праговото), на товарния резистор и на коефициента к.
Последният расте линейно с увеличаване на площта на транзисто-
ра. Тъй като е желателно тя да бъде минималка,на лага се да се
използуват големи товарни резистори. От една страна, това нама-
лява консумацията на схемите, но от друга страна, реализирането
на високоомни резистори поставя сериозни проблеми от техноло-
гичен и схемотехнически характер (някои от тях се разглеждат в
упражнение №6).
Преходните процеси в ключовите схеми с МОС транзистори се
определят главно от процесите на зареждане и разреждане на па-
разитните капацитети. За честоти до 1 GHz може да се смята, че
процесите в канала на транзистора са безинертни, т.е. във всеки
момент токът се определя от напреженията в съответствие със ста-
тичните характеристики (уравнения (3.3) и (3.4)). При анализа на
схемата от фиг.3.2а е пренебрегнат проходният капацитет, понеже
е много по-малък от изходния капацитет С. Последният е сума от
капацитета на дрейна и входния капацитет на следващото стъпало.
19
5
Фиг. 3.2
При подаване на входен отпушващ импулс с амплитуда UM , по-
голяма от праговото напрежение, протича ток /р, който разрежда
капацитета С. За това време работната точка се премества от т.А до
т.В (фиг.3.2в). Като се вземе пред вид, че токът 1р, не се измени и
като се пренебрегне токът през товарния резистор (много по-малък
от Id ), за продължителността на този интервал се получава изразът
(з in д, =	=	= С / 2Е _
Zd	-Vto)2 S \Um — Vto
При по-нататъшно намаляване на изходното напрежение рабо-
тната точка се движи в стръмната облает на характеристиката, за
която вътрешното съпротивление на транзистора е много по-малко
от съпротивлението на товарния резистор R . Времето за премества-
не на работната точка от т. В в т. С , в която завършва преходният
процес, е
(3-12)
Д^2 = 3(7Гр.
Общата продължителност на разглеждания фронт е
(3.13)
— 2C7rp I —---—---h 1
\ Ум — У то
Неговата минимално възможна стойност се постига при Um = Е
и Е Vj-q:
20
(3.14)
£ф1 = 4Crp.
При скокообразно намаляване на входното напрежение под стой-
ността на праговото напрежение транзисторът се запушва. Капаци-
тетът С се зарежда през резистора R до напрежение Е за време
(3.15)
*Ф2 = 3CR.
Изразите (3.14) и (3.15) показват как зависи бързодействието на
цялата схема от параметрите на транзистора, паразитния капаци-
тет и товарния резистор. Поради голямата стойност на последния
(уравнение (3.10)) фронтът при запушване на транзистора е много
по-голям от фронта при отпушване и определя в крайна сметка бър-
зодействиетс» на стъпалото.
Фиг. 3.3
3.3.	ПЛАН ЗА РАБОТА
1.	Да се снеме предавателната характеристика на стъпалото
(фиг. 3.3) при различии напрежения на подложката ив Да се
определят стойностите на праговото напрежение и зависимостта им
от иВ-
2.	Да се снемат предавателни характеристики при различии
стойности на товарния резистор. Напрежението върху отпущения
транзистор да се сравни с изчисленото от (3.9).
3.	Да се изследват преходните процеси и се определят фронтове-
те в зависимост от Um, Vt,E, R и С Експерименталните резултати
да се сравнят с теоретичните, получени от изрази (3.14) и (3.15)
21
3.4.	КОНТРОЛНИ ВЪПРОСИ
1.	Може ли в N -канален транзистор със заземен соре да се подадё поло-
жи тел но напрежение на подложката? Защо?
2.	Необходимо ли е последователи о във веригата на гейта да се постави
резистор? Как ще влияе той върху бързодействието?
3.	Какво е влиянието на проходния капацитет Cgd върху преходните
процеси?
22
УПРАЖНЕНИЕ №4
ТРАНЗИСТОРНО-ТРАНЗИСТОРНИ ЛОГИЧЕСКИ СХЕМИ (I)
Транзисторно-транзисторните логически (TTL) схеми сега са
един от най-широко използуваните градивни елементи за цифрови
устройства. Разработена е богата гама от типове и модификации на
схеми с малка, средна и висока степей на интеграция, като процесът
на тяхното усъвършенствуване и развитие продължава и сега.
4.1.	БАЗОВ TTL Е ЛЕМЕ НТ
Главна компонента на основната TTL схема (фиг. 4.1) е много-
емитерният транзистор 7м, свързан с колектора си към инвертор (в
разглежданата схема той е изграден от Ти Яс).
Многоемитерният транзистор реализира логическа функция от
толкова входни променливи, колкото са неговите емитери. Ще при-
еме м, че на логическа нула отговаря нисък, а на логическа едини-
ца - висок положителен потенциал (т.нар. положителна
логика).
Нека първоначално към всички входове да бъде приложено на-
прежение с високо ниво U1. Тогава 7м се оказва в инверсен активен
режим - колекторният преход е свързан в права посока, а емитер-
ният - в обратна. Протичащите колекторен и базов ( /д ) ток са
приблизително равни, тъй като инверсният коефицент на предава-
не по ток е много по-малък от единица. За широко Използуваните
TTL интегрални схеми (ИС) от серията 74 в този случай входният
ток е около 40 д А. От своя страна Ir има стойност (определена от
Я), която осигурява насищането на Т. Така в изхода се установява
логическа нула. Напрежението е ниско (< 0,4 V), но зависи от Яс
и Я (чрез дълбочината на насищане).
Да разгледаме как се променя състояние-	“Т	~Т~ * Ес
то на схемата при намаляване стойността на	П	П
напрежението, приложено към кой да е вход.	| J R	| J Rc
Когато потенциалът, приложен към избра-	Т|1Р	Т 
ния вход и съответствуващия му емитер спа-	-4v- J °z
дне под потенциала на базата на многоеми- х о—у \-----у
терния транзистор, разглежданият емитерен У °	' Тм
преход се оказва свързан в права посока и се
отпушва. Тогава през колектора на 7м за-
почва да протича ток. Този ток първоначал-	фиг 4 г
23
но разнася допълнителния заряд, натрупан в на-
ситения досега транзистор Т, и в крайна смет-
ка го запушва. Оттук нататък през колектора
на Тм остава да протича само незначителният
обратен ток на запушения Т, а в изхода се уста-
новява логическа единица. Транзисторът Т дей-
с твите л но е запушен, тъй като към базата му
се подава су мата от ниското вход но напрежение
U° и напрежението върху наситения Тм. След
запушването на Т започва процес на установява-
не на изходното напрежение, в края на който u*sx « Eq. Продъл-
жителността на този процес се определя от времето за зареждане
на свързания към схемата товарен капацитет през Rq. Необходи-
мо е да се отбележи, че протичащият през отпушения емитер ток (
« 1,6 mA) създава пад на напрежение върху свързаното към входа
съпротивление Rr (фиг. 4.2). В общия случай е необходимо напре-
жението на източника на сигнал Ег = UQ < 0,4 V. Тогава схемата
ще функционира правилно, т.е. няма да променя ненужно състоя-
нието си под влияние на пада от /вх върху Rr, когато Rr < 3000.
При обратна промяна на входното напрежение от U° към U1 и про-
цесите в схемата също се развиват в обратна посока. Когато емитер-
ният потенциал на многоемитерния транзистор превиши базовия,
Тм преминава отново в инверсен активен режим. Токът Ir започва
да протича през колектора на 7м и да зарежда входния капаци-
тет на Т, докато транзисторът се отпуши и впоследствие насити. С
разреждането на товарния капацитет през Т изходното напрежение
спада до U°. На практика обикновено товарът представлява входове
на други подобии ( TTL ) ехеми, така че е необходимо да завършат
и процесите за запушване на техните инверторни транзистори.
От направеното разглеждане се вижда, че TTL схемата реализи-
ра логическа функция И-НЕ между подадените входни променливи
(в избраната положите л на логика).
4.2.	СХЕМНИ ВАРИАНТИ НА ИЗХОДНОТО СТЪПАЛО
В показания на фиг. 4.1 базов TTL елемент изходното стъпа-
ло е т.нар. прост инвертор и съдържа транзистора Т и
резистора R. Това стъпало извършва инверсия и усилване на сигна-
ла след 7м- На практика този тип ехеми обикновено се реализират
като ехеми с отворен колектор (фиг. 4.3а), при конто товарът на
изходното стъпало R? не е включен в структурата на самата ИС,
а се евързва външно между изходния извод и захранващото напре-
жение. Такова решение дава възможност за две специфични при-
ложения. Първо, за товар може да се използува елемент, различен
от традиционния резистор, например светодиод (фиг. 4.36), намотка
на реле или транзистор за управление на по-мощни ехеми. От друга
24
Фиг. 4.3
страна, възможно е изходите на няколко схеми да бъдат свързани
паралелно към общ товарен резистор ( R? на фиг. 4.3в). Получе-
ният при това изходен сигнал z е функция ИЛИ-HE от сигналите,
постъпващи на входовете на инвертиращите транзистори (	и^),
а спрямо входните за схемата променливи функцията е И-ИЛИ-НЕ.
Така можем да получим по-сложни логически структури, без да се
използуват допълнителни логически елементи.
В схемата на фиг. 4.3а е включено допълнително и стъпалото,
съставено от Т1,Я1 и Я2, което усилва по ток сигнала от изхода
на 7м- За намаляване на изходното съпротивление (повишаване на
товарната способност) в състояние логическа единица при едновре-
менно запазване ниско ниво на логическата нула се преминава към
стъпало с повече транзистори - сложен инвертор (фиг. 4.4а).Тран-
зисторът Ti осигурява получаването на противофазни сигнали за
управление на изходните транзистори Т2 и Т3. При високо ниво на
изхода на транзисторите Т\ и Т3 са наситени, а Т2 е запушен
благодарение на диода D, който "повдига” потенциала на емитера
25
Фиг. 4.4
му. Така в изхода се получава логическа нула. В обратнйя случай
7i и Т3 са запушени, а Т2 работа в активен режим и осигурява ви-
соко ниво на изхода. Вижда се, че видът на получената логическа
функция не се променя.
При преход от 0 към 1 транзисторът Тз трябва да бъде изведен
от насищане и запушен. Необходимого за целта време е по-голямо
от времето, за което 7*2 се отпушва, така че през определен, макар и
кратък, интервал между полюсите на захранващото напрежение се
оказват свързани последователи© два отпушени транзистора и един
диод. Протичащият тогава силен токов импулс внася смущения в
работата на всички други схеми, захранвани от същия източник, а
и разсейваната мощност се увеличава значите л но. За ограничаване
амплитудата на импулса в схемата се включва ЯОгр> а за намалява-
не на внасяните смущения е необходимо да се свържат блокиращи
кондензатори между захранващите изводи.
Сложният инвертор позволява бързо превключване между цве-
те изходни състояния, тъй като и зареждането, и
26
разреждането на товарния капацитет се извършват
през малкото съпротивление на отпушен транзи-
стор. В този смисъл още по-добър резултат се по-
лучава при замяна на Т2 с два транзистора, свър-
зани по схема Дарлингтон ( Т2 и Т4 на фиг. 4.46 ).
Тази двойка осигурява по-голям ток в състояние
единица, като същевременно отпада необходимост-
та от отместващ диод (неговата роля се изпълнява
от прехода емитер - база на Т2).
На фиг. 4.5 са показани стандартните логиче-
ски нива и допустимите отклонения от тях на вхо-
дните и изходните напрежения за TTL с хеми те. С
Unp е означена средната стойност на ивх, при която
се извършва преходът между цвете състояния.
Фиг. 4.5
4.3.	ПЛАН ЗА РАБОТА
1.	Да се снемат предавателните характеристики на ехеми с прост
и със сложен инвертор. Да се изеледва влиянието върху тях на Rc
(за простия инвертор) и на изходния товар, като за такъв се изпол-
зуват входове на други TTL ехеми.
2.	Да се реализира функция И-ИЛИ-НЕ чрез ехеми И-НЕ с отво-
рен колектор. Да се провери действието й.
3.	Да се измерят динамичните параметри (фронтове и закъсне-
ния) на TTL ехеми с прост и сложен инвертор. За схемата с прост
инвертор да се проучи влиянието на Rc.
4.	Да се анализират получените резултати от гледна точка на
логически нива, шумозащитеност, бързодействие и факторите, вли-
яещи върху тях.
4.4.	КОНТРОЛНИ ВЪПРОСИ
1.	Коя схема се отличава с по-голяма амплитуда на логическите нива и
шумоустойчивост? Защо?
2.	На какво се дължи по-високото бързодействие на схемата със сложен
инвертор?
3.	Ще работи ли правилно сложният инвертор (вж. фиг. 4.4а) без диода Д?
А без Rorp ?
27
УПРАЖНЕНИЕ №5
ТРАНЗИСТОРНО-ТРАНЗИСТОРНИ ЛОГИЧЕСКИ СХЕМИ (II)
Тук ще бъдат разгледани някои разновидности и модификации
на основните TTL схеми, разширяващи техните логически и фун-
кционални възможности или целящи промяна на някои от параме-
трите им в желаната посока.
5.1.	РАЗШИРЯВАНЕ НА ЛОГИЧЕСКИТЕ ВЪЗМОЖНОСТИ
Става дума за реализиране на функции, различии от основната
за TTL схемите И-НЕ.
Инвертиращата схема за получаване на функция НЕ се различава
от базовата схема И-НЕ само по това, че е с единствен вход.
Има няколко възможности за получаване на логическа операция
И. Първата е да се свържат последователно схеми И-НЕ и НЕ. Вто-
рата и най-често използуваната е включването в самата структура
на TTL схемата на допълнителен инвертор пред изходното стъпало.
На трето място при паралелно свързване към общ товар (вж. фиг.
4.Зв), което е възможно само за прости инвертори, новополученият
изходен сигнал е функция И от сигналите в изходите на отделяйте
схеми преди обединяването им. Но в случая Има един недостатък
първоначалният вид на отделяйте функции вече не може да бъде
използуван.
Реализиране на операция ИЛИ като част от по-сложна логическа
функция е показано на фиг. 5.1 (заградената с прекъсваната линия
част от схемата ще бъде разгледана малко по-късно), където тран-
зисторите 7*2 и Т4 са свързани паралелно.В такъв случай логическа
единица на изхода ( Т5 - отпушен, TG - запушен) ще се получи са-
мо тогава, когато Т2 и Т4 едновременно са запушени, т.е. когато
на входовете им има нисък потенциал. Следователйо спрямо вхо-
дните променливи функцията ще бъде И-ИЛИ-НЕ, при едновходови
транзистори Ti и Т3 - ИЛИ-HE, а след допълнително инвертиране -
ИЛИ. Вижда се, че TTL схемата ИЛИ-HE е с по-сложна структура,
откол кото схемата И-НЕ. Това показва, че между сложността на ло-
гическата функция и сложността на реализиращата я електрическа
схема не винаги съществува права зависимост.
При някои схеми И-ИЛИ-НЕ са предвидени изводи ( х и у на
фиг. 5.1) за допълнително включване на т.нар. разширител
Разширителят изпълнява операция И между входните за него про-
менливи ( г и з ). Полученото логическо произведение чрез функция
28
г
s
Фиг. 5.1
ИЛИ-HE се добавя към произведенията на входните за разширяема-
та схема променливи ( т и п , р и q ). Включването на разширител
се налага, когато основната използувана схема не притежава необ-
ходима брой входове по ИЛИ.
5.2.	СХЕМА С ТРИ ИЗХОДНИ СЪСТОЯНИЯ
Обединяване на изходите на TTL схеми със сложен инвертор не
се допуска поради ниското им изходно съпротивление и в двете съ-
стояния. От друга страна, включване на голям брой схеми към една
точка се налага в редица случаи (например при свързване на компо-
нентите на компютърна система чрез общите магистрали), когато
е необходимо множество източници и приемници на информация
да използуват обща линия (информационен носител). За тази цел
служи схемата с три изходни състояния (фиг. 5.2).
При подадена логическа единица на управляващия вход у диодът
е запушен и схемата работа по известния ни начин, като състояни-
ето на изхода се определи от състоянието на информационния вход
х (в случая функцията е НЕ, но би могла да бъде и друга). При
подаване на логическа нула Т\ се насища, вследствие на което Т2
и Т5 се запушват. Едновременно с това през отпушения диод ни-
сък потенциал постъпва и в базата на Т3 , който заедно с Т4 също
се запушва. Тогава изходът на схемата преминава в ’’трето”, висо-
коимпедансно състояние, в което е изолиран и от двата полюса на
29
захранващия източник, а протичащият през него ток е пренебре-
жимо малък (< 40/х А) Потенциалът на изхода става независим от
разглежданата схема и се определя от другите свързани към същата
точка ехеми.
5.3.	ВАРИАНТИ НА TTL СХЕМИ С ПОВИШЕНО БЪРЗОДЕЙСТВИЕ
И НАМАЛЕНА КОНСУМАЦИЯ
Различните случаи в практиката понякога поставят различии
изисквания спрямо параметрите на използуваните елементи. За тя-
хното удовлетворяване са разработени няколко серии TTL ехеми. •
В схемите от бързодействуващата серия 74Н стойностите на из-
ползуваните резистори са намалени, което увеличава протичащите
токове, консумираната мощност и бързодействието. Точно обратно
е положението в схемите от маломощната серия 74L
Увеличаване на бързодействието се постига и при TTL схемите
с транзистори на Шотки от серията 74S благодарение на липсата
на насищане. Когато заедно се използуват транзистори на Шотки
и повишени стойности на разисторите (серия 74LS ), консумация-
та се намалява, без това да променя бързодействието в сравнение с
нормалната (базова) серия 74N
Развитието на TTL схемите продължава на базата на нови те-
хнологии, в резултат от което се появяват нови серии с подобрени
параметри (например ALS, FAST ). Някои основни параметри на схе-
ми от изброените серии са обобщени в табл. 5.1.
5.4.	НЯКОЛКО ПРАКТИЧЕСКИ СЪВЕТА
Състоянието на свободен (неевързан) вход на TTL схема се въз-
приема от нея като логическа единица. Неизползуван вход може да
:с евърже към друг вход на същия логически елемент, на който по-
•тъпва сигнал. При това трябва да се има предвид, че източникът на
сигнала се натоварва допълнително. Друга възможност при ехеми
30
Таблица 5.1
	Серии						
Параметри	74N К155	74L К158	74Н К131	74S К531	74LS К555	ALS КР1533	FAST КР1531
Средно закъснение, ns	10	30	6	3	10	4	2
Консумирана мощност за вентил, mW	10	1	22	20	2	1	4
Работа за превключване, pJ	100	30	132	60	20	4	8
И-НЕ е неизползуваният вход да се включи към захранващия изто-
чник (	) през резистор със стойност 1 кН , а при схеми ИЛИ-НЕ
- към нулевия потенциал.
Късо съединение на изхода с масата се допуска, но с положител-
ния полюс на захранването не се допуска, тъй като може да има
пагубни последствия за схемата. Желателно е непосредствено до
корпуса на ИС да се монтира филтриращ крндензатор ( > 0,1/xF ).
При включване на разширител свързващите проводници трябва да
са с минимална дължина.
5.5.	ПЛАН ЗА РАБОТА
1.	Да се включи разширител към схема И-ИЛИ-НЕ. Да се провери
действието на получената схема.
2.	Да се снеме предавателната характеристика на схема с три
изходни състояния спрямо управляващия вход. Изходното напре-
жение да се измерва при товар един TTL вход, като признак за уста-
новяване на високоимпедансно състояние е напрежението, равно на
потенциала на свободен вход.
3.	Да се снеме предавателната характеристика на TTL схема с
транзистори на Шотки и се определят логическите нива и шумоза-
щитеността. Да се измерят динамичните й параметри (фронтове и
закъснения).
5.6.	КОНТРОЛНИ ВЪПРОСИ
1.	Сравнете TTL схемата с транзистори на Шотки и обикновената TTL
схема от гледна точка на шумозащитеността.
2.	В кои случаи при изграждане на цифрови устройства и системи се налага
да се използуват TTL схеми от серията 74LS и от серията 74Н ?
31
УПРАЖНЕНИЕ №6
MOS ЛОГИЧЕСКИ СХЕМИ
вл. СТАТИЧЕН РЕЖИМ
Основната MOS логическа схема е инверторът, съставен от тран-
зистор с индуциран канал и товарен резистор. Методиката на из-
следването му бе изложена в упражнение №3. Многовходовите ло-
гически схеми се различават от инвертора само по количеството на
транзисторите - m на брой, като на гейта на всеки от тях се подава
входен сигнал. Двата възможни начина на свързване на транзисто-
рите са показани на фиг. 6.1.
Ако се приеме за логическа нула напрежение, близко до нула,
а за логическа единица - напрежение от порядъка на захранващо-
то, първата схема реализира операция ИЛИ-HE, а втората - И-НЕ.
Паралелното свързване се предпочита, тъй като при него максимал-
ната ниво на логическата нула в изхода е независимо от броя на
входовете. И наистина, докато в цвете схеми от фиг.6.1 напрежени-
ето на изходната логическа единица е еднакво
(6-1)
и1 = Е,
нивото на логическата нула в изхода на схемата от фиг.6.1 а е ра-
вно на напрежението върху един отпушен транзистор, определено
от равенство (3.9), т.е.
(6 2) U° = ^rD = ____________—_____________________
1 1	R + rD 1 + kR(E - Vro) ~ kR(E - VTo)1
а в изхода на схемата от фиг.6.16 - на сумата от напреженията върху
всички отпушени транзистори:
Етг£)	тЕ
R -F mrp kR(E — Vro)
За да може втората схема да има същото ниво Uq , както и първа-
та, необходимо е товарният й резистор да бъде по стойност т пъти
по-голям или площта на транзисторите да се увеличи т пъти. Те-
хнологичните трудности при реализиране на резистори с големи
32
сопротивления, както и необходимостта от оптимизиране размери-
те на интегралните ехеми практически изключват използуването на
схемата от фиг.6.16 за случаи с повече от два входа.
Реализирането на високоомен товар е основният проблем при
MOS логическите ехеми. Според вида и режима на товарния еле-
мент те се подразделят на: а) ехеми с линейни товарни резистори;
б) ехеми с нелинеен товар; в) ехеми с квазилинеен товар; г) ехеми
с токостабилизиращ товар (транзистор с вграден канал); д) ехеми с
допълнителна симетрия (инверторът е съставен от два транзистора
с различна проводимост).
Обект на настоящото упражнение са първите три вида ехеми.
Схемата с линеен товарен резистор (фиг.6.1а), както показва уравне-
ние (6.1), има одно основно предим-
ство - максимално използуване на
захранващото напрежение. Реали-
зирането обаче на високоомни ре-
зистори може да се постигне само
с усложняване на технологичния
процес.
Технологично по-прости са схе-
мите от фиг.6.2, в конто за товар се
използуват транзистори, аналоги-
чни на активните (активни ще се
3 Руководство по цифрови  логически ехеми
наричат по-нататък транзисторите, управлявани непосредствено от
входните сигнал и). В схемата на фиг. 6.2а (с нелинеен товар) гей-
тът и сорсът на товарния транзистор са свързани заедно към за-
хранващото напрежение. В резултат на това той работи винаги в
полегатата облает на характеристиките, тъй като за него е в сила
неравенството
(6.4)	Uy = UGS —Vt< UDS — UGS-
Влиянието на подложката върху характеристиките на товарния
транзистор вследствие на незаземения соре се изразява в увеличава-
не на праговото му напрежение
(6.5)	Vj’ = V^q + tjusb
спрямо праговото напрежение на активния транзистор Уто
Високо изходно напрежение U1 се получава, когато всички ак-
тивни транзистори са запушени. Но тогава токът през товарния
транзистор също става равен на нула. Като се заместят равенствата
uq = ud = Е и us = U1 в израза на тока (3.3) (който се нулира), се
получава
(6-6)
jyi _ Е - Уто
1 + П
Както се вижда, режимът на товарния транзистор е причина за
намаляване на U1 спрямо захранващото напрежение. Този недоста-
тък се избягва в схемата от фиг.6.26, като на гейта на товарния тран-
зистор се подава по-голямо напрежение, така че работната точка на
транзистора да се намира в стръмната облает от характеристики-
те. В този режим поведението на транзистора е подобно на това на
линеен резистор, поради което логическата схема е известна като
схема с квазилинеен товар. В случая при запушени активни тран-
зистори изходното напрежение е U1 = Е Като се положи u& = Ei
и us = ud = Е в условието за работа на товарния транзистор в
стръмната облает на характеристиките
(6.7)	Uy — UGS ~ Vt > UDS)
получава се зависимостта
(6.8)
Ei — Е — Vtq — Е > О,
която е необходимо условие за определяне на захранващото напре-
жение Ei
Схемите от фиг. 6.2 имат следния общ недостатък: когато акти-
вните транзистори се отпушват и изходното напрежение намалява,
34
Фиг. 6.3
всъщност намалява напрежението на сорса на товарния транзистор.
Токът през него значително нараства, а това повишава нивото на
логическата нула 17° За понижаването му е необходимо да се на-
мали съпротивлението на отпушените активни транзистори, т.е да
се увеличи заеманата от тях площ върху кристала на схемата.
6.2.	ПРЕХОДНИ ПРОЦЕСИ
Преходните процеси в разглежданите MOS логически схеми се
свеждат главно до зареждане и разреждане на изходния капацитет
С (фиг. 6.3) на всяка схема, конто е съставен от: а) капацитета на
общата дрейнова облает - пропорционален на броя на входовете т ;
б) сумата от входните капацитети на товарните схеми - п на брой;
в) паразитните капацитети на шипите и др.
Средното закъснение на сигнала е средноаритметично от следни-
те две времена:
-	време за зареждане на капацитета С през товара от ниво UQ до
ниво Уто (закъснение на отпушване);
-	време за разреждане на капацитета С през активния транзи-
стор от ниво U1 до ниво Уро (закъснение на запушване).
Влиянието на капацитета върху бързодействието е твърде голя-
мо вследствие на високоомните това-
ри и малката специфична стръмност
на MOS транзисторите (в сравнение
с биполярните). То може да се нама-
ли с помощта на мощен буфер, който
най-често представлява сложен ин-
вертор (фиг.6.4), включен в изхода
на логическата схема. Във всяко от
неговите две състояния единият от
двата мощни изходни транзистора е
отпушен и осигурява малко изходно
35
съпротивление на схемата. Другият транзистор пък е запушен, бла-
годарение на което консумацията в статичен режим е равна на нула.
6.3.	ПЛАН ЗА РАБОТА
1.	Да се снемат предавателни характеристики на разглеждани-
те ехеми в зависимост от товарния елемент и площта на активния
транзистор (за увеличаването й няколко транзистора са евързват
паралелно). Да се определят стойностите на £7°, С71 и запасите на
шумоустойчивост.
2.	Да се евържат и изеледват двувходови ехеми И-НЕ, ИЛИ-НЕ,
както и сложен инвертор.
3.	Да се изеледват преходните процееи в един инвертор и във
верига от три инвертора.
6.4.	КОНТРОЛНИ ВЪПРОСИ
l	.Kora £7° има минимална стойност в схемата от фиг. 6.1а?
2	.Каква е консумацията от източника на напрежение Е± (фиг.6.2б)?
З	.Как трябва да се измени схемата от фиг 6.4, за да се получи мощен не-
инвертиращ буфер?
36
УПРАЖНЕНИЕ №7
CMOS ЛОГИЧЕСКИ СХЕМИ
CMOS схемите са изградени на принципа на равностойното из-
под зуване на цвете компонента Р -канален и N -канален MOS
транзистор с индуциран канал. Оттук произлиза и названието
им схеми с противоположна (допълнителна, комплементарна)
проводимост или накратко - комплементарии М О S
(CMOS) схеми
7.1.	ИНВЕРТОР
В основната ключова схема - инвертора - двата транзистора
и Тр са свързани последователи© (фиг. 7.1а). Благодарение на раз-
личната им проводимост те могат да се управляват с един входен
сигнал (показаното на фиг. 7.1а свързване на подложките към зе-
мя за N -каналния и към +Е за Р -каналния транзистор осигурява
запушване на прехода подложка-канал на всеки транзистор). Дей-
ствието на схемата ще разгледаме при условие, че захранващото на-
прежение Е е по-голямо от Vtn и от V?p - праговите напрежения
на транзисторите и Тр Ако входното напрежение е по-малко
от VTN , транзисторът е запушен. Транзисторът Тр пък е отпу-
щен (гейтът му е по-отрицателен от сорса) и работната му точка е
в стръмната начална облает на характеристиките, т.е. Тр е еквива-
лентен на активно съпротивление. Тъй като токът през Тр е нула,
изходното напрежение е максимално и равно на захранващото:
Фиг. 7.1
37
Фиг. 7.2
Когато на входа подадем напрежение U1 , поради симетрията
действието на схемата е аналогично, но състоянието на транзисто-
рите е обратно на предишното. Сега е отпущен, Тр - запушен и
изходното напрежение приема минимална стойност, равна на нула:
(7.2)	ии1х min = !/» = 0.
Ако се пренебрегне съпротивлението на отпущения транзистор,
статичният режим се представя чрез опростена еквивалентна схема
(фиг. 7.16,в), съставена от два идеални ключа, действуващи про-
тивофазно. От нея се вижда, че в статичен режим консумираната
енергия е равна на нула. Това е основного предимство на CMOS ло-
гическите ехеми, което ги прави изключително перспективни при
създаване на ехеми с гол яма степей на интеграция.
Действието на CMOS инвертора се вижда най-добре от предава-
телната му характеристика, показана на фиг. 7.2. Тук транзисто-
рите са заменени с еквивалентните им ехеми, описани в упражнение
№3. Транзисторът е запушен в участъка 1-2 , а транзисторът Тр
- в участъка 5-6 Характеристиката е най-стръмна между точките
3 и 4 , където и двата транзистора работят в полегатата облает от
характеристиките. Между точките 2 и 5 през и Тр протича ток,
който е максимален в участъка 3~4 Този ток определя една част
от мощността, консумирана при превключване. Втората компонента
на тази мощност (фиг. 7.3) е евързана с процеса на зареждане на па-
разитния капацитет С през транзистора Тр и разреждането му през
TN .Тя е пропорционална на честотата на превключване f :
(7.3)	P = CE2f.
ЗВ
7.2.	ЛОГИЧЕСКИ СХЕМИ
Многовходовите CMOS логически схеми, аналогично на разгле-
дания инвертор, не консумират енергия в статичен режим. Това се
постига благодарение на спазването на следните правила за изгра-
ждане на схемите:
—	всеки входен логически сигнал управлява одновременно един
Р -канален и един N -канален транзистор, при което всяка т -вхо-
дова логическа схема съдържа общо 2т транзистора;
—	схема ИЛИ-HE се реализира чрез паралелно свързване на N
каналните и последователно свързване на Р -каналните транзистори
(фиг. 7.4);
—	схеми И-НЕ се реализира чрез последователно свързване на
N -каналните и паралелно свързване на Р -каналните транзистори
(фиг. 7.5);
— чрез съчетаване на горните
лучат едностъпални многовходо-
ви схеми, осъществяващи по-сло-
жни логически функции (фиг.
7.6).
Разгледаните дотук схеми
имат ниска шумоустойчивост.
Тя се дължи на мал ката стръм-
ност (съответно малко усилване)
на MOS транзисторите и се проя-
вява: а) чрез широките полегати
участъци в активната облает на
предавателната характеристика
(вж.фиг. 7.2); б) чрез отмества-
не на предавателната характери-
стика в зависимост от комбина-
две правила могат да се по-
Фиг. 7.6
39
Фиг. 7.7
цията на входните сигнали. Например в схемата на фиг. 7.4 можем
да снемем предавателната характеристика по два начина. Първият
е, като се изменя входният сигнал на транзистора Ti , а 7*2 се под-
държа запушен. Вторият начин е, като входният сигнал управлява
едновременно Ti и Т2 Във втория случай вследствие на по-голямата
стръмност на двата паралелно действувагци N -канални транзисто-
ра, стръмният участък в предавателната характеристика се преме-
ства вляво. За да се подобри шумоустойчивостта, т.е. за да се стесни
и стабилизира стръмната облает на предавателната характеристи-
ка, трябва да се увеличи усилването на изходните сигнали. За целта
се поставят допълнителни буфери (инвертори) във входовете и/или
изхода на схемата.
7.3.	АНАЛОГОВ КЛЮЧ
За комутиране на аналогови (непрекъснати) сигнали се изпол-
зува паралелното евързване на два транзистора с противоположна
проводимост (фиг. 7.7). За да бъдат транзисторите едновременно
отпушени или запушени, необходимо е управляващите сигнали на
техните гейтове да бъдат инвертирани един спрямо друг. Това се
постига с помощта на инвертора, показан на фиг. 7.7. Основните
предимства на схемата се проявяват, когато и двата транзистора
са отпушени. Тогава аналоговият ключ има мал ко съпротивление,
което слабо зависи от стойността и полярността на комутираното
аналогов© напрежение.
7.4.	ПЛАН ЗА РАБОТА 1
1.	Да се снеме предавателната характеристика на CMOS инвер-
С хеми те в упражнението се реализират на базата на многофункционалната
интегрална схема 4007 (фиг. 7.8)
40
тор и да се определят: праговите напрежения на транзисторите,
стойностите на U0 и U1 , запасът на шумоустойчивост в двете съ-
стояния.
2.	Да се свържат и изследват двувходови и тривходови логи-
чески схеми (по задание от асистента). Да се проверят таблиците
за истинност. Да се сравнят предавателните характеристики, снети
при управление с един и два входа.
3.	Да се състави схема на аналогов ключ и да се провери дей-
ствието й.
4.	Да се изследват преходните процеси във верига от три CMOS
инвертора.
7.5.	КОНТРОЛНИ ВЪПРОСИ
1.	От какво се ограничава максималната стойност на захранващото напре-
жение за CMOS" ловчее к и те схеми?
2.	Как ще се измени предавателната характеристика на CMOS инвертора,
ако подложката на N -каналния транзистор вместо към земя се евърже към
отрицателно напрежение? А ако подложката на Р -каналния транзистор се
евърже към напрежение, по-го л ям о от захранващото?
3.	Как трябва да се свържат два биполярни транзистора — единият PNP ,
а другият — NPN , за да се получи ключова схема с допълнителна симетрия?
На праве те сравнение между нея и CMOS ключова схема.
УПРАЖНЕНИЕ №8
ЕМИТЕРНО СВЪРЗАНИ ЛОГИЧЕСКИ СХЕМИ
Между сега произвежданите логически ИС на силициева основа с
най-големи бързодействие и изходна мощност се отличават емитер-
но свързаните логически (ECL) ехеми. Основен елемент в тяхната
структура е т.нар. токов превключвател.
8.1.	ТОКОВ ПРЕВКЛЮЧВАТЕЛ
Токовият превключвател (фиг. 8.1) се състои от два идентични
клона, като според стойността на входното напрежение зададеният
ток Iq протича през единия или другия от тях.
Входните нива, отговарящи на логическа нула и единица, са си-
метрични спрямо постоянното напрежение Ев
(8.1)	U°x - ЕВ -U*; U±x = Ев + U*
При ивх = Ев двата транзистора са отпушени и токът Iq се раз-
дел я поравно между тях. При намаляване на ивх до потенциалът
на емитерите остава неизменен Ев - Eq ( Eq е напрежението върху
отпушен PN преход), така че Ti се запушва и токът през него силно
намалява за сметка на тока през Т2. В обратния случай с увелича-
ване на ивх до U** се увеличава и потенциалът на емитерите. Това
намалява напрежението база-емитер на Т2, който се запушва, и Iq
започва изцяло да протича през 7*1.
Характерна за ECL схемите е работата на отпущения транзистор
в активен режим, така че в сила са съотношенията
(8.2)	Uq = Ес — otlQRc', uqb > О»
следователно
Ако транзисторът работа на гра-
ницата на насищането, неравенството
се заменя с равенство
(8.3)
Ec-aloRc = Ев +U*, т.е. = U±x.
Колекторното напрежение на за-
пущения транзистор е U(l: « Ес-
-12
Вижда се, че изходните нива са отместени в положителна посока
с прямо входните. Тогава между всеки два последователно свързани
токови превключвателя трябва да се включи източник на отмества-
що напрежение Е*, конто да осигури условието
(8-4) ^зх < U°n, т.е. U°c - Е* = Ев + U* - Е* < Ев - U*,
откъдето Е* > 2U*
8.2.	БАЗОВ ECL ЕЛЕМЕНТ
На фиг. 8.2 е показана схема на ECL елемент от серията 10 000
(серия К500-СССР) с характерните му особености. Заземен е не от-
рицателният, а положителният полюс на захранващия източник,
което запазва количествените съотношения, но променя знака на по-
тенциалите в точките от схемата. Целта е да се намали влиянието
на смущенията, разпространяващи се по захранващата шина на по-
ложителния полюс върху близките до него по стойност логически
нива Uq и Ui.
Източникът на опорно напрежение (Ер) е изграден от Т4, R2 — R4
и диодите за температурна стабилизация D± и D2. Отместването
на изходните нива с напрежението на отпушен PN преход (7?о) се
осъществява от емитерните повторители и Тб, конто освен това
осигуряват и малко изходно съпротивление.
Съществена, но не променяща принципа на действие разлика от
схемата на токовия превключвател е наличието на няколко паралел-
но свързани входни транзистора (толкова, ко л кото входът трябва
да има логическият елемент). Когато поне на един вход е подадена
логическа единица, съответният транзистор е отпушен и токът /0
протича през него, тъй като емитерният потенциал е по вишен и 7з
е запушен. Тогава потенциалът на ко лектора на 7з се повишава до
« 0 V, а на колекторите на Т\ и Т2 спада със стойността otI0Rci • Тези
изменения през емитерните повторители (с определеното отмества-
не) постъпват в изходите на схемата, като иизх1 = ^/1,иизх2 U°
43
Аналогично е положението при х = у = 1, като Iq се разпределя
между Ti и Т2. При подадени логически нули и на двата входа се
отпушва Т3, токът /0 протича през него и висок потенциал Се полу-
чава в изхода и2. Очевидно спрямо входните логически променливи
се реализират функции ИЛИ в изхода zY и ИЛИ-HE в изхода г2.
Резисторите, служещи за товар на емитерните повторители, се
свързват външно. С това се цели намаляване на разсейваната в ИС
мощност, както и предоставяне на по-широки възможности за свър-
зване на изходната верига. Високоомните резистори Я(« 50 kQ)
оказват влияние само при несвързан вход, като подават към него
логическа нула (неактивна стойност).
8.3.	ПАРАМЕТРИ, ПРЕДИМСТВА, ВЪЗМОЖНОСТИ
Разгледаният елемент от серията 10 000 (К500) има следните па-
раметри: захранващо напрежение —5, 2 V, UQ « — 1,75 V, U1 « 0,9 V,
както и тези, показани в табл. 8.1. В последната могат да се видят
параметри и на елементи от сериите F100K (САЩ) и аналогът й
К1500 (СССР), и на модифицираните елементи от типа E2CL.
Таблица 8.1.
	Серии		
Параметри	10000 К500	F100K К1500	E2CL
Средно закъснение, ns	2	0,75	0,5
Консумирана мощност/вентил, mW	25	40	6
Работа за превключване, pJ	50	30	3
Голямото бързодействие на ECL схемите се дължи на няколко
фактора. Преди всичко липсата на насищане премахва основното
закъснение, дължащо се на натдупвгщия се в базата допълнителен
заряд. Върху скоростта на превклю^ване остават да влияят еквива-
лентните времеконстанти на базовата и колекторната верига, как-
то и времето за презареждане на товарния капацитет. Последното
също е твърде малко поради малката амплитуда на логическите си-
гнали [Un = и1 ~и° « 0, 85 V) и мал кото изходно съпротивление на
емитерните повторители, през което капацитетът се зарежда. Голя-
мата товарна способност (голям изходен ток) позволява да се избере
достатъчно малка стойност за с което се намалява времето за
разреждане на Ст - На практика обикновено Rt = 0, 3 - 2 kQ, а мак-
си мал ният коефицент на разклонение по изход е около 20.
44
u
V
X
У
z
uvv
(xvyvz)v(uvv)
xvyvz
xvyvz
Фиг. 8.3
Шумоустойчивостта e малка (« 150mV), но достатъчна за нор-
мална работа. Причина за това е приблизително постоянният консу-
миран ток, който се превключва между клоновете на схемата (про-
меня се само токът през емитерните повторители под влияние на
изходното натоварване) и внася минимални смущения в работата на
другите ехеми през захранването.
Важно предимство на ECL схемите е наличието на два взаимно-
инверсни изхода, както и възможността всеки от тях да бъде дубли-
ран в рамките на самата ИС един или повече пъти с допълнителен
изходен транзистор. Същевременно логическа операция ИЛИ може
да се реализира без използуване на допълнителен елемент, а просто
чрез свързване на изходите, от конто се получават променливите -
аргументите ("монтажно ИЛИ”). Ако тези изходи са дублирани,
същите аргумента могат да се използуват и за получаване на друга
функция (примера на фиг. 8.3).
Всичко това създава удобство™
необходимата логическа верига
да бъде синтезирана по-иконо-
мично от отделяй готови логи-
чески елементи.
Още по-гъвкаво е логиче-
ского проектиране на схемно
ниво (ниво електрическа схема
на елемент). В такъв случай
допълнителни логически опе-
рации могат да се извършат и
чрез колекторно (фиг. 8.4) или
последователно (фиг. 8.5) свър-
зване на транзистори.
8.4.	ПРАКТИЧЕСКИ ПРОБЛЕМИ
Първият от тях е евързан с голямата консумирана мощност
45
(« 20 —60m W/ вентил) , която създава трудности при разсейване
на отделената топлина и ограничава възможната степей на инте-
грация. Друг проблем е осъществяването на монтажните връзки
между отделяйте ИС по начин, конто внася най-малки изкривява-
ния във формата на предавания сигнал. Налагат се ограничения
върху дължината на свързващите линии. Използуват се специални
методи за разпределение на източниците и приемниците на сигнал,
за съгласуване с вълновото съпротивление на линията (товарните
резистори са от 50 до 100 П и се включват към напрежение -2 V).
Препоръчва се фи л триране на захранването с по един кондензатор с
капацитет >47nF на всеки 5-6 ИС.
8.5.	ПЛАН ЗА РАБОТА
1.	Да се снемат предавателни храктеристики на ECL схема спря-
мо изходите ИЛИ и ИЛИ-HE. Да се провери влиянието на товарния
резистор върху логическите нива.
2.	Да се реализира зададена логическа функция чрез стандартни
логически елементи и свързване ”монтажно ИЛИ” Да се състави
таблица на истинност.
3.	Да се свържат последователно няколко ECL елемента и се из-
мери средното закъснение на сигнала в един елемент.
8.6.	КОНТРОЛНИ ВЪПРОСИ
1.	Възможна ли е директив връзка между ECL и TTL схеми при заземяване
на един и същи полюс от захранващото напрежение?
2.	Какво ще бъде състоянието на схемата (вж. фиг. 8.2), ако някой от
входовете се евърже към маса или към — Е ?
3.	На какво се дължи малкият размах на логическите нива при ECL схе-
мите?
46
УПРАЖНЕНИЕ №9
НЕСИМЕТРИЧНИ ТРИГЕРИ И ЛОГИЧЕСКИ СХЕМИ
С ХИСТЕРЕЗИС
Несиметричните тригери (тригери на Шмит) са схеми с две
устойчиви състояния, характеры зир а щи се със стойности на изхо-
дното напрежение U° и U1 , като преходът между тях се извършва
при различии стойности на входното напрежение ( U' и U") според
посоката на този преход. С други думи казано, в предавателната им
характеристика има облает на хистерезис (фиг. 9.1а).
По същество независимо от конкретната реализация несиметри-
чният тригер се получава въз основа на усилвателна схема (фиг.
9.16), обхваната от положителна обратна връзка (ПОВ). Тогава стой-
ностите на входното напрежение, при конто тригерът се превключва
(т.нар. прагове на превключване), са:
(9.1)
и' = /зи1 и и" = /зи°,
където Р е коефицентът на предаване на веригата за обратна връзка.
Вход
И эх од
Фиг. 9.1
9.1.	СХЕМИ НА НЕСИМЕТРИЧНИ ТРИГЕРИ
В типичната схема на несиметричен тригер (фиг. 9.2) ПОВ се
осъществява през общия емитерен резистор Re (затова и тази схема
понякога се нарича тригер с емитерна връзка). При нулево входно
47
напрежение 7i е запушен, а Т2 - от-
пущен (според стойностите на рези-
сторите може да бъде и цдсиГен),
и тогава изходното напрежение е
С7° = URri и<;Е , като URei «
Ес Re /{Re ’ Rev) ® падът на напреже-
ние върху емитерния резистор,а u(;e
напрежението колектор-емитер на
Т2 С увеличаване на ивх до стой-
ността U' = Urbi + Ubo започва от-
пушването на Т\ , при което поради
положителната обратна връзка се развива лавинообразен процес по
следната верига:
*В1 Т ~гС1 Т “(uCl)uB2 I ~^Е I -UBE1 Т -гВ1 Т
В резултат на този процес схемата преминава във второ-
го си състояние: 71 отпущен (или наситен), Т2 запушен,
а в изхода се установява напрежение U1 « Ес- При нама-
ляване на входното напрежение процесите се развиват аналоги-
чно, но в обратна посока и превключването се извършва при
wBx = U" « Ес Re / {Re + Rci) + ^во-
Други възможни ехеми на несиметрични тригери са показани
на фиг.9.3. Те са изградени на базата на TTL елементи (фиг. 9.3а)
и операционен усилвател (фиг. 9.36), като и в двата случая стойно-
стите на праговите напрежения се определят от съпротивленията
на резисторите Ri и Я2(Я2 затваря веригата на ПОВ).
9.2.	TTL СХЕМИ С ХИСТЕРЕЗИС
При включване на несиметричен тригер като стъпало от TTL схе-
ма предавателната характеристика на първоначалната схема (фиг.
48
Фиг. 9.4
9.4а) се видоизмени и в нея се появява облает на хистерезис (фиг.
9.46).
В популярната TTL серия 74 има няколко схеми с хистерезис:
7413 (два четиривходови елемента И-НЕ), 7414 (шест инвертора) и
74132 (четири двувходови елемента И-НЕ).На фиг. 9.5 е показана
принципната схема на един елемент от 74132, ка^о аналогична е
структурата и на другите споменати ИС (разлика има в броя на вхо-
довете, както и при различните модификации - N, S, LS). Тригерът
на Шмит е изграден от транзисторите Ti и Т2 , а Тз и Т4 преместват
нивата на изходния му сигнал така, че да е възможно правилното
управление на Т5 Колекторният преход на многоемитерния тран-
зистор е шунтиран, поради което всъщност на лице е една ди одна
схема И, съставена от емитерните преходи на Тм. Срещуположно-
то свързване на тези преходи спрямо емитерния преход на Ti води
до осъществяване на температурна стабилизация на праговете на
превключване, тъй като изменията на напреженията върху PN пре-
ходите под влияние на топлината взаимно се компенсират.
Фиг. 9.5
4 Руководство по цпфров!
логически схеми
49
9Л. ДЕЙСТВИЕ И ПРИЛОЖЕНИЯ
Наличието на две устойчиви изходни нива и на два строго фик-
сирани Прага за преход между тях определя мястото за приложение
на разгледаните схеми. То може да се обобщи като преобразуване
на входен сигнал с произвол на форма в правоъгълен сигнал с точно
определени нива и стръмни фронтове, т.е. като формиране на им-
пулей (фиг. 9.6а). В частност елементът с хистерезис позволява да
се отделят от поредицата входни импулси само онези, чиято ампли-
туда е по-голяма от зададена стойност ( U' на фиг. 9.66), т.е. той
работи като прагов детектор.
Логическите елементи с хистерезис се отличават с повишена шу-
моустойчивост (вж. фиг. 9.4). Освен това с тях лесно могат да
се изградят генератори на импулси, като към входа на елемента се
евързва времезадаващ кондензатор.
Фиг. 9.6
9.4.	ПЛАН ЗА РАБОТА
1.	Да се реализират несиметрични тригери, изградени от TTL
елементи и от операционен усилвател (вж. фиг. 9.За,б). Да се сне-
мат предавателните им характеристики при различии стойности на
резисторите.
2.	Да се снеме предавателната характеристика на TTL елемент с
тригер на Шмит и се определят запасите от шумоустойчивост. По-
лучените резултати да се сравнят с тези за обикновена TTL схема
(вж. упражнение №4).
3.	Да се наблюдава изходният сигнал от несиметричен тригер
при подаване на различен по форма (правоъгълен, синусоиден) вхо-
ден сигнал.
50
9.5.	КОНТРОЛНИ ВЪПРОСИ
1.	Влияе ли стойността на захранващото напрежение (вж. фиг. 9.2) върху
големината на праговите напрежения?
2.	На какво се дължи голямата стръмност на наклонения участък от пре-
давателната характеристика на несиметричния тригер?
3.	В какви случаи е целесъобразно да се използува логически елемент с
хистерезис?
51
УПРАЖНЕНИЕ №10
ТРИГЕРНИ СТРУКТУРЫ
Ю.1.ОБЩИ СВЕДЕНИЯ
Тригерите са основен градивен елемент на цифровите устрой-
ства. Предназначени са да запомнят двоична информация.
Разгледани като последователностни схеми с две вътрешни съ-
стояния, те могат да се разделят на следните видове RS тригер,
JК тригер, D тригер, Т тригер и др.
От броя на вътрешните състояния се вижда, че тригерът може
да има един изход, но обикновено се реализира и втори (инверсен)
изход.
От съществено значение за правилното използване на тригери-
те е класифицирането им според временните съотношения.Както е
показано на фиг.10.1, тригерите се разделят на две големи групи -
асинхронни и синхронии. Синхронните тригери се различават от
асинхронните по това, че при тях е добавен още един вход за тактов
(синхронизиращ) сигнал. По този начин може да се задава момен-
тът на въвеждането на информацията в тригерите (за синхронните
по вход) или да се управлява във времето въвеждането и извеждане-
то на информацията (за синхронните по вход и по изход). Втората
трупа тригери са с двойна структура (MASTER-SLAVE) и съдържат
два тригера, синхронии по вход.
Фиг. 10.1
52
Синхронните по вход тригери се разделят на две групи. В пър-
вата въвеждането на информацията в тригера се осъществява при
определено ниво на тактовия сигнал, а във втората - през времето
на един от фронтовете. Новата информация излиза на изходите след
закъснение, което се определя от логическите елементи на тригера.
Аналогично тези две възможности за въвеждане на информаци-
ята съществуват и при синхронните по вход и по изход тригери.
Различието при тях е, че може да се управлява моментът на изве-
ждането на информацията чрез подаване на сигнал с неактивно ниво
на тактовия вход (забраняване на въвеждането).
На фиг.10.1 със ♦ са отбелязани тези видове тригери, конто могат
да бъдат използувани за синтез на синхронии последователностни
схеми. На същата фигура е показана и принадлежността на някои
TTL интегрални схеми към отделяйте групи.
10.2.	RS ТРИГЕР
Асинхронният RS тригер е основен градивен елемент на тригер-
ните структури. Таблицата на преходите (табл. 10.1) показва новото
състояние на неговия изход Q в момента £+1. След минимизирането,
като се има предвид и забранената комбинация RtSt = 1, се получава
собственото рекурентно уравнение на RS тригера:
(10.1)	Qt+i — StV RtQt — St V Rt V Qt.
Таблица 10.1
t			t +1
R	s	Q	Q
0	0	0	0
0	0	1	1
0	1	0	1
0	1	1	1
1	0	0	0
1	0	1	0
1	1	0	X
1	1	1	X
Ако въз основа на табл. 10.1 запишем и уравнението за инвер-
сния изход, то
(Ю.2)
Qt+i — Rt v St Qt — Rt У St У Qt-
53
Инвертираме и цвете страни на (10.1) и (10.2) и получаваме
(10.3)
Qt+i — &t v Rt v Qt}
(10.4)	Qt+i — RtV StV Qt-
Логическата схема, която съответствува на последните две ура-
внения, е показана на фиг.10.2.
Асинхронен RS тригер (фиг.10.3), изграден от елементи И-НЕ,
може да се получи от схемата на фиг. 10.2 чрез инвертиране на всич-
ки входни и изходни сигнали и чрез заменянето на елементите ИЛИ
с елементи И.
RS тригер, синхронизиран по нивото на тактовия сигнал, е по-
казан на фиг.10.4. Ако на входа за тактов сигнал (ТС) се подаде
логическа единица, новата информация постъпва в тригера. При
ТС = 0 на входовете R и S на асинхронния тригер сигналите също
са равни на логическа нула и тригерът запазва състоянието си.
В някои случаи се използуват и т.нар. асинхронни
входове Те управляват тригера независимо от тактовия си-
гнал и обикновено се задействуват при включване на захранването.
При СL = 0 и PR = 1 тригерът се установява в състояние логиче-
ска нула, а при PR = 0 и CL = 1 - в състояние логическа единица
(фиг.10.5).
От дадения на фиг.10.4 синхронен по вход RS тригер може да
бъде изграден синхронен по вход и по изход RS тригер (фиг. 10.6)
При ТС = 1 информацията постъпва в главния тригер, а при
ТС = 0 преминава в спомагателния тригер и след известно закъсне-
ние на изходите се появяват новите сигнали (фиг.10.7).
Бързодействието на тригера се характеризира чрез времената
toi, tio и чрез минималната продължителност на тактовия сигнал
54
Фиг. 10.5
са измерени на ниво определено от Прага на превключване ( 1,3 V за
TTL LS елементи).
10.3.	JK ТРИГЕР
Входът J установява тригера в състояние логическа единица, а
входът К - в състояние логическа нула аналогично на входовете R
и S при RS тригера. Разликата тук е, че може едновременно да се
подават две единици, което води до превключване на тригера.
Рекурентното уравнение е
(10.5)
Qt+i — JtQt v KtQt.
JК тригерът може да се изгради от RS тригер и от допълни-
телни логически схеми (фиг.10.8), като при синтеза се има предвид,
че изходните сигнали се променят след завършването на входни-
те. Този проблем отпада при използуването на двойна структура
(фиг.10.9).
JK тригер с двойна структура, синхронизиран по фронта на так-
товия сигнал, е показан на фиг.10.10 Сигналите навходовете J и К
Фиг. 10.7
Q Q
Фиг. 10.8
55
са от значение само за кратък интервал от време, започващ от пре-
минаването на ТС от логическа нула в логическа единица и завър-
шващ с появяването на логическа нула на изхода на закъснителния
елемент (ЗЕ).
Т тригер може да бъде реализиран чрез обединяването на двата
входа на JK тригера в един.
10.4.	D ТРИГЕР
Рекурентното уравнение на тригера е
(Ю.6)	Qt+i=Dt.
Получаването на асинхронен D тригер от RS тригер е показано
на фиг.10.11. Двата последователно свързани инвертора отпадат.
При реализирането на цифрови устройства с TTL ИС широко
приложение намира интегралният тригер 74LS74. Тази ИС включва
два синхронии по вход D тригера, синхронизирани по положител-
ния фронт на тактовия сигнал. Логическата схема на всеки един от
тригерите е показана на фиг. 10.12.
Нека на асинхронните входове да се подава логическа единица.
При ТС = 0 в изходите на елементите 2 и 3 сигналите са логически
единици, конто не влияят на основния тригер (елементи 5 и 6 ). При
подаване на ТС = 1 и при D = 1 на изхода на елемента 2 се полу-
чава логическа нула, която установява основния тригер в състояние
56
Фиг. 10.12
логическа единица. При ТС = 1 и D = 0 на изхода на элемента 3
се установява логическа нула, която нулира и основния тригер. Пр и
ТС = 1 след появяването на логическа нула на изхода на елемента 2
итл на елемента 3 измененията на входния сигнал са без значение.
Измерването на закъснениеята £01 и Но е показано на фиг.10.13.
За ИС 74LS74 сигналът на входа D трябва да се установи поне 20 ns
преди фронта на ТС и да не се променя в течение поне на 5 ns след
фронта.
Фиг. 10.13
10.5.	ПЛАН НА РАБОТА
1	.Да се реализира асинхронен RS тригер. Да се попълни табли-
цата на преходите. Да се измерят изходните сигнали при забране-
ната входна комбинация.
2	.Да се използува ИС 74LS74 за реализиране на синхронен по
вход, синхронизиран по фронта на тактовия сигнал D тригер. Да
се провери действието на асинхронните входове. Да се реализира
асинхронен брояч. Да се измерят закъсненията toi и Но-
З	.Да се използува ИС 74LS72 за реализиране на JК тригер. Да се
реализира Т тригер. Да се измерят закъсненията tOi и Но-
4	.Да се реализира JК тригер, синхронизиран по фронта на ТС,
на базата на ИС 74LS72 и допълнителни логически схеми.
57
10.6.	КОНТРОЛНИ ВЪПРОСИ
1	.Как се класифицират тригерите според времен ните съотношения?
2	.Могат ли да се използуват синхронните по вход, синхронизирани по ни-
вото на тактовия сигнал тригери за синтез на синхронии последователностни
ехеми?
З	.Как се измерват закъсненията toi и tiQ при тригерите с двойка структура
(74LS72)?
4	.Как се измерват закъсненията toi и ^10 ПРИ тригер, синхронен по вход,
синхронизиран по положителния фронт на тактовия сигнал (74LS74)?
58
УПРАЖНЕНИЕ №11
МУЛТИВИБРАТОРИ
11.1.0БЩИ СВЕДЕНИЯ
Мултивибраторите са схеми, конто генерират правоъгълни им-
пулси. Разделят се на две групи : чакащи и автогенераторни.
Чакащите мултивибратори са схеми с едно устойчиво и едно ква-
зиустойчиво състояние. Те притежават вход, на който се подава
импулс за превключването им от устойчивого в квазиустойчивото
състояние. Времето, през което мултивибраторът остава в квазиу-
стойчивото състояние, се определя от презареждането на конденза-
тор.
Автогенераторните мултивибратори имат две квазиустойчиви
състояния. При включване на захранването те преминават непре-
къснато от едното в другого състояние и генерират правоъгълни
импулси.
11.2.МУЛТИВИБРАТОРИ, ИЗГРАДЕНИ ОТ TTL ЕЛЕМЕНТИ
Чакащ мултивибратор може да бъде реализиран на базата на RS
тригер (фиг.11.1). На входа S се подава пусковият импулс с акти-
вно състояние 0, а към входа R се свързва логическим елемент 5
(фиг. 11.2). Този елемент трябва да даде на изхода си сигнал 0 за
завършване на импулса на изхода Q Състоянието 1 на входа на
елемента 3 се достига, когато кондензаторът С се зареди до праго-
вото напрежение. Кондензаторът е свързан и към изхода Q , за да
се разрежда в паузата между импулсите. Следователно изходното
напрежение е експоненциално по форма и не превишава 1,4 V . За по-
лучаване на правоъгълни импулси с нормални TTL нива в схемата
се поставя диодът Д (фиг. 11.3). Когато изходният сигнал е 1, диодът
е запушен и кондензаторът се зарежда от входния ток на елемента
3 . При ниво 0 на изхода Q напрежението на входа на елемента 3 се
увеличава с пада върху диода Д. Този недостатък е отстранен при
схемата на фиг.11.4. Добавянето на втори времезадаващ кондензатор
превръща схемата в автогенераторен мултивибратор (фиг.11.5).
Възможно е при включване на захранването едновременно да се
заредят и двата кондензатора и да се установи състояние 1 на двата
изхода. В този смисъл е удачно включването на елемента 5 , който
осигурява генерациите в първоначалния момент.
Продължителността на импулса за схемата на фиг. 11.4 може да
се регулира чрез включване на резистор последователно на конден-
затора или чрез включване на резистор между кондензатора и изто-
чника на захранващо напрежение. За разширяване на границите, в
59
Фиг. 11.6
Фиг. 11.7
конто може да се регулира продължителността на импулса, между
кондензатора С и входа на елемента S се поставя емитерен повтори-
тся (фиг.11.6).
Продължителността на изходния импулс е
(111)
£и = ЯС In
5 - Сд - С°эх \
5 - Ube -Un)'
където Сизх < 0, 4 V
Друг вариант на включване на допълнителния транзистор е по-
казан на фиг.11.7. В устойчивото състояние транзисторът Т е наси-
тен. Кондензаторът е зареден до напрежение 4,3 V При преход 1-0
на входното напрежение (фиг.11.8) на изхода Q се установява ниво
1, а на изхода на елемента S - ниво 0.
Напрежението на кондензатора е включено към прехода база-
емитер на транзистора и го запушва. Започва презареждане на кон-
дензатора през резистора R Това продължава до отпушването на
транзистора Т , след което към елемента 2 се подава сигнал 0, кое-
то води до ниво 0 и на изхода Q Започва
зареждане на S през резистора
На базата на схемата от фиг.11.7 се
произвежда един от най-използваните ин-
тегрални чакащи мултивибратори 74121
(фиг.11.9).
Схемата притежава три входа - А А, А2 и
В Когато сигналите на тези входове се
изменят така, че на изхода на схемата И се
осъществи преход 0-1, на изхода Q се гене-
рира импулс (табл.11.1).
Продължителността на формирания им-
пулс се определя от стойностите на външно
61
Таблица 11.1.
Входове		Исходи		
А1	А2	в	Q	Q
0	X	1	0	1
X	0	1	0	1
X	X	0	0	1
1	1	X	0	1
1	1	1	J L	и	г
1	1	1	1 L	“1	г
1	1	1	J L	“1	г
0	X	т	J L	и	г
X	0	т	1 L	”1	г
свързаните Я и С При условие, че 10pF< С < 10/xF и 2кП < R <
40кП , продължителността на импулса е
(11.2)
tK = CR In 2.
Вграденият тригер на Шмит позволява сигналите, конто се по-
дават на вход В, да се изменят относително бавно. Минималната
допустима скорост е 1 V/s Когато стабилността на формираните
импулси не е от съществено значение може да се използува вграде-
ният резистор,който има номинална стойност 2 кП .
Друга ИС, която се използува за формиране и генериране на пра-
воъгълни импулси, е 74123 (фиг.11.10). Схемата включва два чака-
щи мултивибратора . Продължителностите на изходните импулси
също зависят от външните компоненти. Предвидена е възможност
за скъсяване на формирания импулс чрез подаване на сигнал 0 на
входа CL Също, както и при 74121 на изхода Q се генерира им-
пулс при преход 0-1 на изхода на схемата И (например при ниво 0 на
входа А1 и преход 0-1 на входа В± ). При многократно изпълнение
на това условие импулсът се удължава всеки път с продължител-
ността tM
Двата чакащи мултивибратора могат да бъдат свързани като ав-
тогенераторен мултивибратор. Възможни са два варианта. При
първия вариант единият мултивибратор е обхванат от обратната
връзка и генерира импулсите. Вторият мултивибратор се използува
за формиране При втория вариант, показан на фиг.11.10, след за-
Фиг. 11.11
вършването на_импулса в изхода Qi сигна-
лът от изхода Qr задействува втория мулти-
вибратор (фиг.11.11).
След завършването на импулса на изхо-
да Q2 сигналы от Q2 задействува първия
мултивибратор и т.н.
62
Фиг. 11 К)
11.3.ПЛАН ЗА РАБОТА
1	.Да се реализират и изследват чакащи мултивибратори изграде-
ни от TTL елементи.
2	.Да се използува ИС 74121 за формиране на правоъгълни импул-
си.
З	.Да се реализират и изследват автогенераторни мултивибратори
с ИС 74123.
11.4.К0НТР0ЛНИ ВЪПРОСИ
1	.Какви предимства дава схемного решение на фи г. 11.6?
2	.Как се изчисляват външните елементи R и С при мултивибратора 74121
за постигане на импулс с определена продъл жители ост?
З	.Какви са възможностите за генериране на правоъгълни импулси с един
чакащ мултивибратор?
63
УПРАЖНЕНИЕ №12
БУФЕРНИ СХЕМИ
12.1.0БЩИ СВЕДЕНИЯ
Буферните схеми са предназначени да удоволетворят някои спе-
цифични изисквания , конто възникват при проектирането на ци-
фрови устройства. Първоначално това бяха изискванията за по-го-
леми изходни напрежения и токове. С развитието на микропроце-
сорната техника бяха създадени и много ИС, конто се използуват
за буфериране на магистра л ните шини. Сега основното изискване
е буферните схеми да имат големи изходни токове, конто да оси-
гуряват значителен коефициент на разклонение по изход и бързо
презареждане на товарните капацитети. При буфериране на пиши-
те за данни трябва да има възможност за двупосочно предаване на
информацията.
12.2.	БУФЕРНИ СХЕМИ ЗА МАГИСТРАЛНИ ШИНИ
Интегрална схема, предназначена за буфериране на магистрал-
ните шини за данни, е буферът 8Т26 (фиг.12.1).
Той може да се използува за управление на 4 двупосочни шини.
При ниво 1 на втория (управляващ) вход на инверторите последни-
те са във включено състояние (ON). При ниво 0 на тези входове
инверторите са в изключено (високоимпедансно) състояние (OFF).
На фиг.12.1 са показани и входните, и изходните токове. Инвер-
торът с изход към извод 3 осигурява по-големи изходни токове и
следователно той трябва да бъде свързан към магистралната шина.
На фиг.12.2 е показана схемата на двупосочният буфер 74LS245.
При ниво 1 на входа СЕ всички повторители са в изключено състо-
яние. При ниво 0 на същия вход се включва по един повторител
от всяка двойка, като посоката на предаване на информацията се
определя от състоянието на входа S/R. В предавателната характе-
ристика на повторителите е въведен хистерезис за подобряване на
шумоустойчивостта. Средното закъснение е под 12 ns при товарен
капацитет 4 pF.
64
Фиг. 12.1
12.3.	ПЛАН ЗА РАБОТА
1	.Да се реализира двупосочно предаване на информацията по ма-
гистрални шини с ИС 8Т26.
2	.Да се измерят закъсненията на ИС 8Т26.
З	.Да се реализира двупосочно предаване на информацията по ма-
гистрални шини с ИС 74LS245.
4	.Да се измерят закъсненията на ИС 74LS245.
12.4.	КОНТРОЛНИ ВЪПРОСИ
1	.Как трябва да бъде ориентиран към магистра л ните шини бу-
ферът 8Т26, за да се постигне максимална товарна способност?
5 Руководство по цифрови и логически схеми
65
74LS 245
Фиг. 12.2
2	.Какви предимства и недостатъци има ИС 74LS245, в сравнение
с 8Т26?
66
УПРАЖНЕНИЕ №13
ПОЛУПРОВОДНИКОВИ ПАМЕТИ
Полупроводниковите памети (ПП) са предназначены за съхраня-
ване на информация. Те представляват важна част от съвременни-
те ЕИМ, но могат да намерят място и в различии други цифрови
устройства. Тяхната поява, бурно развитие и широко приложение
са нагледен пример за тясната взаимна връзка и влияние между из-
числителната техника и микроелектрониката, между интегралната
технология и логического проектиране.
13.1.	КЛАСИФИКАЦИИ, ОСНОВНИ ПАРАМЕТРЫ, ИЗПОЛЗУВАНЕ
ПП могат да се класифицират по различии признаци, но главни
са само два от тях. От гледна точка на технологията за изработва-
нето им ПП са биполярни и MOS. Биполярните от своя страна могат
да бъдат TTL, TTL с диоди на Шотки, ECL и I2L, a MOS памети-
те използуват P-MOS, N-MOS и CMOS технологии, както и редица
техни разновидности - FA-MOS, MNOS, V-MOS и др.
Основен признак за класификация на IIII е функционирането им
според начините за запис и четене на информация.
В запомнящите устройства с произволен достъп (ЗУПД, RAM)
достъпът до запомнящата клетка (ЗК основен градивен елемент
на всяка памет) е възможен в произволен ред. Времето за извършва-
не на определена операция с всички ЗК е еднакво, а операциите с
паметта включват и запис, и четене на информация. В зависимост
от вида на използуваните ЗК схемите тип RAM се разделят на ста-
тични и динамични.
Втората голяма трупа включва постоянните запомнящи устрой-
ства (ПЗУ, ROM - памети само за четене). При тях също е възможен
произволен достъп до всяка ЗК, но записът на информация е не та-
ка типична и лесна операция и се извършва по различии начини.
Един от тях е използуването на специална маска в последния етап
от производството на запомнящата ИС при масково-програмируе-
мите ПЗУ. В останалите случаи програмирането се извършва не от
производителя, а от потребителя на ПП. При програмируемите ПЗУ
(PROM) записът на информация е в ръцете на клиента, но също е
еднократен.
Съществуват ПЗУ, при който записът може да бъде многокра-
тен, макар и не оперативен (в хода на нормалната работа с паметта),
67
Данни
Фиг. 13.1
а по-продолжителен и изискващ специални средства. В схемите тип
EPROM информацията от всички ЗК се изтрива едновременно чрез
ултравиолетово облъчване, след което новата информация се записва
във всяка ЗК по електрически начин.
Паметите с последователен достъп (ППД, SAM) позволяват както
четене, така и запис. При тях обаче информацията се съхранява в
определен ред и времето за достъп до желаната ЗК зависи от теку-
щото й местоположение. От запомнящите ИС към този вид спадат
преместващите регистри, приборите със зарядна връзка и паметите
на цилиндрични магнитни домени (конто не са полупроводникови).
Основните елементи от структурата на ЗУПД могат да се видят
на обобщената принципна схема (фиг. 13.1). Запомнящите клет-
ки, всяка от конто съхранява минималния обем информация - един
бит (логическа 0 или 1), са подредени в матрица. При подаване на
адресен код с разредност а изходните сигнали от дешифратора из-
бират една или няколко клетки от матрицата, като техният брой
определя т.нар. дължина на думата q. Съдържа-
нието на избраните ЗК може да бъде изведено в информационния
регистър (операция четене) или съдържанието на регистъра може
да се запише в избраните клетки (операция запис). Цялостното фун-
кциониране на паметта във всички режими на работа (запис, четене,
регенерация на динамични памети) се синхронизира от схемата за
управление.
Основен параметър на 1111 е техният информационен обем. За
памет, съдържаща р думи (р 2а) с дължина q (на практика
q= 1,2,4,8), този обем е N p.q бита, като обикновено за изра-
зяването му се използуват означенията К 210 = 1024 и М = 220 =
1 048 576.
68
Бързодействието на 1111 се оценява по времето за достъп. Това
време е равно на интервала между подаването на входни сигнали,
задаващи изпълнение на определена операция, и нейното завършва-
не. В общия случай времето за достъп може да бъде различно при
различните операции (запис, четене), както и спрямо различните
сигнали (адресни, управляващи).
Основно предназначение на запомнящите устройства е съхраня-
ването на данни и програми в ЕИМ. Но с развитието на 1111 се появя-
ват и нови перспективи за тяхното използуване. Например на базата
на схеми RAM се изграждат обикновени и преместващи регистри, а
в ПЗУ могат да се съхраняват таблици на истинност или минимизи-
рани логически функции. При това в редица случаи комбинираното
използуване на памети и логически схеми позволява значително по-
и ко ном и ч на реализация на логическите операции. Като цяло сега
качеството на логическото проектиране до голяма степей зависи от
ефективното използуване на ПП.
13.2.	ПЛАН ЗА РАБОТА
1.	Чрез задаване на подходящ цикличен режим на работа да се
наблюдават с осцилоскоп различните сигнали към схеми RAM и
EPROM. Да се измери времето за достъп при четене спрямо адре-
сните и управляващите входове.
2.	Да се извърши изтриване, запис и четене на информация в
схема EPROM.
3.	Да се съставят принципни схеми за разширяване обема и уве-
личаване дължината на думата на модули па мет.
13.3.	КОНТРОЛНИ ВЪПРОСИ
1.	Обяснете различного бързодействие на ПП спрямо различните сигнали.
2.	Възможно ли е коригиране на записаната в EPROM информация без
изтриване и в кои случаи? А за схеми PROM ?
69
УПРАЖНЕНИЕ №14
ПРОГРАМИРУЕМИ СХЕМИ
14.1.ОБЩИ СВЕДЕНИЯ
Изграждането на компютрите с ИС с голяма степей на интегра-
ция (ГИС) повишава тяхната надеждност и бързодействие, намалява
консумираната мощност. Същевременно с увеличаването на степен-
та на интеграция значите л но нарастват разходите за проектиране
и производство. Тези разходи могат да бъдат оправдани само при
производство на големи количества. От друга страна, като интегри-
рат завършени модули или устройства, ГИС стават все по-специали-
зирани и тяхната номенклатура се разширява. Това противоречие
може да се разреши само чрез използуване на програмируеми схеми
(фиг.14.1).
14.2.УНИВЕРСАЛНИ ЛОГИЧЕСКИ МОДУЛИ
Първата трупа програмируеми схеми са универсалните логиче-
ски модули. При тях входовете се разделят на две групи. Едната
трупа включва входове за настройка. Сигналите на тези входове
избират една от възможните функции на модула. Другата трупа
включва информационните входове. Реализирането на този вид про-
грамируеми схеми е свързано с увеличаване на броя на входовете.
Една възможност за отстраняване на посочения недостатък е доба-
вянето само на един вход за настройка, чрез който в последователен
код се зарежда регистър.
Фиг. 14.1
70
14.3.ПРОГР АМИРУ ЕМИ ЗАПОМНЯЩИ УСТРОЙСТВА
Програмируемите запомнящи устройства са с най-голямо раз-
пространениеЛритежават хомогснна структура и добра технологи-
чност. Използуват се за съхранение на програми и табл иди, за реа-
лизиране на логически функции и др.
14.4.ПРОГРАМИРУЕМИ ЛОГИЧЕСКИ МАТРИЦИ
Основната структура на едва програмирусма логическа матрица
с два входа и един изход е показана на фиг.14.2.
Изходната функция е
У = (*1 V /1)(Х1 V /2)(х2 V Уз)(х2 V Д) v
(14.1)	v(xi V /5)(a:i V /с)(х2 V 77)(x2 V /8)
Тук функциите Д /8 показват състоянието на връзките F\
F8 в матрицата. При /» = 0 връзката е прекъсната, а при Д = 1 връз-
ката съществува и съответната промен л ива участвува в произведе-
^нието. При непрограмираната матрица всички връзки съществуват.
Х1 х2 *3 Х4
Фиг. 14.3
Фиг. 14.4
71
PROM
Фиг. 14.5
За удобство при работа програмируемите ехеми се изобразяват
по специален начин На фиг.14.3 е даден пример за символично пред-
ставяне на функцията И. Логическа матрица, програмирана за реа-
лизиране на функцията у = xixiz V Х1Х2, е показана на фиг.14.4. На
фиг.14.5 същата символика е използувана за представяне на струк-
турата на PROM. При този вид програмируеми ехеми И- матрицата
е фиксирана, а ИЛИ-матрицата е програмируема.
Пълната универсалност предполага програмиране и на двете ма-
трици (фиг.14.6). Тази твърде усложнена структура е извесна ка-
то PLA (Programmable Logic Array). Последната структура, коя-
то изчерпва трите възможни комбинации, е показана на фиг.14.7.
Всяка изходна функция представлява дизюнкция от две произвол-
ни конюнкции. В техни чес ката литература е известна като PAL
(Programmable Array Logic). PAL съчетава гъвкавост, ниска цена и
удобства при програмиране.
Освен разгледаните до сега програмируеми логически матрици
се произвежда и едностъпален вариант, конто включва само програ-
мируема И-матрица (фиг.14.8). Означава се като PGA (Programmable
Gate Array).
Различните модификации програмируеми логически матрици са
сравнени в табл.14.1.
72
PL A
Фиг 14.6
73
PGA
Таблица 14.1.
	И-матрица	И Л И-матрица
PROM	Фиксирана	Програмируема
PLA	Програмируема	Програмируема
PAL	Програмируема	Фиксирана
PGA	Програмируема	—
14.5.БАЗОВИ КРИСТАЛЛ
Базовите кристалл представляват ГИС, включващи голям брой
равномерно разположени клетки, между конто има свободно про-
странство за прокарване на връзките. Потребителите могат да ре-
ализират определено устройство, като зададат схемата на съедине-
нията (шините) между отделяйте клетки. Цената и сроковете за
производство на базовите кристали са 4 - 5 пъти по-малки от тези
на схемите по поръчка. Като недостатъци може да се посочи неоп-
тималното разположение на клетките и на връзките между тях, а
също и това, че част от клетките не се използуват.
14.6.	ПЛАН ЗА РАБОТА
1	.Да се използува програмируемата логическа матрица PAL16C1
за реализиране на компаратор на две 8-битови числа.
2	.Да се използува програмируемата логическа матрица PAL20L10
за декодиране на адресното пространство на микропроцесорната си-
стема СМ600.
З	.Да се използува програмируемата логическа матрица PAL20X10
за реализиране на 10-битов адресируем регистър.
74
14.7.	КОНТРОЛНИ ВЪПРОСИ
1	.Какви предимства и недостатъци притежават програмируемите логиче-
ски матрици в сравнение с паметите тип PROM?
2	.Как може да се промени И-матрицата на PAL (вж. фиг.14.7) с цел да се
реализират по-сложни логически функции, без да се увеличава броят на изво-
дите?
75
УПРАЖНЕНИЕ №15
ЦИФРОВО-АНАЛОГОВИ И АНАЛОГОВО-ЦИФРОВИ
ПРЕОБРАЗУВАТЕЛИ
15.1.ОБЩИ СВЕДЕНИЯ
Съществуват много устройства, като датчици, изпълнителни ме-
ханизми и др., конто предават или приемат информацията в непре-
късната форма. Между тях и компютъра се поставят аналогово-ци-
фрови преобразуватели (АЦП) или цифрово-аналогови преобразува-
тели (ЦАП). Първите преобразуват постъпилата аналогова величина
в цифров код. При вторите се получава аналогова величина, пропор-
ционална на входния код. От АЦП и ЦАП важно значение имат пре-
образувателите, при конто аналоговата величина е напрежение или
ток. По-нататък ще се има предвид именно този вид преобразуване.
15.2.ЦИФРОВО-АНАЛОГОВИ ПРЕОБРАЗУВАТЕЛИ
Предавателната характеристика на идеален (по отношение на то-
чността) 3-битов ЦАП е показана на фиг.15.1. От нея се определя
стойността на изходното напрежение иизх за произволен входен код.
Минималното изменение на изходното напрежение на ЦАП се нарича
квант ( q):
Фиг. 15.1
76
-10V
(15.1)
~ 2n
където Ups e обхватът на изменение на иизх;
п - броят на разредите на ЦАП.
Основен параметър, който характеризира бързодействието на
ЦАП, е времето за установяване Т цдд Това е максималното време,
измерено от момента на промяна на входния код до установяването
на изходното напрежение в границите на съответното ниво с то-
чност половин квант.
На фиг.15.2 е показана схемата на 4-битов ЦАП. Ключовете се
управляват от входния код, като този, свързан към резистора със
съпротивление 25 кП, е за старшия разред. Напрежението между
двата входа на операционния усилвател е приблизително нула. Об-
хватът на изходното напрежение е Ufs = 8 V, ииэх mjn 0 V,
ии»х max	=
На фиг.15.3 е показано свързвансто на 10-битовия интегрален
ЦАП с токов изход М.С3410 към операционния усилвател 741 за ре-
ал изиране на ЦАП с напрежителен изход. При промяна на всички
входни сигнали х() хд от логическа нула на логическа единица
изходният ток гиэх се изменя от нула на 4 mA. За показаната схема
Ups = Ю V) ииэх min = 0 ииэх max = 0,9902 V и q = 9,76 mV
15.3.АНАЛОГОВО-ЦИФРОВИ ПРЕОБРАЗУВАТЕЛИ
Определянето на неизвестната величина при аналогово-цифрово
преобразуване се извършва чрез сравняването й с еталонни вел и чи-
ни, конто принадлежат към даден набор. При сравнението може да
се използува и сума от еталонни величини.
Първият основен метод за аналогово-цифрово преобразуване е
броячният метод. При него се използува минималният брой еталони
h = 1. Необходимият брой сравнения (тактове) зависи от измерва-
ната величина и може да достигне г = 2п - 1. АЦП, работещи по
този метод, се характеризират с просто управление, но имат голямо
време за преобразуване.
77
Фиг. 15.3
Най-разпространен е методът на поразредното кодиране. При не-
го h = п и броят на тактовете е i = п. Възможно е постигането на
значително бързодействие при проста схема за управление.
Третият основен метод е директният. Използуването на макси-
малния брой еталони h = 2П — 1 позволява преобразуването да се
извърши за един такт. Поради увеличената сложност този метод се
при л ага за малък брой разреди.
На фиг. 15.4 е показана блокова схема на АЦП, включващ ЦАП,
компаратор К, управляващо устройство УУ и тактов генератор ТГ.
Резултатът от преобразуването е изходният код N. При подаване на
логическа единица на вход S преобразуването започва, а при завър-
шването му на изхода F се установява логическа единица. АЦП може
да работи по броячния метод или по метода на т^разредното коди-
ране, като обикновено се реализира втората възможност.
Принципът на аналогово-цифровото преобразуване , извършено
по броячния метод, се вижда на фиг.15.5. В случая УУ е брояч, кой-
то управлява ЦАП и напрежението U цдд нараства до промяна на
сигнала на компаратора.
Фиг. 15.4
78
UBx ^Мцдп
Фиг. 15.5
При метода на поразредното кодиране (фиг.15.6) първоначално
старшият бит на ЦАП се установява в състояние логическа единица
и U цдп застава точно на средата на обхвата. Според сигнала на
компаратора във втория такт едновременно с включването на след-
ващия бит се извършва условно нулиране на предишния.
5.4.	ПЛАН НА РАБОТА
1	.Да се изследва ЦАП, реализиран на базата на ИС МС3410.
2	.Да се измери бързодействието на операционния усилвател 741.
З	.Да се реализира аналогово-цифрово преобразуване.
Фиг. 15.6
79
15.5.КОНТРОЛНИ ВЪПРОСИ
1	.Кои са основните параметри на ЦАП?
2	.Как може да се реализират обхвати с различна полярност на базата на
показания на фиг.15.3 ЦАП?
З	.Кои са основните методи за аналогово-цифрово преобразуване?
80
ПРИЛОЖЕНИЕ
МИКРОКОМПЮТЪР ЗА ОБУЧЕНИЕ MDAC600
Микрокомпютърът MDAC600 е разработен за обучение в област-
та на цифровите интегрални схеми, микропроцесорната техника,
аналогово-цифровите и цифрово аналоговите преобразу вате ли.
Блоковата схема на микрокомпютъра е показана на фиг.1. Тя
включва едноплатков микрокомпютър (ЕМК), модул за извеждане
на аналогова информация (МАИ-4) и наборно поле (НП).Към едно-
платковия микрокомпютър са добавени интерфейсни схеми за осъ-
ществяване на връзката с наборното поле и за управление на десе-
тичните точки на индикаторите.
Модулът аналогови изходи МАИ-4 притежава 4 изходни канала,
по конто може да се извършва 8-битово цифрово-аналогово преобра-
зуване с програмно управление на обхватите. Последните се изби-
рат чрез запис на код в регистър на модула. Съответствието между
кода, обхвата и кванта (q), е да депо в табл.1. С цел опростяване
на програмите и от съображения за удобство при работа е избрана
втората възможност, когато квантът е цяло число.
Таблица 1.
код	_ОБХВАТ, V	q, mW	ОБХВАТ,V	q, mW
0000	±10	78,125	12,8 4 12,7	100
0010	±5	39,0625		--6,8 4 6, 35	50
0100	±2,5	19,53125	-3,200 4- 3, 175	25
оно	0 4-10	39,0625	04- 12,75	50
1000	0 4- 5	19,53125	0 4-6,375	25
Електронната схема, която е обект на изучаване, може да се ре-
ализира върху наборното поле чрез евързване на две интегра л ни
схеми с 40 извода, на три интегрални схеми с 24 извода,на 5 инте-
грални схеми с 16 извода, както и на комбинации от интегрални
схеми с различен брой изводи. На наборното поле са изведени 8 ци-
фрови изхода (DOO - DO7) , 8 цифрови входа (DIO - DI7), 4 аналогови
6 Руководство по цифрови и логически схеми
81
DO0 + D07 DI0rDI7 AI0 АН AO0 АОЗ Системна с-ли
Фиг. 1
изхода от МАИ-4 (АОО - АОЗ). Аналоговите напрежения се преобра-
зуват чрез входовете AI0 и All. Използува се програмно управление
на аналогово-цифрового преобразуване.
Мониторната програма предлага четири режима, конто са по-
казани в табл.2. При въвеждане и извеждане на цифров код двата
байта се изобразяват одновременно на индикаторите.
Таблица 2.
ЦИФРОВ вход-изход	—	7 C	Ab 4 A	F 5
-12,8-г 12,7V	q = 50m V	1	2.	7	0.	5 8.	6	1	1.	3 1	2.	8	5.	0
0-=- 12,75V	q = 50m V	0.	0	0	1.	5	0 4.	5	5	8.	1	5 A.	7	5	4.	3	5
0 4-6, 375V	q = 25mV	2.	0	2	5 1.	1	2	5	AD 0.	7	3	0	E
Същото е в сила и в случайте, когато се въвеждат и изве-
ждат аналогови напрежения в обхватите от —12,8 до 12J V и от
О до 12,75 V. За обхвата от 0 до 6,375 V входното и изходното напре-
жение се изобразяват последователно. Всички аналогови напреже-
ния, конто се извеждат от MDAC600, могат да се набират в десетичен
код от клавиатурата. Въвежданите аналогови напрежения също се
изобразяват в десетичен код. При задаване на код, конто не съот-
ветствува на нивата на дискретизация, микрокомпютърът блокира
извеждането и дава сигнал за грешка.
82
ЛИТЕРАТУРА
1.	Воровски, Б.Х. Елементи и схеми на ЕИМ. С., Техника, 1975.
2.	Му ро га, С. Системное проектирование сверхбольших интегральных
схем (пер. с англ.), т.1. М., Мир, 1985.
3.	Попов, А.Н., Димитров Т. Оскар X. Ръководство за
лаборатории упражнения по импулсна техника. С., Техника, 1980.
4.	Попов, А.Н. и др. Ръководство за лаборатории упражнения по теория
на цифровите и логическите схеми. С., Техника, 1985.
5.	Соломатин, Н.М. Логические элементы ЭВМ., Высшая школа,
1987.
6.	Степаненко, И.П. Основы теории транзисторов и транзисторных
схем. М., Энергия, 1973.
7.	Степаненко, И.П. Основы микроэлектроники. М., Советское радио,
1980.
8.	Угрюмое, Е.П. Проектирование елементов и узлов для ЭВМ. М.,
Высшая школа, 1987.
9.	Я н с е н, Й. Курс цифровой электроники (пер. с англ.), т.1. М., Мир,
1987.
10.	Ф а р х и, С.Л., С. П. П а п а з о в. Теоретична електротехника, част
1. С. Техника, 1987
83
РЪКОВОДСТВО ПО ЦИФРОВИ ЛОГИЧЕСКИ СХЕМИ
Автори:	доц.к.т.н. инж. Ангел Николаев Попов
к.т.н. инж. Здравко Георгиев
Каракехайов
инж. Бойко Трайков Трайков
Рецензента: проф. д.т.н. инж. Боян Ликов Янков
ст.н.с. к.т.н. инж. Живко Борисов
Паска, лев
Българска
Първо издание
Код 03
9534625231
4805-485-J8
Изд. №16014
Научен редактор инж. Василка Петрова
Художник Вени Кантарджиева
Художествен редактор Д о сю Досев
Технически редактор Юлия Йорданова
Коректор Дориана Григорова
Дадена за набор на 5. VII. 1988 г.
Подписана за печат 16. IX. 1988 г.
Излязла от печат 26. IX. 1988 г.
Формат 60x90/16
Печ.коли 5,25
Изд.коли 5,25
УИК 5,16
Тираж 6500 + 88
Цена 0,33 лв.
Държавно издателство ’’Техника”, булТуски 6 - София
Набор НПЛ ”Информационни технологии в полиграфията”
ВМЕИ ”В.И.Ленин” - София
Печат ДП ”Атанас Стратиез” - Хасково
Цена 0,33 лв.