12 Счётчики с произвольными коэффициентами счёта асинхронные
и синхронные
Пересчѐт импульсов на числа, кратные 2, не всегда удобен. Проектирование
счѐтчиков с произвольными коэффициентами счѐта сводится к определению числа триггеров, виду логических элементов, организации связей между триггерами
и логическими элементами.
П е р в ы м ш а г о м синтеза является пересчѐт заданного коэффициента счѐта в двоичный код. Это конечный двоичный код, который появляется в триггерах
разрядов счѐтчика при счѐте сигналов. После этого происходит сброс триггеров
разрядов счѐтчика в ноль. Например: КСЧ=11[10]=1011[2]; или КСЧ=13[10]=1101[2].
Число разрядов двоичного кода показывает, сколько разрядов (Т-триггеров)
должен иметь счѐтчик. Используем триггеры с прямым динамическим управлением, прямыми статическими входами установки (S) и сброса (R). Рисуем двоичный
счѐтчик асинхронный или синхронный, на D-триггерах или на JK-триггерах. Первый, входной триггер отображает младший разряд числа (LSB), последний триггер отображает старший разряд числа (MSB).
В т о р о й ш а г синтеза – количество единиц в двоичном коде определяет
минимальное число входов дополнительного логического элемента И (дешифратора состояний разрядов счѐтчика) в цепи обратной связи, определяющего коэффициент счѐта. Записывается функция работы дешифратора, задающего момент
завершения одного цикла счѐта. Для кода КСЧ=11[10]=1011[2], при использовании
триггеров с прямыми статическими асинхронными входами записи 0 (сброса в 0),
функция имеет вид: F1=Q4Q2Q1. Для более надѐжной работы счѐтчика используют функцию F1=Q4Q3Q2Q1. Для кода КСЧ=13[10]=1101[2], при использовании триггеров с прямыми статическими входами записи 0 (сброса в 0), функция
имеет вид: F2=Q4Q3Q1. Для более надѐжной работы счѐтчика используют
функцию F1=Q4Q3Q2Q1.
Т р е т и й ш а г синтеза – входы логического элемента И в цепи обратной
связи подключают к прямым выходам Qj тех триггеров, которые соответствуют
1

единицам в разрядах двоичного кода, и инверсным выходам Qk. тех триггеров,
которые соответствуют нулям в разрядах двоичного кода
Ч е т в ѐ р т ы й ш а г синтеза – выход логического элемента И соединяется с
входом логического элемента ИЛИ. Логический элемент ИЛИ объединяет сигнал
с выхода формирователя первоначального сброса в ноль при включении питания
и сброса в ноль при достижении конечного кода в триггерах разрядов. Выход логического элемента ИЛИ соединяется с входами R триггеров – замыкается цепь
обратной связи.
Результаты синтеза иллюстрируют схемы на рис.12.1 и рис. 12.3.
Результаты синтеза применимы к триггерам разных видов логики, однако
реальные схемы могут отличаться в деталях.
SET
C

DD1
S

T

DD2
Q1

RESET

C
D
DD6

R

S

T

DD3
Q2

C
Q

D
R

S

T

DD4
Q3

C
Q

D

S

T

Q4

C
Q

R

D

Q

R

DD5
&

1

Рис. 12.1 Асинхронный счѐтчик с недвоичным коэффициентом счѐта Ксч=11

Логический элемент ИЛИ объединяет сигналы сброса в 0 при включении питания
и при достижении заданного конечного кода. На рис. 12.2 изображены временные
диаграммы асинхронного счѐтчика по схеме на рис. 12.1.

2

Рис. 12.2. Временные диаграммы асинхронного счѐтчика с Ксч=11d
DD7
DD5

DD6

&

&

&

K=13[dec]=1101[bin]

Set
DD1
КР561ТВ1
Input
Carry

S

T

DD2
КР561ТВ1

Q1

S

T

DD3
КР561ТВ1

Q2

S

T

DD4
КР561ТВ1

Q3

S

T

J

J

J

J

C

C

C

C

C

K

K

K

K

R

R

R

R

T

Q4

Clock

Reset

DD9
1

DD8
&

Рис. 12.3. Синхронный счѐтчик с недвоичным коэффициентом счѐта Ксч=13

На рис. 12.4 изображены временные диаграммы синхронного счѐтчика представленного на рис. 12.3.
3

Рис. 12.4. Временные диаграммы синхронного счѐтчика с Ксч=13

Если принудительный асинхронный сброс в 0 в триггерах осуществляется
уровнями логического нуля U0 (инверсная логика), то следует использовать логический элемент И-НЕ в цепи обратной связи. Для объединения сигналов сброса в
0 (в инверсной логике) при включении питания и при достижении заданного коэффициента счѐта используют логический элемент И (выполняет дизъюнкцию
для инверсной логики).

4