Автор: Мальцев П.П. Долидзе Н.С. Критенко М.И.
Теги: электротехника электроника радиотехника цифровая техника вычислительная техника
ISBN: 5-256-00845-5
Год: 1994
Текст
СПРАВОЧНИК
ЦИФРОВЫЕ
ИНТЕГРАЛЬНЫЕ
МИКРОСХЕМЫ
©
МОСКВА „РАДИО И СВЯЗЬ”
1994
Scan AAW
ББК 32.85
Ц75
УДК 621.3.049.77
Федеральная целевая программа книгоиздания России
Авторы: П. П. Мальцев, Н. С. Долидзе, М. И. Критенко,
|С. Н. Пономарев~|, В. В. Портянко, Т. Т. Посысаева, Л. 3. Ми-
халева
Рецензент В. И. Старосельский
Редакция литературы по электронике
Цифровые интегральные микросхемы: Справочник /
Ц75 П. П. Мальцев, Н. С. Долидзе, М. И. Критенко и др.—
М.: Радио и связь, 1994.— 240 с.: ил.
ISBN 5-256-00845-5.
Приводятся функциональный состав серий цифровых универсальных
микросхем, базовых матричных кристаллов, программируемых логически^
интегральных микросхем и их структурные электрические схемы. Рассмат-
риваются особенности работы и параметры. Даются практические рекомен-
дации по применению цифровых микросхем, изготавливаемых по, различ-
ным технологиям.
Для инженерно-технических работников, занятых в области цифровой
вычислительной техники и автоматики, а также радиолюбителей.
.. 2302030700-011 kkv qo як
Ц ~046(0» Й4 КБ-52-135-92 ББК 32.85
Справочное издание
Мальцев Петр Павлович, Долидзе Надежда Сергеевна,
Критенко Михаил Иванович, Пономарев Сергей Николаевич,
Портянко Вячеслав Васильевич, Посысаева Татьяна Терентьевна,
Михалева Людмила Захаровна.
ЦИФРОВЫЕ ИНТЕГРАЛЬНЫЕ МИКРОСХЕМЫ
Справочник
Заведующий редакцией Ю. Н Рысев
Редакторы Е Н Гарденина, М М Лисина
Обложка художника Н А Пашуро
Художественный редактор В И Мусиенко
Технический редактор Л А Горшкова
Корректор Н В Козлова
ИБ № 2384
ЛР № 010164 от 04 01 92
Сдано в набор 15 04 93 Подписано в печать 19 1193 Формат 84X108/16 Бумага писчая Гарнитура
литературная Печать офсетная Усл печ л 25,2 Усл кр-отт 25,62 Уч-изд л 34,76 Тираж 50 000 экз
Изд № 23360 Зак № 1328 С-011
Издательство «Радио и связь» 101000 Москва, Почтамт, а/я 693
Ордена Трудового Красного Знамени Чеховский полиграфический комбинат 142300, г Чехов Московской обл
ISBN 5-256-00845-5
© Мальцев П. П., Долидзе Н. С.,
Критенко М. И. и др., 1994
Оглавление
Предисловие........................................ 4
РАЗДЕЛ 1 ЦИФРОВЫЕ МИКРОСХЕМЫ....................... 5
Глава 1. Обшие сведения о цифровых микросхемах
средней степени интеграции ........................ 5
1.1. Классификация.............................. 5
1.2. Основные характеристики и параметры ЛЭ ... 6
1.3. Сравнение обобщенных параметров цифровых
микросхем ......................................... 9
1.4. Типовые корпуса микросхем..................... 10
Глава 2. Микросхемы на основе ТТЛШ................. 15
2.1. Маломощные ТТЛШ ИС............................ 15
2.2. Базовый логический элемент ИС 533 (К533,
КМ533, К555, КМ555).......................... 28
2.3. Базовый логический элемент ИС 1533 (КР1533) 29
2.4. Быстродействующие ТТЛШ ИС.................... 29
2.5. Базовый логический элемент ИС 530 (К530,
КМ530, КМ531, КР531)......................... 29
2.6. Базовый логический элемент ИС 1531 (КР1531) 30
2.7. Логические элементы.......................... 30
2.8. Магистральные элементы ...................... 32
2.9. Мультиплексоры............................... 32
2.10. Шифраторы и дешифраторы..................... 40
2.11. Триггеры.................................... 48
2.12. Регистры.................................... 52
2.13. Счетчики.................................. 62
2.14 Арифметическо-логические устройства.......... 74
2.15. Приемопередатчики........................... 86
2.16. Формирователи............................... 87
2.17. Мультивибраторы............................. 89
2.18. Зависимость параметров микросхем от режимов
работы и условий эксплуатации..................... 91
Глава 3. Микросхемы на основе КМОП-технологии 94
3.1. Основные характеристики ИС К564 ............. 94
3.2. Сопряжение ИС К564 с другими сериями ... 101
3.3. Базовые логические элементы................. 103
3.4. Комбинационные устройства.................. 104
3.5. Последовательностные устройства..............127
Глава 4. Микросхемы на основе ЭСЛ.................147
4.1. Быстродействующие микросхемы.................147
4.2. Базовый логический элемент ИС К500 (100, КЮ0,
500)............................................ 149
4.3. Базовый логический элемент ИС К1500 (1500) 150
4.4. Особенности применения ЭСЛ ИС................152
Глава 5. Микросхемы на основе арсенида галлия . . 168
5.1. Базовый логический элемент сверхбыстродей-
ствующих ИС К6500 ........................... 168
5.2. Логические элементы, триггер, счетчики, регистры 168
РАЗДЕЛ II. ЦИФРОВЫЕ БАЗОВЫЕ МАТРИЧНЫЕ КРИСТАЛЛЫ 174
Глава 6. Проектирование полузаказных БИС на
основе базовых матричных кристаллов . . 174
6.1. Классификация методов проектирования спе-
циализированных БИС............................. 174
6.2. Особенности конструкции БК.................. 174
6.3. Терминология, основные параметры и характе-
ристики БК...................................... 175
6.4. Основные направления развития БМК .... 176
6.5. Организация разработки БИСМ................177
6.6. Применение матричных БИС в унифицирован-
ных узлах РЭА................................... 178
Глава 7. Цифровые базовые матричные кристаллы
на основе эмиттерно-связанной логики . . 179
7.1. Базовые матричные кристаллы типа К1520ХМ1,
К1521ХМ1..................................... . 179
7.2. Базовый матричный кристалл типа К1520ХМ2 183
7.3. Базовый матричный кристалл типа К1572ХМ1 184
Глава 8. Цифровые базовые матричные кристаллы
на основе транзисторно-транзисторной ло-
гики с диодами Шодки............................ 188
8.1. Базовый матричный кристалл типа К1527ХМ1 188
8.2. Базовый матричный кристалл типа К1548ХМ1 189
Глава 9. Цифровые базовые матричные кристаллы
на основе л-МОП-структур типа К1801ВП1 191
Глава 10. Цифровые базовые матричные кристаллы
на основе КМОП-структур . . . . 192
10.1. Базовые матричные «кристаллы типа К1806ВП1,
КР1806ВП1.................................. 192
10.2. Базовый матричный кристалл типа К1515ХМ1 193
Глава 11. Цифровые базовые матричные кристаллы
на новых материалах типа К6501ХМ1 . .194
РАЗДЕЛ III. ПРОГРАММИРУЕМЫЕ ПОТРЕБИТЕЛЕМ ЛОГИ-
ЧЕСКИЕ МИКРОСХЕМЫ . . .196
Глава 12. Ресурс программируемых логических мик-
росхем ........................................ 196
Глава 13. Программируемые логические микросхемы 198
13.1. Микросхемы К556РТ1, К556РТ2 ... 198
13.2. Микросхема КМ1556ХП4......................202
13.3. Микросхема КМ1556ХП6......................209
13.4. Микросхема КМ1556ХП8..................... 209
13.5. Микросхема КМ1556ХЛ8......................210
13.6. Программируемая логическая интегральная
микросхема с ультрафиолетовым стиранием ин-
формации ........................................211
13.7. Расширение логических возможностей ПЛМ . . 213
Приложение 1. Принципиальные электрические схемы
и условные графические обозначения
библиотечных ФЯ БМК типа К1521ХМ1 215
Приложение 2. Принципиальные электрические схемы
и условные графические обозначения
библиотечных ФЯ БМК типа К1520ХМ1 217
Приложение 3. Принципиальные электрические схемы
и условные графические обозначения
библиотечных ФЯ БМК типа К1520ХМ2 219
Приложение 4. Принципиальные электрические схемы
и условные графические обозначения
библиотечных ФЯ БМК типа К1572ХМ1 224
Приложение 5. Принципиальные электрические схемы
и условные графические обозначения
библиотечных ФЯ БМК типа К1527ХМ1 234
Приложение 6. Принципиальные электрические схемы
и условные графические обозначения
библиотечных ФЯ БМК типа К1548ХМ1 235
Приложение 7. Условные графические обозначения
библиотечных ФЯ БМК типа К1801ВП1 236
Приложение 8. Принципиальные электрические схемы
и условные графические обозначения
/ библиотечных ФЯ БМК типа К1515ХМ1 237
Приложение 9. Условные графические обозначения
библиотечных ФЯ БМК типа К6501ХМ1 238
Список литературы .............................. 239
1*
3
Предисловие
Стремительный переход к широкому использованию ми-
кропроцессорной техники в радиоэлектронной аппаратуре
(РЭА) повлиял на развитие цифровых интегральных ми-
кросхем средней (СИС) и большой (БИС) степени интегра-
ции. Цифровые микросхемы используют для обрамления или
интерфейса с микропроцессорами или запоминающими устрой-
ствами (ЗУ) и выполняют в виде универсальных микросхем
или полузаказных БИС на основе базовых матричных кристал-
лов (БМК) и программируемых логических интегральных
схем (ПЛИС).
В данном справочнике приведены расширенные сведения
по цифровым микросхемам по сравнению с изложенными в
справочнике «Цифровые и аналоговые интегральные микро-
схемы» под ред С. В. Якубовского («Радио и связь», 1990 г.),
которые являются естественным дополнением к специализи-
рованным справочникам «Микропроцессоры и микропроцессор-
ные комплекты интегральных микросхем» («Радио и связь»,
1988 г.), «Большие интегральные схемы запоминающих уст-
ройств» («Радио и связь», 1990 г.)/ «Микросхемы ЦАП и
АЦП» («Энергоатомиздат», 1990 г.).
Справочник содержит три раздела. В первом рассматри-
ваются универсальные цифровые микросхемы, разработанные,
по заказам для создания функционально полных серий ми-*
кросхем с целью ускоренного изготовления РЭА на их основе,
а также общие сведения по условным обозначениям, пара-
метрам и конструктивному оформлению. Приводятся функцио-
нальные аналоги различных серий микросхем для основных
базовых технологий: ТТЛ и ТТЛШ ИС-133; К155, КМ155,
533, К555, КМ555, 530, К530, К531, КР531, 1531, КР1531,
1533, КР1533; КМОП ИС-561, К561, 564, 564В, К564, Н564,
КР1-561, 1564; ЭСЛ ИС-100, КЮО, 500, К500, 1500, К1500. Для
наиболее функционально полных серий (К555, К564, К1500)
приводятся условное графическое обозначение микросхемы,
структурная или функциональная схема, таблицы назначений
выводов и истинности. Аналогичные сведения приведены и для
арсенид-галлиевых ИС К6500. Изложены особенности построе-
ния микросхем по базовым технологиям ТТЛШ, КМОП, ЭСЛ,
ПТШ на основе арсенида галлия.
Во втором' разделе описываются цифровые БМК, выпол-
ненное по различным технологиям: ЭСЛ, ТТЛШ, п-МОП,
КМОП, арсенид-галлиевые ПТШ. Приводятся описание рас-
положения базовых4 элементов на кристалле и их электри-
ческие схемы. Составы библиотек функциональных ячеек с
электрическими схемами для каждого кристалла приведены
в приложениях (К1520ХМ1, К1520ХМ2, К1521ХМ1, К1573ХМ1,
К1527ХМ1, К1548ХМ1, К1801ВП1, К1515ХМ1, К6501ХМ1).
Следует отметить, что создание в короткие сроки совре-
менной номенклатуры специализированных схем высокой сте-
пени интеграции с использованием автоматизированных ме-
тодов проектирования (САПР) обеспечивается применением
БМК.
Разрабатываемые матричные большие интегральные схемы
(БИСМ) на основе БМК позволяют заменить десятки ми-
кросхем малой и средней степени интеграции. Это обеспе-
чивает разработчику РЭА уменьшение массогабаритных харак-
теристик аппаратуры в 4...6 раз, экономию затрат на комплек-
тующие изделия и материалы, в 5...8 раз снижение трудоем-
кости сборки и регулировки аппаратуры, снижение энерго-
емкости производства и эксплуатации РЭА, в 2...3 раза уве-
личение, надежности РЭА.
Однако до настоящего времени практически отсутство-
вала литература по вопросу конкретного применения БМК
отечественного производства. Предлагаемый справочник вос-
полняет этот пробел и является логическим дополнением к
книгам «Автоматизированное проектирование СБИС на базо-
вых кристаллах» («Радио и связь», 1988 г.) и «Быстродейст-
вующие матричные БИС и СБИС. Теория и проектирование»
(«Радио и связь», 1989 г.), освещающим прежде всего
теоретические основы проектирования БМК и БИСМ.
Третий раздел посвящен ПЛИС. Следует отметить, что
одним из возможных способов сокращения сроков разра-
ботки РЭА является применение пользователем ПЛИС на
этапе проектирования и отладки устройств и узлов аппаратуры.
Их использование в РЭА позволяет резко сократить сроки
ее разработки и промышленного освоения, поднять на новый
уровень технические характеристики микропроцессорных уст-
ройств и систем для всех областей народного хозяйства,
таких как гибкие системы управления различными техно-
логическими процессами, персональные ЭВМ, связь, бытовая
аппаратура.
Зависимости основных электрических параметров схем от
режимов и условий их эксплуатации приводятся в технических
условиях (ТУ) и руководстве по применению микросхем.
Описание принципов работы схем, их функциональные и
условно-графические обозначения, а также таблицы истинности
и назначения выводов представлены на примере наиболее
распространенной серии К555.
В справочнике рассматривается специфика программируе-
мых микросхем, связанная с необходимостью их функцио-
нальной настройки потребителем перед , непосредственным
включением в аппаратуру. В ней систематизированы сведения
о методиках проектирования устройств на основе ПЛИС,
освещены вопросы автоматизации различных работ по их
применению и описаны наиболее типичные программируемые
микросхемы. Это отечественные ПЛИС типа программируемые
логические матрицы (ПЛМ) и программируемая матричная
логика (ПМЛ). К первой группе относятся К556РТ1,
КМ556РТ2, К556РТЗ с программируемыми матрицами И и
ИЛИ; ко второй — КМ 1556ХП4, КМ1556ХП6, КМ1556ХП8,
КМ1556ХЛ8 с программируемой матрицей И.
Для обеспечения проектирования дискретных устройств
в базисе ПЛИС экономически целесообразно использовать
персональные ЭВМ, позволяющие реализовать сквозную САПР
и оптимизировать устройства авггоматики и РЭА.
РАЗДЕЛ I.
ЦИФРОВЫЕ МИКРОСХЕМЫ
Глава 1.
Общие сведения о цифровых микросхемах средней степени интеграции
1.1. Классификация
Большое разнообразие современных цифровых логических
схем можно разделить: в зависимости от схемотехники ло-
гического элемента (ЛЭ) — типа логики — на схемы тран-
зисторно-транзисторной логики (ТТЛ), транзисторно-транзи-
сторной логики с диодами Шотки (ТТЛШ), эмиттерно-свя-
занной логики (ЭСЛ), с комплементарными МОП-транзисто-
рами (КМОП); по принципу построения активного элемента —
на биполярные и полевые; способу передачи информации —
на синхронные и асинхронное; типу информационных сигна-
лов — на потенциальные, импульсные, импульсно-потенциаль-
ные. В последние годы получило развитие новое направ-
ление — схемы на основе арсенида галлия.
Для удобства разработчиков аппаратуры по технологи-
ческим, схемотехническим и конструктивным признакам цифро-
вые интегральные микросхемы (ИС) выпускаются сериями.
Серия — это совокупность ИС различного функционального
назначения, имеющих общие электрические и эксплуатацион-
ные характеристики, выполненных по единой технологии и
объединенных одним конструктивным решением (видом кор-
пуса) .
Функционально полная серия обычно содержит в своем
составе несколько десятков типов ИС, выполняющих раз-
личные логические и арифметические операции и представ-
ляющих собой как простые логические элементы И, ИЛИ —
НЕ, И — НЕ, И — ИЛИ — НЕ, так и целые узлы и блоки
аппаратуры (регистры, счетчики, сумматоры, дешифраторы,
арифметическо-логические устройства (АЛУ), схемы сравнения
и др.).
Степень интеграции цифровых схем — число элементов на
кристалле, в зависимости от которого микросхемы делятся на
простые интегральные схемы, средней степени интеграции
(СИС), большие ИС (БИС) и- сверхбольшие ИС (СБИС).
Число
элементов
на кристалле
ИС До 100
СИС 101...1000
БИС 1001...10 000
СБИС Более 10 000
По функциональному назначению цифровые микросхемы
разделяются на подгруппы (ЛЭ, триггеры, сумматоры и т. д.)
и виды внутри подгрупп (триггеры: счетные, универсальные,
Шмитта и т. д.). Условные обозначения подгрупп и видов
цифровых микросхем приведены ниже.
Формирователи
АА Адресных токов (формирователи напряжения или
токов)
АГ Импульсов прямоугольной формы
АП Прочие
АР Разрядных токов (формирователи напряжения или
токов)
АФ Импульсов специальной формы
Схемы вычислительных средств
ВА Схемы сопряжения с магистралью
ВГ Контроллеры
ВЖ Специализированные схемы
Генераторы
ГГ Прямоугольных импульсов
ГФ Сигналов специальной формы
Схемы цифровых устройств
ИА АЛУ
ИВ , Шифраторы
ИД Дешифраторы
ИЕ Счетчики
ИК ' Комбинированные схемы
ИЛ Полусумматоры
ИМ Сумматоры
ИП Прочие
ИР Регистры
Коммутаторы и ключи
КН Напряжения
КП Прочие
КТ Тока
Логические элементы
ЛА Н—НЕ
ЛБ И—НЕ — ИЛИ—НЕ
ЛД Расширители
ЛЕ ИЛИ—НЕ
ЛИ И
ЛК И—ИЛИ—НЕ — И—ИЛИ
ЛЛ ИЛИ
ЛМ ИЛИ—НЕ — ИЛИ
ЛН НЕ
ЛП Прочие
ЛР И—ИЛИ—НЕ
ЛС И—ИЛИ
Преобразователи сигналов
ПП Прочие
ПР Код-код
ПУ Уровня (согласователи)
ПЦ Делители частоты цифровые
Схемы запоминающих устройств
РЕ Постоянные запоминающие устройства (ПЗУ, масоч-
ные)
РМ Матрицы оперативных запоминающих устройств
(ОЗУ)
РП Прочие
РР ПЗУ с возможностью многократного программирова-
ния
РТ ПЗУ с возможностью однократного программиро-
вания
РУ ОЗУ
РФ ПЗУ с ультрафиолетовым стиранием и электрической
записью информации
5
Схемы сравнения
СК Амплитудные (уровня сигналов)
СВ По времени
СП Прочие
Триггеры
ТВ Универсальные (/-А)
ТД Динамические
ТК Комбинированные (D-T, R-S-T и др.)
ТЛ Шмитта
ТМ С задержкой (/))
ТП Прочие
TP С раздельным запуском 1A-S)
ТТ Счетные (Г)
Многофункциональные схемы
ХК Комбинированные
ХЛ Цифровые
ХП Прочие
Отечественной промышленностью выпускается достаточно
большое число серий цифровых микросхем, предназначенных
для построения ЭВМ, контрольно-измерительной, связной ап-
паратуры и других видов радиоэлектронных устройств [3—5].
Общие сведения о микросхеме указаны в ее условном
обозначении. Для характеристики материала и типа корпуса
перед цифровым обозначением серии добавляются буквы: Б — х
бескорпусные; И, С — стеклокерамический корпус; М — метал-
локерамический корпус; Н — микрокорпус; Р — пластмассовый
корпус. Для микросхем широкого применения в начале обо-
значения серии добавляется буква К.
Итак, ИС КР1533ЛА8 означает, что микросхема пред-
назначена для широкого использования (К), выполнена в
пластмассовом корпусе (Р), имеет номер серии 1533, от-
носится к логической подгруппе (Л), по функциональному
назначению является элементом И — НЕ (А) и имеет порядко-
вый номер разработки микросхемы в данной серии 8.
Развитие цифровых микросхем идет по следующим на-
правлениям:
микромощные на основе КМОП-структур (561, К561, 564,
К564, 564В, Н564, КР1554, КР1561, К1564);
среднего быстродействия ТТЛ-логики (133, КМ133, К155,
КМ155);
маломощные на основе ТТЛ-, ТТЛШ-логики (134, КР134,
533, КМ533, К555, КМ555, КР1533);
быстродействующие на основе ТТЛ-, ТТЛШ-логики (К130,
К131, КМ131, Н530, 530, М530, КР531, КР1531);
высокого быстродействия на основе ЭСЛ-логики (100,
КЮО, 500, К500, 1500, К1500);
сверхвысокого быстродействия на основе арсенида гал-
лия (К6500).
В зависимости от требований, предъявляемых к аппарату-
ре, можно использовать различные серии микросхем. В радио-
электронной аппаратуре с повышенными требованиями по
быстродействию находят применение ИС 100, К500, К1500, с
жесткими требованиями по потребляемой мощности при от-
носительно невысоком быстродействии — ИС К561, К564,
а быстродействующую аппаратуру с малой потребляемой
мощностью позволяют создавать ИС 533, КМ533, К555.
КР1533, КР1531.
1.2. Основные характеристики и параметры ЛЭ
Важнейшей характеристикой ЛЭ является передаточная
характеристика: зависимость выходного напряжения от вход-
ного U0=f . Вид характеристики зависит от типа ЛЭ
(ЭСЛ, ТТЛ, К.МОП) и может изменяться при воздействии
дестабилизирующих факторов (температуры, напряжения пи-
тания, числа нагрузок и др.).
С целью нормального функционирования цифровых уст-
ройств логические схемы потенциального типа должны иметь
три точки пересечения с обращенной передаточной характе-
ристикой (рис. 1.1). Разность между пороговыми значениями
Рис. 1.1. Передаточная характеристика ЛЭ
верхнего и нижнего выходных уровней Сонт—U0LT=\U
является логическим перепадом схемы. Выходные пороговые
напряжения находят с помощью пороговых точек а и Ь, в
которых дифференциальный коэффициент усиления по напря-
жению Ku=—i-
Логические схемы в устройствах соединяются последо-
вательно, поэтому их входные напряжения определяются вы-
ходными напряжениями предыдущих схем.
Помехоустойчивость микросхемы по верхнему CNIH и
нижнему UNJL уровням входного сигнала (рис. 1.1) опреде-
ляется выражениями
Unih =Uoht — Uiht', 00
Unil=>Uilt — Uolt , (1.2)
где Uонт и U0LT — выходные пороговые напряжения высо-
кого и низкого уровней; U1HT и UILT — входные пороговые
напряжения высокого и нижнего уровней.
Идеальная передаточная характеристика, для которой по-
мехоустойчивость максимальна, должна соответствовать усло-
виям ^о£7’==6; U/2,\ тогда
UNih=Unil=W/2. (1.3)
Выражение (1.3) определяет предельные» значения по-
мехоустойчивости для ЛЭ потенциального типа.
Для повышения статической помехоустойчивости ЛЭ ис-
ходя из передаточной характеристики необходимо увеличи-
вать логический перепад и значения входных пороговых
напряжений. Однако увеличение логического перепада свя-
зано с ростом напряжения питания схемы Ucc и увеличением
потребляемой мощности Р, так как для большинства логи-
ческих схем P~U2CC. В свою очередь, увеличение пороговых
напряжений приводит к увеличению средней задержки ми-
кросхемы [1].
Для создания помехоустойчивого ЛЭ необходимо иметь
передаточную характеристику, близкую к симметричной отно-
сительно середины области переключения (заштрихованная
область ла рис. 1.1) для сближения значений помехоустой-
чивости по верхнему и нижнему уровням входного сигнала,
а также уменьшить зависимости пороговых напряжений от
режима работы схемы.
На помехоустойчивость ЛЭ в значительной степени влияет
технологический разброс пороговых напряжений (рис. 1.2), по-
этому выбор пороговых напряжений ЛЭ с учетом их уходов
(изменений) от температуры (рис. 1.3), напряжения питания
6
Рис. 1.2. Влияние технологического разброса на передаточные
UJfB -1,8 -1,6 -1,Ь -1,2 -/
питания
характеристики
Рис. 1 3. Зависимость передаточных характеристик от температуры
Рис. 1.4 Зависимость передаточных характеристик от напряжения
(рис. 1.4), числа нагрузок является одной из важнейших задач
при расчете схемы ЛЭ серии.
Реально помехоустойчивость для каждого типа ЛЭ уста-
навливают на основании статистического анализа передаточ-
ных характеристик.
Входная характеристика /z=f(t/z) — зависимость вход-
ного тока от входного напряжения, служит для определения
нагрузочной способности элемента и связана с режимом рабо-
ты линий связи. Типовые входные характеристики ЛЭ типов
ТТЛ и ЭСЛ приведены на рис. 1.5 и 1.6. На входной
характеристике ЛЭ ТТЛ-типа (рис. 1.5)' можно выделить сле-
дующие области: I и IX—недопустимых входных напря-
жений; II и VIII — предельно допустимых входных напряже-
ний по техническим условиям (ТУ); III и VII — рабочие,
с наиболее характерными рабочими точками А и В; IV и VI —
зоны допустимых статических помех; V — зона переключе-
ния ЛЭ.
На входной характеристике ЛЭ ЭСЛ-типа (рис. 1.6) так-
же можно выделить области, определяющие рабочий режим
схем (зоны II и VI с рабочими точками А и В), области ста-
тической помехоустойчивости (III и V), зона переключения ЛЭ
(IV), зоны предельных входных напряжений (I и VII).
Выходная характеристика Uo—fUo) — зависимость вы-
ходного напряжения от выходного тока нагрузки. Эта ха-
рактеристика и входная характеристика ЛЭ позволяют опре-
делить его нагрузочную способность.
Выходная характеристика ЛЭ ЭСЛ-типа показана на
рис. 1.7, где приведены характеристики по верхнему и ниж-
нему логическим уровням и нагрузочная характеристика
Rl. Точки пересечения А и В являются рабочими точками ЛЭ
в зонах нижнего и верхнего уровней.
Рис. 1.6. Входная характеристики ЛЭ типа ЭСЛ
Рис. 1.7. Выходная характеристика ЛЭ типа ЭСЛ
7
Входные и выходные характеристики ЛЭ ТТЛ-типа могут
быть использованы для оценки уровня помех, возникающих
в линиях связи во время переключения ЛЭ [3, 6].
Амплитудно-временная характеристика импульсной поме-
хоустойчивости — временная зависимость допустимой ампли-
туды импульсной помехи от ее длительности (рис. 1.8) явля-
ется характеристикой, необходимой при оценке допустимого
уровня импульсных помех для бессбойного функционирования
микросхем цифровых устройств. Импульсные помехи в уст-
ройствах имеют большую амплитуду, чем статические, поэто-
му они могут быть более опасными. Экспериментальное опре-
деление амплитудно-временной характеристики импульсной по-
мехоустойчивости при массовом контроле микросхем является
довольно сложной задачей. Отсутствие Надежных критериев
ее оценки при массовом производстве и ее зависимость от
условий работы и применения микросхемы не позволили ввести
эту зависимость в ТУ, однако она необходима при конструи-
ровании аппаратуры на основе цифровых микросхем.
На амплитудно-временной характеристике импульсной
помехоустойчивости можно выделить две области: I — допусти-
мых и II — недопустимых импульсных помех. При больших
длительностях импульсов помехи /р>^р2 импульсная помехо-
устойчивость приближается к статической. Значение /рр к
которому стремится амплитудно-временная характеристика при
больших амплитудах помехи, определяет минимальную дли-
тельность импульса помехи, при которой возможен сбой схемы.
Она обычно в несколько раз меньше средней задержки
сигнала в схеме. При значениях длительности и амплитуде
импульса помехи, лежащих в заштрихованной области рис. 1.8,
схема нечувствительна к импульсным воздействиям [6].
Особенности характеристик для ЛЭ КМОП приведены
в гл. 3.
Параметры ЛЭ цифровых микросхем разделяются на па-
раметры статического и динамического режимов работы.
К основным параметрам статического режима работы,
определяющим помехоустойчивость, нагрузочную способность
(коэффициенты объединения по входу М и выходу А),
потребляемую мощность при заданном напряжении питания
микросхем, относятся: выходные напряжения высокого и низ-
кого уровней Uон> UOL* входные и выходные токи высокого
и низкого уровней IIH, IIL, 10Н, 10, ; выходные токи высокого
и низкого уровней в состоянии «Выключено» Iozh> ^ozl —
для микросхем с тремя состояниями на выходе; входные
пороговые напряжения высокого и низкого уровней U1НТ,
UjLT'y токи потребления в состоянии высокого и низкого
уровней ICCHt ICCL и ток потребления в состоянии «Выключено»
Iccz — Для микросхем с тремя состояниями на выходе.
Ток потребления зависит от типа ЛЭ. Для ЛЭ ЭСЛ-типа
ток почти постоянен и не зависит от логического состояния
элемента.
Для ТТЛ ИС и ТТЛШ ИС токи имеют разные значения
для состояний высокого и низкого уровней. При переклю-
чении ЛЭ ТТЛ-типа имеют место выбросы тока, что приводит
к увеличению тока потребления н*а высоких частотах. Амплиту-
да и длительность такого выброса зависят от характера на-
грузки, схемотехнического решения выходного каскада, длины
линии связи и т. д.
Мощность, потребляемая схемой от источников питания,
п
определяется как Рсс— 2 UccJccb где Уса — напряжение
Z-го источника питания; ICCi — ток потребления в соответст-
вующей цепи питания.
Если потребляемая мощность различна в состоянии вы-
сокого и низкого уровней на выходе схемы, то в качестве
основного параметра в ТУ приводят среднюю потребляемую
мощность: PccaU— (^cch~^^ccl)Потребляемая мощность
схемы зависит от частоты переключения (рис. 1.9). Эта
зависимость Pcc=f(F) обычно приводится в технической до-
кументации на микросхему, где F — частота следования вход-
ных импульсов.
Основными параметрами ЛЭ при работе в динамическом
режиме являются (рис. 1.10, 1.11):
8
Рис. 1.8. Зависимость допустимой амплитуды импульсной помехи
от ее длительности
Рис. 1.9. Зависимость мощности потребления от частоты ЛЭ ти-
па ТТЛШ
Рис. 1.10. Временная диаграмма входного и выходного сигналов
инвертирующего ЛЭ
Рис. 1.11 Временная диаграмма входного и выходных сигналов
для ЛЭ с тремя состояниями на выходе
время задержки распространения сигнала при включении
и выключении tPLfj, tPnL> представляющее собой интервал
времени между входным и выходным импульсом при пере-
ходе напряжения на выходе схемы от напряжения низкого
уровня к напряжению высокого уровня и наоборот, изме-
ренное на уровне 0,5 от амплитуды сигнала или при заданном
напряжении;
среднее время задержки распространения сигнала
tpav= (tpHL + tpUi) /2;
время спада tf и нарастания tr выходного импульса —
интервал времени, в течение которого выходное напряжение
изменяется от уровня 0,9 до 0,1 и соответственно нарастает
от уровня 0,1 до 0,9 от установившегося значения (ампли-
туды сигнала);
время задержки включения tDHL и выключения tDLH —
интервал времени между входным и выходным импульсами,
измеренные на уровне 0,1 входного и 0,9 выходного сигналов
и соответственно 0,9 входного и 0,1 выходного сигналов или
на заданных значениях напряжения;
время задержки распространения при переходе из состоя-
ния «Выключено» в состояние низкого уровня tPZL и обратно
tpLz> а также из состояния «Выключено» в состояние высо-
кого уровня tPZfj и обратно tPHZ — для схем с тремя со-
стояниями на выходе (рис. 1.10);
максимальная рабочая частота схемы Fmax — частота, при
которой сохраняется работоспособность схемы.
Быстродействие ЛЭ микросхемы определяется его схемо-
техникой, технологией и зависит от емкости нагрузки, темпе-
ратуры окружающей среды, напряжения источника питания.
1.3. Сравнение обобщенных параметров
цифровых микросхем
Основными параметрами, позволяющими производить
сравнение базовых ЛЭ различных серий, являются время
задержки распространения сигнала /р, потребляемая ЛЭ мощ-
ность Рсс и работа переключения — произведение потребляе-
мой мощности на время задержки A = Pcctp (рис. 1.12).
Работа переключения обычно выражается в пикоджоулях,
если мощность потребления — в милливаттах, а задержка
распространения сигнала — в наносекундах. При сравнении
базовых ЛЭ чаще, всего используют типовые значения па-
раметров. По величине работы переключения и числу ЛЭ
на кристалле можно судить об уровне развития технологии и
схемотехники цифровых микросхем.
Сравнение различных серий, выпускаемых отечественной
промышленностью (табл. 1.1), показывает, что наименьшая
работа переключения для биполярной технологии достигнута
на ИС КР1533, а для КМОП-технологии — на КР1554. Еще
более впечатляющие результаты получены с использованием
арсенида галлия — ИС К6500.
Использование диодов Шотки и усовершенствованного
технологического процесса, в том числе применение изопланар-
ной технологии, позволило уменьшить потребляемую мощ-
ность и времена задержек и создать маломощные (533, К555,
КР1533) и быстродействующие (530, КР531, КР1531)
ТТЛШ* ИС.
Дальнейшее усовершенствование КМОП-технологии, со-
здание транзисторов с длиной канала 1,2 мкм позволило
разработать новую микромощную серию ИС КР1554 с быстро-
действием до 125 МГц, аналогичным для быстродействую-
щих биполярных ТТЛШ ИС. Однако малая потребляемая
мощность таких схем характерна на частотах до 10...30 МГц.
С увеличением рабочей частоты переключения КМОП ИС
растет динамическая потребляемая мощность. На частотах
Рис. 1.12. Зависимость времени задержки распространения сигна-
ла от мощности потребления для различных технологий
Рис. 1.13. Зависимость динамической потребляемой мощности от
частоты для ТТЛШ и КМОП ИС
9
Таблица 1.1.
Сравнение различных серий микросхем, выпускаемых отечественной промышленностью
Технология Схемотехни- ческое исполнение ИС Электрические параметры Зарубежный функциональ- ный аналог, фирма
СС’ мВт/ЛЭ /р, тип нс/ЛЭ (Сн=15 пФ) Работа переключения (Рсс/р), пДж Частота пере- ключения триг- геров, МГц
ТТЛ (Si) К155, КМ155, К133, КМ 133 10 10 100 До 35 SN74, Texas Instruments
Биполярная ттлш (Si) 530, КР531, КМ531 КР1531 533, К555, КМ555 1533; КР1533 19 4 2 1 3 2 9,5 4 57 8 19 4 До 125 До 130 До 45 До 100 SN54S/74S, Texas Instruments 74F (FAST), Fairchild SN54LS/74LS Texas Instruments SN54ALS/74ALS Texas Instruments
ЭСЛ (Si) 100, К500 К1500 25 40 2 0,75 50 30 До 125 До 300 MC 10000, Motorola F100K, Motorola
Униполярная КМОП (Si) 564, К561 1564 КР1554 0,0025 на 1 МГц 0,0025 на 1 МГц 0,0025 на 1 МГц 45 10 3,5 0,1 0,025 0,008 До 10 До 30 До 125 СД4000А, RCA 54HC, National Semiconductor 74AC (FACT), Fairchild
НОПТШ (GaAs) К6500 3...6 0,1 L 0,3...0,6 1000 10G000, Gigabit Logic
свыше 10 МГц мощность потребления возрастает и становится
соизмеримой с мощностью потребления ТТЛШ ИС (рис. 1.13).
Наибольшее быстродействие в биполярных схемах на
кремнии достигнуто на ЛЭ ЭСЛ-типа, однако работа пере-
ключения таких микросхем довольно велика иЗ-за большой
мощности потребления. Минимальное время задержки, полу-
ченное в ЭСЛ ИС (К1500), составляет 0,7 нс/ЛЭ при мощ-
ности потребления 40 мВт (рис. 1.12).
Сверхвысокое быстродействие при малой мощности по-
требления удалось достичь в микросхемах на арсениде гал-
лия. Работа переключения ЛЭ таких схем составляет деся-
тые доли пикоджоуля при быстродействии 100... 150 пс.
Снижение работы переключения цифровых микросхем раз-
личных схемотехнических решений за последнее десятилетие
составило несколько порядков. Дальнейшее ее уменьшение
связано с технологическими ограничениями (минимальными
размерами элементов, глубинами залегания переходов и т. д.).
Минимальные топологические размеры, реализованные в
микросхемах, близки к предельно достижимым значениям,
поэтому дальнейший прогресс в микроэлектронике возможен в
результате использования новых полупроводниковых материа-
лов со значительно большей подвижностью носителей заряда.
Такими перспективными материалами являются арсенид гал-
лия GaAs, фосфид индия InP и др. Реально ограничения
работы переключения обусловлены физическими процессами
в транзисторах и основными свойствам^ полупроводникового
материала [7].
1.4. Типовые корпуса микросхем
Условия применения микросхем,иих функциональные и
энергетические характеристики, а также размеры кристаллов,
методы их монтажа и защиты от внешних воздействующих
факторов и используемые при этом материалы способство-
вали развитию широкой номенклатуры корпусов микросхем.
Существует 4песть типов корпусов, конструктивные особен-
ности которых приведены в табл. 1.2, а внешний вид широко
применяемых корпусов изображен на рис. 1.14.
- Каждый тип в зависимости от конструктивных особен-
ностей подразделялся на несколько (от двух до пяти) подти-
пов, их отличие в размерах, количестве и расположении вы-
водов формирует целую гамму типоразмеров корпусов. Так,
корпуса второго типа (DIP) имеют более полусотни типо-
размеров. Основные характеристики корпусов различных типов
приведены в табл. 1.3.
Условное обозначение корпусов микросхем состоит из
шифра типоразмера, включающего подтип корпуса и двухзнач-
ного числа, обозначающего порядковый номер типоразмера,
а также цифрового индекса количества выводов или выводных
площадок и порядкового регистрационного номера корпуса:
21 20 2Ь 20
Порядковый регис/т/раииояяый кокер
Ноличее/т/до дл/додод
Порядковый кокер /т/илоразкера
Подл/ил
Шифр
л/илоразнера
корлрса
10
Ключ
Рис. 1.14. Типовые корпуса микросхем: а — планарный с двусторонним расположением выводов; б — типа DIP, в — планарный с четырех-
сторонним расположением выводов
Таблица 1.2.
Основные конструктивные особенности корпусов
Тип Под- тип Форма проекции тела корпуса на основание Располо- жение вы- водов отно- сительно плоскости основания Число рядов выводов Число типо- разме- ров корпу- сов
1 11 Прямо- угольная Перпен- дику- лярное В один ряд 8
12 В два ряда 17
13 В три и более рядов 2
14 По контуру прямо- угольника 5
15 В один или два ряда 5
2 21 В два ряда 44
22 В четыре ряда в шах- матном порядке 10
3 31 Круглая Овальная
Последовательное по окружности 9
32 То же 4
4 41 Прямо- угольная Парал- лельное По двум противопо- ложным сторонам 78
42 По четырем сторонам 25
43 По двум противопо- ложным сторонам 25
44 По четырем сторонам 2
45 То же 20
5 51 Перпен- дику- лярное » 36
52' По двум сторонам 2
61 Квадрат- ная В четыре и более ря- дов 15
62 В два и более рядов 28
Иногда в условных обозначениях корпусов отражаются
и другие особенности корпусов, например, размер монтажной
площадки, наличие или отсутствие металлизации на монтажной
площадке или плоскости основания корпуса, длина выводов,
завод-изготовитель, что также учитывается в условном обозна-
чении корпуса 4204.24-2 и 4204.24-2.01. Система условных обо-
значений корпусов, ранее выпускаемых промышленностью, от-
личалась от приведенной. Соответствие габаритно-присоеди-
нительных размеров микросхем в корпусах по старой и новой
системам условных обозначений* приведено ниже.
Старое условное обозначение Шифр типоразмера по ГОСТ 17467—88 Старое условное обозначение Шифр типоразмера по ГОСТ 17467—88
109.7 1101 2102.14 2102
111.12 1216 2103.16 2103
111.14 1215 2104.12 2103
115.9 1109 2104.18 2104
118.16 1222 2107.18 2107
124.18 1222 2108.22 2108
151.14 1203 2109.16 2109
151.15 1203 2115.14 2115
151.20 1402 2118.60 2118
153.14 1206 2120.24 2120
152.15 1206 2121:28 2121
157.29 1210 . 2121.29 2121
153.40 1304 2123.40 2123
155.15 1207 2124.42 2124
160.40 1212 2126.48 2126
1101.7 1101 2127.14 2127
1102.8 1106 1502.11 1502
1102.9 1102 1503.17 1503
1103.5 1103 201.8 2103
1105.3 1105 201.9 2102
1220.36 1220 201.12 2103
1221.18 1221 201.14 2102
1501.5 1501 201.16 2103
210Б.24 2120 201А.16 2106
212.32 2114 206.14 2127
218.30 2138 209.18 2129
238.12 2202 209.24 2130
238.16 2103 210А.22 2108
238.18 2104 210Б.16 2106
239.24 2120 302.4 3104
* Нумерация выводов микросхем в корпусах, выпущенных
до 01.01.89 г , не регламентируются.
11
Старое условное обозначение Шифр типоразмера по ГОСТ 17467—88 Старое условное обозначение Шифр типоразмера по ГОСТ 17467—88 Старое условное обозначение Шифр типоразмера по ГОСТ 17467—88 Старое условное обозначение Шифр типоразмера по ГОСТ 17467—88
302.8 3104 244.48 2205 402.16 4108 4117.22 4160
311.8 3203 2203.40 2203 Н02.8 5114 4118.24 4118
311.10 3204 2204.42 2204 Н02.14 5116 4119.28 4119
3101.8 3101 2205.48 2205 Н02.16 5116 Н04.16 5117
3103.12 3103 2206.42 2206 427.6 4115 Н06.24 5122
401.14 4105 2207.48 2207 427.8 4115 Н08.24 5124
402.16 4112 301.8 3101 427.18 4161 Н08.24 5123
405.24 4110 301.12 3103 461.5 4180 Н09.18 5120
405.28 4119 4122.40 4122 4101.6 4101 Н09.28 5126
411.34 4137 4131.24 4176 4103.8 4103 Н 13.40 5129
413.48 4181 4134.40 4167 4105.14 4105 Н14.12 5130
421.48 4142 4134.48 4134 4106.16 4106 Й15.42 5132
425.64 4146 4135.64 4135 4109.20 4109 Н16.48 5133
2130.24 2130 4137.34 4137 4112.16 4108 Н 18.64 5134
2137.64 2136 4138.42 4138 4112.16 4112 Н 18,64 5135
2138.18 2138 4151.42 4151 4114.24 4114 Н23.16 5118
2140.20 2140 4151.42 4180 4116.8 4116 Н21.24 5201
2142.24 2142 4153.20 4153 4117.22 4117 Н22.50 5202
Таблица 1.3.
Основные характеристики корпусов
Условное обозначение Габаритные размеры, мм (номинальное значение), Е—D—А Размеры монтажной площадки в корпусе, мм Расстояние между рядами выводов, мм Метод герметизации Наличие металлизации
на монтажной площадке на плос- кости основания
Стеклокерамические
1104.11-1 27,5X4,0X3,2 2,8X2,4 — Пайка стеклом
2102.14-2 19,5X6,7X4,0 3,5X2,5 7,5 то же —
2102.14-3 19,5X6,7X4,0 3,5X2,5 7,5 » +
201.14-8 19,5X6,5X5,0 3,2X2,5 7,5 »
201.14-9 19,5X6,5X5,0 3,5X2,5 7,5 » +
2103.16-3 19,5X6,7X4,0 3,5X2,5 7,5 » —
2103.16-4 19,5X6,7X4,0 3,5X2,5 7,5 ». +
201.16-6 19,5X6,5X5,0 3,5X2,5 7,5 » ' +
201.16-5 19,5X6,5X5,0 3,5X2,5 7,5 » —
2103.16-14 19,5X7,4X5,8 7,5X3,1 7,5 » +
2104.18-8 21,9X7,4X5,8 8,2X3,8 7,5 » +
2104.18-8.01 21,9X7,4X5,8 5,2X3,2 7,5 » + —
2107.18-5.01 21,9X9,2X5,5 6,0Х 4,0 10 »
2107.18-5.02 21,9X9,2X5,5 6,0X4,0 10 » + —
2140.20-6 25,5X7,4X5,8 5,5X3,5 7,5 » +
2140.20-10 24,6X7,4X5,0 9,0Х 3,7 7,5 » +
2142.24-4 30,5X7,4X5,0 9,0X3,7 7,5 » +
2120.24-12.01 30,6X14,9X6,3 7,5X6,5 15 » + —
2120.24-14 30,5Х 13,5X5,8 5,4X4,4 15 Пайка стеклом +
2120.24-21 30,5X14,9X6,0 7,5X6,5 15 то же +
2121.28-13 36,5X14,9X6,3 7,5X6,5 15 » + —
2121.28-14 36,5X13,5X5,8 5,4X4,4 15 » + —
2123.40-8 50,0X14,9X6,3 9,5X7,0 15 » +
2207.48-3 30,7Х 13,5X5,5 5,4X4,4 15 » +
4105.14-1 9,8X6,5X2,2 2,9X1,9 — »
4105.14-2 9,8X6,5X2,2 3,2X2,2 — » +
4105.14-9 9,8X6,5X2,3 3,2X2,2 — »
4105.14-10 9,8X6,5X2,3 3,2X2,2 — » +
406.16-2 9,8X6,5X2,2 2,9X1,9 — » —
4106.16-3 9,8X6,5X2,2 3,2X2,2 — » +
4108.16-1 9,8X6,5X2,3 3,2X2,2 — »
4108.16-2 9,8X6,5X2,3 3,2X2,2 — » ' + —
4106.16-4 9,8X9,8X2,5 4,1X4,1 — » + —
4112.16-19 9,8X9,8X2,5 4,7X4,7 — »
4112.16-19.01 9,8X9,8X2,5 4,7X4,7 — » +
4116.18-2 9,8X9,8X2,5 4,1X4,1 — »
4116.18-3 9,8X9,8X2,5 4,1X4,1 — »
4116.18-6 12 9,8X9,8X2,5 4,7X4,7 — » —
Продолжение табл. 1.3
Условное обозначение Габаритные размеры, мм (номинальное значение), E—D—А Размеры монтажной площадки в корпусе, мм Расстояние между рядами выводов, мм Метод герметизации Наличие металлизации
на монтажной площадке на плос- кости основания
4116.18-6.01 9,8X9,8X2,5 4,7X4,7 — » + —
4153.20-4 12,5X12,0X3,0 4,6X6,6 — » + —
4114.24-1 14,8X9,8X3,0 4,1X4,1 — » + —
4114.24-2 14,8X9,8X3,0 4,1X4,1 — » — —
4114.24-3 14,8X9,8X3,0 4,1X4,1 — » + —
4177.-24-1 18,3X18,3X4,1 10,6X10,6 — + —
4204.24-2 9,8X9,8X2,5 4,1X4,1 — » — —
4204.24-2.01 9,8X9,8X2,5 4,1X4,1 — » + —
4119.28-9 18,0Х 12X3 5,4X5,4 — Пайка стеклом 4- —
4178.28-1 18,3X18,3X4,1 10,6X10,6 — » —
Металлостеклянные
1203.15-1 19,5Х 14,5X5 14,0X6,2 10 Сварка — —
1203.15-2 19,5Х 14,5X4 14,0X6,2 10 — —
1203.15-3 19,5Х 14,5X3,2 14,0X6,2 10 » — —
153.15-2 22Х 19,5X5 15,7X16,8 17,5 » — —
155.15-2 29,5X19,5X5 16,8X23,2 25 » — —
157.29-1 39X29X5 34,0X20 22 » — —
302.4-7 9,5X6,6 3,6x3,6 5 » ’ + —
3101.8-1 9,4X4,6 3,0 5 » + —
3101.8-2.01 9,4X4,7 4,0X4 5,8 » + —
3101.8-2.02 9,4X4,7 4,0X4 5,8 » + —
311.8-1 39X25,0X7 8 12,5 » Основание металлическое
311.8-2 39X25,0X7,5 8 12,5 » То же
301.8-2 9,5X4,6X20 3 5 » + —
301.8-2-02 9,5X4,6X13,5 3 5 » + —
301.12-1 9,5X4,6X20,5 3 5 » + —
301.12-1.02 9,5X4,6X13,5 3 5 » + —
302.8-1 9,5X6,5X20 3 5 » + —
302.8-1.02 9,5Х6,5±13,5 3 5 » + —
401.14-5 10X6,7X1,9 4,9X2 — » + +
311.10-1 39X25X7,5 8 12 Сварка Основание металлическое
460.24-1 15X4,3 8 — Пайка То же
460.24-3 15X4,3 8 — »
460.24-4 15X4,3 8 — Заливка »
компаундом
413.48-1 15X4,3 8 — Пайка Основание металлическое
413.48-3 15X4,3 8 — » То же
413.48-4 15X4,3 8 — Заливка >:
компаундом
4134.40-1 28,8Х 15X3,8 26X10 — Сварка — —
421.48-34 36,0X24X3,9 34X47 — » — —
Металлокерамические
201.8-1 19,2X7,3X5 5X3 7,5 » + +
201.14-10 19,2X7,3X5' 5X3 7,5 » +
201.16-15 19X7,2X5 4,4X2,2 7,5 » —
201А.16-1 19X9,7X4,7 6X5 10 + —
201.16-8 19,2X7,3X5 5X3 7,5 » + —
201.16-13 19X7,2X5 4,4X2,2 ' 7,5 » 4- —
201.16-17 19,2X7,3X5 7X3,5 7,5 » + —
238.18-1 21,9X7,3X5 5,5X3,7 7,5 » 4- —
2104.18-1 21,9X7,3X5 7X3,5 7,5 » 4- —
1104.18-2 21,9X7,3X5 7X3,5 7,5 » 4- —
2140.20-4 24X7,2X4,6 5,6X3,8 7,5 » + —
210А.22-1 27,9X9,8X5 5X4 10 » 4- —
2108.22-1 27,6X9,7X4,7 7,5X7,5 10 + —
2108.22-9.01 27,9X9,8X4,9 8X6 10 4- —
2108.22-9.02 27,9X9,8X4,9 8X6 10 » —
2108.22-10 27,5X9,7X4,6 7,5X5,5 10 » 4- —
2108.22-12.01 27,5X9,7X4,6 7,5X5,5 10 » 4- —
2105.24-1 29,5Х 14,7X4,6 7,5X7,5 15 » 4- —
2106.24-3 29,5Х 14,7X4,6 7,5X1,5 15 » 4- —
2120.24-1 29,1X14,7X4,6 4,5X4,5 15 Сварка + —
2120.244.02 29,2X14,7X4,6 7,5X7,5 15 » 4- —
2120.24-19 29,5Х 14,7X4,8 7,5X7,5 15 Сварка + —
2120.24-19.01 29,5Х 14,7X4,8 7,5X7,5 15 » 4- —
2120.24-20 29,5X14,7X4,8 7,5X7,5 15 » — —
13
w w ND to Ю СЛСЛСЛСЛСЛСЛСЛСЛ
CO -q 00
X СП
coX
сл Си Си СП Си СП 00
о
го
5а
Ф
X
О
<т>
X ф
Окончание табл. 1.3
Условное обозначение Габаритные размеры, мм (номинальное значение), E—D—A Размеры монтажной площадки в корпусе, мм Расстояние между рядами выводов, мм Метод герметизации Наличие металлизации
на монтажной площадке на плос- кости основания
4119.28-6 18,25X12,7X3,26 6,8X6,8 » + 4-
4119.28-10 18,3X12,7X3,46 9,5X7 — » + —
4119.29-10.01 18,25X12,7X3 5X5 — » + 4-
4119.28-11 18,25X12,7X3 5X5 — » + +
4119.28-8 18,25X12,7X3,26 6,8X6,8 — Сварка — 4-
4120.32-1 18,3X12,7X3,46 9,5X7 — » — —
4122.40-1 20,4X16,2X3,2 12X6 — » + 4-
4122.40-1.01 25,75X 12,7X2,9 6X5 — » + 4-
4122.40-1.01 25,75X 12,7X2,9 5X4 — » + 4-
4122.40-2 25,75X12,7X2,93 6X5 — » — 4-
4122.40-2.01 25,75X 12,7X2,93 5X4 — » — —
4122.40-3.01 25,75X 12,7X3,25 6,8X6,8 — » 4- 4-
4122.40-3.02 25,75X 12,75X3,25 6,8X6,8 — » — 4-
429.42-1 26,62X 16,74X3,13 6,2X6,2 — » 4- —
429.42-3 26,62X16,74X3,13 6,2X6,2 — » — —
429.42-5 26,62X 16,74X3,17 7,2X7 — » 4- —
429.42-6 26,62X 16,74X3,17 7,2X7 — » — —
4138.42-1 26,52X 19,5X2,97 10,7X8,3 — » + —
4138.42-2 26,52X 19,5X2,97 10,7X8,3 — » — —
4138.42-3 26,62X16,74X3,13 6,2X6,2 — » .4- —
4138.42-4 26,62Х 16,74X3,13 6,2X6,2 — » — —
4138.42-5 26,5X19,5X3,1 11X10 — » + —
4138.42-10.01 26,5Х 19,5X3,1 нхю — » — —
4123.48-1.01 30, IX 12,6X3,2 7X5,5 — » + —
4134.48-2 30,1X16,2X3,2 7,5X7 — » + —
4134.48-4 30,1X16,2X3,2 8X8 — » + —
4136.54-1 36,2X15,6X3,3 7X7 — » 4- 4-
4135.54-2 36,2Х 15,6X3,3 7X7 — » 4- —
4135.64-1 40,2X19,7X3,2 7,5X7,5 — » 4- —
4135.64-2 40,2Х 19,7X3,2 7,5X7,5 — » — —
4209.68-1- 28,0X28,0X3,15 8,2X8,2 — » 4- —
Глава 2.
Микросхемы на основе ТТЛШ
2.1. Маломощные ТТЛШ ИС
Микросхемы 533, КМ533, К555, КМ555, 1533, КР1533
представляют собой цифровые маломощные схемы, выпол-
ненные по биполярной технологии на основе транзисторно-
транзисторной логики с диодами Шотки (ТТЛШ). В состав
этих серий входит функционально полный набор устройств
цифровой обработки информации, включая ЛЭ, арифмети-
ческие и логические устройства, триггеры, счетчики, регистры
хранения и сдвига, шифраторы, дешифраторы, мультиплек-
соры, магистральные элементы и др. (табл. 2.1 и 2.2).
Микросхемы полностью совместимы с ИС К133, К155, КМ 155 по
логическим уровням, напряжению питания, помехоустойчи-
вости и при одинаковом быстродействии потребляют в 5 раз
меньшую мощность от источника питания на один базо-
вый ЛЭ.
Логические уровни напряжения составляют не более 0,4 В
при нагрузке 4 мА и 0,5 В при нагрузке 8 мА для низкого
уровня и не менее 2,4 В — для высокого уровня (для ряда
микросхем высокий уровень напряжения 2,5 В). Помехо-
устойчивость схем — не менее 0,3 В, нагрузочная способность
при нагрузке схем друг на друга — не менее 10.
Конструктивно-технологически ИС 533, КМ533, К555,
КМ555 выполнены по планарно-эпитаксиальной технологии с
изоляцией р-п переходами, имеют унифицированные корпуса
(табл. 2.3), число выводов которых составляет 14...28.
Микросхемы 533, КМ533, 1533 выполнены в плоских пла-
нарных корпусах, а К555, КР1533 и КМ555 — в пластмас-
совых и стеклокерамических корпусах соответственно, с двух-
рядным расположением выводов (типа DIP).
15
Таблица 2.1.
Функциональный состав ТТЛ ИС и ТТЛШ ИС
Назначение Ус- лов- ное обо- зна- чение Серия Функ- циональ- ный аналог
К155 КМ155 2 К555 КМ555 1533 КР1533 о со М530 КР531 1531 КР1531
Одновибратор АП + +
Два одновибратора с по- вторным запуском и сбро- АГЗ + + + + 2.79*
сом
Два одновибратора со сбросом АГ4 + 2.80
Формирователь разряд- АП1 +
ной записи, усилитель воспроизведения и схема установки нуля Двунаправленный неин- вертирующий формиро- ватель с открытым кол- лектором АП2
Два четырехканальных АПЗ + 2.75
инвертирующих форми-
рователя с тремя состоя- ниями на выходах * Два четырехканальных инвертирующих форми- рователя с тремя состоя- ниями на выходах АП4 + 2.76
Два четырехканальных неинвертирующих фор- мирователя с тремя со- АП5 + 2.77
стояниями на выходах
Восьмиканальный двуна- правленный формирова- АП6 + 2.78
тель с тремя состояниями на выходах Схема сопряжения с ма- гистралью ВА1
Схема контроллера ВГ1
Шестнадцатиразрядная схема контроля по коду ВЖ1 + 2.72
Хемминга Два управляемых напря- жением генератора ГГ1
Приоритетный шифратор 8->3 ИВ1 + + + 2.21
Приоритетный шифратор 8-^3 с тремя состояниями ИВ2 + 2.22
на выходах
Приоритетный шифратор ИВЗ + 2.23
10->4 Двоично-десятичный де- шифратор с высоковольт- ными выходами ИД1 + + +
Дешифратор-демультип- лексор на 16 выходов идз + + +
Сдвоенный дешифратор- ИД4 + + + + 2.24
мультиплексор 2->4 Сдвоенный дешифратор- ИД5 + 2.27
демультиплексор на че- тыре выхода с открытым
коллектором Двоично-десятичный де- ИД6 + 2.25
шифратор 4Х Ю Двоичный дешифратор ИД7 + 2.26
на восемь выходов
* Указан номер рисунка с данной микросхемой
121
+ + 123
+ 221
+ +
+ + + + + 240
+ + + + + 241
+ + 244
+ 245
+
+ 482
630
+ + 124
+ 148
348
147
141
+ + 154
+ +’ + 155
156
+ 42
+ + + + + + V38
16
Продолжение табл. 2.1
Назначение Ус- лов ное обо- зна- чение Серия Функ- циональ- ный аналог
СО £2 К155 КМ 155 со со ю К555 КМ555 1533 KPI533 530 М530 КР531 1531 КР1531
ИД8
Дешифратор на 18 выхо-
дов для управления не-
полной матрицей 7X5 на
дискретных светоизлу-
чающих диодах
Дешифратор на 13 выхо-
дов для управления не-
полной матрицей 7X4 то-
чек на светодиодах
ИД9
Двоично-десятичный де- идю + +
шифратор с открытым коллектором на выходах 1
Дешифратор на восемь выходов для управления шкалой с запоминанием иди + +
Дешифратор на восемь выходов для управления шкалой со сдвигом од- ной точки ИД12 + +
Дешифратор на восемь выходов для управления шкалой со сдвигом на ИД 13 + +
ИД14
2.28
145
две точки
Два дешифратора-де-
мультиплексора на четы-
ре' выхода
Дешифратор на семь вы-
ходов для управления ли-
нейной светоизлучающей
шкалой красного цвета
Дешифратор на семь вы-
ходов для управления ли-
нейной светоизлучающей
шкалой зеленого или
желтого цвета
Дешифратор состояний
Дешифратор двоично-де-
сятичного кода в семи-
сегментный с мощными
выходами
Дешифратор-демульти-
плексор на 16 выходов
с открытым коллектором
Дешифратор для управ-
ления светоизлучающей
шкалой, составленной из
набора полупроводнико-
вых шкальных знакосин-
тезирующих индикаторов
или светоизлучающих
диодов
ИД15
ИД16
ИД17 ИД18 + 2.30 + -I- -I-
ИД19 + 2.29
ИД20
Дешифратор для управ- ИД21 +
ления’ набором шкальных полупроводниковых зна- косинтезирующих инди- каторов Декадный счетчик с фа- зоимпульсным представ- лением информации Четырехразрядный дво- ИЕ1 ИЕ2 + + + + 2.50 +
ично-десятичный счетчик Четырехразрядный счет- чик-делитель на 12 Четырехразрядный дво- ИЕ4 ИЕ5 + + + + + + + 2.51 -|-
ичный счетчик
139
247
159
90
92
93
17
Продолжение табл. 2.1
Назначение Ус- лов- кое обо- зна- чение Серия Функ- циональ- ный аналог
со со К155 КМ 155 со со ш К555 КМ555 1533 КР1533 о ю М530 КР531 со ю КР1531
Четырехразрядный дво- ично-десятичный ревер- сивный счетчик ИЕ6 + \ + + + 2.52 + + 192
Четырехразрядный дво- ичный реверсивный счет- ИЕ7 + + + + 2.53 + + 193
чик
Шестиразрядный дели- тель частоты с перемен- ным коэффициентом де- ИЕ8 + + + 97
ления
Четырехразрядный дво- ично-десятичный счетчик ИЕ9 + + 2.54 + + + 160 А
с асинхронным сбросом Четырехразрядный дво- ИЕ10 + 2.55 + + + 161А
ичный счетчик с асин- хронным сбросом Четырехразрядный дво- ично-десятичный счетчик ИЕ11 + + + 162А
с синхронным сбросом Четырехразрядный синх- ИЕ13 + 2.56 191
ронный реверсивный дво- ичный счетчик Двоично-десятичный счетчик-делитель с про- ИЕ14 + + + 2.57 + + 196
граммированным коэф- фициентом деления Четырехразрядный дво- ичный счетчик с пред- ИЕ15 + 2.58 + + 197
варительной установкой Четырехразрядный синх- ИЕ16 + + 168
ронный реверсивный дво- ично-десятичный счетчик Четырехразрядный синх- ронный реверсивный двоичный счетчик ИЕ17 + 2.59 + + + 169 163 А
Четырехразрядный дво- ичный счетчик с син- хронным сбросом ИЕ18 2.60 2.61 + + +
393
Два ( четырехразрядных двоичных счетчика с ин- ИЕ19 + +
дивидуальной синхрони- зацией и сбросом Два четырехразрядных ИЕ20 + 2.62
двоично-десятичных счет-
чика с индивидуальной синхронизацией и сбро-
сом АМ25505
Схема быстрого умноже- ния 2X4 разряда ИК1 + + +
381
Четырехразрядное АЛУ ИК2 +
(восемь функций) Одноразрядный полный ИМ1 + + + 80
сумматор И М2 QO
Двухразрядный двоич- + + + OZ
ный сумматор Четырехразрядный дво- ичный сумматор ИМЗ + + + 2.63 83 183
Два одноразрядные пол- ИМ5 +
ных сумматора Четырехразрядный дво- ИМ6 + 2.64 + + 283
ичный сумматор с уско- ренным переносом Четыре одноразрядных ИМ7 + 2.65 385
последовательных сумма- тора-вычитателя с об- щими цепями сброса и синхронизации
18
Продолжение табл. 2.1
Назначение Ус- лов- кое обо- зна- чение Серия Функ- циональ- ный аналог
со со К155 КМ 155 со К555 КМ555 i 1533 КР1533 о ю М530 КР531 со ю K.PI53I
Восьмиразрядная схема ИП2 + + + 180
контроля четности и не-
четности
Четырехразрядное АЛУ ИПЗ + + + 2.66 + + + + + 181
(32 функции)
Схема ускоренного пере- ИП4 + + + + 2.67 + + + + + + 182
носа
Девятиразрядная схема ИП5 + 2.68 + + + + -г 280
контроля четности и не-
четности
Четырехканальный дву- ИП6 + 2.73 + + + 242
направленный инверти-
рующий формирователь с
тремя состояниями на вы-
ходах
Четырехканальный дву- ИП7 + 2.74 + + + 243
направленный неинвер-
тирующий формирова-
тель с тремя состояниями
на выходах
Параллельный двоичный ИП8 + 2.69 261
умножитель 4X2 разря-
да с £)-триггерами-за-
щелками на выходах
Восьмиразрядный после- ИП9 + 2.70 384
довательно-параллель-
ный двоичный умножи-
тель
Двенадцатиразрядная ИП10 + АМ93648
схема контроля четности
и нечетности
Четырехразрядный неин- ИП12 ' +
вертирующий приемопе-
редатчик
Четырехразрядный ин- ИП13 +
вертирующий приемопе-
редатчик
Четырехразрядный уни- ИР1 + + + 95
версальный сдвиговый
регистр с параллельным
выходом и раздельной
синхронизацией после-
довательного и парал-
лельного ввода информа-
ции
Восьмиразрядный после- ИР8 + 2.37 + 164
довательный сдвиговый
регистр с параллельным
выходом информации и
асинхронным сбросом
Восьмиразрядный сдви- ИР9 + 2.38 + 165
говый регистр с парал-
лельным вводом инфор-
мации
Восьмиразрядный сдви- ИР10 + 2.39 + + 166
говый регистр с последо-
вательно-параллельным
вводом информации и
асинхронным сбросом
Четырехразрядный ре- ИР11А + 2.40 + + + + 194
версивный сдвиговый ре-
гистр с параллельным
выходом, синхронным по-
следовательно-парал-
лельным вводом инфор-
мации и асинхронным
сбросом
19
Продолжение табл. 2.1
Назначение . Ус- лов- кое обо- зна- чение Серия Функ- циональ- ный аналог
СО К155 КМ 155 со ю К555 КМ555 СО КР1533 о СО М530 КР531 СО КР1531
Четырехразрядный сдви- ИР 12 4~ + 195 говый регистр с парал- лельным выходом, син- хронным последователь- но-параллельным вводом информации и асинхрон- ным сбросом Восьмиразрядный ревер- ИР 13 4- 4~ 198 сивный сдвиговый ре- гистр с параллельным вы- ходом, синхронным по- следовательно-парал- лельным вводом инфор- мации и асинхрон- ным сбросом Четырехразрядный па- ИР15 +. + + 2.42 .4- 173 раллельный регистр с синхронным управляе- мым вводом информации, асинхронным сбросом и тремя состояниями выхо- дов Четырехразрядный ре- ИР 16 4~ 2.41 295 версивный сдвиговый ре- гистр с параллельным вы- ходом, синхронным по- следовательно-парал- лельным вводом инфор- мации и тремя состоя- ниями выходов Двенадцатиразрядный АТ2504 регистр последователь- ИР 17 4~ 4~ ного приближения Шестиразрядныйч парал- ИР 18 4~ + АМ25507 лельный регистр с синх- ронным управляемым вводом информации Четырехразрядный па- ИР 19 4- 4~ АМ25508 раллельный регистр с синхронным управляе- мым вводом информации, прямыми и инверсными выходами Четырехразрядный па- ИР20 4~ + АМ25509 раллельный регистр с синхронным вводом ин- формации Четырехразрядное ком- ИР21 4~ 4~ АМ25509 бинационное сдвигающее устройство с тремя со- стояниями выходов Восьмиразрядный парал- ИР22 4- 2.43 4~ + 4~ + + + 373 лельный регистр-защел- ка с тремя состояниями на выходах Восьмиразрядный парал- ИР23 4- 2.44 4~ 4~ 4~ 4~ 4~ 4~ 374 лельный регистр с синх- ронным вводом информа- ции и тремя состояниями на выходах Восьмиразрядный ревер- ИР24 4~ 4~ + 4~ 299 сивный сдвиговый ре- гистр с синхронным по- следовательно-парал- лельным вводом инфор-
20
Продолжение табл. 2.1
Назначение Ус- лов- кое обо- зна- чение Серия Функ- циональ- ный аналог
с? К155 КМ155 533 К555 КМ555 1533 КР1533 530 М530 КР531 1531 КР1531
мации, асинхронным сбросом и двунаправлен- ной шиной данных Четырехразрядный сдви- ИР25 +
говый регистр с парал- лельным выходом, синх- ронным параллельно-по- следовательным вводом
информации, асинхрон- ным сбросом и тремя
состояниями выходов 4X4 регистровый файл с тремя состояниями выхо- дов ИР26 + 2.46 + +
Восьмиразрядный парал- лельный регистр с синх- ИР27 + 2.45 +
ронным управляемым вводом информации Восьмиразрядный сдви- говый регистр с синхрон- ИР28 +
ным последовательно-
параллельным вводом информации, асинхрон- ным сбросом и двуна- правленной шиной дан-
ных
Восьмиразрядный ревер- сивный регистр с син- хронным последователь- ИР29 +
но-параллельным вводом информации, синхронным сбросом и двунаправлен- ной шиной данных Восьмиразрядный - ре- ИРЗО + 2.48
гистр-защелка с парал- лельным выходом, после-
довательным поразряд- ным вводом информации и асинхронным сбросом > 24-разрядный сдвиговый регистр с синхронным по- ИР31 + +
следовательным вводом информации и парал- лельным выходом 4X4 регистровый файл с ИР32 + + 2.47 + +
открытым коллектором на выходах z Восьмиразрядный парал- лельный регистр-защел- ИРЗЗ -р +
ка с тремя состояниями на выходах Два несвязанных четы- ИР34 + +
рехразрядных регистра- защелки со сбросом и
тремя состояниями на вы- ходах Восьмиразрядный парал- лельный регистр с син- хронным вводом инфор- ИР35 + 2.49
мации и асинхронным сбросом Пятиразрядный регистр с полным дешифратором, синхронным вводом ин- формации и открытыми коллекторами на выхо- дах ИР36 4-
395
670
377
322
323
259
170
573
873
273
21
Продолжение табл. 2.1
Назначение Ус- лов- ное обо- зна- чение Серия Функ- циональ- ный аналог
й К155 КМ 155 533 К555 КМ555 1533 КР1533 530 М530 КР53! й КР1531
+ +
+ +
+ +
Восьмиразрядный парал- лельный регистр с син- хронным вводом инфор- мации и тремя состоя- ниями на выходах ИР37
Два несвязанных четы- рехразрядных парал- лельных регистра с син- хронным вводом инфор- мации и тремя сбстояния- м.и на выходах ИР38
Регистры общего назна- чения с многоканальным доступом ИР39
Восьмиразрядный парал- лельный неинвертирую- щий приемопередающий регистр с тремя состоя- ниями на выходах ИР40
Восьмиразрядный парал- лельный инвертирующий приемопередающий ре- гистр с тремя состоя- ниями на выходах ИР41
Четырехразрядное ком- бинационное устройство сдвига ИР42
Селектор-мультиплексор 16 каналов с инверсным выходом и стробирова- нием КП1 +
Сдвоенный селектор- мультиплексор четырех каналов с прямыми вы- ходами, общими адрес- ными входами и раз- дельным стробированием выходов КП2 +
Селектор-мультиплексор КП5 +
восьми каналов с инверс- ным выходом
Селектор-мультиплексор восьми каналов с пря- мым и инверсным выхо- дом и стробированием КП7 +
Счетверенный селектор- мультиплексор двух ка- налов с прямыми выхо- дами, общим адресным входом и тремя состоя- ниями на выходах КПП
Сдвоенный селектор- мультиплексор четырех каналов с прямыми вы- ходами, общими адрес- ными входами и раз- дельным управлением выходами и тремя со- стояниями КП 12
Счетверенный селектор- мультиплексор двух ка- налов с общим адресным входом и прямыми выхо- дами с запоминанием на синхронных D-триггерах КП13
Счетверенный селектор- мультиплексор двух ка- 22 КП14
+
+ + + 2.12 + + +
+ +
+ + + 2.13 + +
+ 2.16 + +
+ 2.19 + +
+ 2.15 + +
+ 2.17 + +
574 874
4-
4-
4-
150
4~ 4- 153
152
+ 4- 4- 151
+ + + 257
4- 253
298
4- 4- 4- 258
Продолжение табл. 2.1
Назначение Ус- ** лов- кое обо- зна- чение Серия Функ- циональ- ный аналог
со К155 КМ 155 СО со К555 КМ555 1533 КР1533 ' 530 М530 КР531 1531 КР1531
налов с инверсными вы-
ходами, общим адресным
входом на выходах
Селектор-мультиплексор КП15 +
восьми каналов с прямым и инверсным выходами и тремя состояниями на выходах Счетверенный селектор- мультиплексор двух кана- лов с прямыми выхода- ми, общим адресным вхо- дом и стробированием Сдвоенный селектор- мультиплексор четырех каналов с инверсными выходами, общими ад- ресными входами и раз- дельным управлением выходами с тремя со- стояниями Счетверенный селектор- мультиплексор двух ка- налов с инверсными вы- ходами, общим входом и стробированием Сдвоенный селектор- мультиплексор четырех каналов с инверсными выходами, общими ад- ресными входами и раз- дельным стробированием выходов КП16 КП17 КП18 КП19 + +
Два ЛЭ 4И—НЕ (один расширяемый по ИЛИ в К155, КМ 155) ЛА1 + + + +
ЛЭ 8И—НЕ ЛА2 т + + +
Четыре ЛЭ 2И—НЕ ЛАЗ + + + +
Три ЛЭ ЗИ—НЕ ЛА4 + + + +
Два ЛЭ 4И—НЕ с боль- шим коэффициентом раз- ветвления по выходу ЛА6 + + + +
Два четырехвходовых ЛЭ И—НЕ с открытым коллектором и повышен- ной нагрузочной способ- ностью ЛА7 + + + +
Четыре ЛЭ 2И—НЕ с открытым коллектором (элементы контроля) Четыре ЛЭ 2И—НЕ с открытым коллектором ЛА8 ЛА9 + + + +
Три ЛЭ ЗИ—НЕ с открытым коллектором ЛАЮ + + + +
Четыре ЛЭ 2И—НЕ с открытым коллектором и повышенным выходным напряжением ЛАИ + + + +
Четыре буферных ЛЭ 2И—НЕ с высокой нагру- зочной способностью ЛАЮ + + + +
Четыре буферных ЛЭ 2И—НЕ с открытым кол- лектором и высокой на- грузочной способностью Четыре ЛЭ 2И—НЕ ЛАЮ ЛАЮ + + + + +
2.14 + + + + + 251
2.18 + + + + 157
2.20 + + + 353
+ + + + + + 158
+ 352
2.5 + + + + + + + 20
2.5 + + + + + + 30
2.5 + + + + + + + + 00
2.5 + + + + + + + + 10
2.5 + 40
2.5 + + + 22
+ + 01
2.5 + + + + + 03
2.5 + 12
2.5 + 26
2.5 + + + + 37
2.5 + + + + 38
23
Продолжение табл. 2.1
Назначение Ус- лов- ное обо- зна- чение Серия Функ- циональ- ный аналог
СО К155 КМ 155 533 К555 КМ555 1533 КР1533 530 М530 КР531 1531 КР1531
Два ЛЭ 4И—НЕ (ма- ЛА16
гастральный усилитель)
Два ЛЭ 4И—НЕ (ма- ЛА17
гистральный усилитель)
с тремя состояниями на
выходе
Два ЛЭ 2И—НЕ с мощ- ЛА18
ным открытым коллек- торным выходом ЛЭ 12И—НЕ с тремя ЛА19
состояниями на выходе Два четырехвходовых ло- ЛД1
гических расширителя по ИЛИ Восьмивходовый расши- лдз
ритель по ИЛИ Четыре ЛЭ 2ИЛИ—НЕ ЛЕ1
Два стробируемых ЛЭ ЛЕ2
4ИЛИ—НЕ, один расши- ряемый по ИЛИ Два стробируемых ЛЭ ЛЕЗ
4ИЛИ—НЕ Три ЛЭ ЗИЛИ—НЕ ЛЕ4
Четыре буферных ЛЭ ЛЕ5
2ИЛИ—НЕ Четыре ЛЭ 2ИЛИ—НЕ ЛЕ6
(магистральный усили- тель) Два ЛЭ 5ИЛИ—НЕ ЛЕ7
Четыре ЛЭ 2И ЛИ1
Четыре ЛЭ 2И с от- ЛИ2
крытым коллектором Три ЛЭ ЗИ ЛИЗ
Три ЛЭ ЗИ с открытым ЛИ4
коллектором Два мощных ЛЭ 2И с ЛИ5
открытым коллектором и повыщенным напряже- нием Два ЛЭ 4И ЛИ6
Четыре ЛЭ 2ИЛИ ЛЛ1
Два мощных ЛЭ 2ИЛИ ЛЛ2
с открытым коллектором Шесть ЛЭ НЕ ЛН1
Шесть ЛЭ НЕ с от- ЛН2
крытым коллектором Шесть ЛЭ НЕ с от- ЛНЗ
крытым коллектором и повышенном выходным напряжением Шесть буферных инвер- ЛН5
торов с открытым кол- лектором Шесть буферных инвер- ЛН6
торов с тремя состоя- ниями на выходе Три мажоритарно-муль- ЛПЗ
типлексорных элемента Шесть буферных форми- ЛП4
рователей с открытым коллектором Четыре двухвходовых ЛЭ ЛП5
Исключающее ИЛИ Два ЛЭ 2И—НЕ с об- ЛП7'
щим входом и двумя
мощными транзисторами
+
+ + +
+ + +
+ + + + + 2.6
+ + +
+ + + + 2.6
+ +
+ + + + + 2.6 2.6
+ 2.6 2.6
+ +
+ + + + + + 2.6 2.6
+ + + + + + + 2.7 2.7
+ +
+ +
+ + 2.8
+ +
+ + + + 2.9
+ +
+ + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + +
+ 140
+
75 452
+ 134
60
+ + + 02
23
25
66
28
128
+ 260
+ + 08
09
+ + + И
18
21
+ + + 32
75 453
+ + + 04
+ 05
06
16
366
17.
+ + + 86
75 450
24
Продолжение табл. 2.1
Назначение Ус- лов- ное обо- зна- чение Серия Функ- циональ- ный аналог
Л К155 KMI55 и? К555 КМ555 1533 КР1533 530 М530 КР531 1531 КР1531
Четыре буферных ЛЭ с тремя состояниями на вы- ЛП8 + + + +
ходе
Шесть буферных форми- рователей с открытым ЛП9 + + +
коллектором и повышен- ным выходным напряже- нием
Шесть буферных повто- рителей с тремя состоя- ЛП10 +
ниями на выходе
Шесть буферных повто- рителей с тремя состоя- ниями на выходе (две раздельно управляемые ЛП11 +
группы по два и четыре повторителя) Четыре двухвходовых ЛЭ Исключающее ИЛИ с от- ЛП12
крытым коллектором Два ЛЭ 2—2И—2ИЛИ— ЛР1 + + +
НЕ, один расширяемый по ИЛИ ЛЭ 2—2—2—ЗИ — ЛРЗ + + +
4ИЛИ—НЕ, расширяе- мый по ИЛИ
ЛЭ 4—4И-2ИЛИ— НЕ, ЛР4 + + +
расширяемый по ИЛИ ЛЭ 4—2—3—2И— ЛР9
4ИЛИ—НЕ ЛЭ 4—2—3—2И— 4ИЛИ—НЕ с открытым ЛР10
коллектором Два ЛЭ 2—2И—2ИЛИ— ЛР11 +
НЕ и 2—ЗИ—2ИЛИ—НЕ ЛЭ 2—3—3—2И— 4ИЛИ—НЕ ЛР13 +
Преобразователь двоич- но-десятичного кода в се- ПП4 +
мисегментный с откры- тым коллектором Преобразователь двоич- ПР6 + +
но-десятичного кода в двоичный Преобразователь двоич- ного кода в двоично- десятичный ПЗУ на 1024 бит с ис- ПР7 + +
пользованием в качестве преобразователя . двоич- ного кода в код:
русского алфавита РЕ21 +
знаков латинского ал- РЕ22 +
фавита арифметических знаков и цифр РЕ23 +
дополнительных знаков РЕ24 +
и цифр Однократно программи- руемое ПЗУ на 256 бит РЕЗ +
ПЗУ на 16 Кбит с от- крытым коллектором На выходах РЕ4
, Шестнадцатиразрядное 8X2 регистровое ЗУ с РПЗ + +
двумя каналами доступа
и тремя состояниями на
2.11 + 125 07
365
367
2.10 + + 136
50
53
2.7 + +- 55
+ + + + + 64
+ + 65
2.7 + + + + + 51
2.7 + + + 54
49
184
185
187
+
+ 172
выходах
Окончание табл. 2.1
Назначение Ус- лон- ное обо- зна- чение Серия Функ- циональ- ный аналог
со К155 КМ 155 со СО ш К555 КМ555 СО СО ш КР1533 о 4 СО М530 KP53I СО ю КР1531
Программируемое ПЗУ на 1024 бит РТ1 + МС9001
ОЗУ на 16 бит (16X1) со схемами управления РУ1 + + + 81
ОЗУ на 64 бит с про- РУ2 + + + 89
извольной выборкой (16X4) ОЗУ на 256 бит (256X1) со схемами разрядного и РУ5 + +
адресного управления ОЗУ на 1024 бит (1024Х РУ7 + + 93 425
XI) со схемами управ- ления ОЗУ на 64 бит (16X4) с открытым коллектором на выходах РУ9 + 289
ОЗУ на 64 бит (16X4) с синхронной записью ин- формации и с тремя со- РУН + —
стояниями на выходах Схема сравнения двух четырехразрядных чисел СП1 + 2,71 + + + + 85
/-К-триггер с логикой на ЗИ на входах /, К ТВ1 + + + 72
со сбросом и установкой Два /-К-триггера со ТВ6 + 2.32 + 107
сбросом Два J-K-триГгера со сбросом и установкой ТВ9 + 2.33 + + + + 112
Два J-K-триггера с уста- ТВ10 + + + 113
новкой
Два J-K-триггера со сбросом и установкой, ТВ11 + + + 114
входы синхронизации и установки сдвоены Два J-K-триггера со сбросом и установкой, ТВ15 + + + + + 109
вход К проинвертирован Цва D-триггера со сбро- < ом и установкой ТМ2 + + + + 2.34 + + + + + + + 74
Четыре D-триггера-за- щелки (две группы по ТМ5 + + + 77
два триггера) Четыре D-триггера-за- ТМ7 + + + +. 2.35 + 75
щелки с прямыми и ин- версными выходами (две группы по два триггера) Четыре D-триггера с пря- ТМ8 + + + + 2.36 + + + + + + 175
мыми и инверсными вы-
ходами и входом сброса , Шесть синхронных D- ТМ9 + 2.36 + + + + + + 174
триггеров со входом сбро-
са
Два триггера Шмитта с ЛЭ 4И—НЕ на входе ТЛ1 + + + 13
.Шесть триггеров Шмит- та-инверторов ТЛ2 + + + 2.7 + + 14
Четыре двухвходовых триггера Шмитта ТЛЗ + + + + 132
Четыре /?-5-триггера ТР2 + 2.31 + + + 279
Многофункциональный элемент для ЭВМ ХЛ1 + + ' +
Примечания: I. Полное условное обозначение микросхемы образуется из номера серни и обозначения, например 133АГ1 или КР1533ИДЗ. 2. Обозначение
.функционального аналога для приведенных микросхем следует читать: I33/KI55, КМ 155 — SN54/SN74; 530, М530/КР531 — SN54S/SN74S; 533/К555;
КМ555 — SN54LS/SN74LS; I533/KP1533 — SIM54ALS/SN 74ALS; 1531/KP153I — 54F/74F. 3. Полное условное обозначение функционального аналога обра-
зуется из обозначения соответствующей серин и номера, например для 133АГ1 — SN5412I; КР1533 — SN74ALSI54.
26
Таблица 2.2.
Основные параметры и характеристики ТТЛ и ТТЛШ ИС
Параметр, характеристика Серии микросхем
Стандартные (133, К155, КМ155) Маломощные с дио- дами, Шотки (533, КМ533, К555, КМ555) Быстродействую- щие с диодами Шатки (530, К530, КМ530, К531, КР531) Маломощные усо- вершенствованные с диодами , Шотки (1533, КР1533) Быстродействую- щие усовершен- ствованные с дио- дами, Шотки <1531, КР1531) Примечание
Входной ток, мА, не более: низкого уровня — 1,6 —0,4 —2 —0,1 —0,6
высокого уровня 0,04 0,04 0,05 —0,2 0,02 0,02
Выходное напряжение, В: низкого уровня, не более 0,4 0,4 0,5 0,4 0,5
высокого уровня, не менее - 2,4 2,5 2,5 2,5 2,5
Выходной ток, мА: низкого уровня, не более 16 4 20 4 20
высокого уровня, не менее —0,4 —0,4 — 1 —0,4 — 1
Нагрузочная способность 10 10 10 . 10 30.
Время задержки распростране- ния сигнала, нс, при: включении 18,5 20 5 14 5,16 Для ЛЭ
(Сн=15 пФ) (Сн=15 пФ). (Сн=15 пФ) (Сн=50 пФ) (Сн—50 пФ) ЛАЗ
выключении 18,5 20 4,5 14 6 То же
(С„=15 пФ) Средний ток потребления, мА, не более 15 (С„=15 пФ) 3 (Сн=15 пФ) 26 (Сн=50 пФ) 1,91 (Сн=50 пФ) 6,5
Помехоустойчивость, В, не более 0,4 0,3 0,3 0,4 0,3 Наименьшее
Частота переключения, МГц, не более 15 25 75 30 100 значение Частота пе-
Максимальное напряжение пита- ния, В 6 5,5 6 6 6 реключения триггеров
Максимальное напряжение на входе, В 5,5 5,5 5,5 5,5 5,5
Минимальное напряжение на входе, В —0,4 —0,4 —0,4 —0,4 —0,5
Напряжение питания, В Максимальная емкость нагруз ки, пФ Диапазон рабочих температур, °( 200 5+10 % 5+5% 150 (133, 533, 530, М530, 1533, 1531) (К155, К555, КР531, КР1533, КР1531) 150 200 200
2 —60...+ 125 — 10...+ 70 (133, 533, 530, М530, 1533, 1531) (К155, К555, КП531, КР1533, КР1531)
Таблица 2.3.
Типы корпусов для ТТ и ТТЛШ ИС
Серия Тип корпуса Расположение выводов Материал корпуса Диапазон температур, °C
Число выводов
14 .1 16 1 20 1 24 | 28 42
533 401.14-4 401.14-5 Планарное Металлокера- мический Металлостек- лянный —60...+ 125
402.16-18 402.16-32 402.16-33 405.24-2 4118.24-1 4119.28-1 Металлокера- мический —60.. . + 125
КМ533 201.14-8 201.14-9 201.14-10 2102.14-3 201.16-5 201.16-6 201.16-13 2103.16-4 2140Ю.20-2 Двухрядное, перпенди- кулярное Стеклокерами- ческий. —60.. .4-125
К555 201.14-1 201.14-2 2103.16-2 238.16-2 238.16-1 2140Ю.20-1 239.24-1 2121.28-1 Двухрядное, перпенди- кулярное Пластмассовый (полимерный) — 10...+70
27
Окончание табл. 2.3
Серия Тип корпуса Расположение выводов Материал корпуса Диапазон температур, °C
Число выводов
14 16 . 20 | 24 1 28 1 1 42
КМ555 201.14-8 201.14-9 201.14-10 2102.14-3 201.16-5 201.16-6 201.16-13 2103.16-4 То же Стеклокерами- ческий
1533 401.14-5 402.16-32 4153.20-1.01 4118.24-1 4119.28-1 429.42-1 Планарное Металлостек- лянный Металлокера- мический —60...+ 125
КР1533 201.14-1 2103.16-2 2140Ю.20-1 239.24-1 2121.28-1 Двухрядное, перпенди- кулярное Пластмассовый —1О...-|-7О (полимерный)
2.2. Базовый логический элемент ИС 533 (К533,
КМ533, К555, КМ555)
В качестве базового ЛЭ микросхем 533 (К533, КМ533,
К555, КМ555) использован ЛЭ типа И — НЕ.
Схема базового ЛЭ приведена на рис. 2.1 и содержит
три основных каскада: входной, реализующий функцию И,
выполненный на диодах VD3, VD4 и резисторе /?1; фазо-
вращательный, включающий транзисторы VT1, VT2, диод ED5
и резисторы R2—/?4; выходной усилитель, состоящий из тран-
зисторов VT3 — VT5 и резисторов /?5, R6.
Отличительной особенностью ТТЛШ ИС является наличие
в активных элементах схемы кроме транзистора VT5 диодов
Шотки, которые шунтируют коллекторные переходы тран-
зисторов. Диод Шотки имеет более низкое прямбе падение
напряжения, чем кремниевый р-п переход, и предохраняет
транзистор от насыщения. Введение диодов Шотки исключает
накопление зарядов, увеличивающих время выключения тран-
зистора, и способствует стабильности временных параметров
транзистора в рабочем диапазоне температур, поэтому ско-
рость переключения схемы возрастает по сравнению с ИС К155,
выполненных без диодов Шотки.
Подключение диодов Шотки к входным контактам (анти-
звонных диодов VD\ и VD2) ограничивает отрицательные
выбросы сигналов на входе схемы.
В некоторых случаях целесообразно выполнение входных
каскадов на многоэмиттерных транзисторах (МЭТ) вместо ди-
одных.
Входной каскад И работает следующим образом. При
одновременной подаче на все входы микросхемы напряжения,
соответствующего высокому уровню, ток резистора /?1 потечет
в базу транзистора VT\, так как входные диоды VD\, VD2 бу-
дут смещены в обратном направлении. Если хотя бы на один
из входов подано напряжение низкого уровня, то ток резистора
/Л из схемы будет протекать через входные диоды.
Фазовращательный каскад улучшает передаточные харак-
теристики схем. Когда отсутствует ток в базе транзистора
ЕЛ, то включены (открыты) транзисторы VT3, VT4. При
включении транзистора УТ\ открывается транзистор ЕТ5.
Верхнее плечо выходного каскада выполнено по схеме
Дарлингтона на транзисторах ЕТЗ и VT4. Это обеспечивает
высокий коэффициент усиления каскада в состоянии высо-
кого уровня, повышение нагрузочной способности схемы и
улучшает ее динамические свойства. Транзистор VT4 ра-
ботает в активном режиме. Нижнее плечо выходного каскада
28
выполнено на транзисторе VT5 В том случае, когда на все
входы схемы подан высокий уровень напряжения, транзисторы
ЕЛ и ЕТ5 открыты и на выходе схемы устанавливается
низкий уровень напряжения.
Резистор /?5 верхнего плеча выходного каскада создает
напряжение на базе транзистора ЕТ4 и подключен к выходу
ЛЭ с целью уменьшения потребляемой мощности при высо-
ком уровне напряжения на выходе схемы. Диод ED5 позво-
ляет уменьшить задержку включения схемы путем увели-
чения тока коллектора транзистора ЕЛ в переходном ре-
жиме.
В микросхемах, выполненных на ТТЛ и ТТЛШ, пере-
ключения сопровождаются бросками тока в цепи питания,
потребляемая мощность растет с частотой. В статическом
режиме микросхемы ТТЛШ потребляют практически такую же
мощность, как микросхемы ТТЛ. Однако при частоте переклю-
чения порядка 50 МГц рассеиваемая мощность удваивается,
а при 100 МГц — утраивается.
Рис. 2.1. Электрическая схема базового ЛЭ ИС 533 (К533,
К555, КМ533, КМ555)
2.3. Базовый логический элемент ИС 1533 (КР1533)
Базовый ЛЭ ИС 1533 (рис. 2.2), как и ЛЭ 533, содержит
три основных каскада: входной, включающий транзисторы
УЛ, VT2, диод VD\ и резисторы /?1, R2; фазораздели-
тельный, выполненный на резисторах /?3, /?5, /?6, транзисторах
VT3, VT7 и диодах VD2, VD3; выходной усилитель на
транзисторах VT4 — VT6 и резисторах R4, R7.
Сравнение электрической схемы ЛЭ ИС 1533 (рис. 2.2) с
ИС 533 (рис. 2.1) показывает, что изменена входная часть
ЛЭ. На входе использован транзистор p-n-p-типа и введены
дополнительно транзистор и резистор. Такое схемотехническое
решение позволило повысить помехоустойчивость схемы путем
увеличения порога переключения, нагрузочную способность в
результате уменьшения входного тока, увеличить быстродей-
ствие путем использования р-п-р транзистора, работающего в
активном режиме, и дополнительного транзистора, увеличиваю-
щего «раскачивающий» ток в схеме. Повышению быстродей-
ствия способствует применение на входе диодов Шотки с малы-
ми площадью и емкостью.
При низком напряжении на входе микросхемы на базе
транзистора VT2 поддерживается низкое напряжение, кото-
рого недостаточно для его отпирания. Транзисторы VT2 —
VT4 закрыты. Высокое напряжение на входе транзистора
VT5 открывает его, а также транзистор УТ6. На выходе схемы,
устанавливается напряжение высокого уровня.
При высоком напряжении на входе схемы эмиттерный
переход транзистора VT\ закрыт, и ток -через резистор RI
поступает в базу транзистора VT2, который отпирается и
соответственно открываются VT3 и VT4. Транзисторы VT3 и
VT6 закрыты, и на выходе схемы устанавливается напря-
жение низкого уровня.
С помощью использования сложного выходного каскада
на транзисторах VT4 — УТ6 и диодах VD2 и VD3 в микро-
схеме достигается увеличение быстродействия из-за быстрого
заряда емкостей на выходе схемы. Сложный выходной каскад
обеспечивает малые времена фронтов выходного сигнала. Тран-
зисторы VT2 и VT3 увеличивают порог переключения схемы
и повышают ее помехоустойчивость. Повышению помехоустой-
чивости способствует и корректирующая цепочка, выпол-
ненная на транзисторе VT7 и резисторах R5 и /?6 аналогично
ЛЭ ИС К555.
Все транзисторы схемы, кроме УТ\ и УТ6, являются
транзисторами Шотки. Транзистор УТ6 не работает в режиме
насыщения, поэтому использовать вместо него транзистор с
диодом Шотки не имеет смысла. Применение диодов и тран-
зисторов Шотки позволяет значительно уменьшить либо пол-
Рис. 2.2 Электрическая схема базового ЛЭ ИС КР1533
ностью исключить время рассасывания избыточного заряда
в транзисторах схемы и повысить ее быстродействие.
Логический элемент ИС 1533 при малой мощности по-
требления (1 мВт/ЛЭ) имеет достаточно высокое быстро-
действие (типовое время задержки 4 нс/ЛЭ).
Улучшение параметров ИС 1533 по сравнению с ИС 533
достигнуто с помощью новых схемотехнических решений,
уменьшения геометрических размеров транзисторов и диодов
Шотки, а также с помощью технологических способов, в том
числе использования тонких эпитаксиальных пленок толщи-
ной до 2 мкм.
Серия ИС 1533 является функционально полной и содер-
жит в своем составе счетчики, регистры, АЛУ, схемы срав-
нения, формирователи и т. д. (табл. 2.1). Маломощные
ИС 1533 нашли широкое применение в аппаратуре с жесткими
требованиями по потребляемой мощности. Замена ИС 533
(К555) на ИС 1533 (КР1533) во вновь создаваемой аппара-
туре позволит вдвое улучшить энергетические характеристики
аппаратуры и повысить ее быстродействие.
2.4. Быстродействующие ТТЛШ ИС
Микросхемы типа 530, К530, КМ530, КМ531, КР531, 1531,
КР1531 представляют собой комплект микросхем, предназна-
ченный для работы в ЭВМ и устройствах автоматики с повы-
шенными требованиями по производительности. Они выпол-
нены по биполярной технологии с изоляцией р-п переходом на
Основе ТТЛ с диодами Шотки.
Функциональный состав серии приведен в табл. 2.1.
По логическим уровням, напряжению питания, помехо-
устойчивости микросхемы этих серий совместимы с ИС К130,
К131, К133, К155, однако имеют по сравнению с ними в 3 раза
более высокое быстродействие.
Помехоустойчивость микросхем не менее 0,3 В, нагрузоч-
ная способность не менее 10 при нагрузке микросхем друг на
друга (табл. 2.2), логические уровни напряжения не более
0,5 В (для формирователей не более 0,55 В) и не менее
2,4 В для высокого уровня (для ряда схем высокий уровень
напряжения 2,5 и 2,7 В).
Конструктивно ИС 530, К530, КМ530, 1531 выполнены в
плоских планарных корпусах, а КР531, КМ531, КР1531 —
в пластмассовых и стеклокерамических корпусах соответствен-
но, с двухрядным расположением выводов.
2.5. Базовый логический элемент ИС 530 (К530,
КМ530, КМ531, КР531)
В качестве базового ЛЭ ИС 530 (К530, КМ530, КМ531,
КР531) использован ЛЭ типа И— НЕ. Схема ЛЭ (рис. 2.3)
содержит три основных каскада маломощных ТТЛШ серий.
Входной каскад выполнен на многоэмиттерном транзисторе
Рис. 2.3 Электрическая схема базового ЛЭ ИС К530, КМ530,
К531, КМ531, КР531
29
V71, фазоразделительный — на транзисторах VT2, VT3, VT6
и резисторах R2—R5. Выходной каскад включает транзисто-
ры УТ 4, VT5 и резистор R6.
Принцип работы микросхемы аналогичен принципу рабо-
ты, описанному для ЛЭ ИС 533. Отличие состоит в использо-
вании на входе многоэмиттерного транзистора, выполняющего
функцию И, вместо входных диодов Шотки.
При одновременной подаче на все входы многоэмиттерного
транзистора напряжения высокого уровня ток резистора /?1 по-
течет через база — коллекторный переход транзистора УТ\ в
базу транзистора УТ2. Транзисторы УТ2 и УТБ открыты,
и на выходе схемы устанавливается низкий уровень напря-
жения.
Если хотя бы на один рз входов схемы подан низкий
уровень напряжения, то транзисторы VT2, УТБ закрыты. Через
резистор R2 течет базовый ток транзистора VT3, и на выходе
микросхемы устанавливается напряжение высокого уровня.
Включение в базу выходного транзистора УТБ корректи-
рующей цепочки (VT6 R3 R4), как и в маломощных се-
риях, позволяет повысить помехозащищенность микросхемы в
выключенном состоянии в результате улучшения передаточной
характеристики. А использование каскада Дарлингтона на
транзисторах УТЗ и VT4 обеспечивает почти одинаковые зна-
чения выходного сопротивления микросхемы при ее включении
и выключении, что позволяет получить симметричную задерж-
ку входного сигнала.
Высокое быстродействие схемы обеспечивается выбором
номиналов резисторов, уменьшением топологических размеров
диодов, транзисторов, толщин эпитаксиальных пленок и ис-
пользованием диффузионных процессов с более мелкими диф-
фузионными слоями.
Базовый ЛЭ ИС 530 (К530, КМ530, КМ531, КР531)
при потребляемой мощности 19 мВт имеет типовое время
задержки 3 нс, что позволило повысить максимальную часто-
ту работы триггеров серии до 125 МГц.
2.6. Базовый логический элемент ИС 1531 (КР1531)
Базовый ЛЭ ИС 1531 (КР1531) представлен на рис. 2.4.
Усовершенствованные ИС 1531 (КР1531) обеспечивают
передачу данных с типовым временем задержки 2 нс/ЛЭ при
средней мощности рассеяния на ЛЭ в 5 раз меньше, чем
для ИС 530. Применение р-п диодов на входе микросхемы
позволило снизить входной ток высокого уровня до 20 мкА при
входном токе низкого уровня не более 0,6 мА. Использование
изопланарной технологии дало возможность уменьшить разме-
ры элементов, барьерные емкости р-п переходов и тем самым
повысить быстродействие микросхемы.
Рис. 2.4. Электрическая схема базового ЛЭ ИС KP153J
Схемы серии 1531 (КР1531) работают в области частот
до 130 МГц. Микросхемы полностью совместимы по уровням
напряжения с микросхемами всех ТТЛ и ТТЛШ серий, пре-
восходят их по быстродействию. Функциональный состав серий
приведен в табл. 2.1.
2.7. Логические элементы
По функциональному составу ЛЭ ИС К555 включают все
типы, реализующие основные логические функции: НЕ, И —
НЕ, И, ИЛИ, ИЛИ — НЕ, Исключающее ИЛИ, И — ИЛИ —
НЕ с, различными числами ЛЭ в корпусе и аргументов
(табл. 2.4), преимущественно выполнены в четырнадцативы-
водных корпусах. Все основные элементы выполнены с двух-
тактным выходом. Для реализации использования монтажных
(проводных) функций И некоторые типы ЛЭ выполнены с
открытым коллекторным выходом.
С целью использования микросхем в разветвленных и
межплатных соединениях в состав серии включены ЛЭ с
повышенной нагрузочной способностью (ЛА6, ЛА7, ЛА 12,
ЛА13 и др.), для межплатных и магистральных связей —
с повышенной помехоустойчивостью (ТЛ2), с целью отключе-
ния схемы от нагрузки — с третьим состоянием на выходе
(высокоимпедансные). «
Функциональные схемы ЛЭ, условные графические обозна-
чения приведены на рис. 2.5—2.10, таблицы истинности —
в табл. 2.5—2.7*.
Микросхема К555ТЛ2 представляет собой шесть ЛЭ НЕ
(инверторов) с триггером Шмитта, наличие которого создает
гистерезисную передаточную характеристику и обеспечивает
повышение помехоустойчивости схемы. Пороговые напряжения
схемы сдвигаются до 1 В против 0,8 и до 1,4 В против 2 В
по сравнению с другими типами логических схем, обеспечи-
Таблица 2.4.
Состав ЛЭ ИСК555
Число Логическая функция Нагрузочная способность Повы- шенная поме- хо- устой- чи- вость
ЛЭ в кор- пусе аргу- мен- тов ЛЭ номинальная повышенная
Выход
двух- такт- ный от- кры- тый кол- лектор двух- такт- ный от- кры- тый кол- лектор
6 1 НЕ ЛН1 ЛН2 ТЛ2
И ЛИ1 ЛИ2
И—НЕ ЛАЗ ЛА9 ЛА12 ЛА13
4 2 И—НЕ ЛАН
ИЛИ ЛЛ1
ИЛИ—НЕ ЛЕ1
Исключающее ЛП5 ЛП12
ИЛИ
2 4 И ЛИ6 И-НЕ ЛА1 ЛА6 ЛА7
1 2 2И—ИЛИ—НЕЛР4 И—ИЛИ—НЕ ЛР11
3 3 И ЛИЗ . И—НЕ ЛА4 ИЛИ—НЕ ЛЕ4 ЛИ4 ЛАЮ лпз
1 8 И-НЕ ЛА2
1 2 . И-2ИЛИ— ЛР13 НЕ
* Здесь и далее в таблицах истинности приведены следую-
щие обозначения: L — низкий уровень напряжения; Н — высокий
уровень напряжения; X — безразличное состояние; Z — высоко-
импедансное состояние выхода; 2—переход напряжения из со-
стояния L в Н\ Z — переход напряжения из состояния // в L,
30
К555ЛА9
Н555ЛА11
Х555ЛА6
Х555ЛЕ1
Р555ЛЫ
Х555ЛЛ2
К5ША7
KtfMAft
1 tj Lj
2
<* [£
5
9 & J *
10
12 &
13 >Ф]
К55МЛЗ
ШМИ6
ШШ1
Рис. 2.6. Условные
К555ЛЕ4, К555ЛИ1,
графические обозначения ИС К555ЛЕ1,
К555ЛИ2, К555ЛИЗ, К555ЛИ4, К555ЛИ6,
К555ЛН1
Рис. 2.5. Условные графические обозначения ИС К555ЛА1 —
К555ЛА7 и К555ЛА9 — К555ЛА13
Л555ЛН2 Р555ЛР9- КЮЛЛРЛ
Х55ЛЛЛ5
1(<f,9,12)
2(5,10,13) (Q
а)
К555ЛЛ1
S&
1 3(6,t,n)
Рис. 2.9. Условное графическое обозначение ИС К555ЛП5 (а) и
функциональная схем$ одного элемента (б)
Рис 2.7. Условные графические обозначения ИС К555ЛН1,
К555ЛН2, К555ЛР4, К555ЛР11, К555ЛР13, К555ТЛ2
Рис. 2 10. Условное графическое обозначение ИС К555ЛП12 (а)
и функциональная схема одного элемента (б)
а)
Рис. 2.8. Условное графическое обозначение ИС К555ЛПЗ (а) и
функциональная схема одного элемента (б)
31
Таблица 2.5.
Таблица истинности ИС К555ЛПЗ
Входы Выход
L L X И
L X L и
X L L н
Н н X L
Н X Н L
X н Н L
2.8. Магистральные элементы
Магистральные элементы обладают повышенными нагру-
зочной способностью и помехоустойчивостью, обеспечивают
низкую нагрузку шины в выключенном состоянии, коммута-
цию шин. Таким представителем серии К555 является ИС
К555ЛП8 (рис. 2.11, табл. 2.8), представляющая собой од-
нонаправленный шинный формирователь.
Шинные формирователи ЛП8 управляются в режиме пере-
дачи напряжением низкого уровня на входе разрешения и
осуществляют передачу информации без инверсии. Магист-
ральные элементы выполнены с третьим (выключенным) со-
стоянием на выходе и управлением по входу. Элемейт ра-
ботает как усилитель при подаче на вход управления на-
пряжения, разрешающего передачу. Магистральный элемент
в режиме запрета находится в выключенном состоянии и
практически не потребляет тока от нагрузки.
Таблица 2.6.
Таблица истинности ИС К555ЛП5
Входы Выход
L L L
L Н Н
И L Н
Н Н L
Рис. 2.11. Условное графическое обозначение ИС К555ЛП8 (а) и
функциональная схема одного элемента (б)
Таблица 2.7. Таблица истинности ИС К555ЛП12 Таблица 2.8. Таблица истинности ИС К555ЛП8
Входы ВЫХОД . Входы Выход
L L Е D Y
L Н f Н X Z
Н L 2 L Н н
Н Н L L L
вая помехоустойчивость 0,6 В при низком и 1 В при высоком
уровне входного напряжения.
Логические элементы ЛА6, ЛА7, ЛА 12, ЛА 13, обладающие
повышенной нагрузочной способностью по сравнению с другими
схемами в серии и выполняющие те же логические функ-
ции, имеют коэффициент разветвления, равный 30.
Микросхема К555ЛПЗ представляет собой три ЛЭ мажори*
тарной логики два из трех. Низкий уровень на выходе схемы
устанавливается при подаче на любые два входа из трех на-
пряжения высокого уровня.
Микросхема К555ЛГ15 выполняет функцию неравнознач-
ности, т. е. сигнал на выходе принимает состояние высокого
уровня при несовпадении сигналов на входах, является сум-
матором по модулю 2, так как входная величина равна сумме
двух входных одноразрядных величин с основанием два. Ана-
логичные функции выполняет ИС К555ЛП12, имеющая откры-
тый коллектор.
2.9. Мультиплексоры
Мультиплексоры, входящие в состав ИС К555,-предназна-
чены для организации линий связи в цифровых вычислитель-
ных системах и обеспечивают мультиплексирование с различ-
ной организацией (1—^-4; 1->8; 1—>-2). Они отличаются между
собой видом выхода: двухтактный, с выключенным состоя-
нием, открытым коллектором. По способу передачи информа-
ции мультиплексоры разделяются на микросхемы с передачей
информации по инверсному выходу и без инверсии.
Мультиплексор представляет собой двухступенчатое уст-
ройство, выполненное на основе инверторов и схем типа
И — ИЛИ, И — ИЛИ — НЕ. Инвертор обеспечивает дешифра-
цию адреса канала передачи (выбор), а ЛЭ — передачу ин-
формации.
Разновидности мультиплексоров ИС К555 представлены в
табл. 2.9.
32
Таблица 2.9.
Разновидности мультиплексоров ИС К555
Выход
Организация мультиплек- сирования стандартный с тремя устойчивыми состояниями С ре- гист- ром хра-
Передача информации нения ин-
без инверсии без инверсии инверсная фор- мации
8->1 2Х(4->1) 4Х(2->1) КП7 (пря- мой и ин- версный выходы) КП2 КП 16 КП15 (пря- мой и ин- версный вы- ходы) КП12 КПП КП17 КП14 КП13
К555КП2
SEO
7
о.о\—~
-^42
6
5
4*
3
10
11
12
13
00.0
01.0
-гг- 02.0
D3.0
DO.1
077
——03.1
Мультиплексор К555КП2 — это два мультиплексора 1->4
с общим дешифратором адреса канала и входами выбора
(стробирующими входами) одного из мультиплексоров Е.О
и Е.1 (рис. 2.12, табл. 2.10)
Назначение выводов ИС К555КП2
1 Вход выбора S1 Е0
2 Вход адреса А1 SED2
3 Вход XI.4 ЕЗ.О
4 Вход XI.3 Е2.0
5 Вход XI.2 Е1.0
6 Вход XI. 1 DQ.Q
7 Выход У1 Е.О
8 Общий GND
9 Выход У2 Е.1
10 Вход Х2.1 Е0.1
11 Вход Х2.2 Е1.1
12 Вход Х2.3 Е2.1
13 Вход Х2.4 Е3.1
14 Вход адреса ДО SEE1
15 Вход выбора S2 Е.1
16 Питание Усс
Таблица 2.10.
Таблица истинности ИС К555КП2
Входы Выход
Е SED2 SED\ DQ 01 02 03 0
н X X X X X X L
L L L L X X X L
L L L Н X X X Н
L L Н X L X X L
L L Н X Н X X Н
L Н L X X L X L
L И L X X Н X Н
L L Н X X X L L
L L Н X X X Н Н
Инверторы на входах Е.О и Е.1 предназначены для
развязки внутренних цепей от входных шин и обеспечивают
помехоустойчивость схемы по входу. Запрещена передача ин-
Рис 2.12 Условное графическое обозначение ИС К555КП2 (а)
и функциональная схема одного элемента (6)
формации через мультиплексор, когда он находится в не-
выбранном состоянии (при этом выход находится в состоянии
низкого уровня). Каждый из мультиплексоров имеет по четыре
информационных входа и свои стробирующие входы Е.О и
Е.1. Два адресных входа SED 1 и SED 2 управляют одновре-
менно двумя мультиплексорами.
Код, который набран на адресных входах SED 1 и
SED 2, разрешает работу только одного из информационных
входов каждого мультиплексора. Сигнал с выбранного инфор-
мационного входа появляется на выходе только при наличии на
стробирующем входе Е низкого уровня.
Первая ступень мультиплексора выполнена на инверторах,
вторая — на ЛЭ И — ИЛИ (без инверсии), использует стро-
бирующие свойства функции И аргументов канала информации
и адреса.
2 П. П Мальцев
33
Таблица 2.11.
Таблица истинности ИС К555КП7
Входы Выходы
Е SED4 SED2 SED\ DO D1 D2 D3 D4 D5 D6 D7 D D
н X X X X X X X X X X X L н
L L L L L X X X X X X X L н
L L L L Н X X X X X X X н L
L L L Н X L X X X X X X L Н
L L L Н X н X X X X X X н L
L L Н L X X L X X X X X L Н
L L Н L X X н X X X X X н L
L L Н Н X X X L X X X X L Н
L L Н Н X X X н X X X X Н •L
L Н L L X X X X L X X X L Н
L Н L L X X X X н X X X Н L
L Н L Н X X X X X L X X L Н
L Н L Н X X X X X н X X Н L
L Н Н L X X X X X X L X L Н
L Н Н L X X X X X X н X Н L
L Н Н Н X X X X X X X L L Н
L Н Н Н X X X X X X X н Н L
Как и все схемы мультиплексоров, ИС К555КП2 включает
входы управления с передачи при низком уровне напряжения
на входе и с запретом передачи при высоком уровне на-
пряжения на входе.
Мультиплексоры К555КП7 и К555КП15 имеют организа-
цию мультиплексирования восьми каналов в один со входом
разрешения. Схемы выполнены с дополняющими выходами
D, D и со стробированием (КП7). Дешифратор адреса
канала выполнен с тремя входами адреса SED 1, SED 2 и SED 4
на шести инверторах и функционирует согласно табл. 2 11.
Назначение выводов ИС К555КП7
1 Вход Х4 D3
2 Вход ХЗ D2
3 Вход Х2 D1
4 Вход XI D0
5 Выход Y D
6 Выход Y D
7 Вход выбора S Е
8 Общий GND GND
9 Вход Д2 SED4
10 Вход Д1 SED2
И Вход ДО SED\
12 Вход Х8 D7
13 Вход Х7 D6
14 Вход Х6 D3
15 Вход Х5 D4
16 Питание Ucc
Рис 2 13 Условное графическое обозначение ИС К555КП7 (а)
и функциональная схема (6)
Мультиплексор К555КП7 (рис. 2.13) имеет в режиме запре-
та состояние низкого уровня на прямом выходе (на выходе
без инверсии) и высокого — на инверсном. Дополнительный
34
Рис. 2.14 Условное графическое обозначение ИС К555КП15 (а)
и функциональная схема (б)
стробирующий вход Е разрешает прохождение сигнала на
выход только при подаче на него низкого уровня.
Мультиплексор К555КП15 (рис. 2.14, табл. 2.12) — муль-
типлексор на восемь каналов в один с тремя устойчивыми
состояниями на выходе.
Таблица 2.12.
Таблица истинности ИС К555КП15
Входы Выходы
SED4 SED3 SED\ DO D1 D2 D3 04 05 06 D7 0 D
н X X X X X X X X X X X Z Z
L L L L L к. X X X X X X L н
L L L L Н X X X X X X X н L
L L L Н X L X X X X X X L Н
L L L Н X н X X X X X X н L
L L Н L X X L X X X X X L Н
L L Н L X X н X X X X X н L
L L Н Н X X X L X 'X X X L Н
L L Н Н X X X н X X X X н L
L if н L ,L X X X X L X X 'X L Н
L н L L X X X X н X X X Н L
L н L Н X X X X X L X X L Н
L н L Н X X X X X н ‘ X X Н L
L н Н L X X X X X X L X L Н
L н Н L X X X X X X н X Н L
L н Н Н X X X X X X X L L Н
L н Н Н X X X X X X X и Н - L
2*
35
Назначение выводов ИС К555КП15
1 Вход информационный 2)3 2)3
2 Вход информационный 2)2 2)2
3 Вход информационный 2)1 D1
4 Вход информационный 2)0 2)0
5 Выход информационный У 2)
6 Выход инверсный информационный У D
7 Вход разрешения Е Е$
8 Общий GND
9 Вход дешифратора адреса магистра- ли V4 SED4
10 Вход дешифратора адреса магистра- ли V2 SED2
11 Вход дешифратора адреса магистрали VI SED1
12 Вход информационный 2)7 2)7
13 Вход информационный 2)6 2)6
14 Вход информационный 2)5 2)5
15 Вход информационный 2)4 2)4
16 Питание ^сс
Таблица 2.13.
Таблица истинности ИС К555КП13*
Входы Выход
SEDI С DQ.i DU Qi
L dO.i dl.i dO.i
Н “V dO.i dl.i dl.i
X н dO.i dl.i q°i
* Здесь и далее dOi—состояние входа DO i, i=0 3, d\ i—состояние •
входа D\ i, i=0 3, qai — предыдущее состояние выхода Qi, i =0 3;*V— пере-
ход из состояния H в L
1 Назначение выводов ИС К555КП11
Вход выборки адреса А SEDI
2 Вход XI. 1 2)0.0
3 Вход Х2.2 2)1.0
4 Выход У 2).О
5 Вход Х2.1 2)0.1
6 Вход Х2.1 2)1.1
7 Выход У2 2).1
8 Общий GND GND
9 Выход УЗ D.2
10 Вход Х3.2 2)1.2
11 Вход ХЗ. 1 2)0.2
12 Выход У4 2).3 .
13 Вход Х4.2 2)1.3
14 Вход Х4.1 2)0.3
15 Вход выбора S Ее
16 Питание Ucc
К555ХЛ11
Рис. 2.15 Условное графическое обозначение ИС К555КП13 (а)
и функциональная схема (б)
Мультиплексор К555КП13 выполнен с регистром хранения
информации при разрешении записи и состоит из четырехраз-
рядного мультиплексора и четырех триггеров типа «ведущий —
ведомый» (рис. 2.15, табл. 2.13). Назначение выводов ИС
К555КП13:
Назначение выводов ИС К555КП13
1 Вход Bl 2)1.1
2 Вход ВО 2)1.0
3 Вход Л0 2)0.0
4 Вход Al 2)0.1
5 Вход B2 2)1.2
6 Вход ВЗ 2)1.3
7 Вход ЛЗ 2)0.3
8 Общий GND
9 Вход А2 2)0.2
10 Вход выборки канала V SEDI
11 Вход синхронизации С С
12 Выход Q3 Q3
13 Выход Q2 Q2
14 Выход Q1 Q1
15 Выход Q0 Q0
16 Питание Ucc
Схема имеет вход синхронизации С и вход выборки канала
SED 1. Под действием отрицательного фронта синхроимпульса
происходит запись информации от выбранного канала и ее
запоминание. На основе таких схем можно создать сдвиговый
регистр на W разрядов.
Мультиплексоры К555КП11, КП 14 и КП 16 — четыре
мультиплексора, организованных для мультиплексирования
двух каналов в один, с общим дешифратором адреса.
Мультиплексоры КП11 и КП 14 (рис. 2.16, 2.17, табл. 2.14—
2.15) имеют выключенное состояние выхода в режиме запре-
та передачи информации и отличаются видом передачи ин-
формации (КПП без инверсии, КП14 с инверсией).
ш U1.0 ПО.1 27X7 D0.2 D1.2 DO.3 111.3 SED 1 MS е по 27.7 11.2 ИЗ
0)
Рис 2.16. Условное графическое обозначение ИС К555КП11 (а)
и функциональная схема (б)
36
f)
Рис 2.17. Условное графическое обозначение ИС К555КП14 (а)
и функциональная схема (б)
Таблица 2.14.
Таблица истинности ИС К555КПН
' Входы Выходы
Е $ SED\ DOS DU Di
н X X X z
L L d* X d
L Н X d d
* Здесь и далее d — информация L или Н уровня на соответствующем
входе
Таблица 2.15.
Таблица истинности ИС К555КП14
Входы Выходы
E 0 SED\ DO.i DU D.i
H X < X X z
L L d X d
L H X d d
Таблица 2.16.
Таблица истинности «И С К555КП16
Входы Выходы
E SED\ DO i D\ i D i
H X X X L
L H X L L
L H X H ( H
L ' L L X L
L L H X H
Таблица 2.17.
Таблица истинности ИС К555КП12
Входы Выходы
E$i SED2 SED\ DO.i Bl i D2 i B3 i D i
H X X X X X X z
L L L d X X X d
L L H X d X X d
L H L X X d X d
L H H X X X d d
Таблица 2.18.
Таблица истинности ИС К555КП17
Входы Выходы -
00(01) 1 0(1 1) 20(2 1) 3 0(3 1) до Д1 SO(S1) 0(1)
X X X X X X H z
L X X X L L L H
H X X X L L L L
X L X X L H L H
X H X X L H L L
X X L X H L L H
X X H X H L L L
X X X L H H L H
X X X H H H L L
Т а б л и ц а 2.19.
Таблица истинности ИС К555ИВ1
Входы Выходы
E PRO PR\ PR2 PR3 PR4 PR5 PRO PR7 B4 B2 Bl PDB w
H X X X X X X X X H H H H H
L H H H H H H H H H H H H L
37
Окончание табл. 2.19
Выходы
Входы
Е PRO PR\ PR2 | PRO | PR4 PRO PRO PR7 В4 В2 В1 PDB F1
L X X X X Ж X X L L L L L н
L X X X X X X L Н L L Н L н
L X X X X X L Н Н L Н L L н
L X X X X X н н Н L Н Н L н
L ' X X X L н н н Н Н L L L н
L X X н И 'н н н н Н L Н L н
L X L н Н н н н н Я. Н L 4 н
L L Н 1 н н н н н н Н Н н L н
Таблица 2.20.
Таблица истинности ИС К555ИВ2
Входы Выходы
Е PRO PR\ PR2 PRO PR4 PRO PRO PR7 В4 В2 В1 PDB U71
н X X X X X X X X Z Z Z н н
L н н н Н н Н Н н Z Z Z Н L
L X X X X X X X L L L L ' L . Н
L X X X X X X L Н L L Н L Н
L X X X X X L Н Н L Н L L Н
L X Xх X X L Н н н L Н Н L Н
L X X X L Н Н н н Н L ' L L Н
L X X- L Н Н Н н н Н L Н L н
L X L Н Н Н н н н Н И L L И
L L я. н Н Н н н н Н Н L н
Таблица 2.21.
Таблица истинности ИС К555ИВЗ
Входы Выходы
PR\ PR2 PRO PR4 Tro PRO PR7 PRO PRO В8 В4 В2 В1
Н Н н н н н н н н н н Н Н
X X X X X X X X L L н н . L
X X X X X X X L Н L н н Н
X X ’ X X X X L Н Н Н L L L .
X / X X X X L Н н Н Н L L Н
X X X X L Н н н н Н L Н L
X X X н Н Н н н н Н L Н Н
X X L н Н Н н н н Н Н L L
X А L Н н н Н н н \ н Н Н L Н
L Н Н н н Н н н— н Н Н Н L
38
Назначение выводов ИС К555КП14
1 Вход выборки адреса А SEDI
2 Вход-Х!.! £>0.0
3 Вход XI.2 £>1.0
4 Выход У1 D.0
5 Вход Х2.1 DO А
6 Вход Х2.2 D\A
7 Выход У2 DA
8 Общий GND
9 Выход УЗ D.2
10 Вход Х3.2 D\.2
11 Вход Х3.1 £>(I2
12 Выход У4 D.3
13 Вход Х4.2 £>1.3
14 Вход Х4.1 £>0.3
15 Вход S E $
16 Питание ucc
Рис. 2 18 Условное графическое обозначение ИС К555КП16 (а)
и функциональная схема (6)
Рис 2 19 Условное графическое обозначение ИС К555КП12 (а)
и функциональная схема (6)
Мультиплексоры К555КП12 (рис. 2.19, табл. 2.17) и КП 17
(рис. 2.20, табл. 2.18) обладают организацией, аналогичной
КП2 (два мультиплексора 1->4 с общим дешифратором
адреса канала).
Мультиплексор КП16 (рис. 2.18) имеет стандартный выход
с прямой передачей информации (без инверсии). Работу муль-
типлексоров поясняют таблицы истинности (табл. 2.16—2.21).
Назначение выводов ИС К 555КП16:
Назначение выводов ИС К555КП12
Назначение выводов ИС К555КП16 1 Вход выбора SI Е 0.0
1 Вход 2 Вход SED2
адреса А SED\ адреса Л1
2 Вход Х1.1 £>0.0 3 Вход XI.4 £>3.0
3 Вход XI.2 £>1.0 4 Вход Х1.3 £>2.0
4 Выход У1 D.0 5 Вход XI.2 £>1.0
5 Вход Х2.1 DO А 6 Вход Х1.1 £>0.0
6 Вход Х2.2 D1A 7 Выход У1 £>.0
7 Выход У2 DA 8 Общий GND
8 Общий GND 9 Выход У2 DA
9 Выход УЗ D.2 10 Вход Х2.1 D0 А
10 Вход Х3.2 D\.2 11 Вход Х2.2 D1A
11 Вход Х3.1 £>0.2 12 Вход Х2.3 £>2.1
12 Выход У4 D.3 13 Вход Х2.4 £>3.1
13 Вход Х4.2 £>1.3 14 Вход SED\
14 Вход Х4.1 2)0.3 адреса ДО
15 Вход 15 Вход Е$А
выбора S E выбора S2
16 Питание ucc 16 Питание Ucc
39
Назначение выводов ИС К555КП17
1 Вход контроля выхода S0 Е^.О
2 Вход выборки ДО SED2
3 Вход 3.0 £>3.0
4 Вход 2.0 £>2.0
5 Вход 1.0 D1.0
6 Вход 0.0 £>0.0
7 Выход 0 £>.0
8 Общий GND
9 Выход 1 DA
10 Вход 0 1 D0.1
И Вход 1.1 D1 1
12 Вход 2.1 D2.1
13 Вход 3.1 £>3.1
14 Вход выборки Д1 SED1
15 Вход контроля выхода S1 Е0.1
16 Питание ^сс
/>)
1 Вход Х4 PR4
2 Вход Х5 PR5
3 Вход Х6 PR6
4 Вход Х7 PR7
5 Вход Е1 Ё
6 Выход Д2 В4
7 Выход Д1 В2
8 Общий GND
9 Выход ДО В\
10 Вход Х0 PRO
11 Вход XI PR\
12 Вход Х2 PR2
13 Вход ХЗ PR3
14 Выход CS RDB
15 Выход Е0 WI
16 Питание Ucc
По входам ЕуО и Е01 осуществляется управление
разрешением передачи. Оба мультиплексора в отличие от
КП2 имеют выключенное состояние выхода в режиме запрета,
т. е в невыбранном состоянии выходы мультиплексоров пе-
реводятся в выключенное состояние Микросхема КП 12 обеспе-
чивает прямой вид передачи информации, КП17 — инверсный.
2.10. Шифраторы и дешифраторы
Шифраторы. В серии К555 шифраторы представлены
ИС К555ИВ1, ИВ2 и ИВЗ.
Приоритетный шифратор К555ИВ1 (рис. 2.21, табл. 2.19)
осуществляет преобразование из восьми каналов в три.
Н555ИВ1
Рис 2 21 Условное графическое обозначение ИС К555ИВ1 (а)
и функциональная схема (6)
Назначение выводов ИС К555ИВ1
Схемы шифраторов включают две ступени. Первая ступень
выполнена на инверторах и обеспечивает сигналы адреса
шифрованного кода на входах второй степени шифратора.
Вторая — на ЛЭ И—ИЛИ—НЕ, позволяет осуществлять
выделение адреса шифрованного кода на схемах И и передачу
полученного кода схемой ИЛИ на выход канала.
Вход старшего разряда шифратора является входом-раз-
решения следующего шифратора при их объединении для
наращивания разрядности. Выход разрешения является вы-
ходом схемы И входных шин шифратора Выход разрешения,
объединенный по И со входом выбора, обеспечивает на вы-
ходе ЛЭ признак выбора следующей группы
Микросхема К555ИВ2 — шифратор приоритетов восьми
входов — трех выходов с тремя состояниями на выходе,
выполняющий функцию преобразования сигналов восьми ин-
формационных входов в трехразрядный двоичный код
(рис. 2.22).
40
K55ffHB2
Рис 2 22 Условное графическое обозначение ИС К555ИВ2 (а)
и функциональная схема (б)
Назначение выводов ИС К555ИВ2
1 Вход 4 PR4
2 Вход 5 PR5
3 Вход 6 PRO
4 Вход 7_ PR7
5 Вход Е\ Ё
6 Выход А2 В4
7 Выход А 1 В2
8 Общий GHD
9 Выход_ АО Bi
10 Вход 0 PRO
11 Вход 1 PRl
12 Вход 2 PR2
13 Вход 3 PR3
14 Выход GS RDB
15 Выход £0 WI
16 Питание ucc
Шифратор осуществляет приоритетное кодирование вход-
ных сигналов с шины данных с наивысшим приоритетом.
Для осуществления восьмеричного расширения без привле-
чения дополнительных цепей предусмотрены в схеме спе-
циальные цепи, обеспечивающие разрешение ввода и вывода
дополнительного сигнала для преобразования (ввод разре-
шения Е и выход разрешения WI). Состояние на входах
и выходах схемы характеризует табл. 2.20.
Микросхема К555ИВЗ — шифратор приоритетов десяти
входов — четырех выходов, предназначен для преобразова-
ния сигналов в четырехразрядный двоично-десятичный код
(рис 2 23)
Назначение выводов ИС К555ИВЗ
1 Вход 4 PR4 9 Вы ход_ А В\
2 Вход 5 PR5 10 Вход 9 PR9
3 Вход 6 PRO И Вход 1 PR\
4 Вход 7 PR7 12 Вход 2 PR2
5 Вход 8 PR8 13 Вход 3 PR3
6 Выход С В4 14 Выход D В8
7 Выход В В2 15 Свободный —
8 Земля GHD 16 Питание Ucc
K555HB3
Рис. 2.23 Условное графическое обозначение ИС К555ИВЗ (а)
и функциональная схема (б)
Шифратор осуществляет приоритетное декодирование
входных сигналов с шины данных с наивысшим приори-
тетом.
Схема имеет девять информационных входов, так как
состояние десятичного ноля не требует наличия входного сиг-
нала. Ноль кодируется в том случае, когда все девять ин-
формационных входов имеют высокий уровень напряжения.
Активным уровнем для шифратора на входе и выходе
является напряжение низкого уровня. На всех входах шифра-
тора имеются схемы буферов. Состояния на входах и вы-
ходах схемы поясняет табл. 2.21.
Дешифраторы. Функциональный состав дешифраторов в
серии К555 приведен в табл. 2.22. Однотипные дешифра-
торы различаются видом выхода и допустимым значением
напряжения на выходе.
Дешифратор — это устройство, осуществляющее де-
шифрацию двоично-десятичного кода на входах в код в обыч-
ном счете на выходе. Счет идет до десяти для дешифрато-
ров четыре из десяти и до семи для дешифраторов че-
тыре из семи (для управления семисегментными индика-
торами) .
Таблица 2.22
Функциональный состав дешифраторов в серии К555
Организация дешифрации Вид выхода
Стан- дартный Открытый коллектор
Напряжение на выходе, В, до
15 5
м сч сч XX сч сч о - <£> — ОО QO — г- тг СО СО тГ тг ИД6 ИД7 ИД4 идю ИД5 ИД19 ИД18
41
КЖМДЬ
Рис 2 24 Условное графическое обозначение ИС К555ИД4 (а)
и функциональная схема (б)
В состав серии включены дешифраторы, осуществляю-
щие преобразование три из восьми, четыре из десяти и два из
четырех каналов. Последовательная смена кода на входах
позволяет производить адресацию к одному из десяти (или се-
ми) выходных каналов. Дешифраторы имеют двухступенчатую
организацию. Первая ступень преобразует цифровой сигнал
на входах в двоично-десятичном коде в адрес одного из
каналов выхода. Аналогично мультиплексорам первая ступень
выполнена на инверторах. Вторая ступень выполнена на схе-
мах И — НЕ, т. е. с инверсией сигналов выбранного ад-
реса.
На выходе выбранного канала реализуется состояние
низкого уровня, на остальных выходах — высокого уровня.
Микросхема К555ИД4 — сдвоенный дешифратор-муль-
типлексор 2->4 с общими входами дешифрируемого кода и
раздельным управлением шинами разрешения (рис. 2.24,
табл. 2 23).
Назначение выводов ИС К555ИД4
1 Вход D1 ЕЛ
2 Вход С1 ЕЛ
3 Вход SEI А2
4 Выход У 1.3 3.1
5 Выход У 1.2 2.1
6 Выход У1.1 1.1
7 Выход У 1.0 0.1
8 Общий GHD
9 Выход У2.0 0.0
10 Выход У2.1 1.0
11 Выход У2.2 2.0
12 Выход У2.3 3.0
13 Вход SE2 А1
14 Вход С2 Е.О
15 Вход D2 Е.О
16 Питание Ucc
Эта микросхема может быть использована в качестве
двойного дешифратора с двух каналов на четыре, двойного
демультиплексора с одного канала на четыре, а также в ка-
честве дешифратора с трех каналов на восемь и демуль-
типлексора с одного канала на восемь. Для использования
ИС ИД4 в качестве дешифратора с трех каналов на восемь
необходимо объединить стробирующие и информационные
входы.
К555НД6
Рис. 2.25. Условное
графическое обозна-
чение ИС К555ИД6
(а) и функциональ-
ная схема (б)
<9
Таблица 2.23.
Таблица истинности ИС К555ИД4
Входы Выходы Входы Выходы
41 42 Е 1 ЁТ 0 1 1 1 2 1 3 1 А1 42 Е0 Ё0 0.0 1 0 2 0 3 0
X X н X Н н н Н X X Н X Н Н н Н
L L L н L н н Н L L L ' L L Н н Н
L Н L н Н L н Н L Н L L Н L н н
Н L L И Н Н L н Н L L L И Н L н
Н Н L н Н Н И L Н Н L L Н Н Н L
X X X L И Н Н Н X X X Н И Н Н И
42
Рис. 2.26. Условное графическое обозначение ИС К555ИД7 (а)
и функциональная схема (б)
Микросхема К555ИД6 — двоично-десятичный дешифра-
тор 4->10 (четыре входа — десять выходов), приведена на
рис. 2.25 (табл. 2.24).
Назначение выводов ИС К555ИД6
1 Выход Q0 ГО
2 Вывод Q1 Y1
3 Выход Q2 Y2
4 Выход Q3 Y3
5 Выход Q4 Y4
6 Выход Q5 > Y5
7 Выход Q6 Y6
8 Общий GND
9 Выход Q7 Y7
10 Выход Q8 Y8
11 Выход Q9 Y9
12 Вход V8 Л8
13 Вход V4 А4
14 Вход V2 А2
15 Вход VI Л1
16 Питание Ucc
Первая ступень дешифратора выполнена на восьми ин-
верторах, вторая — на десяти ЛЭ 4И—НЕ. Микросхема
осуществляет приобразование четырехразрядного двоично-де-
сятичного числа в число от Иоля до десяти.
Микросхема К555ИД7 — двоичный дешифратор на восемь
направлений, осуществляет преобразование трехразрядного
двоично-десятичного числа в число от ноля до семи (естествен-
ный счет). Первая ступень выполнена на шести инверторах,
вторая — на восьми ЛЭ И—НЕ (рис. 2.26, табл. 2.25).
Таблица 2.24.
Таблица истинности ИС К555ИД6
Входы Выходы /
Л8 А4 • А2 Ai Уб У1 Y2 УЗ п У5 Уб Y1 У8 У9
L L L L L н Н Н н И н И н н
L L L Н Н L Н Н н н н н н н
L L Н Н Н L Н н н н н И н
' L L „ Н Н Н Н н L н н н н н н
L Н L L Н Н И Н L н н И н н
L Н L Н Н н н Н н L н н н н
L Н Н L н Н н Н Н Н L н н н
L Н Н Н н Н н Н Н Н Н L н н
Н L L L н Н И Н Н Н И И . L н
И , L L Н н н н Н Н Н Н И н L
Н L Н L н н н И Н Н н н н н
И L Н Н н н н И н н н И н н
И Н L L н н н Н н н н И н н
Н И L Н н н н н н н н И н н
Н Н Н L И н н н н н н н И н
Н Н Н Н н Н е н н н н н н н
43
Таблица 2.25.
Таблица истинности ИС К555ИД7
Входы Выходы
Е\ Е2 £3 А4 А2 | 41 УО У1 | *У2 | УЗ | У4 У5 Уб У7
X Н X X X X Н н Н Н Н н Н н
X X Н X X X н Н Н Н н н Н н
L X X X X X н Н Н Н н н Н н
Н L L L L L L Н Н Н н н н н
Н L L L L Н Н L Н н н н н н
Н L L L Н L Н Н L н н н н н
Н L L L Н Н Н Н Н L н н н н
Н L . L Н L L Н Н Н Н L н н н
Н L L Н L Н Н Н Н Н Н L н н
Н L L Н Н L Н Н Н Н И Н L н
Н L * L Н Н Н Н Н Н Н н Н н L
Назначение выводов ИС К555ИД7
1 Вход D0 Л1
2 Вход £1 А2
3 Вход D2 Д4
4 Вход разрешения V2 £3
5 Вход разрешения V3 £2
6 Вход разрешения VI £1
7 Выход Y7 У1
8 Общий GHD
9 Выход Уб Уб
10 Выход У5 У5
И Выход У4 У4
12 Выход УЗ УЗ
13 Выход У2 У2
14 Выход У1 У1
15 Выход УО УО
16 Питание ^сс
в десятичный. На рис. 2.28 приведена функциональная схе-
ма дешифратора (табл. 2.27). Все выходы микросхемы вы-
полнены с открытым коллектором ((/0=15 В), а логическая
функция выполняется при подключении нагрузки между выхо-
дом микросхемы и источником питания нагрузки.
Дешифратор имеет шины разрешения (ЕЛ, Е.2, £.3),
функционирование разрешено при высоком уровне на входе
Е. 1 и низких уровнях на входах Е.2 и Е.З.
Дешифраторы К555ИД5 и К555ИД10 выполнены с откры-
тым коллектором на выходе.
Микросхема К555ИД5 — сдвоенный дешифратор 2->4
(рис. 2.27), имеющий два адресных входа А1 и А2
(табл. 2.26).
Приведенная табл. 2.26 показывает состояния на выхо-
дах схемы при различных сигналах на ее входах.
Микросхема К555ИД10 — дешифратор классического ти-
па, преобразующий четырехразрядный двоично-десятичный код
44
Рис. 2.27. Условное графическое обозначение ИС К555ИД5 (а)
и функциональная схема (б)
Таблица 2.26.
Таблица истинности ЙС К555ИД5
Входы Выходы Входы Выходы 3.0
А\ А2 Е 1 ГТ 0 1 1.1 2 1 3 1 А1 А2 Е 0 Го 00 1 0 2.0
X X н X Z Z Z Z X X н X Z Z Z Z
L L L н L Z Z Z L L L L L Z Z Z
L И L н Z L Z Z L Н L L Z L Z Z
Н L L н Z Z L Z Н L L L Z Z L Z
Н Н L н Z Z Z L Н И L L Z Z Z L
X X X L Z Z Z Z X X X Н Z Z Z Z
Назначение выводов ИС К555ИД5
1 Информационный вход D\ ЕЛ .
2 Строб С1 ЕЛ
3 Выбор SE1 А2
4 Выход & 1.3 3.1
5 Выход £ 1.2 2.1
6 Выход 1.1 1.1
7 Выход & 1.0 0.1
8 Общий GND
9 Выход &2.0 0.0
10 Выход & 2.1 1.0
11 Выход &2.2 2.0
12 Выход &2.3 3.0
13 Выбор SE2 А1
14 Строб С2 Е.О
15 Информационный вход D2 Е.О
16 Питание Ucc
Назначение выводов ИС К555ИДЮ
1 Выход У0 У0 . 9 Выход Y.7 У7
2 Выход У1 У1 10 Выход У8 У8
3 Выход Y2 У2 11 Выход У9 Y9
4 Выход Y3 УЗ 12 Вход Х8 Д8
5 Выход У4 У4 13 Вход Х4 А4
6 Выход У5 У5 14 Вход Х2 А2
7 Выход Уб Уб 15 Вход XI Л1
8 Общий GHD 16 Питание
Микросхема К555ИД19 — двоичный дешифратор-демуль-
типлексор 4->16, имеет открытые коллекторные выходы
(рис. 2.29) и информационные входы Л1, А2, А4\ Л8, входы
блокировки сигнала Е1 и Е2 и 16 инверсных выходов
У0...У15,
Рис. 2.28. Условное графическое обозначение ИС К555ИД10 (а)
и функциональная схема (б)
Таблица 2.27.
Таблица истинности ИС К555ИД10
Входы Выходы
Д8 А4 А2 А1 У0 и У2 УЗ У4 У5 Уб Y1 У8 У9
L L L L L Z Z Z Z Z Z Z Z Z
L L L Н Z L Z Z Z Z Z Z Z Z
L L Н L Z Z L Z Z Z Z Z Z Z
45
Окончание табл. 2.27
Входы Выходы
Л8 А4 А 2 Л1 УО У1 У2 73 У4 У5 Уб У7 У8 У9
L L н Н Z Z \ Z L Z Z Z Z Z Z
L Н £ L Z Z Z Z L Z Z Z Z Z
L Н L Н Z Z Z Z Z L Z Z Z Z
L И н L Z Z Z Z Z Z L Z Z Z
L И Н И Z Z Z Z Z Z Z L Z Z
Н L L L Z Z Z Z Z Z Z Z L Z
Н ’ L L н Z Z Z Z Z Z Z Z Z L
Н L Н L Z Z Z Z Z Z Z Z Z Z
Н L Н Н Z Z Z Z Z Z Z Z Z Z
Н Н L L Z Z Z Z Z Z Z Z Z Z
Н Н L И Z Z Z Z Z Z Z Z Z Z
Н Н Н L Z Z Z Z Z Z Z Z Z Z
н Н Н Н Z Z Z Z Z Z Z Z Z Z
Назначение выводов ИС К555ИД19
1 Выход дешифратора Р0_
2 Выход дешифратора У1
3 Выход дешифратора Y2_
4 Л Выход дешифратора УЗ
5 Выход дешифратора У4
6 Выход дешифратора У5
7 Выход дешифратора Уб
8 Выход дешифратора У7
9 Выход дешифратора У8
10 Выход дешифратора У9
11 Выход дешифратора У10
12 Общий GND
13 Выход дешифратора У11
14 Выход дешифратора YJ2
15 Выход дешифратора У13
16 Выход дешифратора У14
17 Выход дешифратора. У15
18 Вход блокировки ЕЛ •
19 Вход блокировки £2
20 Информационный вход /48
21 Информационный вход /14
22 Информационный вход Л2
23 Информационный вход А 1
24 Питание Uсс
Микросхема К555ИД18 — дешифратор двоично-десятич-
ного кода в семисегментный, функциональная схема кото-
рого приведена на рис. 2.30 (табл. 2.28) Она имеет четыре
информационных входа DI, D2, D4, D8 и семь выходов с
третьим состоянием.
1 Назначение выводов ИС К555ИД18
Вход V2 D2
2 Вход V4 D4
3 Вход £/ сн л
4 Вход BI (Выход'RBO} DE DEO
5 Вход RBI £0
6 Вход V8 D8
7 Вход VI D1
8 Общий GND
9 Выход е Е
10 Выход d О
И Выход с С
12 Выход b В
13 Выход а А
14 Выход q F
15 Выход f Ucc
16 Питание
Работу схемы поясняет табл. 2.28.
46
Рис 2 29 Условное графическое обозначение ИС К555ИД19 (а)
и функциональная схема (б)
а) б)
Рис 2 30 Условное графическое обозначение ИС К555ИД18 (а)
и функциональная схема (б)
Таблица 2.28.
Таблица истинности ИС К555ИД18
Код, функция Входы DE* ЫУЁО Выходы
СИ EQ D8 D4 D2 D\ G F Е D с в А
0 Н и L L L L Z Z L L L L L L
1 н X L L L Н Z Z Z Z Z L L Z
2 н X L L Н L Z L Z L L Z L L
3 н X L L Н И Z L Z Z L L L L
4 н х L Н L L Z L L Z Z L L Z
5 н X L Н L Н Z L L Z L L Z L
6 н X L Н Н L Z L L L L L Z L
7 н х Н Н Н Н Z Z Z Z Z L L L
8 н X н L L L Z L L L L L L L
47
Окончание табл. 2.28
Код, функция Входы £ ЪёЬ Выходы
сн EQ D8 D4 D2 D] G F Е D с в А
9 Н X н L L н Z L L Z L L L L
10 н X н L Н L 1 L Z L L Z Z Z
11 Н X н L Н Н 1 L Z Z L L н н
12 И х н Н L L L L Z Z Z L н
13 И X н Н L Н Z L L Z L Z Z L
14 н X н Н Н L Z L L L L Z
15 н X н Н Н Н Z Z Z Z Z Z Z Z
DE ~ £ DEO X X X X X X Вход 4 Z Z Z Z Z Z Z
Ёб н L L L L L Выход 4 Z Z Z Z Z Z Z
сн L X X X X X Z L L L L L L L
* Вывод DE-t+& DEO является выходом только в коде
2.11. Триггеры
/?-5-триггеры. Основным элементом всех счетных устройств
является /?-5-триггер с парафазными входами. Типичным пред-
ставителем в серии К555 является ИС К555ТР2, выполнен-
ная на двух элементах 2И—НЕ с обратной связью (рис. 2.31),
включающая четыре триггера /?-£.
Назначение выводов ИС К555ТР2
Вход «Сброс» 1/? 9 Выход 3Q
Вход 1S1 10 Вход «Сброс» <
Вход 1S2 11 Вход 3S1
Выход 1Q 12 Вход 3S2
Вход j«C6poc» 2R 13 Выход 4Q
Вход 2S 14 Вход «Сброс» 4R
Выход 2Q 15 Вход 4S
Общий GND 16 Питание Ucc
Для расширения функциональных возможностей два триг-
гера из четырех имеют по два входа S. Если на одном из входов
S триггера установить низкий уровень напряжения, а на
входе R разрешить запись информации высоким уровнем, то
триггер установится в состояние высокого уровня. Триггер
является асинхронным, в нем отсутствует цепь синхронизации.
Различные состояния на входах и выходе триггера пред-
ставлены в табл. 2.29, из которой видно, что низкий уровень
на выходе триггера устанавливается при подаче на вход R
низкого уровня, при этом на входе S необходимо наличие
высокого уровня напряжения. Высокий уровень на выходе
триггера устанавливается при подаче на вход S низкого уров-
ня, при этом на входе R необходимо напряжение высокого
уровня. Хранение информации на выходе осуществляется при
подаче на все входы схемы напряжения высокого уровня.
При подаче на входы R и S триггера напряжения низ-
кого уровня на выходе схемы устанавливается состояние вы-
а)
Рис 2 31 Условное графическое обозначение ИС К555ТР2
и функциональная схема (б)
Таблица 2.29.
Таблица истинности ИС К555ТР2
Вход Выход Режим работы
S1 S2 R Q
Н Н Н Qo Хранение
X L н Н Запись Н
L X н Н
Н Н L L Запись L
L L L Н . Неопределенная запись
48
сокого уровня. Однако это состояние может не сохраняться
при последующей подаче на входы /? и S напряжения вы-
сокого уровня (неопределенное состояние).
В качестве самостоятельных устройств асинхронные /?-£-
триггеры находят ограниченное применение и чаще всего
являются базовыми схемами более сложных триггерных уст-
ройств, в том числе и тактируемых (синхронных) /^-триг-
геров.
J-K-триггеры. Микросхемы К555ТВ6 и К555ТВ9 являются
/-/(-триггерами, которые представляют собой устройства с дву-
мя устойчивыми состояниями и двумя информационными вхо-
дами J и К. При одновременной подаче на входы J и К
напряжения высокого уровня осуществляется инверсия преды-
дущего состояния по выходам Q и Q (счетный режим ра-
боты триггера). В остальных случаях триггер функционирует
как /?-5-триггер, в котором вход J эквивалентен входу S, а вход
/( — входу R.
Микросхема К555ТВ6 — два /-/(-триггера со сбросом
(рис. 2.32, табл. 2.30) и построена на элементах И—НЕ,
И—ИЛИ—НЕ.
Таблица 2.30.
Таблица истинности ИС К555ТВ6
R с J К Q Q
L X X X L Н
Н L L Q* Q*
Н V Н L н L
н \_ L Н L Н
н V Н Н Инверсия
н н X X Q* j Q*
Примечание * — предшествующее состояние
Назначение выводов ИС К555ТВ6
Вход /1__ 8 Вход /2
Выход Q1 9 Вход /£2
Выход Q1 10 Вход R2
Вход /(1 11 Вход С2
Выход Q2 12 Вход С1
Выход Q2 13 Вход /?1
Общий GND 14 Питание U.
б) сг
Рис. 2 33. Условное графическое обозначение ИС К555ТВ9 (а)
и функциональная схема (б)
Триггер является тактируемым. Логические уровни на входах
/ и К могут изменяться при подаче сигнала на тактовый
вход. Функционирование схемы осуществляется согласно
табл. 2.30. Наличие низкого уровня одновременно на входах
R и S дает неопределенное состояние на выходах Q и Q.
Логические уровни на входах / и К могут изменяться при
высоком уровне на тактовом входе.
Микросхема К555ТВ9 (рис. 2.33) — два универсальных
/-/(-триггера с тактируемым входом С.
Назначение выводов ИС К555ТВ9
1 Тактовый вход С1 9 Выход Q2
2 Вход /(1 10 Вход S2
3 Вход /1 11 Вход /2
4 Вход S1 12 Вход К2
5 Выход <2_1 13 Тактовый вход С2
6 Выход <2_1 14 Вход R2
7 Выход Q2 15 Вход /?1
8 Общий GND 16 Питание Ucc
Рис 2 32 Условное графическое обозначение ИС К555ТВ6 (а),
функциональная схема (б) и временная диаграмма (в)
49
При одновременной подаче на входе /? и S напряже-
ния низкого уровня на выходах Q и Q устанавливается
высокий уровень напряжения. При наличии на входе С низ-
кого уровня переключение выходов возможно только при по-
мощи входов / и /(, а при наличии на входах С, J и К
высокого уровня напряжения происходит хранение предыдуще-
го состояния триггера (табл 2.31).
Таблица 2.31.
Таблица истинности ИС К555ТВ9*
Входы Выходы
S R С / /< Q Q
L Н X X X И L
L L X X X н* Н*
Н L X X X L Н
н? Н L L Qo Qo
И Н И L И L
н Н \_ L Н L Н
И Н Н Н Инверсия
н Н н X X Qo | Qo
* Здесь и далее Н* — неустойчивое состояние высокого уровня,
Qo — состояние выходов до поступления управляющей информации на входы
(режим хранения)
К5МГМ2
Рис 2 34 Условное графическое обозначение ИС К555ТМ2 (а)
и функциональная схема (б)
Назначение выводов ИС К555ТМ2
1 Вход R 8 Выход Q2
2 Вход D 9 Выход_ Q2
3 Тактовый 10 Вход S
вход С 11 Тактовый вход С
4 Вход S 12 Вход D
5 Выход Q1 13 Вход R
6 Выход Q1 14 Питание Uсс
7 Общий GND
Функционирование схемы осуществляется согласно
табл. 2.32.
Переключение выходов триггера от сигналов на входах
J и К возможно при подаче на входы R и S высокого
уровня и одновременном изменении синхросигнала на входе С
с низкого на высокий.
При наличии на входах R, S и J высокого уровня, а на
входе К низкого уровня с приходом сигнала на входе С проис-
ходит изменение состояния на выходе на противоположное,
т. е. реализуется счетный режим. На основе /-/(-триггера
можно получить счетный триггер путем объединения входов
J и К
Чтобы получить /?-5-триггер из /-/(-триггера, необходимо
наложить ограничения на комбинацию входных сигналов
/-/<= 1, т. е. такая комбинация сигналов не должна появляться
на входах триггера. Если вход / через инвертор подключить
ко входу /(, триггер типа /-/( будет функционировать как
D-триггер.
Триггер /-/( является универсальным триггером, так как
на его основе путем внешних коммутационных изменений
можно получить схемы, выполняющие функции R-S-, D- и
Т-триггеров. Триггер /-/( находит применение при построении
схем сдвиговых регистров, счетных схем и т. д.
D-триггеры. Триггеры К555ТМ2, ТМ7, ТМ8, ТМ9 являются
разновидностями D-триггеров. D-триггер — это логическое
устройство с двумя устойчивыми состояниями и одним ин-
формационным входом D, применяется при построении счетчи-
ков с адресными входами, которые находят широкое при-
менение в устройствах цифровой обработки информации, яв-
ляется основой регистров серии К555.
Микросхема К555ТМ2 — двойной D-триггер (рис. 2.34),
выполнена на основе двух двухступенчатых триггеров с за-
писью информации в первую ступень и перезаписью во вто-
рую ступень. Запись информации идет в зависимости от им-
пульса синхронизации. При высоком уровне напряжения на
входе синхронизации триггер хранит предшествующее со-
стояние
50
Микросхема К555ТМ7 (рис. 2.35, табл. 2.33) представляет
собой четыре триггера со входами информации и разре-
шения.
Таблица 2.32.
Таблица истинности ИС К555ТМ2*
Входы Выходы
S R С D Q Q
L Н X X н L
Н L X X L . Н
L L X X Н* Н*
Н Н Н Н L
Н Н L L Н
Н И L X Qo Qo
* Здесь и далее "\~ — изменение напряжения на входе с низкого на высо-
кий уровень
Н5Ш7
ИС К555ТМ7 (а) и функ-
циональная схема (б)
Таблица 2.33.
Таблица истинности ИС К555ТМ7
Входы Выходы
D С Q Q
L Н L н
Н Н Н L
X L Qo Qo
Х555ТМ8
Ь 277 тт м Q1 < 2 ? 3
5 В2 7 ' 6
12 ВЗ Q2 <
13 ВЬ Q3 Q3 < 10 , 11
9 к ► С Qk 15
1 • в Qk < z 7#
| 1 1 1
Lc ] tsu 4- 1 1 1
А/Д
Ti/ft 1
t
j 1 ^THL 1 1 ... .
i
| ^HL I t-TLH J— J и J
1_Л
о
Назначение выводов ИС К555ТМ7
1 Выход Q1
2 Вход D1
3 Вход D2
4 Вход синхронизации СЗ, С4
5 Питание Нсс
6 Вход D3
7 Вход 7)4
8 Выход Q4
9 Выход Q4
10 Выход _Q3
11 Выход Q3
12 Общий GND
13 Вход синхронизации Cl, С2
14 Выход Q2
15 Выход Q2
16 Выход Q1
Выводы разрешения объединены попарно (один вход на два
разряда). При состоянии низкого уровня на входе разрешения
схема находится в режиме хранения информации. Высокий
уровень сигнала на входе разрешения обеспечивает режим
записи.
Микросхемы К555ТМ8 и К555М9 представляют собой че-
тыре и шесть 2)-триггеров соответственно с общим входом
сброса. Схемы отличаются тем, что ИС К555ТМ8 имеет внеш-
ние выводы с прямого и инверсного выхода, а ИС К555ТМ9 —
только прямой выход (рис. 2.36).
Назначение выводов ИС К555ТМ8
1 2 Вход сброса R 9 Вход Выход (Jj синхронизации С
3 Выход Q1 10 Выход Q3
4 Вход 2)1 11 Выход Q3
5 Вход 2)2_ 12 Вход 2)3
6 Выход Q2 13 Вход D4_
7 Выход Q2 14 Выход Q4
8 Общий GND 15 Выход Q4 16 Питание Ucc
Рис. 2.36. Условные графические обозначения
ИС К555ТМ8 и К555ТМ9 (а), функциональная
схема (б) и временная диаграмма (в) К555ТМ8
К555ТМ9
51
Назначение выводов ИС К555ТМ9
1 Вход сброса R 9 Вид
2 Выход Q1 синхронизации С
3 Вход D1 10 Выход Q4
4 Вход D2 11 Вход D4
5 Выход Q2 12 Выход Q4
6 Вход D3 13 Вход D5
7 Выход Q3 14 Вход D6
8 Общий GND 15 Выход Q6
16 Питание Uсс
Схемы выполнены на двухступенчатых, синхронных, дина-
мических D-триггерах аналогично ИС К555ТМ2. Обе микро-
схемы триггеров имеют вход сброса R и отдельный вход
тактирования С. Вход сброса управляется инверсным сигна-
лом, а тактовый вход (вход синхронизации) — прямым сигна-
лом. Принцип работы D-триггера с общим входом сброса
приведен в табл. 2.34. Временная диаграмма работы D-тригге-
ра показана на рис. 2.36.
Таблица 2.34.
Таблица истинности ИС К555ТМ8, К555ТМ9
t Ж
Входы Выходы
С R Di Qi Qi
L . Н X Qn Qn
Н Н Н L
Н L L H
X L X L H
2.12. Регистры
Регистры — устройства, выполняющие функции приема,
хранения и передачи информации. С использованием ре-
гистров могут выполняться операции преобразования инфор-
мации из одного вида в другой .(последовательного кода
в параллельный, параллельного в последовательный и т. д.).
Основным классификационным признаком регистров яв-
ляется способ записи информации или кода числа в регистр.
По способу приема и передачи информации регистры делятся
на параллельные, последовательные (сдвигающие), параллель-
но-последовательные.
Параллельный регистр выполняет функцию записи па-
раллельным кодом, т. е. во все регистры одновременно.
Последовательный (сдвигающий) регистр осуществляет запись
последовательным кодом, начиная с младшего или старшего
разряда, путем последовательного сдвига кода тактирующи-
ми импульсами. Параллельно-последовательные регистры име-
ют входы как для параллельной, так и для последователь-
ной записи кода числа. Кроме того, регистры делятся на одно-
и двунаправленные. Однонаправленные регистры осу-
ществляют сдвиг ’информации влево или вправо, а дву-
направленные (универсальные) — и влево, и вправо, т. е. с ре-
версивным сдвигом.
Сдвигающие регистры. В состав серии ИС К555 входит
ряд сдвигающих регистров, отличающихся организацией вво-
да-вывода информации, разрядностью, видом выхода, направ-
лением сдвига и т. д. Состав регистров сдвига приведен
в табл. 2.35.
Регистры сдвига ИС К555 выполнены на основе D- и
ЛК-триггеров. Число триггеров соответствует числу разрядов
регистра. Схемы регистров являются в основном двухступен-
чатыми. Первая ступень, аналогичная схемам выбора адреса
мультиплексоров, обеспечивает выбор режима работы схемы
(запись начального кода, сдвиг вправо или влево). Вторая
ступень, выполненная на ЛЭ И—ИЛИ—НЕ, служит для орга-
низации режима записи информации.
Микросхема К555ИР8 (рис. 2.37) — восьмиразрядный
последовательный регистр с параллельным выходом, осу-
ществляющий сдвиг информации вправо и перевод последо-
вательного кода в параллельный, имеет два информационных
входа А1, Л 2, тактовый вход С и вход сброса S/?. Работу
регистра поясняет табл. 2.36.
Таблица 2.35.
Состав регистров сдвига в ИС К555
Организация ввода-вывода информации Вид выхода
Раз- ряд- ность После- дова- тельный ввод — после- дов а - тельно- парал- лельный вывод Парал- лельный ввод — по- следова- тельный вывод После- дова- тельно - парал- лельный ввод Последова- тельно- параллель- ный ввод — параллельный вывод
ИР11А Стандарт-
ный
4 ИР16 С тремя со-
. стояниями
8 ИР8 ИР9 ИР10 Стандарт-
ный
Примечания -► — регистр со сдвигом информации слева Направо, —
регистр с реверсивным сдвигом
К555НР8
9
Рис. 2.37. Условное графи-
ческое обозначение ИС
К555ИР8 (а) и функцио-
нальная схема (б)
52
Таблица 2.36.
Таблица истинности ИС К555ИР8
Входы ч Выходы
S/? С Л1 Д2 QA QB QC QD QE QF QG QH
• L ‘ X X X L L L L L L L L
Н L X X QAQ QB0 QC® QDQ QEQ QFQ QGQ QHQ
Н У н Н * Н QAn QBn QCn QDn QEn QFn QGn
Н У L X L QAn QBn QCn QDn QEn QFn QGn
Н у X L L QAn QBn QCn QDn QEn QFn QGn
Г
2
3
4
5
6
Назначение выводов ИС К555ИР8
Информационный 7 Общий GND
вход /И 8 Вход С (Такт)
Информационный 9 Вход S/? (Сброс)
вход А2 10 Выход QE
Выход QA И Выход QF
Выход QB 12 Выход QG
Выход QC 13 Выход QH
Выход QD 14 Питание Uсс
Микросхема К555ИР9 (рис. 2.38) — восьмиразрядный
сдвиговый регистр с параллельным вводом информации, имею-
щий прямой и инверсный выход.
Рис. 2.38. Условное графическое обозначение ИС К555ИР9 (а)
и функциональная схема (б)
а)
53
Назначение выводов ИС К555ИР9
Назначение выводов ИС К555ИР10
1 Запись-чтение-»- WR
2 Тактовый вход С
3 Вход D4
4 Вход D5
5 Вход D6
6 Вход D7 __
7 Инверсный выход Q7
8 Общий GND
9 Прямой выход Q7
10 Последовательный вход D-+
11 Вход D0
12 Вход £И
13 Вход D2
14 Вход D3
15 Задержка такта DE
16 Питание U сс
1 Последовательный вход D^
2 Вход D0
3 Вход D1
4 Вход D2
5 Вход D3
6 Задержка тактового импульса DE
7 ' Тактовый вход С
8 Общий GND
9 Сброс S/?
10 Вход D4
11 Вход D5
12 Вход D0
13 Выход Q7
14 Вход D7
15 Запись-чтение VR—RD
16 Питание Ucc
По входу WR осуществляется запись-чтение регистра. Вход
С — тактовый, вход DE — вход задержки тактового сигна-
ла. Регистр имеет восемь параллельных информационных вхо-
дов D0—D7 и один последовательный вход D.
Состояние выходов регистра в зависимости от состоя-
ния на его входах поясняет табл. 2.37.
Восьмиразрядный сдвиговый регистр К555ИР10
(рис. 2.39) выполнен на Т-триггерах и осуществляет парал-
лельно-последовательную запись информации.
Таблица 2.37.
Таблица истинности ИС К555ИР9*
Входы Выходы
За- ПИСь- чте- ние ^WR За- держ- ка DE Так- товый С После- дова- тель- ный Парал- лельный внутренние Q7 Q7
D0-D7 Q0 Q1
L X X X d0—d7 d0 d\ d7 d7
Н L L X X Q00 Q10 Q70 Q70
Н L J" н X Н QOn Q60 Q00
Н L J L X L QOn QOn QOn
Н Н X X X Q00 Q10 Q70 Q70
* Здесь и далее Qin — состояние выхода t-разряда после прихода п-го
импульса, Q-o — первоначальное состояние выхода t-ro разряда
Таблица 2.38.
Таблица истинности ИС. К555ИР10
Входы Выходы
Сброс S/? 3a- пись- чте- ние WR- RD За- держ- ка такто- вого им- пуль- са DE Так- то- вый C По- сле- дова- тель- ный D-+ Па рал- дель- ный D0— D7 внут- ренние Q7
Q0 Q1
L X X X X X L L L
H X L L X X Q00 Q10 Q70
H L L S X d0—d7 d0 d\ . d7
H H L f н X Н QOn QOn
H H L f L X L QOn QOn
H X H f X X ч Q00 Q\0 Q70
Регистр имеет последовательный вход D и параллельные вхо-
ды DO—D7, вход сброса S/?, вход задержки тактового им-
пульса DE и тактовый вход С. По входу WR—RD осу-
ществляется запись-чтение информации. Состояние выходов
регистра показывает табл. 2.38. Низкий уровень на выходах
WR-RD
Рис. 2.39. Условное графическое обозначе-
ние ИС К555ИР10 (а) и функциональная схе-
• ма (б)
а)
54
регистра устанавливается при подаче низкого уровня на входе
сброс.
Регистр срабатывает от переднего фронта тактового
импульса.
Микросхема К555ИР11А — четырехразрядный универ-
сальный регистр сдвига с последовательно-параллельным вво-
дом и параллельным выводом информации (рис. 2.40,
табл. 2.39).
Таблица 2.39.
Таблица истинности ИС К555ИР11А
Операция Входы Выходы разряда
Сброс Род работы Синхрони- зация Разряды I п ill IV
Ле- вый Пра- вый I п III IV
Сг S1 so Ck R L А в с D Q/4 QB QC QD
Установка L L X X X X X х X X X L L L L
Покой Н X X L X X X X X X <?Л0 QBO QCO QDO
Параллельная запись Н н н X X а ь с d а b c d
Сдвиг вправо И L н £ L X X X X X L QAn QBn QCn
И L н Н X X X X X Н QAn QBn QCn
Сдвиг влево Н Н L X L X X X X QBn QCn QDn L
Н Н L X Н X X X X QBn QCn QDn H
Покой Н L L X X X X X X X QAO QBO QCO QDO
55
Назначение выводов ИС К555ИPl 1А
1 Вход (Сброс Сг)
2 Вход (Сдвиг вправо R)
3 Вход первого разряда А
4 Вход второго разряда В
5 Вход третьего разряда С
6 Вход четвертого разряда D
7 Вход (Сдвиг влево L)
8 Общий GHD
9 Вход (Род работы SO)
Ю Вход (Род работы S1)
И Вход синхронизации Ck
12 Выход четвертого разряда QD
13 Выход третьего разряда QC
14 Выход второго разряда QB
15 Выход первого разряда QA
16 Питание Ucc
Рис 2 41 Условное графическое обозначение ИС К555ИР16 (а)
и функциональная схема (б)
Регистр имеет дополнительный вход Сброс (SR). При низком
уровне на этом входе на всех выходах схемы устанавливается
низкий уровень информации. Выход регистра двухтактный
и сигнал на выходе соответствует состояниям разрядов ре-
гистра. Реверс сдвига регистра осуществляется без внешней
коммутации выводов. Для сдвига информации служат два вхо-
да: R — сдвиг влево и А — сдвиг вправо. Регистр сра-
батывает от фронта тактового импульса по входу С.
Микросхема К555ИР16 — четырехразрядный регистр сдви-
га влево с последовательно-параллельным вводом и параллель-
ным выводом информации. Запись и сдвиг информации раз-
решены по срезу импульса на шине синхронизации С. При
высоком уровне сигнала на входе С регистр сохраняет пред-
шествующее состояние. Регистр имеет вход последовательного
ввода информации D (рис. 2.41, табл. 2.40), четыре инфор-
мационных входа D0—D3, вход выбора режима V и вход раз-
решения считывания W
Назначение выводов ИС К555ИР16
1 Вход последовательного ввода D
2 Вход информационный D0
3 Вход информационный D1
4 Вход информационный D2
5 Вход информационный D3
6 Вход выборки режима V
7 Общий GND
8 Вход разрешения выходов W
9 Вход синхронизации С
10 Выход Q3
11 Выход Q2
12 Выход Q1
13 Выход Q0
14 Питание Ucc
При низком уровне сигнала на входе выбора режима V ре-
гистр подготовлен к выполнению операции последовательного
сдвига сигнала на входе D при наличии сигнала на входе
синхронизации С. При высоком уровне сигнала на входе D
разрешена запись начального кода входов поразрядной ин-
формации. Для операции последующего сдвига сигнала от
состояния начального кода необходимо на вход информации
последовательного ввода D подать низкий уровень сигнала.
Считывание информации разрешено при высоком уровне
на входе разрешения W. При низком уровне на входе W вы-
ходы регистра Q находятся в выключенном состоянии.
Регистр может осуществлять операцию сдвига вправо при
внешнем объединении выходов со входами поразрядной ин-
формации от старшего разряда к младшему.
Таблица 2.40.
Таблица истинности ИС К555ИР16*
Входы Выходы
W V С D D0 D\ D2 D3 Q0 QI Q2 Q3
Н И И X X X X X <?o • <71 <ft 93
Н И X d0 d\ d2 d3 dO d\ d2 d3
Н н X <7'1 <7'2 <7'3 d3 <7'1 q'2 q'3 d3 .
Н L н X X X X X . <?o <71 q2 <fi
Н L н X X X X H <7'0 <7'1 q'3
Н L \. L X X X X L q'0 <7'1 q'3
L X X X X X X X Z z z z
* Здесь и далее d0, d\, d2, d3 — состояние информационных входов, q'0, q'\, q'2, q'3 — состояние выходов Q0, QI, Q2, Q3 перед
подачей синхроимпульса на вход С, q0, q\, q2, q3 — исходное состояние выходов Q0, QI, Q2, Q3
56
Регистры хранения информации в ИС К555 выполнены
на основе D-триггеров. По способу организации управления
их можно разделить на синхронные и асинхронные (табл. 2.41).
Синхронные регистры выполнены в основном по схеме двух-
ступенчатых Л4-5-триггеров.
Таблица 241.
Состав регистров хранения информации ИС К555
Разряд- ность Организация управления Вид выхода
Синхронные регистры Асин- хрон- ные реги- стры
Ввод информации
парал- лель- ный управ- ляе- мый пораз- ряд- ный
D-триг- геры 4 ИР15 С тремя состоя- ниями на выходе
8 ИР35 ИР27 ИР23 ИРЗО ИР22 Стандартный С тремя состоя- ниями на выходе
Адресуе- мые 4X4 ИР26 ИР32 С тремя состоя- ниями на выходе С открытым кол- лекторным выхо- дом
Регистры характеризуются минимальной длительностью
импульса для записи информации и определенными времен-
ными соотношениями по времени установления и времени
удержания на входах управления регистров относительно вхо-
дов информации.
Время установления сигнала — это интервал времени,
который необходим для установки сигнала информации с опе-
режением сигнала синхронизации (разрешения) при записи
информации.
Время удержания сигнала — это интервал времени, ко-
торый необходим для завершения записи при удержании сигна-
ла информации на заданном уровне после воздействия сигнала
синхронизации.
В устройствах вычислительной техники регистр может быть
использован в качестве регистра хранения, демультиплексора
и дешифратора
Микросхема К555ИР15 (рис. 2.42) — четырехразрядный
регистр с тремя устойчивыми состояниями на выходе.
Рис 2 42 Условное графическое обозначение ИС К555ИР15 (а)
и функциональная схема (б)
Назначение выводов ИС К555ИР15
1 Разрешение состояния высокого импеданса Е 0 1
2 Разрешение состояния высокого импеданса £$2
3 Выход Q1
4 Выход Q2
5 Выход Q3
6 Выход Q4
7 Тактовый вход С
8 Общий GND
9 Разрешение записи EWR\
10 Разрешение записи EWR2
11 Вход D4
12 Вход D3
13 Вход D2
14 Вход D1
15 Установка в состояние низкий уровень R
16 Питание Uqc
Регистр выполнен на D-триггерах, имеет тактовый вход С,
входы разрешения записи EWR\ и EWR2, информацион-
ные входы DI—D4, вход установки R и два входа раз-
решения состояния высокого импеданса £0.1 и £ф.2. Ра-
боту регистра поясняет табл. 2.42. Схема работает от по-
Таблица 2.42.
Таблица истинности ИС К555ИР15
Входы Выходы
Установка R Тактовый вход С Разрешение записи информа- ционный D Q
EWR2
н X X X X L
L L X X X Qn
L О' н X X Qn
L X н X Qn
L J" L L L L
L L L Н H
57
ложительного фронта тактового импульса. Высокий уровень
на выходах схемы устанавливается при подаче низкого
уровня на входе установки /?, на входах разрешения записи
и при высоком уровне сигнала на информационных входах
Микросхема К555ИР22 (рис. 2 43) — восьмиразрядный
параллельный регистр-защелка, выполненный на восьми
D-триггерах, управление которыми осуществляется потен-
циальными уровнями.
Рис 2 43 Условное графическое обозначение ИС К555ИР22 (а)
и функциональная схема (б)
1 2 3 4 5 6 7 8 9 10 Назначение выводов ИС К555ИР22 Вход разрешения ER Выход первого разряда Q1 Вход первого разряда D1 Вход второго разряда D2 Выход второго разряда Q2 Выход третьего разряда Q3 Вход третьего разряда D3 Вход четвертого разряда D4 Выход четвертого разряда Q4 Общий GND
il- ls 16 17 18 19 20 21 22 23 24 — 14 Свободный Вход синхронизации С Выход пятого разряда Q5 Вход пятого разряда D5 Вход шестого разряда D6 Выход шестого разряда Q6 Выход седьмого разряда Q7 Вход седьмого разряда D7 Вход восьмого разряда D8 Выход восьмого разряда Q8 Питание Uсс
Схема имеет три состояния на выходе Вход разрешения
считывания ER и вход синхронизации С управляют рабо-
той регистра.
Микросхема К555ИР23 (рис 2.44) — синхронный вось-
миразрядный регистр с начальной установкой информации.
58
Рис 2 44 Условное графическое обозначение ИС К555ИР23 (а)
и функциональная схема (б)
Назначение выводов ИС К555ИР23
1 Вход разрешения считывания ER
2 Выход первого разряда Q1
3 Информационный вход первого разряда D1
4 Информационный вход второго разряда D2
5 Выход второго разряда Q2
6 Выход третьего разряда Q3
7 Информационный вход третьего разряда D3
8 Информационный вход четвертого разряда D4
9 Выход четвертого разряда Q4 (три состояния)
10 Общий GND
И Вход синхронизации С
12 Выход пятого разряда Q5
13 Информационный вход пятого разряда D5
14 Информационный вход шестого разряда D6
15 Выход шестого разряда Q6
16 Выход седьмого разряда Q7
17 Информационный вход седьмою разряда D7
18 Информационный вход восьмого разряда D8
19 Выход восьмого разряда Q8
20 Питание U сс
Регистр имеет вход разрешения считывания ER, вход синхро-
низации С, построен на восьми D-триггерах и восьми
И — НЕ на выходе. Выходы имеют три состояния. Схема
управляется положительным фронтом импульса, т. е. являет-
ся регистром с импульсным управлением (табл. 2.43).
Установка в исходное состояние для регистра принуди-
тельная независимо от состояния триггеров регистра и уров-
ней на входах D и С (с начальной установкой).
Таблица 2.43.
Таблица истинности ИС К555ИР23
Входы Выходы Режим
ER ' Di С Qi Передача
L D -У" D
L X L Q(n-l) Считывание
L X Н Q(n-l)
L X "V <?(«-!)
Н D z Запись
Н X L z Хранение
Н X Н z
Н X z
Рис. 2.45 Условное графическое обозначение ИС К555ИР27 (а)
и функциональная схема (б)
Микросхема К555ИР27 — восьмиразрядный синхронный
регистр с разрешением записи, который выполнен на двух-
ступенчатых Л4-3-триггерах (рис. 2.45), имеет входы синхро-
низации, разрешения записи и информационные.
Назначение выводов ИС К555ИР27
1 Вход разрешения записи V
2 Информационный выход первого разряда Q1
3 Информационный вход первого разряда Di
4 Информационный вход второго разряда D2
5 Информационный выход второго, разряда Q2
6 Информационный выход третьего разряда Q3
7 Информационный вход третьего разряда D3
8 Информационный вход четвертого разряда D4
9 Информационный выход четвертого разряда Q4
10 Общий GND
11 Вход синхронизации С
12 Информационный выход пятого разряда Q5
13 Информационный вход пятого разряда D5
14 Информационный вход шестого разряда D6
15 Информационный выход шестого разряда Q6
16 Информационный выход седьмого разряда Q7
17 Информационный вход седьмого разряда D7
18 Информационный вход восьмого разряда D8
19 Информационный выход восьмого разряда Q8
20 Питание Ссс
Регистр может работать в двух режимах — записи и хра-
нения информации. Запись информации осуществляется от
положительного фронта импульса синхронизации. Режим
работы регистра поясняет табл. 2.44.
Микросхемы К555ИР26 и К555ИР32 имеют два четырех-
разрядных канала для приема и выдачи информации,
два дешифратора адресу и два устройства разрешения
приема и выдачи информации (рис. 2.46, 2.47).
Таблица 2.44.
Назначение выводов ИС К555ИР26
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
Информационный вход D2
Информационный вход D8
Информационный вход D4
Выборка чтения SERB
Выборка чтения SERA
Выход Q4
Выход Q3
Общий GND
Выход Q2
Выход Q1
Разрешение чтения ERD
Разрешение записи EWR
Выборка записи SEWB
Выборка записи SEW А
Информационный вход Di
Питание Uqc
Таблицы истинности схем представлены функциями запи-
си и чтения (табл. 2.45, 2.46).
59
Н555.ЧР32
15
D1
К555НР26
DI
D2
D3
D9
SEWA
SEWB
EWR
SERA
-t- SERB
— ERD
2
3
H
13
12 ‘
11
Q1
(22
(23
(29
10
9
7
6
G)
D
7
D
D2-V
D3
D9
Cl
02
SERB
SERA
ERD
EWR-ГЦс
SEWB-
SEW A-
b-(22
b-43
"-Q9
D
01
02
01
.02.
01
02
14-67
02
&
&
&
Г C1
02
01
02
— 01
v~ 02
— c'
IS
DI
D2
D3
D9
SEWA
SEWB
EWR
SERA
^-SERB
— ERD
2
3
/<-
13 ‘
12 *
Q1 Hr
(22
(23
(29
10
9
7
6
a)
D
01
02
01
02
01
02
02
01
Л?ь
01
02
SWD_.BC
SEWB -
EWR —
SERB ЛвС-
SERA _
ERD-]_$
6)
4
&
&
1
J
Рис. *2.46. Условное графическое обозначение ИС К555ИР26 (а) Рис. 2.47. Условное графическое обозначение ИС К555ИР32 (а)
и функциональная схема (6) и функциональная схема (6) '
Таблица 2.45.
Таблица истинности ИС К555ИР26*
Функция
Записи Чтения
Адрес записи PefHCTp Q(n-H) Адрес чтения Выходы
SEWB SEWA EWR 0 1 2 3 SERB SERA ERD Qi Q2 Q3 Q4
L L L Qi—Di Qn Qn Qn L L L UZOB/ W0B2 W0B3 W0B4
L Н L Qn Qi=Di Qn Qn L H L W\B\ UZ1B2 W1B3 W1B4
Н L L Qn Qn Qi=Di Qn H L L 1Г2В1 №2B2 W2B3 W2B4
Н Н L Qn Qn Qn Qi=Di H H L U73B1 U73B2 W3B3 W3B4
X X Н Qn Qn Qn Qn X X • H . Z Z z , Z
* WiBj, где i — регистр, / — разряд
60
Таблица 2.46.
Таблица истинности ИС К555ИР32
Функция
Записи Чтения
Адрес записи Регистр Q (и-f-1) Адрес чтения Выходы
SEWB SEW А EWR 0 i 2 3 SERB SERA ERD Ql Q2 Q3 Q4
L L L Qi=Di Qn Qn Qn L L L W0B1 W0B2 W0B3 W0B4
L Н L Qn Qi=Di Qn Qn L H L W1B1 W1B2 W1B3 W1B4
Н L L Qn Qn Qi—Di Qn H L L W2B1 W2B2 W2B3 W2B4
Н Н L Qn * Qn Qn Qi—Di H H L W3B1 W3B2 W3B3 W3B4
X X Н Qn Qn Qn Qn
Назначение выводов ИС К555ИР32
1 Информационный вход D2
2 Информационный вход D3
3 Информационный вход D4
4 Выборка чтения SERB
5 Выборка чтения SERA
6 Выход Q4
7 Выход Q3
8 Общий GND
9 Выход Q2
10 Выход Q1
И Разрешение чтения ERD
12 Разрешение записи EWR
13 Выборка записи SEWB
14 Выборка записи SEW А
15 Информационный вход DI
16 Питание Ucc
Расположение слова определяется адресными входами
SEWB и SEWA совместно с сигналом на входе EWR. При
наличии на входе EWR высокого уровня информационные
входы DI—D4 регистрового файла не обеспечивают записи
информации в триггеры. Чтение информации, хранящейся
в триггерах, происходит при наличии на входе ERD на-
пряжения низкого уровня, адрес чтения при этом задается
сигналом на входах SERA и SERB. При наличии на
входе ERD высокого уровня на выходах QI—Q4 устанав-
ливается состояние высокого импеданса.
Наличие третьего состояния ИС ИР26 позволяет за-
параллелить большое число регистров для записи и хра-
нения информации. \
Микросхема К555ИР30 (рис. 2.48) — восьмиразрядный
регистр хранения с адресацией, выполненный на D-тригге-
рах. Регистр имеет три адресных входа АО, Al, А2, инфор-
мационный вход D, вход установки в нуль R и вход
разрешения Е.
Назначение выводов ИС К555ИР30
1 Вход адресный АО
2 Вход адресный А1
3 Вход адресный А2
4 Выход нулевого разряда Q0
5 Выход первого разряда Q1
6 Выход второго разряда Q2
7 Выход третьего разряда Q3
8 Общий GHD
9 Выход четвертого разряда Q4
Ю Выход пятого разряда Q5
11 Выход шестого разряда Q6
12 Выход седьмого разряда Q7
13 Вход информационный D
14 Вход разрешения Е
15 Вход установки в ноль R
16 Питание Ucc
Рис. 2 48 Условное графическое обозначение ИС К555ИР30 (а)
и функциональная схема (б)
61
Режимы работы регистра приведены в табл. 2.47. Регистр
может находиться в режиме хранения информации, адреса-
ции, демультиплексирования 1->8 и в режиме установки
в ноль в зависимости от состояния уровней на его входах.
Микросхема К555ИР35 — восьмиразрядный регистр . с
установкой в ноль, осуществляющий операции записи и хра-
нения информации (рис. 2.49).
Таблица 2.47.
Таблица истинности ИС К555ИР30
Входы Выходы Режим
R Е D Адресу- емые Осталь- ные
н L D D Q(n-l) Адресация
н Н X Q(n-l) Q(n—1) Хранение
L Z D D L Демульти- плексор 1->-8
L н X L L Установка в ноль
Рис. 2.49. Условное графическое
обозначение ИС К555ИР35 (а)
и функциональная схема (б)
Назначение выводов ИС К555ИР35
1 Вход установки в ноль R
2 Выход первого разряда Q1
3 Вход первого разряда D\
4 Вход второго разряда D2
5 Выход второго разряда Q2
6 Выход третьего разряда Q3
7 Вход третьего разряда D3
8 Вход четвертого разряда D4
9 Выход четвертого разряда Q4
10 Общий GND
15 Вход синхронизации С
16 Выход пятого разряда Q5
17 Вход пятого разряда D5
18 Вход шестого разряда D6
19 Выход шестого разряда Q6
20 Выход седьмого разряда Q7
21 Вход седьмого разряда D7
22 Вход восьмого разряда D8
23 Выход восьмого разряда Q8
24 Питание Исс *
Регистр имеет восемь информационных входов_D1— D8,
восемь выходов QI—Q8, вход установки в ноль R и вход
я синхронизации С. Режимы работы регистра приведены
в табл. 2.48.
Таблица 2.48.
Таблица истинности ИС К555ИР35
Входы Выход Режим
с Di Qi
L X X L Установка в ноль
Н D D Запись
Н 1 L Н X Q(n-l) Хранение
Низкое напряжение на выходах микросхемы устанав-
ливается при низком уровне напряжения на входе R.
Режим записи регистра осуществляется при высоком уровне
на входе R, при подаче информации на входы D\—D8 и
импульса синхронизации на вход С. Запись в регистр про-
исходит от положительного фронта импульса синхронизации.
Предыдущее состояние микросхемы (режим хранения) сохра-
няется при подаче на вход С высокого или низкого уров-
ня или отрицательного франта импульса при наличии вы-
сокого уровня напряжения на входе R.
2.13. Счетчики
Одной из наиболее распространенных операций в устрой-
ствах дискретной обработки информации является смет
импульсов. Эту операцию выполняют счетчики, которые
по назначению делятся на простые, выполняющие операции
суммирования илй вычитания, и реверсивные. Простые
счетчики осуществляют переходы от предыдущего состояния
к последующему только в одном направлении, т. е. могут
суммировать или вычитать импульСы. Реверсивные счетчики
имеют переходы в двух направлениях — прямом и обратном.
В зависимости от способа кодирования счетчики делятся
на двоичные и десятичные Двоичный счетчик обычно
состоит из нескольких последовательно соединенных тригге-
ров, управляемых по счетному входу. Каскад десятичного
62
счетчйка (декада) состоит из четырех триггеров с обратны-
ми связями. Синхронизация счета бывает двух типов: синхрон-
ная (по фронту импульса) и асинхронная (по импульсу).
Состав счетчиков в серии К555 представлен в табл. 2.49.
Таблица 2.49.
Состав четырехразрядных счетчиков ИС К555
Функциональная организация Код Организация синхронизации
десятич- ный двоич- ный
Счетный вход, установка нуля ИЕ2 ИЕ5 Асинхронная
Реверсивный счет, асин- хронная установка, асин- хронный сброс, предва- рительная запись Реверсивный счет Реверсивный счет, разре- шение записи, переноса, синхронный сброс Реверсивный счет, пред- варительная запись, раз- решение переноса ИЕ6 ИЕ7 ИЕ13 ИЕ17 ИЕ18 » Синхронная » »
Асинхронный сброс, пред- варительная запись, пе- ренос в следующий кас- кад ИЕ9 ИЕК) »
Предварительная уста- новка кода, программи- руемый коэффициент де- ления ИЕ14 ИЕ15 Асинхронная
Индивидуальная синх- ронизация, общий сброс ИЕ20* ИЕ19* Синхронная
* Два счетчика в одном корпусе
Микросхема К555ИЕ2 представляет собой двоично-деся-
тичный четырехразрядный счетчик, состоящий из четырех
7-триггеров, внутренне соединенных для выполнения опера-
ции деления на два и пять (рис. 2 50, табл. 2.50).
Рис 2 50 Условное графическое обозначение ИС К555ИЕ2 (а)
и функциональная схема (б)
Таблица 2.50.
Таблица истинности ИС К555ИЕ2
Вход установки Выход
/?0(2) /?9(1) R9 (2) Q4 Q3 Q2 Q1
Н н L X L L L L
н н X L L L L L
X X И Н И L L Н
X • L X L Счет
L X L X »
L X X L »
X L L X »
Назначение выводов ИС К555ИЕ2
1 Счетный вход С2
2 Вход «Установка 0» RQ(1)
3 Вход «Установка 0» /?0(2)
5 Питание Ucc
6 Вход «Установка 9» R9 (1)
7 Вход «Установка 9» /?9(2)
8 Выход второго разряда Q3
9 Выход первого разряда Q2
10 Общий GND
11 Выход третьего разряда Q4
12 Выход нулевого разряда Q1
14 Счетный вход С1
Входы установки нуля обеспечивают запрещение счета
по счетным входам СТ и С2 и возвращение всех выходов
в состояние низкого уровня или отсчет двоично-десятичного
числа девять. Выход Q1 не соединен с последующими
триггерами, поэтому можно осуществить три независимых
режима работы счетчика: при внешнем соединении входа
С2 с выходом Q1 осуществляется операция двоично-деся-
тичного счета; при внешнем соединении входа СТ с выхо-
дом Q4 осуществляется операция деления на десять выход-
ного импульса со скважностью 2, сигнал снимается с вы-
хода Q1; без внешних соединений триггер с выходом Q1
осуществляет операцию деления на два (вход С2 исполь-
зуется для выполнения операции деления на пять). Оба
счетчика работают независимо друг от друга. Таблица
2.50 показывает, какое состояние должно быть на входах
установки /?, чтобы на выходах счетчика осуществлялась
операция счета импульсов.
Микросхема К555ИЕ5 — четырехразрядный двоичный
счетчик, выполненный на двухступенчатых триггерах /-/(-ти-
па. Счетчик имеет два счетных входа Cl, С2 и два вхо-
да установки нуля RQ (1), /?0(2) (рис. 2.51).
555UF5
Рис 2 51. Условное
графическое обозна-
чение ИС К555ИЕ5
(а) и функциональ-
ная схема (б)
63
Таблица 2.51.
Таблица истинности ИС К555ИЕ5
Счет Выход
Q4 Q3 Q2 Q1
1 L L L L
2 L L L Н
3 L L Н L
4 L L Н Н
5 L Н L L
6 L Н L Н
7 L Н Н L
8 Н L L L
9 Н L L Н
10 Н L Н L
11 И L Н Н
12 н Н L L
13 И Н L Н
14 И н Н L
15 И н Н Н
Назначение выводов ИС К555ИЕ5
1 Счетный вход С2
2 Вход «Установка О» RO(1)
3 Вход «Установка 0» /?0 (2)
5 Питание Ссс
8 Выход второго разряда Q3
9 Выход первого разряда Q2
10 Общий GND
11 Выход третьего разряда Q4
12 Выход нулевого разряда Q1
14 Счетный вход С1
Выход Q1 внутренне не соединен с последующими
триггерами. Это дает возможность использовать схему в двух
независимых режимах работы в качестве:
четырехразрядного двоичного счетчика, когда входные
счетные импульсы поступают на вход С1. Выходы осуществля-
ют операцию деления на два, четыре, восемь и шест-
надцать;
трехразрядного двоичного счетчика, когда входные
счетные импульсы поступают на вход С2.
Первый триггер, не соединенный с другими триггерами
схемы, можно использовать аналогично ИС ИЕ2 как двоичный
элемент для функции деления на два. Установочные входы
ИС К555ИЕ5 обеспечивают прекращение счета и возвращают
все четыре триггера в состояние низкого уровня, когда на входы
/?0(1) и /?0(2) одновременно подается высокий уровень на-
пряжения. При операции счета на одном из входов уста-
новки /?0(1) или /?0(2) должен присутствовать потенциал
низкого уровня. Таблица истинности показывает состояние
на выходах схемы во время операции счета импульсов
(табл. 2.51).
Микросхемы К555ИЕ6 и К555ИЕ7 — двоично-десятичный
и двоичный реверсивные четырехразрядные счетчики, по-
строенные на основе /-/(-триггеров. Функциональные схемы
счетчиков приведены на рис. 2.52 и 2.53.
Назначение выводов ИС К555ИЕ6
1 Вход информационный D\
2 Выход Q1
3 Выход Q0
4 Вход счетный С2
5 Вход счетный С1
6 Выход Q2
7 Выход Q3
8 Общий GND
9 Вход информационный D3
10 Вход информационный D2 __
11 Вход разрешения записи информации V
12 Выход переноса Р
13 Выход заема В_
14 Вход «Сброс» R
15 Вход информационный £>0
16 Питание Ucc
Таблица 2.52.
Таблица истинности ИС К555ИЕ6*
Состояние входов Состояние выходов триггера
/Т Y С1 С2 D3—DQ Q3—Q0 (предыдущее) Q3—QO (текущее) p в
L н н н X g3g2glg0 g3g2glg0 H H
Н X X X X X LLLL H H
L L н н <Ш2сЛсЮ X d3d2d\db H H
L Н L н X g3'g2'gl'g0' g3'g2'g\'gQ' H H
L Н _г н X g3'g2'g\'g0' g3'g2'gl'(g0' + l) H H
L Н L н X HLLH HLLH' L H
L Н J~ н X HLLH LLLL T H
L Н Н L X g3"g2"gl"g0" g3"g2"gl"g0" H H
L Н н _г X g3"g2"gl"g0" g3"g2"gl"(g0"-l) H H
L Н н L X LLLL LLLL H L
L И н X LLLL HLLH H
* Здесь и далее g3g2glg0 — состояние выходов триггера (от LLLL до HLLH), g3'g2'gl'g0' состояние выходов триггера (от LLLL до HLLL),
g3"g2"gl"g0" — состояние выходов триггера (от LLLH до HLLH)
64
К005МЕ6 Рис. 2.52. Условное ' графическое
3 ГГ. П. Мальцев
K555UE7
Рис. 2 53. Условное графи-
б О
Лрямсй cve/п Обратный cve/л
4 Преббари/яелбная усмансбха л ч
Обаанно-десл/хаунаеа уасрa /J и)
65
Таблица 2.53.
Таблица истинности ИС К555ИЕ7
Состояние входов Состояние выходов триггера
/? Г С1 С2 D3—DQ Q3—QQ (предыдущее) Q3—Q0 (текущее) p в
L н н н X g3g2gl gO g3 g2gl gO H H
Н X X X X X L L L L H H
L L н н d3d2 d\ d0 X d3d2d\ dO H H
L Н L н X g3'g2'g Г gO' g3' g2' g\' gW H H
L Н -Г н X g3' g^'gl'gO' g3' g2'gl' fgO'+l) H H
L Н L н ' X H H H H H H H H L H
L н Н н X H H H H L L L L T H
L н Н L X g3"g2"gl"g0" g3" g2" g\" gO" H H
L н Н X g3"g2"gl"g0" g3" g2" gl" (gO"-l) H H
L н Н L X L L L L L L L L H L
L н Н X L L L L H H H H H
Назначение выводов ИС К555ИЕ7
1 Вход информационный DI
2 Выход Q1
3 Выход Q0
4 Вход счетный С2
5 Вход счетный С1
6 Выход Q2
7 Выход Q3
8 Общий GND
9 Вход информационный D3
10 Вход информационный D2
11 Вход разрешениязаписи информации V
12 Выход переноса Р
13 Выход заема В
14 Вход «Сброс» R
15 Вход информационный D0
16 Питание Uсс
Особенностью счетчиков является их построение по син-
хронному принципу, по которому все триггеры схемы пере-
ключаются одновременно от одного счетного импульса.
Направление счета в счетчиках определяется состоянием
на счетных входах триггера. При прямом счете на входе
обратного счета должно быть напряжение высокого уровня,
при обратном счете на входе прямого счета должно
быть напряжение высокого уровня. Состояние уровней на
входах и выходах схем показывают табл. 2.52, 2.53.
Сброс выходов в нуль, прямой и обратный счет схе-
мы, предварительную установку двоично-десятичного числа
поясняют временные диаграммы ИС ИЕ6 (рис. 2.52, б)
и ИЕ7 (рис. 2.53,6). Установка в нуль (сброс) счетчика
осуществляется независимо от состояний информационных,
счетных входов и входа предварительной записи.
Для построения счетчика с большей разрядностью
используются выходы прямого и обратного переноса. С вы-
хода прямого переноса импульсы подаются на вход прямо-
го счета следующего каскада. Импульсы обратного переноса
подаются на вход обратного счета следующего каскада.
Микросхема К555ИЕ9 (рис. 2.54, табл. 2.54 и 2.55) —
четырехразрядный двоично-десятичный счетчик с асинхронным
сбросом, дешифрующим счетным выходом, с возможностью
синхронной установки в произвольное состояние от нуля до
девяти.
Таблица 2.54.
Таблица рабочих состояний ИС К555ИЕ9, К555ИЕ10*
Входы Выходы Состояние
R V2 VI pi c DI — D4 QI —Q4
L X X X X X L Установка в L
H L X X D D Предварительная запись
H H H H X У+1 Счет (+1)
H H L X X X Qfn-1) Запрет счета (хране- ние)
H H X L X X
* Здесь и далее У'— двоичный код предыдущего состояния
Таблица 2.55.
Таблица истинности ИС К555ИЕ9
Вход Выходы
Р1 Q4 Q3 Q2 Q1 . Р2
L н X X н L
Н н X X н н.
X Любой код меньше 9 L
В качестве запоминающего элемента используется
/-/(-триггер с внутренней задержкой.
Счетчик имеет вход синхронизации С, вход установки
нуля /?, четыре информационных входа DI—D4, входы
разрешения счета VI, разрешения предварительной записи
V2, разрешения переноса Р1, четыре выхода QI —Q4 и вы-
66
Рис. 2 54 Условное графическое обозначение ИС К555ИЕ9 (а),
функциональная схема (б) и временная диаграмма (в)
Назначение выводов ИС К555ИЕ9
1 Вход «Установка L» R
2 Вход синхронизации С
3 Вход информационный D1
4 Вход информационный D2
5 Вход информационный D3
6 Вход информационный D4
7 Вход разрешения счета VI
8 Общий GHD _
9 Вход разрешения предварительной записи V2
10 Вход разрешения переноса Р\
11 Выход четвертого разряда Q4
12 Выход третьего разряда Q3
13 Выход второго разряда Q2
14 Выход первого разряда Q1
15 Выход переноса Р2
16 Питание Ucc
ход переноса информации Р2 (рис. 2.54, а). Работу счетчика
поясняет временная диаграмма, на которой показана взаи-
мосвязь длительностей импульсов на входах схемы и на ее
выходах в режимах сброса, предварительной записи, сче-
та и запрета (рис. 2.54, в). Состояния выходных сигналов
в зависимости от состояния на входах схемы с указанием
режимов работы счетчика показывает табл. 2.54.
Счетчик устанавливается в предварительное состояние
при наличии на входе разрешения V2 низкого уровня.
В этом случае разрешена подача сигналов на входы
/-/(-триггеров через информационные входы £>1 — D4. Ин-
формация передается на выходы при поступлении положи-
тельного фронта тактового импульса на вход синхрониза-
ции. Операция счета происходит при наличии на входах
VI, Pl, V2, R высокого уровня.
Схема устанавливается в нулевое состояние при пода-,
че на вход напряжения низкого уровня. В режиме записи
на шины V2 подается низкий уровень, R — высокий,
а состояния входов VI и Р1 могут быть любыми.
Для переноса импульса в следующий каскад предусмотре-
на специальная схема с входом разрешения переноса Р\
и выходом Р2. При подаче на вход схемы девятого счет-
ного импульса на выходе появляется высокий уровень. Пос-
ле десятого импульса, когда счетчик обнуляется, выход
Р2 снова переходит в состояние низкого уровня. Следова-
тельно, на каждые десять счетных импульсов формирует-
ся один импульс переноса на вход счетчика старшего
разряда (табл. 2.55).
Микросхема К555ИЕ10 (рис. 2.55, табл. 2.56) —синхрон-
ный четырехразрядный двоичный счетчик, выполненный
на D-триггерах, управляемых фронтом импульса синхро-
низации.
Таблица 2.56.
Таблица истинности ИС К555ИЕ10
Вход Выходы
РА Q4 Q3 Q2 Q1 Р2
L н н Н н L
Н н Н Н' н Н
X Любой код меньше 15 L
3*
67
К55МЕМ
R
V2
27/
D2
D3
IM
C
V1
P1
QI
Q2
Q3
Q<e
P2
Хранение
' / ' \' Счет !2МШ
Сброс / Предварительная
вь/ходоб 6 L устанобна на бх QPQ4
Рис. 2.55 Условное графическое обозначение ИС К555ИЕЮ (а),
функциональная схема (б) и временная диаграмма (в)
Назначение выводов ИС К555ИЕ10
1 Вход «Установка Л» R
2 Вход синхронизаций С
3 Вход информационный 2)1
4 Вход информационный D2
5 Вход информационный D3
6 Вход информационный 2)4
7 Вход разрешения счета VI
8 Общий GND
9 Вход разрешения предварительной записи V2
10 Вход разрешения переноса Р\
11 Выход четвертого разряда Q4
12 Выход третьего разряда Q3
13 Выход второго разряда Q2
14 Выход первого разряда Q1
15 Выход переноса Р2
16 Питание Ucc
Триггер двухступенчатый. Запись информации происходит
с информационного входа D сначала в основной триггер,
а затем передается во вспомогательный. Выходы счетчика
могут быть предварительно установлены в любое состояние.
Вход R предназначен для установки счетчика в состояние
низкого уровня. Установка в нулевое состояние является
асинхронной, т. е. низкий уровень на входе R приводит к
обнулению всех триггеров независимо от импульса синхро-
низации и состояний на любых других входах.
Управление счетом осуществляется с помощью входов
VI и Р1. В режиме счета (табл. 2.54 и 2.56) на входах
должен быть высокий уровень. Вход Р\ управляет выхо-
дом схемы переноса. Для осуществления операции перено-
са необходимо, чтобы на входах VI и Р\ был подан сиг-
нал высокого уровня, тогда на выходе Р2 также появится
сигнал высокого уровня. Работу счетчика поясняет времен-
ная диаграмма (рис. 2.55, в).
Микросхема К555ИЕ13 — четырехразрядный синхронный
реверсивный двоичный счетчик (рис. 2.56, табл. 2.57 и 2.58),
выполненный на /-/(-триггерах.
Таблица 2.57.
Таблица рабочих состояний ЙС К555ИЕ13
Входы Выходы Режим
ED ЕС Е±1 с D\—D8 QI —Q8
L X X X D D Предустановка
Н н X X X Q(n- -1) Запрет счета (хранение)
Н L L X r+i Прямой счет (+1)
Н L н X У-1 Обратный счет (—1)
Таблица 2.58.
Таблица рабочих состояний ИС К555ИЕ13
Входы Выходы Режим
ЕС £+1 с Q1-Q8 OF CR
Н L X 15 Н н Направление лю-
X L Н 15 Н н бого счета
L L L 15 И L
Н Н X - 0 н Н Направление об-
X Н Н 0 н Н ратного счета
L Н L 0 н L
X X X Любой код кроме 0 и 15 L Н Любой
68
a)
Рис. 2.56. Условное графическое обозначение ИС К555ИЕ13 (а)
и функциональная схема (б)
Счетчик имеет четыре информационных входа Р\—D4,
вход синхронизации С, входы разрешения счета ЕС и на-
правления счета Е±1, вход разрешения предустановки ED.
Режимы работы счетчика приведены в табл. 2.57 и 2.58.
Состояния на входах схемы обеспечивают режимы прямого
и обратного сче^а, режим хранения информации и предуста-
новки.
Счетчик работает от положительного фронта импуль-
са синхронизации. Сигнал на входе счета Е±1 дает на-
правление счета (низкий уровень сигнала — прямой счет,
высокий уровень — обратный счет). Счетчик имеет два до-
полнительных выхода: для переноса информации CR и вы-
ход переполнения OF. Сигналы на этих выходах в зависи-
мости от сигналов на входах счетчика ЕС, Е±1 и С при-
ведены в табл. 2.58.
Рис. 2.57. Условное графическое обозначение ИС К555ИЕ14 (а)
и функциональная схема (б)
Назначение выводов ИС К555ИЕ13
1 Вход первого разряда D2
2 Выход первого разряда Q2
3 . Выход нулевого разряда Q1
4 Вход разрешения ЕС
5 Вход направления счета Е±1
6 Выход второго разряда Q4
7 Выход третьего разряда Q8
8 Общий GHD
9 Вход третьего разряда D8
10 Вход второго разряда D4 __________
11 Вход разрешения предустановки ED
12 Выход переполнения OF
13 Выход переноса CR
14 Вход синхронизации С
15 Вход нулевого разряда D\
16 Питание UqC
Микросхема К555ИЕ14 (рис. 2.57, табл. 2.59) — асинхрон-
ный счетчик-делитель с программируемым коэффициентом
деления.
Таблица 2.59.
Таблица рабочих состояний ИС К555ИЕ14
Входы Выходы Режим
/?. Е D8—D\ Cl С2 Q8- Q1
L X X X X L Установка в L
Н L D X X D Предустановка
Н Н X Q1 Q (n+D Счет (+1)
69
Назначение выводов ИС R555HE14
1 Вход разрешения предварительной установки Ё
2 Выход третьего разряда Q4
3 Вход третьего разряда D4
4 Вход первого разряда D\
5 Выход первого разряда Q!
6 Вход счетный 02
7 Общий GND
8 Вход счетный 01
9 Выход второго разряда Q2
10 Вход второго разряда D2
11 Вход четвертого разряда D8
12 Выход четвертого разряда Q8
13 Вход «Установка Ё» R
14 Питание U сс
Счетный режим осуществляется предварительной уста-
новкой рхода /?, обеспечивая исходное состояние счетчика,
соответствующее низкому уровню на выходах микросхемы.
Таблица 2 59 показывает счет от 0 до 9. Счетчик имеет
обнуление по входу разрешения предварительной установки
Е и по входу С2. Благодаря входу Е счетчик позволяет
начинать счет с любой цифры от 0 до 9.
Микросхема К555ИЕ15— двоичный четырехразрядный
счетчик с предварительной установкой, состоящий из четырех
двухступенчатых триггеров и обеспечивающий деление на 2,
4, 8, 16. Счетчик имеет отдельные счетные входы С1 и С2
(рис. 2.58. табл 2.60) у первого и второго триггеров.
Счетчик четырехразрядный, состоит из четырех двух-
ступенчатых M-S-триггеров. Первый триггер имеет собствен-
ный счетный вход 01 и обеспечивает деление частоты на
два. Счетный вход 02 второго триггера при последова-
тельном соединении с третьим и четвертым триггерами
обеспечивает деление частоты на входе 02 на пять и т д.
Таблица 2.60.
Таблица рабочих состояний ИС К555ИЕ15
Входы Выходы Режим
R Ё D8-EH Ci С2 Q8 Q1
Ё X X X X Ё Установка в Ё
Н Ё D X X D Предустановка
Н Н X X Q1 Q («+1) Счет (-Н)
Назначение выводов ИС К555ИЕ15
Рис. 2.58. Условное графическое обозначение ИС К555ИЕ15 (а)
и функциональная схема (б)
1 Вход разрешения предварительной установки Е
2 Выход третьего разряда Q4
3 Вход третьего разряда D4
4 Вход первого разряда D1
5 Выход первого разряда Q1
6 Вход счетный С2
7 Общий GHD
8 Вход счетный С1
9 Выход второго разряда Q2
10 Вход второго разряда D2
11 Вход четвертого разряда D8
12 Выход четвертого разряда Q8
13 Вход «Установка Ё» R
14 Питание U сс
При последовательном соединении второго, третьего и
четвертого триггеров счетчик обеспечивает деление частоты
на восемь. Счетчик имеет вход установки в нуль /?, че-
тыре информационных- входа D и вход разрешения предва-
рительной установки Е. Предварительная установка счетчи-
ка позволяет начинать счет с любой цифры от 0 до 15.
В режиме трехразрядног.о двоичного счетчика входные
счетные импульсы поступают на вход С2 . Режимы работы
счетчика поясняет табл. 2.60.
Микросхема К555ИЕ17 — синхронный четырехразрядный
реверсивный двоичный счетчик, выполненный на 7)-триггерах
(рис. 2.59).
Микросхема имеет тактовый вход С, четыре информацион-
ных входа DI— D4, входы разрешения счета ECN, раз-
решения записи EWR, разрешения переноса ECR и вход
управления направлением счета Е±1 для выполнения счета
как в прямом, так и в обратном направлении, четыре
разрядных выхода QI —Q4 и выход переноса кода CR. Ре-
жим работы счетчика поясняет табл. 2.61. Микросхема
осуществляет в зависимости от состояния входов и тактово-ч
го импульса следующие режимы работы: прямой и обратный
70
Начальная Прямой Остановка
устанойна счет счета
кода
Обратный
счет
Рис. 2.59. Условное графическое обозначение ИС К555ИЕ17 (а),
функциональная схема (б) и временная диаграмма (в)
счет, загрузку, запрет счета, запрет счета и переноса.
В табл. 2.61 представлено предыдущее и текущее состоя-
ния на выходах счетчика, а также состояние на выходе
переноса ECR.
Назначение выводов ИС К555ИЕ17
1 Вход управления направлением счета £±1
2 Вход тактовый С
3 Вход информационный D\
4 Вход информационный D2
5 Вход информационный D3
6 Вход информационный D4
7 Вход разрешения счета ECN
8 Общий GND
.9 Вход разрешения записи EWR
10 Вход разрешения переноса ECR
11 Выход Q4
12 Выход Q3
13 Выход Q2
14 Выход Q1
15 Выход переноса CR
16 Питание Ucc
71
Таблица 2.61.
Таблица истинности ИС К555ИЕ17
Режим Входы Выходы
С Управления Информационные Предыдущее состояние Текущее состояние ECR
E+l ECN ECR EWR DI — D4 Q1-Q4 Q1-Q4
Прямой счет L H L L H X g4g3g2gl g4g3g2gl H
J~ H L L H X g4g3g2gl g4g3g2(gl + l) H
J H L L H X H H H L H H H H L
f H L L H X H H H H L L L L H
Обратный счет L L L L H X g4'g3'g2'gl' g4'g3'g2/gl' H
J L L L H X g4'g3'g2'gl' g4'g3'g2'(gl'—1) H
J L L L H X L L L H L L L L L
f L L L H X L L L L H H H H H
Загрузка L X X L L </4</3d2dl g4"g3"g2"gl" g4"g3"g2"gl" H*
L X X H L d4dM2d1 g4"g3"g2"gl" g4"g3"g2"gl" H
f X X L L d4d3d2dl X d4dM2d 1 H*
Запрет 'счета J X H L H X g4"g3"g2"gl" g4"g3"g2"gl" H*
Запрет счета и переноса f X X H H X g4"g3"g2"g\" g4"g3"g2"gl" 1 H
Временная диаграмма (рис. 2.59, в) показывает взаимо-
связь длительности импульсов на входах и выходах в раз-
личных режимах работы счетчика.
Микросхема К555ИЕ18 — четырехразрядный двоичный
счетчик, выполненный на двухступенчатых /)-триггерах. Счет-
чик синхронный. Управление режимом счета осуществляет-
ся с помощью_ входов разрешения счета VI, предваритель-
ной записи V2 и разрешения переноса Р1 (рис. 2.60, а).
Назначение выводов ИС К555ИЕ18
1 Вход «Установка L» R
2 Вход синхронизации С
3 Вход информационный D\
4 Вход информационный D2
5 Вход информационный D3
6 Вход информационный D4
1 Вход разрешения счета VI
8 Общий GND
9 Вход разрешения предварительной записи V2
10 Вход разрешения переноса Р1
11 Выход четвертого разряда Q4
12 Выход третьего разряда Q3
13 Выход второго разряда Q2
14 Выход первого разряда Q1
15 Выход переноса Р2
16 Питание Ucc
В режиме счета на указанных входах должен быть
высокий уровень сигнала. Предварительная установка счет-
чика осуществляется по входу установки R. Предваритель-
ная установка и обнуление счетчика являются синхрон-
ными операциями, которые происходят с приходом синхро-
импульса на вход синхронизации С при наличии разрешаю-
щих сигналов на входах V2 и Р. Управление режимом
счета осуществляется с помощью двух входов: разрешения
счета VI и разрешения переноса Р\. В режиме счета на
обоих входах должен быть высокий уровень Временная
диаграмма показывает взаимосвязь длительностей импульсов
на входах и выходах счетчика (рис. 2.60, в).
Микросхема К555ИЕ19 —два четырехразрядных двоич-
ных счетчика с индивидуальной синхронизацией И общим
сбросом (рис. 2.61).
Назначение выводов ИС К555ИЕ19
1 Тактовый вход С 8 Выход Q8
2 Вход «Сброс» R 9 Выход Q4
3 Выход Q1 lO- Выход Q2
4 Выход Q2 ll Выход
5 Выход Q4 12 Вход «Сброс» R
6 Выход Q8 13 Тактовый вход С
7 Общий GND 14 Питание Ucc
72
Рис. 2 60 Условное графическое обозначение ИС К555ИЕ18 (а),
функциональная схема (б) и временная диаграмма (в)
Рис 2 61. Условное графическое обозначение ИС К555ИЕ19 (а)
и функциональная схема (б)
Каждый счетчик имеет тактовый вход С, вход «Сброс»
R и четыре выхода Q. Счет входных импульсов от 0 до
15 осуществляется при наличии низкого уровня напряже-
ния на входе R. Состояние уровней на входах и вы-
ходах схемы представлено в табл. 2.62.
Таблица 2.62.
Таблица истинности ИС К555ИЕ19
Счет входных импульсов Вход Выходы
R Q8 Q4 Q2 Q1
X н L L L L
0 L L L L L
1 L L L L И
2 L L L Н L
3 L L L Н Н
4 L L Н L L
5 L L Н L Н
6 L L Н Н L
7 L L Н Н Н
8 L Н L L L
73
Окончание табл. 2.62
Счет входных импульсов Вход Выходы
R Q8 Q4 Q2 Q1
9 L н L L н
10 L н L Н L
11 L н L Н Н
12 L н И L L
13 L н Н L Н
14 L И И Н L
15 L н И И Н
Счетчик К555ИЕ20 — сдвоенный двоично-десятичный
счетчик с коэффициентом деления 2 и 5, с общим сбросом.
Первый триггер счетчика (рис. 2.62) имеет собственный
счетный вход С1 и обеспечивает деление частоты на два.
Таблица 2.63.
Таблица истинности 1ИС К555ИЕ20
Счет входных импульсов Вход «Сброс» R Выходы
Q8 Q4 Q2 Q1
X н L L L L
0 L L L L L
1 L L L L Н
2 L L L Н L
3 L L L Н Н
4 L L Н L L
5 L L Н L И
6 L L И И L
7 L L Н Н Н
8 L Н L L L
9 L Н L L Н
Рис. 2 62 Условное графическое обозначение ИС К555ИЕ20 (а)
и функциональная схема (б)
Назначение выводов ИС К555ИЕ20
1 Тактовый вход С1 9 Выход Q8
2 Вход «Сброс» R 10 Выход Q4
3 Выход Q1 11 Выход Q2
4 Тактовый вход С2 12 Тактовый вход С2
5 Выход Q2 13 Выход Q1
6 Выход Q4 14 Вход «Сброс» R
7 Выход Q8 15 Тактовый вход С1
8 Общий GND 16 Питание Осс
Счетный вход С2 второго триггера соединен с четвер-
тым триггером, что обеспечивает деление частоты на вхо-
де С2 на пять. Вход Сброс R является общим для всех
четырех триггеров счетчика. Таблицы 2.63 и 2.64 показыва-
ют счет входных импульсов от 0 до 9 при двух состояниях
счетчика: когда выход Q1 соединен с входом С2 (табл. 2.63)
и выход Q8 соединяется с входом С1 (табл. 2.64).
Таблица 2.64.
Таблица истинности 2 ИС К555ИЕ20
Счет входных импульсов Вход «Сброс» R Выходы
Q1 Q8 Q4 Q2
X н L L L L
0 L L L L L
1 L L L L Н
2 L L L Н L
3 L L L Н Н
. 4 L L Н L L
5 L Н L L L
6 L Н L L Н
7 L И L Н L
8 L Н L Н И
9 L И Н L L
2.14. Арифметическо-логические устройства
Арифметическо-логические устройства выполняют опера-
ции вида: суммирование, сравнение, умножение, контроль
по коду, формирование логических функций, ускоренный
перенос импульсов и т. д. Арифметическо-логические устрой-
ства находят широкое применение в ЭВМ, цифровой и изме-
рительной технике. Состав этих ИС в серии К555 представ-
лен в табл. 2.65. Особенность арифметических устройств
состоит в том, что сигналам приписываются арифметиче-
ские значения 1 (высокий уровень) и 0 (низкий уровень)
и действия над ними подчиняются законам двоичной логи-
ки. К АЛУ относятся также микросхемы, выполняющие
специальные арифметические операции, такие как выявление
четности заданных чисел, сравнение двух чисел и др.
Сумматоры представляют собой устройства, производя-
щие суммирование чисел с выдачей результата и сигнала
переноса в старшие разряды. В цифровых устройствах
суммирование осуществляется в основном в двоичном коде.
В зависимости от способа обработки чисел сумматоры раз-'
деляются на сумматоры последовательного и параллельно-
го типов. Сложение - чисел в последовательных сумматорах
осуществляется поразрядно, последовательно во времени.
В сумматорах параллельного действия сложение всех раз-
рядов многоразрядных чисел происходит одновременно.
К недостаткам последовательных сумматоров следует
отнести их сравнительно невысокое быстродействие, так
как одновременно суммируется только пара слагаемых.
Слагаемые Af и Bt в сумматорах параллельного типа
складываются- во всех разрядах одновременно, а перенос Р
74 •
Таблица 2.65.
Состав АЛУ в ИСК555
Функциональное назначение Тип Раз- ряд- ность Число ми- кро схем в кор- пусе Примечание
Сумматоры ИМ5 1 2 С ускоренным пе-
ИМ6 4 1 реносом
ИМ7 1 4 С> мматор-вычита- тель
АЛУ ИПЗ 4 1 По 16 арифмети- ческих и логиче- ских операций
Схема быстрого пере- носа ИП4 4 1 Одна схема на че- тыре схемы АЛУ
Схема контроля четно- сти (нечетности) ИП5 9 2 Определяет пари- тет
Схема контроля по ко- ду Хэмминга ВЖ1 16 1 Схема обнаруже- ния и исправления ошибок
Умножитель ИП8 2X4 1 Параллельный
Перемножитель ИП9 8 1 Последовательно- параллельный
Схема сравнения СП1 4 1 Для г?-разрядных компараторов в двоичном коде
поступает с окончанием операции сложения в предыдущем
разряде.
Быстродействие многоразрядных сумматоров параллель-
ного типа ограничено задержкой переноса, так как форми-
рование сигнала переноса на выходе старшего разряда
не может произойти до тех пор, пока сигнал переноса
младшего разряда не распространится последовательно по
всей системе. Время переноса в схеме может быть умень-
шено путем введения операции параллельного переноса
специальной схемой — блоком ускоренного переноса.
Простейший суммирующий элемент — полусумматор,
имеющий два входа А и В и два выхода S (сумма) и
Р (перенос).
Сложение двух м-разрядны-х двоичных чисел осущест-
вляет полный сумматор, имеющий несколько разрядов (оз
младшего до старшего), производящих суммирование.
Микросхема К555ИМ5 (рис. 2.63) — два одноразрядных
полных сумматора, выполняет операцию сложения трех
одноразрядных чисел в двоичном коде с учетом переноса
младшего разряда в старший.
Рис 2 63. Условное графическое обозначение ИС К555ИМ5 (а)
и функциональная схема (б)
Таблица 2.66
Таблица истинности ИС К555ИМ5
Входы Выходы
Рп в А S Р (д-рг»
L L L L L
L L н. Н L
L Н L Н L
L Н И L Н
И L L Н L
Н L Н L Н
И Н L L И
Н • Н Н Н Н
Назначение выводов ИС К555ИМ5
Вход А 8 Выход S
9 —
Вход В 10 Выход Р(п_
Вход Рп 11 Вход Рп
Выход Р(л + 1) 12 Вход В
Выход 3 13 Вход А
Общий GND 14 Питание
Состояние выходных уровней схемы в зависимости от
состояний на входах А, В и Рп показано в табл. 2.66.
Высокий и низкий уровни сигнала на выходах схемы S и
устанавливаются при наличии высокого и низкого
уровней на всех входах сумматора.
Микросхема К555ИМ6 — четырехразрядный двоичный
полный сумматор с ускоренным переносом (рис. 2.64),'вы-
полняет операцию сложения двух четырехразрядных чисел
в двоичном коде с учетом переноса из младшего разряда
и выдает сумму этих чисел и перенос в старший разряд.
Назначение выводов ИС К555ИМ6
Выход S2 9 Выход Р4
Вход В2 10 Выход S4
Вход А 2 11 Вход 54
Выход S1 12 Вход А4
Вход А1 13 Выход S3
Вход 51 14 Вход АЗ
Вход Р0 15 Вход 53
Общий GND 16 Питание
75
Рис. 2.64 Условное графическое обозначение ИС К555ИМ6 (а)
и функциональная схема (б)
Таблица 2.67 показывает, как состояние входов Л1, В1,
Л2, В2, ЛЗ, ВЗ, Л4, В4 влияет на состояние выходов
SI—S4 и Р4 при низком и высоком уровнях на входе
РО.
Микросхема К555ИМ7 — четыре последовательных сум-
матора-вычитателя, каждый из которых (рис. 2.65) имеет
информационные входы Л и В, вход выбора режима М,
выход S.
К555ИГП
у-м
В1
St12
SM3
а)
Таблица 2.67.
Таблица истинности ИС К555ИМ6
Входы
Выходы
Л1, лз В1, вз Л2. Л4 В2, В4 PQ = L, P2 — L РЪ=Н, Р2=И
S1, S3 52, S4 Р2, Р4 Si, S3 52, S4 Р2, Р4
L L L L L L L Н L L
И L L L Н L L Н Н L
L Н L L Н L L L Н L
И И L L L Н L Н Н L
L L Н L L Н L Н Н L
И L Н L Н Н L L L Н
L Н Н L Н Н L L L Н
Н Н Н L L Н И L Н
L L L Н L И L Н Н L
Н L L Н Н н L L L Н
L Н L Н Н н L L L Н
Н Н L Н L L Н Н L Н
L L Н Н L L Н Н L Н
Н L Н И Н L Н L Н И
L Н Н Н Н L Н L Н Н
Н Н Н И L Н Н Н Н Н
б)
Рис. 2.65. Условное графическое обозначение ИС К555ИМ7 (а) и функциональная схема (б)
76
Назначение выводов ИС К555ИМ7
1 Такт С
2 Выход сумматора S1
4 Выбор режима Ml
5 Информационный вход В\
6 Информационный вход А1
7 Информационный вход А2
8 Информационный вход В2
9 Выбор режима М2
11 Выход сумматора S2
12 Общий GND
13 «Сброс» R
14 Выход сумматора S3
16 Выбор режима М3
17 Информационный вход ВЗ
18 Информационный вход АЗ
19 Информационный вход А4
20 Информационный вход В4
21 Выбор режима М4
23 Выход сумматора S4
24 Питание Ucc
Вход сброса информации R и тактовый вход С яв-
ляются общими для всех четырех сумматоров. Режимы
работы сумматора (функции сложения, вычитания, сброса)
показаны в табл. 2.68. Сумматор срабатывает от положи-
тельного фронта тактового импульса. В зависимости от
уровня сигнала, подаваемого на вход М, сумматор выпол-
няет либо операцию сложения, либо вычитания. На вход
R при этих операциях должен быть подан высокий уро-
вень, при низком уровне на входе R осуществляется опе-
рация сброса информации.
Таблица 2.68.
Таблица истинности ИС К555ИМ7
Избирательная функция Вход Внутренний перенос Выход
м А в с ДО после
Сброс L L L н X X X X X X L Н L Н L L
Н L L L у L L L
н L L L у Н L Н
И L L Н у L L Н
Сложение Н L L Н у И И L
Н L Н L у L L Н
н L Н L у Н И L
н L Н Н у L Н L
н L И Н у* Н Н
н Н L L у L L Н
н Н L L у Н Н L
н Н L И у L L L
н Н L Н Г Н L Н
Вычитание н И Н L L Н L
н Н Н L у И Н Н
н И Н Н f L L. Н "
н И Н И Н И L
АЛУ, схема быстрого переноса и контроля четности.
Четырехразрядное АЛУ представляет собой ИС К555ИПЗ
(рис. 2.66, табл. 2.69), выполняющую 16 арифметических
и ^6 логических операций.
б)
Рис. 2.66. Условное графическое обозначение ИС К555ИПЗ (а) и функциональная схема (б)
77
Таблица 2 69.
Таблица истинности ИС К555ИПЗ
Выбор функции Положительная логика Отрицательная логика
SFD3 SED2 SED\ SEDQ Логиче- ская фу нкция М = Н Арифметические операции M — L Логи- ческая функция М--=Н Арифметические операции M=L
CRr = И CRn = L CRn=L CRn = H
L L L L А Л 4 + 1 Л Л —1 А
L. L L И а~+в Л г В (Л+й)+1 л в АВ—1 АВ
L L И . L АВ А фВ (А + Вр-г 1 А + В АВ— 1 АВ
L L И н 0 — 1 ("дополненная до 2) L 1 — 1 (дополненная до 2) 0
L Н L L лв А+АВ Л+ЛВ+1 А+~В Л-Е(ЛФВ) Л+(Л + В) + 1
L Н L Н в 64 Л-В)Л-ЛВ (Л ф-В)4-ЛВЛ-1 В ЛВ-р(ЛфВ) АВ+(А + В)+\
L .н Н L АфВ Л—В- 1 Л—В А'фВ Л—В —1 А—В
L И И Н АВ ЛВ--1 АВ А+В А+В <A + B)+i
И L L L ~А + В А А-АВ А т - Л В -j- 1 АВ Л+(Л + Й) Л+(Л+В) + 1
Н L L Н Л ф В А+В Л + В+1 АфВ А + В Л В —p 1
Н L Н L в (Л 4-й)+-Лй (Л +В) + АВ + 1 В АВ + (А+В) ЛВ + (Л + В)+1
И L Н Н АВ АВ- 1 АВ Л+ в А + В (Л + В)+1
Н И L L 0 А -+-Л* Л-М + 1 1 А +Л* Л+Л + 1
И Н L Н А + В (Л +В'Я- 4 (Л+В) + Л — I АВ АВ + А ЛВЛ-ЛЛ-1
И И Н 1 А + В (Л +В) + А (Л + В) + Л-1 АВ АВ + А ЛВ+Л+Г
н И 1 н 1 Н А Л —1 А А А Л Л-1
Назначение выводов -ИС К555ИПЗ
1
2
3
4
5
6
7
8
9
10
11
12
Информационный вход ВО или ВО (младший разряд) 13
Информационный вход Л0 или Л0 (младший разряд)
Вход «Выбор функции» SED3 (старший разряд)
Вход «Выбор функции» SED2 15
Вход «Выбор функции» SED\ 16
Вход «Выбор функции» SED0 (младший разряд) р
Вход «Перенос» CRn или СРГ
Вход «Режим работы» М _
Выход «Образование функции» F0 или F0 (младший 19
разряд) 20
Выход «Образование функции» 7'1 или F1 21
Выход «Образование функции» F2 или 7;2 22
Общий GND 23
24
Выход «Образование функции» F3 или 73 (старший
разряд)
Выход «Сравнение А —В» К
Выход «Распространение переноса» Р или Р
Выход «Перенос» С/?(п4_4) или С/?(п4_4)
Выход «Образование* переноса» G или G
Информационный вход ВЗ или ВЗ (старший разряд)
Информационный вход АЗ или ЛЗ (старший разряд)
Информационный вход В2 или В2
Информационный вход Л2 или Л2
Информационный вход В1 или В\
Информационный вход Л1 или Л1
Питание Ucc
Схема имеет восемь информационных входов Л0, ВО,
Л1, В1, Л2, В2, ЛЗ, ВЗ и четыре дополнительных селек-
тивных входа SED0 — SED3. В зависимости от комбинации
78
логических уровней на этих входах можно получить одну
из 16 возможных логических или арифметических опера-
ций. Вход М — вход выбора режима работы схемы. Если
Рис 2.67. Условное графическое обозначение ИС К555ИП4 (а)
и функциональная схема (6)
на вход М подается высокий уровень сигнала, блок уско-
ренного переноса, осуществляющий перенос из разряда в раз-
ряд, отключается. Микросхема выполняет логические опера-
ции. При низком уровне сигнала на входе М включается
блок ускоренного переноса и микросхема выполняет арифме-
тические операции. Вход CRn — вход переноса информации
из предыдущего разряда, который используется, когда про-
изводятся операции над числами разрядностью больше
четырех.
FO —F3 — четыре информационных выхода, на каж-
дом из которых получается результат арифметической или
логической операции.
Для увеличения логической гибкости в АЛУ предусмотре-
ны выходы «Распространение переноса» Р и «Образование
группового переноса» G, а также выход «Перенос» из
АЛУ С/?л_|_4. Выход К является выходом «Сравнение А=В».
В табл. 2.69 показано выполнение логических функ-
ций и арифметических операций в положительной и от-
рицательной логике при различных состояниях на селектив-
ных входах SED.
Микросхема КМ555ИП4 (рис. 2.67, табл. 2.70) — схе-
ма быстрого переноса для АЛУ, предназначена для выпол-
нения операции ускоренного переноса при сложении чисел,
используется совместно с ИС К555ИПЗ и позволяет осу-
Таблица 2.70.
К555ИЛ¥
Таблица истинности ИС К555ИП4
Входы Выходы
С*п G0 Р0 G1 р\ G2 Р2 G3 РЗ СР(п-\-х) CR(n+y) CR(n+z) CRG CRP
X , L X X X X X * X X И
Н X L X X X X X X н
Все остальные комбинации L
X X X L X X X X X И
X L X X L X X X X н
И X L X L X X . X X и
Все остальные комбинации L
X X. X X X L X X X н
X X X L X X L X X и
X L X X L X L X X н
И X L X L X L X X н
Все остальные комбинации L
X' X X X X X X L X L
X X X X X L X X L L
X X X L X X L X L L
X L X X L X L X L L
Все остальные комбинации И
X X L X L X L X L L
Все остальные комбинации И
79
ществлять перенос между группами чйсел в пределах 16-,
32-двоичных разрядов с использованием одного, двух, трех
уровней ускоренного переноса.
Назначение выводов ИС К555ИП4
1 Вход образования переноса Gl
2 Вход распространения переноса Р1
3 Вход образования переноса GO
4 Вход распространения переноса РО
5 Вход образования переноса G3
6 Вход распространения переноса РЗ
7 Выход CRP
8 Общий GND
9 Выход переноса CR (п+г)
10 Выход образования переноса CRG
11 Выход переноса CR (п+у)
12 Выход переноса CR (п-|-х)
13 Вход переноса CRn »
14 Вход образования переноса G2
15 Вход распространения переноса Р2
16 Питание Uсс
С целью расширения логических возможностей схемы
сигнал переноса четвертого каскада разделен на два сигна-
ла: сигнал образования группового переноса CRG и сигнал
распространения группового переноса CRP.
Входы G0—G3 служат для поступления сигналов обра-
зования переноса, входы РО —РЗ— для сигналов распростра-
нения переноса соответствующих разрядов двоичного сум-
матора (с первого по четвертый). Микросхема имеет
пять информационных выходов, состояние на которых в
зависимости от комбинации на входах показано в табл. 2.70.
Микросхема К555ИП5 — девятиразрядная схема контро-
ля четности (нечетности), предназначенная производить
контроль операций при обработке цифровой информации
(рис. 2.68, табл. 2.71).
f Назначение выводов ИС К555ИП5
Вход 7)6 8 Вход 7)0
Вход D7 9 Вход 7)1
Вход D8~ 10 Вход 7)2
Выход У1 И Вход 7)3
Выход У2 12 Вход 7)4
Общий GND 13 Вход 7)5
14 Питание U.
Схемы контроля четности обычно имеют цепи, создаю-
щие бит четности, т. е. генераторы четности, и цепи контро-
ля четности.
Первая ступень схемы состоит из трех трехвходовых
блоков контроля четности, выполненных на базовых элемен-
тах типа И/ИЛИ —НЕ.
Таблица 2.71
Таблица истинности ИС К555ИП5
Номера входов с уровнем L Выходы
У1 Y2
0, 2, 4, 6, 8 И L
1, 3, 5, 7, 9 L И
Рис 2.68. Условное графическое обозначение ИС К555ИП5 (а)
и функциональная схема (б)
Вторая ступень также выполнена на элементах
И/ИЛИ — НЕ с выходами контроля четности-нечетности (вы-
ходы У1 и Y2). Высокий ‘ уровень напряжения на выходе
четности У1 будет только тогда, когда высокий уровень
имеется на четном числе входов, а на выходе У2, когда
высокий уровень напряжения подается на нечетное число
входов.
Умножители — устройства для умножения двухразрядных
чисел и выдачи результата в виде 2/1-разрядного числа.
В серии К555 умножители представлены в виде двух
ИС К555ИП8 и К555ИП9.
Микросхема К555ИП8 — параллельный двоичный умно-
житель 2X4 разряда, выполненный на основе логических
схем И — ИЛИ, И — НЕ, И — ИЛИ — НЕ (рис. 2.69).
Микросхема имеет четыре входа множимого каждого
разряда Bl, В2, ВЗ, В4, вход разрешения умножения G,
входы множителя первого и второго разрядов Ml, М2, вхо-
80
Рис 2.69. Условное графическое обозначение ИС К555ИП8 (а)
и функциональная схема (б)
ды переноса предыдущего разряда множителя МО и мно-
жимого ВО.
Четыре выхода микросхемы QO —Q3 обеспечивают про-
изведение чисел каждого разряда, выход Q4 является вы-
ходом переноса в следующий разряд. Режимы работы
умножителя поясняет табл. 2.72. При напряжении низкого
Назначение выводов ИС К555ИП8
1 Вход множимого третьего разряда ВЗ
2 Вход множимого четвертого разряда В4
3 Вход разрешения умножения G
4 Вход множителя второго разряда Л42
5 Выход переноса Q4
6 Выход произведения четвертого разряда Q3
7 Выход произведения третьего разряда Q2
8 Общий GND
9 Выход произведения второго разряда Q1
10 Выход произведения первого разряда Q0
11 Вход переноса предыдущего разряда множителя МО
12 Вход множителя первого разряда ЛП
13 Вход переноса предыдущего разряда множимого ВО
14 Вход множимого первого разряда В1
15 Вход множимого второго разряда В2
16 Питание Ucc
уровня на входе разрешения умножения G микросхема
находится в режиме хранения, т. е. на выходах сохраняется
предыдущее состояние. При операции умножения на вход
разрешения умножения должен быть подан высокий уровень
сигнала. При низком или высоком уровне на всех входах
множителя осуществляется операция переноса, на выходе
микросхемы.
Микросхема К555ИП9 — восьмиразрядный последова-
тельно-параллельный двоичный перемножитель (рис. 2.70,
табл. 2.73), имеет восемь входов множимого Х0 — Х7, вход
множителя Y, вход расширения ЕХ, вход выбора старшей
схемы SE и вход управления записью множимого COWR.
Назначение выводов ИС К555ИП9
1 Вход управления записью множимого СОWR
2 Вход множимого ХЗ
3 Вход множимого Х2
4 Вход множимого XI
5 Вход множимого Х0
6 Выход произведения Р
7 Тактовый вход С
8 Общий GND
9 Вход выбора старшей схемы SE
10 Вход расшйрения ЕХ
11 Вход множимого Х7
12 Вход множимого Х6
13 Вход множимого Х5
14 Вход множимого Х4
15 Вход множителя Y
16 Питание Uсс
Таблица 2.72.
Таблица рабочих состояний ИС К555ИП8
Входы Выходы Режим
G М2 Ml МО Q4 Q3 . Q2 QI Q0
L X X X Q (п-1) Q (л-1) Q (л-1) Q (л-1) Q (л-1) Хранение
И L L L н L L L L Умножение
Н L L Н В4 В4 ВЗ В2 В1
Н L Н L В4 В4 ВЗ В2 В1
Н L Н Н В4 ВЗ В2 В1 ВО
Н Н L L В4 ВЗ В2 В1 ВО
Н Н Е Н В4 В4 ВЗ В2 В1
Н Н Й L В4 В4 ВЗ В2 В1
Н Н Н Н Н L L L L
81
'а)
Регистр Сумматор- Регистр
е)
Рис 2.70. Условное графическое обозначение ИС К555ИП9 (и) и функциональная схема (б)
Таблицу 2.73.
Таблица рабочих состояний ИС К555ИП9
Входы Внутрен- нее состоя- ние Y— 1 Выход P Режим
COWR с Xl Y
L X PO* X L L Загрузка нового множимого и очистка внутренних регистров суммы и переноса
И J" X L L Определяется по произве- дению операндов согласно алгоритму Бута Сдвиг регистра суммы
И X L H Сложение множимого с содержимым регистра суммы и сдвиг
Н X H L Вычитаемое множимого из содержимого регистра суммы и сдвиг
Н X H H Сдвиг регистра суммы
* РО — разряд Xi .открыт для новых данных (1=0 7)
На выходе микросхемы Р снимается результат произве-
дения, осуществляемого перемножителем. Схема срабатывает
от положительного фронта тактируемого импульса, подавае-
мого на тактовый вход С.
Операции, производимые микросхемой, показаны в
табл. 2.73. При низком уровне напряжения на входе
управления записью множимого осуществляется операция
загрузки нового множимого и очистка внутренних регистров
суммы и переносов. Операции сдвига, сложения, вычитания
множимого производятся в микросхеме при подаче на вход
управления записью высокого уро'вня напряжения и при
наличии тактового импульса на входе С. Состояние на вы-
ходе Р определяется значением перемножаемых операндов.
Микросхема К555СП1—схема сравнения двух четырех-
разрядных чисел. Результатом сравнения является обнару-
жение одного из трех возможных состояний: A<ZB, А = В,
А>В. Критерием равенства двух двоичных чисел являет-
ся совпадение их по всем разрядам. Выход схемы срав-
нения устанавливается в высокое состояние, если два числа
равны, в противном случае выход находится в низком
состоянии.
Микросхема (рис. 2.71) имеет четыре сравниваемых
входа чисел А и В (Л0, ВО, ..., АЗ, ВЗ) и три дополни-
тельных входа переноса А'<.В, А —В и А>В ддя сравне-
ния чисел большей разрядности путем последовательного
соединения компараторов в каскад, т. е. предназначена для
построения iV-разрядных компараторов в двоичном коде.
Назначение выводов ИС К555СП1
Вход ВЗ 9 Вход ВО
Вход переноса А<В 10 .Вход Л0
Вход переноса А = В 11 Вход В1
Вход переноса ' А>В 12 Вход Л1
Выход А>В 13 Вход Л2
Выход А = В 14 Вход В2
Выход A<zB 15 Вход ЛЗ
Общий GHD 16 Питание U.
82
Рис. 2.71. Условное графическое обозначение ИС К555СП1 (а)
и функциональная схема (6)
Работу микросхемы сравнения поясняет табл. 2.74.
Микросхема К555ВЖ1 (рис. 2.72, табл. 2.75) — шест-
надцатиразрядная схема обнаружения и исправления оши-
бок (ОИО) по коду Хэмминга, использование которого
позволяет исправляв однократные, обнаруживать все дву-
кратные ошибки в ЗУ, определять преобладание долей
ошибок малой кратности в общем числе ошибок.
Таблица 2.75.
Таблица кода признака ошибок ИС К555ВЖ1
Положение ошибки Синдром ошибки Si
СВО CBl CB2 CB3 CB4 CB5
DBQ L L H L H H
DB\ L H L L H H
DB2 H L L L H H
DB3 L L H H L H
DB4 L H L H L H
DB5 H L L H L H
DBQ H L H L L H
DB7 H H L L L H
DB8 L L H H H L
DB<3 L H L H H L
DB\Q L H H L H L
DBW H L H L H L
DB\2 H H L L H L
DB\3 L H H H L L
DB14 H L H H L L
DB\5 H H L H L L
CBQ L H H H H H
CB1 H L H H H H
CB2 H H L H ’ H H
CB3 H H H L H H
CB4 H H H H L H
CBS H H H H H L
Ошибки нет H H H H H H
Таблица 2.74.
Таблица истинности ИС К555СП1
Сравнительные входы Входы переноса Выходы
43, ВЗ 42, В2 41, В1 40, ВО 4>В А<в А = В 4>В А<В А = В
ЛЗ>ВЗ X X X X X X Н L L
лз<вз X X X X X X L Н L
АЗ=ВЗ Л2>В2 X X X X X Н L L
АЗ=ВЗ А2<В2 X X X X X L Н L
АЗ=ВЗ А2=В2 Л1>В1 X X X X И L L
АЗ=ВЗ А2=В2 ЛКВ1 X X X X L Н L
АЗ=ВЗ А2=В2 Л1 = в\ ло>во X X X Н L L
АЗ=ВЗ А2=В2 Л1-В1 ло<во X X X L И L
АЗ=ВЗ А2=В2 Л1 = В1 ло=во н L L Н L L
АЗ=ВЗ А2=В2 Л1 = В1 ло=во L н L L Н L
ДЗ=ВЗ А2=В2 Л1 = В1 ло=во X X Н L L И
АЗ=ВЗ А2=В2 А\ = В\ ло=во н н L L L L
ЛЗ=ВЗ А2=^В2 А\ = В{ ло=во L L L Н Н L
83
КН5ВЖ1
S1
ВО
2
26
S1 ВВС
$0
ВВО
ВВ1
ВВ2
ВВЗ
ВВ9
ВВЗ
ВВ6
ВВ7
ВВ8
ВВ9
BBW
ВВП
ВВ12
ВВ/3
ВВ79
ВВ75
СВО —
св/ —
СВ2' —
СВЗ —
CS9
СВ5 —
а)
RG
Q0
Of
02
03
Q9
Q5
WJk
wn
ЕА|
ЕД
ЕЕ
М2
20 I----
М2
18
19
20
21
22
15
1L
\^во
27/
122
ИЗ
И9
125
и в О---
DB1-----
12В2----
12В3----]
12В 9 — Н
12В5----
DB6-----
DB7-----
DB8-----
DB9-----
В ВЮ----
ВВП-----
ВВ12 — Н
12В13---
ОВ19----
DB15--
™В1[В1
[В2
IB3
I#?
1В6
\G7
\279
[2719
[277/
[27/2
[2773
[27/9
h/5
iezs
IEZ3
I КЗ
\Шк
iKa
isza
\\Ш
I ЕЙ
IES
и
QO
QI
Q2
Q3
Q9
Q5
Q6
Q7
Q8
Q9
Q/0
QU
Q12'
Q13-
QJ9
Q15
7Г
12
13
19
М2
М2
2
3
&
,яз
^ГТ
26 Of
29
гда
га
23\
F?i
ra
ra
ra
ra
25
ra
ra
ra
ra
ira
да
27
Г1Л
ra
ra
ra
130
га
1га
29
ra
ra
да
ra
ra
1^
31
39\
га
га
га
га
ira
зз\
ra
ra
ra
36-7Г.
&
98
&
,35
&
90
2
3
£
5
93
/5'—
&
38
&
37
&
97
4
, 36
&
39
95—
17— 712
9 ^2
38
10 —'712
16~ 712
7 ^\Й2
18^712
29
22-
28
СВО
СВ/
СВ2
CBS
39
cot
свв
EF
32 М2
MEF
L
91
Я
25 а
&
92
6
7
8
9
Рис. 2.72. Условное графическое обозначение ИС К555ВЖ1 (а),
функциональные схемы (б, в) и временные диаграммы режимов
считывания (г) и записи (д)
S1
^Ъ* i
29
25
2L.
Ж.
JL-
33
29
25
28
29
32
3L-
23
26
-22-
2L.
32
33
23
25
27
1L
32
33
29
25
28
-31L
JL.
33
23
26
28
30
JL-
33
23
25
27
J0-
31
33
Н
L
&
95
&
92
&
99
19^Лм2
21 —712
\^2
29
26
27
29
31
33
t
Входво/е ияфо/мгацаоввые
разряды
84
11 Вход-выход десятого разряда информационного слова
DB9
12 Вход-выход 11-го разряда информационного слова
DB10
13 Вход-выход 12-го разряда информационного слова DB11
14 Общий GND
15 Вход-выход 13-го разряда информационного слова DB12
16 Вход-выход 14-го разряда информационного слова DB13
17 Вход-выход 15-го разряда информационного слова DB14
18 Вход-выход 16-го разряда информационного слова DB 15
19 Вход-выход шестого разряда контрольного слова СВ5
20 Вход-выход пятого разряда контрольного слова СВ4
21 Вход-выход четвертого разряда контрольного слова СВЗ
22 Вход-выход третьего разряда контрольного слова СВ2
23 Вход-выход второго разряда контрольного слова СВ 1
24 Вход-выход первого разряда контрольного слова СВО
25 Вход выбора режима ВО
26 Вход выбора режима S1
27 Выход флажка наличия ошибки EF
28 Питание U сс
В основу работы микросхемы положен принцип избы-
точного кодирования, т. е. увеличения количества разрядов,
необходимых для представления информации (табл. 2.76).
Избыточные разряды (контрольные) позволяют обнаружи-
вать и исправлять ошибки, возникающие в процессе запи-
си и хранения информации. Количество необходимых
контррльных и информационных разрядов для классическо-
го кода Хэмминга определяется соотношением m = 2* —-k— 1,
где k — количество контрольных разрядов; т — максималь-
ное количество информационных разрядов.
В ИС К555ВЖ1 применен вариант модифицированного
кода Хэмминга с 16 информационными и шестью контроль-
ными разрядами, которые обладают большей избыточностью
на один разряд (табл. 2.77).
Назначение выводов ИС К555ВЖ1
1 Выход флажка многократной ошибки MEF
2 Вход-выход первого разряда информационного слова
DB0
3 Вход-выход второго разряда информационного слова
DB\
4 Вход-выход третьего разряда информационного слова
DB2
5 Вход-выход четвертого разряда информационного сло-
ва DB3
6 Вход-выход пятого разряда информационного сло-
ва DB4
7 Вход-выход шестого разряда информационного слова
DB5 .
8 Вход-выход седьмого разряда информационного слова
DB6
9 Вход-выход восьмого разряд# информационного слова
DB1
10 Вход-выход девятого разряда информационного слова
DB8
Таблица 2.77.
Таблица ошибок для модифицированного кода Хэмминга
Общее количество ошибок Флаг ошибок Корректировка данных
16-разрядное слово EF MEF
данных конт- рольное
0 1 0 1 2 0 0 0 1 1 0 2 0 1 1 1 1 1 0 0 0 1 1 1 Не применяется Корректируется » Прерывается » »
Таблица 2.76.
Таблица кода Хэмминга
Разряд контрольного слова .Шестнадцатиразрядное слово данных
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
С ВО св\ СВ2 СВЗ СВ4 СВЗ * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * *
85
Схема содержит следующие основные блоки: задания
направления обмена информационных и контрольных разря-
дов (входные регистры и выходные шинные формировате-
ли); формирователь контрольных разрядов и синдрома
ошибки; обнаружения одиночной и многократной ошибок
(формирователь флагов ошибок); дешифратор адреса ошиб-
ки; корректирующий; управления.
БИС работает в двух режимах, которые соответствуют
шкалам записи и считывания информации ЗУ.
В цикле записи осуществляется процесс кодирования,
представляющий собой формирование контрольных разрядов
из информационных в соответствии с кодом Хэмминга.
Контрольный разряд — это результат суммирования по моду-
лю 2 восьми информационных разрядов. Сформированные
контрольные разряды поступают на двунаправленную шину
и передаются вместе с информационными разрядами в ЗУ.
Так протекает цикл записи информации.
В течение цикла считывания» шестиразрядное слово
восстанавливается вместе с исходными данными. Операция
обнаружения ошибки заканчивается, когда шестиразрядное
контрольное слово и шестнадцатиразрядное слово данных
из памяти поступают на схему сравнения контроля. Если
достигнуто равенство всех шести разрядов контрольного
слова и, слова данных, то это свидетельствует об отсутствии
ошибок и оба флажка ошибок устанавливаются в низкий
уровень.
При наличии несовпадения одного и более разрядов в
контрольных битах имеет место ошибка и соответствующие
флаги или флаги ошибок устанавливаются в высокий
уровень. ,
Любая однократная ошибка в 16-битовом слове данных
изменяет три бита шестибитового контрольного слова, в
шестибитовом контрольном слове — только один бит. В осталь-
ных случаях флаг однократной ошибки будет установлен в
высокий уровень несмотря на то, что флаг двукратной
ошибки находится в состоянии низкого уровня.
Каждая двукратная ошибка меняет такое же количество
контрольных битов. Двукратная ошибка не исправляется,
так как схема позволяет обнаружить однобитовую ошибку.
Обнаружение ошибочного бита выполняется путем срав-
нения шестнадцатиразрядной информации бита и шести-
разрядного контрольного слова из памяти с новым контроль-
ным словом.
Синдром ошибки может быть использован для обнару-
жения ошибок, участков. В цикле считывания информации
происходйт процесс ее кодирования, т. е. информационные
и контрольные разряды считываются с ЗУ в БИС и сравни-
ваются между собой на соответствие по коду Хэмминга.
Образуется синдром ошибки, с помощью которого де-
шифратор адреса ошибки может найти ошибочный разряд
и выдать сигнал корректирующему блоку на его исправле-
ние. Полученный синдром ошибки /анализируется также
блокрм обнаружения ошибок для определения наличия одно-
кратной или двукратной ошибки и выдачи флагов ошибки.
Исправленная информация поступает на выходы блока
задания направления обмена информационными разрядами,
а информация об ошибках, т. е. синдром и флаги «ошибок
поступают в процессор и могут использоваться для набора
статистики по отказавшим ячейкам ЗУ.
Вместо выдачи исправленных контрольных разрядов в
схеме предусмотрена выдача признака ошибки. Простота
управления БИС обусловлена тем, что имеется всего два
управляющих входа SO и S1 и управление всеми блоками
БИС производит внутри микросхемы, без внешних сложных
устройств синхронизации.
Функциональная контрольная таблица БИС приведена
в табл. 2.78.
Временные диаграммы схемы представлены в режимах
записи и считывания (рис. 2.72, г, д).
2.15. Приемопередатчики
Микросхемы К555ИП6 (рис. 2.73, табл. 2.79) и К555ИП7
(рис. 2.74, табл. 2.80) — четырехшинные приемопередатчики
с инверсией и без инверсии выходного сигнала соответ-
ственно.
Таблица 2.78.
Контрольная таблица
Входы управления Цикл памяти Режим работы Характер информации на шине Di Характер информационного контрольного слова Ki/Ci Флаги ошибок
S0 S1 EF MEF
L L Запись Формирование контрольных разрядов Входные информацион- ные разряды в ЗУ Выходные контрольные разряды с БИС ОИО Запрещены
Н L Считывание Запись информационных и контрольных разрядов из ЗУ в БИС ОИО Входные информацион-' ные разряды из ЗУ Входные контрольные разряды из ЗУ
Н Н » Блокировка информации и разрешение флагов ошибок Выключенное состояние Выключенное состояние •Разрешены
L Н » Выдача исправленного ин- формационного слова и син- дрома ошибки Выходные информацион- ные разряды с БИС ОИО Выходные разряды син- дрома ошибки с БИС ОИО
86
Назначение выводов ИС К555ИР7
Таблица 2.79.
Таблица истинности ИС К555ИП6
Ё$АВ ВА А в Примечание
Н н н- L А
Н н L В В-+А
L Н' X X X
Н L Z Z Z
L D L . н АВ
L L Н L А-+В
1 Вход ЕЪАВ
3 Вход-выход 1Л
4 Вход-выход 2А
5 В ход-вы ход ЗЛ
6 Вход-выход 4А
7 Общий GND
8 Выход-вход 4В
9 Выход-вход ЗВ
10 Выход-вход 2В
11 Выход-вход \В
13 Вход Е$ВА
14 Питание Ссс
Рис. 2-74. Условное графическое обозначение ИС К555ИП7 (а)
и функциональная схема (б)
Передача информации происходит от одного вывода
к другому как в прямом, так и в обратном направлении,
возможно также отключение выводов друг от друга. Каждая
схема состоим, из десяти триггеров Шмидта, два из которых
являются управляющими. Восемь триггеров включены попар-
но. Каждый вход первого триггера А соединяется- с выхо-
дом второго триггера В и образуют один вывод Л (Л). Вы-
ход первого триггера А соединяется с входом второго
триггера В, и так образуется второй вывод схемы. Эти
два вывода образуют одну шину приемопередатчика вход-
выход или выход-вход.
При подаче на выход В напряжения низкого уровня
на соответствующем входе А устанавливается напряжение
низкого уровня для ИС ИП7 и напряжение высокого
уровня для ИС ИП6. При этом на входах управляющих
триггеров должно быть подано напряжение высокого уровня
и передача информации осуществляется в направлении от
выходов IB — 4В к входам 1Л — 4А. При смене напряже-
ния на входах управляющих триггеров с высокого на низ-
кий передача информации будет осуществляться в обратном
направлении от В к Л.
При подаче, на вход неинвертирующего управляющего
триггера (вывод 13) напряжения низкого уровня, а на вход
инвертирующего (вывод 1) напряжения высокого уровня
на выходах управляющих триггеров установится напряже-
ние низкого уровня, что приведет к отключению всех
остальных триггеров. Это и есть состояние схемы, когда
входы Л и выходы В отключены друг от друга.
Если сменить уровни напряжения на управляющих
входах, то на входах всех восьми триггеров установится
напряжение высокого уровня и схема сможет пропускать
информацию в обоих направлениях, что является недо-
пустимым в работе схемы, ^гак как может привести к сбою
в"работе аппаратуры.
Таблица 2.80.
Таблица истинности ИС К555ИП7
Е&АВ Е$ВА А в Примечание
Н , в L L В-+А
Н н Н Н В-+А
L н X X X
Н L Z Z Z
L L L L А-+В
L L Н Н А-+В
Назначение выводов ИС К555ИП6
1 Вход Е^АВ 8 Выход-вход 4В
3 Вход-выход 1Л 9 Выход-вход ЗВ
4 Вход-выход 2А 10 Выход-вход 2В
5 Вход-выход ЗЛ 11 Выход-вход 1В
6 Вход-выход 4А 13 Вход ЕфВЛ
7 Общий GND 14 Питание UCG
2.16. Формирователи
Микросхемы К555АПЗ — К555АП5 (рис. 2.75—2.77,
табл. 2.81—2.83) представляют собой сдвоенные четырех-
канальные однонаправленные формирователи (приемопередат-
чики) с тремя состояниями .на выходе, выполненные на
основе триггеров Шмидта, и предназначены для построения
внутреннего интерфейса цифровой аппаратуры.
Таблица 2.81.
Таблица истинности ИС К555АПЗ
Входы Выходы
Ё1 £2 Z1 Z2
Di
L L D ~D D
L Н D D Z
Н L ' D Z D
Н Н D Z Z
87
Таблица 2.82.
Таблица истинности ИС К555АП4
Входы Выходы
Е\ Е2 Di Z1 Z2 1
L L D D Z
L И D D D
Н L D Z Z
Н И D Z D
Таблица 2.83.
Таблица истинности ИС К555АП5
Входы, Выходы
£1 Е2 Di Z1 Z2
L L D D D
L И D D Z
Н L D Z D
И Н D Z Z
К555АПЗ
21.0(21.0)
211(22.1)
212(22.2)
Рис. 2.75
и
2
2
Ш>
О ' '
Z1.0(Z2.0)
ПО1
<>--.....-
Z1.1(Z2.1)
ПО
а)
2
ло
213(22.3)
Е1(Е2)
6)
\EZ
Z1.2(Z2.2)
а) '
Z1.3(Z2.3)
Рис. 2.76
Рис. 2 75 Условное графическое обозначение ИС К555АПЗ (а)
и функциональная схема (б)
Рис. 2.76. Условное графическое обозначение ИС К555АП4 (а) -
и функциональная схема (б)
Рис. 2.77. Условное графическое обозначение ИС К555АП5 (а)
и функциональная схема (б)
Назначение выводов ИС К555АПЗ
1 Вход разрешения передачи информации Е1
2 Вход нулевого разряда 7)1.0
3 Выход третьего разряда Z2.3 (три состояния)
4 Вход первого разряда Dl.j_____
5 Выход второго разряда Z2.2 (три состояния)
6 Вход второго разряда D1.2
7 Выход первого разряда Z2.1 (три состояния)
8 Вход третьего разряда 7)1.3
9 Выход нулевого разряда Z2.0 (три состояния)
10 Общий GND
15 Вход нулевого разряда D2.0
16 Выход третьего разряда Z1.3 (три состояния)
17 Вход первого разряда D2.J_____
18 Выход второго разряда Z1.2 (три состояния)
19 Вход второго разряда 7)2.2
20 Выход первого разряда Z1.1 (три состояния)
21 Вход третьего разряда D2.3____
22 Выход нулевого разряда Z1.0 (три состояния)
23 Вход разрешения передачи информации Е2
24 Питание Ucc
88
Назначение выводов ИС К555АП4
1 Вход разрешения передачи информации Е\
2 Вход нулевого разряда 7)1.0
3 Выход третьего разряда Z2.3 (три состояния)
4 Вход первого разряда D1.1
5 Выход второго разряда Z2.2 (три состояния)
6 Вход второго разряда D1.2
7 Выход первого разряда Z2.1 (три состояния)
8 Вход третьего разряда D1.3
9 Выход нулевого разряда Z2.0 (три состояния)
10 Общий GND
15 Вход нулевого разряда D2.0
16 Выход третьего разряда Z1 3 (три состояния)
17 Вход первого разряда £>2.1
18 Выход второго разряда Z1.2 (три состояния)
19 Вход второго разряда D2.2
20 Выход первого разряда Z1.1 (три состояния)
21 4 Вход третьего разряда D2.3
22 Выход нулевого разряда Z1.0 (три состояния)
23 Вход разрешения передачи информации Е2
24 Питание UCc
Назначение выводов ИС К555АП5
1 Вход разрешения передачи информации Е1
2 Вход нулевого разряда D1.0
3 Выход третьего разряда Z2.3 (три состояния)
4 Вход первого разряда D1.1
5 Выход второго разряда Z2.2 (три состояния)
6 Вход второго разряда 7)1.2
7 Выход первого разряда Z2.1 (три состояния)
8 Вход третьего разряда D1.3
9 Выход нулевого разряда Z2.0 (три состояния)
10 Общий GND
15 Вход нулевого разряда D2.0
16 Выход третьего разряда Z1.3 (три состояния)
17 Вход первого разряда D2.1
18 Выход второго разряда Z1.2 (три состояния)
19 Вход второго разряда D2.2
20 Выход первого разряда Z1.1 (три состояния)
21 Вход третьего разряда D2.3
22 Выход нулевого разряда Z1.0 (три состояния)
23 Вход разрешения передачи информации Е2
24 Питание Ucc
Микросхема К555АПЗ выполнена с инверсией входной
информации, а К555АП4 и К555АП5 — без инверсии. Мик-
росхемы содержат по два буфера на входах разрешения
передачи информации, с помощью которых они устанавли-
ваются в третье состояние на выходе.
Микросхема К555АПЗ содержит восемь инвертирующих
буферов (шинных формирователей), К555АП4 и 555АП5 — во-
семь буферов-повторителей.
Микросхема К555АП6 — восьмиканальный двунаправлен-
ный формирователь с тремя состояниями на выходе (рис. 2.78).
Таблица 2.84.
Таблица рабочих состояний ИС К555АП6
В; эды Режим
Е SED0/DI
L L Передача от 7)1 к Z1
L Н Передача от 7)0 к Z0
Н X Состояние высокого импеданса
Рис.. 2.78 Условное графическое обозначение ИС К555АП6 (а)
и функциональная схема (б)
Назначение выводов ИС К555АП6
1 Вход выбора направления передачи данных SED0/7)l
2 Вход-выход нулевого канала D0.0/Z1.0
3 Вход-выход первого канала D0.1/Z1.1
4 Вход-выход второго канала D0.2/Z1.2
5 Вход-выход третьего канала D0.3/Z1.3
6 Вход-выход четвертого канала 7)0.4/Z1.4
7 Вход-выход пятого канала D0.5/Z1.5
8 Вход-выход шестого канала D0.6/Z1.6
9 Вход-выход седьмого канала D0.7/Z1.7
10 Общий GND
15 Вход-выход седьмого канала D1.7/Z0.7
16 Вход-выход шестого канала 7)1.6/Z0.6
17 Вход-выход пятого канала D1.5/Z0.5
18 Вход-выход четвертого канала D1.4/Z0.4
19 Вход-выход третьего канала D1.3/Z0.3
20 Вход-выход второго канала D1.2/Z0.2
21 Вход-выход первого канала D1.1/Z0.1
22 Вход-выход нулевого канала D1.0/Z0.0
23 Вход разрешения состояния высокого импеданса Е
24 Питание Ucc
Наличие третьего состояния формирователя позволяет
использовать микросхемы для работы на общую магистраль
данных в системах с магистральной организацией.
Состояние на входах и выходах микросхем в различ-
ных режимах их работы поясняют таблицы истинности
(табл. 2.81—2.84).
2.17. Мультивибраторы
Микросхема К555АГЗ (рис. 2.79) — сдвоенный одно-
вибратор с повторным запуском, длительность выходного
импульса которого задается путем подбора внешнего со-
противления и емкости или путем повторного запуска или
стирания.
89
a) _ff)
Рис. 2.79. Условное графическое обозначение ИС К555АГЗ (а) и функциональная схема (б)
Назначение выводов ИС К555АГЗ
1 Информационный вход Л1
2 Информационный вход В1
3 Вход «Сброс» /?1
4 Выход Q1
5 Выход Q2
6 Внешняя емкость С2
7 Внешний компонент R/C2
8 Общий GND _
9 Информационный вход А2
10 Информационный вход В2
И Вход «Сброс» R2
12 Выход Q2
13 Выход Q1
14 Внешняя емкость С1
15 Внешний компонент R/C\
16 Питание Ucc
Запуск схемы осуществляется по двум информацион-
ным входам (с инверсией и без инверсии). Функциони-
рование одновибратора поясняет табл. 2.85. При работе
микросхемы от неинвертирующего входа Bl, В2 на инверти-
рующий вход Л1, Л2 необходимо подавать напряжение
низкого уровня. При этом на входе «Сброс», R\, R2 должно
быть напряжение высокого уровня.
При наличии на входе «Сброс» напряжения низкого
уровня на выходах схемы устанавливается______напряжение
низкого (выход Q1) и высокого (выход Q1) уровней.
Таблица 2.85.
Таблица истинности ИС К555АГЗ*
Сброс Вход Выход
Л1 В1 Q1 Q1
И Н Л. д_г
И L JT Т-Г
X _ X L Н
L X X L Н
.Г L н / тг
* Здесь и далее -Л-----импульс
*4* — импульс на инвертирующем выходе
на неинвертирующем выходе;
Схема срабатывает при переходе сигнала на входе из со-
стояния напряжения низкого уровня в состояние напряже-
ния высокого уровня.
Микросхема К555АГ4 (рис. 2.80) — сдвоенный моно-
стабильный мультивибратор с триггером Шмидта на входе.
КЯЯАГЪ
Рис. 2.80. Условное графическое обозначение ИС К555АГ4 (а)
и функциональная схема (б)
90
Назначение выводов ИС К5555АГ4
1 Вход 41
2 Вход В\ ________
3 Вход «Оброс»
4 Выход Q1
5 Выход Q2
6 Внешняя емкость С ext 2
7 Внешний компонент R ext 2, С ext 2
8 Общий_6А£)
9 Вход 42
10 Вход В2 ________
11 Вход «Сброс» SR2
12 Выход Q2
13 Выход Q1
14 Внешняя емкость С ext 1
15 Внешний компонент R ext 1, С ext 1
16 Питание Ucc
Длительность выходного импульса на выходах Q и Q
регулируется внешними компонентами — емкостью С и со-
противлением R. Схема имеет два информационных входа
4, В, вход «Сброс» SR и два выхода Q, Q. Работу схемы по-
ясняет табл. 2.86.
Рис. 2.81. Типовые зависимости тока потребления от напряжения
питания для ИС 533ТМ7 (а) и 533АГ4 (б) при 25 °C
Рис. 2.82. Типовые зависимости тока потребления от температуры
для ИС 533АГ4 (а) и 533ТМ7 (б) при 25 °C
Таблица 2.86.
Таблица истинности ИС К555АГ4
Входы Выходы
S/?l (SR2) Д1(Д2) В\(В2)ч Q1(Q2) <?1 (Q2)
L X X L ' н
X н X L н
X X L L н
Н L _TL Л-Г
Н Н -FL Т_г
-Г L н ъг
2.18. Зависимость параметров микросхем от
режимов работы и условий эксплуатации
При конструировании РЭА разработчик должен учиты-
вать изменение основных параметров микросхем от измене-
ния напряжения питания, температуры окружающей среды,
емкости нагрузки, частоты переключения и др. На рис. 2.81 —
2.92 приведен ряд зависимостей параметров ТТЛШ ИС от
воздействующих факторов и режимов работы схем.
Ток потребления микросхем линейно зависит от напря-'
жения питания. Его возрастание наблюдается с ростом
напряжения питания (рис. 2.81).
Зависимость тока потребления от температуры (рис. 2.82)
носит для каждой микросхемы различный характер, для не-
которых (рис. 2.82, а) его увеличение наблюдается в об-
ласти отрицательных температур.
Мощность потребления микросхем зависит от частоты
переключения, и эта зависимость наиболее значительна с
увеличением частоты (рис. 2.83). Влияние емкости нагрузки
на частоту переключения показано на рис. '2.83, а.
Характер зависимостей выходных напряжений, входных
токов низкого и высокого уровней от напряжения пита-
Рис. 2.83. 1 ипо-
вые зависимости
потребляемой
мощности от час-
тоты для ИС
533ИР16 (а) и
К531ЛАЗ (б) при
25 °C
91
Рис. 2 84. Типовые зависимости выходного напряжения высокого
(а) и низкого уровней (б) от напряжения питания для ИС 533ТМ7
при 25 °C
, мА
Рис 2 85. Типовые зависимости выходного напряжения высокого
и низкого уровней от температуры для ИС 533ТМ7 (а) и
533ИР16 (б) при /7СС=4,5 В
Рис. 2 86. Типовые зависимости входного тока низкого уровня
от напряжения питания для ИС 533ТМ7 (а) и 533ИВ1 (б) при
25 °C, (//£=0,4 В и (7///=4,5 В
а) 6)
Рис. 2.87. Типовые зависимости входного тока низкого уровня
от температуры для ИС 533ТМ7 (а) и 533ИВ1 (б) при
(7сс=-5,5 В; (//£ = 0,4 В, (//// = 4,5 В
<9
<f)
Рис. 2.89. Типовые зависимости времени задержки распростра-
нения сигнала от напряжения питания для ИС 533ИЕ6 (а) и
К531ЛАЗ (б) при 25 °C
Рис 2 88 Типовые зависимости входного тока высокого уровня
от температуры для ИС 533ТМ7 ' (а) и 533ИВ1 (j5) при
£7СС = 5,5 В, U[L==Q В, UlH = 2J В
92
tpHL> tpLH’ HC
a)
Рис. 2.90. Типовые зависимости времени задержки распростране-
ния сигнала от емкости нагрузки для ИС К531ЛАЗ (а) и
К555СП1 (б) при 25 °C
tp, "с
Г----1_I____L 1 I I I 1 I I
-70 О /О 20 JO W $0 00 70 80Т,°0
а)
ip, нс
28
~60 ~<М ~20 О 20 W 60 80 МО 120Т,°С
в)
Рис. 2 91. Типовые зависимости времени задержки распростра-
нения сигнала от температуры для ИС К555ИР26 (а) и 533ИВ1
по входу Е1 к выходу ЕО (б) при Ucc = 5 В, С^=15 пФ
Рис 2.92 Типовые зависимости времени задержки распростране-
ния сигнала от температуры для ИС 533ИП4 (а), 533ЛН2 (б)
и 533ЛА12 (в) при Ucc=5 В; Q=15 пФ
tp, не
-60 -20 О 20 <М 60 80 МО 120 Т,°С
-66 ~6О -го О 20 60 60 80 200 Г20 Т, "О
tp,HC gy
25 -
5 -
-£О ~60 -20 О 20 60 60 80 200 220 Т,°С
Ч)
93
ния и температуры окружающей среды приведен на
рис. 2.84—2.89.
Динамические параметры ТТЛ ИС также подвержены
изменению при изменении напряжения питания, емкости
нагрузки, температуры окружающей среды и других факто-
ров. Так, повышение напряжения питания увеличивает ба-
зовые токи транзисторов и способствует более быстрому их
переключению, поэтому времена задержек уменьшаются с рос-
том напряжения питания (рис. 2.89).
Емкость нагрузки оказывает существенное влияние на
динамические параметры микросхем. В ТУ указывается ее
предельно допустимое значение, при котором гарантируются
динамические параметры микросхемы. Увеличение емкости
нагрузки приводит к возрастанию времени задержки рас-
пространения сигнала (рис. 2.90). Обычно для каждой
микросхемы устанавливается предельная емкость нагрузки,
которая указывается в ТУ. При емкости нагрузки, близкой
к предельной, снижается нагрузочная способность микросхе-
мы из-за дополнительных токов перезарядки емкости, уве-
личиваются выбросы тока при переключении схемы и рассеи-
ваемая мощность.
Зависимость динамических параметров от температуры
для каждой конкретной микросхемы носит различный ха-
рактер (рис. 2.91 и 2.92). Обычно повышение температуры
окружающей среды приводит к увеличению времени расса-
сывания носителей в транзисторах схемы, уменьшение тем-
пературы снижает коэффициенты их усиления. Для боль-
шинства ТТЛШ ИС наблюдается рост времени задержки
распространения сигнала при включении и выключении
tpLH* tpHL с повышением температуры окружающей среды.
Г л а в а 3.
Микросхемы на основе КМОП-технологии
3.1. Основные характеристики ИС KS64
Микросхемы К564 — цифровые маломощные КМОП ИС,
содержат в своем составе 60 типов, различных по своему
функциональному назначению: арифметические устройства,
счетчики-делители, дешифраторы, триггеры, логические схемы,
мультиплексоры, сдвиговые регистры и прочие (табл. 3.1).
Характеристики ИС К564: низкая мощность потребления
(типовая мощность потребления на частоте 1 МГц
0,0025 мВт/ЛЭ); широкие рабочие диапазоны напряжения
питания (3...15 В) и температур; высокая помехоустойчивость
30...45 % UCc', защита по входам; температурная стабиль-
ность и высокая нагрузочная способность, создают пред-
Таблица 3.1.
Функциональный состав КМОП ИС
Функциональное назначение Условное обозна- чение Серии
561 К561 564 564В К564 Н564 КР1561 Зарубежный аналог CD4000 1564
Два моностабильных мультивибратора Генератор с фазовой автоподстройкой АГ1 + 4- 4- 98 46
частоты ГГ1 4" 4-
Двоично-десятичный дешифратор ИД1 + 3.44* 4- 28
Дешифратор возбуждения ИД4 3.45 4- 55
Стробируемый дешифратор возбуждения Двоичный декодер-демультиплексор с переключением выхода в высокий уровень Двоичный декодер-демультиплексор с ИД5 ИД6 3.46 4- •56 MCI 4555
ИД7 MCI 4556
переключением выхода в низкий уровень 4-
Десятичный счетчик-делитель ИЕ8 + + 17
Счетчик-делитель на восемь ИЕ9 + + 3.75 + + 22
Два четырехразрядных счетчика Четырехразрядный двоичный реверсивный НЕЮ + + 3.77 4- “1“ 4- 4- МС14520 МС4516
счетчик ИЕН + 3.78 4-
Двоичный двоично-десятичный четырех- разрядный реверсивный счетчик с пред- варительной установкой ИЕ14 4- 3,79 4- 29
Программируемый счетчик ИЕ15 КА561 ИЕ15А 3.80 4- 59
Четырнадцатиразрядный двоичный счет-
чик-делитель ИЕ16 + 20
Пятиразрядный счетчик Джонсона с пред- варительной установкой ИЕ19 4- 3.73 18
Двенадцатиразрядный двоичный счетчик ИЕ20 4- МС 14040
Синхронный четырехразрядный двоичный счетчик с предварительной установкой и асинхронным сбросом ИЕ21 I 4- МС14161
* Указан номер рисунка данной микросхемы
.94
Продолжение табл. 3.1
Функциональное назначение Условное обозна- чен не Серии
561 К 561 564 564 В К564 Н564 КР1561 Зарубежный аналог С D4000 1564
Трехдекадный двоично-десятичный счет- чик с регистром памяти ИЕ22 3.81 МС14553
Строенный мажорита рно-мультиплексор- \
ный элемент ИК1 4- 3.44 4- ।
Схема управления пятиразрядными се- мисегментными светодиодными индикато- рами в мультиплексорном режиме ИК2 3.45
Четырехразрядный сумматор ИМ1 + 4- 3.50 4- 08
Чётырехразрядная схема сравнения ИП2 + 4- 3.55 4- 4- 4- МС14585
АЛУ ИПЗ 3.54 4- МС14581
Схема сквозного переноса Универсальный двухразрядньш умножи- ИП4 3.53 4- МС14582
тель ИП5 4- 3.56 4- MCI 4554
Девятиразрядный контроллер четности Восемнадцатиразрядный статический ИП6 3.52 101 ИП5
сдвигающий регистр ИР1 3.69 4- 06
Два четырехразрядных регистра сдвига ИР2 4- 3.66 4- 15
Восьмиразрядный сдвигающий регистр Четырехразрядный последовательно-па- ИР6 4- 3.68 4- 4- 34
раллельный регистр ИР9 4- 4- 3.67 4- 35
Многоцелевой регистр 8X4 бит ИР11 4- 3.71 4- МС14580
(косвен-
Многоцелевой регистр 4X4 бит Двенадцатиразрядный регистр последова- ИР12 4- 3.72 4- 4- ный) МС 14580
тельного приближения _ ИР13 3.70 4- 4-
Четырехразрядный регистр £)-типа Универсальный четырехразрядный ревер- ИР14 + МС 14076
сивный сдвиговый регистр ИР15 + МС14194
Регистровое ЗУ емкостью 16X4 бит Двойной четырехканальный мультиплек- ИРШ 3.73 105
сор КП1 4- 3.42 4- + 52
Восьмиканальный мультиплексор КП2 4- 3.43 4- 4- 51
Восьмиканальный мультиплексор 8Х 1 КПЗ 4- MCI 4050 —
Четырехразрядный селектор КП4 4- МС14519
Четыре двунаправленных переключателя ктз + 4- 3.41 4- 4- 4- 66
Четыре ЛЭ 2И—НЕ ЛА7 + 4- 3.27 4- 11 ЛАЗ
Два ЛЭ 4И—НЕ ЛА8 4- 4- 3.28 4- 12 ЛА1
Три трехвходовых элемента И—НЕ Два ЛЭ 2И—НЕ с открытым стоковым ЛАЭ 4- ’ 4- 3.29 # 4- 4- + 23 ЛА4
выходом ЛАЮ 3.30 4- 4- 107
Четыре ЛЭ 2ИЛИ—НЕ ЛЕ5 4- 4- 3.33 4- + 4- 01 ЛЕ1
Два ЛЭ 4ИЛИ—НЕ ЛЕ6 4- 4- 3.34 4- ,4- 4- 4- 02 ЛЕЭ
Три трехвходовых ЛЭ ИЛИ—НЕ ЛЕЮ 4- 4- 3 35 4- 4- 4- 25 ЛЕ4
Четыре двухвходовых ЛЭ И ЛИ2 4- 81
Шесть ЛЭ НЕ с блокировкой и запретом ЛН1 4- 4- 3.31 4- 4- 4- MCI 4502 ЛН1
Шесть ЛЭ НЕ ЛН2 4- 4- 3.32 4- 49 (косвенный) —»—
, Шесть повторителей ЛНЗ 4- 4- (/РР4503
Четыре ЛЭ Исключающее ИЛИ ЛП2 • 4- 4- 3.38 4- 4- 4- 30
Три трехвходовых мажоритарных ЛЭ Четыре двухвходовых ЛЭ Исключающее ЛП13 4- 4- 3.40 4-
ИЛИ ЛП14 — + 70
Три ЛЭ ЗИ—ИЛИ ЛС1 3.36
Четыре ЛЭ И—ИЛИ ЛС2 4- 4- 3.37 4- 4- 4- 19 ЛС2
, Шесть преобразователей уровня ПУ4 4- 4- 3.57 4- 4- + + 50 ПУ2
Четыре преобразователя уровня , Шесть преобразователей высокого уровня ПУ6 3.58 4- 109
(с низкого на высокий) с инверсией , Шесть преобразователей высокого уровня ПУ7 4- 3.59 4- —
(с низкого на высокий) без инверсии Двунаправленный восьмиразрядный пре- ПУ8 4- 3.60 4- —
образователь уровня Восьмиразрядный преобразователь после- ПУ9 3.61 116.
довательного кода в параллельный ПР1 3.74 4- 94
95
Окончание табл. 3.1
Функциональное назначение Условное обозна- чение Серии
561 К561 564 564В К564 Н564 КР1561 Зарубежный аналог CD4000 1564
Буферное ЗУ емкостью 4X8 бит РП1 + 39
ОЗУ (статическое) емкостью 256Х 1 бит РУ2А, Б + + + 4- 61
12-разрядная схема сравнения СА1 + 4" 3.51 + 4- МС14531
Два /-/(-триггера ТВ1 + + 3.65 + 4- 4- 4- 27 ТВ1
Четыре триггера, Шмитта ТЛ1 + 3.39 + 4- 93
Два //-триггера ТМ2 + + 3.63 4- 13 ТМ2
Четыре //-триггера Четыре /?$-триггера тмз + + 3.62 + + 4- 42 ТМ8 (косвенный)
ТР2 4- 3.64 + 4- 4- 43
Усилитель индикации УМ1 3.49 . 4- 54
Таблица 3.2.
Функциональный состав ИС 1564
Функциональное назначение Условное обозна- чение Зарубежный аналог ММ54НС Функциональное назначение Условное обозна- чение Зарубежный аналог ММ54НС
Сдвоенный одновибратор с повтор- Г Четыре двухвходовых мультиплек- КП13 298
ным запуском АГЗ 123 сора с запоминанием
Два четырехканальных формирова- Восьмивходовый селектор-мульти-
теля с тремя состояниями на вы- плексор с тремя устойчивыми со- КП15
ходе с инверсией сигнала и ин- стояниями 251
версным управлением АПЗ 240 Два ЛЭ 4И—НЕ ЛА1 20
Два четырехканальных формирова- Логический элемент 8И—НЕ ЛА2 30
теля с тремя состояниями на выхо- Четыре ЛЭ 2И—НЕ ЛАЗ 00
де с прямым и инверсным управ- Три ЛЭ ЗИ—НЕ ЛА4 10
лением АП4 241 Четыре ЛЭ 2ИЛИ—НЕ ЛЕ1 02
Шифратор приоритетов 10->4 ИВЗ 147 Три ЛЭ ЗИЛИ—НЕ ЛЕ4 27
Дешифратор 4--И6 идз 154 Два ЛЭ 4ИЛИ—НЕ ЛЕЭ 4002
Двоичный дешифратор на восемь Четыре ЛЭ 2И ЛИ1 08
направлений ИД7 138 Три ЛЭ ЗИ ЛИЗ 11
Двоично-десятичный дешифратор для управления семисегментным ин- Четыре ЛЭ 2ИЛИ Шесть ЛЭ НЕ ЛЛ1 ЛН1 32 04
дикатором ИД23 4511 Шесть инверсных буферов с тремя
Двоично-десятичный реверсивный состояниями на выходе ЛН7 368
счетчик Четырехразрядный двоичный ре- версивный счетчик ИЕ6 192 Шесть неинрертирующих буферов с третьим состоянием и ТТЛ-входом ЛН9 ММ54НСТ367
ИЕ7 193 Четыре двухвходовых элемента Ис-
Четырехразрядный двоичный счет- ключающее ИЛИ ЛП5 86
чик ИЕ10 161 Шесть повторителей с раздельными
Два четырехразрядных двоичных элементами управления входами по
счетчика ИЕ17 393 двум и четырем повторителям и тре- ЛП11
Девятиразрядная схема контроля мя состояниями на выходе 367
четности ИП5 280 Четыре двухвходовых элемента Ис-
Четырехшинный передатчик с треть- ключающее ИЛИ—НЕ ЛП13 266
им состоянием на выходе ИП7 243 Шесть инвертирующих буферов с
Восьмиразрядный сдвиговый ре- третьим состоянием и ТТЛ-входом ЛП15 ММ54НСТ368
гистр с последовательным входом Два ЛЭ 2И—ИЛИ—НЕ ЛР11 51
и параллельными выходами' ИР8 164 Шесть инвертирующих понижаю-
Восьмиразрядный регистр с парал- щих преобразователей логических ПУ1 4049
лельно-последовательным вводом уровней
информации ИР9 165 Шесть понижающих преобразова- ПУ2
Четырехразрядный универсальный телей логических уровней 4050
регистр сдвига ИР11 194 Четырехразрядный мажоритарный СП1
Сдвоенный цифровой селектор- компаратор 85
мультиплексор 4->1 КП2 153 Два /-/(-триггера ТВЗ 76
Восьмиканальный селектор-мульти- Шесть инвертирующих триггеров
плексор со стробированием КП 7 151 Шмитта ТЛ2 14
Четырехразрядный селектор 2->1 Два //-триггера ТМ2 74
с тремя устойчивыми состояниями КПП 257 Четыре //-триггера ТМ5 77
Двухразрядный четырехканальный Четырехразрядная защелка ТМ7 75
коммутатор с тремя устойчивыми Четыре D-триггера с прямыми и ин- ТМ8 175
состояниями по выходу КП 12 253 версными выходами
96
посылки для широкого применения микросхем в радиоэлект-
ронной аппаратуре (РЭА).
Энергетические характеристики. Одной из основных
характеристик КМОП ИС является мощность потребления.
Суммарная мощность потребления складывается из стати-
ческой и динамической.
Статическая мощность потребления
?cc—U cdco (3.1)
где Ucc — напряжение питания схемы; 1СС — ток потребле-
ния в статическом режиме.
Динамическая составляющая мощности потребления при-
суща микросхемам при функционировании на рабочей частоте
и определяется тремя факторами: емкостью нагрузки Сд,
внутренней емкостью схемы Сс и токами переключения (сквоз-
ными токами):
PD=CpDUccf-^^ (CLUccf0)- (3.2)
Таким образом,
Ptot=UccIcc-\-CpDU2ccf + 2 (CLUCcfo) ’ (3.3)
где Ptot — суммарная мощность потребления; PD — динами-
ческая мощность потребления; Ср^ — средняя эффективная
емкость устанавливается для расчета мощности потребления
суммарной нагруби, обусловленной внутренними емкостями
схемы и переходными токами переключения; f — рабочая
частота входного сигнала; f0 — частота каждого выхода.
В статическом состоянии один из транзисторов
КМОП-структуры, р- или п-МОП, закрыт, и теоретически
существует непроводящий канал между питанием и «землей».
Однако наблюдается тепловое движение неосновных носи-
телей заряда через обратносмещенные переходы, которое
создает очень малый ток утечки между шиной питания и
землей. На статический ток потребления оказывают влияние
три фактора: температура, сложность схемотехники, напря-
жение питания (рис. 3.1).
Динамическая составляющая мощности потребления
растет с увеличением частоты в основном в результате пере-
зарядки суммарной емкости нагрузки. С ростом частоты уве-
личивается влияние внутренних паразитных емкостей схемы.
Токи переключения.1|ли сквозные токи возникают в период
перехода микросхем из одного логического состояния в другое,
когда оба транзистора выходного каскада открыты, т. е. во
время нарастания и спада импульса. Среднее значение этих
токов растет линейно с увеличением частоты переключения.
Типовая зависимость динамической мощности потребления от
частоты переключения при разных напряжениях питания и
емкостях нагрузки для ИС К564ЛЕ5 приведена на рис. 3.2
(непрерывная линия С£=50, штриховая— 15 пФ).
С увеличением тактовой частоты до предельных зна-
чений резко возрастает потребляемая мощность, что приводит
к увеличению выделяемого тепла и ухудшению условий
эксплуатации.
Рис. 3.2. Типовая зависимость динамической мощности потребле-
ния от частоты переключения для ИС К564ЛЕ5
Минимизацию потребляемой мощности устройств на
микросхемах с КМОП-технологией можно осуществить сни-
жением тактовой частоты, уменьшением емкости нагрузки,
обеспечением крутых фронтов импульсов и уменьшением
длины цепей постоянного тока. Потребление мощности можно
снизить в результате переключения тактовой частоты на более
низкую на период времени, когда нет необходимости в более
высокой. Снижения емкости нагрузки можно добитьсй путём
уменьшения монтажной емкости. При увеличении Длитель-
ности фронта оба входных транзистора остаются открытыми
продолжительное время, что приводит к дополнительному
потреблению мощности. Эффективным способом снижения
потребляемой мощности является отключение напряжения
питания от части или от всей системы.
Передаточные характеристики. Особенность идеальных
передаточных характеристик КМОП-структур — это сим-
метричность относительно точки переключения схемы из
одного логического состояния в другое. На рис. 3.3 изобра-
жены типовые передаточные характеристики одного ЛЭ ИС
К564ЛА7 по напряжению и току при различных напряжениях
питания и температуре. Характеристики показывают высокую
помехозащищенность 45 % UCc и температурную стабиль-
ность схемы, т. е. незначительные колебания точки п^реклю;
чения при изменении температуры. Кривая нарастания тока
потребления описывает момент переключения схемы из одного
логического состояния в другое. За первую половину фронта
импульса происходит нарастание тока потребления в резуль-
тате появления сквозного тока, за вторую половину ток
падает до нуля.
Помехоустойчивость. КМОП ИС К564 характеризуются
высокими статической и динамической помехоустойчивостями^
Упрощенно помехоустойчивость можно выразить как спо-
собность микросхемы исключить передачу помехи со входа
схемы на ее выход.
Статическая помехоустойчивость характеризует возмож-
ности схемы при длительном импульсе помехи, а динами-
ческая помехоустойчивость — при кратковременных помехах.
Граничное значение помехоустойчивости определяется
максимальным входным напряжением для низкого уровня и
минимальным входным напряжением для высокого уровня:
VNIL = I Vol-UIL max Н (3.4)
Unih = I Uqh — Uih min I » (3.5)
где Uol — выходное напряжение низкого уровня при отсут-
ствии помехи на входе; Uqh — выходное напряжение высо-
кого уровня при отсутствии помехи на входе; UNIL — низкий
уровень статической помехи; U— высокий уровень стати-
ческой помехи; (//Lmax— максимальное входное напряжение
низкого уровня, при котором выходной логический уровень
не меняет своего состояния; (7///min — минимальное входное
напряжение высокого уровня, при котором логический уровень
не меняет своего состояния.
4 П. П. Мальцев
97
Рис. 3.1. Типовая зависимость статического тока потребления от
напряжения питания и температуры для ИС К564ЛЕ5
Рис.
3.3 Типовые передаточные характеристики одного ЛЭ ИС
К564ЛА7 по напряжению (а) и току (б)
Рис 3.4. Передаточные характеристики КМОП-инвертора
UCC=3...15B
Рис. 3.5. Гарантированные уровни помехоустойчивости ИС К564
в диапазоне напряжения 3...15 В
Большой запас помехоустойчивости (рис. 3.4) ИС К564
обеспечивается тем, что входное напряжение, при котором
микросхемы меняют логическое состояние, примерно равно
0,5 Ucc, однако для обеспечения гарантированных запасов
помехоустойчивости в ТУ приводится обычно 30 %-ное зна-
чение допустимой помехи. На рис. 3.5 показаны гарантиро-
ванные уровни помехоустойчивости в диапазоне напряжений
3...15 В.
Уровень помехи (В) для большинства ИС К564, за
исключением ИС 564ПУ9, ПУ7, ТЛ1: |0,01 —1,5|«1,5
и t/^z//=|4,99—3,5|«1,5 при ^сс==5 В; £/д^£=||0,01—3| ~3
и 9,99—7| «3 при [/сс=10 В (рис. 3.6).
Генератор
----Ю1О/1\------
Нагрузка
. КИО Л —
Выходные Входные
характеристика исе характеристика
5 ... ______ , । , । _
VOOO/OOOOjOOO77. Uoh Осн >/0000007007)
Область И ) Область Н ) '///////////
i Неопределен-
Ц UlL max ная область
{>5 /00000000077
н / Область L '/
§ 0,01 . . , . I гт- буи. О///////////.
о Область L Земля
Выходнь/е Входные
характеристики усс характеристика
i 9 § * IL, 77700/0000/ '/OffjtacmeHy 7////////// ^°!L _ '/Область H / '//.///////О
I ,
Неопределен-
P 08 ^IL max ная область
1 7////////7Z __Uo± /Область L Z ✓ Z 7 ////у
0 Область L Земля
а)
О)
Рис. 3.6. Поля допусков выходных и входных напряжений КМОП (а) при Ucc=5 В и биполярных ИС (б)
98
Рис. 3 7 Зависимость динамической помехоустойчивости от дли-
тельности импульса помехи
Статическая помехоустойчивость микросхем увеличива-
ется с ростом напряжения питания, а колебания помехо-
устойчивости в зависимости от температуры незначительны
из-за высокой температурной стабильности передаточных
характеристик.
Динамическая помехоустойчивость находится в прямой
зависимости от уровня статической помехоустойчивости, ско-
рости переключения микросхемы, входной и выходной емкостей,
от длительности, амплитуды и формы сигнала помехи. Высокая
динамическая помехоустойчивость ИС К564 объясняется отно-
сительно невысоким быстродействием микросхем, а также
высоким уровнем статической помехоустойчивости.
Исходными величинами для расчета динамической поме-
хоустойчивости являются пороги переключения схемы, харак-
теризующие статическую помехоустойчивость, и длительность
импульса помехи. На рис. 3.7 показана зависимость динами-
ческой помехоустойчивости от длительности импульса. При
увеличении длительности импульса помехи и приближении
ее значения к tTL^ и tTHL выходного сигнала схемы динами-
ческая помехоустойчивость стремится к значению статической
помехоустойчивости. Эти характеристики используются для
расчета типовой энергии помехоустойчивости:
Помехи, возникающие в системе, можно разбить на помехи
на проводах питания, возникающие вследствие логических
преобразований, помехи из-за паразитной емкостной или
индуктивной связи; помехи как следствие отражения сигна-
лов при увеличении их длительности на информационных
проводах.
В системе помеху необходимо снизить до значений ниже
предельных для ИС К564.
Существенным фактором является ограничение им-
пульсной помехи по цепям питания.
При изменении логического состояния микросхемы воз-
никают переходные процессы. Если уровень переходного
напряжения велик, то возможно ошибочное срабатывание
логической схемы.
Относительно сильные колебательные процессы возни-
кают из-за переключения КМОП ЛЭ из состояния с очень
высоким импедансом в низкоомное состояние и обратно при
существовании паразитных емкостей и индуктивностей в про-
водах. Наибольший скачок тока возникает при переключе-
нии выходных каскадов КМОП ИС.
Снижения напряжения помехи можно добиться рацио-
нальным размещением проводов питания. Для уменьшения
колебательного процесса необходимо уменьшить паразитную
индуктивность схемы. Этому способствуют короткие и широкие
провода, применение экранирующей поверхности для земли,
полосковых и микрополосковых линий и конденсаторов раз-
вязки. Для эффективной развязки источника питания емкость
конденсаторов должна выбираться такой, чтобы заряд, воз-
никающий при скачке тока, приводил к минимальному изме-
нению напряжения.
Быстродействие. Микросхемы К564 характеризуются
сравнительно невысоким по сравнению с ТТЛ ИС быстро-
действием. Динамические параметры КМОП ИС зависят от
сложности схемы, напряжения питания, емкости нагрузки и
температуры. На рис. 3.9 приведены зависимости времени
задержки распространения входного сигнала ИС К564ЛЕ5,
К564ЛА7 от емкости нагрузки и напряжения питания при
нормальной температуре. Время задержки распространения
En = U\tP!Ro, (3.6)
где Uth — порог переключения схемы; tp — длительность
импульса помехи; Rq — импеданс микросхемы относительно
земли в момент воздействия помехи, обычно равен выходному
сопротивлению.
Используя значения амплитуды помехи Ut и длительности
импульса помехи tp (рис. 3.7), можно построить зависимость
Eyv (tp) при заданном сопротивлении Ro.
Из рис. 3.7 и 3.8 видно, что энергия помехоустойчивости
имеет минимальное значение EN mjn при длительности импуль-
са помехи tp min, для которой амплитуда помехи приближа-
ется к значению статической помехоустойчивости, т. е. порогу
переключения схемы (рабочая точка), значение
£/Vmin является базовым при проведении расчетов и сравне-
нии микросхем различных серий.
С*, пФ
Рис. 3 9. Типовые зависимости времени задержки распростра-
нения входного сигнала ИС К564ЛА7 (а, б), К564ЛЕ5 (в, г)
от емкости нагрузки и напряжения питания при нормальной тем-
пературе
Рис 3.8. Зависимость энергии помехоустойчивости от длительно-
сти импульса помехи
г) с*’пф
4
99
Таблица 3.3.
Максимальные времена задержки распространения сигнала
при нормальной и повышенной температурах
ИС 25 °C 125 °C
нс *РНЬ нс нс 1РНЬ нс
К564ЛЕ5 90 80 120 105
К564ЛА7 80 80 110 НО
К564ЛН2 90 50 130 70
сигнала, а также времена фронта и среза линейно возрастают
с увеличением емкости нагрузки и температуры*.
Изменение напряжения питания от 5 до 10 В увеличивает
быстродействие микросхем почти в 2 раза из-за уменьшения
сопротивления каналов проводимости.
В табл. 3.3 приведены значения максимального времени
задержки распространения сигнала 1рнь Для простых ЛЭ
при напряжении питания 10 В, CL=50 пФ и нормальной и
повышенной температурах.
Напряжение питания. Микросхемы К564 работоспособны
в диапазоне напряжений питания 3...15 В. Допустимое откло-
нение от номинального значения напряжения питания ±10 %.
Однако с целью повышения надежности аппаратуры микро-
схемы следует применять в диапазоне 5... 10 В.
Входные характеристики. МДП-транзисторы имеют высо-
кое входное сопротивление, поэтому входные токи ИС К564
малы (^1 мкА). Зависимость входного тока ИС К564ЛЕ5
от напряжения питания при нормальной температуре изобра-
жена на рис. 3.10.
Для защиты транзисторов от повреждения высоким
напряжением (пробоя подзатворного диэлектрика статическим
электричеством и от тиристорной защелки) каждый вход
КМОП ИС снабжают диодно-резисторной охранной цепочкой.
Электростатический разряд возникает, если электроста-
тический заряд с высоким потенциалом относительно земли
попадает на выводы ИС. Такой разряд уменьшает надеж-
ность микросхем. Первый рязряд часто не вызывает катастро-
фического пробоя оксидной пленки в микросхеме, однако, он
оставляет слабые точки на пленке. Со временем (при повтор-
ных разрядах) эти точки продолжают ослаблять пленку,
пока пленка не пробивается. Кроме того, еще до полного
пробоя пленки электростатические разряды увеличивают
токи утечки микросхем. КМОП ИС, хотя бы однажды под-
вергнутая электростатическому разряду, становится менее
надежной.
Уровень • безопасного электростатического потенциала
ИС К564, обеспечиваемого схемой защиты, составляет 100 В.
Тиристорная защелка является весьма опасным видом
отказов ИС К564, она приводит к перегоранию микросхем,
расплавлению металлизации. Защелка формируется двумя
паразитными биполярными транзисторами, образующими
четырехслойную структуру — тиристор. На рис. 3.11 показана
паразитная структура тиристора и его характеристика. На
время защелки образуется соединение между Ucc и заземле-
нием, имеющее малый импеданс. Большой импульсный ток
переводит тиристор в положение «Включено». Если тиристор
пробудет во включенном состоянии достаточно долго (до
сотых долей миллисекунды), т. е. если защелка зафиксиру-
ется, то ток включенного тиристора может разрушить микро-
схему. Тиристор срабатывает при кратковременном коротком
замыкании на Uсс или заземление либо при прохождении
импульса фототока, создающего прямое смещение на
переходе.
Причиной для возникновения тиристорного эффекта может
быть наличие входных сигналов, когда питание Ucc нахо-
* Типовое значение температурного коэффициента, ис-
пользуемого для оценки быстродействия микросхемы при
температуре выше 25 °C, составляет 0,3 %/°С-.
100
Рис. 3.10. Типовая зависимость входного тока низкого и высоко-
го уровней ИС К564ЛЕ5 от напряжения питания при нормаль-
ной температуре
Рис. 3.11. Паразитная структура тиристора (а, б,) и его харак-
теристика (в)
дится в стадии выключения, превышение напряжения питания
над предельным значением [/сс>15 В, большая скорость
нарастания фронта входного импульса (чем она больше, тем
легче условия для включения тиристора). Наблюдается зави-
симость напряжения включения тиристора от логического
состояния на входе. При работе КМОП ИС на индуктивную
нагрузку или длинную линию связи во время выключения
нагрузочной цепи возникают импульсы напряжения, которые
воздействуют на выход микросхемы и приводят при опреде-
ленном сочетании длительности и амплитуды импульса к
тиристорному эффекту.
Степень защищенности КМОП ИС от возникновения
защелки может быть охарактеризована предельным значе-
нием тока, который еще может пройти через тиристорную
структуру без образования защелки. Для КМОП ИС К564 ток,
фиксирующий защелку, меньше 10... 15 мА.
Защитная цепочка на входах микросхем (рис. 3.12)
состоит из защитного сопротивления /?1 и охранных диодов
VDl, VD2, VD3, которые замыкают повышенные входные
напряжения либо на источник питания (7СС, либо на общую
шину. В нормальных условиях работы микросхемы, когда
амплитуда входного напряжения не выходит за пределы
—0,5^(//^(/сС4-0,5 В, отпирания входных,диодов не проис-
ходит. Значение защитного сопротивления /?1 (0,2...2,0 кОм),
когда постоянная времени входной цепи не превышает 10 нс,
обеспечивает требуемое быстродействие микросхемы.
Предельно допустимый ток входных диодов 10 мА, однако
для обеспечения достаточной надежности его следует ограни-
чить до 5 мА.
—о
^се
Вых
Входная цель
Рис. 3.12 Защитная цепочка на входах ИС К564
Источник питания не должен иметь разнополярных
выбросов напряжения питания, превышающих предельные
для микросхемы значения напряжения питания: —0,5 и 15 В.
При выборосах UCC<Z—0,5 В возникает перегрузка диодов
защиты прямым током, а при t/cc>15 В возможен пробой
оксида или включение тиристорной защелки.
Недопустима подача на вход микросхемы постоянного
напряжения U^Ucc- При включении аппаратуры на
ИС К564 напряжение питания Ucc должно подаваться раньше
входного сигнала, а выключение наоборот.
Для избежания логических ошибок или паразитных
колебательных процессов необходимо, чтобы время нарастания
и время спада входного сигнала не превышали 10 мкс при
[/сс=5 В; 5 мкс при Л7сс=10 В; 1 мкс при Ucc=\3 В.
Нагрузочная способность. Значения входных и выходных
токов определяют коэффициент разветвления по выходу Краз
микросхем по постоянному току, значение его определяется
как наименьшее из коэффициентов разветвления по 'выходу
в режимах низкого и высокого уровней:
• кн KL
'^раз '^раз
/0//=2, W /о£=2/ш- (3.7)
1 = 1 1= 1
Допустимые емкости нагрузки CL и входные емкости С/
характеризуют коэффициент разветвления по выходу ИС К564
по переменному току Араз пер:
^раз пер
S С/г+Смонт> (3.8)
1= 1
где Смонт — емкость монтажа.
При эксплуатации аппаратуры рекомендуется применять
микросхемы с CL<500 пФ, при этом мощность, рассеиваемая
корпусом микросхемы, не должна превышать 200 мВт.
Микросхемы, изготовленные по КМОП-технологии, имеют
высокую нагрузочную способность, которая ограничивается
предельно допустимым током нагрузки. Эффективное значе-
ние предельно допустимого тока на один вывод определяется
максимальным током, не приводящим к пережогу шины метал-
лизации, для ИС К564 он не должен превышать 10 мА.
Надежность ИС К564. Статистические данные и материалы
физико-технического анализа показывают, что надежность
микросхем зависит от выбранного режима работы. На
Рис 3.13 Изменение относительной интенсивности отказов ИС К564
от температуры кристалла (а) и от напряжения питания (б)
рис. 3.13 приведено изменение относительной интенсивности
отказов ИС К564 от температуры кристалла и напряжения
питания. Из рис. 3.13, а и б можно сделать вывод, что наиболее
оптимальными режимами работы схемы являются 7'^65°С
и LZCC=5...1O В.
3.2. Сопряжение ИС К564 с другими сериями
При использовании в аппаратуре микросхем различных
логических серий возникает необходимость для сопряжения.
При интерфейсе ИС К564 с ТТЛ ИС, высокопороговыми
КМОП ИС и р- и и-канальными МОП ИС необходимо уде-
лять внимание согласованию таких параметров, как напря-
жение питания, логические уровни входного и выходного
напряжений, входные и выходные токи, быстродействие и
помехоустойчивость.
Сопряжение ТТЛ и КМОП ИС. На рис. 3.6 показаны
предельные логические уровни, подаваемые на входы и выходы
логических микросхем основных биполярных серий, и уровни,
подаваемые на КМОП ИС К564 при напряжении питания
В. Пороги переключения КМОП ИС составляют
30 % Ucc, а ТТЛ ИС — 0,8 В для входов с состоянием высо-
кого уровня и 2 В — для входов с состоянием низкого уровня.
Сравнение основных параметров совместимости ИС К564 и
К133 приведено в табл. 3.4.
Сопряжение ТТЛ — КМОП ИС. При использовании
ТТЛ ИС в качестве генератора для управления КМОП ИС
требуется всего 10 нА постоянного входного тока (табл. 3.4)
как в состоянии низкого L, так и в состоянии высокого Н
уровня. Для обеспечения требуемой помехоустойчивости и
устойчивого логического состояния КМОП ИС на выходе
ТТЛ-генератора должно быть не более 1,5 В (для L) и не
менее 3,5 В (для Н).
Таблица 3.4.
Сравнение основных параметров совместимости ИС К564 и К133 при Ucc=5 В
ИС Напряжение питания, В Входной (постоянный) ток Уровни переключения, В Помехоустойчивость, В Время задержки распростра- нения сигнала, нс/ЛЭ
К564 3...15 10 нА для состояний L И Н o...t/cc 1,5 (порог переключения 1,5...3,5 В) 35 при CL= 15 пФ
К133 4,5...5,5 — 1,6 мА для состояния L 40 мкА для состояния Н 0,4 для состояния L при Iql— 16 мА 2,4 для состояния Н при /о/7==—400 мкА 0,4 (порог переключения 0,8 В) 0,4 (порог переключе- ния 2 В) 20 при CL= 15 пФ
101
На рис. 3.14 изображено рабочее состояние нагруженной
биполярной микросхемы, когда на ТТЛ-выходе состояние
низкого уровня. В этом случае транзистор VT находится
в режиме насыщения, коллектор, по существу, имеет потен-
циал земли, на участке выход — источник питания — высокое
сопротивление. В связи с тем, что КМОП ИС имеет высокое
входное сопротивление около 1011 Ом, выходной ток генератора
(Iol^lt) достаточен для управления КМОП ИС. Логиче-
ский уровень, подаваемый на вход КМОП ИС, обеспечивает
достаточную помехоустойчивость системы 1,1 В.
На рис. 3.15 показана нагруженная биполярная микро-
схема, выход которой находится в состоянии высокого уровня
Ток от выхода транзистора VT втекает в нагрузку Uoh^ht} >
т. е. выход ТТЛ ИС фактически является источником тока
для КМОП-на грузки.
Существует три варианта выходного каскада биполярной
микросхемы (рис. 3.15—3.17): с резистором в коллекторной
цепи; открытым коллектором; активной структурой, состоящей
из диода и транзистора, включенной в цепь между источником
питания и выходом.
При сопряжении ТТЛ ИС с резистором в коллекторной
цепи и КМОП ИС сложностей не существует. Схемы с откры-
тым коллектором требуют включения согласующего резистора
(рис. 3.16).
Рассмотрим наиболее распространенный вариант ТТЛ ИС
со сложным выходным каскадом (рис. 3.17). Минимальный
логический уровень на выходе ТТЛ ИС в состоянии высокого
уровня составляет 2,4 В при токе нагрузки 400 мкА. Небольшой
входной ток протекает через КМОП ИС. Для сопряжения
ТТЛ ИС со сложным выходным каскадом рекомендуется
включать дополнительный резистор Rx между источником
питания и выходом биполярной микросхемы (рис. 3.17).
Согласующее сопротивление выбирается с учетом коэффи-
циента разветвления, входных и выходных токов и напряжений,
напряжения питания, а также быстродействия и мощности
потребления микросхем.
На рис. 3.18 один выход А2 ТТЛ-генератора находится
в состоянии L, все другие — в Н. На рис. 3.19 все выходы
ТТЛ-генераторов находятся в состоянии высокого уровня Н\
*х min= (Ucc maK~~U0L)/ (1оЬ — Цьт) ’
*х max = (UcC min — UqH)/(I()Hn+hn (3.10)
\Кдругим\
\КМОПИС\
пл "i 1—F"
открытый । fl/fJ
коллектор । у _ ]
КМОП
Вых
Рис 3.16. Схема сопряжения ТТЛ-КМОП ИС для ТТЛ ИС с от-
крытым коллектором
Рис. 3.17. Схема сопряжения ТТЛ-КМОП ИС для ТТЛ ИС
со сложным выходным каскадом (а), ТТЛ-выход (б)
ТТЛ- кмол-
Рис. 3.14. Схема сопряжения ТТЛ-КМОП ИС (а), ТТЛ-выход
в состоянии низкого уровня (б): 1^— суммарный входной ток
КМОП-нагрузки в состоянии L; I0L — выходной ток ТТЛ-генера-
тора
Рис. 3.18. Схема сопряжения ТТЛ-КМОП ИС (выход Л2 — в
состоянии L, выходы Ai, А3 ... Ап — в состоянии //)
Рис. 3.15. Схема сопряжения ТТЛ-КМОП ИС (а), ТТЛ-выход
в состоянии высокого уровня (б): 1ИТ — суммарный входной
ток КМОП-нагрузки в состоянии Н\ — выходной ток ТТЛ-ге-
нератора
Рис. 3.19. Схема сопряжения ТТЛ-КМОП ИС (все ТТЛ-выходы
в состоянии Н)
102
где п — фактический коэффициент разветвления по выходу:
т — фактический коэффициент объединения по входу.
Для ИС К564 входные токи IIL, IIH малы (около 10 нА)
по сравнению-с выходными токами ТТЛ ИС, и ими можно
пренебречь, т. е. значение сопротивления Rx при согласовании
ТТЛ и КМОП ИС К564 находится из соотношения
(^СС max Uol}/UoL hbm} (^СС min
— Uqh)/(Jonn + hnm} (З.И)
и выбирается в пределах 1...10 кОм, чтобы в состоянии Н
остаточные токи выходных транзисторов создавали падение
напряжения 2 В для гарантии уровня Н, а в состоянии L ток
через сопротивление не превышал допустимую величину тока
коллектора.
Переход от уровней ТТЛ ИС к уровням КМОП ИС се-
рии К564 при напряжении питания ИС К564, превышающем
напряжение питания ТТЛ ИС, осуществляется с помощью
ИС К133ЛНЗ, К133ЛН5 или им подобных других серий, а
также ИС К564ПУ7, К564ПУ8.
Рассмотрим вариант сопряжения микросхем, когда в
качестве генератора используется КМОП ИС (рис. 3.20, 3.21).
Таблица 3.4 показывает, что для получения низкого
уровня L на вход ТТЛ ИС необходимо подать ток —1,6 мА,
а для высокого уровня Н —40 мкА (max).
На рис. 3.20 показан нагруженный выход КМОП-гене-
ратора в состоянии высокого уровня. Источник питания под-
соединен к выходу генератора через р-канальный МОП-тран-
зистор VT\, который должен обеспечить ток /оя, равный
сумме токов утечки биполярных нагрузок 1НТ. ТТЛ-нагрузка
действует как обратносмещенный диод. КМОП ИС могут
обеспечить выходной ток 40 мкА при [/OL=4,4 В (t/cc=5 В),
т. е. в этом случае КМОП и ТТЛ ИС согласованы с обеспе-
чением помехоустойчивости больше 50 %.
На рис. 3.21 выход КМОП-генератора находится в состоя-
нии низкого уровня, n-канальный МОП-транзистор VT2 и
выход практически имеют потенциал земли. В этом состоянии
не все КМОП ИС могут обеспечить выходной ток /OL=1,6 мА,
требуемый для ТТЛ ИС при [/OL=0,8 или 0,4 В.
Увеличение нагрузочной способности КМОП ИС может
быть достигнуто запараллеливанием входов и соединением
Рис 3.20. Схема сопряжения КМОП-ТТЛ ИС (а), КМОП-выход
в состоянии высокого уровня (б)
кмоп- ттл-
Рис. 3.21. Схема сопряжения КМОП-ТТЛ ИС (а), КМОП-выход
в состоянии низкого уровня (б)
Таблица 3.5.
Сравнение параметров сопряжения основных серий логических
микросхем
Параметр ИС
К564 (UCC=5B) К133 К530 К533 К1533
U0L, В 0,01 0,4 0,5 0,4 0,4
ион> в 4,99 2,4 2,7 2,5 2,5
//£, мА 5-10~5 — 1,6 —2 —0,4 —0,2
11Н, мкА 0,05 40 50 20 20
/0£, мА 0,01...3 16 20 8 4
/оя, мкА 0,01...1,6 —400 — 1000 —400 —400
в 3...15 5 5 5 5
В 1,5 0,8 0,8 0,8 0,8
UjH 3,5 2 2 2 2
выходов многовходовых микросхем или подсоединением до-
полнительных буферных элементов.
Переход от уровней КМОП ИС К564 к уровням ТТЛ ИС
при напряжении питания ИС К564 в диапазоне 3...15 В может
быть осуществлен с помощью ИС К564ЛН2, К564ПУ4,
К564ПУ7, К564ПУ8.
При эксплуатации ИС К564 совместно с другими бипо-
лярными микросхемами необходимо учитывать согласование
параметров сопряжения конкретных серий и типов (табл. 3.5).
3.3. Базовые логические элементы
Базовыми элементами для построения ИС К564 являются
инвертор; логические схемы И — НЕ, ИЛИ — НЕ; такти-
руемый двунаправленный ключ.
Инвертор состоит из пары дополнительных транзисторов
п- и p-типов (рис. 3.22).
В инверторе сток и подложка р-канального МДП-транзи-
стора подсоединяются к положительному источнику пита-
ния Ucc, а сток и подложка n-канального МДП-транзисто-
ра — к «земле». Истоки транзисторов п- и p-типов объеди-
няются и являются выходом инвертора, а соединенные затво-
ры — входом. Если на входе инвертора действует сигнал
низкого уровня можно считать, что затвор транзистора
VT2 соединен с истоком, канал отсутствует, транзистор закрыт.
В это время затвор транзистора VT1 имеет по отношению
к своему истоку отрицательный потенциал, транзистор открыт.
На выходе существует напряжение высокого уровня U0^.
Если на вход инвертора подано напряжение высокого уровня,
то n-канальный транзистор VT2 открыт, а р-канальный VT\
закрыт, на выходе напряжение низкого уровня, т. е. схема
инвертирует входные сигналы. Обладая высоким входным
сопротивлением по затвору /?вх^1010 Ом, МДП-транзистор
обеспечивает построение микросхем с очень высокой нагру-
зочной способностью. Входные токи инвертора очень малы
(менее или равны 1 мкА) для любого состояния входа.
Тактируемый двунаправленный ключ состоит из двух
МДП-транзисторов с каналами разного типа проводимости.
Сток n-канального транзистора соединен с истоком р-каналь-
ного транзистора и является входом ключа. Сток р-канального
транзистора соединен с истоком n-канального транзистора и
является выходом (рис. 3.23).
Рис. 3.22. Принципиальная
электрическая схема инвер-
тора
103
Рис 3.23. Принципиальная
электрическая схема двуна-
правленного ключа
Рис. 3.25 Принципиальная
электрическая схема логиче-
ского элемента И-НЕ
Питающее напряжение подается на выводы подложек
транзисторов: Uсс для р-канального транзистора; —Uсс (об-
щая точка) — для «-канального транзистора. Вход и выход
ключа идентичны, т. е. выход может быть входом и наоборот.
Управление осуществляется одновременно подачей на
затворы транзисторов двух взаимоинверсных сигналов (Т, Т).
Открытое состояние ключа для передачи информации между
точками X и Y соответствует состоянию, когда оба транзистора
открыты, что обеспечивается одновременной подачей на
затвор р-канального транзистора напряжения низкого уровня,
а на затвор «-канального транзистора — напряжения высо-
кого уровня. При противоположных уровнях напряжения
на затворах оба транзистора запираются, ключ закрыт. Дву-
сторонняя проводимость обеспечивается благодаря тому, что
МДП-транзисторы сохраняют работоспособность, когда истоки
и стоки меняют местами.
Рассмотрим три наиболее характерных состояния ключа:
(7к«0, «-канальный транзистор открыт, р-канальный
закрыт большим напряжением смещения исток — подложка.
На рис. 3.24 показана зависимость сопротивления ключа
от UK, это состояние соответствует области I;
«-канальный транзистор постепенно закры-
вается возрастающим напряжением смещения исток — под-
ложка, р-канальный, наоборот, открывается. Оба транзистора
частично открыты (область II, рис. 3.24).
(7К«(7СС, «-канальный транзиситор полностью закрыт,
р-канальный открыт (область III рис. 3.24).
Рисунок 3.24 поясняет нелинейный характер изменения
сопротивления ключа в зависимости от напряжения исток —
подложка. Нелинейное сопротивление ключа в процессе
работы обусловливает нелинейный характер тока, перезаря-
жающего выходную емкость. Уменьшение этого тока в об-
ласти II отразится на динамической характеристике ключа.
Уменьшить сопротивление ключа в области II можно выравни-
ванием потенциалов истока и подложки транзисторов. Доста-
точно это сделать в «-канальном транзисторе с более высокой
концентрацией примеси в подложке, чем в р-канальном.
Логический элемент И — НЕ. Для построения схемы
И — НЕ (рис. 3.25) на m входов потребуется ярусное (после-
довательное) включение m транзисторов «-типа и параллельное
включение m транзисторов p-типа (положительная логика).
Открытое состояние схемы (на выходе напряжение низ-
кого уровня) обеспечивается, если на все входы подано
напряжение высокого уровня, при этом все «-канальные тран-
зисторы открыты, а р-канальные закрыты. Закрытое состоя-
ние схемы (на выходе напряжение высокого уровня) обеспе-
чивается, если хотя бы на один из входов подано напряжение
низкого уровня. При этом один из параллельно соединенных
р-канальных транзисторов, соответствующий данному входу,
открыт, а соответствующий ему «-канальный транзистор
в последовательной цепи закрыт.
Логический элемент ИЛИ — НЕ. Для построения схемы
ИЛИ — НЕ (рис. 3.26) на m входов потребуется последова-
тельное включение m транзисторов p-типа и параллельное
включение m транзисторов «-типа.
Открытое состояние схемы (на выходе напряжение низ-
кого уровня) обеспечивается, если хотя бы на один из входов
подано напряжение низкого уровня. При этом один из
«-канальных транзисторов, соответствующий данному входу,
открыт, а соответствующий ему один из р-канальных транзисто-
ров в последовательной цепи закрыт. Закрытое состояние
схемы (на выходе напряжение высокого уровня) обеспечи-
вается, если на все входы подано напряжение низкого уровня.
При этом все р-канальные транзисторы открыты, а все «-ка-
нальные закрыты.
Рис. 3.26. Принципиальная
электрическая схема логиче-
ского элемента ИЛИ-НЕ
Рис. 3.24 Изменение сопротивления ключа в зависимости от
напряжения исток-подложка
На основе базовых ЛЭ спроектированы все микро-
схемы, входящие в серию К564. Функциональный состав
ИС К564 приведен в табл. 3.1 с указанием отечественных и
зарубежных аналогов, выполненных по КМОП-технологии
(ИС К561, 561, 564, 564В, КР1561, 1564), полный функ-
циональный состав серии 1564 с указанием зарубежных ана-
логов — в табл. 3:2. В общем случае цифровые устройства
подразделяются на два класса: комбинационные и последо-
вательностные. Комбинационные схемы характеризуются
отсутствием памяти, последовательностные содержат в себе
элементы памяти, т. е. состояние микросхемы на выходе в.
момент времени tn+x зависит от предыдущего ее состояния
в момент tn. Схемным признаком последовательностных
устройств является наличие обратных связей. Последователь-
ностные устройства организуются из комбинационных
устройств.
3.4. Комбинационные устройства
Логические элементы. ИС К564 содержат функционально
полный набор логических схем.
104
Таблица Таблица исти 3.6. нности одног о элемента Р IC К564ЛА8 Таблица 3.7. Таблица истинности одного элемента ИС К564ЛА9
XI Х2 хз Х4 У1 XI Х2 хз и
L Н L L L Н Н Н L £ L L Н L L Н L L Н // L L L Н L L Н L Н £ L L L L Н L L Н L Н Н L Н Н Н н н и н н н н н н и и н н L L L L Н Н Н Н L L Н Н L L Н Н L Н L Н L Н L Н Н L L L L L L L
L Н Н Н L Н L Н Н L Н н L Н Таблица 3.8. Таблица истинности для одного элемента ИС К564ЛА10
Н н н н Н Н н L А в Состояние । выхода
Т а б л и ц а 3.9. L L Н Н L Н L Н Z Z Z L н н н L
Таблица истинности ИС К564ЛН1
Входы Выходы
ХЗ XI Е Х2 Х4 с Х5 Х6 УЗ У1 У2 У4 У5 Уб
L L L L L L L L н И Н И И И
Н Н L Н Н L Н Н L L L L L L
L L L L L Н L L L L L L L L
Н Н L Н Н Н Н Н L L L L L L
X X Н X X X X X Z Z Z Z Z Z
Таблица 3.10.
Таблица истинности ИС К564ЛЕ5
Входы Выходы
XI Х2 хз Х4 Х5 Х6 Х7 Х8 У1 У2 УЗ Y4
L L L L L L L L Н Н Н н
L Н L Н L Н L Н L L L L
Н L Н L Н L Н L L L L L
Н Н Н Н Н Н Н Н L L L L
Таблица 3.12.
Таблица истинности для одного ЛЭ ИС К564ЛС1
Входы Выход
А В С Q
L L L L
L L Н Н
L Н L Н
L Н Н Н
Н L L L
Н L Н Н
Н Н L L
Н Н Н L
Таблица 3.11.
Таблица истинности микросхемы К564ЛЕ6
Входы Выходы
Xi Х2 хз Х4 Х5 Х6 Х7 Х8 У1 У2
L L L L L L L L н И
L L L Н L L L Н L L
L L Н L L L Н L L L
L Н L L L Н L L L L
Н L L L Н L L L L L
Н L L Н Н L L Н L L
Н L Н L Н L Н L L L
Н Н L L Н Н L L L L
Н Н L Н Н Н L Н L L
Н Н Н L Н Н Н L L L
Н Н Н Н Н Н Н И L L
L Н Н Н L Н Н Н L L
L L И Н L L Н Н L L
Н L Н Н Н L Н Н L L
L Н Н L L Н Н L L L
L Н L Н L Н L Н L L
105
Таблица 3.13.
Таблица истинности К564ЛС2
Входы _ Выходы
XI 71 Х2 Y2 хз 73 Х4 Y4 VX VY D\ D2 D3 D4
L L L L L L L L L L L L L L
L L L L L L L L L Н L L L L
L L L L L L L L Н L L L L L
L L L L L L L L Н Н L L L L
L Н L Н L Н L Н L L L L L L
L Н L Н L Н L И L Н Н Н Н Н
L Н L Н L Н L Н Н L L L L L
L Н L Н L Н L Н Н Н Н L L L
Н L Н L Н L Н L L L L L L L
Н L Н L Н L Н L L Н L L L L
Н L Н L Н L И L Н L Н Н Н Н
Н L Н L Н L Н L Н Н Н Н Н Н
Н Н Н Н Н Н Н Н L L L L L L
Н И Н Н Н Н И Н L И Н Н И Н
Н Н И Н Н Н Н Н Н L Н Н И Н
Н Н Н Н Н Н Н Н Н Н Н Н Н Н
Таблица 3.14.
Таблица истинности ИС К564ЛП2
Входы Выходы
XI Х2 хз Х4 Х5‘ Х6 XI Х8 71 72 73 74
L L L L L L L L L L L L
L Н L И L Н L Н И Н Н Н
Н Н Н Н Н Н Н Н L L L L
И L Н L Н L Н L И Н И Н
К микросхемам с разным числом входов, построенным на
основных ЛЭ, относятся:
И —НЕ —К564ЛА7 (рис. 3.27), К564ЛА8 (рис. 3.28,
табл. 3.6), К564ЛА9 (рис. 3.29, табл. 3.7), К564ЛА10 (рис. 3.30
табл. 3.8), К564ЛН1 (рис. 3.31, табл. 3.9), К564ЛН2 (рис. 3.32);
ИЛИ — НЕ — К564ЛЕ5 (рис. 3.33, табл. 3.10), К564ЛЕ6
(рис. 3.34, табл. 3.11), К564ЛЕ10 (рис. 3.35).
Рис. 3.28. Условное графическое обозначение ИС К564ЛА8 (а)
и принципиальная схема одного ЛЭ (б)
а)
Рисг 3 30 Функциональная
схема ИС К564ЛА10
Рис 3 27 Условное графическое обозначение ИС К564ЛА7 (а)
и принципиальная схема одного ЛЭ (б)
106
Х56ЬЛА9
К56^ЛН1
Рис 3 29. Условное графическое обозначение ИС К564ЛА9 (а)
и принципиальная схема одного ЛЭ (б)
Рис 3 31. Условное графическое обозначение ИС К564ЛН1 (а)
и функциональная схема (б)
К56МН2
Рис. 3.32. Условное
графическое обозна-
чение ИС К564ЛН2
WWW
Рис 3.33 Условное
графическое обозна-
чение ИС К564ЛЕ5
Рис. 3.35. Условное графическое обозначение ИС К564ЛЕ10
(а) и принципиальная схема одного ЛЭ (б)
Рис 3.34. Условное
графическое обозна-
чение ИС К564ЛЕ6
107
Назначение выводов ИС К564ЛА7
I Вход XI 8 Вход Х5
2 Вход Х2 9 Вход Х6
3 Выход У1 10 Выход УЗ
4 Выход Y2 11 Выход У4
5 Вход ХЗ 12 Вход Х7
6 Вход Х4 13 Вход Х8
7 Общий GND 14 Питание U сс
Назначение выводов ИС К564ЛА8
I Выход У1 9 Вход Х8
2 Вход XI 10 Вход Х7
3 Вход Х2 И Вход Х6
4 Вход ХЗ 12 Вход Х5
5 Вход Х4 13 Выход У2
7 Общий GND 14 Питание Ссс
Назначение выводов ИС К564ЛЕ10
Вход XI 8 Вход Х3_
Вход Х2 9 Выход У1
Вход Х4 10 Выход УЗ
Вход Х5 11 Вход Х7
Вход Х6_ 12 Вход Х8
Выход У2 13 Вход Х9
Общий GND 14 Питание Ui
Микросхемы с комбинированной логической функцией —
это К564ЛС1 (рис. 3.36, табл. 3.12), К564ЛС2 (рис. 3.37,
табл. 3.13), К564ЛП2 (рис. 3.38, табл. 3.14).
Принцип действия ЛЭ можно описать, основываясь
Назначение выводов ИС К564ЛА9
1 Вход XI 8 Вход ХЗ
2 Вход Х2 9 Выход У1
3 Вход Х4 10 Выход УЗ
4 Вход Х5 И Вход Х7
5 Вход Х6 12 Вход Х8
6 Выход У2 13 Вход Х9
7 Общий GND 14 Питание Ucc
Назначение выводов ИС К564ЛА10
3 Вход А1 10 Выход У2
4 Вход В\ 11 Вход А2
5 Выход У1 12 Вход В2
7 Общий GND 14 Питание Ucc
Назначение выводов ИС К564ЛН1
1 Вход Х3_ 9 Выход У4
2 Выход УЗ 10 Вход Х4
3 Вход XI И Выход У5 _
4 Вход 12 Вход «Запрет» С
«Блокировка» Е 13 Вход Х5_
5 Выход У1 14 Выход Уб
6 Вход Х2 15 Вход Х6
7 8 Выход У2 Общий GND 16 Питание Ucc
К56ЫС1 Г
1 3 & к 1 1 13 ' ’ I
2 11 л/ z 1 1 I I I 13
1 z В1 3 \ .
& к 1
10 12 5 8 6 С1 % I I 1
6/ I I I I 11 I
& к 1 1 1 1
- А Р 1 1 1 1 »
а) С2 -12 1 АЗ? Ч-Чл
1 QZ
1 1 1 А„ 5 \ 1 1 1 1
- л* 1 1 { 9
ВЗ-^А- 6 1 сз н
\Q3 1
Назначение выводов ИС К564ЛН2
1 Вход XI 8 Выход У4
2 Выход У1 9 Вход Х4
3 Вход Х2 10 Выход У5
4 Выход У2 11 Вход Х5
5 Вход ХЗ 12 Выход Уб
6 Выход УЗ 13 Вход Х6
7 Общий GND 14 Питание UCc
Назначение выводов ИС К564ЛЕ5
Вход XI 8 Вход Х5
Вход Х2 9 Вход Х6
Выход У1 10 Выход УЗ
Выход У2 11 Выход У4
Вход ХЗ 12 Вход Х7
Вход Х4 13 Вход Х8
Общий GND 14 Питание U{
Рис. 3.36. Условное графическое обозначение ИС К564ЛС1 (а)
и функциональная схема (б)
Назначение выводов ИС К564ЛЕ6
Выход У1 9 Вход Х5
Вход XI 10 Вход Х6
Вход Х2 И Вход Х7
Вход ХЗ 12 Вход Х8
Вход Х4 13 Выход У2
Общий GND 14 Питание 13
Рис. 3.37 Условное графическое обозначение ИС К564ЛС2 (а)
и функциональная схема (б)
108
Ю6ЫЛ2
Назначение выводов ИС К564ЛС1
Рис. 3.38. Условное графическое обозначение ИС К564ЛП2 (а)
и принципиальная схема одного ЛЭ (б)
на работе базовых ЛЭ. Но имеются и особенности, присущие
конкретной микросхеме: микросхемы с разными по построению
входными и выходными каскадами; со стандартным двух-
стабильным выходом; с открытым стоковым, трехстабильным
и буферным выходами. Микросхема К564ЛА10 представляет
собой два ЛЭ 2И — НЕ с открытым стоковым выходом. Мак-
симальный выходной ток и максимальное выходное напря-
жение на открытом стоковом выходе определяется макси-
мальной мощностью, рассеиваемой выходным каскадом:
/0(70^ 100 мВт. Микросхемы с открытым стоковым выходом
не содержат верхних выходных транзисторов, стоки следует
подключать к источникам питания через внешнюю нагрузку.
Микросхемы с открытым стоковым выходом могут быть исполь-
зованы для управления внешними устройствами и для выпол-
нения монтажной логики (включение логических выходов
на общую нагрузку).
Примером микросхем с буферным выходом может служить
ИС К564ЛН2, мощные выходные инверторы позволяют рабо-
тать на большую нагрузку с /0£=8 мА, /оя=1,25 мА. Входная
защита выполнена по упрощенной схеме и не имеет диодов,
подключенных анодами к шине питания, это позволяет пода-
вать на вход микросхемы напряжение, превышающее на-
пряжение питания Ucc, т. е. до 15 В. Благодаря этому микро-
схема может быть использована для согласования выходных
уровней КМОП ИС со входами ТТЛ ИС.
Микросхемы с буферными выходами обладают рядом
преимуществ. Большое усиление позволяет формировать
импульсы с крутым фронтом независимо от формы входных
импульсов, что исключает постепенное ухудшение импульсных
характеристик системы сигналами со сравнительно пологим
фронтом. Улучшается и помехоустойчивость микросхем.
Микросхема К564ЛН1 содержит в одном корпусе шесть
инверторов с трехстабильными выходами: U0L, UOh, третье
состояние. Микросхема с тремя устойчивыми состояниями
имеет дополнительные ключевые транзисторы, управляемые
1 Вход А1 8 Вход ВЗ
2 Вход С1 9 Выход Q3
3 Вход В1 10 Вход В2
4 Выход Q2 11 Вход А 2
5 Вход АЗ 12 Вход С2
6 Вход СЗ 13 Выход Q3
7 Общий GND 14 Питание UСс
Назначение выводов ИС К564ЛС2
1 Вход У4 9 Вход Vx
2 Вход ХЗ 10 Выход D1
3 Вход УЗ 11 Выход D2
4 Вход Х2 12 Выход £>3
5 Вход У2 13 Выход_/?4
6 Вход XI 14 Вход Vy
7 Вход У1 15 Вход Х4
8 Общий GND 16 Питание Uсс
Назначение выводов ИС К564ЛП2
Вход XI 8 Вход Х5
Вход Х2 9 Вход Х6
Выход У1 10 Выход УЗ
Выход У2 11 Выход У4
Вход ХЗ 12 Вход Х7
Вход Х4 13 Вход Х8
Общий GND 14 Питание U,
сигналами по приоритетным входным цепям. Когда ключевые
транзисторы закрыты, прекращается питание и выходной
вывод приобретает очень высокое сопротивление, что равно-
сильно отключению микросхемы от нагрузки, поэтому третье
состояние называется еще высокоимпедансным.
Микросхема К564ЛН1 имеет два управляющих входа С
и Е. В обычном состоянии они имеет малое выходное„сопротив-
ление /?вых^200 Ом. При поступлении на вход Е сигнала
высокого уровня выходное сопротивление всех инверторов
превышает 1О10 Ом, т. е._на выходе — третье состояние Z.
При поступлении на вход С сигнала высокого уровня на всех
выходах будет низкий уровень напряжения UqL. Микросхема
К564ЛН1 находит применение при организации работы на
общую нагрузку, а также для согласования с ТТЛ ИС, так
как имеет мощные выходные каскады с /OL=5,3 мА,
/□/7=0,5 мА.
Микросхема К564ЛП2 — четыре ЛЭ Исключающее ИЛИ.
В ЛЭ Исключающее ИЛИ выход получает значение низ-
кого L или высокого Н уровня (в зависимости от типа микро-
схемы), когда один из входов имеет значение L или Н. Выход
не принимает логического значения, когда оба входа одно-
временно получат сигнал L или Н. Схема Исключающее ИЛИ
реализует функцию суммирования, поэтому ее еще называют
логическим полусумматором, так как она не учитывает пере-
носа. Схема Исключающее ИЛИ может служить также компа-
ратором.
Микросхема К564ТЛ1 (рис. 3.39, табл. 3.15) — инвер-
тирующий триггер Шмитта, на выходе которого можно полу-
чить прямоугольные импульсы при входном сигнале произволь-
ной формы.
Назначение выводов ИС К564ТЛ1
1,2, 5,6, 7,9, 12, 13 Входы
3, 4, 10, 11 Выходы
7 Общий GND
14 Питание Ucc
Микросхема построена так, что в импульсную форму
преобразуются только те сигналы, текущее значение которых
превышает некоторую заданную величину, т. е. для нее имеется
входной порог по напряжению.
Микросхема К564ТЛ1 состоит из четырех двухвходовых
ЛЭ И — НЕ. При плавном увеличении входного напряжения
109
ЮМТЛ1
Рис 3.39. Условное графическое обозначение ИС К564ТЛ1 (а),
принципиальная схема одной ячейки (б) и передаточная харак-
теристика (в)
Таблица 3.15.
Таблица истинности для одной ячейки ИС К564ТЛ1
Вход 1 Вход 2 Выход
L L н
L Н н
Н L н
Н Н L
выходной сигнал изменяется скачком с уровня Н до L при
входном напряжении, большем 1/2 напряжения питания.
При уменьшении входного напряжения обратное переключение
происходит при входном напряжении, меньшем 1/2 напряже-
ния питания. Передаточная характеристика микросхемы
изображена на рис. 3.39, в.
Типовые значения пороговых напряжений при напряжении
питания:
5 В Uul пор=2,2 В; U lh пор=3 В;
10 В Uul пор=3,6 В; пор = 6 В.
Типовое значение напряжения гистерезиса определяется
по формуле t/rHCT= Vlh пор Uhl пор-
Триггеры Шмитта применяются для формирования им-
пульсов из синусоидальных входных сигналов, приема сигналов
при большом уровне помех, в формирователях и генераторах
импульсов и в других случаях.
Мажоритарные элементы (МЭ) — это ЛЭ, сигнал на
выходе которых принимает значение, совпадающее со значе-
нием сигнала на большинстве входов (majority — большин-
ство) .
Микросхема К564ЛП13 (рис. 3.40, табл. 3.16) — три
трехвходовых МЭ.'
ПО
К5МЛЛ13
Х1 Х2 ХЗ м Y1
ХЬ ХЗ Х6 Y2
Х7 Х8 Х9 Y3
Рис. 3.40. Условное графическое обозначение ИС К564ЛП13 (а)
и принципиальная схема одного ЛЭ (б)
Таблица 3.16.
Таблица истинности одного элемента ИС К564ЛП13
Входы Выход
XI Х2 хз У1
L L L L
L L Н L
L Н L L
L Н Н Н
Н L L L
н L Н Н
Н Н L Н
н Н Н Н
Назначение выводов ИС К564ЛП13
Вход XI 8 Выход УЗ
Вход ХЗ 9 Вход Х8
Вход Х4 10 Выход У2
Вход Х6 11 Вход Х5
Вход Х7 12 Выход У1
Вход Х9 13 'Вход Х2
Общий GND 14 Питание U(
Преимущества МЭ — повышенная устойчивость к сбоям,
так как на входы МЭ подается избыточная информация и
создается возможность построения надежных узлов и устройств
по мажоритарному способу резервирования с одним или
несколькими восстанавливающими органами. Каждый МЭ
К564ЛП13 состоит цз трех трехвходовых ЛЭ И — НЕ, выходы
которых объединены и через инвертор соединены с выходом
микросхемы. Входы элементов соединены таким образом,
что вся система в целом реализует функцию
У = Х1Х2 + Х1ХЗ + Х2ХЗ, (3.12)
которая принимает единичное состояние только тогда, когда
две из трех ее переменных принимают единичное состояние
(т. е. выполняется операция голосования по большинству).
Ключи, мультиплексоры и дешифраторы. Микросхема
К564КТЗ (рис. 3.41) —четыре двунаправленных ключа.
Рис. 3.41. Условное графическое обо-
значение ИС К564КТЗ (а), принци-
пиальная схема одного ключа (б)
X/ Ql(W,ll)
2(3,9,10)
"сс
13(6,6,12)
VI
7
о
UCCf
ключей строятся КМОП-мультиплексоры. Управляемые
КМОП-ключи обладают способностью проводить ток в двух
направлениях, поэтому КМОП-мультиплексоры могут в то же
самое время использоваться и как демультиплексоры.
Микросхема К564КП1 (рис. 3.42, табл. 3.17) —двойной
четырехканальный мультиплексор.
3)
Назначение выводов ИС К564КТЗ
1 Вход XI 8 Вход ХЗ
2 Выход У1 9 Выход УЗ
3 Выход У2 10 Выход У 4
4 Вход Х2 11 Вход Х4
5 Вход V2 12 Вход V4
6 Вход УЗ 13 Вход VI
7 Питание 14 Питание U(
сс
Принцип действия микросхемы основывается на работе
базового ЛЭ. Микросхема имеет два разнополярных источ-
ника питания. Управление ключом осуществляется по входу V:
при наличии на входе V напряжения высокого уровня ключ
открыт, при наличии низкого уровня — ключ закрыт. Микро-
схема К564КТЗ предназначена для коммутации цифровых и
аналоговых сигналов с током коммутации до 10 мА. Основные
эксплуатационные параметры: выходное сопротивление
/^500 Ом (t/ccl = 10 В, 10=— 0,96 мА); #<5000 Ом
(t/cci = 5 В, /0=—0,34 мА), ток потребления /сс=0,5 мкА
(£7СС1=Ю В),^максимальная частота управляющего сигна-
ла МГц.
На основе дешифраторов и двунаправленных вентильных
Рис. 3.42. Условное графическое обозначение ИС К564КП1 (а),
принципиальная схема ключа (б), функциональная схема (в)
Таблица 3.17.
Таблица истинности ИС К564КП1
Логические уровни входных сигналов Открытые каналы
С в А
L L L X—Х0, У—У0
L L Н X—XI, У—У1
L И L X—Х2, У—У2
L Н Н X—ХЗ, У—УЗ
Н X X Все закрыты
111
Назначение выводов ИС К564КП1
1 Выход-вход У0 9 Вход управления В
2 Выход-вход У2 10 Вход управления А
3 Вход-выход У 11 Выход-вход ХЗ
4 Выход-вход УЗ 12 Выход-вход Х0
5 Выход-вход У1 _ 13 В ход-выход X
6 Вход «Запрет» С 14 Вы ход-в ход XI
7 Питание UCCi 15 Выход-вход Х2
8 Общий GND 16 Питание UСС2
Функциональная схема состоит из обшей схемы управ-
ления, представляющей собой дешифратор 2X4, и восьми
двунаправленных ключей к, разделенных на две синхронно
работающие группы по четыре ключа в каждой.
Управление осуществляется по двум адресным входам А
и В. Вход С — вход «Запрет». При подаче на вход С высо-
кого уровня все ключи открываются, каналы — закрыты.
При наличии на входе С низкого уровня любой из четырех
возможных комбинаций на входах А и В соответствует один
открытый канал в каждом мультиплексоре одновременно.
Вход С имеет абсолютный приоритет перед любым другим
входом управления. Особый интерес представляет схема
ключа. Отличие его от базовой схемы (рис. 3.23) в том, что
между истоком и стоком основного ключа VT\ и VT2 включен
дополнительный ключ VT3, VT4, который поддерживает сме-
щение исток—подложка п-канального транзистора VT2
близким к 0. Определенную функцию выполняет тран-
зистор VT3. При закрывании ключа транзистор УТЪ откры-
вается, при этом подложка транзистора VT2 подключается
к шине питания Ucc2- Благодаря использованию в мультиплек-
соре модифицированного ключа сопротивление открытого
канала имеет малую зависимость от изменения входного
сигнала в диапазоне коммутируемых напряжений ^ссг--^сс2-
Питание микросхемы осуществляется от двух источников
питания. Разность напряжения (УСС2—V сс\ должна быть не
более 15 В. Это позволяет коммутировать сигналы с ампли-
тудами до 15 В, лежащими в диапазоне ^СС2...[7СС]. Мак-
симально допустимый ток через открытый ключ не более 10 мА.
Микросхема К564КП2 (рис. 3.43, табл. 3.18) — восьми-
канальнып мультиплексор, предназначенный для переключения
цифровых и аналоговых сигналов.
Функциональная схема состоит из дешифратора и восьми
ключей. Управление ключами производится трехразрядным
двоичным кодом, который подают на адресные входы АО, А1,
А2. Принцип действия разрешающего входа и вентильного
ключа аналогичен описанному ранее.
Микросхема К564ИК1 (рис. 3.44, табл. 3.19) —строен-
ный мажоритарно-мультиплексорный элемент.
К5МКЛ2
б)
Рис. 3.43 Условное графическое обозначение ИС К564КП2 (а)
и функциональная схема (б)
Таблица 3.18.
Таблица истинности ИС К564КП2
Входы
42 А1
АО
Открытые каналы
L
L
L
L
L
L
L
L
Н
L
L
L
L
Н
Н
Н
Н
X
L
L
Н
И
L
L
Н
Н
L
Н
L
И
L
Н
L
Н
X
X—XI
X—Х2
X—ХЗ
X—Х4
X—Х5
X—Х6
X—XI
X—Х8
Все закрыты
Назначение выводов ИС К564КП2 Назначение выводов ИС К564ИК1
1 В ход-выход Х5 9 Вход управления А2 1 Вход информации XI 9 Вход адреса А2
2 В ход-вы ход Х7 10 Вход управления А 1 2 Вход информации ХЗ 10 Выход информации УЗ
3 Выход-вход X 11 Вход управления АО 3 Вход информации Х4 11 Вход информации Х9
4 Вход-выход Х8 12 Вход-выход Х4 4 Вход информации Х6 12 Выход информации У2
5 Вход-выход Х6 _ 13 Вход-выход XI 5 Вход информации XT 13 Вход информации Х5
6 Вход «Запрет» С 14 Вход-выход Х2 6 Вход информации Х8 14 Выход информации У1
7 Питание Ucci 15 Вход-выход ХЗ 7 Вход адреса А1 15 Вход информации Х2
8 Общий GND 16 Питание UСС2 8 Общий GND 16 Питание Ucc
Таблица 3.19.
Таблица истинности ИС К564ИК1
Входы Выходы
41 А2 У1 У2 УЗ
L L XI (Х2 ХЗ) Х2ХЗ Х4 (Х5 Х6) V Х5 Х6 Х7 (Х8 , Х9) V Х8 Х9
Н L XI Х4 Х7
L Н ХЗ Х6 Х9
Н Н Х2 Х5 Х8
112
Н56ЫН1
Х1 Х2 ХЗ ЪМ Y1
ХЬ Х5 Х6 Y2
Х7 Х8 Х9 Y3
А1 А2
О)
Рис. 3.44. Условное графическое обозначение
ИС К564ИК1 (а), логическая схема ММЭ (б)
и функциональная схема (в)
<9
Схема одного элемента состоит из четырехканального
мультиплексора-дешифратора с двумя входами управления
«Адрес» Al, А2 и мажоритарного элемента на три входа XI,
Х2, ХЗ. Микросхема служит для управления резервированием
каналов. Согласно табл. 3.37 при наличии на адресных входах
низкого уровня мажоритарно-мультиплексорный элемент рабо-
тает в режиме мажоритарного элемента, при наличии других
сочетаний уровней на адресных входах — в мультиплексном
режиме..При нарушении прохождения сигнала через один из
трех первых каналов информация поступает на выход через
мажоритарный элемент, т. е. происходит резервирование
неисправной схемы. Управляющие входы Al, А2 служат
для подключения соответствующего исправного канала.
Микросхема К564ИК2 (рис. 3.45, табл. 3 20 и 3 21) — это
схема управления пятиразрядными семисегментными свето-
диодными индикаторами в мультиплексном режиме.
DC А 21
10 в 22
/У ХО 23
18 Х1 с
17 Х2 в 1
16 Х3_ Е /
20 ( F 3
в 2
HL1 10
HL2 11
HL3 13
ни
5 С HL5 13
7
УО
У1 8
У2 9
— I 6
Рис 3 45 Условное графическое обозначение ИС К564ИК2
Таблица 3.20.
Таблица истинности для выходов на сегменты индикатора
ИС К564ИК2
Цифра DE хз Х2 XI хо А в с D Е F G
0 н L L L L н н и н н н Z
I н L L L Н Z н н Z Z Z Z
2 н L L Н L н н Z н н Z н
3 н L L Н Н н н н н Z Z н
4 н L Н L L Z н н Z Z н н
5 н L Н L Н н Z н н Z н н
6 н L Н Н L н Z н н н н н
7 н L Н Н Н н н н Z Z Z Z
8 н Н L L L н н н н н н н
9 н Н L L Н н н н н Z н н
Ю н Н L Н L н н н Z н н н
Н н Н L Н Н Z Z н н н н н
12 н Н Н L L н Z Z н н н Z
13 н Н Н L Н Z н н н н Z н
14 н Н Н Н L н Z Z н н н н
15 н Н Н Н Н н Z Z Z н н н
— L X X X X Z Z Z Z Z Z Z
Таблица 3.21.
Таблица истинности для схемы управления разрядами
индикатора ИС К564ИК2
Номер выбранного разряда Y2 и го HLI HL2 HL3 HLA HL5
5 (младший) L L L Z Z Z Z L
4 L L Н Z Z Z L Z
3 L Н L Z Z L Z Z
2 L Н Н Z L Z Z Z
I (старший) Н L L L Z Z Z Z
113
Назначение выводов ИС К564ИК2
1 Выход для подключения сегмента Е
2 Выход для подключения сегмента G
3 Выход для подключения сегмента F
4 Выход для подключения сегмента D
5 Вход синхронизации (вход генератора) С
6 Выход генератора Q
7—9 Выходы управления выбором разряда УО—У2
10 Выход для подключения катода первого разряда инди-
катора HL\
11 Выход для подключения катода второго разряда ин-
дикатора HL2
12 Общий GND
13 Выход для подключения катода третьего разряда ин-
дикатора HL3
14 Выход для подключения катода четвертого разряда
индикатора Н1Л
15 Выход для подключения катода пятого разряда инди-
катора HL5
16—19 Входы двоичного числа в коде 1, 2, 4, 8 (ХЗ—Х0)
20 Вход «Запрет» DE
21 Выход для подключения сегмента А
22 Выход для подключения сегмента В
23 Выход для подключения сегмента С
24 Питание Ucc
Дешифратор — устройство с несколькими входами и
выходами, определенной комбинации входных сигналов кото-
рого соответствует активное состояние одного из выходов.
Микросхема К564ИД1 (рис. 3.46, табл. 3.22) служит для пре-
образования двоично-десятичного кода в десятичный и двоич-
ного в восьмеричный.
Назначение выводов ИС К564ИД1
Выход У4 9 Выход У8
Выход У2 10 Вход D\
Выход УО 11 Вход D8
Выход У7 12 Вход D4
Выход У9 13 Вход D2
Выход У5 14 Выход D\
Выход Уб 15 Выход D3
Общий GND 16 Питание U.
КМЫД1
Рис. 3.46. Условное графическое обозначение ИС К564ИД1 (а)
и функциональная схема (б)
Таблица 3.22.
Таблица истинности ИС К564ИД1
Входы Выходы
D8 D4 D2 D1 УО У1 Y2 УЗ У4 У5 Уб У7 У8 У9
L L L L н L L L L L L L L L
L L L Н L Н L L L L L L L L
L L Н L L L Н L L L L L L L
L L Н Н L L L Н L L L L L L
L Н L L L L L L Н L L L L L
L Н L Н L L L L L Н L L L L
L Н Н L L L L L L ' L Н L L L
L Н Н Н L L L L L L L Н L L
Н L L L L L L L L L L L ' Н L
Н L L Н L L L L L L L L L Н
Н L Н L L L L L L L L L Н L
Н L Н Н L L L L L L L L L Н
Н Н L L L L L L L L L L Н L
Н Н L Н L L L L L L L L L Н
Н Н Н L L L L L L L L L Н L
Н Н Н Н L L L L L L L L L Н
114
Микросхема имеет: четыре двоичных входа Di, D2, D4,
D8 и десять выходов. Согласно табл. 3.23 каждому из десяти
наборов уровней на входах соответствует появление напря-
жения высокого уровня на одном из выходов, при этом на
остальных девяти выходах — низкий уровень напряжения.
Аналогичным образом трехразрядный двоичный код, пода-
ваемый на входы DI, D2, D4, преобразуется в восьмеричный
код. Высокий уровень напряжения на входе D8 запрещает
дешифрацию на выходах 0..7. Каждый выход микросхемы
нагружен мощным инвертором, что дает возможность исполь-
зовать ее для индикации.
Микросхема К564ИД4 (рис. 3.47, табл. 3.23 и 3.24) —
дешифратор возбуждения одноразрядного семисегментного
жидкокристаллического индикатора.
Таблица 3.24.
Таблица рабочих состояний
Вход= 1 Выход У8 Выходы У1—Y7
L L Функционирование, соответствую- щее табл. 3.23
Н Н Состояние инверсное относительно табл. 3.23
Таблица истинности ИС К564ИД4
Состояние Di L Н L Н L Н L Н L Н L Н L Н L Н
входов D2 L L Н Н L L Н Н L L Н Н L L Н Н
D4 L L L L Н Н Н Н L L L L Н Н Н Н
D8 L L L L L L L L Н Н Н Н Н Н Н Н
Состояние У1 Н L Н Н L Н Н Н Н Н L L Н Н L L
выходов Y2 Н Н Н Н Н L L Н Н Н L Н Н Н L L
УЗ Н Н L Н Н Н Н Н Н Н L Н L Н L L
У4 Н L Н Н L Н Н L Н Н И L L L L L
У5 Н L Н L L L Н L Н L Н Н Н Н L L
Уб L L Н Н Н Н Н L Н Н L Н Н Н Н L
У7 Н L L L Н Н Н L Н Н Н Н Н Н L L
Назначение выводов ИС К564ИД4
1 Выход У8 9 Выход У1
2 Вход информационный £>4 10 Выход У2
3 Вход информационный D2 11 Выход УЗ
4 Вход информационный 08 12 Выход У4
5 Вход информационный 01 13 Выход У5
6 Вход= 1 14 Выход Уб
7 Питание U ссъ 15 Выход У7
8 Общий GND 16 Питание Ucc\
Дешифратор состоит из семи самостоятельных узлов,
каждый из которых формирует потенциальный управляющий
сигнал для одного из сегментов семисегментного индикатора.
Наличие цепи управления выходом — 1 позволяет получить
переменное выходное напряжение, необходимое для возбуж-
дения жидкокристаллического индикатора.
Микросхемы К564ИД5, К564УМ1 относятся к классу
последовательностных схем. ИС К564ИД5 (рис. 3.48,
табл. 3.25 и 3.26) отличается наличием входа синхрониза-
ции С и отсутствием выхода У8, позволяющего использовать
115
К56ЫД5
Рис. 3.48. Условное графическое
обозначение ИС К564ИД5 (а) и
функциональная схема (б)
Таблица 3.25.
Таблица истинности ИС К564ИД5
Состояние входов D1 L Н L Н L Н L Н L Н L Н L Н L Н
D2 L L Н Н L L Н И L L Н Н L L Н И
D4 L L L L Н Н Н Н L L L L Н Н Н Н
D8 L L L L L L L L Н Н Н Н Н Н Н Н
Состояние выходов У1 Н L Н И L Н Н И Н Н L L Н Н L L
У2 Н Н Н Н Н L L Н Н Н L Н Н Н L L
УЗ Н Н L И Н Н Н Н Н Н L Н L И L L
У4 Н L Н Н L Н Н L Н Н Н L L L L L
У5 Н L Н L L L Н L И L Н Н Н Н L L
Уб L L Н Н Н ‘ Н Н L Н Н L Н Н Н Н L
У7 И L L L Н Н Н L Н Н И Н Н Н L L
Таблица 3.26.
Таблица рабочих состояний
Состояние входов Состояние микросхемы
С = 1 Выходы У1 —У7
н L Функционирование соответствует табл. 3.25
н Н Состояние выходов инверсное относительно табл. 3.25
L; Н Запись информации на входах ХО—ХЗ
"К L; Н Запоминание информации на входах ХО—ХЗ
L L Состояние выходов соответствует по табл. 3.25 записанной входной информации
L И Состояние выходов инверсное относительно табл. 3.25 в соответствии с записанной информа- цией
Назначение выводов ИС К564ИД5
1 Вход стробирования С 9 Выход У1
2 Вход информационный D4 10 Выход У2
3 Вход информационный D2 11 Выход УЗ
4 Вход информационный D8 12 Выход У4
5 Вход информационный D1 13 Выход У5
6 Вход= 1 14 Выход Уб
7 Питание Ucc2 15 Выход У7 .
8 Общий GND 16 Питание UCci
К564ИД4 для самостоятельной работы на одноразрядный
семисегментный индикатор.
ИС К564ИД5 используется совместно с четырехлиней-
ным усилителем индикации К564УМ1 (рис. 3.49, табл. 3.27),
осуществляющим усиление мощности и преобразование уров-
ней и формы входных сигналов в сигналы управления жидко-
кристаллическим индикатором по четырем самостоятельным
линиям при раздельном стробировании каждой линии.
116
Назначение выводов ИС К564УМ1
1 Вход стробирования СЗ
2 Вход «Частота возбуждения» Х4
3 Выход У4
4 Выход УЗ
5 Выход У2
6 Выход У1
7 Питание Ucc\
8 Общий GND
9 Вход информационный ХО
10 Вход стробирования СО
11 Вход информационный XI
12 Вход стробирования С1
13 Вход информационный Х2
14 Вход стробирования С2
15 Вход информационный ХЗ
16 Питание Ucco.
Входной информационный сигнал поступает на четырех-
разрядный регистр ИС К564УМ1 с поразрядным стробиро-
ванием, выполненный на D-триггерах. Информация хранится
в разряде регистра при подаче на вход стробирования
запрещающего сигнала.
Сигнал со входа С поступает на четыре D-триггера. При
высоком уровне на входе синхронизации происходит смена
информации на выходе, при низком уровне предыдущая инфор-
мация хранится в дешифраторе и смена кода на входе не
влияет на выходные сигналы.
Арифметические логические устройства. ИС К564ИМ1
(рис. 3.50, табл. 3.28) представляет собой полный четырех-
разрядный сумматор со сквозным переносом.
Таблица 3.27.
Таблица рабочих состояний ИС К564УМ1
Состояние входов Состояние ИС
Х0 (Xi, Х2, ХЗ) СО (Ci, С2, СЗ) Х4
X -Г X Запись входной информации
L Н н н L L Состояние выходов У1 — У4 соответствует входной ин- формации
X X Запоминание входной ин- формации
X L L Состояние выходов У1 — У4 соответствует записан- ной входной информации
X X Н Состояние выходов У1 — У4 инверсное относительно записанной входной инфор- мации
Рис. 3.50. Условное
графическое обозна-
чение ИС К564ИМ1
(а) и функциональ-
ная схема (б)
А1
В1
А2
В2
АЗ
ВЗ
АЬ
В4
Таблица 3.28.
Таблица истинности одного разряда ИС К564ИМ1
Входы Выходы
Ai Bi CR Si CRP
L L L L L
L L Н Н L
L Н L Н L
L Н И L Н
Н L L Н L
И L Н L Н
Н Н L L И
И Н И Н И
117
Назначение выводов ИС К564ИМ1
1 Вход четвертого разряда А4
2 Вход третьего разряда ВЗ
3 Вход третьего разряда ЛЗ
4 Вход второго разряда В2
5 Вход второго разряда Л2
6 Вход первого разряда В1
7 Вход первого разряда Л1
8 Общий GND
9 Вход переноса CR
10 Выход суммы первого разряда S1
11 Выход суммы второго разряда S2
12 Выход суммы третьего разряда S3
13 Выход суммы четвертого разряда S4
14 Выход сквозного переноса CRP
15 Вход четвертого разряда В4
16 Питание Ucc
Таблица 3.29.
Таблица истинности ИС К564СА1
Входы Выходы
D0 DI D2 D\0 Dll ЕХ Y
L L L L L L L
Н L L L L L н
L Н L L L L Н
Н И L L L L L
L L Н Н Н Н И
И L Н И Н Н L
L И Н И И Н L
Н Н Н И Н Н Н
Схема имеет четыре пары входов двух четырехразрядных
чисел А1 —А4, В\ —В4, вход переноса в младший разряд
CR и выход переноса старшего разряда CRP. Наличие в составе
микросхемы схемы сквозного переноса обеспечивает формиро-
вание быстрого параллельного переноса каждого четвертого
разряда. Схема сквозного переноса выполняет функцию
CRP=CR(A\+B1) (Л24-В2) (ЛЗ+ВЗ) (А4+В4) +Л1В1 (Л2+
4-В2) (ЛЗ+ВЗ) (Л44-В4)4-Л2В2(ЛЗ+ВЗ) (А4-\-В4)а
4-ЛЗВЗ(Л44-В4)4-Л4В4. (3.13)
Микросхема К564СА1 (рис. 3.51, табл. 3.29) применяется
в качестве контроллера четности 12-разрядного числа, имеет
12 информационных и один управляющий вход ЕХ.
Назначение выводов ИС К564СА1
I Вход D0 9 Выход Y
2 Вход 05 10 Вход расширительный ЕХ
3 Вход D4 Н Вход D11
4 Вход ОЗ 12 Вход ОЮ
5 Вход D2 13 Вход D0
6 Вход D\ 14 Вход D8
7 Вход D0 15 Вход D7
8 Общий GND 16 Питание Ucc
Если на вход ЕХ подается напряжение низкого уровня L, то при
четном числе единиц в 12-разрядном слове на выходе будет
напряжение низкого уровня, а при нечетном — напряжение вы-
сокого уровня. Если на вход ЕХ подается напряжение высоко-
Н8
К5МСА1
Рис. 3.51. Условное графическое обозначение ИС К564СА1 (а), функциональная схема ИС (б) и принципиальная схема логиче-
ского узла М (в)
го уровня, то при тех же сигналах на входах происходит
инверсия логического состояния схемы, т. е. происходит про-
верка слова на нечетность. Если в слове менее 12 разрядов,
на свободных входах при проверке на четность должно быть
четное число единиц, а при проверке на нечетность — нечетное.
Когда число разрядов в слове превышает 12, можно исполь-
зовать несколько микросхем, соединяя выход ЕХ предыдущей
схемы со входом ЕХ — последующей.
Девятиразрядный контроллер четности представляет собой
ИС К564ИП6 (рис. 3.52, табл. 3.30), имеет девять информа-
ционных входов XI — Х9 и один управляющий вход запре-
та DE.
Рис. 3.52. Условное графическое обозначение ИС К564ИП6 (а)
и функциональная схема (б)
Таблица 3.30.
Таблица истинности ИС К564ИП6
Входы Выходы
XI—Х9 DE Р2 Р\
21=четное L Н L
21 = нечетное L L Н
X Н L L
Назначение выводов ИС К564ИП6
1 Вход информации XI 8 Вход запрета DE
2 Вход информации Х2 9 Выход четности Р2
3 Вход информации ХЗ 10 Вход информации Х6
4 Вход информации Х4 11 Вход информации Х7
5 Вход информации Х5 12 Вход информации Х8
6 Выход нечетности Р1 13 Вход информации Х9
7 Общий GND 14 Питание Ucc
При подаче на вход DE сигнала высокого уровня выходы
контроля четности Р2 и нечетности Р\ находятся в состоянии
низкого уровня при любой информации, поступающей на вход.
При подаче на вход DE сигнала низкого уровня напряжение
высокого уровня будет на выходе Р2 при четном числе единиц
в девятиразрядном слове и на выходе Р\ — при нечетном
числе единиц.
К АЛУ относятся также компараторы или схемы сравне-
ния.
Микросхема К564ИП2 (рис. 3.53, табл. 3.31) служит для
сравнения двух четырехразрядных двоичных или двоично-де-
сятичных чисел А и В.
К56ЫЛ2
Рис. 3.53. Условное графическое обозначение ИС К564ИП2 (а)
и функциональная схема (б)
119
Таблица 3.31.
Таблица истинности ИС К564ИП2
Входы Выходы
А\ В\ 42 В2 ДЗ ВЗ А4 В4 А <В А = В А>В А<В А = В А> В
Н L X X X X X X X X н L L н
А\=В\ Н L X X X X X X н L L Н
А1 = Bi А2 = В2 И L X X X X н L L Н
А\=В\ А2=В2 АЗ=ВЗ Н L X X н L L Н
Ai=Bi А2=В2 ЛЗ=ВЗ Л4=В4 L L н L L И
Л1=В1 А2=В2 лз=вз Л4 = В4 L Н L L Н L
А\=В\ А2=В2 лз=вз Л4 = В4 Н L L Н L L
А 1 = В1 А2=В2 лз=вз L Н X X X Н L L
Л 1 = В1 А2=В2 L Н X X X X X Н L L
Л1 =В1 L И X X X X X X X Н L L
L Н X X X X X X X X X Н L L
Назначение выводов ИС К564ИП2
1 2 Вход В2 Вход Л2 9 10 Вход ВЗ Вход Л4
3 Выход Л = В 11 Вход В4
4 Вход Л>В 12 Выход Л<В
5 Вход Л<В 13 Выход А>В
6 Вход А = В 14 Вход В\
7 Вход ЛЗ 15 Вход Л1
8 Общий GND 16 Питание Ucc
Она имеет четыре входа Л 1 — Л4 для подачи кода первого чис-
ла и четыре входа Bi — В4 для подачи кода второго числа.
Сравнение чисел происходит поразрядно (Л1, В1 — младшие
разряды. Л4, В4 — старшие). Если Л>В, то напряжение
высокого уровня Н появляется на выходе Л>В, если Л<В —
на выходе Л<В, если А = В, состояние высокого уровня — на
выходе А —В.
Микросхема имеет расширяющие входы А = В, А>В, A<zB,
которые позволяют наращивать разрядность чисел без допол-
нительных ЛЭ. Компараторы можно соединять каскадно и
параллельно.
Микросхема К564ИП5 (рис. 3.54, табл. 3.32) универсаль-
ный двухразрядный параллельный умножитель, реализующий
функцию
5М=(ХГ)4-Л + В, (3.14)
где SM — вход суммы; X, Y — сомножители; А, В — сла-
гаемые.
Рис. 3.54 Условное графи
ние ИС К564ИП5 (а) и
схема (б)
120
Таблица 3.32.
Таблица истинности ИС К564ИП5
Входы Выходы
XI Х2 У1 Y2 Д1 А2 В1 В2 SM0 SM1 SM2 SM3 CR
L L Н н L L L L L L L L L
L Н L L Н L Н L L Н L L L
L L L L L L L Н L Н L L L
L L Н Н L L L Н L Н L L L
Н L L L L Н L L L Н L L L
Н L L Н Н L Н L L L Н L Н
L Н Н L L Н L L L L Н L L
L Н L Н L L L L L L Н L L
Н Н L L Н L Н Н L L Н L Н
Н L Н L Н L Н Н Н L Н L Н
Н Н Н L L Н L Н Н Н Н L L
L Н Н Н Н L Н L L L L Н L
Н Н Н Н Н Н Н Н Н Н Н Н Н
Операции над всеми разрядами вводимых чисел выполня-
ются одновременно.
Назначение выводов ИС К564ИП5
1 Вход Y2
2 Вход В\
3 Вход В2
4 ~ Выход переноса CR
5 Вход разрешения разрядности ВЗ
6 Выход суммы SM3
7 Выход суммы SM2
8 Общий GND
9 Выход суммы SMI
10 Вход А2
11 Выход суммы SM0
12 Вход А1
13 Вход Х2
14 Вход XI
15 Вход У1
16 Питание Ссс
Микросхема состоит из четырех связанных между собой
одинаковых ячеек. Схема имеет два входа для множимого
XI, Х2, два входа для множителя УТ и У2, четыре входа
Рис. 3.55. Условное графическое обозначение ИС 564ИПЗ по-
ложительной (а) и отрицательной логики (б)
для слагаемых А (А1, А2) и В (Bl, В2) и один вход ВЗ,
используемый для расширения разрядности. На выходе форми-
руется пять сигналов: четыре сигнала формируются на выхо-
дах суммы SM0 — SM3 и один — на выходе переноса CR.
Путем «наращивания» микросхем разрядность сомножи-
телей можно увеличить. Для перемножения чисел, имеющих
тип разрядов, потребуется тп]4 ИС.
К классу АЛУ относится ИС К564ИПЗ (рис. 3.55, табл. 3.33
и 3.34). Она позволяет выполнять 16 арифметических и 16 логи-
ческих операций над двумя четырехразрядными словами А и В.
Таблица 3.34.
Таблица истинности ИС К564ИПЗ в режиме четырехразрядного
компаратора (S£F3=£; SEF2—H\ SEF\=H; SEFQ=L)
Логика Состояние
входов выходов
CR А и В CR0
н А^В н
положительная L А<В н
Н А>В L
L А^В L
L А^В L
отрицательная Н А<В L
L А>В Н
Н А^В Н
Таблица 3.33.
Таблица истинности ИС К564ИПЗ
Входы выбора функции Вход-выход (отрицательная логика) Вход-выход (положительная логика)
SE Функция Функция
F3 F2 F\ FQ логическая MF^H арифметическая MF = L, CR = L логическая MF = H арифметическая MF = L, CR = L
L L L L А ’ А — 1 А А
L L L Н АВ АВ—1 Л V В А\/В
121
Окончание табл. 3.33
Входы выбора функции Вход-выход (отрицательная логика) Вход-выход (положительная логика)
SE Функция Функция
F3 F2 F\ FQ логическая MF=H арифметическая MF=L- CR=L логическая MF=H арифметическая MF=L\ CR=L
L L н L ~А\/В АВ—1 АВ А\/В
L L н Н Н — 1 L —1
L Н L L А\/В 4+(4VB) АВ А+АВ
L Н L Н В АВ + (А VB) в (А\/В) + АВ
L Н Н L А+В А—В—1 А+В А—В—\
L Н Н Н А\/В А \/В АВ АВ—\
Н L L L АВ А + (А\/В) А V В А+АВ
Н L L Н А+В А+В А+В А+В .
Н L Н Н А V В А\/В АВ АВ—1
Н Н L L L А + А Н А+А
Н Н L Н АВ АВ+А А\/В (АЧВ)+А
Н Н Н L АВ АВ + А ' А\/В (A\JB)+A
Н Н Н Н А А А А —1
Н L Н L В АВ+<А\?В) В (AVB)4-AB
Назначение выводов ИС К564ИПЗ
1 Вход первого разряда В\
2 Вход первого разряда А1
3 Вход выбора функции SEF3
4 Вход выбора функции SEF2
5 Вход выбора функции SEF\
6 Вход выбора функции SEF0
7 Вход переноса CR
8 Вход «Признак функции» MF
9 Выход первого разряда функции FQ
10 Выход второго разряда функции F\
11 Выход третьего разряда функции F2
12 Общий GND
13 Выход четвертого разряда функции ВЗ
14 Выход компаратора А = В
15 Выход распространения переноса CRP
16 Выход сквозного переноса CR0
17 Выход образования переноса CRG
18 Вход четвертого разряда В4
19 Вход четвертого разряда А4
20 Вход третьего разряда ВЗ
21 Вход третьего разряда АЗ
22 Вход второго разряда В2
23 Вход второго разряда А2
24 Питание Ucc
Конкретный вид операции, выполняемый микросхемой,
задается пятиразрядным кодом на входах SEF и MF. При
наличии высокого уровня напряжения на входе MF микро-
схема выполняет логические операции, при наличии низкого
122
уровня — арифметические. Выбор одной из 16 возможных
операций определяется четырехразрядным кодом, поступаю-
щим на входы SEF0 — SEF3. Для увеличения разрядности
микросхема имеет вход сигнала переноса в младший разряд
CR и выход сигнала сквозного переноса из старшего разряда
CR0. Кроме того, имеются дополнительные выходы образова-
ния ускоренного переноса CRG и распространения ускорен-
ного переноса CRP, которые используются для организации
многоразрядных АЛУ в случае их сочетания с блоком сквоз-
ного переноса ИС К564ИП4. Выходы переноса CRO, CRG,
CRP логически связаны между собой соотношением
CRO = CRG + CRP • CR. (3.15)
Слова А и В, подлежащие обработке, могут быть пред-
ставлены в положительной либо отрицательной форме. Табли-
цы истинности для каждого варианта логики различны. Если
АЛУ выполняет логико-арифметическую операцию, логическая
функция реализуется поразрядно, а арифметическая — с пе-
реносом. Работа микросхемы в режиме четырехразрядного
компаратора осуществляется подачей на входы MF, SEF0,
SEF3 напряжения низкого уровня, а на входы SEFi, SEF2 —
высокого уровня. При равенстве А и В на выходе А=В
появляется напряжение Н, если А=/=В, то А и В можно сравнить
по значениям сигналов на входе CR и на выходе CRO в соответ-
ствии с табл. 3.34.
Для арифметических действий над словами большей
разрядности АЛУ включают последовательно. И время выпол-
нения операции определяется задержкой распространения
сигнала переноса со входа младшего разряда до выхода с
последнего АЛУ. При помощи ИС К564ИП4 (рис. 3.56,
в)
Рис. 3.56. Условное графическое обозначение ИС К564ИП4 (а) и функциональная схема (б)
табл. 3.35, 3.36 — схема сквозного переноса) можно сформи-
ровать ускоренный сквозной перенос между АЛУ. Выигрыш
в быстродействии в этом случае равен 4. Схема имеет входы
GO — G3 и входы РО — РЗ для подачи сигналов «Образова-
ние» и «Распространение» переноса, поступающих с выводов
СРР и CPG АЛУ. Сигнал переноса подается на вход Сп.
Микросхема также может работать с сигналами положи-
тельной и отрицательной логики.
Таблица 3.35
Таблица назначения выводов ИС К564ИП4
Назначение выводов Вывод Обозначение вывода Назначение выводов Вывод Обозначение вывода
Логика Логика
положи- тельная отрица- тельная положи- тельная отрица- тельная
Входы образования пе- реноса з, 1, 14, 5 GO—G3 GO"— G3 Выход образования пе- реноса 10 G G
Входы распространения переноса 4,2, 15,6 РО—РЗ РСГ-РТ Выход распространения переноса 7 Р Р
Вход переноса 13 Сп Сп Питание Ucc 16
Выходы переноса 12, 11,9 С0—С2 СО—С2 Общий GND 8
123
Таблица 3.36.
Таблица логических уравнений на выходе ИС К564ИП4
Логика
Положительная Отрицательная
Выход Функция Выход Функция
СО СТ GOVPO-Cn CO G0\/P0-Cn
Ш V^i • со -PG-Cn Cl G1 V^l-COV^l-^O-Cn
С2 G2VP2-G1 V^2-P1 • GQ\/P2-P\-P0-Cn C2 G2\/P2-Gl V^2-P1 - GOV^2-Pl -PO-Cn
G G3\/P3-G2\/P3-P2-G\\/P3-P2-P\-G0 G G3V P3-G2V P3-P2-G1V P3-P2-P1-GO
Р P
P3-P2-P1-P0 P3-P2-P1-P0
Таблица 3.37.
Таблица истинности ИС К564ПУ4
Входы Выходы
XI X2 X3 X4 X5 X6 n Y2 ГЗ Y4 У5 У6
L H L H L H L H L H L H L H L H L H L H L H L H
Преобразователи уровня — ИС К564ПУ4, К564ПУ6,
К564ПУ7, К564ПУ8, К564ПУ9 применяются для согласования
КМОП ИС и ТТЛ ИС, а также низкопороговых и высоко-
пороговых КМОП ИС.
Микросхема К564ПУ4 (рис. 3.57, табл. 3.37) — это шесть
преобразователей уровня.
Назначение выводов ИС К564ПУ4
1 Питание Ucc 8 Общий GND
2 Выход У1 9 Вход Х4
3 Вход AT 10 Выход У4
4 Выход Y2 11 Вход Х5
5 Вход X2 12 Выход У5
6 Выход УЗ 14 Вход Х6
7 Вход ХЗ 15 Выход Уб
а)
Ъ10(/2,!5)
GNB g) YtfYff, Y6)
Рис. 3,57. Условное графическое обозначение ИС К564ПУ4 (а) и принципиальная схема (б)
124
Схема защиты на входе, не имеющая диодов, подключенных
анодами к шине питания, позволяет подавать на вход микросхе-
мы напряжение, превышающее напряжение питания. Благода-
ря наличию мощных выходных инверторов микросхема может
работать на большую нагрузку с /Вых=8 мА- Все это позволяет
использовать микросхемы для согласования КМОП ИС, рабо-
тающих при напряжении питания до 15 В с ТТЛ ИС, напря-
жение питания которых 5 В.
Микросхема К564ПУ6 (рис. 3.58, табл. 3.38) — четыре
преобразователя уровня (ПУ), содержит идентичные ПУ, каж-
дый из которых имеет вход информации А, вход разрешения Е
и выход У.
Управление состоянием выхода осуществляется логически-
ми уровнями на входах А и Е. На входах микросхемы суще-
ствует двухдиодная защита, что позволяет изменять входное
напряжение в диапазоне 0...15 В и превышать напряжение
питания. Схема предназначена для согласования низкопорого-
вых КМОП ИС с высокопороговыми. Преобразование уровней
может осуществляться как от низкого входного уровня к вы-
сокому выходному, так и от высокого входного уровня к низкому
выходному. Аналогичное применение имеют ИС К564ПУ7
(рис. 3.59) и К564ПУ8 (рис. 3.60), представляющие собой
шесть преобразователей уровней Н с низкого на высокий с ин-
версией и без инверсии.
Рис. 3.58. Условное графическое обозначение ИС К564ПУ6 (а)
и логическая структура одного преобразователя (б)
Таблица 3.38.
Таблица истинности для одного преобразователя ИС К564ПУ6
Входы Выходы
А Е У
L Н L
Н Н н
X L 1
Назначение выводов ИС К564ПУ6
1 Питание Uqc\ 9 Вход £3
2 Вход £1 10 Вход АЗ
3 Вход А1 И Выход УЗ
4 Выход У1 13 Выход У4
5 Выход У2 14 Вход А4
6 Вход А2 15 Вход £4
7 Вход Е2 16 Питание UCC2
8 Общий GND
К5ЫЛУ7
Рис. 3.59. Условное графическое обозна-
чение ИС К564ПУ7 (а) и принципиаль-
ная схема преобразователя (б)
КЗбЬЛУЗ
1 ЛУ1 2
.3 ЛУ2 У-
3 6
ЛУЗ
9 ЛУЬ 8
11 ЛУ5 10
13 ЛУ6 12
Рис. 3.60. Условное графическое обозна-
чение ИС К564ПУ8 (а) и принципиаль-
ная схема преобразователя (б)
а)
125
Назначение выводов ИС К564ПУ7
Вход XI ' 8 Выход У4
Выход У1 9 Вход Х4
Вход Х2 10 Выход У5
Выход У2 11 Вход Х5
Вход ХЗ 12 Выход Уб
Выход УЗ 13 Вход Х6
Общий GND 14 Питание U<
Назначение выводов ИС К564ПУ8
Вход XI 8 Выход У4
Выход У1 9 Вход Х4
Вход Х2 10 Выход У5
Выход У2 11 Вход Х5
Вход ХЗ ' 12 Выход Уб
Выход УЗ 13 Вход Х6
Общий GND 14 Питание Ut
Микросхемы имеют напряжение питания 8... 15 В.
Микросхема К564ПУ9 (рис. 3.61, табл. 3.39) — восьми-
разрядный двунаправленный преобразователь уровней
КМОП/ТТЛ, состоит из восьми разрядов (каналов передачи
информации) XI — Х8 и цепей управления состоянием преоб-
разователя (входы «Запрет» DEZ и «Разрешение» EZ ).
б')
Рис. 3.61. Условное графическое обозначение ИС К664ПУ9 (а), принципиальная схема ИС (б) и принципиальная схема одного
преобразователя (в)
126
Таблица 3.39.
Таблица истинности ИС К564ПУ9
Режим Функция
EZ DEZ
L L Преобразование КМОП-уровня в ТТЛ-уровень
Н
Н н Преобразование ТТЛ-уровня в КМОП-уровень
L н Высокое выходное сопротивление Z на обеих сторонах канала
Назначение выводов ИС К564ПУ9
2 Высокое напряжение Dpp 13 Общий GND
3 I канал XI 14 Запрет DEZ
4 II канал Х2 15 VIII канал У8
5 III канал ХЗ 16 VII канал У7
6 IV канал Х4 17 VI канал Уб
7 V канал Х5 18 V канал У5
8 VI канал Х6 19 IV канал У4
9 VII канал Х7 20 III канал УЗ
10 VIII канал Х8 21 II канал У2
И Разрешение EZ 22 I канал У1
12 Общий GND 23 Низкое напряжение Ucc
При подаче на вход DEZ сигнала L схема переходит
в состояние «Преобразование КМОП-уровня в ТТЛ-уровень»
при любом состоянии на входе EZ. При подаче сигнала Н
на входы EZ и DEZ микросхема переходит в состояние
«Преобразование ТТЛ- в КМОП-уровень».
При подаче низкого логического уровня на вход EZ и
высокого логического уровня на вход DEZ преобразователь
уровня переходит в состояние с высоким выходным сопро-
тивлением. Передача информации в любую сторону запрещена.
Микросхема имеет два источника питания: Ucc — низкое на-
пряжение питания 4 B...t/DD; UDD — высокое напряжение
питания 4...12 В.
Основными узлами являются: преобразователи ТТЛ-уров-
ней в КМОП-уровни; схема автосмещения; преобразователи
КМОП-уровней в ТТЛ; схема управления режимом.
3.5. Последовательностные устройства
Микросхемы последовательностного типа характеризуются
наличием памяти. Запись информации в ячейки памяти этих
микросхем или изменение содержащейся в них информации
производятся импульсами. Входы микросхем для подачи им-
пульсов записи могут быть статическими и динамическими.
Статические входы характеризуются тем, что импульс, подан-
ный на этот вход, действует в течение всего времени, пока
он подан. Как правило, так действуют входы сброса триггеров,
счетчиков и регистров, входы, стробирующие предварительную
установку. Для динамических входов характерно срабатывание
по фронту или спаду: изменение состояния выходов микро-
схемы происходит только в момент смены сигнала на динами-
ческом входе с высокого на низкий или с низкого на высокий
уровень.
Основу последовательностных цифровых схем составляют
триггеры различных типов, которые могут использоваться само-
стоятельно или в составе счетчиков, регистров и др.
Триггеры. Микросхема К564ТМЗ (рис. 3.62, табл. 3.40)
состоит из четырех одноступенчатых D-триггеров типа «защел-
К56Ш13
z Д2 о 7 Q2 ЯЧЪН Qfy о /
Рис. 3.62. Условное графическое обозначение ИС К564ТМЗ (а) и функциональная схема (б)
127
Таблица 3.40.
Таблица истинности одного триггера ИС К564ТМЗ
Входы Выходы Примечания
D1 с со Q1 Qi
L L L L Н
Н L L Н L
Н Н L Н L
L Н L Н L Защелка на уровне Н
L И Н L Н
L L Н L Н
Н L Н L Н Защелка на уровне L
Н L Н Н L
L L Н Н L Защелка на уровне Н
L Н L L Н
Н Н L L Н Защелка на уровне L
Н Н Н Н L
ка» с прямыми и инверсными выходами и статическим управле-
нием записью.
Назначение выводов ИС К564ТМЗ
1 Выход Q4
2 Выход <2_1
3 Выход Q1
4 Вход D\
5 Вход
синхронизации С
6 Вход
управления
полярностью СО
7 Вход D2
8 Общий GND
9 Выход Q2
10 Выход Q2
11 Выход Q3
12 Выход Q3
13 Вход D3
14 Вход D4
15 Выход Q4
16 Питание Ucc
Микросхема имеет два общих для всех триггеров входа строби-
рования: вход синхронизации С и вход управления полярно-
стью СО. При напряжении высокого уровня на входе СО запись
в триггеры происходит при подаче уровня Н на вход С, хра-
нение — при подаче уровня L. При напряжении низкого уровня
на входе СО запись будет происходить при уровне L на входе С,
хранение — при уровне Н.
Микросхема К564ТМ2 (рис. 3.63, табл. 3.41) — два двух-
ступенчатых D — триггера с динамическим управлением.
а)
Рис. 3.63. Условное Графическое обозначение ИС К564ТМ2 (а) и принципиальная схема триггера (б)
128
Таблица 3.41.
Таблица истинности- ИС К564ТМ2
^ходы Выходы
С D R S Q Q
V L L L L Н
J" Н L L Н L
г\. X L L Q Q
X X L L н
X X L Н Н L
х X Н Н X X
Таблица 3.42.
Таблица: истинности И С К564 ТР2
Входы Выходы
81 82 S3 84 /?! /?2 /?з /?4 Ql Q2 Q3 <24
И И Н н L L L L н Н и И И
L L L L L L L L н Н и н Н
L L L L Н Н Н Н н L L L L
L L L L L L L L н L L Е L
Н Н Н Н Н Н Н Й н Н Н Н Н
X X X X X X X X L Z Z Z Z
I 2 1 Назначение выводов К564ТР2 Выход Q4 Выход Q1 1 2 4 .Назначение выводов ИС К564ТМ2 Выход Q1 Выход Q1
3 Вход «Установка L» R1 3 Вход синхронизации С1
4 Вход «Установка Н» S1 4 Вход «Установка £», R1
5 Вход Е$ 5 Вход информационный D\
6 Вход «Установка Н» S2 6 Вход «Установка Н» S1
1 Вход «Установка £» R2 7 Общий GND
8 Общий GND 8 Вход «Установка Я» S2
9 Выход Q2 9 Вход информационный D2
10 Выход Q3 10 Вход «Установка £» R2
11 Вход «Установка L» R3 11 Вход сш^хронизации С2
12 Вход «Установка Н» S3 12 Выход Q2
14 Вход «Установка Н» S4 13 Выход Q2
15 Вход «Установка £» R4 14 Питание Urr
16 Питание Л 1
Запись информации в первую ступень триггера происходит
при наличии на входе С напряжения низкого уровня, а измене-
ние состояния на выходе происходит по переднему фронту
входного импульса.
Установка триггера по входам R и S принудительная,
поэтому сигналы входа синхронизации С и информационного
входа D не изменяют состояния триггера на выходе во время
действия сигналов R и S.
Микросхема К564ТР2 (рис. 3.64, табл. 3.42) — пример
асинхронного R-S-триггера с третьим состоянием на входе.
К5МТР2
Рис. 3.64. Условное графическое обозначение ИС К564ТР2' (а)
и функциональная схема одной ячейки (б)
Q3
Ю
Каждый триггер микросхемы имеет вход установки в состояние
высокого уровня S, вход установки в состояние низкого уровня
R и один выход. Кроме того, микросхема имеет общий для
всех триггеров разрешающий вход , при подаче на который
низкого уровня напряжения выходы триггеров отключаются
от выходов микросхемы, выходы микросхемы переходят в третье
высокоимпедансное состояние. Это свойство ИС К564ТР2 поз-
воляет объединять выходыхнескольких микросхем между собой,
сигнал в точках объединения будет определяться той микро-
схемой, на вход Е которой подан уровень Н, при этом на входы
других микросхем должен быть подан уровень L.
Микросхема К564ТВ1 (рис. 3.65, табл. 3.43) — два двух-
ступенчатых /-K-триггера с асинхронными RS-входами и дина-
мическим управлением записи.
Таблица 3.43.
Таблица истинности ИС К564ТВ1
Входы Состояние синхронизации С Выходы
С / R S Я
Q Q
L н X L L J' Н £(
Н .X L L L ~Н L
L L X L L J* L Н
Н X н L L у L Н
х X X L L L Н
х X х Н L X Н L
X X X L Н X L Н
X X X Н Н X Н Н
5 П. П. Мальцев
129
К5МТВ1
Рис. 3.65. Условное графическое обозна-
чение ИС К564ТВ1 (а) и функцио-
нальная схема триггера (б)
Назначение выводов ИС К564ТВ1
1 Выход Q1
2 Выход Q1
3 Счетный вход С1
4 Вход «Установка L» R\
5 Вход
6 Вход /1
7 Вход «Установка,//» S1
8 Общий GND
9 Вход «Установка //» S2
10 Вход /2
11 Вход /<2
12 Вход «Установка С» R2
Каждый триггер имеет два информационных входа J и К
Как следует из таблицы истинности, при подаче на эти входы
уровня //триггер работает в счетном режиме. Запись информа-
ции в первую ступень триггера происходит при наличии на вхо-
де С низкого уровня напряжения, а переключение второй
ступени и запись информации по входам / и К осуществляются
положительным фронтом сигнала по входу С. Запись инфор-
мации по входам R и S осуществляется независимо от логи-
ческих состояний на входах J, К, С.
Регистры. Микросхема К564ИР2 (рис. 3.66, табл. 3.44) —
два четырехразрядных регистра сдвига с последовательным
вводом и параллельным выводом информации.
Таблица 3.44.
Таблица рабочих состояний одного регистра ИС К564ИР2
Входы Выходы
С D R Первый разряд п-н разряд
X L L L Выход разряда (п—1)
_г Н L Н
X L Выход первого разряда Выход zi-ro раз- ряда
X X Н L L
Назначение выводов ИС К564ИР2
1 Тактовый вход второго регистра С2
2 Выход четвертого разряда второго регистра Q2.4
3 Выход третьего разряда первого регистра Q1.3
4 Выход второго разряда первого регистра Q1.2
5 Выход первого разряда первого регистра Q1.1
6 Установка в состояние L первого регистра /?1
7 Информационный вход первого регистра D\
8 Общий GND
9 Тактовый вход первого регистра СТ
10 Выход четвертого разряда первого регистра Q1.4
11 Выход третьего разряда второго регистра Q2.3
12 Выход второго разряда второго регистра Q2.2
13 Выход первого разряда -второго регистра Q2.1
14 Установка в состояние L второго регистра R2
15 Информационный вход второго регистра D2
16 Питание
13 Счетный_вход С2
14 Выход Q2
15 Выход Q2
Рис. 3.66. Условное графическое обозначение ИС К564ИР2 (а)
и функциональная схема регистра (б)
а)
<9
130
Базовым элементом регистра является двухступенчатый
триггер. Каждый регистр имеет свой тактовый вход С с мощным
инвертором, сигнал с которого поступает на все четыре разряда
регистра. Сдвиг информации в регистре осуществляется при по-
даче положительного перепада напряжения на вход С. Четы-
рехразрядное слово вводится в регистр за четыре тактовых
периода. При отсутствии тактовых импульсов информация,
записанная в регистр, будет храниться как угодно долго.
Установка регистра в состояние низкого уровня осуществляет-
ся подачей на вход R уровня Н независимо от состояния входов
С и D.
Микросхема К564ИР9 (рис. 3.67, табл. 3.45) — четырех-
разрядный последовательно-параллельный сдвигающий ре-
гистр, который может работать в режимах: параллельная за-
пись — параллельное считывание; параллельная запись —
последовательное считывание; последовательная запись — па-
раллельное считывание; последовательная запись — последо-
вательное считывание. Регистр имеет четыре информационных
входа D\ —D4 параллельной записи, два входа J, К после-
довательной записи и вход синхронизации С.
При параллельной записи на вход Р/S подается напряже-
ние высокого уровня, и по переднему фронту тактового им-
пульса на входе С сигналы со входов D\ —D4 записываются
в разряды регистра. При последовательной записи на вход
Р/S подается напряжение низкого уровня, информация запи-
сывается в регистр по последовательным входам J и К .
Вывод информации с каждого разряда регистра осуществляет-
ся как в режиме параллельного считывания, так и в режиме
Та блица 3.45.
Таблица истинности ИС К564ИР9
’Входы Выходы
С т к S/? Q(n-l) Qn
J" L X L L L
И X* L L Н
X L L Н L
н L L Q(n-\) Q(n—1)
т X Н L Н Н
X X X Н X L
X X L Q(n-l) Q(n-\)
Назначение выводов ИС К564ИР9
1 Выход Q1
2 Вход управления считыванием информации RD
3 Вход последовательной записи /
4 Вход последовательной записи К
5 Вход общего сброса S/?
6 . Вход синхронизации С
7 Управление параллельным/последовательным режи
мом P/S
8 Общий GND
9 Вход параллельной записи D\
10 Вход параллельной записи D2
131
5*
последовательного считывания. Управление полярностью сиг-
налов на выходах QI — Q4 осуществляется через вход RD. При
уровне И на входе RD считывание информации происходит
в прямом коде, при уровне L — в инверсном. Вход сброса R
является преобладающим — при подаче на него напряжения
высокого уровня независимо от состояния других входов все
триггеры микросхемы устанавливаются в состояние L. Если
на входе R напряжение низкого уровня, возможна запись ин-
формации в триггеры микросхемы.
Микросхема К564ИР6 (рис. 3.68, табл. 3.46) — восьмираз-
рядный универсальный двунаправленный регистр, состоящий
из восьми регистровых ячеек и комбинационного управляющего
устройства.
К56ЫР6
16
17
18
19
го
21
22
23
АЗ
А5
А6
А7
А8
вг —
вз—
вб —
Рис. 3.68. Условное графическое обозна-
чение ИС К564ИР6 (а) и функцио-
нальная схема (б)
Назначение выводов ИС К564ИР6
1—8 Выход-вход В\—В8
9 Разрешение вход-выход АЕ
10 Вход информации D
11 Вход управления направлением передачи данных А /В
12 Общий GND
13 Управление параллельно-последовательным режи-
мом P/S
14 Управление асинхронно-синхронным режимом ра-
боты A/S
15 Вход синхронизации С
16—23 Вход-выход А1—Л8
24 Питание UC£
Таблица 3.46.
Таблица рабочих состояний ИС К564ИР6
АЕ P/S А/В A/S Режим работы
L L L X Последовательный синхронный ввод, шины групп Л и В отключены
L L Н X Последовательный синхронный ввод, выходы — шины группы В, шины группы Л отключены
L Н L L Параллельный синхронный ввод, входы — шины группы В, шины группы Л отключены
L Н L Н Параллельный асинхронный ввод, входы — шины группы В, шины группы Л отключены
L Н Н L Информация в регистре не изме- няется, выходы — шины группы В, шины группы Л отключены
L Н Н Н Информация в регистре не изме- няется, выходы — шины группы В, шины группы Л отключены
* Н L L X Последовательный синхронный, ввод, выходы — шины группы Л, шины группы В отключены
Н L Н X Последовательный синхронный ввод, выходы — шины группы В, шины группы Л отключены
Н Н L L Параллельный синхронный ввод, входы — шины группы В, выхо- ды — шины группы Л
Н И L Н Параллельный синхронный ввод, входы — шины группы В, выхо- ды — шиИы группы Л
Н Н Н L Параллельный синхронный ввод, входы — шины группы Л, выхо- ды — шины группы В
Н Н Н И Параллельный асинхронный ввод, входы — шины группы Л, выхо- ды — шины группы В
Регистровые ячейки состоят из двухступенчатого синхрон-
ного триггера и ЛЭ, обеспечивающих двунаправленную пере-
дачу информации от шин А к шинам В или наоборот, а также
запоминание информации. Регистр осуществляет преобразова-
ние последовательных (параллельных) кодов в параллельную
(последовательную) форму. Логика управления обеспечивает
работу на общую числовую шину и позволяет сдвигать инфор-
мацию, хранящуюся в регистре, вправо. Для сдвига информа-
ции влево необходимо соединить выводы Bi с выводами A (I— 1),
а на вход Р/S необходимо подать уровень Н, при этом инфор-
мационным входом будет Л8, а выходами В\ — В8.
При параллельной записи информации по шинам А(В) на
управляющий вход Р/S необходимо подать напряжение высо-
кого уровня (при уровне Н на входе управления Л/В шина Л
является входом, В — выходом, при L — шина В входом, Л —
выходом).
Параллельная запись информации может осуществляться
асинхронно (при уровне Н на входе Л/S) или синхронно (при
уровне L на входе Л/S) по положительному перепаду напря-
жения на входе С. Вход АЕ обеспечивает связь шин А с соб-
ственно регистром. При уровне L на входе АЕ эта связь разры-
вается, что позволяет объединять выводы нескольких микро-
схем.
Последовательная запись информации осуществляется по
входу D при уровне L на входе Р/S. Последовательный
ввод информации может осуществляться только синхронно,
независимо от того, какой сигнал присутствует на входе Л/S.
132
Рис. 3.69. Условное графическое обозначение ИС К564ИР1
(а) и функциональная схема (6)
Микросхема К564ИР1 (рис. 3.69, табл. 3.47 и 3.48) — 18-
разрядный статический сдвигающий регистр состоит из четырех
отдельных секций, связанных общей цепью синхронизации.
Таблица 3.47.
Таблицы рабочих состояний ИС К564ИР1
Входы Выход Режим
С D Q.
"V L L Сдвиг вправо
. Н Н
-Г X Q" Хранение
Назначение выводов ИС К564ИР1
1 Вход первого разряда D\
3 Тактовый вход С
4 Вход пятого разряда D2
5 Вход десятого разряда D3
6 Вход 14-го разряда D4
7 Общий GND
8 Выход 17-го разряда Q17
9 Выход 18-го разряда Q18
10 Выход 13-го разряда Q13
11 Выход восьмого разряда Q8
12 Выход девятого разряда Q9
13 Выход четвертого разряда Q4
14 Питание Ucc
Таблица 3.48.
Таблица истинности ИС К564ИР1
1 Номер 1 Вход С Входы DI— D4 Выходы Q4, Q8, Q13, Q17 Выходы Q9, Q18
1 Л н X X
2 Л L X X
3 Л. Н X X
4 Л. L н X
5 л Н L н
6 L Н L
Ввод и сдвиг информации производятся тактовыми им-
пульсами (за один * та кт информация сдвигается на один
разряд). Смена информации на выходах происходит по срезу
тактовых импульсов. Надлежащим соединением входов и выхо-
дов одна микросхема может быть использована как несколько
регистровых секций, состоящих из четырех, пяти, восьми,
девяти разрядов, либо как одна регистровая секция, содер-
жащая 10—18 разрядов. Путем последовательного соединения
нескольких микросхем можно получить регистры сдвига с
большим числом разрядов.
Микросхема К564ИР13 (рис. 3.70, табл. 3.49) — 12-раз-
рядный регистр последовательного приближения.
133
f)
Рис. 3.70. Условное графическое обозначение ИС К564ИР13 (а) и функциональная схема (6)
Таблица 3.49.
Таблица истинности ИС К564ИР13
Номер тактового импульса Входы Состояние выходов
D s/? E Выходы
QD QI 2 Qll Ql.O Q9 Q8 Q7 Q6 Q5 Q4 Q3 Q2 Ql Qcc Q12
1 D14 L L X X X X X X X X X X X X X X X
1 D13 L L D13 L H H H H H H H H H H H H H
2 D12 H L 7)12 7)12 L H H H H H H H H H H H DT2
3 D11 H Dll 7)12 Dll L H H H H H H H H H H D12
4 D10 H L DIO 7)12 Dll DIO L H H H H H .77 H H H DT2
5 D9 H L 7)9 7)12 Dll DIO DO L H H H H H H H H D\2
6 D8 H L D8 7)12 Dll DIO DO DS L H H H H H H H D12
7 D7 H L D7 7)12 Dll DIO DO DS D7 L H H H H H H DT2
8 D6 H L 7)6 7)12 Dll DIO DO DS D7 D6 L H . H H H H D\2
9 DS H L 7)5 7)12 Dll DIO DO DS D7 D6 DS L H H H H D12
10 D4 H L 7)4 7)12 Dll DIO DO DS D7 D6 DS D4 L H H H D12
И D3 H L D3 7)12 Dll' DIO DO DS D7 D6 DS D4 DS L H H D12
12 D2 H L D2 7)12 Dll DIO DO DS D7 D6 DS D4 D3 D2 L H DA2
13 D\ H L 7)1 7)12 Dll DIO DO DS D7 D6 DS D4 D3 D2 DI L DA2
14 DO H , L DO 7)12 Dll DIO DO DS D7 D6 DS D4 D3 D2 DI L L
15 X X H X H Dll DIO DO DS D7 D6 DS D4 03 D2 DI L L
134
Назначение выводов ИС К564ИР13
1 Асинхронный вход разрешения Е
2 Выкод. последовательных данных QD
3 Выход завершения преобразования QCC
4 1 Выход первого разряда Q1
5 Выход второго разряда Q2
6 Р Выход третьего разряда Q3
7 Выход четвертого разряда Q4
8 Выход пятого разряда Q5
9 Выход шестого разряда Q6
11 * Последовательный вход ввода информации D
12 Общий GND
13 , Тактовый вход С
14 Стартовый вход SB
16 Выход седьмого разряда Q7
17 Выход восьмого разряда Q8
18 Выход девятого разряда Q9
19 Выход десятого разряда Q10
20 Выход 11-го разряда Q11
21 Выход 12-го разряда Q12 ___
23 Инверсный выход 12-го разряда Q12
24 Питание Ucc
Запись информации, подаваемой на вход D, производится
последовательно по тактовому импульсу, поступающему на
вход С, начиная с 12-го разряда. За 12 тактов регистр полно-
стью заполняется. По заполнении регистра на выходе" «За-
вершение преобразования» QCC будет уровень L. Микросхема
имеет выход контроля записываемой информации QD. При по-
даче на вход D информации и наличии тактового импульса
информация проходит на выход QD, а при-отсутствии тактово-
го импульса информация Па выход QD не поступает. Установка
регистра в исходное состояние осуществляется подачей на стар-
товый вход SB уровня 4 и на тактовый вход тактового им-
пульса. При этом 12-й разряд устанавливается в состояние L,
а остальные разряды — в состояние Н. Для сохранения запи-
санной информации на вход Е подается напряжение высокого
уровня.
Регистры хранения. Микросхема К564ИР11 (рис. 3.71,
табл. 3.50) —многоцелевой регистр 8X4.бит содержит четы-
рехразрядный входной регистр данных, дешифратор адреса
записи, два дешифратора адреса считывания, буферные уси-
лители выхода А и В и накопитель информации на 32 бита.
Назначение выводов ИС К564ИР11
1, 23, 22, 21
2, 3, 4
7, 6, 5
19, 18, 17
20
8, 11, 13, 16
9, 10, 14, 15
12
24
Входы DO— D3
Вкоды адреса считывания RD АО—RDA2
Входы адреса считывания RDB0—RDB2
Входы адреса записи WR0—WR2
ВхоД синхронизаций С
Выходы АО—АЗ
Выходы ВО—ВЗ
Общий GND
Питание Ucc
КЗЗЫРЯ
RDA0———
XDA1—1-
RDA2—-
RDB0—L
6
RDB1---
RD В 2—-
ЛС1
ПО
RG1
D7
у23
R62
D2
\22
RG3
D3
_1Г.
R&t
Т25
WR1
WR2
Tf7
Т1
T9
BC2
Т2Ь
Т32
Т8
ТМ
РОЗ
20
19
18
17
Г
/о
9
ВО
11
А1
8
АО
16
АЗ ВЗ
13
В1 А2 В2
Рис. 3.71. Условное графическое обозначение ИС К564ИРИ (а) и функциональная схема (б)
135
Таблица 3 50.
Таблица истинности ИС К564ИР11*
Входы Выход
• ? 1Г/?2 WR\ WRO RDA2 RD A l RDAO RDB2 RDB\ RDBO Di Канал A Канал В
у- SI S2 S3 SI S2 S3 SI S2 S3 H H н
SI S2 S3 SI S2 S3 SI S2 S3 L L L
X X X SI S2 S3 SI • S2 S3 X He изменяется
L X X X SI S2 S3 SI S2 S3 X »
Л X X X SI 1 S2 S3 SI S2 S3 X »
i- L L L L H L H L L Отображается сло- во с адреса LLH | LHL
* SI S3 означает, иТ0 но входе L или Н
Запись информации осуществляется последовательно. / Вначале записывается во входной регистр данных, а затем пе- реписывается в накопитель. Схема имеет динамическое управ- —- ление. С приходом сигнала на тактовый вход С происходят — запись информации по выбранному адресу записи WR и считы- —~ вание информации по выбранному адресу считывания RD на любую из двух информационных магистралей А или В. Микросхема К564ИР12 (рис. 3.72, табл. 3.51) — многоце- левой регистр 4X4 бит с тремя состояниями на выходе. Назначение выводов ИС К564ИР12
15 16 20 13 18 17 8 9 13 7» 77 10 $ Рис. 3.72. Условное графи- ческое обозначение ИС * К564ИР12 Таблица 3.51. Таблица истинности ИС К564ИР11 EWR > С. ВО В1 В2 ВЗ WR0 WR1 RG, А 0 1 2 3
RBA0 RBA1 В 0 1 2 3 22 ; 23 20, 19, 18, 17 Информационные входы DO—D3 8, 9 Входы адреса записи WRO, WR\ 13, 14 Входы адреса считывания RDAO, RDA\ 10, И Входы адреса считывания RDBl, RDB0 3. 21 Входы третьего состояния ZA, ZB 15 Вход разрешения записи EWR 16 Тактовый вход С 4—7 Выходы Q/40—QA3 магистрали А 12 Общий GND
RBB0 RBB1 ZA ZB 2 1
2* 22, 23, 21 Выходы QBO— QB3 магистрали В 24 Питание Ucc
Входы Выходы
С EWR WRI WR0 RDAX RD АО RDBX RDB0 ZA ZB Di Канал А Канал В
И S1 S2 S1 S2 SI S2 Н Н н н н
и S1 S2 - S1 S2 SI S2 L L L L L t
X X X X X X X X Н Н X Не изменяется
X X X X X X X X L L X г z
L X X X X X X X Н Н X Не изменяется
Н X X X X X X X Н Н X »
/ н L L L н н L Н Н Записывается по адресу LL Отображается слово с адреса . RDA\, RDAO Отображается слово с адреса RDB\, RDB0
* S1, L S2 означа L 1Ют, что на L входы по, L цается одн н а из четы н рех двоичн L ых комбин И аций Н Запись не про- исходит То же То же
136
Схема содержит четырехразрядный входной регистр для
записи данных, два четырехразрядных стробируемых регистра,
два дешифратора считывания и дешифратор записи. Запись
данных производится последовательно в регистр данных, а
затем — в накопитель. Запись информации происходит по сиг-
налу на входе С согласно выбранным адресам записи при
наличии на входе «Разрешение записи» EWR уровня Н. Считы-
вание информации происходит по сигналу на входе С по
выбранным адресам считывания только в том случае, когда
на входы ZA, ZB подано напряжение высокого уровня. Если
на эти входы подать напряжение низкого уровня, то выходы
микросхемы устанавливаются в третье состояние, что позволяет
- подключать микросхему к общей магистрали.
SR
WR
U0-D3
RAWR
R2
RARD
0...3
- .. ----------- ...* Г
I^LPI___________________
'%* г_~______
Ш______________I---------*
Рис. 3.73. Условное графическое обозначение ИС К564ИР16 (а),
схема (б) и временные диаграммы (в)
Микросхема К564ИР16 (рис. 3.73, а) — регистровое ЗУ ин-
формационной емкостью 16x4 бит может хранить информацию
до 16 четырехразрядных слов, реализует автоматический
правый сдвиг информации во внутренних регистрах и обеспе-
чивает независимую асинхронную работу при записи и считы-
вании информации.
Назначение выводов ИС К564ИР16
1 Вход «Разрешение состояния высЬкого импеданса» EZ
2 Вход «Вход готов» RAWR
3 Вход «Запись» WR
4 Вход «Данные нулевого разряда» DO
5 Вход «Данные первого разряда» D1
6 Вход «Данные второго разряда» D2
7 Вход «Данные третьего разряда» *D3
8 Общий GND
9 Вход «Начальная установка» SR
10 Выход «Данные третьего разряда» 3
11 Выход «Данные второго разряда» 2
12 Выход «Данные первого разряда» 1
13 Выход «Данные нулевого разряда» 0
14 Выход «Выход готов» RARD
15 Вход «Считывание» инверсный RD
16 Питание Ucc
Микросхема состоит из следующих основных узлов: реги-
стры данных РД1 — РД16; контрольный регистр РК; схема
подключения к информационным входам регистров данных /(,
схема формирования сигнала на выходе «Вход готов» Ф1;
схема формирования сигнала на выходе «Выход готов» Ф2;
выходные каскады с третьим состоянием В1 — В4.
Микросхема запоминает слова, соответствующие состоя-
ниям информационных входов D1 — D4 во время фронта сигна-
ла, поступающего на вход записи WR. На момент записи
состояния информационных выходов соответствуют слову, за-
писанному в микросхему ранее всех из хранящихся в ней.
При поступлении на вход считывания RD среза сигнала это
слово стирается, и выходы переходят в состояние, соответствую-
щее слову, записанному вслед за тем словом, которое стерли
последним. Таким образом, число хранимых микросхемой слов
соответствует пхр= (пзп—псч)^16, где пзп - число записанных
слов; псч — число считанных слов.
Высокий уровень на входе блокировки EZ переводит выхо-
ды Q1 — Q4 в состояние высокого импеданса и запрещает
стирание хранящихся слов.
Выходы RAWR и RARD предназначены для индикации
готовности схемы к записи и считыванию. Вход начальной
установки S/? предназначен для установки схемы в начальное
состояние, когда она не хранит ни одного слова. Функциониро-
вание микросхемы поясняется временными диаграммами на
рис. 3.73, в.
Микросхема К564ИР16 предназначена для работы в каче-
стве накопителя четырехразрядной цифровой информации и
для согласования устройств с неравномерной скоростью пере-
дачи информации.
Микросхема К564ПР1 (рис. 3.74, табл. 3.52) — восьми-
разрядный преобразователь последовательного кода в парал-
лельный с тремя состояниями на выходе.
Таблица 3.52.
* Здесь и далее XX — без изменения.
137
ВыхеВняй хаскаВ с /ярепя
соетряхияхи
138
Рис. 3.74. Условное графическое обозначение ИС К564ПР1 (а), принципиальная схема (б), схемы двухтактного D-триггера (в),
однотактного D-триггера (г) и выходного каскада (б)
Назначение выводов ИС К564ПР1
1 Вход строба STB
2 Вход информации D
3 Тактовый вход С
4 Параллельный выход первого разряда QP1
5 Параллельный выход второго разряда QP2
6 Параллельный выход третьего разряда QP3
7 Параллельный выход четвертого разряда QP4
8 Общий GND
9 Последовательный выход Qs
10 Последовательный выход Q'
11 Параллельный выход восьмого разряда QP8
12 Параллельный выход седьмого разряда QP7
13 Параллельный выход шестого разряда QP6
14 Параллельный выход пятого разряда QP5
15 Вход «Выход разрешен» 0Е
16 Питание Ucc
Микросхема имеет информационный вход D, восемь па-
раллельных выходов Q1 — Q8 и два последовательных Qs,
Q'. По фронту тактового импульса информация записывается
в первый разряд сдвигающего регистра, по следующим тактам
происходят запись и сдвиг информации в последующие раз-
ряды. Информация из седьмого разряда по фронту С передает-
ся в восьмой .разряд (выход Q8) и на последовательный
выход Qs или Q's (по срезу С). Считывание информации
происходит при уровне Н на входе строба STB. При подаче
низкого уровня на входе ОЕ параллельные выходы переходят
в состояние с высоким импедансом. Функционирование мик-
росхемы поясняет табл. 3.99.
Счетчики. Микросхема К564ИЕ9 (рис. 3,75, табл. 3.54) —
четырехразрядный счетчик-делитель на восемь Джонсона.
Назначение выводов ИС К564ИЕ9
1 Выход 1 И Выход 4
2 Выход 0 12 Выход переноса CR
3 , Выход 2 13 Разрешение
4 Выхрд 5 синхронизации Е
5 Выход 6 14 Вход
7 Выход 3 синхронизации С
8 Общий GHD 15 Установка нуля R
10 Выход 7 16 Питание V сс
Основой счетчика Джонсона является кольцевой сдвигаю-
щий регистр, у которого имеется одна перекрестная связь,
обеспечивающая инверсную перезапись информации в один из
разрядов регистра при прямой перезаписи информации во всех
остальных разрядах. Важными свойствами счетчиков Джонсо-
на являются их высокое быстродействие и простота дешифра-
ции состояний. Быстродействие определяется временем уста-
новки одного разряда, а дешифрация состояний осуществляет-
ся с помощью двухвходовых ЛЭ И.
В качестве одного разряда счетчика используется такти-
руемый M-S-триггер типа D с непосредственным входом уста-
новки L. Функциональная схема триггера приведена на
рис. 3.75, в (табл. 3.53). Триггер состоит из двух тригге-
ров: основного М и вспомогательного S. Запись информа-
ции в триггер осуществляется последовательно, сначала в ос-
новной (при отсутствии тактового импульса), затем во вспомо-
гательный (по тактовому импульсу). Счетчик осуществляет
счет от положительного фронта тактового сигнала С при
напряжении низкого уровня на входе разрешения Е. При
высоком уровне напряжения на входе Е происходит блоки-
ровка счета. Счетчик осуществляет счет также от отрица-
Рис. 3.75. Условное графическое обозначение ИС
К564ИЕ9 (а), функциональные схемы ИС (б) и AI-S-триггера (в)
139
Таблица 3.53. .
^Таблица истинности M-S-триггера
Входы Выходы Выполняемая функция
С D R Q* Q Q
L L L L L И Запись L в М-триггер
Н L L L L Н Запись L в S-триггер
Н Н L L L н Хранение L
L Н L Н L н Запись Н в М-триггер
Н И L Н Н L Запись Н в S-триггер
Н L L Н Н L Хранение Н
L L Н L L Н Установка L в MS-триггера
Н L Н L L Н Независимое состояние
L Н Н L L Н То же
Н Н Н L L Н »
Таблица 3.54.
Таблица истинности ИС К564ИЕ9
Номер Входы Выходы
С Е R 0 1 2 3 4 5 6 7 CR
1 Н L Н Н L L L L L L L Н
2 L L L Н L L L L L L L Н
о Н . L L L Н L L L L L L н
4 L L L L Н L L L L L L н
5 Н L L L L Н L L L L L н
6 L L L L L Н L L L L L н
7 Н L L L L L Н L L L L Н
8 L L L L L L Н L L L L н
9 Н L L L L L L Н L L L L
10 L L L L L L L Н L L L L
И Н L L L L L L L Н L L L
12 L L L L L L L L Н L L L
13 Н L L L L L L L L Н L L
14 L L L L L L L L L Н L L
15 Н L L L L L L L L L Н L
16 L L L L L L L L L L Н L
17 Н L L L Н L L L L L L Н '
18 L L L Н L L L L L L L Н
19 Н L Н Н L L L L L L L Н
20 Н И L Н L L L L L L L Н
21 Н L L L Н L L L L L L Н
22 Н Н L L Н L L L L L L Н
23 Н L L L L Н L L L L L Н
24 Н Н L L L Н L L L L L Н
25 Н L L L L L Н L L L L Н
26 Н Н L L L L Н L L L L Н
27 И L L L L L L Н L L L L
28 Н Н L L L L L Н L L L L
29 И L L L L L L L Н L L L
30 Н Н L L L L L L Н L L L
31 Н L L L L L L L L Н L L
32 Н Н L L L L L L L Н L L
33 И L L L L L L L L L Н L
34 Н Н L L L L L L L L Н L
35 Н L L Н L L L L L L L Н
36 Н И L Н L L L L L L L И
тельного фронта сигнала Е при высоком уровне напряжения
по входу С.
В процессе работы счетчика на выходе переноса CR фор-
мируется последовательность импульсов со скважностью Q=2
и частотой, равной f3X/8. Обнуление счетчика происходит при
подаче уровня И на вход установки нуля R, при этом выходы 0 и
CR принимают состояние высокого уровня, а все остальные
выходы — состояние низкого уровня. При работе микросхемы
140
сначала происходит последовательная запись уровня И во все
разряды, начиная с первого, затем первый разряд переходит
в состояние L и происходит обратный процесс — последова-
тельное заполнение всех разрядов счетчика уровнем L. Дешиф-
рация состояния счетчика производится с помощью восьми
двухвходовых схем И — НЕ, при этом напряжение Н имеется
всегда лишь на одном из выходов 0—7. В ИС К564ИЕ9
используется восьмеричный код Джонсона (табл. 3.55), кото-
рый отличается от двоичного и двоично-десятичного кода тем,
что, когда счетчик переходит к следующему логическому
состоянию, меняется только одна логическая переменная.
Таблица 3.55.
Восьмеричный код Джонсона
Состояние Переменные'
А в ’ с D
0 L L L L
1 Н L L L
2 Н Н L L
3 И Н Н L
4 Н Н Н Н
5 L Н Н Н
6 L L Н Н
7 L L L Н
Микросхема К564ИЕ19 (рис. 3.76, табл. 3.56—3.58) —
пятиразрядный счетчик Джонсона с предварительной установ-
кой каждого разряда по входам S1 — S5.
Назначение выводов ИС К564ИЕ19
1 Вход информационный D
2 Вход предварительной установки первого разряда S1
3 Вход предварительной установки второго разряда S2
4 Инверсный выход второго разряда Q2
5 Инверсный выход первого разряда Q1
6 Инверсный выход третьего разряда Q3
7 Вход предварительной установки третьего разряда S3
8 Общий GND
9 Вход предварительной установки четвертого разряда S4
10 Вход разрешения предварительной установки ESn
11 Инверсный выход четвертого разряда Q4
12 Вход предварительной установки пятого разряда S5
13 Инверсный выход пятого разряда Q5
14 Вход тактовый С
15 Вход установки нуля R
16 Питание Ucc
Таблица 3.56.
Таблица выбора коэффициента деления счетчика
Способ соединения Вывод Коэффициент деления
Соединение вывода 1 с выводом 5 2
4 4
6 6
11 8
13 , 10
Соединение вывода 1 с выводом 4,5 3
схемы И, входы которой соединены 4,6 5
с выводами 6,11 7
11,13 9
К56ЫЕ10
Рис. 3.76. Условное графическое обозначение ИС К564ИЕ19 (а) и функциональная схема (б)
Таблица 3.57.
Таблица рабочих состояний ИС К564ИЕ19
Входы Состояние
ESn с R
X X н Установка инверсных выходов схемы в, состояние высокого уровня
и X L Предварительная установка по вхо- дам S
L L Счет
L L Без изменения
Таблица 3.58
Таблица истинности триггера ИС К564ИЕ19
Входы Выходы
D1 ES D2 с Q(n-l) Qn
L н X X X L
Н н X X X Н
X L L X L
. X L Н у X Н
X L X L L
X L X Н Н
Логический уровень на входах S1 — S5 может быть любой,
пока логический уровень на входе разрешения предваритель-
ной установки ESn не станет высоким. Счетчик имеет вход
установки R, при подаче на который напряжения высокого
уровня все разряды счетчика устанавливаются в состояние
высокого уровня независимо от состояния уровня на остальных
входах. Путем объединения информационного входа D с раз-
личными выходами схемы счетчик может работать с коэффи-
циентами деления 2... 10 (табл. 3.56).
Таблица 3.59.
Таблица рабочих состояний ИС К564ИЕ10
Входы Операции
С СЕ R
f Н L Счет импульсов
L L
X L Счета нет
X _г L »
_/" L L »
И L
X X Н На всех выходах L
Микросхема К564ИЕ10 (рис. 3.77, табл. 3.59) состоит из
двух независимых четырехразрядных двоичных счетчиков.
141
6)
Рис. 3.77. Условное графическое обозначение ИС К564ИЕ10 (а) и функциональная схема элемента (6)
Назначение выводов ИС К564ИЕ10
1 Вход «Такт» С
2 Вход «Разрешение» СЕ
3 Выход Q1
4 Выход Q2
5 Выход Q3
6 Выход Q4
7 Вход «Установка L» R
8 Общий GND
9 Вход «Такт» С
10 Вход «Разрешение» СЕ
11 Выход Q1
12 Выход Q2
13 Выход Q3
14 Выход Q4
15 Вход «Установка L», R
16 Питание
Каждый из них имеет четыре выхода, тактовый вход С,
вход установки в L, R и вход разрешения СЕ. Счет импульсов
начинается по положительному фронту сигнала на входе С
при уровне высокого напряжения на входе разрешения. При
другом варианте в качестве управляющего используется
вход С, а счетные импульсы подаются на- вход СЕ. В этом ре-
жиме работы пересчет импульсов разрешен при уровне L на
входе С и запрещен при уровне Н, а изменение состоя-
Та блица 3.60.
Таблица истинности триггера ТТ
Входы Выходы
С CR Е D Q Q
X X н L н L
н L X Q Q
X X Н Н L Н
L L X Q Q
X L н Q Q-
ния счетчика происходит по отрицательному фронту пере-
считываемых импульсов.
Микросхема К564ИЕ11 (рис. 3.78, табл. 3.60 и 3.61) —
четырехразрядный двоичный реверсивный счетчик. Он состоит
из четырех разрядов D-триггеров и позволяет производить
сложение и вычитание двоичных чисел.
Таблица 3.61.
Таблица рабочих состояний ИС К564ИЕ11
Входы Операция
CR ±1 Е R
н X L L Нет счета
L н L L Сложение
L L L L Вычитание
X X Н L Установка
X X X Н Установка L
Назначение выводов ИС К564ИЕ11
1 Разрешение установки Ё
2 Выход четвертого разряда 8
3 Вход четвертого разряда D8
4 Вход первого разряда D1
5 Вход переноса CR
6 Выход первого разряда 1
7 Выход переноса CRP
8 Общий GND
9 Вход «Установка L» R
10 Сложение/вычитание ±1
11 Выход второго разряда 2
12 Вход второго разряда D2
13 Вход третьего разряда D4
14 Выход третьего разряда 4
15 Тактовый вход С
16 Питание Ucc
142
ШШЕ11
Рис. 3.78. Условное графическое обозначение ИС К564ИЕП (а) и функциональная схема (6)
Для определения операции служит вход ±1. 'При подаче
на него уровня И счетчик производит сложение последо-
вательности импульсов (входного числа), подаваемых на такто-
вый вход С с числом, записанным в счетчике. При подаче
на вход ±1 уровня L счетчик производит вычитание из числа,
записанного в счетчике, последовательности импульсов
(входное число), подаваемых на вход С. Запись числа во
все триггеры происходит параллельно через входы D с по-
ступлением на вход «Разрешение установки» Е уровня Н.
Установление всех разрядов счетчика в нулевое состояние
производится путем подачи на вход R уровня Я, причем
вход R имеет абсолютный приоритет по отношению к любо-
му другому входу. Переключение триггеров в счетчике про-
исходит по положительному фронту.
Для обработки чисел с большей разрядностью преду-
смотрена возможность увеличения разрядности счетчика путем
последовательного подключения нескольких счетчиков с по-
мощью выводов CR ц CRP (вход и выход переноса).
Микросхема К564ИЕ14 (рис. 3.79, табл. 3.62 — 3.64) —
двоичный двоично-десятичный реверсивный счетчик.
Таблица 3.62.
Таблица рабочих состояний ИС К564ИЕ14
Входы
CR ±1 Е 2/10 Операция
н X L X Запрещение счета
L н L и Сложение в двоичном режиме
L н L L Сложение в двоично-десятичном режиме
L L L И Вычитание в двоичном режиме
L L L L Вычитание в двоично-десятичном режиме
X X Н X Предварительная установка по вхо- дам D
Таблица 3.63.
Таблица истинности триггера ТТ\
Входы Выходы
С с/? Е D Q
X X L L L н
"V н Н X Q Q
X X L И н L
X. L Н X Q Q
X И X Q Q
143
K56WEM
Рис. 3.79. Условное графическое обозначение ИС К.564ИЕ14 (а) и функциональная схема (б)
Назначение выводов ИС К564ИЕ14
1 Разрешение установки Е
2 Выход четвертого разряда 8
3 Вход четвертого разряда D8
4 Вход первого разряда D\
5 Вход переноса CR
6 Выход первого разряда 1
7 Выход переноса CRP
8 Общий GND
9 Вход 2/10
10 Вход «Сложение-вычитание» +1
11 Выход второго разряда 2
12 Вход второго разряда D2
13 Вход третьего разряда D4
14 Выход третьего разряда 4
15 Тактовый вход С
16 Питание Ucc
Таблица 3.64
Таблица истинности триггера ТТ2
Входы Выходы
С т Е ° Q
X X L L , L Н
L Н X Q Q
’ * X L н Н ь
н Н X Q Q
У X Н X Q Q
Назначение выводов ИС К564ИЕ15
Счетчик работает аналогично ИС К564ИЕ11, за тем
исключением, что в ИС К564ИЕ14 отсутствует вход R и, как
следствие,— режим «Установка L» и добавлен вход 2/10.
В режиме двоичного счета на вход 2/10 подается напряжение
высокого уровня, а в режиме двоично-десятичного счета —
напряжение низкого уровня.
Микросхема К564ИЕ15 (рис. 3.80, табл. 3.65 И 3.66) —
программируемый счетчик-делитель с коэффициентом деления
N 3...21 327 с дискретом, равным единице.
144
3—6
22, 21, 20, 19
18, 17, 16, 15
10, 9, 8, 7
14, 13, 11
1
2
23
12
24
Входы установки Р1Р5 (Л—/4)
Входы установки Р4 (/5—/8)
Входы установки РЗ (/9—/12)
Входы установки Р2 (/13—/16)
Входы формирования модуля М (Ка, КЬ, Кс)
Тактовый вход С
Вход «Защелка» L
Выход Q
Общий GND
Питание Uсс
К76к//£77
3
к
5
6
22
21
20
19
18
17
16
17
10
9
8
7
71
72
73
7k
77
76
77
73
79
710
717
712
713
71k
717
716
1к
13
Ka
-b-\Kb
Ke
L
C
11
2
СТ
23
76 78
77 77
71k 716
713 717
72 7k
71 73
710 712
79 711
O)
Рис 3 80. Условное графическое обозначение ИС К564ИЕ15 (а) и принципиальная схема (б)
a)
Таблица 3.65.
Таблица выбора входов и коэффициента деления счетчика
Входы формирования модуля М Подсекция модуля и счета остатка Подсекция счета тысяч Диапазон деления
Ка кь Кс Значение модуля М Макси- мально уста- навли- ваемый остаток Р5 Входы установки остатка Р5 Коэффи- циент деле- ния Макси- мально уста- навли- ваемое число тысяч Р\ Входы установки числа тысяч Р\ Р2, РЗ, Р4 = 0 9 ?2, РЗ, Р4 = 0 15
min max min max
н L И Н И н 2 4 1 3 71 /1; 72 8 4 7 3 J2\ 73; 74 73; 74 7 3 15 999 15 999 3 3 17 331 18 663
И L н 5 4 /1; 72; 73 2 1 74 3 9999 3 13 329
L L н 8 7 /1; 72; 73 2 1 74 3 15 999 3 21 327
Н L 10 9 /1; 72; 73; 1 0 — .3 9999 3 16 659
X L L Режим запрета и предварительной установки 74
Таблица 3.66.
Таблица рабочих состояний счетчика ИС К564ИЕ15
L M Ka Состояние
L 10 L Многократный счет c W=10 000 неза-
висимо от состояния входов 7
L 10 H Многократный счет с W, устанавли-
L 2, 4, 5, 8 X ваемым входами 7 по табл. 3.118
H 10 L
H 10 H Однократный счет с W, устанавливае-
H 2, 4, 5, 8 X мым входами 7 по табл. 3.118
Счетчик может работать в двух режимах: деления,
когда на выходе образуются импульсы с частотой fB*/N
и длительностью, соответствующей периоду поступающей
частоты /вх; однократного счета, когда после поступления на
вход запрограммированных N импульсов на выходе микро-
схемы появляется сигнал высокого уровня, не меняющийся
с приходом последующих тактовых импульсов.
Микросхема состоит из четырех счетных секций: основной
считывающей, состоящей из подсекций модуля и остатка
и подсекции тысяч, секции единиц, секции десятков и секции
сотен. Каждая секция представляет собой четырехразрядный
счетчик с предварительной установкой, работающий на вычи-
тание. Работа микросхемы описывается следующим мате-
матическим выражением: -
М (1000Р1 +100Р2 +1 ОРЗ + Р4) + Р5, (3.16)
где W — коэффициент деления; М — модуль, устанавли-
ваемый по входам Ka, КЬ, Кс\ Р\ — множитель тысяч,
145 ’
устанавливается входами /2 — /4; Р2, Р3„ Р4 — множители
сотен, десятков, единиц, каждый устанавливается соответ-
ствующей четверкой входов /13 — /16, /9 — /12, /5 — /8;
Р5 — остаток, устанавливается входами /1 —/4.
Модуль М может принимать значения 2, 4, 5, 8, 10 и пред-
назначен для быстрого ступенчатого изменения частоты в 10;
12,5; 20; 25 и 50 раз. Для выбора определенного значения
М используется три входа Ка, КЬ, Кс. Числа Р1 — Р4 могут
быть представлены как в десятичной (0...9), так и в шестнадца-
теричной (0...15) системе счисления. При задании этих чисел
десятичным кодом, наибольший коэффициент деления N—
= 15999. Для ввода в микросхему числа Р\—Р5 должны
быть представлены в двоичном коде. Микросхему можно пред-
ставить как два последовательных вычитающих счетчика.
Первый счетчик (подсекция модуля и остатка) осуществляет
деление на М, . второй делит импульсы частоты [ВХ/М на
число, равное выражению в скобках в (3.16).
С началом счета в подсекцию модуля и остатка вводйтся
число, равное модулю, и в ходе счета на выходе подсекции
возникают импульсы с частотой fBX/Af, пока не окончится счет
вторым счетчиком, что имеет место, когда текущее число
станет равным 1. В это время происходит перезапись исход-
ного числа N во все разряды счетчика, после чего начинается
новый цикл счета.
Для установки микросхемы в исходное состояние необ-
ходим режим предварительной установки Rb=Kc=0 не менее
трех полных периодов тактовой частоты. Возможные режимы
работы, роль входа L, зависимость коэффициента деления
микросхемы от состояния входов приведены на рис. 3.80.
Микросхема К564ИЕ22 (рис. 3,81, табл. 3.67) — трех-
декадный двоично-десятичный счетчик, включает в себя три^
двоично-десятичных счетчика, которые соединены между собой
последовательно-параллельно.
Таблица 3.67.
Таблица рабочих состояний ИС К564ИЕ?2
Состояние входов
Состояние
R Cl ЕС WR
Состояния выходов счетчиков не
изменяются
Счетчики переключаются
Состояния выходов счетчиков не
изменяются
Счетчики переключаются
Состояния выходов счетчиков не
изменяются
То же
Хранение
—»—
Установка выходов схемы в исход-
ное состояние
Назначение выводов ИС К564ИЕ22
Рис. 3.81. Условное графическце обозначение ЙС К564ИЕ22 (а)
и функциональная схема (б)
I Выход выбора второй декады SE2
2 Выход выбора первой декады SE1
Выход генератора QG
4 Тактовый вход для синхронизации выбора декад С2
5 Выход третьего разряда Q3
6 Выход второго разряда Q2
7 Выход первого разряда Q1
8 ’ Общий GHD
9 Выход нулевого_разряда Q0
10 Вход записи WR
11 Вход разрешения такта ЕС
12 Тактовый вход счетчика СТ
13 Вход «Установка L» R
14 Выход сигнала переполнения OF
15 Выход выбора третьей декады SE3
16 Питание Осс
Счет начинает производиться по срезу тактового импуль-
са, поступающего на вход С1. Наличие схемы формирова-
ния импульсов на тактовом входе, микросхемы сделало воз-
можным vee работу с тактовыми импульсами, имеющими фрон-
ты и срезы большой длительности. При наличии уровня Н на
входе разрешения такта ЕС тактовые импульсы на счетчики
не поступают и на выходах остается предыдущее состоя-
ние. Выходные импульсы каждого счетчика СТЮ поступают
в регистры памяти (РП). По фронту сигнала на входе записи
WR в регистре памяти запоминается состояние счетной декады,
а на входах регистров происходит накопление счета. Если на
входе записи WR был высокий уровень в' течение и после
цикла сброса, информация* из регистров памяти восстанав-
ливается на выходах Q0 — Q3 при подаче низкого уровня на
вход R Высокий уровень на входе начальной установки R
переводит информационные выходы Q0 — Q3 и выход сигнала
переполнения OF на низкий уровень, а выходы выбора декад
SE1 —SE3 и,выход генератора QG — на высокий уровень.
146
Генератор предназначен для синхронизации схемы, кото-
рая может быть внешней при подаче на вход генератора
тактовых импульсов С2 и внутренней при подключении внеш-
него конденсатора между входом и выходом генератора. Гене-
ратор может быть использован как самостоятельный узел,
вырабатывающий тактовые импульсы на выходе QG.
Парафазный сигнал с генератора подается в распреде-
литель Р, который является делителем частоты на 3. Выходные
сигналы распределителя управляют мультиплексором М, на ин-
формационные входы которого подается информация с регист-
ров памяти всех декад, а с выходов мультиплексора она
подается на информационные выходы Q0 — Q3, где выводятся
последовательно друг за другом первая, вторая и третья
декады. Одновременно выходы SE1 — SE3 указывают выбран-
ную декаду.
На выходе сигнала переполнения OF появляется одиноч-
ный импульс на 1000 счете, после чего счетчик начинает счет
с нуля. Используя выходной сигнал с OF в качестве тактово-
го для второй аналогичной микросхемы, можно составить
счет на 1 000 000.
Двоично-десятичный счетчик построен на основе четырех-
разрядного двоичного счетчика с параллельным переносом.
Триггер каждого разряда имеет две ступени: первая вклю-
чает в себя ячейку памятй и цепочку установки в низкий
или высокий уровень, вторая является однотактным /Э-тригге-
ром. Сигнал начальной установки переводит триггер в исход-
ное состояние. При поступлении первых девяти импульсов
счета счетчик работает в двоичном коде. При поступлении
десятого импульса выход триггера третьего разряда Q3 из-
меняет свое состояние с высокого уровня на низкий, a Q1
сохраняет состояние низкого уровня. Для этого была введена
обратная связь с Q3 в цепочку установки триггера перво-
го разряда, а также обратная связь между Q0 и цепочкой
установки триггера третьего разряда.
Глава 4.
Микросхемы на основе ЭСЛ
4.1. Быстродействующие микросхемы
Микросхемы на основе эмиттерно-связанной логики
(ЭСЛ) нашли широкое применение в быстродействующих
вычислительных устройствах благодаря таким преимуществам
перед другими микросхемами, как высокое быстродействие,
большая нагрузочная способность, высокая стабильность
динамических параметров при изменении напряжения пита-
ния и рабочей температуры, независимость тока потребле-
ния от частоту переключения. [3, 5].
Микросхемы ЭСЛ-типа являются самыми быстродействую-
щими схемами на основе кремния, выпускаемыми отечествен-
ной промышленностью (см. табл. 1.3). Высокое быстродействие
обусловлено тем, ЧТ9 в этих элементах транзисторы рабо-
тают в ненасыщенном режиме. Уменьшение времени за-
держки распространения достигается также в результате ма-
лого перепада выходного напряжения, но- это влечет за собой
малое значение помехоустойчивости.
К современным цифровым микросхемам ЭСЛ относятся
ИС 100, К100 (в корпусах с планарными выводами), 500,
К500 (в корпусах типа DIP) и 1500, К1500.
Функциональный состав серий представлен в табл. 4.1.
В состав серий входят схемы — преобразователи уровней
(100ПУ124, 100ПУ125), позволяющие стыковать логичес-
кие уровни микросхем ЭСЛ со схемами ТТЛ ИС и
наоборот.
Функциональным аналогом ИС 100 и 500 являются ИС
MCI000Q фирмы Motorola США; ИС 1500 — F100K фирмы
Fairchild, США. Полное условное обозначение функциональ-
ного аналога образуется из соответствующего номера микро-
схемы, указанного в графе «Условное обозначение» (на-
пример, для 100ТМ131 — МС10131; для 1500ТМ131 —
F100131; 1500ВА123 — F100123). '
Таблица 4.1.
.Функциональный состав ЭСЛ ИС
Функциональное назначение Условное обозначение Серии
100 кюо 500 К500 1500 К1500 Функциональное назначение для ИС 1500, К1500
, Шестиразрядный магистральный передатчик ВА123 f 4“ 4.16* Кодирующий элемент с приоритетом ИВ 165 4- + + 4~ Трехразрядный дешифратор низкого уровня ИД161 -|- 4- 4- » Трехразрядный дешифратор высокого уровня ИД162 -|- + + Восьмиканальный мультиплексор ИД164 -|- 4-4- Универсальный дешифратор ИД 170 ' 4-4.17 Счетчик двоичный, универсальный, четырехраз- рядный ИЕ136 4- 4~ 4- 4- 4-4.18 Счетчик десятичный, универсальный, четырех- разрядный ИЕ137 4- 4- 4" + Двенадцативходовая схема контроля четности ИЕ160 -|- -|- 4- 4~ 4-4.19 Два девя1 иразрядных блока контроля четности Сдвоенный высокоскоростной сумматор-вычис- литель ИМ180 4- 4- 4- 4- + 4.20 , Шестиразрядный сумма- тор Блок маскируемого объединения ИП156 4" 4.21 Четыре двухвходовых мультиплексора ИП158 4“ Схема быстрого переноса ИП179 4“ 4“ “F 4“ “F 4.22 АЛУ на 16 операций с двумя четырехбитными словами ИП181 + + 4- 4- +
147
Продолжение табл. 4.1
Функциональное назначение Условное обозначение Серии
100 К100 500 К500 1500 К1500 Функциональное назначение для ИС 1500, К1500
Пять двухвходовых приемопередатчиков ИП194 + + Регистр сдвига универсальный, четырехразрядный ИР141 4- + + + + 4.23 Восьмиразрядный уни- версальный регистр сдвига Шестиразрядный регистр-защелка ИР150 + 4.24 Шестиразрядный регистр хранения ИР151 -|- 4.25 Два логических элемента ЗИЛ И—НЕ и ЛЭ 4ИЛИ—НЕ ЛЕ106 + + + + Два ЛЭ ИЛИ-—НЕ с мощным выходом ЛЕ1И + + + + Три логических элемента ИЛИ—НЕ с мощным выходом ЛЕ 123 + 4- + Три ЛЭ ИЛИ—НЕ с мощным выходом (быстро- действующие магистральные усилители) ЛЕ211 4- 4- + + Два-ЛЭ 2—ЗИЛИ—2И/ЗИЛИ—2И—НЕ ЛКН7 4- 4- + 4- 4- 4.26 Три ЛЭ ИЛИ—И/ ИЛИ—И—НЕ ЛЭ ИЛИ—И/ИЛИ—И—НЕ ЛКН8 . 4- 4.27 ЛЭ 3—3—3—4ИЛИ—4И—НЕ/3—3— 3— ЗИЛИ—4И ЛК121 4- 4- 4- + Два ЛЭ ИЛИ с мощным выходом ЛЛ110 + + + + Два ЛЭ ИЛИ с мощным выходом и повышенным быстродействием ДЛ210 4- 4- + + Четыре ЛЭ 2ИЛИ—НЕ/2ИЛИ ЛМ101 4- 4- 4- 4“ + 4.28 3 (пять входов ИЛИ—НЕ/ИЛИ) Три ЛЭ 2ИЛИ— НЕ и ЛЭ 2ИЛИ—НЕ/2ИЛИ ЛМ102 4- 4- 4- 4- 4- 4.29 Пять ЛЭ 2ИЛИ—НЕ/ИЛИ Два ЛЭ 2ИЛИ—НЕ/2ИЛИ и ЛЭ ЗИЛИ—НЕ/ ЛМ105 + + + + ' ЗИЛИ Два ЛЭ 5ИЛИ—НЕ/5ИЛИ и 4ИЛИ—НЕ/4ИЛИ ЛМ109 + + + + Три ЛЭ «Исключающее ИЛИ—НЕ/ИЛИ» ЛП107 + + + + + 4.20 Пять ЛЭ Исключающее ИЛИ—НЕ/ИЛИ Четыре магистральных передатчика со стробиро- ванием ЛП112 + 4.31 Четыре ЛЭ «Исключающее ИЛИ» ЛП113 + Три приемника с линии ЛП114 + + + + 4.32 Пятиразрядный диффе- ренциальный приемник с линии Четыре приемника с линии ЛП115 + + + + Три приемника с линии ЛП116 4- + . + + Девятиразрядный‘буферный ЛЭ ЛП122 + 4.33 Возбудитель линии ЛП128 4- + + Приемник с линии ЛП129 4- + + Три дифференциальных приемника с линии ЛП216 + + + + Два ЛЭ 3—ЗИЛИ—2И ЛС118 4- + + + + ЛЭ 3—3—3—4ИЛИ—4И ‘ ЛС119 4- + + + Две схемы управления ключом напряжения едц 4- 4- Две схемы управления универсальным ключом тока КП2 _|_ Четыре двухвходовых мультиплексора с защелкой КП 155 + + Сдвоенный восьмивходовый мультиплексор КП 163 + 4.34 .Шестнадцативходовый мультиплексор КП164 + 4.35 Трехразрядный четырехвходовый мультиплексор КП 171 + 4.36 Сдвоенный мультиплексор 4—И КП 174 4- + Матрица резисторов НР400 + + + + Преобразователь уровнй ПУ 124 -|- + + + + 4.37 Преобразователь уровня ПУ125 + * + + + + 4.38 ОЗУ на 256 бит организацией 64X4 РУ073 + + + + ОЗУ на 64 бит организацией 16X4 со схемами управления РУ415 4- + + ОЗУ на 64 бит с произвольной выборкой 64X1 РУ148 4- 4- + + ' ОЗУ на 16 бит со схемами управления, РУ401 + + + + Ассоциативная память со считыванием двух слов на два разряда РУ402 4- + ОЗУ на 256 бит организацией 256Х 1 со схемами управления , РУ410 4- + + ОЗУ .на 1024 бит организацией 1024X1 со схе- мами управления РУ415 4- + + + + ОЗУ на 4096 бит*организацией 4096X1 РУ470 -|- + + + + ОЗУ на 4096 бит организацией 1024X4 РУ474 + +
148
Окончание табл. 4.1
Функциональное назначение Условное обозначение Серии
100 кюо 500 К500 1500 К1500 Функциональное назначение для ИС 1500, К1500
ОЗУ на 16 Кбит (16384X1) ТУ480 + + Программируемое ПЗУ на 1024 бит РЕ 149 + + Однократно программируемое ПЗУ на 1024 бит организацией 256X4 РТ416 + + + + Девятиразрядная схема сравнения СП 166 + 4.39 Два /-К-триггера ТВ 135 + + Два D-триггера ' ТМ130 + + + + + 4.40 Три D-триггера с защел- кой Два D-триггера ТМ131 + + + + '+ 4.41 Три D-триггера Четыре триггера с защелкой ТМ133 + + + + Два D-триггера ТМ134 + + + + Четыре D-триггера с входными мультиплексорами ТМ173 + + + Два D-триггера с повышенным быстродействием ТМ231 + + + + Два усилителя воспроизведения УЛ1 + * Указан номер рисунка микросхемы.
Таблица 4.2.
Параметры ЭСЛ ИС при 25 °C
ИС
Параметр, характеристика / 100 (КЮО) 500 (К500) 1500 (К1500)
Не менее Не более Не менее | Не более Не менее Не более
Выходное напряжение, В: низкого уровня высокого уровня Выходное пороговое напряжение, В: низкого уровня высокого уровня Входной ток, мкА: низкого уровня высокого уровня Входное пороговое напряжение, В: низкого уровня высокого уровня Предельно-допустимое входное напряжение, В Выходной ток, мА Входное напряжение, В: низкого уровня высокого уровня Напряжение питания, В Диапазон рабочих температур, °C Время задержки распространения сигнала при, нс: включении выключении —0,96 —0,81 — 1,85 —1,65 —0,98 — — —1,63 — 265 0,5 — — 1,105 — — —1,475 —2 —0,5 — 32 —0,81 — — —1,85 —5,2±5 % — 10...+75 — — 2,9* — 2,9* —0,96 —0,81 — 1,85 -1,65 —0,98 — —1,63 — 265 0,5 — — 1,105 — — —1,475 —2 —0,5 — 32 —0,81 — — —1,85 -5,2±5 % — 10...+ 75 ' — — 2,9* — 2,9* — 1,025 —0,88 — 1,81 —1,62 — 1,035 — — -1,61 — 350 0,5 - — 1,165 — — —1,475 —2,1 —0,8 — 20 —0,88 — — —1,81 -4,5±5 % — 10...+70 — г- 1,3** — 1,3**
* Для ИС 100ЛМ105, 500ЛМ105.
** Для ИС 1500ЛМ101.
Параметры микросхем при 25 °C приведены в табл. 4.2
и показывают, что ЭСЛ микросхемы имеют помехоустойчи-
вость по напряжению низкого и высокого уровней/не менее
125 и 155 мВ, разброс выходного напряжения низкого уровня
145... 150 мВ, высокого уровня 200 мВ. Амплитуда логического
сигнала составляет до .680 мВ.
Высокие технико-экономические показатели ЭСЛ ИС К500
определили выбор этой серии в качестве основной элементной
базы быстродействующих ЭВМ и других технических средств
ЕС ЭВМ.
Широкое применение в быстродействующей аппаратуре
нашли ИС 1500, К1500, обладающие более высоким быстро-
действием по сравнению'с ИС 500, К500 (типовое время за-
держки ЛЭ ИС К1500 0,7 нс, ИС К500 1,5...2 нс).
4.2. Базовый логический элемент ИС К500 (100,
КЮО, 500)
Базовый ЛЭ ИС К500 выполняет одновременно две
функции: 2ИЛИ-НЕ и 2ИЛИ (рис. 4.1). Электрическая схема
базового элемента состоит из трех цепей: Докового переклю-
чателя (I), источника опорного напряжения (II) и выходных
эмиттерных повторителей (III).
Токовый переключатель построен на транзисторах VT\ —
VT5 и резисторах /?1 — R7 и представляет собой дифферен-
циальный усилитель, работающий в режиме ключа. Токовый
переключатель предназначен для усиления входных сигналов,
149
Рис 4 1 Электрическая схема базового ЛЭ ИЛИ/ИЛИ-НЕ ИС К500
Рис. 4.2. Электрическая схема двухуровневого ЛЭ ИС К500
формирования парафазных выходных сигналов и обеспечения
требуемой помехоустойчивости схемы.
Выходные эмиттерные повторители, выполненные на тран-
зисторах VT7, VT8, служат для усиления выходных сигналов
и смещения уровней по напряжению с целью обеспечения
совместимости ЭСЛ ИС по входу и выходу.
Источник опорного напряжения, выполненный на транзи-
сторе VT6, термокомпенсирующих диодах VD\, VD2, резисто-
рах R8— #10, предназначен для обеспечения токового пере-
ключателя заданным опорным напряжением. Один такой источ-
ник обслуживает несколько ЛЭ на одном кристалле.
Базовый ЛЭ работает, следующим образом. При подаче
на входы схемы напряжения низкого уровня (—1,7 В) входные
транзисторы VTI — VT4 закрыты, транзистор VT5 открыт, так
как напряжение на его базе выше, чем на базах входных
транзисторов. Электрический ток, протекающий через R7
(эмиттерный ток) и открытый транзистор VT5, создает паде-
ние напряжения на резисторе #2. Соотношение сопротивле-
ний резисторов R7 и R2 выбирается таким образом, чтобы
с учетом тока из базы транзистора VT7 в коллекторном
узле 3 напряжение было порядка —0,9 В.
Транзисторы VT7 и VT8 всегда открыты, так как рабо-
тают постоянно в активном режиме. Падение напряжения на
эмиттерных переходах этих транзисторов составляет порядка
0,8 В.
При подаче хотя бы на один вход ЭСЛ ЛЭ напряже-
ния высокого уровня —0,9 В входной транзистор открывается
и весь ток токового переключателя протекает через R1, откры-
тый входной транзистор и R7. В эмиттерном узле 1 устанав-
ливается напряжение порядка —1,65 В, которое закрывает
транзистор VT5. Состояние выходов схемы изменяется: на
прямом выходе (ИЛИ) формируется напряжение низкого
уровня —0,9 В, а на инверсном выходе (ИЛИ-НЕ) — напря-
жение высокого уровня —1,7 В.
Микросхема может работать в отрицательной и положи-
тельной логике. В отрицательной логике ЛЭ ЭСЛ выполняет
функцию И и на прямом выходе и функцию И-НЕ — на
инверсном. В положительной логике осуществляются функции
ИЛИ/ИЛИ-НЕ.
Особенностью схемотехнического решения ЭСЛ ЛЭ яв-
ляется применение раздельного подключения шины земли к
цепям токового переключателя и источника опорного напряже-
ния с одной стороны и к цепи эмиттерного повтори-
теля — с другой (общие / и 2). Следует учитывать при при-
менении ЭСЛ ИС, что в этих цепях наблюдается различный
характер потребления электрического тока из шины электро-
питания в момент переключения элемента. В общей шине 1
ток практически постоянный, в общей шине 2 — Импульсный.
150
Значение тока тем больше, чем ниже сопротивление нагрузки на
выходе ЛЭ.
Выходные эмиттерные повторители подключаются к источ-
нику смещения уровня (/см=— 2 В ± 5 % через внешние
нагрузочные резисторы #н1 и #н2 с номиналами 51 Ом.
Сама ЭСЛ ИС подключается к источнику отрицатель-
ного напряжения питания Uqc~—5,2 В ± 5 %, коллекторные
цепи подключены к шинам земли.
Все входы базового элемента подключаются к источнику
питания через резисторы #3 — #6, равные примерно 50 Ом. Та-
кое включение позволяет неиспользованные входы оставлять
в аппаратуре неприсоединенными. Логический перепад
напряжения составляет для ЭСЛ ИС 0,69 В, помехоустойчи-
вость 125 мВ. Логические уровни соответственно равны
—0,96 и —1,65 В. Для стыковки с ТТЛ ИС в каждой серии
ЭСЛ ИС разработаны специальные схемы преобразователей
уровней.
Для расширения логических возможностей ЭСЛ ЛЭ при-
меняют двух- или трехуровневое переключение тока в токовом
переключателе. Сущность многоуровневого переключения со-
стоит в том, что один и тот же ток токового переключа-
теля два или более раз переключается в разных уровнях,
смещенных относительно друг друга (рис. 4.2). Использова-
ние таких схемотехнических методов в ИС К500 позволило
повысить быстродействие сложных схем, выполняющих функ-
ции сложения, мультиплексирования, запоминания.
4.3. Базовый логический элемент ИС К1500
(1500)
Наибольшим быстродействием среди ЭСЛ ИС обладают
ИС К1500. Схемотехника, конструкция, технология изготовле-
ния существенно отличаются от ИС К500. При создании но-
вой серии субнаносекундного быстродействия были применены
более совершенные схемотехнические решения, которые .обеспе-
чили улучшение основных электрических параметров микро-
схем.
Электрическая схема базового ЛЭ ИС К1500 (рис. 4.3)
так же, как ИС К500, состоит из токового переключателя (I),
источника опорных напряжений (II) и выходных эмиттерных
повторителей (III). С целью стабилизации параметров и харак-
теристик по температуре и напряжению питания электриче-
ские схемы токового переключателя и источника опорных
напряжений претерпели существенные изменения. В цепи эмит-
тера токового переключателя включен генератор тока, вы-
полненный на транзисторе VT6 и резисторе #4. При повыше-
Рис. 4 3. Электрическая схема базового ЛЭ И/И-НЕ ИС К1500
Рис. 4.4. Электрическая схе-
ма источника опорных напря-
жений СИС К1500
нии температуры ток генератора увеличивается, при измене-
нии напряжения питания ток генератора остается постоянным.
Температурная стабилизация параметров достигается включе-
нием термостабилизирующей цепочки, состоящей из диодов
VD\, VD2 и резистора /?3.
Принцип работы базового ЛЭ ИС К1500 аналогичен
ИС К500. Типовое значение амплитуды логического перепада
составляет 0,75 В, низкий уровень напряжения на выходе по-
рядка —1,7 В, высокий уровень равен —0,95 В.
Существенно изменился по сравнению с ИС К500 источник
опорного напряжения (рис. 4.4), что в значительной степени
определило стабилизацию параметров и характеристик ИС
К1500. Источник опорного напряжения полностью обеспечи-
вает стабилизацию схемы по питанию. Эту функцию выпол-
няет цепь из транзистора VT5 и резистора R4. Отклоне-
ния Напряжения питания от номинального значения Полностью
повторяются на резисторе /?4 и через транзистор VT2 на
выходе U02. Разность UCc\ ~ ^02 сохраняется постоянной.
Это обеспечивает формирование стабильного тока в генераторе
тока деже при изменении напряжения питания. При измене-
нии напряжения питания Uсс\ из-за постоянного тока 10 и по-
стоянного опорного напряжения U0[ источника опорного на-
пряжения остаются стабильными уровни выходного сигнала,
напряжение логического перепада и помехоустойчивость
схемы.
Для обеспечения стабилизации схемы по температуре не-
обходимо постоянство напряжений U ох и U 02 во всем диапа-
зоне рабочих температур. Для стабилизации по электропита-
нию напряжение U0[ не должно изменяться при изменении
Ucc\> а напряжение U02 должно полностью воспроиз-
водить изменение напряжения источника питания Ucc\-
Тогда напряжение на генераторе тока остается постоянным
и постоянным остается ток 10.
Стабильность напряжений U q\ и U02 при изменении тем-
пературы обеспечивается разностью площадей эмиттерных
переходов транзисторов VT\ и VT6 (рис. 4.4). При задании тока
/1 через транзистор V7T,через транзистор VTQ протекает ток /2,
который будет больше тока Ц во столько раз, во сколько
площадь эмиттерного перехода транзистора VT6 больше пло-
щади эмиттерного перехода транзистора VT\. На значение
тока /2 влияет сопротивление /?5. Сопротивления резисторов
R2 — R5 выбираются так, чтобы обеспечить необходимые зна-
чения напряжений: Uo\ — —1,32 В и Uo2=—3,2 В.
С повышением температуры растет ток Л, одновременно
увеличивается значение тока /2. Рост тока /2 вызывает увели-
чение падения напряжения на резисторе 7?3, которое компен-
сирует уменьшение напряжения на эмиттерном переходе тран-
tp, нс tp, нс
______I_____I______I____Т ________I-----1-----1-----г
Ucc,B-5,6 ~5,2 ~^,8 UCc>B~b75
а) 0)
Рис. 4.5 Типовые зависимости времени задержки распростране-
ния сигнала от напряжения питания для ИС К500 (а) и
К1500 (б)
Рис. 4.6. Типовые зависимости времени задержки распростране-
ния сигнала от температуры для ИС К500 (а) и К1500 (б)
при 25 °C
Рис 4.7. Типовые зависимости выходного напряжения высокого
уровня от выходного тока при различных температурах для
ИС К500 (а) и К1500 (б)
151
Рис 4 8 Зависимости передаточных характеристик ИС К500 (а)
и К1500 (6) от температуры
зистора VT3 с повышением температуры. Напряжение У0\
остается постоянным, несмотря на изменение рабочей темпе-
ратуры. На эмиттере транзистора VT4 напряжение также
остается постоянным в диапазоне рабочих температур и через
общие базы транзисторов VT4 и VT2 оно формирует ста-
бильное напряжение У02’ которое в значительной степени
определяет стабильность динамических параметров схем.
На рис. 4 5 — 4.8 показаны характеристики и типовые
зависимости параметров ИС К500 и К1500, которые иллюстри-
руют стабильность параметров ИС К1500 при воздействии
дестабилизирующих факторов.
4.4. Особенности применения ЭСЛ ИС
Микросхемы ЭСЛ-типа имеют отрицательное напряжение
источника питания и, как следствие, отрицательные напряже-
ния логических уровней. Для нормального функционирова-
ния логических ЭСЛ ИС в устройства при неизбежном тех-
нологическом разбросе параметров установлены их макси-
мальные и минимальные значения. Эти параметры при нор-
мальной и крайних значениях температур для ИС 100, КЮО,
500, К500 приведены в табл. 4.3.
Таблица 4.3.
Параметры ЭСЛ ИС в температурном диапазоне
Значение при
Параметр - Ю °C 25 °C 75 °C
мини- маль- ное мак- си- маль- ное мини- маль- ное макси- маль- ное мини- маль- ное макси маль- ное
Выходное порого—1,04 — —0,98 — —0,92 —
вое напряжение вы-
сокого уровня
У опт,
Выходное напряже—1,02 —0,86—0,96—0,81 —0,9 —0,72
ние высокого уров-
ня Уон,
Выходное порого- — —1,65 — — 1,63 — —1,605
вое напряжение
низкого уровня
Uоьт, В
Выходное напряже—1,88—1,67—1,85—1,65—1,83 —1,625
ние низкого уровня
Vol, В
Напряжение питания для ИС 100, 500 (КЮО, К500
равно —5,2 В ±5 %; напряжение источника смещени
—2 В ±5 %.
Логические уровни ЭСЛ ИС малы по абсолютному значс
нию, что не позволяет соединять их непосредственн
с ТТЛ' ИС .и КМОП ИС. Для взаимной стыковки эти
микросхем следует применять специальные схемы преобразс
вателей уровней.
Статическая помехоустойчивость схемы составляет п
верхнему уровню 125 и 155 мВ — по нижнему.
При применении ЭСЛ ИС необходимо учитывать влиг
ние на их характеристики дестабилизирующих факторо!
изменения температуры окружающей среды, напряжения пчтг
ния, емкости нагрузки и др.
Зависимость передаточной характеристики логически
ИС К500 от напряжения питания приведена на рис. 4.9, о
температуры — на рис. 4.8, а. Влияние напряжения питани
и температуры окружающей среды на параметры микросхе
можно охарактеризовать коэффициентами чувствительност
(табл. 4.4). Наибольшую зависимость от температуры имею
такие параметры, как Уотт, Uilt, от изменения на
пряжения питания — Уон, У()нт-
Динамические параметры ИС 100 (КЮО), 500 (К500) тар
же зависят от изменения напряжения питания и темпера
туры окружающей среды (рис. 4.5, а, 4.6, а). Наибольше
влияние на задержку распространения сигнала оказываю
емкости нагрузки (рис. 4.10).
Неиспользованные в схемных решениях входы и выход]
ИС 100, 500 остаются свободными (исключение составляю
ИС 100ЛП115, 500ЛП11£ 100ЛП116, 500ЛП116 и 100ПУ12'
500ПУ124).
Свободные входы ИС 100ЛП115, Ю0ЛП116 должны быт
подключены к источнику опорного напряжения или к напряже
нию истдчника питания —5,2 В.
Свободные входы ИС Ю0ПУ124, 500ПУ124 подключают
к источнику питания 5 В через резистор с сопротивление
1 кОм. К одному резистору допускается подключать л
20 свободных входов.
Ur,B -1,6 '1,2 -0,8 ~О,к
Рис 4 9. Зависимости передаточных характеристик ИС К500 с
напряжения питания
Таблица 4.4.
Коэффициенты чувствительности ИС К500
Параметры Коэффициент влияния изменения напряжения питания Коэффи-циеИт влияния изменения температуры, мВ/°С
Уоьт> Vol 0,016 1,2
У} LT Г 7 0,15 0,15 1,2 0;5
и1НТ 0,25 0,5
Уон У ОНТ 0,25 0,5
152
Рие. 4.10. Типовая зависимость времени задержки распростране-
ния сигнала от емкости нагрузки для ИС К500ЛП129
/?2=(10q—Ri)/n, где п — число параллельных линий
согласования.
Недостатком последовательного способа согласования
является то, что нагрузка должна быть сосредоточенной
на конце линии связи. При этом допустимое чйсло нагру-
зок на линии связи не должно превышать десяти.
Параллельный способ согласования применяется для ли-
ний связи с р=50 Ом с использованием напряжения источ-
ника смещения уровня (/см.ур=—2 В ±5 % (рис. 4.13). Согла-
сующий резистор /?1—51 Ом устанавливается после всех эле-
ментов нагрузки. Возможен способ параллельного согласова-
ния при помощи двух резисторов /?1 и R2 с использова-
нием напряжения смещения уровня ^CM_VP——5,2 В ±5 %
(рис. 4.14). Значения сопротивлений (Ом), зависящие от
сопротивления линии связи р, приведены ниже.
Микросхемы ЭСЛ-типа допускают объединение по прямым
и инверсным выходам в Монтажное ИЛИ или Монтажное И
с коэффициентом объединения Коб Вых^4, а .также объедине-
ние прямого выхода с инверсным (рис. 4.11).
Выход схем, объединенных в Монтажное ИЛИ, рекомен-
дуется нагружать не более чем на 16 нагрузок, при этом
следует учитывать увеличение времени задержки распростра-
нения сигнала и снижение уровня выходного напряжения.
Амплитуда и длительность помехи в схемах зависят от длины
линии связи, соединяющей ЛЭ в Монтажное ИЛИ. По-
этому рекомендуется объединение схем по выходам произ-
водить в пределах одной платы и желательно для микро-
схем, расположенных рядом. Выход с платы следует задейство-
вать от схемы, не имеющей объединений по выходу в пределах
платы.
В пределах одной платы рекомендуется три основных
способа связи между элементами: последовательный, луче-
вой и сосредоточенный.
Последовательный способ применения прй* длине линии
связи между источником сигнала и нагрузочным резистором
не более 200 мм (рекомендуемая длина отвода линии связи
около 30 мм).
При лучевом способе связи от микросхемы — источника
сигнала лучевые линии должны отходить длиной не более
70 мм. На конце лучевых линий подключаются схемы —
нагрузки.
При сосредоточенном способе связи от точки подсоедине-
ния нагрузочного’ резистора в конце линии связи длиной
200 мм к микросхемам — нагрузкам отходят линии связи также
длиной 200 мм. Линии связи рекомендуется согласовывать
с помощью последовательных и параллельных способов.
В несогласованных линиях связи может возникнуть «дребезг».
Последовательный способ согласования применяется в том
случае, когда имеется сосредоточенная нагрузка на конце ли-
нии связи (рис. 4.12). Значение /?1 выбирается в пределах
10...75 Ом в зависимости от сопротивления линии связи р.
Значение R2 должно быть выбрано таким образом, чтобы
обеспечить необходимый ток каждой линии согласования:
Q R2
50 81 130
75 121 195
100 162 260
150 243 390
Схема последовательного
согласования линии
Рис
Рис
4.12.
4.13
связи
Рис 4.11 Схемы объединения ЭСЛ ИС .по выходам в Монтаж-
ное ИЛИ (а), Монтажное И (б), прямого и инверсного выхо-
дов (в)
ИС-источник сигнала
Схема параллельного согласования линий связи
пряжением источника Uсм ур =— 2 В
I
§
на-
Х2
Рис. 4 14. Схема параллельного согласования линии связи с на-
пряжением источника Uсм ур=—5,2 В
153
Микросхемы 1500, KI500 вследствие схемотехнических из-
менений ЛЭ несколько отличаются от ИС 100, 500 (КЮО,
К500) по своим параметрам (табл. 4.2). Напряжение источника
питания составляет —4,5 В ± 5 %, источника смещения уровня,
-2 В ±5%.
При эксплуатации ИС 1500 (К1500) выделяется значи-
тельное количество тепла из-за большой рассеиваемой мощ-
ности микросхем, поэтому необходимо обеспечивать эффектив-
ный теплоотвод, чтобы температура корпуса микросхем соглас-
но требований ТУ не превышала 85 °C. Неиспользованные
выводы микросхем могут оставаться неподключенными.
В отличие от ИС 100, 500 (КЮО, К500) ИС 1500 (К1500)
имеют встроенную систему стабилизации параметров по пита-
нию и температуре, которая обеспечивает постоянную помехо-
устойчивость микросхем при их эксплуатации. При констру-
ировании аппаратуры на основе ИС 1500 (К1500) необходи-
мо уделять внимание вопросам-компоновки схем, согласования
линий связи, выбора согласующих резисторов, соединителей,
вопросам «развязки» питания. С целью получения максималь-
ного быстродействия рекомендуется использовать параллель-
ное согласование 50 Ом линий связи.
Возможны случаи сЬвместного использования в аппарату-
ре ИС 1500 (К1500) и 500 (К500). В связи с тем, что микро-
схемы имеют различные источники питания, размещать их
Рис 4 15. Электрическая схема для передачи сигналов ИС 1500
на ИС 500
Рис. 4.16 Функциональная схема ИС К1500ВА123
необходимо в разных конструктивных блоках. При нормальной
температуре и номинальных значениях источников * питания
микросхемы устойчиво работают друг на друга. Трудности их
согласования сказываются при работе с предельными темпера-
турами, так как выходные и пороговые напряжения отли-
чаются в сериях при изменении температуры и напряжения
питания. При непосредственной работе микросхем друг на’
друга рекомендуется подключать нагрузочные резисторы 50,
75 и 100 Ом к источнику питания —2 В.
При работе ИС 1500 (К1500) на ИС 500 (К500) запре-
щается передача однофазных сигналов из-за потери работо-
способности схем. Рекомендуется передача парафазных сигна-
лов с ИС 1500 на дифференциальные приемники ИС 500
(рис. 4.15).
Основное требование при конструировании аппаратуры на
ЭСЛ ИС — передача сигналов по согласованным линиям свя-
К1ЯИМДГ70
Рис 4.17 Условное графическое обозначение ИС К1500ИД170 (а)
и функциональная схема (б)
154
зи. Из-за крутых фронтов ИС 1500 (К1500) более чувстви-
тельны к неоднородностям в лйниях передач. Поэтому при
правильном применении ИС 1500 в линиях связи должно
быть постоянное волновое сопротивление. Таким образом, при
использовании ИС 1500 (К1500) наибольшее внимание необ-
ходимо уделять вопросам быстродействия и правильной орга-
низации линий связи.
Функциональные схемы, условные графические обозначе-
ния, таблицы истинности для ИС К1500 (1500) приведены на
рис. 4.16 — 4.41 и в табл. 4.5 — 4.16.
Рис 4.18. Условное графическое обозначение ИС К1500ИЕ136
Рис. 4.19. Условное графическое обозначение ИС К1500ИЕ160 (а)
и функциональная схема (б)
Рис. 4.20. Условное
графическое обозна-
чение
ИС K15Q0HM180
Рис. 4.21. Условное графическое обозначение
ИС К1500ИП156 (а) и функциональная схема (б)
6)
155
Kf5S0»nt79
Рис 4.22 Условное графическое обозначение ИС К.1500ИП179
K1500MP/W
оо^ ио D1 D2 из 05 Об 07 07 ★ хо^ Ъао 01 02 аз оь аз ао 07
' С 7101 МОЗ
а)
6)
Рис. 4.23. Условное графическое обозначение ИС К1500ИР141 (а)
и функциональная схема (б)
Рис 4 24 Условное графическое обозначение ИС К1500ИР150 (а)
и функциональная схема (б)
156
К1500ЛКН7
в)
Рис. 4 26 Условное графическое обозначение ИС К1500ЛК117 (а)
и функциональная схема (б)
Рис 4.25. Условное графическое обозначение ИС К1500ИР151 (а)
и функциональная схема (б)
М500ЛНМ1
а)
Y/
Yf
12,17,23
13,19,26
1b, 20,1
15,21,2
16,22,3
а)
11,8,6
10,9,5
1
Рис. 4.28 Условное графическое обозначение ИС К1500ЛМ101 (а)
и функциональная схема (б)
Рис. 4 27. Условное графическое обозначение ИС К1500ЛКИ8 (а)
и функциональная схема (б)
157
Рис. 4.29. Условное графическое обозначение ИС К1500ЛМ102 (а)
и функциональная схема (б)
Рис 4.30. Условное
графическое обозначение ИС К1500ЛП107
(а) и функциональная схема (б)
Kl50O/M1f4
Рис 4.32. Функцио-
нальная схема ИС
- К1500ЛП114
Рис. 4.33. Функцио-
нальная схема ИС
К1500ЛП122
Рис 4.31. Условное графическое обозначение ИС К1500ЛП112 (а)
и функциональная схема (б)
158
Рис. 4.35. Условное графическое обозначение ИС К1500КП164
(а) и функциональная схема (б)
Рис. 4.34. Условное графическое обозначение ИС К1500КП163 (о)
и функциональная схема (б)
К1М0КЛ171
а)
Рис 4 36 Условное графическое обозначение ИС К1500КП171 (а)
и функциональная схема (б)
6)
159
а)
Рис 4 37. Условное графическое обозначение ИС К1500ПУ124 (а)
и функциональная схема (б)
I_______________________________________I
Рис 4 39 Условное графическое обозначение ИС К1500СП166 (а)
- и функциональная схема (б)
6)
Рис 4 38. Условное графическое обозначение ИС К1500ПУ125 (а)
и функциональная схема (б)
160
Рис 4.40 Условное графическое обозначение ИС К1500ТМ130 (а)
и функциональная схема (б)
а)
Рис. 4 41 Условное графическое обозначение ИС К1500ТМ131 (а)
и функциональная схема (б)
1 Назначение выводов ИС К1500ВА123
Общий OV2 13 Вход ХЗ
2 Выход У5 14 Вход Х2
3 Общий OV2 15 Вход XI
4 Выход У4 16 Вход V2
5 Общий OV2 17 Вход V3
6 Общий OV\ 18 Питание Ucc
7 Общиц OV2 19 Вход VI
8 Выход У1 20 Вход V4
9 Общий OV2 21 Вход Х6
10 Выход У2 22 Вход Х5
1Ь Общий OV2 23 Вход Х4
12 Выход УЗ 24 Выход Уб
Таблица 4.5.
Таблица истинности ИС К1500ВА123
Входы Выходы
XI—Х6 V2— V4 VI У1 — Уб
L X X L
X L L L
Н X Н Н
Н Н X Н
6 П. П. Мальцев
Назначение выводов ИС К1500ИД170
1 Вход адреса АВ2
2 Выход Y7
3 Выход Y4
4 Выход Уб
5 Выход У5
6 Общий OV1
7 Общий OV2
8 Выход УЗ
9 Выход УО
10 Выход У2
11 Выход У1
12 Вход адреса АА\
13 Вход адреса АА2
14 Вход выбора режима МО
15 Вход адреса АА4 __
16 Вход разрешения ЕА1
17 Вход разрешения ЕВ\
18 Питание Ucc ________
19 Вход разрешения ЕВ2
20 Вход разрешения ЕА2
21 Вход выбора логического состояния SES^l
22 Вход выбора логического состояния SESA2
23 Вход выбора логического состояния SESA3
24 Вход адреса АВ\
161
Назначение выводов ИС К1500ИЕ136
1 Выход ТС 1
2 Выход данных Q0 2
3 Выход данных Q0 3
4 Выход данных Q1 4
5 Выход данных Q1 5
6 Общий OV\ 6
7 Общий OV2 7
8 Выход данных Q2 8
9 10 Выход данных Q2 Выход данных Q3 9 10 11 1 9
11 Выход данных Q3
12 Вход 7)3 (последовательный для сдвига в сторону млад- . 13 14
ших разрядов)
13 Вход предварительной установки РЗ 15
14 Вход предварительной установки Р2 16
15 Вход предварительной установки Р\ 1 7
16 Вход предварительной установки Р0 1 / 1Я
17 Вход синхронизации С 1о 1 О
18 Питание Ucc 1У
19 Вход R 20
20 Вход выборки разряда S0 21
21 Вход выборки разряда S1 22
22 Вход выборки разряда S2 • 23 ол
23 Вход разрешения считывания ERD 24
24 Вход 7)0 (последовательный для сдвига в сторону стар-
ших разрядов)
Назначение выводов ИС К1500ИЕ160
Вход информационный D2.7
Вход информационный £>2.0
Вход контрольного разряда С772
Выход информационный D2___
Выход сигнала сравнения = =
Общий OV\
Общий OV2
Выход информационный D\
Вход контрольного разряда СН\
лЪход информационный 7)1.1
Вход информационный 7)1.2
Вход информационный 7)1.3
Вход информационный 7)1.4
Вход информационный 7)1.5
Вход информационный 7)1.6
Вход информационный 7)1.7
Вход информационный 7)1.0
Питание U сс
Вход информационный 7)2.1
Вход информационный 7)2.2
Вход информационный 7)2.3
Вход информационный 7)2.4
Вход информационный 7)2.5
Вход информационный 7)2.6
Таблица 4.6.
Таблица истинности К1500ИЕ136*
Входы Выходы Режим работы
R so S1 S2 ERD D0 D3 с Q0 Qi Q2 Q3 TC
Н X X X X X X X L L L L (3) Установка в L
L L L L X , X X _/ Р0 Pi P2 P3 L Предустановка
L L L Н L L X _у (t/0— q3) — 1 (1) Обратный счет
L L L ' Н Н L X X qo q\ q2 qo (1)
L L L И X Н X X q2 q\ q2 qo H
L L Н L X X ’ X J q\ ' qo do do Сдвиг в сторону младших разрядов
L L Н Н L L X (qO- ?3)4-l (2) Прямой счет
L L Н И Н L X X qo qi q^ qo (2)
L L Н И X И X X qo q\ q2 qo H
L Н L L . X X X qo q\ q2 qo L Инвертирование
L И L Н X X X L L L L H Установка в L
L Н Н L X X X S do qo qi q2 q2 Сдвиг в сторону старших разрядов
L И Н Н X X X X qo q\ q2 qo H Хранение инфор- мации
* Здесь и далее (1) — состояние выхода ТС L, если (<?0—q3) = LLLL, и Н, если (qQ—q3)=£LLLL, (2) — состояние выхода ТС L, если (q0—q3)=HHHH,
и Н, если (</0—q3)=^HHHH, (3) — состояние выхода ТС зависит от состояния входов SO—S2, DO
162
1 Назначение выводов ИС К1500И М180
Вход ЛО 13 Вход Л 5
2 Выход ВО 14 Вход В4
3 Выход F\ 15 Вход Л4
4 Выход F2 16 Вход ВЗ
5 Выход F3 17 Вход ЛЗ
6 Общий 01/1 18 Питание Ucc
7 Общий OV2 19 Вход С
8 Выход F4 20 ' Вход В2
9 Выход Е5 21 Вход Л 2
10 Выход Р 22 Вход В1
11 Выход G 23 Вход Л 1
12 Вход В5 24 Вход ВО
Назначение выводов ИС К1500И П179
1 Вход Р1 13 Вход Р4
2 Вход G2 14 Вход G5
3 Вход Р2 15 Вход Р5
4 Выход С(пА~2) 16 Вход G6
5 Выход С(и-}-4) 17 Вход Р6
6 Общий 01/1 18 Питание Ucc
7 Общий OV2 19 Вход С
8 Выход С(«4-6) 20 Вход G7
9 'Выход С(/г4-8) 21 Вход Р7
10 Вход G3 22 Вход GO
11 Вход РЗ 23 Вход ВО
12 Вход G4 24 Вход G1
Назначение выводов ИС К1500ИП156
1 Вход общего разрешения маскирования EMAJ
2 Вход ЛЗ
3 Вход ВЗ
4 Выход микросхемы Q3
5 Выход микросхемы Q2
6 Общий OI/1
7 Общий 0V2
8 Выход микросхемы Q1
9 Выход микросхемы Q0
10 Вход ВО
11 Вход ЛО
12 Вход В1
13 Вход Л1
14 Вход В2
15 Вход Л2
16 Вход управления адресом маскирования COBi
17 Вход разрешения триггеров ЕТ
18 Питание Ucc
19 Вход управления адресом маскирования СОА\
20 Вход управления адресом маскирования СОВ2
21 Вход управления адресом маскирования СОА2
22 Вход разрешения маскирования ЕВ-
23 Вход разрешения маскирования ЕА
24 Вход общего разрешения маскирования ЕМК2
Таблица 4.7.
Таблица истинности ИС К1500ИП179*
Входы Выходы
G7 Р7 G6 Рб G5 РЗ G4 Р4 G3 РЗ G2 Р2 01 р\ GO РО с С(п+2) С(п+4) С(п+6)
L X X X X X X X X 'l L L L L L L L X L X X X X X X X X L L L L L L L X X L X X X X X X X X X L L L L L L X X L X X X X X X X X L L L L L X X X X L X X X X X X X X X L L L L X X X X X L X X X X X X X X X L L L X X X X X X L X X X X X X X X X' L L X X X X X X X L X X X X X X X X X L X X X X X X X X L L L L L L L L L L
L X X X X X X L L L L L L X L X X X X X X X L L L L L X X L X X X X X X X L L L L L L L L L L L L L X X X X X X L L L L L L L L
L L L L L L L L L L L L L L X X X X L L L L L L
L L L L ' L L L L L
При логических состояниях, входов, не указанных в табл 4 7. , на входах высокий уровень сигнала Н -
6
163
Назначение выводов ИС К1500ИР141 Назначение выводов ИС К1500ИР151 Выход Q5 Выход Q4
1 2 Вход информации при сдвигах D0 Выход информационный Q0 1 2
3 Выход информационный Q1 3 Выход Q4
4 Выход информационный Q2 4 Выход Q3
5 Выход информационный Q3 5 Выход Q3
6 Общий 01/1 6 Общий 01/1
7 Общий 01/2 7 Общий_О1/2
8 9 Выход информационный Q4 Выход информационный Q5 8 Выход Q2
10 Выход информационный Q6 У ВЫХОД
11 Выход информационный Q7 10 Выход QI
12 Вход информации при сдвигах D7-> 11 Выход QI
13 Вход информационный D7 12 Выход Q0
14 Вход информационный D0 13 Выход Q0
15 Вход информационный 7)5 14 Вход информационный DO
16 Вход информационный D4 15 Вход информационный DI
17 Вход тактового сигнала С 16 Вход информационный D2
18 Питание Ucc 17 Вход информационный D3
19 Вход выбора режима МО\ 18 Питание Ucc
20 Вход выбора режима МО2 19 Вход сброса триггера S/?
21 Вход информационный D3 20 Вход тактового сигнала С1
22 Вход информационный D2 21 Вход тактового сигнала С2
23 Вход информационный D1 22 Вход информационный D4
24 Вход информационный D0 23 Вход информационный D5
24 Выход Q5
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
Назначение выводов ИС К1500ИР150
R ki y п и D Fi Назначение выводов ИС К1500ЛК117
Выход Q4 1 Вход информационный D3.2
Выход Q4 Выход Q3 Выход Q3 2 Вход информационный D3.3
3 Вход информационный D3.4
4 Выход информационный D3
Общий OV1 5 Выход информационный D3
Общий 01/2 6 Общий 01/1
Выход Q2 Выход Q2 Выход Q1 Выход Q1 7 8 Общий 01/2 Выход информационный D2
9 Выход информационный D2
10 Выход информационный D1
Выход Q0 11 Выход информационный D1
Выход Q0 12 Вход информационный D1.1
Вход информационный D0 13 Вход информационный D1.2
Вход информационный D1 14 Вход информационный D1.3
Вход информационный Вход информационный Питание Ucc Вход сброса S/? Вход разрешения Е\ Вход разрешения Е2 D2 D3 15 16 17 18 19 20 Вход информационный D1.4 Вход информационный D1.0 Вход информационный D2.0 Питание UqC Вход информационный D3.0 Вход информационный D2.1
D4 21 Вход информационный D2.2
Вход информационный 22 Вход информационный D2.3
Вход информационный D5 23 Вход информационный D2.4
Выход Q5 24 Вход информационный D3.1
Назначение выводов ИС К1500ЛК118
1 Вход информационный D15 13 Вход информационный D4
2 Вход информационный D16 14 Вход информационный D5
3 Вход информационный D17 15 Вход информационный D6
4 Вход информационный D18 16 Вход информационный D7
5 Вход информационный D19 17 Вход информационный D8
6 Общий OV1 18 Питание Ucc
7 Общий 01/2 19 Вход информационный D9
8 Выход информационный У1 20 Вход информационный D10
9 Выход информационный У1 21 Вход информационный D11
10 Вход информационный D1 22 Вход информационный D12
11 Вход информационный D2 23 Вход информационный D13
12 Вход информационный D3 24 Вход информационный D14
164
Назначение выводов ИС К1500ЛМ101 1 Вход Х13 13 Вход Х2 2 Вход.Х14 14 Вход ХЗ 3 Вход Х15 15 Вход Х4 4 Выход У5 16 Вход Х5 5 Выход Уб 17 Вход Х6 6 Общий OV1 18 Питание 7 Общий OV2 19 Вход Х7 8 Выход УЗ 20 Вход Х8 9 Выход У4 21 Вход Х9 10 Выход У2 22 Вход Х1( 11 Выход У1 23 Вход XII 12 Вход XI 24 Вход XI‘ Таблица 4.8. Таблица истинности ИС К1500ЛМ101 Ucc ) 1 2
Входы Выходы
XI, Хб, XII Х2, Х7, Х12 ХЗ; Х8, Х13 Х4, Х9, Х14 Х5, ХЮ, Х15 У1, УЗ, У5 У2Л_У4, Уб
^ХХХХ L X Н X X X L X X н X X L X X X н X L X X X X Н L Н Н Н Н Н И L L L L L
Назначение выводов ИС К1500ЛМ102
1 Вход ХЮ 13 Выход У1
2 Выход У9 14, Вход XI
3 Выход У10 15 Вход Х2
4 Выход У8 16 4 Вход ХЗ
5 Выход У7 17 Вход Х4
6 Общий OV\ 18 Питание Ucc
7 Общий OV2 19 Вход V
8 Выход Уб 20 Вход Х5
9 Выход У5 21 Вход Х6
10 Выход УЗ 22 Вход Х7
11 Выход У4 23 Вход Х8
12 Выход У2 24 Вход Х9
1 2 Назначение выводов ИС К1500ЛП107 Выход У5 Выход У 5
3 Выход У4
4 Выход У4
5 Выход сравнения У
6 Общий OV\
7 Общий_О1/2
8 Выход УЗ
9 Выход УЗ
10 Выход У2
11 Выход У2
12 Выход У1
13 Выход У1
14 Вход информационный Д1
15 Вход информационный В\
16 Вход информационный А2
17 Вход информационный В2
18 Питание UCr
19 Вход информационный АЗ
20 Вход информационный ВЗ
21 Вход информационный В4
22 Вход информационный А4
23 Вход информационный Д5
24 Вход информационный ВЗ
Назначение выводов ИС К1500ЛП112
1 Выход У42 13 Выход УН
2 Выход У32 14 Выход У12
3 Выход У31 15 Выход У11
4 Выход У32 16 Вход XI
5 Выход У31 17 Вход Х2
6 Общий OV1 18 Питание Ucc
7 Общий OV2 19 Вход управления Е
8 Выход У21 20 Вход ХЗ
9 Выход У22 21 Вход Х4
10 Выход У21 22 Выход У41
11 Выход У22 23 Выход У42
12 Выход У12 24 Выход У41
Таблица 4.10.
Таблица истинности ИС К1500ЛП112
Входы Выходы
XI— Х4 Е УН — У41, У12—У42 УН —У41, У12—У42
L L L н>
Н X Н L
X Н Н L
Таблица 4.9.
Таблица истинности ИС К1500ЛМ102
Входы ‘ z Выходы
V XI, ХЗ, Х5, Х7, Х9 Х2, Х4, Х6, Х8, ХЮ У1, УЗ, У5, У7, У9 У2, У4, Уб, У8, УЮ
н X X Н L
L L L L Н
L L Н Н L
L Н Н Н L
L Н L Н L
Назначение выводов ИС К1500ЛП114
1 Вход ХЮ ‘ 13 Выход У1
2 Выход У10 14 Вход XI
3 Выход У9 15 Вход Х2
4 Выход У8 16 Вход ХЗ
5 Выход У7 17 Вход Х4
6 Общий OVI 18 Питание Ucc
7 Общи й_01/2 19 Опорное
8 Выход Уб напряжение U1
9 Выход У5 20 Вход Х5
10 Выход У4 21 Вход Х6
11 Выход УЗ 22 Вход Х7
12 Выход У2 23 Вход Х8
24 Вход Х9
165
Таблица 4.11.
Назначение выводов ИС К1500КП164
Таблица истинности ИС К1500ЛП114
Входы Выходы
Хп Х(«+1) Yn У(л-Н)
L X L Н
Н н L н
Н L Н L
Назначение выводов ИС К1500ЛП122
1 Общий 1 13 Общий OV1
2 Выход УЗ 14 Вход Л'4
3 Выход У2 15 Вход Х5
4 Выход У1 16 Вход Х0
5 Выход У9 17 Вход Л6
6 Общий ОVI 18 Питание Uc
7 Общий OV2 19 Свободный
8 Выход У8 20 Вход Х8
9 Выход Y7 21 Вход Х9
10 Выход Уб 22 Вход Х\
11 Выход У5 23 Вход Х2
12 Выход У4 24 Вход ХЗ
1 2 3 Вход информационный D3 Вход информационный D4
Вход информационный D5
4 Вход информационный D0
5 Вход информационный D7
6 Обший OV1
7 Общий OV2
8 Выход микросхемы У
9 Вход информационный D8
10 Вход информационный D9
11 Вход информационный D10
12 Вход информационный D11
13 Вход информационный 512
14 Вход информационный 513
15 Вход информационный 7)14
16 Вход информационный D15
17 Вход управления адресом СОЛ1
18 Питание Ucc
19 Вход управления адресом СОА2
20 Вход управления адресом СОАЗ
21 - Вход управления адресом СОА4
22 Вход информационный D0
23 Вход информационный 51
24 Вход информационный D2
Таблица. 4.14.
Таблица 4.12.
Таблицу истинности ИС К1500ЛП122
Вход Выход
X Y
Н н
L L
Назначение выводов ИС К1500КП163
1 Вход ВЗ 13^ Вход Л4
2 Вход В2 14 Вход Л5
3 Вход В\ 15 Вход Л6
4 Вход ВО 16 Вход Л7
5 Выход У2 17 Вход S0
6 Общий OV\ 18 Питание Ui
7 Общий OV2 19 Вход S1
8- Выход У1 20 Вход S2
9 Вход ЛО 21 Вход В7
10 Вход Л1 22 Вхон ВО
11 Вход Л2 23 Вход ВО
12 Вход ЛЗ 24 Вход 54
Таблица истинности ИС К1500КП171
Входы Выходы
V S1 so | .40, ВО со А 1, В1, С1 А2, В2, С2 дз, вз, сз У1 — УЗ У1- УЗ
L L L L X X X L Н
L L L Н X X X Н L
L L Н X L X X L Н
L L L X Н X X Н L
L Н L X X L X L Н
L Н L X X Н X Н L
L Н Н X X X L L Н
L 4 И Н X X X Н Н L
Н X X X X X X L Н
Назначение выводов ИС К1500КП171
1 Вход С1 13 Вход Л1
2 Вход С2 14 Вход Л2
3 Вход СЗ 15 Вход ЛЗ
4 Выход Y3 16 Вход S0
5 Выход УЗ 17 Вход S1
6 Общий OV1 18 Питание Ucc
7 Общий OV2 19 Вход
8 Выход У2 разрешения V
9 Выход У2 20 Вход ВО
10 Выход У1 21 Вход 51
11 Выход У1 22 Вход В2
12 Вход Л0 23 Вход ВЗ
24 Вход СО
Таблица 4.13.
Таблица истинности ИС К1500КП163
Входы Выходы
S2 S1 so Д7, В7 Д6, В6 Д5, В5 Д4, В4 дз, вз А2; В2 Д1, В1 до, во У1 Y2
L L L X X X X X X X аО; 60 а0 60
L L Н X X X X X X al; 61 X • al 61
L Н ' L X X х X X а2\ 62 X X a2 62
L Н Н X X X X аЗ\ 63 X X X аЗ 63 .
Н L L X X X а4; 64 X X X X - а4 64
Н L Н X X а5; 65 X X X X X а5 65
Н И L X а0\ Ь0 X X X X X X аб 66
Н Н Н а7- Ь7 X X X X ' X X X . а7 67
166
Назначение выводов ИС К1500ПУ124 Назначение выводов ИС К1500СП166
1 Выход У1 13 ' Выход Уб 1 Вход В2 13 Вход 44
2 Выход Y2 14 Выход Уб 2 Вход В1 14 Вход 45
3 Выход Y2 15 Вход Х6 3 Вход ВО 15 Вход 46
4 Выход УЗ 16 . Вход Х5 4 Выход В >4 16 Вход 47
5 Выход УЗ 17 Вход Х4 5 Выход А —В 17 Вход 48
6 Общий 01/1 18 Питание UCc\ 6 Общий 01/1 18 Питание U(
7 Общий 01/2 19 Вход V 7 Общий OV2 19 Вход В8
8 Общий .01/2 20 Питание UCc2 8 Выход 4>В 20 Вход В7
9 Выход У4 21 Вход XI 9 Вход 40 21 Вход В6
10 Выход У4 22 Вход Х2 10 Вход А1 22 Вход В5
11 12 Выход У 5 Выход У5 23 24 Вход ХЗ Выход У1 11 12 Вход А2 Вход 43 23 24 Вход В4 Вход ВЗ
Т а б л и ц а 4.15.
Таблица истинности ИС К1500ПУ124
Входы Выходы
V Xi Yi Yi
Н L L Н
L X L Н
Н н • Н L
Назначение выводов ИС К1500ПУ125
1 Выход. У1 13 Вход ХЗ
2 Выход У2 14 Вход Х5
3 Выход УЗ 15 Вход Х4
4 Питание UCc2 16 Вход Х4
5 Питание UCc2 17 Опорное .
напряжение Ubb
6 Общий OV1 18 Питание UCci
7 Общий OV2 19 Вход ХЗ
8 Выход У4 ’ 20 Вход ХЗ
9 Выход У5 21 Вход Х2
10 Выход_У6 22 Вход Х2
11 Вход Х6 23 Вход XI
12 Вход Х6 24 Вход XI
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
Назначение выводов ИС К1500ТМ130
Вход сигнала сброса триггера /?3
Вход разрешения ЕЗ
Вход информационный D3
Выход триггера Q3 __
Выход триггера инверсный Q3
Общий OV1
Общий 01/2
Выход триггера Q2 __
Выход триггера инверсный Q2
Выход триггера инверсный Q1
Выход триггера Q1
Вход.информационный
Вход разрешения Е1
Вход сигнала сброса триггера В1
Вход установки триггера S1
Вход общей установки S _
Вход общего разрешения Е
Питание и^с
Вход общего сброса R
Вход установки триггера S2
Вход информационный D2
Вход разрешения Е2
Вход сигнала сброса R2
Вход установки триггера S3
1
2
3
4
5
6
7
8
9
10 11 Т а б л и ц а 4.16. 12 13 Таблица истинности ИС К1500ПУ125 14 15
Входы Выходы 16
Xi Xi Yi 18
L Н L Н н L 1 Н 19 L 20 Я 21 X 22 X 23 24
Назначение выводов ИС К1500ТМ131
Вход сигнала сброса R3
Вход тактового сигнала СЗ
Вход информационный ОЗ
Выход триггера Q3 ________
Выход триггера инверсный Q3
Общий OV\
Общий OV2
Выход триггера
Выход триггера
Выход триггера
Выход триггера
Вход информационный D1
Вход тактового сигнала С1
Вход сигнала сброса /?1
Вход установки триггера S1
Вход общей установки S
Вход общего тактирующего сигнала С
Питание Ucc
Вход общего сброса R
Вход установки триггера S2
Вход информационный D2
Вход тактового сигнала С2
Вход сигнала сброса R2
Вход установки триггера S3
Q2 _
инверсный Q2
инверсный Q1
Q1
167
Глава 5.
Микросхемы на основе арсенида галлия
5.1. Базовый логический элемент
сверхбыстродействующих ИС К6500
Микросхемы К6500 представляют собой цифровые схемы
сверхвысокого быстродействия, выполненные на основе арсе-
нид-галлиевых полевых транзисторов с затвором Шотки.
Микросхемы К6500 по сравнению с ИС К500, К1500 имеют
в 4-6 раз меньшую мощность потребления на один ЛЭ и в
3-8 раз большую частоту переключения триггера и меньшую
задержку на ЛЭ.
В серии используются следующие основные параметры
логических сигналов; максимальная частота функционирова-
ния Ртах не менее 1000 МГц; длительность фронта (среза)
выходного сигнала 0,16...0,3 нс; выходное напряжение при
/?н=50 Ом низкого уровня (Uql) —0,2...0,1 В, высокого
уровня (Uqh) 0,9...1,5 В; входной ток низкого уровня (IlL) не
менее —0,5 мА, высокого уровня (//#) не более 1 мА; помехо-
защищенность низкого уровня (ML) не менее 0,1 В, высокого
уровня (Мн) не менее 0,1 В.1
Микросхемы выполнены в плоских планарных металлоке-
рамических корпусах с числом выводов 16, 24, 42. При обозна-
чении- ИС К6500 микросхемы эксплуатируются в диапазоне
температур — 10...-J-70 °C, а при обозначении 6500 —60...
+ 125 °C.
Микросхемы К6500 построены на основе базовых ЛЭ
истоково-связанной логики на полевых транзисторах с управ-
ляющим затвором Шотки. Один из основных вариантов реали-
зации базового ЛЭ на полевом транзисторе Шотки приведен
на рис. 5.1.
В структурной схеме ЛЭ имеются входные и выходной
формирователи сигналов и сам базовый ЛЭ. Базовый элемент
построен по схеме переключателя тока на основе дифференци-
альных пар транзисторов VT\, VT2 и VT3, VT4, резистора
/?1, определяющего ток истока, значения нагрузочных рези-
сторов R2, R3 и резистора смещения R4 для согласования
по уровням напряжения выходов истокового переключателя
тока и выходных истоковых повторителей на транзисторах
VT5, VTQ. Диоды Шотки VD\ — VD8 и транзисторы VT7 —
VT\Q в цепях истоков выходных транзисторов необходимы
для согласования с выходным формирователем и стабилиза-
ции выходного напряжения.
Питание ЛЭ и формирователей осуществляется от двух
источников напряжения: UCCi—(4 В±0,2) В и UCC2—
= (—2,45+0,12) В. Цепи питания UCC[ выходного формирова-
теля и остальной части схемы разделены.
Входные формирователи предназначены для согласова-
ния внешних цепей с напряжениями сигналов 0...1 В, базо-
вым ЛЭ, в котором сигналы XI, Х2 имеют уровни 0,5 В
для прямых и —0,5 В для инверсных значений.
Схема входного формирователя близка к схеме базового
элемента: она состоит из переключателя тока и выходных
истоковых повторителей. На один из выходов переключателя
тока подается формируемое внутри кристалла опорное напря-
жение 0,5 В, равное половине входного логического пере-
пада. На другой вход поступает внешний сигнал с логиче-
ским перепадом около 1 В. Формирователь преобразует этот
сигнал в парафазный X, X с уровнем ±0,5 В.
Выходной формирователь также построен на основе пере-
ключателя тока и мощного выходного ключевого элемента,
обеспечивающего преобразование уровней внутренних сигна-
лов Y, Y в уровни внешних' сигналов, а также необхо-
димую нагрузочную способность ЛЭ. Выходной ток преоб-
разователя равен 10 мА, а в пределе до 30 мА.
Для перехода от маломощных внутренних цепей с токами
до 1 мА к мощному выходному транзистору и обеспечения
режима его переключения с частотой 1 ГГц требуется вклю-
чить между внутренней логической схемой и выходом микро-
схемы два-три каскада усиления мощности. Потребляемая
мощность 0,55...2,6 Вт для микросхем различной сложности.
Энергопотребление определяется мощностью выходных форми-
рователей. Длительность фронта и среза не более 0,25 нс
при работе на коаксиальные линии с волновым сопротивле-
нием 50 Ом и сопротивлением нагрузки 50 Ом. '
5.2. Логические элементы, триггер, счетчики,
регистры
Рис 5 1. Типовой базовый ЛЭ на основе арсенид-галлиевых
полевых транзисторов с барьером Шотки
Цифровые микросхемы К6500 предназначены для обработ-
ки цифровых сигналов с тактовой частотой до 1000 МГц
в контрольно-измерительных приборах, аппаратуре связи
и ЭВМ.
При эксплуатации ИС К6500 (рис. 5.2) имеют предельно
допустимые режимы, приведенные ниже.
Напряжение питания, В:
положительное (Ucc\)
отрицательное (Uccz)
Входное напряжение ((7/), В
Выходной ток (/о), мА
Несогласованная емкость нагрузки Сн, пФ
Температура корпуса, °C
Сопротивление нагрузки /?н, Ом
Стойкость к статическому электричеству, В
3,8...4,2
—2,28...2,52
—0,2.. .1,5
Не -менее —30
Не более 2
— 10...70
45...55,
30...106
Состав ИС К6500 и основные параметры приведены
в табл. 5.1.
В ИС К6500 потребляемая мощность не зависит от часто-
ты функционирования схемы и потребляет такую же мощность,
как и в статическом режиме. Некоторые типовые зависи-
мости параметров микросхем от емкости нагрузки и частоты
функционирования приведены на рис. 5.3.
168
Рис. 5.2 Базовые ЛЭ и выгодные каскады ИС К6500:
а —ЛР1, ЛР2, ТТ1, ИР1, б—ИР2, в — ИЕ2; г — ИЕЗ
------------------УЕ2
ЛРЦЛР2
—J---i—J___I_I__I__I__I_I__L.
200 МО 600 000 /000
Рис 5 3 Зависимости электрических параметров ИС К6500 от
емкости нагрузки (а, б) и частоты функционирования (в)
Таблица 5.1.
Состав ИС К6500 и основные параметры
ИС Назначение Потреб- ляемая мощность, Вт, не бо- лее Время задержки распро- стране- ния сиг- нала, нс, не более
К6500ЛР1 Четырехвходовый ЛЭ с функцией I=ab-]-cd 6,55 0,42
К6500ЛР2 Трехвходовый ЛЭ с фуцк- цией I=ab+ac 0,55 0,42
К6500ТТ1 Счетный триггер 0,7 1
К6500ИЕ2 Четырехразрядный син- хронный двоичный счетчик- измеритель временных ин- тервалов 1,7 1,5
К6500ИР1 Четырехразрядный универ- ,сальный синхронный сдви- говый регистр 1,7 2
КН6500ТР2 Восьмиразрядный сдвиго- вый регистр 2,6 2
К6500ИЕЗ Восьмиразрядный двоич- ный счетчик 2,6 2
РбООО^Р/
Х6600ЛР2
Рис. 5.4 Условное графическое обозначение ИС К6500ЛР1 (а)
и К6500ЛР2 (б)
Условные графические обозначения четырехвходового
ЛЭ 2И-ИЛИ-НЕ ИС К6500ЛР1 и трехвходового ЛЭ 2И-ИЛИ-
НЕ ИС К6500ЛР2 и таблицы истинности приведены на
рис. 5.4 и в табл. 5.2 и 5.3.
Назначение выводов ИС К6500ЛР1, К6500ЛР2, К6500ТТ1
16 Общий GHD
2 Питание Ucc\
1 Питание UСС2
5 Питание выходного формирователя
Таблица , 5.2.
Таблица истинности ИС К6500ЛР1
Номер такта Выводы
Вход Выход
10 12 » 8 14 6
1 L L L L н ,
2 L L L* Н н
3 L L И L И
4 L L Н Н L
5 L И L L . Н
6 L ' Н L Н Н
7 L Н Н L И
8 ’ L Н И н. L
9 Н L L L Н
10 И L L Н Н
11 Н L И L Н
12 Н L Н Н L
13 И Н L L L
14 Н Н L Н L
15 Н И И L L
16 Н^ Н Н Н L
169
Таблица 5.3.
Таблица истинности ИС К6500ЛР2
Номер такта Вход Выход
10 12 14 6
1 L L L н
2 L L Н н
3 • Н L L н
4 н L Н L
5 _ L Н L L
6 L Н Н L
’ 7 Н Н L н
8 Н Н Н L
Четырехразрядный синхронный двоичный счетчик (ИС
К6500ИЕ2) имеет следующие основные режимы работы: пре-
образование времени в цифровой код, преобразование длитель-
ности в цифровой код, деление частоты с коэффициентами
2, 4, 8, 16.
Микросхема имеет выход переноса для наращивания раз-
рядности. '
Условное графическое обозначение ИС К6500ИЕ2, струк-
турная схема и таблицы истинности приведены на рис. 5.6,
в табл. 5.5 и 5.6.
Условное графическое обозначение счетного триггера
К6500ТТ1 и таблица истинности приведены на рис. 5.5
и в табл. 5.4.
, К6500ТТ1
/о к т
Рис. 5.5. Условное графиче-
ское обозначение ИС
К6500ТТ1
Рис. 5.6. Условное графическое обозначение ИС К6500ИЕ2 (а)
и функциональная схема (б)
Таблица 5.4.
Таблица истинности ИС К6500ТТ1
Вход Выход
10 12 6 4
н X L Н
L Н L .
L Н L
4 L Н
L -Г L Н
L Н L
Назначение выводов ИС К6500ИЕ2
9, 16 х Питание выходных формирователей
12, 22 Питание UCC2
10, 24 Питание UCC[
11, 23 Общий GND
Условное графическое обозначение четырехразрядного
универсального сдвигового регистра (ИС К6500ИР1), струк- •
тур'ная схема и таблица истинности приведены на рис. 5.7
и в табл. 5.7.
Таблица 5.5.
Таблица истинности при задании режимов ИС К6500ИЕ2*
Режим Вход . Выход
17 (Я) 18 (£1) 19 (ST) 6 (£2) 5 (END) 20 {D) 4 (С1) 21 - (С2) 15 (1)‘ 14 (2) 13 (4) 7 (8). 8 (8)
Сброс И X ' X X X X X X L L L L L
пвк Счет Хранение L L Н L X L И X L L C/L C/L н/с Н/С' 1 \п 2 2n 4 4n 8 8n '8' ' 8'n
пдк Счет Хранение L L н ft L L Н Н И Н л. C/L C/L Н/С н/с 1 In 2 2n 4 ' 4n 8 8n 8' 8'n
Запрет счета L X X X X X х/н L/X In 2n 4n 8n 8'n
* Здесь и далее С — тактовый сигнал, 8' —- дополнительный выход четвертого разряда
170
Таблица 5.6.
Таблица истинности в режиме счета ИС К6500ИЕ2
Такт Вход Cl (С2) Выход Т акт Вход Cl (С2) , _ Выход
15(1) 14(2) 13(4) 8(8) 7(8) 15(1) 14(2) 13(4) 8(8) 7(8)
1 -L (У) н L L L L 9 У (У) н L L н н
2 X (/) L И L L L ' 10 \ О) L Н . L н н
3 X (У) Н И L • L L 11 \ (У) Н Н L н н
4 -V (У) L L Н L ' L 12 V (У) ' L L Н н н
5 -V (У) Н L Н L L 13 \ (У) Н L Н н н
6 х (У) L Н Н L J 'L 14 + (У) L Н Н н н
7 X (+) И Н Н L , L 15 X (У) И Н Н н н
8 X (У) L L L Н Н 16 V (У) L L ч L L L '
Назначение выводов ИС К&500ИР1
а) ' б)
Рис. 5 7 Условное графическое обозначение ИС К6500ИР1 (а)
и функциональная схема (б)
1, 8, 12 Общий GND
6 Выход источника опорного напряжения
Ure[= (0,5+0,05) В
13, 24 Питание UСС2
16, 21 Питание выходных формирователей UCCi
15, 22 ’ Питание Ucci
При установке микросхемы необходимо подключать сопротив-
ление нагрузки к выводам 18 и 19 со значением 50 Ом,
а к выводам 17 и 20—25 Ом.-
Восьмиразрядный сдвиговый регистр (ИС КН6500ИР2)
может работать в режиме последовательной записи инфор-
мации, синхронизированной по срезу тактового сигнала, имеет
режимы сброса и установки, а также обеспечивает режим
Таблица 5.7.
Таблица истинности ИС К6500ИР1*
Режим работы Состояние на входах Состояние на выходах
Сброс Выбор режима Такт Параллельный ввод Сдвиг Р00(Г + 1) 'D01 (/Д-1) DW(t+\) D03(/--H)
R DC А DCB С D10 D\ 1 D12 D13 Dl«-D2-> t
Сдвиг вправо L L L "Y X X X X X L/H L/H D00(t) DQ\(t) D02(/)
(в сторону стар- ших разрядов) Сдвиг влево (в L L Н X X X X L/H X DQ\(t) £>02(/) D03(t) L/H
сторону млад- ших разрядов) Параллельная /. Н L X L/H L/H L/H L/H X X L/H L/H L/H L/H
запись Хранение L Н Н X X X X X X X D00(t) DQ\(ty D02(t) D03(t)
Сброс Н X X X X X X X X X L L L L
* D0n(/) и DOn(Z-l-l) -- состояние на соответствующих выходах регистра перед подачей и после подачи среза по входу С
171
циклирования. Микросхема имеет выход полусумматора, по-
зволяющий формировать псевдослучайную последовательность
длиной 27—1. Микросхема может управляться от ТТЛШ ИС,
для этого значения напряжений логических уровней по входам
25, 28—31, 33—37 соответствуют ТТЛ и ТТЛШ.
Условное графическое обозначение ИС К6500ИР2, струк-
турная схема и таблица истинности приведены на рис. 5.8
и в табл. 5.8.
<9
Рис 5 8 Условное графическое обозначение ИС К6500ИР2 (а)
и функциональная схема (б)
Таблица 5.8.
Таблица рабочих состояний ИС К6500ИР2
Режим работы Вход
Е R D10—D17 МО с D-+
Сброс L 77 X X X X
Хранение L L L X X X
Запись единицы L L 77 X X X
Сдвиг в старший разряд f н L L L "V L/H
Циклирование 77 L L И X
Запрещенное состояние Н И 77 77 77 L Н L Н X X X
Назначение выводов ИС К6500ИР2
2
3
4, 11, 19
6
7—10, 12—15
20, 23, 39
22, 41
24, 38
25
28—31, 33—36
32
37
40
42
Вход тактовый С
Выход источника опорного напряжения
Uref
Питание выходных каскадов UСС\
Выход полусумматора 7)02
Выход информационных разрядов
7—4 (D07—D04), 3—0 (7)03—7)00)
Общий GND
Питание Ucc2
Питание ОСС[
Вход установки в L (R)
Входы информационных разрядов
1—3 (D10—7)12), 4—7 (7)14—7)17)
Питание Ucc\
Вход режима МО
Вход последовательных данных 7)0->
Вход разрешения Е
Восьмиразрядный двоичный счетчик (ИС К6500ИЕЗ)
может быть использован в качестве счетчика, делителя
и преобразователя длительность — код. Время задержки рас-
пространения сигнала по синхронным выходам 19—22 не
более 2 нс.
Таблица 5.9.
Таблица истинности ИС К6500ИЕЗ
Режим работы Состояние на входах R Е С Состояние на выходах D01 (/-Н)—7>08(/-Н)
Сброс Счет Хранение 77 х X L 77 L L X L—L См. таблицу счета (табл. 5.10) 7)01 (О—7)О8(/)
172
Выход
D00(/+1) D01 (Z+1) D02(/+1) D03(* + l) D04(/4-l) D05(/+l) D06(/-H) D07(/+l) D02(/+D
L L L L L L L L L
DW(t) D01 (/) D02(f) D03(t) D04(0 D05(t) D06(/) D07(Z) D05/XD06H-D05/+ +D06/
Н H H H H H H H L
L/H DOO(t) D02(t) D03(t) D04(t) 005(0 D06(0 D05tX066f4-006<X ХО05/ ~
D07 (t) DOO(t) D01 (0 D02(t) D03(t) D04(t) 005(0 D06(0 D0UXDQ2rj-D01/X ХО02/
X X X X X X X X X
Условное графическое обозначение ИС К6500ИЕЗ,
структурная схема и таблицы истинности приведены на
рис. 5.9 и в табл. 5.9 и 5.10.
Рис. 5.9. Условное графическое обозначение ИС К6500ИЕЗ (а)
и функциональная схема (б)
Назначение выводов ИС К6500ИЁЗ
1 Общий GND
2 Питание UCC2
3 Питание Ucc\
4 Общий GND
5 Вход установки в L (R)
6 Вход разрешения счета Е
7 Вход счетный С
8 Общий GND
9 Выход источника опорного напряжения UREF
10 Питание VCC\
11 Питание Ucc2
12 Общий GND
13 Вывод питания выходных транзисторов UCc\
14 Выход восьмого разряда D08
15 Выход седьмого разряда D07
16 Выход шестого разряда 7)06
17 Выход пятого разряда 7)05
18 Выход питания выходных транзисторов UCCi
19 Выход четвертого разряда 7)04
20 Выход третьего разряда 7)03
21 Выход второго разряда 7)02
22 Выход первого разряда D01
23 ' Вывод питания выходных транзисторов Uссх
24 Питание UCC\
Таблица 5.10.
Таблица истинности в режиме счета ИС К6500ИЕЗ
Номер такта D01 D02 D03 D04 D05 D06 D07 D08
0 L L L L L - L L L
1 H L L L L L L L
2 L H L L L L L L
253 77 L 77 77 77 H H 77
254 L H 77 77 77 H H 77
255 . H 77 77 77 77 77 7? H
173
РАЗДЕЛ II.
ЦИФРОВЫЕ БАЗОВЫЕ МАТРИЧНЫЕ КРИСТАЛЛЫ
Глава 6.
Проектирование полузаказных БИС на
основе базовых матричных кристаллов
6.1. Классификация методов
проектирования специализированных БИС
Применение современных стандартных БИС, микропроцес-
соров и ЗУ, содержащих на одном кристалле несколько
сотен тысяч элементов, позволяет создавать различные ви-
ды малогабаритной электронной аппаратуры, начиная с уни-
версальных ЭВМ и кончая бытовой техникой. Однако
только специализированные БИС могут придать этим издели-
ям уникальные свойства. Ниже приводится классификация
и дается краткая сравнительная оценка существующих в
настоящее время методов проектирования специализирован-
ных БИС, каждый из которых обеспечивает различную
технико-экономическую эффективность реализации БИС.
Для специализированных БИС широко используется клас-
сификация по способу их проектирования и изготовления,
т. е. по критерию «настройки» на реализацию конкретной
функции заказчика. В этом случае способь! создания спе-
циализированных БИС объединяются в два класса по раз-
работке заказных и полузаказных БИС (рис. 6.1).
Заказная микросхема — это микросхема, разработанная
на основе стандартных или специально созданных элемен-
тов и узлов, по функциональной схеме заказчика. Все то-
пологические слои заказной микросхемы являются перемен-
ными, проектируются и изготавливаются по индивидуальным
для каждого типа микросхем фотошаблонам. Исходя из при-
нятого принципа классификации и определения существу-
ют полностью заказные (ИЗ) микросхемы или БИС, по-
строенные на основе стандартных элементов (СЭ). Оптими-
зация конструкции полностью заказных микросхем осуществля-
ется на уровне отдельных компонентов, что позволяет до-
стичь предельных значений параметров для данного уровня тех-
нологии. Стандартные элементы для проектирования за-
казных БИС выбираются из заранее спроектированной и
проверенной библиотеки элементов. В состав библиотеки
могут входить простые логические элементы типа И—НЕ,
ИЛИ—НЕ, триггеры, а также элементы более высокой сложно-
сти типа сумматоров, умножителей, центральных процессор-
Рис' 6 1 Классификация специализированных БИС
них элементов (например, типа АМД2900 и др ) Полное
описание стандартных элементов, включая функциональную
и электрическую схемы, топологию и электрические характери-
стики, хранится в банке данных системы автоматизиро-
ванного проектирования (САПР), с помощью которой ведется
разработка микросхем По степени интеграции заказные БИС
на СЭ приближаются к ПЗ
Полузаказные БИС представляют совокупность заранее
спроектированной постоянной части и переменной—заказной
части, структура которой определяется заказчиком. К полу-
заказным БИС относятся микросхемы на основе базовых
кристаллов (БК) и программируемых пользователем логи-
ческих интегральных микросхем (ПЛИС). При использова-
нии БК специализация полузаказных БИС осуществляется
на заключительном этапе производства за счет нанесения
переменных слоев межсоединений
Для ПЛИС изготовления дополнительных фотошаблонов
не требуется. Потребителю ПЛИС поставляются в конструк-
тивно-завершенном виде. Их программирование осуществля-
ют потребители электрическим способом за счет изменения
физического состояния элементов программирования или про-
граммы управления коммутацией логических элементов, хра-
нящейся во внутренних элементах памяти [16, 17].
Этапы проектирования, необходимые для каждого из четы-
рех способов проектирования специализированных БИС [18],
показаны в табл. 6.1
Таблица 6.1.
Этапы разработки специализированных БИС
Этап проектирования ПЛИС БК СЭ ПЗ
Системное проектирование н н н н
Логическое проектирование н 44 н н
Схемотехническое проектирование О О О н
Изготовление шаблонов О В н н
Изготовление кристаллов О Н н н
Проверка готовой схемы , н н н н
Примечание Н - необходимые, В — нужные t ные <е всегда, О — не ну ж-
На рис. 6 1 расположение способов проектирования БИС
показывает возрастание достижимой степени интеграции и уве-
личение времени проектирования Решая альтернативную
задачу выбора метода проектирования специализированной
БИС, разработчик системы должен учитывать такие факто-
ры, как уровень сложности (число ЛЭ), БИС, допустимое
время и стоимость' разработки. Достаточно подробный тех-
нико-экономический анализ выбора способа проектирования
приведен в [19].
6.2. Особенности конструкции БК
Классическим вариантом конструкции БК является кон-
струкция с каналрной архитектурой (рис 6.2). Такой БК содер-
жит центральную часть с матрицей регулярно расположен-
174
Рис. 6.2 Конструкция базового кристалла с канальной архитек-
турой
Рис 6 3. Конструкция базового кристалла с функционально
законченными узлами
ных базовых ячеек (БЯ) и каналы трассировки связей
между нескоммутированными элементами БК. По периферии
расположены ячейки ввода-вывода и контактные площадки,
предназначенные для организации ввода-вывода сигналов.
Повышение степени интеграции обусловливает увеличение
площади, отводимой под межсоединения, до 60...65 % всей
площади кристалла [20]. Поиск путей повышения плотно-
сти упаковки и коэффициента использования ЛЭ БК привел
к созданию бесканальной архитектуры. Особенностью такой
конструкции является то, что центральная часть кристал-
лов состоит из плотноупакованных рядов нескоммутиро-
ванных элементов и не содержит в первом уровне меж-
соединений фиксированных каналов трассировки. В этом.слу-
чае любая область, в которой расположены транзисторы,
при необходимости может быть использована для созда-
ния как ЛЭ, так и межсоединений.
Достоинством бесканальной архитектуры является и тот
факт что за счет сокращения длины и соответственно
емкости межсоединений уменьшается общая системная задерж-
ка на кристалле. Так, КМОП-кристаллы, изготовленные
по проектной норме, равной 1,5 мкм, могут работать с так-
товыми частотами до 100 МГц [20].
Получила широкое распространение еще одна разновид-
ность конструкции БК, которая создана при сочетании как
полузаказного, так и заказного способа проектирования
(рис. 6.3) [21]. В этом случае кристаллы содержат матри-
цу нескоммутированных элементов на основе канальной или
бесканальной архитектуры и функционально законченные уз-
лы типа ОЗУ, ПЗУ, ПЛМ, регистров, сумматоров, умно-
жителей и др. Базовые кристаллы такой конструкции пред-
назначены для создания схем с более ограниченным кру-
гом решаемых задач, однако конструктивное совмещение
на одном кристалле функционально завершенного узла об-
работки или хранения информации и переменной интер-
фейсной части позволяет уменьшить площадь кристалла
и повысить быстродействие в цепях, связывающих отдель-
ные узлы.
Существует две основные разновидности организации яче-
ек БК: базовая ячейка является функционально закончен-
ным узлом, выполняющим элементарную' функцию типа
И—НЕ, ИЛИ—НЕ и др.; базовая ячейка состоит из набора-
нескоммутированных элементов—транзисторов и резисторов,
на основе которых формируются библиотечные элементы.
С точки зрения схемно-технологического исполнения БК
можно разделить на сверхбыстродействующие на основе ЭСЛ;
биполярные высокого и среднего быстродействия, совместимые
по уровням сигналов с БК ТТЛ, и микромощные ра основе
КМОП- и КМОП КНС-структур.
В последнее время появились сверхбыстродействующие БК
на основе арсенида галлия и совмещенной БИКМОП-тех-
нологии, сочетающей достоинства биполярных и КМОП-струк-
тур. Кроме того, ряд разработок БК выполнен с использованием
п-МОП-технологии.
6.3. Терминология, основные параметры
и характеристики БК
Наиболее часто употребляемые термины и определения,
охватывающие понятия «базовый кристалл», его основных со-
ставных частей и микросхем на его основе, приведены
ниже.
Базовый кристалл
интегральной мик-
росхемы
Базовый матричный
кристалл интеграль-
ной микросхемы
(БМК)
Базовая ячейка ба-
зового матричного
кристалла (БЯ)
Функциональная
ячейка базового
матричного кри-
сталла (ФЯ)
Библиотека функ-
циональных ячеек
базового матрично-
го кристалла
Полузаказная мат-
ричная интеграль-
ная микросхема
Эквивалентный ЛЭ
базового матрично-
го кристалла
Часть полупроводниковой пластины с
определенным набором сформирован-
ных элементов, в том числе соединенных
и (или) несоединенных между собой,
используемая для создания интеграль-
ных микросхем путем изготовления меж-
элементных соединений
Базовый кристалл интегральной микро-
схемы с регулярным расположением
сформированных в нем элементов
Совокупность несоединенных и (или)
соединенных между собой элементов,
регулярно повторяющихся в пределах
базового матричного кристалла
Функционально законченная электриче-
ская схема, реализуемая посредством
соединения элементов базового матрич-
ного кристалла в пределах одной или
нескольких базовых ячеек-
Совокупность функциональных ячеек
базового кристалла, используемая при
проектировании полузаказных матрич-
ных интегральных микросхем
Интегральная микросхема, разрабаты-
ваемая на основе базового матричного
кристалла
Совокупность элементов базового кри-
сталла, эквивалентных по логической
функции ЛЭ И—НЕ ((ИЛИ—НЕ) и
предназначенная для характеристики
его логической сложности
175
В связи с тем, что до настоящего времени в отечествен-
ной практике наибольшее распространение получили БМК и
БИС на их основе, в дальнейшем будут использованы поня-
тия БМК и БИСМ. Кроме того, следует отметить, что ра-
нее в литературе употреблялся термин «топологическая
ячейка» вместо «базовая ячейка». Базовыё ячейки, располо-
женные в центре кристалла, называют матричными базовы-
ми ячейками (МБЯ), а расположенные в периферийной
зоне — периферийными базовыми ячейками (ПБЯ).
Как следует из определения, БМК является функционально
незавершенным изделием, служащим для проектирования
БИСМ на его основе. Термины, применяемые при проектиро-
вании БИСМ, приведены ниже.
Площадка базовой
ячейки
Фрагмент базовой
ячейки
Ориентация базо-
вой ^функциональ-
ной) ячейки
Выводы базовой
функциональной
ячейки
Канал трассировки
Постоянные меж-
соединения
Переменные меж-
соединения
Межслойный кон-
такт
Запрещенная зона
Разрешенная зона
Контур присоеди-
нения
Участок площади базовой ячейки, к ко-
торому можно подключить внешний
вывод при реализации функциональных
ячеек
Составная часть базовой ячейки
Положение базовой (функциональной)
ячейки на плоскости кристалла, опре-
деляемое углом ее поворота относи-
тельно точки привязки
Точки, близлежащие к площадкам базо-
вой ячейки, лежащие на пересечении
каналов трассировки и предназначен-
ные для подключения внешних связей
при проектировании межсоединений
Пути, заранее установленные на БМК
для возможного размещения межсоеди-
нений
Металлизированные соединения, кон-
фигурация которых не зависит от схе-
мы, реализуемой на основе БМК
Металлизированные соединения, кон-
фигурация которых определяется элек-
трической схемой, реализуемой на БМК
Элемент топологии, предназначенный
для реализации электрического контак-
та между межсоединениями, располо-
женными в различных слоях
Часть площади БМК, запрещенная для
размещения межсоединений
Часть площади БМК, разрешенная длй
размещения межсоединений
Металлизированное соединение опреде-
ленной конфигурации, обеспечивающее
привязку площадок базовой ячейки
к выводам функциональной ячейки,
расположенным в каналах трассировки
Эффективность построения РЭА с применением БИСМ во
многом определяется параметрами и характеристиками БМК.
Кроме того, единая система параметров БМК позволяет разра-
ботчику аппаратуры более однозначно давать сравнительную
оценку возможностей БМК по реализации БИСМ и произво-
дить выбор кристалла, наиболее подходящего для реализа-
ции заданных технических требований.
Параметры и характеристики БМК можно разделить на
группы [22, 23], которые приведены ниже.
Параметры, харак-
теризующие функ-
циональные воз-
можности реализа-
ции микросхем на
БМК
Электрические па-
раметры базовых и
периферийных яче-
ек, элементов биб-
лиотеки ,ФЯ
Эксплуатационные
характеристики
Сложность (число ЛЭ), гип базовой
ячейки, состав библиотеки ФЯ. Наличие
в составе БК функционально закончен-
ных узлов. Сложность элементов биб-
лиотеки ФЯ
Статические параметры: входные, вы-
ходные (напряжения, ток потребления
и др.). Динамические параметры: время
задержки базовой и периферийной
ячеек, максимальная частота
Устойчивость к воздействию внешних
факторов. Показатели надежности
Конструктивно-тех- Число выводов (число ячеек ввода-вы-
нологические пара-- вода), число уровней металлизации,
метры трассировочная способность
Параметры цервой группы обусловлены накопленным опы-
том синтеза цифровых устройств. Для современных БМК
базовые ФЯ .по сложности и функциональному составу
эквивалентны лргическим микросхемам стандартных серий
КЮО, К1500, К555, К561 и др. В дальнейшем предпола-
гается расширение БФЯ с включением в их состав логиче-
ских элементов повышенной функциональной сложности типа
сумматоров, умножителей, микропроцессорных секций и др.
Значения параметров второй и третьей групп определяют
области наиболее эффективного применения БИСМ на БМК.
Параметры четвертой группы определяют возможности
конструктивной реализации схем на БМК и совместно с числом
ЛЭ — максимальную сложность БИСМ, реализуемой на дан-
ном БМК. Взаимосвязь между конструктивно-технологиче-
скими параметрами и теоретические вопросы оптимизации
их значений подробно рассмотрена в [23, 24].
6.4. Основные направления развития БМК
Наиболее характерные направления развития БМК отчет-
ливо прослеживаются на фоне разработок зарубежных фирм,
техническая политика которых в области создания БМК и орга-
низации разработок БИСМ в максимальной степени ориен-
тйрована на удовлетворение потребностей пользователей.
Прежде всего это относится к разработке семейств или
серий в широком диапазоне числа ЛЭ и значений быстро-
действия. Области значений этих параметров для различных
технологий изготовления БМК приведены, на рис. 6.4.
При этом достигнуты максимальная сложность А=200 тыс. ЛЭ
для КМОП БМК и минимальная задержка, которая для ЛЭ
составляет 0,1 нс/ЛЭ (для БМК на арсениде галлия
(GaAs) [25,26].
Базовые кристаллы предлагаются потребителю в виде ря-
дов кристаллов с различным числом ЛЭ. Изделия каждого ря-
да могут иметь различные значения быстродействия и по-
требляемой мощности и изготавливаться по различным проект-
ным нормам. Примеры таких рядов приведены в табл. 6.2.
Семейство БМК фирмы LSI Logic можно разделить на три
ряда. Кристаллы каждого ряда изготовлены с одинаковыми
минимальными размерами элементов / и имеют одинаковое
быстродействие. В составе каждого ряда имеются БК с раз-
личной сложностью, которые отмечены крестиком на рис. 6.5.
Признаком БМК одного ряда фирмы Ferranti являются оди-.
паковые значения быстродействия и мощности потребления
(табл. 6.2). Каждый БМК имеет несколько разновидностей
конструктивного исполнения, отличающихся типом и числом
выводов корпуса. Так, БМК серии НСА 3000 фирмы Motorola
выпускаются в корпусах с двухрядным и матричным располо-
жением, в пластмассовых и керамических кристаллоносите-
лях с числом выводов 28—124 [27]. Такое разнообразие
БМК позволяет потребителю выбрать кристалл, позволяю-
Рис 6 4 Области значений параметров БМК
176
Таблица 6.2.
Семейства базовых- кристаллов фирм LSI Logic и Ferranti
Фирма Мини- мальный размер эле- мента, мкм Чис- ло ти- пов БК в ряд\, шт Число ЛЭ, шт За- держ- ка, нс /ЛЭ Мощ- ность потреб- ления, мВт/ЛЭ
LSI Logic 3 7 880...6000 2,5
2 23 554...10 013 1,4 —
1,5 18 980... 129 042 1,1
6 130...2000 2,5 0,3
11 130...4000 7,5 0,1
Ferranti 7 130...2000 15 0,03
/ 3 13 400... 10 000 15 0,15
8 400...4000 3 0,07
8 400...4000 10 0,02
щий с максимальней эффективностью достичь требуемых
параметров БИСМ, в том числе обеспечить наименьшую
избыточность ЛЭ.
При разработке полузаказных БИС потребителю предо-
ставляются широкий набор услуг, включающий организацию
региональных центров проектирования, где обеспечивается
возможность обучения методике проектирования, и техниче-
ские средства фирмы-поставщика для проектирования раз-
рабатываемых БИСМ. Длительность обучения методике проек-
тирования составляет 2—5 дней, время проектирования
БИСМ — 4—8 недель. Опытные образцы поставляются потре-
бителю через 4—6 недель.
Используемые при проектировании САПР можно разде-
лить на две группы: разработанные изготовителем БК и
ориентированные на узкий круг выпускаемых ими изделий;
универсальные, предназначенные для широкого класса БК,
разрабатываемые и поставляемые на рынок фирмами, спе-
циализирующимися на разработке САПР. Вопросы построения
архитектуры САПР, методов автоматизации этапов проектиро-
вания, организации работ проектировщика рассмотрены
в [28, 29].
I, МКН
Рис. 6.5. Семейство КМОП БМК фирмы LSI Logic
6.5. Организация разработки БИСМ
Цикл разработки БИСМ состоит из двух основных этапов:
создание метода проектирования БИСМ (при разработке
БМК) и разработка непосредственно БИСМ.
На этапе проектирования БМК выполняются следующие
виды работ: разработка электрических схем БФЯ и их тополо-
гии; создание конструкции БЯ и БМК; изготовление, иссле-
дование и испытания опытных образцов БМК. В результате
создания БМК появляется инструкция по проектированию,
содержащая информацию, необходимую для проектирования
БИСМ. Разработку БМК проводят предприятия—изготови-
тели микросхем, имеющие большой опыт по' созданию микро-
схем. Заказчик БИСМ на этом этапе участвует в разра-
ботке требований к функциональному составу БФЯ.
Этап разработки БИСМ включает (рис. 6.6): системное
проектирование; синтез функциональной (электрической) схе-
мы в терминах БФЯ; логическое моделирование; синтез те-
стов контроля (функционального, статического и динамиче-
ского); разработку топологии межсоединений; машинный
расчет электрических параметров и моделирование работоспо-
собности с учетом реальной топологии межсоединений;
верификацию проекта на соответствие исходной электриче-
ской схеме и конструктивно-технологическим ограничениям;
изготовление фотошаблонов, изготовление, исследование и ис-
пытания опытных образцов.
При этом весь цикл разработки полузаказной БИС разби-
вается на две самостоятельные части: проектирование;
изготовление и испытание опытных образцов. При этом проек-
тирование имеет ряд характерных особенностей:
все проектные процедуры строго"формализованы и выпол-
няются по правилам, изложенным в инструкции по проек-
тированию. Это, с одной стороны, лишает разработчиков
некоторой свободы при выборе проектных решений, а с дру-
гой — позволяет полнее автоматизировать наиболее трудоем-
кие этапы маршрута проектирования;
процесс проектирования имеет, как правило, итерационный
характер, так как до завершения топологического проектиро-
вания нельзя гарантировать возможность реализации заданной
функциональной схемы на данном БМК. Кроме того, в процес-
се проектирования нередко возникает необходимость коррек-
тировки функциональной схемы и придания ей дополнитель-
ных функций. Поэтому на практике произошло распределение
обязанностей между заказчиками и изготовителями с целью
обеспечения всего цикла разработки БИСМ. При этом заказ-
чик проводит разработку функциональной (электрическом)
схемы, топологии межсоединений, тестов функционального
контроля, а в отдельных случаях — и программы функцио-
нально-параметрического контроля БИСМ, а изготовитель
осуществляет изготовление БМК, проводит входной контроль
проекта БИСМ, изготавливает и испытывает опытные об-
разцы БИСМ.
/ В реальных условиях по взаимной договоренности
возможны некоторые уточнения в распределении обязанно-
стей между заказчиком и изготовителем вплоть до того, что из-
готовитель осуществляет поставку нескоммутированных пла-
стин-полуфабрикатов, а все дальнейшие процедуры по проек-
Маршрд/п разра&я/пки ма/яричкых 5УС
Рис 6 6 Маршрут’разработки БИСМ
177
тированию и нанесению заключительного слоя металлиза-
ции проводят заказчики, совмещая функции и заказчика, и из-
готовителя.
Одним из основных элементов, необходимых при раз-
работке БИСМ, является инструкция по проектированию.
Такая инструкция разрабатывается изготовителем БМК и
должна содержать следующие разделы: общие положения;
описание конструкции БМК; описание библиотеки функцио-
нальных ячеек БМК; правила проектирования полузаказ-
ных БИС на БМК. Дополнительно в состав инструкции могут
быть включены разделы с описанием маршрута проектиро-
вания и рекомендаций по разработке измерительных про-
грамм контроля. Описание БФЯ и рекомендации по раз-
работке измерительных программ контроля могут быть выпол-
нены в виде отдельных документов в качестве приложения к
инструкции.
В разделе «Общие положения» указывается область рас-
пространения документа, приводятся принятые в документе
термины и определения, а также список принятых сокращений.
В разделе «Описание конструкции БМК» приводятся общие
данные, характеризующие БМК: размер кристалла; тип корпу-
са; общее число базовых и периферийных ячеек на кристал-
лах и их описание; расположение на кристалле базовых
и периферийных ячеек, контактных площадок, каналов трас-
сировки, шин питания и земли; число уровней металлиза-
ции для нанесения межсоединений; электрофизические па-
раметры и конструктивно-технологические ограничения
БМК и др.
Раздел «Описание библиотеки функциональных ячеек
БМК» содержит сведения, необходимые для выполнения эта-
пов архитектурного и логического проектирования полузаказ-
ной БИС и расчета ее электрических характеристик. В раз-
дел включают: состав БФЯ, выполняемые функции, электри-
ческие схемы ФЯ и условно-графическое обозначения; зна-
чения основных электрических параметров ФЯ и их сложность
(число эквивалентных ЛЭ или БЯ); сведения о приращении
задержек ФЯ в зависимости от емкости нагрузки, темпе-
ратуры, напряжения питания, числа объединенных выходов;
методику расчета временцых и энергетических параметров
проектируемой микросхемы; рекомендации и ограничения при
проектировании электрических схем. Приводятся также другие
сведения, необходимые для проектирования.
В разделе «Правила проектирования полузаказных микро-
схем на БМК» приводится информация, необходимая для
проектирования топологии межсоединений, включающая, на-
пример: основные требования к системе металлизированных
соединений; шаг сетки проектирования по осям X и Y; воз-
можные точки привязки (ориентации) ФЯ; места располо-
жения контактных площадок ФЯ; рекомендации по проектиро-
ванию межсоединений и др.
В разделе «Маршрут проектирования полузаказных БИС»
дается описание состава и последовательности этапов про-
ектирования от разработки функциональной схемы до из-
готовления и испытаний готовых образцов микросхем. В разде-
ле может быть указана ориентировочная трудоемкость
по выполнению этапов проектирования.
В разделе «Рекомендации по разработке измерительных
программ контроля» приводится методика составления про-
грамм параметрического и функционального контроля разра-
батываемой микросхемы, учитывающая специфику БМК и при-
меняемого изготовителем контрольно-измерительного обору-
дования. z
6.6. Применение матричных БИС
в унифицированных узлах РЭА
Для создания систем различного назначения на основе
микропроцессорных комплектов часто применяются унифици-
рованные функциональные модули с необходимыми средства-
ми их сопряжения и взаимодействия, реализованные с по-
мощью полузаказных БИС [30—43] на основе БМК [44—47].
Примеры реализации БИСМ типа К1801ВП1, выполнен-
ного по п-МОП-технологии с минимальными размерами эле-
178
ментов 1—3 мкм и работающего на входной частоте
до 8 МГц:
адаптер магистрального параллельного интерфейса
(МПИ) микроЭВМ «Электроника 60» и интерфейса «Общая
шина» (ОШ) СМ ЭВМ К1801ВП1-054;
устройство сопряжения интерфейса радиального байтного
параллельного ввода-вывода (ИРПР), МПИ-К1801ВП1-033
и К1801ВП1-034;
устройство сопряжения интерфейса радиального последо-
вательного ввода-вывода (ИРИС) и МПИ-К1801ВП1-035;
буферный регистр К1801ВП1-034;
устройство управления ОЗУ динамического типа
К1801ВП1-030;
интерфейс накопителя на гибких магнитных дисках
(НГМД) К1801ВП1-033;
программируемый контроллер НГМД-К1801ВП1-095,
К1801ВП1-096 и К1801ВП1-128.
На основе БМК типа К1806ВП1, выполненного по
КМОП-технологии с минимальными размерами элементов
/=3 мкм и работающего на входной частоте до 4 МГц,
реализованы следующие БИСМ:
контроллер ЗУ на микросборках с применением цилиндри-
ческих магнитных доменов (ЦМД) К1806ВП1-103, К1806ВП1-
157;
контроллер клавиатуры К1806ВП1 -093;
контроллер устройства индикации К1806ВП1-092.
Более подробно возможности БМК изложены в гл. 9 и 10.
Следует отметить, что аналогичные устройства созданы на
КМОП БМК типа 4.К601ВЖ2 и 4.К601ВЖЗ, а также КМОП
БМК типа КБ14ХМ01 и КБ14ХМ02, характеристики которых
приведены ниже.
Размер кристалла, мм
Степень интеграции, ЛЭ/
кристалл
Быстродействие на один
ЛЭ, нс
Напряжение питания, В
Ток потребления в стати-
ческом режиме, мкА
Максимальное число ин-
формационных входов-
выходов
Рабочий диапазон темпе-
ратур, °C
Тактовая частота, МГц
Масса микросхемы, г
Конструктивное исполне-
ние
4 К601 ВЖ2
6X6
1500
2,5
5±10 %
50
4.К601 ВЖЗ
7X7
3000
2
5±Ю %
250
62 90
—60.. .Д-125
5
3...7
Корпусное и
бескорпусное
—60...4-125
5
4...8
Корпусное и
бескорпусное
КЫ4ХМ01 КБ14ХМ02
Минимальные размеры / (струк- тура канальная), мкм 4 3
Число эквивалентных ЛЭ 1430 2060
Число устройств ввода-вывода 46г 46
Максимальная частота обмена с внешней средой, МГц 13 27
Статический ток потребления, не более, мА 0,5 1
Задержка одного эквивалентно- го ЛЭ, не 6oJee, нс 5 1,5
Задержка устройств ввода-выво- да при Сн=45 пФ, не более, нс 20 13
Номинальное напряжение пита- ния, В 5±10 % 5±10 %
Температура окружающей сре- ды, °C —40...4-85 —40... 4-85
Выходной ток устройства выво- да, не менее, мА 3 8
Число ФЯ в библиотеке 30 40
Глава 7.
Цифровые базовые матричные кристаллы на основе эмиттерно-связанной логики
7.1. Базовые матричные кристаллы
типа К1520ХМ1, К1521ХМ1
Для создания полузаказных БИС на основе ЭСЛ од-
ними из первых были разработаны БМК К1520ХМ1, сов-
местимый с серией К1500, и БМК К1521ХМ1, совместимый
с серией КЮО [24, 29, 30] Кристаллы этих БМК одина-
ковы и имеют размеры 4,4X3,3 мм. Состав элементов их МБЯ
и ПБЯ также одинаков. Схематично кристалл изображен
на рис. 7 1. Опишем БМК К1521ХМ1, который обеспе-
Рис 7 1 Схематичное изображение кристалла БМК типа
К1520ХМ1, К1521ХМ1
чивает совместимое .функционирование БИСМ и микросхем
средней степени интеграции серии КЮО.
Внутренняя часть БМК К1521ХМ1 представляет собой
квадратную 6X6 матрицу из 36 матричных (внутренних)
БЯ (МБЯ). В состав каждой МБЯ входят четыре фраг-
мента, обозначенные на рис. 7.2 буквами Л, Б, В, Г с одина-
ковыми наборами нескоммутированных транзисторов и рези-
сторов для реализации схем ФЯ, источник опорного на-
пряжения для этих схем; 14 резисторов’, обозначенных
на рис. 7.2 R'i—/?'14, могут использоваться в качестве
резисторов нагрузки ФЯ. Фрагменты А, Б, В, Г являются
зеркальным отражением друг друга. Принципиальная элект-
рическая схема источника опорного напряжения в МБЯ
показана на рис. 7.3.
Рис 7 3 Принципиальная
электрическая схема источ-
ника опорного напряжения
для матричной базовой ячей-
ки (а) и его условное обо-
значение (б)
R'ft
/Шама лита мая
Меточная олорного
напряжения
Рис 7 2 Набор элементов матричных базовых ячеек для БМК
типа К1520ХМ1, К1521ХМ1
Периферийная часть БМК содержит 24 периферийные БЯ
(ПБЯ), 36 мощных транзисторов, четыре источника базового
и опорного напряжений, 48 входных сопротивлений и 56 кон-
тактных площадок кристалла.
Периферийные базовые ячейки предназначены для реали-
зации 24 схем выходных усилителей, которые могут быть
двух типов: двухвходовой выходной усилитель (У1) и четырех-
входовый выходной усилитель (У2).
Все ПБЯ состоят из двух одинаковых фрагментов и
позволяют реализовывать два выходных усилителя У1
и У2 либо раздельно, либо одновременно. Однако
в ПБЯ, расположенных около узлов матрицы, имеется толь-
ко один фрагмент, позволяющий реализовать один любой
тип усилителя
Набор элементов ПБЯ, состоящий из двух фрагментов,
показан на рис. 7.4. Набор элементов однофрагментной
ПБЯ включает фрагмент полностью и один дополнительный
транзистор из соседнего фрагмента для создания пары
УТЬ—УТ\2. Мощные транзисторы предназначены для реализа-
ции эмиттерных повторителей в выходных усилителях.
Источники опорного напряжения, расположенные в пери-
ферийной части БМК, также предназначены для схем выход-
ных усилителей. Принципиальная электрическая схема источ-
ника опорного напряжения для выходных усилителей У1 и
У2 приведена на рис. 7.5, а электрические схемы У1 и У2 пока-
заны на рис. 7.6.
Из 56 контактных площадок 48 являются сигнальными.
Между ними находятся 48 входных сопротивлений, позво-
ляющих использовать любую сигнальную контактную площад-
ку (КП) для подачи входного сигнала. Контактные пло-
щадки, обозначенные на рис. 7.1 номерами 6, И, 34, 39, пред-
назначены для разводки шин питания, а номерами 19, 26,
47,\54 — шин земли.
Проводники шин питания (первый слой металлизации)
и заземления (второй слой металлизации), относящиеся к по-
179
Фрагмент 1
Фрагмент 2
Рис. 7.4. Набор элементов периферийной базовой ячейки для
БМК типа К1520ХМ1, К1521ХМ1
Рис. 7.5. Условное графиче-
ское обозначение источни-
ка опорного напряжения для
периферийной базовой ячей-
ки (а) и принципиальная
электрическая схема (б)
стоянным соединениям БМК, выполнены в двух слоях и об-
разуют сетку, накрывающую весь кристалл. При этом шесть
горизонтальных и две вертикальные шины заземления выпол-
нены ве втором слое металлизации. Все фрагменты МБЯ
расположены в прямоугольниках, образованных сеткой шин
питанйя и заземления, а источник опорного напряжения в
МБЯ — под шиной заземления.
Библиотека ФЯ для БМК содержит девять типов ячеек
(Ф01—Ф09), выполненных на элементах одного или несколь-
ких фрагментов МБЯ. Принципиальные электрические схе-
мы и условные графические обозначения БФЯ приведены в
приложении 1. Два типа выходных усилителей (У1 и У2)
выполнены на элементах одного или двух фрагментов ПБЯ
с использованием мощных транзисторов.
Общее число компонентов на БМК К1521ХМ1 состав-
ляет 2,75 Тыс. (табл. 7.1). Для создания матричных БИС
на основе библиотечных ФЯ используются трассы, соединяю-
щие МБЯ и ПБЯ.
Вертикальные каналы трассировки на БМК предназна-
чены для проведения трасс в первом слое: по четыре кана-
ла слева и справа от каждой МБЯ; по два канала между
вертикальной шиной питания и областью ПБЯ; по два кана-
ла между вертикальной шиной заземления и областью
ПБЯ (всего 56 вертикальных каналов трассировки).
Горизонтальные каналы трассировки предусмотрены для
Проведения трасс во втором слое: до 13 трасс в каждом из
шести промежутков между двумя горизонтальными шинами
заземления и по семь трасс между горизонтальной шиной
питания и горизонтальной шиной заземления (всего 79 го-
ризонтальных каналов трассировки).
При использовании САПР для создания переменных из-
бирательных соединений БИСМ вводится сетка проектирова-
ния с шагом по горизонтали 16 мкм, по вертикали 22 мкм. Эти
размеры определяются допустимым значением ширины метал-
лизированных соединений и зазоров между ними в первом и
во втором слоях металлизаций соответственно. Все элемен-
Рис. 7.6. Принципиальные электрические схемы выходных усилителей (в, г) и их условные обозначения (а, б)
У2
6
Т1
Уг(2)
ФЯ Уля У2
на /7&Я
Мощные
U2(f) выходные
—транзис-
торы
180
Таблица 7.1.
Число компонентов на БМК К1521ХМ1
Число
Всего на БМК
Схема или элемент
тран-
зисто-
ров
рези-
сторов
данных
схем
на
БМК
тран-
зисто-
ров
рези-
сторов
Матричная БЯ
Источник опорного напряже-
ния в МБЯ
Фрагмент ПБЯ
Источник опорного напряже-
ния для усилителей
Мощные транзисторы для
выходных усилителей
Входные резисторы, распо-
ложенные около сигналь-
ных КП
20
4
7
3
1
34
6
6
10
1
36 36 720 144 1224 216
24 168 144
4 12 40
36 36 —
18 48
ты внутренней части кристалла и большая часть элементов
периферийной части кристалла расположены с учетом сетки
проектирования.
Матричные БЯ мультиплицируются с шагом ЛХ=480 мкм
по оси X и ЛУ=429 мкм. по оси Y. Мультипликация
начинается от точки М (с масштабом изображения М=
= 100:1), и с этой же точки начинается нумерация строк
и столбцов матрицы.
Допускается четыре варианта размещения библиотеч-
ных МФЯ на матричной БЯ, которые отличаются места-
ми расположения выводов электрической схемы на площади
МБЯ. Каждому варианту размещения соответствуют кон-
кретные эталоны металлизации МФЯ и их ориентация
в точке привязки эталона. Имеется восемь типов ориентации
В, СВ, Н, СИ, П, СП, Л, СЛ, из которых первые четы-
ре применяются для эталонов. Участки площади БЯ, к кото-
рым могут подводиться выводы электрической схемы любой
библиотечной ФЯ при всех ее возможных вариантах рас-
положения, называются площадками БЯ.
Номера выводов электрической схемы библиотечных МФЯ
меняются по отношению к номерам площадок МБЯ для
каждого из четырех вариантов их расположения. Один из этих
вариантов для каждой библиотечной МФЯ является этало-
ном металлизации, и их ориентация является точкой при-
вязки, которая рассчитывается относительно точки О с учетом
номера столбца и номера строки матрицы. В зависимости от
сложности МФЯ занимает от одного до четырех фрагментов
МБЯ, что позволяет производить размещение нескольких
МФЯ в площади МБЯ с учетом их вариантов расположения
и обеспечивать использование всех фрагментов МБЯ-
Для использования САПР все выводы МБЯ с помощью
присоединительных металлизированных контуров, оформлен-
ных в виде отдельных эталонов, могут быть выведены в точ-
ки пересечения каналов трассировки для первого и второго
слоев металлизации, что позволяет выполнять в этих местах
переход из одного слоя металлизированных соединений в
другой и проводить переменные соединения для полузаказной
БИС по каналам трассировки. Присоединительные контуры
являются площадками М.БЯ. Ввиду того что контуры присоеди-
нения накладывают ограничения на свободу автотрассировки,
уменьшая ее, привязка эталонов, содержащих эти контуры,
осуществляется только для задействованных выводов МФЯ с
ориентацией В. Если имеются незадействованные входы и
выходы МФЯ, необходимо вводить эталонные перемычки,
соединяющие базы с эмиттерами соответствующих (вход-
ных или выходных) транзисторов.
Резисторы нагрузки в МБЯ (обозначенные R'\—/?'14
на рис. 7.2) присоединяются к выходам эмиттерных повтори-
телей МФЯ на этапе трассировки БИСМ, исходя из требо-
ваний к электрическим параметрам (быстродействию, помехо-
защищенности) реализуемой функциональной схемы. Из 14 ре-
зисторов нагрузки выбирают те, которые наиболее удобно
расположены для трассировки. Для вывода их в места пере-
сечения вертикальных и горизонтальных каналов трассировки
созданы соответствующие эталоны.
Подключение МФЯ к шинам питания осуществляется
автоматически на основе соответствия металлизации МФЯ
и МБЯ. Для реализации функций Ф01—Ф09 необходимо за-
землять внутренние резисторь! БЯ, являющиеся коллекторной
нагрузкой ЛЭ.
Через незадействованные МБЯ разрешается проводить
трассы только во втором слое металлизации. В каж-
дую такую ячейку к точке, называемой в дальнейшем точ-
кой мультиплицирования, необходимо «привязать» эталонную
МБЯ, содержащую фиктивный слой, описывающий зону,
запрещенную для трассировки в первом слое металлизации.
Через задействованные МБЯ разрешается проводить трассы
только во втором слое металлизации с учетом запрещенных
для трассировки зон.
Допускается два варианта размещения (эталона) ПФЯ
для выходных усилителей У1 и У2 на ПБЯ, отличающиеся
расположением выводов электрической схемы выходных уси-
лителей на площадках ПБЯ и соответствующие ориента-
ции Л и СП. Выходы ПФЯ являются выходами эмиттерных
повторителей, которые на этапе трассировки БИСМ присоеди-
няют к базам мощных транзисторов, при этом используются
только наиболее удобно расположенные для трассировки.
Незадействованные входы выходных транзисторов необходи-
мо с помощью перемычек присоединить к эмиттерам соответ-
ствующих транзисторов. Подсоединение мощных транзисто-
ров к выходным усилителям У1 и У2 выполняется на эта-
пе доразводки БИСМ в интерактивном режиме на ЭВМ
Для незадействованных ПБЯ контур описывает зону, за-
прещенную для трассировки в первом слое металлизации
Между контактными площадками на кристалле размеще-
ны входные резисторы, которые одним выводом через
«окно» подсоединяются к контактным площадкам, а дру-
гим — к трассам БИСМ. Из-за малых размеров окна резисто-
ры не совпадают с узлами сетки проектирования, поэтому
их присоединение к трассам осуществляется на этапе дораз-
водки БИСМ в интерактивном режиме на ЭВМ.
Шины заземления и питания закодированы операторами
контуров в соответствующих эталонах. Максимальное сопро-
тивление шины, подводящей напряжение питания к источнику
опорного напряжения для выходных усилителей (от места
ее соединения к постоянной шине питания), не более
0,5 Ом. Минимальная ширина шины, соединяющей эмиттер
мощного транзистора в выходном усилителе с контактной
площадкой кристалла, не менее 22 мкм. Максимальная
длина шины, соединяющей коллектор ключевого транзистора
ПФЯ с базой мощного транзистора в выходном усилите-
ле У1 (У2), не более 1000 мкм
Полузаказные матричные БИС, реализованные на основе
К1521ХМ1, функционируют при напряжении питания —5,2 В +
±5 %, при этом обеспечиваются следующие, значения вы-
ходных напряжений: высокого уровня —0,98 В, низкого
—1,63 В; пороговое значение высокого уровня —1,105 В,
низкого —1,475 В. Максимально допустимая мощность,
рассеиваемая на кристалле БИСМ, не более 4,5 Вт при макси-
мальной температуре на кристалле не более 100 °C.
Основными динамическими параметрами ФЯ являются за-
держка распространения сигнала tPLH при переключении и
длительность положительного (нарастающего) и отрицатель-
ного (спадающего) фронтов tTLH выходных сигналов.
В табл. 7.2 приведены значения ^динамических параметров
для ФЯ БМК типа К1521ХМ1. Следует отметить, что в этой
таблице время фронтов нормировано относительно разницы
напряжений логических уровней, измеряемых от 0,2 до 0,8 на-
пряжения лог. 1. Значения tPLH и tTLH приведены при
работе МФЯ без подключения к ее выходу емкости нагруз-
ки и входов других ФЯ. При этом входной сигнал имеет
амплитуду 0,8 В и симметричен относительно порога переклю-
чения (опорного напряжения) при нормированной длитель-
ности фронта входного сигнала тд^=1,25 нс/В. Разброс зна-
чений динамических параметров в диапазонах рабочих тем-
ператур и питающих напряжений составляет ±35 % от-
носительно номинального значения.
181
Таблица 7.2.
Динамические параметры ФЯ
Тип МФЯ Параметры МФЯ (номинальные значения) Номер выхода при определении tpHL tpLH> iTLHN’ tTHLN Мощность потребле- ния P, мВт
t PL И' нс 1 TLHN* нс/В t PH ь нс t THLN- НС/В
Ф01 0,90 1,25 0,90 1,25 3,4 14
0,80 1,70 0,90 1,25 5,6
Ф02 1,00 1,50 1,00 1,400 3—6 14
ФОЗ 0,85 1,95 0,95 1,40 3—6 14
Ф04 1,00 1,50 1,00 1,45 5—8
0,90 2,30 1,05 1,55 9—12 14
Ф05' 1,10 2,45 0,95 1,40 5—6 OQ
0,80 1,70 0,90 1,25 7—10 zo
Ф06 1,15 3,00 1,00 1,55 7,8 42
0,80 1,70 0,90 1,25- 9—14
Ф07 1,20 3,55 1,05 1,70 9, 10
0,80 1,70 0,90 1,25 11 — 18 DO
Ф08 1,10 2,45 0,95 1,40 6 QQ
0,80 1,70 0,90 1,25 4, 5, 7, 8
Ф09 1,15 3,00 1,00 1,55 7 42
0,80 1,70 0,90 1,25 5, 6, 8—11
V1 0,85 1,90 0,95 1,90 3 re
I 1 0,95 1,90 0,85 1,90 4 DO
VO 0.95 2,20 1,05 2,20 5 rc
I 2 1,05 2,20 0,95 2,20 6 DO
Максимальное число входов МФЯ, нагруженных на один
выход МФЯ,— десять. Кроме того, в отдельных схемах можно
подключать двадцать входов: на все выходы Ф02, ФОЗ, Ф04.
При подключении входов ПФЯ к выходам МФЯ следует учи-
тывать, что один вход ПФЯ эквивалентен двум входам
МФЯ. К каждому выходу МФЯ можно подключать толь-
ко по одному резистору нагрузки. При объединении двух,
эмиттеров двухэмиттерного транзистора выходного повторите-
ля МФЯ допускается подключение к выходу резисторов.
Максимальное число объединяемых выходов МФЯ — четыре.
Для исключения влияния падения напряжения на линию
связи, обусловленного током выходного эмиттерного повтори-
теля МФЯ, рекомендуется выбирать резистор нагрузки,
ближайший к выходу МФЯ. При эмиттерном объединении
выходов МФЯ максимальная длина линии связи от выхода
МФЯ до резистора нагрузки не должна превышать 1 мм.
При подключении объединенных выходов МФЯ к двум ре-
зисторам нагрузки рекомендуется выбирать их рядом
с наиболее удаленными выходами МФЯ-
При наличии объединенных выходов МФЯ временные па-
раметры ухудшаются. Так, время задержки при объединении
двух выходов возрастает на 0,27 нс, трех выходах — на
0,35 нс. Если число резисторов нагрузки, подключаемых
к объединенным эмиттерам, увеличить до двух, то время за-
держки возрастет на 0,54 нс при объединении Четырех
выходов
Следует обратить внимание на необходимость по-
парного соединения выходов МФЯ и входов ПФЯ. При объеди-
нении п выходов МФЯ эквивалентное приращение емкости
нагрузки (пФ) по каждому из объединяемых выходов
ДСэ=0,05(и—1). Приращение динамических параметров при
увеличении емкости Сэ в 2 раза (в диапазоне значе-
ний 1 ..4 пФ) приводит к их возрастанию в 2...3 раза.
Динамические параметры в зависимости от изменений нор-
мированной длительности фронта входного сигнала N
имеют следующие приращения:
(т7\ N~ту)’ ^TLH~^2(Xr, N—ту)>
где приращение времени дано в наносекундах: К\ =
-0,05...0,12; К2=0,1...0,44.
182
При расчете времени задержки распространения сигна-
ла в цепях с учетом рассогласования между порогом
переключения (опорным напряжением) и половиной напря-
жения логического перепада на выходе ФЯ поправка к зна-
чению времени задержки распространения по каждому выхо-
ду ФЯ определяется выражением Д/РЛ//=тДН, где ДН —
рассогласование между напряжением порога переключения
и половиной напряжения логического перепада на выходе
ФЯ в рабочем диапазоне температур. Значение ДН =
=0,02±0,08 В, а при коллекторном объединении ДН=
= (0,01...0,12) ±0,08 В. При расчете времени задержки
ДН принимает минимальное или максимальное значение
одновременно для всех ФЯ на кристалле.
Следует отметить, что при переключении напряжения
на некоторых выходах из высокого уровня в низкий сохра-
няется напряжение высокого уровня; на объединенном выхо-
де с напряжением высокого уровня возникает импульсная
помеха в виде провала амплитудой Ап и длительностью
Д/п (на уровне 0,5 Дп). При объединении двух выходов
Дп=150 мВ, Д/п=1,1 нс; трех Дп=180 мВ, Д/п=1,15 нс;
четырех Дп=200 мВ, Д/п= 1,2 нс.
Выход ПФЯ может работать на внешнюю нагрузку
/?н=50 Ом (напряжение источника питания —2 В) или на
четыре внутренних резистора нагрузки, находящихся на том
же кристалле. При объединении двух выходов ПФЯ умень-
шается запас помехоустойчивости по напряжению низкого
уровня на 30 мВ, а при объединении трех выходов —
на 45 мВ. Допускается подключение к коллектору ключевого
транзистора ПФЯ двух мощных эмиттерных повторителей,
каждый из которых работает на свою нагрузку, но при
этом уменьшается запас помехоустойчивости по напряжению
высокого уровня на 100 мВ.
При объединении п выходов ПФЯ эквивалентное при-
ращение емкости (пФ) нагрузки по каждому из объеди-
няемых выходов ДСэ=1,6(м—1)
Мощность потребления полузаказной БИС является сум-
мой мощностей всех задействованных МФЯ и ПФЯ. В табл. 7.2
приведена мощность потребления для МФЯ и ПФЯ без уче-
та эмиттерных повторителей. Максимальная рассеиваемая
мощность одного эмиттерного повторителя составляет: для
МФЯ при напряжении высокого уровня 17 мВт, при напря-
жении низкого уровня 14 мВт; для ПФЯ при работе
на внешнюю нагрузку /?н=50 Ом при напряжении высокого
уровня 20 мВт, при напряжении низкого уровня 11 мВт;
ПФЯ при работе на четыре внутренних резистора нагрузки
при напряжении высокого уровня 72 мВт, при напряжении
низкого уровня 58 мВт. Максимальная рассеиваемая мощность
источника опорного напряжения для МФЯ равна 20 мВт,
для ПФЯ 38 мВт. Таким образом, электрические парамет-
ры позволяют оценить задержку распространения и мощность
рассеивания в полузаказной БИСМ.
#) г)
Рис 7 7 Принципиальные электрические схемы источников опор-
ного напряжения для матричной базовой ячейки (в), периферий-
ной базовой ячейки (г) и их условные обозначения (а, б)
Рис 7 8 Принципиальные электрические схемы выходных усили-
телей У1 (а), У2 (б) и и\ условные обозначения (в, г)
Напряжение питания БМК К1520ХМ1 —4,5 В±5 %* При
этом обеспечиваются следующие значения выходных напря-
жений: высокого уровня —0,88 В, низкого —1,81; порого-
вые значения входных напряжений высокого уровня —1,165 В,
низкого уровня —1,475 В.
Библиотека ФЯ содержит кроме Ф01 — Ф09 (практически
таких же, как и у К1521ХМ1) и дополнительные МФЯ
с номерами Ф13—Ф20, которые приведены в приложении 2
Следует отметить, что опорные генераторы в БМК К1520ХМ1
отличаются от генераторов К1521ХМ1 На рис. 7.7 приве-
дены электрические принципиальные схемы источников опорно-
го напряжения для МБЯ и ПБЯ. Также несколько отли-
чаются и выходные усилители (рис. 7.8), которые позволяют
работать совместно с микросхемами серии К1500. Остальные
параметры БМК типа К1520ХМ1 и К1521ХМ1 не отличают-
ся. Следовательно, ранее рассмотренные рекомендации по
проектированию БИСМ распространяются на оба типа БМК-
7.2. Базовый матричный кристалл типа К1520ХМ2
Создание более сложных функциональных узлов, совме-
стимых с микросхемами серии К1500, возможно при переходе
от БМК К1520ХМ1 к БМК К1520ХМ2 [29, 30]. Кристалл
последнего имеет размер 5,IX5,3 мм и условно разделен*на
внутреннюю и периферийную части, контактные площадки рас-
положены по периметру кристалла (рис. 7.9).
Внутренняя часть БМК К1520ХМ2 представляет матрицу
8X9 из 72 МБЯ. В состав каждой МБЯ входят четыре фраг-
мента с одинаковым набором элементов (10 резисторов,
17 транзисторов). Эти фрагменты являются зеркальным ото-
бражением друг друга относительно центра ячейки, при этом
ориентации обозначены: 0; 10; 2; 12 (на рис. 7.10 изобра-
жен фрагмент с ориентацией 0). Периферийная часть содержит
42 выходных усилителя, расположенных в верхней и нижней
частях кристалла совместно с четырьмя источниками опор-
ных напряжений. Справа и слева от матрицы находятся
восемь источников опорного напряжения для МБЯ. На
рис. 7.11 приведены электрические схемы опорных генера-
торов, а на рис. 7 12 — электрическая схема выходного
усилителя. Их назначение аналогично описанному выше для
БМК К1520ХМ1 и К1521ХМ1. Более подробное описание рабо-
ты элементов БМК на основе ЭСЛ изложено в [24].
Общее число контактных площадок на кристалле равно
108, из них 90 — сигнальных, 10 предназначено для шин
земли, 8 — для напряжения питания.
Библиотека ФЯ содержит 16 типов (М01/М16), каж-
дый йз которых включает не более одной МБЯ. Прин-
ципиальные электрические схемы и условные графические
обозначения БФЯ приведены в приложении 3. Все входы
и выходы ФЯ соединены с узлами сетки проектирования.
/Фитантные ллащадяи
Матричная Яерирерианая Рслычнини опорное#
ЕЯ ЕЯ напряжения
Рис 7 9 Схематичное изображение кристалла БМК К1520ХМ2
Фрагмент Я
Рис 7 10 Фрагмент матричной базовой ячейки для БМК
К1520ХМ2
За узел сетки проектирования принята середина сигналь-
ных трасс с шагом ДХ=13 мкм, ДУ=15 мкм при ширине трасс
8 мкм. Между столбцами матрицы можно провести 15 трасс
для осуществления межсоединений БИСМ, а слева и справа
от матрицы — 10 и 9 трасс соответственно Для трасс
1-го уровня приоритетным является вертикальное направ-
ление, для трасс 2-го уровня — горизонтальное
Напряжение питания —4,5 В±5 % БМК К1520ХМ2
имеет логические уровни, соответствующие уровням микро-
схемы К1500 и БМК К1520ХМ1 Следует отметить, что
источники опорного напряжения рассчитаны на различную
мощность и поэтому выбираются в зависимости от числа ЛЭ.
Максимальная мощность потребления БМК равна 4,5 Вт.
Характер влияния различных нагрузок на динамические
183
Рис 7.11 Принципиальные электрические схемы опорных на-
пряжений. для матричной базовой ячейки (а, б) и периферийной
базовой ячейки (в)
Рис 7 12 Условное обозначение (а) и электрическая схема (б)
выходного усилителя
7.3. Базовый матричный кристалл типа К1572ХМ1
Полу^заказн-ые БИС на основе БМК К1572ХМ1 совмести-
мы по электрическим параметрам с микросхемами серии
1500 и БМК К1520ХМ1, К1520ХМ2. Однако в отличие от
последних в БЯ БМК типа К1572ХМ1 применяются почти
сформированные в первом слое металлизации переключате-
ли тока, которые имеют дополнительные топологические эле-
менты, позволяющие закорачивать или разрывать отдель-’
ные участки электрической схемы.
Кристалл БМК К1572ХМ1 условно разделен на внутрен-
нюю и периферийную части и имеет контактные площад-
ки по периметру. Схематично он изображен на рис. 7.13.
Внутренняя часть кристалла представляет собой матрицы
3X6 из 18 блоков (БЯ), в каждом из которых воз-
можно построение ФЯ, габаритные размеры которой состав-
ляют 1/4, 1/2 или 1 от площади блока, т. е. блок включает
четыре фрагмента, зеркальных относительно центра блока и
имеющих ориентацию /?:0 (основная), /?:10, R:2, RA2.
Периферийная часть имеет входные и выходные усилители.
Входные усилители расположены выше и ниже матрицы и
имеют в этих двух рядах по шесть сдвоенных усилите-
лей. Выходные усилители расположены слева и справа от
матрицы и содержат по 14 усилителей в каждой из двух
колонок.
Выходные усилители могут быть трех типов: У1 —
выходной элемент с 47ОП=0,5 В и /?'=140 Ом (в составе
У1); У2 — выходной элемент, работающий на внешнюю на-
грузку 50 Ом и формирующий стандартные логические
сигналы микросхем серии К1500; У0 — фиктивный элемент
для реализации парафазного выхода с элементов У1 и У2.
Электрическая схема усилителей У1 и У2 приведена на
пис. 7.14.
Под опорным напряжением UQn подразумевается среднее
напряжение между высоким и низким уровнями в зоне пе-
реключения. Его значение для серии К1500 равно 1,3 В.
Однако для внутренних (матричных) БЯ возможен режим с по-
ниженным (7ОП=0,5 В. Для этих режимов значение мини-
мального перепада логических уровней Д^/л=0,5 и 0,36 В.
Сдвоенные входные усилители могут быть трех типов:
РЗ — дифференциальный приемник; Р4 — для работы от
логических сигналов f/on=0,5 В, формируемых непосредствен-
но на выходах У1; Р5 — для работы от стандартных
логических сигналов микросхем серии К1500 с Uon=
параметры аналогичен для всех трех БМК К1520ХМ2,
К1520ХМ1, К1521ХМ1. На основе этих БМК с ЭСЛ создано
более 500 типов БИСМ.
Выходе
Рис 7 13 Схематичное изображение кристалла БМК К1572ХМ1
184
У1
°)
Рис. 7.14. Электрическая принципиальная схема выходных усили-
телей У1 и У2 (б) и их условное обозначение (а)
= 1,3 В. Электрические принципиальные схемы входных уси-
лителей приведены на рис. 7.15—7 17. В составе входных
ПБЯ и МБЯ имеются нагрузочные элементы (RE и RF) для
подключения к выходам эмиттерных повторителей.
По периметру кристалла размещены, четыре контакт-
ные площадки для вывода «Общий», четыре контактные
площадки для вывода «Питание»/57 контактных площадок
для выводов «Входы» и «Выходы». Проводники шин пита-
ния проведены вертикально между МБЯ и первым слоем
металлизации, а шин земли — горизонтально во втором
слое металлизации.
Библиотека ФЯ содержит 27 типов (табл. 7.3). Прин-
ципиальные электрические схемы и условные графические
обозначения ФЯ с указанием типов входов и выходов
приведены в приложении 4.
Опорные напряжения для выходных усилителей, форми-
руемые выходным источником опорных напряжений, обозна-
чены U\ и Us, а' опорные напряжения для МБЯ и вход-
ных усилителей, формируемых внутренним источником напря-
жений, U2, U3,
Рис. 7.15. Электрическая принцинпа 1ьная схема входной) усили-
теля РЗ (б) и его условное обозначение (а)
Полузаказные матричные БИС, реализованные на основе
К1572ХМ1, функционируют при напряжении питания —4,5±
±5 %. Возможны два варианта работы БИСМ: с умень-
шенным логическим перепадом на выходе ФЯ, равным
Д^/л=0,36 В; с логическим перепадом Д[7д =0,5 В, совмести-
мым с перепадом микросхем серии К1500. Важно отметить, что
уменьшение логического перепада позволяет снизить примерно
в 1,5 раза мощность, потребляемую ФЯ (табл. 7.3).
На электрических схемах и их условных графических
изображениях имеются следующие типы выходных цепей:
с уменьшенным логическим перепадом У; со стандартным
Рис. 7.16. Электрическая принципиальная схема входного усилителя Р4 (б) и его условное обозначение (а)
185
Р5
19
20
21
22
23
2Ь
JB1
JB2
RE1
RE2
REJ
REk
a)
Рис 7 17 Электрическая принципиальная схема входного усилителя РЪ (а) и его условное обозначение (б)
логическим перепадом YP\ объединенный выход со стандарт-
ным логическим перепадом УО
Выходные цепи одноярусных ФЯ и входных усилителей
показаны на рис. 7.18 Реализация требуемого типа выход-
ных цепей осуществляется автоматически контурами присоеди-
нения и закороток соответствующих выходных контактов.
Стандартные решения показаны на рис. 7 18, а для выхода У,
на рис 7 18, б — для выхода УЛ, на рис 7.18, в —
для выхода УО. Конкретная реализация выходных цепей
входных усилителей приведена на рис. 18, г, где номера
отрезков электрических цепей означают: 1 — фигура контура
присоединения контакта для получения У1, У2 (У1,
У2); 2 — фигура контура присоединения для получения
У1Р, У2Р, УО, (УТР, У2Р, УО); 3, 4, 5, .6, 7 — фи-
гуры контуров для получения УО, У1, У1Р, У2, У2Р
(УО, У1, У1Р, У2, У2Р) соответственно.
Аналогичное построение имеют и выходные цепи внутрен-
них двухъярусных ФЯ (рис 7 19, а, б), которые с помощью
контуров присоединения и закороток получают одинаковые из-
менения в цепи коллектора предвыходного каскада и в цепи
эмиттера генератора тока. В качестве примера приведена реа-
лизация цепей внутренних ФЯ при одноярусном (рис. 7 19, в)
и двухъярусном (рис. 7.19, г) вариантах, у которых номера
отрезков электрических цепей означают. 1 — фигура контура
присоединения контактов для получения У1, У2, (У1,
У2); 2 — фигура контура присоединения контактов для полу-
чения У1Р, У2Р, УО (УГР, Y2P, Уб); 3—12 — фигуры
контуров закоротки контрактов для получения УО, У1, У1Р,
У2, У2Р (УО, У1, У1Р, У2; У2Р). ' 1
Следует отметить, что подобный принцип формирования
выходных цепей заложен в принципиальные электрические
схемы библиотечных ФЯ (см. приложение 4) и необходи-
мый вид выхода можно получить, используя изложенный ме-
тод присоединения контуров и закороток. В зависимости от
типа выхода ФЯ допускают (табл. 7.4) различные на-
грузки и различное число функций ИЛИ между выхо-
дом рассматриваемой ФЯ и переключателем тока в ячейке-
нагрузке В полное число функций ИЛИ входят как провод-
ные функции ИЛИ, реализуемые непосредственно на выходе
рассматриваемой ФЯ, так и функции ИЛИ, реализуемые
в ячейке-нагрузке при переключении тока. При этом контак-
186
Рис 7 18 Электрическая схема выходных цепей для одноярусных
функциональных ячеек при Д[/л = 0,35 В (а), Д£/л = 0,5 В (б, в)
и для входных усилителей с различными вариантами выходов (г)
Таблица 7.3.
Библиотека функциональных ячеек БМК К1572ХМ1
Назначение Тип ФЯ Число элементов, шт Мощность потребления, мВт, при
тран- зисто- ров рези- сторов всего 0,36 в 0,5 В
Фиктивный элемент для парафазного вы- хода У0 — — — — —
Выходной элемент для ^выхоп=0,5 В и R’= = 140 Ом (внутрен- ний) У1 6 4 10 31,5
Выходной элемент для ^вь.хоп=1.3 В И R'= = 50 Ом (внешний) У2 6 4 10 31,5 —
Дифференциальный приемник (аналог К1500ЛМ114) Сдвоенный элемент для логических сигна- лов: РЗ 15 13 28 9,0
t7BXOn=0,5 В Р4 16 16 32 9,0 12,8
1/иоп=1,ЗВ Р5 16 16 32 5,2 7,5
Формирователь 4-раз- рядного циклического кода PH 94 67 161 34,4 37,4
Сдвоенный DS-триг- гер-защелка 720 25 14 39 9,0 —
Двухразрядный ре- гистр сдвига 721 50 31 81 25,5 —
DCRS-триггер 722 51 37 88 ' 22,3 31,0
Сдвоенный DS-триг- гер 723 50 32 82 25,5 —
DS-триггер с селекто- ром 724 36 17 43 10,9 17,7
Сдвоенный DSR-триг- гер: 725 51 33 84 18,0 —
DSR-триггер 727 26 17 43 9,0 12,5
DS-триггер 729 25 18 43 10,9 15,1
Сдвоенный селектор с общим управлением 030 25 18 43 9,0 —
Сдвоенный селектор 031 26 19 45 9,0 12,7
Сдвоенный элемент не- равнозначности 038 26 20 46 9,0 12,7
Сдвоенный элемент равнозначности-не- равнозначности 039 26 20 46 9,0 12,7
Сдвоенный элемент 2ИЛИ/2ИЛИ—НЕ 043 8 11 19 5,2 7,5
Сдвоенный элемент 2ИЛИ—2ИЛИ—И / 2ИЛИ—2ИЛИ—И— НЕ (4ИЛИ/4ИЛИ — НЕ) с управляемой функцией 045 ! 26 20 46 8,9 12,8
Полный сумматор с инверсией S50 25 19 44 8,9 12,8
Компаратор с инвер- сией К60 24 14 38 8,3 13,9
Мажоритарный эле- мент для п=3 А62 23 12 35 8,3 13,9
Элемент выделения одной единицы для п=4 А63 26 16 42 8,8 12,8
Четырехканальный мультиплексор А494 26 16 42 7,1 —
Сдвоенный двухка- нальный мультиплек- сор с запретом А495 26 16 42 7,1
Рис. 7.19 Электрическая схема выходных цепей для двухъярусных
ФЯ при Д{7л=0,35 В (а), Д£/л=0,5 В (б) и различные ва-
рианты выходов для одноярусной (в) и двухъярусной, (г) внутрен-
ней функциональной ячейки
Таблица 7.4.
Нагрузочные способности выходных цепей ФЯ
Тип выхода в . ' Элемент нагрузки Число подключаемых (контактов) выводов, шт Число функ- ций ИЛИ
PRA07 4X4 мкм PRA08 8X4 мкм PRAQ9 4X8 мкм PRA10 8X8 мкм
КУ _ 0,36 JB 4 2 — 2
УР, УР 0,5 JB 6 3 1 — 4
У0, У0 0,5 RE, RF 12 6 3 2 4
ты отличаются размером (от 4X4 до 8X8 мкм) и емкостью.
Относительная емкость контакта определяется суммарной
емкостью, подключаемой к ФЯ Входная емкость ФЯ уве-
личивается в 2 раза для входов верхнего яруса при нали-
чии нагрузочных резисторов в коллекторной цепи по срав-
нению со входами нижнего яруса.
При проектировании БИСМ должен быть предусмотрен
подсчет действительных значений емкостей эквипотенциальных
цепей по результатам разводки и с учетом значений емкостей
контактов, подключаемых к данной цепи. Допустимая длина
эквипотенциальной цепи для выходов Y, У равна 1500 мкм, для
УР, YP 2500 мкм, УО, УО 4000 мкм при одинаковой
нагрузке в виде двух контактов типа PRA07.
Базовые ФЯ типа У2 при нагрузке RH=50 Ом,
Сл=50 пФ имеют следующие динамические параметры:
/^/7= 1,15...1,25 нс и tPLH= 1,77.. 1,88 нс. По приведенным
данным можно оценить возможности применения БМК- Сле-
дует ’отметить, что система проектирования БИСМ позволя-
ет осуществлять полуавтоматический синтез топологии при ис-
пользовании до 100 типов ФЯ-
187
Глава 8.
Цифровые базовые матричные кристаллы на основе транзисторно-транзисторной
логики с диодами Шотки
8.1. Базовый матричный кристалл типа К1527ХМ1
Стремление разработчика аппаратуры уменьшить по-
требляемую мощность, но сохранить достаточно высокое быст-
родействие при большой нагрузочной способности удовлетво-
ряется при создании полузаказных БИС на основе БМК
К1527ХМ1, выполненного в виде ТТЛ с диодами Шотки'
(ТТЛШ) [24] Его кристалл размером 6,35X5,6 мм условно
разделен на внутреннюю и периферийную части с 47 кон-
тактными площадками (рис. 8.1).
Внутренняя часть БМК типа К1527ХМ1 представляет
собой матрицу 12X8 из 96 МБЯ и еще дополнительную
правую колонку, состоящую из восьми левых половин МБЯ-
Все МБЯ имеют ориентацию О. Каждая МБЯ состоит из
четырех фрагментов в виде левой NL, OL и правой
NR, OR половин. Все фрагменты являются' зеркальным
отражением друг друга и состоят из идентичных наборов
нескоммутированных транзисторов, диодов, резисторов
(рис. 8 2), Периферийная часть БМК содержит 44 перифе-
рийные БЯ с контактными площадками. Каждая ПБЯ имеет
по два фрагмента, обозначенных 1 и 2. Фрагменты отли-
чаются между собой по составу нескоммутированных ком-
понентов и позволяют построить различные ПФЯ. Ориента-
ция ПБЯ, расположенных в нижней части кристалла,
обозначена R=0, в правой /?=1, в верхней R=2, в левой
R=3. Расположение элементов ПБЯ приведено на рис. 8.3.
Проводники шин питания и земли относятся к постоянным
соединениям БМК и выполнены в двух слоях. В первом
слое металлизации проведены 13 вертикальных шин питания,
во втором — 8 горизонтальных шин земли. Пересечения
этих шин образуют сетку во внутренней части кристалла
(матрицу). Шины земли ПБЯ соединены с восемью шинами
земли МБЯ Шины питания ПБЯ выполнены во втором слое
металлизации.
Библиотека ФЯ содержит 32 типа МФЯ (М01—М32)
и 6 типов ПБЯ (П01 — П06). Принципиальные электриче-
ские схемы и условные графические обозначения библиотеч-
ных ФЯ приведены в приложении 5.
Допускается 88 вариантов размещения МФЯ на МБЯ, в
том числе М01—М12 размещаются на любом из четырех
Рис 8 1 Схематичное изображение кристалла БМК К1527ХМ1
Рис 8 2 Набор элементов матричной базовой ячейки для БМК
К1527ХМ1
Рис 8 3. Набор элементов периферийной базовой ячейки для
БМК К1527ХМ1
188
фрагментов МБЯ (NL, OL, NR, OR), М13—М32 — на
каждой из пар фрагментов NL, OL или NR, OR, распо-
ложенных между двумя соседними шинами заземления.
Размещение шести’ вариантов ПФЯ на ПБЯ происходит
в соответствии с номерами фрагментов: П01 — П04 на фрагмен-
те 1, П05—П06 на фрагменте 2. Соответствие элементов
БЯ типам ФЯ приведено в табл. 8.1.
Обозначение типов элементов БЯ содержит информацию
о типе ЛЭ, значении сопротивления в цепи базы многоэмиттер-
ного транзистора, нагрузке ЛЭ и ориентации по вертикали
и горизонтали, которая представлена в виде шестизначного
цифробуквенного кода. Первая цифра этого кода означает:
1 — простой элемент И—НЕ на базе одного многоэмиттерного
транзистора (до четырех входов); 2 — элемент И—НЕ
с расширением по И (до восьми входов) на базе
двух таких транзисторов; 3 — элемент И (до четырех
входов) на основе двух ячеек (реализуется подобно типу 1,
но с двойной инверсией) ; 4 — инвертор на основе одной ячей-
ки без, многоэмиттерного транзистора; 5 — элемент И
(до восьми входов) на основе двух ячеек (реализуется по-
добно тицу 2, но с двойной инверсией). Вторая цифра опре-
деляет номинал сопротивления в цепи базы многоэмиттерно-
го транзистора: 2) 2 кОм; 4) 4 кОм. Третья буква указывает
на наличие (R) или отсутствие (О, открытый коллектор)
у выходного транзистора нагрузочного резистора. Четвертая
буква указывает на наличие (D) или отсутствие (О)
на выходе ЛЭ ограничительных диодов. Пятая буква указы-
вает ориентацию по вертикали (N — используется верх-
Таблица 8.1.
Соответствие элементов БЯ типам ФЯ
Тип ФЯ Элемент БЯ
М01 12PDNL 12PDNR 12PDOR 12RDOL
М02 12RONL 12RONR 12R00R 12R00L
МОЗ 120DNL 120DNR 120DOR 120DOL
М04 1200NL 1200NR 12000R 1200(Ж
М05 14RDNL 14RDNR 14RDOR 14RDOL
М06 14RONL/ 14RONR 14R00R 14R00L
М07 140DNL 140DNR 140DOR 140DOL
М08 1400NL 1400NR 14000R 14000L
М09 42RDNL 42RDONR 42ROOR 42RDOL
М10 42RONL 42RONR 42ROOR 42ROOL
МН 420DNL 420DNR 420DOR 420DOL
М12 4200NL 4200NR 42000R 42000L
М13 22PDNL 22PDNR — —
М14 22PONL 22PONR — —
М15 220DNL 220DNR — —
М16 2200NL 2200NR — —
М17 24PDNL 24PDMR — —
М18 24PONL 24PONR — —
М19 240DNL 240DNR — —
М20 2400NL 2400NR -— —
М21 32PDNL 32PDNR — —
М22 32PONL 32PONR — —
М23 320DNL 320DNR — —
М24 3200NL 3200NR — —
М25 34PDNL 34PDNR — —
М26 34PONL 34PONR — —
М27 340DNL 340DNR — —
М28 3400NL 3400NR — —
М29 52PDNL 52PDNR — —
МЗО 52PONL 52PONR — —
М31 520DNL 520DNR — —
М32 5200NL 5200NR — —
П01 ВА — — —
П02 ВВ —г- — —
ПОЗ ВС — — —
П04 BD — — —
П05 BE — — —
П06 BF — — —
ний фрагмент ячейки относительно шины земли; О —
используется нижний фрагмент ячейки относительно шины зем-
ли). Шестая буква указывает на ориентацию по горизон-
тали (L — используется левый фрагмент относительно
шины питания; R — используется правый фрагмент относи-
тельно шины питания).
Периферийные ячейки обозначаются следующим образом:
ВА — выходной буфер с открытым коллектором; ВВ —
выходной ТТЛ-буфер с резистивной нагрузкой; ВС—выход-
ной ТТЛ-буфер; BD — выходной ТТЛ-буфер с тремя состоя-
ниями; BE — входной буфер с р-п-р-транзистором; ВР —
входной буфер с открытым коллектором на выходе.
Библиотека ФЯ размещается на БЯ в виде металлизиро-
ванных соединений элементов БЯ, выполненных в первом слое
металлизации в соответствии с электрическими схемами ФЯ-
Для проектирования металлизированных соединений
БИСМ введена сетка проектирования, имеющая по горизон-
тали и вертикали шаг, равный 16 мкм. Расположение каналов
трассировки по сетке проектирования следующее: для верти-
кальных трасс 1-го слоя — шаг 16 мкм при ширине 10 мкм,
для горизонтальных трасс 2-го слоя — шаг 32 мкм при
ширине 20 мкм. Минимальные расстояния между трассами при-
няты в первом слое 6, во втором 12 мкм, между трассой
и элементом межслойного контакта в первом слое 3 мкм.
При трассировке допускается использовать: 165 вертикаль-
ных каналов — по 13 между каждой парой колонок МБЯ;
7 — левее первой колонки и 2 — правее последней полу-
колонии; 115 горизонтальных каналов — по 14 между каж-
дой парой близлежащих горизонтальных шин заземления,
кроме того, 9 между крайними верхними и 8 между
крайними нижними шинами земли и питания.
В зонах, разрешенных для трассировки в двух слоях
металлизации, располагаются выводы МБЯ и межслойные
контакты на пересечении вертикальных и горизонтальных
каналов. Выводы БЯ с помощью слоя металлизации связы-
вают с одноименными номерами фиксированных контактных
площадок БЯ. Возможные конфигурации этих металлизи-
рованных соединений называются присоединительными конту-
рами и выполняются в первом слое. Расположение этих кон-
туров определяется использованием площадок БЯ с соответ-
ствующими номерами для входов электрической схемы ФЯ,
реализуемой на этой БЯ.
Полузаказные БИС, реализованные на основе БМК
К1527ХМ1, функционируют при напряжении питания Ucc~
= 5 В±10 %. Для выходных ЛЭ обеспечиваются выходные
напряжения низкого уровня 0,4 В при /OL=10 мА и высо-
кого уровня 2,4 В при Iqh= — 1 мА.
Время переключения МБЯ тпер=6 нс/ЛЭ и мощность
потребления Р=2,5 мВт/ЛЭ, а нагрузочная способность
М=12 для ЛЭ, имеющих /?=4 кОм.
Электрические параметры ПБЯ: время переключения
10 нс/ЛЭ, мощность потребления 6 мВт/ЛЭ, входной ток высо-
кого уровня для входных ЛЭ 100 мкА, нагрузочная способ-
ность входных ЛЭ М=12 для базовых ЛЭ с /?=4 кОм.
Напряжение питания МБЯ, приложенное к первому слою ме-
таллизации в матрице, р^авно 2,5 В, а общее напряжение пи-
тания, приложенное к ПФЯ, В.
8.2. Базовый матричный кристалл типа KIS48XM1
Полузаказные БИС на основе БМК К1548ХМ1 имеют боль-
шее число ТТЛШ ЛЭ типа 4И—НЕ по сравнению с БИСМ
на основе К1527ХМ1. Размер кристалла БМК К1548ХМ1
7,5X7,3 мм. Он разделен на внутреннюю часть и периферий-
ную с 89 контактными площадками (рис. 8.4).
Внутренняя часть БМК является -матрицей 19X13 из
247 МБЯ и включает еще одну верхнюю строку, состоящую
из 19 нижних половин МБЯ. Каждая МБЯ состоит из
четырех фрагментов в виде верхней NL, NR и нижней
OL, OR. Все фрагменты МБЯ являются зеркальным отобра-
жением друг друга и состоят из идентичных наборов неском-
мутированных'транзисторов и резисторов (рис. 8.5).
Периферийная часть БМК содержит 81 ПБЯ, каждая из
которых представляет собой два фрагмента и контактную
189
Рис 8 4 Схематичное изображение кристалла БМК К1548ХМ1
Рис 8 5. Набор элементов
матричной базовой ячей-
ки для БМК К1548ХМ1
площадку. В состав фрагмента входят нескоммутированные
транзисторы, диоды, резисторы (рис. 8.6). Периферийные
БЯ, расположенные в нижней части кристалла (см. рус. 8.4),
имеют ориентацию /?—О, в правой части R=\, в верхней
R—2, в левой R—3 В состав ПБЯ входят 81 контактная
площадка. По две контактные площадки используются для под-
ключения напряжения питания 5 В к ПБЯ, напряжения
питания 2 В к МБЯ.
Вертикальные шины напряжения питания 2 В для МБЯ
выполнены в первом слое металлизации и проходят в сере-
дине каждого столбца МБЯ, а замыкаются во втором слое
металлизации. Шины питания ПБЯ напряжением 5 В располо-
жены во втором слое металлизации. Шины земли МБЯ про-
ходят горизонтально через их середины.
Рис . 8 6 Набор элементов периферийной базовой ячейки для БМК
К1548ХМ1
Библиотечные ФЯ реализуются на основе одного или
нескольких фрагментов МБЯ при помощи контура присоеди-
нения в первом переменном слое металлизации и состав-
ляют первый уровень сложности Электрические принципиаль-
ные схемы и условные графические обозначения ФЯ пер-
вого уровня приведены в приложении 6. На их основе
построены ФЯ второго уровня, выполняющие более сложные
логические функции, и их состав приведен ниже.
ТАЗЗ Дешифратор 2—4
ТА34 Дешифратор 2—4
ТА35 Дешифратор 3— 8
ТА36 Дешифратор 3—8
ТА37 Четыре селектора мультиплексора 2—1
ТА38 Четыре селектора мультиплексора 2—1 с инвер-
сией
ТА39 Селектор-мультиплексор 4—1
ТА40 Селектор-мультиплексор 4— 1 со стробированием
ТА41 Два селектора мультиплексора 4—1
ТА42 Селектор-мультиплексор 8— 1
ТА43 Селектор-мультиплексор 8—1 со стробированием
ТА44 Десятиразряднйя схема контроля четкости и не-
четкости
ТА45 Сумматор одноразрядный
ТА46 Схема сравнения двух 4-разрядных чисел
ТА47 Счетчик реверсивный 4-разрядный двоично-деся-,
тичный
ТА48 Счетчик .реверсивный 4-разрядный двоичный
ТА49 Счетчик 4-разрядный двоично-десятичный
ТА50 Счетчик 4-разрядный двоичный ,
ТА51 Регистр сдвига 8-разрядный
ТА52 Регистр сдвига 4-разрядный с последовательным
и параллельным вводом информации
ТА53 Регистр сдвига 4-разрядный универсальный
ТА54 Арифметико-логическое устройство 4-разрядное
ТА55 Схема ускоренного переноса
ТА56 £)-триггер с контролем
190
Библиотечные МФЯ первого уровня сложности могут иметь
два (четыре) варианта размещения в зависимости от ориента-
ции и числа занимаемых фрагментов МБЯ. В пределах
одного фрагмента МБЯ можно разместить одну МФЯ, вы-
полняющую логическую функцию 4И—НЕ либо НЕ. Матрич-
ные ФЯ, выполняющие логические функции 4И, 8И—НЕ,
8И, 2Х4И—ИЛИ—НЕ, могут быть размещены только в
пределах двух соседних фрагментов МБЯ, расположенных
между двумя горизонтальными шинами заземления.
В пределах одного фрагмента ПБЯ можно разместить одну
ПФЯ, реализующую функцию буферного элемента: входного —
на основе фрагмента 1 ПБЯ; выходного — на основе
фрагмента 2 ПБЯ.
Реализация выводов ФЯ первого уровня осуществляется
размещением на площадках БЯ соответствующих присоедини-
тельных контуров. Эти контуры предназначены для привяз-
ки площадок БЯ к узлам координатной сетки проектиро-
вания, находящимся на пересечении каналов трассировки, по
которым размещаются межсоединения.
Каналы трассировки преимущественно по вертикальному
направлению в первом слое металлизации расположены с
шагом 8 мкм при ширине дорожки 6 мкм (минимальное
расстояние между соседними металлизированными дорожка-
ми не менее 2 мкм). При этом допускается проведение
327 трасс (по 17 между МБЯ). Для горизонтального
направления во втором слое металлизации -выбран шаг
16 мкм при ширине дорожки 12 мкм (минимальное рас-
стояние 4 мкм); допускается проведение 307 трасс (по
22 между МБЯ).
Полузаказные БИС на основе К1548ХМ1 функционируют
при [7СС=5 В± 10 %. Для выходных ЛЭ обеспечиваются
выходные напряжения низкого уровня 0,5 В при Iql —
= 10 мА и высокого уровня 2,4 В при 1он= — 1 мА.
Входные токи высокого уровня для входных ПФЯ не
более 0,01 мкА и низкого уровня 154 мкА. Ток потребления
выходными ПФЯ равен 1...2,5 мА, входными ПФЯ
0,5 ..1 мА, МФЯ 0,15...0,15 мА. Для МФЯ коэффициент раз-
ветвления по выходу равен 10 Время переключения входных
ПФЯ не более 5 нс и МФЯ не более 1,5...4,5 нс для БФЯ пер-
вого уровня. Следует отметить, что напряжение питание
МБЯ, приложенное к первому слою металлизации, равно
2 В и общее напряжение питания, приложенное к ПФЯ,
t/cc=5 В.
Глава 9.
Цифровые базовые матричные кристаллы на основе n-МОП-структур типа К1801ВП1
Повышение степени интеграции микросхем прежде всего
связано с применением МОП-»гранзисторов. Одним из первых
БМК на основе n-канальных МОП-структур был создан тип
К1801ВП1, КР1801ВП1 с проектными нормами длины канала
3 Мкм [14, 33, 43]. Его кристалл, размером 4,2Х
Х4,2 мм условно разделен на внутреннюю и периферий-
ную части с 43 контактными площадками (рис. 9.1).
Внутренняя часть БМК К1801ВП1 представляет собой
матрицу 13X40 из 520 кристаллов типа А. Эта матрица имеет
Рис. 9.1. Схематичное изображение кристалла БМК К1801ВП1
дополнительно два ряда по 40 усилительных МБЯ типа В для
реализации усилительных функций внутри матрицы. Наборы
элементов, входящих в МБЯ типа А, изображены на рис. 9.2, а,
усилительная МБЯ типа В — на рис. 9 2, б.
Каждая МБЯ содержит 10 транзисторов и обеспечивает
разветвление по выходу ячейки, равное 3. Усилительная
МБЯ содержит четыре транзистора, позволяющих расширить
нагрузочные способности МБЯ, и обеспечивает коэффициент
разветвления по выходу, равный 10. Периферийная часть БМК
представляет собой ПБЯ, каждая из которых содержит 20 тран-
зисторов и контактную площадку, что позволяет осуществить
40 входов-выходов. Между контактной площадкой питания
(42) и площадкой смещения (43) размещен генератор
смещения подложки. Шина земли выведена на контактную
площадку 21. Библиотека ФЯ содержит 60 вариантов МФЯ
(370—429) и 11 вариантов ПФЯ (430—440). Условные гра-
фические изображения типов ФЯ приведены -в приложении 7.
Рис 9 2 Наборы элементов матричной базовой ячейки (а) и
усилительной базовой ячейки (б) для БМК К1801ВП1
191
Таблица 9.1
Электрические параметры БМК К1801ВП1
Параметр 25 °C 70 °C
Не ме- нее Не бо- лее Не ме- нее Не бо- лее
Напряжение питания Uqq, В * Выходное напряжение низкого 4,75 5,25 4,75 5,25
уровня U0L, В, при Iol — 4 мА Выходное напряжение высокого — 0,4 — 0,5
уровня U0H, В, при 1он=\ мА Входное напряжение низкого уров- 2,7 — 2,6 —
НЯ ULL, В Входное напряжение ' высокого — 0,6 — 0,6
уровня UIH, В 2,4 — 2,4 —
Ток потребления /сс, мА — 180 — 200
Ток утечки по входу 1и, мкА Среднее время задержки на ЛЭ, нс, при нагрузке на два входа (Т;сс= — 1 — 10
= 5 В) Максимальная входная частота — 5 — 10
fcLC> МГц — 8 — 8
Емкость входа-выхода С(/о, пФ — 15 — —
Шины питания, и земли включены в переменные слои
металлизации и подлежат разводке. Разводка линий связи на
кристалле двухслойная, причем слой поликремния неизменяе-
мый, а алюминия — переменный Межслойные соединения
осуществляются с помощью переменного слоя контактов.
Основным критерием оптимальности разводки линий связи
можно считать их наименьшую длину и проведение их
преимущественно в слое алюминия. Поликремниевые слои
в рабочей зоне для удобства разводки линий связи через
каждые две ячейки имеют разрыв Если необходимо про-
вести более длинную поликремниевую линию связи, то в местах
разрыва ставят алюминиевые соединения.
Полузаказные БИС, создаваемые на основе БМК
К1801ВП1, функционируют при напряжении питания 5 6. Ос-
новные электрические параметры БМК приведены в табл. 9.1.
Динамические параметры и ток потребления каждой кон-
кретной БИСМ определяются в процессе разработки.
Время задержки основных ФЯ без учета топологических
связей (для собственной емкости) указано в табл. 9.2.
Для обеспечения заданного быстродействия БИСМ не-
обходимо рассчитать динамические параметры основных це-
пей схемы с учетом реальных физических процессов в кри-
сталле и реальной трассировки Ориентировочный расчет
проводится с учетом максимальных значений /?С-линий свя-
зи между логическими элементами. Сопротивление и емкость
линии связи рассчитывают по формулам С=С3 (/V4-Csi+
+ Cai); #=S(/?o+#t)> где N — число затворов в данной
линии связи; CS1 — емкость поликремниевой линии связи
Таблица 9.2.
Задержка основных ФЯ БМК К1801ВП1
Библиотечная ФЯ Число транзисто- ров в эле- менте Среднее время задержки ФЯ, мкс
НЕ 2 3,5...4
2 ИЛИ—НЕ 3 4...5
3 ИЛИ—НЕ 4 4,5...6
4 ИЛИ—НЕ 5 5...6,5 *
5 ИЛИ—НЕ 6 6,5...8
2И—НЕ 3 5,5...7,5
2И—ИЛИ—НЕ 4 6...8
2И—2И— НЕ 5 7...8,5
2И—2И—ИЛИ-НЕ 6 7,5...9
2И—2И—ИЛИ—ИЛИ— НЕ 7 8...10
2И—ИЛИ—ИЛИ—НЕ 5 5,5...7,5
2И—ИЛИ—ИЛИ—ИЛИ—НЕ 6 7,5...9
2И—ИЛИ—ИЛИ—ИЛИ—ИЛИ—НЕ 7 8...10
/?5-триггер 6 10...12
Тактируемый /?5-триггер 7 11...12,5
/?5-триггер 6 10...12
Тактируемый /?5-триггер 7 И...12,5
£)-триггер 8 12...14
Усилитель прямой 4 2...3,5
Усилитель инверсный 4 3...5
Вход без инверсии (прямой) 4 4,5...6
Вход с инверсией 2 - 3,5...5
Выход — 15...18
Выход с объединением по ИЛИ — 14,5...17,5
Выход с тремя состояниями — 15...18
Примечание Для триггерных элементов указано время записи
(0,01 пФ на 1 см топологии); СА| — емкость алюминиевой
линии связи (0,005 пФ на 1 см топологии); С3 —
емкость затвора ЛЭ; /?т=10 кОм — сопротивление ключе-
вого транзистора; Ro=50 кОм — сопротивление нагрузки тран-
зистора. При расчете необходимо учитывать топологические
особенности компоновки, так как задержка, вносимая поли-
кремниевым слоем, может быть сравнима с задержкой ЛЭ.
В зависимости от вида аппаратуры и ее конкретного
применения БИСМ на основе БМК К1801ВП1, КР1801ВП1 поз-
воляют заменить до 6Q микросхем малой и средней степени
интеграции. Это обеспечивает уменьшение массогабаритных
характеристик аппаратуры в 4—16 раз, экономию затрат jia
комплектующие изделия и материалы, снижение трудоемкости
сборки и регулировки аппаратуры в 6—8 раз, уменьше-
ние энергоемкости производства и эксплуатации РЭА, уве-
личение надежности РЭА в 2—3 раза.
Глава 10.
Цифровые базовые матричные кристаллы на основе КМОП-структур
10.1. Базовые матричные кристаллы
типа К1806ВП1, КР1806ВП1
Стремление потребителя к снижению мощности, потреб-
ляемой БИСМ, привело к разработке БМК К1806ВП1,
КР1806ВП1 на основе КМОП-транзисторов [40—42]. Этот
тип КМОП БМК по своим функциональным возможностям
является аналогом БМК К1801ВП1 на основе п-МОП.
Кристалл БМК К1806ВП1 размером 5,2X5,2 мм имеет
42 контактные площадки. Питание подается на контактную
площадку 42, а для земли предназначена площадка 21
(рис. 10.1). Внутренняя часть БМК представляет собой
матрицу 16X26 из 416 МБЯ типа L/Т, каждая из кото-
рых содержит 12 МОП-транзисторов (по шесть р- и п-каналь-
ных) и приведена на рис. 10.2. Коэффициент разветвления
по выходу МБЯ равен трем, а в режиме усилитель-инвер-
192
Рис. 10.2. Набор элементов матричной базовой ячейки для БМК
К1806ВП1
тор — восьми. Матрица рассечена шинами питания и земли
на 14 зон, каждая из которых содержит два столбца МБЯ.
Внутри каждой зоны возможны соединения между ячейками
через слой алюминия, а для соединения зон необходимо
использовать поликремниевые слои, вносящие значительные
задержки.
Периферийная часть состоит из 40 ПБЯ типа V, рас-
положенных вблизи контактных площадок, и используется для
реализации функций Вход-Выход. Периферийная БЯ типа L
содержит два мощных транзистора и схему защиты от статиче-
ского электричества. Схемы управления третьим состоянием
выходных мощных транзисторов реализуются на МБЯ типа L.
Число выводов, реализующих функцию Выход, должно быть не
более 30. Выводы Выход, Вход-Выход размещают симметрично
7 П. П. Мальцев
(слева и справа) относительно контактной площадки для за-
земления (вывод 21).
Значения электрических параметров аналогичны парамет-
рам рассмотренного БМК К1801ВП1. Следует отметить, что
при напряжении питания 5 В±Ю % мощность потребления
в статическом режиме не более 6 мВт и максимальная
входная частота не более 4 МГц.
10.2. Базовый матричный кристалл типа К1515ХМ1
Для дальнейшего повышения степени интеграции КМОП
БМК разработан кристалл К1515ХМ1 размером 6,35Х
Х7,15 мм (длина канала транзистора 3 мкм) [45]. Кристалл
имеет 64 контактные площадки (рис. 10.3). Внутренняя
часть БМК К1515ХМ1 представляет собой матрицу 22X46
из 1012 МБЯ типа VW, между рядами которых находятся
поликремниевые шины коммутации. Матричная БЯ содержит
12 МОП-транзисторов (6р- и бп-канальных), соединенных по
схеме, приведенной на рис. 10.4. Таким образом, МБЯ со-
стоит из фрагментов V (четыре транзистора) и W (во-
семь транзисторов). Периферийная часть БМК содержит
62 ПБЯ с контактными площадками для реализации
функций Вход-Выход. Каждая ПБЯ состоит из десяти транзи-
сторов и схемы электростатической защиты (два диода и рези-
стор) и изображена на рис. 10.5. Два мощных транзисто-
ра УГ9 и V7T0 предназначены для реализации функции
Выход на внешние контактные площадки.
Библиотека ФЯ содержит 46 вариантов ФЯ (611—656).
Условные графические изображения типов ФЯ и их принципи-
альные электрические схемы даны в приложении 8. Следует
отметить, что электрические принципиальные схемы приведены
для каждой ФЯ только один раз (при первом упомина-
нии) .
Электрические параметры БМК приведены в табл. 10.1.
Сравнение их с данными, указанными в табл. 9.1, показы-
вает, что БМК К1515ХМ1 имеет лучшие характеристики
и более перспективен для применения в РЭА, чем К1801ВП1,
К1806ВП1, КР1806ВП1. При оценке динамических параметров
БИСМ на основе БМК К1515ХМ1 необходимо использовать
изложенные рекомендации для К1801ВП1.
Рис. 10 3 Схематичное изображение кристалла БМК К1515ХМ1
193
Таблица 10.1.
Фрагмент W
Рис. 10.4. Набор элементов мат-
ричной базовой ячейки для БМК
К1515ХМ1
Рис. 10 5. Набор элемен-
тов периферийной базо-
вой ячейки для БМК
К1515ХМ1
Электрические параметры БМК К1515ХМ1
при Т=—10...+70 °C
Параметр Не менее Не более
Напряжение питания Ucc, В Выходное напряжение низкого уровня 4,5 5,5
U0L, В, при /ql=1,6 мА Выходное напряжение высокого уровня — 0,4
U0H, В, при 1он=0,5 мА 4 —
Статический ток потребления /сс, мкА Среднее время задержки на вентиль /зд, — 400
нс, при UCc=5 В — 5
Максимальная входная частота fcLC* МГц — 10
Если разрабатываемая БИСМ имеет Входы-Выходы с
третьим состоянием и к ним подключается резистор
#L = 3,3 кОм, то необходимо учитывать дополнительное
время, вносимое /?С-нагрузкой на выходе микросхемы.
Для двух- и трехвходовых элементов ФЯ максимальное
число нагрузок 4; для ключевых схем (они подключаются к
выходу инвертора или усилителя) 3; для инвертора 5;
для усилителя единичного (номер ФЯ 612) 10; для усили-
теля 3—НЕ (619) 15; для усилителя 4—НЕ (620) 20;
для входного элемента (654) 12. При разработке БИСМ
формирователи импульсов не должны иметь внутренние гене-
раторы частоты. Запрещается построение схем на динамиче-
ских элементах с отключением входов БИСМ на время более
100 нс.
Использование БМК К1515ХМ1 особенно эффективно при
небольших объемах производства, и ориентировочный цикл
проектирование—изготовление экспериментальных образцов
БИСМ составляет приблизительно 16 недель.
Глава 11.
Цифровые базовые матричные кристаллы на новых материалах типа К6501ХМ1
Современная РЭА требует применения цифровых БМК,
работающих с тактовой частотой 1...5 ГГц. Основные пер-
спективы улучшения скоростных и энергетических характе-
ристик БМК в настоящее время связаны с освоением нового
полупроводникового материала — арсенида галлия, обладаю-
щего по сравнению с кремнием рядом преимуществ: в 3...6 раз
более высокой подвижностью электронов; в 2...3 раза более
высокой предельной скоростью электронов; на 0,3 эВ большей
шириной запрещенной зоны. Эти преимущества арсенида гал-
лия обеспечивают сверхвысокое быстродействие, широкий тем-
пературный диапазон и малые токи утечки изделий микро-
электроники.
На основе арсенида галлия создан БМК К6501ХМ1 [11]
размером 4,5X3,4 мм, имеющий 56 контактных площадок
(из них 44 — сигнальных, 4 — для земли, 4 — для напряже-
ний питания внутренних БЯ, 4 — для напряжения питания
периферийных БЯ (рис. 11.1)).
Внутренняя часть БМК представляет собой матрицу 5Х 5
из 25 МБЯ, каждая из которых содержит четыре однотипных
фрагмента с различной ориентацией. В состав каждого фраг-
мента входят 26 транзисторов. Периферийная часть содержит
44 ПБЯ двух типов: один тип расположен вдоль оси X,
другой — вдоль оси Y. На одной ПБЯ может осуществляться
разводка либо входного, либо выходного транзистора. В БМК
между столбцами матрицы можно провести 12 и между стро-
ками матрицы восемь трасс для осуществления межсоединений.
По периферии матрицы можно провести вдоль оси X четыре
трассы и вдоль оси Y шесть трасс. Разводка межсоединений
осуществляется в двух слоях металлизации. Для первого слоя
металлизации приоритетным является направление вдоль оси
X, для второго — направление вдоль оси Y. В состав постоян-
ной металлизации БМК входят шины земли, UCc\ и Ucc2-
Шины Ucci и земли для внутренних и периферийных элемен-
тов объединены между собой. Трассировка шин земли произ-
водится вдоль оси X в первом слое металлизации. Трассиров-
ка шин Ucc\ и U СС2 осуществляется вдоль оси Y во втором
слое металлизации.
Базовые ячейки разработаны на основе полевых тран-
зисторов с затвором Шотки; на кристалле содержится 300 экви-
валентных ЛЭ. Электрическая схема базового логического кас-
када показана на рис. 11.2, основные технические характе-
ристики БМК приведены ниже.
Потребляемая мощность:
мВт/ЛЭ 5
Вт/кристалл Не более 4
Время задержки распространения сигнала,
нс/ЛЭ 0,15
Максимальная тактовая частота, ГГц Не более 1
Температурный диапа'зон,°С —10... + 70
Напряжение питания, В:
Ucc\ ' +4
t/CC2 —2,4
Напряжение логических уровней, В:
UL —0,2. ..0,1
U н + 0,9... 1,5
Сопротивление нагрузки, Ом 50
194
Таблица 11.1.
ллощадхи /7е/шфе/шйная 5Я
Рис 11 1 Схематичное изображение кристалла БМК К6501ХМ1
Рис. 11.2. Электрические схемы базового логического элемента
(а) и выходного каскада (б) БМК К6501ХМ1
Библиотека ФЯ содержит 29 типов МФЯ (Ml—М29)
и два типа ПФЯ (/71 и /72). Условные графические изобра-
жения типов ФЯ приведены в приложении 9. Значения основ-
ных динамических параметров МФЯ при температуре 25 °C
и номинальном напряжении питания приведены в табл. 11.1.
Мощность для /71 (табл. 11.1) указана при подключении пяти
входов ,МФЯ к выходу /71, а для /72 — при работе на
Динамические параметры ФЯ
Тип МФЯ Параметр
Обозначение управляющего входа Обо- значе- ние выхода t PLH> НС i рнь нс * TLH’ НС t тнь НС Л мВт
Ml X F 0,08 0,19 0,12 0,14 5,4
М2 XI, Х2 F 0,085 0,195 0,125 0,145 5,4
М3 XI—ХЗ F 0,09 0,2 0,13 0,15 5,4
М4 XI—Х4 F 0,095 0,205 0,135 0,155 5,4
М5 XI, Х2 F 0,09 0,19 0,13 0,14 7,6
Мб XI, Х2 F 0,1 0,2 0,14 0,15 7,6
ХЗ F 0,09 0,19 0,13 0,14 7,6
М7 XI—Х4 F 0,1 0,2 0,13 0,14 7,6
М8 XI, Х2 F 0,1 0,2 0,14 0,15 5,4
ХЗ F 0,08 0,19 0,12 0,14 5,4
М9 XI—Х4 F 0,09 0,19 0,13 0,14 5,4
М10 Х16,Х2, ХЗ F 0,1 0,2 0,14 0,15 7,6
МП XI—Х4 F 0,1 0,2 0,15 0,15 7,6
М12 XI, Х2 F 0,1 0,2 0,15 0,15 7,6
ХЗ, Х4 F 0,095 0,195 0,13 0,14 7,6
М13 XI F 0,08 0,19 0,12 0,14 5,5
Х2, ХЗ F 0,12 0,22 0,16 0,16 5,5
Х4 F 0,1 0,2 0,14 0,15 5,5
М14 XI F 0,09 0,19 0,12 0,14 7,6
Х2—Х4 F 0,1 0,2 0,14 0,15 7,6
М15 XI, Х2 F 0,09 0,19 0,13 0,14 5,6
ХЗ, Х4 F 0,1 0,20 0,15 0,16 5,6
М16 Т Q.Q 0,52 0,56 0,24 0,24 32,4
М17 Т Q, Q 0,54 0,56 0,24 0,24 32,4
М18 Т Q,Q 0,54 0,54 0,25 0,27 24
М19 С, S Q,Q 0,51 0,53 0,28 0,28 32
М20 С Q, Q 0,51 0,56 0,28 0,28 32
М21 С Q, Q 0,51 0,53 0,28 0,28 32,4
М22 С Q, Q 0,51 0,53 0,28 0,28 32,4
М23 С Q, Q 0,41 0,53 0,28 0,28 32,4
М24 С Q, Q 0,51 0,53 0,28 0,28 32,4
М25 XI У1 0,43 0,44 0,2 0,24 23,8
XI Y2 0,4 0,4 0,18 0,23 23,8
Х2 И 0,43 0,43 0,2 0,24 23,8
Х2 Y2 0,4 0,4 0,18 0,23 23,8
М26 X F 0,38 0,38 0,18 0,22 12
Y F 0,38 0,38 0,18 0,22 12
М27 XI И 0,45 0,49 0,15 0,21 44,4
XI Y2 0,45 0,49 0,18 0,21 44,4
М27 Х2 И 0,9 0,93 0,18 0,21 44,4
Х2 Y2 0,9 1,93 0,18 0,21 44,4
ХЗ И 0,88 0,88 0,18 0,21 44,4
ХЗ Y2 0,88 1,88 0,18 0,21 44,4
М28 Т Q, Q 0,53 0,51 0,26 0,27 22,5
М29 Т Q, Q 0,5 0,51 0,26 0,27 22,5
/71 0,28 0,26 0,24 0,17 5,5
/72 0,1 0,17 0,1 0,16 11,5
резистивную нагрузку 50 Ом±1 %, подключенную к шине зем-
ли. Для защиты входных и выходных трансляторов БМК
от повреждения статическим зарядом или случайно приложен-
ным напряжением каждый вход и выход микросхемы снабжен
диодно-резистивной охранной цепью.
7*
195
РАЗДЕЛ III.
ПРОГРАММИРУЕМЫЕ ПОТРЕБИТЕЛЕМ ЛОГИЧЕСКИЕ МИКРОСХЕМЫ
Глава 12.
Ресурс программируемых логических микросхем
Проектирование на программируемых логических микро-
схемах (ПЛИС) только в том случае эффективно, когда пол-
ностью учитывается специфика их логической структуры и
функциональных возможностей. Попытки непосредственной
реализации на ПЛИС принципиальных схем, разработанных
традиционным способом на ИС разнотипных логических эле-
ментов, малоэффективны. В то же время использование толь-
ко математического описания устройств, даже невысокой сте-
пени сложности, громоздко и подчас крайне абстрактно. По-
этому методика проектирования цифровых устройств на микро-
схемах с программируемой логикой основана на согласова-
нии математического описания разрабатываемых устройств и
базовой логической структуры ПЛИС [49, 50, 53—56].
Существуют три разновидности двухуровневых комбина-
ционных логических микросхем — с двумя программируемыми
матрицами И, ИЛИ и с одной из них. Ниже в качестве
примера приведены некоторые логические микросхемы с указа-
нием типов программируемых матриц:
Тип микросхемы 556РТ1 1556ХП4 556РТ7
Программируемый уровень И, ИЛИ И ИЛИ
Фиксированный уровень ИЛИ ИЛИ И
Условное обозначение логи-
ческих микросхем ПЛМ ПМЛ ППЗУ
Потребители имеют в своем распоряжении программиру-
емые логические матрицы (ПЛМ), программируемую матрич-
ную логику (ПМЛ) и программируемые постоянные запо-
минающие устройства (ППЗУ). Однако их использование со-
пряжено с определенными ограничениями функциональных воз-
можностей. Рассмотрим параметры логических микросхем, ха-
рактеризующие их функциональные возможности. С точки зре-
ния пользователя они являются ресурсом логической микро-
схемы; число входных переменных 2Vp; число конъюнкторов
Мр; число одноразрядных выходных функций Кр; максималь-
ное число конъюнкторов тр, подключаемых к одному выходу;
число обратных связей с выходов на входы Zp. В табл. 12.1
представлены функциональные возможности программируемых
логических микросхем с указанием их ресурса [49, 51—53].
Таблица 12.1.
Ресурсы логических микросхем
Тип микросхемы Максимальные значения параметров
Vp Мр тр zp
К556РТ1 16 48 8 48 0
КМ1556ХП4 16 64 8 7 6
КМ556РТ7 11 211 8 211 0
Таким образом, ресурсы микросхем различных типов опре-
делены по-разному. Выбор типа программируемой логики дол-
жен быть обоснован прежде всего видом реализуемых функ-
ций. Например, назовем логические функции, записанные в
дизъюнктивной нормальной форме (ДНФ), связанными, если
у них имеются одинаковые конъюнкции, и несвязанными при
отсутствии одинаковых конъюнкций. Например, система функ-
ций (СФ), каждая из которых представлена в кратчайшей
ДНФ (КДНФ), имеет вид
у2=Х, -УХ2Х3;
Уз=Х2-ЬХ1Х4,
(12.1)
где У1 и У2 — связанные функции (СВФ), так как у них
имеется одинаковый член Хг, Уз не является СВФ с У1 и У2.
Для реализации СФ (12.1) на ПЗУ ее необходимо запи-
сать в совершенной ДНФ (СДНФ), так как в ПЗУ все
возможные конъюнкции определены (свойство фиксированной
матрицы И, которая является полным дешифратором W вход-
ных переменных). На базе СФ, представленных с СДНФ,
составляется таблица истинности, которая содержит данные
программирования ПЗУ (табл. 12.2).
Таблица 12.2.
Ресурс ПЗУ расходуется следующим образом: #'=4; М'=24=
= 16; К'=3.
При реализации СФ (12.1) на ПЛМ (ПМЛ) дополни-
тельные преобразования не требуются. Необходимо исследо-
вать возможности минимизации У1 —Уз — в данном примере
их нет (так как СФ представлена в КДНФ).
В табл. 12.3 приведены данные программирования при
реализации СФ (12.1) на ПЛМ. Ресурс ПЛМ расходуется
следующим образом: М'=4; М'=5; К^=3. Отсюда следует,
что минимизация при использовании ПЗУ как логического
устройства неэффективна. Более того, необходимо громоздкое
преобразование системы функции из КДНФ в СДНФ.
При использовании ПЛМ минимизация СФ сокращает
число задействованных конъюнкторов. Наличие СВФ в СФ
дополнительно сокращает число задействованных конъюнкто-
ров (в данном примере на один конъюнктор). Данные про-
граммирования вытекают непосредственно из СФ (отсутствие
196
Таблица 12.3.
Таблица истинности для ПЛМ
Номер конъюнк- тора Адреса Данные
Ao(Xi) А((Х2) Л2(Х3) Аз(Хд) Do(M ОДМ а2(Гз)
1 0 X X X 1 1 0
2 1 0 X 1 1 0 0
3 X 0 1 X , 0 1 0
4 X 1 X X 0 0 1
5 0 X X 1 0 0 1
Примечание > ' — безразличное состояние переменной
в конъюнкции переменной кодируется как безразличное ее
состояние). Существенно экономится число конъюнкторов (в
данном примере на одиннадцать), причем чем больше пара-
метр N, тем больше экономия. Если это связать с аппаратны-
ми затратами в микросхеме (число используемых логических
элементов, площади, занимаемые на кристалле) и потребля-
емой ими мощностью, то необходимо сделать вывод, что ис-
пользование ППЗУ в качестве программируемой логики эко-
номически и технически неэффективно. Этот вывод справедлив
для многих случаев реализации логики не только при боль-
шом N (вследствие принципиальных ограничений этого пара-
метра для ППЗУ), но и при малом W, так как в арсенале
пользователей имеются малоразрядные ПЛМ.
Введем параметры системы произвольных логических
функций, заданных в виде КДНФ: AfyZ— длина У, функции;
NY — максимальное число переменных в системе; KY — число
функций в системе.
Тогда для СФ
Y\ =Xi%2 + Х3Х4Х5 -|-Х1Хб;
У2 = Х[Х2 + ХзХ4Х',-,_ (12.2)
Уз — X1Х2 -j- Х3Х5 -h ХДб;
А/у=6; Ку=3; МУ} =3; Му2 =2; Му3=3.
Введем параметры, характеризующие СВФ в системе:
R — число одинаковых конъюнкций в системе; Т] — число
функций, связанных одинаковой конъюнкцией, где /’=0, 1,
R.
Для СФ (12.2), например, /?=1 (Л\Х2) Г=2(У1 и У2);
число конъюнкций, необходимое для реализации системы, мож-
но найти по формуле
МУ=МУ +Му+... + МУ+Я-(Т1+... + ?>).
(12.3)
Представим (12.3) в более комг^актном виде
k R
MY — S My.+R- S T,. (12.4)
<=I ' /=0
Для СФ (12.2), пользуясь выражением (12.4), определим
Му— (З+2-ЬЗ) +1—2=7. Таким образом, параметры СФ
(12.2) Му=6, Му—7, Ку=3 указывают на ресурс ПЛМ, необ-
ходимый для ее реализации.
Критерии реализуемости на ПЛМ. На основании приведен-
ных рассуждений можно сформулировать критерии реализу-
емости СФ любого вида (связанные и несвязанные) на кон-
кретной ПЛМ [54]. Для этого необходимо привести СФ к виду
КНДФ путем минимизации (склейка и поглощение перемен-
ных) и выразить СФ в параметрах Му, Му и Ку, а ресурс
базовой ПЛМ — в параметрах Np, Мр, Лр.
1. Если Л4р>Л4у, ЛС>Л/у и Кр>Му, то данная СФ реали-
зуема на базовой ПЛМ.
2. Если любое из неравенств не выполняется, то СФ
на базовом ПЛМ не реализуется.
3. Если (Мр—Му) (Np—Ny) (Кр—Ку)=0, то ресурс базо-
вой ПЛМ для реализации новых СФ исчерпан.
4. Если
Mp=Mp — Ny >0;
N'p=Np-My >0; (12.5)
К'р=Кр-Ку >0,
то имеется ресурс базовой ПЛМ для реализации допол-
нительных СФ.
5. Для проверки реализуемости дополнительных СФ необ-
ходимо выполнять пп. 1—4 до тех пор, пока критерии реали-
зуемости для базовой ПЛМ (п. 2, 3) перестанут выполняться.
Критерии реализуемости на ПМЛ. Программируемая мат-
ричная логика имеет несколько другие свойства конфигуриро-
вания внутренней логической структуры, чем ПЛМ [55]. На
рис. 12.1 дан пример типовой структуры комбинационной ПМЛ
с параметрами: М=4; М=12; М=3; Z=3; m=4.
Данная ПМЛ может быть представлена набором трех
одноразрядных ПЛМ (М=7, М=4, /(=1), включенных по
схеме, показанной на рис. 12.1. Очевидно, что любая ПМЛ
может быть представлена композицией одноразрядных ПЛМ,
охваченных обратными связями. Параметры этой системы —
производные от параметров одноразрядных ПЛМ. Следует
отметить, что структурно ПМЛ не ориентирована на эффек-
тивную реализацию СВФ, так как трудно использовать общие
конъюнкторы в различных функциях. Для несвязанных функ-
ций свойства ПМЛ идентичны свойствам ПЛМ.
Следует отметить, что имеется еще один режим, в кото-
ром выходы ПМЛ могут быть использованы в качестве ее
входов путем перевода выходных формирователей в высоко-
импедансное состояние (рис. 12.1, выход ВО). В этом режиме
параметры ресурса ПМЛ зависят от числа дополнительных
входов. Модифицированный ресурс ПМЛ имеет вид
Мрд4—Мр Z^m; Мрд4 =/Vp-|-Zx; Крм~К? —
=ZP Zx,
где Zx — число обратных связей, используемых в качестве
входных переменных. Отсюда видно, что при большом числе
вводимых входных переменных резко сокращается параметр
Мр или число активных конъюнкций. Функция с MY>m реа-
Рнс 12.1. Структура комбинационной ПМЛ (а) и эквивалентная
схема матричной логики на ПЛМ (б)
лизуется в этом режиме только путем использования обрат-
ных связей. В этом случае параметры ресурса ПМЛ имеют
вид N'p=Np-Ny, K'p=Kp—Zx; Mp=Mp—MY; Z'=Z-ZX, где
NY, MY — параметры одноразрядной функции; Zx следует опре-
делять из неравенства Му^т-\-^х(т—О - В остальных вопро-
сах оценка реализуемости функции на ПМЛ аналогична оцен-
ке ПЛМ.
На ПЛИС разработаны контроллеры клавиатуры, 8-раз-
рядный сумматор, цифровые фильтры, таймеры и другие
устройства, которые расширяют и дополняют номенклатуру
полузаказных БИС.
Глава 13,
Программируемые логические микросхемы
13.1. Микросхемы К556РТ1, К556РТ2
Микросхемы К556РТ1, КР556РТ1, К556РТ2, КР556РТ2
представляют собой электрические ПЛМ, реализующие во-
семь выходных функций от шестнадцати входных перемен-
ных. Все связи в ПЛМ электрически программируются пу-
тем пережигания нихромовых перемычек в режиме программи-
рования. Выходные функции могут программироваться с ак-
тивным высоким уровнем либо с активным низким уровнем.
Логические функции представляются в электрической ПЛМ в
виде ДНФ. Общее число конъюнкций для всех функций и
в ДНФ каждой функции не должно превышать 48.
Условное графическое обозначение микросхем приведено
на рис. 13.1, структурная схема ИС К556РТ1, КР556РТ1,
К556РТ2, КР556РТ2 и таблица истинности для положитель-
ной логики — на рис. 13.2 и в табл. 13.1 соответственно,
назначение выводов дано ниже.
Назначение выводов
1 Сигнал программирования PR
2—9 Входы Л8—Д1
20—27 Л16—Л9
10—13 Выходы ВЗ—ВЗ
15—18 В4—В1
14 Общий
19 Выбор микросхемы CS
28 Питание Ucc
Рис 13 2 Структурная схема ИС К556РТ1, КР556РТ1
Таблица 13.1.
Таблица истинности ИС К556РТ1, КР556РТ1, К556РТ2,
КР556РТ2, КМ556РТ2
PLM
9
8
7
6
5
k
3
2
27
А1
А2
АЗ
Ak
А5
А6
А7
А8
’Чг №
А10
All
А12
А13
Aik
А15
47/
Е PLH
26
25
2k
23
22
21
20
19
В8
10
9
8
7
6
5
k
3
2
27
26
25
2k
23
22
21
А1
А2
АЗ
Ak
А5
А6
А7
А8
А9
А10
All
А12
А13
Aik
А15
— А16
B8\----
—QCS
Рис 13 1. Условные графические обозначения ИС 556РТ1,
Р556РТ1 (а) и ИС 556РТ2, Р556РТ2, М556РТ2 (б)
Примечание X — безразличное состояние переменной, Z — состояние
высокого импеданса,
Р„ = П\\КтАт + Bfl = lPA- SP\
48
Sp = tnPn,
1
гдеп-1 48, m=l 16, p=l 8, Km = 0,1, jm = 0,1, lp = 0,1, tn = 0,1
В не программированном состоянии /т = Лт = 0, /„=!, lP = 0
В запрограммированном состоянии рп = Кт или /т = /(т=1, tn = 0 или 1,
lp — Q или 1
198
Программируемая логическая матрица включает следую-
щие узлы (рис. 13.2): матрицу конъюнкторов (матрицу И);
матрицу дизъюнкхоров (матрицу ИЛИ); блок входных усили-
телей (ВУ); блок выходных каскадов (ВК); схему разрешения
выборки кристалла (РВ); программирующий дешифратор
(ДШ); программирующие адресные формирователи (АФ1
и АФ2).
Входные усилители формируют прямые и инверсные зна-
чения входных переменных, поступающие в матрицу И. Для
управления входными усилителями служат 16 входов (А1 —
А16). Входные усилители построены на основе двух после-
довательно включенных буферных схем И—НЕ.
Кроме схем И—НЕ в состав входных усилителей входят
вспомогательные схемы ИЛИ—НЕ, которые используются
только в режимах программирования и контроля записан-
ной информации для установки на выходах входных усилите-
лей высокого уровня выходного напряжения.
Основными узлами схем ПЛМ являются матрицы И и
ИЛИ, реализующие двухуровневые логические функции. Пер-
вый логический уровень прибора составляют 48 конъюнкторов
(матрицы И), соединяемых при помощи плавких нихромовых
перемычек с любым из 16 общих входов через буферные
схемы. В матрице И реализуются конъюнкции входных пере-
менных, причем каждая входная переменная может входить
в конъюнкции или прямым значением, или инверсным, или
не входить вовсе. Выходные сигналы, появляющиеся на выход-
ных шинах матрицы И, вводятся в матрицу ИЛИ, образую-
щую второй логический уровень и реализующую дизъюнкции
заданных конъюнкций. Матрицу ИЛИ образуют восемь
дизъюнкторов (по одному на каждом выходе прибора), каж-
дый из которых может быть выборочно связан с любым из
48 конъюнкторов. Шины, связывающие эти две матрицы, на-
зывают шинами конъюнкций (Р1 — Р48), а шины, связываю-
щие матрицу ИЛИ с выходными каскадами,— шинами
дизъюнкций (S1—S8).
Программируемым элементом матрицы И является диод
Шотки с плавкой нихромовой перемычкой, а матрицы ИЛИ —
включенный по схеме эмиттерного повторителя п-р-п тран-
зистор с плавкой нихромовой перемычкой в цепи эмиттера
(рис. 13.3).
Выходные каскады включают схемы 4 Исключающее ИЛИ
и усилители считывания. Наличие на входе каскада схемы
Исключающее ИЛИ позволяет инвертировать уровень выход-
ного сигнала в зависимости от сигналов на входе, т. е.
программировать активный высокий либо активный низкий
уровень выходного сигнала. Заземление одного из двух входов
схемы Исключающее ИЛИ через плавкую перемычку приво-
дит к тому, что активным уровнем выходного сигнала ста-
новится выходное напряжение высокого уровня, а расплавле-
ние этой перемычки приводит к тому, что активным уровнем
выходного сигнала становится выходное напряжение низкого
уровня.
Усилители считывания построены на логических схемах,
которые управляются сигналом, поступающим от матрицы
ИЛИ и схемы РВ. Схема РВ кристалла представляет со-
бой обычный инвертор, выход которого соединен с входами
выходных усилителей считывания схем И—НЕ. Схема РВ раз»
решает считывание значений, реализуемых электрической ПЛМ
функций при напряжении низкого уровня на ее входе.
Программирующий дешифратор наряду с программирую-
щими АФ работает только в режимах программирования
и контроля матриц И и ИЛИ. Для формирования требуемой
конъюнкции программирующий ДШ подключает к источнику
программирующего тока соответствующую сборку матрицы И,
связанную с пережигаемой перемычкой. При программирова-
нии матрицы ИЛИ ДШ выбирает соответствующий элемент
ИЛИ и подключает его программируемые элементы к источни-
ку программирующего тока. В режиме контроля ДШ служит
для выбора проверяемой конъюнкции.
Программирующие АФ1 и АФ2 (рис. 13.3) используют-
ся для управления ДШ, определяя адрес соответствующей
конъюнкции при программировании и контроле записанной
информации. Каждый из блоков АФ1 и АФ2 включает груп-
пу из шести формирователей, причем группа формирова-
телей АФ1 используется при выборе соответствующей пере-
мычки в матрице ИЛИ, а группа АФ2 — в матрице И. В со-
199
став АФ также входят схемы, обеспечивающие питание этих
формирователей только в режимах программирования и конт-
роля матриц.
Возможны следующие режимы работы ПЛМ: считывания;
программирования и контроля матриц И, ИЛИ; программи-
рования и контроля активного уровня выходов; хранения.
Управление указанными режимами осуществляется с по-
мощью различных комбинаций управляющих сигналов, в ка-
честве которых использованы различные уровни напряжения
питания и входного напряжения на входе CS.
Временные диаграммы программирования и контроля
конъюнкторов, дизъюнкторов и активного низкого уровня выхо-
дов приведены на рис. 13.4, а—в соответственно. На диаграм-
мах указаны следующие напряжения, используемые при про-
граммировании ПЛМ: (7/л=0...0,5 В; (7OL<0,5 В; Uih =
= 3...4,5 В (при контроле и программировании); Ujh —
=2,4...4,5 В (при эксплуатации); Uр#=17±1 В (напряжение
программирования по входу Е); (]1Рр= 10±0,5 В (входное
напряжение программирования по входу С); Uqpr— Ю±0,5 В
(выходное напряжение при программировании матрицы ИЛИ);
Гл//пр^5; /]^1 мкс; 25 мкс^ти^100 мкс; 5 мкс^/г^25 мкс;
Тп — период программирующих импульсов; /пр — время пода-
чи напряжения питания при программировании.
Приведенные на рис. 13.4 временные диаграммы лишь
иллюстрируют принцип программирования ПЛМ и в отдельных
деталях могут не совпадать с диаграммами, приведенными
в руководстве по программированию.
Режим считывания — основной режим работы запрограм-
мированной ПЛМ. Схема в данном режиме работает при
напряжении питания (/сс=5±0,5 В (К556РТ1, К556РТ2,
КМ556РТ2) или (7сс=5±0,25 В (КР556РТ1, КР556РТ2) и
входном напряжении низкого уровня на входе CS, соответ-
ствующем стандартному значению для схем ТТЛ-типа.
Входные переменные А1 —А 16 (см. рис. 13.3) через блок
входных усилителей в прямом и инверсном коде поступают
в матрицу И, создающую требуемые конъюнкции Р1 — Р48.
Эти конъюнкции логически суммируются матрицей ИЛИ, об-
разуя промежуточные логические функции S1 — S8, поступаю-
щие для дальнейшего преобразования в выходные каскады
электрической ПЛМ.
Режим программирования и контроля матрицы И
(рис. 13.4, а) осуществляется при (7сс=5±0,25 В следующим
Рис. 13.4. Временное диаграммы программирования и контроля
конъюнкторов (а), дизъюнкторов (б), программирования актив-
ного низкого уровня (в)
образом. Для выбора требуемой перемычки в схему ПЛМ
введен дополнительный ДШ (см. рис. 13.2), который подклю-
чает к источнику программирующего тока соответствующую
сборку матрицы И. Для управления ДШ используются шесть
формирователей АФ2, адресация которых осуществляется с вы-
ходных выводов ПЛМ В1 — В6. Это, в свою очередь, тре-
бует, чтобы все выходы микросхемы находились в закрытом
состоянии, для чего на вход CS подается напряжение, рав-
ное UipP. При этом выходные транзисторы всех усилителей
считывания закрываются и на выходы В1 — Вб подается
адресный код, соответствующий номеру программируемой ди-
одной сборки. Кроме того, при подаче на вход РВ напря-
жения Ufpp срабатывает схема, через которую подается напря-
жение питания на формирователи АФ1.
Для расплавления требуемой перемычки из числа перемы-
чек выбранной дешифратором диодной сборки надо обеспе-
чить закрытие всех выходов входных усилителей (как пря-
мых, так и инверсных), кроме программируемого. Это осу-
ществляется подачей напряжения на входы всех входных уси-
лителей, кроме одного, необходимого для программирования.
На вход выбранного входного усилителя подают напряжение
высокого уровня UlH, если нужно пережечь перемычку, под-
соединенную к инверсному выходу, или напряжение низкого
уровня UIL — если к прямому.
За каждый цикл программирования пережигается только
одна перемычка. Импульс программирующего тока форми-
200
руется при подаче на программирующий вход Е напряжения
не менее UPP.
В режиме контроля матрицы И вход Е заземляется,
а остальные сигнальйые входы не меняются. Ток источника
питания втекает в матрицу И при наличии проверяемой пере-
мычки или в матрицу ИЛИ, если проверяемая перемычка
пережжена. Схема контроля матрицы И, связанная с выходом
В8, зафиксирует наличие или отсутствие тока в матрице ИЛИ,
что позволяет судить о состоянии проверяемой перемычки в
матрице И.
Режим программирования и контроля матрицы ИЛИ
(рис. 13.4, б) реализуется при повышенном напряжении пита-
ния Uco исходном состоянии все нихромовые перемычки
матрицы ИЛИ целы. Для формирования требуемых функ-
ций необходимо в каждой из них исключить те конъюнкции,
которые не должны входить в соответствующую функцию,
т. е. расплавить некоторые перемычки матрицы. Для этого
через каждую из них необходимо пропустить импульс тока
достаточной силы.
При программировании матрицы ИЛИ используется тот
же дешифратор, что и при программировании матрицы И.
Однако управление дешифратором осуществляется через вто-
рую группу программирующих формирователей АФ1 со сторо-
ны входных выводов схемы А1 —А6. Чтобы сигналы, пода-
ваемые на программирующие формирователи АФ1 через вход-
ные выводы схемы, не влияли на состояние матрицы И в
режиме программирования матрицы ИЛИ, на всех выходах
входных усилителей устанавливается напряжение высокого
уровня. Подключение АФ1 к цепи питания и установка вход-
ных усилителей в требуемое состояние происходят при пода-
че на микросхему напряжения Есс. На входы микросхемы
А1 —А6 подается код, соответствующий номеру логического
произведения, которое надо исключить из данной функции.
На вход CS подается напряжение что устанавливает
выходы всех усилителей считывания в закрытое состояние.
На выход, соответствующий функции, из которой исключа-
ется выбранная конъюнкция, подается напряжение Uqpr- Им-
пульс программирующего тока, протекающего по выбранной
перемычке, формируется при подаче на программирующий
вход Е напряжения ЕРР, а на вход CS напряжения Е1РР.
Контроль записанной в матрицу ИЛИ информации осу-
ществляется при уменьшении напряжения на входах CS и Е
№ Ец без изменения остальных сигналов. О наличии или
отсутствии проверяемой перемычки судят по уровню сигнала на
выходах усилителей считывания. За каждый цикл программи-
рования пережигается только одна перемычка.
Программирование и контроль активного уровня выходов
ПЛМ производятся перед программированием матриц И и
ИЛИ (рис. 15.4, в). В исходном состоянии все нихромовые
перемычки выходных каскадов целы, при этом выходной сигнал
в выходном каскаде не инвертируется и выходной уровень
высокий. Пережигание одной перемычки происходит при пода-
че на соответствующий выход напряжения ЕРР. При этом
срабатывает схема программирования перемычки в выходном
каскаде и через пережигаемую перемычку проходит разрушаю-
щий ее импульс тока. При контроле состояния перемычки
на схему подают повышенное напряжение питания На
адресные входы А1—А6 поступает код НИИ, при этом
ни одна из 48 конъюнкций не выбирается, поэтому ток в мат-
рицу ИЛИ не поступает. При этом по состоянию выхода
схемы определяется наличие или отсутствие перемычки. Пере-
мычка цела, если на выходе присутствует напряжение низ-
кого уровня, и пережжена, если на выходе — напряжение
высокого уровня. Режим хранения информации реализует-
ся при напряжении питания [/сс=5±0,5 В для ИС К556РТ1
или t/cc=5±0,25 В для ИС КР556РТ1 и при напряжении
высокого уровня на входе РВ. В этом режиме обращение
к микросхеме запрещено, на всех выходах микросхемы при-
сутствует напряжение высокого уровня.
Микросхемы К556РТ1, КР556РТ1, К556РТ2, КР556РТ2,
КМ556РТ2 предназначены для применения в вычислительной
технике и автоматике в качестве больших быстродействую-
щих ПЗУ, периферийных контроллеров, преобразователей ко-
дов, микропрограммных устройств управления, автоматов
управления и пр. При проектировании устройств в качестве
источников входных сигналов для ИС К556РТ1, КР556РТ1,
К556РТ2, КР556РТ2, КМ556РТ2 должны использоваться, на-
пример, ИС серий К133, К155, К556, КР556, К585, К589,
совместимые по входным и выходным сигналам с входными и
выходными сигналами ИС К556РТ1, КР556РТ1, К556РТ2,
КР556РТ2, КМ556РТ2. Воздействующие логические уровни
входного напряжения должны составлять от 0 до 0,5 В для
низкого уровня и от 2,4 до 4,5 В для высокого уровня.
При нагрузке ИС К556РТ1, КР556РТ1 на микросхемы
других серий между каждым выходом микросхемы и источ-
ником напряжения питания должен быть подключен резистор
/?н, сопротивление которого определяется из соотношения
(^ССтах—
UОН) / (^Оя + ^разЛя)»
где Есс max’ min — миксимальное и минимальное на-
пряжения источника питания; Е 0L — выходное напряжение
низкого уровня; IL — ток нагрузки ИС К556РТ1, КР556РТ1;
Краз — коэффициент разветвления по выходу; IIL, IIH— вход-
ной ток низкого и высокого уровней микросхемы, управляемой
от ИС К556РТ1, КР556РТ1; Eqh— выходное напряжение
закрытой схемы; 10Н — выходной ток высокого уровня ИС
К556РТ1, КР556РТ1; К — коэффициент объединения по вы-
ходу.
При организации цепей питания на печатных платах сле-
дует предусмотреть установку развязывающих конденсаторов.
Низкочастотные помехи, проникающие в систему по шинам
питания, должны блокироваться с помощью электролитиче-
ского конденсатора номиналом не менее 0,1 мкФ на микросхе-
му, включенного между выводами шины питания и общей
шиной непосредственно в месте начала проводника печатной
платы. Для блокирования высокочастотных помех следует ис-
пользовать керамические конденсаторы, распределяя их равно-
мерно по площади печатной платы из расчета один конден-
сатор на группу до 10 микросхем. Емкость конденсатора
выбирается из расчета не менее 0,01 мкФ на одну микросхему.
Информационные линии связи в пределах платы рекомендует-
ся осуществлять с помощью печатного монтажа. Проводники,
расположенные на различных сторонах платы или в соседних
слоях, должны перекрещиваться под углом 90 или 45°. Длина
проводников должна быть минимальной.
Микросхемы 556РТ1, Р556РТ1 изготавливаются и постав-
ляются потребителю незапрограммированными, т. е. в таком со-
стоянии, когда все плавкие перемычки целы; каждый конъюнк-
тор содержит как прямое, так и инверсное значение от каж-
дой входной переменной Ат; каждый дизъюнктор содержит
все 48 конъюнкций; для каждого выхода активным уровнем
является высокий уровень; на всех выходах присутствует на-
пряжение низкого уровня при напряжении низкого уровня
на входе CS,
Программирование дизъюнкторов производится только
для тех случаев, когда конъюнкция не включается в выход-
ную функцию. Каждый программируемый конъюнктор Рп фор-
мирует требуемую конъюнкцию от входных переменных, при-
чем каждая переменная может входить в конъюнкцию пря-
мым значением, инверсным или не входить вовсе. Эти состоя-
ния реализуются с помощью соответствующих плавких пере-
мычек в матрице И. Если конъюнктор Рп содержит входную
переменную Ат, то перемычка, соединяющая этот конъюнктор
с шиной входной переменной Ат, должна быть расплавлена,
и наоборот. Если переменная Ат не должна входить в конъюнк-
тор Рп, то обе перемычки входных переменных Ат и Ат должны
быть расплавлены.
Если число используемых входных переменных ПЛМ мень-
ше шестнадцати, то неиспользуемые переменные должны быть
исключены во всех используемых конъюнкторах, т. е. соответ-
ствующие им Плавкие перемычки в матрице И должны быть
расплавлены в процессе программирования. Если число исполь-
зуемых выходных функций меньше восьми, то все плавкие пере-
мычки в матрице ИЛИ, соединяющие неиспользуемые дизъюнк-
торы и используемые или неиспользуемые конъюнкторы, пере-
жигать не следует.
201
Контроль матрицы И в процессе программирования
С целью определения состояния входной переменной, содер-
жащейся в конъюнкции, рекомендуется проводить в следую-
щем порядке:
1) провести программирование конъюнктора Р\ в порядке,
указанном в руководстве по программированию, и установить
режим контроля;
2) провести опрос входной переменной по входу Л1 (по-
низить входное напряжение на входе Л1 с Uсс до UIH
и произвести считывание логического состояния с выхода В8;
понизить входное напряжение на входе Л1 с UIH до и про-
извести считывание логического состояния с выхода В8). Со-
стояние входной переменной от входа Л1, содержащейся в
конъюнкции Р1, определяется в соответствии с приведенной
ниже таблицей истинности (табл. 13.2);
Таблица 13.2
Л1 В8 Состояние входной переменной, содержащейся в конъюнкции
0 1 0 1 1 0 0 1 лТ А1
0 1 1 1 const= 1 (Л 1 не входит в конъюнкцию)
0 1 0 0 const=0
3) запереть проверяемый вход, подняв напряжение на нем
до напряжения Ucc',
4) повторить процедуры, указанные в п. 2, 3 для всех
остальных входных переменных;
5) повторить процедуры, указанные в п. 1, 2, 3 для всех
остальных конъюнкторов.
Важной особенностью ПЛМ является возможность изме-
нения в ней программы. Некоторые варианты коррекции и
методика ее проведения приведены ниже.
Рис 13 5 График зависимости 1СС от температуры (а) и напря-
жения питания (б) для ИС 556РТ1, Р556РТ1, 556РТ2, Р556РТ2,
Добавить конъюнк-
цию в выходную
функцию
Исключить конъ-
юнкцию из выход-
ной функции
Исключить входную
переменную из конъ-
юнктора
Замена активного
высокого уровня вы-
хода на активный
низкий
Программировать неиспользуемый конъ-
юнктор на выполнение требуемой логи-
ческой функции. Расплавить перемычки,
соединяющие шину выбранного конъ-
юнктора с шинами дизъюнкторов ос-
тальных выходных функций
Расплавить перемычку, соединяющую
шину исключаемого конъюнктора с ши-
ной дизъектора требуемой выходной
функции
Расплавить обе перемычки, соединяю-
щие шину конъюнктора с шинами Ат и
Ат входной переменной
Расплавить перемычку на входе логиче-
ского элемента Исключающее ИЛИ ин-
вертируемого выхода
После завершения операции программирования ПЛМ не-
обходимо проверить правильность записанной информации
в следующей последовательности: проверка уровня актив-
ности выходов; проверка матрицы И; проверка матрицы
ИЛИ. Эти проверки производятся точно так же, как соот-
ветствующие проверки на этапе программирования.
Зависимости электрических параметров от электрических
режимов и условий эксплуатации отражают характер изме-
нения электрических параметров и не определяют конкрет-
ных граничных значений параметров. Графики зависимостей
среднестатистических значений статических и динамических
параметров ИС 556РТ1, К556РТ1, КР556РТ1, Р556РТ1,
о
Рис. 13.6. Графики зависимости динамических параметров от на-
пряжения питания (а) и температуры (б) для ИС 556РТ1,
Р556РТ1, 556РТ2, Р556РТ2, М556РТ2
556РТ2, К556РТ2, КР556РТ2, КМ556РТ2, Р556РТ2, М556РТ2
от режимов и условий эксплуатации приведена на рис. 13.5
и 13.6. Для ИС Р556РТ1, Р556РТ2, К556РТ1, К556РТ2,
КМ556РТ2 зависимости параметров от температуры и напря-
жения питания действительны в пределах их рабочих тем-
ператур (от —10 до -J-70 °C) и напряжений питания
(от 4,75 до 5,25 В).
13.2. Микросхема КМ1556ХП4
Микросхема КМ1556ХП4 представляет собой многофунк-
циональную ПЛМ с обратными связями, реализующую
восемь выходных функций от шестнадцати входных перемен-
ных, включающих до 60 термов, с 4-разрядным регистром
и четырьмя программируемыми двунаправленными шинами
с выходами на три состояния.
Микросхема КМ1556ХП4 разработана на базе ТТЛ с
диодами Шотки (ТТЛШ) и выполнена методами планарно-
эпитаксиальной технологии с изоляцией р-п переходом. Чис-
ло элементов в схеме 6500. Микросхема предназначена
для реализации различных последовательностных логических
схем, применяемых в устройствах вычислительной техники
и автоматики. Условное графическое обозначение микросхе-
мы КМ1556ХП4 приведено на рис. 13.7, структурная схема
202
Рис. 13.7. Условное графическое обозначе-
ние ИС КМ1556ХП4
Рис. 13.8. Структурная схема ИС КМ1556ХП4
и таблицы истинности — на рис. 13.8 и в табл. 13.3 соот- '
ветственно.
Назначение выводов ИС КМ1556ХП4
1 Вход тактовый С
2—9 Входы адресные Л О—А 7
Ю Общий GND ___
Н ' Вход разрешения выборки CS
12, 13, 18, 19 Входы-выходы В8, В7, В2, В1
14... 17 Выходы В6—ВЗ
20 Питание Ucc
Микросхема КМ1556ХП4 включает следующие основные
узлы (рис. 13.8): программируемую матрицу vJ, матрицу
ИЛИ; адресный формирователь (АФ); адресный формирова-
тель обратной связи (АФОС); выходной регистр на D-триг-
герах (ВР); выходной каскад (ВК); дешифратор термов
(ДШТ); формирователь тактовых импульсов (ФТИ); блоки
разрешения выборки (РВ1, РВ2).
Помимо указанных микросхема содержит ряд дополни-
тельных устройств, в том числе: источники тока (по од-
ному на каждые два выходных каскада); источник опор-
Та блица 13.3а.
Таблица истинности ИС М1556ХП4
Для выходов В1, В2, В7, В8 (г=1, 2, 7, 8)
Выход терма Р(г-1)-8 Выход матрицы ИЛИ Sr Выход Вг Режим
L L Z Хранение
L Н Z
Н Н L Н н L Считывание
ного напряжения; дополнительную строку для контроля
функционирования АФ и АФОС; дополнительный столбец
для контроля работоспособности ДШТ; цепи коммутации.
Основными узлами микросхемы (рис. 13.8) являются
электрически программируемая матрица И и жестко фикси-
рованная матрица ИЛИ, реализующие двухуровневые логи-
ческие функции. Первый логический уровень прибора со-
ставляют 60 конъюнкторов, реализуемых матрицей И и свя-
занных при помощи плавких перемычек с любой из 16 вход-
ных переменных и их инверсий через буферные схемы АФ
и АФОС. Шесть входных переменных из 16 поступают с
выходного регистра. В матрице И образуются конъюнкции
входных переменных, причем каждая входная переменная
может входить в конъюнкции прямым, инверсным значе-
нием или не входить вовсе.
Выходные сигналы, появляющиеся на выходных шинах
матрицы И, вводятся в матрицу ИЛИ, образующую вто-
рой логический уровень и реализующую дизъюнкции задан-
ных конъюнкций. Матрицу ИЛИ образуют восемь дизъюнкто-
ров, каждый из которых может быть связан с одной из
восьми групп конъюнкторов (по семь или восемь конъюнк-
торов в группе). Программируемым элементом матрицы И
является транзистор с плавкой титан-вольфрамовой перемыч-
кой в цепи эмиттера.
Формирователи АФ и АФОС формируют прямые и ин-
версные значения входных переменных, поступающих в мат-
рицу И, и служат для выбора соответствующего столбца
матрицы И. Через АФОС осуществляется организация
двунаправленного ввода-вывода (по выводам 12, 13, 18, 19).
Выходной регистр образуют четыре D-триггера, такти-
руемых по выводу 1. Выдача хранящейся в регистре ин-
формации на выходные усилители и запись в регистр дан-
ных из матрицы И происходят по фронту тактового импуль-
са С инверсных выходов D-триггеров данные поступают на
АФОС и далее в матрицу И.
Таблица 13.36.
Для выходов ВЗ—В6 (г—3 6)
Входы Выход матрицы ИЛИ sr Выход регистра Выход Режим
ze+1 ze+1
CS С
Q вг
L X L L L Н
L X L Н Н L
L X Н L L Н
L X Н Н Н L Считывание
L Л. L L L Н
L _гъ L Н Н Н
L -T~L Н L L L
L Н Н Н L
Н X X X X Z
Н л X X X Z Хранение
Примечание S Js’” ? р (дЛЯ г=1’ 2’ 7’ 8)’
г .. п
n=(r—\)8 1
(г—1)8 7
Sn= 2 Рп (для г=3 .6),
л=(г-1)8
8 _ 6
рп- П HQr/r+Zr)(QA+rr)lX
т=1 г=3
т— 1
хП [(В/+Г)(В/ 4-7)1. п=0 63,
7= Ц 2, 7, 8 _ _
Ат; Qr, Qr, Br, Br — прямые и инверсные значения входных перемен-
ных, данных D-триггеров, выходных данных, Лт = 0,1, /ш = 0,1, /г=0,1, ir—0,1
(1 — при наличии перемычки, 0 — при ее отсутствии)
.______________________________________________________ ,Т‘). .__
203
Выходной каскад предназначен для вывода информа-
ции и включает восемь выходных усилителей с тремя
состояниями, четыре из которых управляются по выводу
11 и четыре—непосредственно из матрицы И, т. е. адрес-
ным путем.
Дешифратор термов, управляемый по выводам 13—18,
осуществляет выборку строк матрицы И (термов). Для вы-
борки требуемой конъюнкции (при программировании) ДШТ
подключает к источнику программирующего импульса соот-
ветствующую сборку матрицы И, связанную с пережигаемой
перемычкой.
На рис. 13.9 изображена функциональная схема трак-
та БИС ПЛМ с двунаправленным выводом шины вход-вы-
ход, а на рис. 13.10 — аналогичная схема тракта с регистро-
вым выходом. Схема jV-входового элемента И, представлен-
ного матрицей И, показанного на рис. 13.9 и 13.10, поясняет-
ся на рис. 13.11. На пересечении горизонтальных и верти-
кальных линий в матрице И находятся целые (незапрограм-
мированные) перемычки.
Изображенное в виде сетки поле матрицы И удобно
использовать для программирования, обозначая незапрограм-
мированные перемычки знаком X.
На рис._ 13.12 дан пример представления функции
В = А0>А 1 -|-Л0-А1 в обычном виде и в виде, реализуемом
БИС ПЛМ.
Для защиты записанной в микросхему информации от
несанкционированного доступа (для включения ДШТ) в схе-
ме предусмотрены две дополнительные перемычки, которые
потребитель может пережечь после записи информации пу-
тем подачи на выводы 1 и И в течение 10 мс напряже-
ния 20 В (без включения напряжения питания).
Динамические параметры ИС КМ1556ХП4 измеряются
в соответствии с рис. 13.13, при этом: U1С — тактовый
сигнал (напряжение низкого уровня 0...0,4 В, напряжение
высокого уровня 2,4...4,5 В); И1А — адресный импульс (на-
пряжение низкого уровня 0...0,4 В, напряжение высокого
уровня 3 В±10%, длительность сигнала ^25 нс); /к—
время контроля.
Значения электрических параметров микросхемы в рабо-
чем диапазоне температур приведены в табл. 13.4, а их
значения в предельно допустимых и предельных режимах —
в табл. 13.5. Графики зависимости основных электрических
Рис. 13.12. Представление функции В = Д0• А1 -|-Д0 • А1 в обычном
виде (а) и на функциональной схеме БИС ПЛМ (б)
Рис. 13.9. Функциональная схема тракта с двунаправленным вы
водом шины вход-выход
ГР РВ
Рис. 13.10. Тракт БИС ПЛМ с регистровым выходом
РиС. 13.13. Временные диаграммы измерения динамических пара-
метров ИС КМ1556ХП4
Риб. • 1X11. Представление логического элемента И в БИС ПЛМ
204
Таблица 13.4.
Электрические параметры ИС КМ1556ХП4
Параметр Значение Режимы измерения
не менее не более
Выходное напряжение низ- кого уровня иьвык в — 0,5 Ucc=5 В±10 %, Iol= 12 мА
Выходное напряжение высо- кого уровня ивык (UOh), в 2,4 — L/cc=5B±10 %, 1qh=—2 мА
Ток потребления Лют (Л?<?)’ МА — 180 (/сс=5В±10%
Входной ток низкого уровня /Sx (//£) мА —0,25 — 1/сс=5В±10%, U/l=0,4 В
Входной ток высокого уровня ^вх (Л//). мкА: для выводов /—9, 11 — 25 t/cc=5 В±10 %, UlH=2,4 В
для выводов 12,13,18, 19 100
Выходной ток низкого уров- ня в состоянии «Выключено» ^вых вык МкА — 100 — Цсс=5В±10%, UOL=0,4 В
Выходной ток высокого уров- ня в состоянии «Выключено» ВЫХ ВЫК МКА — 100 1/сс=5В±10%, UOH=2,4 В
Время задержки распростра- нения при включении нс — 35 (/сс=5,0 В, cf==50 пФ
Время задержки распростра- нения при выключении t$LH’ НС
Время задержки распростра-’ нения при включении от вхо- да С до выходов В нс — 25 (7СС=5 В, С£=50 пФ
Время задержки распростра- нения при выключении от входа С до выходов В *РЦЦС—В)> нс
Время выборки разрешения для перехода из третьего со- стояния в состояние низкого уровня t$cEZL> нс’ Для вы- водов: 11-(14-17) • — 25 (Усс=5 В, Cl=50 пФ
12-2, 13-2, 28-9, 19-9 45
Время выборки хранения для перехода из состояния низко- го уровня в третье состояние tAcni7, НС, для выводов: 12-2, 13-2, 18-9, 19-9 — 45 . t/cc=5 В, Cl=5 пФ
11-(14—17) 25
Время выборки разрешения для перехода из третьего со- стояния в состояние высоко- го урОВНЯ t%CEZH’ НС’ Для выводов 11-(14-17) 25 _ Ucc=5 В, С£=50 пФ
12-2, 13-2, 18-9 45
Окончание табл. 13.4
Параметр Значение Режимы измерения
не меиее не более
Время выборки хранения для перехода из состояния высо- кого уровня в третье состоя- ние t^sGHZi нс> Для выводов: 11-(14-17) 35 t/cc=5 В, Cl=5 пФ
12-2, 13-2, 18-9 45
Входная емкость С7, пФ — 5 (Усс=5 В
Выходная емкость Со, пФ — 10 (7СС=5 В
* — только для запрограммированных микросхем.
Таблица 13.5.
Электрические параметры ИС М1556ХП4 в предельно
допустимом и предельном режимах
Параметр Предельно допустимый режим Предельный режим
не менее не более не менее ( не более
Напряжение питания (7СС, в 4,5 5,5 0 -0,5* 6 7
Напряжение на выходе закрытой схемы Uo, В 0 5,5 0 —0,5* 6 7
Входное напряжение низкого уров- ня UiL, В 0 0,5** — 1* —
Входное напряжение высокого уров- ня и1н, В 2,4** 5,5 — 7
Выходной ток высокого уровня /оя, мА —2 — —3 —
Выходной ток низкого уровня /0£, мА — 12 — 18
Емкость нагрузки С£, цФ — 50*** — 200
Время нарастания (спада) входно- го импульса /р(^), нс — IQ*** — —
Время установления сигнала адре- са относительно тактового сигнала (s£/(A-C)’ нс 35 — — —
Время сохранения сигнала адреса относительно тактового сигнала Л/(С-А)’ нс 25 — — —
Длительность тактового сигнала нс 25 — — —
* При вытекающем токе не более 10 мА и времени воздействия
предельного режима эксплуатации 5 мс.
** С учетом помехоустойчивости UIL^Q,8 В, (7/w>2,0 В
*** При измерении динамических параметров
205
параметров от напряжения питания и диапазона рабочих
температур для ИС КМ1556ХП4, М1556ХП4 приведены на
рис. 13.14 и 13.15, при этом режимы работы указаны
в табл. 13.6.
Зависимости выходных напряжений от выходных токов
приведены на рис. 13.16, а, б, входного тока от входного
напряжения — на рис. 13.16, в, значения динамических пара-
метров от емкости нагрузки— на рис. 13.16, г.
Возможны следующие режимы работы микросхемы: ре-
жим хранения; режим считывания; режим программирова-
ния и контроля матрицы И.
Режим хранения осуществляется установкой выходов
схемы в закрытое (высокоимпедансное) состояние путем
подачи на вывод 11 напряжения высокого уровня (для
выходов ВЗ — В6) или подачи на выводы 2—9, 12, 13, 18,
19 определенных адресных воздействий (для выходов Bl, В2,
В7, В8).
В режиме считывания при подаче кода адреса на вы-
воды 2—9, 12, 13, 18, 19 запрограммированных микро-
схем АФ и АФОС подают требуемые логические уровни
на соответствующие столбцы матрицы И. Одновременно в
матрицу через АФОС поступает выходной сигнал. В зависи-
мости от карты пережигания перемычек при подаче
тактового импульса на выходе схемы реализуется логи-
ческая функция входных и выходных сигналов.
Разрешение выборки выходных каскадов при считы-
вании осуществляется при низком уровне входного сигнала
по выводу 11 (для выходов ВЗ —В6) или непосредствен-
но из матрицы, т. е. адресным путем (для выходов В1,
В2, В7, В8).
Микросхемы поставляются потребителю незапрограмми-
рованными (с целыми перемычками в матрице И). Про-
граммирование микросхем у потребителя включает програм-
мирование основного поля матрицы И и контроль чистоты
поля.
Программирование основного поля матрицы И осущест-
вляется повышением напряжения питания до 11,5±0,5 В
в два этапа. На первом этапе программируются строки
& Ц2 W
я\ исс, &
а)
в)
Рис. 13.15. Графики зависимости Uqh (a), UOi (б), 1ц ।
1СС (г), tp (б) от диапазона рабочих температур для
КМ1556ХП4, М1556ХП4
Рис, 13.14. Графики зависимости U он (a), Uqi (б), In (в),
1г О (*)« tp (б) от напряжения питания для ИС КМ1556ХП4,
М1556ХП4
206
Таблица 13.6.
Режимы работы ИС КМ1556ХП4 при снятии различных
зависимостей
Изменяе- мый пара- метр hi. 1сс Uqh U()L
Режим работы микросхемы ujl=qa в, Z7cc=5,5 В —2 мА, 1 12 мА, t/cc=4,5 В = 50 пФ = 5 В
с 0-й по 31-ю, на втором — 32-й до 63-й. На вывод 1 или
11 (на первом или втором этапе соответственно) также
подается напряжение {/7=11,5±0,5 В.
Для пережигания отдельной перемычки необходимо вы-
брать соответствующие столбец и строку матрицы. Тре-
буемый столбец выбирается подключением выводов 2—9 в
соответствии с табл. 13.7 и выводов 12(19) в соответствии
с табл. 13.8. Требуемая строка выбирается подключением
выводов 13—18 в соответствии с табл. 13.9, где PH — на-
пряжение программирования; L и Н — состояния низкого
и высокого уровней.
Пережигание выбранной перемычки происходит при
подаче программирующего импульса на один из выводов:
16—19 — для верхней половины матрицы; 12—15 — для ниж-
ней половины матрицы. Понижая напряжение питания до 6 В
и подавая тактовый импульс на вывод 11 или 1 (на первом
или втором этапе соответственно), контролируют пережжен-
ную перемычку по выводам 16—19 (для строк с 0-й по
31-ю) и по выводам 12—15 (для строк с 32-й по 64-ю).
При отсутствии перемычки на выходе должно быть напря-
жение низкого уровня UqL ^0,5 В.
Контроль пережженной перемычки повторяется при напря-
жении питания t/cc=4,5 В. При наличии перемычки про-
цедуру программирования следует повторять до 10 раз.
Временные диаграммы программирования приведены на
рис. 13.17.
Контроль чистоты поля запрограммированной микросхе-
мы осуществляется аналогично контролю перемычек при
программировании без подачи программирующего импульса.
При целой перемычке на выходе будет присутствовать на-
пряжение высокого уровня.
Uoh,B
~2,0 ~1,6 -1,2~0,8 ~О,к О
1он, "А g)
Рис. 13.16. Графики зависимости U(а), ^ОН=
=№он) hL=f<<UIL) («)’ ^=HCL) (е) для ИС КМ1556ХП4,
М1556ХП4
Таблица 13.7.
Условия пережигания для столбца на выводах 2—9
Номер столбца Состояния на выводах
9 8 7 6 5 4 3 2
0 PH PH PH PH PH PH PH L
1 PH PH PH PH PH PH PH н
2 PH PH PH PH PH PH PH L
3 PH PH PH PH PH PH PH н
4 PH PH PH PH PH PH L PH
5 PH PH PH PH PH PH н PH
6 PH PH PH PH PH PH L PH
7 PH PH PH PH PH PH н PH
8 PH PH PH PH PH L PH PH
9 PH PH PH PH PH н PH PH
10 PH PH PH PH PH L PH PH
11 PH PH PH PH PH н PH PH
12 PH PH PH PH L PH PH PH
13 PH PH PH PH н PH PH PH
14 PH PH PH PH L PH PH PH
15 PH PH PH PH н PH PH PH
16 PH PH PH L PH PH PH PH
17 PH PH PH н PH PH PH PH
18 PH PH PH L PH PH PH PH
19 PH PH PH н PH PH PH PH
20 PH PH L PH PH PH PH PH
21 PH PH н PH PH PH PH PH
22 PH PH L PH PH PH PH PH
Таблица 13.8.
Условия пережигания для столбца 12(19) на выводах 13—19
Номер столб- ца Сос- тоя- ние на выводе 12(19 Номер строки Состояние на выводах
13(16) 1 14(17) 15(18) 16(12) 18(14)
0 Z 0(32) Z Z Z Z Z Z PH
1 Z 1(33) Z Z PH Z Z Z PH
2 PH 2(34) Z PH Z Z Z Z PH
3 PH 3(35) Z PH PH Z Z Z PH
4 Z 4(36) PH Z Z Z Z Z PH
5 Z 5(37) PH Z PH Z Z Z PH
6 PH 6(38) PH PH Z Z Z Z PH
7 PH 7(39) PH PH PH Z Z Z PH
8 Z 8(40) Z Z Z Z Z PH Z
9 Z 9(41) Z Z PH Z Z PH Z
10 PH 10(42) Z PH Z Z Z PH Z
11 PH П(43) Z PH PH Z Z PH Z
12 Z 12(44) PH Z Z Z Z PH Z
13 Z 13(45) PH Z PH Z Z PH Z
14 PH 14(46) PH PH Z Z Z PH Z
15 PH 15(47) PH PH PH Z Z PH Z
16 Z 16(48) Z Z Z Z PH Z Z
17 Z 17(49) Z Z PH Z PH Z Z
18 PH 18(50) Z PH Z Z PH Z Z
19 PH 19(51) Z PH PH Z PH Z Z
20 Z 20(52) PH Z Z Z PH Z Z
21 Z 21(53) PH Z PH Z PH Z Z
22 PH 22(54) PH PH Z Z PH Z Z
23 PH 23(55) PH PH PH Z PH Z Z
24 Z 24(56) Z Z Z PH Z Z Z
25 Z 25(27) Z Z PH PH Z Z Z
26 PH 26(58) Z PH Z PH Z Z Z
27 PH 27(59) Z PH PH PH Z Z Z
28 Z 28(60) PH Z Z PH Z Z Z
29 Z 29(61) PH Z PH PH Z Z Z
30 PH 30(62) PH PH Z PH Z Z Z
31 PH 31(63) PH PH PH PH Z Z Z
207
Таблица 13.9а.
Таблица истинности ИС КМ1556ХП6
Для выходов Bl, В8 (г=1, 8)
Выход терма Лг-1)8 Выход матрицы или Sr Выход Вг Режим
L L L И 2 Z Хранение
Н Н L И н L Считывание
При программировании БИС ПЛМ следует учитывать
следующие особенности:
через целую перемычку на вход схемы И поступает
напряжение либо низкого, либо высокого уровня в зависи-
мости от уровня сигнала АФ;
пережженная перемычка всегда соответствует состоянию
низкого уровня на входе схемы И;
неиспользуемый терм необходимо оставлять незапрограм-
мированным. В этом случае на вход схемы ИЛИ поступа-
ет сигнал низкого уровня, не влияющий на прохождение
информации с соседних термов;
как в трактах с двунаправленным выводом шин
Вход-выход, так и в трактах с регистровым выходом
выходные каскады устанавливаются в третье состояние по
приходу сигнала низкого уровня с блока РВ1 либо с терма
матрицы И, управляющего третьим состоянием.
Микросхемы с записанной информацией следует подвер-
гать электротермотренировке с последующим контролем
правильности записанной информации путем проверки рабо-
тоспособности и электрических параметров. Методика элект-
ротермотренировки приведена в технических условиях.
Ниже кратко рассмотрим особенности других ИС се-
рии КМ 1556, изготавливаемых на базе ТТЛШ и выполнен-
ных методами планарно-эпитаксиальной технологии с изоля-
цией элементов р-п переходами. У этих микросхем поря-
док программирования аналогичен описанному для
ИС КМ1556ХП4.
Таблица 13.96.
Для выходов В2—В7 (г = 2—7)
Входы Выход матрицы или Sr Выход регистра Выход Режим
CS с ^9 | /й4-| /е+ ।
Qr Вг
L L L L L L L L X X X X L L Н Н L L Н Н L Н L Н L И L Н L Н L Н L Н L Н Н L Н L И Н L L Считывание
Н Н X X X X X X X Z Z Хранение
(Л-П8 + 7 (л- 1)8 + 7
Примечание Sr= 2i рп (для г=1, 8), S,= S Рп (для
п(г —1)84-1 П=(г—1)8
г = 2 7),
8 7
Рп = И [ тКт 4" Кт) (Amj т 4" j т) ] П [(Qr/r4-D)(Q4r4-4)]X
т = 1 г = 2
х П8 [ (ВЛ+ Ч (В,/,+/.)].
п = 0 63,
Ат, Ат, Qr, Вг, Вг — прямые и инверсные значения входных переменных,
данных D-триггеров, выходных данных, Кт = 0, 1, jm = Q, 1, /Л = 0; 1, Л = 0,
(1 при наличии перемычки, 0 —- при отсутствии перемычки)
Ui,B l
Вывод
1или 11
О
Ui>4
Выводы
2-9,12-13
или 2-9,
19,16-18 о
UCC,B Л
Вывод
zo zt
u0,B t
Выводы
16-19 или
12-160
U, В i
Тактовый
инлульс
вывод и
11 или 1
t>5l Н
у
ИОРнс
ЪЮОнс
Л
Ъ 700 нс
ЪЮОм
НООнс
ъ/ООнс Гц
t,HC
ЪЮОм
t,w
t,HC
t,HC
Ъ100нс
\£нс
Рис. 13.17. Временные диаграммы программирования ИС КМ1556ХП4
208
13.3. Микросхема КМ1556ХП6
Микросхема КМ1£56ХП6 представляет собой комбина-
ционно-последовательную схему на восемь аргументов, во-
семь обратных связей 6-разрядного регистра D-типа с двумя
программируемыми двунаправленными шинами и выходами
на три состояния. Условное графическое обозначение и
назначение выводов микросхемы КМ1556ХП6 приведены на
рис. 13.18, а структурная схема дана на рис. 13.19. Ана-
лиз показывает отличие ИС КМ1556ХП6 от ИС КМ1556ХП4.
Назначение выводов ИС КМ1556ХП6 приведено ниже, а таб-
лица истинности дана в табл. 13.9.
Назначение выводов ИС КМ1556ХП6
1 Вход тактовый С
2—9 Входы адресные АО—А7
10 Общий GND ,
11 Вход разрешения выборки CS
12 , 19 Входы-выходы В8, В\
13—18 Выходы В7—В2
20 Питание Ucc
Рис. 13.18. Условное графи-
ческое обозначение ИС
КМ1556ХП6
мы реализуется логическая функция входных и выходных
сигналов. Разрешение выборки выходных каскадов при счи-
тывании осуществляется при низком уровне входного сигна-
ла по выводу 11 (для выходов В2 — В7) или непосред-
ственно из матрицы, т. е. адресным путем (для выходов
Bl, В8).
13.4. Микросхема КМ1556ХП8
Микросхема КМ1556ХП8 является комбинационно-после-
довательной схемой, состоящей из восьми аргументов, вось-
ми обратных связей и 8-разрядного регистра D-типа на
выходе. Условное графическое .обозначение и назначение
выводов приведены на рис. 13.20.
Структурная схема и таблица истинности' приведены на
рис. 13.21 и в табл. 13.10 соответственно.
Назначение выводов ИС КМ1556ХП8
1 Вход тактовый С
2—9 Входы адресные АО—А7
10 Общий GND ____
11 Вход разрешения выборки CS
12—19 Входы В8—В1
20 Питание UCc
Основными узлами микросхемы являются электрически
программируемая матрица И и жестко фиксированная мат-'
рица ИЛИ, реализующие двухуровневые логические функ-
ции. Первый логический уровень прибора составляют
64 конъюнктора, реализуемых матрицей И и связанных при
помощи плавких перемычек с любой из 16 входных пере-
менных и их инверсий через буферные схемы АФ и АФОС.
Восемь входных переменных из шестнадцати поступают с
выходного регистра D-триггеров.
В матрице И образуются конъюнкции входных пере-
менных, причем каждая входная переменная может входить
в конъюнкции прямым, инверсным значением или не вхо-
дить вовсе.
Рис. 13.19. Структурная схема ИС КМ1556ХП6
Рис. 13.20. Условное графи-
ческое обозначение ИС
КМ1556ХП8
Возможны следующие режимы работы микросхемы: ре-
жим хранения; режим считывания; режим программирова-
ния и контроля матрицы И.
Режим хранения осуществляется установкой выходов
схемы в закрытое (высокоимпедансное) состояние путем
подачи на вывод 11 напряжения высокого уровня (для
выходов В2 — В7) или подачи на выводы 2—9, 12, 19 опре-
деленных адресных воздействий.
В режиме считывания при подаче кода адреса на
выводы 2—9, 12, 19 запрограммированной микросхемы АФ
и АФОС подают соответствующие уровни на столбцы мат-
рицы И. Одновременно в матрицу через АФОС поступает
выходной сигнал. В зависимости от карты пережигания
перемычек при подаче тактового импульса на выходе схе-
Рис; 13 21. Структурная схема ИС КМ1556ХП8
8 П. П. Мальцев
209
Таблица 13.10.
Таблица истинности ЙС КМ1556ХП8
8
Р„- n,l^mKm + Kn)(Amjm+Jm)]X
т= 1
8
х П [(Q / +7) (<?<+>)],
7=1
Дт, Ат, (Qr, Qr) — прямые и инверсные значения входных переменных
(данных D-триггеров), Кт = 0, 1, /т=0, 1, /г = 0, 1, tr=0, 1(1— при наличии
перемычки, 0 — при отсутствии перемычки)
Входные сигналы, появляющиеся на выходных шинах
матрицы И, вводятся в матрицу ИЛИ, образующую вто-
рой логический уровень и реализующую дизъюнкции задан-
ных конъюнкций. Матрицу ИЛИ образуют восемь дизъюнк-
торов, каждый из которых может быть связан с одной из
восьми групп конъюнкторов (по восемь конъюнкторов в
группе). Программируемым элементом матрицы И являет-
ся транзистор с плавкой титан-вольфрамовой перемычкой
в цепи эмиттера.
Формирователи АФ и АФОС формируют прямые и
инверсные значения входных переменных, поступающих в
матрицу И, и служат для выбора соответствующего столб-
ца матрицы.
Выходной регистр образуют восемь D-триггеров, управ-
ляемых по выводу 1. Выдача хранящейся в регистре ин-
формации на выходные усилители и запись данных из
матрицы И происходят по фронту положительного тактово-
го импульса. С инверсных выходов D-триггеров данные
поступают на АФОС и далее в матрицу И.
Выходной каскад включает восемь выходных усилите-
лей с тремя состояниями, управляемых по выходу 11, и
предназначен для вывода информации. Считывание данных
из выходного каскада разрешается при напряжении низко-
го уровня на выводе 11.
Дешифратор ДШ, управляемый с выводов 13—18, осу-
ществляет выборку строк матрицы И (термов). Для выбор-
ки требуемой конъюнкции (при программировании) ДШТ
подключает ж источнику программирующего импульса соот-
ветствующую сборку матрицы И, связанную с пережигаемой
перемычкой.
Возможны следующие режимы работы микросхемы:
режим хранения; режим считывания; режим программирова-
ния и контроля матрицы И.
Режим хранения реализуется установкой выходов схемы
в третье состояние подачей на вывод 11 напряжения UlH.
В режиме считывания при подаче кода адреса на вы-
воды 2—9 запрограммированной микросхемы АФ подают
требуемые логические уровни на соответствующие столбцы
матрицы И. Одновременно в матрицу через АФОС поступа-
ет выходной сигнал. В зависимости от карты пережигания
перемычек при подаче на вывод 1 тактового импульса
на выходе схемы реализуется логическая функция выход-
ных и входных сигналов. Разрешение выборки выходных
каскадов осуществляется при низком уровне входного сигна-
ла по выводу 11.
13.5. Микросхема КМ1556ХЛ8
Микросхема КМ1556ХЛ8 реализует до восьми выходных
логических функций от десяти входных переменных и
шесть программируемых обратных связей в базисе И-ИЛИ/НЕ.
Условное графическое обозначение приведено на рис. 13.22.
Структурная схема и таблица истинности приведены на
рис. 13.23 и в табл. 13.11 соответственно.
Назначение выводов ИС КМ1556ХЛ8
1—9, 11 Адресные входы АО—А9
12, 19 Выходы В8, В1_____ ___
13—18 Входы-выходы В7— В2
10 Общий GND
20 Питание Ucc
Возможны следующие режимы работы микросхемы: ре-
жим хранения; режим считывания; режим программирова-
ния и контроля матрицы И.
Режим хранения осуществляется установкой выходов
схемы в закрытое (высокоимпедансное) состояние путем
подачи на выводы 1, 2—9, 11, 13—18 определенных адрес-
ных воздействий.
В режиме считывания при подаче кода адреса на вхо-
ды 1—9, И, 13—18 запрограммированной микросхемы АФ
и АФОС подают соответствующие уровни на столбцы мат-
рицы И. Одновременно в матрицу через АФОС поступает
выходной сигнал. В зависимости от карты пережигания
перемычек на выходе схемы реализуется логическая функция
входных и выходных сигналов.
Разрешение выборки выходных каскадов (ВК) осущест-
вляется непосредственно из матрицы, т. е. адресным путем.
Пережигание всех перемычек в управляющей строке соот-
Рис. 13.22. Условное графи-
ческое обозначение ИС
КМ1556ХЛ8
Рис. 13.23. Структурная схема ИС КМ1556ХЛ8
210
Таблица 13.11.
Таблица истинности ИС КМ1556ХЛ8
Выход терма P(r-1)8 Выход матрицы ИЛИ Sr Выход Br Режим
L L z Хранение
L H z
H L H Считывание
H H L -
(г-1)8 + 7
Примечание S = Р г—1,2. 8, л=0,1. 63,
л=(г-1)8+1
необходимо проводить только при отключенных источниках
питания.
Значения электрических параметров ИС КМ1556ХЛ8
аналогичны параметрам КМ1556ХП4, а некоторые их отли-
чия видны в характере зависимостей параметров от тем-
пературы, напряжения питания и емкости нагрузки (рис. 13.24
и 13.25).
1U |
Рп=. П U^/nKm+Km) (^m/m+/w)]X
т— I
7
х п ((Br/,+Q(BA+U1;
г=2
Кт—0; 1; /ш=0, 1, /г=0, 1; *r=0; 1 (J — при наличии перемычки, 0 —
при отсутствии перемычки), Ат, Ат(Вг, Вг) — прямые и инверсные значения
входных переменных (выходных данных)
ветствует переводу ВК в режим считывания независимо
от подаваемого адреса.
Двунаправленные выходы микросхемы могут быть ис-
пользованы как входы, если установить ВК в третье
состояние. '
Типовое значение коэффициента программируемости 0,65
с учетом отбраковки при электротррнировке.
Для защиты записанной в микросхему информации
(для предотвращения ее чтения) в схеме предусмотрены
две перемычки, которые потребитель может пережечь после
записи информации в микросхему. Пережигание осу-
ществляется подачей напряжения 20 В на выводы 1 и 11
в течение 10 мс. Напряжение питания при этом не подается.
При эксплуатации микросхем следует обеспечить такой
тепловой режим, чтобы температура основания корпуса
не превышала 125 °C.
При ремонте аппаратуры и контроле параметров мик-
росхем в контактирующих устройствах замену ИС КМ 1556
Рис. 13.25. Графики зависимости U Ofi (a), U0L (б), tp(e)
оф напряжения питания и tp=f(CL) (г) для ИС КМ1556ХЛ8
С, лФ
Рис. 13.26. Условное графи-
ческое обозначение ' ИС
ПЛ900
13.6. Программируемая логическая интегральная
микросхема' с ультрафиолетовым стиранием
информации
Программируемая потребителем логическая- интегральная
микросхема с ультрафиолетовым стиранием информации
(СПЛИС) типа ПЛ 900 (рис. 13.26) предназначена для’
реализации комбинационной логики в виде дизъюнктивных
нормальных форм и последовательностной логики в виде
конечных автоматов с внешними обратными связями. Мик-
-2_ CLKI PLM
JL. INPUT
— INPUT
— I/O
— I/O
— I/O
JL. INPUT
18
19
20
INPUT
INPUT
GND
Ucc
INPUT-
INPUT -
I/O -
I/O -
I/O -
I/O -
I/O -
I/O -
I/O
I/O
I/O
I/O
I/O
I/O
INPUT-
INPUT
CLK2
kO
39
38
37
36
35
3k
33
32
31
30
29
28
27
26
25
2k
23
22
21
,211
росхема состоит из программируемой матрицы И, фикси-
рованной матрицы ИЛИ и блока ввода-вывода с програм-
мируемой архитектурой, определяющей полярность выходно-
го сигнала, вид обратной связи, тип синхронизации и за-
поминающего элемента на выходе микросхемы (£)-, Г-,
.1 К- или -триггер). Наличие бита безопасности предотвра-
щает несанкционированное считывание информации из
СПЛИС, сохраняя авторство прошивки микросхемы. Для
специализации СПЛИС разработаны программаторы и
соответствующее программное обеспечение для ЭВМ типа
ДВК-2 и IBM PC/AT.
Схемы конструируются из 24 библиотечных элементов
путем их соединения и связывания определенных элемен-
тов с контактами СПЛИС. Для создания схемы, коррект-
ной с точки зрения СПЛИС, необходимо ознакомиться со
структурой макроячейки микросхемы.
Все библиотечные элементы разделены на три группы
(в соответствии с тремя уровнями элементов в типовой
макроячейке СПЛИС) и приведены на рис. 13.27. В группу
ИЛИ входят элементы типа ИЛИ с инверсией по выходу
и без нее. В группу И входят элементы типа И с инвер-
сией по входу и без нее В группу ВХ/ВЫХ входят
элементы, которые связаны с контактами микросхемы
(элементы типа Clock, Вход, Выход, Выход с тригге-
ром и пр.). Элемент-инвертор включен во все три группы.
Каждый элемент описывается собственным файлом и имеет
собственное имя.
Если пользователь знает имя нужного элемента, то он
может ввести его в строку запроса, иначе он должен
выбрать в подменю группу, к которой принадлежит эле-
мент. При выборе группы в области меню появляется
подменю с перечнем имен элементов, принадлежащих к
данной группе. При этом если нажимается клавиша,
соответствующая печатному символу, то считается, что поль-
ВАШ ВАШ ВАШ
Not
0R2 ORB N0R2 N0R6
Нис. 13.27. Состав библиотеки элементов для группы И (а), ИЛИ
(б) и остальных элементов (в) ИС ПЛ900
зователь вводит имя элемента и подсистема передает
управление из меню строчному редактору для ввода имени
элемента. Если нажимается функциональная клавиша
(например, «стрелка»), то продолжается работа в режиме
меню.
Имена элементов в подменю соответствуют именам
файлов, описывающих эти элементы, и выбраны из следую-
щих соображений:
для элементов группы И принято обозначение BANDX,
где AND означает, что это элемент И, буква В — эле-
мент И с инверсией по входам. Если элемент без инвер-
сии, то буква В не используется. Буква X означает число
входов у элемента. Например, AND3 — элемент И с тремя
входами без инверсии по входам;
для элементов группы ИЛИ принято обозначение
NORX, где OR означает, что это элемент ИЛИ, буква
N — элемент ИЛИ с инверсией по выходу. Если элемент
без инверсии, то буква N не используется. Буква X озна-
чает число входов у элемента. Например, NOR4 — элемент
ИЛИ с четырьмя входами с инверсией по выходу.
Элемент CIK обозначает контакт Clock микросхемы;
Not — инвертор, остальные обозначения показаны на
рис. 13.27, в.
При работе в подменю имен элементов нажатие клави-
ши FI вызывает показ изображения текущего элемента
в правом нижнем углу области черчения (текущий эле-
мент-элемент, выделенный квадратиком). Это бывает удобно,
если по имени элемента необходимо определить его функ-
цию. Выбор элемента из списка элементов осуществляется
установлением квадратика на имя элемента и нажатием
клавиши (Enter).
Основные параметры СПЛИС приведены ниже.
Число входов 38
Число выходов 24
Число макроячеек 24
Число термов произведений 240
Число эквивалентных логических элементов 900
Потребляемая мощность, мВт:
максимальная 400
в статическом режиме 100
Максимальная тактовая частота, МГц 20
Напряжение питания, В 5
Все уровни входных и выходных сигналов соответству-
ют уровням ТТЛ.
212
13.7. Расширение логических возможностей ПЛМ
Увеличение числа конъюнкций, включающих до шест-
надцати входных переменных, для электрической ПЛМ
К556РТ1, КР556РТ1 достигается параллельным включением
соответствующих входов и выходов нескольких прибо-
ров, входы CS которых заземлены. При этом для реали-
зации на выходах функции Проводное ИЛИ все выходы
приборов должны быть запрограммированы активным низ-
ким уровнем. Пример такого включения для двух ПЛМ
К556РТ1 представлен на рис. 13.28.
Аналогично увеличивают число конъюнкций для ПЛМ
К556РТ2, КР556РТ2, КМ556РТ2, однако в этом случае
входы CS не заземляются, а используются для поочеред-
ной выборки одной из параллельно включенных ПЛМ.
При этом программировать все выходы активным низким
уровнем нет необходимости.
Другим методом увеличения числа конъюнкций являет-
ся метод разложения реализуемых функций по одной или
нескольким входным переменным. Метод разложения по вход-
ной переменной основан на представлении нулевой функции
Bp-iXi. -Х..Х) в виде ВР(Х1...Х|..Х) = ХД,(Х1...1 .Х) +
+ ХД,(Х1...0..Х1).
При реализации этого метода таблица программы должна
быть разделена на две (и более) таблицы, каждая ив
которых должна содержать около 48 конъюнкций, подхо-
дящих для реализации в отдельных ПЛМ. Это разделение
достигается разложением исходной таблицы относительно
«единиц» и «нулей» необходимых входных переменных. Чис-
ло конъюнкций Рп при разложении удваивается. Лучше
всего формировать требуемые таблицы программы относи-
тельно переменных с наименьшим числом безразличных со-
стояний. ^Входной сигнал переменной, относительно которой
осуществляется разложение, используется для управления
ПЛМ по входам разрешения выборки CS.
В качестве примера, иллюстрирующего этот метод,
рассмотрим применение ПЛМ на 10 конъюнкторов для вве-
дения в нее данных программы, представленной в табл. 13.12.
Рис 13.28. Структурная схема для увеличения числа конъюнкций
методом параллельного включения микросхем (а) или разложения
реализуемых функций по одной входной переменной (б)
Рис. 13 29. Структурная схема расширения числа входных пере-
менных методом разложения функций по входным переменным
Таблица 13.13.
Реализация примера применения ПЛМ
Р*п Рп Входы Выходы
А4 ЛЗ Л2 Л1 В8 В7 В6 В5 В4 вз В2 В1
1а 1 Н 0 н 1 0 0 0 0 0 0 0 1
2а 2 н 0 1 0 0 0 0 0 0 1 0 0
4 3 н 0 1 1 0 0 0 0 1 0 0 0
7 4 1 0 н 1 0 0 0 1 0 0 0 0
8 5 1 0 1 н 0 0 1 0 0 . 0 0 0
11 6 1 0 н н 0 1 0 0 0 0 0 0
12а 7 1 0 1 н 0 1 0 0 0 0 0 0
Таблица 13.14.
Реализация примера применения ПЛМ
Р* Рп Входы Выходы
А4 ЛЗ Л2 Л1 В8 В7 В6 В5 В4 вз В2 В1
16 1 н 1 н 1 0 0 0 0 0 0 0 1
26 2 н 1 1 0 0 0 0 0 0 1 0 0
3 3 н 1 0 1 0 0 0 0 1 0 0 0
5 4 н 1 0 0 0 0 0 1 0 0 0 0
6 5 0 1 н 1 0 0 0 1 0 0 0 0
9 6 1 1 н 1 0 0 1 0 0 0 0 0
10 7 0 1 1 н 0 0 1 0 0 0 0 0
126 8 1 1 1 н 0 1 0 0 0 0 0 0
13 9 1 1 н н 1 0 0 0 0 0 0 0
Разложение этой таблицы относительно входа АЗ при-
ведет к образованию двух таблиц (табл. 13.13 и 13.14).
Каждая из этих таблиц содержит менее 10 конъюнкций
и пригодна для их реализации в отдельных ПЛМ, ра-
ботающих параллельно и управляемых от входной перемен-
ной АЗ (рис. 13 28, б).
Увеличение числа входных переменных для ПЛМ являет-
ся наиболее сложной проблемой. Когда исходная таблица
программирования содержит более 16 входных переменных,
можно использовать рассмотренный выше метод разложе-
ния функций по какой-либо подходящей входной пере-
менной.
Практическое использование этого метода для 18 вход-
ных переменных показано на рис. 13.29. В этом случае
необходимо применять несколько приборов ПЛМ, даже если
не все конъюнкторы отдельных ПЛМ задействованы. Так
как выборка отдельных ПЛМ осуществляется поочередно
через дешифратор D1, то нет необходимости программиро-
вать все выходы активным низким уровнем.
Таблица 13.12.
Пример применения ПЛМ
Рп Входы Выходы
А4 ЛЗ А2 Л1 В8 В7 В6 В5 В4 вз В2 В1
1 н н н 1 0 0 0 0 0 0 0 1
2 н н 1 0 0 0 0 0 0 1 0 0
3 н 1 0 1 0 0 0 0 1 0 0 0
4 н 0 1 1 0 0 0 0 1 0 0 0
5 н 1 0 0 0 0 0 1 0 0 0 0
6 0 1 н 1 CF 0 0 1 0 0 0 0
7 1 0 н 1 0 0 0 1 0 0 0 0
8 1 0 1 н 0 0 1 0 0 0 0 0
9 1 1 н 1 0 0 1 0 0 0 0 0
10 0 1 1 н 0 0 1 0 0 0 0 0
11 1 0 н н 0 ' 1 0 0 0 0 0 0
12 1 н 1 н 0 1 0 0 0 0 0 0
13 1 1 н н 1 0 0 0 0 0 0 0
213
Общее число требуемых приборов ПЛМ при исполь-
зовании этого метода составляет 2", где п — число пере-
менных, относительно которых осуществляется разложение.
При двадцати и более входах этот метод становится не-
экономичным. В этом случае следует пересмотреть таблицу
программы для определения возможности решения задачи пу-
тем мультиплексирования входов ПЛМ При этом необхо-
димо разложение таблицы программирования с помощью
группирования конъюнкций относительно взаимоисключающих
входных переменных. Представленные таблицы (табл 13.15 и
табл. 13.16) и рис. 13.30 иллюстрируют этот принцип.
Исходная таблица программы (табл. 13 11), включающая
17 входных переменных, не может быть непосредственно
введена в одну ПЛМ, имеющую 16 входов. Для реализа-
ции ее в одной ПЛМ исходную таблицу программы раз-
лагают относительно «нулей» и «единиц» переменной Ап,
а конъюнкции группируют так, как показано в табл. 13.16.
Из этой таблицы следует, что, если входная переменная
Лп = 0, состояния выходов не зависят от состояния пере-
менной An-it если Ап—1, состояния выходов не зависят
от состояния переменной Ап+1. Таким образом, входные
переменные An-i и Ап+1 являются взаимоисключающими
по отношению к входной переменной Ап и могут быть
мультиплексированы на один из входов ПЛМ (рис. 13.30).
Таблица 13.16 содержит две части: верхнюю и нижнюю.
В верхнюю часть включены конъюнкции с изъятой входной
переменной Дл_1, в нижнюю — конъюнкции с изъятой вход-
ной переменной Ап + [.
Расширение числа выходных функций может быть до-
стигнуто с помощью нескольких ПЛМ, включенных парал-
лельно по входам и раздельно по выходам, как показано
на рис. 13.31, а. Содержимое матриц И в этом случае
должно быть одинаковым у всех ПЛМ.
Другим способом расширения числа выходных функций
является кодирование содержимого выходной таблицы в од-
ной ПЛМ с последующим выбором требуемых состояний на
выходах при помощи программируемого постоянного за-
поминающего устройства (ППЗУ) или дешифратора
(рис. 13.31, б, в).
Рис 13.30. Структурная схема расширения числа входных
переменных путем их мультиплексирования
а)
Рис. 13 31 Структурная схема расширения числа выходных
функций при параллельных входах и раздельных выходах (а),
при наличии ППЗУ на выходе (б) или дешифратора (в)
214
ПРИЛОЖЕНИЕ 1.
ПРИНЦИПИАЛЬНЫЕ ЭЛЕКТРИЧЕСКИЕ СХЕМЫ И УСЛОВНЫЕ ГРАФИЧЕСКИЕ ОБОЗНАЧЕНИЯ БИБЛИОТЕЧНЫХ ФЯ БМК
ТИПА K1S21XM1
Ф01
Фог
ФОЗ
Ф06
216
ПРИЛОЖЕНИЕ 2.
ПРИНЦИПИАЛЬНЫЕ ЭЛЕКТРИЧЕСКИЕ СХЕМЫ И УСЛОВНЫЕ ГРАФИЧЕСКИЕ ОБОЗНАЧЕНИЯ БИБЛИОТЕЧНЫХ ФЯ БМК
ТИПА К1520ХМ1
ФМ
217
218
ПРИЛОЖЕНИЕ 3.
ПРИНЦИПИАЛЬНЫЕ ЭЛЕКТРИЧЕСКИЕ СХЕМЫ И УСЛОВНЫЕ ГРАФИЧЕСКИЕ ОБОЗНАЧЕНИЯ БИБЛИОТЕЧНЫХ ФЯ БМК
ТИПА К1520ХМ2
Н2
219
И7У
VT22
VTt
VT/2
VT/9
VT25
vm
VT30
vm
VT36
VTt/
VTtt
VT2
№ ft?1?1 ft О № ft?1-
у^у^У у** у*? 1 М2 [У/t М8 Ш $82/ R2t
'СС
ПРИЛОЖЕНИЕ 4.
ПРИНЦИПИАЛЬНЫЕ ЭЛЕКТРИЧЕСКИЕ СХЕМЫ И УСЛОВНЫЕ ГРАФИЧЕСКИЕ ОБОЗНАЧЕНИЯ БИБЛИОТЕЧНЫХ ФЯ БМК
ТИПА К1572ХМ1
I 41 ^l| TT FH/1 QI JB Q2 7^ Q2<
RE ^1 YR
X1
-L X2
Л-~
4
6
/4-
вс
X2\
X2\
F11/2
O-JS-
11
3*JL
— в тт at —
L Р, F"F
Сг
— Ct
QZi^-
15
16
17
IB2
JB3
r^- RF
JB1
YR-
2
6_
7
£
18
— RF YR
5
^LrF yr______
224
RL2 FH/2
Fff/3 a Fff/к
225
tax г ax
1
2
3
5
6
13
7»
15
X1
X2
A
SL
X1
X2
A
7B1
7B2
RF
031
RL2
RL1
SL
RM
RK3
RR2
RK1
2b
16
YR
33b
TP2
1
22
2
Y1
Y2
У20
Y1
Y2
Y20
10
11
12
7
8_
9
R63 R6b
30a
R62
33a ™
32
TBb
6
TK2
35
15
3a
6a
RBt
RF1
RB1
RB3
Ucc
m
г—С TR3
TB7
ГАЮ зц
31
12c
Ucc
RL2
RK9
RG¥ <
26a
\26b
TP*
TA7
16 17
TB7 ГВ8
038
RK1
Wa HZ/
RK2\
29a
29b
TP2
TB1
U2 ^—<трз
^a
21
TA*
>
&
TR3
A 10b
RG1 П
U RG2
Уз
TAI
RB2
RF7
Усс
________/7
f
30
13
27
TR1 >
—w"
---9
---10
31
31
10c
y3
12
4
Усс
X1 X2 M1 Y YO Y1 Y2 YIP Y2P YO
Xf X2 H2 Y YP Y1 Y2 Y1P Y2P YO
JB RF 1 YR
мм
X/ Х2 А ОЕ М5 Y
Х1 Х2 А ОЕ М Y
JS7 JB2 ЕЕ 7 YR
ПРИЛОЖЕНИЕ 5.
ПРИНЦИПИАЛЬНЫЕ ЭЛЕКТРИЧЕСКИЕ СХЕМЫ И УСЛОВНЫЕ ГРАФИЧЕСКИЕ ОБОЗНАЧЕНИЯ БИБЛИОТЕЧНЫХ ФЯ БМК
ТИПА К1527ХМ1
234
ПРИЛОЖЕНИЕ 6.
ПРИНЦИПИАЛЬНЫЕ ЭЛЕКТРИЧЕСКИЕ СХЕМЫ И УСЛОВНЫЕ ГРАФИЧЕСКИЕ ОБОЗНАЧЕНИЯ БИБЛИОТЕЧНЫХ ФЯ БМК
ТИПА К1548ХМ1
235
ПРИЛОЖЕНИЕ 7.
УСЛОВНЫЕ ГРАФИЧЕСКИЕ ОБОЗНАЧЕНИЯ БИБЛИОТЕЧНЫХ ФЯ БМК ТИПА К1801ВП1
z\7 з,ю_ Вх ьзо -3 3- *3! IP | \Вых 'Ш *32 -5
*33 *33 *36 *37
7- «7- В^Вых 5 7- £Jj9a/x 5 7- В Вы* ' -5 1- 2- в с Вых -3 7- ' <7- В^ых -5
*33
43в
1 - в\Вых г
2-£] -
з-
*Ю
236
ПРИЛОЖЕНИЕ 8.
ПРИНЦИПИАЛЬНЫЕ ЭЛЕКТРИЧЕСКИЕ СХЕМЫ И УСЛОВНЫЕ ГРАФИЧЕСКИЕ ОБОЗНАЧЕНИЯ БИБЛИОТЕЧНЫХ ФЯ БМК
ТИПА К1515ХМ1
ПРИЛОЖЕНИЕ 9.
УСЛОВНЫЕ ГРАФИЧЕСКИЕ ОБОЗНАЧЕНИЯ БИБЛИОТЕЧНЫХ ФЯ БМК ТИПА К6501ХМ1
Список литературы
1. Микропроцессоры и микропроцессорные комплекты ин-
тегральных микросхем: Справочник: В 2-х т. / Б. Б. Абрай-
тис, Н. Н. Аверьянов, А. И. Белоус и др.; Под ред.
В. А. Шахнова.— М.: Радио и связь, 1988.— Т. 1.— 368 с.—
Т. 2,— 368 с.
2. Полупроводниковые БИС запоминающих устройств: Спра-
вочник / В. В. Баранов, Н. В. Бекин, А. Ю. Гордонов и др.;
Под ред. А. Ю. Гордонова и Ю. Н. Дьякова.— М.: Радио
и связь, 1986.— 360 с.
3. Применение интегральных микросхем в электронной вы-
числительной технике: Справочник / Р. В. Данилов,
С. А. Ельцова, Ю. П. Иванов и др.; Под ред. Б. Н. Фай-
зулаева, Б. В. Тарабрина.— М.: Радио и связь, 1986.—
386 с.
4. Зельдин Е. А. Цифровые интегральные микросхемы в
информационно-измерительной аппаратуре.— Л.: Энерго-
атомиздат, 1986.— 289 с.
5. Цифровые и аналоговые интегральные микросхемы: Спра-
вочник / С. В. Якубовский, Л. И. Ниссельсон, В. И. Куле-
шов и др.; Под ред. С. В. Якубовского.— М.: Радио и
связь, 1990.— 496 с.
6. Наумов Ю. Е., Аваев Н. А., Бедрековский М. А. Помехо-
устойчивость устройств на интегральных логических схе-
мах.— М.: Сов. радио, 1975.— 216 с.
7. Аваев Н. А., Дулин В. Н., Наумов Ю. Е. Большие ин-
тегральные схемы с инжекционным питанием.— М.: Сов.
радио, 1977.— 248 с.
8. Сверхбыстродействующие счетчики на основе арсенида гал-
лия / Л. Н. Кравченко, В. Н. Пархоменко, М. Ю. Родионов
и др. // VII Междунар. конф, по микроэлектронике: Докл. /
ВИНИТИ.— М., 1990.— Т. 2.— С. 132—134.
9. Проектирование дискретных устройств на интегральных
микросхемах: Справочник / Г. И. Пухальский, Т. Я. Ново-
сельцева.— М.: Радио и связр, 1990.— 304 с.
10. Зарубежные интегральные микросхемы для промышленной
электронной аппаратуры: Справочник / А. В. Нефедов,
А. М. Савченко, Ю. Ф. Феоктистов; Под ред Ю. Ф. Ши-
рокова.— М.: Энергоатомиздат, 1989.— 288 с.
11. Скоростные цифровые микросхемы на арсениде галлия
серии К6500 / Ю. Ф. Адамов, Л. Н. Кравченко, А. Н. Са-
пельников, А. И. Хлыбов // Электронная промышлен-
ность.— 1990.— Вып. 8.— С. 69—72.
12. ГОСТ 17021—88. Микросхемы интегральные. Термины и
определения.
13. ГОСТ 17467—88. Микросхемы интегральные. Основные
размеры.
14. ГОСТ 18682—73. Микросхемы интегральные. Системы
условных обозначений.
15. ГОСТ 19480—89. Микросхемы интегральные. Термины,
определения и буквенные обозначения электрических па-
раметров.
16. Микроэлектроника: Учеб, пособие для вузов / Под ред.
Л. А. Коледова.— М.: Высшая школа.— 1987. Кн. 3: Базо-
вые матричные кристаллы и программируемые логиче-
ские матрицы / М. Ф. Пономарев, Б. П. Коноплев.—
94 с.
17. Мурога С. Системное проектирование сверхбольших ин-
тегральных схем.— Кн. 2.; Пер. с англ.— М.: Мир.—
1985.— 290 с.
18. Окуда Н., Сугай М., Тото Н. Технология полузаказных
и заказных СБИС//ТИИЭР.- 1986.—Т. 74, № 12.—
С. 44—55.
19. Фей К. Ф., Парасковопулое Д. Е. Технико-экономический
анализ специализированных интегральных схем: Современ-
ное состояние и перспективные тенденции // ТИИЭР.—
1987,— Т. 75, № 6 - С. 103 -117.
20. Коул Б. Матричные БИС типа «море вентилей» с коэффи-
циентом использования элементов 75 % //Электроника.—
1986,—№ 21,— С. 12—13
21. Lombarga Т. Miletary Aerospace Systems // IEEE Spec-
turn.— 1982.— Vol. 19, N 1 — P. 45-48.
22. Пупин А. А., Разумов Ю, И. Базовые кристаллы и тен-
денции их развития // ЭЭТ — 1979.— № 9.— С. 3—44.—
М.: ЦНИИ «Электроника»
23. Базовые матричные кристаллы: Проектирование специали-
зированных БИС на их основе / М. Ф. Пономарев, В. Г. Ко-
ноплев, А. В. Фомичев — М.: Радио и связь, 1985.—
80 с.— (Массовая б-ка инженера «Электроника».—
Вып 46).
24. Быстродействующие матричные БИС и СБИС. Теория
' и проектирование / Б Н файзулаев, И. И. Шагурин,
Л. Н. Кармазинский и др ; Под ред Б. П. Файзулаева
и И. И. Шагурина.— М.: Радио и связь, 1989.— 304 с.
25. Адамов Ю. Ф., Розинов В. Л. Полузаказные логи-
ческие БИС и тенденции их развития // ЗЭТ.— 1985.—
№ 4.— С. 23—61.— М.: ЦНИИ «Электроника».
26. Наивысшие параметры основных классов изделий элект-
ронной техники, достигнутые к 1988 г. // ЗЭТ.— 1986.—
№ 7.— С. 3—12 — М : ЦНИИ «Электроника».
27. Богл А. Ведущее положение КМОП технологии в обла-
сти разработки специализированных заказных ИС //
Электроника.— 1988 — № 7 — С. 61—67.
28. Абрайтис Л. Б. Автоматизация проектирования тополо-
гии цифровых интегральных микросхем.— М.: Радио и
связь, 1985.— 200 с.
29. Автоматизированное проектирование СБИС на базовых
кристаллах. / А. И. Петренко, В. Н. Лошаков, А. Я. Те-
тельбауси, Б. Л. Шрамченко.— М.: Радио и связь, 1988.—
160 с.
30. Аналоговые и цифровые интегральные схемы / С. В. Яку-
бовский, Н. А. Барканов, Л И. Ниссельсон и др.; Под
ред. С. В Якубовского.— М.: Радио и связь, 1985.—
432 с.
31. Прангишвили И. В. Микропроцессоры и локальные сети
микро-ЭВМ в распределенных системах управления.— М.:
Энергоатомиздат, 1985. — 272 с.
32. Цифровая обработка информации на основе быстродей-
ствующих БИС / С. А. Гамкрелидзе, А. В. Завьялов,
П. П. Мальцев, В. Г. Соколов; Под ред В. Г. Домрачева.—
М.: Энергоатомиздат, 1986.— 136 с.
33. Мальцев П. П. Интерфейсные БИС для цифровой об-
работки данных. ЦНТИ «Информсвязь», ДР № 1430-СВ,
1988.— 40 с.
34. Мальцев П. П. Интерфейсные БИС для систем цифровой
обработки данных // Радиотехника.— 1989.— № 7.—
С. 97—98.
35. Бокарев А. В., Гаморин М. Юм Кабанов А. И. БИС
адаптера магистралей СМ ЭВМ и микро-ЭВМ «Электрони-
ка 60» // Микропроцессорные средства и системы.—
1987.—№ 3.— С. 3—6.
36. Бокарев А. В., Гаморин М. Ю., Кабанов А. И. Адаптер
магистралей МПИ — ОШ//Микропроцессорные средства
и системы.— 1987.— № 3.—С. 6.
37. Интерфейсные БИС микропроцессорного комплекта К1801:
Микросхемы К1801ВП2-033 // Микропроцессорные сред-
ства и системы.— 1988.— № 5.— С. 87—94.
38. Интерфейсные БИС микропроцессорного комплекта К1801:
Микросхема К1801ВП1 -034 // Микропроцессорные сред-
ства и системы.— 1988.— № 6.— С. 85—89.
239
39. Бертеньев А. А., Беляев Е. Г. Программируемый контрол-
лер для накопителей на гибких магнитных мини-дисках //
Микропроцессорные средства и системы.— 1986.— № 4.—
С. 46—48.
40. Шмат В. К. Специализированные БИС управления для
СБИС ЗУ ЦМД // Микропроцессорные средства и систе-
мы.— 1987,— № 6.— С. 3—9.
41. Шмат В. К. Контроллер на основе СБИС ЗУ ЦМД для
измерительно вычислительных комплексов // Микропро-
цессорные средства и системы.— 1987.— № 6.— С. 9—13.
42. КонтРоллеРы индикации и клавиатуры на основе неском-
мутированных вентильных матриц // Л. И. Преснухин,
А. П. Соловьев, Н. Н. Кузнецов и др. // Микропроцес-
сорные средства и системы.— 1986.— № 5.— С. 70—74.
43. Интерфейсные БИС микропроцессорного комплекта
К1801//Микропроцессорные средства и системы.—
1988.—№ 4.— С. 89—92.
44. 16-разрядные микропроцессорные комплекты БИС серии
К1801 / В. Л. Дшхунян, С. С. Коваленко, П. Р. Машевич,
Ю. Л. Отрохов // Электронная промышленность.— 1987.—
Вып.— 9.— С. 91—92.
45. Машевич П. Р., Прохоров А. Д., Шебаршин А. А. БМК
серии К1515ХМ1 —эффективное средство снижения тру-
доемкости проектирования и разработки БИС // Электрон-
ная промышленность.— 1987.— Вып. 9.— С. 93—94.
46. Аналоговые базовые кристаллы для радиотелевизионных
систем / А. А. Демин, С. А. Коршунов, В. В. Маркин и др. //
Электронная промышленность.— 1987.— Вып. 9.— С. 94—
96.
47. Базовые матричные кристаллы и матричные БИС /
В. Г. Домрачев, П. П. Мальцев, И. В. Новаченко, С. Н. По-
номарев.— М.: Энергоатомиздат, 1991.— 224 с.
48. Интегральные микросхемы: Взаимозаменяемость и анало-
ги: Справочник / М. А. Бедрековский, А. А. Косырбасов,
П.-П. Мальцев.— М.: Энергоатомиздат, 1991.— 272 с.
49. Муренко Л. Л., Чурков В. М., Широков Ю. Ф. Програм
маторы запоминающих и логических интегральных микро-
схем.—М.; Энергоатомиздат, 1988.— 128 с.
50. Корячко В. П., Курейчик В. М., Норенков И. П. Теоре-
тические основы САПР.— М.: Энергоатомиздат, 1987.—
14 с.
51. Большие интегральные схемы запоминающих устройств:
Справочник / А. Ю. Гордонов, Н. В. Бекин, В. В. Цыркин
и др.; Под ред. А. Ю. Гордонова и Ю. Н. Дьякова.—
М.: Радио и связь, 1990.— 283 с.
52. Алексенко А. Г., Голицин А. С., Иванников А. Д. Проек-
тирование радиоэлектронной аппаратуры на микропроцес-
сорах.— М.: Радио и связь, 1984.— 203 с.
53. Микросхемы программируемой матричной логики серии
КР1556 / Н. В. Красильников, П. С. Приходько, В. М. Чур-
ков, Ю. И. Щетинин//Микропроцессорные средства и
системы.— 1989.— № 2.— С. 31—33.
54. Чурков В. М., Захарова Л. Е. Подсистема проектиро-
вания на ПЛМ // Микропроцессорные средства и систе-
мы.— 1989.— № 2.— С. 41—42.
55. Чурков В. М., Красильников И. В. Подсистема проек-
тирования на ПЛМ // Микропроцессорные средства и си-
стемы.— 1989.— № 2.— С. 34—35. „
56. Чурков В. М., Котрелев С. А., Захарова П. Е. Программное
обеспечение САПР цифровых устройств для программи-
руемой матричной логики серии КР1556.— Микропроцес-
сорные средства и системы.— 1989.— № 2.— С. 35—40.