Аналоговые и цифровые интегральные микросхемы - Якуюовский С.В.

Автор: Якуюовский С.В.
Теги: электротехника компьютерные технологии электроника микросхемы связь интегральные микросхемы
Год: 1985
Похожие
Цифровые и аналоговые интегральные микросхемы. Справочник
Функциональные аналоговые интегральные микросхемы
Цифровые интегральные микросхемы в информационно-измерительной аппаратуре
Аналоговые интегральные микросхемы для бытовой радиоаппаратуры
Текст
                    ПРОЕКТИРОВАНИЕ РАДИОЭЛЕКТРОННОЙ АППАРАТУРЫ.
НА ИНТЕГРАЛЬНЫХ МИКРОСХЕМАХ
АНАЛОГОВЫЕ
И ЦИФРОВЫЕ
ИНТЕГРАЛЬНЫЕ
МИКРОСХЕМЫ
Справочное пособие
ИЗДАНИЕ ВТОРОЕ,
ПЕРЕРАБОТАННОЕ И ДОПОЛНЕННОЕ
Под редакцией
С. В. ЯКУБОВСКОГО
Scan Pirat

ИЮСКВА «РАДИО И СВЯЗЬ» 1985
ББК 32.85
А64
УДК 621.3:681.3
„ „Р®ДЛДМИОНН АЯ КОЛЛЕГИЯ: А. Г. АЛЕКСЕНКО,
С. С. БАДУЛИН, И. Н. БУКРЕЕВ, А. А. ВАСЕНКОВ, Б. Ф. ВЫСОЦКИЙ
(отв. редактор), В. И. КОТИКОВ (зам. отв. редактора), Ю И. КОНЕВ,
С. В. ЯКУБОВСКИЙ	.
С. В. Якубовский, Н. А. Барканов, Л. И. Ниссель-
сон, М. Н. Топешкин, В. А. Ушибышсв
Аналоговые и цифровые интегральные микросхемы.
А64 Справочное пособие/С. В. Якубовский, Н. А. Бар-
канов, Л. И. Ниссельсон и др.; Под ред.
С. В. Якубовского. — 2-е изд., перераб. и доп.—М.:
Радио и связь, 1985. — 432 с., ил. — (Проектирование
РЭА на интегральных микросхемах).
В пер.: 1 р. 80 к.
Дан обзор номенклатуры основных серий отечественных аналоговых
и цифровых интегральных микросхем. Приведены их наиболее важные
параметры н характеристики и показаны тенденции развития. Изложены
основные сведения по микропроцессорам и особенностям их применения
и даны рекомендации по предупреждению отказов микросхем при различ-
ных внешних воздействиях. Описаны особенности применения микросхем
в радиоэлектронной аппаратуре. По сравнению с первым изданием
(1979 г.) значительно обновлена номенклатура приводимых микросхем и
расширен раздел по микропроцессорам.
Для широкого круга инженерно-технических работников.
. 2403000000-021 .	ББК 32.85
А—---------------161-84
046(01 )-85	6Ф0.3
РЕЦЕНЗЕНТ В. Л. ШИЛО
Редакция литературы по электронной технике
Сергей Викторович Якубовский
Николай Арсеньевич Барканов
Лев Ионович Ниссельсон
Михаил Никифорович Топешкин
Виктор Алексеевич Ушибышев
АНАЛОГОВЫЕ И ЦИФРОВЫЕ
ИНТЕГРАЛЬНЫЕ МИКРОСХЕМЫ
Редакторы Е. В. Вязова, В. М. Ларионова
Научный редактор В. Л. Шило
Художественный редактор Н. С. Шеин
Технический редактор Г. И. Колосова
Корректор Т. В. Покатова
ИБ № 472
Сдано в набор 15.05.84	Подписано в печать 21.08.84
Т-15148 Формат 60X90/i6 Бумага кн-журн. Гарнитура литературная
Печать высокая Усл. печ. л. 27,0 Усл. кр.-отт. 27,0 Уч.-изд. л. 29,94
Доп. тираж 60 000 экз	Изд. № 20312	Зак. № 50
Цена 1 р. 80 к.
Издательство «Радио и связь». 101000 Москва, Почтамт, а/я 693
Московская типография № 5 ВГО «Союзучетиздат»
101000 Москва, ул. Кирова, д. 40
© Издательство «Радио и связь», 19
Предисловие
В Основных направлениях экономического и социального раз-
вития СССР на 1981—1985 годы и на период до 1990 года, при-
нятых XXVI съездом КПСС, указано на необходимость развивать
производство и обеспечить широкое применение автоматических
манипуляторов (промышленных роботов), встроенных систем ав-
томатического управления с использованием микропроцессоров и
микро-ЭВМ, создавать автоматизированные цехи и заводы и со-
средоточить усилия на повышении качества, надежности, эконо-
мичности и производительности машин и оборудования, совершен-
ствовании вычислительной техники и ее элементной базы.
Выполнить эти задачи невозможно без дальнейшего развития
электроники, которое обеспечит не только создание сложных ав-
томатизированных систем управления производственными процес-
сами в самых различных отраслях народного хозяйства, но и раз-
работку принципиально новых изделий, как, например, адаптив-
ных систем управления для промышленных роботов или персо-
нальных ЭВМ.
Развитие электроники с начала 60-х годов связано с совершен-
ствованием интегральных микросхем (ИС). Спустя 10 лет практи-
чески все серийные ЭВМ строились не на транзисторах (ЭВМ
второго поколения), а на цифровых ИС (ЭВМ третьего поколе-
ния). Тогда же появились первые разработки ЭВМ четвертого по-
коления, отличающиеся широким внедрением больших интег-
ральных микросхем (БИС). Именно свойства и характеристики
БИС определяют технические характеристики перспективных
ЭВМ. Среди современных БИС особое место занимают микропро-
цессоры (МП). Освоение в производстве МП, представляющих
собой ИС с повышенной функциональной гибкостью (программу
работы МП нетрудно изменить), позволяет по-новому организо-
вать обработку цифровых сигналов и поэтому надеяться на широ-
кое внедрение цифровых методов обработки информации даже
там, где применение электроники ранее не давало существенного
эффекта. На базе микропроцессорных комплектов создаются до-
статочно емкие как универсальные, так и специализированные вы-
числительные устройства четвертого поколения.
В двадцатилетней истории развития технологии и схемотехни-
ки цифровых ИС (ЦИС) можно условно выделить четыре этапа.
з
Первый (60-е годы)—разработка базовых серий ЦИС малой
степени интеграции, выполняющих простые логические функции.
Такие ЦИС принципиально повысили надежность ЭВМ. Их при-
менение стандартизовало многие процессы проектирования вычис-
лительных средств. Были внедрены новые приемы конструирова-
ния РЭА (например, машинное проектирование многослойных пе-
чатных плат).
Второй этап (70-е годы) — разработка ИС средней степени
интеграции, таких как счетчики, регистры, дешифраторы, матрицы
ЗУ с числом эквивалентных элементов не более 1000. Функцио-
нальный состав разработанных на предыдущем этапе серий посто-
янно расширяется именно за счет таких ИС.
Массовое производство ЦИС малой и средней степени интег-
рации стало отправным пунктом для выпуска первых БИС с чис-
лом элементов до 10 тыс. Этот (условно — третий) этап развития
относится к концу 70-х годов. Как пример можно вспомнить о
широком распространении в то время карманных калькуляторов
(простейших — школьных, программируемых — инженерных).
На четвертом, современном, этапе имеются технологические
Возможности изготавливать серийно БИС с числом элементов, на
порядок большим (и даже свыше 100 тыс!). Отметим, что таким
количеством элементов весьма трудно распорядиться разработ-
чику, даже оснащенному мощной системой машинного проектиро-
вания. Поэтому сейчас характерны различные БИС с повторяю-
щейся, т. е. регулярной (например, матричной), структурой. Обыч-
но это запоминающие устройства (ЗУ): постоянные (ПЗУ) и опе-
ративные (ОЗУ). Применяется и другой прием: на большом по
размеру кристалле объединяется несколько ранее оправдавших се-
бя БИС. Получается так называемая «сверхбольшая» БИС
(СБИС). Эти СБИС могут быть однокристальными микро-ЭВМ.
Весьма перспективны программируемые логические матрицы.
Отметим также, что на протяжении этих четырех этапов до-
стигли максимального совершенства ИС трех типов логики: тран-
зисторно-транзисторной (ТТЛ)—универсальной, эмиттерно-свя-
занной (ЭСЛ)—сверхскоростной и КМОП — экономичной. По-
явились также БИС на перспективной биполярной логике, на-
зываемой интегральной инжекционной логикой (И2Л). Поэтому
во втором, дополненном и расширенном, издании книги акценти-
ровано внимание на сложных ИС. Приводится больше информа-
ции по схемам ЗУ на биполярных и полевых структурах. Рассмат-
риваются ближайшие перспективы развития ЦИС. В этом аспек-
те уделено внимание БИС И2Л. Даются характеристики микропро-
цессорных комплектов (МПК), в частности серии КР580. В книге
приведены также характеристики микро-ЭВМ, их типовая струк-
тура. Приведен новый материал и по традиционным сериям ИС,
таким как К155, К176, К531, К555.
К концу 70-х годов разработчики РЭА получили также анало-
говую элементную базу: большой ассортимент универсальных опе-
рационных усилителей, компараторов, АЦП и ЦАП, стабилизато-
4
ров напряжения, коммутаторов, а также набор усилителей низ-
кой, промежуточной и высокой частоты. Применение АИС позво-
лило увеличить надежность и точность устройств, упростить их
наладку, а во многих случаях и исключить обслуживание во вре-
мя эксплуатации.
Совместное применение АИС и ЦИС позволяет включить циф-
ровую ЭВМ в непрерывный (аналоговый) контур. Такая схема
широко применяется, например, в робототехнике или медицинской
электронике. Номенклатура АИС и ЦИС сейчас очень велика.
Разработчики могут применять (или делать выбор) как БИС, так
и ИС традиционной структуры.
Во втором издании сведения по устаревшим аналоговым ИС
(АИС) не приводятся. Здесь описаны новые операционные уси-
лители (ОУ), цифро-аналоговые (ЦАП) и аналого-цифровые
(АЦП) преобразователи. Дана информация по телевизионным и
радиосхемам.
Залогом высокой надежности РЭА являются правильное при-
менение микросхем и соблюдение режимов их эксплуатации, на-
рушение же этих условий из-за недостаточного знания технических
свойств, электрических параметров и режимов эксплуатации мо-
жет приводить к отказам изделий.
Одна из задач настоящего справочного пособия — дать не
только основные характеристики ЦИС и АИС и описать методы их
изготовления, но также обратить внимание разработчиков аппа-
ратуры на особенности применения ИС в РЭА (на этапах разра-
ботки, монтажа и эксплуатации), т. е. дать рекомендации по обес-
печению надежности работы ИС в аппаратуре.
Материал, изложенный в книге, базируется на результатах
обобщения опыта разработки и применения ИС.
Отзывы и замечания по книге просим направлять по адресу:
101000 Москва, Почтамт, а/я 693.
Авторы.
ГЛАВА 1
ТЕРМИНОЛОГИЯ В МИКРОЭЛЕКТРОНИКЕ
И КЛАССИФИКАЦИЯ ИНТЕГРАЛЬНЫХ МИКРОСХЕМ
1.1.	История вопроса
Микроэлектроника — ведущее направление электроники, кото-
рое изучает проблемы исследования, конструирования и приме-
нения электронных устройств с высокой степенью миниатюриза-
ции. Ход развития электроники был предопределен резким увели-
чением функций, выполняемых РЭА, и повышением требований к
надежности особо сложной аппаратуры.
Прогресс технологических процессов, давших разработчикам
аппаратуры новую элементную базу, был в 60—70-х годах столь
быстрым, что он не только сместил акценты во многих устояв-
шихся терминах радиоэлектроники, но и значительно пополнил со-
ответствующий словарный запас. Известная стихийность данного
процесса развития привела ко многим разночтениям понятий и
терминов. Следует учесть, что процесс начального развития тер-
минологии шел одновременно на нескольких языках при интенсив-
ном обмене информацией между странами.
Первые попытки упорядочить вопросы терминологии в микро-
электронике были сделаны еще в 1969 г., когда Международной
электротехнической комиссией (МЭК) было издано второе допол-
нение (1966 г.), которое включало в себя определение нескольких
самых общих терминов, таких как микроэлектроника, интеграль-
ная микросхема.
Первые попытки упорядочить отечественные термины и опре-
деления были предприняты в 1967 г. В связи со значительным
расширением в последующие годы применения ИС возникла необ-
ходимость в Государственном стандарте по терминологическим во-
просам в области микроэлектроники, который был разработан и
утвержден в 1971 г. (ГОСТ 17021—71). Он включал 16 терми-
нов, причем наряду с общими, такими как интегральная микро-
схема, полупроводниковая интегральная микросхема, были даны
однозначные определения и для частей интегральных схем (на-
пример, подложка, корпус).
Термины, определение которых было дано в указанном ГОСТе,
нашли самое широкое применение в технической документации.
В 1975 г. терминологический стандарт был расширен (ГОСТ
17021—75), поскольку к этому времени словарный базис микро-
электроники сформировался.
В 1979 г. был утвержден стандарт СЭВ по терминам и опреде-
лениям в области микроэлектроники (СТ СЭВ 1623—79). В свою
очередь, в ГОСТ 17021—75 были введены изменения (1981 г.),
соответствующие этому стандарту СЭВ. Тогда же в ГОСТ были
введены термины и определения, касающиеся БИС и микропро-
цессоров.
6
1.2.	Терминология в микроэлектронике согласно
ГОСТ 17021—75
1.2.1.	ИНТЕГРАЛЬНЫЕ МИКРОСХЕМЫ, ЭЛЕМЕНТЫ, КОМПОНЕНТЫ
Интегральная микросхема — микроэлектронное изделие, вы-
полняющее определенную функцию преобразования и обработки
сигналов и имеющее высокую плотность упаковки электрически
соединенных элементов (или элементов и компонентов) и (или)
кристаллов. Это изделие с точки зрения требований к испытаниям,
приемке, поставке и эксплуатации рассматривается как единое це-
лое. Термин «интегральная микросхема» имеет два подчиненных
понятия: элемент ИС (или просто элемент) и компонент ИС (или
просто компонент).
Элемент — это часть ИС, реализующая функцию какого-либо
простого электрорадиоэлемента (например, транзистора, диода,
резистора, конденсатора). Элемент нельзя отделить от кристалла
ИС (или ее подложки) как самостоятельное изделие, следователь-
но, его нельзя испытать, упаковать и эксплуатировать. Примеры
интегральных элементов: пленочный резистор в гибридной ИС,
транзистор в полупроводниковой ИС.
Компонент — это часть ИС, также реализующая функцию ка-
кого-либо электрорадиоэлемента, однако компонент перед сборкой
ИС был самостоятельным изделием в специальной упаковке (ком-
плектующее изделие). Компонент в принципе может быть отде-
лен от изготовленной ИС (например, для замены при ремонте).
Примеры интегральных компонентов: бескорпусный транзистор,
керамический конденсатор в гибридной ИС.
1.2.2.	ЭЛЕМЕНТЫ КОНСТРУКЦИИ ИС
При разработке технической документации йли при составле-
нии описаний конструкций ИС ГОСТ обязывает пользоваться об-
щими терминами: корпус, подложка, плата, пластина, кристалл,
а также некоторыми специальными, которыми определяются осо-
бенности внутреннего строения ИС.
Корпус — это часть конструкции ИС, которая защищает кри-
сталл от внешних воздействий и соединяет его с внешними элек-
трическими цепями. Типы и размеры корпусов ИС, а также рас-
положение и число их выводов стандартизованы (см. ГОСТ
17467—79).
Подложка ИС—заготовка, предназначенная для изготовле-
ния на ней элементов гибридных и пленочных ИС, межэлемент-
ных и (или) межкомпонентных соединений, а также контактных
площадок.
Плата ИС — часть подложки (или вся подложка) гибридной
(или часто пленочной) интегральной микросхемы, на поверхности
которой сделаны пленочные элементы ИС, межэлементные и меж-
компонентные соединения и контактные площадки.
Полупроводниковая пластина — заготовка из полупроводнико-
вого материала (обычно это круглый тонкий диск), используемая
7
для создания полупроводниковых ИС. Следует отметить, что при
производстве ИС этим термином называется не только первона-
чальная заготовка, но и пластина со сформированными элемента-
ми полупроводниковых микросхем (следовательно, этот термин ис-
пользуется в течение всего технологического процесса от его на-
чала до разделения группового изделия на отдельные кристаллы).
Кристаллы ИС — это части пластины, получающиеся после ее-
резки (обычно они образуют сетку в виде одинаковых прямоуголь-
ников), в объеме и на поверхности которых сформированы эле-
менты полупроводниковой микросхемы, межэлементные соедине-
ния и контактные площадки.
Контактные площадки, имеющиеся в любой ИС — это металли-
зированные участки на плате или на кристалле, предназначенные
для присоединения к выводам корпуса ИС, а также для контроля
ее электрических параметров и режимов.
Бескорпусная микросхема. Этот термин в последнее время при-
обрел большое значение в связи с тем, что такие ИС широко при-
меняются при создании микросборок и микроблоков. Если для
обычной ИС корпус служит для защиты от внешних воздействий^
то бескорпусная ИС такой собственной защиты (по крайней мере.,,
от механических воздействий) не имеет. Для соединения с внеш-
ними электрическими цепями бескорпусная ИС имеет собствен-
ные выводы, а ее полная защита обеспечивается корпусом устрой-
ства, в которое эта ИС установлена.
Вывод бескорпусной ИС — это проводник, соединенный элек-
трически с контактной площадкой кристалла и механически с его
поверхностью. Главным назначением вывода является обеспече-
ние электрического контакта одной из цепей бескорпусной ИС
при ее соединении с внешними электрическими цепями. По выво-
дам от бескорпусной ИС отводится значительная часть тепла. Вы-
воды бескорпусной ИС могут быть жесткими (шариковые, стол-
биковые, балочные) или гибкими (лепестковые и наиболее прос-
тые— проволочные). Жесткие выводы могут использоваться для
механического крепления бескорпусной ИС без ее приклеивания.
1 2 3 ПРОСТЫЕ И СЛОЖНЫЕ ИС
В настоящее время стандартизованы количественные и качест-
венные меры определения сложности ИС. Количественный фактор
соответствует порядку числа элементов на кристалле ИС или в,
ее корпусе.
В ГОСТ 17021—75 определен термин степень интеграции ин-
тегральной схемы как показатель степени сложности ИС, харак-
теризуемый числом содержащихся в ней элементов и компонен-
тов, причем степень интеграции определяется формулой К —
= lgN, где К — коэффициент, округляемый до ближайшего боль-
шего целого числа, а W — число элементов и компонентов, входя-
щих в ИС. В соответствии с этой формулой ИС первой степенй
8
интеграции называется микросхема, содержащая до 10 элементов
и компонентов включительно, ИС второй степени интеграции со-
держит от 11 до 100 элементов и компонентов. Соответственно ИС,
имеющую в своем составе от 101 до 1000 элементов и компонен-
тов, следует называть ИС третьей степени интеграции. Аналогич-
но ИС, имеющие число элементов и компонентов от 1001 до 10 000
или от 10 001 до 100 000, — это ИС четвертой и пятой степеней
интеграции. Практически сейчас реальны даже ИС шестой степе-
ни интеграции. Кроме того, имеют место количественные оценки
понятий сложности ИС: малая, средняя, большая, сверхбольшая.
Эти определения зависят от числа элементов и компонентов, тех-
нологии изготовления и функционального назначения ИС и могут
изменяться. Взаимное соответствие качественных наименований и
количества элементов ИС на сегодняшний день дано в табл. 1.1.
Таблица 1.1
Взаимное соответствие количественных и качественных мер сложности ИС
Наименование ИС	Вид ИС	Технология изготовления ИС	Количество элементов и/нли компо- нентов на кристалле
Малая интегральная микросхема (МИС)	Цифровая Аналоговая	Биполярная, униполярная Биполярная	I ...100 1...30
Средняя интегральная микросхема (СИС)	Цифровая » Аналоговая	Униполярная Биполярная Биполярная, униполярная	101...1000 101.. 500 31...Ю0
Большая интегральная микросхема (БИС)	Цифровая » Аналоговая	Униполярная Биполярная Биполярная, униполярная	1001... 10 000 501...2000 101...300
Сверхбольшая интег ральная микросхема {СБИС)	Цифровая » Аналоговая	Униполярная Биполярная Биполярная, униполярная	Более 10 000 Более 2 000 Более 300
Нетрудно отметить, что аналоговые БИС насыщены элемента-
ми во много раз меньше, чем цифровые БИС (особенно униполяр-
ные).
Особо следует сказать о том, что сверхскоростной интеграль-
ной микросхемой (ССИС) названа микросхема, имеющая время
установления для цифровых сигналов 2,5 нс/ЛЭ (ЛЭ — логический
элемент) или нижнюю границу рабочего диапазона частот не ме-
нее 300 МГц. Кроме того, как при построении РЭА, так и при
выборе ее элементной базы большое значение имеет так называе-
мая плотность упаковки элементов. Под плотностью упаковки по-
нимается отношение числа элементов и компонентов ИС к ее объ-
ему (без учета объема выводов).
9
1.2.4. МИКРОСБОРКИ И МИКРОВЛОКИ
В ГОСТ 17021—75 кроме терминов, имеющих прямое отноше-
ние к ИС дается в виде справочного материала целый ряд терми-
нов, связанных с областью применения ИС. Особо следует ука-
зать на термины: микросборки и микроблоки.
Термин микросборка имел в литературе ряд синонимов. В
ГОСТ 17021—75 введено определение микросборки как микроэлек-
тронного изделия, выполняющего определенную функцию и состо-
ящего из элементов, компонентов и ИС (корпусных и бескорпус-
ных), а также других электрорадиоэлементов, находящихся в раз-
личных сочетаниях. Это изделие разрабатывается и изготавлива-
ется конструкторами РЭА с целью ее миниатюризации.
ГОСТ не определяет микросборку как корпусное или бескор-
пусное изделие, т. е. микросборка может иметь или не иметь соб-
ственный корпус. Таким образом, микросборка не классифициру-
ется в ГОСТе по своей сложности.
Микроблок — это микроэлектронное изделие, которое, кроме
микросборок, может содержать ИС и компоненты.
Термин уровень миниатюризации микроэлектронного изделия
характеризует выгоды, получаемые от снижения объема, массы
и потребляемой аппаратурой энергии. Показателями уровня ми-
ниатюризации РЭА являются: соответствие ее современному тех-
ническому уровню микроэлектронных изделий; соответствие дру-
гих применяемых в РЭА изделий современному уровню миниатю-
ризации; эффективность комплексной миниатюризации аппарату-
ры; техническая совместимость «неинтегральных» изделий элект-
ронной техники и электротехники с ИС.
1.3. Классификация ИС
В зависимости от технологии изготовления ИС могут быть по-
лупроводниковыми, пленочными или гибридными. В ГОСТ
17021—75 даются следующие определения этим трем разновидно-
стям ИС.
В полупроводниковой 1 ИС все элементы и межэлементные со-
единения выполнены в объеме и на поверхности полупроводника.
В пленочной ИС все элементы и межэлементные соединения
выполнены только в виде пленок проводящих и диэлектрических
материалов. Вариантами пленочных являются тонкопленочные и
толстопленочные ИС.
Различие между тонкопленочными и тол'стопленочными ИС
может быть количественным и качественным. К тонкопленочным
1 Иногда полупроводниковую ИС называют «твердой» (или «твердотель-
ной») схемой, что является буквальным переводом с английского. В ГОСТ
17021—75 такое определение признано недопустимым (solid state — твердое
состояние, твердое тело в физике).
10
условно относят ИС с толщиной пленок до 1 мкм, а к толстопле-
ночным — ИС с толщиной пленок свыше 1 мкм. Качественные раз-
личия определяются технологией изготовления пленок. Элементы
тонкопленочной ИС наносятся на подложку, как правило, с помо-
щью термовакуумного осаждения и катодного распыления, а эле-
менты толстопленочной ИС изготавливаются преимущественно
методом шелкографии с последующим вжиганием.
Наконец, к гибридным микросхемам относят ИС, содержащие,
кроме элементов, простые и сложные компоненты (например, кри-
сталлы полупроводниковых ИС). Частным случаем гибридной ИС
является многокристальная ИС (совокупность нескольких бескор-
пусных ИС на одной подложке).
В зависимости от функционального назначения ИС делятся на
две основные категории — аналоговые и цифровые. Аналоговые
ИС (АИС) предназначены для преобразования и обработки сигна-
лов, изменяющихся по закону непрерывной функции. Частным
случаем АИС является ИС с линейной характеристикой (линейная
микросхема, ЛИС). К цифровым относятся ИС, с помощью кото-
рых преобразуются и обрабатываются сигналы, выраженные в
двоичном или другом коде. Вариантом определения ЦИС явля-
ется термин логическая микросхема (операции с двоичным кодом
описываются логической алгеброй).
Одновременно с понятием БИС в ГОСТ 17021—75 присутству-
ют два термина: БИС и базовый комплект БИС. Это обстоятельст-
во вызвано необходимостью совместной комплексной разработки
и применения БИС, представляющих собой в этом случае по сути
узлы и блоки микроэлектронной аппаратуры.
БИС, составляющие комплект, хотя и выполняют различные
функции, но совместимы по конструктивному исполнению и элек-
трическим параметрам. Они обеспечивают возможность приме-
нять при построении микроэлектронной аппаратуры общие «ар-
хитектурные» приемы. Минимальный состав комплекта БИС, не-
обходимый для решения определенного круга аппаратурных за-
дач, называется базовым.
Как отклик на появление микропроцессорной техники в 1981 г.
в ГОСТ 17021—75 были добавлены четыре термина. Микропро-
цессор определен как устройство, управляемое программным спо-
собом, осуществляющее процесс обработки цифровой информации
и управления. Это устройство изготовлено на основе одной или
нескольких БИС.
В свою очередь, микропроцессорной названа ИС, выполняющая
функцию МП или его части. Совокупность этих и других ИС,
совместимых по архитектуре, конструктивному исполнению и элек-
трическим параметрам, названа микропроцессорным комплектом
(МПК). По аналогии с базовым комплектом БИС базовым МПК
называется минимальный состав такого комплекта, т. е. набор
ИС, необходимый для построения основных узлов МП или конт-
роллера.
11
1.4. Система условных обозначений ИС
Аналоговые и цифровые ИС разрабатываются и выпускаются
предприятиями-изготовителями в виде серий. Каждая серия от-
личается степенью комплектности и содержит несколько ИС, ко-
торые, в свою очередь, подразделяются на типономиналы.
К серии интегральных микросхем согласно ГОСТ 17021—75 от-
носят совокупность ИС, которые могут выполнять различные
функции, но имеют единое конструктивно-технологическое испол-
нение и предназначены для совместного применения. Как прави-
ло, с течением времени состав перспективных серий расширяется.
Под типономиналом ИС понимается ИС, имеющая конкретное
функциональное назначение и свое условное обозначение. Под
типом ИС понимается совокупность типономиналов ИС, имеющих
конкретное функциональное назначение и свое условное обозна-
чение.
Все многообразие выпускаемых серий ИС согласно принятой
системе условных обозначений по конструктивно-технологическо-
му исполнению делится на три группы: полупроводниковые, гиб-
ридные, прочие. К последней группе относят часто пленочные ИС,
которые в настоящее время выпускаются в ограниченном количе-
стве, а также вакуумные и керамические ИС. Указанным груп-
пам в системе условных обозначений присвоены следующие циф-
ры: 1, 5, 6, 7 — полупроводниковые ИС (обозначение 7 присвоено
бескорпусным полупроводниковым ИС); 2, 4, 8 — гибридные ИС;
3 — прочие ИС.
По характеру выполняемых функций в радиоэлектронной аппа-
ратуре ИС подразделяются на подгруппы (например, генера-
торы, модуляторы, триггеры, усилители) и виды (например, пре-
образователи частоты, фазы, длительности, напряжения). Клас-
сификация ИС по функциональному назначению приведена в
табл. 1.2. Здесь буквенные обозначения расставлены по алфавиту.
По принятой системе обозначение ИС должно состоять из че-
тырех элементов. Первый элемент—-это цифра, соответствующая
конструктивно-технологической группе. Второй элемент — две-три
цифры, присвоенные данной серии ИС как порядковый номер раз-
работки. Таким образом, первые два элемента составляют три-че-
тыре цифры, определяющие полный номер серии ИС. Третий эле-
мент — две буквы, соответствующие подгруппе и виду ИС (см.
табл. 1.2). Четвертый элемент — порядковый номер разработки
ИС в данной серии, в которой может быть несколько одинаковых
по функциональному признаку ИС. Он может состоять как из од-
ной цифры, так и из нескольких.
Приведем пример условного обозначения полупроводниковой
ИС — схемы синхронизации МПК с порядковым номером серии
800 и номером разработки ИС в данной серии по функционально-
му признаку 1:
12
Серия
1 ~"~800 В Б 1
—	— —	— —1~Условиый номер разработки ИС в данной
I серии по функциональному признаку
Вид (по функциональному назначению)
Подгруппа
Порядковый номер данной серии
Группа (по конструктивно-технологическому исполнению)
Полное обозначение ИС: 1800ВБ1.
Пример условного обозначения полупроводниковой ИС — логи-
ческого элемента И—НЕ с порядковым номером серии 33 и номе-
ром разработки микросхемы в данной серии по функциональному
признаку 1:
Серия
5 ”зз Л А 1
—	—	—	—	—«-Условный номер разработки ИС в данной
серии по функциональному признаку
Внд (по функциональному назначению)
Подгруппа
Порядковый номер данной серии
Группа (по конструктивно технологическому исполнению)
Полное обозначение ИС: 133ЛА1.
Иногда в конце условного обозначения добавляется буква, оп-
ределяющая технологический разброс электрических параметров
данного типономинала. Конкретные значения электрических пара-
метров и отличия каждого типономинала друг от друга приводят-
ся в технической документации (например, параметры ИС
133ЛА1А отличаются от параметров ИС 133ЛА1Б).
Для ИС, используемых в устройствах широкого применения, в
начале обозначения указывается буква К. Обозначение принимает
вид: К133ЛА1. Если ИС выпускаются на экспорт (с шагом выво-
дов корпуса 2,54 или 1,27 мм), то в условном обозначении перед
буквой К присутствует буква Э (например, ЭК561ЛС2).
Микросхемам, различающимся только конструктивным испол-
нением, присваивают, как правило, единое цифровое обозначение
серии. Для характеристики материала и типа корпуса перед циф-
ровым обозначением серии могут быть добавлены следующие бук-
13
Таблица 1.2
Классификация ИС по функциональному назначению________
Подгруппа и вид ИС	Обозна- чение	Подгруппа и вид ИС	Обозна- чение
Формирователи;		шума	гм
адресных токов (формирова-	АА	прочие	гп
тели напряжения или токов)		гармонических сигналов	ГС
импульсов прямоугольной формы (ждущие мультивиб-	АГ	сигналов специальной формы Детекторы:	ГФ
раторы, блокинг-генераторы		амплитудные	ДА
и др.)		импульсные	ДИ
разрядных токов (формиро-	АР	прочие	ДП
ватели напряжения нлн то-		частотные	дс
ков)		фазовые	ДФ
прочие	АП	Схемы вторичных источников	
импульсов специальной фор-	АФ	питания:	
МЫ		выпрямители	ЕВ
Схемы задержки:		стабилизаторы напряжения	ЕК
пассивные	БМ	импульсные	
активные	БР	преобр азователи	ЕМ
прочие Схемы вычислительных средств:	БП	стабилизаторы напряжения непрерывные	ЕН
схемы сопряжения с маги-	ВА	прочие	ЕП
стралью		схемы источников вторично-	ЕС
схемы синхронизации	ВБ	го питания	
схемы управления вводом-	ВВ	стабилизаторы тока	ЕТ
выводом (схемы интерфей- са)		схемы управления импульс- ными стабилизаторами	ЕУ
контроллеры	ВГ	напряжения	
микро-ЭВМ	BE	Схемы арифметических и диск-	
специализированные схемы	вж	ретных устройств:	
времязадающие схемы	ВИ	арифметическо - логические	ИА
комбинированные схемы	вк	устройства	
микропроцессоры	вм	шифраторы	ИВ
схемы управления прерыва	вн	дешифраторы	ИД
нием		счетчики	ИЕ
прочие	вп	комбинированные	ик
функциональные расширите	ВР	полусумматоры	ИЛ
ли (в том числе расширите		сумматоры	ИМ
ли разрядности данных)		прочие	ИП
микропроцессорные секции	ВС	регистры	ИР
схемы управления памятью	ВТ	Коммутаторы и ключи:	
схемы микропрограммного	ВУ	напряжения	КН
управления		прочие	КП
функциональные преобразо- ватели информации (ариф-	ВФ	тока Логические элементы:	кт
метические, тригонометриче- ские, логарифмические, бы строго преобразования Фу-		элемент И—НЕ	ЛА
		элемент И—НЕ/ИЛИ—НЕ	ЛБ
		расширители	лд
рье н др.)		элемент ИЛИ—НЕ	ЛЕ
микрокалькуляторы	вх	элемент И	ЛИ
Генераторы:		элемент И—ИЛИ—НЕ/И—	лк
прямоугольных сигналов (в	гг	ИЛИ	
том числе автоколебательные		элемент ИЛИ	ЛЛ
мультивибраторы, блокинг-		элементы ИЛИ—НЕ/ИЛИ	ЛМ
генераторы и др.)		элемент НЕ	ЛН
линейно изменяющихся сиг-	гл	прочие	ЛП
налов		элемент И—ИЛИ—НЕ элемент И—ИЛИ	ЛР лс
- 14
Окончание табл. 1.2
Подгруппа и вид ИС	Обозна- чение	Подгруппа и вид ИС	Обозна- чение
Модуляторы:		Схемы сравнения:	
амплитудные	МА	амплитудные (уровня сиг	СА
импульсные	МИ	налов)	
прочие	МП	по времени	СВ
частотные	мс	прочие	СП
фазовые	МФ	частотные	сс
Набор элементов:		фазовые	СФ
диодов	ид	Триггеры:	
конденсаторов	НЕ	типа JK (универсальные)	ТВ
комбинированные	НК	динамические	тд
прочие	НП	комбинированные (типа	тк
резисторов	HP	DTRST и др.)	
транзисторов	нт	Шмитта	тл
функциональные (в том чис	НФ	типа D (с задержкой)	тм
ле матрицы резисторов тн-		прочие	ТП
па R—2R)		типа RS (с раздельным за-	ТР
Преобразователи:		пуском)	
цифро-аналоговые	ПА	типа Т (счетные)	тт
аналого-цифровые	ПВ	Усилители:	
длительности	пд	высокой частоты *	УВ
умножители частоты анало-	ПЕ	операционные	УД
говые		повторители	УЕ
делители частоты аналоговые	ПК	импульсных сигналов *	УИ
синтезаторы частоты	ПЛ	широкополосные	к
мощности	пм	считывания и воспроизведе-	УЛ
напряжения	ПН	НИЯ	
прочие	пп	индикации	УМ
код—код	ПР	низкой частоты *	УН
частоты (в том числе пере-	ПС	прочие	УП
_ множители аналоговых сиг-		промежуточной частоты *	УР
налов)		дифференциальные *	УС
уровня (согласователи)	ПУ	постоянного тока *	УТ
делителя частоты цифровые	ПЦ	Фильтры:	
Схемы запоминающих ус:-		верхних частот	ФВ
ройств:		полосовые	ФЬ
ассоциативные	РА	нижних частот	ФИ
постоянные (ПЗУ)	РВ	прочие	ФП
ПЗУ (масочные) со схе-	РЕ	режекторные	ФР
мами управления		Многофункциональные схемы.	
оперативные (ОЗУ)	РМ	аналоговые	ХА
прочие	РП	комбинированные	хк
ПЗУ со схемами управления	рр	цифровые	ХЛ
и с многократным програм-		цифровые, матрицы **	ХМ
мированием		аналоговые матричные	хн
ПЗУ со схемами управления	РТ	комбинированные (аналоге-	XT
и с однократным програм-		вые и цифровые) матрицы	
мированием		прочие	хп
ОЗУ со схемами управления	РУ	Фоточувствительные схемы с	
ПЗУ с ультрафиолетовым	РФ	зарядовой связью:	
стиранием и электрической		линейные	цл
записью информации со схе-		матричные	цм
мами управления		прочие	ЦП
ЗУ на цилиндрических маг-	РП		
нитных доменах (ЦМД)			
* Усилители напряжения или мощности (в том числе, малошумящие).
** В том числе программируемые матрицы.
15.
вы: Р — для пластмассового корпуса второго типа, М — для кера-
мического, металлокерамического и стеклокерамического корпу-
са второго типа, Е — для металлополимерного корпуса второго
типа, А — для пластмассового планарного корпуса и И — для
стеклокерамического планарного корпуса.
В условных обозначениях ИС, выпускаемых в бескорпусном
варианте, перед номером серии добавляют букву Б. Таким обра-
зом, бескорпусные аналоги обычной серии 155 обозначаются
Б155. Для бескорпусных ИС в состав условного обозначения через
дефис вводится цифра, характеризующая соответствующую моди-
фикацию конструктивного исполнения: с гибкими выводами— 1, с
ленточными (паучковыми) выводами, в том числе на полиимидной
пленке, — 2, с жесткими выводами — 3, на общей пластине (не-
разделенные) — 4, разделенные без потери ориентировки (напри-
мер; наклеенные на пленку) — 5, с контактными площадками без
выводов (кристалл) —6 (например, Б533ЛА1-1,	Б533ЛА1-2,
Б533ЛА1-6).
Самая большая по составу — серия К155. Она содержит более
100 типономиналов.
ГЛАВА 2
МЕТОДЫ ИЗГОТОВЛЕНИЯ ИНТЕГРАЛЬНЫХ МИКРОСХЕМ
2.1.	Пленочная и гибридная технология
В Настоящее время с помощью пленочной технологии можно де-
лать пассивные элементы (резисторы, конденсаторы, катушки ин-
дуктивности), а также изготавливать соединительные проводники,
контактные площадки и элементы СВЧ схем (такие, как полоско-
вые волноводы, аттенюаторы, разветвители). Активные пленочные
элементы (транзисторы и диоды) изготавливаются пока только в
лабораторных условиях для исследовательских целей. Таким обра-
зом, выпускаемые в СССР и за рубежом чисто пленочные ИС яв-
ляются пассивными (обычно — это резистивные делители напряже-
ния, наборы резисторов и конденсаторов, резистивно-емкостные це-
пи). Пленочные интегральные элементы гораздо чаще используют-
ся совместно с миниатюрными дискретными ЭРЭ — компонентами
гибридных ИС. Гибридные ИС, уступая полупроводниковым ИС по
надежности, плотности упаковки и себестоимости, имеют в ряде
случаев особые схемотехнические преимущества за счет примене-
ния широкой номенклатуры навесных компонентов (транзисторов,
индуктивностей, конденсаторов).
Гибридная технология весьма гибкая. Она позволяет относи-
тельно быстро создавать электронные устройства, выполняющие
достаточно сложные функции. Комплект оборудования для изготов-
ления гибридных ИС, а также микросборок и микроблоков (см.
п. 1.2.4), дешевле, чем для изготовления полупроводниковых ИС.
В настоящее время освоение гибридной технологии доступно прак-
тически любому предприятию [1].
16
Элементы пленочных и гибридных ИС и микросборок (резисто-
ры, конденсаторы, индуктивности) Выполняются на поверхности
подложки в виде пленок резистивных, проводящих и диэлектри-
ческих материалов.
Преимуществом гибридной технологии является и более высо-
кий процент выхода годных ИС (60... 80% по сравнению с 5...30%
для полупроводниковых ИС). Брак, возникший при изготовлении-
гибридной ИС, часто можно исправить. Методы расчета и проек-
тирования гибридных ИС практически не отличаются от методов
расчета обычных электронных схем. Однако подложка гибридной
ИС мала и изготовлена из высококачественного диэлектрика. По-
этому из-за малых паразитных емкостей и хорошей взаимной изо-
ляции элементов и компонентов гибридная ИС имеет лучшие вы-
сокочастотные и импульсные электрические свойства, чем схема,
собранная из дискретных «больших» ЭРЭ. Гибридные ИС наибо-
лее часто применяются в прецизионной аппаратуре.
При изготовлении гибридных ИС используются как тонкие, так
и толстые пленки. Толстопленочные ИС [2] дешевле. Для органи-
зации их производства требуются меньшие капитальные затраты
(проще оборудование, менее жесткие требования к производствен-
ным помещениям). Кроме того, толстопленочные ИС обладают
большей механической прочностью, имеют лучшую коррозионную
и теплоустойчивость, повышенную перегрузочную способность эле-
ментов, а также меньшие паразитные емкости межсоединений и
слабое взаимовлияние (наводки и паразитные связи) элементов.
Тонкопленочные ИС отличаются тем, что без подгонки можно
получать более узкие допуски на номиналы элементов (резисторов
и конденсаторов), достигается более высокая плотность размеще-
ния элементов на подложке. Они обладают меньшими высокоча-
стотными потерями и имеют более высокую радиационную стой-
кость (за счет использования меньшей номенклатуры химических
элементов с большой атомной массой).
В аналоговых системах повышенной сложности, где требуется
высокая стабильность резисторов, предпочтительнее использовать
тонкопленочные гибридные ИС и микросборки. Масштабы пред-
полагаемого производства также определяют выбор типа пленок.
Если требуется небольшое количество изделий, то нецелесообразно
создавать производство тонкопленочных ИС, которое требует зна-
чительно больших капитальных затрат, и предпочтение следует от-
дать толстопленочной технологии.
Отметим, что в обоих случаях более 50% затрат приходится на
фотолитографическое оборудование.
2.1.1.	МАТЕРИАЛЫ ДЛЯ ГИБРИДНЫХ ИС И МИКРОСБОРОК
Подложки для гибридных структур изготавливаются из ситал-
ла, стекла, керамики. Основные требования к подложкам: хоро-
шие механические и диэлектрические свойства, согласование по
температурному коэффициенту расширения с другими материала-
17
ми, а также высокая чистота поверхности (12—14-й класс по ГОСТ
278а—73). Наиболее распространены прямоугольные подложки с
размерами: 6X15, 8X12, 11X11, 10X16, 12X12, 12X16, 12x20,
16x20, 24x30, 48x60 мм (при этом отклонения от номинального
размера составляют не более 0,3 мм и непараллельность сторон не
превышает 0,5 мм). Используются подложки толщиной 0,6; 1,0 и
1,6 мм (с отклонением не более 0,1 мм) [3].
Подложка для толстопленочных ИС должна быть теплостой-
кой, чтобы выдерживать обжиг при температурах в сотни граду-
сов, когда происходит оплавление и закрепление материалов, из
которых изготавливаются элементы ИС. Чтобы уменьшить пара-
зитную емкость между элементами, выбираются материалы с не-
большой диэлектрической проницаемостью (если этот эффект не
используется как полезный). При изготовлении мощных ИС ис-
пользуют подложки с высокой теплопроводностью, например из бе-
риллиевой керамики, теплопроводность которой только в 5 раз
хуже теплопроводности меди.
Резистивные пленки независимо от материала характеризуют-
ся удельным сопротивлением квадрата поверхности рп. Эта вели-
чина является объективной характеристикой пленок и зависит от
удельного сопротивления материалов и толщины пленки (но не
зависит от размеров квадрата по поскости).
Для изготовления резисторов используют хром, нихром, тантал,
сплав МЛТ, металлокерамику, проводящие краски и пасты. Эти
материалы позволяют получить диапазон значений рп от 20Ом до
20 кОм. Для лучшей адгезии к подложке резистивные металличе-
ские слои располагаются на вспомогательных подслоях металлов.
Параметры некоторых резистивных материалов приведены в табл.
2.1 [3].
Наиболее подходящей для тонких резистивных пленок считает-
ся толщина от 0,01 до 0,2 мкм. Задавшись толщиной пленки в этих
пределах, подбирают материал, обеспечивающий необходимое
удельное сопротивление рц . При этом следует учитывать, что вы-
Таблица 21
Параметры резистивных материалов
Материал	р|—। Ом	ткс 10 тс	Допустимая мощность, Вт/см2	Допуск на но ми ->а п, %
Хром (на Си с подслоем Сг) Нихром (на Си с подслоем Сг) Тантал (на Аи с подслоем Сг) Окись олова Сплав МЛТ 34 (на Си с подслоем С ) Металлокерамика на основе окисла палладия Проводящая краска на основе угле рода	20 . 800 100 300 50	500 500 300 500 До 20 000 10 000	4-180 4-250 —400 ±300 ±200 ±200 500 . 1000	2,0 2,0 3,0 2 3	4,0 1,0 До 1 0 0,15	0,35	±5 ±5 ±5 ±2 ±5 ± ю ±10
18
бирать материалы с высоким сопротивлением не всегда выгодно,
так как при извлечении из вакуумной камеры в результате окис-
ления на воздухе тонкие пленки иногда изменяют свое сопротив-
ление до 50%. Для тонкопленочных резисторов лучше всего выби-
рать материалы с рп = 100 ...500 Ом, для толстопленочных —
10 Ом... 20 кОм.
В качестве материалов для тонкопленочных проводников ис-
пользуют медь и золото с подслоем нихрома, алюминий, никель.
Если при изготовлении пленочных конденсаторов диэлектриком
служит моноокись кремния как материал обкладок, лучше всего
применять алюминий, поскольку его электрофизические свойства
хорошо согласуются со свойствами кремния. Толщина проводни-
ков выбирается в пределах 0,3... 1 мкм (толщина адгезионного
подслоя 0,01 ...0,03 мкм). Для изготовления контактных площадок
часто используется золото. Толщина контактных площадок обычно
выбирается большей 0,5 мкм.
Толстопленочные проводники должны иметь удельное сопротив-
ление не более 0,1 Ом/D и допускать пайку в зоне контактных
площадок. Применяют два вида толстопленочных проводниковых
материалов: пасты на основе золота и платины, допускающие об-
жиг при температуре до 900° С, и на основе серебра, обжигаемые
при температуре до 700° С.
В качестве диэлектриков при изготовлении пленочных конден-
саторов применяются моноокись кремния, сульфид цинка, аноди-
рованный тантал, халькогенидные стекла (ХГ-44, ИКС-24). Свой-
ства пленок из моноокиси кремния в сильной степени зависят от
скорости испарения и состава остаточных газов в вакуумной каме-
ре. Пленки из сульфида цинка менее критичны к условиям напы-
ления. При выборе материала диэлектрика следует по возможности
лучше согласовывать его структуру со структурой остальных мате-
риалов пленочной схемы. Максимальная толщина диэлектрических
пленок ограничивается результирующим внутренним механическим
напряжением и составляет около 1,5 мкм. Минимальная толщина
пленки диэлектрика ограничивается пористостью структуры и за-
данными рабочими напряжениями (около 0,06 мкм). Чтобы полу-
чить минимальное количество «проколов» диэлектрика, напыление
делают в несколько приемов (часто—'различными материалами).
В «слоёном» диэлектрике вероятность совпадения дефектов очень
невелика.
Удельные емкости, получаемые при использовании моноокиси
кремния (е = 6), лежат в пределах 5000.. 10 000 пФ/см2 Для по-
лучения больших емкостей можно использовать анодированный
тантал (е = 25), окислы титана (е = 80) и титанат бария (е=1000).
Электрическая прочность диэлектрических пленок в значительной
степени зависит от металла обкладок конденсатора. Металлы с до-
вольно высокой температурой испарения (например, никель и
хром) дают большое число коротких замыканий, так как атомы
этих металлов, обладая высокой кинетической энергией, проходят
сквозь тонкую пленку диэлектрика при нанесении на нее верхней
19
обкладки. Золото и серебро также могут быть причиной замыка-
ния обкладок, которое происходит из-за интенсивной диффузии
(миграции) атомов этих металлов из обкладок вдоль границ зерен
пленки спустя некоторое время после нанесения.
Для обкладок тонкопленочных конденсаторов чаще применяют
алюминий, который имеет невысокую температуру испарения и
малую миграционную подвижность из-за окислительной самопас-
сивации его поверхности. Электрическая прочность зависит и от
наличия пор в диэлектрической пленке, так как воздух в порах
ионизируется при меньшем напряжении, чем напряжение пробоя
сплошной пленки. Наличие микроскопических пор может быть свя-
зано с присутствием в испаряемом материале примесей в виде га-
зовых включений. Для межслойной изоляции применяются моно-
окись кремния и халькогенидное стекло ИКС-24 (s = 6, tg 6^0,03,
пробивное напряжение ие менее 0,8-106 В/см, ТКЕ=5-10~4 1/°С в
диапазоне температур —60... +'125°С).
2 1.2. ИЗГОТОВЛЕНИЕ ЭЛЕМЕНТОВ ГИБРИДНЫХ ИС И МИКРОСБОРОК
Основными способами получения тонкопленочных элементов яв-
ляются термическое испарение в вакууме, катодное и ионно-плаз-
менное распыление, осаждение пленок из паровой и газовой фазы.
Толстопленочные элементы создаются на подложке методом шел-
кографии. Выбор конкретного метода получения пленок зависит от
многих факторов, особенно от состава наносимого вещества, состо-
яния поверхности, температуры подложки, требуемой толщины и
используемого метода ее контроля. В промышленности широкое
применение получил метод напыления тонких пленок путем терми-
ческого испарения в вакууме. Основные достоинства этого мето-
да— простота и универсальность. На термовакуумных установках
одного типа можно быстро получать однородные слои металлов,
сплавов, полупроводников и диэлектриков различной толщины, а
также изготавливать тонкие пленки из разнородных веществ при
различной толщине подслоя.
Для испарения вещество нагревают. При этом используется
джоулево' тепло, выделяющееся в проводниках при прохождении
через них электрического тока. Можно применять также нагрев
электронным пучком, высокочастотным полем, электрической дугой.
При нагреве в вакууме вещество плавится, а затем переходит в па-
рообразное состояние. В обычных промышленных вакуумных уста-
новках используют давление в пределах 133-10~5... 133-10-6 Па.
Однако часто для улучшения структуры пленок требуется более
глубокий вакуум (до 133-10~8... 133-10-9)..
Процесс получения пленок путем термического испарения в ва-
кууме имеет стадии испарения вещества и свободной конденсации
его паров на подложке. Подложка располагается над тиглем с ве-
ществом (рабочей поверхностью вниз).
Для нанесения тонких пленок методом катодного распыления
используется явление разрушения катода в результате его бом-
20
бардировки ионизированными молекулами разреженного газа. Ка*
годное распыление пленок производят в диапазоне давлений 133Х
X10-1... 133-10-3 Па в остаточной атмосфере воздуха или винерт-^
ном газе (чаще всего в аргоне). Для зажигания тлеющего разря-
да между катодом и анодом подают высокое напряжение (от. к
до 20 кВ).
Преимущество катодного распыления перед термическим испа-
рением в вакууме заключается в том, что с его помощью можно
увеличить площадь поверхности и равномерность толщины полу-
ченных пленок (материал напыляется на подложку не от точечно-
го источника, а с плоской поверхности катода, размеры которого1
могут значительно превышать расстояние от катода до подложки).
Важным достоинством способа является постоянный химический
состав распыляемого материала, в то время как при термическом
испарении материала его составляющие испаряются с различной
скоростью (сначала легкоплавкие), вследствие чего состав плен-
ки может отличаться от состава исходного материала. Путем ка-
тодного распыления удается получать пленки тугоплавких мате-
риалов.
При ионно-плазменном распылении в камере создается началь-
ное давление 133-10-6 Па. Затем между катодом и анодом уста-
новки пропускают термоэлектрический ток высокой плотности (не-
сколько ампер на квадратный сантиметр), после чего в камеру по-
дают инертный газ до давления 133-10-3... 133-10-4 Па и с по-
мощью высокочастотного трансформатора зажигают разряд. Воз-
никающие при разряде положительные ионы с низкой энергией
бомбардируют подложку и удаляют с ее поверхности загрязнения
(«ионное травление»). После этого на мишень подается отрица-
тельный потенциал. Вытягиваемые из плазмы разряда положитель-
ные ионы бомбардируют мишень с энергией, достаточной для рас-
пыления атомов материала мишени. Атомы, выбитые из мишени,
двигаются преимущественно в направлении, перпендикулярном по-
верхности мишени.
Большое достоинство ионно-плазменного распыления заключа-
ется в его универсальности. С одинаковым успехом могут распы-
ляться металлы с различными свойствами, например вольфрам и
золото. Такие сплавы, как нихром, пермаллой, нержавеющая сталь,
распыляются без диссоциации состава распыляемого материала.
При ионно-плазменном распылении сложные (сплавные) пленки
из двух или нескольких металлов могут изготавливаться одновре-
менным распылением нескольких независимых мишеней. Распы-
ляться могут как чистые полупроводниковые материалы (крем-
ний), так и полупроводниковые соединения.
Большим преимуществом ионно-плазменного метода является
его безынерционность. Распыление материала происходит лишь
тогда, когда на мишень подается напряжение; распыление сразу
же прекращается после выключения напряжения. Плотность на-
пыляемого ионного пучка можно регулировать изменением тока
эмиссии вольфрамового катода и давления инертного газа. Ско-
21
рость осаждения может изменяться в очень широких пределах: от
десятых долей нанометра до десятых долей микрона в минуту.
Равномерность толщины пленки при ионно-плазменном распылении
достигает 1...2%, что значительно выше, чем при катодном рас-
пылении, где вносятся искажения непроводящей подложкой, рас-
положенной между катодом и анодом. Благодаря высокой энергии
попадающих па подложку атомов прочность сцепления с подлож-
кой пленки, полученной при ионно-плазменном методе, получается
очень высокой.
Для напыления диэлектрических материалов плазма зажигает-
ся с помощью радиочастотного излучения.
Недостатком ионно-плазменного распыления считается меньшая
скорость наращивания пленки, однако в ионно-плазменные установ-
ки можно одновременно загружать десятки подложек. Такие уста-
новки часто имеют автоматическое управление.
Главное преимущество метода осаждения из газовой фазы со-
стоит в легкости управления процессом и его отдельными стадия-
ми. При этом можно сравнительно легко вводить в растущую плен-
ку примеси и получать слои с заранее заданными свойствами. Ме-
тод применяется при изготовлении металлических, резистивных и
диэлектрических пленок. При этом в результате разложения слож-
ного химического соединения или химической реакции двух или бо-
лее веществ продукт реакции осаждается в виде пленки на под-
ложку. Реакция может происходить под воздействием тепла (пи-
ролитическое разложение), света (фотохимическое разложение), в
результате гидролиза, воздействия электрического поля и других
факторов.
После нанесения на подложку пленочных,пассивных элементов
на ней монтируются компоненты транзисторы, диоды, конденсато-
ры, трансформаторы, кристаллы полупроводниковых ИС [4]. Ком-
поненты с жесткими выводами крепятся' к пЛате путем пайки или
приварки их выводов к контактным площадкам платы. Компонен-
ты с гибкими выводами крепятся к плате с Помощью эпоксидных
клеев или припаиваются. В первом случае компонент электрически
изолирован от платы, во втором — он может иметь электрический
контакт. Способ крепления компонентов к плате должен обеспечи-
вать хорошую механическую прочность крепления, отсутствие на-
пряжений в месте крепления, химическую стойкость и нейтраль-
ность материалов, применяемых для креплейия, их высокую теп-
лопроводность, низкую температуру образования и высокую рабо-
чую температуру получающих соединений.
Эпоксидные клеи имеют небольшую усадку при отвердении, хо-
рошую адгезию к различным материалам, не выделяют побочных
продуктов, химически стабильны. Температура их полимеризации
подбором отвердителей может быть выбрана в широком диапазоне
значений, включая нормальную. Очень удобны в применении клее-
вые пленки.
Крепление с помощью спая кристаллов бескорпусных полупро-
водниковых ИС, транзисторов, диодов осуществляется образованн-
ой
ем эвтектических сплавов между поверхностью полупроводника и
слоем золота на плате. Плату подогревают до температуры при-
мерно 370° С, кристалл помещают на золотую контактную площад-
ку и прижимают с определенным усилием. В результате происходит
взаимное растворение кремния и золота с образованием эвтекти-
ческого оплара на границе раздела.
2 1 3 МОНТАЖ ЭЛЕКТРИЧЕСКИХ СОЕДИНЕНИИ В ГИБРИДНЫХ ИС
И МИКРОСБОРКАХ
Выводы компонентов, прикрепленных к плате, присоединяют к
контактным площадкам, а выходные контактные площадки соеди-
няют с выводами корпуса. В большинстве случаев такие соедине-
ния осуществляются с помощью золотых или алюминиевых прово-
лочек диаметром 25... 50 мкм термокомпрессионной, контактной
или ультразвуковой сваркой.
Наиболее широко применяется термокомпрессионная сварка,
при которой совмещается давление с подогревом. Плату и золотую
проволочку в месте контакта нагревают до температуры 200 ...
... 400° С, проволочку прижимают к контактной площадке платы с
усилием от 0,05 до 0,5 Н в течение нескольких секунд. Метод тер-
мокомпрессии требует тщательного подбора и контроля основных
параметров процесса: давления, температуры и времени сварки.
Контактная сварка осуществляется расщепленным электродом.
Качество контакта зависит от его площадки, удельного сопротив-
ления поверхности раздела, сопротивления свариваемых деталей.
В связи с этим режим сварки следует тщательно подбирать для
конкретных условий.
Ультразвуковая сварка, основанная на одновременном воздей-
ствии колебаний ультразвуковой частоты, возбужденных в свари-
ваемых деталях, и давления в области сварки, обеспечивает луч-
шее качество сварного соединения, меньшую температуру сварки,
более широкий набор свариваемых металлов, чем термокомпрессия.
Она позволяет также осуществлять сварку групповым способом.
2.2.	Полупроводниковая технология
Особенности полупроводниковых ИС следующие [5] Стоимость элементов
микросхемы в значительной степени определяется площадью, занимаемой ими
иа полупроводниковой пластине Таким образом, стоимость транзистора оказы-
вается приблизительно равной стоимости диода, которая, в свою очередь, при-
мерно соответствует стоимости резистора с номиналом 4 кОм при допуске ±30%
или с номиналом 1 кОм при допуске ±20%. Номиналы элементов, имеющих
дискретные прототипы, ограничены. Практически нецелесообразно использовать
для массовых ИС «чистые» резисторы с номиналами свыше 50 кОм Конденса-
торы с емкостью, превышающей несколько сотен пикофарад, приходится при-
менять в виде отдельных навесных элементов Желаемые номиналы резисторов
не могут иметь малые допуски, хотя отношение сопротивлений одинаковых по
форме резисторов иа одной пластине можно выдерживать довольно точно
23
(1...2%), причем их температурная зависимость будет одинакова. Все элементы
полупроводниковой структуры связаны между собой паразитными емкостями
и проводимостями, что обусловлено плотной упаковкой н несовершенством ме-
тодов изоляции элементов.
Преимущества полупроводниковых ИС перед гибридными таковы:
более высокая надежность вследствие меньшего числа контактных соедине-
ний, ограниченного количества используемых материалов, а также из-за того,
что полупроводниковую ИС можно изготовить только из монокристаллической,
сверхчистой, полупроводниковой структуры;
большая механическая прочность благодаря меньшим (примерно на поря-
док) размерам элементов;
меньшая себестоимость изготовления полупроводниковых ИС вследствие бо-
лее эффективного использования преимуществ групповой технологии.
В полупроводниковых ИС в качестве активных элементов могут использо-
ваться биполярные и униполярные (полевые) интегральные структуры. Полу-
проводниковые ИС (особенно цифровые) с биполярными транзисторами отли-
чаются более высоким импульсным быстродействием (или рабочей частотой).
Полупроводниковые цифровые ИС с униполярными транзисторами со структу-
рой МОП отличаются наиболее высокой плотностью упаковки элементов и наи-
меньшей стоимостью изготовления.
Цифровые ИС со структурой КМОП очень экономичны по потребляемой
мощности. Аналоговые ИС с полевыми приборами имеют большое входное со-
противление (более 109 Ом). Технология униполярных транзисторов позволяет
добиваться лучших шумовых характеристик. Биполярные транзисторы увели-
чивают стабильность работы схем в широком диапазоне температур, позволяют
реализовать наибольшее быстродействие н создать схемы с лучшей нагрузочной
способностью. Биполярные структуры более устойчивы к электрическим нагруз-
кам Перспективны биполярные цифровые структуры И2Л, конкурентоспособ-
ные с КМОП по экономичности и плотности упаковки элементов
Следует заметить, что возможности униполярных структур пока раскрыты
далеко не полностью (особенно онн хороши для перспективных радиочастотных
приборов и операционных усилителей).
Ввиду сложности оборудования и жестких требований к условиям произ-
водства полупроводниковых ИС изготовление их становится экономически целе-
сообразным только при массовом производстве (миллионы штук в год на одном
комплекте оборудования). Поэтому по полупроводниковой технологии целесо-
образно изготавливать: цифровые ИС н ИС для реализации стандартных ана-
логовых функций, а также высоконадежные микросхемы для построения аппа-
ратуры с наивысшей плотностью упаковки.
2 2 1. МАТЕРИАЛЫ ДЛЯ ЭЛЕМЕНТОВ ПОЛУПРОВОДНИКОВЫХ ИС
И ИХ ИЗГОТОВЛЕНИЕ
Для изготовления полупроводниковых ИС используют в большинстве слу-
чаев пластины монокристаллического кремния р- или n-типа проводимости,
снабженные эпитаксиальными н так называемыми «скрытыми» слоями. В ка-
честве легирующих примесей, с помощью которых изменяют проводимость
исходного материала пластины, применяют соединения бора, сурьмы, фосфора,
алюминия, галия, индия, мышьяка, золота. Для создания межсоединений и кои-
24
тактных площадок используют алюминий и золото. Весьма перспективен как
материал проводников кристаллический поликремний, который ие обладает по-
лупроводниковыми свойствами, как материал диэлектрических покрытий н изо-
ляции элементов двуокись кремния н нитрид кремния. Применяемые материалы
должны обладать очень высокой чистотой: содержание примесей в большинстве
материалов, используемых при изготовлении полупроводниковых микросхем, не
должно превышать 10-5 ... 10~9 частей основного материала.
Изменяя определенным образом концентрацию примесей в различных частях
монокристаллической полупроводниковой пластины, можно получить многослой-
ную структуру, воспроизводящую заданную электрическую функцию и до из-
вестной степени эквивалентную обычному дискретному резистору, конденсатору,
диоду или транзистору [5].
Процесс изготовления современных полупроводниковых ИС весьма сложен.
Он проводится только в специальных помещениях с микроклиматом на преци-
зионном оборудовании. Основные технологические операции изготовления полу-
проводниковых микросхем можно разделить на шесть этапов.
1.	Механическая обработка кремния. От цилиндрического слитка монокри-
сталлического кремния отделяются круглые пластины толщиной 250...600 мкм
(прн этой операции толщина нарушенного приповерхностного слоя монокристал-
ла может превышать 80 мкм). Для снятия нарушенного слоя пластины шлифуют-
ся и нумеруются, в результате толщина этого слоя уменьшается до 1...2 мкм.
Для окончательной доводки поверхности пластин применяется химическое трав-
ление. В настоящее время диаметр пластин доходит до 150 мм.
2.	Эпитаксиальное наращивание. Термин «эпитаксия» обозначает процесс
ориентированного наращивания монокристаллической решетки кремния пластины
за счет осаждения слоев. Прн введении дополнительных примесей получают
эпитаксиальные слои (пленки с заданным типом проводимости). Например, иа
пластине кремния с проводимостью л-тила можно получить эпитаксиальную
пленку с проводимостью p-типа. Эпитаксиальный слой, представляющий собой
монокристаллическое продолжение основного материала, ие имеет механических
дефектов и напряжений. Эпитаксиальное наращивание производят в специаль-
ных печах прн температуре около 1200°С. Скорость увеличения толщины плеи-
кн — несколько микрометров в час.
Наиболее широко используются эпитаксиальные пленки толщиной 1... 10 мкм,
однако для получения современных полупроводниковых цифровых ИС с высо-
ким быстродействием толщину пленки приходится уменьшать до единиц микро-
метров
3.	Окисление поверхности пластины. Для защиты и маскирования поверх-
ности кремния при операциях диффузии применяется окисление пластин в
атмосфере кислорода или паров воды при температуре 1000...1300°С. Толщина
наращиваемого окисла — около 1 мкм.
4.	Фотолитография. Комплекс фотолитографических процессов повторяется
в технологическом процессе изготовления полупроводниковых микросхем не-
однократно (от 3 до 14 раз). Каждый раз на окисленную пластину кремния
наносится тонкий слой (толщиной около 1 мкм) светочувствительной эмуль-
син— органического фоторезиста, который засвечивается через фотошаблон от
источника ультрафиолетового излучения. После проявления фоторезиста слабым
раствором щелочи можно «вскрыть» необходимые «окна» иа поверхности окисла
кремния. В этих окнах смесью фтористого аммония и плавиковой кислоты
25
двуокись кремния SiOj стравливается н тем самым селективно (выборочно)
открывается поверхность кремния.
5.	Диффузия примеси в кремнии. Этот процесс проводят в диффузионных
печах при температуре примерно 1200°С с применением специальных примесей.
Для получения проводимости л-типа применяют диффузанты: фосфор, сурьму,
мышьяк; для получения проводимости р-типа— бор, галлий, индий.
6.	Создание межсоединений. Для создания «монтажа» между элементами
подложки полупроводниковой ИС пластина кремния со сформированными эле-
ментами (транзисторами, диодами и резисторами) покрывается слоем осаж-
денного алюминия толщиной 0.5...2 мкм, который затем в ненужных местах
стравливается через соответствующие окна фоторезиста (после заключительной
операции фотолитографии). При этом на поверхности полупроводника остается
рисунок соединительных алюминиевых проводников, имеющих ширину около
10 мкм, а также контактных площадок.
В настоящее время для создания полупроводниковых ИС на биполярных
транзисторах используется несколько разновидностей технологических процессов,
отличающихся главным образом способами создания изоляции между отдель-
ными элементами.
Наиболее широко применяется традиционная плаиарио-эпитаксиальная тех-
нология с изоляцией элементов при помощи обратносмещенных р-п переходов.
Недостатками такого метода изоляции структур считаются увеличенные пара-
зитные емкости и токи утечки между отдельными элементами, большая площадь
элементов (с учетом площади изолирующих областей), относительно невысокие
пробивные напряжения, низкая радиационная стойкость. Однако структуры с
р-п изоляцией наиболее просты в изготовлении.
В изопланарной технологии изоляция элементов осуществляется травлением
канавок между элементами с последующим термическим окислением поверхности
этих канавок. При этом удается примерно вдвое повысить плотность разме-
щения элементов, повысить радиационную стойкость и надежность ИС, увели-
чить процент выхода годных ИС.
Полипланарная технология предусматривает заполнение зазоров между эле-
ментами поликристаллическим кремнием, что позволяет еще больше увеличить
плотность размещения элементов (в три раза больше, чем в планарном про-
цессе), уменьшить паразитные емкости между элементами, увеличить надеж-
ность ИС.
Еще большую плотность размещения элементов позволяет получить техно-
логия с использованием анизотропного травления каиавок (травление вдоль
кристаллографических осей).
Большое многообразие технологических процессов (как более простых, так
и более сложных, чем биполярные) используется и при изготовлении полупро-
водниковых ИС иа МОП структурах [6]. Эти структуры образованы тремя
слоями: металл (затвор), окисел (изоляция затвора), полупроводник (области
истока, канала и стока). Стандартная технология (металлический затвор с
однослойной диэлектрической изоляцией толщиной около 1 мкм) позволяет
изготавливать МОП транзисторы как с p-каналом, так и с л-каналом (в пер-
вом случае носителями заряда являются дырки, во втором — электроны, по-
этому n-канальные МОИ ИС обладают более высоким быстродействием, чем
р-канальные). Рабочая частота цифровых МОП ИС, выполненных по стандарт-
26
ной технологии, не превышает 1...2 МГц, аналоговых — 300...500 МГц (за счет
большого тока питания).
В МНОП ИС используется двухслойный диэлектрик между металлическим
затвором н полупроводником: слой двуокиси кремния толщиной около 50 мкм
и слой нитрида кремния (Н) толщиной 10...20 мкм. МНОП структуры имеют
пониженное пороговое напряжение по сравнению со стандартными МОП струк-
турами.
С целью повышения быстродействия МОП ИС применяется также прогрес-
сивная технология с использованием кремниевых затворов. Вместо слоя металла
используются области сильнолегироваиного кремния толщиной около 1 мкм.
Этим приемом удается повысить быстродействие цифровых ИС в 3...5 раз, сни-
зить пороговое напряжение открывания ключа н увеличить в 1,5 раза плот-
ность размещения элементов. Изготовление МОП ИС на изолирующих подлож-
ках (сапфир или шпинель с эпитаксиально выращенным слоем кремния тол-
щиной около 1 мкм) позволяет в настоящее время повысить быстродействие
таких ИС до 100 МГц (до 250 МГц в перспективе).
Применение в составе МОП ИС транзисторов с разным типом проводимости
(р-канальных и п-канальных) позволяет создавать цифровые ИС с относительно
высоким быстродействием (до 20 МГц) при очень малой статической потреб-
ляемой мощности (произведение потребляемой мощности на быстродействие
составляет около 1 пДж). Эти структуры называются КМОП (буква К — от
слова комплементарный, дополнительный).
Изготовление МОП ИС с применением двойной диффузии (сначала созда-
ется p-канал, а затем в нем л-слой) позволяет уменьшить длину канала до
1...2 мкм (прн стандартной технологии не удается сделать канал длиной менее
5 мкм), в результате пропорционально увеличивается быстродействие каскада.
На основе арсенида галлия удается изготовить МОП транзисторы с часто-
той генерации до 10 ГГц. В цифровой технике на таких транзисторах можно
получить ключи с временем задержки сигнала менее 1 не.
2.2.2. ТИПОВЫЕ ИНТЕГРАЛЬНЫЕ СТРУКТУРЫ
При создании полупроводниковых ИС наиболее широко применяется пла-
нарно-эпитаксиальная технология (она же используется для изготовления со-
временных дискретных транзисторов). Различие в характеристиках транзисторов
полупроводниковых ИС и «обычных» транзисторов может быть обусловлено
свойствами изолирующей области, в которой находится транзистор на кристалле
полупроводниковой ИС, а также расположением коллекторного вывода (в ин-
тегральных структурах он почти всегда «верхний»).
Интегральные диоды обычно создаются нз транзисторных структур. В ка-
честве диодов могут быть использованы переходы эмиттер — база и коллектор—
база. В некоторых случаях переход эмиттер—база используется как стабилитрон
(диод Зенера).
После формирования р-п перехода необходимо сделать в нужных местах
контактные площадки и соединить между собой отдельные элементы полупро-
водниковой ИС. Если р-п переход был образован методом диффузии, то для
получения хорошего контакта необходимо нанести на поверхность полупровод-
никовой пластины слой металла. Это можно сделать, например, вакуумным
напылением. После вплавления металла в полупроводник образуются низко-
27
омные структуры тина р-р+ или л-л+. К металлическим контактам методом тер-
мокомпрессии прикрепляются внешние выводы. В процессе эпитаксиального на-
ращивания можно избежать напыления металлических контактов, вводя там, где
•то необходимо, сильнолепированные слои типа р+ или п+. Тогда внешние вы-
воды можно присоединять непосредственно к этям слоим тем же методом
термокомпрессии.
Отдельные элементы соединяются друг с другом или с контактными пло-
щадками — дорожками, изготовленными напылением в вакууме алюминия на
предварительно окисленную поверхность полупроводниковой пластины, в кото-
рой протравлены окна для осуществления контакта с полупроводниковой струк-
турой. Область между любой парой омических контактов на полупроводниковой
пластине можно использовать как резистор. Сопротивление такого резистора
будет зависеть от длины и поперечного сечения участка, удельного сопротив-
ления кремния.
Ток в таком объемном полупроводниковом резисторе будет течь по телу
полупроводника, поэтому он меньше подвержен влиянию внешних условий, чем
пленочный резистор. Температурный коэффициент сопротивления в зависимости
от концентрации примесей может быть различным, однако он, как правило,
велик и имеет положительный знак. Сопротивление объемных полупроводни-
ковых резисторов ограничивается только размерами полупроводниковой под-
ложки и практически может доходить до 40 кОм. Резисторы, выполненные в
объеме полупроводниковой пластины, применяются нередко в качестве термо-
компенсирующих (по названию области, где они располагаются, их называют
коллекторными).
Более известны так называемые «базовые» резисторы (их изготавливают
одновременно с базовыми областями п-р-п транзисторов). Это основной тип
диффузионных резисторов, у которых проводящий канал имеет проводимость
/j-типа. Такой канал «ограждается» л-областыо. После подачи иа кристалл
питающих напряжений изолирующие р-п переходы запираются и ток из рези-
стивного канала ие может перетекать в соседние области. Кроме того, в ИС
широко используются нелинейные, «сжатые» сверху запертым р-п переходом
пинч-резисторы. Они высокоомны и не имеют «обычного» эквивалента (это
полевой транзистор с малой крутизной).
Для изготовления прецизионных резистивных матриц полупроводниковых
•цифро-аналоговых преобразователей используются напыленные на поверхност-
ный слой окисла тонкопленочные резисторы. Их номинал легче юстировать
с помощью импульсов лазерного излучения.
Для создания в полупроводниковых структурах конденсаторов небольшой
емкости можно использовать трехслойную структуру типа p+-i-n+. Два слоя
такой структуры очень сильно легируют соответствующими примесями, средний
слой — беспримесный. Емкость структур р+-1-п+ определяется толщиной бес-
примесного слоя и мало зависит от значения обратного напряжения.
В качестве конденсатора малого номинала чаще используют смещенный в
обратном направлении р-п переход. Диэлектриком в таком конденсаторе служит
обедненная носителями область перехода. Для любого полупроводника ем-
кость является функцией ширины обедненной зоны и площади перехода. При
использовании кремния можно получить удельную емкость р-п перехода до
200 000 пФ/см2 при пробивном напряжении в несколько сотен вольт. Так как
28
ширина обедненной зоны зависит от приложенного напряжения, то и емкость
р-п перехода имеет нелинейную зависимость от напряжения.
Конденсаторы иа основе р-п перехода полярные, поэтому они не пригодны
для работы в цепях с переменной составляющей напряжения. Последний не-
достаток можно устранить, если использовать два последовательно соединен-
ных р-п перехода. Емкость такой структуры становится не зависимой от по-
лярности рабочего напряжения и меньше зависит от его амплитуды.
Рассмотрим подробнее некоторые особенности типовых интегральных струк-
тур. Структура эпитаксиально-диффузионного транзистора полупроводниковой
ИС показана на рис. 2.1. На вертикальном разрезе структуры обозначены пять
диффузионных областей: эмиттер, база, эпитаксиальный коллектор, скрытый
диффузионный слой Л+-типа и пластина (подложка). Удельное сопротивление
p-типа равно 10 Ом-см. Эпитаксиальный слой n-типа толщиной 25 мкм, выра-
щенный иа поверхности пластины, имеет удельное сопротивление 0,5 Ом-см.
Под ним расположены диффузионный слой л+-типа (обычно мышьяк) с высо-
кой концентрацией примесей (более Ю19 атом/см3).
Рис. 2.1. Структура транзистора с изоляцией р-п переходом (планарная техно-
логия)
Электрическая изоляция коллекторной области от соседних транзисторов
(когда на схему будет подано положительное относительно подложки питание)
обеспечивается наличием области глубокой разделительной диффузии примеси
p-типа через эпитаксиальный слой в пластину. Эта диффузия проводится пер-
вой. База образуется в процессе второй диффузии примеси p-типа вглубь
эпитаксиальной области коллектора (в это же время делаются базовые и пиич-
резисторы). Типичное сопротивление слоя, образованного во время второй
диффузии (например, диффузант бор, глубина области 2,7 мкм), составляет
200 Ом/О. Эмиттер представляет область n-типа, которая образована во время
третьей диффузии (например, фосфора в область базы иа глубину около
2 мкм). Сопротивление слоя эмиттера составляет приблизительно 2 Ом/П.
Глубина залегания переходов; эмиттер — база 2 мкм, коллектор — база 3 мкм,
коллектор — подложка 25 мкм.
Топология транзистора дает представление о размещении такой структуры
Иа поверхности пластины. Эмиттер — это диффузионная область прямоуголь-
ной формы с размерами 25X40 мкм. Ои формируется после диффузии п-при-
меси в область p-базы (площадь базы 64X102 мкм). Электрические контакты
с Областями эмиттера, базы и коллектора осуществлены алюминиевой метал-
29
лизацией, эмиттериый контакт — полоской металлизации шириной 12,5 мкм.
Контакт с базой осуществлен двумя полосками, расположенными по обе сто-
роны от эмиттера. Контакт с коллектором осуществлен прямоугольной метал-
лизированной полоской, этот контакт полностью окружает диффузионный пе-
реход коллектор—база. Нетрудно видеть, что значительная часть поверхности
полупроводника использована для изоляции соседних структур друг от друга
областью разделительной диффузии, проводимой на глубину 25 мкм Поскольку
процесс диффузии трехмерный, атомы примеси диффундируют не только вглубь,
но и «растекаются» в боковых направлениях. Расстояние, на которое примеси
распространяются в боковых направлениях, также равно примерно 25 мкм.
Такая традиционная технология не позволяет достичь высокой степени инте-
грации элементов на пластине
Совершенствование технологии изготовления интегральных полупроводни-
ковых структур с высокой плотностью размещения элементов на пластине так
или иначе связано с пассивной изоляцией элементов, тес заменой активных
областей р-п переходов, электрически изолирующих активные элементы в обыч-
ных биполярных микросхемах, диэлектрическим материалом Одним из первых
nd времени разработки является метод, при котором электрическая изоляция
элементов на пластине осуществляется термически выращенным окислом крем-
ния При этом методе в качестве диэлектрической изоляции вместо диффузион-
ных областей используется слой двуокиси кремния (рис 2 2) При диэлектри-
ческой изоляции двуокись кремния образует как стенки, так и дно каждого
интегрального элемента и структура располагается в диэлектрическом «кармане»
(отсюда малые электрические утечки) Такая технология позволяет получать на
пластине более высоковольтные интегральные элементы, чем при изоляции р-п
переходами, однако конечный выигрыш в площади структуры невелик
Дальнейшим развитием технологии с изоляцией элементов двуокисью крем-
ния является полипланарный процесс В нем поверхность изолирующих канавок
покрывается двуокисью кремния, а сами они заполняются поликрнсталлнческнм
кремнием, образуя на пластине гладкую поверхность Гладкая поверхность
пластины позволяет применять стандартную металлизацию, упрощает создание
пересечения проводников на разных уровнях и повышает общую надежность ИС
Полипланарный процесс, как и процесс с изоляцией р-п переходами, на-
чинается с селективного формирования диффузионных скрытых слоев л+-типа на
пластине p-типа (рис. 2 3), послё чего на ней выращивается эпитаксиальный
слой n-типа Затем на пластине выращивается слой окисла, в котором с по-
мощью стандартной фотолитографической техники вытравливаются окна под
изолирующими областями В незащищенных участках для формирования изо-
лирующих углублений проводится анизотропное травление кремния, ориенти-
рованного в кристаллографической плоскости (100) Их глубина определяется
только геометрической шириной отверстия в маскирующем материале на по-
верхности кремния
Затем в полученных углублениях выращивается достаточно толстый для
создания необходимой диэлектрической изоляции слой двуокиси кремния После
этого, в отличие от других процессов, основанных на травлении углублений, на
поверхность пластины осаждается поликристаллический кремний, полностью
заполняющий углубления Лишний кремний затем сошлифовывается, в резуль-
тате остается гладкая поверхность пластины К этому моменту боковые стенки
структуры оказываются полностью сформированными, и все последующие тех-
30
нологические операции не отличаются от стандартных, принятых в плаиарно-
эпитакснальнон технологии
Для полиплаиарной технологии характерны малые размеры элементов.
Канавки окисла отделены друг от друга на расстояние 10 15 мкм При такой
технологии площадь, необходимая для создания элемента, ограничивается лишь
толщиной эпитаксиального слоя и минимальной шириной изолирующей канавки
Рис. 2.2 Последовательность изготовле
ния структуры транзистора методом ди
электрической изоляции («эпнк про
цесс»)
а — подготовка поверхности пластины, б —
осаждение слоя и маскирующего окисла,
в — маскирование и травление изолирующих
углублений, г — выращивание днэлектрическо
го окисла, д — осаждение поликристаллическо
го кремния, е — формирование пластины и по
лировка, ж — окончательная структура пла
СТИНЫ
Рис. 2 3. Последовательность изго-
товления структуры транзистора ме-
тодом изоляции поликристалличе-
ским кремнием (полиплаиарная тех-
нология)
а — селективное формирование диффузной
иого скрытого слоя л"г типа и иаращива
иие эпитаксиального слоя л типа, б — ма
скирование и травление изолирующих
углублений, в — наращивание изолирующе-
го окисла, г — осаждение поликристалли
веского кремния, д — удаление лишнего
кремния
п
При условии оптимизации параметров технологического процесса площадь за-
поминающего элемента для ЗУ с произвольной выборкой может составлять
примерно 0,004 мм2. Применение полиплаиарной технологии позволило значи-
тельно повысить плотность компоновки и снизить размеры кристаллов по срав-
нению со стандартными структурами. Так, биполярные п-р-п транзисторы вместе
с окружающей их изолирующей областью могут иметь площадь около
0,3-103 мкм2 Площадь планарного эпитаксиально-диффузионного транзистора,
показанного на рис. 2.1, равна примерно 55-10s мкм2.
Для сравнения приведем цифры, показывающие плотность компоновки за-
поминающих элементов с изоляцией р-п переходами, диэлектрической и поли-
31
планарной изоляцией. Полипланариая матрица запоминающих элементов емко*
стью 1024 бит может быть размещена на кристалле площадью 2,6 мм2, тогда
как для такой же матрицы с диэлектрической изоляцией нужен кристалл пло-
щадью около 4 мм2, а для матрицы с изоляцией р-п переходами — площадью
около 5,2 мм2.
Стандартная изопланарная технология обеспечивает получение траизнсторов
с наименьшими размерами за счет возможности создания тонких базовых об-
ластей и небольших коллекторных областей с боковыми стенками из окисла
[7]. Процесс создания изопланарной структуры (рис. 2.4) начинается с форми-
рования п+ -областей в кремниевой пластине p-типа. Затем на всей поверхности
пластины выращивается тонкий эпитаксиальный слой р-типа.
6)
Рис. 2.4. Последовательность изготовления структуры транзистора методом изо-
планариой технологии:
а — формирование эпитаксиального слоя; б — травление изолирующих областей; в — форм и-
рование изолирующего окисла и тлубокая диффузия; г — заключительная металлизация
Эпитаксиальный слой покрывается слоем нитрида кремния, из которого фор-
мируется защитная маска для создания транзисторов и резисторов. Незащи-
щенные нитридом области стравливаются на относительно большую глубину —
почти до скрытого слоя. После этого проводится длительное низкотемпературное
окисление, в результате которого области глубокого травления заполняются
изолирующим окислом, а .области, покрытые нитридом, остаются неокислениыми.
Для создания контактов с коллекторными областями проводится глубокая
п+-диффузия. Для этого осуществляется селективное травление нитрида с соот-
ветствующих участков кремния, практически ие затрагивающее изолирующего
окисла. Области глубокой диффузии оказываются окруженными изолирующим
окислом, отделяющим их от базовых областей транзисторов. После создания
резистивных областей оставшийся на поверхности пластины нитрид стравли-
вается и заменяется окислом. В окисле формируются эмиттериые окна, в ко-
торые проводится диффузия. Затем вскрываются контакты к базовым областям,
осаждается алюминий, и его травлением заканчивается формирование структур.
Дальнейшее совершенствование этой технологии обеспечивает получение
транзисторов с площадями, вдвое меньшими по сравнению с исходными струк-
турами за счет возможности изготовления не только базовых, но и эмиттер-
иых областей, непосредственно примыкающих к областям окисла. Уменьшение
32
площади транзисторов, изготовленных по изопланариой технологии, иллюстри-
руется рис. 2.5.
Изопланарный процесс обеспечивает создание структур с высокой плотно-
стью компоновки, так как при минимальном количестве технологических пе-
ременных имеется возможность существенно уменьшить размеры изолирующих
областей. При этом поверхностное сопротивление очень велико, что позво-
ляет получать оптимальные электрические параметры ИС.
Рис. 2.5. Сравнение площадей транзисторов, выполненных по технологии «Изо-
планар I» (а) и «Изоплаиар II» (б)
2.2.3. ПЕРСПЕКТИВНЫЕ ИНТЕГРАЛЬНЫЕ СТРУКТУРЫ
Технологические процессы активно совершенствуются. Во-первых, требу-
ются специальные структуры (например, для постоянных ЗУ). Во-вторых, не-
обходимо улучшать параметры традиционных ЦИС и АИС общего примене-
ния. В-третьих, конструируется улучшенное фотолитографическое оборудова-
ние и создаются системы машинного проектирования, открывающие технологам
новые перспективы.
Быстро развивается направление, называемое КМОП технологией с локаль-
ным окислением. Этот технологический процесс отличается большой сложно-
стью: в некоторых его модификациях используется 4’1 этапов фотолитографии
(обычная КМОП технология включает три-четыре фотолитографии). На рис. 2.6
изображена структура КМОП транзистора с локальным окислением.
Широко используется в настоящее время n-каиальная МОП технология с
кремниевым затвором с использованием локального окисления. Эти структуры
применяются при изготовлении микропроцессорных ИС, а некоторые их разио-
Рис. 2.6. Структура КМОП транзи-
стора с локальным окислением:
1 — области локального окисления; 2 —
Р^-кремний; 3 — поликремний, легирован-
ный фосфором; 4 — подзатвориый окисел
толщиной 0,7 мкм; 5 — гГ^-кремний; 6 —
подложка из л-кремиия; 7 — р-кремиий
Рис. 2.7. Поперечное сечение МНОП
Транзистора:
1 — область локального окисления; 2 —
оплавленное фосфорно-силикатиое стекло;
3 — поликремний, легированный фосфором;
4 — л+-кремний; 5 — подзатвориый окисел
толщиной 0,4 ... 0,7 мкм и шириной 2,5 ..
... 3 мкм; 6 — контактная область; 7 — под-
ложка из р-кремния
2—50
33
видности — при изготовлении статических, динамических и энергонезависимых
ЗУ различных типов.
На рис. 2.7 представлено поперечное сечение так называемого МНОП тран-
зистора, особенностями которого являются локальное окисление, канал малой
длины, поверхностная диффузия истока и стока. Типовое время задержки сиг-
нала иа одном ключе может составлять 2...3 не в режиме с небольшой нагруз-
кой, что численно примерно равно длине канала в микронах (задержка рас-
пространения 1 нс/мкм).
В числе перспективных технологических направлений продолжает оставать-
ся технология, использующая кристаллографическую совместимость монокри-
сталла кремния и сапфира (кремний на сапфире, КНС). Получены образцы КНС
КМОП ИС с очень высоким быстродействием, имеющие каналы длиной около
2 мкм. Недостаток технологии КНС — высокая стоимость. Поэтому в настоя-
щее время технология КНС испытывает сильную конкуренцию со стороны
усовершенствованной КМОН технологии иа кремниевых пластинах, позволяю-
щей получать ИС со все большим быстродействием. Сведения, касающиеся
стойкости КНС структур к гамма-излучению, которая в ряде случаев оказы-
вается сравнимой с радиационной стойкостью объемных КМОП структур, про-
тиворечивы. Здесь существенными могут быть утечкн тока по обратному каналу
между сапфиром и кремнием, особенно в случае кратковременного воздействия
ионизирующего излучения.
Новым технологическим направлением является способ создания структур
«кремний на изоляторе». Поликремний, осажденный на слой окисла, в резуль-
тате облучения лазером или резистивного нагрева рекристаллизируется в моно-
кристаллический кремний. Доказана пригодность этого метода для изготовления
МОП структур иа верхней н нижней сторонах осажденного кремния.
В создании перспективных быстродействующих ИС большую роль будет
играть МОП технология с продолжающимся пропорциональным уменьшением
размеров элементов.
В ближайшие годы будет продолжать развиваться технология изготовления
ИС на арсениде галлия. Впятеро большая подвижность электронов в монокрис-
таллах этого двухэлементного полупроводника, чем в кремнии, позволяет созда-
вать в объеме арсенида галлия структуры с пропорционально более высоким
быстродействием. Преимущество в быстродействии реализуется прежде всего
в маломощных БИС. Так, в цифровых ИС иа полевых транзисторах с барьером
Шотки и со связью на барьере Шотки при напряжении питания 4,6 В получена
задержка распространения около 120 пс (потребляемая мощность 12 мВт). Прн
использовании переключательных транзисторов, работающих в режиме обога-
щения, в сложной цифровой ИС получена задержка распространения 19 пс
Подвижность электронов и, следовательно, быстродействие ключа значи-
тельно возрастают при охлаждении ИС до температуры жидкого азота. По-
скольку подвижность электронов гораздо выше в нелегироваином арсениде гал-
лия, разрабатываются структуры с «модуляционным легированием» или с трой-
ным соединением). Предполагается, что такие структуры начнут использовать-
ся практически лишь к концу 80-х годов.
, Широкому внедрению арсенида галлия в производство ИС препятствуют
трудности, связанные с обеспеченней сохранения параметров приборов прн их
производстве.’ Разброс параметров получается намного больше, чем в случае
использования кремния, поэтому, прежде чем расширять использование арсе-
34
вида галлия в сложных ИС, необходимо провести ряд работ по совершенство-
ванию элементарных структур иа арсениде галлия.
Значительно расширяется использование ионной имплантации, которая с
конца 70-х годов стала базовым техпроцессом (особенно для АИС). В настоя-
щее время наряду с окислением и диффузией ионная имплантация используется
прн изготовлении МОП ИС (легирование каналов, резисторов, истока, стока)
и прецизионных биполярных ИС (легирование базы и резисторов). Ионная
нмплантация имеет ряд преимуществ перед термодиффузионными способами
введения легирующих примесей. Благодаря лучевым методам достигается точное
дозирование малых количеств легирующих примесей — до отдельных атомов, —
ие достижимое другими известными методами При этом примеси вводятся на
заданную глубину сквозь слой окисла или полупроводника, а границы легиро-
ванных областей не расплываются.
Ионная имплантация может быть использована и для получения эпитак-
сиальных структур со скрытыми слоями, не выходящими к поверхности ИС, где
токи утечки велики. Ионная имплантация может быть использована при изго-
товлении однослойных н многослойных эпитаксиальных структур для легиро-
вания эпитаксиального слоя, активации эпитаксиального роста при осаждения
кремния из атомных или молекулярных пучков в вакууме, активации низко-
температурного (при температуре 600...800°С) роста из газовой смеси [9].
Внедрение в промышленное производство устройств с переходами Джозеф-
сона, несмотря на их высокое быстродействие и низкую потребляемую мощ-
ность, сдерживается рядом трудностей, на устранение которых потребуется,
возможно, целое десятилетие.
Повышение степени интеграции крупносерийных ИС будет осуществляться
главным образом за счет уменьшения размеров элементов. Если в 1965 г. ми-
нимальный размер большинства элементов ИС был свыше 10 мкм, то уже в
1980 г. основная масса ИС изготавливалась с размером элементов 3...5 мкм,
хотя передовые фирмы (IBM) смогли достичь разрешения около 1 мкм. Наи-
большее разрешение было получено иа установках контактной печати или иа
установках проекционной печати с ручным совмещением. К 1985 г. будет реаль-
ным субмикронное разрешение, однако основная масса ИС будет выпускаться
с размером элементов более 2 мкм
Следует отметить, что не только полупроводниковая технология в настоящее
время претерпевает коренные преобразования. Высокая степень интеграции, ко-
торую дает интегральная технология производства СБИС, вынуждает изгото-
вителей ИС переносить усилии с разработки новых технологических процессов
на поиски путей использования все возрастающих функциональных возмож-
ностей СБИС. Этот процесс наблюдается практически во всех странах с высоко
развитой электронной промышленностью. Используя достижения в области авто-
матизированного проектирования, изготовители кристаллов СБИС могут рабо-
тать иа системном уровне. Продолжающая «вертикальная интеграция» застав-
ляет изготовителей СБИС концентрировать свои основные усилия не столько
на повышении разрешающей способности литографии или поисках новых техно-
логических приемов легирования полупроводниковой пластины, сколько иа орга-
низации взаимодействия с разработчиками РЭА н иа вопросах применения
СБИС.
Однако направление развития в области определения оптимальных функ-
циональных возможностей СБИС в настоящее время четко не определено. При
2*	-/35
низких степенях интеграции (от первой до четвертой) ИС были достаточно
универсальными для того, чтобы ими пользовался широкий круг потребителей
Разработчики РЭА могли выбрать исходные ИС, например МП, н строить на
ее основе систему, дополняя МП схемами памяти, вспомогательными интер-
фейсными и др. Такой метод и теперь остается наиболее эффективным при
разработке радиоэлектронных систем. Однако при переходе к СБИС и микро-
процессор, и схема ЗУ, и интерфейсная схема, а в некоторых случаях и про-
граммное обеспечение могут быть реализованы на одном кристалле
Переход к СБИС означает, что комбинирование различных функций теперь
должен осуществлять ие разработчик систем, а изготовитель ИС. Следовательно,
разработчику СБИС необходимо выбрать н реализовать такой набор функций,
памяти и интерфейсов на одном кристалле, чтобы в нем было заинтересовано
большее количество потребителей. Отметим также, что процент выхода годных
мелкосерийных СБИС окажется малым, а их стоимость — большой. Опреде-
ленным выходом из создавшегося положения может быть широкое использо-
вание изготовителями ИС метода селективной разводки (разводки «на заказ»),
когда разрабатывается и изготавливается так называемый «базовый кристалл»
с несоединеиными между собой элементами (в частном случае с матрицей
элементов), а топология межсоединений разрабатывается и изготавливается для
конкретного сочетания функций с использованием только годных элементов.
В СССР, США и Японии выпускается ряд программируемых логических
матриц (ПЛМ) *, которые создаются на основе базовых кристаллов с матрицей
логических вентилей. Со временем это направление может перекрыть поле
применения, занятое сейчас ИС средней интеграции. По заказу отдельных по-
требителей БИС логические вентили кристалла ПЛМ можно соединять в раз-
личных сочетаниях, образуя схемы с различными функциями. Современные
ПЛМ состоят из сотен и тысяч вентилей. Так, в ПЛМ типа КР556РТ1, выпол-
ненной иа кристалле 3,5X4,5 мм, расположено около 5500 элементов.
Для программирования структур ПЛМ стараются использовать те приемы
(н оборудование), которые хорошо отработаны на матричных ПЗУ.
2 2 4 РАЗДЕЛЕНИЕ ПЛАСТИНЫ НА КРИСТАЛЛЫ,
МОНТАЖ, ЗАЩИТА И ГЕРМЕТИЗАЦИЯ ИС
На полупроводниковой пластине изготавливается одновременно от несколь-
ких сотен до тысячи кристаллов ИС малой степени интеграции. Электрические
параметры кристаллов измеряются еще на иеразрезаниой пластине, и нерабо-
тающие ИС отмечаются краской.
Перед разделением на кристаллы пластина приклеивается к специальной
пленке, которая сохранит взаимное расположение кристаллов после разделения
до операции монтажа их в корпус. Разделение пластины на отдельные крис-
таллы может осуществляться различными способами. Скрайбирование и рас-
калывание пластины проводят, нанося на поверхность сетку линий алмазным
резцом либо алмазной пилой с последующим раскалыванием пластины по этим
линиям под воздействием изгибающих усилий (способ сходен с резкой стекла).
* ПЛМ — стандартно расположенный на кристалле набор активных и пас-
сивных элементов, соединяемых между собой с помощью одного или нескольких
последних фотошаблонов. Могут содержать как цифровые, так и аналоговые
схемы.
36
После разделении пластины некоторая часть «прямоугольников» может иметь
видимые сколы, трещины и другие дефекты. Это наиболее простой и часто
используемый способ разделения пластин. Существует оборудование для созда-
ния канавок с помощью лазерного луча высокой энергии с последующим «рас-
калыванием» пластины.
Отмаркироваиные неработающие ИС бракуют сразу, остальные кристаллы
осматривают под микроскопом (особенно места сколов). Монтаж кристаллов
на металлические осиоваиия корпусов осуществляют пайкой с образованием
золотой эвтектики. В стеклянных или пластмассовых корпусах, в которых от-
сутствуют металлические пластины в осиоваииях корпусов кристаллы прикреп-
ляют к несущей рамке легкоплавким стеклом в атмосфере инертного газа при
температуре ие более 525°С. Затем производят монтаж выходных контактных
площадок на внутренние выводы корпуса.
Для защиты элементов ИС (особенно, если ИС будут поставляться как бес-
корпусиые) от воздействия внешней окружающей среды (влага, пыль, механи-
ческие воздействия) ее кристалл должен быть герметизирован. Наиболее просто
герметизация может быть создана путем покрытия кристалла (или платы гиб-
ридной ИС) тонким слоем защитного лака или компаунда (конформное покры-
тие). Для защиты ИС нужно применять заливочные и покровные органические
материалы, обладающие высокими электроизоляционными и влагозащитными
свойствами, устойчивостью при воздействии повышенных температур и к цик-
лическому воздействию низких и высоких температур, не влияющих на пара-
метры схем, эластичные и ремонтоспособные.
Могут быть рекомендованы самовулкаиизирующиеся эластичные компаунды
типа КЛ на основе низкомолекулярных кремиий-органических каучуков СКТН
и ОКТИ-1, работающие в диапазоне температур —60...+300°С и в условиях
повышенной влажности, а также компаунды-герметики типа ПЭК на основе
эпоксидной смолы, модифицированной карбосилатным каучуком и полиэфиром.
Эти компаунды отличаются прочностью, эластичностью, морозостойкостью и
обеспечивают стабильность параметров, стойкость к термоударам и длительному
воздействию повышенной влажности. В качестве материалов для защиты от
влаги используются лаки СБ-1с, УР-231, УР-930 и Э-4100, эпоксидно-крезоль-
ный лак ЭП-096, кремний-органические лаки К-47 и К-57, эпоксидные эмали
ЭП-74Т, ЭП-91, ЭП-92, ЭП-9114. Для защиты поверхностей кристаллов приме-
няют компаунды типа МБК, виксинт, К-18.
Все перечисленные материалы обладают хорошими электроизоляционными
свойствами: объемное сопротивление pv = 10H... 10IS Ом-м, диэлектрическая про-
ницаемость е=3...5 (на частоте 1 МГц), tg6<0,005...0,01 (1 МГц), электри-
ческая прочность 20.. 90 кВ/м. Однако конформные покрытия, позволяя созда-
вать так называемые бескорпусные ИС, ие обеспечивают должной защиты от
воздействия внешней среды и могут применяться только совместно с общей ва-
куумплотиой герметизацией всего электронного блока или устройства. Для на-
дежной защиты от воздействия внешней среды при эксплуатации кристаллы илй
платы упаковываются в герметичные корпуса.
2.2.5. ТИПОВЫЕ КОРПУСА ИС
Корпус служит для защиты элементов ИС от влияния внешней среды,
обеспечивает нормальную работу ИС в течение всего срока службы, надежное
механическое и электрическое соединение платы или кристалла с другими эле-
37
ментами электронного блока. Корпус должен обеспечивать необходимую элек-
трическую связь между элементами схемы и выводами. Должна гаранти-
роваться электрическая изоляция между его выводами. Конструкция корпус»
должна обеспечивать отвод тепла от кристалла ИС. Корпус должен быть вы-
полнен из материалов, инертных по отношению к химическим агрессивным
составляющим окружающей среды (например, кислороду, влаге, солям; в не-
которых случаях должны учитываться возможные электрохимические процессы,
такие как коррозия в присутствии электролитов). Кроме того, корпус должен
быть достаточно прочным, чтобы предохранять элементы ИС от различных
повреждений во время монтажа и эксплуатации, но конструкция корпуса долж-
на быть технологичной в изготовлении и применении. Корпус должен иметь,
удобную для печатного монтажа конструкцию по габаритам и расположению
выводов.
Немаловажно и то, что корпус должен защищать кристалл ИС от влияния
света (и по возможности другого внешнего излучения), а также поглощать
собственное излучение элементов схемы и служить экраном от внешних маг-
нитных полей (или создавать путь для замыкания магнитного потока).
Наибольшее распространение имеют четыре вида конструктивно-технологи-
ческого исполнения корпусов ИС. Металлостекляниый корпус имеет металличе-
скую крышку и стеклянное (или металлическое) основание с изоляцией »
креплением выводов стеклом, крышка присоединяется к основанию сваркоЛ
или пайкой Металлокерамический корпус имеет металлическую крышку и кера-
мическое основание, крышка соединяется с основанием заливкой влагостойким
компаундом. Керамический корпус имеет керамическую крышку и основание,
крышка соединяется с основанием пайкой. Пластмассовый корпус (наиболее
дешевый) имеет пластмассовое тело, полученное путем опрессовки кристалла »
рамки выводов
С увеличением функциональной сложности ИС увеличивается сложность
многовыводных корпусов ИС. Иногда стоимость корпуса превышает стоимость
изготовления полупроводникового кристалла (или подложки с пленочными эле-
ментами) При упаковке ИС в корпуса часто возникают дефекты, связанные с
плохим качеством монтажа или герметизации корпусов Поэтому иногда, преж-
де чем получить годную ИС, расходуют 2...3 корпуса.
Большую роль в повышении надежности ИС и микроэлектронной аппара-
туры играет стандартизация конструкций корпусов В настоящее время в СССР
действует ГОСТ 17467—79 «Микросхемы интегральные Основные размеры», ус-
танавливающий требования к формам и размерам корпусов и микросхем.
В соответствии с этим стандартом корпуса могут быть пяти типов. На
рис. 2 8,а показан эскиз конструкции прямоугольного корпуса с выводами, пер-
пендикулярными птоскости основания и расположенными в пределах проекции
тела корпуса на плоскость основания (корпус первого типа).
Корпус второго типа с прямоугольными выводами, перпендикулярным»
плоскости основания корпуса и выходящими за пределы проекции тела корпуса
иа плоскость основания, изображен на рис. 2 8,6, а круглый корпус с выводами,
перпендикулярными основанию корпуса и расположенными в пределах проек-
ции тела корпуса на плоскость основания (корпус третьего типа), — иа рис.
2.8,в. Чертеж прямоугольного корпуса с выводами, расположенными параллельно
Плоскости основания н выходящими за пределы проекции его тела на плоскость
основания (корпус четвертого типа), приведен иа рис. 2 8,а.
38
Таблица 2.2
Условное обозначение корпуса по ГОСТ 17467—79	Габариты корпуса, мм	Размер мон- тажной пло- щадки, мм	Расстоя- * яие между рядами выводов, мм	1алнчне металлизации			
				на монта- жной пло- щадке		иа плос- кости ос- нования	
151.15-4, 151.15-5, 151 15-6, 1203.15-1, 1203 15 2	19,5X14,5X5,0	14,0X6,2	10,0			—-	
				—			
1К7 оо« 201.14-8,’ 201.14-9, 201.14-10,2102.14-2 2102 14-3	39,0 X 29,0 X5,0 19,2X7,5X5,0	34,0 X20,0 4,2X3,2 5,0X3,0 3,9X2,9	22,5 7,5			+	
							
				-—			
201.16-5, 201.16-6, 201.16-8	19,5x7,5x5,5	4,2X3,2 5,0X3,0	7,5	+ +		+	
201.16-13,201 16-15 201.16-17	19,2X7,5X5,0	4,4x2,2 7,0X3,5	7,5	+ +		—	
201А.16-1	19,2X10,0X4,65	6,0X5,0	10,0	+		—	
210А 22-1	28,0X9,8X4,95	5,0X4,0	10,0	+		—	
210Б 24-1, 210Б.24-3	29,5X14,8X4,5	7,5X7,5	15,0	+		—	
244.48-11	31,0X25,0X3,8	0 = 8,0	20,0; 25,0	+		—	
301.8-2 301.12-1, 302 8-1	0 = 9,5, /7 = 4,8 D = 9,5, /7 = 5,5	0 = 3,0	—			—	
311.8-1, 311.8-2, 311.10-1	39,0 X25,0 X7,0	0 = 8	—				
401.14-3, 401.14-4, 401.14-5	10,0X6,5X2,3 10,0X6,7X2,2	4,9X2,0	—	ф		ф	
39
Продолжение табл 2 2
Условное обозначение корпуса по ГОСТ 17467—79	Габариты корпуса, мм	Размер мон- тажной пло щадки, мм	Расстоя- ние между рядами выводов, мм	Наличие металлизации	
				на монта- жной пло- щадке	на плос- кости ос- нования
402.16-21,	12,0X9,4X2,7	5,2x3,1		ми*	
402.16-23,				— -	—
402.16-25,				— _	+
402.16-32,				- -	т
402.16-33		4,1X3,1		—	
402.16-18,	12,8X9,4X2,8	5,5X4,5		+	+
4112.16-1,					——
41112.16-2,				4-	+
4112.16-3				+	4-
4131.24-1,	19,7X15,8X3,05	10,7X8,4	-	+	
4131.24-2,					—
4131.24-3,		7,5X7,5		+	- .
4119.28-1,	18,25X12,75X3,0	5,0X5,0		+	- -
4119.28-2,					—
4122.40-1,	25,75X12,75X3,0	6,0X5,0		+	— -
4122.40-2,					
429.42-1,	26,6X16,75X2,9	6,2X6,2	~ 	+	——
429.42-3					—
Рис. 2.8. Типы корпусов
40

201.1б-5;го1.16-6; 201. ie-s
1 ими у
I Ключ
нн'ни
1__13,5_8
ю
201.16-13; 201.16-15
201.16-17
210A.22-1
1,5
201 A. 16-1
1,5
!—i—t
J
1,28
2105 20-!
244. «8-//
1ТПТ1ТПТгК
4____3t____
o-
to
I
-3-
ei‘o
31,4
44
13,75	I	. 3,35
40216-18; 411216-1; 411216-2, 4112.16-3
412240-1; 412240-2
4<7
П1ПШ!!! Il
WmwwWiWWlM
lid	III
1,25
25,75____________
45
4119.28-1; 4119.28-2
К>
0,47
46
Корпуса пятого типа — прямоугольные плоские «безвыводные» (за рубе-
жом подобные корпуса называют «крнсталлоносителями»). Электрическое со-
единение ИС, размещенной в таком корпусе, осуществляется с помощью метал-
лизированных контактных площадок по периметру корпуса (рис. 2.8,д).
По габаритным н присоединительным размерам сходные по конструкции
корпуса подразделяются на типоразмеры, каждому из которых присваивается
шифр, состоящий из обозначения подтипа корпуса (два разряда) и порядкового
номера типоразмера (два разряда). Шаг выводов для корпусов первого и вто-
рого типа установлен 2,5 мм, для корпусов четвертого и пятого типов—0,625:
1,0 и 1,25 мм. Выводы могут иметь сечение круглой или прямоугольной формы.
Характеристики корпусов для ИС массового применения приведены в
табл. 2.2.
2.3. Особенности ИС высокой степени интеграции
Микросхемы первой и второй степеней интеграции (см. п. 1.2.3) позволили
интегрализовать традиционную электронную аппаратуру. Эти простые ИС воз-
никли исключительно под влиянием аппаратурных задач.
Микросхемы повышенных степеней интеграции — часто результат техноло-
гической «инициативы»: эти ИС опережают потребности аппаратуры и пред-
ставляют собой еще один шаг вперед в продолжающемся непрерывном про-
цессе дальнейшей эволюции электроники [13].	v
Повышение степени интеграции стандартных устройств совпадает с группо-
вой методикой изготовления ИС на полупроводниковой пластине (или диэлект-
рической подложке), когда одновременно создается несколько сотен одинако-
вых схем. Затем пластину разрезают, и получаются кристаллы, содержащие
по одной простой схеме (причем очень много кристаллов идет в брак). Год-
ные кристаллы монтируют в корпус, где кристалл присоединяют к внешним
выводам корпуса. Изготовитель аппаратуры при помощи связей, расположен-
ных вне корпусов (например, печатных проводников), снова объединяет
значительное число одинаковых схем, чтобы получить нужную- подсистему или
систему.
Очевидно, промежуточные операции (разрезка пластины, установка кри-
сталлов в корпусе, присоединение кристаллов к выводам корпуса, установка
отдельных корпусов иа печатной плате и соединение их с печатными провод-
никами) желательно исключить. Для этого можно оставить простые схемы на
исходной пластине, снабдить их определенной системой межсоединений и таким
образом объединить их в подсистему на самой же пластине.
Подавляющее большинство неисправностей в ИС появляется в системах
межсоединений и переходных контактах. Контактные площадки кристаллов
соединяются с внешними выводами корпуса при помощи термокомпресснониых
соединений. Разрыв этих соединений, выполненных с применением ручного тру-
да, является довольно распространенным типом отказов.
В полупроводниковых ИС третьей и более высоких степеней интеграции
множество простых схем, объединенных в сложную схему, располагается на
одном кристалле и соединяется между собой токопроводящими дорожками.
Ясно, что при этом принципиально уменьшается общее число внешних
термокомпрессионных соединений (равное лишь числу выводов корпуса), что
приводит к увеличению надежности. Увеличивается надежность н в результате
47
уменьшения размеров ИС по отношению к размерам узла, состоящего из
соответствующего числа простых ИС, так как конструкция получается более
жесткой, менее чувствительной к вибрации и ударам. Повышение степени
интеграции приводит к дальнейшему повышению плотности упаковки, к умень-
шению габаритов, а следовательно, и массы узлов РЭА, так как уменьшаются
доля объема и массы аппаратуры, приходящихся иа промежутки между ИС,
корпуса отдельных ИС, печатные платы, объединяющие ИС.
За счет более оптимального построения отдельных схем с учетом конкрет-
ных нагрузок и связей возможно уменьшение мощности, потребляемой отдель-
ными каскадами, что при высокой степени интеграции может дать весьма ощу-
тимый выигрыш.
С повышением степени интеграции появляется практическая возможность
реализовать высокое быстродействие отдельных (обычно микромощных) про-
стых схем, так как сводится к минимуму паразитная емкость соединительных
проводников
Однако повышение степени интеграции связано с целым рядом трудностей,
которые проявляются иа различных стадиях создания ИС. Так, с увеличением
степени интеграции существенно возрастает время разработки ИС. Трудоемкость
ручного проектирования ИС приближенно может быть определена по следую-
щим формулам’ время проектирования аналоговых ИС Тл = 70№’5Ъ, цифровых
ИС — Тц = 45№’55, где Т — трудоемкость проектирования в часах; А— число
элементов в ИС
Ускорить процесс проектирования можно при использовании машинных ме-
тодов При проектировании с использованием ЭВМ время проектирования су-
щественно сокращается: Т=22№.22
Внедрение машинного проектирования связано с большими подготовитель-
ными работами, приобретением дорогостоящих вычислительных комплексов, раз-
работкой соответствующих программ, освоением методов машинного проектиро-
вания
Реальная возможность повышения степени интеграции ИС в сильной сте-
пени связана с совершенствованием качества технологического процесса изго-
товления серийной продукции, т. е. с повышением процента выхода годных
«обычных» изделий. Чем лучше отработан технологический процесс, чем более
стабильны параметры его и режимы, тем более высок процент выхода годных
ИС, тем большую степень интеграции при удовлетворительных экономических
параметрах может иметь новая ИС.
Большую сложность представляет процесс измерения параметров ИС. Чтобы
убедиться в необходимом качестве всех серийных ИС, необходимо быстро про-
делать большой объем измерений. Поэтому контрольно-измерительная аппара-
тура, необходимая для проверки ИС, представляет собой сложную автомати-
зированную систему с управлением от ЭВМ. Существуют системы, осуществля-
ющие до 100000 испытаний одной ИС со скоростью от 20 000 до 286000 те-
стов в секунду, причем может производиться до 250 измерений в секунду на
каждом выводе ИС.
Несмотря иа указанные трудности, степень интеграции ИС по мере развития
возможностей технологии возрастает очень быстрыми темпами. Так, количество
элементов на одном кристалле для полупроводниковых ИС в 1980 г. достигло
0,3 млн. Согласно прогнозам к 90-м годам будет достигнута предельно воз-
48
можная плотность расположений элементов как для биполярных, так и для
МОП ИС.
Уменьшение размеров биполярных транзисторов ограничивается пробоем
перехода, явлениями «прокола» и флуктуации легирующих примесей. Для схем,
работающих только в динамическом режиме, плотность упаковки ограничи-
вается мощностью рассеяния.
Уменьшение размеров МОП транзисторов ограничивается пробоем проме-
жутка затвор — окисел н «проколом» промежутка сток — исток. Мощность рас-
сеяния и миграция частиц металла ограничивают плотность упаковки МОП ИС,
работающих в динамическом режиме, и МОП ИС с дополнительной симмет-
рией. Для статических схем на МОП транзисторах с каналом одного типа мощ-
ность рассеяния является основным фактором, ограничивающим число схемных
функций на кристалле (и, следовательно, число элементов). Теоретический пре-
дел для плотности расположения МОП транзисторов на пластине составляет
107... 10’ элементов на 1 см2, биполярных транзисторов — 10е элементов на
1 см2. В настоящее время наметились три основных направления дальнейшего
повышения степени интеграции полупроводниковых ИС.
Во-первых, происходит дальнейшее совершенствование современных техно-
логических процессов и разработка новых процессов. Так, переход от фото-
литографии и диффузии легирующих примесей к использованию ионной имплан-
тации и электронографии позволят на порядок увеличить плотность упаковки
элементов, существенно повысить процент выхода годных изделий. На порядок
увеличивается плотность упаковки и при использовании схем с инжекционным
питанием.
Во-вторых, переход к большим кристаллам пытаются осуществлять за счет
усовершенствования процессов фотолитографии, диффузии, повышения качест-
ва полупроводникового материала. Так, если большинство ИС разработки 1970—
1973 гг. имело размеры кристаллов не более 1,5X1,5 мм, то в 1973—1975 гг.
уже использовались кристаллы размером от 2,5X2,5 до 6,0X6,0 мм, после
1985 г. предполагается изготавливать серийные ИС на кристаллах с размерами
10X10 мм и более.
Наконец, совершенствуются методы проектирования ИС, разрабатываются
новые схемотехнические подходы (например, в базовой схеме ЗУ с произволь-
ной выборкой вместо трех транзисторов используется один, но он снабжается
конденсаторами), внедряются схемы с инжекционной логикой.
Степень интеграции гибридных ИС и микросборок будет повышаться глав-
ным образом за счет использования все более сложных бескорпусных полу-
проводниковых ИС ,[8]. Возможности этого пути повышения степени интеграции
велики, а использование бескорпусных микросборок позволяет создавать микро-
блочную РЭА любой сложности.
Отметим, что в начале 70-х годов успехи интегральной технологии, позво-
лившие резко повысить степень интеграции полупроводниковых ИС, наиболее
эффективно были использованы разработчиками ЭВМ и их узлов, и прежде
всего разработчиками устройств памяти. В 1975 г. электронная промышленность
начала выпуск оперативных запоминающих устройств на 4096 бит на МОП тран-
зисторах, выполненных на кристалле размером 4X4,7 мм и содержащем около
20 000 элементов. В настоящее время выпускаются ИС ЗУ емкостью 65К бит.
Прогресс в миниатюризации ЭВМ за счет применения ИС характеризуют
следующие данные- настольные 8... 10-разрядные ЭВМ (калькуляторы) выпуска
49
1964 —1965 гг. имели массу более 25 кг, в 1970 г. применение нескольких ИС
повышенной интеграции снизило массу ЭВМ до 1 кг. В 1972 г. начали выпус-
каться карманные ЭВМ веего с одной ИС, массой 200... 300 г.
Современная однокристальная ЭВМ «Электроника НЦ 80Т» имеет СБИС,
содержащую около 300 тыс. элементов (размер кристалла 6X6 мм). На одной
КМОП БИС выполнен микроминиатюрный и микромощный калькулятор «Элек-
троника ВЗ-38». Он имеет размеры 91X55X5,5 мм, массу 80 г, однако с его
помощью, кроме арифметических действий и вычислений тригонометрических
функций, обратных величии корней, степеней, можно выполнять операции с
памятью, статистические расчеты, коррекцию ошибочно введенных чисел. Мик-
рокалькулятор B3-34 (масса 390 г) позволяет выполнять инженерные и научно-
технические расчеты, требующие программирования. Калькулятор имеет 12-раз-
рядный индикатор и дает возможность выполнять расчеты с числом шагов
программы до 98. Габаритные размеры прибора 185X100X47 мм.
В начале 70-х годов в основном по инициативе технологов, искавших при-
менения свонм достижениям в области производства регулярных полупровод-
никовых структур, иа одном кристалле стали располагать центральную часть,
характерную для любой вычислительной машины, т-. е. процессор (правда,
обладающую усеченными по сравнению с процессором «большой» ЭВМ свой-
ствами). Такне полупроводниковые схемы получили название микропроцессоров.
Микропроцессоры в сочетании с другими ИС (постоянная и оперативная па-
мять, устройства ввода, вывода и согласования) образуют законченный микро-
процессорный комплект (МПК), собираемый на одной печатной плате. Из
такого МПК можно сделать как обычный вычислитель, так и специальную уп-
равляющую ЭВМ.
Раньше для создания центральных процессоров ЭВМ использовались ИС
малой степени интеграции. В настоящее время появилась возможность боль-
шинство функций центрального процессора (правда, прн небольшом быстро-
действии) выполнять с помощью одной или нескольких ИС третьей или чет-
вертой степени интеграции. МПК являются новыми «строительными блоками»
для создания ЭВМ. Интересно, что МПК доставили много хлопот разработ-
чикам РЭА, которым пришлось менять традиционный подход к проектированию
цифровой и даже аналоговой аппаратуры.
В 80-х годах выпускается целый ряд МПК с увеличенным числом разря-
дов. Кроме того, появились ЭВМ (аналогичные МПК), выполненные на одном
кристалле (в одном корпусе).
Большинство современных микропроцессоров оперирует словами длиной
до 16 бит, используя прн этом параллельный метод обработки. Отличие микро-
процессоров от однокристальных калькуляторов состоит в том, что они явля-
ются устройствами с программным управлением (постоянная или изменяемая
микропрограмма помещается в отдельной ИС постоянного ЗУ). Преимущество
микропроцессоров заключается в том, что при их применении в конкретной
системе требуется малое количество корпусов ИС, а приспособление к решению
новой задачи осуществляется сменой программы управления.
Но в виде сложных схем можно выполнять не только схемы ЭВМ. Напри-
мер, на одном кристалле может располагаться цифровая часть вольтметра на
4... 5 декад (при ИС, имеющая 24 вывода, содержит двоично-десятичные
счетчики с коэффициентом деления до 100 000, схему управления индикаторами,
схему генерации управляющих сигналов, схему управления стиранием
59
информации, кольцевой 5-разрядный счетчик). Обычными стали ручные
электронные часы, где ИС осуществляет генерацию отметок времени, переводит
их в десятичный код н через шифраторы включает соответствующие сегменты
жидкокристаллических или светодиодных индикаторов. Электронная промышлен-
ность выпускает ИС для телефонных аппаратов с цифровым набором и памятью
на 32 восьмизначных номера. ИС выполнена на кристалле 3,5 X 3,5 мм и со-
держит около 3000 элементов.
Прн разработке и изготовлении ИС высокой степени интеграции вопросы
материаловедения, теории полупроводниковых приборов н схемотехники узлов
РЭА сливаются в единый комплекс проблем. Для инженеров, специализирую-
щихся в области проектирования ИС, это приводит к необходимости своеобраз-
ной «интеграции» знаний из различных областей науки и техники.
Важно отметить инициирующую роль ИС с повышенной степенью инте-
грации в деле проектирования следующих поколений электронной аппаратуры.
Появляется возможность строить не только высоконадежную аппаратуру, но и
аппаратуру, которая окажется самоадаптнруемой к внешним воздействиям.
ГЛАВА 3
ЦИФРОВЫЕ ИНТЕГРАЛЬНЫЕ МИКРОСХЕМЫ
3.1.	Назначение и применение
Цифровые интегральные микросхемы представляют собой элек-
тронные устройства, позволяющие строить практически все узлы
и блоки ЭВМ, в которых обрабатываемая информация представле-
на в виде двоичных чисел. Переменные величины и функции от
них, которые могут принимать только два значения: 0 и 1, называ-
ются логическими переменными и логическими функциями. Свойст-
ва логических функций изучает алгебра логики, а устройства, реа-
лизующие логические функции, называются логическими или циф-
ровыми. Наряду со сложными схемами, реализующими функции
целых узлов и блоков (сумматорами, счетчиками, регистрами, эле-
ментами запоминающих устройств, микропроцессорами), много-
миллионными сериями выпускаются простейшие комбинационные
цифровые элементы (потенциальные, импульсные, импульсно-по-
тенциальные), среди которых наиболее широкое распространение
получили потенциальные логические элементы (ЛЭ). Для них ха-
рактерно наличие связи по постоянному току между входами и вы-
ходами схем. Схемотехника с непосредственными связями снимает
ограничения по нижней частоте сигнала [1]. Схемотехническая ре-
ализация потенциальных ЦИС осуществляется на основе ряда ти-
повых базовых функциональных элементов. Рассмотрим логические
функции, реализуемые с помощью логических элементов, включен-
ных в состав серий ЦИС и получивших наиболее широкое приме-
нение для построения узлов ЭВМ и устройств дискретной автома-
тики [2,3].
51
3.2.	Логические функции, реализуемые с помощью ЦИС
Простейшей логической функцией является функция НЕ (логи-
ческое отрицание), которая записывается как Y(X)=X. Значения
истинности функции Y(X), получаемой путем отрицания переменно-
го X в зависимости от значений истинности последнего, определя-
ется из табл. 3.1. Такая таблица называет-
Таблица 3.1	ся таблицей истинности.
Отрицание	В электронных схемах отрицание реали-
	2—	зуется с помощью ключевого элемента НЕ,
х y <х)=х построенного на усилительном приборе. Сиг-
налы на выходе ключа инвертируются в за-
0	1--висимости от значений входных сигналов и
___1 0 соответствуют табл. 3.1. Для двух перемен-
ных XI, Х2 существует 24= 16 различных
логических функций, каждая из которых определена четырьмя воз-
можными комбинациями переменных [1].
В таблице 3.2 перечислены.четыре наиболее распространенных
типа логических элементов, а также выполняемые ими функции,
их обозначения и названия. Каждая из приведенных логических
Таблица 3.2
Наиболее распространенные типы логических элементов и их функции
Логический элемент	Выполняемая функция Х1=00И Х2=0101	Название функции
и	Y=X1X2=OOO1	Конъюнкция
И—НЕ	Y=X1X2=111O	Штрих Шеффера
ИЛИ	Y=X1+X2=O111	Дизъюнкция
ИЛИ—НЕ	Y=Xl+X2=1000	Стрелка Пирса
функций может быть распространена и на большее число независи-
мых переменных, а логические элементы, реализующие эти функ-
ции, также могут иметь не два, а п входов. Число входов логиче-
ских элементов ограничивается числом выводов стандартных кор-
пусов и, как правило, не превышает восьми. После анализа логи-
ческих функций штрих Шеффера и отрицание можно сделать вы-
вод, что функция Y (XI, Х2) =ХТХ2 получается из функции Y(X) =
— X путем замены в ней аргумента X другой логической функцией
Y(X1, Х2)=Х1Х2. Такая операция называется суперпозицией. При-
меняя суперпозицию, можно получать сложные логические функ-
ции.
Система простых логических функций, на основе которой с по-
мощью лишь операции суперпозиции можно получить любую ло-
гическую функцию, называется функционально полной. Например,
функционально полными являются следующие пять систем:
52
(3.1)
(3.2)
(3.3)
Y = X— отрицание,
Y =X1X2—конъюнкция,
Y = XI + X2— дизъюнкция;
Y = X— отрицание,
Y = X1X2— конъюнкция;
Y = X— отрицание,
Y = X1 + X2— дизъюнкция;
Y=X1X2—отрицание конъюнкции (штрих Шеффера);	(3.4)
Y =Х1 +Х2— отрицание дизъюнкции (стрелка Пирса). (3.5)
Недостающие в этих системах функции можно получить на ос^
нове известных правил алгебры логики 1. Каждая из указанных
систем может быть реализована с помощью простейших логических
элементов. Таким образом, достаточно иметь однотипные логиче-
ские элементы И—НЕ (ИЛИ — НЕ), чтобы на их основе построить
все многообразие цифровых схем. Однако такой способ потребует
большого числа корпусов ЦИС для реализации узлов и блока
ЭВМ. Из-за этого в состав серий ЦИС включаются цифровые эле-1
менты, которые не только реализуют любую логическую функцию,
но и различаются по своей сложности, выражающейся в количест-
ве логических входов, например в составе серии ЦИС, состоящей
из четырех 2-входовых ключей и одного 8-входового. Это позволяет,
с одной стороны, минимизировать объем оборудования при кон-
струировании аппаратуры, а с другой, — не выпускать излишнего
количества многовходовых схем.
По виду реализуемой логической функции базовые логические
элементы могут быть разделены на простейшие элементы односту-
пенчатой (И, ИЛИ, НЕ, И—НЕ, ИЛИ—НЕ) и двухступенчатой
(И—ИЛИ, И—ИЛИ—НЕ и др.) логики.
Следует отметить, что все потенциальные цифровые элементы
могут работать в двух логических режимах. Если за «1» принят
высокий уровень сигнала, имеет место «положительная логика» ра-
боты элемента (ИЛИ—НЕ). Если за «1» принят низкий уровень
сигнала, то имеет место «отрицательная логика» работы элемента
(И—НЕ) [1]. Как правило, паспортное обозначение логического
элемента соответствует функции, реализуемой в режиме «положи-
тельной логики». Существуют цифровые ключи с тремя устойчивы-
ми состояниями (тристабильные). Выходной каскад такой схемы
переводится в третье состояние «Разомкнуто», если по специаль-
ному входу управления подана команда.
На основе цифровых элементов одно- и двухступенчатой логики
могут быть построены сложные функциональные узлы как комби-
наторные (полусумматоры, сумматоры), так и с памятью (тригге-
ры). Все современные серии ЦИС, как правило, включают различ-
ные типы триггеров, представляющих устройство с двумя устойчи-
53
выми состояниями, содержащее запоминающий бистабильный эле-
мент (защелка) (собственно триггер) и схему управления [1]. На-
иболее широкое распространение получили триггеры типов RS, D
и JK.
Триггер RS-типа имеет два информационных входа: R и S. При
S = 1 (единичный вход) и R = 0 (нулевой вход) на выходах тригге-
ра появляются сигналы: на прямом выходе Q=1 и инверсном <2 = 0.
При S=0 и R=1 выходные сигналы триггера принимают противо-
положные состояния (Q = 0, <2=1). Этот триггер не имеет такто-
вого входа. Таблица истинности для триггера RS-типа приведена
в табл. 3.3. При одновременном поступлении сигнала «1» на входы
R и S выходные сигналы триггера неопределенны, поэтому в уст-
ройствах на основе RS-триггера необходимо исключать режим,
когда оба сигнала, R и S, равны единице. Триггер RS присутству-
ет как устройство памяти в других типах триггеров.
Таблица 3.3
Таблица истинности для RS-триггера
Время t	|	Время /4-1
Предыдущая информация		Записываемая информация		Результат	
Выходы		Входы		Выходы	
Q	Q	R	S	Q	Q
0	1	0	0	0	1
0	1	0	1	1	0
0	1	Т		0	1
0	1	1		X	X
1	0	’ 0		1	0
1	0	0	1	1	0
1	0	1	0	0	1
1	0	1	1	X	X
X — безразличное состояние
Триггер D-типа имеет информационный вход D и вход синхро-
низации (тактовый). Состояние триггера после прихода тактового
импульса в момент времени /+1 совпадает с уровнем входного
Таблица 3.4
Таблица истинности для D-триггера
Время /			Время /4-1		
Выходы		Вход	Выходы (после подачи тактового импульса)		
Q	Q	D	Q	1		Q
0	1	0	0		1
0	1	1	1		0
1	0	0	0		1
1	0	1	1		0
54
сигнала на входе D, действовавшего в момент времени t. В D-триг-
гере осуществляется задержка входного сигнала [1]. Таблица ис-
тинности триггера D-типа приведена в табл. 3.4.
Триггер JK-типа имеет два информационных входа, J и К, и
тактовый вход синхронизации. В отличие от триггера RS-типа, при
условии J=l, К=1 он осуществляет инверсию предыдущего состоя-
ния (т. е. перебрасывается при одновременном поступлении J=l,
К=1). Таблица истинности триггера JK-типа представлена в
табл. 3.5.
Таблица 3.»
Таблица истинности для ^-триггера
Время t				Время /4-1	
Выходы		ВХОДЫ		Выходы (после подачи тактового импульса)	
Q	“Q	J	1 к	Q	Q
0	1	0	0	0	1
0	1	0	1	Q	1
0	1	1	0	1	0
0	1	1	1	1	0
1	0	0	0	1	0
1	0	0	1	0	1
1	0	1	0	1	0
1	0	1	1	0	1
Следует отметить, что кроме функциональной классификации
триггеры могут различаться по способу записи информации [1].
Они могут быть асинхронные, когда запись информации осуществ-
ляется непосредственно с поступлением информационного сигнала,
и тактируемые, когда запись информации осуществляется только
при подаче разрешающего тактирующего импульса (поступающего
на специальный тактовый вход). Срабатывание триггера может
происходить одновременно с поступлением тактирующего сигнала
или после окончания его действия.
Условные обозначения (функциональные схемы) логических
элементов и триггеров, входящих в состав наиболее популярных
серий ЦИС, и примеры реализации с помощью логических элемен-
тов различных функций показаны в табл. 3.6.
3.3.	Классификация и основные электрические параметры ЦИС
Развитие микроэлектроники способствовало появлению малога-
баритных, высоконадежных и экономичных вычислительных уст-
ройств на основе ЦИС. Требование увеличения быстродействия и
уменьшения мощности потребления вычислительных средств приве-
ло к созданию серий ЦИС. Серия представляет собой комплект
ИС, имеющих единое конструктивно-технологическое исполнение.
-За 25 лет развития ЦИС базовые электронные ключи развивались
55
Таблица 3.6
Функциональные схемы логических элементов и триггеров, примеры реализации
различных функций с помощью логических элементов
Элемент (схема)	Выполняемая функция	Элемент (схема)	Выполняемая функция
НЕ (инвертор) (рис. 1)	Y=X	И—ИЛИ—HE (схема на основе элементов И— НЕ) (рис. 7)	Y=X1X2+ +ХЗХ4
И (конъюнктор) (рис. 2)	Y=X1X2	И—ИЛИ—НЕ (рис 8)	Y=X1X2 + +ХЗХ4
		Асинхронный RS-триг- гер (входы в R- и S-rpyn- пах связаны по логике И) (рис. 9)	—
И—НЕ (штрих Шеф- фера) (рнс. 3)	Y=X1X2		
ИЛИ (дизъюнктор) (рис. 4)	Y=X1+X2	JK-триггер, построен- ный по принципу двух ступенчатого запомина- ния информации (входы в J- н К-группах связг- ны по логике И) (рис. 10)	—
ИЛИ—НЕ (стрелка Пирса) (рнс. 5)	Y==X1+X2		
И—ИЛИ (схема на ос- нове элементов И—НЕ) (рнс. 6)	Y=X1X2+X3X4	D-трнггер с управляю- щим .входом и выходами R (установка «0») и S (установка «1») (рнс. 11)	
Рис.З
Рис. 8	Рис. 9
Рис. 10
56
в следующей последовательности: резистивно-транзисторная логика
(РТЛ), резистивно-емкостная транзисторная логика (РЕТЛ), ди-
одно-транзисторная логика (ДТЛ), транзисторно-транзисторная
логика (ТТЛ), эмиттерно-связанная логика (ЭСЛ), интегральная
инжекционная логика (И2Л). В этих обозначениях словом «логи-
ка» заменяется понятие «электронный ключ».
Наряду с биполярными схемами широкое распространение по-
лучили ЦИС на МОП структурах (на транзисторах р- и n-типов с
обогащаемым каналом, КМОП схемы на дополняющих транзисто-
рах). Серии РТЛ, РЕТЛ и ДТЛ хотя и продолжают выпускаться
промышленностью, но используются для комплектации серийной
РЭА и не применяются в новых разработках. Наиболее широкое
распространение в современной аппаратуре получили серии ИС
ТТЛ, ЭСЛ и схемы на МОП структурах. Опыт показал, что эти
ЦИС отличаются лучшими электрическими параметрами, удобны
в применении, имеют более высокий уровень интеграции и облада-
ют большим функциональным разнообразием. Так, например, в со-
став серии К155 входит более 100 ИС. Перспективные серии ЦИС,
предназначенные для применения в аппаратуре промышленного и
бытового назначения, перечислены в табл. 3.7.
В табл. 3.8 приведены сравнительные характеристики наиболее
известных ЦИС различного технологического исполнения [10].
Таблица 3.7
Серии цифровых ИС для аппаратуры промышленного и бытового назначения
Серия	Число ИС в серии (1982 г )	Назначение
133	65	Построение узлов ЭВМ н устройств дискретной
К155 VM1	106 яя	автоматики среднего быстродействия
134	30	Построение узлов ЭВМ и дискретной автоматики
КР134	12	с малым потреблением мощности
130	12	Построение быстродействующих узлов ЭВМ и уст-
		ройств дискретной автоматики
530	32	Построение узлов ЭВМ и устройств дискретной
533	47	автоматики с высоким быстродействием и малой пот-
К531	57	ребляемой мощностью
К 555	43	
КМ555	30	
КР556	4	
КР541	21	
100	43	Построение вычислительных комплексов высокого
500	39	быстродействия
К500	72	
К176	38	Построение малогабаритных устройств цифровой
К 561	40	автоматики и вычислительной техники с малым пот-
564	27	ребленнем мощности
537	2	
КР537	2	
КР188	2	
57
Таблица 3.8
Основные характеристики ЦИС
Характеристика	Рмоп	ЛМОП	КМОП	ТТЛ	эсл	И’Л
Площадь, приходящаяся на •одни логический элемент (10~3 мм2) Задержка, возникающая на од- ном логическом элементе, нс Статическая мощность рассея- ния, мВт Показатель «мощность X быст- родействие», пДж Число процессов диффузии и лонного легирования Число этапов маскирования	5...7,5 >100 2...3 200 2 5	3,7...5 40... 100 0,2 .. ...0,5 10...50 3 6	6,25... ...18,7 15...50 <0,001 3 4 7	12,5... ...37,5 З...Ю 1...3 10 4 7	12,5... ...31 0,5...2 5...15 10 4—5 8-9	2,5... ...3,7 >5 <0,2 3—4
Как уже указывалось, большинство ЦИС малой степени инте-
грации, входящих в состав серии, представляет собой сочетания
логических элементов, выполняющие функции НЕ, И—НЕ, ИЛИ—
НЕ, И — ИЛИ — НЕ. Это так называемые базовые логические эле-
менты. Их основные электрические параметры определяют харак-
теристики практически всех ИС, входящих в состав серии. От этих
параметров зависят возможности совместной работы ИС разных
серий в составе аппаратуры, поэтому ряд основных электрических
параметров является общим для ЦИС и позволяет сравнивать их
между собой. К таким параметрам относятся: быстродействие, по-
требляемая мощность (Рпот), помехоустойчивость (t/пом), коэффи-
циент разветвления по выходу (нагрузочная способность /(раз), ко-
эффициент объединения по входу Коб.
Рассмотрим более подробно каждый из этих параметров [1].
Быстродействие определяется динамическими параметрами ЦИС,
к которым относятся: /*>°— время перехода из «1» (высокий уро-
вень) в «О» (низкий уровень); f0-1—время перехода из состояния
низкого уровня в состояние высокого уровня; (1’03д — время за-
держки включения; /’‘зд—время задержки выключения; (^др—
время задержки распространения при включении; /°’13д Р — время
задержки распространения при выключении; (здРсР— среднее
время задержки распространения сигнала; ти — длительность им-
пульса; /р — рабочая частота. Среднее время задержки распро-
странения (здРсР=0,5(/1-0здР+/°>,здР) является усредненным па-
раметром быстродействия, используемым при расчете временных
характеристик последовательно включенных ЦИС.
На рис. 3.1 показаны уровни отсчета, относительно которых оп-
ределяются динамические параметры.
В справочных данных на ЦИС наиболее часто приводятся сле-
дующие динамические параметры ЦИС: (|,оад, /’-‘зд и (!,08дР, (“-‘вдр.
Потенциальные логические элементы при работе в составе циф-
рового устройства могут находиться либо в статическом режиме (в
Б8
состоянии «О» или «1»), либо в динамическом (переходной про*
несс). В зависимости от вида технологии, по которой выполнены
логические элементы, мощность, потребляемая от источника пита-
ния, различна для каждого состояния. Одни элементы потребляют
большую мощность в статическом режиме, которая лишь незначи-
тельно увеличивается в момент переключения, другие, наоборот»
характеризуются значительным возрастанием потребляемого тока
во время переключения. Логические элементы с малым потребле-
нием мощности в динамическом режиме характеризуются средней
потребляемой мощностью
^пот ср 0,5 (Рпот 4" Рпот),
где Р°пот — мощность, потребляемая схемой в состоянии «0»;
Р1пот — мощность, потребляемая схемой в состоянии «1».
Рис. 3.1. Уровни отсчета, относительно Рис. 3.2. Передаточные характеристик
которых определяются динамические па- ки логического элемента НЕ, пре*
раметры	дельные для семейства передаточных
характеристик, полученных при раз»
личных температурах
Мощность, потребляемая этими ИС в момент переходных про-
цессов, не превышает мощности, потребляемой в одном из логиче-
ских состояний.
Логические элементы с возрастающим потреблением в динами-
ческом режиме кроме статической средней мощности характери-
зуются мощностью, потребляемой на максимальной частоте пере-
ключения, когда во много раз возрастают токи в цепях питания.
Примером таких схем являются КМОП ИС, которые потребляют
микроамперные токи питания, если нет переключающих сигналов.
Допустимый предел статической помехоустойчивости логического
элемента ограничивает уровень случайного напряжения, которое
моЗкет присутствовать на его входе без опасности ложного сраба-
тывания.
В статическом режиме различают статическую помехоустойчи-
вость по низкому уровню (t/°n0M) и по высокому (t/’пом). Значения
величин £/°пом и Ulnou определяют с помощью передаточных харак-
59
теристик (рис. 3.2). Как видно из рис. 3.2, параметр t/’пом опреде-
ляется как разность минимального напряжения высокого уровня
(t/’nxmin) и напряжения в точке перегиба на верхней кривой (точ-
ка В). Параметр U°aott определяется как разность напряжения в
точке перегиба нижней кривой (точка 4) и максимального напря-
жения НИЗКОГО уровня (t/°BXmax).
Для более полной оценки помехоустойчивости схемы наряду со
статической необходимо учитывать динамическую помехоустойчи-
вость. Помехоустойчивость в динамическом режиме зависит от дли-
тельности, амплитуды и формы сигнала помехи, а также от значе-
ния статической помехоустойчивости и скорости переключения ло-
хвического элемента.
Коэффициент разветвления по выходу (нагрузочная способ-
ность) Краз определяет число входов аналогичных элементов, кото-
рое может быть без нарушения работоспособности подключено к
выходу предыдущего логического элемента. С увеличением нагру-
зочной способности расширяются возможности применения ЦИС,
уменьшается число корпусов в разрабатываемом цифровом уст-
ройстве. Однако при этом ухудшаются некоторые параметры ЦИС:
снижаются быстродействие и помехоустойчивость и возрастает по-
требляемая мощность.
В состав серии ЦИС наряду с основными логическими элемен-
тами, имеющими нагрузочную способность Краз=4... 10, включа-
ются мощные буферные элементы с Краз = 20... 30. Это позволяет
при проектировании цифровых устройств получать оптимальные по-
казатели по числу используемых корпусов ИС и потребляемой
мощности. Необходимо отметить, что нагрузочные входы ИС РТЛ
и РЕТЛ потребляют ток с выхода нагружаемого элемента, а ИС
ДТЛ и ТТЛ в одном логическом состоянии («0» или «1») отдают
ток в нагрузку, а в другом потребляют его от нагрузки. Для МОП
ЦС нагрузка имеет емкостной характер.
Коэффициент объединения по входу (КОб) определяет макси-
мальное число входов ЦИС. Различают коэффициенты объедине-
ния по входу И (Коби) и п0 входу ИЛИ (КОбили )• Основные ло-
гические элементы выполняются с небольшим числом входов
(Коби = 2 — 4; Кобили =2...4). Для увеличения числа входов в от-
дельных логических элементах, входящих в серию, предусматри-
вают специальные входы для организации схемы расширения (точ-
нее, наращивания), обеспечивающей до 10 входов и более. Соот-
ветственно в серию ЦИС вводится схема расширителя. В ряде се-
рий имеются логические элементы с числом входов, равным вось-
ми.
3.4.	Схемы транзисторно-транзисторной логики
Транзисторно-транзисторные логические схемы (ТТЛ) появи-
лись как результат развития схем диодно-транзисторной логики в
результате замены матрицы диодов многоэмиттерным транзисто-
ром (МЭТ). МЭТ представляет собой интегральный элемент, объ-
450
единяющий свойства диодных логических схем и транзисторного
усилителя. Функция И в ТТЛ ключе выполняется в общих для не-
скольких эмиттеров базовой и коллекторной областях. Основное
структурное отличие МЭТ от обычных транзисторов заключается
в том, что он имеет несколько эмиттеров, расположенных таким
образом, что прямое взаимодействие между ними через разъединя-
ющий их участок пассивной базы практически исключается. Таким
образом, МЭТ представляет совокупность нескольких транзистор-
ных структур, имеющих общий коллектор и непосредственно взаи-
модействующих друг с другом только за счет движения основных
носителей. Рассмотрим работу МЭТ на примере схемы И—НЕ
(рис. 3.3) с простым инвертором (однополярным ключом) [4].
Рис. 3.3. Распределение токов в элементе И — НЕ с простым инвертором при
подаче иа вход высокого (а) и низкого (б) уровней напряжения
Если на все входы МЭТ поданы напряжения, соответствующие
«1» ((/‘вх), эмиттеры входного транзистора не получают тока сме-
щения, достаточного для открывания МЭТ (нет достаточной разно-
сти потенциалов). При этом ток, задаваемый в базу МЭТ через
резистор R1, течет от источника (/Ип в цепь коллектора /к, смещен-
ного в прямом направлении, и далее в базу транзистора VT2. Тран-
зистор VT2 при этом находится в режиме насыщения, и напряже-
ние на выходе схемы соответствует «О» ({/0ВЫх)- Все транзисторные
структуры МЭТ находятся в этом случае в инверсном активном ре-
жиме, так как их коллекторные переходы смещены в прямом на-
правлении, а эмиттерные — в обратном. Если на один из входов
МЭТ подано напряжение «О» ({/°Вх)> соответствующий переход ба-
за-эмиттер МЭТ смещается в прямом направлении. Ток, задавае-
мый в его базу через резистор R1, течет в цепь этого эмиттера.
При этом коллекторный ток МЭТ уменьшается, транзистор VT2
выключается и напряжение на выходе схемы становится равным
«1» (t/'вых).
Схемы ТТЛ с простым инвертором не нашли широкого приме-
нения из-за малых помехоустойчивости, нагрузочной способности, а
также плохого быстродействия однополярного ключа при работе на
емкостную нагрузку. Они используются лишь как схемы с откры-
тым коллектором для реализации функции «монтажное ИЛИ», а
также для включения Элементов индикации.
61
С развитием и совершенствованием технологии базовым для
схем ТТЛ стал ключ со сложным инвертором — двухполярный
ключ (рис. 3.4,а). Использование сложного инвертора позволило
увеличить быстродействие (особенно в устройствах с многослойны-
ми печатными платами), помехоустойчивость, нагрузочную способ-
ность и снизить требования к параметрам транзисторов, что при-
вело, в свою очередь, к повышению процента выхода годных ИС.
Рис. 3.4. Схема 8-входового ТТЛ логического элемента И — НЕ (а), расширите-
ля по ИЛИ (б) и логического элемента И — ИЛИ — НЕ (в)
В настоящее время выпускается несколько серий ИС ТТЛ. Это
ИС стандартных серий 133, К155 (функциональные аналоги ИС се-
рий SN54/SN74, разработанных фирмой Texas Instruments); ИС с
высоким быстродействием серий 130, К131 (функциональные ана-
логи серий SN54H/SN74H, здесь Н обозначает повышенное быстро-
действие); ИС микромощной серии 134 (функциональные аналоги
серий SN54L, здесь L обозначает малую потребляемую мощность);
ИС с диодами Шотки серий 530, К531 (функциональные аналоги
SN54S/SN74S, здесь S обозначает наличие в структурах диодов
Шотки) и микромощные ИС с диодами Шотки серии К555 (функ-
циональный аналог SN74LS).
Схемотехнически почти все логические элементы, входящие в
состав указанных серий, могут быть образованы комбинированием
двух базовых схем: логического элемента И — НЕ (рис. 3.4,а) и
расширителя по ИЛИ (рис. 3.4,6). Расширитель по ИЛИ совмест-
но с логическим элементом И — НЕ образует логический элемент
И — ИЛИ — НЕ (рис. 3.4,в). Присоединяя расширитель (рис.
3.4,6) к точкам а, 6 (рис. 3.4,в), можно увеличить число объедине-
ний по логическому входу ИЛИ. Для всех схем ТТЛ, имеющих
возможность расширения по ИЛИ, максимальное число объедине-
ний равно 8. При присоединении одного расширителя задержка
распространения схемы увеличивается примерно на 5 нс, а потреб-
ляемая мощность — на 5 мВт. Логические элементы ТТЛ облада-
ют боЛЬШОЙ НагруЗОЧНОЙ СПОСОбнОСТЬЮ (/Сраз— Ю).
62
Большие выходные и сравнительно невысокие входные токи спо-
собствуют хорошему согласованию схем между собой. Как прави-
ло, в состав серий ИС ТТЛ включаются схема с открытым кол-
лекторным выходом (рис. 3.5,в) и логический элемент с большим
коэффициентом разветвления по выходу (повышенной нагрузочной
способностью) (рис. 3.5,6). На рис. 3.5 — 3.8 приведены базовые
схемы для каждой серии ИС ТТЛ.
Рассмотрим принцип работы ИС ТТЛ на примере логического
элемента И — НЕ, представленного на рис. 3.4,а [4]. Схема содер-
жит простые п-р-п транзисторы (VT2—VT4), многоэмиттерный
транзистор VT1, а также резисторы R1 ... R4 и диод VD. Такая
схема обеспечивает возможность работы на большую емкостную
нагрузку при высоких быстродействии и помехоустойчивости.
Схема состоит из следующих каскадов: входного многоэмиттер-
ного транзистора VT1 с малым инверсным коэффициентом усиле-
ния по току, фазорасщепляющего каскада, построенного на про-
ходном транзисторе VT2 (этот каскад работает в режиме с малым
рабочим током и имеет малые емкости р-п переходов); двухтакт-
ного выходного каскада (VT3, VT4). Транзистор VT4 рассчитан на
большой рабочий ток и имеет малое время выхода из режима на-
Рис. 3.5. Базовые схемы стандартной серин ИС ТТЛ:
а —логический элемент И—НЕ (ИС 133ЛА1» К155ЛА1); б —логический элемент И—НЕ в
большим коэффициентом разветвления по выходу (ИС 133ЛА6, К155ЛА6); е — схема с от-
крытым коллектором (ИС 133ЛА7, К155ЛА7): *— расширитель по ИЛИ (ИС 133ЛД1*
К155ЛД1)
63
сыщения при переключении схемы. Через этот транзистор стекают
на землю входные токи ключей-нагрузок.
Отличные импульсные свойства ИС ТТЛ при большой емкост-
ной нагрузке объясняются тем, что как заряд, так и разряд нагру-
зочной емкости происходят через низкоомную выходную цепь. Од-
Рис. 3.6. Базовые схемы быстродействующей серии ИС ТТЛ:
и —логический элемент И—НЕ (ИС 130ЛА1, К131ЛА1); б —логический элемент И—НЕ с
большим коэффициентом разветвления по выходу (ИС 130ЛА6, К131ЛА6); в — расширитель
по ИЛИ (ИС 130ЛД1, К131ЛД1)
Рис. 3.7. Базовые схемы мнкромощной серин ИС ТТЛ:
а — логический элемент И—НЕ/ИЛИ—НЕ (ИС 134ЛБ2); б—логический элемент И—ИЛИ—НЕ
(ИС 134ЛР1)
64
нако при переключении выходных транзисторов есть момент, ког-
да они оба открыты. Из-за этого в цепи питания схемы возникают
кратковременые, но мощные импульсы тока, которые могут при-
вести к появлению импульсов помехи. Во избежание этого в аппа-
ратуре, построенной с
применением ИС ТТЛ, не-
обходимо создавать цепи
питания ЦИС с малой ин-
дуктивностью проводни-
ков и предусматривать
развязку между соседни-
ми платами устройства.
Рис. 3.8. Базовая схема
ТТЛ с диодами Шотки —
логический элемент И—НЕ
(ИС 530ЛА1, К531ЛА1)
Рассмотрим передаточную характеристику (рис. 3.9,а) логиче-
ского элемента И—НЕ, представленного на рис. 3.4,а. При£/ВХ1=0
(на один из эмиттеров транзистора VT1 подан потенциал «земли»)
переход база — эмиттер транзистора VT1 открыт, но образующий-
ся при этом потенциал I/6vti = 0,8 В не может открыть три р-п пе-
рехода: база — коллектор транзистора VT1, база — эмиттер тран-
зисторов VT2 и VT4 (для открывания этой цепи необходим потен-
циал примерно 3X0,6= 1,8 В). Потенциал на базе транзистора VT4
близок нулю, и транзистор VT4 закрыт. Потенциал иа коллекторе
VT2 и на базе VT3, близкий к напряжению источника питания
+5 В, открывает переход база — эмиттер транзистора VT3 и дио-
Рис.3.9. Передаточные характеристики элемента И—НЕ стандартной серин ТТЛ
для Т=25°С (а) и в диапазоне температур (ff); Uen-5 В, Крез=10
3—50
65
да VD, вызывая ток /'вых. Напряжение на коллекторе транзистора
VT4 соответственно равно £Лвых (участок 1—2).
При увеличении UBX (на всех эмиттерных входах транзистора
VT1) до значения порогового напряжения U„op 1 = 0,8 В (точка 2
на передаточной характеристике) транзистор VT2 начинает про-
водить, но транзистор VT4 еще закрыт, при дальнейшем увеличе-
нии £/вх до значения напряжения £/Пор2=1,25 В транзистор VT2 от-
крывается, а транзистор VT4 только начинает проводить (точка 3
на передаточной характеристике).
Дальнейшее увеличение UBX приводит к увеличению потенциала
на базе транзистора VT1 до 1,2 В. Этого вполне достаточно, чтобы
открыть два перехода: база — коллектор транзистора VT1 и ба-
за — эмиттер транзистора VT2. Транзистор VT2 открывается, ток
через резистор R2 увеличивается, что вызывает уменьшение на-
пряжения £/kvt2. Увеличение тока через резистор R3 вызывает
увеличение потенциала на базе транзистора VT4 и приводит к его
открыванию. Открытый транзистор VT4 (участок 3—4 передаточ-
ной характеристики) шунтриует резистор R3, что резко увеличива-
ет коэффициент передачи транзистора VT2 и вызывает дальнейшее
уменьшение напряжения Ukvtz- Однако некоторое время транзис-
тор VT4 уже открыт, а транзистор VT3 еще не закрыт, что приво-
дит к броску тока и увеличению мощности, протребляемой от ис-
точника питания. Ток потребления ограничивается при этом рези-
стором R4, объемными сопротивлениями транзисторов VT3, VT4 и
диода VD. Это так называемый ток короткого замыкания, который
приводит к увеличению потребляемой мощности в динамическом
режиме.
При дальнейшем увеличении UBX транзисторы VT2 и VT4 пере-
ходят в режим насыщения (участок 4—5 передаточной характе-
ристики, рис. 3.9,а). Потенциалы £/Кутз и £/KVt4 соответственно
равны 1,2 и 0,3 В. Их разности, равной 0,9 В, недостаточно, чтобы
открыть переход база — эмиттер транзистора VT3 и переход диода
VD. Наличие диода VD (см. рис. 3.4,а) обеспечивает смещение
напряжения открывания транзистора VT3 и надежное запирание
его при U° ВЫХ — 0,3 В.
В реальных схемах ТТЛ (см. рис. 3.5,а), в отличие от упрощен-
ной схемы И—НЕ (см. рис. 3.4,а), в базу выходного транзистора
вместо резистора R3 включена корректирующая цепочка, состоящая
из резисторов R3 и R4 и транзистора VT3, которая позволяет по-
лучить передаточную характеристику, по форме близкую к прямо-
угольной (см. штриховую кривую на рис. 3.9,а), и тем самым по-
высить помехозащищенность в состоянии «1» по сравнению с по-
мехозащищенностью схемы, представленной на рис. 3.4,а (£7°Помкц>
>£7°пом).
Сопротивление корректирующей цепочки имеет меньшую, чем
резистор R4, зависимость от температуры, что обеспечивает ряд
особых свойств схемы. При повышенной температуре (125°С) вре-
мя рассасывания для транзистора VT5 (см. рис. 3.5,а) мало, что
способствует быстрому выключению схемы. Это, в свою очередь,
66
уменьшает импульсный ток короткого замыкания (когда транзисто-
ры VT4 и VT5 открыты одновременно), а значит, и динамическую
мощность потребления. При пониженной температуре (—60°С) со-
противление корректирующей цепочки превышает сопротивление
резистора R4 (см. рис. 3.4,а), что увеличивает ток включения тран-
зистора VT5 и соответственно приводит к уменьшению времени
включения схемы.
Как видно из зависимостей на рис. 3.9,6, с увеличением темпе-
ратуры происходит сдвиг характеристики влево, что уменьшает
помехоустойчивость схемы. В момент переключения схемы И—НЕ
увеличивается ток потребления, что, в свою очередь, приводит к
увеличению потребляемой мощности в динамическом режиме. По
характеристике (рис. 3.10) видно, что при увеличении частоты до
5 МГц потребляемая мощность увеличивается до 43 мВт по срав-
нению с 20 мВт в статическом режиме. Броски тока в цепи пита-
ния, имеющей индуктивный характер, могут вызвать наводки и
ухудшить помехоустойчивость аппаратуры.
Рис. 3.10. Зависимость динамической мощности от частоты переключения при
17ип = 5,25 В; Т=70°С; Сн = 15 пФ
Рис 3.11. Входная характеристика при £/« п=5 В; Г=25°С
Рассмотрим входную характеристику (рис. 3.11) логического
элемента И—НЕ, представленного на рис. 3.5,а. При совместной
работе ИС ТТЛ одна из них служит нагрузкой для другой. При
этом возможны два режима. В первом режиме, когда схема 1 на-
ходится в состоянии «1» (точка а на входной характеристике) и на-
пряжение на ее выходе равно Ul BMX (рис. 3.12,а,б), переход ба-
за— эмиттер транзистора VT1 нагрузочной ИС (схема 2) закрыт
и ток /‘вх, определяемый только обратным током через закрытый
переход, очень мал. На рис. 3.12,6 управляющая ИС показана в
виде переключателя.
Во втором режиме, когда схема 1 находится в состоянии «0»
(точка б на входной характеристике рис. 3.11) и напряжение на ее
выходе равно 1/°Вых, переход база — эмиттер транзистора VT1
ИС — нагрузки открыт и входной ток меняет свое направление:
он течет на «землю» от источника питания ИС нагрузки через от-
крытый переход база — эмиттер транзистора VT1 и открытый
транзистор VT4 управляющей ИС (рис. 3.12,в,г). Как видно из
входной характеристики, при 17вх = 5,5 В входной ток резко
3*	67
увеличивается, достигая 1 мА. Это значение входного напряжения
является предельно допустимым, и превышение его может приве-
сти к выходу схемы из строя. Аналогично резко возрастает вход-
ной ток /°вх при увеличении отрицательного напряжения на
входе.
Рис. 3.12. Совместная работа ТТЛ источника сигнала и нагрузки:
а, в — схема 1 (источник сигнала) выдает в нагрузку (схема 2) соответственно напряжение
высокого и низкого уровней; б, г — эквивалентные схемы в этих режимах
Для большинства ТТЛ ИС предельно допустимое отрицатель-
ное напряжение на входе составляет 0,4 В.
Реальные цифровые сигналы на ходе ИС не имеют строгой
прямоугольной или трапецеидальной формы. В момент окончания
сигнала в монтажных цепях могут возникать затухающие колеба-
ния, следствием чего может быть ложное срабатывание схемы.
Для их исключения в свое время схемы ТТЛ подвергались дора-
ботке, в результате чего к каждому входу многоэмиттерного тран-
зистора были подключены так называемые демпфирующие диоды
VD1... VD4 (см. рис. 3.5,а).
Если иа входе иет выбросов напряжения, диод закрыт и до-
полнительно на входе схемы вносит емкость менее 1 пФ, что прак-
тически не ухудшает ее динамических характеристик. Первым от-
рицательным импульсом, амплитуда которого превышает 0,8 В,
демпфирующий диод открывается, шунтирует паразитный колеба-
тельный контур, образованный монтажными цепями. Из-за этого
последующий положительный выброс напряжения не может иметь
существенную амплитуду.
Рассмотрим выходные характеристики логического элемента
И — НЕ, представленного на рнс. 3.5,а. На рис. 3.13,а показаны
68
выходные характеристики логического элемента при различных
значениях температуры. При увеличении тока нагрузки /'вых вы-
ходное напряжение уменьшается до определенного значения тока
/'вых~5 мА, когда падение напряжения на резисторе R5 мало.
При этом можно считать, что транзистор VT4 работает в режиме
эмиттерного повторителя и наклон характеристики 1/'вых=/:(/1вых)
мал. При дальнейшем увеличении тока /'вых падение напряжения
на резисторе R5 увеличивается, напряжение на коллекторе тран-
зистора VT4 становится меньше, чем на базе, и транзистор VT4
переходит в режим насыщения. Характеристика изменяет наклон,
и далее ток уменьшается по линейному закону. Скорость спада
теперь определяется сопротивлением резистора R5.
Из рис. 3.13,а видно, что хотя наклон характеристики практи-
чески не зависит от температуры, однако при температуре —60° С
значения тока уменьшаются примерно на 0,5 мА, что вызывает
снижение нагрузочной способности схемы. На рис. 3.13,а показаны
также выходные характеристики логического элемента в состоя-
нии низкого уровня при различных значениях температуры. Как вид-
но из рис. 3.13,а наклон характеристики t70Bblx=f (/°Вых) меняется
при изменении температуры. При температуре —60° С, когда вы-
ходной ток достигает значения 25 мА, крутизна характеристики
резко увеличивается и дальнейшее, даже небольшое, увеличение
/°вых приводит к значительному увеличению напряжения на выхо-
Рис. 3.13. Выходные (а) и динамические (б) характеристики логического эле-
мента И—НЕ стандартной серин ТТЛ
69
схема формирования дина-
мических параметров
де схемы. Таким образом, с точки зрения нагрузочной способно-
сти для схем ТТЛ более критичны низкие температуры.
Рассмотрим работу логического элемента И — НЕ в динамиче-
ском режиме. Как уже отмечалось, быстродействие схемы харак-
теризуется несколькими параметрам»
и, в частности, временем задержки
распространения при включении
(/‘°зДР) и выключении (/0д3др) (рис.
3.13,6).
При включении логического эле-
мента И—НЕ (рис. 3.14) долей време-
ни задержки распространения за счет
транзистора VT1 можно пренебречь,
считая, что ключ размыкается мгно-
венно. Тогда суммарная задержка рас-
пространения сигнала в схеме опреде-
ляется задержкой за счет транзисто-
ров VT2 и VT4: /‘0зДР = ^'0зДутг+
+ ^’°3д VT4.
В свою очередь, задержка из-за транзистора VT2 определяется
в основном временем заряда паразитной емкости С21, представ-
ляющей собой сумму паразитных емкостей структуры резистора
R1, коллектора транзистора VT1 на подложку и перехода база —
эмиттер транзистора VT1. Задержка из-за транзистора VT4 опре-
деляется временем заряда паразитной емкости CS2, представляю-
щей собой сумму емкостей структуры резистора R4 и перехода
база — эмиттер резистора VT4.
При выключении задержка распространения сигнала для логи-
ческого элемента И—НЕ Д°3др определяется главным образом
временем рассасывания неосновных носителей в базах транзисто-
ров УТ2и VT4. Для стандартных ТТЛ схем при температуре 25° С,
Краэ=10 и Сн = 15 пФ типовые значения времени задержки распро-
странения при включении и выключении соответственно составля-
ют Д°здр = 7 НС, ^°’13др=13 нс.
Из зависимостей, приведенных на рис. 3.15, видно, что сростом
температуры время задержки распространения при включении не-
сколько уменьшается, а время задержки распространения при вы-
ключении, напротив, увеличивается, особенно в диапазоне темпе-
ратур 20... 120° С. С ростом нагрузки задержки распространения
несколько увеличиваются. Увеличение емкости нагрузки оказыва-
ет на быстродействие более значительное влияние, чем увеличе-
ние числа входов ИС, подключаемых к выходу ТТЛ ключа.
Как уже отмечалось, наряду с простыми логическими элемента-
ми в состав серий ЦИС вводятся триггеры различных типов и схе-
мы, построенные на нх основе: регистры, счетчики, сумматоры.
На примере стандартных ИС серии ТТЛ рассмотрим принцип
работы JK- и D-триггеров. Схема JK-триггера представлена на
рис. 3.16. Как видно из рис. 3.16,6, все устройство состоит из ос-
новного Т1 и вспомогательного Т2 триггеров. Информация запи-
70
сывается в основной триггер по положительному фронту импульса
синхронизации, подаваемого на вход С. Во время действия син-
хроимпульса в вспомогательном триггере сохраняется информация,
записанная в предыдущем такте («О» или «1»). По окончании им-
пульса синхронизации информация из основного триггера перепи-
сывается во вспомогательный.
.°,шм ЙГ
‘%д р m
5В,С^ 30пФ,	10
р, нс
го -
"""/[Г------------------
i t ' I____I__I__I__I-!---L—
-во -го о го во юо т°с
30
l/„„-5B, Т=25°о
Рис. 3.15. Зависимость времени задержки распространения сигнала стандартных
ТТЛ ИС от температуры, емкости нагрузки и числа подключенных на выходе
аналогичных входов ИС
Возможны три режима работы этого двухступенчатого триггера.
В первом на информационные входы J и К подается сигнал, соот-
ветствующий «1», на вход С поступает импульс синхронизации.
При. этом JK-триггер работает в режиме делителя на два (т. е. в
счетном режиме). Этот режим используется при построении после-
довательных счетчиков и делителей частоты любой сложности. Во
втором режиме на информационные входы J и К подается пара-
фазный логический сигнал. При этом триггер работает в режиме
синхронной записи информации с входов J и К.
После подачи тактового импульса эта информация появляется
на выходах Q и ф, т. е. сдвигается в следующую ячейку. Данный
режим используется при построении сдвигающих регистров, рас-
пределителей импульсов, синхронных счетчиков. И наконец, инфор-
мация в виде сигнала «О» подается на R- или S-входы. При этом
происходит принудительная установка триггера в состояние «О» или
«1» (состояния входов J, К, С произвольны). Следует учесть, что
состояние, когда на входы R и S одновременно поступает сигнал,
71
Рис. 3.16 Триггер JK К155ТВ1:
а — принципиальная схема; б —логическая структура; в — функциональная схема.
72
соответствующий «О», является неопределенным. Возможность
возникновения такого состояния должна быть исключена.
Схема D-тиггера (рис. 3.17,а) состоит из основного асинхрон-
ного RS-триггера ТЗ вспомогательного синхронного RS-триггера
Т1, используемого для записи «1» в основной триггер, а также
вспомогательного синхронного RS-триггера Т2 для записи «О» в
основной триггер.
Рис. 3.17. Принципиаль-
ная электрическая схема
D-триггера К155ТМ2 (а)
и его логическая струк-
тура (б)

Запись информации в триггеры Tl, Т2 происходит в момент
времени t только по положительному фронту импульса синхрони-
зации, поступающего на счетный вход С. В момент времени Z-f-l
(со следующим тактовым импульсом) информация появляется на
выходе D-триггера. Таким образом, D-триггер генерирует «1» по
положительному фронту синхроимпульса, если предварительно на
входе D присутствовала «1». При отсутствии сигнала на счетном
входе С триггер сохраняет свое предыдущее состояние. Триггер
типа_р выполняет функцию счетного триггера, если инверсный вы-
ход Q соединен с входом D. В асинхронном режиме D-триггер ра-
ботает аналогично RS-триггеру (состояния входов D и С произ-
вольны).
Быстродействующие ИС ТТЛ, примером которых может слу-
жить ИС серии 130, позволяют получить типовое значение задерж-
ки распространения 7 нс при мощности потребления, приходящей-
ся на логический элемент 44 мВт, Базовые схемы этой серии (см.
рис. 3.6) отличаются от базовых схем стандартной серии (см. рис.
3.5) сниженными номиналами резисторов и уменьшенными пара-
зитными емкостями элементов. В выходном каскаде применена
схема Дарлин! тона (транзисторы VT3 и VT5), позволяющая по-
высить коэффициент усиления выходного транзистора потоку и по-
этому обеспечить примерно равные значения выходных сопротив-
лений схемы при ее включении (определяется верхним эмиттер-
7»
ным повторителем VT5) и выключении (определяется насыщен-
ным транзистором VT6), что дает почти симметричные значения
задержки распространения сигнала.
Низкие выходные и входные сопротивления ИС ТТЛ дают ма-
лые постоянные времени заряда и разряда нагрузочных паразит?
ных емкостей проводников печатных плат, что позволяет увели-
чить тактовую частоту до 30 МГц.
Микросхемы ТТЛ милливаттной серии при температуре 25 ° С
имеют для логического элемента среднее значение мощности по-
требления 2 мВт. Базовые схемы этой серии (см. рис. 3.7) отли-
чаются от базовых схем стандартной серии отсутствием демпфиру-
ющих диодов и корректирующей цепочки, а также значительно
увеличенными номиналами резисторов. Последнее определяет ма-
лые уровни токов и мощности потребления при одновременном
уменьшении быстродействия схемы. Время задержки включения и
выключения составляет 100 нс. Однако в настоящее время такая
схема ТТЛ элемента не применяется. В перспективных ТТЛ струк-
турах используются диоды и транзисторы с эффектом Шотки (см.
рис. 3.8). ИС серии 530 позволяют при температуре 25+10° С, со-
противлении нагрузки 7?н = 280Ом и емкости нагрузки Сн=15пФ
получить типовые значения времени задержки распространения
5 нс на логический элемент при средней мощности потребления
19 мВт (ср. с параметрами серии 130).
Повышение быстродействия здесь получено снижением степени
насыщения транзисторов за счет применения диодов Шотки, шун-
тирующих переход коллектор — база насыщенного транзистора.
Диоды Шотки имеют существенно меньшее пороговое напряжение
открывания, чем переход коллектор — база, поэтому во время дей-
ствия импульса диоды Шотки открываются раньше, чем переход
коллектор — база, таким образом предотвращается накопление
избыточных зарядов в базовой области транзисторов. Накопления
заряда в самих диодах Шотки не происходит, так как протекаю-
щий в них ток вызван переносом основных носителей.
Работа транзисторов Шотки в ненасыщенной области приво-
дит к увеличению падения напряжения на их переходах база —\
эмиттер, что уменьшает в статическом режиме ток потребления и
соответственно потребляемую мощность. В выходном каскаде при-
менена схема Дарлингтона (VT3 и VT5), позволяющая обеспечить
при выключении схемы повышенный ток заряда емкостной на-
грузки, что уменьшает время задержки фронта выходного сигна-
ла. Благодаря малому падению напряжения на переходе база —
эмиттер транзистора VT3, а также низкому выходному сопротив-
лению схемы в обоих логических состояниях схема Дарлингтона по-
зволяет получить в ИС этих серий более высокий уровень выход-
ного напряжения (/’вых. Рассмотрим ИС ТТЛ более подробно.
3.4.1.	ОСНОВНЫЕ ЭЛЕКТРИЧЕСКИЕ ПАРАМЕТРЫ ИС ТТЛ
Как было отмечено в § 3.2, к числу основных электрических
параметров, которые достаточно полно характеризуют все схемы
ТТЛ и позволяют сравнивать их между собой, относятся: быстро-
действие, потребляемая мощность, нагрузочная способность, по-
мехоустойчивость и коэффициент объединения по входу. К этим
параметрам следует добавить также напряжения в состояниях «О»
и «1», так как они определяют возможность совместной работы
ИС разных серий. Эти уровни важно знать при сопряжении сиг-
налов ИС ТТЛ с сигналами других цифровых и аналоговых схем.
Все ИС ТТЛ имеют одинаковое напряжение питания С/ип = 5 В±
±10% и близкие значения логических уровней.
Электрическая совместимость позволяет уменьшить число ис-
точников питания и исключает необходимость разработки специ-
альных схем согласования уровней. В табл. 3.9 сравниваются ос-
новные эксплуатационные электрические параметры базовых ИС
ТТЛ различных серий.
Они позволяют проследить особенности ИС каждой серии, оце-
нить их преимущества и недостатки и дают общую ориентацию
Таблица 3.9
Электрические параметры ИС ТТЛ различных серий
Параметр	Серия ИС						
	стандартные		высокого быстродей- ствия		микро- мощные	с диодами Шотки	
	133	К155	130	К131	134	530	К531
7"ох, мА, не более	—1,6	— 1,6	—2,3	—2,3	—0,18	—2	—2
«1» /‘вх, мА, не более	0,04	0,04	0,07	0,07	0,012	0,05	0,05
С^ВЫХ, В, не более	0,4	0,4	0,35	0,35	0,3	0,5	0,5
^ВЫХ, В, не менее	2,4	2,4	2,4	2,4	2,3	2,7	2,7
Краз	10	10	10	10	10	10	10
Коб	8	8	8	8	2	—	—
/‘•’адр, нс,	15	15	10	10	100	5	5
не более	(Сн =	(Сн =	(Сн =	(Сн =	(Сн =	(Сн =	(Сн =
	= 1,5 пФ)	= 15 пФ)	= 30 пФ)	= 30 пФ)	= 40 пФ)	= 15 пФ)	= 15 пФ)
/’-‘ад р, нс, не более	22	22	10	10	100	4,5	4,5
	(Сн =	(Сн =	(Св =	(Сн =	(Сн —	(Сн =	(Сн ==
	= 15 пФ)	= 15 пФ)	=30 пФ)	=30 пФ)	=40 пФ)	= 15 пФ)	= 15 пФ)
^пот* МВТ, не более	22	22	44	44	2	19	19
^пом, В, не более *	0,4	0,4	0,4	0,4	0,35	0,5	0,5
Л МГц, не более **	10	10	30	30	3	50	50
• В Таблице приведено наименьшее из двух значений допустимого уровня помехиз
^"пом и ^ПОМ’
/ — частота переключения.
75
при выборе серии ИС на этапе разработки аппаратуры. Следует
отметить также, что приведенные в табл. 3.9 параметры указаны
для полного рабочего диапазона температур (—10...4-70°С нли
—60... 125° С).
При разработке аппаратуры необходимо учитывать также пре-
дельно допустимые режимы эксплуатации ИС, превышение кото-
рых может привести к выходу ИС из строя. В табл. 3.10 сравни-
ваются предельно допустимые режимы эксплуатации для ИС ТТЛ
различных серий.
Таблица 3.10
Предельно допустимые режимы эксплуатации для ИС ТТЛ различных серий
Серия ИС
Параметр	стандартные		высокого быс- тродействия		микро* мощ- вые	с диодами Шотки	
Максимальное напряжение пи- тания t/и и, В	6	6	6	6	6	5,5	6
Максимальное напряжение на ВХОДе t/вх шах» В	5,5	5,5	5,5	5,5	5,5	5,0	5,0
Максимальное напряжение, при- ложенное к выходу закрытой схемы, t/вых, В Минимальное напряжение на ВХОДе t/вх mln, В Максимальная емкостная на- грузка Сн, пФ	5,5	5,25	5,5	5,25	5,5	5,5	5,25
	—0,4	—0,4	—0,4	—0,4	—1,56	—0,4	—0,4
	200	200	200	200	200	150	200
3.4 2. ФУНКЦИОНАЛЬНЫЙ СОСТАВ ТТЛ СЕРИИ
Цифровые ИС ТТЛ в 70-х годах стали основой построения вы-
числительных устройств. Одним из определяющих преимуществ
ИС ТТЛ является наличие в их составе таких схем, как JK- и D-
триггеры, дешифраторы, регистры сдвига, счетчики, сумматоры и
элементы памяти (ОЗУ и ПЗУ) со схемами управления. Наличие
схем, представляющих собой готовые узлы ЭВМ на несколько дво-
ичных разрядов позволяет значительно уменьшить число корпу-
сов ЦИС и получить существенный выигрыш в объеме аппарату-
ры. Так, например, ИС ТТЛ серий К155, К131, К158 нашли ши-
рокое применение в единой системе электронно-вычислительных
машин (ЕС ЭВМ). Функциональный состав стандартных, быстро-
действующих, микромощных серий и серий с диодами Шотки, раз-
работанных к 1982 г., приведен в табл. 3.11. Там же указаны функ-
циональные аналоги этих ИС. Полное условное обозначение ИС
серий ТТЛ образуется из номера серии и обозначения, указанно-
го в графе «Подгруппа, вид...», например 133ЛАЗ. Полное услов-
ное обозначение функционального аналога образуется из обозна-
чения серии (SN54 или SN74H) и номера, приведенного в графе
«Обозначение функционального аналога», например ИС типа
SN5420 или SN74H50.
76
	Таблица 3.11*	
ИС ТТЛ различных серий и их функциональные аналоги в сериях SN54/SN74		
Функциональное назначение	Подгруппа, вид и поряд-	Обозначение функциональ-
	разработки	кого аналоге
Четыре логических элемента 2И—НЕ (130, 133, К155, КМ 155, 530, К531, К555, КМ555) (рис. 1)	ЛАЗ	00
Три логических элемента ЗИ—НЕ (130, 133, К155,	ЛА4	ю
КМ155, 530, К531, КМ555) (рис. 2) Два логических элемента 4И—НЕ (130, 133, К155,	ЛА1	20
КМ155, 530, К531, К555) (рис. 3,а)** Логический элемент 8И—НЕ (130, 133, 134, К155, КМ155, КР134, 530, К555, КМ555) (рис. 4)	ЛА2	30 40
Два логических элемента 4И—НЕ с большим коэф-	ЛА6	
фициентом разветвления по выходу (130, 133, К155, КМ155, К555) (рис. 5) Два элемента 2И—2ИЛИ—НЕ, один расширяемый	ЛР1	50
по ИЛИ (130, 133, 134, К155, КМ155) (рис. 6) Два 4-входовых логических расширителя по ИЛИ	ЛД1	60
(130, 133, К155, КМ 155) (рис. 7)		
Четыре элемента 2И—НЕ/2ИЛИ—НЕ (134, рис. 8)	ЛБ1	—*
Два логических элемента 4И—НЕ/4ИЛИ—НЕ и ло- гический элемент НЕ (134) (рис. 9)	ЛБ2	—
Логический элемент 2—2—3—4И—4ИЛИ—НЕ (134) (рис. 10)	ЛР2	01
Четыре 2-входовые схемы И—НЕ с открытым кол- лекторным выходом (элементы контроля) (133, 134, КР134, К155, КМ155) (рис. 11)	ЛА8	
		
		03
Четыре элемента 2И—НЕ с открытым коллекторным	ЛАЭ	
выходом (530, К531, К555, КМ555) (рис. 12) Шесть логических элементов НЕ (133, К155, КМ155,	ЛН1	04
530, К531, К555, КМ555) (рис. 13) Четыре логических элемента 2ИЛИ—НЕ (133, К155,	ЛЕ1	02
КМ155, 530, К531, К555, КМ555) (рис. 14) Шесть логических элементов НЕ с открытым коллек-	ЛН2	05
тором (133, К155, 530, К531, К555) (рис. 15) Шесть буферных инверторов с повышенным коллек-	ЛНЗ	06
торным напряжением (133, К155) (рис. 16) Шесть буферных формирователей с открытым коллек-	ЛП9	07
тором (К155) (рис. 17) Четыре логических элемента 2И (133, К155, КМ155,	ЛИ1	08
К555, КМ555) (рис. 18) Трн элемента ЗИ (530, К531, К555, КМ555) (рис. 19)	ЛИЗ	11
Три логических элемента ЗИ—НЕ с открытым кол-	ЛАЮ	12
лектором (133, К155, КМ155, К555) (рис. 20) Два триггера Шмитта с логическим элементом на вхо-	ТЛ1	13
де (133, К155) (рис. 21) Шесть буферных элементов НЕ (133, К155) (рис. 22)	ЛН5	16
Два логических элемента 4И (К555. КМ555) (рис. 23)	ЛИ6	21
Два логических элемента ИЛИ—НЕ со стробирова- нием на одном элементе и возможностью расшире-	ЛЕ2	23
ния по ИЛИ на другом (К155) (рис. 24) Две 4-входовые схемы И—НЕ с открытым коллектор-	ЛА7	22
ным выходом и повышенной нагрузочной способно-		
• См. с. 83—96.
•• Для ИС К155ЛА1 см. рис. 3,6.
77
Продолжение табл 311
Функциональное назначение	Подгруппа, вид и поряд- ковый номер разработки	Обозначение функциональ- ного аналога
стью (133, К155, КМ155, К531, К555) (рис. 25)		25
Два логических элемента 4ИЛИ—НЕ со стробирова- нием (133, К155, КМ155) (рис. 26)	ЛЕЗ	
Четыре высоковольтных логических элемента 2И—НЕ с открытым коллектором (133, К'155, КМ155) (рис. 27)	ЛАП	26
Четыре логических элемента 2ИЛИ—НЕ (буферное устройство) (133, К155) (рис. 28)	ЛЕ5	28
Элемент сопряжения МОП ЗУ ТТЛ (четыре логиче- ских элемента 2И—НЕ) (133) (рис. 29)	ЛА15	—
Четыре логических элемента 2ИЛИ (133, К155, КМ 155, К531, К555, КМ155) (рис. 30)	ЛЛ1	32
Четыре буферных логических элемента 2И—НЕ (133, К155, КМ155, К531, КМ555) (рис. 31)	ЛА12	37
Четыре буферных элемента 2И—НЕ с открытым кол- лектором (К155, КМ155, К531, К555) (рис. 32)	ЛА13	38
Два логических элемента 4—2—3—2И—4ИЛИ—НЕ (530, К531, К555, КМ555) (рис. 33)	ЛРП	51
Логический элемент 2—2—2—ЗИ—4ИЛИ—НЕ с воз- можностью расширения по ИЛИ (130, 133, К155, КМ 155) (рис. 34)	ЛРЗ	54
Логический элемент 4—4И—2ИЛИ—НЕ с возможно- стью расширения по ИЛИ (130, 133, 134, К155, КМ155, КР134, К555) (рис. 35)	ЛР4	55
Дешифратор 4X10 (134) (рис. 36)	ИД6	42
Логический элемент 4—2—3—2И—4ИЛИ—НЕ (530, К531) (рис. 37)	ЛР9	64
Преобразователь входных цифровых сигналов двоич- ного кода в сигналы семисегментного кода (133, рис. 38)	ПП4	49
Четыре D-триггера с прямым и инверсным выходами (133, К155, КМ155, КМ555) (рис. 39)	ТМ7	75
Четыре D-триггера (133, К15о, КМ155) (рнс. 40)	ТМ5	77
Одноразрядный полный сумматор (133, К155, КМ.155) (рнс. 41)	ИМ1	80
ОЗУ на 16 бит со схемами управления (133, К155, КМ155) (рис. 42)	РУ1	81
2-разрядный (двоичный) полный сумматор (133, К155, КМ155) (рис. 43)	ИМ2	82
2-разрядный (двоичный) сумматор (133, К155, КМ 155) (рис. 44)	ИМЗ	83
ОЗУ на 16 бит с вентильным входом усилителя запи- си (К155) (рис. 45)	РУЗ	84
4-разрядная схема сравнения чисел (134, КР134, 530СП1) (рис. 46)	СП1	85
Четыре 2-входовых логических элемента Исключаю- щее ИЛИ (133, К155, КМ155, 530, К531, К555, КМ555) (рис. 47)	ЛП5	86
Двоичный JK-триггер (134) (рис. 48)	ТВ14	78
ОЗУ на 64 бита с произвольной выборкой (К155, КМ 155, 530) (рис. 49)	РУ2	89
8-разрядный сдвигающий регистр (134) (рис. 50)	ИР2	91
Счетчик-делитель на 12 (133, К155, IKM155) (рис. 51)	ИЕ4	92
Двоичный счетчик (133, 134, К155, КМ155) (рис. 52,а)* ‘ Для ИС 134ИЕ5 см. рис. 52,6. 78	ИЕ5	93
Продолжение табл. 3.11
 1 Функциональное назначение	Подгруппа, вид и поряд- ковый номер разработки	Обозначение функциональ ного аналога
1 4-раз'рядный универсальный сдвигающий регистр (133, 134, К105, КМ|И55) (рис. 53,а) *	ИР1	95
Два D-триггера (133, 134, К155, 130, 530, К531, КМ555, КР134) (рис. 54)	ТМ2	74
Двоично-десятичный 4-разрядный счетчик (133, 134, К155, КМ155, КР134) (рис. 55)	ИЕ2	90
Триггер JK с логикой на входе ЗИ (130, 133, 134. К155, КМ15Б) (рис 56,а)**	ТВ1	72
Делитель частоты с переменным коэффициентом де- ления (133, К155, КМ155) (рис. 57)	ИЕ8	97
4-разряднын селективный регистр (134) (рнс. 58)	ИР5	98
Два JK-триггера (530, К531, К555) (рис. 59)	ТВ9	112
Два JK-триггера (530, К531) (рис. 60) Сдвоенный JK-трилгер (5130, К031) (рис. 61)	ТВ10	113
	твп	114
Четыре буферных логических элемента с тремя со- стояниями на выходе (133, К155, КМ155) (рис. 62)	ЛП8	125
Четыре логических элемента 2ИЛИ—НЕ (магистраль- ный усилитель) (133, К155) (рис. 63)	ЛЕ6	128
Двоичный дешифратор на восемь направлений (К531, К555) (рис. 64)	ИД7	138
Два логических элемента 4И—НЕ (магистральный усилитель) (530, К531) (рис. 65)	ЛА16	140
Высоковольтный дешифратор управления газоразряд- ными индикаторами (133, К.155, КМ155) (рис. 66)	ИД1	141
Селектор-мультиплексер на 8 каналов со стробирова- нием (133, К155, КМ155, К531) (рис. 67)	КП7	151
Селектор-мультиплексер данных на 8 каналов без стробирования (133, К155, КМ 155) (рис. 68)	КП5	152
Сдвоенный цифровой селектор-мультиплексер 4—1 (133, К155, КМ155, 530, К531) (рис. 69)	КП2	153
Селектор-мультиплексер данных на 16 каналов со стробированием (133, К155) (рис. 70)	КП1	150
Дешнфратор-демультиплексер 4 линии на 16 (133, 134, КР134, К155) (рис. 71)	идз	154
Сдвоенный дешифратор-мультиплексер 2—4 (133, К155, КМ155, К555, КМ555) (рис. 72)	ИД4	155
Многофункциональный логический элемент для ЭВМ (К155, КМ155, К531) (рис. 73)	ХЛ1	—
Одновибратор с логическим элементом на входе (133, К155) (рис. 74)	АП	121
Синхронный десятичный 4-разрядный счетчик (К155) (рис. 75)	ИЕ9	160
8-разрядный последовательный сдвигающий регистр с параллельным выходом (134, КР134) (рис. 76)	ИР8	164
16-разрядное регистровое ЗУ (К155) (рис. 77)	РП1	170
4-разрядный регистр с тремя состояниями на выходе (К155, КМ155) (рис. 78)	ИР15	173
Счетверенный D-триггер (К155, 530, К531, К555, КМ555) (рис. 79)	ТМ8	175
8-разрядная схема контроля четности и нечетности	ИП2	180
* Для ИС 134ИР1 см. рис. 53,6.
** Для ИС ТВ1 см. рис. 56,6.
79
Продолжение табл. 3.
Функциональное назначение	м	' & Подгруппа, вид и поряд- ковый номер разработки	1 Обозначение функциональ- ного аналога
(133, 134, КР134, К155, КМ155) (рис. 80)	ипз	181
Арифметико-логическое устройство (133, 134, К155, 530, К555) (рис. 81,а)*		
Схема быстрого переноса для арифметическо-логиче- ского узла (133, К155, КМ155, 530, КМ555, 134) (рис. 82)	ИП4	182
Сдвоенный полный сумматор с ускоренным перено- сом (134, КР134) (рис. 83)	ИМ5	183
Декадный счетчик с фазово-импульсным представле- нием информации (К155) (рис. 84)	ИЕ1	
Формирователь разрядной записи, усилитель воспро- изведения и схема установки нуля (К155) (рис. 85)	АП1	—
8-входовый расширитель по ИЛИ (133, К155, КМ155) (рис. 86)	лДз	
Преобразователь двоично-десятнчного кода в двоич- ный (К155, КМ155) (рис. 87)	ПР6	184
Преобразователь двоичного кода в двоично-десятич- ный (К155, КМ155) (рис. 88)	ПР7	185
ПЗУ на 1024 бита с использованием в качестве пре-	РЕ21, РЕ23,	187
образователя двоичного кода в код русского, латин- ского алфавита, код арифметического и дополнитель- ных знаков (К155) (рис. 89)	РЕ24	
ПЗУ на 256 бит со схемами управления (К155)	РЕЗ	—
(рис. 90)		192
Двоичио-десятичный реверсивный счетчик (133, К155, КМ155, К555) (рис. 91)	ИЕ6	
4-разрядный двоичный реверсивный счетчик (133, К155, КМ155, К555) (рис. 92)	ИЕ7	193
Четыре накопительных элемента (134) (рис. 93)	РМ1	——
Два логических элемента 2И—НЕ с общим входом н двумя мощными транзисторами (133, К.155) (рис. 94)	ЛП7	SN75450
Два логических элемента 2И с мощным открытым коллекторным выходом (133, KI155) (рис. 95)	ЛИ5	АТ2504
12-разрядный регистр последовательного приближе- ния (133, К155) (рис. 96)	ИР17	
Реверсивный 8-разрядный регистр сдвига (133, К155) (рнс. 97)	ИР13	198
Мажоритарный элемент (134, КР134) (рис. 98)	ЛПЗ	—
Многоцелевой элемент цифровой структуры (МЭЦС) (134) (рис. 99)	ХЛЗ	—
Многоцелевой элемент цифровой структуры (МЭЦС-2) (134, КР134) (рис. 100)	ХЛ2	—
Три смены переключателя (134) (рис. 101) -	КП8	—
Сдвоенный коммутатор четырех каналов на один (134) (рис. 102)	КП9	——
Коммутатор на 8 каналов (134) (рис. 103)	КШО	—
4-разрядный полусумматор (134) (рис. 104)	ИМ4	—
Сдвоенный одновибратор с повторным запуском (133, К155, КМ155, КМ555) (рис. 105)	АГЗ	123
Дешифратор на 10 выходов с открытым коллектором (133, К155, К555) (рис. 106)	ИД10	145
Асинхронный двоично-десятичиый счетчик с предва- * Для ИС 134ИЛЗ см, рис, 81,6,	ИЕ14	196
89
\_____________________________________________Продолжение табл. 3.11
\ ' ' -	 Функциональное назначение	Подгруппа, вид и поряд- ковый номер разработки	Обозначение функциональ- ного аналога
рительной установкой (133, К531) (рис. 107) ОЗУ иа 256 бит со схемами разридиого и адресного	РУ5	___
управления (133, К155) (рис. 108) Два JK-триггера (133, К155) (рис. 109)	ТВ 15	109
Дешифратор для управления матрицей 7X5 иа дне-	ИД8А,	—
кретных светоизлучающих диодах (KIM155) (рис. 110) Дешифратор для управления неполной матрицей	ИД8Б ИД9	—
7X4 на дискретных светоизлучающих диодах (КМ 165) (рис. 111) Дешифратор 3—8 для управления шкалой с запол-	ИДИ	
нением (КМ155) (рис. 112) Дешифратор 3—8 для управления шкалой со сдви-	ИД 12	—
гом одной точки (КМ155) (рис. 113) Дешифратор 3—8 для управления шкалой со сдви-	ИД13	—
гом двух точек (КМ155) (рис. 1114) Приоритетный шифратор 8—3 (К155, КМ555)	ИВ1	148
(рис. 115) Два логических элемента 2И—НЕ с мощным откры-	ЛА18	SN75452
тым коллекторным выходом (К155) (рис. 116) Два логических элемента 4И—НЕ с тремя состояии-	ЛА17	—
ями иа выходе (530, К531) (рис. 117) Шесть инверторов с тремя состояниями на выходе	ЛН6	366
(К155) (рис. 118) Два логических элемента 2ИЛИ с мощным открытым	ЛЛ2	SN75453
коллекторным выходом (К155) (рис. 119) Шесть формирователей на три состояния с элементом	ЛП10	365
управления по входу (К155) (рис. 120) Шесть формирователей иа три состояния с раздель-	лпи	367
ным управлением по входу (К155) (рис. 121) Шесть буферных элементов с открытым коллектор-	ЛП4	17
ным выходом (К155) (см. рис. 17) 16-разрядное регистровое запоминающее устройство	РПЗ	172
с тремя состояниями иа выходе (К.155) (рис. 122) ОЗУ на 1024 бит (К155) (рис. 123)	РУ7	F-93425
Преобразователь входных цифровых сигналов двоич-	ПП5	49
него кода в сигналы семисегментного кода (К 155) (рнс. 1S4) Шесть триггеров Шмитта с инверторами (К155, К555,	ТЛ2	14
КМ555) (рис,. 125) Четыре триггера Шмитта (К155, К531) (рис. 126)	ТЛЗ	132
Двунаправленный усилитель-формирователь (530,	АП2	—
К5?1) (рис. 127) 4-разрядная схема сравнения чисел (134) (рис. 128)	СП1	85
Синхронный 4-разрядный двоичный реверсивный	ИЕ17	169
счетчик (530, К531) (рис. 129) Синхронный 4-разрядный декадный реверсивный	ИЕ16	168
счетчик (530, К531) (рис. 130) 9-разрядная схема контроля четности (530, К531)	ИР5	280
(рис. 131) 4-разрядиый селектор 2—1 с тремя устойчивыми со-	КПП	257
стояниями (530, К531, К555) (рис. 132) 4-разрядный селектор 2—1 с треми устойчивыми со-	КП14	258
стояниями с инверсными выходами (530, К531, К555) (рис. 133)		81
Окончание табл. 3.!Т
Функциональное назначение	Подгруппа, вид н поряд- ковый номер разработки	Обозначение функциональ- ного аналога
Шесть D-триггеров (530, К531, К555) (рис. 134)	ТМ9	174
Схема управлением напряжения генератора (К531) (рис. 135)	ГГ1	124
Двоичный 4-разрядный счетчик (К555, КМ555) (рис. 136)	ИЕ10	161
Два дешифратора-демультиплексера (530, К531) (рис. 137)	ИДИ	139
Быстрый умножитель 2X4 (К531) (рис. 138)	ИК1	АМ25505
Арифметическо-логическое устройство (К531) (рис. 139)	ИК2	381
4-разрядный универсальный регистр сдвига (К531, КМ555) (рис. 140)	ИР11	194
6-разрядный параллельный регистр с D-триггером (К531) (рис. 141)	ИР18	АМ25507
4-разрядный параллельный регистр с D-триггером (К531) (рис. 142)	ИР19	АМ25508
4-разрядиый 2-входовый регистр (К531) (рис. 143)	ИР20	АМ25509
4-разрядное сдвигающее устройство (К531) (рис. 144)	ИР21	АМ510
Логический элемент 12И—НЕ с тремя состояниями на выходе (К531) (рис. 145)	ЛА19	134
Два элемента 5ИЛИ—НЕ (К531, К555) (рис. 146)	ЛЕ7	260
8-входовый селектор-мультиплексер с тремя устой- чивыми состояниями (К531, К555, КМ555) (рис. 147)	КП15	
4-разрядный двоичный сумматор с ускоренным пере- носом (К555, КМ555) (рис. 148)	ИМ6	283
Универсальный 4-разрядный сдвиговый регистр (К555) (рис. 149)	ИР16	295
8-разрядный регистр на триггерах с защелкой с тре- мя состояниями на выходе (KJ531, К555) (рис. 150)	ИР22	373
8-разрядный регистр иа триггерах с защелкой с тре- мя состояниями на выходе (К555) (рис. 151)	ИР23	374
Три элемента ЗИЛИ—НЕ (К555, КМ555) (рис. 152)	ЛЕ4	66
Четыре логических элемента 2И с открытым коллек- торным выходом (К555) (рис. 153)	ЛИ2	09
Три логических элемента ЗИ с открытым коллектор- ным выходом (К555) (рис. 154)	ЛИ4	19
Четыре 2-входовых элемента Исключающее ИЛИ с открытым коллекторным выходом (К555) (рис. 155)	ЛЛЗ	136
2-разрядный 4-канальный коммутатор с тремя устой- чивыми состояниями по входу (К555) (рис. 156)	КП12	253
Четыре 2-входовых мультиплексера с запоминанием (К555) (рнс. 157)	КП13	298
ПЗУ на 16К бит (2048X8) (К555) (рис. 158)	РЕ4	——
Два JK-трнггера (К555) (рис. 159)	ТВ6	107
Четыре RS-триггера с защелкой (К555, КМ555)	ТР2	257
(рис. 160)		
Примечание. ИС серии 133 являются функциональным аналогом ИС серии SN54;
серий К155, КМ155 —SN74; серии 130—SN54H; серии 530—SN54S; серин К531 — SN74S;
серий К555, КМ555 — SN74LS; ИС серий КМ155 и КМ555 выполнены в керамических кор-
пусах, ИС серий 155 н К555 — в пластмассовых.
Все ИС серии К531 ранее имели в конце условного обозначения букву П как при-
знак пластмассового корпуса (например, К531ЛА19П). В соответствии с новой системой ус-
ловных обозначений во вновь разрабатываемых сериях ИС, выполненных в пластмассовом
корпусе, перед цифровым обозначением серии добавляется буква Р (например, КРБ65).
82
1
2
4
8
9
12	'
Рис.5
Рис. 8
) Рис. 10
Рис.11
Рис.12
Рис.13
КМ155ЛЕ.1
Рис.14
83
530ЛН2
a
10
н
12
Pug. 15
133 ЛАЮ
Рис. 20
133ЛНЗ
Рис 16
133ТЛ1
-Ць
4
5
9
10
12
13
&
Риа. 21
6
8
133ЛПЭ
Pug. 17
133ЛН5
Рис 22
133ЛА11
Рис. 25	Рис.26	Рис 27
К555ЛИ6
4 —
5—
9—Ь
10—
12—
13-
Рис. 23
133ЛЕ5
Pug.26
К15&1Е2
Рис. 24
Рис.20
84
530ЛР11
Рис. 30 Рис 31	Рис. 32	Рис. 33	Рис 34
530ЛР9
01 01	т	А1
8	т	А2
03 03	т	АЗ
04 04	т	А4
Рис 40
SM
£ Г
£
1
14_
5 '
2М
— А2
АЗ
А4
01
02
03
04
W0
W1
ram
Рис 41
Рис. 44
8
9
13
SO
11
Рис 42
J-
2“ А2
fl АЗ
е
RAM
14*4)
А4
-Я- 01
i- 02
^03
04
WoA
'Пса
7
9
^'wfA
is1 л

S1
14
80^-
Рис 4В '
8&
134СП1
15— 14 — 2 — 1 —	АЗ 53 AZ 52		А>6		13
7—	А1			
Э—	61		А<6		12
1	АО			
if—	ВО		А-в		3
4 —	А>в			
5—	А<в			
'6—	А“6			
Рис. ‘(б
Рис. 47
а) Рис. 53
Рис. 54
Рис 55
134ИР5
Рис.57
PG
10.
2
С
4- А2
В1
вг
С1
сг
51
52
3
4
5
е
12
7
Рис. 58
86
530ТВ9
9 3	81 Л	Т	—5	10. 11	82 J2	т	92-.
1	iCI			/з!	Ш		
2	51				12	К2		
			^-6				кг7
1b \	Р1			19 х	Й2		
Рис. 59
53ОТ В11
133ЛП8
б
9
5
5531 ИД 7П
15
19
13
12
11
10
9
7
ВС
Y1
С2А
Y2
УЗ
— 02В
1_
2
3
Y1
V2
УЗ
Y9
Y5
Y6
Y7
Y8
530ЛА16П
Рис. 65
Рис. 67
Рис. 69
»7
X1
MS
9
т_
4
Х1
X2
ХЗ
X4
X5
X6
X7
X8
~X9
%-X10
2-X11
13.
9.
3
Рис. SB
X3
xo
xs
Хг-Х7
4-Z8
ттХЗ
£2- vrn
20
X13
ЦгХ16
18
17
^X/7
13
11
X19
X20
X21
Puc. 70
10
К155ИЕ9
3_
1
2
3n1
3n2
3n3
МФС
fj
шзЪ-З.
3- Сч1
3—Сч2
13-СчЗ
Рис. 73
Q1 —14-
Q2 —13
Q3 —12
os— n
CP —13
Puc. 75
PG
— 130ИР8
Puc. 77
К155ИР15
530ТМВП
•8
8
9_
10
ll
12
IS.
-/
X5
X6
=1
X7
X8
X9
— ХЮ
!_
г_
o_
3
X1
X2
X3
X4
Puc.BO
ZJipi
ALU
15
23
21
19
22
23.
18
6
5
3
8
O) PUC.81
- •	К155ПР6
К155ПР7
A1
A2
AO
A8
~bT
B2
64
68
016
VP1
F1
F2
17
15
9
10
VO
VI
V2
V3
F4
11
13
VO-
F8
14
A 6 0 П E F	X/Y	Y1 YZ Y3 Y4 Y5 Y6 Y7 Y8
Puc.87
X/Y
A
10
11—I 5
12 —
13—
14 —
15—
0
D
E
Y1
Y2
Y3
Y4
Y5
Y6
— 1
— 2
— 3
—4
'—5
'—6
Puc. 88
85*
10—
в—
12—
13—
да—
К155РЕЗ
ПС Матрица
(33*3)

&
&
&
&
8.
&
&
1
15— РВ —1
Рис. 99
133ЛП7
133ЛИ5
Рис. 95
К155ИР17
11— В
PC
—2
—4
— 5
— 6
—7
— 8
—9
—15
—17
—18
ВО
00
01
02
03
09
05
06,
07
08
09 —19
710 —20
711\—21
Рис. 9 6
-90
133И(МЗ
Рис.97
Рис. 100	Рис.101
Рис. 9 8	Рис. 99
5
КП
гео
%-zci
±-zcz
— 203
1
1Jt_
13
1V
10
КП
Рис.102
Рис. 103
К155АГЗ
133 К ДЮ
133 НЕЮ
155РУ5
1
2
3
4
12
13
1U
15
5
7
10
АО
А1
А2
АЗ
АУ
А5
АО
А7
RAM
[У/
>V2
V3
Рис. 108
Рис.105
133Т615
91
Рис. НО	Рис. 111	Рис. 112
КМ155ПД12
ХЗ Х2 XI V	по	Y0 Y1 м YZ УЗ У« Y5 Y6 Y7
Рис 113
КМ155ИД13
Рис. 115
К155ЛМ8
Рис. 116
530ЛМ7
Рис. 117
Рис.1Ш
К155ЛН6	К155ЛЛ10	К155ЛПН
92
Х155РУ7
93
К155ТЛЗ
1— s2—	Ъ	Л ,	— 3
I I <ь	Ъ	1Г.	—6
9 — 10—	&	л,	— 8
12 — 13 —	8.	-О’,	—11
Рис. 125
530АП2
|N> l-fc	ВО АО	>		J5
7	А1			б
6	ГГ			
9	Г2			10
И	>В2			
12				13
				
1	>ВЗ			15
Рис. 127
530СП1
10 — 12 —	Y0 Y1	= =		
13 — 15		Y2 Y3		Y>X	—5
4	 3	 2		лх Y-X У<Х		Y-X	—6
1 1 О,	хо Х1		Y<X	—7
14	 1		Х2 ХЗ			
Рис. 128
530И016
Рис.129
К531ИЕ17Л
7
10
9
СТ2
2
530КПН
УЗ
У4
V/
— 1X1
12—2X1
Т-/Х2
В--2Х2
3X2
4X2
14
3
10
13
1— ОС
15
С
Y3
Y4
Y2 —
Y1 -£
9
12
Рис. 130
Рас. /32
530ТМ 9
3
л
б
и
^-01
02
03
~13
£-05
— 05
13
14
' Рис.134
К555ИЕ10
£-47x7
S-2X1
^3X1
^44X7
6
530КП14
1XZ
^2X2
£-3X2
10
15
ОС
С
Y3<
У4< —
Рис.133
4
7
9
530ИД14
Рис.137
94
23 г
22
21
7_-
К531ИК1П
Y1
Y0
Y1
 х7
MU
К531ИК2П
а_
3
Х2
хз
— Х4
19
ъгК2-
— КЗ
10
20
2
Р
СО
Рис. 138
К531ЛЕ7П
Рис. 146
19
3
23
21
4
2
22
26
5
6
7
СО м м Л2 АЗ ВО В1 В2 ВЗ SO S1 S2	ALO	F0 F1 F2 F3 5 р
11
17
18
13
14
Рис.139
10
К531ИР1В
К531КП15Л
К555ИМ6
К531ЛА19 П
Рис. 145
4 — Х1
3—Х2
2—ХЗ
1 —
15—
14—
IS-
H-
II—
10 —
9 —
Х4
Х5
Х6
Х7
КВ
V1
V2
V3
MS
Р4 —9
К555ИР16
Y1 —5
Рис.147
7—Р0
S4 —10
S3 —13
S2 — 1
S1 —4
Рис. 14 В
8
1
W
6
Z
~4^_
5
Л
V
по
91
52
ПЗ
13
12
00
01
02.
03 —
Рис. 149
11
10
95
К555ИР22
Рис. 150
К555ИР23
1 —I	\Е1	РО	Q1		Z
/3—	>£		0Z		5
3—	Иг		Q3		6
4— 7		DZ D3		ел		9
8—	ли		Q5		19
15—	Л5		Q6		17
16— 19—	В6 Z77		Q7		18
Z0—	Л8		Q8		21
*555ЛИ1
Рис. 151
К555ЛЛЗ
Рис. 159	Рис. 155
К555КШ2
Рис.156
K555PEU
К555Т66
Рис.159
К555ТР2,
KM535TPZ,533TPZ
Рис. 160
96
3.4.3.	НЕКОТОРЫЕ ОСОБЕННОСТИ ПРИМЕНЕНИЯ ИС ТТЛ
При конструировании аппаратуры на ИС большое значение
имеет их конструктивное оформление (табл. 3.12)'.
Особенности ТТЛ ИС, в частности применение в выходном кас-
каде сложного инвертора, увеличивают ток потребления при пере-
ключении. Это увеличивает динамическую мощность потребления
с ростом частоты переключениями ограничивает время нарастания
и спада входных импульсов до 150 нс (кроме схем с открытым кол-
лекторным выходом, для которых это время не ограничивается).
Таблица 3.12
Корпуса, применяемые для ТТЛ ИС
Серия	Условное обозначение корпусе (см. табл. 2.2)
	Л
133	401.14-4; 401.14-5; 402.16-5; 402.16-6; 402.16-16; 405.24-11
	405.24-2
К155	201.14-1;	201.14-2;	210.8-1;	238.16-1;	238.16-2;	239.24-Ц
	239.24-2
КМ155	201.14-8; 201.14-9; 201.16-5; 201.16-6; 209.24-1
130	401.14-3; 401.14-4
530	401.14-5; 402.16-3; 402.16-25; 405.24-2
К531	201.14-1; 201.16-12; 201.16-16; 238.16-2; 238.24-7
К555	201.14-1; 201.14-3; 201.14-6; 238.16-1; 238.16-2
134	401.14-3; 401.14-4; 402.16-6; 402.16-111; 4112.16-2; 405.24-2
При монтаже аппаратуры для повышения устойчивости работы
схем ТТЛ их свободные входы необходимо подключать к источнику
питания 5 В±10% через резистор 1 кОм или непосредственно К
источнику питания 4 В±10%. К каждому резистору допускается
подключение 20 свободных входов.
Большое внимание при монтаже* аппаратуры следует обращать
на обеспечение помехоустойчивости ИС. Как было указано выше
(табл. 3.8), допустимый уровень статической помехи для большин-
ства ТТЛ ключей составляет 0,4 В (в полном диапазоне рабочих
температур). Однако в линиях связи и в логических цепях, состав-
ленных из ряда работающих друг на друга ИС, могут возникать
импульсные помехи. Допустимая импульсная помеха зависит от ее
длительности. Из графика зависимости С/пои(типом) для ИС типа
155ЛАЗ (рис. 3.18) видно, что при длительности импульса 15 нс
допустимая величина импульсной помехи может достигать 2 В.
Импульсная помехоустойчивость практически зависит не от напря-
жения питания, а от числа нагрузок Кра8 и коэффициента объеди-
нения по ИЛИ Коб. Худшим является случай, когда в логической
цепи чередуется элемент, имеющий Кра9=Ю, Коб=1 и элемент •
Краз = 1 и Коб=8. Такие цепи наиболее чувствительны к импульс-
ным помехам.
4—50	97.
Чтобы Исключить низкочастотные помехи при монтаже ИС на
печатных платах, необходимо предусмотреть вблизи разъема уста-
новку развязывающих конденсаторов ив расчета не менее 0,1 мкФ
на одну ИС. Для исключения высокочастотных помех развязываю-
щие емкости (не менее 0,002 мкФ на одну ИС) рекомендуется рЭЗ-
ОПОМ,
Рис. 3.18. Зависимость допус-
тимой динамической помехи
от ее длительности:
------— положительная помеха
при Г-125°С;------------отрица-
тельная помеха при Г—60° С
мешать по площади печатной платы
из расчета один конденсатор на
группу не более чем из 10 ИС.
Для увеличения помехоустойчи-
вости узлов и блоков, выполненных
на ИС с достаточно высоким быст-
родействием, к которым можно
отнести практически все серии ТТЛ,
следует обращать внимание на
разводку питающего напряжения.
При использовании многослойных
печатных плат разводку шин «пи-
тание» рекомендуется производить
в одном слое, а шин «земля» — в
другом, соседнем, и шины распола-
гать одна под другой. При наличии
в слое свободной площади ее ис-
пользуют для увеличения поверхно-
сти шины «земля».
Рассмотрим на примере серии К155 рекомендуемые правила вы-
полнения электрических линий связи между корпусами ИС на пе-
чатной плате. Электрические линии связи предназначены для пе-
редачи сигналов информации, синхронизации, индикации, коммута-
ции и, как упоминалось выше, для использования в качестве шин
«питание» и «земля». Информационные линии связи в пределах
платы выполняются как дорожки печатного монтажа. При этом не-
обходимо, чтобы проводники, расположенные на различных сторо-
нах платы или в соседних слоях, перекрещивались под углом 45
или 90°. Максимальная допустимая длина параллельных проводни-
ков, расположенных на одной стороне платы или водном слое (при
ширине печатных проводников0,5... 1,5мм), не должна превышать
значений, указанных в табл. 3.13. При этом следует иметь в виду,
Таблица 3.13
Максимально допустимая длина печатных проводников на платах
с ИС серии 155
Чамо параллель- на* проводников	Интервалы между проводниками, мм				
	0,5	1,0	1,5	3,0	5,0
2	100	120	130	150	170
3	60	70	75	90	100
4	50	60	65	70	80
5	40	50	60	65	70
98
что длина печатных проводников, не выходящих за пределы печат-
ной платы, может быть увеличена на 40% относительно значений,
указанных в табл. 3.13. Информационные линии связи между пла-
тами могут быть осуществлены с помощью специальной монтаж-
ной панели (кросс-поля), выполненной в виде печатной платы. Дли-
на линий связи на монтажной панели определяется как сумма зна-
чений длины, полученной с помощью табл. 3.12, и длины связи на
монтажной панели. Если длина информационных линий связи пре-
вышает 20 см, их рекомендуется выполнять с помощью объемного
монтажа. Прн длине линий связи до 20 см для асинхронных уст-
ройств и до 30 см для синхронных устройств их выполняют оди-
ночным проводом, к выходу одного передающего элемента допус-
кается подключать до пяти радиальных линий lf с общей длиной
не более 50 см. На панелях длиной от 0,2 до 1 м линии связи дол-
жны выполняться несогласованными витыми парами проводов. К
выходу одного передающего элемента допускается подключение не
более трех витых пар с общей длиной не более 2 м. Следует иметь
в виду, что при организации связи с помощью несогласованных ви-
тых пар время задержки распространения сигналов увеличивается
пропорционально длине такой линии. На выходе передающего эле-
мента приращение задержки распространения при включении
Д/1,оздр=6/2, при выключении Д/0,,здр=8/2, где ls —суммарная
длина линий связи, подключаемых к выходу передающего элемен-
та (здесь Д/°>1(1-0)зд р имеет размерность наносекунд, если длина ли-
нии ls измеряется в метрах). На выходе линии связи Ц прираще-
ние задержки распространения еще более увеличивается и состав-
ляет
' Д &’₽= 81г+bit Д di° р = 6	6 h.
Обратные провода витых пар должны быть заземлены на пе-
редающем и приемном концах. При этом длина разделенной части
витой пары не должна превышать Зсм. От несогласованной пары
допускается делать отводы одиночным проводом. Суммарная дли-
на отводов может достигать 20 см.
Линии связи от 1 до 3 м, не выходящие за пределы цифрового
устройства, должны выполняться согласованными витыми парами
проводов. При длине более 3 м линии связи необходимо выполнять
с помощью коаксиального кабеля с волновым сопротивлением
100 Ом. Согласование линии связи осуществляется с помощью
включаемого последовательно резистора сопротивлением /?=82Ом
с допустимым отклонением сопротивления ±5%. Резистор должен
устанавливаться непосредственно у выхода передающей ИС. Дли-
на коаксиального кабеля не должна превышать 30 м. При согла-
сованной линии связи приращение задержки распространения на
выходе передающего элемента при включении Д/**^зд р—6 нс, а при
выключении Д/О,,здр=8 ис. На выходе линии связи задержка рас-
пространения увеличивается пропорционально длине линии связи
I (в метрах):
Д^°Р=6+5/, Д &‘р=8 4-5/.
4'
99
В отличие от рассмотренного последовательного согласования,
возможна работа на коаксиальный кабель с параллельным согла-
сованием. В этом случае резистор с сопротивлением, равным вол-
новому сопротивлению кабеля, включается «параллельно» в конце
линии связи.
Для работы на кабель могут быть использованы ИС 109ЛИ1 и
магистральные усилители К155ЛЕ6, К531ЛА16.
Микросхема 109ЛИ1 — это 6-входовый логический элемент И,
предназначенный для работы на низкоомную нагрузку в качестве
магистрального усилителя. Он работает непосредственно от ТТЛ
ИС и может быть нагружен на ТТЛ-входы через коаксиальный
кабель с волновым сопротивлением 75 Ом.
Пример совместной работы ИС типов 155ЛАЗ и 109ЛИ1 через
кабель с волновым сопротивлением 75 Ом при последовательном и
параллельном согласовании показан на рис. 3.19. Длительность
импульса на выходе ИС типа 109ЛИ1 при параллельном согласо-
вании (рис. 3.19,а) должна быть не менее 200 нс, а при последо-
вательном согласовании (рис. 3.19,6)—не менее 1 мкс. Макси-
мальная длина кабеля выбирается таким образом, чтобы падение
напряжения в кабеле не превышало 50 мВ,
Рве. 3.19. Схема связи для коаксиального кабеля при параллельном (а) и по-
следовательном (б) согласовании
На рис. 3.19,в представлена схема работы ИС К155ЛЕ6 на со-
гласованный кабель с волновым сопротивлением 50 Ом.
Передача информационных сигналов может быть осуществле-
на с помощью экранированного провода с обязательной посылкой
стробирующего сигнала по коаксиальному кабелю. При этом стро-
бирующий сигнал должен быть задержан относительно информа-
ционного на время действия переходных процессов, а длительность
импульсов информационных сигналов должна выбираться из усло-
вия /н>/здрстр4-£°’,<,10), где рстр—время задержки стробирую-
щего сигнала относительно информационного; fW— время пе-
реключения схемы, принимающей информацию.
При печатном монтаже линии связи сигналов синхронизации
должны быть удалены от информационных линий и от линий син-
хронизации другой фазы на расстояние не менее 2,5 мм. Линии
100
связи от выходов ИС до элементов индикации рекомендуется вы-
полнять одиночными проводами, которые можно укладывать в
жгут. Длина линии связи в этом случае определяется из условия
обеспечения требований ТУ в части максимально допустимого на-
пряжения, приложенного к выходу ИС.
Коммутационные линии связи (линия между переключательны-
ми тумблерами, контактами реле и ИС) рекомендуется выполнять
экранированным проводом. Допускается применение одиночных
проводников длиной до 0,3 м и витых пар длиной до 3 м.
Расширенный в последние годы функциональный состав серий
ТТЛ, особенно 155 и 134, за счет включения счетчиков, регистров,
сумматоров и элементов запоминающих устройств значительно уп-
ростил построение цифровых устройств, позволил уменьшить число
внешних монтажных соединений, что в конечном счете привело не
только к сокращению объема аппаратуры на ИС, но и к повыше-
нию ее надежности.
Однако кроме стандартных схем, представляющих собой типо-
вые узлы и блоки ЭВМ, и устройств дискретной автоматики для
построения аппаратуры необходимо иметь специализированные
схемы, обеспечивающие работу на нестандартную нагрузку, такую
как реле, индикационные лампы накаливания, светодиоды, линии
задержки. С учетом этого в состав серий 133, К155 были включе-
ны ИС с открытым коллектором: 133ЛА7, 155ЛА7, 133ЛА8,
К155ЛА8; ИС 133ЛА7, 155ЛА7 предназначены для работы в ка-
честве усилителей индикации и позволяют коммутировать в вы-
ходной цепи ток до 40 мА.
На рис. 3.20,а приведена схема индикации при работе ИС
К155ЛА7 на лампу накаливания типа НСМ-6,3-20. Резистор R1 с
номиналом 680 Ом ограничивает ток через выходной транзистор,
который в момент включения может достигать 100 мА.
На рис. 3.20,6 приведена функциональная схема подключения
ИС К155ИД1 (высоковольтный дешифратор) к газоразрядному
индикатору ИН-16. Необходимо учитывать, что ток через открытый
выход дешифратора не должен превышать 7 мА. Для ограничения
напряжения на закрытых выходах дешифратора на уровне не бо-
лее 60 В используются ограничительные диоды VD1 ... VD10 с
временем восстановления не более 50 нс и обратным импульсным
пробивным напряжением не менее 60 В, а также резистор R1 в це-
пи питания анода ИН-16. Уровень напряжения на закрытых выхо-
дах дешифратора задается на объединенных катодах диодов дели-
телем напряжения R2, R3, для подсветки цифры на входы дешиф-
ратора подаются сигналы в двоичном коде, соответствующем вы-
свечиваемой цифре. На рис. 3.20,в приведена схема индикации при
работе ИС К155ЛА7 на светодиод ЗЛ102Б. В качестве схемы уп-
равления матрицей на светоизлучающих диодах используется ИС
КМ155ИД8.
Микросхемы типов 133ЛА8, К155ЛА8 предназначены для рабо-
ты в качестве элементов контроля в ЭВМ и позволяют реализовать
функцию Монтажного ИЛИ при большом коэффициенте объедине-
101
(3.6)
ния по выходу. На рис. 3.20,г показана схема объединения по вы-
ходу ИС 155ЛА8. Номинал резистора R1 выбирается в зависимо-
сти от требуемого коэффициента объединения по выходу Коб вых и
числа логических элементов, подключенных к объединенному вы-
ходу К155ЛА8 (Крав), в соответствии с формулой
= .	_5	,	=Т-5—1
^вых 1’6 краа /вх крав 4- Л
где К'раз — фактический коэффициент разветвления по выходу (с
учетом объединенных входов у логических элементов, являющихся
нагрузкой); Коб вых — коэффициент объединения по выходу; /’у» —
ток утечки закрытой К155ЛА8; /°вых и Z’BX — выходной ток
К155ЛА8 и входной ток К155ЛАЗ; Ki — сопротивление резистора
(значения токов подставляются в миллиамперах; но номинал R1
получается в килоомах}.
б)
К155ЛШ
Рис. 3.20. Схемы индикацив на основе ИС К155ЛА7 (_, “ _ „„
К155ИД1 (в) и схема объеднневия по выходу нескольких ИС К155ЛА8 (г)
102
(а, б) и на основе ИС
Число объединений по выходу ограничивается максимально до-
пустимой емкостью нагрузки. При подключении в качестве нагруз-
ки логических элементов серии 134 номинал резистора R1,рассчи-
танный по формуле (3.6), следует увеличить вдвое, а при подклю-
чении логических элементов серии 130 — уменьшить вдвое. ИС
133ЛА7, К155ЛА7, 133ЛА8, К155ЛА8 могут быть использованы и
как логические элементы И—НЕ при подключении их выходов
через внешний резистор к источнику питания 5 В±5%. В этом ре-
жиме время включения и особенно выключения входного сигнала
не оговаривается, в отличие от остальных логических элементов
серии ТТЛ, у которых, как уже отмечалось, это время ограничено
значением 150 нс.
Разработка микропроцессорных ИС и объединение их в мини-
ЭВМ с помощью шин магистральной системы привели к созданию
ТТЛ ИС с тремя состояниями на выходе (К155ЛП8, К155ИР15,
К155ЛП10, К155ЛИ6, К531ЛА17, К531АП4, К555ИР20). Кроме то-
го, широко применяются элементы со стробированием К155ЛЕЗ,
К155КП1, К155КП5, К155КП7.
3.5.	Схемы эмиттерно-связанной логики
Цифровые ИС эмиттерно-связанной логики (ЭСЛ) представля-
ют собой транзисторные переключательные схемы с объединенны-
ми эмиттерами и обладают по сравнению с другими типами циф-
ровых ключей наибольшим быстродействием и большой потребля-
емой мощностью. Большое быстродействие (по-другому—малое
среднее врейя задержки распространения) для схем ЭСЛ обуслов-
ливается тем, что в этих ключах транзисторы работают в ненасы-
щенном (линейном) режиме. На выходах ключевой части применя-
ются эмиттерные повторители, ускоряющие процесс заряда емко-
сти нагрузки. Уменьшение времени задержки распространения до-
стигается также и за счет ограничения перепада выходного напря-
жения, что, однако, приводит к уменьшению помехоустойчивости
схем ЭСЛ. Из разработанных в последние годы цифровых ИС
ЭСЛ наибольшее распространение получили серии 100 и К500, яв-
ляющиеся аналогами широко известной зарубежной серии М.С 10000
(первоначальный разработчик — фирма Motorola).
Рассмотрим принцип построения ключа ЭСЛ на примере базо-
вого логического элемента серии 100, выполняющего одновременно
функции ИЛИ—НЕ и ИЛИ (рис.3.21). Схема состоит из диффе-
ренциального усилителя, собранного на транзисторах VT1...VT5.
В этом усилителе при подаче на входы перепада напряжения ток
1а может протекать либо через транзистор VT5, на базу которого
постоянно подано опорное напряжение Uon——2,09 В (в это вре-
мя на входах XI... Х4 имеется отрицательное запирающее напря-
жение), либо через транзисторы VI... VT4, когда на их базы по-
падает потенциал, больший, чем Uoa.
Выходные эмиттерные повторители (транзисторы VT7 и VT8)
подключаются к источнику смещения уровня UCKy——2 В±5% че-
103
рез внешние нагрузочные резисторы RHi и Rh2 с номиналами 51 Ом.
Малое выходное сопротивление схем обеспечивает согласование
выходных и входных напряжений уровней логических элементов
при их совместной работе и возможность непосредственно пода-
вать сигналы в кабель с волновым сопротивлением 50 Ом. Схема

vrzj vrs)
nnn
Общий 2
Общий 1 '
выхов
ИЛИ
выхоВ
НЛИ-НЕ
Рис. 3.21. Базовый логический элемент ИЛИ—HE/ИЛИ серии ЭСЛ
ЭСЛ подключается к отрицательному напряжению источника пи-
тания £/Ип=—5,2 В±5%. Коллекторные цепи заземляются. Та-
кое включение обеспечивает меньшую зависимость выходного на-
пряжения от наводок по цепи питания и лучшую помехоустойчи-
вость. Значение перепада напряжения для ЭСЛ составляет 0,69 В,
а запас помехоустойчивости—125 мВ. Отрицательные -и малые
по величине логические уровни схем ЭСЛ (171вых = —0,96 В;
t/°BKx=—1,65 В) не позволяют обеспечить их непосредственную
стыковку со схемами серий ТТЛ. Совместная работа схем ТТЛ и
ЭСЛ осуществляется с помощью специальных схем взаимных пре-
образователей уровней, входящих в состав всех указанных серий
ЭСЛ.
Все входы базового логического элемента через резисторы
утечки R3... R6 с сопротивлением примерно 50 кОм подключены
к источнику питания L/Hn=—5,2 В±5%. Такое включение по-
зволяет оставлять в аппаратуре неиспользованные входы непри-
соединенными. Для исключения влияния на логическую часть схе-
мы импульсных помех, возникающих в коллекторных цепях эмит-
терных повторителей в момент переключения схемы при работе
на низкоомную нагрузку, используются две шины «земля»: одна
для выходных эмиттерных повторителей, другая — для внутрен-
ней логической части схемы.
Опорное напряжение UOn=—2,09 В создается специальной тем-
104
пературно-компенсированной схемой (транзистор VT6, диодыУТЛ,
VD2, а также резисторы R8... R10) и выбирается таким образом,
чтобы оно было ниже минимального напряжения «1». Рассмот-
рим принцип работы базового логического элемента (см. рис. 3.21).
Если на все входы XI... Х4 подано напряжение низкого уровня,
соответствующее «О» (U°ax =—1,85 В), транзисторы VT1 ... VT4
закрыты (текут только токи утечки), так как их эмиттеры нахо-
дятся под напряжением:
Ua = Uon + U6a ут5 = -1,29 + (-0,80) = - 2,09 В.
Ток /э определяется напряжением U3 и номиналом резистора R7.
Ток /э протекает через открытый транзистор VT5, на базу которого
подано опорное напряжение Uon, а также через резисторы R7 и R2.
На резисторе R2 создается падение напряжения UR2=—0,98 В. На-
пряжение на выходе ИЛИ в этот момент соответствует уровню «0»
Щ°вых =—1,65 В), а на выходе ИЛИ—НЕ — уровню «1» (R2 =
=—0,96 В) (к падению напряжения на резисторе R2 следует при-
бавить напряжение L/бэ транзистора VT7).
При подаче на один из входов (или на все входы XI ...Х4) на-
пряжения высокого уровня (171вх=—0,81 В) входной транзистор
открывается, так как опорное напряжение выбрано более отрица-
тельным, чем минимальное напряжение «1». Транзистор VT5 об-
разовавшимся перепадом напряжений закрывается, и весь ток /9
будет протекать через открывшийся входной транзистор (один из
линейки VT1... VT4) и резисторы R1 и R7. Отрицательный потен-
циал на объединенных коллекторах входных транзисторов повысит-
ся до уровня —0,97 В, и на выходе эмиттерного повторителя VT8
установится уровень, соответствующий «0», а на выходе эмиттер-
ного повторителя VT7 — «1». Таким образом, по выходу транзисто-
ра VT7 схема выполняет логическую функцию ИЛИ, а по выходу
транзистора VT8 — ИЛИ—НЕ. Следовательно, скачки входного
сигнала приводят к переключению тока /э, который протекает в
зависимости от перепада входного сигнала то через транзистор
VT5, то через транзисторы VT1... VT4. Из-за этого схему с объеди-
ненными эмиттерами часто называют токовым ключом. Парафаз-
ные выходы базового ключа ЭСЛ сокращают путь распределения
сигналов в цифровых устройствах. Наличие на выходах схемы
эмиттерных повторителей, имеющих низкое выходное сопротивле-
ние, обеспечивает значительную нагрузочную способность схем
ЭСЛ (Яраз^Э: 15). Для повышения нагрузочной способности в со-
став цифровых серий ЭСЛ включены специальные схемы с боль-
шим коэффициентом разветвления (Краз = 50... 100 при Сн> 100пФ).
Увеличение коэффициента объединения по входам может быть
достигнуто за счет подключения к базовой схеме логического рас-
ширителя, однако это приводит к существенному снижению быст-
родействия схема из-за значительных паразитных емкостей, по-
этому схемы расширителей не включаются в состав серии ЭСЛ
[3]. Рассмотрим схемы ЭСЛ более подробно.
105
3.5.1.	ФУНКЦИОНАЛЬНЫЙ состав СЕРИИ ЭСЛ
Функциональные возможности серий ЭСЛ велики. В этих се-
риях наряду с логическими элементами и D-триггерами имеются
схемы дешифратора, мультиплексера, запоминающие устройства и
узлы арифметических устройств. Это обеспечивает их широкое
применение в быстродействующих вычислительных устройствах.
Функциональный состав цифровых серий ЭСЛ, разработанных в
последние годы, и их аналоги приведены в табл. 3.14.
Рассмотрим подробнее назначение и особенности работы не-
которых ИС серии 100. ИС типов 100ЛМ101, 100ЛМ102,100ЛМ105,
100ЛМ109, 100ЛЕ106 (и соответствующие ИС серии К500) выпол-
няют функции ИЛИ—HE/ИЛИ и построены на базе основного
логического элемента.
Микросхемы типов 100ЛП115 и 100ЛП116, представляющие со-
бой приемники с линии, могут быть использованы в двух режи-
мах: как приемники парафазного сигнала с двухпроводной линии
связи (при этом выводы встроенных в корпус источников опорного
напряжения не используются) и как логические элементы с посто-
янными напряжениями «0» или «1» на выходе (при внешнем со-
единении вывода источника опорного напряжения с определенны-
ми входными выводами). Допускается одновременно использовать
оба режима для элементов, входящих в один корпус ИС.
Микросхема 100НР400 представляет собой матрицу нагрузоч-
ных резисторов (четыре резистора с номиналами 500 Ом и четыре
резистора с номиналами 800Ом), которые прн соответствующей
коммутации используются в качестве нагрузки на несогласован-
ных входах логических схем серии.
Микросхема 100ТМ130 (рис. 3.22,а) представляет собой два
D-триггера — «защелки», снабженные входами установки (S),
сброса (R), синхронизации (Св) и общим входом синхронизации
(С). Прием информации с входа D осуществляется в течение вре-
мени, когда С=0, СЕ=0, при этом любое изменение информации
на входе D передается на выходы триггера. Запоминание инфор-
мации осуществляется в момент перехода сигнала на входе С из
состояния «0» в состояние «1». При Св=1 триггер блокируется по
входу С. Принудительная установка триггера в состояние «1» (вход
S) и сброс (вход R) производятся при С = Св=1, при этом сигнал
на входе D не влияет на состояние триггера. При управлении
триггером по R- и S-входам импульсы установки и сборса не дол-
жны перекрываться по времени.
Микросхема 100ТМ134 (рис. 3.22,6), в отличие от 100ТМ130,
имеет два информационных входа D1 и D2 и дополнительный се-
лекторный вход S. При подаче «1» на вход S записывается инфор-
мация только по входу D1, при «0» на входе S запись информации
происходит только по входу D2.
Микросхема 100ТМ131 (рис. 3.23) представляет собой два двой-
ных D-триггера типа ms с раздельными входами установки S, сбро-
106
Таблица 3.14*
ЦС ЭСЛ различных серий и их функциональные аналоги в серии МС10000
Функциональное назначение	Подгруппа, вид и поряд* новые номера разработки	Обозначение функциональ- ного аналога
Четыре логических элемента 2ИЛИ—НЕ/2ИЛИ (100, 500, К500) (рис. 1)	ЛМ101	MC1010I
Три логических элемента 2ИЛИ—НЕ и логический	ЛМ102	МСЮ102
элемент 2ИЛИ—НЕ/2ИЛИ (100, 500, К500) (рис. 2) Два логических элемента 2ИЛИ—НЕ/2ИЛИ и логн-	ЛМ105	МС10105
ческий элемент ЗИЛ И—НЕ/ЗИЛИ (100, 500, К500,		
К500М, К600Т) (рис. 3) Два логических элемента ЗИЛИ—НЕ н логический элемент 4ИЛИ—НЕ (100, 500, К5О0, К500М, К500Т)	ЛЕ106	МС 10106
(рис. 4) Три логических элемента Исключающее ИЛИ—НЕ/	ЛП107	МС10107
ИЛИ (100, i500, К500, К500М) (рнс. 5) Два логических элемента 5ИЛИ—НЕ/5ИЛИ, 4ИЛИ—	ЛМ109	МСЮ109
НЕ/4ИЛИ (100, 500, К500, К500М) (рис. 6) Четыре приемника с линии (ЮО, 500, КбОО) (рис. 7)	ЛП115	МС10115
Три приемника с линии (100, 500, КбОО, К500М,	ЛП116	МС10116
КбООТ) (рнс. 8) Два логических элемента 2—ЗИЛИ—2И—НЕ/2—	ЛК117	МСЮ117
ЗИЛИ—2И (100, 500, К500, К500М) (рис. 9) Два логических элемента 3—ЗИЛИ—2И (100, 500,	ЛС118	МС10118
КбООМ) (рис. 10)		
Логический элемент 3—3—3—4ИЛИ—4И (100, 500, КбООМ) (рис. 11)	ЛС119	МС10119
Два логических элемента 2—2ИЛИ—2И—НЕ/2—	ТМ231	МС1О231
2ИЛИ—2И (100, КбОО, К500М, К500Т) (рнс. 12) Логический элемент 3—3—3—ЗИЛИ—4И—НЕ/3—3—	ЛК121	МС10121
3—ЗИЛИ—4И (100, 500, КбОО, КбООМ) (рис. 13) Преобразователи уровня (100, 500, КбОО) (рис. 14)	ПУ124	МСЮ124
Преобразователи уровня (1100, 500, КбОО) (рнс. 15)	ПУ125	МС10125
Два D-триггера (100, 500, КбОО, К500М) (рнс. 16)	ТМ130	МС10130
Два D-триггера (100, 500, КбОО, К500М, К500Т)	ТМ131	МС10131
(рис. 17) Четыре D-трнггера с защелкой (ЮО, 500, КбОО,	ТМ133	МС 10133
КбООМ, КбООТ) (рис. 18) Два D-трнггера (100, 500, КбОО, К500М) (рис. 19)	ТМ134	МС 10134
Универсальный двоичный счетчик (100, 500, К500)	ИЕ136	МС10136
(рис. 20) Универсальный десятичный счетчик (100, 500, КбОО)	ИЕ137	МС10137
(рис 21) Универсальный регистр сдвига (100, 500, КбОО)	ИР141	МС10141
(рис. 22) ОЗУ на 64 слова по одному разряду (100, КбОО)	РУ 148	МС10148
(рис. 23) 12-входовая схема контроля четности (100,500, К500,	ИЕ160	МС10160
КбООТ) (рис. 24) 3-разрядный дешифратор низкого уровня (100, 500,	ИД161	МС10161
КбОО) (рис. 26) 3-разрядный дешифратор высокого уровня (100, 500,	ИД 162	МС10162
КбОО) (рнс. 26) ' 8-канальный мультиплексер (100, 500, КбОО) (рис 27)	ИД 164	МС10164
• См. с. 109—112.
107
Окончание табл. 3.14
Функциональное назначение	Подгруппа, вид и поряд- ковые номера разработки	Обозначение функциональ- ного аналога
Схема быстрого переноса (100, 500, К500) (рис. 28)	ИП179	МС1О179
Сдвоенный высокоскоростной сумматор-вычислитель (100, 500, К500) (рис. 29)	ИМ180	МС10180
ОЗУ иа 256 бит (256X1) со схемами управления (500, К|5О0) (рис. 30)	РУ410	МС10410
Программируемое ПЗУ иа 1024 бит (500, К500) (рис. 31)	РЭ149	МС10149
Арнфметическо-логическое устройство иа 16 опера- ций с двумя 4-битными словами (100, 500, К500) (рнс. 32)	ИП181	MCIOISI
Два логических элемента ИЛИ с мощным выходом (-100, 500, К500, К500Т) (рис. 33)	ЛЛ210	МС10210
Два логических элемента ИЛИ—НЕ с мощным вы- ходом (100, 500, Ю500, К5О0Т) (рис. 34)	ЛЕ211	МС10211
Два усилителя воспроизведения (100) (рис. 35)	УЛ1	—
Кодирующий элемент с приоритетом (100, 500, К5О0) (рис. 36)	ИВ165	МС10165
Четыре D-триггера с входными мультиплексорами (100, 500, К5О0) (рис. 37)	ТМ173	МОЮ 173
Две схемы управления ключом напряжения (100) (рис. 38)	КП1	МС1О49О
Три приемника с линии {100, 500, К500, К500М, К5О0Т) (рис. 39)	ЛП216	МС10216
Возбудитель линии {100, 500, KB00) (рис. 40)	ЛП128	MC1012i3
Два JK-триггера (100, KJ500, К5О0М) (рис. 41)	ТВ135	МС10135
Приемник с линии (100, 500, К500) (рис. 42)	ЛП129	МС10129-
Три логических элемента ИЛИ—НЕ с мощным вы- ходом (магистральные усилители) (К500, К500М) (рис. 43)	ЛЕ 123	МС10123
Два D-триггера (100, К5О0, К500М, К5О0Т) (рис. 44)	ТМ231	MG10231
ОЗУ на 64 бит (16x4) со схемами управления (К5О0) (рис. 45)	РУ145	МС10145
ОЗУ на 1024 бит (1024X1) со схемами управления (100, 500, К500) (рис. 46)	РУ415	МС1О415
Трн приемника с линии (100, К500, KI500M) (рис. 47)	ЛП114	МС10114
Четыре приемника с линии {100,500, К500) (рис. 48)	ЛП115	МС10115
Три приемника с линии (100, 500, К5О0, К500М, К15О0ГГ) (рнс. 49)	ЛП116	MC101I16
Примечания. I. ИС серий 100, Б00, К500 имеют одинаковый температурный дна»
дазон (—10 ... +70° С) и выполнены:
серия 100 — в корпусах 402.16-6, 402.16-32, 405.24-1;
серия 500 — в корпусах 238.16-2, 239.24-2;
серия К500 — в корпусах 238.16-2, 201.16-5, 201.16-8, 201.16-6, 239.24-2, 201.16-2.
2. Индекс М. означает, что микросхемы выполнены в керамических корпусах 238.16-2^
201.16-2, 201.16-5, 201.16-6, индекс Т — в керамических корпусах 210.16-8.
108

3
9
7
10
12
11
6
5
р в с Се S	Т
| »К| 1 'к 1	Г
Рис. ie
С
31
82
Сбх
ПО
01
D2
ПЗ
СТ2
₽0
91
₽2
Q3-
1U
15
2
3
Рис. 20
k_
5
в
7
9
Р
S
П
Ос
Сс
ю
11
12
13
п
R
15
Се
S
Рис. 17

Рис. 19
1L1 с \crio
R0
ВО —
Q1 —
Рис.23
Рис. 21
Рис. 22
Рис. 20
Рис. 25
Рис.26
Рис. 27
110
n
74
co
PO
1%
9— nn
GO
G1
5~ег-
G3
7
5
74
AC
c
C
P
G
PuC.28
- BO
t^oi
HZ
03
15
13
2Л
20
IS
BO
16
B1
AZ
BZ
A3
B3
22T
— 0
Y1
Y2
X3
X1
XZ
Y3
YU
Puc. 32
6
3
15
2
2
3
7
5
4
5
8
SM
Puc. 29
Рис. 33
2
3
4
72
13
74
Puc. 30
100КП1
Рис. 38
2
3-
4
1
HO
0
1
г
з
4
5
6
7
Ёвк
Опр
PROM
102U
Qi
Q2
Q3
Q4
n
1Z
74
15
Puc. 31
Рис. 36
Рис. U0
Рис. 39
111
Рис. 4/
К500ЛЕ-Г2.3
Pl)C. 43
К500ТМ2.31
К500ЛП11С
К500ЛП115
Рис.4 8
К500ЛП116
Рис. 4S
112
ca R, синхронизации Се и общим входом синхронизации С. Прием
информации на ведущий (master) триггер с входа D осуществля-
ется при С = 0 и Се=0. В это время ведомый (slave) триггер хра-
нит гшформацию, принятую на триггер в предыдущем такте. За-
поминание информации происходит в момент перехода сигнала на
входе\С из состояния «О» в состояние «1». При этом триггер m пе-
реходит в режим хранения, а триггер s — режим приема. Инфор-
мация) записанная ранее в триггере ш, передается на выход схе-
мы. При Се=1 триггер блокируется по входу С.
Для осуществления счетного режима необходимо соединить вы-
ход Q «о входом D и подать счетные импульсы на вход С или Се
(рис. 3(23,6). Принудительная установка (S) и сброс (R) осу-
Рис. 3.22. Временные диаграммы работы D-триггеров для ИС 100ТМ130 (а)
и 100ТМ134 (б)
ИЗ
ществляются в любой момент времени независимо от состояния
других входов триггера (рис. 3.24).
Микросхема 100ТМ133 представляет собой четыре D-триггера со
стробирующими элементами на входах триггеров. По парам1 триг-
геров элементы стробирования разделены входами стробирования
(Gl, G2), входом синхронизации СЕ и общим входом синхрониза-
ции С. Прием информации с входа D производится при С=1 и
СЕ=1, при этом прямая передача информации с входа на выход
схемы может быть заблокирована сигналом «1» на входе строби-
рующего элемента. Запоминание информации происходит в мо-
мент перехода сигналов на входах Gl, G2 из состояния «1» в со-
стояние «О». При синхронизации всех триггеров по общему входу
С на входах раздельной синхронизации должен быть установлен
«0> или они должны остаться неподключенными. При раздельной
синхронизации пар триггеров по входам Се общий вход синхрони-
зации С должен оставаться неподключенным или на него необхо-
димо подать сигнал «0> (рис. 3.25).
Рис. 3.23. Условные графические обозначения (а) и временная диаграмма ра-
боты (б) ИС 100ТМ131
Рис. 3.24. Временная диаграмма работы D-триггера 100ТМ131 в счетном режиме
114
Для обеспечения правильной работы триггерных схем необходи-
мо учитывать ряд дополнительных параметров, показанных на вре-
менных диаграммах: f’°8D, tlfiaS — минимально допустимое время
запаздывания фронта или среза сигнала на входах D или S по от-
ношению к положительному фронту импульса синхронизации;
Рис. 3.25. Временная диаграмма D-триггера 100ТМ133
/1>0опв, /’-°ons — минимально допустимое время опережения фрон-
та или среза сигналов на входах D или S по отношению к поло-
жительному фронту импульса синхронизации. Значения этих пара-
метров должны быть следующими: ^ohd относительно входа D не
менее 2,5 нс; s относительно входа S не менее 3,5 нс; tl3 d от-
носительно входа D не менее. 1,5 нс; s относительно входа S не
менее 1,5 нс.
Микросхема 100ИД164 представляет собой 8-канальный мульти-
плексор с входом запрета W, выполненный на базе основных логи-
ческих элементов. Наличие входа запрета позволяет организовать
цепи дешифрации высокого уровня и осуществлять операцию Мон-
тажное ИЛИ выходов схем для мультиплексирования (объедине-
ния) более восьми каналов. ИС 100ИЕ150 (12-входовая схема
контроля четности) представляет собой комбинацию девяти логи-
ческих элементов, реализующих функцию Исключающее ИЛИ. Схе-
ма предназначена для формирования импульсов четности или оп-
ределения четности слов длиной до 12 бит. Выходное напряжение
соответствует уровню «1», если на входах схемы присутствует не-
четное число «единиц».
Микросхема 100ИП179 представляет собой блок быстрого пе-
реноса и предназначена для совместного использования ИС
100ИП180 или 100ИП181 в быстродействующих арифметических и
логических устройствах, работающих со словами большой длины.
Схема состоит из десяти логических элементов ИЛИ — НЕ—ИЛИ,
причем коллекторы входных транзисторов объединены по схеме
115
Монтажное ИЛИ. ИС 100ИП181 представляет собой быстродейст-
вующее универсальное арифметическо-логическое устройство
(АЛУ), предназначенное для выполнения 16 логических функций
и 16 арифметических операций с двумя четырехразрядными числа-
ми.
Входы АО.„АЗ и ВО ... ВЗ — информационные. Входные пере-
менные А и В в схемах положительной логики подаются в допол-
нительном коде, выходная функция Y в этом случае также форми-
руется в дополнительном коде. Прямой код переменных А, В и вы-
ходной функции Y используется при работе АЛУ в схеме отрица*
тельной логики (верхнему уровню соответствуют «О», нижнему—•
«1>). Входы SO... S3 используются для задания кода выполняемой
операции. В зависимости от сигнала на входе М устройство вы-
полняет логические или арифметические операции. В схему АЛУ
встроены цепи полного внутреннего переноса. Вход С является вхо-
дом переноса от предыдущих разрядов. На выходе Х2 формирует-
ся сигнал переноса в следующий разряд.
Совместное использование ИС 100ИП181 и 100ИП179 позволя-
ет для 32-разрядных слов почти вдвое сократить время выполне-
ния арифметических операций. В режиме работы с ускоренным пе-
реносом используются вырабатываемые в АЛУ два дополнитель-
ных сигнала группового переноса (выходы XI и ХЗ). Выполнение
логических преобразований входных переменных А и В осуществ-
ляется при подаче на вход М сигнала «1», что обеспечивает бло-
кировку цепей внутреннего переноса.
Значения типовых параметров АЛУ при выполнении арифмети-
ческих операций с длиной слова от 4 до 64 разрядов с использова-
нием схемы ускоренного переноса 100ИП179 приведены в табл.
3.15. Для совместной работы ИС серии 100 и серий 133, 155 ис-
пользуется ИС 100ПУ124, представляющая собой четыре 2-входо-
вых преобразователя уровня для перехода от ТТЛ к ИС типа ЭСЛ,
а также 100ПУ125, представляющая собой четыре 2-входовых пре-
образователя уровня для перехода от ЭСЛ к ИС ТТЛ.
Таблица 3 15
Типовые параметры АЛУ (ИС 100ИП181) при работе совместно со схемой
ускоренного переноса (ИС 100ИП179)
Длина слова, бит	Времг сложения, нс		Число ИС	
	с последователь- ным переносом	с ускоренным переносом	100ИП131 в АЛУ	100ИП179 в АЛУ с ускоренным переносом
4	7			1		
8	11			2	
12	14	13	3	1
16	17	16	4 '	1
32	30	18	8	2
48	43	20	12	3
64	56	22	16	4
116
Рассмотрим подробнее работу преобразователей уровня. На
рис. 3.26,а представлен один из четырех преобразователей уровня
(ПУ), входящих в ИС 100ПУ124. Он состоит из входных диодов
VD1... VD4 входного эмиттерного повторителя (транзистор VT1),
дифференциального усилителя (транзисторы VT5 и VT7), работаю-
щего в режиме переключателя тока, эмиттерных повторителей
(транзисторы VT4 и VT8), а также источника опорных напряжений
(транзисторы VT9 и VT10).
На вывод 9 подается напряжение питания ТТЛ (5,0В±5%),
на вывод 8 — напряжение питания ЭСЛ (—5,2 В±5%), вывод 1&
(общий) соединяется с «землей», нагрузка подключается к пара-
фазным выходам 4 и 2. Для стробирования всех четырех элемен-
тарных ПУ, размещенных в этой ИС, вторые входы каждого преоб-
разователя объединяются на выводе 6.
а)
Рис. 3.26. Преобразователи уровня для перехода от ТТЛ к ЭСЛ (ИС 100ПУ124>
(а) и для перехода от ЭСЛ к ТТЛ (ИС 100ПУ125) (б)
117
Источник опорного напряжения формирует напряжение смеще-
ния для генератора тока (транзистор VT6). Это напряжение сни-
мается с эмиттера транзистора VT10. Создаются также два опор-
ных напряжения Uoni =—1,8 В и и0П2 = — 7 В. Напряжение UonI с
эмиттера транзистора VT9 подается на один вход дифференциаль-
ного усилителя (база транзистора VT7), напряжение с резистора
R12 поступает на базу еще одного генератора тока (транзистор
VT2). При подаче на вход сигнала 2,4 В на базе транзистора VT3
возникает потенциал примерно 0,05 В, напряжение на базе транзис-
тора VT5 при этом равно приблизительно — 0,8 В, что соответству-
ет уровню «1» ЭСЛ схем. Транзистор VT5 оказывается открытым,
и на выходе 4 устанавливается уровень «0», а на выходе 2 — уро-
вень «1». Для подавления импульсных помех, возникающих в мо-
мент переключения в цепях питания ИС ТТЛ, на входе ПУ уста-
новлены диоды VD1 и VD2.
На рис. 3.26,6 приведена схема одного из четырех ПУ, входящих
в ИС 100ПУ125. Схема состоит из токового ключа (транзисторы
VT3, VT5, VT10), снабженного генератором стабильного тока в
эмиттерной цепи (транзистор VT6 и резистор R9) и выходного
каскада (аналогичного инвертору ТТЛ ИС), работающего в режи-
ме насыщения (транзисторы VT14, VT7... VT9). На вывод 9 пода-
ется напряжение питания 5,0 В ±5%, а на вывод 8—напряжение
питания — 5,2 В±5%, вывод 16 (общий) соединяется с «землей».
От внутреннего источника опорных напряжений (элементы VT1,
VT2, VD1... VD4, Rl... R4) подается смещение на генератор ста-
бильного тока, а также вырабатываются два опорных напряже-
ния: t7oni = —2,8 В, снимаемое с коллектора транзистора VT2, и
—1,29 В, поступающее с эмиттера транзистора VT1. Опорное
напряжение Uom используется для фиксации выходного напряже-
ния «0», когда входы схемы подключены к источнику напряже-
нием — 5,2 В или свободны.
При использовании схемы в качестве одновходового ПУ опор-
ное напряжение УОп2 (вывод /) подается на вывод 2 или 3 в зави-
симости от того, инвертированное или неинвертированное преобра-
зование должно быть выполнено схемой. Так, в случае подключе-
ния (7Од2 ко входу 3 и при наличии «1» на входе 2 транзистор VT3
открыт, а транзистор VT10 закрыт. Напряжение коллектора тран-
зистора VT3 составляет примерно 1 В, что достаточно для надеж-
ного запирания транзистора VT8. Ток через открытый транзистор
VT7 поступает в базу транзистора VT9, обеспечивая его насыще-
ние, в результате на выходе 4 устанавливается напряжение 6/°ВЫх^
=^0,5 В, соответствующее уровню «0» схем ТТЛ. При подаче на
вход 2 логического «0» транзистор VT10 открывается, a VT3 закры-
вается. Потенциал на базе транзистора VT9 снижается до 1 В, что
приводит к закрыванию транзистора VT9. Потенциал на коллекто-
ре транзистора VT3 повышается, что приводит к открыванию тран-
зистора VT8. В результате на выходе 4 устанавливается напряже-
ние, соответствующее уровню «1» схем ТТЛ (U' = 2,4 В).
При использовании всех четырех элементов схемы 100ПУ125
я 18
опорное напряжение Uoa2 с вывода 1 подается на соответствующие
входы всех четырех элементов. При проектировании функциональ-
ных узлов с применением схем ПУ следует учитывать, что уровень
«О» £7°вых^0,5 В несколько больше уровня «О» ИС ТТЛ (1/0ВЫх^
^0,4 В), что снижает помехоустойчивость последних на 100 мВ.
Коэффициент разветвления схем ПУ при работе на входы ИС
серий 133, 155 не более 8, а на входы ИС серии 130 — не более 6.
Микросхема 100РУ401 представляет собой сверхоперативное
ЗУ со считыванием без разрушения информации и состоит из мат-
рицы триггерных запоминающих элементов, организованных как
16 слов одного разряда. Матрица снабжена схемой адресного и
разрядного управления. Электрическая функциональная схема та-
кого ЗУ (рис. 3.27,а) состоит из 16 триггеров для хранения инфор-
мации, организованных в двумерную матрицу 4X4, восьми адрес-
ных формирователей (F), усилителей записи (Зп «0», Зп «1»)
двух усилителей считывания (Сч <0>, Сч «1»). Схема работает
трех режимах: хранения, считывания и записи информации. Ад-
ресация (выборка при считывании и записи) производится одновре-

Рис. 3.27. Электрическая функциональная схема сверхоперативного ЗУ (a) к
элемент хранения информации (б)
119'
менно подачей сигнала «1» в избранные адресные шины. На всех
невыбранных адресных шинах должны поддерживаться уровни «О».
В отсутствие сигнала на входах усилителей записи (С/Вхзпо=О;
^вх8п1 = 0) сигнал от избранной ячейки хранения информации по
шинам считывания попадает на вход усилителя считывания «О» или
«1». В зависимости от того, «О» или «1» были записаны в выбран-
ной ячейке, на выходе соответствующего усилителя формируется
сигнал «1». Опрошенная ячейка сохраняет свою информацию. Пе-
реключение триггера в новое состояние произойдет только при по-
ступлении новой информации. Для записи «О» или «1» необходимо
подать сигнал «1» одновременно на выбранные адресные шины и
на одну из шин записи (Зп «О» или Зп «1» соответственно).
Элемент хранения информации (рис. 3.27,6) представляет со-
бой ненасыщенный триггер с непосредственными связями, выпол-
ненный на двух трехэмиттерных транзисторах; VT1 и VT2 — и трех
резисторах. В режиме хранения у триггера работают эмиттеры
Э2... Э5, цепи эмиттеров Э1, Э6 при этом отключены. В режиме
считывания и записи работают эмиттеры Э1, Э6, а цепи эмиттеров
Э2... Э5 оказываются отключенными. Считывание и запись произ-
водятся по шинам Pl, Р2.
Микросхема 100РУ402 представляет собой устройство ассоциа-
тивной памяти. Ассоциативное запоминающее устройство (АЗУ)
предназначено для операций с двумя 2-разрядными словами. Кро-
ме функций запоминания АЗУ выполняет арифметические опера-
ции над хранимыми числами. В основе построения АЗУ лежит сис-
тема обращения по признаку — обращение к нужному слову и его
выборка производятся по признаку, содержащемуся в самом иско-
мом слове. Ассоциативная выборка (режим поиска) в ИС 100РУ402
может производиться в условиях «маскирования» опрашиваемой
информации. Поиск ведется по двум шинам на каждый адрес.
Комбинации «1—0» и «О—1» используются соответственно для
поиска состояний «1», «О». Комбинации «1—1» соответствуют
«маске», т. е. в этом случае реакция на выходе. Сравнение слова
соответствуют несовпадению опрашивающей информации и любой
хранимой по любому адресу.
3.5.2.	ОСНОВНЫЕ ЭЛЕКТРИЧЕСКИЕ ПАРАМЕТРЫ
И ТИПОВЫЕ ХАРАКТЕРИСТИКИ ИС ЭСЛ
Цифровые ИС ЭСЛ кроме обычного перечня электрических па-
раметров, типичных для других ЦИС, имеют также особые стати-
ческие параметры: входные и выходные пороговые напряжения.
На рис. 3.28,а приведены типовые передаточные характеристики
основного логического элемента серий 100, К500 по прямому и ин-
версному выходам. С помощью этих графиков можно дать опреде-
ления следующим параметрам для ИС ЭСЛ: У’вхпор, Ц°Вхпор—
входные пороговые напряжения; l/’выхпор, Ц°выхпоР— выходные
пороговые напряжения; U°Bx — входные напряжения; (ЛВых,
Ц°вых — выходные напряжения единицы и нули. По этим парамет-
ре
рам рассчитываются: напряжения статической помехоустойчивости
С/^пом = вых пор—^^вхпор И t/^пом = t/^вх пор—t/^выхпор! ЛОГИЧеСКИИ
перепад Д(/л=£/1вых—t/0BMx, а также зона переключения Д£7П=
= t/*BX пор	пор*
а — передаточная ( — выход ИЛИ—НЕ,--------------------— выход ЙЛИ); б — входная*
в — выходная по току
С учетом малых значений выходных логических уровней и не-
избежного технологического разброса номиналов элементов (сле-
довательно, и электрических параметров ключей) для ИС ЭСЛ ус-
тановлены максимальные и минимальные значения параметров, оп-
ределяющих передаточную характеристику (табл. 3.16). Эти па-
раметры соответствуют: допустимым статическим помехам (при
—10</<75°С) t/’noM^125 мВ, С/°пом^155 мВ; отклонению вы-
ходных уровней «1» и «О» (при /=25° С) ДГ/°Вых=^200 мВ, ДЕ/’вых^
^150 мВ; логическому перепаду напряжения (при /=25° С>
Таблица 3.16
Электрические параметры ИС ЭСЛ, определяющие передаточную характеристику
Значения параметра при температуре t, "С
Параметр	—10		25		75	
	мин. | макс.		МИН.	мавд.	мвц.	макс.
£/*ВЫХ пор, В С^вых, в ^°вых пор, В £/°ВЫХ, В	—1,040 —1,020 —1,880	—0,860 -*1,650 —1,670	—0,980 -0,960 —1,850	—0,810 —1,600 —1,650	—0,920 —0,900 —1,830	—0,720 —1,605 —1,6125
121
At/л^бЭО мВ; зоне переключения (при /=25° С) Д[/п=С370 мВ.
Рассмотрим входную характеристику схемы базового логическо-
го элемента ИЛИ — НЕ серии ЭСЛ (см. рис. 3.21). Входная ха-
рактеристика этой схемы (рис. 3.28,6) имеет четыре зоны. В зоне
I входные транзисторы заперты и входной ток мал (равен току
утечки коллектор-база). Ток /э протекает через эмиттерную цепь
транзистора VT5. В зоне II при увеличении напряжения на одном
из входных транзисторов VT1... VT4 происходит его постепенное
открывание. Входной ток возрастает, что вызывает увеличение кол-
лекторного тока 7ki за счет соответствующего уменьшения коллек-
торного тока /кг транзистора VT5. При определенном значении на-
пряжения UBX коллекторный ток /К2 снижается до величины, зна-
чительно меньшей 1Э. При этом ток через резистор R7 остается
практически постоянным.
В зоне III по мере дальнейшего увеличения напряжения UBX
возрастают ток 1Э и напряжение Ugg, в результате чего резко
увеличивается дифференциальное входное сопротивление схемы.
В зоне IV входной транзистор полностью открывается и забирает
на себя весь ток /ki^/э — const. В закрытом состоянии схемы при
напряжении высокого уровня по Вых 2 ее рабочая точка располо-
жена в зоне I входной характеристики, а в открытом — в зоне III,
зона II — переходная. В этом состоянии входное сопротивление ми-
нимальное. В зонах I и III при UBX, равном напряжениям низкого
или высокого уровня, входное сопротивление велико. Выходные ха-
рактеристики ключа по выходу транзистора (см. рис. 3.21) пред-
ставлены иа рис. 3.28,в. В зависимости от задаваемого на выходе
напряжения ток 1ВЫХ будет втекать в схему или вытекать из нее.
В каждом состоянии схемы на выходе транзистора VT8 уменьше-
ние t/вых приводит к большему открыванию этого транзистора и
возрастанию вытекающего выходного тока 1ВЫХ. Увеличение ивых
вызывает подзапирание транзистора VT8 и повышает втекающий
выходной ток 7Вых. При дальнейшем увеличении Uвых МОЖНО ПОЛ*
ностью закрыть эмиттерный повторитель, тогда ток будет опреде-
ляться сопротивлением нагрузки, которое и определит наклон ха-
рактеристики /вых(t/вых). Малое выходное сопротивление эмиттер-
ного повторителя обеспечивает высокую нагрузочную способность
ИС ЭСЛ по постоянному току. Однако реальная нагрузочная спо-
собность в динамическом режиме за счет входной емкости схемы
и емкости монтажа уменьшается до 7(раз=15.
Рассмотрим динамические параметры ИС ЭСЛ. Основным па-
раметром, определяющим динамические свойства ИС, является
время задержки, распространения при включении и выключении
(/1,оздр, /0,1здр). Микросхемы ЭСЛ — самые быстродействующие
ЦИС. При нормальных условиях и сопротивлении нагрузки /?и =
= 51 Ом типовое значение времени задержки распространения для
них составляет 7 нс. Время задержки измеряется на уровне 50%
полного перепада логических уровней при переключении схемы.
Из характеристик, приведенных на рис. 3.29, видно, что наи-
большее влияние на задержку распространения оказывают изме-
122
пение напряжения питания, напряжения смещения уровня и уве-
личение емкостной нагрузки.
Рассматриваемые серии ИС ЭСЛ 100, К500 имеют идентичные
электрические параметры и отличаются только функциональным
составом, типом корпуса и условиями эксплуатации. В табл. 3.17
у. 4^ ¥*40 uq
Рис, 3.29. Зависимости дина-
мических параметров от рези-
стивной нагрузки (а), емкости
нагрузки (б), иапряжеиия ис-
точника питания (в), напря-
жения смещения уровня (г) 
температуры (б)
приведены значения эксплуатационных электрических параметров
основного логического элемента серий 100 и К500 в диапазоне тем-
ператур. Предельно допустимые режимы эксплуатации для серий
ЭСЛ:
Максимальное напряжение питания .
Максимальиое напряжение на входе
Минимальное напряжение на входе
Максимальный ВЫХОДНОЙ ТОК /вых макс
—7 В в течение 5 мс
О
-5,5 В
40 мА
3.5.3	НЕКОТОРЫЕ ОСОБЕННОСТИ ПРИМЕНЕНИЯ ИС ЭСЛ
Рассмотрим особенности применения ИС ЭСЛ на примере серии
100. Как уже отмечалось, схемы ЭСЛ имеют отрицательное на-
пряжение источника питания Uan=—5,2 В±5% и, как следствие
этого, отрицательные напряжения логических уровней. Кроме того,
123
Таблица 3.17
Электрические параметры ИС ЭСЛ
Параметр	Значение		Температура окружающей среды, °C
	МИН	макс.	
Входной ток «0» Рм, мкА	0,5			25
Входной ток «1» /*м, мкА	—	265	25
Выходное пороговое напряжение «1»	—0,92	—	75
^выхпор, В	—1,04	—	—10
Выходное пороговое напряжение «0»	—	—1,605	75
пор, В	——	—1,650	—10
Выходное напряжение «1» (/‘вых, В	—0,9	—0,72	75
	— 1,02	—0.86	—10
Выходное напряжение «0» (/“вых, В	—1,83	—1,625	75
	—41,88	—1,67	—10
Ток потребления /пот, мА	—	25	75
Время задержки распространения при	——	2,9	25
включении /‘>°3д р, нс			
Время задержки распространения при	—	2,9	25
выключении /0>1зд р, ис			
Коэффициент разветвления по выходу	—	)15	75
			—10
Мощность потребления Рпот, мВт (на ло-	—	35	25
гический элемент ИЛИ—НЕ/ИЛИ)			
логические уровни схем ЭСЛ малы по абсолютному значению
(t/’вых——1 В и [/°Вых=—1,65 В). Все это не позволяет непосред-
ственно соединять входы и выходы ИС ЭСЛ с ТТЛ или с ИС, вы-
полненными на МОП структурах. Для взаимной стыковки логик
следует применять специальные схемы преобразователей 100ПУ124,
100ПУ125. При монтаже аппаратуры на ИС серии 100 (кроме ИС
100ЛП115, 100ЛП116, 100ПУ124) все неиспользованные входы и
выходы оставляют свободными.
Неиспользованные входы ИС 100ЛП115, 100ЛП116 должны
быть подключены к источнику опорного напряжения (вывод 9 ИС
100ЛП115 и вывод 11 ИС 100ЛП116) или к напряжению источни-
ка питания С/ип=—5,2 В±5%. Неиспользованные входы ИС
100ПУ124 подключают к источнику питания [/Ип=5,0 В±5% че-
рез резистор с номиналом 1 кОм. К одному резистору допускается
подключение не более 20 неиспользованных входов. При необходи-
мости подавать на входы нескольких ИС постоянный сигнал «0»
последний может быть получен от любой логической ИС серии
100, формирующей сигнал «0» при подключенных входах. Количе-
ство нагрузок, которое можно присоединять к выходу такого эле-
мента, не должно превышать 24.
Рассмотренные ИС ЭСЛ допускают объединение по прямым и
инверсным выходам в Монтажное ИЛИ или Монтажное И с ко-
эффициентом объединения Коб вых ^4, а также объединение прямо-
го выхода с инверсным (рис. 3.30). Последний способ объединения
124
позволяет принимать и передавать сигналы от нескольких элемен-
тов по одной общей линии связи (рис. 3.31,а).
Следует иметь в виду, что при увеличении числа объединений
по выходу изменяются уровни выходного напряжения, что приво-
дит к снижению помехоустойчивости ИС. Кроме того, в режиме
Рис 3.30. Объединение ЯС ЭСЛ по выходам в Монтажное ИЛИ (а), в Мон-
тажное И (б) и объединение прямого и инверсного выходов (в)
работы Монтажное ИЛИ при переключении хотя бы одной ИС
из состояния «1» в состояние «О» на выходе объединенных схем
появляется отрицательная помеха (рис. 3.31,6), которая может
вызвать ложное срабатывание элемента-нагрузки. Амплитуда и
длительность помехи зависят от длины линии связи, соединяющей
элементы в Монтажное ИЛИ. С учетом изложенного рекомендует-
ся объединение по выходам производить в пределах одной платы
и по возможности для ИС, расположенных рядом. Выход с платы
рекомендуется брать от ИС, не имеющей объединений по выходу.
Рис. 3 31. Схема передачи сигналов от нескольких ИС ЭСЛ по одной общей
шине линии связи (а) и временная диаграмма (б)
Как уже отмечалось ИС ЭСЛ имеют довольно высокую нагру-
зочную способность (Kpas^lO), что объясняется малым выходным
сопротивлением эмиттерных повторителей, которыми снабжены
ключи, и небольшими значениями входного тока (менее 265 мкА).
В пределах одной платы нагрузочная способность возрастает до
Краз=20, а для ИС 100ЛЛ110 и 100ЛЕ111, предназначенных для
работы одновременно на три линии передачи, нагрузочная способ-
ность еще больше (Краз = 30). Выход триггерных схем рекомендует-
ся нагружать не более чем на 6 входов ИС-нагрузок. К выходу
125
схем, объединенных в Монтажное ИЛИ, рекомендуется подключать
входы не более 16 ключей-нагрузок, при этом следует учитывать
снижение уровня выходного напряжения и увеличение времени за-
держки распространения.
При работе логического элемента на нагрузочный резистор с
номиналом /? = 51 Ом (при t7CMy=—2 В) приращение задержки
при подключении одного входа ИС-нагрузки составляет 0,1 нс, а
изменение длительности фронта выходного сигнала при увеличении
нагрузки от 1 до 10 входов не превышает 0,5 нс. Во всех случаях
при определении допустимого числа входов, которые могут быть
подключены к выходу ИС, необходимо учитывать объединение не-
скольких входов внутри этих ИС. При непосредственной работе
элементов друг на друга (по коротким линиям связи) в зависимо-
сти от числа нагрузок и требуемого быстродействия в эмиттерных
цепях выходных повторителей могут использоваться резисторы
различных номиналов, подключаемые к источникам напряжений
Пип="—5,2 В либо к иСМу=—2,0 В.
Наличие в рассмотренных сериях ИС ЭСЛ триггеров и логиче-
ских элементов различных видов позволяет легко строить типо-
вые функциональные узлы ЭВМ и устройств дискретной автомати-
ки. Рассмотрим некоторые из них. На рис. 3.32 приведена схема
4-разрядного регистра сдвига. Выходная часть схемы реализована
на триггерах 100ТМ131, схема параллельного ввода информации —
иа ИС 100ЛС119, а входная часть, представляющая собой дешиф-
Рис. 3.32. Схема 4-разрядаого регистра сдвига, реализованная на триггерах
Ю0ТМ131 (D3, D4), ИС 100ЛМ105 (DI, D2), ИС 100ЛС109 (D5.. D»)
126
ратор на два входа и четыре выхода, выполнена на ИС 100ЛМ105.
Для увеличения числа разрядов регистра на вход Dn-i подается
информация с выхода предыдущего разряда, на вход Dn-M — с вы-
хода последующего разряда. В зависимости от вида сигнала на
входах S1 и S2 схема выполняет операции, перечисленные в табл.
3.18.
Таблица 3.18
Операции, выполняемые 4-разрядным регистром сдвига в зависимости
от сигналов S1 и S2
Входы		Выполняемая операция
S1	S2	
0	0	Блокировка
1	0	Сдвиг вправо
0	1	Сдвиг влево
1	1	Прием информации по входам D (схема работает,
		как четыре триггера с раздельными входами и вы-
		ходами)
Синхронный двоичный счетчик импульсов (рис. 3.33) реализо-
ван на ИС 100ТМ131 (D5, D6, D8.1), 100ЛС118 (D1...D4) и
100ЛМ105 (D7). Вход Qn-i осуществляет перенос из предыдущего
разряда, выход Qn-м — перенос в следующий разряд. Управление
работой счетчика производится по входу S ИС 100ЛМ105. При <1>
на входе S ИС выполняет функцию счетчика. При «О» на входе S
она работает как четыре триггера и обеспечивает прием информа-
ции по входам DO... D3.
Совместное использование ИС ЭСЛ и ТТЛ (рис. 3.34) позволя-
ет строить узлы специального назначения. На рис. 3.34,а приведе-
на схема индикации, построенная на ИС 100ПУ125 (D1) (серия
ЭСЛ) и 133ЛА7 (D2) (серия ТТЛ) с использованием в качестве
индикатора лампы накаливания НСМ 6,3-20.
Учитывая высокое быстродействие ИС ЭСЛ, особое внимание
следует обратить на выполнение линий связи между отдельными
ИС, а также платами, узлами и блоками. Ранее были рассмотре-
ны ИС 100ЛП115 и 100ЛП116, представляющие собой приемники
парафазных сигналов с двухпроводной линии связи. Однако пере-
дача информации между отдельными платами может осуществ-
ляться и однофазными сигналами (рис. 3.34,6). При поступлении
однофазного сигнала с выхода ИС серии 100 (DI... D3) на один
из входов ИС 100ЛП115 (D5... D7) или 100ЛП116 на второй вход
должно подаваться опорное напряжение, вырабатываемое на ИС
100ЛП115 (вывод 9) или 100ЛП116 (вывод 11), расположенной на
плате, с которой передается сигнал (рис. 3.34,6). Один источник
опорного напряжения на передающей плате (D4) может быть на-
гружен в приемной плате не более чем на 10 входов. Каждая ИС
100ЛП115 или 100ЛП116 может использоваться как источник опор-
ного напряжения (D4) при передачах за пределы платы и как
127
128
приемник сигналов с линии связи (D5... D7). Линия передачи опор-
ного напряжения должна быть развязана на передающих и при-
емном концах конденсатором емкостью не менее 1000 пФ.
В пределах одной платы рекомендуется три основных способа
связи между элементами. Последовательный способ применяется
S)
Рис. 3.34. Некоторые схемы включения ЭСЛ:
а — схема индикации; б — схема передачи информации между двумя платами устройства;
в и г — последовательный и параллельный способы согласования линии связи
при длине линии связи между ИС-источником сигнала и нагрузоч-
ным резистором не более 200 мм. Вдоль этой линии связи подклю-
чаются ИС — нагрузки. Рекомендуемая длина отвода линии свя-
зи — не более 30 мм. При лучевом способе от ИС — источника сиг-
нала отходят лучевые линии длиной не более 70 мм, на конце ко-
торых подключаются ИС — нагрузки. Нагрузочный резистор под-
ключается у одной из ИС — нагрузок. Наконец, при сосредоточе®-
ном способе от точки подсоединения нагрузочного резистора в кои-
це линии связи длиной 200 мм отходят линии связи длиной также
200 мм к ИС — нагрузкам.
С целью исключения «звонов» на входе приемника сигнала ин-
формацию рекомендуется передавать по согласованной линии свя-
зи. На рис. 3.34,в, г, приведены схемы реализации последователь-
ного и параллельного способов согласования линии связи. Для
линии связи с волновым сопротивлением р = 50 Ом используются
5—50	129
резисторы с номиналами Rl = 43 Ом и R2=240 Ом (при последо-
вательном согласовании) и Rl=51 Ом (при параллельном согла-
совании). Допускается другой способ параллельного согласования
(при помощи двух резисторов R1 и R2, подключаемых в конце
линии) с использованием напряжения источника смещения уров-
ня UCMy=—5,2 В±5°/о, к которому подключается резистор R1. Ре-
комендуемые номиналы резисторов R1 и R2 в зависимости от вол-
нового сопротивления линии приведены в табл. 3.19.
Таблица 3 19
Номиналы, сопротивлений резисторов R1 и R2
при параллельном согласовании
р, Ом	R1 , Ом	R2, Ом
50	81	130
75	121	195
100	162	260
150	243	390
3.6. Цифровые ИС на МОП структурах
За последние годы широкое распространение получили ИС, ос-
нованные на полевых структурах. Эти структуры названы так пото-
му, что их работа основана на регулировании уровня тока в при-
поверхностном слое полупроводникового материала за счет влия-
ния поперечного электрического поля на проводимость канала. В
ЦИС практическое применение получили полевые транзисторы с
оксидной изоляцией, образующие структуру металл — окисел — по-
лупроводник (МОП), и транзисторы с комбинированной нитридно-
оксидной изоляцией (МНОП).
МОП структуры делятся на два вида на МОП транзисторах с
встроенными (легированными) и индуцируемыми каналами (рис.
3.35). В транзисторах последнего типа канал создается (индуциру-
ется) под действием управляющего напряжения, подаваемого на
затвор. С ростом этого напряжения канал обогащается носителя-
ми. В транзисторах с встроенным каналом он создается технологи-
ческим путем. По типу проводимости полевые транзисторы делят-
ся на транзисторы с каналами р- и п-типов.
В отличие от биполярных, в МОП транзисторах ток в канале
переносится основными носителями. МОП транзисторы представ-
ляют собой четырехэлектродный полупроводниковый прибор. Исто-
ком называется электрод, от которого начинают движение основ-
ные носители в канале, стоком — электрод, к которому двигаются
основные носители, затвором — управляющий электрод. Четвертый
электрод присоединен к подложке — полупроводниковой области,
на которой изготавливается транзистор.
Прикладывая напряжение к затвору, можно изменять ток в
канале (при постоянном напряжении на стоке), а значит, менять
130
сопротивление канала. МОП транзисторы, в отличие от биполяр-
ных, управляются напряжением и в этом смысле являются анало-
гом электронных ламп. На рис. 3.36 показаны три варианта вы-
полнения схемы НЕ на МОП транзисторах с индуцируемыми ка-
налами. ИС на МОП структурах имеют ряд преимуществ по срав-
нению с биполярными схемами. Они конструктивно просты, тех-
нологичны, имеют высокую помехоустойчивость и малую мощность
рассеивания. МОП ключ занимает гораздо меньшую площадь на
поверхности подложки по сравнению с биполярным ключом. Это
позволяет получить ИС с числом эквивалентных ключей до 100 000
на одном кристалле.
Рис 3 35 Поперечное сече-
ние структуры с индуцируе-
мым (а) и встроенным (б)
каналами
v	V	0)
Рис 3 36 Схемы инверторов на МОП транзисто-
рах с каналом р типа (а), л-типа (б) и на
КМОП транзисторах (в)
Большинство выпускаемых в настоящее время ЦИС на МОП
структурах основана на МОП транзисторах с индуцируемыми ка-
налами p-типов, или, как их еще называют, на р-канальных тран-
зисторах. В последние годы получили распространение ИС на
комплементарных МОП транзисторах (КМОП), а также на п-ка-
нальных транзисторах. Рассмотрим ИС на МОП структурах более
подробно.
36 1 ПРИНЦИП РАБОТЫ ИС НА р КАНАЛЬНЫХ МОП ТРАНЗИСТОРАХ
Рассмотрим принцип работы МОП транзистора с индуцируемым
р-каналом [5] (рис. 3.37). Если к структуре не приложены напря-
жения, р-п переходы, образованные областями стока, истока и под
ложкой, закрыты. На границе раздела между полупроводником и
диэлектриком образуется отрицательный заряд подвижных элект-
ронов, уравновешивающий положительный заряд поверхностных
состояний QnoB (рис. 3.37,а). Электрическое поле сосредоточено
На границе раздела полупроводника и окисла S1O2. При подаче
5*	131
отрицательного напряжения на затвор возникает электрическое
поле, под действием которого уменьшается внутреннее электриче-
ское поле на границе раздела, С увеличением отрицательного на-
пряжения на затворе свободные электроны вытесняются из при-
легающей к затвору области и в ней образуется обедненный слой.
При дальнейшем увеличении напряжения на затворе у поверхно-
сти раздела увеличивается концентрация положительно заряжен-
ных дырок (рис. 3.37,6).
©©©©©
©©©©©©
©©©©©©©
©©©©©
©©©©©©
©©©©©©©
р+  4- + + + + + л+
'©©©©©'
©©©©©©
„©©©©©©©
а)
в)
Рис. 3.37. МОП транзисторы с индуцируемым р-каналом:
и—• — различные степени обогащения канала; г— режим насыщения (длина канала умевь*
шается); д — пример вольт-амперной характеристики
При определенном напряжении на затворе, когда в области ка-
нала накопится достаточное количество дырок, тип проводимости
поверхности раздела станет дырочным и области p-типа окажут-
ся соединенными друг с другом посредством инверсионного слоя
с проводимостью p-типа. Этот слой и служит каналом (рис. 3.37,в).
Подавая на затвор сигнал, можно модулировать количество но-
сителей (дырок) в области канала, т. е. регулировать протекаю-
щий в канале ток. Канал транзистора изолирован от основного
объема подложки высокоомным слоем объемного заряда. Поэтому,
если иа подложке изготавливается несколько транзисторов, можно
Пренебречь нх взаимным влиянием. Дальнейшее увеличение на-
пряжения на затворе не меняет напряжения на слое объемного за-
ряда в подложке, так как образовавшийся канал экранирует ос-
тальную область подложки.
Однако падение напряжения на слое объемного заряда можно
изменить, подавая напряжение на подложку. Отрицательное на-
132
пряжение, приложенное к подложке, приводит к отпиранию р-п пе-
реходов между подложкой и областями стока и истока. Положи-
тельное напряжение увеличивает толщину объемного заряда,
уменьшает проводимость канала, а при дальнейшем увеличении
может привести к полному исчезновению канала. Таким образом,
подложка, как и затвор, может быть использована как электрод,
управляющий проводимостью канала.
Напряжение на затворе, при котором между стоком и истоком
появляется индуцируемый канал, называется напряжением отпи-
рания (L/отп). Под действием разности потенциалов между стоком
и истоком в канале транзистора протекает определенный ток сто-
ка /с. Когда напряжение на стоке Uc мало, ток 1с прямо пропор-
ционален приложенному напряжению и изменяется по линейному
закону. При увеличении Uc ток 1с увеличивается, так как увеличи-
вается электрическое поле вдоль канала, но одновременно Uc бу-
дет компенсировать напряжение, приложенное к затвору, что вы-
зовет уменьшение толщины канала около стока (рис. 3.37,г), т. е.
уменьшение его проводимости, и приведет к отклонению зависимо-
сти /с(С/с) от линейного закона. Кроме того, повышение Uc при-
водит к увеличению разности потенциалов между каналом и под-
ложкой, что, в свою очередь, вызывает изменение толщины объем-
ного заряда вдоль канала. Дальнейшее увеличение Uc приводит к
уменьшению длины канала и насыщению 1с- Условие насыщения
определяется выражением | Uc гр | «| U31 — | С/0Тп|.
Как видно из вольт-амперной характеристики МОП транзисто-
ра (рис. 3.37,д), граничное напряжение Ucrp делит ее на две рабо-
чие области: область триодного режима (7), где ток стока /с силь-
но зависит от напряжения стока Uc, и область пентодного режи-
ма (2), где ток стока 1с почти не меняется с изменением напря-
жения на стоке. Область пробоя (3) при работе не используется
[6].
Рассмотрим теперь примеры построения ЦИС на основе p-ка-
нальных МОП транзисторов. Существуют и достаточно широко
применяются три разновидности схем на МОП транзисторах: ста-
тического, квазистатического и динамического типов. В схемах ква-
зистатического и динамического типов используется высокое вход-
ное сопротивление МОП транзисторов, отсюда вытекает способ-
ность паразитной емкости затвора длительное время сохранять за-
ряд и уровень напряжения на затворе. Схемы этого типа наиболее
широко применяются для построения триггерных устройств, регист-
ров и счетчиков [1].
3.6.2.	СТАТИЧЕСКИЕ СХЕМЫ НА р-КАНАЛЬНЫХ МОП ТРАНЗИСТОРАХ
На рис. 3.38 представлены схемы базовых логических элемен-
тов, выполняющих функции И — НЕ, ИЛИ — НЕ. Для простоты
здесь и на последующих рисунках не показаны цепи подложки,
которая, как правило, соединяется с истоком транзистора.
В переключательных схемах с общим истоком, построенных на
/>-каиальных МОП транзисторах, используется отрицательное на-
133
пряжение стокового питания. Это схемы отрицательной логики.
Схемы, приведенные на рис. 3.38,а, б, содержат по два переключа-
тельных транзистора VT1, VT2 и один нагрузочный VT3. Затвор
нагрузочного транзистора может быть подключен к источнику на-
пряжения смещения, имеющему обычно более высокий уровень (по
абсолютной величине), чем напряжение, коммутируемое ключевой
схемой. Чаще всего затвор нагрузочного транзистора соединяется
с источником напряжения питания стоковых цепей.
а — схема И—НЕ; б —схема ИЛИ—НЕ; в — схема И—ИЛИ—НЕ, г—схема НЕ с буферным
выходом
Для реализации функции И — НЕ (рис. 3.38,а) ключевые тран--
зисторы VT1, VT2 соединены последовательно с нагрузочным тран-
зистором VT3, образуя так называемое ярусное включение. Ток че-
рез транзистор VT3 может течь лишь при условии, что транзисторы
VT1 и VT2 открыты, т. е. при наличии сигналов на обоих входах
схемы И — НЕ. Число переключательных транзисторов (коэффици-
ент объединения по входу К0«и) может быть увеличено, однако
оно обычно не превышает 4. Благодаря высокому входному сопро-
тивлению МОП транзисторов (7?вх>1012 Ом) ЦИС, построенные
134
на их основе, имеют высокую нагрузочную способность (Храз>
>10... 20). Нагрузочная способность ограничивается лишь сниже-
нием быстродействия ключа при росте числа нагрузок, так как
увеличивается постоянная времени заряда паразитной емкости на-
грузки током, протекающим через нагрузочный транзистор. При
Краз= 10 паразитная емкость нагрузки составит Сн=20 пФ. Учиты-
вая, что сопротивление открытого нагрузочного транзистора обыч-
но лежит в пределах 25... 40 кОм, получаем постоянную времени
заряда /?нСн=0,5... 1 мкс, что соответствует максимальной рабочей
частоте МГц.
Схема ИЛИ — НЕ (рис. 3.38,6) образуется параллельным со-
единением переключательных транзисторов и подсоединением их
объединенных стоков к истоку нагрузочного транзистора VT3.
Здесь путь току через транзистор VT3 открывается при включении
одного из транзисторов (VT1 или VT2), т. е. при наличии сигнала
на одном из входов схемы ИЛИ — НЕ. Число входов (коэффици-
ент объединения по входу КОбили) здесь может быть вдвое больше,
чем у последовательных (многоярусных) схем, и достигает 10.
Объясняется это тем, что у параллельных ИС типа ИЛИ — НЕ
число Кобили ограничивается лишь снижением высокого уровня за
счет падения напряжения на нагрузке от суммарного тока утечки в
цепях сток-исток входных транзисторов. Поскольку этот ток очень
мал, Кобили может достигать 10. Увеличение же числа входных
транзисторов в многоярусных схемах усложняет топологию и сни-
жает степень интеграции МОП ИС p-типа. Хотя Коби не превы-
шает 4, ярусное включение позволяет реализовать схемы более
сложных логических функций, например типа И — ИЛИ — НЕ
(рис. 3.38,в).
Для увеличения нагрузочной способности выход ИС снабжается
буферным каскадом. В этих схемах заряд и разряд емкости на-
грузки происходит всегда через небольшое сопротивление одного
ИЗ открытых выходных транзисторов. Выходной каскад у таких
схем аналогичен двухтактному транзисторному выходу ИС ТТЛ
(рис. 3.38,г). Без сигнала на входе схемы открывается транзистор
VT3 и происходит заряд емкости Ся, а при подаче на вход схемы
сигнала XI транзистор VT3 закрывается, но открывается VT4. Че-
рез него происходит быстрый разряд емкости Си. Нагрузочная спо-
собность таких схем может быть равна 20 ... 30.
Соединение двух инверторов позволяет получить упрощенную
Схему RS-триггера, содержащую всего четыре МОП транзистора.
Полные принципиальные схемы триггеров, входящих в состав се-
рий ИС, построенных на МОП структурах, включают также цепи
управления (входы установки «0» и «1» и счетный вход), реали-
зуемые с помощью логических схем И, ИЛИ. В простейшем ста-
тическом триггере (рис. 3.39,а) для управления используются тран-
зисторы VT5 и VT6. Пусть триггер находится в состоянии, когда
Ча выходе Q уровень напряжения соответствует высокому уровню,
£ на выходе Q—низкому, при этом транзистор VT1 закрыт, VT2
135
открыт. При подаче на затвор транзистора VT5 сигнала высоко-
го уровня он открывается, шунтируя закрытый транзистор VT1.
Напряжение на стоке транзистора VT1 уменьшается, что приводит
к запиранию транзистора VT2 и открыванию транзистора VT1. В
результате схема переходит в новое состояние, при котором на
выходе Q — низкий уровень, а на выходе Q — высокий. Для пе-
ревода схемы в первоначальное состояние необходимо подать «1»
на затвор транзистора VT6.
lo
VT5
J.
VT6
VT13
J
VT19
^ИП I. I..	.1—
vrnIE Zi72
Ir;—у—[71	\tz ;
TA VT9 VT10
VT16
T? A VT1 К/ VT2
0
1-Д8
__
VT7 3
1

Puc. 3.39. Схемы триггеров на р-канальных МОП транзисторах:
а — статический триггер; б— универсальный двухступенчатый триггер; в —временная диа-
грамма работы двухтактного триггера в режиме счета
В состав серий ИС на М.ОП транзисторах p-типа наряду с ком-
бинаторными схемами включены двухступенчатые тактируемые
триггерные устройства, состоящие из основного и вспомогательно-
го триггеров. Запись информации в такие триггеры, имеющие ин-
формационные и тактовые входы, осуществляется только при по-
мощи разрешающего тактирующего импульса.
В двухтактном двухступенчатом RS-триггере (рис. 3.39,5) ос-
новной триггер, принимающий информацию, образован транзисто-
рами VT1... VT4, вспомогательный, фиксирующий состояние триг-
герного устройства, — транзисторами VT9... VT12. Управление осу-
ществляется с помощью схем И, образованных транзисторами
VT5...VT8 и VT13...VT13.
Рассмотрим работу триггера. Пусть основной триггер находит-
ся в состоянии, когда в точке А напряжение соответствует «О», а
в точке В — «1» (R=S=0). Если при этом отсутствует тактовый
импульс Т2, то состояние вспомогательного триггера с равной ве-
роятностью может быть Q=0 и Q=l. Однако с приходом первого
тактового импульса Т2 на вспомогательный триггер будет перепи-
136
сана информация с основного триггера, и он установится в состоя-
ние Q=l, Q = 0.
Появление .информационных сигналов R или S (при Т1=0) не
изменит состояния триггера. Если же на затвор транзистора VT7
поступит сигнал S=1 и одновременно с ним придет тактовый им-
пульс Т1, сработает схема И (транзисторы VT7, VT8), уровень на-
пряжения в точке В изменится и будет соответствовать «О», а в
точке А — «1». Таким образом, основной триггер перейдет в новое
состояние, которое с приходом очередного импульса Т2 повторит
состояние вспомогательного триггера. Естественно, что импульсы
Т1 и Т2 должны быть разнесены во времени.
Схема двухтактного RS-триггера (рис. 3.39,6) преобразуется в
схему двухтактного триггера со счетным входом, если выходы Q и
Q соединить с входами основного триггера (R и S соответствен-
но). При отсутствии счетного импульса Т1 каждым поступающим
импульсом Т2 информация будет переписываться из основного
триггера во вспомогательный (рис. 3.39,в). При первом же счет-
ном импульсе Т1 срабатывает та схема И, на обоих входах кото-
рой оказывается сигнал «1», и основной триггер устанавливается в
состояние, инверсное вспомогательному. В этот момент перепись
информации на вспомогательный триггер заблокирована, так как
Т2 = 0. Очередной импульс Т2=1 установит вспомогательный триг-
гер в состояние, соответствующее состоянию основного.
3.6.3.	КВАЗИСТАТИЧЕСКИЕ И ДИНАМИЧЕСКИЕ СХЕМЫ
Как уже отмечалось, в квазистатических и динамических схемах
используется свойство МОП транзистора сохранять заряд на пара-
зитной емкости затвора в течение определенного времени. Но в
отличие от динамических, квазистатические триггеры не требуют
так называемого «тактового питания» в период хранения инфор-
мации. При записи информации тактовое питание необходимо, оно
осуществляется тактовыми импульсами — фазами, имеющими дли-
тельность, меньшую, чем постоянная времени заряда и разряда па-
разитных емкостей затворов МОП транзисторов схемы. По срав-
нению со схемами статического типа квазистатические и динамиче-
ские схемы триггеров позволяют в 2 ...3 раза уменьшить число ис-
пользуемых МОП транзисторов.
Наибольшее распространение получили схемы двух-, трехфаз-
ных квазистатических триггеров D-типа. Напомним, что D-тригге-
ры, называемые также триггерами-задержками, представляют со-
бой устройство с двумя устойчивыми состояниями и одним инфор-
мационным входом. Таблица истинности D-триггера была приведе-
на ранее (см. табл. 3.4).
Рассмотрим работу двухфазного квазистатического D-тригге-
ра на МОП транзисторах (рис. 3.40) [1]. Схема состоит из трех
инверторов НЕ1 (VT2, VT3), НЕ2 (VT7, VT8), НЕЗ (VT10, VT11),
трех логических элементов VT1, VT6, VT9 и формирователя фазо-
вых импульсов Ф2 (VT4, VT5). Инверторы НЕ1 и НЕ2 образуют
137
схему триггера, одна из цепей обратной связи которого замыкается
через элемент VT6 только при сигнале Ф2= 1. Элемент VT9 отклю-
чает (при сигнале Ф2=0) или подключает (при Ф2=1) выходной
инвертор НЕЗ к схеме триггера.
Рис. 3.40. Схема двухфазного квазистатического D-триггера иа р-каиальных
МОП транзисторах
Без тактового импульса (сигналы Т1 = Ф1 = 0) элемент VT1
закрыт независимо от сигнала на его входе. В то же время два
других элемента (VT6 и VT9) открыты, так как Ф2=1. На выходе
инвертора НЕ1 будет установлена «1», а на выходе НЕ2 — «О».
Заряженная ранее через открытый элемент VT9 и цепь нагрузки
НЕ2 (VT7) емкость Сн быстро разряжается через открытый тран-
зистор VT8, и на выходе триггера устанавливается сигнал Q=l.
Для изменения состояния триггера на его вход надо подать,
сигнал D=l. Тогда при поступлении тактового импульса (сигналы
Т1 = Ф1 = 1) откроется элемент VT1. В то же время (так как Ф2 =
= 0) элементы VT6 и VT9 закроются, обратная связь триггера
окажется разорванной и выходной инвертор НЕЗ будет отключен
от выхода инвертора НЕ2. Под воздействием сигнала D=l, посту-
пившего через замкнутый элемент VT1, на выходе инвертора НЕ1
установится «0», а на выходе инвертора НЕ2 — «1». Однако во вре-
мя действия тактового импульса уровень напряжения на выходе-
триггера не изменится (Q= 1), так как заряда на Сн еще не успеет
существенно измениться. По окончании действия тактового импуль-
са (Т1 = Ф1=0) VT1 закроется, но, так как сигнал Ф2=1, откро-
ются VT6 и VT9, что приведет к быстрому заряду емкости Ся че-
рез открытый элемент VT9 и нагрузочный транзистор НЕ2 (VT7)»
в результате чего D-триггер перейдет в состояние Q=0. Таким об-
разом, после окончания тактового импульса на входе схемы D = l„
а на выходе Q=0.
138
Квазистатические D-триггеры часто используются для построе-
ния регистров. При этом цепи, управляющие записью и сдвигом,
а также формирователи фаз входят в состав ИС. Это обстоятель-
ство позволяет использовать в регистрах квазистатического типа,
являющихся многофазными системами, однотактный внешний сиг-
нал, подобно тому, как мы имели однотактный сигнал Т1 для двух-
фазного D-триггера (см. рис. 3.40). Недостатком квазистатических
регистров является потребление мощности D-триггерами в режиме
хранения информации. Поэтому более широкое распространение
получили динамические регистры на р-канальных МОП транзис-
торах.
Динамические двухтактные или четырехтактные регистры ис-
пользуются как регистры сдвига и обеспечивают необходимую за-
держку в схемах логических и арифметических узлов ЭВМ. и уст-
ройств дискретной автоматики. Рассмотрим работу двухтактного
динамического регистра на МОП транзисторах p-типа (рис. 3.41)
Рис. 3.41. Схема двухтактного дина-
мического регистра на р-канальных
МОП транзисторах на п разрядов (а)
и последовательность тактовых им-
пульсов (б)
Разряд регистра содержит два инвертора, собранных на трех
трйнзйсторах каждый (VT1... VT3 и VT4 ... VT6). Тактовый импульс
ТИ1 поступает одновременно на затвор нагрузочного транзистора
VT1 первого инвертора и на затвор VT3. Тактовый импульс ТИ2
поступает на затвор нагрузочного транзистора VT5 и одновремен-
но на затвор вентиля VT6.
Рассмотрим, каким образом осуществляются запись информа-
ции и ее сдвиг. Пусть на вход первого младшего разряда регист-
ра подан сигнал, соответствующий «1». В результате паразитная
емкость С1 заряжается и открывает транзистор VT2. При поступ-
лении' тактового импульса ТЙ1 открываются транзисторы VT1 и
VT3 и паразитная емкость С2 разряжается через открытый тран-
139
знстор VT2. По окончании импульса ТИ1 на емкости С1 сохра-,
няется заряд, соответствующий «О», в результате чего транзистор
VT4 будет закрыт. Тактовый импульс ТИ2 откроет транзисторы
VT5, VT6, поэтому будет образована цепь заряда паразитной вход-
ной емкости следующего разряда. Таким образом, за два такто-
вых импульса сигнал «1», поданный на вход первого разряда, ока-
жется переписанным на вход следующего разряда.
Рассмотрим случай, когда входной сигнал соответствует уров-
ню «О». При этом транзистор VT2 окажется закрытым, и с при-
ходом импульса ТИ1 емкость С2 будет заряжена через цепь от-
крытых транзисторов VT1, VT3, что обеспечит открывание тран-
зистора VT4. С приходом импульса ТИ2 емкость С1 второго бита
полностью разряжается через открытый транзистор VT4.
В результате за время двух тактовых импульсов сигнал «О»,
поданный на вход первого разряда, будет переписан на вход по-
следующего, второго разряда. Так как тактовые импульсы посту-
пают на все разряды регистра одновременно, то и процесс сдвига
информации идет во всех разрядах одновременно.
Как видно из схемы регистра, приведенной на рис. 3.41,а, по-
требление мощности в каждом разряде регистра происходит толь-
ко в момент прихода тактовых импульсов, когда в каждом разря-
де открываются нагрузочные транзисторы VT1, VT5.
Длительность тактовых импульсов определяется временем за-
ряда паразитных емкостей (С/, С2,...) и составляет 1... 2 мкс, что
обеспечивает малую среднюю потребляемую мощность на разряд
(в 3 ... 5 раз меньшую, чем у квазистатических регистров).
На выходе динамического регистра для получения хорошей на-
грузочной способности включается мощный выходной каскад (тран-
зисторы VT' н VT"), обеспечивающий быстрый разряд (через тран-
зистор VT") или заряд (через транзистор VT') нагрузочной емко-
сти Ся. Принцип работы четырехтактного динамического регистра
аналогичен принципу работы двухтактного, но четырехтактные ди-
намические регистры позволяют получить более высокую частоту
работы схемы при меньшей потребляемой мощности на разряд.
3.6.4.	ПРИНЦИП РАБОТЫ ИС НА КМОП ТРАНЗИСТОРАХ
Как видно из схемы инвертора, показанной на рис. 3.36,6, она
составлена из транзисторов разного типа проводимости (КМОП
транзисторов). Транзистор n-типа подключен истоком к нулевому
потенциалу (к земле), транзистор р-типа— к положительной шине
источника питания. Такая схема обеспечивает работу в режиме по-
ложительной логики. В этом режиме работают наиболее широко
применяемые серии КМОП схем.
Цифровые ИС на КМОП структурах отличаются рядом преиму-
ществ по сравнению со схемами на р-канальных МОП транзисто-
рах они имеют малую мощность потребления в статическом режи-
ме (единицы микроватт), относительно высокое быстродействие,
хорошую помехоустойчивость и достаточно большую нагрузочную
способность [1]. Мощность, потребляемая схемой на КМОП тран-
140
зисторах, расходуется в основном во время переходного процесса
на заряд выходных паразитных емкостей схемы и собственных ем-
костей транзистора. Поэтому с увеличением частоты переключения
схемы, а также при увеличении выходной эквивалентной емкости
потребляемая мощность возрастает, что моделируется уравнением
Рдин=2С^р£72ип, где Ся — эквивалентная емкость нагрузки; f9 —
рабочая частота; £/ип — напряжение источника питания.
В статическом режиме мощность определяется напряжением
питания и токами утечки закрытого МОП транзистора. На КМОП
транзисторах, как и на р-канальных МОП транзисторах, могут
быть построены статические, квазистатические и динамические схе-
мы.
Рассмотрим работу простейших статических логических схем
И — НЕ, ИЛИ — НЕ положительной логики на КМОП транзисто-
рах (рис. 3.42) [1]. Как видно из этих схем, для реализации функ-
ции ИЛИ — НЕ используются параллельное включение МОП тран-
зисторов n-типд и последовательное (ярусное) включение транзис-
Рис. 3.42. Схемы на КМОП транзисторах:
а - ИЛИ—НЕ; б — И—НЕ; в — ИЛИ—ИЛИ—«НЕ; г — счетный триггер
141
торов p-типа. Кроме того, каждый из входных транзисторов п-типа
связан по затвору с транзистором p-типа. Для реализации функции
И — НЕ параллельно включаются транзисторы p-типа и последо-
вательно — транзисторы n-типа. При подаче на вход схемы ИЛИ—
НЕ сигнала XI, соответствующего высокому уровню напряжения,
откроется транзистор VT1 и закроется VT4. В результате на вы-
ходе схемы формируется низкий уровень напряжения. При подаче
на оба входа (XI и Х2) сигнала низкого уровня транзисторы VT1
и VT2 закрываются, но открываются транзисторы VT3 и VT4, в
результате на выходе схемы напряжение будет соответствовать вы-
сокому уровню, близкому к напряжению питания £/ип. Таким об-
разом, перезаряд емкости нагрузки Сн всегда осуществляется через
открытый транзистор р- или n-типа, что повышает быстродействие
схемы. Для уменьшения мощности, потребляемой в динамическом
режиме, необходимо снижать емкость нагрузки Сн. Минимальное
напряжение питания схемы на КМОП транзисторах определяется
напряжением отпирания 170тпр р-канального транзистора, так как
оно больше, чем напряжение £/Отпп n-канального транзистора. На-
пряжение питания выбирается большим, чем t/0Tnp. Это обеспечи-
вает схеме на КМОП транзисторах высокую помехоустойчивость и
хорошее быстродействие.
Сравнение схем рис. 3.42 с аналогичными, выполненными на р-
канальных МОП транзисторах (см. рис. 3.38), показывает, что для
реализации тех же функций схемы на КМОП транзисторах состав-
ляются из большего числа элементов. Но повышенное быстродей-
ствие и малая потребляемая мощность обеспечивают их широкое
применение, особенно для построения схем с высокой степенью ин-
теграции. Чтобы уменьшить число элементов, в схемы на КМОП
транзисторах включают нагрузочный транзистор p-типа (для схем
положительной логики, рис. 3.42,в). Схема реализует функцию
ИЛИ — ИЛИ — НЕ и содержит пять МОП транзисторов [1]. Рас-
смотрим ее работу. При сигнале XI = 1, а Х2=0, так же как при
сигнале XI =0, а Х2=1, будет закрыта пара транзисторов проти-
воположной проводимости (VT1, VT4 или VT2, VT3 соответствен-
но), что обеспечит замыкание цепи тока через нагрузочный тран-
зистор VT5 на «землю». В результате на выходе схемы будет на-
пряжение, соответствующее низкому уровню. При сигналах XI и
Х2 высокого или низкого уровня напряжения закрыта верхняя
(VT3, VT4) дли нижняя (VT1, VT2) пара транзисторов, цепь тока
разорвана и на выходе схемы напряжения соответствует высокому
уровню.
Построение логической схемы ИЛИ — ИЛИ — НЕ на р-каналь-
ных МОП транзисторах потребует семь транзисторов. Таким обра-
зом, сочетание КМОП транзисторов с нагрузочным транзистором
позволяет реализовать сложные логические функции при минимуме
элементов (следовательно, будет сэкономлена часть площади крис-
талла).
На основе простейших логических схем на КМОП транзисторах
могут быть реализованы схемы триггеров. Рассмотрим для приме-
142
ра работу счетного триггера (рис. 3.42,г) [1]. Схема составлена
из двук триггеров D-типа: основного, содержащего инверторы НЕ1,
НЕ2 и включенный логический элемент обратной связи L1, и вспо-
могательного, содержащего инверторы НЕЗ, НЕ4 и включенный
элемент L4. Связь между основным и вспомогательным триггерами
осуществляется через L2 и L3. Формирователь фаз Ф1, Ф2 собран
на транзисторах VT1, VT2.
Пусть, когда тактовый импульс равен нулю (т. е. когда Ф1=0,
Ф2=1 и элементы LI, L3 открыты, a L2, L4 закрыты), основной
триггер находится в состоянии Q'=l, Q'=0. Так как при этом L3
открыт, напряжение, соответствующее «1» (Q'=l), поступая на
затворы транзисторов инвертора НЕЗ, откроет нижний транзистор
n-типа и вспомогательный триггер установится в состояние Q = 0 и
Q=l.
Если же ТИ=1 (Ф1 = 1, Ф2=9), элементы L2 и L4 открываются,
a L1 и L3 закрываются. Через L4 сигнал Q=l, поступая на затвор
нижнего транзистора инвертора НЕЗ, поддерживает его открытым,
и состояние вспомогательного триггера не изменяется (Q=0, Q =
= 1). В то же время при Q = 0 через открытый элемент L2 закры-
вается нижний и открывается верхний транзистор инвертора НЕ1,
в результате основной триггер устанавливается в новое состояние
Q'=l, Q'=0. После окончания тактового импульса (сигналы
ТИ = 0, Ф1 = 0, Ф2=1) вновь открываются элементы L1 и L3. Че-
рез открытый элемент L1 уровень Q'=0 поступает на затвор
верхнего транзистора инвертора НЕ1 и открывает его, подтверж-
дая состояние Q'=l. Таким образом, состояние основного триг-
гера не изменяется. В то же время уровень Q'=0 через откры-
тый элемент L3 закрывает нижний и открывает верхний тран-
зисторы инвертора НЕЗ, в результате чего вспомогательный триг-
гер установится в новое состояние Q'=l, Q = 0. Таким образом,
с приходом каждого тактового импульса изменяется состояние
основного триггера, а по окончании тактового импульса это со-
стояние будет передано на вспомогательный триггер.
Нами была рассмотрена схема триггера статического типа, од-
нако на КМОП транзисторах могут быть построены квазистатиче-
ские и динамические триггеры, которые по структуре аналогичны
соответствующим схемам на р-канальных МОП транзисторах.
Следует отметить, что квазистатические и динамические схемы
(триггеров и регистров) на КМОП транзисторах позволяют зна-
чительно уменьшить число элементов по сравнению с аналогичны-
ми схемами статического типа и значительно сократить потребляе-
мую мощность [1].
3 6 5 ОСНОВНЫЕ СЕРИИ ИС НА МОП СТРУКТУРАХ
Интегральные микросхемы на МОП структурах благодаря це-
лому ряду преимуществ получают все большее распространение.
Успехи технологии позволили за последние годы существенно уве-
143
личить их степень интеграции и быстродействие, что в значитель-
ной мере определило их область применения. В этом смысле сле-
дует особенно выделить схемы на КМОП транзисторах, позволяю-
щие создавать на кристалле до 100 000 элементов. Эти структу-
ры — основа компактных микрокалькуляторов, матриц запоминаю-
щих устройств, электронных часов и микропроцессоров.
Первые серии ИС на МОП структурах были выполнены по схе-
мотехнике «высоковольтных» р-канальных МОП ИС. К их числу
следует отнести серию К172, на базе которой создано целое семей-
ство настольных калькуляторов. Состав серии был ограничен че-
тырьмя простыми логическими схемами (до 30 элементов на крис-
талле) и двухступенчатым триггером с входной логикой. Эти схе-
мы имели малое быстродействие (/Здр=1 мкс), большую мощность
потребления (40 мВт/ЛЭ) и большие (по абсолютной величине)
уровни выходного напряжения ([/*ВЫх=—7,5 В, £7°Вых=—2,3 В),
ие совместимые с уровнями ИС ТТЛ. В новых разработках ЙС се-
рии К172 не применяются.
Представляет определенный интерес созданная также в числе
первых серия 186, в состав которой уже входил набор из 4-, 8-, 21-
и 64-р азрядных квазистатических регистров сдвига и 90-разрядно-
го динамического регистра сдвига. ИС этой серии имели малое
быстродействие и большую мощность потребления, а также высо-
кий отрицательный уровень «1», однако в состав серии была вклю-
чена схема преобразователя отрицательного входного напряжения
в положительное выходное напряжение (186ПУ1), что обеспечи-
вало совместимость с ИС ТТЛ. Отсутствие в составе серии комби-
наторных элементов несколько ограничивает область ее примене-
ния.
Недостатки первых серий на р-канальных МОП транзисторах
были в значительной мере устранены с освоением в серийном про-
изводстве ИС на КМОП структурах: серии К176, 564 (аналоги
СР4000, CD4000A). ИС этих серий имеют на частоте 1 МГц ди-
намическую мощность потребления 20 мВт на логический элемент,
а их статическая мощность потребления измеряется единицами
микроватт. В табл. 3.20 даны состав широко применяющихся се-
рий ИС на КМОП транзисторах и аналоги. Как видно из табл.
3.20, в составе КМОП серий кроме набора логических элементов и
триггеров имеются регистры, счетчики, схемы ЗУ и преобразовате-
ли уровней, обеспечивающие совместную работу с ИС ТТЛ. Сведе-
ния о конструктивном оформлении указанных серий и их темпе-
ратурных диапазонах приведены в табл. 3.21, а основные эксплуа-
тационные электрические параметры базовых логических элементов
указанных серий на КМОП транзисторах — в табл. 3.22.
Области применения ИС, входящих в состав серий со структу-
рой КМОП, достаточно широки. Рассмотрим несколько Примеров
применения ИС серии К176 для построения функциональных узлов
аппаратуры.
Так, на двух ИС К176ТМ2, двух ИС 176ЛА7 и одной ИС
К176ЛА9 может быть реализован 4-разрядный регистр. Каждый
144
Таблица 3.20
Состав серии ИС со структурой КМОП и их функциональные аналоги
в сериях CD4000 и CD4000A (RCA)
Функциональное назначение	Подгруппа, вид и поряд- ковый номер разработки	Обозначение функциональ- ного аналога
Четыре логических элемента 2И—НЕ (К176, К561,	ЛА7	1'1
564) (рис. 11) Два логических элемента 4И—НЕ (К176, К561, 564)	ЛА8	12
(рис. 2) Три логических элемента ЭИ—НЕ (KJ76, К561, 564)	ЛАЭ	23
(рис. 3) Четыре логических элемента 2ИЛИ—НЕ (К176;К561,	ЛЕ5	01
564) (рис. 4) Два логических элемента 4ИЛИ—НЕ (К176, К561,	ЛЕ6	02
564) (рнс. 5) Три логических элемента ЗИЛИ—НЕ (К176, К561,	ЛЕЮ	25
564) (рнс. 6) Логический элемент 9И и логический элемент НЕ	ЛИ1	—
(К176) (рис. 7) Шесть стробируемых логических элементов НЕ	ЛН1	МС14502А
(К|561, 564) (рис. в) Шесть логических элементов НЕ(К561,564) (рис. 9)	ЛН2	49А
Логический универсальный элемент (К176) (рнс. 10)	.ЛП1	07
Четыре логических элемента Исключающее ИЛИ	ЛП2	30
(К176, К561, 564) (рнс. И) Два логических элемента ЗИЛИ—НЕ и логический	ЛП4	00
элемент НЕ i(K176) >(рис. 12) Два логических элемента 4ИЛИ—НЕ и логический	ЛП11		
элемент НЕ (К176) (рис. 13) Два логических элемента 4И—НЕ и логический эле-	ЛП12	 -
мент НЕ (К.176) (рис. 14) Три в-входовых мажориторных логических элемента	ЛШЗ		
(К561, 564) (рнс. 15) Дешифратор 4Х‘1О (К176, 564) (рис. 16)	ИД1	28
6-разрядный двоичный счетчик (К176, К503) (рис. 17)	ИЕ|1	24
5-разрядный счетчик (К176) (рис. 18)	ИЕ2	ТА-5971
Счетчик по модулю 6 с дешифратором для вывода ин-	ИЕЗ	—
формации на 7-сегментный индикатор (К.176) (рис. 19) Счетчик по модулю 10 с дешифратором для вывода	ИЕ4	—
информации на 7-сегмеитный индикатор (К176) (рис. 20) 15-разрядный двоичный делитель частоты (К176)	ИЕ5	
(рис. 21) Десятичный счетчик с дешифратором (К176) (рис. 22)	ИЕ8	17
Счетчик-делитель на 8 (К5&1, 664) (рис. 23)	ИЕ9	22А
Два 4-разрядных счетчика (IK561, 564) (рис. 24)	НЕЮ	МС14520А
4-разрядный двоичный реверсивный счетчик (К561,	ИЕН	МС 141516А
564) (рис. 25) Двоичный счетчик на 60 и 1б-разрядиый делитель	ИЕ12	__
частоты (К176) (рис. 26) Двоичный счетчик с устройством управления (К176)	ИЕ13	__
(рис. 27) Двоичный счетчик с устройством управления (ка-	ИЕ17		
лендарь) (К176) (рис. 28) Двоичный счетчик на 60 (К176) (рис. 29)	ИЕ18	—
145
Окончание табл 3 20
Функциональное назначение	Подгруппа, вид и поряд- ковый иомер разработки	Обозначение функциональ- ного аналога
5-разрядный счетчик Джонсона (564) (рис. 30)	ИЕ19	—
4-разрядный полный сумматор (К176, 564) (рис. 31)	ИМ1	03
Двойной 4-каиальный мультиплексер (К561, 564)	КП|1	52А
(рис. 32) 8-каиальный мультиплексер (564) (рис. 33)	КП2	51А
Четыре двунаправленных переключателя (К176)	КТ1	16
(рис. 34) Счетверенный двунаправленный переключатель	ктз	66А
(K561, 564) (рис. 85) Три логических элемента И—ИЛИ (К176) (рис. 36)	ЛС1	’* —_
Четыре логических элемента И—ИЛИ (К561, 564)	ЛС2	19А
(рис. 37) 4-разрядиый компаратор (К561, 564) (рис. 38)	ИП2	МС145585А
Арифметическо-логическое устройство (564) (рис. 39)	ИПЗ	МС14581А
Схема сквозного переноса (564) рис. 40)	ИП4	MG14582A
Универсальный двухразрядный умножитель (К561,	ИП5	—
564) (рис. 41) Строенный мажоритарный мультиплексериый эле-	ИК1	52А
мент (564) (рис. 42) Сдвоенный 4-разрядный статический регистр сдвига	ИР2	15
(К176, 564) '(рис. 43) 4-разрядный универсальный регистр сдвига (К176)	ИРЗ	—
(рис. 44) 8-разрядный регистр сдвига (К176) (рис. 45)	ИР4	СД4031 непол- ный аналог
8-разрядиый регистр сдвига (564) (рис. 46)	ИР6	34А
4-разрядный последовательно-параллельный регистр	ИР9	35А
(564) (рис. 47) 18-разрядиый регистр сдвига (К176) (рис. 48)	ИР10	—
Многоцелевой регистр (564) (рис. 49)	ИР11	МС14580А
Многоцелевой регистр 4X4 бит (564) (рнс. 50)	ИР12	—
12-разрядный регистр последовательного приближе- ния (564) (рис. 51)	ИР13	—
Пять преобразователей уровня с инверсией (К176)	ПУ1	—
(рис. 52) Шесть преобразователей уровня с инверсией (К176)	ПУ2	09
(рис. 53) Шесть преобразователей уровня без инверсии (К176)	ПУЗ	10
(рис. 54) Шесть преобразователей уровня (К561,564) (рис 55)	ПУ4	50А
ОЗУ на 256 бит со схемами управления (К176)	РУ2	61
(Рис 56) Матрица-накопитель ОЗУ на 16 бит (|К176) (рис 57)	РМ1	Об
12-разрядиая схема сравнения (KI564, 564) (рнс. 58)	СА1	МС14531А
Два JK-триггера (КГ76, К561, 564) (рис. 59)	ТВ1	027
Два D-триггера с установкой «0» (К.176) (рис. 60)	ТМ1	05
Два D-триггера с установкой «0» и «1» (К176,	ТМ2	13
К561, 564) (рис. 61) Четыре D-триггера (К561, 564) (рис 62)	ТМЗ	42А
Четыре RS-триггера (К561, 564) (рис. 63)	ТР2	43А
Дешифратор двоичного кода в информацию для вы- вода на 7-сегментный индикатор (К.176) (рис. 64)	ИД2	—
Дешифратор двоичного кода в информацию для вы- вода на 7-сегмеитиый индикатор (К176) (рис. 65)	ИДЗ	—
146
Рис.1	Рис. 2	Рис.5	РисА	Рис.5
К56ЬЛН1	К176ЛП1
Рис.6	Рис 7	Рис.З	Рис.9	Рис.10
147
Рис2Я
К554ИЕ1Г
Рис.21
Q2 —
Qll-L
QI -2
Q2 —
Q8&
~ Рис. 24
К176ИЕ12
К176ИЕ18
S
Fuc.ZJ
К176ИЕ17
Рис.28
148
К176ИЕ1В
5ВЫП19
Рис. 5/
564KPZ
1 2 4 С	ПС	0 1 2 3 4 5 6 7
Рис. 33
]ЧХ1ЧХ)ЧХ1ЧХ0Ц
149-
564КТЗ
Рис. 35
РиС.34
5
564ИПЗ
6
4
3
Z
1
22
7
20
8
23
21
30 31 32 S3 АО А1 AZ АЗ ВО В1 вг 03 Сп мс	АЛО
F0
F1
FZ
С
9
10
11
13
654ИП4
564ИП5
\:в
14
г 16
17
р Ю.
14
15
13
1
12
2
10
3
8
О
КО
МО
К1
М1
М2
ХО
Y0
XI
Y1
11
9
РО
7
ZH-
6
3
Рис.40
Рис.41
Рис. 39
f^-01
01
^—03
— D4
03 —
QU —
г
ю
176МР4
1
15
01	к-	0
-с		
V		
02		ос
6
9
Рис.45
Рис.44
150
569ИР6
569ИР11
16
А1
RG
17
лг
9
10
13
A8
AE
Л
Bl
B2 —
B3-2-
89-^-
„ 4
B5 —
B6
3
15
15
16
20
'S
C
BI-
BB—
Puc.96
569ИР12
WE PG
C
75-37
^272
я 273
•г®
51
18
8
9
Л
19
10
21
4
90 5
oi -y
92 —
7
оз —
4
5
6
7
oo^
01-2
02 —
93 —
Puc. 50
3
5
7
9
11
1
2
9
6
10
12
15
Puc. 55
569ИР13
PG
11
«
1
13
Л
S
V
QC
OO
01
ог
оз
09
95
06
07
08
3
2
3
7
18
V" 94
Puc. 51
3
5 *
8 1
Puc.5Z
2
4
9
11
13
5
74
9
11
ж
21
fg|
18
17
Bl
02
wo
W1
PC
00
91
92
P3
В
QO
10
13
16
9
2
3
4
7
6
3
RA
0
1
2
23
0
1
2
01
02
03
Рис. 99
11
19
15
Z
4
6
15
10
12
Puc.53
3
7
19
9
5
Z
4
6
15
111 1
10
12
Puc.59
151
в
ЛУ
Р1
8/
J!~t3C1
£
12
4
3
13
Р2
К2
Я2
S2
ЗД2
тт
Рис. 59
Рис. 52
К176ИД2
Рис.65
_2
£
1
.разряд такого регистра состоит из D-триггера и распределительно-
го устройства, наличие которого увеличивает функциональные воз-
можности регистра, делая его универсальным. На ИС К176ТМ2
на основе двух однотактных D-триггеров может быть построен раз-
ряд двухтактного регистра сдвига.
Однотактные делители частоты с последовательным переносом
наиболее просты по схемотехнической реализации. Они выполня-
ются на D-триггерах соединением выходов предыдущих разрядов
со входами последующих. Коэффициент деления такого делителя
Кдел = 2Л, где h — число разрядов делителя.
152
Таблица 3.2t
Типы корпусов, применяемых для серий КМОП и их температурный
диапазон работы
Серия	Температурный диапазон, С	Условные обозначения корпуса		(см. табл 2 2)>
К176	—40... +70	201.144,	201.14-6,	238Л6-1
564	—60... +125	401.14-5, 405.24-2,	402.16-23, 4118.24-2,	41U2.16-1 402.1640
K56I	—45... +85	* 201.14-1, 239.24-1,	201.14,6, 2106.16-2	238 16-1
Однотактные делители частоты на 2 и 8 (с последовательным
переносом) могут быть выполнены на ИС К176ТМ2, но целесооб-
разнее настроить на ИС серии К176 делители с групповым перено-
сом (на схемах регистров сдвига с перекрестными связями) с наи-
большим коэффициентом деления (от 4 до 10)’. В таких делителях
входные импульсы поступают на общую для всех разрядов шину;
поступление входных импульсов на входы разрядов данной груп-
пы определяется состоянием управляющего выхода предыдущей
группы разрядов.
Таблица 3.22
Электрические параметры ИС КМОП
Параметры	Серня		Параметры	Серия	
	564	К176		564	К176
В 7’м, мкА, не менее 7‘вх, мкА, не более г/°вых, в, не более У‘вых, В, не менее /‘•’эд Р, НС, не более	9 ±10% —0,05 0,05 0,5 7,7 200 (при Св =50 пФ)	9 ±6 % —0,1 0,1 0,3 8,2 250 (при Св=50пФ)	/0,‘зд р, НС, ие более 7’пот, мкА, ие более /‘пот, мкА, не более t/пом, В Краз	200 (при Ся=50пФ) 0,1 0,1 0,9 50	250 '(при Ся=50 пФ) 0,3 0,3 0,9 50
Делители на регистрах с перекрестной связью имеют четный
коэффициент деления Кдед=2п, где п — число разрядов. Вводя
дополнительную обратную связь с прямого выхода старшего раз-
ряда на вход установки нуля младшего разряда, можно получить
нечетный коэффициент деления Кдм=2п—1.
На трех ИС К176ЛА7 н одной ИС К176ТМ2 может быть реа-
лизован последовательный сумматор с запоминанием переноса.
Распределитель входной последовательности импульсов на четы-
ре выходные шины, предназначенный для использования в много-
тактных электронных устройствах, может быть построен на
153
ИС К176ЛА7, К176ЛА9, К176ТМ2, К176ЛЕ5. Синхронизация рабо-
ты устройств обработки дискретной информации такого распреде-
ления импульсов осуществляется введением тактирующего генера-
тора, обеспечивающего формирование последовательностей такто-
вых импульсов и их размножение при разбивке синхронизируемых
элементов памяти на группы. Число элементов памяти в каждой
группе определяется коэффициентом разветвления усилителей так-
товых импульсов схемы размножения.
Для работы ИС серии К176 на мощные элементы целесообраз-
но применять их вместе со схемой, выполненной на ИС серии
К149. Запуск схемы осуществляется от мощного инвертора,
образованного параллельным соединением трех инверторов
ИС К176ЛП1.
Схемы серий К176 и К149 могут быть применены совместно
при запуске реле с параметрами по току не более 75 мА и по на-
пряжению не более 15 В с учетом допустимого отклонения на-
пряжения источника питания. При выборе типа реле необходимо
учитывать изменение сопротивления обмотки реле от темпера-
туры.
При конструировании аппаратуры на ИС серии К176 необходи-
мо учитывать, что емкость связи между проводниками, соединяю-
щими передатчики с приемниками информации, является емко-
стью нагрузки для ИС, передающих информацию. Увеличение ем-
кости приводит к возрастанию динамического тока потребления.
Чтобы исключить влияние перекрестных помех между одиночны-
ми проводниками в асинхронных устройствах, емкость связи не
должна превышать 100 пФ.
При конструировании аппаратуры на базе ИС серии К176 не-
обходимо предусматривать защиту от попадания импульсных по-
мех на шины «питание» и «земля», для чего в цепях питания ре-
комендуется устанавливать развязывающие конденсаторы — низ-
кочастотные и высокочастотные. Типы конденсаторов и их емко-
сти выбираются в зависимости от конструкции аппаратуры.
Рассмотрим на примере серии К176 принцип построения схем
на КМОП транзисторах и некоторые особенности их применения.
Как было показано (см. табл. 3.19), в состав серии входят логи-
ческие элементы, выполняющие функции И—НЕ и ИЛИ—НЕ.
Для реализации функции И—НЕ за базовую может быть принята
ИС 164ЛА8 (рис. 3.43,а), а для реализации функции ИЛИ—НЕ —
164ЛЕ6 (рис. 3.43,6). На основе этих базовых логических элемен-
тов построены практически все ИС серии К176.
При эксплуатации ИС серии К176 неиспользуемые входы в
схемах, реализующих функцию ИЛИ—НЕ, должны быть соеди-
нены с шиной «земля», а входы схем, реализующих функцию
И—НЕ, — с шиной питания. Допускается объединение неисполь-
зованных входов с используемым входом того же логического эле-
мента, но при этом коэффициент разветвления предыдущей схе-
мы, работающей на объединенные входы, уменьшается на едини-
цу. Не допускается объединение базовых элементов по выходам,
154
за исключением случая объединения выходов (не более четырех)1
базовых элементов, все входы которых соединены вместе. Допу-
скается эксплуатация ИС при пониженном до 6 В напряжении
питания, однако при этом электрические параметры могут не со-
ответствовать значениям, указанным в табл. 3.21.
Рис. 3.43. Базовые логические элементы для ИС серин К176-
а — И—НЕ; б — ИЛИ—НЕ -
В цепях питания ИС на печатных платах рекомендуется уста-
навливать развязывающие емкости в виде соединения двух кон-
денсаторов: низкочастотных (до 20 кГц) из расчета 2,2 мкФ и
высокочастотных (до 1,5... 2 МГц) из расчета 0,068 мкФ на каж-
дые 50 ИС.
Рассмотрим влияние температуры и емкостной нагрузки на
КМОП ИС серии К176. Зависимости выходного напряжения от
температуры для ИС К176ТМ2 (рис. 3.44,а) показывают, что ве-
личины t/’вых и С/°вых практически не меняют своего значения с
увеличением температуры, а из характеристик t3^^=f{CK) ИС
К176ТМ2 (рис. 3.44,6) следует сильная зависимость от емкостной
нагрузки времени задержки распространения при выключении, ко-
торая при увеличении Ся с 30 до 180 пФ возрастает больше чем
в два раза.
Рис. 3.44. Зависимости t/вых (Т) я р(Ся) для ИС К176ТМ2
155
3.7. Перспективы развития ЦИС
Каждый из рассмотренных типов ЦИС (биполярные ТТЛ и
ЭСЛ и схемы на МОП структурах: р-канальные, КМОП) имеет
свои преимущества и недостатки, определяющие их область при-
менения. Биполярные транзисторы пригодны для коммутации срав-
нительно больших токов, благодаря чему ИС иа таких транзисто-
рах отличаются высоким быстродействием, причем паразитные ем-
кости межсоединений между корпусами мало влияют на скорость
работы [10].
Путем соединения многих биполярных ИС, каждая из которых
имеет умеренную сложность, можно создавать быстродействую-
щие узлы аппаратуры. Для построения ЭВМ и узлов дискретной
автоматики сейчас наиболее широко применяются схемы ТТЛ.
Сверхскоростные устройства строятся на ИС типа ЭСЛ.
МОП транзисторы благодаря их технологичности позволяют
подучить значительно более высокую плотность размещения пе-
реключительных схем в интегральной структуре, чем биполярные,
изолированные р-п переходом или слоем окисла SiO2 [10]. Схемы
на МОП транзисторах, размещаемые на одном кристалле, могут
соответствовать целым функциональным блокам. Это определило
их широкое применение в электронных калькуляторах, ЗУ и мик-
ропроцессорах.
В свою очередь, постоянно повышающиеся требования с точки
зрения увеличения быстродействия, снижения потребляемой мощ-
ности, уменьшения габаритов и стоимости устройств повлекли за
собой поиски новых путей, позволяющих как улучшить рабочие
характеристики МОП транзисторов, так и увеличить степень ин-
теграции базовых логических элементов, выполняемых на бипо-
лярных транзисторах. Рассмотрим более подробно новые техноло-
гические направления в производстве ЦИС.
3.7.1. ИНТЕГРАЛЬНАЯ ИНЖЕКЦИОННАЯ ЛОГИКА
Как развитие самой первой из ключевых схем — транзисторной
логики с непосредственными связями (ТЛНС)—в последние го-
ды появилась интегральная инжекционная логика (И2Л). С по-
мощью схем И2Л удалось преодолеть традиционные недостатки би-
полярных ИС: малую плотность компоновки и высокую рассеива-
емую мощность на логический элемент. По плотности компоновки
схемы И2Л даже превосходят МОП схемы (удается разместить
более 1000 элементов на 1 мм2), а по рассеиваемой мощности со-
поставимы с КМОП схемами. Большое быстродействие, свойст-
венное биполярным ИС, при этом сохраняется (время задержки
распространения на логический элемент достигает 5 нс) [10]. Наи-
более известные варианты базовых инверторных схем И2Л и И2Л
с диодами Шотки показаны на рис. 3.45.
Небольшая рассеиваемая мощность И2Л ИС объясняется от-
сутствием резисторов. Инжекция носителей в область базы тран-
156
зистора осуществляется с помощью активных генераторов тока,
выполненных на р-п-р транзисторах. Большое быстродействие при
малых мощностях потребления объясняется незначительными па-
разитными емкостями, отсутствием накопления заряда и очень
небольшой разницей логических уровней. Входящие в схему ло-
гические элементы можно размещать вдоль инжекционных шин,
что упрощает топологию. Кроме того, на одном кристалле можно
без труда объединить как цифровые И2Л, так и аналоговые ИС.
Рис. 3.45. Базовые ин-
верторные схемы типа
И2Л
Как предполагают, схемы И2Л с диодами Шотки позволяют по-
лучить без увеличения потребляемой мощности еще более высокое
быстродействие (время задержки до 0,1 нс) [10].
3.7.2. МОП СХЕМЫ С пчКАНАЛАМИ
Ограничения по быстродействию, характерные для р-каналь-
ных МОП схем, могут быть устранены с помощью «-канальных
МОП структур. Подвижность электронов в кремнии больше, чем
подвижность дырок, что может обеспечить скорость переключе-
ния МОП схем с «-каналом, в 2...3 раза большую, чем схем с
p-каналом. Последние достижения в технологии позволили устра-
нить недостатки первых «-канальных схем. Использование метода
ионной имплантации и применение в цепях нагрузок структур с
обедняемыми, а не обогащаемыми каналами позволило снизить
напряжение питания до 5 В, что делает эти схемы совместимыми
по электрическим уровням с ТТЛ. Применение отдельного напря-
жения смещения подложки позволило повысить пороговое напря-
жение, которое на начальном этапе было недопустимо низ-
ким [10].
В настоящее время разработан целый ряд микропроцессорных
схем на И2Л и «МОП технологии (см. гл. 4). Несколько слов
следует сказать о направлениях дальнейшего развития МОП
структур, в частности ДМОП (МОП транзистор, выполненный по
методу двойной диффузии), УМОП (МОП транзистор с V-образ-
ной канавкой). Обе эти структуры позволяют уменьшить длину
канала в МОП транзисторе. В ДМОП структурах это достигается
приведением двух последовательных диффузий примесей противо-
положного типа проводимости. Область дрейфа оказывается обед-
ненной, и время переключения при таком коротком канале значи-
тельно уменьшается [10].
Толщина промежутка исток — сток УМОП приборов опреде-
ляется толщинами эпитаксиального или диффузионного слоя,
вскрываемого при неизотропном травлении. В результате трав-
157
ления в диффузионных или эпитаксиальных выращиваемых плен-
ках получаются V-образные канавки, которые вскрывают тонкий
слой с новой сформированной поверхностью. Подложка становит-
ся истоком, а верхняя диффузионная область — стоком. Затвор
создается на скошенной стороне травлений канавки путем окис-
ления и осаждения пленки. Примерами дискретных УМОП-тран-
зисторов являются приборы типа КП901... КП904, обладающие
большими эксплуатационными напряжениями (30... 100 В), кру-
тизной усиления 30... 100 мА/B и током стока 0,1... 1 А.
В обеих конструкциях перспективных МОП структур управле-
ние расстоянием сток — исток осуществляется технологическими
методами и не зависит от возможностей фотолитографии, как при
всех других методах изготовления МОП приборов. В результате
использования указанных методов можно создать МОП приборы
с задержкой переключения около 1 нс при напряжении 5 В. Такое
быстродействие сравнимо с самыми быстрыми ИС ТТЛ.
Начаты разработки усовершенствованных ИС ТТЛ повышен-
ного быстродействия при малой потребляемой мощности, являю-
щиеся аналогом серий 54ALS/74ALS и 54F/74F(FAST TTL). При-
мером таких схем являются разрабатываемые ИС серии КР1533
(с быстродействием /здр=4 нс и потребляемой мощностью 1 мВт)
и ИС серии КР1531 (с быстродействием /здр=2,7...3,5 нс и по-
требляемой мощностью 4 мВт).
В схемах, являющихся аналогом серии 54ALS/74ALS, усовер-
шенствование получено за счет технологических преимуществ при
использовании ограничивающих диодов с барьером Шотки, ионной
имплантации примесей и окисной изоляции элементов. Все это
позволило устранить насыщение транзисторов, накопление излиш-
него базового заряда и тем самым уменьшить время выключения
транзисторов и стабилизировать его в температурном диапазоне.
Кроме того, улучшилась динамическая помехоустойчивость при
высоком уровне напряжения за счет активного выключения вы-
ходного транзистора.
В ИС, являющихся аналогом FAST TTL, использована техно-
логия Изопланар II, позволяющая получать транзисторы с высо-
кими скоростями переключения (до 5 ГГц) и малыми паразитны-
ми емкостями и значительно сократить размеры кристалла.
ГЛАВА 4
МИКРОПРОЦЕССОРЫ И МИКРО-ЭВМ.
4.1.	Микропроцессоры
Микропроцессорные ИС появились как результат взаимопро-
никновения микроэлектроники и вычислительной техники. Повы-
шение степени интеграции элементов на кристалле и высокое
быстродействие цифровых структур, достигнутые в последние годы,
158
позволили создать новое поколение средств вычислительной тех-
ники. Сейчас элементной базой ЭВМ являются схемы большой
функциональной сложности. К таким БИС относятся в первую
очередь микропроцессоры (МП), схемы оперативной, постоянной
и репрограммируемой памяти, а также ИС управления, преобра-
зования и стыковки (интерфейсы) с реальным объектом [1]. На-
ряду с традиционной сферой применения средств вычислительной
техники МП начали использовать также в областях, где ранее
применялись лишь отдельные электронные или электротехниче-
ские блоки, а внедрение вычислительной техники считалось не-
эффективным [2].
По архитектурным и структурным решениям МП аналогичны
процессорам «больших» ЭВМ, обработка информации в которых
производится по программе (или микропрограмме). Само назва-
ние «микропроцессор» связано с исполнением процессора на од-
ном или нескольких кристаллах полупроводниковой ИС. Микро-
процессоры служат главными функциональными частями нового
класса ЭВМ, так называемых микро-ЭВМ, отличительной особен-
ностью которых является то, что они реализованы на СИС и БИС
и выполняют определенные простые операции с помощью специа-
лизированной программы управления (однопрограммный ре-
жим) [3].
Предшественником МП и микро-ЭВМ был микрокалькулятор.
Именно на нем были отработаны топологические, схемотехниче-
ские и архитектурные решения, которые широко использовались в
дальнейшем при создании первых МП. Наряду с микропрограмм-
ными МП в последние годы появились БИС, выполняющие от-
дельные виды логической или математической обработки инфор-
мации. Алгоритм их работы определяется не программой, а функ-
циональной схемой. Их можно назвать специализированными
МП [3]. В современных микро-ЭВМ такие специализированные
МП обеспечивают, например, выполнение операций ввода/вывода
параллельно с работой основного МП [4].
Однако наибольшее распространение получили МП широкого
назначения — управляемые по программам или микропрограммам.
Разновидности этих МП строятся на базе ЭСЛ, ТТЛШ, КМОП,
И2Л и других распространенных логик, поэтому из гаммы вы-
пускаемых МП можно выбрать как быстродействующие, так и
многоразрядные приборы. При современном подходе микропроцес-
сорные функции распределяются между несколькими БИС, со-
ставляющими так называемый МП комплект (МПК).
4.1.1.	ОСНОВНЫЕ МИКРОПРОЦЕССОРНЫЕ КОМПЛЕКТЫ
и их функциональный состав
За последние годы разработано значительное количество МПК
различного схемно-технологического направления. Сравнительные
обобщенные характеристики некоторых из них приведены в табл.
4.1. Однозначность выбора для аппаратуры адекватного МПК и
159
Таблица 4.1
Сравнительные обобщенные характеристики МПК
Серия МПК	Технология	Раз- ряд- ность	Быстро- действие, тыс. оп*/с	Число РОН	Мощность потребле- ния, Вт	Число ИС в базо- вом МПК	Число ИС в МПК	Число источ- ников 1ИТ8ННЯ
КР580	МОП п канал	8	500	6	1,5	—	6	3
КР583	И2Л	8	1000	16	0,82	1	7	1
КР584	И2Л ттлш	4	1000	8	0,50	2	4	1
КР588	КМОП ннз- копороговая	16	200	16	0,04	2	6	1
К589	ттлш	2	1000	11	2,15	2	8	1
К1800	ЭСЛ	4	3000	1	3,23	2	4	2
К1801	МОП п канал	6	550	8	1,0	1	1	1
КР18О2	ттлш	4	1400	16	2,2	2	6	1
КР1804	ттлш	4	550	16	2,05	2	8	1
* Операция типа регистр—регистр
эффективность применения этой техники во многом зависят от
опыта подготовки потребителей.
МПК разрабатываются в виде секционных БИС с возможно-
стью наращивания. Исключение составляет БИС КР580ИК80А—
8-разрядный МП, в котором можно увеличить разрядность обра-
батываемых данных путем двоичного пересчета. В состав секци-
онных МПК входят, как правило, n-разрядная МП секция, пред-
назначенная для обработки информации и временного хранения
результатов, схема микропрограммного устройства управления, а
также БИС, выполняющие функции по обработке прерываний,
выполнению программы, синхронизации и связи с периферийными
устройствами.
Возможность наращивания разрядности обрабатываемой ин-
формации и применение микропрограмм обеспечивают гибкость и
широкую сферу применения секционных МПК, поскольку разра-
ботчик аппаратуры сам может определять набор команд.
В большинство МПК не входят ЗУ, что вызывает необходи-
мость подбора этих схем из стандартной номенклатуры
(см. гл. 5).
Следует отметить, что выбранный для работы МПК можно при
необходимости расширить за счет БИС из других МПК, соблюдая
режимы, оговоренные в технической документации. Перечень МП
и МПК широкого применения, рекомендуемых для использования
в вычислительной аппаратуре, их состав и основные характери-
стики приведены в табл. 4.2.
160
Таблица 4.2
Перечень МП и МПК и их основные характеристики
Техно- логия	Серия	Зарубеж- ный аналог	Технические характе рнстнкн			Количество БИС в серии		Примевевие
			Раз- ряд- ность	Время выпол- нения команд (операций), мкс	Потреб- ляемая мощность, Вт	про- цессор- ных	вспо- мога- тель- ных	
рМОП	К536			8	20,0	0,07	6*	6	Микро-ЭВМ «Эле-
рМОП КМОП	К145	—	4	0,6	0,01—0,1	84	—«	ктроника С5»
КМОП	К587	—	4л	2,0	0,01	3	1	
КМОП	К588		16л	2,0	0,005	3	8	
лМОП	580	18 080	8	2,0	0,75	3	10	Микро-ЭВМ
лМОП	К581	СР 1600	8	0,4	0,9	4	3	СМ1800 «Электро- ника К-ю» Микро-ЭВМ «Элек-
лМОП	К586			16	0,5	1,0	2	2	троника-60» Микро-ЭВМ «Элек-
лМОП	К1801			16—32	2,0	1,2	2	11	тропика С5-21»
ттлш	К589	13 000	2л	0,08	0,9	4	5	Быстр о действую-
ттлш	К1802			8л	0,14	1,6	4	10	щий контроллер СМ ЭВМ
ттлш	К1804	Ат2900	4л	0,11	1,5	6	14	МикрО'ЭВМ «Элек-
и«л	К582	__г	4л	1,75	280А	2	3	троиика-81» Контроллеры
и*л	К583		8л	1,0	560А	4	11	ЕС ЭВМ
И2Л	К584	SBP400	4л	20	150А	2	3	Вычислители
ЭСЛ	|К 1800	М10800	4л	0,01	0,8	4	4	ЕС ЭВМ
4 1 2. ХАРАКТЕРИСТИКА МИКРОПРОЦЕССОРА
Микропроцессор — устройство обработки цифровой информа-
ции, которое может быть оснащено постоянным запоминающим ус-
тройством (ПЗУ), служащим для программирования. Таким обра-
зом, логика работы МП задается сменой программы в ПЗУ. Пер-
вые МП состояли из одного кристалла, однако опыт их примене-
ния показал, что для создания автономной вычислительной иди
управляющей системы к такому МП приходится добавлять целый
ряд ЦИС, а именно схем памяти, ввода/вывода, а также уст-
ройств для ввода программного обеспечения, чтобы управлять ра-
ботой самого МП. Более удобными в применении оказались се-
мейства совместимых между собой БИС, т. е. МПК. МПК — это
основа ЭВМ четвертого поколения и микро-ЭВМ.
Типичная программа работы МП состоит из последовательно-
сти команд, хранящихся в репрограммируемом ПЗУ [5]. Ис-
пользование его позволяет перезаписывать информацию, это, в
свою очередь, дает возможность с помощью программных средств
6—50	161
решать различные задачи на одном и том же МП. В структуре
МП можно выделить операционную и управляющую части. Опе-
рационная часть проводит логическую обработку информации,
циркулирующей в самом МП, управляющая — декодирует коман-
ды и формирует сигналы, необходимые для выполнения той или
иной операции. .Каждая команда представляет собой небольшую
программу, состоящую из элементарных операций. Последова-
тельность таких команд называется микропрограммой. Очеред-
ность команд, в соответствии с которой работает управляющая
часть МП, называется программой. Программа записывается в
ПЗУ, в котором хранятся как микропрограммы, так и управля-
ющие программы для решения конкретной задачи. Почти все ви-
ды МП имеют достаточно большое число дополнительных внут-
ренних регистров, которые служат для сокращения времени вы-
полнения операций и формирования адресов большей длины, чем
базовая разрядность процессора. У многих МП имеется регистро-
вая стековая память (стек означает штабель), которая исполь-
зуется для хранения подпрограмм, таблиц прерывания и данных.
Стековая память состоит из группы связанных регистров и счет-
чика служащего для выбора соответствующего регистра. Такая
система в зарубежной литературе называется FIFO (first in —
first out — первым пришел — первым ушел).
Первые МП строились на р-канальных МОП транзисторах,
поэтому имели невысокое быстродействие. В дальнейшем появи-
лись МП с использованием n-канальных МОП транзисторов и
биполярных интегральных структур (И2Л, ТТЛШ и ЭСТЛ), что
привело к значительному увеличению быстродействия.
Количество различных операций, выполняемых некоторыми
МП, доходит до 100, причем предусматриваются операции с двой-
ной длиной слова и побайтовой обработкой информации. В про-
цессе развития наряду с МП, имеющими фиксированный список
команд, появились МП с микропрограммным управлением, кото-
рое позволяет изменять список команд и алгоритмы управления.
Это увеличивает гибкость процессора и упрощает реализацию по-
следовательности относительно сложных микрокоманд, например
таких, какие необходимы для преобразования Фурье [3]. Однако
для эффективного использования микропрограммного управления
необходимо, чтобы быстродействие ЗУ микрокоманд было в 5... 10
раз выше, чем быстродействие ЗУ команд, так как каждую
команду составляет ряд последовательно выполняемых микроко-
манд. Появление быстродействующих ПЗУ большой емкости бу-
дет способствовать широкому внедрению микропрограммного уп-
равления в структуру МП.
Одной из существенных характеристик МП, влияющих на об-
ласть их применения, является длина слова. Распространенные в
настоящее время МП можно подразделить на 4-, 8- и 16-разряд-
ные. Первые применяются в основном в микрокалькуляторах,
кассово-бухгалтерских автоматах, вторые — в системах обработки
данных, третья — в микро-ЭВМ широкого назначения [3].
162
Второй важнейший параметр МП — быстродействие. Оно оп-
ределяется структурой и технологией исполнения БИС. В настоя-
щее время диапазон быстродействия МП — от десятков тысяч
до 1 ... 3 млн. коротких операций регистр — регистр в секунду
[6]. В частности, МП, реализованные на основе р МОП ИС, ра-
ботают со скоростью 80 тыс. оп./с, «МОП ИС — 400 тыс. оп./с,
КМОП ИС — 400 тыс. оп./с. Биполярные структуры могут дать
увеличение скорости вычислений на несколько порядков: (И2Л
ИС — 500... 600 тыс. оп./с, ТТЛШ ИС — 1,2 млн. оп./с, ЭСЛ ИС —
3,0 млн. оп./с).
История развития МП БИС не превышает 15 лет (первые со-
общения о разработке микропроцессора 4004 фирмой Intel было
опубликовано в 1971 г.). За это время появилось четыре поколе-
ния МП, отличающихся тактико-техническими характеристиками:
первое — медленно действующие 4-разрядные МП БИС (рМОП
технология); второе — 4- и 8-разрядные МП БИС среднего быст-
родействия (и МОП и КМОП технологии); третье — быстродей-
ствующие биполярные секционированные МП БИС; четвертое —
микропроцессоры, процессорные секции, микро-ЭВМ, расположен-
ные на одном кристалле.
4.2.	Микропроцессорный комплект серии КР580
Большие интегралные схемы, входящие в состав МПК КР580
и выполненные по «МОП технологии, имеют достаточно высокое
быстродействие и относительно небольшую потребляемую мощ-
ность. Этот МПК широко применяется в вычислительной и управ-
ляющей аппаратуре для различных отраслей народного хозяйст-
ва. Данный МПК аналогичен популярной серии БИС 8080А (фир-
ма Intel). БИС этого МПК имеют фиксированную архитектуру,
что однозначно определяет архитектуру и систему команд уст-
ройств, построенных на основе МПК. Полный состав МПК
КР580 и основные характеристики входящих в него БИС приведе-
ны в табл. 4.3.
Состав данного МПК постоянно расширяется благодаря освое-
нию в производстве новых БИС.
Приведем функциональный состав МПК серии КР580 и пара-
метры отдельных БИС, входящих в комплект:
Центральное процессорное устройство параллельной обработки данных
КР580ИК80А
Разрядность данных......................................8
Число команд............................................78
Максимальная емкость адресуемой	памяти, Кбайт ...	64
Максимальное число адресуемых внешних устройств ввода/вы-
вода..................................................... 256/256
Число уровней прерывания................................8
Тактовая частота, МГц, ие более.........................2,5
Потребляемая мощность, Вт, ие	более.....................1,5
Тип корпуса............................................ 2123.40-2
6*	163
Таблица 4.3
Функциональный состав МПК КР580 и основные характеристики микросхем,
входящих в его состав
Функциональное назначение и тип микросхемы	Обозначе- ние функ- циональ- ного ана- лога	Техноло- гия	Разряд- ность	Быстро- действие **вд р	1 Потреб- ляемая мощность, мВт	Условное обозначен ние кор- пуса (см« табл. 2.2)
ЦПУ параллельной обработки данных КР580ИК80А	8080А	лМОП	8	Гт<2,5МГц	1500	2123 40-2
Программируемый синхронно-асинхрон- ный передатчик КР580ИК51	8251	лМОП	5...8	^<2 МГц, Кбм=56 К бит/с (синхр. ре- жим)	400	2121.28-3
Программируемый параллельный интер- фейс КР580ИК55	8255	лМОП	8, 4, 1	Гт<2 МГц	350	2123.40-2
Программируемый контроллер прямого доступа к памяти КР580ИК57	8257	лМОП	Канал даиных-8, адрес-16	FT<2 МГц	630	2123.40-2
Программируемое многорежнмное вре- менное устройство (таймер) КР580ВИ53	8233	лМОП	8	FT<2 МГц	750	2120.24-3
Прогр ам м ируемое устройство управле- ния прерываниями КР580ВН59	8259	лМОП	Число запросов 8...64	tan р=500 НС	525	2121.28-5
Генератор тактовых импульсов КР580ГФ24	8224	ТТЛШ		Ft <27 МГц	700	238.16-2
Контроллер электрон- ио-лучевой трубки КР580ВГ75	8275	лМОП	8	Ft<3,12 МГц	800	,2123,40-2 /
Программируемый контроллер клавиату- ры и индикации КР580ВВ79	8279	лМОП	8	Гт<2 МГц	600	2123.40-2
Контроллер шин КР580ВП8	8218	ттлш	——	tan, Р<100 ИС	1200	2123.40-2
Системный контрол- лер и швдяый форми- рователь КР58ОВК28	8228	ттлш	8	<60 нс	1000	2121.28-4
Системный контрол- лер и шинный форми- рователь КР580ВК38	8238	ттлш	8	<60 нс	1000	2121.28-4
Буферные регистры КР580ИР82	8282	ттлш	§	<40 нс	800	2140.20-1
Буферные регистры КР58ОИР83	8283	ттлш	8	<46 ис	800	2140.20-1
Шинные формирова- тели КР580ВА86	8286	ттлш	8	<30 нс	800	2140.20-1
•	— максимальная тактовая частота; Уо5|1 — скорость обмена данными.
164
Программируемый синхронно-асинхронный приемопередатчик
КР580ИК51
Длина передаваемых и принимаемых символов, бит .	.	.	5... 8
Тактовая частота, МГц...................................2
Максимальная скорость обмена, Кбнт/с:
в синхронном режиме....................................56
в асиихроииом режиме.................................9,6
Потребляемая мощность, мВт, ие	более..................400
Тип корпуса..............................................  2121,28-3
Программируемый параллельный интерфейс КР580ИК55
Число режимов работы....................................3
Число каналов (при разрядности канала 8 бит) ....	3
Тактовая частота, МГц, не более.........................2
Потребляемая мощность, мВт, ие	более..................350
Тип корпуса..............................................  2123.40-2
Программируемое многорежимное временнбе устройство (таймер)
КР580ВИ53
Число программируемых режимов...........................6
Максимальный счет при работе счетчиков в режиме:
двоичного счета........................................2й
двоично-десятичного счета.............................10*
Тактовая частота, МГц, ие более.........................2
Потребляемая мощность,	мВт, не более..................750
Тип корпуса............................................. 2120.24-3
Программируемый контроллер прямого доступа и памяти К.Р580ИК61
- Число каналов управления прямого доступа к памяти . .	4
Разрядность канала данных............................. .	8
Число разрядов адреса..................................18
Максимальная длина массива обмена данными, Кбайт .	.	16
Потребляемая мощность, мВт,	ие более..................630
Тип корпуса............................................ 2123.40*2
Программируемое устройство управления прерываниями KP58UBH59
Основные режимы работы:
программирование (запись команд, чтение информации в
регистре)
обслуживание по результатам опроса
обслуживание по запросу
Число обслуживаемых запросов.............................8
(возможно их увеличение до..............................64)
(Выбор приоритета задается и изменяется программно.)
Потребляемая мощность, мВт, не более	....	525
Тип корпуса ...................................  .	. 	2121.28-5
4.2.1.	ЦЕНТРАЛЬНОЕ ПРОЦЕССОРНОЕ УСТРОЙСТВО КР580ИКВ0А
Большая интегральная схема КР580ИК80А представляет со-
бой 8-разрядное центральное процессорное устройство (ЦПУ) па-
раллельной обработки данных. Наращивание числа разряд»
может быть выполнено программным способом. Структурная схе-
ма КР580ИК80А представлена на рис. 4.1. Рассмотрим каждый
узел схемы.
165
Арифметическо-логическое устройство (АЛУ) обеспечивает
выполнение арифметических, логических операций и операций
сдвига над двоичными данными, представленными в дополнитель-
ном коде, или над двоично-десятичными данными. Блок регистров
предназначен для приема, хранения и выдачи различной инфор-
мации, участвующей в процессе выполнения программы. Он со-
Л0...В7^Магистраль Ванных
Буфер Ванных
j АЛУ с десятичной
коррекцией
регистр /[ регистр 2|
Внутренняя мазистоаль
Блок
резистрод
Регистры
дременного
хранения
W | Z
Регистры
общего
назначения
L
Е
0
Н
д
в
Указатель
отека
Ч? кодопреобразователь}
Комбинационный
сумматор
Счетчик
команд
Регистр ;
адреса
Буфер адреса
^Адресная
АО...A гупмазистраль
Схема
инкремента/
декремента
Рис 4 1 Структурная схема ПЦУ параллельной обработки информации
КР580ИК80А
стоит из пяти узлов. Шестнадцатиразрядный счетчик команд пред-
назначен для приема и хранения текущего адреса команды. Со-
держимое счетчика команд инкрементируется после выборки каж-
дого байта команды. Шестнадцатиразрядный указатель стека
предназначен для приема и хранения адреса ячейки стека. Со-
держимое указателя стека декрементируется, когда данные за-
166
гружаются в стек, и инкрементируется, когда данные выбираются
из стека. Восьмиразрядные регистры общего назначения (В, С,
D, 1Е, Н, L) могут использоваться как накопители (обрабатывае-
мые данные находятся в самом регистре) и указатели (16-разряд-
ный адрес операнда определяется содержимым пары регистров).
Регистры временного хранения (W, Z) предназначены для прие-
ма и временного запоминания второго и третьего байтов команд
переходов, передаваемых с внутренней магистрали данных в счет-
чик команд. Шестнадцатиразрядный регистр адреса предназначен
для приема и хранения в течение одного машинного цикла адреса
(команды или операнда) и выдачи его на буфер адреса и на схе-
му инкремента/декремента.
Схема синхронизации и управления состояниями ЦПУ форми-
рует машинные такты и циклы, которые координируют выполне-
ние всех команд МП, и вырабатывает сигнал Синхро, определяю-
щий начало каждого машинного цикла.
Для выполнения команды требуется от одного до пяти машин-
ных циклов, каждый из которых выполняется в течение времени,
соответствующего длительности 3... 5 тактов (Т1...Т5), длитель-
ность каждого из них соответствует периоду следования тактовых
импульсов Ф1, Ф2. МП может находиться в состояниях: ожида-
ние, захват и останов, длительность которых составляет целое чи-
сло тактов и зависит от внешних управляющих сигналов. Шест’
надцатиразрядный буфер адреса представляет собой двунаправ-
Таблица 4.4
Назначение выводов ИС К.Р580ИК.80А
Нойер вывода	Мнемоническое обозначение		Назначение
	русское	английское	
25...27, 29...35, 1, 40, 37...39, 36	А0...А15	А0...А15	Канал адреса
_2	Общий	GND	Общий
10...7, 3...6	Д0...Д7	Д0-Д7	Канал данных
у	Decs	С/вв	Напряжение источника питания 3
12	Сброс	RESET	Сброс
13	Зх	HOLD	Захват шин
14	ЗПр	INT	Запрос прерывания
	Ф2	Ф2	Фаза 2
	РПр	INTE	Разрешение прерывания
17	П	DBIN	Прием
18	В	WR	Выдача
19	с	SYNC	Синхро
20	Uccz	Ucc	Напряжение источника питания 2
21	ПЗх	HLDA	Подтверждение захвата
22	Ф1	Ф1	Фаза 1
23	Г	READY	Готовность
24	жд	WAIT	Ожидание
28		Ddd	Напряжение источника питания 1
167
ленные схемы, имеющие на выходе третье состояние Выключено.
Буфер адреса предназначен для выдачи адреса на адресную ма-
гистраль. Восьмиразрядный буфер данных представляет собой
двунаправленные схемы, имеющие на выходе состояние Выключе-
но. Буфер данных предназначен для обмена информацией МП с
внешними устройствами. Схема управления вырабатывает в опре-
деленной последовательности микрооперации, необходимые для
выполнения команд в МП.
Устройство управления состоит из регистра команд, предназ-
наченного для приема кода команд, поступающего в МП, и хра-
нения его иа время выполнения команды, программируемой логи-
ческой матрицы (ПЛМ), предназначенной для расшифровки кода
команды и выработки микроопераций, в соответствии с микропро-
граммой выполнения команды. Назначение выводов ЦПУ
КР580ИК80А приведено в табл. 4.4.
4.2.2.	ПРОГРАММИРУЕМОЕ УСТРОЙСТВО КР580ИК51
БИС КР580ИК51 представляет собой однокристальное про-
граммируемое устройство для синхронно-асинхронных приемно-пе-
редающих каналов последовательной связи. Она служит для пре-
образования параллельного кода, полученного из МП системы, в
последовательный поток символов со служебными битами и выда-
ет этот поток в канал связи с различной скоростью. Данная БИС
также выполняет обратное преобразование последовательного по-
тока символов со служебными битами в параллельное 8-разряд-
ное слово, которое поступает в канал данных МП системы. Име-
ется пять режимов работы КР580ИК51: асинхронная передача,
асинхронный прием, синхронная передача, синхронный прием с
внутренней синхронизацией, синхронный прием с внешней синхро-
низацией.
В каждом режиме может быть проведен контроль на четность
и нечетность, а длина слова может быть изменена в пределах
5... 8 бит. Режим задается предварительно вводимой инструкцией
режима. Структурная схема КР580ИК51 представлена на рис. 4.2.
Таблица 4.5
Направление потока информации и ее вид
Входные сигналы				Направление и вид информации
У/Д	Зп	ВУ	Сброс	
0	0	1	0	Из ПУ в МП, данные
0	1	0	0	Из МП в ПУ, данные
1	0	1	0	Из ПУ в МП, информация состояния
I	1	0	0	Из МП в ПУ, управление
X	X	X	1	Канал ввода/вывода устанавливается в состояние Вы- ключено
X — безразличное состояние				
168
о>
Вуферы ввода/вывода I
.....-----=u t
Выходные трех-
стабильные
формирователи
выход-
ной
регистр
ванных
Выход-
ной
регистр
состо-
яния
Вопрос Запрос
ПрТ ЯдГ
Выходные
формиро-
ватели
Регистр
режима
Регистр.
команды
бад Конец
синхро передачи
Ф1 Ф2
Входной
регистр
ГЮ...Я7
Схема^
зарядки
внутрен-
ней
магистра-
ли данных
Входной
форми-
рова-
тель
Готовность
ПР
BblX ПД
\Передатчик
выходной
формиро-
ватель
Готовность Готовность^
Пд ПрГ
Схема фор-
мирования
и старт-
бита
Схема упра-
вления и
г- синхрони-
зации пере-
датчика
Ре- .
гистр-
• пере--* четности
дат- "
чина
Схема фор-
нированин
вита кон-
троля и
чтарт-дита
8
8
8
8
I I L L' ' 1 I Схема
И	1 |йгл»яг| управле-
форни- Схема	--------
робиния управления Р<$-
фаз
сброса

ния и син-
хрониза- .
ции при-
емника
входной
формиро-
ватель
Регистр
прием-
ника
Рг1
Регистр
прием-
ника
PrZ
Регистр
аервогс
синхро-
символа
Регистр
второго
синхро-
символа
Схема
срав-
нения
Приемник ___।
Готовность Синхро Зл ВУ Чт У/Д Сброс СанхроПр вхЛр
ПдТ
Синхро Пд
Рис. 4.2. Структурная схема программируемого синхронно-асинкронного передатчика КР580ИК51:
Пр—приемник; Пд — передатчик; ПрТ —приемник терминала; ПдТ — передатчик терминала
Рассмотрим узлы схемы. Каждый буфер ввода/вывода пред-
ставляет собой двунаправленную 8-разрядную схему, предназна-
ченную для связи с МП системой. Каждый из восьми выходных
формирователей имеет третье состояние Выключено. Восьмираз-
рядные регистры режима и команды предназначены соответствен-
но для хранения управляющих слов: инструкции режима и инст-
рукции команды. Схема управления предназначена для записи в
БИС данных или управляющих слов (инструкции режима, микро-
Таблица 4.6
Последовательность команд
Входные сигналы				Последовательность програ ммироваиия
У/Д	Зп	ву	Сброс	
X	X	X	1	1. Установка исходного состояния
1	0	0	0	2. Запись инструкции режима
I	0	0	0	3. Запись синхросимвола 1
1	0	0	0	4. Запись синхросимвола 2
1	0	0	0	5. Запись инструкции команд
Таблица 4.7
Назначение выводов БИС КР580ИК51
Номер вывода	Обозначение		Назначение
	русское	1 английское	
27, 28, 1, 2, 5...8	Д0...Д7	D0...D7	Канал данных
3	ВхПр	RxD	Вход приемника
4	Общий	GND	Общий
9	Синхро Пд	ТхС	Синхронизация передат- чика
10	Зп	WR	Запись
11	ВУ	CS	Выбор устройства
12	У/Д	C/D	Управлеиие/даииые
13	Чт	RD	Чтение
14	ГПр	RxRDY	Готовность приемника
15	ГПд	TxRDY	Готовность передатчика
16	Внд С	SYNDET/BD	Вид синхронизации
17	ГПрТ	CTS	Готовность приемника терминала
18	Конец передачи	TxEMPTY	Конец передачи
19	Вых Пд	TxD	Выход передатчика
20	С	CLK	Синхронизация
21	Сброс	RESET	Сброс
22	ГПдТ	DSR	Готовность передатчика терминала
23	ЗПрТ	RTS	Запрос приемника тер- минала
24	ЗПдТ	DTR	Запрос передатчика тер- минала
25	Синхро Пр	RxC	Синхронизация приемни- ка
26	LZcc	LZcc	Питание
170
символов, инструкции команды), чтения данных или состояния
БИС, а также для выработки выходных сигналов Конец переда-
чи и Вид синхро. Схема формирования фаз предназначена для вы-
работки импульсов Ф1 и Ф2, которые совместно с входными сиг-
налами Синхро Пд и Синхро Пр синхронизуют работу микро-
схемы.
Схема формирования сброса предназначена для установки
всех узлов БИС в исходное состояние с помощью поступившего
сигнала Сброс или программным способом.
Направление потока информации, т. е. передача ее из МП в
программируемое устройство (ПУ) КР580ИК51 и в обратном на-
правлении, а также вид информации (данные, информация состо-
яния, управление) определяются по табл. 4.5,
Следует иметь в виду, что перед началом работы БИС ПУ не-
обходимо выполнить определенную последовательность команд в
соответствии с табл. 4.6. При этом пп. 3 и 4 могут отсутствовать
или может записываться только п. 3, что определяется инструкци-
ей режима.
Назначение выводов БИС КР580ИК51 приведено в табл. 4.7.
4.2.3.	ПРОГРАММИРУЕМОЕ УСТРОЙСТВО ВВОДА/ВЫВОДА КР580ИК55
БИС КР580ИК55 представляет собой однокристальное про-
граммируемое устройство ввода/вывода параллельной информа-
ции различного формата и содержит три канала ввода/вывода:
А, В и С; БИС может работать в одном из трех режимов: режим
О — простой ввод/вывод; режим 1 — стробируемый ввод/вывод;
режим 2 — двунаправленный канал.
Необходимый режим задается предварительной записью в
БИС управляющего слова. Режим работы каналов можно изме-
нять как в начале, так и в процессе выполнения программы, что
позволяет обслуживать различные периферийные устройства в
определенном порядке с помощью одной БИС КР580ИК55. Режи-
мы работы‘каналов А и В могут быть установлены различными
одновременно.
Структурная схема КР580ИК55 представлена на рис. 4.3. Рас-
смотрим каждый из ее узлов. Входные/выходные формирователи
канала данных представляют собой двунаправленные буферы, вы-
ходы которых имеют третье состояние Выключено. Буферы пред-
назначены для приема управляющих слов и данных на внутрен-
нюю магистраль КР580ИК55 и для выдачи на магистраль систе-
мы информации состояния и данных от внешних устройств.
Содержимое 7-разрядного регистра управляющего слова опре-
деляет режим работы и направления передачи каждого из кана-
лов ввода/вывода. В этом регистре можно только записывать ин-
формацию. Схема выбора канала предназначена для формирова-
ния сигналов управления внутренними и внешними передачами
данных, управляющих слов и информации состояния. Регистры
171
Сброс
171181
10
I
выходные
формирователи
внутренняя
Схема формиро-
вания сброса
входные
формирователи
—Л ~
Схема
выбора
канала
Схема управления
каналом [4— 7]
Схема улравлеяия
каналом [в... в]
1Г
[Z37]
Схема
управления
РгС [4—7]
1-----
выходные
формирова-
тели
Регистр
управляющего слова
РгС
[«уир

_ ..___Or
Выбор
устройства
Зп АО А1
магистрат ванных
выходные фор-
мирователи
X—
I
Входные фор-
мирователи
Схема
т
п-—	икими	-XX-
выходные
I
входные
входные ___________ „ .. ..
формирода- формирова- •** формирова-
тели -------------
тела
тела
КС7 код К CSKCO
ксз ксг ксз кос
Рис. 4.3. Структурная схема программируемого яараллвяьиоро ивтерфейса KP5SW4K55
—-К81
ЯННЛ.КВ7
каналов А, В, С и выходные формирователи предназначены для
подключения внешних устройств ввода/вывода к магистрали дан-
йых МП. Схемы управления каналом С позволяют программным
способом изменять состояние любого разряда регистра С.
Назначение выводов ИС КР580ИК55 приведено в табл. 4.8.
Таблица 4.8
Назначение выводов ИС КР580ИК55
Номер вывода	Обозначение		Назначение
	русское	английское	
34...27	Д0...Д7	D0...D7	Канал данных
9, 8	АО, А1	АО, А1	Адрес каналов
6	ВУ	CS	Выбор устройства
5	Чт	RD	Чтение
36	Зп	WR	Запись
35	Сброс	RESET	Сброс
4...1, 40...37	КА0...КА7	РА0...РА7	Канал РА
18...25	КВ0...КВ7	РВ0...РВ7	Канал РВ
14...17, 13...10	КС0...КС7	РС0...РС7	Канал PC
7	Общий	GND	Общий
	Усс	£7сс	Питание
4.2.4. ТАЙМЕР КР580ВИ53
ВИС КР580ВИ53 (таймер) представляет собой однокристаль-
ное 3-канальное программируемое устройство, предназначенное
Для получения программно-управляемых временных задержек.
Число разрядов каналов 16. Структурная схема КР580ВИ53 пред-
ставлена на рис. 4.4.
Рассмотрим отдельные узлы таймера. Его каналы идентичны
и каждый состоит из следующих узлов: регистра режима, схемы
синхронизации, схемы управления, счетчика, выходного каскада.
Буфер канала данных Д9... Д7 имеет восемь двунаправленных
схем с тремя состояниями выхода, предназначенных для сопря-
жения программируемого таймера с шиной данных МП. Схема
выбора канала используется для формирования сигналов управ-
ления каналами 0, 1, 2, внутренними и внешними передачами
данных, приемом управляющих слов. Схема управления чтением
«на лету» позволяет прочитать содержимое счетчиков, не преры-
вая текущего счета.
Схема синхронизации канала формирует серию внутренних
тактовых импульсов определенной длительности, которая зависит
от внешней частоты синхронизации и определяется внутренними
времязадающими цепями схемы. Период следования импульсов
равен периоду внешней частоты синхронизации. Регистр режима
канала предназначен для приема и хранения управляющего слова,
код которого задает режим работы канала, определяет тип счета
(двоичный или двоично-десятичный) и последовательность загруз-
ки данных в счетчик.
173
Информацию в регистр режима можно только записывать, про-
читать его содержимое невозможно. Схема управления канала
синхронизирует работу счетчика в соответствии с запрограммиро-
ванным режимом и синхронизирует работу канала с работой
ЦПУ.
Рис. 4.4. Структурная схема 3-канального таймера — программируемого много-
режнмного временного устройства КР580ВИ53
Вычитающий 16-разрядный счетчик выполняет операции в дво-
ичном или двоично-десятичном коде над одно- или двухбайтовы-
ми числами. Возможная скорость счета — от 0 до 2 МГц. Счетчики
трех каналов не зависимы друг от друга и могут иметь различные
режимы работы и типы счета. Режим работы каждого канала про-
граммируется отдельно путем элементарных операций ввода/вы-
вода и записи в регистр режима управляющего слова. В зависи-
мости от кода управляющего слова (разряды 1... 3) выбранный
канал переводится в один из шести основных режимов работы
(режимы 0... 5), которые отличаются порядком формирования
выходного напряжения по окончании отсчета числа, загруженно-
го в счетчик, по отношению к управляющему сигналу Разреше-
ние канала.
В режиме 0 (прерывание терминального счета) на выходе вы-
бранного канала формируется напряжение высокого уровня пос-
174
де отсчета числа, загруженного в счетчик. Сигнал Разрешение
канала обеспечивает начало счета, его прерывание (при необхо-
димости) и продолжение. Перегрузка счетчика во время счета
прерывает текущий счет и возобновляет его по новой программе.
В режиме 1 (ждущий мультивибратор) на выходе канала фор-
мируется отражательный импульс длительностью тти=п
(Тти — период тактовых импульсов; п — число, записанное в счет-
чик). Запуск ждущего мультивибратора осуществляется положи-
тельным фронтом сигнала Разрешение канала. Каждый положи-
тельный фРонт этого сигнала запускает текущий счет или пере-
запускает счетчик сначала. Перегрузка счетчика во время счета
не влияет на текущий счет.
В режиме 2 (генератор частоты импульсный) осуществляются
функции делителя выходной частоты (ТИ) на п. При этом дли-
тельность положительной части периода (п—1)Тти, а отрицатель-
ной — Гт и- Перегрузка во время счета не влияет на текущий счет.
Режим 3 (генератор меандра) аналогичен режиму 2, при этом
длительность положительного и отрицательного полупериодов для
четного числа п равна (п12)1\а. Для нечетного числа п длитель-
ность положительного полупериода (п/2)Т\и, а отрицательного —
[(п- 1)/2]Тти.
В режиме 4 (одиночный программно-формируемый строб) на
выходе канала формируется импульс отрицательной полярности
длительностью т==7’Ти после отсчета числа, загруженного в счет-
чик. По сигналу Разрешение канала и по перегрузке счетчика ре-
жим 4 аналогичен режиму 0.
В режиме 5 (одиночный аппаратно-формируемый строб) на
выходе канала формируется импульс отрицательной полярности
Таблица 49
Назначение выводов БИС КР580ВИ53
Номер вывода	Обозначение		Назначение
	русское	английское	
1...8	Д7...Д0	D7...D0	Канал данных
9	ТИО	CLK.0	Тактовые импульсы канала 0
10	Вых 0	OUTO	Выход 0
И	Р0	GATE0	Разрешение канала 0
12	Общий	GND	Общий
13	Вых 1	OUT1	Выход 1
14	Р1	GATEI	Разрешение канала 1
15	ТИ1	CLK1	Тактовые импульсы канала 1
16	Р2	GATE2	Разрешение канала 2
17	Вых 2	OUT2	Выход 2
18	ТИ2	CLK2	Тактовые импульсы канала 2
19, 20	АО, AI	АО, AI	Адрес каналов
21	ВМ	CS	Выход микросхемы
22	Чт	RD	Чтение
23	Зп	WR	Запись
24	Ucc	Ucc	Питание
175
длительностью т=Ттж после отсчета числа, загруженного в счет*
чик.
Назначение выводов БИС КР580ВИ53 приведено в табл. 4.9.
4.2.5.	УСТРОЙСТВО ПРЯМОГО ДОСТУПА КР580ИК57
БИС КР580ИК57 представляет собой однокристальное 4-ка-
нальное программируемое устройство прямого доступа к памяти
(ПДП), предназначенное для высокоскоростного обмена данными
между памятью системы и периферийными устройствами, минуя
центральный процессор системы. По каждому из четырех кана-
лов БИС может происходить обмен массивами до 16К байт, при-
чем начальный адрес может быть задан любым в пределах от О
до 64К. Структурная схема КР580ИК57 представлена на рис. 4.5.
АО. АЗ АЧ...А7
Чт ввода/
вывода
Зп ввода/
вывода
Чг паппти
Зп nai'"
Рис. 4.5. Структурная схема программируемого контроллера ПДП КР580ИК57
Рассмотрим работу и взаимодействие ее узлов. Схема приема
запросов (ПЗ) принимает асинхронные запросы, поступающие от
периферийных устройств. Она формирует сигнал, запрашивающий
центральный процессор (ЦП) о возможности использования для
ПДП системной шины. Схема ПЗ при поступлении разрешения
от ЦП формирует сигнал, подтверждающий запрашивающему пе-
риферийному устройству возможность ПДП.
При наличии двух и более запросов будет обслуживаться пе-
риферийное устройство с наивысшим приоритетом. Приоритет ус-
танавливается программой. Имеются два режима приоритета:
фиксированный (тогда канал 0 имеет самый высокий приоритет,
а канал 3 — самый низкий) и циклический сдвиг приоритета, ког-
да после каждого цикла ПДП приоритет каждого канала изме-
няется.
176
Запоминающее устройство предназначено для хранения исход-
ных данных (начальный адрес и количество циклов ПДП) для
каждого из четырех каналов ПДП.
Каждый канал содержит два 16-разрядных регистра: адреса
и количества циклов. Оба регистра должны быть загружены пе-
ред началом работы. В регистр адреса записывается адрес пер-
вой ячейки памяти, к которой должно быть обращение. Значения,
записываемые в младшие 14 разрядов регистра количества цик-
лов, указывают количество циклов ПДП минус 1 до появления
сигнала Конец счета на выходе БИС. В двух старших разрядах
регистра количества циклов указывается режим обмена данными
(проверка, запись, чтение).
Устройство управления формирует все управляющие сигналы,
необходимые для осуществления различных режимов работы
БИС КР580ИК57. Схема выработки сигналов запись/чтение обес-
печивает прием, формирование и выдачу сигналов, обеспечиваю-
щих обмен информацией между ЦП и БИС КР580ИК57, между
памятью и периферийными устройствами.
Режим работы микросхем устанавливает 8-разрядный регистр
установки режимов. Запись в регистр осуществляется в режиме
программирования после загрузки регистра адреса и регистра ко-
личества циклов, сброс (установка в исходное состояние) — пода-
чей сигнала Сброс. Записывая в регистр установки режима оп-
ределенную информацию, можно установить следующие режимы
работы (обслуживания) для БИС КР580ИК57: автозагрузки (пов-
торения ранее выработанного массива адресов), конца счета, уд-
линенной/обычной записи, фиксированного/циклического приори-
тета.	г
Регистр состояния каналов указывает, какой канал достиг ус-
ловия конца счета. Буфер адреса предназначен для приема и вы-
дачи кода адреса.
Двунаправленные адресные шины АО... АЗ в режиме програм-
мирования являются входами, выбирающими один из регистров,
информация с которого должна быть считана или, наоборот, за-
писана. В режиме обслуживания они являются младшими разря-
дами 16-разрядного адреса памяти. Выходы А4... А7, имеющие со-
стояние Выключено, предназначены для выдачи 4 ... 7 разрядов
16-разрядного адреса памяти.
Буфер данных состоит из восьми двунаправленных схем, каж-
дая из которых имеет на выходе состояние Выключено и предназ-
начена для сопряжения устройства ПДП с шиной данных МП.
При программировании загрузки регистра адреса, регистра коли-
чества циклов или регистра установки режима осуществляется из
ЦП через шину данных за два командных цикла.
При чтении содержимого регистра адреса, регистра количества
циклов или регистра состояния каналов данные передаются в
ЦП также через шину данных. В течение циклов ПДП БИС
КР580ИК57 управляется системной шиной, которая выдает через
буфер данных старшие восемь разрядов регистра адреса памяти
177
(из одного из регистров адреса ЗУ). Эти разряды адреса переда-
ются в начале каждого цикла ПДП. Затем шина данных освобож-
дается для обмена данными между памятью и периферией в тече-
ние оставшейся части цикла ПДП.
Назначение выводов К.Р580ИК57 приведено в табл. 4.10.
Таблица 4.10
Назначение выводов БИС КР580ИК57
Номер вывода	Обозначение		Назначение
	русское	английское	
32...35, 37...40	A0...At	А0...А7	Канал адреса
30...26, 23...21	Д0...Д7	DO.. D7	Канал данных
1	ЧтВ/В	I/OR	Чтение ввода/вывода
2	ЗЙВ/В	I/OW	Запись ввода/вывода
3	чтп	MEMR	Чтение памяти
4	3Ufin	MEMW	Запись памяти
5	М128	MARK	Модуль 128
6	Г,	READY	Г отовность
7	ПЗхв	HLDA	Подтверждение захвата
8	СЬА	ADSTB	Строб адреса
9	РА	AEN	Разрешение адреса
10	33 хв	HRO	Запрос захвата
11	ВУ	CS	Выбор устройства
12	ТИ	CLK	Тактовый импульс
13	Сброс	RESET	Сброс
24, 25, 14, 15	ППДПО—	DACKO—	Подтверждение прямого дос-
19, 18, 17, 16	ппдпз	DACK3	тупа к памяти
	зпдпо—	DRQO—	Запрос прямого доступа к па-
	зпдпз	DRQ3	мяти
20	Общий	GND	Общий
31	t/cc	Uac	Питание
36	КСч	TC	КЬнец счета
4.2.6. КОНТРОЛЛЕР ПРЕРЫВАНИИ «Р580ВН59
БИС КР580ВН59 представляет собой программируемый конт-
роллер прерываний, который обслуживает до восьми запросов на
прерывание ЦП, поступающих от внешних устройств. Структур-
ная схема КР580ВН59 представлена на рис. 4.6.
Расширение числа обслуживаемых запросов до 64 осуществля-
ется путем каскадного соединения ИС КР580ВН59. В результа-
те предварительной программной установки в соответствующий
режим работы ИС КР580ВН59 обеспечивает два режима обслужи-
вания прерывания программ: по результатам опроса и по запро-
су. В режиме обслуживания по результатам опроса производится
опрос каждого периферийного устройства до тех пор, пока не бу-
дет обнаружено то, которое запрашивает прерывание. Далее осу-
ществляется переход на соответствующую подпрограмму обслу-
живания прерывания, которая выполняет обмен данными. В этом
режиме приоритет устройства определяется его местом в последо-
вательности опроса. Режим целесообразен в тех случаях, когда
178
для ряда периферийных устройств имеется общая подпрограмма
обслуживания. Число запросов может быть более 64.
В режиме обслуживания по запросу обмен данными между
ЦП и периферийными устройствами инициируется периферийными
устройствами путем выработки сигнала Запрос, при поступлении
Рис. 4.6. Структурная схема программируемого устройства управления прерыва
нием КР580ВН59
которого управление передается непосредственно на соответству-
ющую программу. Данный способ обмена особенно удобен при
работе с периферийными устройствами, имеющими низкое быст-
родействие, а также в ситуациях, когда момент передачи непред-
сказуем, что в большинстве случаев и бывает. Алгоритм задания
приоритета устанавливается программным путем. Приоритеты,
закрепленные за внешними устройствами, могут быть изменены
в процессе выполнения программ.
Рассмотрим отдельные узлы схемы. Восьмиразрядный регистр
запросов прерывания (РЗПр) предназначен для записи и хране-
ния запросов прерывания. Запись в соответствующий разряд
РЗПр происходит асинхронным сигналом 30... 37, который должен
удерживаться до поступления с ЦП первого импульса Подтвер-
ждение прерывания (ППр). Сброс разряда РЗПр, соответствую-
щего обслуживаемому запросу, осуществляется вторым импуль-
сом ППр, поступающим с ЦП.
Схема маскирования запросов прерывания и анализа их по
приоритету (МЗПр) разрешает и запрещает прохождение сигна-
лов с выхода регистра запросов прерывания на входы схемы ана-
лиза по уровню приоритета. Код маски предварительно записы-
вается в БИС КР580ВН59 и хранится там до записи нового кода
либо до установки ИС в исходное состояние. Сигналы, прошедшие
через схему маскирования, анализируются по приоритету. Запрос
179
с наивысшим приоритетом записывается в регистр обслуживае-
мых запросов и запрещает прохождение через МЗПр запросов,
соответствующих выбранному и имеющих низшие приоритеты.
Схема логики чтения/записи позволяет записывать команды в
различные регистры БИС, а также считывать содержимое регист-
ров на шину данных. Регистры слоев команд инициирования пред-
назначены для хранения кодов команд инициирования, которые
устанавливают в исходное состояние БИС и фиксированный ста-
тус уровней приоритета. В зависимости от числа таких БИС,
применяемых в системе, используется последовательность из двух
или трех команд инициирования.
Схема формирования команды CALL предназначена для выда-
чи в шину данных 3-байтовой команды CALL при поступлении с
ЦП трех сигналов ППр. При поступлении сигнала ППр1 на шину
данных выдается первый байт — собственно команда CALL, при
поступлении сигнала ППр2 вырабатывается второй — младший —
байт адреса, а при поступлении сигнала ППрЗ генерируется тре-
тий — старший — байт адреса.
Устройство управления предназначено для выдачи сигнала
Прерывание после поступления одного или нескольких запросов
на входы 30... 37 для выработки управляющих сигналов при фор-
мировании команды CALL.
Буфер каскадирования предназначен для увеличения числа
обслуживаемых запросов до 64, при этом одна БИС КР580ВН59
включается как ведущая, а остальные — как ведомые, причем
каждой ведомой присваивается номер, устанавливаемый програм-
мным путем перед началом работы.
Таблица 4 11
Назначение выводов БИС КР580ВН59
Номер вывода	Обозначение		Назначение
	русское	английское	
1	вм	CS	Выбор микросхемы
2	Зп	WR	Запись
3	Чт	RD	Чтение
4 .. 1	Mr*	-W Д7 .ДО	D7 DO	Канал данных
12	КАСО	CASO	Шина каскадирования 0
13	КАС1	CAS1	Шина каскадирования 1
14	Общий	GND	Общий
15	КАС2	CAS2	Шина каскадирования 2
16	ввдм	SP/EN	Выбор ведомой программы
17	Пр	INT	Прерывание
18... 25	30 .37	IRO IR7	Запрос
26	ППр	INTA	Подтверждение прерывания
27	АВх	AO	Адресный вход
28	Uca	Uco	Питание
180
Регистры слов команд операций предназначены для задание
программным путем различных операций как в режиме обслужи-
вания по запросу, так и в режиме обслуживания по результатам'
опроса (маскирование запросов прерывания/спецмаскирования,
форсированный приоритет/циклический сдвиг приоритета, обыч-
ный конец прерывания/специальный конец прерывания, установ-
ка чтения регистра запросов, установка чтения регистра обслужи-
ваемых запросов). Двунаправленный 8-разрядный буфер данных
имеет на выходе состояние Выключено. В режиме программиро-
вания через буфер данных в КР580ВН59 записываются управля-
ющие слова, а на системную шину данных считывается содержи-
мое регистра запросов, регистра обслуживаемых запросов, реги-
стра маски и двоично-десятичный код запроса, выработавшего
сигнал Прерывание.
В режиме прерывания по запросу после подтверждения преры-
вания через буфер данных в системную шину выдается трехбайто-
вая команда CALL. В остальное время выход буфера данных на-
ходится в состоянии Выключено.
Назначение выводов БИС КР580ВН59 приведено в табл. 4.1L
4.3.	КМОП микропроцессорный комплект
Микропроцессорный комплект КР587 выполнен на КМОП
технологии и имеет быстродействие, сравнимое с быстродействием
- МПК КР580, но меньшую мощность потребления. Полный состав-
МПК КР587 приведен в табл. 4.12. Рассмотрим каждую БИС, вхо-
дящую в комплект.
Арифметическое устройство КР587ИК2 включает следующие-
функциональные блоки' параллельный арифметическо-логический
блок, блок регистров общего назначения, блок сдвигателя, регистр
состояний, рабочий регистр, регистр микрокоманд, три 4-разряд-
ных канала, схему обмена, дешифратор команд, блок синхрони-
зации. Арифметическое устройство позволяет наращивать разряд-
ность до 32 бит, имеет 168 типов микрокоманд и обеспечивает
- цикл выполнения микрокоманд 2 мкс при потребляемой статиче-
ской мощности 10 мВт. БИС КР587ИК2 содержит 6,5 тыс. КМОП
транзисторов.
Блок микропрограммного управления КР587РП1 включает а
себя следующие функциональные блоки: постоянную память типа
ПЛМ, программируемый набор инверторов, входные 13- и 3-раз-
рядные регистры, 5-разрядный регистр следующего адреса, вы-
ходной регистр микрокоманд, схему обмена информацией, блок
синхронизации. Блок микропрограммного управления имеет следу-
ющие характеристики: число логических произведений 64, раз-
рядность по входу 18 бит, разрядность по выходу 14 бит, цикл
выбюрки микрокоманды 1,5 мкс при потребляемой статической
мощности 10 мВт Устройство обмена информацией (ИС
КР587ИК1) содержит 3500 КМОП транзисторов и включает
181
Таблица 4.12
Функциональный состав МПК. серии КР587
Функциональное назначение и тип ИС	Техническая характеристика	Назначение
Арифметиче-	4-разрядный автономный уп-	Прием, оперативное хранение.
ское устройство	равляемый по микропрограм	обработка и выдача цифровой
КР587ИК2	мам асинхронный модуль обра ботки цифровой информации	и командной информации По- строение операционных блоков ЦВС различной разрядности, кратной 4
Блок микропро	Автономный асинхронный фор	Построение блоков микропрог-
граммного уп-	мирователь последовательно-	раммного управления различ-
равления	стей 14-разрядных параллель-	ной информационной емкости.
КР587РП1	ных кодов информационной ем- костью 64 логических произве- дения	Генератор микрокоманд. Пост- роение простейших схем цифро- вого управления (в автономном режиме)
Устройство об-	8-разрядный автономный упра-	Организация внутри- и внепро-
мена информа-	вляемый по микропрограммам	цессорного параллельного и по-
цией КР587ИК1	асинхронный модуль обработки и коммутации цифровой инфор- мации	следовательного обмена данны- ми различной разрядности (кра- тной 8), организация взаимо- связи (интерфейса) процессо- ров и каналов, построение бло- ков прерывания. Используется в контроллерах периферийных устройств и для управления ОЗУ
Арифметичес-	8-разрядный автономный упра-	Выполнение аппаратного умно-
кий расшири-	вляемый по микропрограммам	жения двух операндов, сдвигов,
тель КР587ИКЗ	асинхронный модуль аппарат- ного умножения	поиск кодов битов (операнды— целые числа без знака илн це- лые числа в дополнительном ко- де со знаком в старшем разря- де) , возможно ‘ матричное рас- ширение разрядности, крат- ной 8
Примечание БИС серии КР587 выполнены в		пластмассовом корпусе 2204 42-1
следующие функциональные блоки: три 8-разрядных канала, схе-
мы обмена, схему захвата, 8-разрядные регистры, логическое уст-
ройство, коммутатор, регистр режима, регистр маски состояния,
схему формирования состояний, регистр микрокоманд, дешифра-
тор микрокоманд, блок синхронизации, схему начальной установ-
ки, триггер расширения. Устройство обмена информацией позво-
ляет наращивать разрядность до 32 бит, обеспечивает коммута-
цию трех магистралей, имеет 60 типов микрокоманд. Цикл выпол-
нения микрокоманд 1,5 мкс при потребляемой статической мощ-
ности 10 мВт. БИС КР587ИК1 содержит 6 тыс. КМОП транзис-
торов.
Арифметический расширитель КР587ИКЗ объединяет следую-
щие функциональные блоки: два 8-разрядных канала, 5-разрядный
182
канал, схемы обмена, 7-разрядный регистр микрокоманд, два
8-разрядных регистра хранения операндов, два 8-разрядных реги-
стра хранения результатов операции, 2-разрядный регистр именно-
го кода, 3-разрядный регистр кода позиции, триггер установки,,
дешифратор микрокоманд, блок умножения, блок суммирования,
блок поиска кодов бита, блок формирования состояний, блок син-
хронизации, схему начальной установки. Арифметический расши-
ритель позволяет наращивать разрядность до 64 бит, имеет 64
типа микрокоманд, цикл выполнения микрокоманды 2 мкс при
потребляемой мощности 10 мВт и содержит 4,5 тыс. КМОП тран-
зисторов.
На основе рассмотренного МПК могут быть построены различ-
ные блоки ЭВМ наращиваемой разрядности, микро-ЭВМ и вычис-
лительные средства специального назначения.
МПК на основе БИС серии КР587 обеспечивает быстродейст-
вие 250 тыс. оп./с (типа регистр — регистр) при потреблении каж-
дой БИС статической мощности 10 мВт.
Следует обратить внимание, что для МПК КР587 имеется спе-
циальная система команд, не соответствующая системе команд.
микро-ЭВМ «Электроника 60».
4.4.	Микропроцессорный комплект серии КР588
Микропроцессорный комплект среднего быстродействия серии
КР588 выполнен на основе низкопороговой КМОП технологии и
предназначен для построения встроенных и автономных микро- и
мини-ЭВМ, а также распределенных систем управления. МПК
имеет модульную структуру, возможность параллельного наращи-
вания и микропрограммное управление, что обеспечивает логичес-
кую гибкость и широкие возможности его применения. Особенно-
стями МПК являются минимальная потребляемая мощность и
асинхронный принцип управления. Рабочий диапазон температур-
—10... 4-70°С, напряжение источника питания 5 В ±5%.
Приведем функциональный состав МПК серии КР588 и пара-
метры микросхем, входящих в комплект.
МП секция параллельной обработки информации
КР588ВС2А—КР588ВС2В
Разрядность данных....................................16
Разрядность микрокоманды........................... 12
Максимальная емкость программируемой памяти ....	2“
Потребляемая мощность, мВт, не более:
КР588ВС2А, КР588ВС2Б ие более.....................1,0
КР588ВС2В не более................................5,0
Время суммирования данных, содержащихся в аккумуляторе
и РОН, мкс, не более:
КР588ВС2А..........................................0,75
КР588ВС2Б, КР588ВС2В..............................1,5
Тип корпуса........................................  .	2124.42-1
18S
Блок микропрограммного управления КР588ВУ2 (реализует на БИС
пяти типов систему команд микро-ЭВМ ^Электроника 60»)
Разрядность команда	16
Разрядность кода признаков вставления....................4
Разрядность микрокоманды.................................. 13
Количество логических произведений.......................150
Потребляемая мощность, мВт, ие менее.....................5
Время цикла, мкс, не более...............................0,8
Тип корпуса.............................................. 2124.42 1
Блок арифметического расширителя КР588ВР1А—КР588ВР1Г
Число каналов ввода/вывода	(KI, К2)....................2
Разрядность каналов KI, К2..............................8
Разрядность микрокоманды	..................8
Потребляемая статическая мощность, мВт:
КР588ВР1А, КР588ВР1Б,-не более......................1
КР588ВР1В, КР588ВР1Г, не более......................2,5
Время выполнения операции «умножения», мкс, не более .	.	5
Тип корпуса............................................. 2124 42-1
Системный контроллер КР588ВГ1
Разрядность микрокоманды................................5
Число входов прерывания.................................7
Потребляемая мощность, мВт, не более....................2,5
Время выдачи адреса, нс, не более......................600
Тип корпуса............................................. 2124 42	1
Многорежимный буферный регистр КР588ИР1
Разрядность..........................................  ,	8
Потребляемая мощность, мВт, не более ...................2,5
Время записи информации, не, не более..................150
Время считывания информации, нс, не более..............100
Тип корпуса...............................................2121	28	4
Магистральный приемопередатчик КР588ВА1
Число магистральных усилителей ........................8
Потребляемая мощность, мВт, ие	более ...............2,5
Время передачи информации, не, ие более ,..............150
Тип корпуса.............................................. 2121.284
Рассмотрим каждую БИС МПК. БИС КР588ВС2 представля-
ет собой 16-разрядную МП секцию параллельной обработки ин-
формации с возможностью наращивания. Взаимодействие между
отдельными узлами показано на рис. 4.7.
Арифметическо-логическое устройство предназначено для вы-
полнения арифметических и логических операций над 16-разряд-
ными операндами. Блок регистров общего назначения (РОН) со-
стоит из шестнадцати 16-разрядных регистров, предназначенных
для оперативного хранения данных. Регистр состояний имеет 16
разрядов, 4 старших разряда служат для индикации состояния
АЛУ: знак, равенство нулю, переполнение, расширение. В ряде
микрокоманд регистр состояний используется как 16-разрядный
РОН. Рабочий регистр (аккумулятор) служит для временного
хранения операнда. Двенадцатиразрядный код микрокоманды,
поступающий в МП секцию, записывается и хранится в регистре
184
микрокоманд. Режим работы МП секции в зависимости от ее
положения в ряду соединенных между собой секций (младшая,
промежуточная, старшая) определяется 3-разрядным регистром
режима.
Рис. 4.7. Структурная схема МП секции параллельной обработки информации
КР588ВС2
Блок расширения предназначен для согласования нескольких
БИС КР588ВС2 по цепям переноса и сдвига при соединении не-
скольких секций. Дешифрация кодов микрокоманд и формиро-
вание сигналов, управляющих работой БИС КР588ВС2 осущест-
вляются блоком дешифрации. Блок синхронизации формирует
внутренние синхросигналы, задающие режим работы МП секции,
и внешние сигналы, обеспечивающие одновременную работу не-
скольких секций и совместную работу с блоком микропрограм-
много управления (КР588ВУ2). Признаки результата операции
передаются буфером магистрали состояний (МС) на магистраль
К2. Буферный регистр магистрали данных со схемой обмена поз-
воляет осуществлять асинхронны^ прием и выдачу информации
по 16-разрядной магистрали данных.
МП секция выполняет четыре типа микрокоманд: без обмена
(операции над содержимым внутренних регистров без приема и
выдачи информации по двунаправленной магистрали К1); с прие-
мом информации по магистрали К1; с выдачей информации в ма-
гистраль К1; с приемом и выдачей информации по магистрали К1.
БИС КР588ВУ2 представляет собой управляющую память, не-
обходимую для хранения и считывания микрокоманд. Информа-
ция, хранящаяся в памяти, ориентирована на определенную си-
стему команд и записана в процессе технологического изготовле-
ния БИС. Структурная схема КР588ВУ2 представлена на
185
рис. 4.8. Здесь программируемая логическая матрица имеет две
подматрицы ПЛМ1 и ПЛМ2 и программируемый слой инверторов.
Подматрица ПЛМ1 содержит 150 эквивалентных 27-входовых ло-
гических элементов ИЛИ—НЕ. В ПЛМ2 число 150-входовых эле-
ментов ИЛИ—НЕ равно 24. Программируемый слой инверторов
предназначен для расширения логических возможностей управля-
ющей памяти.
Рис. 4.8. Структурная схема блока микропрограммного управления КР588ВУ2
Входные регистры Р1 (разряды 0... 15) и Р2 (разряды 0...3)
принимают и хранят информацию, поступающую извне. Необходи-
мость смены информации в Р1 и Р2 определяется содержимым
регистра управления. Записью информации в Р1 управляет схема
обмена, а в Р2 — блок синхронизации. Регистры текущего и сле-
дующего адреса предназначены для реализации формирования
последовательности микрокоманд. Записью информации в регистр
текущего адреса (РТА) и регистр следующего адреса (РСА) уп-
равляет блок синхронизации, который формирует все внутренние
управляющие сигналы и внешние сигналы, выдаваемые на выво-
ды Ф2 и КК- Режим работы блока синхронизации задается сиг-
налом, поступающим извне на вывод Ф1.
Схема обмена информацией обеспечивает асинхронный прием
информации во входной регистр Р1. При поступлении сигнала на
КК с соответствующего выхода регистра управления схема обме-
186
на переходит в состояние готовности приема информации. При по-
ступлении сигнала на вывод В, свидетельствующего о наличии ин-
формации на входах Р1, схема обмена вырабатывает сигнал, стро-
бирующий прием информации в Р1, и формирует ответный сиг-
нал П, означающий окончание приема информации в Р1. Регистр
управления (разряды 0 ... 3) предназначен для хранения кода при-
знаков режима работы внутренних схем управляющей памяти.
Нулевой разряд (КК) соединен с внешним выводом.
БИС КР588ВР1 представляет собой арифметический расшири-
тель, который предназначен для быстрого выполнения операций
умножения, деления, сдвига на N разрядов (где N=1 ... 8), поиска
кодов битов. Операции выполняются над 8-разрядными операнда-
ми. Структурная схема арифметического расширителя представ-
лена на рис. 4.9. Здесь регистр микрокоманд принимает и хранит
код поступающей микрокоманды, а дешифратор формирует сигна-
лы управления работой различных узлов БИС. Исходный операнд
поступает по каналу К1 и хранится в регистре А. Регистры В и Д
28 23
19 П 15 13
20 18 15 й
123 k 5 51]
Рис. 4.9. Структурная схема арифметического расширителя КР588ВР1
187
предназначены для приема и хранения исходного операнда, по-
ступающего по каналу К2.
Регистр 1 хранения результата (РХР1) предназначен для хра-
пения младшей части произведения при операциях умножения и
результата операции сдвига влево. Регистр 2 хранения результата
(РХР2) предназначен для хранения старшей части произведения
при операциях умножения и результата операции сдвига вправо.
Блок умножения обеспечивает выполнение операции умножения
двух 8-разрядных чисел, представленных в дополнительном коде.
Блок суммирования формирует старшую часть произведения
при объединении нескольких БИС арифметического расширителя.
Юн суммирует частичные произведения и выдает перенос в стар-
шую БИС. Блок поиска кодов битов осуществляет поиск левого
«нулевого» бита, «единичного» бита левой пары неравнозначных
<5итов операнда, записанного в регистр В или Д.
Блок формирования состояний формирует результат операций.
Юн имеет три схемы сравнения содержимого регистров хранения:
РХР1 с «О», РХР2 с «О» и обоих РХР с «1», а также схему пере-
носа из блока суммирования.
Блок синхронизации вырабатывает временную последователь-
ность управляющих сигналов^ необходимых для выполнения опе-
раций в арифметическом расширителе при объединении несколь-
ких БИС в блок и организует цикл выполнения микрокоманды.
Схемы обмена 1 и 2 управляют обменом соответственно по кана-
лам К1 и К.2, формируют сигналы В1 и В2, сопровождающие вы*
дачу информации, и Ш и П2, свидетельствующие о приеме ин-
формации.
Схема начальной установки сбрасывает триггеры БИС в исход-
ное состояние либо микрокомандой Начальная установка, либо в
конце цикла выполнения
микрокоманды. Дешифра-
тор кода сдвига при выпол-
нении операции сдвига пре-
образует 3-разрядный код
сдвига W в 8-разрядный
множитель 2N.
Предусмотрена возмож-
ность расширения разряд-
ности обрабатываемых опе-
рандов путем матричного
объединения нескольких
БИС (для умножения двух
16-разрядных чисел необхо-
димо использовать четыре
БИС КР588ВР1). При этом
в зависимости от схемного
расположения БИС (ниж-
ний горизонтальный или
верхний горизонтальный
щы 57...39 1,г...в,2.о,гз...зе 9.jz,z^-Z7
18	19 13...1?
Рис. 4.10. Структурная схема системного
контроллера КРБ88ВГ1
ряд) с помощью микрокоманды осуществляется предварительная
установка каждой БИС в соответствующие положения.
БИС КР588ВГ1 представляет собой системный контроллер,
предназначенный для построения на базе МПК серии КР588 про-
цессора микро-ЭВМ, совместимого с каналом микро-ЭВМ «Элект-
роника 60». Структурная схема системного контроллера представ-
лена на рис. 4.10.
Рис. 4.11. Структурная схема многорежимного
буферного регистра КР588ИР1
БЙС КР588ИР1 (многорежим-
ный буферный регистр) и БИС
КР588ВА1 (магистральный при-
емопередатчик) предназначенц
для построения быстродействую-
щих интерфейсных блоков про-
цессоров, ЗУ и контроллеров
внешних устройств. Структурная
схема многорежимного буферно-
го регистра представлена на рис.
4.11, а магистрального приемо-
передатчика— на рис. 4.12.
Рис. 4.12. Структурная схема магист-
рального приемопередатчика
КР588ВА1
189
4.5.	Микропроцессорные комплекты
повышенного быстродействия
При необходимости повысить быстродействие цифровых вы-
числительных систем может быть рекомендован МПК серии К589,
выполненный на основе ТТЛШ. Высокое быстродействие, логиче-
ская гибкость (как результат модульной структуры), возможность
параллельного наращивания, совместимость с ТТЛ сериями
ЦИС — все это обеспечивает широкое применение данного МПК
(особенно в аппаратуре, где не лимитируется потребляемая мощ-
ность). МПК предназначен для работы в диапазоне температур
—10... +70°С. Все ИС имеют напряжение питания 5 В±5%. МПК
может быть использован для построения быстродействующих
контроллеров (управляющих устройств) с различной организаци-
ей, обладающих частотой выдачи управляющих сигналов до 10
МГц. На нем можно строить микро- и мини-ЭВМ со скоростью
выполнения операций типа регистр — регистр до 1 млн. оп/с.
Приведем функциональный состав МПК серии К589 и парамет-
ры микросхем, входящих в комплект.
Блок микропрограммного управления К589ИК01
Разрядность выходного адреса.............................9
Разрядность входной микрокоманды.........................7
Разрядность команды......................................8
Потребляемая мощность, мВт, ие более......................1200
Время цикла, нс, не менее................................8,5
Тип корпуса.............................................. 2123.40-1
Центральный процессорный элемент К589ИЦ02
Число каналов ввода ....................................... 3
Число каналов вывода.....................................2
Разрядность каждого канала...............................2
Разрядность микрокоманды.................................7
Потребляемая мощность, мВт, ие более.....................950
Время цикла, нс, не менее................................100
Тип корпуса...........................................	.	2121.28-1
Схема ускоренного переноса К589ИК03
Разрядность..............................................8
Потребляемая мощность, мВт, не более.....................500
Время передачи информации от входа до выхода, нс, не
более......................................................30
Тип корпуса...............................................2121.28-1
Многорежимный буферный регистр Ц589ИК12
Разрядность.............................................8
Режим работы:
хранение
запись
выдача
Потребляемая	мощность,	мВт, ие более..................450
Время передачи информации от входа до выхода, нс, не
более....................................................30
Тип корпуса	...	.............................. 239.24-2
190
Блок, приоритетного прерывания К589ИК14
Число уровнен прерывания.................................8
Разрядность выходного приоритета.........................3
Разрядность текущего приоритета..........................3
Потребляемая мощность, мВт, не более.....................650
Время цикла, нс, не менее................................80
Тип корпуса.............................................. 239.24-2
Шинный формирователь К589АП16
Разрядность..............................................4
Потребляемая мощность, мВт, не более.....................450
Тип корпуса.............................................. 238.16-2
Шинный формирователь инвертированный К589АП26
Время передачи информации от входа до выхода, нс, не
более..................................... ....	25
Тип корпуса.............................................. 238.16-2
Многофункциональное синхронизирующее устройство К589ХЛ4
Разрядность..............................................4
Число режимов работы.....................................4
Потребляемая мощность,	мВт,	не	более....................457
Частота тактовых сигналов,	МГц,	не	более................25
Тип корпуса.............................................. 238.16-2
4.5.1.	БЛОК МИКРОПРОГРАММНОГО УПРАВЛЕНИЯ К589ИКО1
Блок микропрограммного управления (БМУ) управляет после-
довательностью выборки микрокоманд из микропрограммного ЗУ,
построенного на ОЗУ, ПЗУ или ППЗУ, данными переноса, сдви-
га в прямом и обратном направлениях из центрального процес-
сорного элемента и совместно с блоком приоритетного прерыва-
ния обеспечивает возможность прерывания. БМУ выполняет сле-
дующие функции: принимает код операций команд на 8 разрядов,
выдает адрес памяти микропрограмм на 9 разрядов, принимает
обратный адрес, поступающий из памяти микропрограмм, на 7
разрядов, исполняет 11 функций управления следующим адресом
микрокоманд, в том числе 3 функции перехода по флаговым сиг-
налам (флажкам), выполняет 8 функций управления индикатор-
ной логикой (управление флажками), в том числе 4 функции ус-
тановки и 4 функции выдачи флажков; имеет выходы с тремя со-
стояниями и с открытым коллектором.
БМУ управляет последовательностью выборки микрокоманд
из памяти микропрограмм и тремя регистрами выдачи флажков,
которые используются для организации условных переходов по
признакам, вырабатываемым ЦПЭ или другими устройствами, а
также для хранения и последующей выдачи этих признаков.
В число функций, выполняемых БМУ, входят также обслужи-
вание регистра адреса микрокоманды; выборка следующей мик-
рокоманды по содержимому регистра адреса микрокоманды; де-
кодирование и проверка данных, поступающих с нескольких вход-
ных магистралей для определения последовательности выполне-
191
ния микрокоманд; хранение и проверка данных, передаваемых из
ЦПЭ; управление передачей-сдвигом входных данных в ЦПЭ;
управление прерываниями микропрограммного уровня: непосред-
ственная адресация стандартных биполярных ПЗУ и ППЗУ; воз-
можность адресации 512 микрокоманд.
Структурная схема БМУ К589ИК01 (рис. 4.13) включает 9-раз-
рядный регистр адреса микрокоманд и соответствующие магист-
рали, 4-разрядный регистр кода команды, два регистра флажков.
Условное графическое обозначение БМУ показано на рис. 4.14, а
назначение его выводов — в табл. 4.13.
Назначение выводов БМУ
Таблица 4 13
Номер вывода	Обозначение	Назначение	Тип выхода	Сигнал запуска
1...4	К4... К7	Входы первой части команды			«0»
5, 6, 8, 10	КО ...КЗ	Входы второй части команды	__	«0»
7, 9, 11	РК2.. РКО	Выходы регистра РК	Открытый коллектор	—
12, 13	УФЗ, УФ2	Входы управления занесения п хранения флажков	<	—	«1»
14	ФВ	Выход признаков	Три состо- яния	«0»
15, 16	УФО, УФ1	Входы управления выдачей флажков	—	«1»
17	СФ	Вход признаков		«0»
18	СбРПр	Выход строба разрешения пре- рывания	Обычный выход	«1»
19	С	Вход синхронизации	——	«1»
20	Общий	Общий	—	__
21... 24	УАО... УА6	Входы управления регистром адреса микрокоманды	—•	«1»
25	ОСб	Вход общего строба		«1>
26... 29	МАО... МАЗ	Выходы адреса колонки микро- команды	Три состо- яния	—
30... 34	МА4... МА8	Выходы адреса строки микро команды	То же	—
35	РСт	Вход разрешения выдачи адре- са строки		«1>
36	ЗМ	Вход загрузки адреса микро- команды	•—*	«1>
40	t/cc	Питание		—
Логика следующего адреса микрокоманды БМУ обеспечивает
выполнение функций безусловных и условных переходов в соста-
ве каждой микрокоманды. Каждая микрокоманда обычно содер-
жит поле операции перехода, которое определяет команду пере-
хода и, следовательно, следующий адрес микрокоманды.
Для минимизации числа выводов БМУ и упрощения логики
следующего адреса массив адресов микропрограмм организован
как двумерный (матричный). Каждый адрес микрокоманды со-
192
36
Рис. 4.18. Структурная схема ЕМУ К589ИК01
24-
37-
Z3-
22-
21-
38-
39-
12-
13-
16-
15-
3----
4----
5---
6----
8----
10--
19--
36—
25---
зм	6МУ	МА8 МА7 МАО МАЗ МА 4 МАЗ MAZ МА1 МАО-
ф		
•УА6 УА5 УА4 УАЗ 9AZ УА1 УАО		
УФЗ УФ2 УФ1 УФО		
>К7 >К6 >К5 ' К4 КЗ К2 К1  КО		
		РК2 РК1 РКО-
		СРПр-
0		
		«в "
PC		
ОС		
34
33
52
31
30
28
27
26
29
7
9
И
18
14
4.14. Условное обозначение
ЕМУ К589ИК01
ответствует элементу матрицы на пересечении определенной стро-
ки и колонки. Таким образом, 9-разрядный адрес микрокоманды
определяется двумя адресами — адресом строки (старшие 5 раз-
рядов) и адресом колонки (младшие 4 разряда). Следовательно,
максимально матрица адресов может содержать 32 адреса стро-
ки и 16 адресов колонок — всего 512 адресов.
Логика следующего адреса БМУ широко использует эту дву-
мерную схему адресации. Например, из любого места матрицы,
определенного своими строкой и колонкой, можно безусловно пе-
редать управление с помощью одной функции в другое место мат-
рицы с новым значением строки или колонки. Однако нельзя пе-
редать управление в любое место адресной матрицы. Действи-
тельно, для каждого данного адреса (элемента матрицы) суще-
ствует фиксированное подмножество адресов микрокоманд, кото-
рые могут быть выбраны в качестве следующего адреса. Эти ад-
реса, на которые возможен переход, называются множеством пе-
рехода. Каждый тип функции перехода БМУ обладает своим мно-
жеством переходов (табл. 4.14).
Десять диаграмм, приведенных на рис. 4.15, иллюстрируют
множество переходов для 11 функций БМУ. Функции переходов
находятся по адресу 342 (показан знаком X). Черными квадра-
тами показаны адреса, один из которых может быть выбран в
качестве следующего.
Логическая схема выдачи флажков в БМУ обеспечивает хра-
нение текущего значения признака, поступающего на вход Ф, и
выдачу его на выход Фв (см. табл. 4.16). Две различные группы
функций управления флажками называются командами установ-
ки и выдачи флажков.
Схема флажков содержит три триггера, обозначенных как С —
флажок, Z — флажок и простой триггер-защелка Ф, который хра-
нит текущее состояние признака, поступающего на вход Ф. Схема
флажков может использоваться совместно со схемами переноса
и сдвига данных ЦПЭ для реализации арифметических и сдвиго-
вых микрокоманд. Функции управления флажками и функции за-
грузки представлены в табл. 4.15 и 4.16 соответственно. Рассмот-
рим команды переходов БМУ. Функции переходов БМУ выбира-
ются в зависимости от сигналов на семи входных шинах УАО...
... УА6. По фронту синхросигнала 9-разрядный адрес микрокоман-
ды, выработанный логикой следующего адреса, загружается в ре-
гистр адреса микрокоманд, а из регистра адреса выдается в па-
мять микрокоманд по девяти выходным шинам МА0...МА8 (здесь
МАЗ... МАО — адрес колонки).
Каждой функции управления адресом соответствует своя ко-
довая комбинация на функциональных входных шинах УА. Раз-
ряды 3...5 этой кодовой комбинации определяют вид функции.
Форматы и кодировка функции приведены в табл. 4.14.
Рассмотрим каждую из 11 функций перехода. Для указания
адресов строк и колонок используются обозначения: СТРП — 5-
194
*
Таблица 4 14
Функция управления адресом для БМУ К589ИК01
Мнемоии ческое	Название перехода	Состояние управляющих входов							Адрес следующей строки					Адрес следующей колонки			
обозначе- ние		УА6	УА5	УА4	УАЗ	УА2	УА1	УАО	МА 8	МА7	МА6	МА 5	МА4	МАЗ	МА2	МА1	МАО
ICC	В текущей колонке	0	0	У4	УЗ	У2	У1	УО	У4	УЗ	У2	У1	УО	М3	М2	Ml	МО
IZP	В нулевую строку	0	1	0	УЗ	У2	У1	УО	0	0	0	0	0	УЗ	У2	У1	УО
ICP	В текущей строке	0	1	1	УЗ	У2	У1	УО	М8	М7	Мб	М5	М4	УЗ	У2	У1	УО
ICE	В текущей колонке в группе адресов строк	1	1	1	0	У2	У1	УО	М8	М7	У2	У1	УО	М3	М2	Ml	МО
IFL	По содержимому триггера Ф	I	0	0	УЗ	У2	У1	УО	М8	УЗ	У2	У1	УО	М3	0	1	ф
ICF	По содержимому триггера С	1	0	1	0	У2	У1	УО	М8	М7	У2	У1	УО	М3	0	1	с
IZF	По содержимому триггера Z	1	0	1	I	У2	У1	УО	М8	М7 '	У2	У1	УО	М3	0	1	Z
IPR	По содержимому регистра команд	1	1	0	0	У2	У1	УО	М8	М7	У2	У1	УО	РКЗ	РК2	РК1	РКО
ILL	По левым разрядам регистра команд	1	I	0	1	У2	У1	УО	М8	М7	У2	У1	УО	0	1	РКЗ	РК2
IRL	По правым разрядам регистра команд	1	1	1	1	1	У1	УО	М8	М7	1	У1	УО	1	1	РК1	РКО
IPX	По разрядам команды К4 ... К?	1	1	1	1	0	У1	УО	_'М8	'М7	Мб	У1	УО	К7	Кб	К5	К4
Примечания: Y< —данные на шине УА; Kt — данные иа г-й шине К, Мг —данные в гм разряде регистра адреса микрокоманд, Ф»
С, Z — содержимое триггеров Ф, С, Z соответственно, РКг—данные в г м разряде регистр! команд
Нарядный адрес следующей строки; КОЛ„ - 4-разрядный адрес
дующей колонки; п десятичный номер строки или колонки.
Рассмотрим безусловные переходы БМУ. Для выработки по
оезусловному переходу следующего адреса -микрокоманды исполь-
уются текущий адрес, т. е. содержимое регистра адреса микро-
оманд перед приходом положительного фронта синхросерии, и
Рис. 4.15. Диаграмма переходов функций управления адресам
196
Функции управления флажками
Таблица 4.15
Название	Обозна- чение	Назначение	УФ1	у ФО
Вход схемы выда-	SCZ	Установить С- и Z-флажок по вхо-	0	0
«и флажков		ду Ф		
	STZ	Установить Z-флажок по входу Ф	0	1
	STC	Установить С-флажок по входу Ф	1	0
	HCZ	Хранить С- и Z-флажки	1	1
			УФЗ	УФ
Выход схемы вы-	FFO	Выдать на выход Фв «0»	0	0
дачи флажков	FFC	Выдать на выход Фв флажок С	0	1
	FFZ	Выдать на выход Фв флажок Z	1	0
	FF1	Выдать на выход Фв «1»	1	1
некоторые разряды из кода на шинах УА. Перечислим безуслов-
ные переходы.
Переход в текущей колонке ICC: для задания следующего ад-
реса микрокоманды используются шины УАО... УА4, текущая ко-
лонка определяется выходами МАО ...МАЗ.
Таблица 4.16
Функция загрузки
зм	Адрес следующей строки					Адрес следующей колонки			
	МА8	'МА7	МА6	МА 6	МА4	МАЗ	МА2	МА! |	МАО
0	См. табл. 4.14								
' 1	0	КЗ	К2	К1	КО	К7	Кб	К5	К4
Переход на нулевую строку IZR: для задания следующего ад-
реса микрокоманды в строке СТРО используется шина УАО... УАЗ.
Переход в текущей строке ICP: для задания следующего ад-
реса микрокоманды в текущей строке, определяемой выходами
МА4...МА8, используются шины УАО...УАЗ.
Переход в текущей колонке в группе адресов строк и выдачи
на выходы РКО... РК2 содержимого регистра кода команды ICE:
для задания следующего адреса микрокоманды в группе адресов
строки, определяемой содержимым шин МА7, МА8, используются
Шины УАО...УА2; текущая колонка определяется содержимым
шин МАО... МАЗ. Одновременно производится синхронная выдача
содержимого регистра кода команды на выходы РКО... РК2.
Рассмотрим условные переходы БМУ по флажкам. Для выра-
ботки следующего адреса микрокоманды по содержимому флаго-
вых триггеров используется часть адреса текущей микрокоманды,
.«содержимое выбранного флажка (или триггера) и некоторые раз-
ряды кода на шинах УА. Перечислим условные переходы.
197
Условный переход по содержимому триггера Ф IFL. Для за-
дания следующего адреса микрокоманды, находящегося в теку-
щей группе адресов строки, который определяется содержимым
на шине МА8, используется содержимое шин УАО... УАЗ. Если
текущий адрес микрокоманды принадлежит к группе колонок
КОЛО... КОЛ2, определяемой содержимым на шине МАЗ, то сле-
дующий адрес микрокоманды в зависимости от содержимого триг-
гера Ф будет находиться в колонках КОЛ2 или КОЛЗ. Если ши-
на МАЗ определяет принадлежность текущего адреса к группе
колонок КОЛ8... КОЛ 15, что следующий адрес микрокоманды в
зависимости от содержимого триггера Ф будет находиться в ко-
лонке КОЛЮ или КОЛН.
Условный -переход по содержимому флажка С ICF. Для зада-
ния следующего адреса микрокоманды, находящегося в текущей
группе адресов строки, определяемой содержимым на шинах
МА7 и МА8, используется содержимое шин УАО...УА2. Если те-
кущий адрес микрокоманды принадлежит к группе колонок
КОЛО... КОЛ7, определяемой содержимым на шине МАЗ, то сле-
дующий адрес микрокоманды в зависимости от значения флажка
С будет находиться в колонке КОЛ2 или КОЛЗ. Если шина МАЗ
определяет принадлежность текущего адреса к группе колонок
КОЛ8... КОЛ15, то следующий адрес микрокоманды в зависимо-
сти от значения флажка С будет находиться в колонке КОЛЮ
или КОЛП.
Условный переход по содержимому флажка Z IZF то же, что
и переход по содержимому флажка С, но в зависимости от значе-
ния флажка Z.
Рассмотрим условные переходы по содержимому шин К4... К7
и регистра команд. Для выработки следующего адреса микро-
команды по содержимому шин К4... К7 используется часть адреса
текущей микрокоманды и несколько разрядов кода на шинах
УА. Для выработки следующего адреса микрокоманды по регист-
ру команд (РК) используются данные, хранящиеся в РК, часть,
адреса текущей микрокоманды « несколько разрядов кода на ши-
нах УА. Приведем характеристики трех переходов.
Условный переход по содержимому РК IPR. Для задания стро-
ки следующего адреса микрокоманды, находящейся в текущей
группе адресов строки, определяемой содержимым шин МА7 в
МА8, используются шины УАО—УА2. Для задания адреса колон-
ки следующей микрокоманды используются четыре разряда, хра-
нящиеся в РК.
Условный переход по левым разрядам РК ILL. Для задания
адреса строки следующей микрокоманды, который находится в>
текущей группе адресов строки, определяемой содержимым на
шинах МА7 и МА8, используются шины УАО... УА2. Для задания
адреса колонки следующей микрокоманды используется содер-
жимое на шинах РК2 и РКЗ.
Условный переход по правым разрядам РК IRL. Для задания
адреса строки следующей микрокоманды, который находится в
198
текущей группе адресов строки, определяемой содержимым на
шинах МА7 и МА8, используется информация на шинах УАО и
УА1. Для задания адреса колонки следующей микрокоманды ис-
пользуется содержимое на шинах РКО и РК1.
Условный переход по шинам К4... К7 и загрузки РК IPX. Для
задания адреса строки следующей микрокоманды, который нахо-
дится в текущей группе адресов строки, определяемой информа-
цией на шинах МА6... МА8, используются данные на шинах УАО
и УА1. Для задания адреса колонки следующей микрокоманды
используется код на шинах К4... К7. Кроме того, в РК по фронту
синхросерии записывается информация с шин КО... КЗ.
Рассмотрим функции управления флажками БМУ, тил ко-
торых выбирается в зависимости от сигналов на четырех вход-
ных шинах, обозначенных УФО... УФЗ. Данные на входе запо-
минаются на Ф-триггере в период низкого уровня сигнала синхро-
серии. Содержимое Ф-триггера загружается в С- и/или Z-триггеры
по фронту импульса синхросерии, при этом используются сле-
дующие мнемонические обозначения команд управления флаж-
ками:
SCZ — установить С- и Z-флажки по входу Ф (переписать
сигнал со входа Ф); обоим флажкам приписывается значение
входа Ф;
STZ — установить Z-флажок по входу Ф; Z-флажку приписы-
вается значение входа Ф; С-флажок не изменяется;
STC—установить С-флажок по входу Ф; С-флажку приписы-
вается значение входа Ф; Z-флажок не изменяется;
HCZ — хранить С- и Z-флажки; значения С- и Z-флажков не
изменяются.
Следующие функции управления выдачей флажков определя-
ют значение сигнала, который выдается на линию Выход флаж-
ков Фв-
FFO — выдать на выход Фв «низкий уровень»; на выходе Фв
устанавливается низкий уровень;
FFC—выдать на выход Ф флажок С; на выходе Ф выдается
содержимое флажка С;
FFZ — выдать на выход Фв флажок Z; иа выходе Фв выдает-
ся содержимое флажка Z;
FFI — выдать на выход Фв значение высокого уровня. На вы-
ходе Фв устанавливается напряжение высокого уровня.
Рассмотрим функцию загрузки и строб прерывания. Сиг-
нал, соответствующий функции загрузки БМУ, подается на вход-
ную шину загрузки микрокоманды ЗМ. Если на шине ЗМ высо-
кий уровень сигнала, то по фронту импульса синхросерии данные
с шин К0...К7 загружаются в регистр адреса микрокоманды
(РАМК). Содержимое шин К4... К7 загружается в триггеры
РАМК, имеющие выходы МАО ...МАЗ, а содержимое шин КО...
...КЗ — в триггеры РАМК с выходами МА4...МА7. Старший раз-
ряд МА8 регистра адреса микрокоманд устанавливается в состоя-
ние, соответствующее низкому уровню. В этом случае раз-
199
ряды РАМК с выходами МАО ... МАЗ задают один из 16 воз-
можных адресов колонок. Соответственно разряды РАМК с вы-
ходами МА4...МА7 задают один из первых 16 адресов строки.
Строб разрешения прерывания от БМУ выдается на соответст-
вующую выходную линию, обозначенную СРП. На линии уста-
навливается активное состояние (высокий уровень) в том слу-
чае, если по команде перехода ICC передано управление на ко-
лонку КОЛ 15.	'
Обычно сигнал с шины СРП БМУ подается на входную ши-
ну СРП блока приоритетного прерывания, который может от-
ветить на прерывание выдачей напряжения низкого уровня на
вывод PC БМУ, что заблокирует выдачу следующего выбран-
ного адреса строки на БМУ. Тогда при выдаче нового адреса
микрокоманды на линии адреса строки можно подавать адрес
извне, минуя БМУ, что позволит микропрограмме перейти на
вход программы обработки прерывания. Измененный адрес стро-
ки, переданный на адресные линии памяти микрокоманд, не
влияет на содержимое РАМК- Таким образом, последующая
функция перехода будет использовать адрес строки в РАМК,
а не измененный адрес строки. Заметим, что функция загрузки
всегда блокирует функцию переходов на шинах УА0...УА6. Од-
нако по ней не блокируется разрешение на выдачу содержи-
мого РК на шины РКО...РК2, а также разрешение на прием в
РК содержимого шин К4... К7 прн наличии на шинах УА функ-
ций ICE и IPX соответственно.
Кроме того, по шине ЗС не блокируется разрешение строба
прерывания и всех функций управления флажками.
4.5 2. ЦЕНТРАЛЬНЫЙ ПРОЦЕССОРНЫЙ ЭЛЕМЕНТ К589ИК02
Центральный процессорный элемент (ЦПЭ) представляет
собой 2-разрядную процессорную секцию узла обработки дан-
ных. ЦПЭ принимает 40 типов микроинструкций и обеспечивает
выполнение следующих функций: арифметические операции в
двоичном дополнительном коде, логические функции И, ИЛИ,
НД <и Исключающее ИЛИ, положительное ( + 1) и отрицатель-
ное (—1) приращения, сдвиг влево и вправо, проверка слова,
части слова или одного разряда на «0», выработка сигналов
ускоренного переноса. Структурная схема ЦПЭ (рис. 4.16) вклю-
чает АЛУ, сверхоперативное ЗУ (RO...R9, Т), накапливающий
регистр — аккумулятор (АС), регистр адреса памяти (РА) и де-
шифратор микрофункций. ЦПЭ имеет три типа шин входных
данных (Ml, МО, В1, ВО, К1, КО), два типа шин выходных
данных (А1, АО, DI, D0) с тремя устойчивыми состояниями.
Рассмотрим работу ЦПЭ, выполняющего арифметические, логи-
ческие и регистровые функции 2-разрядного микропрограммного
центрального процессора.
Данные от внешних источников (внешние устройства, ЗУ) по-
ступают в ЦПЭ по одной из трех входных шин. Данные от ЦПЭ
200
передаются на внешние устройства по одной из двух выходных
шин. Внутри ЦПЭ данные хранятся в одном .из 11 регистров
свехоперативного ЗУ (СОЗУ) или в накапливающем регистре-
аккумуляторе. Данные от входных шин, из регистров и аккуму-
лятора поступают в АЛУ через два внутренних мультиплексора —
А и В. Дополнительные входы и выходы служат для обеспечения
20	19
12 1Ъ
ЦПЭ К589ИК02
Рис. 4.17. Условное обо-
значение ЦПЭК589ИК02
Рис. 4.16. Структурная схема
распространения переноса, сдвигов и выбора микрокоманды. Ус-
ловное обозначение ЦПЭ показано на рис. 4.17, а назначение вы-
водов— в табл. 4.17. Информация, имеющаяся на семи линиях
входной шины микрокоманд, обозначенных F0... F6, декодируется
внутри ЦПЭ для выборки функций АЛУ, выработки адреса
СОЗУ и управления мультиплексерами А и В.
Входная шина М предназначена для передачи данных из внеш-
ней главной памяти в ЦПЭ. Данные с шины М. поступают через
внутренний мультиплексер на вход АЛУ. Входная шина В пред-
назначена для передачи данных от внешних систем ввода/вы-
вода в ЦПЭ. Данные с шины В поступают также на вход АЛУ
через мультиплексер, но независимо от шины М. Разделение на
две шины обеспечивает относительно малую загрузку шин памяти
даже в том случае, если к шине В подключено большое количе-
ство устройств ввода/вывода. При другом варианте использова-
ния входной шины В могут быть соединены внешним монтажом
с одной из выходных шин для сдвига на несколько разрядов
4	201
Назначение выводов ЦПЭ
Таблица 4.17
Номер вывода	Обозначение	Назначение	Тип выхода
1, 2	ВО, В1	Входы ввешней шины		
3, 4	КО, К1	Входы маскирующей шнны	—
5, 6	х, Y	Выходы ускоренного переноса	Два состояния
7	G0	Выход переноса	Три состояния
8	СПО	Выход сдвига вправо	То же
9	СП1	Вход для сдвига вправо	
10	С1	Вход переноса	
11	ВА	Вход разрешения адреса	—
12, 13	А1, АО	Выходы адреса памяти	Три состояния
14	Общий	Общин	". ,
15... 17	F6... F4	Входы кода микрокоманды	—
24... 27	F3...F0	То же	
18	С	Вход синхронизации	—<
19, 20	ДО, Д1	Выходы информации	Три состояния
21, 22	Ml, МО	Входы информации	
23	BD	Вход разрешения данных	—<
28	t/cc	Питание	—”
Примечание. На выводах X, Y, F0 F6 выходная и входная информация пред-
ставляется в прямом коде, на остальных выводах — в обратном; <1» соответствует высо-
кий уровень напряжения.
(например, на 1 байт). В этом случае устройства ввода/вывода
коммутируются внешними схемами на входы М.
Сверхоперативное ЗУ содержит 11 регистров, обозначенных
R0... R9 и Т. Сигнал с выхода СОЗУ поступает через внутренний
мультиплексер на вход АЛУ, а с выхода АЛУ в свою очередь —
на вход СОЗУ.
Для запоминания результата операции АЛУ в ЦПЭ есть не-
зависимый регистр — аккумулятор. Выход аккумулятора связан
через внутренний мультиплексер со входом АЛУ, кроме того, вы-
ход аккумулятора подключен к выходному буферу (имеющему
три состояния) для выдачи на выходную шину D. Обычно шина
D используется для передачи данных во внешнюю главную память
или на внешние устройства ввода/вывода.
Мультиплексеры А и В выбирают один из двух входов АЛУ в
зависимости от данных на шине микрокоманд. На входы мульти-
плексора А подаются данные шины М, выхода СОЗУ н акку-
мулятора, на входы мультиплексора В — данные шины В, ак-
кумулятора и данные шины К. Данные на выбранном входе муль-
типлексора В всегда логически умножаются на содержимое соот-
ветствующего входа К для обеспечения гибкого маскирования и
возможности проверки разрядов.
АЛУ способно выполнять арифметические и логические опе-
рации, включая двоичное сложение в дополнительном коде, опе-
рации + 1 и —1, поразрядное логическое сложение и умножение,
поразрядное Исключающее ИЛИ—НЕ и поразрядное логическое
дополнение. Результат операции АЛУ можно запоминать в акку-
202
муляторе или в одном из регистров СОЗУ. Для выполнения опе-
рации сдвига вправо имеются отдельные выводы Вход сдвига
вправо (СП1) и Выход сдвига вправо (СПО). Линии входа и
выхода переноса (С1 и СО) предназначены для обеспечения нор-
мального распространения последовательного переноса. Данные
на выходы СО и СПО поступают через два буфера, имеющие три
состояния каждый, причем разрешается выдача либо на СО, либо
только на СПО. Кроме того, стандартные выходы для схем уско-
ренного переноса X и Y позволяют получить ускоренный перенос
для произвольной длины слова.
Возможность маскировать входы АЛУ при помощи шины К
значительно увеличивает универсальность АЛУ. При неарифме-
тических операциях схемы переноса используются для получения
логической сборки (ИЛИ) всех разрядов слова с целью анализа
на «О» результата операции или одного из регистров (например,
микроинструкции ANP, ORR). Таким образом, ЦПЭ обеспечи-
вает гибкую проверку содержимого разрядов. Шина К исполь-
зуется также при арифметических операциях для маскирования
частей обрабатываемых полей. Дополнительной функцией шины
К является передача констант из микропрограммы в ЦПЭ.
Отдельный выход АЛУ поступает на регистр адреса памяти
(РА) и с него через выходной буфер с тремя состояниями — на
Выходную шину А. Обычно РА и шина А используются для пере-
сылки адресов во внешнюю главную память. Регистр РА и ши-
на А также могут быть использованы для выборки внешнего уст-
ройства при выполнении операции ввода/вывода. В каждом мик-
роцикле на входы F ЦПЭ поступает микрокоманда. Микро-
команда декодируется, мультиплексеры выбирают операнды, и
АЛУ производит нужную операцию. По отрицательному фронту
синхроимпульса результат операции АЛУ либо помещается в ак-
кумулятор, либо записывается в выбранный регистр СОЗУ. Кро-
ме того, в некоторых случаях результат операции АЛУ записы-
вается в РА. Новая микрокоманда может быть подана только с
положительным фронтом синхроимпульса. При внешнем управле-
нии синхросигналом ЦПЭ синхроимпульс в микроцикле может быть
пропущен, и так как схемы переноса, сдвига и ускоренного пере-
Таблица 4.18
Форматы F-группы микроинструкций
Группа функций (F-rpynna)	F6	F5	F4
О	0	0	0
1	0	0	1
2	0	1	0
3	0	1	1
4	1	0	0
5	1	0	1
6	1	1	0
7	1	1	1
203
носа не синхронизируются, то их выходы в этом такте могут быть
использованы для выполнения ряда проверок данных в аккуму-
ляторе и СОЗУ. При операциях в отсутствие синхросигнала содер-
жимое регистров не изменяется.
Таблица 4.19
Таблица 4.20
Перечень микроинструкций ЦПЭ
Инструкция
0
1
2
3
5
6
7
1
2
3
1
2
3
1
2
3
1
2
3
1
2
3
1
2
3
1
2
3
1
2
3
Rn+(АСДК)+С1—►Rn, АС
М+(АСДК)+С1->АТ
АТОД (ВОД'КО)->СПО	СП1У[(В1ДК1)ДАТ1]->АТ1
[АТОД (ВОД КО)] V [ATI V (В1ДК1 )]->АТ0
KVRn-*PA	Rn+R+Cl^-Rn
KVM->PA	М+К+С1->АТ
(ATVK) + (АТДК) +С1-»-АТ
(АСДК)—1+Cl->Rn
(АСДК)—1+С1->АТ
(ВДК)— 1+С1->АТ
Rn+ (АСДК) +С1—>-Rn
М+ (АСДК) +С1->АТ
АТ+(ВДЮ+С1->АТ
С1У(РпДАСДК)-*С0
C1V (МДАСДК)->С0
С1у(АТДВДК)^С0
С1\/(РпЛК)->С0 ,
Cl V (МДК)->С0
С1\/(АТЛК)->С0
C1V (АСДК)-»-С0
С1\/(АСЛК)-*С0
С1\/(ВЛК)^С0
С1У(РпДАСДК)-*С0
С1У(МДАСДК)->С0
С1У(АТДВДК)->С0
К„Л(АСДК)^Р»
МД(АСДК)->-АТ
АТД(ВДК)-»АТ
КДРп^Рп
КДМ->АТ
КДАТ->АТ
R„V(A^K)^Rn
М\/(АСЛК)->-АТ
АТ\/(ВЛК)->АТ
Rn4- (АСДК)-*~Rn
Мт(АсДК)->-АТ
АТТ(ВДК)->АТ
Примечание Знак 7 обозначает.операцию Исключающее ИЛИ—НЕ
204
Содержание выполняемой микрокоманды определяется фук-
циональной группой (F-группа) и регистровой группой (R-груп-
па), которые задаются кодом ло F-шине; F-группа определяется
Таблица 4.21
' Выполнение микроинструкций для состояний шины Ki *все нули»
,	и <все единицы»
К-00	Мнемо- ника	K-11	Мнем»> вика
Rn+Cl—>-Rn, AC М+С1->АТ АТО—СПО АТ1-»АТ0 СП1г*АТ1	ILR ACM SRA	AC+Rn+Cl->Rn, AC M+AC+C1->AT	alr’ AMA
Rn—>РА	Rn+Cl->Rn M-j-PA	M+C1->AT AT+Cl^-AT	LM1 LMM CIA	11-+PA	Rn—l+Cl->-Rn 11->PA	M—1+C1->AT AT— 1+C1^-AT	DSM LDM DCA
Cl-l^Rn Cl—1-»AT Cm. CSA	CSR CSA	AC—d +C1—»-Rn AC—1+C1-*AT B—T+C1->AT	SDR SDA LDI
Rn+Cl->-Rn Cm. ACM AT+C1^-AT	INP INA	AC+Rn+C1—>Rn Cm AMA В+AT+C1—>AT	ADR AIA
C1->CO	0->Rn Cl-»-C0	O-+AT Cm CLA	GLR CLA	ClV(RnAAC)->CO RnAAC—>Rn C1V(MAAC)->CO MAAC->AT C1V(ATAB)->CO ATAB->-AT	ANR ANM AN!
Cm. CLR Cm. CLA Cm. CLA		ClVRn-^CO Rn-*Rn C1VM-C0 M->AT C1VAT->CO AT->AT	TZR LTM TZA
C1—>C0	Rn—*"Rn C1->CO	M->AT Cm. NOP	NOP LMF NOR	С1\/АС->С0 R„VAC->R„ C1VAC-+C0 MX/AC^AT civb->co bvat->-at	ORR ORM ORI
C1—>C0	Rn->Rn ci^-eo M->AT C1->CO	AT->AT	OMR LCM CMA	Cl V (RnAAC)->-C0 Rn~FAC—>Rn CIV (MAAC)-*C0 M+AC-»AT ClV(ATAB)->-CO B+AT->-AT	XNR XNM XNI
205
тремя старшими разрядами данных (F4... F6), a R-rpynna—(че-
тырьмя младшими разрядами (FO... F3).
R-группа 1 включает регистры R0... R9, Т и АС обозначает-
ся символом Rn. R-группы 2 и 3 содержат только регистр Т и
аккумулятр (АС). Форматы и кодировка F- и R-групп приведены
в табл. 4.18 и 4.19 соответственно.
При рассмотрении микроинструкции ЦПЭ после общего
функционального описания операции приводятся два дополнитель-
ных уточнения, касающихся результата микроинструкции при
сигналах низкого и высокого уровней на входах шины К. В боль-
шинстве случаев установка сигналов на входах шины К в высо-
кий и низкий уровень является соответственно либо выборкой,
либо отсутствием выборки аккумулятора в данной микроопера-
ции. Мнемонические обозначения микроопераций включены в
каждое описание как справочные. Мнемоника может быть ис-
пользована как язык микроассемблера. Перечень микроинструк-
ций приведен в табл. 4.20. Выполнение микроинструкций для со-
стояния шины К «все нули» и «все единицы» иллюстрируется
табл. 4.21.
Пример расшифровки инструкции, указанной в табл. 4.19 для
случая F-группа 0, R-группа 1: логическое умножение содержи-
Вход
синхронизации
г~..........
Старшие
разряды
LFO...FO]
Сддие
апрадо
Младшие
разряды
[fc^.fb]
_ оыхаа'
переноса
F0...F3
СО С1
ЦПЭ1
СП1 СПО
В м к
, Константа или
маска из БМУ
Л
F0.-F3
Д Д
FU...FB С
СО 01
2 ( Шина адреса памяти
ЦПЭ2.
ст спо
В М к
СО
01
FO.. F3
Внешняя шина
в м к
Шина данных
—памяти
ЦПОп
СП1 СПО —
Шина
данных памяти
Д
FH...F6 С *
Рие. 4.18. Схема объединения ЦПЭ К589ИК02 для построения устройств с чи-
слом разрядов 2п
208
Moiio АС на данные шин К, сложение результата с содержимым
регистра Rn и значением на входе переноса С, запись результа-
та в\ Rn и AM.
Пример расшифровки действия па мнемоникам ILR, ALR, ука-
занным в табл. 4.12: для случая мнемоники ILR и состояния шины
К = Ор сложение содержимого Rn со значением на входе С и за-
грузка результата в АС и Rn; для случая мнемоники ALP и состоя-
ния шины К=11 сложение содержимого АС и С1 с содержимым
Rn и помещение результата в АС н Rn. Если в адресной части
микроинструкции указан адрес АС, то содержимое АС сдвигает-
ся влево на один разряд. Схема объединения ЦПЭ К589ИК02
для построения устройств с числом разрядов 2я приведена на
рис. 4.18.
4.5.3. СХЕМА УСКОРЕННОГО ПЕРЕНОСА К589ИК03
Схема ускоренного переноса (СУП) предназначена для фор-
мирования групповых переносов при совместном использовании
СУП с ЦПЭ. Одна СУП и восемь ЦПЭ позволяют организовать
16-разрядный сумматор. СУП имеет 17 инфор-
мационных входов, 8 информационных выходов
и один управляющий вход, который позволяет
управлять выходом самого старшего переноса,
переводя его в третье состояние. Условное обо-
значение СУП К589ИК03 показано на рис. 4.19,
а назначение выводов — в табл. 4.22. Состояние
каждого из восьми выходов СУП описывается
соответствующими логическими уравнениями:
С~+Т= X0Y0 + Y0Cn,
С“+2 = X0Y0 + Y1Y0X0 + Y1 Y0Cn,
Рис. 4.19. Условное обозначение СУП
К589ИК03
Сп + 3 = Y2X2 + Y2YIX1 + Y2Y1Y0X0 + Y2Y1 Y0Cn,
С”+4 => Y3X3+Y3Y2X2+Y3Y2Y1X1 + Y3Y2Y1Y0X0 + Y3Y2Y1 Y0Cn,
С7+5^= Y4Y4 + Y4Y3X3 + Y4Y3Y2X2 + Y4Y3Y2Y1X1 +
+ Y4Y3Y2Y1Y0X0 + Y4Y3Y2Y1 Y0Cn,
СЯйб = Y5X5 4- Y5Y4X4 4- Y5Y4Y3X3 + Y5Y4Y3Y2X2 +
+ Y5Y4Y3Y2Y1X1 + Y5Y4Y3Y2Y1Y0X0+Y5Y4Y3Y2Y1 Y0Cn,
С7+7= Y6X6+Y6Y5X5 + Y6Y5Y4X4+ Y6Y5Y4Y3X3+
4- Y6Y5Y4Y3Y2X2 4- Y6Y5Y4Y3Y2Y1X1 4-
+ Y6Y5Y4Y3Y2Y1YOXO 4- Y6Y5Y4Y3Y2Y1 Y0CB)
C.+ 8 = Y7X7 + Y7Y6X6 4- Y7Y6Y5X5 4- Y7Y6Y5Y4X4 4- gg	-
4- Y7Y6Y5Y4Y3X34- Y7Y6Y5Y4Y3Y2X24- Y7Y6Y5Y4Y3Y2X2 +
4- Y7Y6 Y5Y4Y3Y2Y1 YOXO 4- Y7 Y6Y5Y4Y3Y2Y1 Y0Cn,
если на входе РП установлен уровень <1»; Сп4-8 — в третьем со-
егоянии, если на входе РП уровень <0».
На рис. 4.20 показаны примеры применения СУП К589ИК03 со-
вместно с ЦПЭ К589ИК02.
Рве. 4.20. Примеры применения СУП Ц589ИКОЗ совместно с ЦПЭ К589ИК02
«08
• «
Таблица 4.22
Назначение выводов СУП
Номер вывода 1	Обозначение	Наименование	Тип выхода	Сигнал запуска
1, 27, 7, 8, 11,	У7...У0	Входы групповых пе-		«1»
23, 21, 18 2 ,27, 5, 6, 10, 24, 20, 19	Х7...Х0 -	реносов		
				
3	РП	Вход разрешения пе- реноса Сп+8	—	«0»
4	Сп+8		Три состояния	«0»
15, 13, 16, 12, 9, 22, 25	СдЧ-1...Сп+7	Выход переноса	Два состояния	—
14	Общий	Общий	—	—
17	Сп	Вход переноса	—	«0»
28	t/cG	Питание	—	——
454 МНОГОРЕЖИМНЫИ БУФЕРНЫЙ РЕГИСТР К589ИР12
Многорежимный буферный регистр (МБР) является универ-
сальным 8-разрядным регистром, состоящим из D-триггеров и
выходных буферных схем с тремя устойчивыми состояниями. Он
имеет встроенную селективную логику и отдельный независимый
D-триггер для формирования запроса на' прерывание централь-
ного процессора. Один или несколько МБР могут быть исполь-
зованы для реализации многих типов интерфейсных и вспомога-
тельных устройств, таких как простые регистры данных, буфер-
ные регистры со стробированием данных, мультиплексеры, дву-
направленные шинные формирователи, прерываемые каналы вво-
да/вывода и др. Условное обозначение МБР К589ИР12 показа-
но на рис. 4.21, а назначение его выводов—в табл. 4.23. Рас-
смотрим работу МБР по его функциональной схеме, приведенной
на рис. 4.22.
Информационные D-триггеры повторяют входную информа-
цию прн высоком уровне входного сигнала С, при низком уров-
не сигнала и на входе С происходит хранение входной информа-
ции. Выходы каждого информационного триггера соединены с
выходными и буферными ключами, обладающими тремя устойчи-
выми состояниями. Внутренняя шина выдачи данных (ВД) стро-
бирует каждый выходной буфер. При напряжении на шине ВД
выходные буферы разблокированы и данные поступают на выход
соответствующей линии выходных данных (Q1... Q8).
Выбором кристалла управляют входы ВКД и ВК2. При низ-
ком напряжении на входе ВКД н высоком на входе ВК2 доступ
к -устройству разрешен.
Вход ВР (выбор режима) определяет одни из двух режимов
работы. При низком уровне сигнала на входе ВР устройство ра-
ботает во входном режиме. В этом режиме выходные буферы
209
Назначение выводов МБР
Таблица 4.23
I
Номер вывода	Обозначение	Назначение	Тип выхода	Сигнал запуска
1, 13	BKl, ВК2	Входы выбора крис- талла	—	«0» (ВК1) (ВК2)
2	ВР	Вход выбора режима	—	—
3. 5, 7, 9, 16, 18, 20, 22	D1...D8	Входы информации	—	—4
4, 6, 8, 10, 15, 17, 19, 21	Q1...Q8	Выходы информации	Трн состояния	—
11	С	Вход строба	—	«1»
12	Общий	Общий	—	—4
14	R	Вход установки нуля	—	«0»
23	ЗПр	Выход запроса пре- рывания	Два состояния	—
24	77сс	Питание	—	—
закрыты. Когда устройство выбрано, управление записью осуще-
ствляется сигналом по входу С. При сигнале высокого уровня на
входе ВР устройство работает в режиме выдачи данных. В этом
случае выходные буферы открыты независимо от выборки уст-
3
5
7
9
16
18
Z0
22
19
23
01
02
03
Qb
05
06
07
08
ВР
С
2
11
4
6
8
10
15
П
19
Z1
Рис. 4.21. Условное обозначе
ние МБР К589ИР12
51
272
273
274
55
56
57
58
Рис. 4.22. Функциональная схе-
ма МБР К589ИР12
210
ройства. Таким образом, запись в регистр и выдача информации
из него происходит согласно следующим формулам:
ЗПр(=СДВР\/ВК1ЛВК2ДВР (запись в регистр);
ВВ = ВР\уВК1ДВК2 (выдача информации из регистра).
Триггер запроса прерывания (ТЗПр) служит для выработки
сигнала запроса на прерывание в поцессорной системе. При ус-
тановке системы в исходное состояние сигналом низкого уровня
«Уст 0» ТЗПр устанавливается в состояние высокого уровня, т. е.
данное устройство не требует прерывания. Одновременно с этим
же сигналом происходит установка в состояние низкого уровня
регистра Р. Выход ТЗПр объединен по ИЛИ с выходом логиче-
ской схемы выбора устройства. Принято, что МБР находится в
состоянии прерывания, когда выходу ЗПр соответствует напря-
жение низкого уровня, что позволяет обеспечить прямое соедине-
ние с входами запроса (активный — низкий уровень) БПП. При
работе в режиме ввода (т. е. на входе ВР — низкий уровень)
входной сигнал С производит запись информации в регистр дан-
Рис. 4.23. Примеры применения МБР К589ИР12:
в —входной буфер, б — устройство прерывания; в — выходной буфер; г — двунаправленный
передатчик информации
211
ных и установку триггера запроса прерывания в состояние низ-
кого уровня. На выходе триггера запроса прерывания устанавли-
вается напряжение высокого уровня при условии Выбора
устройства (так же вырабатывается сигнал прерывания на
выходе ЗПр). Таким образом, для прерывания надо выполнить
условия: ЗП = ВК1ДВК2\/С.
Сброс сигнала прерывания осуществляется в соответствии с
формулой: Сброс 3n = RVBKrABK2=WBKlVBK2?
Примеры применения МРБ К589ИР12 показаны на рис. 4.23.
4.5 5. БЛОК ПРИОРИТЕТНОГО ПРЕРЫВАНИЯ К589ИК14
Блок приоритетного прерывания (БПП) обеспечивает преры-
вание выполняемой задачи. Система прерывания, построенная с
использованием БПП, обеспечивает следующие возможности: 8
отдельных уровней прерывания на каждый блок, программиру-
емый приоритет, возможность расширения до 8К уровней преры-
вания (К —число БПП), автоматическую выработку вектора
прерывания.
Структурная схема БПП К589ИК14 (рис. 4.24) включает: 8-
разрядный регистр для запросов на прерывание с шифратором,
3-разрядный регистр текущего приоритета, 3-разрядное кодирую-
щее устройство приоритета с открытыми коллекторными выхода-
ми, 8-уровиевое устройство сравнения приоритетов. Условное гра-
фическое обозначение БПП К589ИК14 показано на рис. 4.25, а
назначение его выводов — в табл. 4.24.
Рассмотрим работу БПП по структурной схеме, представлен-
ной на рис. 4.24.
Рис. 4.24. Структурная схема БПП К589ИК14:
Т1 — триггер запрета прерывания; Т2 — триггер прерывания
Рис 4 25 Условное
обозначение БПП
К589ИК|14
212.
Таблица 4.24
Назначение выводов БПП
Номер вывода	Обозначение	Назначение	Тип выхода	Сигнал запро- са
1, 2, 3	П0..П2	Входы уровня приоритета			0
4	ВП	Вход выборки уровня приоритета	—	0
5	Пр	Выход прерывания	Открытый коллектор	0
6	с	Вход синхронизации	—	1
7	СРПр	Вход строба разрешения прерывания	—	1
8, 9, 10	КПрО... ...КПр2	Выходы кода прерывания	Открытый коллектор	0
11	РСч	Вход разрешения считывания кода прерывания	—	0
12	Общий	Общий	——	—
13	РГ	Вход разрешения группы прерыва- ния	—	1
14	РГПр	Выход разрешения группового пре- рывания	Два СОСТОЯНИЯ	1
15...22	ЗПрО.. ...ЗПр7	Входы запроса прерывания	—	0
23	РЗп	Вход разрешения записи	—-	0
24	U со	Питание	—	—
Для определения запросов на прерывание БПП стробируют
в конце выполнения каждой команды. В этот момент времени, ес-
ли запрос на .прерывание подтверждается в БПП, БМУ переходит
на микропрограмму обработки прерывания. Запросы прерывания
приходят в процессор через ЗУ прерывания и устройство кодиро-
вания приоритета, поступая на узел сравнения приоритетов. В уз-
ле сравнения приоритетов это значение сравнивается с текущим
приоритетом БПП (приоритетом БПП, хранящимся в регистре
текущего состояния). Запрос, принятый в течение времени дей-
ствия строба разрешения прерывания (СРПр), совместно с син-
хроимпульсом вызывает установку триггера подтверждения пре-
рывания в состояние Активное прерывание (на время цикла вы-
полнения одной микрокоманды), устанавливает триггер запрета
прерывания в состояние высокого уровня. По сигналу Пр в про-
цессоре вырабатывается команда прерывания, которая может не-
посредственно передать управление на вход программы обслужи-
вания прерывания.
Микропрограмма, обычно являющаяся частью этой програм-
мы, генерирует сигнал, запрашивающий прерывание, с выходных
шин кода прерывания КПрО... КПр2. Информация о сигнале за-
проса, хранящаяся в ЗУ запросов на прерывание, может быть пе-
редана на какие-либо входные информационные шины процессо-
ра по сигналу, подаваемому на вход РСч. Когда программа об-
работки прерывания определила сигнал запроса, то она обычно
переписывает его обратно в регистр текущего приоритета БПП.
213
При этом триггер запрета прерываний устанавливается в состоя-
ние высокого уровня и осуществляется блокировка любых после-
дующих запросов на прерывание с данным или более низким
приоритетом.
Вход в программу обработки прерывания макроуровня может
сопровождаться вектором прерывания, вырабатываемым по ин-
формации о сигнале запроса, по которому вырабатывается ад-
рес подпрограммы, соответствующий этому сигналу. Выход из
такой макропрограммы обычно сопровождается восстановлением
предыдущего содержания памяти текущего приоритета. Вход РГ
и выход РГПр могут быть использованы при последовательном
соединении нескольких ВПП, когда каждый БПП может запре-
тить прерывание для всех последующих БПП.
Триггер подтверждения прерЙЬания устанавливается в актив-
ное состояние (низкий уровень) по положительному фронту син-
хроимпульса, если выполнены следующие условия:
активный уровень запроса (ЗПО... ЗП7) выше, чем текущее
состояние приоритета (ПО... П2);
на входе СРПр присутствует сигнал высокого уровня;
на входе РГ присутствует сигнал высокого уровня.
триггер запрета прерывания сброшен.
Сигнал Пр асинхронно устанавливает в состояние высокого
уровня триггер запрета прерывания и удерживает сигналы запро-
сов в ЗУ запросов на прерывание до засылки новой информации
(ПО... П2, ВП по сигналу РЗп) в регистр текущего приоритета.
Триггер запрета прерывания сбрасывается по завершении
операции засылки. Во время этого процесса на выходе РГПр мо-
жет быть сигнал высокого уровня только в том случае, если вы-
полнены следующие условия:
на входе РГ — сигнал низкого уровня;
текущий приоритет не относится к данной группе уровней (оп-
ределяется по сигналу ВП);
на данном уровне нет запросов на прерывание.
Выходы кода прерывания КПрО... КПр2 и выход Пр пред-
ставляют собой открытый коллектор, что обеспечивает возмож-
ность их объединения.	-
4.5.6.	ШИННЫЙ ФОРМИРОВАТЕЛЬ К589АП16
И ШИННЫЙ ФОРМИРОВАТЕЛЬ С ИНВЕРСИЕЙ К589АП26
Шинный формирователь (ШФ) и шинный формирователь с
инверсией (ШФИ) являются параллельными двунаправленными
формирователями сигналов для управления магистралями (шина-
ми) в цифровых вычислительных устройствах. Обе ИС представ-
ляют собой 4-канальные коммутаторы, имеющие в каждом кана-
ле одну шину для приема информации, одну шину для выдачи и
одну двунаправленную шину для приема и выдачи. В ШФ
К589АП16 информация проходит без изменения, а в ШФИ — с
инверсией (рис. 4.26). Назначение выводов ШФ и ШФИ указано
в табл. 4.25, функциональные схемы — на рис. 4.27.
£14
Таблица 4.25
Назначение выводов ШФ и ШФИ
Номер вывода	Обозначение	Назначение	тип выхода
1	вк	Вход выборки кристалла	
2, 5, 11, 14	С1...С4	Выходы информации	Три состояния
3, 6, 10, 13	В1...В4	Входы/выходы реверсивной переда- чи информации	То же
4, 7, 9, 12	А1...А4	Входы информации	—
8	Общий	Общий	
15	УВ	Вход управления выдачей информа- ции	—<
16	Ucc	Питание	—
Примечание. На выводе 1 на выходе «О».
Для управления режимом работы и направлением передачи
информации в ШФ и ШФИ имеется каскад управления выдачей
информации, выполненный на двух 2-входовых логических элв'
ментах И (табл. 4.26). Формирователи обеспечивают передачу ин-
формации при сигнале «О» на входе выборки кристалла ВК. При
сигнале «1» на входе ВК формирователи находятся в выключен-
ном состоянии и выходы имеют высокое выходное сопротивление
(третье состояние). При наличии на входе ВК сигнала «О» уп-
равление выдачей информации по шинам С и В осуществляется
сигналом на входе управления выдачей информации УВ. Если на
Рис. 4.26. Условные Рис. 4.27. Функциональные схемы ШФ К589АШ6 (а)
обозначения Ш<Ь	и ШФИ К589АП26 (б)
К589АШ6 и ШФИ
К589АП26
215
Таблица 4.26
Логика передачи информации
вк	УВ	Направление передачи информации	Выходы в выклю- ченном состояния
0	0	От входа А на выход В	с
0	1	От входа В на выход С	——
1	1	Передача отсутствует	с, в
входе УВ присутствует сигнал «О», то открыта передача инфор-
мации с входов А на выходы В. При сигнале <1> иа входе УВ
передача информации происходит с входов В на выходы С.
4.6.	Микропроцессорные комплекты серии К1800
Микропроцессорные комплекты наибольшего в данное время
быстродействия серии К1800 выполнены иа основе ЭСЛ. Они
предназначены для построения быстродействующих ЭВМ и конт-
роллеров различного назначения, а также скоростных систем об-
работки данных. Рабочий диапазон температур МПК —10...
...+75° С. Напряжение источника питания отрицательное: Ucc =
=—5В±б%. Для питания выходных каскадов используется ис-
точник опорного напряжения Uon = —2,0 В±5%.
Учитывая большую мощность, потребляемую микросхемами
серии К1800, разработчики аппаратуры должны принимать меры
для снижения температуры на их корпусах.
Приведем функциональный, состав МПК серии К1800 и пара-
метры микросхем, входящих в комплект.
МП секция параллельной обработки информации К1800ВС1
Число каналов ввода информации..............................2
Число каналов вывода................................ ....	1
Разрядность информационных каналов ...	.4
Разрядность микрокоманды....................... 17
Емкость адресуемой памяти.................................24п
(п — число используемых микросхем)
Потребляемая мощность, мВт, не более ...	.	1650
Частота тактовых сигналов, МГц, не более .	. . 30
Тип корпуса................................................ 2207.48-1
Блок синхронизации К1800ВБ2
Разрядность......................................... 4
Способ управления..................................микропрограммный
Разрядность микрокоманды.................................8
Потребляемая мощность, мВт, не	более...................733
Частота тактовых сигналов, МГц,	не	более...............36
Тип корпуса.............................................  2120.24-1
216
Блок управления оперативной памятью К1800ВТЗ
Разрядность входиых/выходных данных.......................4
Емкость адресуемой памяти........................ . . . 24п
(п — число используемых ИС)
Разрядность микрокоманды....................................14
Потребляемая мощность, мВт, ие более........................1607
Частота тактовых сигналов, МГц, не более..................30
Тип корпуса...............................................	2207.48-1
Рассмотрим каждую БИС МПК. МП секция К1800ВС1 (рис.
4.28) обеспечивает выполнение арифметических и логических one*
раций и операций сдвига. Для выполнения арифметических опе-
раций используются двоичная и двоично-десятичная системы счис-
ления. Назначение выводов указано в табл. 4.27.
Рис. 4.28. Структурная схема МП секции параллельной обработки информации
К1800ВС1
Для работы МП секции используются шины А, I и Ф. Шины
I и Ф — двунаправленные, по шине А проходит входная инфор-
мация. Операнды поступают в АЛУ из аккумулятора и по шинам
АиФ. Управление двоично-десятичными арифметическими опе-
рациями осуществляется сигналом AS11. В этом режиме АЛУ
817
Таблица 4.27
Назначение выводов БИС К1800ВС1
Номер вывода	Обозначение	Назначение
13...16	I0...I3	Шина I
23...20	ФО. ,ФЗ	Шина Ф
29, 32, 34, 30	АО .АЗ	Шина А
1	t/cci	—5,2 В
2	PAR/CAR	Четность переноса
3	Соит	Выходной перенос
4	GC	Групповой перенос
5	PC	Разрешение группового переноса
£	OF	Выход сигнала переполнения
7, 17	Ucct	Общий (выходных выводов)
8	R1	Выход/вход младшего разряда сдвнга- теля
9	R4	Выход/вход старшего разряда сдвига- теля
J0	PAR/RES	Выход сигнала четности результата
11	ZD	Выход сигнала проверки на нуль
12	Uca	Общий (схемы)
18, 19	AS 15, AS9	Управляющие входы мультиплексера аккумулятора и схемы управления ши- ной I
24	Ucci	Питание (—5,2 В)
25, 48	UcC2	Питание (—2,0 В)
26	AS16	Синхровход для защелок шины Ф
27	CLK	Синхровход аккумулятора
28	AS8	Разрешающий вход формирователей шины I
31, 33	AS6, AS5	Вход схемы управления шиной Ф и мультиплексера входа А
35, 40	AS3, AS2	Управляющие входы схемы маскирова- ния
36	t/cci	Общий (схемы)
37, 38	ASO, AS1	Управляющие входы мультиплексера Y-входов
39	AS4	Управляющий вход мультиплексера Y-входов — увелнчение/уменыпенне на 2
41	AS10	Управляющий вход сложение/вычнтание
42	ASH	Управляющий вход двоичная/двоично- десятичная операция
43	AS12	Управляющий вход арифметический/ло- гический режим
44	CIN	Входной перенос
45	AS7	Вход схемы управления источником ин- формации сдвигателя
46, 47	AS14, AS13	Управляющие входы сдвигателя
вырабатывает сигналы переноса и переполнения, которые выда-
ются на внешние выводы Сопт и OF.
Фиксатор предназначен для временного хранения информа-
ции, поступающей на шину Ф. При необходимости, используя
сигналы AS2 и AS3, можно производить маскирование различных
разрядов информации, поступающей по шине Ф, данными, по-
218
ступающими по шине А. Сдвигатель обеспечивает выполнение
операции сдвига (арифметического,- логического, вправо/влево)
информации, поступающей из АЛУ или из аккумулятора. Схема
управления шиной I представляет собой мультиплексер, который
в зависимости от сочетания управляющих сигналов AS8, AS9,
AS 15 выдает на шину I информацию из сдвигателя или из акку-
мулятора.
Для управления шииой Ф также применяется мультиплексер,
который в зависимости от сочетания управляющих сигналов AS5,
AS6 передает информацию из аккумулятора на шину Ф или на
мультиплексер А. Кроме того, информация из аккумулятора мо-
жет поступать в АЛУ для операций маскирования и сравнения.
Блок синхронизации (БС) К1800ВБ2 предназначен для постро-
ения многофазных синхронизирующих устройств и распределите-
лей импульсов в системах цифровой обработки информации.
Структурная схема БС представлена на рис. 4.29, а назначение
К1800ВБ2 — в табл. 4.28.
Рис. 4.29. Структурная схема блока синхронизации К1800ВБ2
Синхронизатор пуска предназначен для преобразования внеш-
него асинхронного сигнала Start произвольной длительности, рав-
ной такту задающей тактовой частоты, поступающей на вход
CLK. БС вырабатывает от одного до четырех синхроимпульсов
(фаз), выдаваемых на выводы Ф1... Ф4. Число выдаваемых фаз
программируется с помощью сигналов TS4, TS5, поступающих
на блок программирования фаз. Программное изменение количе-
ства фаз может осуществляться во время или перед последней
фазой с учетом времени установки и времени задержки БС. С
помощью управляющих сигналов TS0...TS3, поступающих на
21»
Таблица 4.28
Назначение выводов ИС К1800ВБ2
Номер вывода	Обозначение		Назначение
	русское	английское	
1	Общий 0	GND	Общий 2
2, 21. 22, 23	Ф1...Ф4	Ф1...Ф4	Выходы фаз
3		Ьфоот	Признак последней фазы син- хронизации
4		ССоит	Контроль полного'цикла
5		L<mn/cin	Разрешение выработки синхро- импульсов
6	Такт	CLK	Такт
7	Пуск	Start	Пуск
8...11		ТЭО—TS3	Управление длительностью фаз
12	Нсс	Ucc	Питание (—5,2 В)
13	Запуск/ос- танов.	G/H	Запуск/остаиов
14	Проф./работа	R/M	Профилактика/работа
15	Такт./имп.	SC/SP	Тактовый/импульсиый режим
16		TS7	Длительность последней фазы
17	Сброс	R	Сброс
18		TS6	Наращивание
19, 20		TS5, TS4	Выбор количества фаз
24	Общий	GND	Общий 1
блок управления длительностью фаз, осуществляется програм-
мное изменение длительности каждой фазы, которая может быть
задана равной одному или двум периодам тактового сигнала.
Блок управления режимом работы (БУР) вырабатывает сиг-
налы управления другими частями ИС К1800ВБ2. БУР перево-
дит БС в режимы профилактики или работы. Оба режима могут
иметь по четыре варианта: единичная фаза, единичный цикл, ос-
тановка на фазе, остановка на конце цикла.
Указанные 8 вариантов режимов задаются управляющими
сигналами, поступающими на БУР. Единичная фаза — диагности-
ческий режим (профилактика), при котором при поступлении сиг-
нала Пуск вырабатывается один синхроимпульс из запрограмми-
рованного числа их. Для получения следующей фазы необходимо
подать очередной цикл Пуск.
Единичный цикл — режим, когда после поступления сигнала
Пуск БС вырабатывает один полный цикл синхроимпульсов в со-
ответствии с запрограммированным количеством фаз.
Остановка на фазе — режим, при котором после поступления
сигнала Пуск БС начинает выработку синхроимпульсов и выдает
их на выводы Ф1... Ф4 в зависимости от запрограммированного
режима до поступления сигналов Останов. Выработка синхроим-
пульса осуществляется при появлении сигнала Останов. Для
дальнейшего формирования синхроимпульсов необходим очеред-
220
ной сигнал Пуск, при этом работа БС начинается от точки оста-
нова.
Останов в конце цикла — режим, когда после сигнала Пуск
БС начинает выработку синхросигналов и выдает их на выводы
Ф1... Ф4 в зависимости от запрограммированного режима. При
поступлении сигнала Останов БС прекращает выработку син-
хросигналов после того, как сформировался последний запро-
граммированный синхроимпульс. Для повторения запуска БС не-
обходимо выключить сигнал Останов и вновь подать сигнал
Пуск. Блок контроля последней фазы одновременно с синхросиг-
налом этой фазы каждого цикла вырабатывает сигнал, который
служит признаком наличия последней фазы. Длительность это-
го сигнала равна периоду импульсов тактовой частоты. Блок уп-
равления длительностью последней фазы задает длительность
последнего выходного синхросигнала в режимах Единичная фа-
за и Останов на фазе. Режим блока задается управляющим сиг-
налом. Блок контроля полного цикла предназначен для контро-
ля рабочего состояния БС. Длительность сигнала на выходе бло-
ка контроля зависит от режима работы. Выходные буферы слу-
жат для усиления мощности синхроимпульсов и согласования с
нагрузкой RH = 50 Ом.
Устройство управления оперативной памятью (УУОП)
К1800ВТЗ предназначено для выработки адресов памяти в уст-
ройствах вычислительной техники и представляет собой 4-раз-
рядную секцию с возможностью наращивания. УУОП вырабаты-
вает адреса памяти, запоминает их для передачи данных для
главного процессора и выполняет арифметические, логические и
сдвиговые операции над данными или адресами, проходящими
М313 MS14 MSO MSI MSZ MS3
ПВО...
-BBS
передачей-
данными
Регистр
данных
Мульти-
плексор А
QLK
логическое L
устройство м-
Фва..
.JPB3
SG/Or\C!H/Rl\
PG/ZB Cqui/RG
Адресный Л
ТГ регистр м
Мульти- л
плексер О £
P0...P3
адреса
и
данных
MS4
MSB
Влек регистров
одщего
назначения
Управ-
Мик ленив
НЗВ-
.МЗП
Дешиф-
ратор
микро-
команд
IBB...IB3
4.30. Структурная схема устройств управления
операционной памятью
221
Таблица 4.29
Назначение выводов ИС К1800ВТЗ
Номер вывода	Обозначение	Назначение
14, 13, 15, 16	DB0...DB3	Шина данных
18, 20, 21, 19	A0...A3	Адресная шина
6, 5, 4, 3	ФВО.. ФВЗ	Шина Ф
8...11	IBO.IB3	Шина I
38, 37, 33, 34	Р0. .РЗ	Шина Р
23	PG/ZD	Групповой перенос, проверка на нуль
2	GG/OF	Сигнал группового переноса/выход сиг- нала переполнения
35	CIN/R1	Вход переноса, вход/выход младшего разряда при сдвиге
22	Cout/R4	Выход переноса, вход/выход старшего разряда при сдвиге
43	CLK	Вход сигнала синхронизации
39...42, 26, 29..32, 30, 47, 46, 44, 45	MSO MS14	Управляющие входы
1, 24	^СС1	Питание (—5,2 В)
25, 48		Питание (—2,0 В)
12, 36	^сс	Общий (внутренних элементов)
7, 17	Песо	Общий (выходных элементов)
через него. Структурная схема УУОП представлена на рис. 4.30,
назначение выводов К1800ВТЗ указано в табл. 4.29.
Блок регистров общего назначения (РОН) состоит из четы-
рех 4-разрядных регистров Р0... РЗ. Регистр R0 используется как
счетчик программ. Для модификации адреса памяти в счетчике
программ используется специальный вход АЛУ. Адресная РОН
производится с помощью управляющих сигналов MS 12, MS 13.
Адресный регистр содержит информацию о текущем адресе па-
мяти. Запись информации в этот регистр может осуществляться
по шине D, с выходов АЛУ, по шине Ф, с регистра данных бло-
ка РОН. Информация из адресного регистра поступает на вы-
ходную шину А или в АЛУ через мультиплексер А для модифи-
кации адреса. Управление выдачей осуществляет сигнал MS4.
Регистр данных предназначен для предварительного запоми-
нания информации. Он может быть загружен по шинам Ф, I, D
или из АЛУ. Этот регистр может использоваться как аккумуля-
тор, если УУОП К1800ВТЗ используется в качестве основного
АЛУ, или когда организована параллельная работа с МП сек-
цией К1800ВС1 для достижения удвоенной точности вычисле-
ний.
Для УУОП К1800ВТЗ имеется возможность использовать не-
сколько модификаций адресации памяти: прямую, относи-
тельную и косвенную. Максимальная гибкость системы дости-
гается при помощи пяти независимых 4-разрядных информаци-
онных шин, три из которых — двунаправленные (шины I, Ф и ши-
на данных D). Адресная выходная шина А и входная шина Р —
однонаправленные.
222
Арифметическо-логическое устройство выполняет 13 арифме-
тических, логических или сдвиговых операций над операндами,
поступающими в АЛУ через мультиплексеры А и В. Операнды
могут поступать с различных входных шин в зависимости от кода
управляющих сигналов MS0...MS12, поступающего на дешифра-
тор микрокоманд.
Узел управления выдачей адреса и данных предназначен для
выдачи в шину адреса содержимого адресного регистра или для
связи УУОП К1800ВТЗ с памятью и периферийными устройства-
ми по шине. Узел управления передачей данными осуществляет
коммутацию передаваемой информации между внутренними и
внешними шинами. Управление осуществляется сигналами, по-
ступающими с дешифратора микрокоманд. Работа УУОП
К1800ВТЗ синхронизируется одним тактовым сигналом CLK.
4.7.	Микропроцессорный комплект серии К1804
Микропроцессорный комплект серии К1804 выполнен на ос-
нове ТТЛШ и предназначен для построения контроллеров раз-
личной организации с частотой выдачи управляющих сигналов
до 10 МГц, микро- и мини-ЭВМ с любыми архитектурой и набо-
ром команд, измерительных систем и систем обработки данных.
Широкая и постоянно расширяющаяся номенклатура МПК
К1804, возможность параллельного наращивания и микропрог-
раммного управления обеспечивают широкие возможности приме-
нения данного комплекта в различной аппаратуре. Все БИС
МПК имеют напряжение источников питания +5 В ±5% и
предназначены для работы в диапазоне температур —10... + 70° С.
Приведем функциональный состав серин К1804 н параметры микросхем,
входящих в комплект.
МП секция параллельной обработки информации К1804ВС1
Разрядность канала ввода данных ......................... 4
Разрядность канала вывода данных.........................4
Число РОН................................................16
Разрядность РОН..........................................4
Разрядность микрокоманды ................................9
Потребляемая мощность, мВт, не более.....................1470
Длительность цикла тактовых сигналов, нс.................100
Тип корпуса.............................................. 2123.40-6
МП секция параллельной обработки информации К1804ВС2
Разрядность канала ввода данных ........................ 4
Разрядность канала вывода данных........................4
Число РОН...............................................16
Разрядность РОН.........................................4
Разрядность микрокоманды................................9
Число информационных магистралей........................2
Потребляемая мощность, мВт, не более....................1750
Период следования импульсов тактового сигнала, нс, не
менее.....................................................120
Тип корпуса ............................................ 2123.40-6
223
Схема управления адресом микрокоманды К1804ВУ1, К1804ВУ2
Разрядность выходного адреса.............................4
Емкость адресуемой памяти................................24п
Разрядность маски........................................4
Разрядность шины данных..................................4
Потребляемая мощность, мВт, не более.....................683
Время задержки от входа информации до выхода, нс, не
более...............................................    .	102
Тип корпуса ИС К1804ВУ1..................................2121,28-6
Тип корпуса ИС К1804ВУ2..................................2168.22-1
Схема управления последовательности команд К1804В У4
Разрядность адреса.......................................12
Объем адресуемой памяти слов............................ 4096
Количество уровней стека.................................5
Потребляемая мощность,	мВт, не более.....................1700
Время цикла, нс, не	менее..............................95
Тип корпуса.............................................. 2123.40-6
Параллельный регистр К1804ИР1
Разрядность..............................................4
Потребляемая мощность,	мВт,	не	более...............683
Частота тактового сигнала, МГц,	не более................50
Тип корпуса..............................................201.16-11
Схема ускоренного переноса К1804ВР1
Разрядность..............................................4
Потребляемая мощность,	мВт,	не	более...............572
Время передачи информации от входа до выхода, нс, не
более .	.	........................................16
Тип корпуса..............................................201.16Л1
Схема управления состоянием и сдвигом К1804ВР2
Число информационных шнн.................................2
Число регистров........................... 2
Потребляемая мощность, мВт, не более.....................1600
. Время задержки распространения сигнала от любого входа
до любого выхода, ис, не более..............................60
Тип корпуса .	.	................................ 2123.40-6
БИС К1804ВС1 предназначена для построения блоков циф-
ровых ЭВМ разрядности, кратной четырем. Структурная схема
МП секции представлена на рис. 4.31, назначение выводов
К1804ВС1 приведено в табл. 4.30. Арифметическо-логический
блок включает АЛУ, селектор — источник данных и селектор
входных данных. Арифметическо-логический блок предназначен
для выполнения арифметических и логических операций над дву-
мя операндами с формированием сигналов, отражающих состоя-
ние АЛУ при выполнении операций: признака нулевого резуль-
тата АЛУ (Z), переполнения АЛУ (OVR), старшего разряда ре-
зультата АЛУ (F3), распространения переноса Р, генерации пе-
реноса АЛУ (G).
Блок внутренней памяти, включающий 16-разрядное двухпо-
роговое регистровое запоминающее устройство (РЭУ), сдвига-
2Й4
Рис. 4.31. Структурная схема МП секции К1804ВС1
Назначение выводов ИС К1804ВС1
Таблица 4.30
Номер вывода	Обозначение	Назначение
1...4	АЗ.'..АО	Вход адреса А (разряды 0...3)
17...20	B0...B3	Вход адреса В (разряды 0...3)
25...22	D0...D3	Вход данных (разряды 0...3)
12...14, 26, 28,	J0...J8	Вход микрокоманды
27, 5, 7, 6 36...39	Y0...Y3	 Выход данных (разряды 0...3)
8	PR3	Двунаправленный вывод сдвига старше-
9	PRO	го разряда РЭУ Двунаправленный вывод сдвига млад-
10	Z7cc	шего разряда РЭУ Питание
11	Z	Признак нулевого результата
15	т	Вход тактовый
16	PQ3	Двунаправленный вывод сдвига старше-
21	PQO	го разряда регистра Q Двунаправленный вывод сдвига млад-
29	СО	шего разряда регистра Q Вход переноса
30	GND	Общий
31	F3	Выход старшего разряда результата
32	G	Выход генерации переноса
33	C4	Выход последовательного переноса
34	OVP	Выход переполнения
35	P	Выход распространения переноса
40	OE	Вход разрешения выходов Y
8—50
225
тель данных арифметическо-логического устройства, регистры
данных (РгА, РгВ), предназначен для хранения данных, переда-
ваемых с выхода АЛУ с целью записи в РЭУ без сдвига или со
сдвигом в направлении, заданном микрокомандой.
Блок регистра, состоящий нз рабочего регистра PrQ и сдви-
гателя-регистра (СР), используется для записи и хранения
4-разрядного кода, передаваемого с выхода АЛУ или с выхода
PrQ, если соответственно выполняется микрокоманда без сдви-
га или со сдвигом данных. Блок управления предназначен для
формирования необходимых управляющих сигналов в зависимо-
сти от кода поступившей микрокоманды.
МП секция К1804ВС2 выполняет 7 арифметических и 9 логи-
ческих функций над двумя 4-разрядными операндами, включая
все функции, выполняемые МП секцией К1804ВС1, а также 9 спе-
циальных функций (умножение, деление, нормализация одинар-
ной и двойной длины, преобразование числа и др.). Предусмот-
рена возможность расширения РЭУ путем подсоединения любого
числа дополнительных регистров. МП секция обеспечивает рабо-
ту в двухадресном (А + В->В) и трехадресном (А + В->-С) ре-
жимах в течение одного микроцикла. Ее структурная схема пред-
ставлена на рис. 4.32, назначение выводов приведено в табл. 4.31.
Рис. 4.32. Структурная схема МП секции К1804ВС2
В МП секции КД804ВС2 предусмотрена возможность контро-
ля четности результата АЛУ с учетом сигнала на входе PF3.
АЛУ работает с операндами, выбираемыми от двух внешних ис-
точников (используя входы DAO...DA3, DBO... DB3), или от двух
внутренних источников, или от одного внутреннего и одного внеш-
него источника.
226
Таблица 4.31
Назначение выводов ИС К1804ВС2
Номер вывода	Мнемоническое обозначение	Назначение
1, 48	PQO, PQ3	Двунаправленный вывод сдвига регистра
2	ЕА	Вход разрешения передачи в БАЛ
3...6	DA0...DA3	Вход данных
42, 41, 7 9,	10. .18	Вход микрокоманды
35...32 10	СО	Вход переноса в АЛУ
11	С4	Выход переноса в АЛУ
12	P/OVP	Выход распространения переноса АЛУ/
14	G/F3	выход переполнения АЛУ Выход генерации переноса АЛУ/выход
15	OEY	старшего разряда результата АЛУ Вход разрешения вывода данных с
16...19	YO—Y3	БАЛ Двунаправленный вывод данных
20, 21	PFO, PF3	Двунаправленный вывод младшего
22	Z	(старшего) разряда АЛУ Выход признака нуля/вход управления
23...26	DBO.. DB3	Двунаправленный вывод данных
30...27	A0...A3	Вход адреса А
31	ОЕВ	Вход разрешения вывода данных с
37	ER	БВП Вход разрешения записи в БВП
38	EQ	Вход разрешения записи в регистр Q И
39	LS	разблокировки выхода W Вход фиксации положения младшей
40	MS/W	МПС Вход фиксации положения старшей
43	Т	МПС/выход признака записи в БВП Вход тактовый
44..А7	B0...B3	Вход адреса В
36	t/cc	Питание
13	GND	Общий
Блок внутренней памяти (ВВП), включающий РЭУ, РгА, РгВ,
имеющих третье состояние Выключено, предназначен для хране-
ния данных, передаваемых с выхода арифметическо-логического
блока или двунаправленных выводов данных (YO...Y3). Считы-
вание информации из РЭУ может осуществляться одновременно
по адресу А (входы АЗ... АО) и по адресу В (входы ВЗ... ВО),
запись информации в РЭУ осуществляется по адресу В, если на
входах ER и Т имеются напряжения низкого уровня. Данные из
РЭУ могут быть считаны на двунаправленные выводы данных
DBO... DB3, когда на вход ОЕВ подается напряжение низкого
уровня.
Блок регистров (БР)' используется для записи и хранения
4-разрядного кода, передаваемого с выхода АЛУ или с выхода
PrQ, если соответственно выполняются микрокоманды без сдви-
8*	227
га или со сдвигом данных. Запись в PrQ осуществляется по по-
ложительному фронту тактового сигнала Т, если с блока управле-
ния Т (БУ) поступают сигналы управления.
Блок управления предназначен для формирования управляю-
щих сигналов в зависимости от значения сигналов на входах мик-
рокоманды 18... 10, а также значений сигналов на входах: EQ,
LS, MS/W. При наращивании МП секций К1804ВС2 нужно про-
граммировать месторасположение каждой секции в многоразряд-
ном устройстве обработки данных как младшей, средней или
старшей. Месторасположение каждой секции задается с помо-
щью выводов LS, MS/W. Так, если на вход LS подано напря-
жение низкого уровня, то секция программируется как младшая
и двунаправленный вывод MS/W работает как выход W.
БИС К1804ВУ1 и К1804ВУ2 (СУАМ) предназначены для
формирования адреса микрокоманды и установления последова-
тельности микрокоманд, содержащихся в постоянном запомина-
ющем устройстве (ПЗУ) или программируемом ПЗУ. Предусмот-
рена возможность наращивания этих секций. Структурная схе-
ма БИС СУАМ представле-
Рис. 4.33. Стоуктуриая схема СУАМ
КГ804ВУ1, К1804ВУ2
на на рис. 4.33, назначение
выводов БИС К1804ВУ1 и
К1804ВУ2 приведено в табл.
4.32 н 4.33.
У каждой из этих БИС
имеется вход установки ну-
левого адреса (ZA), а БИС
К1804ВУ1, кроме того, име-
ет вход маски (ORO...OR3).
Внутри БИС К1804ВУ2 вхо-
ды данных соединены с вхо-
дами регистра адреса (R3...
...R0). Регистр адреса (РА),
состоящий из четырех D-
триггеров, предназначен для
хранения и передачи адреса
в блок выборки.адреса. За-
пись в РА производится по
тактовому сигналу Т при на-
личии напряжения низкого
уровня на входе RE. Для
БИС КД804ВУ1 информа-
ция, записываемая в РА, по-
дается на входы RO...R3,
для К1804ВУ2 — на входы
D0...D3.
Стек схемы записи счи-
тывания, состоящий из ука-
зателя и накопителя, пред-
назначен для хранения ад-
228
Таблица 4.32
Назначение выводов БИС К1804ВУ1
Номер вывода	Обозначение	Назначение
1	IRE	Вход разрешения записи в регистр за-
		писи
5...2	R0...R3	Вход регистра адреса (разряды 0...3)
13, 11, 9, 7	D0...D3	. Прямой вход адреса (разряды 0...3)
12, 10, 8, 6	ORO...OR3	Вход маски (разряды 0...3)
18...21	Y0...Y3	Выход адреса (разряды 0...3)
14	GND	Общий
15	ZA	Вход установки нулевого адреса
16, 17	SO, SI	Вход выбора адреса
22	OE	Вход разрешения выбора адреса
25	FE	Вход разрешения управления стеком
26	PUP	Вход управления стеком
27	T	Вход тактовый
28	t/cc	Питание
23	CO	Вход переноса в счетчик микрокоманд
24	C4	Выход переноса счетчика микрокоманд
Таблица 4.33
Назначение выводов БИС К1804ВУ2
Номер вывода	Обозначение	Назначение
2	т	Вход тактовый
3	U со	Питание
4	RE	Вход разрешения записи в регистр ад-
		реса
8...5	D0...D3	Вход регистра адреса (разряды 0...3)
9	GND	Общий
10	ZA	Вход установки нулевого адреса
И, 12	SO, S1	Входы выбора адреса
13...16	Y0...Y3	Выход адреса (разряды 0...3)
17	ОЕ	Вход разрешения выбора адреса
18	СО	Вход переноса в счетчик микрокоманд
19	С4	Выход переноса счетчика микрокоманд
20	FE	Вход разрешения управления стеком
21	PUP	Вход управления стеком
реса микрокоманды и обеспечивает переход с возвратом при вы-
полнении микропрограммы. Изменение содержимого указателя сте-
ка происходит по положительному фронту сигнала Т. Управление
стеком осуществляется сигналом для отпирания стека FE и сигна-
лом для изменения указателя стека PUP.
Запись в регистр накопителя стека, определяемая указателем
стека, и увеличение содержимого указателя стека происходят
при подаче тактового сигнала Т при наличии сигнала низкого
229
уровня на входе FE и сигнала высокого уровня на входе PUP.
При подаче сигнала высокого уровня на вход FE задается ре-
жим считывания адреса из регистра накопителя стека без изме-
нения указателя стека. Подача сигнала низкого уровня на входы
FE и PUP приводит к считыванию адреса из регистра накопителя
стека и уменьшению указателя стека. Счетчик микрокоманд,
включающий регистр счетчика микрокоманд и схему приращения,
служит для преобразования и хранения информации, поступающей
с выхода блока выборки адреса. Управление счетчиком микро-
команд осуществляется по входу СО, причем, ес'ли этот сигнал ра-
вен «и», адрес с блока выборки передается немодифицированным
и по следующему сигналу Т будет выполняться та же микро-
команда. Заким образом, одна и та же микрокоманда может вы-
полняться любое число раз. Если на входе СО присутствует «1»,
то в счетчике микрокоманд по положительному фронту сигнала Т
будет записываться адрес, представляющий собой текущее выход-
ное слово, увеличенное на 1. При наличии «1» на входе СО и на
всех остальных входах счетчика микрокоманд схемой приращения
на выходе переноса счетчика микрокоманд (С4) формируется
единичное значение сигнала.
Блок выборки адреса используется для выборки, в качестве
источника, адреса следующей микрокоманды или регистра адре-
са, или прямых входов адреса, или счетчика микрокоманд, или
стека в зависимости от состояния на входах SO и S1. Адрес мо-
жет быть модифицирован с помощью сигналов маски ORO ...
... OR3 (для БИС К1804ВУ1), при этом подача сигнала высокого
уровня на вход маски (при наличии сигнала высокого уровня на
ZA) приводит к установлению напряжения высокого уровня на
соответствующем выходе Y. Буфер адреса, имеющий на выходе
состояние Выключено, передает на выход адрес, сформирован-
ный блоком выборки адреса, при ОЕ-О.
Схема управления следующим адресом (УСА К1804ВУЗ)
предназначена для формирования 16 управляющих микрокоманд.
Схему УСА целесообразно использовать совместно с секцией уп-
равления адресом микрокоманды (СУАМ, т. е. К1804ВУ1 и/нли
КД804ВУ2). Одну схему УСА можно использовать для управле-
ния несколькими СУАМ при наращивании с целью получения их
большей разрядности. Структурная схема К1804ВУЗ представле-
на на рис. 4.34, а назначение выводов указано в табл. 4.34.
Дешиф-
ратор
Накопи-
тель
Рис 4 34 Структурная
схема устройств управ-
ления следующим адре-
сом К1804ВУЗ
230
Дешифратор, построенный на основе матрицы памяти с 5 вхо-
дами и 32 выходами, используется для дешифрации входных сиг-
налов микрокоманды (10... 13) и сигнала признака ветвления
TST. Накопитель, построенный на основе матрицы 32X8, ис-
Таблица 4.34
Назначение выводов ИС К1804ВУЗ
Номер вывода	Обозначение	Назначение
11 14	Ю—13	Вход микрокоманды, разряды 0. .3
10	TST	Вход признака ветвления
15	ОЕ	Вход разрешения выходов
1	ME	Выход разрешения работы ПЛМ
2	PUP	Выход управления стеком
3	FE	Выход разрешения управления стеком
5, 4	SO, SI	Выход выбора адреса
6	CTL	Выход разрешения загрузки счетчика
7	CTE	Выход разрешения счета
8	GND	Общий
16	Ugg	Питание
9	RE	Выход разрешения для регистра мик-
		рокоманд
пользуется для формирования управляющих сигналов с выхода
дешифратора. Буфер микрокоманды, состоящий из 8 логических
элементов с тремя выходными состояниями, передает микро-
команды на выход схемы УСА под действием сигнала разреше-
ния выходов ОЕ. При подаче на вход схемы УСА сигналов мик-
рокоманды (10... 13) и сигнала признака ветвления происходит
дешифрация этих сигналов. По сигналам с выхода дешифрато-
ра из накопителя считывается информация о значении сигналов
на выходах РЕ, CTL, СТЕ, FE, PUP, SI, SO, ME в соответствии
с ранее записанными кодами. При подаче «0» на вход ОЕ эта
информация через буфер микрокоманды передается на выходы.
Если на вход ОЕ поступает «1», выходы схемы УСА отключают-
ся (состояние Выключено).
Схема управления последовательностью микрокоманд (УПМ
К1804ВУ4) формирует последовательность адресов микрокоманд
и предназначена для работы в составе блока управления цифро-
вого вычислительного устройства.
Схема позволяет формировать 12-разрядный адрес, выполнять
условный или безусловный переход к любому адресу памяти ем-
костью 4096 слов, использовать стек глубиной 5, осуществляя
любую последовательность микроинструкций обращения к стеку.
Структурная схема БИС К1804ВУ4 представлена на рис. 4.35,
назначение выводов приведено в табл. 4.35.
231
Рис. 4.95. Структурная схема устройства управления последовательностью
команд К1804ВУ4
Назначение выводов БИС К1804ВУ4
Таблица 4.35
Номер вывода	Обозначение	Назначение
33, 35, 37, 39, 1.	Y0...Y11	Выход адреса
3, 18, 20, 22, 24, 36. 28 34, 36, 38, 40, 2,	D0...D11	Вход адреса
4, 17. 19, 21, 23, 25, 29 В	VE	Выход разрешения источника адреса
6	РЕ	Выход разрешения для регистра мик-
7	ME	рокоманд Выход разрешения для преобразователя
12, 11, 9, 8	I0...I3	начального адреса Вход микрокоманды
13	ССЕ	Вход разрешения условия
14	СС	Вход условия
15	RE	Вход разрешения записи в регистр ад-
16	FL	реса Выход признака заполнения стека
29	ОЕ	Вход разрешения выбора адреса
31	Т	Вход тактовый
32	СО	Вход переноса в счетчик микрокоманд
Ю	Ucc	Питание
30	GND	Общий
332
Блок управления следующим адресом вырабатывает сигналы
управления для формирования адреса следующей микрокоман-
ды при выполнении одной из 16 микроинструкций, задаваемой
сигналами на выходах 10 ... 13. При выполнении каждой микроин-
струкции одновременно с сигналами управления работой отдель-
ных блоков микросхемы на одном из выходов (РЕ, ME, VE) вы-
рабатывается сигнал разрешения выбора внешнего источника ад-
реса, который обычно подключается к входам адреса Dll...D0.
В качестве внешнего источника адреса можно использовать, на-
пример, или регистр микрокоманд, или преобразователь началь-
ного адреса, или регистр прерывания, учитывая формирование
сигналов на выходах РЕ, ME, VE.
Выполнение большинства микроинструкций (12 из 16} зави-
сит от наличия некоторого условия, в качестве которого выступа-
ют либо сигнал равенства нулю содержимого РА (две микроин-
струкции), либо значение сигналов на входах СС и ССЕ (де-
вять микроинструкций), либо их совокупность (в каналах 10... 13
присутствует код «все единицы»). Сигнал равенства нулю содер-
жимого РА (<РА>=0) вырабатывается формирователем признака
нуля, входящим в состав блока управления следующим адресом,
после уменьшения содержимого РА на величину, равную адресу,
записанному в РА до изменения, плюс 1. При выполнении микро-
инструкции Начальная установка (в каналах 10... 13 присутству-
ет код «все нули») формируется нулевой адрес, сбрасываются
РА, указатель стека, счетчик микрокоманд, если СО = 0.
Регистр адреса, состоящий из 12 триггеров D-типа, предназ-
начен для хранения адреса, записанного через адресные входы,
и использования в качестве счетчика. Информация записывается
в РА с адресных входов DO...D1I по положительному фронту
тактового сигнала Т при наличии напряжения низкого уровня на
входе RE или сигнала управления записью, поступающего с блока
управления следующим адресом. В зависимости от выполняемой
микроинструкции при наличии напряжения высокого уровня на
входе RE содержимое РА может быть уменьшено иа единицу по
положительному фронту тактового сигнала (до сброса).
Стек, состоящий из указателя стека, накопителя стека и схе-
мы записи считывания, предназначен для хранения адреса ми-
крокоманды и обеспечивает переход с возвратом при выполнении
микропрограммы. Изменение указателя стека, представляющего
собой реверсивный счетчик, и запись в один из пяти 12-разряд-
ных регистров, составляющих накопитель стека, происходят по
положительному фронту сигнала Т. Управление работой стека
осуществляется сигналами, вырабатываемыми блоком управле-
ния следующим адресом. Указатель стека определяет регистр на-
копителя стека, содержащий информацию, записанную в стек
последней. При записи в стек содержимое указателя стека уве-
личивается иа 1, при считывании — уменьшается на 1. Схема
позволяет осуществлять любую последовательность микроинст-
рукций для обращения к стеку.
23»
При переходе указателя стека в состояние 5 на выходе при-
знака заполнения стека (FL) формируется низкий уровень напря-
жения. Стек заполнен. При записи в заполненный стек состоя-
ние указателя стека не изменяется, происходит запись в тот же ре-
гистр накопителя стека, который определен его указателем.
Счетчик микрокоманд, включающий регистр счетчика микро-
команд, построенный на 12 триггерах D-типа, и схему прираще-
ния, предназначен для преобразования и хранения адреса, по-
ступающего с выхода блока выборки адреса. Управление счет-
чиком микрокоманд осуществляется сигналом СО, причем, если
10=0, адрес с блока выборки адреса передается немодифициро-
ванным и по следующему сигналу Т будет выполняться та же
микрокоманда. Если С0= 1, то в счетчике микрокоманд по поло-
жительному фронту сигнала на входе Т запишется адрес, пред-
ставляющий собой текущий выходной адрес, увеличенный на 1.
Блок выборки адреса в зависимости от сигналов, вырабатыва-
емых блоком управления следующим адресом, выбирает адрес
или из регистра адреса, или из стека, или из счетчика микро-
команд, или со входов адреса (D0...D11). Буфер адреса переда-
ет адрес с блока выборки адреса на выходы Y0—Y11, имеющие
состояние Выключено, при наличии напряжения низкого уровня
на входе разрешения выбора адреса (ОЕ). При наличии на вхо-
де ОЕ напряжения высокого уровня выходы Y0...Y1 отключают-
ся (состояние Выключено).
Четырехразрядный регистр К1804ИР1 предназначен для хра-
нения информации и работы на общую шину микро-ЭВМ. Для
получения регистра любой разрядности возможно наращивание
путем использования нескольких регистров К1804ИР1. Струк-
турная схема регистра представлена на рис. 4.36, назначение вы-
водов приведено в табл. 4.36. Ре-
Рис. 4.36. Структурная схема парал-
лельного регистра К1804ИР1
гистр состоит из четырех тригге-
ров D-типа и четырех буферов
(ВР), имеющих на выходе третье
состояние Выключено. Запись ин-
формации в регистр со входов
данных (DO... D3) происходит по
положительному фронту тактово-
го сигнала Т. Информация, запи-
санная в регистр, считывается ли-
бо с прямых выходов триггеров
(Q0...Q3), либо с выходов BF
(Y3 ... Y0). Считывание с Y0...
... Y3 осуществляется при ОЕ =
= 0. При ОЕ=1 выводы Y0...Y3
находятся в состоянии Выклю-
чено.
Схема ускоренного переноса
(СУП К1804ВР1) позволяет ор-
ганизовать параллельные цепи
234
Таблица 4.36
Назначение выводов БИС К1804ИР1
Номер вывода	Обозначение	Назначение
1, 4, 12, 15	DO...D3	Вход данных (разряды 0...3)
2,	11, 14	Q0...Q3	Выход данных (разряды 0...3)
3, б, 10, 13	Y0...Y3	Выход управляемый (разряды О...З)
7	ОЕ	Вход разрешения выходов Y
8	GND	Общий
9	Т	Тактовый вход
16	Нас,	Питание
		
переноса в процессоре разрядностью до 16, а каскадное соединение
БИС К1804ВР1 обеспечивает организацию цепи переноса в процес-
соре разрядностью более 16.
Структурная схема К1804ВР1 представлена на рис. 4.37,
назначение выводов — в табл. 4.37. На схему поступает до четы-
рех пар сигналов распростра-
нения и генерации переноса
(РО... РЗ, GO... G3). Сигнал
входного переноса подается на
вход СО, при этом формируют-
ся сигналы выходного' перено-
са и генерации переноса на вы-
ходах СХ, CY, CZ, Р, G.
Схема управления состоя-
нием и сдвигом (УСС
К1804ВР2) предназначена для
работы в составе блока обра-
ботки данных цифрового вычи-
слительного устройства. Схема
УСС позволяет: выполнять опе-
рации над всем 4-разрядным
словом состояния и каждым
признаком состояния; форми-
ровать сигнал условия в тече-
ние одного такта проверки ус-
ловия, используя результат од-
ной из 16 операций над призна-
ками состояния, находящимися
как в регистрах схемы, так и
поступающими на входы при-
знаков; вырабатывать сигнал
переноса в зависимости от вы-
борки одного из 7 источников
переноса; организовать любой
из 32 вариантов сдвига одинар-
Рис. 4.37. Структурная схема уст-
ройства ускоренного переноса
•К1804ВР1
235
Таблица 4.37
Назначение выводов БИС К1804ВР1
Номер вывода	Обозначение	Назиачеиве
3, 1, 14. 5	G0...G3	Вход генерации переноса (разряды 0—3)
4. 2, 15. 6	P0...P3	Вход распространения переноса (раз- ряды 0..3)
7	Р	Выход распространения переноса
8	GND	Общий
9	CZ	Выход переноса старшей группы
10	G	Выход генерации переноса
11	CY	Выход переноса средней группы
12	СХ	Выход переноса младшей группы
13	СО	Вход переноса
16	t?cc	Питание
Рис. 4.38. Структурная схема устройства управления состоянием и сдвигом
К1804ВР2
236
Таблица 4.38
Назначение выводов БИС К1804ВР2
Номер вывода 	V—	Обозначение	Назначение
18, 19, 21, 6. .3, 1	10 112	Вход микрокоманды
40.. 38, 22, 23 2	TES	Вход разрешения записи в регистр со-
7	ТЕМ	стояния S Вход разрешения записи в регистр со-
8, 11, 13, 15	EZ, ЕС, EN, EV	стояния М Вход разрешения записи в разряд К
9, 12, 14, 16 "	IZ, IC, IN, IV	регистра М Вход признака состояния нуль (Z),
17	Т	перенос (С), знак (N), переполнение (V) (соответственно) Вход тактовый
20	OEY	Вход разрешения вывода признаков
24	СХ	СОСТОЯНИЯ Вход переноса
25	СО	Выход переноса
26	ОЕС	Вход разрешения вывода условия
27	СС	Выход условия
28, 29, 31, 32	YV, YN, YC, YZ	Двунаправленный вывод признака со-
		стояния
33, 34	PQ3, PQ0	Двунаправленный вывод сдвига рЬги-
35, 36	PF3, PF0	стра Q Двунаправленный вывод сдвига -раз-
37	OES	ряда АЛУ Вход разрешения выполнения сдвига
10	Ucc	Питание
30	GND	Общий
ной или двойной длины (арифметический, логический, цикличе-
ский). Структурная схема К1804ВР2 приведена на рис. 4.38, на-
значение выводов — в табл. 4.38.
Блок хранения и модификации признаков (БХМП), состоя-
щий из двух 4-разрядных регистров состояния (РгМ, PrS), трех
мультиплексоров (МХМ, MXS, МХП) и буфера признаков, пред-
назначен для обработки признаков состояния: нуль (Z), перенос
(С), знак (N), переполнение (V). Запись признаков в регистры
состояния, построенные на триггерах D-типа, происходит по по-
ложительному фронту сигнала на входе Т при наличии сигнала
разрешения записи.
Блок признака и условия формирует сигнал условия (прямой
и инверсный) в зависимости от результата обработки признаков
состояния, поступающих с регистров состояния БХМП или вхо-
дов признаков. Состояние Выключено на выводе GC управляет-
ся низким уровнем напряжения на входе ОЕС. Блок управления
переносом формирует сигнал переноса С в зависимости от вы-
полняемой команды (112, Ill, 15, 13... 10) с учетом сигнала иа
входе СХ и разрядов Знак регистров РгМ, PrS.
Блок управления сдвигом предназначен для формирования
237
сигналов управления при организации арифметических, логиче-
ских и циклических сдвигов в зависимости от значения сигналов
микрокоманды (32 варианта). Выводы PFO, PF3, PQO, PQ3
тристабильные, управляемые напряжением низкого уррвня на вхо-
де OES.
Блок управления, представляющий собой комбинационную
схему, преобразует сигналы микрокоманды со входом 112... 10 в
сигналы управления всеми остальными блоками. Любая опера-
ция в схеме осуществляется за один такт.
4.8.	Микро-ЭВМ
Как уже отмечалось в § 4.1, разработка нескольких МПК
с различными характеристиками обусловила появление нового,
четвертого поколения вычислительных машин — микро-ЭВМ. Та-
ким образом, микро-ЭВМ реализуются на основе МПК и дру-
гих БИС, представляющих собой функционально законченные
устройства. Как правило, разрядность их равна 8 бит, число
команд в среднем равно 90, максимально — 230. Быстродействие
определяется логикой применяемых микропроцессорных БИС.
Характерной особенностью всех выпускаемых промышленностью
микро-ЭВМ является разделение шин данных, адресов, а также
контрольных и управляющих сигналов. Можно выделить ряд ос-
новных архитектурных принципов создания микро-ЭВМ [7].
Модульный принцип подразумевает создание семейства мо-
дулей, у каждого из которых свое назначение и параметры, одна-
ко все модули должны иметь стандартизованные средства взаи-
мосопряжения в более сложные модули. В составе микро-ЭВМ
должны быть модули сопряжения со средствами других вычисли-
тельных систем, например ЕС ЭВМ. Модульный принцип позво-
ляет наращивать емкость микро-ЭВМ.
Принцип совместимости предполагает не только электрическое
и конструктивное, но и программное соответствие всех средств
межмодульных соединений.
Магистральная структура связей облегчает реализацию мо-
дульного построения вычислительных средств, упрощает обмен
информацией и минимизирует число внешних выводов.
Принцип асинхронности предполагает функциональную закон-
ченность модулей и их взаимодействие между собой по инструк-
циям источника управления в реальном масштабе времени.
Микропрограммирование обеспечивает гибкость применения
микро-ЭВМ за счет совместимости системы команд и их приспо-
собления к конкретным задачам.
Следует различать наращиваемость качества и количества.
Объединяя несколько одинаковых модулей микропрограммного
управления (но с различным содержимым памяти микропрог-
рамм), можно получить новый модуль с увеличенным количест-
вом микропрограмм. Если же объединение таких модулей позво-
ляет получить модуль с более сложными микропрограммами
238
(без увеличения числа последних) считается, что получилось на-
ращивание качества.
Принций системности подразумевает возможность построения
вычислительных и управляющих систем и комплексов различной
сложности на основе модулей. Чтобы обеспечить этот принцип,
ряд БИС МП и микро-ЭВМ должен обладать системными при-
знаками: развитой системой прерываний, хорошей реакцией на
прерывание, способностью образовывать мультипроцессорные си-
стемы, допустимостью построения дублированных систем, возмож-
ностью управления от постороннего источника команд, развитым
набором управляющих команд.
4 8 1. ОРГАНИЗАЦИЯ МИКРО-ЭВМ
Рассмотрим структурную схему микро-ЭВМ, представленную
на рис. 4.39 [7]. Как видно из рисунка, для ввода данных могут
быть использованы обычные периферийные устройства, гибкий
диск, телетайпы и устройство считывания с перфоленты. Инфор-
мация от объекта управления может быть введена непосредст-
венно в виде двоичного кода, поскольку микро-ЭВМ оперирует
данными, представленными в двоичной системе счисления. В
этом случае на входе ЭВМ используется аналого-цифровой пре-
образователь (АЦП). При необходимости цифровые сигналы на
выходе микро-ЭВМ могут быть преобразованы в аналоговые с
помощью цифро-аналогового преобразователя (ЦАП). Адреса,
данные и сигналы управления передаются по отдельным шинам.
Данные, поступающие с устройства ввода, передаются на шину
данных в виде 8-разрядных параллельных или последовательных
кодовых сигналов через один из портов (пучков проводов) ввода.
Селектор адреса определяет порт ввода, который передает данные
на шину данных в некоторый момент времени.
Основная память состоит из ПЗУ и ОЗУ. ПЗУ используется
как память программы, которая может быть запрограммирована
в соответствии с требованиями потребителя. ОЗУ является па-
мятью данных. Информация, хранящаяся в ОЗУ, стирается при
отключении напряжения источника питания. Однако существуют
ОЗУ, сохраняющие информацию при отключении напряжения ис-
точника питания.
В зарубежной литературе для обозначения ОЗУ памяти дан-
ных используется сокращение RAM, а для обозначения ПЗУ —
памяти программы — ROM. Данные, поступающие в ОЗУ, обра-
батываются в центральном процессоре (ЦП) в соответствии с
программой, хранящейся в ПЗУ. В составе ЦП можно выделить:
генератор синхросигналов, АЛУ, рабочие регистры, регистр адре-
са, регистр команд, счетчик команд и блок управления. Резуль-
таты операций в ЦП хранятся в аккумуляторе или ОЗУ и могут
быть выведены по команде через один из портов вывода на уст-
ройство вывода информации, подсоединенное к этому порту. Вы-
бор требуемого порта вывода осуществляется селектором адреса.
Рассмотрим общие свойства микро-ЭВМ.
239
Последовательно-параллельная
передача данных
Устройства	Порты
ввода инфор-	ввода
нации
АЦП
В?
SI Qj
Г- £ S
Процесс
Телетайп
£ *
Устройство
считывания
с перфо-
ленты
Последовательно-параллельная
передача данных
S0^ 1 \ Устройства
вывода | \ вывода
I LjJ Счетчик L
it"*' команд
.1! _________
Регистр л.
команд ''г
 ------------
I IL-*, Елок
• —к управления^'
Шина адреса
ПЗУ
РЗУ
генера-
тор
синхро-
сигнала
Регистр л
[Г~и адреса р~1
Шина управления
Шина данных
информации
Дисплей
Процесс
Печатающее
устройство
I 68
1
st
Рабочий
Рабочий
регистр
Устройство
~ вывода
на
перфо-
ленту
Рис, 4.39. Структурная схема микро-ЭВМ
Система шин микро-ЭВМ объединяет шины адреса, данных и
управления. Число линий в шине адреса определяется числом
разрядов адреса в памяти. Большинство микро-ЭВМ имеет 16-
разрядные адреса. Число линий шины данных радио длине слова
(обычно оно\ 8-разрядное). Шина управления содержит линии,
число который зависит от типа микро-ЭВМ. По шине управления
передаются сигналы, включающие различные блоки в работу.
Микро-ЭВМ имеет разветвленную структуру внутренних шин,
показанную на рис. 4.39 штриховыми линиями. Стрелки показы-
вают прием и/йли передачу сигналов. Если сигналы и принима-
ются, и передается по одним и тем же проводам, то такие ши-
ны называются двунаправленными.
Шинная структура позволяет непосредственно подсоединять к
микро-ЭВМ новые блоки, что имеет большое значение при пост-
роении системы управления на базе микро-ЭВМ.
Система соединения блоков микро-ЭВМ устроена так, что ин-
формация поступает на данную шину только от одного из бло-
ков микро-ЭВМ (ЦП, ОЗУ, ПЗУ или одного из портов ввода).
Это достигается с помощью так называемой тристабильной бу-
ферной схемы (рис. 4.40). Для данного блока внешняя линия мо-
жет принимать три разных состояния. Когда под воздействием
сигнала управления тристабильная буферная схема срабатыва-
ет, то соединения между внутренней и внешней линиями нет. В
этом состоянии сопротивление между внешней и внутренней ли-
ниями велико (разомкнутое состояние). Выбор блока, который
передает данные в шину, осуществляется устройством управления,
сигналы которого переключают тристабильные 'буферные схемы
нужного канала в замкнутое состояние.
Центральный процессор непрерывно осуществляет выборку
команды из памяти, выполняет операцию, указанную в команде,
выбирает следующую команду. Такая последовательность дейст-
вий требует синхронизации. Необходимые сигналы для переклю-
ки команды из ПЗУ
241
чения режимов работы микро-ЭВМ выдает устройство управле-
ния совместно с блоком синхронизации.
Последовательность команд образующая программу, хранит-
ся в ПЗУ памяти программ. Адрес команды хранится в счетчи-
ке команд. При каждом выполнении очередной команды содер-
жимое счетчика увеличивается на 1. Таким образом, счетчик
команд всегда содержит адрес следующей команды, которую не-
обходимо выполнить. Команды выполняются в возрастающей по-
следовательности адресов 00, 01, 02,... Программист может пре-
рывать эту последовательность, используя команду перехода, и
перейти вместо последующей к любой другой ячейке памяти, ад-
рес которой содержится в команде перехода. Использование прог-
раммных переходов сокращает требуемую емкость памяти.
Выборка команды из памяти программы ПЗУ проводится в
два этапа (рис. 4.41). На первом этапе ЦП передает в ПЗУ ад-
рес, заданный счетчиком команд, и из памяти по этому адресу
выбирается слово-команда. На втором этапе выбранная команда
передается в ЦП на регистр команд. ЦП использует содержимое
регистра команд для управления операциями, которые должны
выполняться по данной команде. При этом содержимое счетчи-
ка команд изменяется на 1, чем подготавливается адрес следую-
щей команды. Преобразование кода команды в управляющие
сигналы осуществляется дешифратором команд.
Команда содержит в себе код операции, указывающий, какая
операция должна выполняться (например, умножение), и опе-
ранд, содержащий адреса данных, участвующих в операции. По
формату команды могут быть одно-, двух- или трехбайтовыми.
Для хранения таких команд 8-разрядной микро-ЭВМ требуются
2 ...3 ячейки памяти.
Арифметические и логические операции, выполняемые микро-
ЭВМ, осуществляются в АЛУ. Для большого числа арифметриче-
ских операций требуются два операнда (например, следует сло-
жить операнды а и Ь), которые поступают в АЛУ из двух реги-
стров общего назначения. Результат выполнения операции хра-
нится в аккумуляторе. Такая ЭВМ носит название двухадресной.
Схемы выполнения операции в АЛУ показаны на рис. 4.42. Од-
Рис. 4.42. Схемы выполнения операции в АЛУ
242
нако во многих микро-ЭВМ содержимое аккумулятора передает-
ся по цепи обработки связи на входы АЛУ. В этом случае один
из операндов всегда находится в аккумуляторе, так что необходи-
мо адресовать только второй операнд. Такая ЭВМ называется
одноадресной.
4.8.2.	ВЗАИМОДЕЙСТВИЕ ФУНКЦИОНАЛЬНЫХ БЛОКОВ
Различают два способа организации взаимодействия функци-
ональных блоков — синхронный и асинхронный [1]. При синхрон-
ном способе работа всех блоков микро-ЭВМ синхронизируется с
помощью одного источника тактовых импульсов. При этом зара-
нее для каждого блока должны быть определены время функци-
онирования и время воздействия. Время функционирования
всей вычислительной системы организуется в виде жесткого цик-
ла, разделенного на подциклы, когда выполняются отдельные
функции.
При асинхронном способе каждый блок работает необходимое
ему время независимо от других. Централизованная синхрониза-
ция отсутствует. Обмен информацией при асинхронном взаимо-
действии определяется состоянием функционального блока: Сво-
боден, Занят. Прием новой информации осуществляется только
при состоянии блока Свободен.
Преимущества асинхронного взаимодействия — независимость
от неодинаковых временных характеристик объектов и возмож-
ность одновременного выполнения различных вычислений.
Взаимодействие блоков может быть однонаправленным или
двунаправленным. Пример однонаправленной связи—взаимо-
действие управляющего блока (постоянный источник) и управля-
емого операционного блока (приемник информации). При асин-
хронной структуре взаимодействие этих блоков осуществляется
по следующей схеме. Приемник может принять информацию в
состоянии Свободен. Источник передает информацию с сигналом
сопровождения, указывающим на наличие информации в маги-
страли. По сигналу сопровождения приемник переходит в состо-
яние Занят, принимает информацию, обрабатывает ее и снимает
сигнал Занят. Источник принимает смену состояний и вновь пе-
редает информацию [1].
В каждый момент времени может осуществляться взаимодей-
ствие только одной пары: источник — приемник. На установление
связи источнику необходимо получить разрешение и выбрать
второй блок пары — приемник. Разрешение на установление свя-
зи дает специальный блок, связанный линиями запроса и разре-
шения на установление связи с каждым из блоков-источников,
способных сделать запрос (активный блок). Активный блок, по-
лучивший право связи на время взаимодействия пары, называют
распределителем пути.
Выбор второго блока пары — приемника — осуществляется
прямым или адресным способом. Прямой выбор обычно приме-
243
няется при радиальном подключении элементов, и отдельная ли-
ния идет в этом случае от одного источника к каждому прием-
нику информации. Адресный выбор возможен при наличии у
каждого блока-приемника, к которому возможно обращение, схе-
мы-опознавателя собственного адреса.
Распределитель формирует адрес в линиях адреса, к которым
подключен опознаватель адреса блока. Совпадение адреса в ад-
ресных шинах с собственным адресом блока указывает на вы-
бор приемника, т. е. установление взаимодействия пары.
4.9.	Классификация и система условных обозначений
микро-ЭВМ
Микро-ЭВМ как самостоятельное устройство, функциональ-
ные модули, входящие в ее состав (ОЗУ, ПЗУ, МП, дисплей и
др.), а также вычислительные системы на базе микро-ЭВМ сос-
тавляют микропроцессорные средства вычислительной техники
(МСВТ). Все многообразие МСВТ классифицируется по функци-
ональным признакам.
Системы вычислительные электронные цифровые (функцио-
нальная группа — 0): общего назначения (функциональная под-
группа— 0), информационные (1), измерительные (2), управляю-
щие (3), отладочные программы (4), специализированные (5), ав-
томатизированного проектирования изделий электронной техники
(САПР ИЭТ) (6), рабочие места САПР (7), прочие (9).
Модули цифровых вычислительных систем, процессоры (1): об-
щего назначения (0), мини-ЭВМ (1), микро-ЭВМ (2), микро-ЭВМ
специализированные (3), управляющие микро-ЭВМ (4), диалого-
вые микро-ЭВМ (5), процессоры (6), микропроцессоры (7), уст-
ройства операционные (8), прочие (9).
Микрокалькуляторы, устройства числового программного уп-
равления (УЧПУ) (2): микрокалькуляторы (0), УЧПУ управле-
ния стенками (1), вспомогательные к УЧПУ для управления стан-
ками (2), УЧПУ для управления работами (3), вспомогательные
для управления работами (4), УЧПУ для управления манипуля-
торами (5), вспомогательные к УЧПУ управления манипулятора-
ми (6), контроллеры программируемые (7), прочие (9).
Модули внутренних запоминающих устройств (3): оперативные
динамические (1), оперативные статические (2), постоянные с не-
изменяемой программой (3), постоянные однократного програм-
мирования (4), постоянные репрограммируемые (5), постоянные
комбинированные (6), оперативные и постоянные комбинирован-
ные (7), ассоциативные (8), прочие (9).
Модули телеобработки информации и управления ЭВМ (4): мо-
демы (0), мультиплексоры передачи данных (1), модули передачи
данных (2), абонентские пункты (3), таймеры прямого доступа
к памяти (4), интерфейсные ввода/вывода (5), интерфейсные
внешних запоминающих устройств (7), прочие (9).
244
Модули внешних запоминающих устройств (5): на магнитной
ленте (1), на магнитной ленте кассетные (типа мини-картридж)
(2), на гибких магнитных дисках (3), на твердых магнитных дис-
ках (типа Винчестер) (4), прочие (9).
Модули вывода информации (6): экранные на электронных лу-
чевых трубках (1), экранные на газоразрядных индикаторных па-
нелях (2), печатающие механические ударные (3), термопечата-
ющие (4), графической информации (5), речевые (6), печатающие
головки, элементы замены, типовые модули вывода (7), про-
чие (9).
Модули ввода и ввода/вывода информации (7): ввода клавиа-
турное (0), ввода графические (1), ввода речевые (2), распоз-
навания и ввода текста (3), ввода/вывода экранные на ЭЛТ (4),
ввода/вывода экранные на газоразрядных индикаторных панелях
(5), ввода/вывода печатающие (6), ввода/вывода речевые (7),
прочие (9).
Модули комплексирования (8): адаптеры магистралей (0.), свя-
зи на уровне канал — канал (1), ввода аналоговых сигналов (2)',
вывода аналоговых сигналов (3), ввода дискретных сигналов (4),
вывода дискретных сигналов (5), счета числа импульсов (6), пре-
образования временных интервалов (7), прочие (9).
Модули питания. Устройства сервисные, соединительные и вспо-
могательные (9): модули питания ЭВМ (0), модули управления
блоками питания ЭВМ (1), стенды, аппаратуры комплексной на-
ладки (2), аппаратура контрольно-измерительная (3), устройства
подготовки данных (4), устройства соединительные (5), устройст-
ва согласующие (6), усилители мощности (7), прочие (9).
Условное обозначение МСВТ состоит из четырех элементов.
Первый элемент (буквы МС) определяют принадлежность изде-
лия к МСВТ. Второй элемент (цифра) указывает функциональ-
ную группу в соответствии с классификацией. Третий (цифра) оп-
ределяет функциональную подгруппу в соответствии с классифи-
кацией. Четвертый (две цифры: от 01 до 99) указывает порядко-
вый номер исполнения. Полное; условное обозначение записывают
без интервалов.
В рекламных материалах и на лицевой стороне панели изде-
лия условное обозначение дополняется словами «Электроника».
Необходимо отметить, что до 1982 г. присвоение условных обозна-
чений проводилось без применения данной системы (например,
«Электроника С5-21М», «Электроника НЦ-31»).
Для. обозначения различных модификаций базового изделия
МСВТ после условного обозначения добавляют две цифры (от
00 до 99), отделяемые от предшествующих элементов точкой.
Пример условного обозначения базового устройства числового
программного управления с порядковым номером исполнения 60.
МС 2	0	60.	03
| Модификация базового изделия
Порядковый номер исполнения
Функциональная подгруппа
Функциональная группа
Принадлежность к МСВТ
4.10.	Основные типы микро-ЭВМ и микропроцессорные средства
вычислительной техники
Микро-ЭВМ состоит из функциональных блоков. Управляющая
или вычислительная системы включают микро-ЭВМ и периферий-
ные устройства, обеспечивающие ввод, вывод и отображение ин-
формации. В табл. 4.39 приведен в соответствии с этой концепци-
ей список микро-ЭВМ и ряда специальных блоков, обеспечиваю-
щих построение систем.
Таблица 4.39
Микро-ЭВМ и их основные технические характеристики
Типы микро-ЭВМ
е(
О и
л
У S
Д о
З4 «
«Электроника 60М». Ва-
риант, встраиваемый в
управляющее оборудо-
вание 15ВМ-16-007
«Электроника 60М». Ва-
риант с источником пи-
тания 15ВМ-16-012
«Электроника 60М». Ва-
риант с перфолентой
15ВМ-16-013
«Электроника С5 21М»
16
16
16
16
250
250
250
200
32
8
8
32
72	2
72	2
64	2
31	2
400	16
1000	166
20	1,2
к
ГЛАВА 5
ИНТЕГРАЛЬНЫЕ МИКРОСХЕМЫ
ЗАПОМИНАЮЩИХ УСТРОЙСТВ
5.1.	Основные характеристики запоминающих устройств
Расширение областей применения современной вычислительной
техники вызвало быстрое увеличение числа ЭВМ различных клас-
сов. Постоянная тенденция к увеличению сложности задач, решае-
мых на ЭВМ, требует, в свою очередь, увеличения объема и уско-
рения процесса вычислений, однако скорость решения любой за-
246
дачи на ЭВМ ограничена временем обращения к памяти ЭВМ —
к оперативному запоминающему устройству (ОЗУ). Получившие
большое развитие в ЭВМ первого и второго поколений запоми-
нающие устройства на ферритах не позволяли существенно умень-
шить время обращения к ОЗУ. Даже при уменьшении диаметра
сердечников ферритов до 0,3 мм удавалось получить время обра-
щения к ОЗУ, равное 0,5 мкс. Кроме того, память на ферритах,,
изготавливаемая с помощью довольно сложных операций по про-
шивке сердечников проводами, затрудняет процесс сборки и де-
лает такие устройства нетехнологичными. Развитие микроэлектро-
ники позволило для построения запоминающих устройств приме-
нить полупроводниковые элементы (биполярные транзисторы и
МОП-структуры).
Из табл. 5.1, в которой сравниваются параметры и свойства
ОЗУ, выполненных на различной элементно-технологической ос-
нове [1], видно, что на биполярных транзисторах целесообразно
конструировать скоростные ЗУ с информационной емкостью до
105 бит. ЗУ на МОП структурах обладают емкостью 106 бит при
умеренном быстродействии. На ферритовых сердечниках можно
получать ЗУ с объемом памяти более 106 бит, обладающих невы-
соким быстродействием. Однако особое достоинство магнитных
ЗУ — это возможность хранения информации без энергопотреб-
ления.
Таблица 5.1
Характеристики ЗУ, выполненных на различной элементно-технологической
основе
Применяемые элементы	Время выборки, ИС	Типовая информа- ционная емкость, бнт	Плотность размещения информации, бит/см3	Энергопот- ребление при хранении- информации
Биполярные транзисторы	Полупроводниковые 50...300 I 103 ..105		До 200	Есть
МОП структуры	250...1000	103...10в	200...300	>
Ферритовые сердечники	Магнитные 350...1200 |	100...108		10.. 20	Нет
В последние годы появились динамические ЗУ, работающие на
эффекте цилиндрических магнитных доменов (ЦМД). Из несколь-
ких таких ЗУ удалось получить устройства памяти с наибольшей
реализованной емкостью (более 106 бит). Однако полупроводни-
ковые устройства памяти существенно проще в применении [1].
Применение полупроводниковых структур позволяет существен-
но увеличить быстродействие, уменьшить массу, габариты и уве-
личить надежность работы ЗУ. Постепенно удается исключить мно-
гие переходные согласующие элементы — интерфейсы между про-
247
щессорными и запоминающими устройствами ЭВМ вследствие при-
менения однотипной элементной базы [1].
В последние годы благодаря совершенствованию биполярных
ИС, а также расширению серий ИС на МОП структурах были
созданы элементы статических ЗУ (на биполярных, а также нар-
канальных и n-канальных МОП и на МНОП структурах),
5.2.	Элементы запоминающих устройств
Матричные или регистровые ЗУ построены на основе запоми-
нающих элементов. Изменяя схемы их соединения между собой,
можно реализовать различные способы выборки информации
на ЗУ.
Рассмотрим более подробно структуры элементов ЗУ различ-
ных технологических направлений: биполярных и трех полевых
(МОП, КМОП и МНОП структурных},
5.2.1.	ЗАПОМИНАЮЩИЕ ЭЛЕМЕНТЫ НА БИПОЛЯРНЫХ СТРУКТУРАХ
Статическое ЗУ на биполярных транзисторах представляет со-
бой матрицу запоминающих элементов (ЗЭ), каждый из которых
может быть установлен в одно из устойчивых состояний. Таким
элементом обычно является триггер или вентиль. Из ЗЭ строит-
ся накопительная матрица памяти — основа оперативного ЗУ
(ОЗУ), отличается тем, что информация записывается в него и
считывается согласно потребностям процессора ЭВМ. На одном
кристалле биполярной ИС можно изготовить ОЗУ на 4096 бит с
временем выборки менее 60 нс, снабженное схемами управления.
Построение (организация) матрицы определяется способом вы-
борки (опроса) ЗЭ при записи или считывании.
На биполярных структурах строятся и быстродействующие по-
стоянные ЗУ (ПЗУ), назначение которых — хранить программу
работы вычислительного устройства или генерировать стандарт-
ный неменяющийся цифровой сигнал.
В структурной схеме матрицы с пословной выборкой и одной
ступенью дешифрации (рис. 5.1,а), одна строка образует слово
из т разрядов. На схеме символами Al, А2,..., Ап обозначены ад-
ресные, a Pl, Р2,..., Рт — разрядные шины. Как видно из схе-
мы, адресные шины электрически связаны с каждым ЗЭ одного
слова, в то время как разрядные шины имеют связь с ЗЭ одно-
именного разряда всех слов. При наличии в адресной шине А,
сигнала выбора i-ro слова, соответствующего высокому уровню,
состояние каждого из ЗЭ в этом слове может быть считано по
разрядным шинам Р1 ... Рт. Если необходимо записать инфор-
мацию по выбранному адресу А,, на разрядные шины Pl, Р2, ...
..., Рт подаются электрические сигналы «1» или «0», которые по-
падут на каждый из запоминающих элементов i-й строки: ЗЭд,
ЗЭ12, ЗЭ»з.
На упрощенной структурной схеме не показаны устройства
управления матрицей (дешифратор с адресными формирователя-
248
ми, усилители считывания и записи), которые для повышения
надежности работы ОЗУ изготавливаются на одном кристалле с
матрицей.
В структурной схеме двухкоординатной матрицы с двумя сту-
пенями дешифрации (рис. 5.1,6) 39 выбирается с помощью двух;
Рис. 5.1. Структурная схема матрицы с пословной выборкой и одной ступенью
дешифрации (а) и двухкоордииатиой матрицы с двумя ступенями дешифра-
ции (б)
адресных шин. При наличии сигнала, соответствующего высоко-
му уровню, на адресных шинах XIY1 будет выбран только 391.
Его состояние можно считывать по общей для всех элементов
разрядной шине Р. Чтобы записать «1» в выбранный 39, по
разрядной шине необходимо подать сигнал, соответствующий
высокому уровню. Эта организация матрицы позволяет опери-
ровать тп одноразрядными словами.
Простейшим 39 служит схема RS-триггера, которую можно
построить из двух инверторов (рис. 5.2,а). Эмиттеры многоэмит-
терных транзисторов VT1, VT2, обозначенные цифрой 1, соедине-
ны с адресной шиной А,-, потенциал на которой в установившем-
ся состоянии должен быть самым низким в схеме. Вторые эмитте-
ры транзисторов VT1 и VT2 соответственно присоединяются к раз-
рядным шинам Pi и Р^.
На разрядную шину Р, подается опорное напряжение Uon, об-
щее для всех ЗЭ матрицы. На шину Р3- подается напряжение Up.
Соотношение между напряжениями {70п и Up, а также напряже-
нием Ua, подаваемым в адресную шину, определяет режим ра-
боты 39: хранение информации, ее запись или считывание. Рас-
смотрим работу 39 в каждом из трех режимов.
Режим хранения информации соответствует соотношению (7а<
<(Uon = Up). (Схема находится в одном из устойчивых состоя-
ний, при котором открыт транзистор VT2 или VT1. Ток протекает
по эмиттеру 1 открытого транзистора в зависимости от того, ка-
кая информация была предварительно записана: «1» или «О».
Эмиттеры 2 обоих транзисторов обесточены.
249
Рассмотрим режим считывания. Пусть в RS-триггер была за-
писана «1». Считаем, что при этом транзистор VT2 открыт VT1 —
закрыт. За «1» принимаем наличие тока в цепи эмиттера откры-
того транзистора. Чтобы транслировать эту информацию в раз-
рядную шину Р3-, необходимо переключить цепь эмиттеров: за-
крыть схему по эмиттерам 1 и открыть по эмиттерам 2, оставив
Рис. 5.2. Схемы запоминающего
элемента на двух инверторах ТТЛ
(а) и временная диаграмма его
работы (б), а также на двух ин-
верторах И2Л (в)
прежним состояние транзисторов триггера (VT2 открыт, VT1 за-
крыт). Для этого необходимо сделать напряжение на адрес-
ной шине таким, чтобы выполнялось соотношение (7а>
>(t/p=C7on). В этом случае ток через эмиттер 2 открытого тран-
зистора VT2 потечет в разрядную шину Р3. Наличие тока в раз-
рядной шине соответствует считываемой «1», отсутствие тока в
разрядной шине (при закрытом транзисторе VT2 и открытом VT1)
определяет считывание «О».
Условия режима записи зависят от состояния, в которое необ-
ходимо установить ЗЭ. Если триггер находился в состоянии «1»
(транзистор VT2 был открыт, VT1 — закрыт), для записи «О» не-
обходимо по разрядной шине Р3- подать потенциал C7p>t/On, со-
храняя соотношение Ua>Up. При этом триггер перейдет в но-
вое состояние: транзистор VT2 закроется, a VT1 — откроется. Для
записи в ЗЭ «1» на шину Р3 следует подать потенциал С7р<(7Оп
и обеспечить соотношение Ua>Uon. Временная диаграмма рабо-
ты такого ЗЭ показана на рис. 5.2,6.
Таким образом, у подобных ЗЭ на биполярных транзисторах
главные параметры — ток считывания /сч и напряжение запи-
си ир.
Время выборки данных из ЗУ небольшой емкости на бипо-
лярных схемах ТТЛ может составлять 30 ...40 нс. Важный пара-
250
метр ЗУ — потребляемая мощность. Она может составлять 0,5 ...
... 1,5 мВт/бит.
В последние годы разработана ОЗУ на транзисторных струк-
турах И2Л, позволяющих снизить потребляемую мощность до
0,1 мВт/бит при времени выборки 150 нс. Принципиальная схема
ЗЭ на И2Л приведена на рис. 5.2,в.
5.2.2.	ЗАПОМИНАЮЩИЕ ЭЛЕМЕНТЫ НА МОП СТРУКТУРАХ
В зависимости от типа ЗЭ на основе МОП структур могут
быть построены ЗУ статические или динамические. В первом слу-
чае в качестве ЗЭ служит статический триггер на р-кнальных
МОП транзисторах, а во втором — информация запоминается на
емкости затвора МОП транзистора. ЗУ на МОП структурах, так
же как и ЗУ на биполярных транзисторах, могут быть с послов-
ной и двухкоординатной произвольной выборкой.
Пример простейшей схемы ЗЭ триггера для ЗУ с пословной вы-
боркой приведен на рис. 5.3,а [2]. Триггер образован транзисто-
рами VT1... VT4. Управление триггером для записи и считывания
а)
Рис. 5 3. Схема запоминающего элемента для ЗУ с пословной выборкой (а) и
временная диаграмма его работы (б)
осуществляется переключением транзисторов VT5 и VT6. Времен-
ные диаграммы работы такого ЗЭ представлены на рис. 5.3,6.
В исходном состоянии напряжение на обеих разрядных шинах
Р1 и Р° равно нулю, а на шине слова А потенциал равен напря-
жению питания схемы. При этом транзисторы VT5 и VT6 закры-
ты, так как разность потенциалов между затворами и истоками
по абсолютной величине меньше порогового напряжения. Триггер
находится в одном из устойчивых состояний.
Пусть, например, транзистор VT3 открыт, а транзистор VT1
закрыт. При записи «1» в шину слова подается отрицательный
сигнал, изменяющий напряжение в ней до нуля, одновремеиио в.
разрядную шину Р1 подается положительный сигнал, изменяющий
напряжение в ней до напряжения питания {7ИП. При этом тран-
зистор VT5 открывается так как разность потенциалов между за-
твором и истоком становится отрицательной. Положительный сиг-
нал поступает на сток транзистора VT1 и на затвор транзистора
VT3. Разность потенциалов между затвором и истоком транзи-
251
стора VT3 становится меньше порогового напряжения, и этот тран-
зистор закрывается. После запирания транзистора VT3 откры-
вается транзистор VT1, и на его стоке устанавливается положи-
тельное напряжение, что соответствует состоянию «1». Напря-
жение на стоке транзистора VT3 становится равным нулю.
Для записи «О» в ЗЭ необходимо при нулевом напряжении на
шине слова подать напряжение U№„ в разрядную шину Р°. При
этом через открытый транзистор VT6 положительное напряжение,
попадая на затвор транзистора VT1, запирает его, что приводит
к закрыванию транзистора VT3. Для считывания информации,
предварительно записанной в ЗЭ, необходимо подать отрицатель-
ный сигнал только на шииу слова, изменяя в ней напряжение до
нуля. При этом транзисторы VT5 и VT6 оказываются открытыми,
и через транзистор, присоединенный к точке триггера с положи-
тельным потенциалом, протекает ток, поступающий в соответ-
ствующую разрядную шину и далее на усилитель считывания.
Схемы запоминающих элементов динамического ЗУ на р-ка-
нальных МОП транзисторах представлейы на рис. 5.4 [1].
Рис. 5.4. Схема запоминающего элемента для динамических ЗУ:
а — трехтранзисторная МОП ячейка; б — одиотранзисторная МОП ячейка
Разработаны два варианта ЗЭ для динамических ЗУ (ДЗУ) на
трех и на одном транзисторе. Их схемы представлены на рис. 5.4.
В трехтранзисторной ячейке памяти (рис. 5.4,а) информация
хранится в виде заряда на конденсаторе, образованном затвором
МОП транзистора VT1 и его подложкой. В данной ячейке VT2 —
транзистор считывания, VT3 — записи. В начале цикла шины
столбцов А и Б предварительно заряжены до некоторого отрица-
тельного потенциала, близкого к UQ. При считывании информа-
ции из ячейки подается потенциал на шину считывания, в ре-
зультате чего транзистор VT2 оказывается в проводящем состоя-
нии. Если конденсатор С заряжен и напряжение на затворе тран-
зистора VT1 превышает пороговое, то этот транзистор будет от-
крыт и на шину столбца Б попадет потенциал, близкий к Uq. Ес-
ли же потенциал иа затворе VT1 недостаточен для включения
252
транзистора VT1, шина столбца Б остается в состоянии предвари-
тельного заряда с соответствующим отрицательным потенциалом.
Состояние шины столбца Б контролируется усилителем считыва-
ния.
Из-за утечек заряда конденсатора С со временем уменьшает-
ся. Время хранения заряда зависит от типа ячейки, технологии из-
готовления, внешних условий и обычно составляет от единиц мил-
лисекунд до нескольких секунд. Для восстановления регенерации
распадающейся информации, хранимой в ячейке памяти, инфор-
мационный код шины столбца инвертируется и вновь записывает-
ся в ту же ячейку. Это осуществляется с помощью усилителя ре-
генерации, заряжающего шину столбца А, если шина Б сохраняет
предварительно занесенный в нее заряд. Если же разряжается
шина Б, то предварительно занесенный заряд сохраняется ши-
ной А. Затем подается потенциал на шину записи строки, и за-
твор транзистора VT1 приобретает потенциал близкий к потенци-
алу шины А, благодаря чему регенерируется код, хранимый в
ячейке памяти. При записи на шину столбца А подается нужный
информационный код, который и будет записан в виде заряда на
конденсаторе С.
Основным видом ячейки памяти для ДЗУ большой емкости (от-
4 до 16К бит и более) стал однотранзисторный ЗЭ, схема которо-
го показана на рис. 5.4,6. Такая схема соответствует минималь-
ному числу интегральных элементов, приходящемуся на бит хра-
нимой информации.
Однотранзисторная ячейка памяти состоит из одного транзи-
стора VT1 и накапливающего конденсатора С, затвор которого со-
единен с шиной выборки строки.
5.2.3.	ЗАПОМИНАЮЩИЕ ЭЛЕМЕНТЫ НА КМОП ТРАНЗИСТОРАХ
Применение КМОП структур позволяет существенно снизить
мощность потребления и повысить быстродействие ЗУ. Схема за-
поминающего элемента матрицы оперативного ЗУ на КМОП тран-
зисторах приведена на рис. 5.5. Адресация и запись информации
осуществляются непосредственной подачей логических уровней по
Рис. 5.5. Схема запоминающего элемента на КМОП транзисторах
253
шинам Х{, Yi и D°, D1 соответственно. Выбор ЗЭ осуществляется
подачей по шинам X—Y напряжения, соответствующего уров-
ню «1». При записи «1» в выбранный элемент на шину D1 пода-
ется уровень «О», а на шину D0 — уровень «1». При записи «О» на
шину D1 подается уровень «1», а на шину D0 — уровень «О». Счи-
тывание по напряжению производится по шинам D1 и D0, при
этом шина считывания Сч соединяется с «землей».
5.2.4. ЗАПОМИНАЮЩИЕ ЭЛЕМЕНТЫ НА МНОП СТРУКТУРАХ
Во всех рассмотренных ИС на биполярных и МОП транзисто-
рах для сохранения информации на ЗЭ обязательно наличие на-
пряжения питания. При отключении питания информация теряет-
ся. Однако в ряде случаев отключение питания необходимо, кро-
ме того, возможность хранения информации при отключенном пи-
тании значительно снижает среднюю мощность, потребляемую ЗУ.
Интегральная полупроводниковая структура—МНОП транзи-
стор, позволяет построить ЗУ, сохраняющее информацию при от-
ключенном питании. В МНОП транзисторах, в отличие от обыч-
ных МОП структур, между пленкой двуокиси кремния (SiO2) и ме-
таллическим электродом затвора помещается слой нитрида крем-
ния SiaNi. Накопление зарядов в области поверхности раздела
Si3N4—SiO2 дает возможность сохранять информацию при отклю-
чении питания в течение нескольких лет [5]. Слой SiO2 предотвра-
щает перенос зарядов в отсутствие напряжения на затворе или
когда оно ниже порогового значения.
На рис. 5.6 показаны вольт-амперные характеристики (ВАХ)
такого ЗЭ, применяемого для построения матриц ПЗУ.
Для записи информации в ЗЭ на основе МНОП структуры на
затвор подается напряжение того’ или иного знака. При подаче
определенного критического отрица-
тельного напряжения на границе раз-
дела слоев нитрида и двуокиси крем-
ния возникает заряд, величина которо-
го зависит как от амплитуды, так йот
длительности импульса напряжения.
При этом устанавливается состояние
с высоким пороговым напряжением
t/порв. При подаче также некоторого
критического положительного напря-
жения на границе раздела возникает
заряд, который снижает пороговое на-
пряжение до величины [/порн. Раз-
ность Uпор в—Uпор н = А^пор называет-
ся межпороговой зоной [3].
качестве примера на рис. 5.6, при по-
даче на затвор МНОП транзистора отрицательного напряжения
(U3 = —28 В) устанавливается состояние, характеризующееся вы-
соким пороговым напряжением £7Порв = 15 В, соответствующее
254
1С, нкА
Я?|-
20
10
.0

.1
У\ I । ^Х|^порВ
р Лорн 5	10	15 0,0
Рис. 5.6. Вольт-амперная ха-
рактеристика запоминающего
элемента на МНОП-структуре
ВАХ. показанных
в
уровню «1», а при (73 = 28 В устанавливается состояние с низким
пороговым напряжением £/порн = 3 В, соответствующим уров-
ню «О». Наличие межпороговой зоны AJ7nop = 12 В позволяет уве-
ренно отличать два состояния ЗЭ. Для считывания записанной ин-
формации («1» или «О») на затвор МНОЙ транзистора необхо-
димо подать напряжение считывания £7СЧ, удовлетворяющее усло-
вию f/nop	t^nop в-
Таким образом, если подать UC4 = —3... 5 В, то ЗЭ, в котором
была предварительно записана «1» (t/порв—15 В), перейдет в со-
стояние проводимости. Если же ранее был записан «О» (С/Пори =
— ЗВ), ЗЭ проводить не будет. Сигнал считывания может
быть выделен как падение напряжения на сопротивле-
нии нагрузки малого номинала, включенном между выходом
ЗЭ и «землей» (в ПЗУ с двухкоординатной выборкой), или опре-
делен наличием тока в выходной цепи (в ПЗУ с пословной вы-
боркой).
Записанная в ЗЭ на МНОП структуре информация сохраняется
при отклонении питания длительное время, хотя в начале срока
хранения несколько уменьшается межпороговая зона. Накопитель-
ные свойства МНОП структур ухудшаются при многократном по-
вторении цикла считывание — запись, что обусловливает стремле-
ние использовать их для создания ПЗУ. Примером такого ПЗУ
могут служить ИС К1601РР1.
5.3.	Типы запоминающих устройств
ИС ЗУ, как правило, представляет собой функционально за-
конченные изделия, что позволяет создавать устройства памяти с
большой информационной емкостью непосредственным наращи-
ванием разрядности и числа слов. Полупроводниковые ЗУ по ре-
жиму занесения информации делятся на оперативные (ОЗУ) и
постоянные (ПЗУ); по режиму работы — на статические (СЗУ) и
динамические (ДЗУ); по принципу выборки информации — на уст-
ройства с произвольной и последовательной выборкой, по техно-
логии изготовления — на биполярные и униполярные. Классифи-
кация ИС ЗУ, проведенная по этим признакам, показана на
рис. 5.7.
ОЗУ используются для введения в процессор ЭВМ новых дан-
ных и программ, а также для хранения текущих результатов или
данных, полученных в процессе работы.
ПЗУ — это устройства, из которых можно считывать только
заранее записанную информацию. ПЗУ используются для гене-
рации кода какой-либо программы или данных, которые будут
часто использоваться, что избавляет от необходимости загружать
программу каждый раз заново. Информация в ПЗУ, в отличие
от ОЗУ, записывается на кристалле с изменением его физических
свойств, поэтому отключение питания не сказывается на содержа-
нии записанной информации.
255
СЗУ образуется матрицей ЗЭ, каждый из которых может быть
установлен в одно из двух возможных состояний, сохраняющихся
при поданном питании. Основным ЗЭ в СЗУ является схема триг-
гера или вентиля. Очевидно, что в рабочем состоянии такая мат-
рица непрерывно потребляет энергию.
ДЗУ — это матрица элементов, для которых требуется перио-
дическое восстановление информации (регенерация, «освеже-
ние»).
В ДОЗУ в качестве ЗЭ используется конденсатор, в котором
информация хранится в виде заряда. Заряд на запоминающем кон-
денсаторе с течением времени уменьшается. Для восстановления
заряда требуется перио-
динамические
(РАМО)
[ П МОП
мисочные
(РОМ)
|д поп р. -------------
_______ — униполярные —
р 1-------------
электрически
однократно
программиру-
емые (PROM)
Рис. 5.7. Классификация ЗУ
дическая подзарядка на-
копительного конденсато-
ра. Схему регенерации
для повышения надежно-
сти работы ДЗУ предпо-
чтительнее размещать на
его кристалле. Динамиче-
ская схема памяти эф-
фективна для ОЗУ отно-
сительно большого объ-
ема. Память малого объ-
ема обычно реализуется
на статических элемен-
тах.
Обычно биполярные
ЗУ имеют значительно
большее быстродействие,
но существенно меньшую
плотность упаковки эле-
ментов по сравнению с
униполярными ЗУ. Бипо-
лярные ЗУ наиболее эф-
фективны как высокоско-
ростные буферные ЗУ
больших систем. Наибо-
лее широко применяются
биполярные ЗУ на ТТЛ и
ЭСЛ структурах. Главное
внимание при создании
биполярных ЗУ уделяет-
ся увеличению плотности
упаковки. Как пример та-
кого направления совершенствования технологии производства и
разработки новых схем ЗЭ могут служить структуры И2Л.
ЗУ на р-канальных МОП транзисторах имеют минимальную
себестоимость, но обладают низким быстродействием. ЗУ на п-
канальных МОП структурах по быстродействию в ряде случаев
256
приближаются к биполярным. ЗУ на КМОП схемах имеют край-
не низкую статическую потребляемую мощность. У них среднее
быстродействие. Технология производства КМОП ЗУ достаточно
сложна, и поэтому их себестоимость выше, чем у р- и «-каналь-
ных МОП структур.
Стирание информации в ПЗУ с ультрафиолетовым разрушени-
ем накопленного заряда производится воздействием в течение
30 мин потока ультрафиолетового излучения (длина волны
^400 нм), направленного перпендикулярно плоскости входного
окна корпуса ИС. При этом должны соблюдаться условия- энер-
гетическая освещенность УФ излучения Еэ= 100 Вт/м2, интеграль-
ная доза облучения 10 Вт-с/см2, температура корпуса микросхемы-
не более 70° С.
Во избежание повреждений кристаллов статическим электри-
чеством все выводы ИС (или платы с распаянными ИС) в про-
цессе стирания должны быть закорочены. При неполном стира-
нии допускается продолжить облучение по 15 мин так, чтобы об-
щая продолжительность воздействия УФ излучения не превыша-
ла 1 ч.
В микропроцессорных и вычислительных устройствах нашли
широкое применение следующие основные типы ЗУ: регистровая
память, встраиваемая в центральный процессорный элемент (об-
щее число регистров обычно 8... 14); сверхоперативная память
(СОЗУ) емкостью примерно 64 слова и временем выборки не-
сколько десятков наносекунд; оперативная память (ОЗУ) емко-
стью 4... 16 -тыс. слов с возможностью наращивания до 65 ...
...128 тыс. слов; постоянная память (ПЗУ) емкостью 8 ...65 тыс.
слов [4].
5 3.1. ОПЕРАТИВНЫЕ ЗАПОМИНАЮЩИЕ УСТРОЙСТВА
Как правило, ИС ОЗУ (рис. 5.8) содержат на одном кристал-
ле матрицу ЗЭ, дешифраторы адреса, формирователи, усилители
считывания и другие бхемы управления, необходимые для функ-
ционирования ОЗУ.
адреса Y
Рис. 5.8. Структурная схема ИС полупроводникового ЗУ
9—50
257
Из приведенной на рис. 5.7 классификации следует, что ОЗУ
можно разделить на две большие группы — статические и дина*
мические ЗУ. В ОЗУ динамического типа запоминающим элемен-
том служит конденсатор, в котором информация хранится в форме
наличия или отсутствия заряда. ДЗУ имеют ряд преимуществ
по сравнению со статическими ОЗУ. Эволюция характеристик
ДЗУ «оказана в табл. 5.2.
Та-б лица 5.2
Эволюция характеристик динамических ОЗУ
Параметр	Годы			
	1975	1977	1979	1*81
Наибольшая емкость, вит/кристалл	4К.	16К	64К	2&6К
Время выборки считы- выия, НС Потребляемая мощность, мВг/бит	200...400	200...300	100...200	—
	0.1...0.2	0,04.„О ,05	0,004 ...0,005	——
Преимуществом статических ОЗУ перед ДЗУ является отсут-
ствие схемы регенерации информации, что'значительно упрощает
управление ОЗУ. Кроме того, схема СЗУ имеет, как правило, один
номинал питающего напряжения. Типовые характеристики стати-
ческих ОЗУ приведены в табл. 5.3. Наибольшим быстродействием
Таблица 5.3
Типовые характеристики статических ОЗУ
Параметр	ЭСЛ	ТТЛ	ТТЛШ'	И*Л	МОП	КМОП
Ёшюсть, бит/кри- СТЫЛ Время выборки считывания, нс Потребляемая мощность, мВт/бит	256... 1024 10...45 2,0...0,6	256... 1024 50... 100 1,5...0,6	1024.„4096 50...60 0,3.„0,5	4096 150 ОД	4096 55...200 0,24.„0;05	4096 - 200.„300 0,02
обладают биполярные ОЗУ, построенные на основе элементовЭСЛ
и ТТЛШ. Перспективными являются ОЗУ, построенные на тран-
зисторных структурах И2Л, позволяющих уменьшить площадь ЗЭ
до 2000—100 мкм2 и снизить мощность потребления до уровня не-
скольких микроватт иа бит при быстродействии £всч =50... 150 нс.
Статические ОЗУ на МОП транзисторах, несмотря на сред-
нее быстродействие, получили широкое распространение, что объ-
ясняется существенно большей плотностью размещения ячеек на
258
кристалле, чем у биполярных ОЗУ. Первые МОП ОЗУ изготав-
ливались на основе p-МОП транзисторов с алюминиевым затво-
ром. Они имели сравнительно высокое пороговое напряжение (до
5 В), невысокое быстродействие и относительно большие размеры
ЗЭ. Напряжение питания их отрицательное (до 2 В). После ос-
воения технологии изготовления низкопороговых МОП транзи-
сторов с кремниевыми самосовмещающимися затворами'удалось
уменьшить и геометрические размеры ЗЭ и снизить напряжение
питания ОЗУ до —*15 В. Переход на транзисторы с каналами п-
типа позволил еще более уменьшить геометрические размеры эле-
ментов, обеспечить в 2,5 раза большую скорость их переключения,
чем для транзисторов с p-каналами, стали использовать единое
напряжение питания 5 В, что обеспечивает непосредственную со-
вместимость таких ОЗУ по логическим уровням с ИС ТТЛ [4].
Элементы ОЗУ на КМОП транзисторах изготавливаются по ус-
ложненной технологии и применяются для построения статические
ОЗУ только при необходимости достижения минимальной мощно-
сти потребления. В последние годы стал применяться при проек-
тировании статических ОЗУ системо-технический прием, предус-
матривающий-автоматический переход БИС в режим хранения по
окончании сигнала выбора. Потребляемая мощность снижается
при этом почти на порядок. Примерам такой БИС служит ста-
тическое ОЗУ МК4109 фирмы Mostek. -
5 3.2. ПОСТОЯННЫЕ ЗАПОМИНАЮЩИЕ УСТРОЙСТВА
Основные характеристики восьми типов ПЗУ приведены в
табл. 5.4. Наибольшую емкость при наименьшей потребляемой
мощности имеют ПЗУ, построенные на основе n-канальных МОП
транзисторов. Для потребителей выбор типа ПЗУ во многом опре-
деляется не только электрическими параметрами этой БИС, но и
способами ее программирования. ПЗУ могут программироваться
как у потребителя, так и на предприятии-изготовителе. Существу-
ют ПЗУ однократного и многократного программирования. Пере-
программирование некоторых типов ПЗУ можно проводить про-
стой сменой команд.	>
Таблица 54
Типовые характеристики ПЗУ
Параметр	ЭСЛ	ТТЛ	ТТЛШ	РМОП	«МОП	КМОП	мндп	лизмоп
Емкость, _ бит/кристалл	256... ... Ю24	1024... ...4096	1024... ...8192	4096... ...8192	8192... ... 66S36	4096	4096	16384
Время выбор- ки считыва НИЯ, нс	20	_50... ...100	50.„60	500	300	250. „300	2000	500
Потребляемая мощность, мВт/бит	0,8... ...1,0	0,1... ...0,5	0,1.„0,2	0,1 .	0,01	0,01	0,01	0,01
9*
259
Рис. 5.9. Запись инфор-
мации в масочном ПЗУ
на биполярных- транзи-
сторах
Наиболее простыми являются масочные ПЗУ, информация в
которые записывается при изготовлении ПЗУ на заводе заменой
одного из фотошаблонов. Этот фотошаблон слоя коммутации вы-
полняется в соответствии с пожеланиями заказчика по картам
заказа. Перечень возможных вариантов карт заказов приводится
в ТУ на ИС ПЗУ. Такие ПЗУ строятся на основе матриц диодов
либо биполярных или МОП транзисторов. Диоды включены в схе-
ме ПЗУ в тех пересечениях матрицы, которые соответствуют за-
писи «1», и отсутствуют в тех местах, где должны быть записа-
ны «О».
Внешние цепи управления диодных ПЗУ очень просты. Так как
диодные матрицы представляют собой элемент с гальваническими
связями, на выходе появляются почти такие же постоянные уров-
входные сигналы, поэтому отпадает необхо-
димость в выходном регистре для хранения
информации. В масочных ПЗУ, построенных
на основе биполярных транзисторов, едини-
цы записываются в те ЗЭ матрицы, где ба-
зы транзисторов’ присоединяются к входной
линии. Базы транзисторов, соответствующих
ячейкам матрицы, в которых должны хра-
ниться нули, не подключаются ко входным
шинам (рис. 5.9).
Аналогичные ЗУ на МОП структурах
проще, чем ЗУ на биполярных элементах.
Они представляют собой полные матрицы,
в которых «1» записывается присоединени-
ем затвора к входу, а при записи «О» затвор
не подключается. Масочные ПЗУ отличаются высокой надежно-
стью, но не очень удобны потребителю, поскольку невозможно опе-
ративно изменять информацию в ПЗУ без изготовления но-
вой ИС.
Более удобны электрические программируемые ПЗУ, однако
они дают возможность только однократной записи нужной инфор-
мации у потребителя путем разрушения элементов структуры ПЗУ
под действием приложенного электрического напряжения или то-
ка. Разрушаемыми элементами структуры могут быть специаль-
ные проводящие перемычки из металлической или доликремние-
вой пленки, а также тонкий слой диэлектрика или р-п переходы.
Наиболее универсальными являются перепрограммируемые
(репропраммируемые) ПЗУ, которые изготавливаются на основе
ЛИЗ МОП, МНДП структур. Емкость таких РПЗУ от 4 до 16К
бит с организацией 1КХ4, 1КХ8,'1КХ16. Информация стирает-
ся с помощью ультрафиолетового облучения кристалла. Время вы-
борки считывания таких РПЗУ 0,4... 1,0 мкс. В этих РПЗУ время
считывания достаточно велико и составляет 2 ... 5 мкс, что огра-
ничивает их применение для ПЗУ программ. От этого недостатка
свободны РПЗУ, имеющие двухзатворную лавинно-инжекционную
МОП структуру с плавающим затвором. Такие РПЗУ имеют ем-
26»
кость 2048 и 8192 бит при времени выборки считывания 0,4 ...
... 1,0 мкс и времени записи 0,8 ... 1,0 мкс (например, ИС
К573РФ1).
5Л. Основные серии ИС ЗУ и их функциональный состав
Как было показано выше, основным элементом матрицы ЗУ яв-
ляется ЗЭ в качестве которого чаще всего применяется триггер.
Однако электрические параметры ЗУ зависят не только от
свойств ЗЭ, но и определяются организацией БИС памяти.
Основными характеристиками ИС ЗУ являются: емкость, из-
меряемая числам двоичных единиц информации (бит), хранящей-
ся в ЗУ; быстродействие, определяемое временем обращения к
ЗУ* (дополнительно быстродействие может быть охарактеризо-
вано также временем записи и временем считывания); мощность,
потребляемая одним ЗЭ (мВт/бит), или мощность потребления
всей ИС ЗУ в целом. Важной характеристикой ИС ЗУ является
также степень интеграции, выраженная в числе элементов или
эквивалентных вентилей на корпус.
Разработка ИС ЗУ идет по двум направлениям: выпускаются
специальные серии ЗУ (например, 13?, 1601, К573) и разрабаты-
ваются ЗУ для расширения традиционных серий цифровых" ИС.
Так, за последние годы были расширены серии ИС ТТЛ и ЭСЛ,
в состав которых введены ОЗУ на 256. бит с произвольной вы-
боркой и схемами управления (К155РУ5), ОЗУ на 4096 бит
(К500РУ410). В состав серий ИС на КМОП транзисторах вклю-
чены ОЗУ на 256 бит (564РУ2А, К176РУ2).
Перечень и основные характеристики специальных серий ИС
ЗУ, которые нашли применение в ЭВМ промышленного назначе-
ния, приведены в табл. 5.5. Как видно из таблицы, максимальная
емкость ОЗУ 16К бит, а ПЗУ 64К бит достигнута на основе ТТЛ
ИС, однако еще большую емкость (более 1М бит) позволяют по-
лучить перспективные ЗУ на цилиндрических магнитных доменах
(ЦМД К1602РУ2А). Особый интерес представляют ЗУ, выполнен-
ные по технологии МНОП, так как они позволяют сохранять ин-
формацию при отключенном питании. Например, для ИС
К1601РР1 это' время составляет 5000 ч. Большие иерспективы в
области повышения уровня интеграции, уменьшения мощности по-
требления и увеличения быстродействия открываются с дальней-
шим совершенствованием таких схемотехнических и технологиче-
ских направлений, как ТТЛШ, лМОП, КМОП, ЛИЗМОП и МНОП
структуры.
ИС, выполненные по технологии ЛИЗМОП на основе лавин-
ной инжекции заряда, также позволяют сохранять информацию
при отключении питания. Для ИС К573РФ1 это время составляет
-^--Имеется в виду время от момента подачи сипнала обращения до момента
окончания процвюса записи или считывания информации ив ЗУ.
261
15000 ч. Следует подчеркнуть, что для этой схемы стирание ин-
формации производится ультрафиолетовым облучением.
Как известно, ЗУ — неотъемлемая часть микропроцессорных си-
стем, где необходимы как ОЗУ, так и ПЗУ.
Однако в составе МПК соответствующие ИС имеются не всег-
да. В то же время подходящие ЗУ входят в состав цифровых се-
рий или выпускаются как самостоятельные ИС общего примене-
ния.
В табл. 5.6 приведен список ЗУ, которые можно применять в
дополнение к МПК.
• Основные параметры ИС ЗУ
Таблица 5.5*
Tin ИС	Техноло- гия	Емкость (организа- ция),' бит	Время вы- борки, ИС	Удельная мощность потребления. мВт/бит	Условное обозначение корпуса
		Статические ОЗУ		*4	
К176РУ2	КМОП	256 (256X1)	550	0,035	238.16-.1
(рнс 1) КР188РУ2А (рис. 2) 564РУ2А	КМОП	256(256X1)	500	0,04	238.164
	КМОП	256 (256X1)	650	0,0004 (при	402.16-11
$&61РУ2А	КМОП	256(256X1)	600	хранении) (ЦХММ (ирн -	2106.16-2
				хранении)	
506РУ4	рМОП	256(256X1) ,	850	13	402.16-6
(рис. б) 1Э2РУ1	«МОП.	1024 (1024X1)	400	0,34	4112.16-2
	лМОП	1024 (11024X1)	60 .	0,5	4112.16-2
(рис. 7)		1024(1024X1)			
132РУ4А	«МОП		25	0,45	4112.16-2
(рис. 8)	ж	1024 (1024X1)			
КР565РУ2А (рнс. 9)	лМОПД		450	0,34	201.16-11
		1024 (1024X1)			
5Э7РУ1	КМОП		800	0,03	4112.16-3
(рис. 10) 537РУ2А	КМОП	4096 (4О96Х1) _	300	0,00005 (при	402.16-18 -
(рис. 11) КР637РУ2А	КМОП	4096 (4096X1)	300	хранении) 0,00007 (при	2107.18-4
(рис. 11) КР541РУ1А	И2Л	4096 (4096X1)	120	хранений) 0Д>1	2107.18-1
(рис. 12) КР185РУ5	ТТЛ	1024 (1024X1)	330	0,21	238.16-2
(рис. 18) 500РУ415	ЭСЛ	1024 (1024X1)	30		238.16-2
				0,7	
(рис. 14)					
• Си. с. 264—267.
2.62
Окончание табл. 5.3
Тик ИС	’Техноло- гия	Емкость (организа- ция), бит	Время вы- борки, вс	Удельная мощность потребления, мВт/бит	Условное обозначение корпуса
Динамические ОЗУ
КР5О7.РУ1	рМОП	1624 (1024X1)	400	0,5	236,164
(рис. 16) 565РУ1А	«МОП	4096 (4096X1) ,	200	0,175	210АД2Л
(рис. 16) Й565РУЗА	лМОП	16984 (16384ХИ)	200	0,04	201Л6-17
(рис..17) 5O5PES	Пос рМОП	тоянные запоминаю 4096 (512X18)	цие устро 1500	йства 0,25	405.25-2
(рис. 16) Р555РЕ4	ТТЛШ	16394 (2048X 8)	ПО	0,06	239.24-2 ,
(рнс. 19) К568РЕ1 (рис. 20) К596РЕ1	лМОП	16394 (2048X 8)	800	0,021	405.24-2
	ТТЛ	64к (8192X8)	350	0,01	4131.24-3
(рис. 21) КР5Б6РТ4	ттлш	Программируем 2048 (256X4)	ые ПЗУ 70	0,66	238.16-2
Дрис. 22) КР556РТ5 (рис. 23) К54ИРТ1	ттлш	4096 (512X8)	70	0,24	239.24-2
	И2Л	1024 (256X4)	80	0,4	402Л 6-21
(рис. 24) КР565РТ1	лМОП	4096 (1024X4)	300	0,03	210А.22-3
(рис. 25)	-				
Программируемые логические матрицы (ПЛМ)
556РТ1 (рис. 26) КР556РТ1 (рис. 26)	ТТЛШ ТТЛШ	16 входных пере- менных 48 конъюнкций 8 выходных функ- ций	80 70	1000 893	4119.284 2121,28-1
		Репрограммируемые ПЗУ			
558РР1 (рис. 27)	МНОП	2048 (256X8)	5 мкс 1,5	0Д5	40524-2 405.24-2
К1601РР1	МНОП	4096 (10214 X 4)		0Д4	
(рис. 28) К5О0РР1	лизмоп	2048 (256 X 8)	(5000)* 0,85	035	40524-5
(рис. 29)- К573РФД	лизмоп	8к (1024X8)	W	ОД	210Б24-5
(рис. 30) К573РФ2	лизмоп	16к (2048x8)	(15000) 0,9	0,08	210Б.24-5
(рис. 31)			(10000)		
* В скобках указано время хранения информации в часах.
263
КР1ВВРУ2
ЗеУРУ2А,5вОРУ2Б
13
74
Puc.3
К561РУ2А ,К331РУ2Б
3
1
в
12.
AO
A1
A2
AO
Ak
AB
AB
A7
UBx
RAM
вых{-&
10
вых
IS.
BM
Puc.y
505РУ0
Ш.РУ1
ypsespyzA, KPsespyzB
1В2РУЗА
rtZPyit
PllC.b
Puc.9
Puc. 7
264
К531РУ1
К500РУЫ5
265
К555РЕ4.
В	53 АО	0	01	В
7 $	М		п	
7	AZ АЗ		03	И
♦	А4			13
3	А5		04	
2 •1 21	АО А7 Ав		05 Off	/4 15
& 21	А9		07	16
	А10			17
			03	
Ю.	WZ			
/8	W3			
Рис. 19
		KSOBPEi		
20	А	RON		?
	0		0	
19				4
				
21	2.		г	4
21	з		3	
17	4		4	5
16	5		5	7
2S,			6	8
10	7			X
Л.	8			
	9			
и	Ю			
				
1	OS	-		
Puc.ZO
		596РЕ1		
5 4 Е в~ 7~ fc £ О- 13	вс Ж А1 42 АЗ А4 А5 А5 А7 АВ А9 А10 411 A1Z CS	RON	ТВ 01 1 2 :3^ 4( 5< 7<	Л л л 20 17 16 15 14
		Puc.Z1		
КР565РТ1
К541РП
КР556РТ5
КР555РТ4
Рис.25
Puc.ZZ
Рис.23
Рис.24
966
WSPTf
PUC.26
Рис.27
ХР181МРР1
287
Таблица 5.6
Перечень ЗУ широкого применения и их основные характеристики
Тип ИС	Информационная емкость (бит) и организация (словХразряд)		Время вы- борки, нс	Напряже- ния пита- ния, В	Потребляемая мощность, мВт	Условное обо значение кор- пуса
К155РУ5	256	(256X1)	60	5	700	238.16-2
КР18&РУ4	266	(256X1)	200	5	Рст=250 Рдин =500	238Л6-2
КРИ88РУ2А-	256	(256X1)	500	5	РдЖН= 10	238.16-2
КР188РУ2Б	256	(256X1)	1000	' 5	jPct=oXte Рджн= 10	238.16-2
К500РУ410	256	(256X1)	40	— 5,2	7!5О	238.16-2
КБ61РУ2А	'256	(256X1)	600	6...12	0,1	2106.16-2
К561РУ2Б	256 (259X1)		600	6... 12	2	2106Л 6-2 •
КР185РУ5	1024	(1О24ХИ)	330	5	450	238.16-0
К500РУ416	1024	(1024X1)	30	—5,2	730	238Д6-2
КР56БРУ2А	1024	(1024X1)	450	5	300	2103Л6-1
КР565РУ2Б	1024	(1024X1)	350	5	300	01ОЗЛ6-1
КР537РУ2А	4096	(4096X1)	300	5	60	2107.18-4
КР537РУ2Б	4096	(4096X1)	430	5	50	2107Л8-4
КР537РУЗА	4096	(4096X1)	350	5	100	2107.18-4
КР5Э7РУЗБ	4096	(4096X1)	500	5	100	2107.18-4
КР541РУ1А	4096	(4096X1)	120	5	450	2107.18-4
КР641РУ2	4096	(1024 X4)	120	5	400	239.24-1
КР665РУ1А	4096	(4096X1)	200	12; 5;	3; 0,025; 0,125	210А.22-3
КР5615РУ1Б	4096	(4096X1)	300	— 5 12; 5;	3; 0,025; 0,125	210А.22-3
КР541РУ31	0192	(8192X1)	150	— 5 5	5150	0118.20-1
КР541РУЗ	16384 (16384X1)		150	5	550	0118J2O4
КР681РУ4 (ОЗУ динами- ческого типа)	16384	(16384X1)	200	1 1 *’ ( слсл	Рот=0,05	238J164
ГЛАВА 6.
АНАЛОГОВЫЕ ИНТЕГРАЛЬНЫЕ МИКРОСХЕМЫ
6.1. Назначение и применение
Аналоговые интегральные микросхемы (АИС) предназначены
Для преобразования и обработки сигналов, изменяющихся по за-
кону непрерывной функции, причем выходная информация такой
ИС часто сходна (аналогична) с входным сигналом по форме.
Особое место среди АИС занимают операционные усилители
 (ОУ), которые в настоящее время являются универсальным базо-
вым элементом для построения многих аналоговых узлов.
Значительное место в номенклатуре аналоговых схем зани-
мают стабилизаторы напряжения, которые в той или иной мере
присутствуют во всех электронных блоках для стабилизации пере-
268
Таблица 61
Аналоговые ИС
Тип ИС	Функциональ- ный аналог	Тип кор- пуса (см табл. 2 2)	Тип ИС	Функциональ- ный аналог	Тип кор- пуса (см. табл 2 2)
Операционные усилители
КР14ОУД1А..В	цА7О2	201.14-1	К15ВУД4	—	301.12-1
К14ОУД5А, Б	—_	301.<124	К153УД5	цА725	301.8-2
К140УД6	МС1456	301.8-2	К163УД6	LM101A	301.8-2
К14ОУД7	цА74|1	301.8-2	К154УД1	НА2700	301.8-2
К14ОУД8	цА74О	301.8-2	К154УД2	НА253О	301.8-2
К14ОУД11	LM318	301 8-2	К154УДЗ	AD5O9	301.8-2
К14ОУД12	цА776	301.8-12	К157УД1	—	201.14-1
К140УД13	—	301.8-2	К157УД2	—	201.14-1
К140УД14	LM308	301.8-2	КР544УД1	цА740	2101.8-1
К14ОУД17	OP—07Е	301.8-2	КР544УД2	СА3130	2101.84
КД4ОУД2О	цА747	20144-10	КМ5&1УД1	цА725	201.14-8
К1401УД1	LM2900	20144-9	КМ501УД2	ТВА-931	201 14-8
К1408УД1	LM34B	201.14-10	К553УД1	цА709	201.14-8
К14О9УД1	САЭ140	«Гвоздика>	К553УД2	LM101	201.14-8
К153УДЗ	цА709А	301 8-2	К574УД1	AD513	301.8-2
Компараторы			Схемы для телевизионных		
			прием ников		
КЭ54СА1	цА711	20144-6	К174УР1	ТВА-120	20144-1
К521СА1	цА7|Ш	30142-1	К174УР2	ТВА-440	238.12-1
К554СА2	цА7<10	201.14-6	К174УР4	ТВА42О0	201.14-1
КЭ21СА2	цА710	301.8-2	К174УР5	TDA-2541	238 16-2
К554САЗ	LM111	201.14-1	К174АФ1	ТВА-920	238 16-2
К521САЗ	LM11I1	301 8-2	К174АФ4	ТВА-530	238.16-2
КР521СА4	SE527K	201 14-1	К174АФ4	TDA-2530	238.16-2
КМ597СА1	АМ685	20'1.164 5	К174ХА1	1/2ТСА-640	238.16-2
КР697СА1	АМ685	238.16-2	К174ХА8	ТСА-650	238 16-2
КМ597СА2	АМ686	201.16-5	К174ХА9	ТСА440	238.16-2
КР597СА2	АМ686	238'16-2-	К174ХА11	TDA-2591	- 238.16-2
КМ597САЗ	ЮВ800	201.16-5	К174ХА12	—	23846-1
КР597САЗ	ICB800	238.16-2	К174УК1	ТСА-660	238.16-2
А н at л о г о в ы е		•	К174УП1 К174ГЛ1	ТВА-570 TDA-1170	238.16-2 238.12-1
перемножители					
К14ЮМА1			301.12-1	Аналог о-ц и ф р о в ы е		
К52ЙПС1	МС1595	201.1440	преобразователи		
К525ПС2	AD53O	201.14-10	К572ПВ1А ..В	AD7570	4134.48-2
Схемы			К572ПВ2А ..В	IC7101	4134 48-2
			КЫ13ПВ1	АО571КД	238.18-1
для радиоприемников			КП08ПВ1	TDC1O13J	210Б.24-1
К174УРЗ	—	201.14-1	К1Ю7ПВ1	TDC1014J	2207 48-1
К174ХА2	—	201.16-6	К1Ю7ПВ2	TDC'1007	2136 64-1
К174ХА6	—	238.18-3	К11О7ПВЗ	SDA-5020	201.16-13
К174ХА10		23846-2	КР1Ю8ПП1	VFC-32KP	20144-1
К174ПС1	S042	201.14-1	КРПОООК2	LF-398	201.14-1
К174ХА14	—	2120-2-5	Цифро-аналоговые		
Усилители	низкой частоты		преобразователи		
К174УН7	ТВА-810	238 124	КР572ПА1А...Г	AD7520	1201.16-12
К174УН10А, Б	ТСА-740	238.16-2	К572ПА2А...В	AD7545	244.48-11
К174УН11	TDA-2020	201.14-12	К594ПА1А, Б	AD562	1 405.24-2
269 .
Окончание табл. 6.1
Тнп ИС	Функциональ- ный аналог	Тип кор- пуса (см. табл 2.2)	Тип ИС	Функциональ- ный аналог		Тип кор-, пуса (см.’ табл. 2.2)	
К174УН12 К538УН1	ТСА730 LM382	208.16-2 301.8-2-	КН08ПА1...Б К1118ПА1		Н1662*" М010318		21084.1 20146-8
Коммутаторы				Ключи			
К19ОКТ1П К190КТ2П КР690КТ1 КР590КН1 Б43К.Н1 543КН2 543KH3 R591KH1 691КН2 591КНЗ КР59ОКН2 К59ОКНЗ KP59QKH6	МЕМЙ009 LMI160 AD7519 3708 AV-6-4016 DQ5O6 DG2Q1 МЕМ01.16 Н№ HI5O6 ниеоо HI509A HI508A '	20144-1 20144-1 238.168 429j42-1 429.42-1 429Л2-1 212.324 212824 238468 402.16-2 238.16-2	КР59ОКН4 КР590КН5 KP5SOKH7 590КН8 Ст аб КР142ЕЦ1А...Г КР142ЕН2А...Г К142ЕН0А, Б К142ЕН4А, Б К142ЕН5А...Б К142ЕН6А, Б К142ЕН8А...В К142ЕН9А В К14ЙЕП1А...Б		Н15043 HI201 Н16046 SD5000 глизатор цА723 цА723 1601 ЦА7808К р.А7818 pMJOO	ь	238.16-2 23846-2’ 208416-2 40246-18 2102.14-1 2102.14-1 4111688 411688 4Ш6.4-2 4111688 41'16.48 411648 402.16-7
даточных функций. В этой, главе также будут рассмотрены спе-
циализированные АИС для построения радиоприемных и телеви-
зионных устройств, аналоговые перемножители сигналов, компа-
раторы, ключи и схемы аналого-цифрового преобразования инфор-
мации.
Самая простая АИС имеет большое, число электрических па-
раметров, которые позволяют составить его полную параметриче-
скую модель, кроме того, для реализации необходимой функции
к каждой АИС часто приходится подключать внешние элементы,
фиксирующие требуемую передаточную функцию. Поэтому в главе
обращено внимание на системы параметров основных типов ана-
логовых схем и примеры построения узлов на этих схемах. Пере-
чень ИС, описываемых в данной главе, приведен в табл. 6.1.
6.2. Операционные усилители
Операционным усилителем (ОУ) принято называть интеграль-
ный усилитель постоянного тока с большим коэффициентом уси-
ления, с помощью которого можно строить узлы аппаратуры с па-
раметрами, зависящими только от свойств цепи отрицательной об-
ратной связи, в которую он включен. ОУ можно использовать для
построения самых разнообразных узлов аппаратуры (по различ-
ным источникам — более 200).
Для полного описания прибора необходимо знать более 30эле-
ктрических параметров, однако, чтобы упростить расчет и анализ
схем, можно использовать понятие «идеальный ОУ». Он должен
иметь следующие свойства: собственные значения коэффициента
усиления ОУ Ки и его входного сопротивления должны стре-
270
мяться к бесконечности, а выходного сопротивления Квых прибли-
жаться к нулю, причем высокочастотный спад частотной хараК*
теристики должен иметь скорость не более 20 дБ/дек. Идеальный
ОУ не накладывает на сигнал ошибок постоянной составляющей.
Различают две основные схемы включения ОУ, охваченного от-
рицательной обратной связью (ООС): инвертирующую и неинвер-
тнрующую. Фаза выходного сигнала инвертирующего усилителя
(рис. 6.1, а) сдвинута на 180° относительно'фазы входного сигна-
ла. Передаточная функция этой схемы в идеальном случае
Кии = ~U№JUBI « —Z0/Z2,	„	(6.1)
где Zo — сопротивление ООС; Z2 — сопротивление источника сиг»
нала.
Рис. 6.1. Основные схемы включения ОУ:
а — инвертирующая; б — неинвертирующая
Инвертирующее включение—основа большинства схем обра-
ботки сигналов. На базе этого включения строятся дифферен-
циальные усилители постоянного тока, мостовые усилители, ана-
логовые интеграторы, дифференцирующие схемы, усилители пере-
менного тока с обратной связью, преобразователи ток — напряже-
ние, стабилизаторы напряжения, а также нелинейные схемы огра-
ничителей, логарифмирующих усилителей, мультивибраторов и
других. Все усилители реализуются посредством одного или не-
скольких ОУ с линейной и нелинейной обратной связью.
Входные сигналы дифференциальных и мостовых усилителей
обычно поступают от датчиков, преобразующих измеряемые физи-
ческие параметры (термопары, тензодатчики и др.).
Аналоговыми интеграторами широко пользуются как в вычис-
лительной технике, так и при обработке и генерировании электри-
ческих сигналов. При использовании в цепи обратной связи нели-
нейных элементов, таких как диоды, на базе ОУ могут быть по-
строены устройства, аппроксимирующие передаточные характе-
ристики и ограничивающие амплитуду входного сигнала. Так, При
Включении диода в цепь обратной связи между выходом ОУ и
инвертирующим входом можно построить устройство^ выходное
напряжение которого пропорционально логарифму входного нап-
ряжения. Логарифмирующий усилитель, в свою очередь, служит
базовой схемой для построения устройств умножения, деления,
возведения в квадрат и др. Неинвертирующее включение ОУ
271
Хрис. 6.1,6) применяется в тех случаях, когда необходимо согла-
совать маломощный источник сигнала, обладающий большим
внутренним сопротивлением, с низкоомной нагрузкой. В этой схе-
ме фаза выходного сигнала повторяет фазу входного. Передаточ-
ная функция идеального ОУ в неинвертирующем включении
^Цви==(^вых/^вх= 1	(6.2)
Неннвертирующее включение — базовая схема масштабных уси-
лителей напряжения.
Пользуясь идеализированными характеристиками ОУ, можно
анализировать различные конкретные схемы включения ОУ. При
этом пользуются двумя правилами: 1) на входные выводы ОУ
ток от источника сигнала не ответвляется, так как	2) на-
пряжение между входами ОУ, замкнутого ООС практически равно
нулю, поскольку /Си->оо.
Применение вышеуказанных правил можно проиллюстрировать
на двух примерах. На рис. 6.2,а показана схема сумматора. Поль-
Рис. 6.2. Примеры включения ОУ:
а — схем» сумматора; б — схема логарифмического усилителя
зуясь правилами 1 и 2, рассчитаем передаточную характеристи-
ку этой схемы. Во-первых, поскольку ток от источника сигнала
на вход ОУ не ответвляется, то через цепь ООС протекает сумма
токов всех источников: Л+/2+/з=/о. Во-вторых, поскольку на-
пряжение между входами ОУ, замкнутого петлей ООС, равно ну-
лю, а вход заземлен, напряжение в точке А также равно нулю
и предыдущее уравнение для токов можно переписать:
+	+	(6.3)
Здесь учтено, что выходное напряжение ОУ можно измерить как
относительно «истинной» земли, так и относительно «земли по
сигналу» (точка Л). Но в последнем случае это означает, что вы-
ходное напряжение приложено к резистору обратной связи, через
который течет ток /о=£/ВЫх//?о. Если номиналы резисторе® Ri =
=/?2=/?з=/?о, то схема работает как инвертирующий сумматор:
^вых = - VW (Ui + иг + и,).	(6-4)
На рис. 6.2,6 приведена схема логарифмического усилителя.
В качестве элемента с логарифмической характеристикой преоб-
разования входного сигнала обычно используется \р-п переход.
Считаем, что напряжение на ~ р-п переходе равно 0р-п =
= К1п/р_п, где К—постоянная; /р.п —ток переход?. Согласно
272
правилу 1 ток на вход ОУ не ответвляется, следовательно, /вх=
=7р-п. По правилу 2 с помощью потенциала «искусственной зем-
ли» подсчитываем /вх —	следовательно, £/ВЫх = Up-n =
= №(t/BX//?), поэтому усилитель дает выходное напряжение, со-
ответствующее с некоторым масштабом логарифму входного.
6.2 1. ОСНОВНЫЕ ПАРАМЕТРЫ ОУ
Реальной ОУ, выполненный по полупроводниковой или гиб-
ридной технологии в виде ИС, имеет характеристики, отличаю-
щиеся от идеальных. В результате при построении узлов на базе
ОУ возникают погрешности, которые тем меньше, чем ближе па-
раметры реального ОУ к идеальному. Кроме того, схема ОУ об-
ладает рядом «паразитных» параметров (ошибки смещения нуля,
дрейфы, входные токи, токи потребления, шумы и др.).
Знание основных параметров ОУ позволяет разработчикам про-
ектировать схемы даже без макетирования, предотвращать рабо-
ту ИС в недопустимом режиме и уменьшать вероятность отказа.
Основной параметр ОУ — коэффициент усиления Ки. Боль-
шое значение коэффициента усиления возможно получить только
от многокаскадных усилителей, так как один интегральный кас-
кад усиления дает Ку <2000.
В общем случае коэффициент усиления ОУ равен произведе-
нию коэффициентов усиления всех его каскадов. В настоящее вре-
мя коэффициент усиления интегральных ОУ по постоянному току
превышает 3-106 (без схемы преобразования). Для этого не-
обходимы лишь два или три усилительных каскада. Однако коэф-
фициент усиления падает с увеличением частоты входного сигна-
ла. Как правило, логарифмическая амплитудно-частотная характе-
ристика (ЛАЧХ) ОУ — это сумма элементарных ЛАЧХ отдельных
каскадов, работающих при различных токах и нагрузках. Каж-
дый каскад усилителя имеет собственную постоянную времени,
т. е. собственный полюс ЛАЧХ, поскольку может быть представ-
лен в виде эквивалентного /?С-звена, Поэтому суммарная ЛАЧХ
ОУ в общем виде аппроксимируется диаграммой Боде с несколь-
кими изломами на частотах, где находятся полюса элементарных
ЛАЧХ. Каждый каскад на достаточно высоких частотах вносит
фазовый сдвиг, приближающийся к 90°, поэтому вторая часть
диаграммы Боде — фазово-частотная характеристика ОУ (ФЧХ) —
дает запаздывание по фазе на п*90°.
В связи с тем, что на выходе ОУ для работы петли ООС тре-
буется инверсия (переворот фазы на 180°), на некоторой высо-
кой частоте суммарный сдвиг фаз в усилителе с замкнутой пет-
лей ООС достигает 360°. И если на этой частоте произведение
иа коэффициент передачи цепи ООС еще превышает еди-
ницу, то схема самовозбудится. Для получения стабильных
ЛАЧХ усилительных каскадов для ОУ требуется коррекция их
собственных АЧХ и ФЧХ. Для этого вводятся внутренние нагру-
зочные емкобти малого номинала, изменяющие скорость спада
273
элементарных АЧХ так, чтобы замкнутая система «ОУ — нетля
ООС» имела скорость спада ЛАЧХ 20 дБ/дек. Такая ЛАЧХ со*
ответствует стабильному интегрирующему звену первого порядка.
Проектируемый каскад не будет самовозбуждаться.
Идеальным по стабильности был бы однокаскадный ОУ (пре-
дельное запаздывание по фазе 90°), но у него недостаточен коэф-
фициент усиления (не более 2000). Для стабилизации двухкас-
кадного ОУ требуется один корректирующий конденсатор. Диа-
грамму Боде трехкаскадных ОУ удается скорректировать, при-
меняя два-три внешних /?С-звена. ОУ с числом усилительных кас-
кадов более трех затруднительно стабилизировать без сущест-
венного ограничения их полосы усиления.
Разработчиков аппаратуры интересуют два параметра скор-
ректированной ЛАЧХ: координаты точки ее полюса (излома), а
также частота fh где значение Км падает до единицы (частота
единичного усиления). Параметр f\—это максимально реализуе-
мая для данного ОУ полоса усиления.
Импульсные характеристики ОУ оцениваются по скорости на-
растания выходного напряжения о^вых и времени его установле-
ния /уст. Под скоростью нарастания (по-другому это скорость от-
клика ОУ) принято понимать отношение изменения ивых от 10
до 90% своего номинального значения ко времени, за которое
произошло это изменение, если на вход ОУ был подан идеаль-
ный скачок напряжения. Параметр Оивых— универсальный, при-
меняется для всех ОУ.
Время установления tyci определяется как интервал, в те-
чение которого t/вых входит в зону наперед заданной ошибки (на-
пример, 0,1%) относительно окончательного напряжения шкалы-
(например, 10 В). Такой параметр используется для ОУ, приме-
няемого на выходе ЦАП.
Важный усилительный параметр ОУ — входное сопротивление
/?вх. Различают две составляющие входного сопротивления: вход-
ное сопротивление по сигналу, т. е. наблюдаемое между входа-
ми ОУ (так называемое дифференциальное входное сопротивле-
ние Явхдиф), и входное сопротивление синфазному сигналу (со-
противление утечки между каждым входом и «землей»). Для би-
полярных ОУ входное сопротивление зависит от уровня входного
тока и темпер а туры:
^хдиф=А^вх/Д/вх; 2фт/7Б 2фт/увх, (6.5); (6.6)
где А(7Вх — изменение напряжения между входами ОУ; Д7ВХ —
изменение входного тока; <р,— температурный потенциал (при
•300 К Фт=26 мВ); 1Б—ток базы входного транзистора; /вх —
входной ток смещения ОУ (по таблице параметров).
Входное сопротивление синфазному сигналу определяется как
изменение входного тока под действием входного синфазного на-
пряжения:
/?вх сф = ^сф вх/Д/ВХ’	(6.7)
274
где Д^сфвх—приращение входного - синфазного напряжения
вход — «земля». Входное дифференциальное сопротивление для
биполярных ОУ находится в пределах Ю кОм ... 10 МОм, а син-
фазное — превышает 100 МОм.
Благодаря дифференциальному входу ОУ усиливает разностное
входное напряжение. Однако на выходе ОУ не должен проявлять-
ся отклик, если оба входа получают в это время синфазный сиг-'
нал, чтобы тем самым не вносить погрешности в выходной сиг-
нал. Данное свойство усилителя (фактически его качество) отоб-
ражает коэффициент ослабления синфазного сигнала Лоссф. Он
позволяет сравнить различные типы ОУ, а также оценить степень
подавления синфазного входного напряжения. Этот коэффициент
обычно выражается как логарифм отношения паразитного коэф-
фициента передачи синфазного потенциала к полезному диффе-
ренциальному коэффициенту усиления.	—
Разность падений напряжений база — эмиттер входных интег-
ральных транзисторов и, в меньшей степени, разброс-номиналов
их нагрузок приводят к появлению постоянного напряжения на
выходе в отсутствие сигнала на входе. Чтобы на выходе ОУ уста-
новить нулевой уровень, необходимо между входами ОУ прило- '
жить некоторое напряжение балансировки (сдвига, смещения)
С7см.
Появлению постоянного напряжения сдвига нуля на выходе в
отсутствие сигнала на входе способствуют и входные токи ОУ/вх,
которые обусловлены базовыми токами открывающего смещения
входных биполярных транзисторов или токами утечки затворов
для ОУ с полевыми транзисторами на входе. Эти токи, проходя
через сопротивление источника сигнала, создают падение напря-
"жения, которое и вызывает ошибку сдвига нуля в источнике.
Компенсация этой ошибки затруднена тем, что реально токи
входов ОУ отличаются друг от друга на 10... 20%. Зная разность
входных токов ДД7вх, можно подобрать номинал балансировочного
резистора. Напряжение VCK и токи 1п, Ы*х зависят от темпера-
туры. Основное влияние на погрешность функции, реализуемой
ОУ, оказывают температурные дрейфы напряжения [/См и разно-
сти входных'токов &1вх- Температурные дрейфы соответствуют из-
менению напряжения или тока, вызванному изменением темпера-
туры окружающей среды на ГС._
Для всех ОУ оговаривается значение предельного выходного
тока /Вых шах, определяющего минимальное сопротивление нагруз-
ки при номинальном выходном напряжении. Превышение данного
тока может вызвать выход ОУ из строя. Однако большая часть
ОУ новой разработки имеет каскад защиты от короткого замы-
кания. Предельный выходной ток прн этом /вых ^25 мА.
Выходное сопротивление интегральных ОУ составляет 20 ...
...2000 Ом (в зависимости от схемотехнического решения и на-
значения ОУ). Оно уменьшает амплитуду выходного сигнала,осо-
бенно при работе усилителя на малое сопротивление нагрузки при
слабой ООС. Заметим, что часто из-за наличия схемы защиты
275
от КЗ выходное сопротивление для большинства ОУ не оговари-
вается.
Разработчики ОУ стремятся приблизить параметры ОУ к иде-
альным: увеличить коэффициент усиления, входное сопротивление,
полосу усиления и быстродействие. При этом, применяя новые
схемотехнические решения и особые технологические приемы, ста-
раются снизить значения напряжения смещения, входных токов
и их дрейфов, а также мощность, потребляемую прибором.
Как результат эволюции схемотехнических и технологических
решений был создан целый ряд ОУ, которые можно классифи-
цировать по группам. Основная масса продукции — это ОУ об-
щего применения. Они позволяют строить узлы аппаратуры, име-
ющие суммарную погрешность на уровне 1%. Прецизионные (ин-
струментальные) ОУ имеют очень' большой коэффициент усиле-
ния, а также гарантированные малые уровни дрейфов и шумов,
что обеспечивает реализацию узлов, работающих с погрешностью
не более десятых долей процента. Кроме того, велика потребность
в ОУ, предназначенных для построения импульсных усилителей
со скоростью нарастания выходного напряжения более 50 В/мкс,
а также в микромощных ОУ, которые потребляют от источников
питания ток менее 0,1 мА и разработаны для применения в эко-
номичной аппаратуре (часто с батарейным питанием).
6.2.2. ОПЕРАЦИОННЫЕ УСИЛИТЕЛИ ОБЩЕГО ПРИМЕНЕНИЯ
Первые ОУ К140УД1, К140УД5, К153УД1 имели трехкаскад-
ную структурную схему из-за того, что первоначально технология
не позволяла получить высокоомные сопротивления нагрузок, а
также хорошие р-п-р транзисторы. Для усилителей с трехкаскад-
ной структурой требуется много вопомогательных компонентов ча-
стотной коррекции, балансировки, защиты от перегрузки по входу
и выходу, а также от триггерного режима. В настоящее время
разрабатываются ОУ исключительно с двухкаскадной структурой,
так как за один технологический цикл можно получать п-р-п и
р-п-р транзисторы, которые используются как в режиме усиле-
*ния, так и в режиме активной нагрузки. Двухкаскадные ОУ ра-
ботают с меньшими токами питания, имеют повышенный коэффи-
циент усиления.
Вследствие применения входных биполярных транзисторов с
большим коэффициентом усиления у таких ОУ уменьшаются вход-
ные токи. Кроме того, активные нагрузки усилительных каскадов,
используемые вместо высокоомных резисторов, не требуют боль-
ших падений напряжений для получения нужных режимов, что
позволяет обеспечить устойчивую работу ОУ как при малых
(±3 В), так и при больших (±15 В) напряжениях питания, со-
храняя при этом высокий коэффициент усиления и амплитуду вы-
ходного сигнала, пропррциональную питающим напряжениям.
Уменьшение числа усилительных каскадов до двух уменьшает так-
же число изломов АЧХ до двух й в конечном счете сводит число
276
элементов частотной коррекции к одному конденсатору. В табл. 6.2
приведены характеристики ОУ общего применения.
На рис. 6.3,а приведена так называемая схема-модель двух-
каскадного ОУ, содержащая входной дифференциальный усили-
тель (транзисторы VT1 ... VT4) и второй каскад усиления с об-
щим эмиттером (транзисторы VT5, VT6). На выходе схемы вклю-
чен двухтактный усилитель мощности — эмиттерный повторитель»
работающий в режиме класса АВ. Второй каскад работает как
интегратор на высоких частотах, поскольку от коллектора VT6
на инвертирующий вход —базу VT5 — включен конденсатор кор-
рекции СК«ЗО пФ. Данное интегрирующее звено дает единствен-
ный полюс для ЛАЧХ схемы-модели.
Рис. 6.3. Базовая схема двухкаскадаого ОУ:
а — упрощенная принципиальная схема; б — эпюры токов дифференциального каскада
Работу входного дифференциального каскада можно проил-
люстрировать диаграммой распределения токов (рис. 6.3,6). В от-
сутствие входного напряжения токи эмиттеров транзисторов VT1
и VT2 равны величине Л, поэтому одинаковы и токи эмиттеров
транзисторов VT3 и VT4. При этом полагаем, что базовые токи
транзисторов пренебрежимо малы. Транзисторы VT3—VT4 вклю-
чены по схеме «Зеркало токов», поэтому при идентичности техно-
логических параметров транзисторов ток VT4 (отклик) всегда
будет равен току VT3 (днод смещения). Потенциал точки В, вы-
хода дифференциального усилителя, равен примерно 211^3. Ког-
да появляется напряжение между входами ОУ, токи эмиттеров
VT1 и VT2 изменяются на ±gmit/BX/2, где gmi—I /2<рт— крутизна
усиления транзистора, причем
фт — kT/q та 26 мВ при 25° С.	(6.8)
Допустим, что ток транзистора VT1 получил приращение Д7—
«—Яш^вх/З. Тогда ток VT2 должен уменьшиться на величи-
ну —gmit/Bx/2, Поскольку оба транзистора питаются от ГСТ —
генератора стабильного тока.
277
Таблица 6.2
Параметры общего применения
Параметр'	5 §	ч ю К(	§	5 >9	со К( >9	О К* >9	8 d 5»	5 >9	сч К( >9 ю	3 Й	сч Й '	5	5 . §	i
/	Е *	1 S	о S	О	S £	£	5	S	! §	in ю 5*	ю ю	2	2	
Коэффициент усиления Ко,	2	1	70	50	50	35	50	50	5	25	20	2	50	20
В/м>В 1 Напряжение смещения ну-	7	5	5‘	4	20	5	5	15	5	5	7,5	—	2	15
ля U ом, мВ Дрейф напряжения смете-	20	—	20	6	50	35	2,0	20	1	0	1,5	—	—	—
ния AUonl&T, мкВ/°С Входные токи /Вх, нА	8-10*	104	30	200	0,2	100	200	0,15	—	200	1500	150	2	2 1,2
Разность входных токов	1,5-Ю«	5-10»	10	50	0,15	—-	50	0,05	—	50	500		0,2	
Д/.х, нА Дрейф разности входных	30	(	0,1	0,4	—	1,5	0,5	,—		—	—	—	—	0,02
токов АД/.х/ДТ, нА/С				0,8			0,55		0,8			2,5	0,3	
Частота единичного усиле-	5	14	1		1	—		1		——	1			
ния fi, МГц Скорость нарастания выход-	0,5	6	2,5	ДО 10	5	5	0,3	2	0,03	—	0,5	0,5	—	4
ного напряжения »р вых, В/мкс Коэффициент ослабления	60	60	80	70	64	80	70	70	70	80	70		85	—
синфазного сигнала Кос ее, дБ Максимальный выходной	3	3	25	20	20	22	20	20	2к***	2к**»	2к***	10	20	1,8к***
ТОК /вых max* ЛлА Максимальное	выходное	6	6,5	И	11,5	Ю	МО	11,5	10	11,5	10	10		13	18
напряжение (Увыхтах, В Максимальное входное на-	1,5	3	15	12	10	7	—	10	Ю	5	10	—	10	10
пряжение t/вх max, В							1							
Окончание табл. 6.2
х
Параметр	КР140УД1	К140УД6	<0 К[ 2	К14ОУД7 т- 		К140УД8	К1«УД9	К140УД20*	1 S ы	КМ551УД2’	К553УД1	К553УД2	й 2? о 2	К140УД14	I 2
4 • Максимальное входное син- фазное напряжение L/ix сф ш&х, В	3	6	11	11	12	6	12	10	8	8	10 	—	13,5	10 .
Напряжение источника' пи- тания и, п, В	±12,6	±12,6	±15,0	±15,0	±15,0	±12,6	±15,0	±15,0	±15,0	±15,0	±15,0	±15,0	±15,0	zfc 15,0
Ток потребления /В01, мА	8	12	2,8	2,8	5	—	2,8	3,5	10	6	8,5	—	0,6	6
Наличие внутренней кор- рекции	Нет	Нет	Есть	Есть	Есть	Есть	Есть	Есть	Нет	Нет	Нет	Есть	Нет	Есть
Наличие защиты выхода в режиме короткого замыка- ния	>	»	>	>	>	» 1	1 ч	>	•	Есть к	Есть	Есть	Нет	Есть	>
* Двухканальный ОУ, параметры одного канала.
•• Четырехканальный ОУ, параметры одного канала.
’* Приведено минимальное значенне сопротивления нагрузки.
Нагрузка «Зеркало токов» удваивает изменение тока в
выходном проводе первого каскада. Действительно, в точку вте-
кяет ток сигнала /вых il== —2А/, поскольку второе приращение Д7
есть отклик коллекторной цепи транзистора VT4 на изменение его
базового напряжения смещения, вызванного в транзисторе VT3
приращением тока на величину Д7.
По диаграмме рис. 6.3,6 можно определить значения прира-
щений токов. Видно, что максимальный диапазон управляющих
напряжений t/BX для биполярного входного каскада не превышает
2<рт«52 мВ (при 300 К).
Полный коэффициент усиления ОУ на низкой частоте являет-
ся произведением усиления каскадов:
К, ==	~ gmiPaPePfRa	ic. q\
l/вх ~Ц-«ви/Я»ых1’	’	’ /
где /?н — сопротивление нагрузки; 0 — коэффициент усиления по
току; /?вых1—выходное сопротивление первого каскада; ЯВх2—
входное сопротивление второго каскада.
Коэффициент усиления ОУ иа высокой частоте зависит в ос-
новном от частотных свойств второго каскада — интегратора:
•Ку (со) = ^вых (а>)/^вх (<») ~(а>)	^к»	(6.10)
где Ск — емкость корректирующего конденсатора; © = 2nfBX; fex —
частота входного сигнала.
Полная принципиальная схема двухкаскадного ОУ отличается
от схемы-модели большим числом вспомогательных элементов,
обеспечивающих надежную работу ИС при изменяющихся внеш-
них условиях: температуре, напряжении питания.
Операционный усилитель К140УД7 (рис. 6.4,а), в отличие от
схемы модели на рис. 6.3,а, имеет более сложный входной диффе-
ренциальный усилитель. Включение транзисторов VT1, VT2 иУТб,
VT8 по схеме ОК—ОБ позволило повысить входное сопротивление
усилителя до значения
= 4/п <р, Pvti/(Pvt2 + 1) /0400 кОм, (6.11)
где 1о — ток смещения в базы транзисторов VT2 и VT6.
Для балансировки каскада в эмиттеры транзисторов VT3 и
VT7 включены резисторы R1 и R2. Чтобы сбалансировать кас-
кад, удобно включать потенциометр между выводами 1 и 5, при-
соединив движок к шине отрицательного питания ОУ (вывод 4).
Такой способ балансировки не затрагивает входной цепи ОУ. Для
поддержания режима усилителя по постоянному току в усилителе
применена схема стабилизации на транзисторах VT9 ... VT12. За-
дающая часть схем& — цепь VT12, R5 и VT11. Ток этой цепи за-
висит от питающих напряжений. При номинальных напряжениях
питания +15 и —15 В этот ток
7с = (^ип-217Эв)/К8 = (30 —1,2)/39-108 «0,7 мА.	(6.12)
Нетрудно видеть, что от напряжения Uэв п зависит коллектор-
ный ток транзистора VT10, а следовательно, и все токи питания
280
Рис. 6.4. Операционный усилитель типа К140УД7:
• — принципиальная электрическая схема; б — зависимость коэффициента усиления от ча
стоты; в — фадово'чаетотнад характеристика; г — схема включения в режиме неинвертирую
щего повторителя; д — схема подключения корректирующей емкости для увеличения скоро
ств нарастания выходных напряжений
281
первого усилительного каскада. Аналогично от напряжения £/ЭВ11
зависят все токи литания выходного каскада. Таким приемам уда-
ется обеспечить работоспособность ОУ в пределах питающих на-
пряжений от ±3 до ±15 В. Токи базового смещения транзисторов
VT2 и VT6 выбраны так, чтобы сумма их коллекторных токов
всегда составляла 20 мкА.
Выходное изменение тока первого каскада усиливается вторым
каскадом (транзисторы VT14hVT16), режим по постоянному то-
ку которого определяется транзистором VT15. Транзистор VT15
имеет эмиттерный ток, равный току через его диод смещения
(транзистор VT12, 7с==0,7 мА). Но у VT15 расщепленные коллек-
торы, между которыми ток делится поровну. С выхода второго
.каскада напряжение поступает на базу двухэмиттерного транзи-
стора VT18, регулирующего работу выходного эмиттерного по-
вторителя. Изменение напряжения на базе транзистора VT18 ли-
бо шунтирует через схему сдвига (VT17, VT19) выходной тран-
зистор VT23, отбирая у него базовый ток, открывая в то же вре-
мя транзистор VT24, и наоборот. Выходной эмиттерный повто-
ритель (ЭП), транзисторы VT23 и VT24 работают в классе АЙ.
Транзисторы VT21 и VT22 образуют схему защиты от короткого
замыкания. Они открываются падением напряжения на резисторах
R10 и R11, если импульс выходного тока превысил 25 мА. Если
эти транзисторы открываются (поочередно при смене полуволн
тока КЗ), то выходные ЭП (VT23 для положительной полуволны
и VT24 для отрицательной) становятся генераторами предельного
выходного тока. Например, /+кз — ^вэ Д?ю=0,65 В/30 Ом«
«22 мА.
Транзистор VT13 и цепь второго эмиттера транзистора VT18
предназначены для защиты выходного каскада от насыщения.
Схема имеет внутренний конденсатор коррекции С1 с номиналом
30 пФ, поэтому ЛАЧХ ОУ (.рис. 6.4,6} полностью скорректирова-
на. Наклон ЛАЧХ (—20 дБ/дек.) и постоянный фазовый сдвиг на
высоких частотах, равный 90° (рис. 6.4,в), допускают использо-
вание ОУ в режиме повторителя без дополнительных элементов
частотной коррекции (рис. 6.4,г). Для увеличения скорости нара-
стания выходного напряжения до 10 В/мкс может быть исполь-
зована так называемая опережающая коррекция. Для этого к вы-
воду 8 подключается конденсатор С1с емкостью 150 пФ
(рис. 6.4,6). Схема балансировки ОУ состоит из одного внешнего
переменного резистора, подключаемого к выводам 1 и 5.
Операционный усилитель К553УД2 (рис. 6.5,а) не имеет внут-
ренней частотной коррекции. С целью увеличения частоты единич-
ного усиления в схеме входного каскада применены двухколлек-
торные транзисторы, что позволяет уменьшить крутизну входного
каскада gmi—Iil<fv за счет ответвления части тока эмиттеров
VT6 и VT10 через второй коллектор в цепь смещения. Так как оба
коллектора равны по площади, то крутизна	и частота
единичного усиления схемы повышается по сравнению с усилите-
лем К140УД7. Зависимость коэффициента усиления от частоты
28£
для ОУ К553УД2 (рис. 6.5,6) корректируется одним конденсато-
ром (рис. 6.6,а—д).
Улучшение технологии изготовления ИС дало возможность в
едином технологическом цикле (на одном кристалле) получать
биполярные и высококачественные полевые транзисторы. Пара со-
гласованных по параметрам полевых транзисторов часто исполь-
Рис 6 5. Операционный усилитель
типа К53ЭУД2:
а — принципиальная электрическая схе-
ма, б — зависимость коэффициента уси-
ления от частоты при различное глуби-
не обратной связи
зуется для уменьшения входных токов ОУ до уровня утечек за-
творов (т. е. до 10-9 А). Это, в свою очередь, позволило создать-
даолупроводниковые ОУ, обладающие входным сопротивлением
|10п ... 1013 Ом, а следовательно, и током начального смещения,.
^Приближающимся к 0,1 нА, как, например, ОУ К544УД1 (рис.
fe.7,a). Этот биполярио-полевой ОУ построен по двухкаскадной
283
схеме. Полевые транзисторы позволяют подавать большие диф-
ференциальные входные напряжения на уровне единиц вольт. Для
сравнения из рис. 6.3,6 ясно, что биполярный входной каскад пе-
регружается сигналом ±26 мВ. Большой допустимый входной
Рис. 6.6. Схемы частотной коррекции ОУ типа К5153УД2 (а—в) и их частотные
зависимости (г, д):
а — стандартная; б —с максимальной амплитудой сигнала; а —с опережением по ВЧ‘со-
ставляющим; г —для режима малого сигнала; д — для режима большого сигнала
сигнал критичен прежде всего для высокочастотных схем с ООС;
если Ки на высокой частоте и уменьшился (например, Кр=5), то
при 17Вых=10 В и при допустимом значении f/BX = 5 В усилитель
входным сигналом 10 В/б=2 не перегрузится и петля ООС ре-
жима слежения не теряет. В схеме усилителя применяется внут-
ренняя частотная коррекция. Выходной каскад и схема его сме-
шения построены аналогично ОУ К140УД7. Балансировка напря-
жения смещения производится подключением переменного рези-
стора к выводам 1—8. Биполярно-полевые ОУ проигрывают, как
правило, чисто биполярным по уровням смещения нуля и их
дрейфам. Все ОУ К544УД1 по свойствам разбраковываются на
группу А (параметры приведены в табл. 6.2) и группу Б с К=
= 2О-'1О3, 17См = 50 мВ, /вх=1 нА, JAn=10 мкВ в полосе-частот
0,1 ... 10 Гц. Зависимости Ku(f) и /вх(Г) приведены на рис. 6.7,6
и 6.7,в соответственно. На рис. 6.8,а приведена типовая схема
включения более сложного ОУ К140УД8, входной каскад кото-
рого построен на 5 n-канальных ПТ с затворами, образованными
запертыми р-п переходами. Генератор стабильного тока второго
каскада также выполнен на аналогичном ПТ. Оконечный каскад
ОУ имеет схему, сходную с ОУ К544УД1. Коррекция частотной
характеристики осуществлена внутренним конденсатором емко-
стью 33 пФ. ЛАЧХ и ФЧХ для ОУ К140УД8 приведены на рис.
6.8,6, в соответственно.
«84
На рис. 6.9,а показана упрощенная принципиальная электри*
ческая схема биполярно-полевого ОУ с р-канальными ПТ, имею-
щими структуру МОП. ОУ К1409УД1 имеет входной полевой диф-
ференциальный усилитель, схема питания которого стабильными
токами также построена на МОП транзисторах.
Рис. 6.7. Операционный усилитель К544УД1:
— принципиальная электрическая схема; б — зависимость коэффициента усиления от ча*
стоты; в — зависимость входных токов от температуры
Специальная схема на диодах VD1 ... VD3 и особая взаимо-
роникающая структура входных транзисторов VT1 и VT3 поз-
волили уменьшить напряжение смещения нуля до 15 мВ при ос-
альных параметрах, соответствующих параметрам ОУ типа
П40УД8. Прибор может работать в широком диапазоне питаю-
286
щего напряжения ±5 ... ±15 В. Прибор, предназначенный для
работы от источника питания +5 В (группа Б), имеет Ки=^‘,
^вх<2 нА; vyM= 1 В/мкс н Лк>»=2,5 мА. Зависимости входных
токов и разности входных токов от температуры приведены на
рис. 6.9,6.

Рие. 68 Операционный усилитель
К140УД8:
а — схема балансировки; б — зависи-
мость коэффициента усиления от часто-
ты, в — фазово-частотная характери-
стика ОУ
Благоприятные входные характеристики позволяют широко ис-
пользовать ОУ в схемах интеграторов, работающих с большими
постоянными времени при малых величинах емкостей. Однако
входные токи полевых транзисторов, которые являются токами
утечки, сильно зависят от температуры. При изменении темпера-
туры на 100° входной ток увеличивается йа два порядка и дости'
гает десятков наноампер (см. рис. 6.7,в). Кроме того, ОУ с по-
левыми транзисторами имеет большие напряжения смещения (до
30 ... 50 мВ) и большой температурный дрейф (40 мкВ/0С). Пе-
речисленные причины заставили разработчиков ОУ искать другие
пути для улучшения характеристик усилителей.
Для получения малого значения входного тока можно исполь-
зовать биполярные транзисторы, у которых коэффициент усиления
по току превышает 5000, т. е. так называемые супер-бета-транзи-
сторы. Транзисторы со сверхвысоким коэффициентом усиления по
току поучаются в том же кристалле, где расположены обычные
п-р-п транзисторы, путем дополнительной эмиттерной диффузии.
286
Однако цри этом уменьшается напряжение пробоя этих транзи-
сторов. Сочетание низковольтных супер-бета-транзисторов с обыч-
ными п-р-п транзисторами позволило наиболее эффективно полу-
чить ОУ с лучшими дрейфовыми входными характеристиками (би-
полярные супер-бета-транзисторы имеют в широком диапазоне
температур результирующие дрейфовые параметры лучше, чем
полевые транзисторы).	_
а)
Рис 69 Операционный усилитель К1409УД1
а — упрощенная принципиальная электрическая схема, б — зависимости входных токов п
разности входных токов от температуры (/—для группы Б, 2 —для группы А)
К примеру, к схеме К140УД7 для уменьшения входных токов
можно добавить дифференциальный ЭП с супер-бета-транзистора-
ми. Таким приемом можно получить типовое значение входных
токов менее 15 нА- и хорошую стабильность этих токов (макси-
мальное' значение 30 нА). По такой схеме построен ОУ К140УД6,
цоколевка которого полностью совпадает с цоколевкой ОУ
К140УД7.
В отличие от ОУ К140УД6, в схеме ОУ К140УД14 (рис. 6.10,а)
супер-бета-транзисторы применены во всех каскадах. Транзисто-
ры VT3, VT5, VT7 и VT9 входного каскада включены по каскод-
нойсхеме. Базы транзисторов VT5 и VT7 соединены через после-
довательно включенные транзисторы VT1 и VT2 с базами тран-
зисторов VT3 и VT9. Благодаря такому соединению входные су-
пер-бета-транзисторы VT3 и VT9 работают при близком к нулю
напряжении коллектор — база. Для увеличения широкополосности
в эмиттеры транзисторов VT3 и VT9 включены резисторы R2 и R5.
Транзисторы VJ5 и VT7 имеют большое пробивное напряже-
ние и защищают.входные низковольтные супер-бета-транзисторы
от пробоя. Кроме того, эмиттерные переходы транзисторов VT1
и VT2, включенные между базами входных транзисторов навстре-
чу друг другу, защищают входной каскад от пробоя большими
входными дифференциальными напряжениями. Генератор ста-
287
S)
Рис. 6.10. Операционный усилитель К1140УД14:
а — принципиальная электрическая схема; б — зависимость входных токов от температуры;
в — зависимость коэффициента усиления от частоты; г — фазово-частотная характеристика
288
Сильного тока (ГСТ)на транзисторе VT6 обеспечивает стабили-
зированный ток питания входного каскада, а тем самым и фик-
сирует уровень входных токов. Напряжение смещения на базу
ГСТ входного каскада поступает от стабилизатора напряжения
(VT13 и VT15...VT17, а также R8... R12). Эта схема обеспечи-
вает постоянное смещение во всем диапазоне питающих напряже-
ний. Токи транзисторов VT5 и VT7 регулируются стабилизатором
разности входных токов, где используются транзисторы VT11 (в
диодном включении) и VT10.
Схема второго каскада (транзисторы VT18 и VT21) обеспечи-
вает переход от дифференциального выхода второго каскада к
одиночному входу, большой коэффициент усиления за счет актив-
ной нагрузки (VT19 в диодном включении и VT20), а также сдвиг
постоянного уровня. Ток каскада стабилизирован постоянным
уровнем коллекторного напряжения первого каскада. Транзистор
VT22 служит для подачи смещения на выходной каскад. Выход-
ной каскад усилителя построен на п-р-п транзисторе VT28 и р-п-р
транзисторе VT29. Каскад имеет защиту от короткого замыкания
выхода на землю или на источник питания. Применение в уси-
лителе типа К140УД14 супер-бета-транзисторов позволило полу-
чить уровень входного тока менее 1,5 нА во всем температур-
ном давлении (на рис. 6.10,6). Коррекция ЛАЧХ ОУ осущест-
вляется внешними цепями коррекции (рис. 6.10,в).
Широкое применение при построении аналоговых и цифровых
узлов находит ИС, содержащие в одном корпусе несколько ОУ.
Таким способом удается значительно уменьшить габаритные раз-
меры электронных узлов при сохранении их надежности. ИС
К140УД20 представляет собой двухканальный ОУ. Каждый уси-
литель по своим электрическим характеристикам и электрической
схеме идентичен ОУ типа К140УД7. На рис. 6.11,а приведена схе-
а)
Рис. 6.11. Операционный усилитель К-140УД20:
а — схема балансировки; б—АЧХ каждого усилителя
10—50	28»
ма балансировки каждого из усилителей. В скобках указаны но-
мера выводов для второго канала. Вывод отрицательного пита-
ния — общий для обоих ОУ. ЛАЧХ каждого ОУ показана на
рис. 6.11,6.
Микросхема К157УД2 представляет собой двухканальный
ОУ с общим на оба канала стабилизатором, устанавливающим
режим усилителей (рис. 6.12).
Рис. 6.12. Операционный уси-
литель К157УД2:
а — схема включения; б — зависи-
мость выходного напряжения от ча-
стоты (1) Сн-О; 2) Сн-4,7 пФ;
3) Сн-15 пФ; 4) СИ-ЗО пФ)
Каждый ОУ построен на двухкаскадной схеме и имеет
= 50 000. Выходной каскад рассчитан на ток нагрузки до 45 мА.
На частоте 20 кГц значение Ки падает до 300... 800.
Микросхема КМ551УД2А.Б содержит два ОУ, соответствую-
щих широкоизвестной схеме К140УД7. На рис. 6.13 приведена
схема размещения усилителей в прямоугольном керамическом
корпусе.
Четырехканальная ИС К1401УД1 содержит четверку ОУ, ра-
ботающих от общих шин питания при напряжениях от ±4 до
±15 В. Каждый ОУ имеет Ки=2-103, полосу пропускания до
2,5 МГц при токе потребления 8,5 мА. Максимально допустимая
мощность рассеивания корпусом ИС не должна быть более 400 мВт.
Максимальный выходной ток каждого усилителя зависит от схемы
подключения нагрузки. При включении нагрузки между выходом н
290
положительным источником питающего напряжения /ВЫхтах не
должен превышать 1 мА, а при подключении к отрицатель-
ному источнику /выхтах^ Ю мА. При работе ОУ от источника
питающего напряжения +5 В коэффициент усиления Ки^700, а
£7выхтах = 2,8 В.
Схема размещения четверки ОУ в корпусе приведена на
рис. 6.14.
Рис. 6.13. Операционный усилитель
КМ551УД2. -
Выводы: 1, /3 —выход 1 и 2; 3. 4 и 11,
10 — коррекция; 7 —	п2; 14 — ия П1
Рис. 6.14. Счетверенный ОУ
К1401УД1
6.2.3.	ПРЕЦИЗИОННЫЕ ОУ
В измерительных устройствах необходимо усиливать без ис-
кажения слабые электрические сигналы датчиков, сопровождае-
мые значительным уровнем синфазных, температурных и других
помех. Усилитель, используемый для этих целей, должен обла-
дать не только очень большими значениями коэффициентов уси-
ления (более 5- 10s) и подавления синфазного сигнала, но и ма-
лым напряжением смещения нуля (не более 0,5 мВ) и дрейфом,
малыми уровнями шумов, большим входным сопротивлением. Для
построения усилителя, называемого инструментальным, который
способен с большой точностью фиксировать эти параметры, обыч-
но используется два-три ОУ общего применения с несколькими
высокоточными хорошо подобранными по температурным коэф-
Рис. 6.15. Предусилитель типа К140УД13.
Выводы' / — общий; 4 —ижп2; 5 — демодулятор; 7 — Пж п; 8 — емкость генератора
10*	29)
	Су,мкФ
1 10 100 zoo	2,2 /7,22 0, /722 0,011
Рис. 6.16. Операционный усилитель К153УД5:
о — принципиальная электрическая схема; б — схема входного каскада; в —основная схема
частотной коррекции; г — АЧХ разомкнутого усилителя; д — зависимость коэффициента усн«
ления от частоты, элементов обратной связи и частотной коррекции в режиме масштабного
усилителя:
Кривая	Ri, Ом	В3, Ом
1	10*	•—•
2	470	——
3	47	—-
4	27	270
б	10	390
Сь пФ
50
10»
10*
5-10»
5-10’
Сг, пФ
1,6-10»
2-10*
292
фициентам резисторами для цепей ООС, поскольку погрешность
схемы в значительной степени будет зависеть от их температур-
ного коэффициента. Схему инструментального усилителя можно
упростить, если использовать специальный прецизионный пред-
усилитель К140УД13, построенный на КМОП структурах. Он име-
ет Ktz=10 при Коссф = —90 дБ и £/см = 0,05 мВ. Условное графи-
ческое обозначение предусилителя показано на рис. 6.15.
В настоящее время разработано несколько монолитных ОУ
(табл. 6.3), пригодных для применения в измерительных целях.
ОУ К153УД5 (рис. 6.16,а) имеет малое напряжение смещения
нуля (0,5 мВ), малые уровни дрейфа и шумов, высокий коэффи-
циент усиления (более 106). Но основным свойством этого ОУ
является то, что он позволяет поддерживать с высокой точностью
большое значение коэффициента усиления ОУ замкнутого ООС
(например, можно получить Ки= 1000±0,3%). Специфика этого
параметра определяет принципиальную схему ОУ и технологию
его изготовления.
Входной каскад ОУ построен по обычной дифференциальной
схеме. Однако для уменьшения дрейфа входные транзисторы
Таблица 6.3
Параметры прецизионных ОУ
Параметр	К140УД13* (предусили- тель)	К140УД17	К553УД5	КМ551УД1
Коэффициент усиления Ки,	10	200	10’	500*
Ь/мЬ Напряжение смещения ну- ля Ucth мВ	0,05	0,07	1	1,5
Входные токи Л>х, нА	0,5	4	доо	120
Разность входных токов ДЛ>х, нА Дрейф разности входных	0,2	3,8	20	20
			1	1
токов ЛЛ/вт/ДГ, нА/°С				
Коэффициент ослабления синфазного сигнала Кос сф,	90		100	100
дБ Максимальный выходной ТОК /вых шах, мА Максимальное выходное на-	1—	10	2к**	2к**
	1		110	10
пряжение t/вых max, В Максимальное входное на-		15		
пряжение t/Bx шах, 'В				
Максимальное входное син- фазное напряжение t/вх сф max, В Ток потребления Лют, мА	1	15	13,5	13,5
	10	4	3,5	б
Коэффициент влияния ис- точников питания Квл и п,	—	—	20	10
мкВ/В				
* Предусилитель,
•* Минимальное значение сопротивления нагрузки.
293
VT1 и VT3 представляют собой параллельное соединение двух
транзисторов (рис. 6.16,6). Первый каскад питается током ГСТ
(Транзистор VT2) и нагружен на идентичные резисторы R1+R2H
R4+R5. Уменьшение теплового воздействия со стороны элемен-
тов мощных выходных транзисторов достигается специальным
размещением входного каскада. Транзисторы VT1 и VT3 зани-
мают большую площадь на кристалле (приблизительно его третью
часть) и размещены крест накрест.
Разработчики схемы ОУ отказались от применения активной
нагрузки входного каскада, чтобы уменьшить напряжение сме-
щения нуля и температурные зависимости входных характери-
стик. Увеличение входного сопротивления второго каскада и со-
ответственно уменьшение его влияния на входные характеристи-
ки достигаются включением каскада по сложной дифференциаль-
ной схеме с ОК—ОЭ на хорошо согласованных по параметрам
транзисторах VT7, VT9 и VT13, VT15, ГСТ второго каска