Автор: Пухальский Г.И. Новосельцева Т.Я.
Теги: электротехника радиоэлектроника радиотехника справочник полупроводники интегральные схемы издательство радио и связь
ISBN: 5-256-00701-7
Год: 1990
Текст
СПРАВОЧНИК
• РАДИО И СВЯЗЬ •
СПРАВОЧНИК
ГИ.ПУХАЛЬСКИЙ
ТЯ. НОВОСЕЛЬЦЕВА
ПРОЕКТИРОВАНИЕ
ДИСКРЕТНЫХ
УСТРОЙСТВ
НА ИНТЕГРАЛЬНЫХ
МИКРОСХЕМАХ
СПРАВОЧНИК
Г И ПУХАЛЬСКИЙ
Т Я. НОВОСЕЛЬЦЕВА
ПРОЕКТИРОВАНИЕ
ДИСКРЕТНЫХ
УСТРОЙСТВ
НА ИНТЕГРАЛЬНЫХ
МИКРОСХЕМАХ
МОСКВА „РАДИО И СВЯЗЬ
1990
ББК 32 844 1
П 90
УДК 621.3.049.77.037.372.001.63 (035)
Рецензенты: А. В. Соловьев,
каид техн наук А. Е. Жестерова
Редакция литературы по электронике
Пухальский Г. И., Новосельцева Т. Я.
П 90 Проектирование дискретных устройств па инте-
гральных микросхемах: Справочник. — М.: Радио
и связь, 1990. — 301 с.: пл.
ISBN 5-256-00701-7.
Рассх отрсны вопросы проектирования дискретных
устройств на микросхемах средней и большой степени интег-
рации. Приведено полное аналитическое описание законов
функционирования микросхем серий 133, 164, 176, 530, 533,
555, 561, 564, 1533 и их применение в электронной аппаратуре.
Для нпженсрпо-техпи lecKnx работников, занимающихся
проектированием РЭА, и для студентов радиотехнических спе-
циальностей.
П
2304030000—102
046(01)—90
130—90
ББК 32.844.1
Справочное издание
Пухальский Геннадий Иванович, Новосельцева Татьяна Яковлевна
ПРОЕКТИРОВАНИЕ ДИСКРЕТНЫХ УСТРОЙСТВ
НЛ ИНТЕГРАЛЬНЫХ МИКРОСХЕМАХ
Справочник
Заведующий редакцией Ю И Рысев
Редактор Е. II. Гарде нива
Переплет художника II Л Лашуро
Художественный редактор А С. Широков
Технический редактор Т. Г. Родина
Корректор Л. А Будаицсва
ИС № 1811
Сдано набор I 08 89. Подписано в печать 25.04.90. Т 08927. Формат
84Х108'/з2. Бумага тип. № 2. Гарнитура литературная. Печать высокая. Усе.
печ л 15,96 Усл. кр ОТТ. 15.9G. Уч-изд. л. 19 83 Тираж 100 000 экз.
Изд. № 22304. Зак. № 376 Цепа I р 30 к
Издательство «Радио и связьэ. ЮЮ00 Москва Почтамт, а/я 693
Владимирская типография Госкомпечати СССР
600000. г. Владимир, Октябрьский проспект^ л. 7
ISBN 5-256-00701-7
'С Пухальский Г. И.,
Новосельцева Т. Я., 1990
Содержание
Предисловие .... .........
I. Основы теории переключательных функций
1.1. Аксиомы, основные теоремы и тождества алгебры
логики . . ........................ 5
1 2 Переключательные функции............................ 8
1.3. Минимизация переключательных функций ... 20
1 4. Комбинационные схемы.......................
2. Интегральные микросхемы ................................33
2.1. Сравнительная характеристика стандартных инте-
гральных схем ....................................... 33
2.2. Логические элементы с открытым коллекторам и тре-
мя состояниями выхода ... ... 44
2.3. Приемопередатчики .......................
2.4. Преобразователи уровней напряжений и токов . . 60
• 2.5 Триггеры .................................. .... 61
2 6. Триггеры Шмитта и мультивибраторы .... 91
3. Типовые комбинационные схемы ....
3.1. Дешифраторы, демультиплексоры, .мультиплексоры
и мультиплексоры демультиплексоры
3.2. Синтез комбинационных схем па мультиплексорах ИЗ
3.3. Шифраторы ........................................115
3.4. Схемы контроля четности, равнозначности кодов
и сравнения двоичных чисел...........................129
3.5. Сумматоры и арифметическо-логическис устройства 131
3.6. Пороговые схемы и мажоритарные элементы . . 145
3 7. Умножители двоичных чисел ...... 147
3.8 Постоянные запоминающие устройства и программи-
руемые логические матрицы .... . . 157
3.9 Преобразователи кодов ... . . 170
3.10. Знакогенераторы и индикаторные устройства . . 178
3.11. Конвейерные устройства...........................191
3.12 Линейные комбинационные схемы....................193
4 Типовые последовательностные схемы .....................2)3
41 Сдвигающие регистры . 206
4.2, Оперативные запоминающие устройства . . . . 214
4.3. Регистровые файлы...........................230
4 4 Счетчики ........................................233
4.5. Цифровые фазовращатели......................261
4.6. Синтезаторы частот ... 266
4 7 Примеры проектирования последовательностных схем 278
4.8. Часовые интегральные схемы..................281
4.9. Линейные автоматы...........................2.11
Приложение.................................................294
Список литературы . .......................................302
Г
3
Предисловие
Труд, затрачиваемый инженером па разработку цифровых
устройств, во многом зависит от имеющейся у него информации о се-
рийно выпускаемых интегральных схемах (ИС). Цифровое устрой-
ство может быть спроектировано правильно только при наличии точ-
ных описаний ИС. Болес того, спроектированное устройство долж-
но содержать наименьшее число ИС для снижения его стоимости.
Этого можно требовать от разработ шка только при предоставлении
ему полного их описания. Задание ИС с помощью таблиц истинно-
сти не только громоздко, но и, являясь первой ступенью синтеза
любого цифрового устройства, ие содержит описания его работы
в минимальной форме, необходимой для облегчения анализа воз-
можностей ИС для конкретных приложений.
Изложение материала выполнено не по сериям ИС, а по их
функциональному назначению, поскольку ИС, описываемые одним
и тем же аналитическим выражением, выпускаются в различных се-
риях. Целью же настоящего справочника является рассмотрение
основного этапа разработки цифровых устройств — их логического
проектирования на базе современных ИС.
При описании функционирования ИС указывается принадлеж-
ность ее к каю п-либо одной серин, хотя такие же ИС могут выпу-
скаться и в других сериях. Для удобства пользования справочни-
ком ИС, выпускаемые в преемственных ТТЛ-сериях, сведены в табл П1
приложения (они отмене (ы знаком «+»). Так, табл П1 указывает,
что ИС 133ИДЗ, 155ИДЗ 533ИДЗ и 1533ИДЗ имеют одинаковые
функциональное описание и нумерацию выводов. Следует отметить,
что могут быть отличия в разных сериях ИС с одинаковым назва-
нием в нумерации выводов (папри.мер, ИС 555ИР22 и 533ИР22)
и даже функциональном назначении (например, ИС 533ЛПЗ и
1533ЛПЗ, 155ХЛ1 и 531ХЛ1). Известные авторам подобные несоот-
ветствия отражены при описании соответствующих ИС.
Изготовляемые по КМОП технологии и имеющие одинаковые
функциональное назначение и расположение выводов ИС для удоб-
ства пользователя сведены в табл П2. В тексте так же, как и для
преемственных ИС ТТЛ серий, указывается ИС только одной серин.
Табл. ПЗ поможет ориентироваться пользователю в отыскании ин-
формации о прив денных в ней ИС, изготовляемых по ТТЛ-, КМОП-
и п МОП-технологпям и не имеющих аналогов среди ИС, помещен-
ных в табл II н табл. П2.
Параграфы 2.1, 2.2, 2.4, 2.6, 3.1, 3.3, 3.4, 4.1, 4.4 и 45 написа-
ны Т. Я Новосельцевой, остальные— Г. И. Пухальским.
4
1. Основы теории переключательных функций
1.1. Аксиомы, основные теоремы и тождества алгебры логики
В алгебре логики рассматриваются переменные, которые могут
принимать только два значения: 0 и I. В дальнейшем переменные
будем обозначать латинскими буквами х у, г,... В алгебре логики
определено отношение эквивалентности ( = ) и три операции [1]:
дизъюнкция (операция ИЛИ), обозначаемая знаком V; конъюнкция
(операция И), обозначаемая точкой, которую можно опускать (на-
пример, х-у=ху); отрицание (инверсия, операция НЕ), обозначаемое
чертой над переменными или элементами 0 и 1 (например, х, 0, 1).
Отношение эквивалентности удовлетворяет следующим свойствам:
х=х — рефлексивность-, если х=у, то у—х—симметричность; если
х=у н y=z, то x=z— транзитивность. Из отношения эквивалент-
ности следует принцип подстановки: если х=у, то в любой формуле,
содержащей х, вместо х можно подставить у, и будет получена эк-
вивалентная формула.
Алгебра логики определяется следующей системой аксиом:
х = 0, если х =/= 1,1 х = 1, если х + 0;) (1 1)
1 V I = 1, 1 0-0 = 0; J (1.2)
оуо = о, 1 1-1 = 1; ) (13)
0 V 1 = 1 vo = 1,1 1-0 = 0-1—0; J (1.4)
6=1, 1 (1-5)
Аксиома (1.1) утверждает, что в алгебре логики рассматрива-
ются только двоичные, переменные, аксиомы (1.2) —(14) определя-
ют операции дизъюнкции н конъюнкции, а аксиома (15)—опера-
цию отрицания. Если в аксиомах (1.2) — (1.5), заданных парами, про-
извести взаимную замену операций дизъюнкции и конъюнкции,
9 также элементов Он 1, то из одной аксиомы пары получится дру-
гая. Это свойство называется принципом двойственности.
5
С помощью аксиом алгебры логики можно доказать целый ряд
теорем и тождеств. Одним из эффективных методов доказательства
теорем является метод перебора всех значений переменных. Если
теорема истинна, то с учетом (1.2)—(1.5) при подстановке любых
значений переменных в обе части выражения, формулирующего
утверждение теоремы должно получиться тождество. Метод пере-
бора не слишком трудоемок, так как переменные могут иметь толь-
ко два значения: 0 и 1 Так, методом перебора легко убедиться
в справедливости следующих теорем:
идемпотентные законы
х '*="*> 1 (1.6)
x-х — х; )
коммутативные законы
xV y — yV х, 1
х-у = ух\ J
ассоциативные законы
(х V у) V z = х V <У V г),
(ху)-г = х-{у-г);
дистрибутивные законы
х (у V г) = х-у V х г,
х V у-г = (х V у) (х V г)-.
законы отрицания
xV х^ 1, 1
х-~х = 0; J
О V х= х, 1
Ьх = х; )
1 V х— 1,
0-х = 0;
законы двойственности (теоремы де Моргана)
х V {/ = хг/,|
х-t/ = х V y'J
закон двойного отрицания
(х) — х = х;
законы поглощения
х V х-у — х, 1
X (X V у) - х; J
операции склеивания
х-у V х у = х,
(х V У) • (х V у) = х;
(1.7)
(1.10)
(1.Н)
(1.12)
(1.13)
(1 И)
(1.15)
(1-16)
6
операции обобщенного склеивания
х-у у х г у уг — х-у ух г,
(х V !/)(*- V г) (уУг) = (ху у) (х V г);
(1 17)
х У х-у = х у у,
х-(х у у) = ху.
(I.IS)
Теоремы (16) — (1.13) и (1.15)—(1.18) записаны парами, пр i
чем каждая из теорем пары является двойственной другой, так как
из одной теоремы пары можно получить другую на основании прин-
ципа двойственности, т. с путем взаимной замены операций дизъ-
юнкции и конъюнкции, а также элементов 0 и I, если они имеются
Теорема (1.14) самодвойственна, так как она не изменяется по
принципу двойственности (отсутствуют элементы 0 и 1 н операции
дизъюнкции и конъюнкции).
Если в логическое выражение входят операции дизъюнкции
и конъюнкции, то следует соблюдать порядок выполнения операций:
скачала выполняется операция конъюнкции, а затем операция дизъ-
юнкции. В сложных логических выражениях для задания порядка
выполнения операций используются скобки.
Некоторые теоремы и тождества алгебры логики имеют особое
значение, так как позволяют упрощать логические выражения. На-
пример, в соотношениях (16), (1 10) — (1.12), (1.15) — (1.18) правая
часть проще левой поэтому, произведя в логических выражениях
соответствующие преобразования, можно добиться существенного
их упрощения Особенно часто для преобразования логических вы
ражеиий, с целью их упрощения, используются тождества (1.15) —
(1 18)-
Операция сумма по модулю два (исключающее ИЛИ, логиче-
ская неравнозначность) обозначается символом ф н определяется
соотношением
х Ф у = ху У ху — (х у у) (х V у) (119)
Используя аксиомы алгебры логики (1.1) — (15), легко убедить
ся, что:
0ф0=1ф1=0; 0®1 = 1®0=1.
(1-20)
Из соотношений следует, что значение хфу совпадает со зпа
чением младшего разряда суммы двух двоичных чисел, где х и у —
значения младших разрядов этих чисел. Соответственно этому зна-
чение i-го разряда суммы двух двоичных чисел будет определяться
значением х, ф у, фг,-. где х, и г/,—значения i-x разрядов двоич-
ных чисел, a Zi— перенос в i-й разряд из предыдущего (1—1)-го
разряда
Операция сумма по модулю два коммутативна, ассоциативна
и дистрибутивна относительно операции конъюнкции, т. е.
хфу = уфх, х ф (у ф г) = (х ф у) фх,
х (у ф г) = ху ф хг.
(1 2!)
7
Дчя операции сумма по модулю два справедливы также еле
дующие тождества:
хфО = х; = х; х©х=0; хфх=1;
X ® tj — X у XJ Ху = (х XJ у)(х XJ у) — х® у - X® у.
(1-22)
1 2. Переключательные функции
Любое логическое выражение, составленное из п переменных
х„,.... xt с помощью конечного числа операций алгебры логики, мож-
но рассматривать как некоторую функцию п переменных. В соответ-
ствии с аксиомами (1.1)—(1.5) функция может принимать в зави-
симости от значений переменных только два значения: 0 и 1. Такие
функции являются весьма удобным инструментом для описания,
анализа я синтеза переключательных схем, выходные сигналы кото-
рых характеризуются лишь двумя уровнями напряжения; высоким
(1) и низким (б). В связи с этим такие функции называются пере-
ключательными (термин «перекчючательиая» часто будем опускать,
так как никакие другие функции не рассматриваются).
Позиционные системы счисления. Совокупность правил записи
чисел называется системой счисления. Наиболее часто используются
позиционные системы счисления, в которых целое положительное
число записывается в виде последовательности символов
- ер. e2et, а вес каждого символа ер определяется его позицией в за-
писи числа. В дальнейшем будут использоваться только позицион-
ные системы счисления, в которых вес символа ер равен qp~', где у —
основание системы счисления, а е₽=0 1, ...,q—1. Тогда любое целое
положительное число Е в системе счисления с основанием q можно
записать в виде Е= (еп...ер...е])11=епУп~,+
п
-- Л epqp~1. При вычислении суммы полагаем, что все значения
р=1
ер и qv~l представлены в привычной десятичной системе счисления.
Максимальное «-разрядное число получается при ep=q—1 для
всех р: £пм>х= Zj (<7—1)<70-|=<7"—1. Из этого следует, что существу-
р—I
ет qn различных «-разрядных чисел (с учетом нуля). В табл. 1.1
показан перевод 16 чисел из одной системы в другую при наиболее
часто используемых основаниях систем счисления q=2, 10, 8, 16.
Перевод чисел из системы счисления с произвольным основани-
ем q в десятичную систему счисления (<?=10) выполняется по при-
веденным формулам, для чего требуется перевести в десятичную
систему счисления только числа е„ и q. Несколько сложнее произ-
вести перевод чисел из десятичной системы счисления в систему
счисления с основанием <7=#10 Наиболее просто такой перевод вы-
полняется для q=2, 8, 16. Пусть требуется перевести число (1987)10
в указанные системы счисления. Перевод осуществляется последова-
тельным делением числа, заданного в десятичной системе счисления,
на q—8:
8
Таблица 1.1
«=2 0= ю в = 8 q =16
0 0 0 0 о 0 0
0 0 0 1 1 1 I
0 0 10 2 2
0 0 11 3 3 3
0 10 0 4 4 4
0 10 1 5 5 5
0 110 6 6 6
0 111 7 7 7
10 0 0 8 10 «
10 0 1 9 И 9
10 10 10 12 А
10 11 11 13 В
110 0 12 14 С
110 1 13 15 D
1110 14 16 Е
1111 15 17 F
Таким образом, (1987) |0= (3703)8- Для перевода полученною
числа в двоичную систему счисления достаточно каждую цифру
представить В двоичном коде: (3703)а—(11-111.000.011)2- Перевод
полученного двоичного числа в 16-ричную систему счисления вы-
полняется его разбиением на тетрады (тетрада — четыре разряда)
н переводом каждой тетрады в 16-ричную систему счисления:
(111.1100 0011)2= (7СЗ) |в Итак, получили (1987) |0= (3703).,=
= (11111000011)2= (7СЗ),в-
Для обозначения произвольных десятичных чисел используются
символы I, / и тому подобное, а’ двоичные числа записываются в ви-
де еп...ер...е\, где ер=0 или 1. Равенства для десятичных и двоичных
чисел записываются, опуская индекс, указывающий основание систе-
мы счисления i=en -er.. et.
Свойства переключательных функций. Для функций п перемен
9
пых xn, х, используется общее обозначение f(v)=f(xn.....х ), где
v= (t)i,.., Л)), т. е. совокупность переменных х„, ... х, можно р -
сматривать как n-мерный вектор. Каждая переменная хр(р=1, 2..п)
может принимать только два значения: б и 1, поэтому число всех
возможных комбинации значений хп,- ,х, конечно. В общем виде
конкретное значение переменной хр (0 или 1) обозначается ер.
Областью определения функции п переменных хп, х, является
совокупность точек «-мерного пространства, причем каждая из то-
чек задается определенной комбинацией значений этих переменных
х„=еп....хр=ер,.... x,=ei, где ер=0 или 1 (р= 1, 2,.... п). Точки, за-
дающие область определения функции f(v), — это v, = (en....е„...
.../?/), где i=en. .Ср. .С\, т.с. все точки области определения функции/»
переменных можно пронумеровать с помощью двоичных //-разряд-
ных чисел* en-..eP...et пли с помощью десятичных чисел I. Так как
имеется всего 2П различных «-разрядных двоичных чисел, то область
определения функции п переменных состоит нз 2" точек, т е.
ve{v, v( .... v
Для задания функции (v) следует указать се значения во всех
точках области определения, т. е. задать значения f(v.)=O или I,
где /=0, 1,..., 2"—1 Каждой конкретной функции п переменных мож
но поставить в соответствие 2"-разрядное число, составленное нз
значений f(v,) = O или I (/=0, !,..., 2”—1), которые она принимает
в 2" точках области определения. Так как имеется всего (22)" раз-
личных 2"-разрядных двоичных чисел, то и число различных фупк-
ций п переменных равно 22 .
Функции п переменных могут зависеть не от всех переменных
хп,.., х,. Такне функции называются вырожденными. В частности,
функция f(v), равная нулю во всех точках vf, и функция f(v), рав-
ная единице во всех точках V/ (i=0, I, ...,2"—1), не зависят пи от
одной переменной. Эти функции называются константой нуль и кон-
стантой единица соответственно.
Значительный интерес представляют невырожденные функции
двух переменных х2 и X/ названия которым даны по используемым
для их образования операциям алгебры логики:
i (х2, Xj) = х2 V Xj — дизъюнкция (ИЛИ);
I (х2, х,) = х2-х1 — конъюнкция (И);
f (х2, X!) = x2-xt— функция И—НЕ;
/ (х2. *1) = х-2 V *1 —функция ИЛИ—НЕ!
f (*2- *1) = х2 Ф Ai — сумма по мо. улю два.
Область определения этих функций состоит из четырех точек.
*о= (0,0), vi=(0,l), v2=(l,0), v3=(l,l), так как 2" = 22=4.
* Значения еР — 0и1 являются элементами алгебры логики (бу-
левой а /гебры), если они используются в качестве значений пере-
менных хв. Для этих элементов не существует соотношений больше
н меньше В записи же двоичного числа en...ei значения ер=0 и 1
считаются элементами кольца целых чисел (1>0 и 0<1). Какими
элементами являются символы 0 и 1, всегда ясно из контекста или
используемых в выражениях операций. На основании этого, напри-
мер, можно записать, что е,,— 1—еР.
10
Таблица 1.2
t А> x,Vx, ЛГ8 X, Xt Х| x,V X, Л'вФ*! f (V)
0 0 0 0 0 1 1 0 с0
1 0 1 1 0 1 0 1 Ф
2 1 0 1 0 1 0 1 аг
3 1 1 1 1 0 0 0 «3
Так как об iac-гь определения любой функции п переменных ко-
нечна (2Л точек), то она может быть задана таблицей значений
f(vj)=fli=O или 1, которые она принимает в точках V,, где 1=0,
1,2"—1. Такне таблицы называются таблицами истинности.
Табл. 1.2, которая составлена в соответствии с аксиомами (1.1)—
(1.5) для указанных функций двух переменных, представляет собой
таблицу истинности, задающую эти функции.
В кранном правом столбце помещена функция, заданная в об-
щем виде коэффициентами а,=Цх\), где i—О, 1, 2, 3. Подставляя
различные значения а,=0 или 1, можно задать все 16 функций двух
переменных (22) =24 = 16. В частности, можно получйть вырожден-
ные функции: константа нуль (а,-=0, i=0...3) и константа единица
(fli=l, i=0._.3), а также функции /(х2, X|)=x2(ao=«t= 1, «2=Яз=0)
nf(x2, *i)=*i(«o=<h=l, Oi=fls=0), называемые инверсиями пере-
менных.
Используя только функции двух переменных, можно построить
функции от большого числа переменных с помощью операций ком-
позиции, под которыми понимается подстановка <них функций
вместо переменных в другие функции. Такая подстановка возмож-
на в силу того, что области значений функции и переменных сов-
падают (0 и 1).
Функция п переменных f(v) называется полностью определен-
ной, если ее значения f(v,)=ai = 0 пли 1 заданы во всех 2" точках
V,- области определения. Если же значение функции не задано хо-
тя бы в одной точке vj, то она называется не полностью определен-
ной. Пе определенное в точке v, значение функции будем задавать
произвольным коэффициентом щ=Ф (Ф— совмещенные символы 0
и 1, что указывает па неопределенность значения с,), т е если
в точке у,- значение функции нс задано, то f(v,•)—£<. Не полностью
определенные функции можно доопределять произвольным спосо-
бом, полагая с,=0 или I Если значения функции не заданы в m
точках, то функцию можно доопределить 2’’ способами, так как
имеется 2,п различных m разрядных двоичны чисел, соответствую-
щих различным способам доопределения функции в m точках. Та-
ким образом ие определенной в m точках функции соответствует
совокупность 2™ полностью определенных функций Если значения
функции at не заданы ни в одной точке у,, то опа называется пол-
ностью неопределенной и обозначается через ti (у) [2].
Принцип и закон двойственности. Алгебра логики обладает
замечательным свойством, которое называется принципом двойст-
венности, если имеет место тождество f(v, 0, 1/V. &) =g(v, О, 1/V,
&), где v= (хп,..., Xj), то справедливо также тождество /(у, 1, 0/&,
И
\Z)=g(v, 1, 0/&, V). т e. если в каком-либо тождестве произвести
взаимную замену символов 0 и 1 (если они имеются) и операций
дизъюнкции и конъюнкции, то будет получено также тождество.
Два тождества, связанные между собой таким образом, являются
двойственными. Истинность самого принципа двойственности не до-
казывается, так как данный принцип является внутренним свойст-
вом алгебры логики (заключен в ее аксиомах).
Законы двойственности {теоремы де Моргана) (1.13) устанав-
ливают способ отыскания инверсных функций, представляющих
собой дизъюнкцию и конъюнкцию двух переменных. Клод Шеннон
предложил обобщение этих теорем, позволяющее отыскивать инвер-
сию любой функции f(v), где v=(xn...........Xi). Закон двойственности,
установленный К. Шенноном, имеет вид
f (v/V.&) = f (v/&, V), (• -23)
где v= (х1ь .... Xi), v=(xn,.... xj, т. е. инверсию любой функции f(v)
можно получить взаимной заменой переменных хр и их инверсий
хр(р=1...и) и операций дизъюнкции и конъюнкции.
Рассмотрим несколько примеров на примепепие_закона двойст-
венности Пусть f(v)— x2xiVx?Xi, тогда f(v) = (x2Vxi)(x2\/xt).__
Пусть f(v)=j(X2X£V^a)^tVX3Xl]JX2XlVX3)\/X4. тогда f(v) =
={[ U2VX1) • {хзХ/х2) X/xA/xJ (x3V*i) V (x2\/xi) -х3)х4.
п
В дальнейшем часто будут использоваться обозначения: \/Хр=
р=1
•=*.>V-Vxi; П хр=хп---*|
p=i
На основании закона двойственности легко показать, что
А г-г "
V Xp = njfc; П Хг= Хр.
Р=1 п—1 р=1 р=1
Теоремы разложения и связанные с ними тождества. В теории
переключательных функций особо важное значение имеет теорема
разложения: любую функцию f(v) можно разложить по переменной
хр в форме
f {хп,..., хр,..., Xi) = хр- f (хп,... О,..., х,) V
V Хр /(хп,...Л.......xj. (1.24)
Эта теорема легко доказывается методом перебора:
a) x„=O=>f(xn,...,O,..„ xt)=O-f(xn....0,...,xi)VO-f(x„,..., 1,..., х,)=>
•=f(xn,..., О.xi), т e. при xP=0 теорема справедлива независимо от
значений других переменных,
б) xP=l=>f(x„,..., l,...,x1) = l.f(xn.О.X|)Vl-f(*n.-. 1,-.X|)“
=f(xn,..., !,..., Х|), т. e. при xp=l теорема справедлива независимо
от значений других переменных, а значит теорема истинна при лю-
бых значениях всех переменных, что и требовалось доказать.
По принципу двойственности получается двойственная теорема
разложения
1{хп,...,хр,...,х1) = (хр v f (xn,..., 1......X1)I (Хр vf (хП1...
0.....XJ)]. (1.25)
12
Теорема разложения (1.24) является удобным инструментом
для преобразования логических выражений, содержащих операцию
сумма по модулю два, так как в ряде практических случаев позво-
ляет свести данную операцию над функциями к простейшим one-
ршиям (1 20) и (1 22), например
xz х, ф (х3 V xi) ® х,х, ф (х2 \J = х, (х2-0 ф (x3 V 0) ®
©Хз-0 ® (*2 V 6)1 V х, (х2-1 ф (х3 V Г) ф х3-1 Ф (х2 V Т)1 =
= xi (0 ф 1 ф 0 © 1) V г, (х2 ф ха ф х3 ф х2) = х,-1 V х,-1 =
= X, V X, = I.
Приведем доказательство дистрибутивного закона (1.21) для
операции сумма по модулю два относительно операции конъюнкции
ху ф хг = х (0-р ф 0-z) V х (I-у ф 1-г) = х (у ф г).
С теоремой разложения (1.24) связаны тождества
хр-( (хп,..., хр>..., х,) = Хр-1 (хп.0.....х,). 1 ц 26)
Хр-1 (Хп Хр,.. ,Х,)=Хр-/(Хп...........I,. , х,) '
По принципу двойственности этим тождествам соответствуют
двойственные тождества
~хр\/ ) (xni...,xp,...ixl)^xp V/(xn......1, - .*i). | (i,27)
Хр V f(xn,...,Xp,...,x,) = xp V f(xn,...,O,. ..Xi). J
Тождества (1.26) легко доказать методом перебора или с помо-
щью теоремы разложения (1.24). Тождества (1.26) н (1.27) явля-
ются мошным средством для упрощения логических выражений.
Легко доказать закон поглощения (1 15) и (1 18), используя второе
тождество (1.27): х V ху = х у 0-у = х; х \/ ху — х V 0 у = х V !/•
Пусть требуется упростить функцию
) (V) = Х2 X, ф х3 х-г ф X, V Ха х; -х2.
Используя первое из тождеств (1.26) относительно х2, полу-
чаем
/ (v) = О х, ф ха-0 ф х, V *3-0-х2 = х, ф х, V хя~х2.
Для упрощения выражения х3®х(ух3 можно использовать вто-
рое из тождеств (1.27), тогда /(v)=0©XiVx3-X2=x,Vx3jXj=xiX2X3.
Первичные термы. Переменные хр и их инверсии хр называ-
ются первичными термами, для которых используется символическое
обозначение
= ёйе V Ср х„ = eD ф хр, (1.28)
где ег-=0 или 1. Данное символическое обозначение объединяет
в одном символе хрр оба первичных терма хр и хР. Действительно,
при подстановке в (1.28) значений ео=0 и 1 получается, что
x«j,=J*p> СЛ" еР~°1
° |хр, если ер = 1.
13
Только 6.'iai одари введению данного символического обозначе-
ния удается формализовать вывод общих соотношений для переклю-
е е
чательных функций. Очевидно, что два первичных терма х рг и хрр
равны только в том случае, если е£>=ер(еслп ер=£ер, то ер=ер.).
Для первичных термов справедливы соотношения:
# = (1.29)
xeJ>-xp=Q, x>v$=i; (1-30)
Х?=[0’ еСЛ" Х!> = еР' (1.31)
р II, если хр ер.
Истинность этих соотношений элементарно проверяется на ос-
новании определения первичных термов (1.28).
Минтермы и макстермы. Мпнтермом (конституентой единицы)
называется функция п переменных
*?= П х'р, (1.32)
p=i
где v= (Хп,..., Xt), еР = 0 или 1, i=e„...ei Из данного определения
следует, что имеется 2" различных минтермов п переменных, так как
имеется 2" различных п разрядных двоичных чисел t = 0, 1,...,2П—1
Минтермы обладают следующими свойствами:
{I. если v = V,-,
0, если v = V; =/= V,-;
Ki (V) К j (V) S= О, если i =# /
2"-1
V К, (V) == I.
i=o
(1.33)
(1-34)
(1.35)
Свойство минтермов (133), заключающееся в том, что любой
минтерм Ki(v) равен 1 только в одной точке vt области определе-
ния, состоящей из 2" точек, легко доказать, испотьзуя свойство
первичных термов (131). Свойства (1 14) и (1.35) доказываются на
основании свойства (I 33)
Запишем все минтермы двух переменных х2 и xt: Ao(v) =
=Х;Х( ="x2xi; Ki(v)=X2x{=x2xi; K2(v)=x^=x2x,; K2(v)=x>x{ =
х2хь где v (x2, xi). Таким же способом можно записать любой
минтерм Ki(v) большего числа переменных. Пусть, например, п—4
II 1=13, ТОГДа Kl3(v)=X4XiX2XII =XtX3X2Xt.
Макстсрмом (конституентой пуля) называется функция п пере-
II п —
мепных (v) = К, (v) — Г1 х р = V х р.
ры1 ₽=’
14
Согласно свойству первичных термов (1.29) можно записать
A1,(v)=V (1-3б)
₽=1
где v=(xn,..., Xi), i=en...es. Макстермы обладают следующими свой-
ствами:
ГО, если v = vs,
Alf(v)= ’
(1, если v = vj vf;
Alj (v) V Aly (v) =s 1, если i =/= /;
2n-l
П Alf(v)-0
i=0
Свойства макстермов могут быть получены из свойств мпитср-
мов (1.33)—(1.35) па основании определения макстермов (1.36).
Макстермы — это функции, равные нулю только в одной точке v(
области определения, состоящей из 2" точек.
Запишем все макстермы двух переменных х2 и хр M0(v)-=
=x^Vx^=x2\/xr, A1|(v)=x^Vx} =x2V*i; A12(v)=x|\/x^=xsV*:
A/3(v)=x'\/x}=x2\/xi, где v=(x2, x,). Запишем макстерм All3(v)
для n=4: Ali3(v) xiVxaV^zV-J =**Vx3V*2V*i-
Для большей наглядности в табл. 1.3 (таблица истинности) при-
ведены все минтермы и макстермы двух переменных х2 и xj.
Таблица 1.3
L Л, Кс к, К, к. Л». и, м, м,
0 0 0 1 0 0 0 0 1 1 1
1 0 1 0 1 0 0 1 0 1 1
2 1 0 0 0 1 0 1 1 0 1
3 1 1 0 0 0 1 1 1 1 0
Минтермы (макстермы) представляют собой функции, прини-
мающие минимальное (максимальное) значение из зна |енпй своих
еи
первичных термов xf', т. е если хотя бы один из первичных термов
е
хрг равен 0(1), то и минтерм (макстерм) равен 0(1).
Совершенная дизъюнктивная нормальная форма (СДНФ) Тео-
рему разложения (1.24) для функций и переменных можно исполь-
зовать п раз, т е функцию можно разложить по всем п перемен-
ным хр, где р= 1 .... и В качестве примера рассмотрим разложение
функции f(v)=f(x2, Х|) двух переменных х2 п х( По теореме раз-
ложения (124) получим Цхг, xI) = x2-f(0, Xi)Vx2-f(l х,).
Далее каждую из функций f(0, xj и f(l, х,) можно разложить
15
по переменной Г|
I (Ч, *1) = Хг lxt-f (0,0) v *1-/ (0,1)1 V *2 [xvf (1,0) V *i-f (1.1)1 =
= xzxvf (0,0) \Zx2xt f (0 1) V *2*17(1,0) V *2*17(1,1) =
= *2 *?• I (0, 0) V *?*}7 (0,1) V *J *?7 (1,0) V *' *} 7 (1,1) =
л з
= Vo x'4 (e2t ej = у f (Vi) Ki (V),
где v = (xa, *i) v.= (e8, <?i) I = e2ei, K((v) = x.^xp —- мнптермы
двух переменных x2 в х, Так как f(v1)=n,=0 или 1 (значение
J
функции В точке V,-), ТО f(v) = V С;Л;(х).
1=0
Такая форма представления функции двух переменных называ-
ется СДНФ. Разложение функции п переменных будет представ-
лять собой дизъюнкцию2" членов вида х,1п...хрр...Х|1/(еп, et) =
=f(vi)Ki(v)=« Ki (v):
2п-1
f(v) = V atKi (V). (1ST)
i=()
Выражение (137) представлист собой СДПФ функции п пере-
менных
Так как значения функции а,=0 или 1, то а*-К,(х-)=0. если
а, =0. и а;-К,(т)=К< (v), если п(=1. Поэтому СДНФ функции
можно представить в виде
f(v)= V Kis(v), (1.38)
Ч
где is — номера тех точек, в которых функция f(v) равна 1, т. е.
f(v1(.)=aie =1.
В качестве примера рассмотрим функцию f(v) трех перемен
них: х3, х2 н Х| заданную табчицей истинности (табл. 1.4), Из
Таблица 1.4
i хя х, лг, /(V)
0 0 0 0 0
1 0 0 1 1
2 0 1 0 1
3 0 1 1 0
4 1 0 0 0
5 1 0 1 1
6 1 1 0 0
7 1 1 1 1
16
табл. 1.4 следует, что ап=а1=а1=аб=О, а, =a2=as=c?= 1, по-
этому на основании^ (1.38) Kvl^KtMVKHvJVKsMVKHv) =
= x3x2XiVm?xIV*3*2*i\/X3X2-Xi Это и есть СДНФ функции f(v).
Совершенная дизъюнктивная нормальная форма полностью неопре-
2П—1
деленной функции имеет вид ft (v) = \/ c(K. (v) где Ci — неопреде-
t=0
ленные значения функции
Совершенная конъюнктивная нормальная форма (СКНФ) Та-
кую форму функции п переменных f(v) можно получить па основа-
нии двойственной теоремы разложения (1.25). Одиако СКНФ мож-
но получить и более простым способом, записав СДНФ инверсии
функции f(v) Инверсия функции в каждой точке vt должна иметь
инверсные значения а,- по отношению к значениям at самой функ-
ции, т. е J(vi) ==а<, если f(v,) —at.
На основании (1.37) запишем СДНФ инверсной функции
2°-1
Ч')= V azKifv).
=о
И данного соотношения на основании закона двойственное ги сле-
дует
2П_! 2"—I_________ 2П-.
f(v) = V ^»Xi(v) = П ^K, (v)= П |Of v KHvjl.
i=0 1=0 i=0
Из определения макстермов следует, что
2П—I
f(v) = П f«i VAliMl- (1.39)
Г=П
Данная форма представления функции и переменных называ-
ется СКНФ.
Так как значение функции a =0 или 1, то a,V И,==Л(, (v), ес-
ли <ii = 0, и a1Vi'l<(v) = l если a, = l. Поэтому СКНФ можно
представить в виде
f(v) = IlAl/s{v), (1.40)
*s
где i,— номера тех точек, в которых функция f(v)=O, т. е. f(v/ .) =
—а (,=0.
В качестве примера рассмотрим функцию трех переменных, за-
данную табл. 1.4. Так как только значения функции а0-- а3 — а1 =
—а6=0, то на основании Ц.40)_ /(v) =Л1„-Л1з-^1-Л1в= (л'зХ/^гХ/
Vxi) (x«V*2V*i) (X3VX2VX1) (*з\/*г\/Х|). Это и есть СКНФ фун-
кции
Совершенные нормальные формы в базисах И—НЕ и ИЛИ—НЕ
Совокупность элементарных функций, с помощью которых можно
записать любую функцию f(v), называется функционально полной
системой функций или базисом. Из выражений (1.38) и (1.40) сле-
дует, что для представления любой функции f(v) в СДНФ и СКНФ
достаточно использовать только функции (операции) И, ИЛИ и НЕ
2—376 17
(операция НЕ необходима для получения первичных термов х₽,
входящих в минтермы и макстермы), т е. совокупность этих фун-
кций является базисом
Преобразуем СДНФ функции 1.37) с помощью закона двой-
ного отрицания и закона двойственности
2п_, ' 2п—1
f(v) = V aiKt{v}= п а. Ki (V). (1.41)
f=0 1=0
Данная форма представления функций называется совершенной
нормальной формой (СНФ) в базисе И — НЕ так как она требу-
ет использования только функций (операций) И — НЕ.
Преобразуем теперь СКНФ функции (1.39) с помощью закона
двойного отрицания и закона двойственности
/(*) = П [flfVAlf(v)]= V «fVAhN- (Г-42)
i =0 =0
Данная форма представления функций называется СНФ в ба-
зисе ИЛИ — НЕ, так как она требует использования только фун-
кций (операций) ИЛИ—НЕ
На основании (1.41) и (1.42) из СДНФ н СКНФ функции, за-
данной табл. 1.4, можно получить СНФ этой функции в базисах
И —НЕ н ИЛЛ —НЕ /(у)=л'з<2Х|Л3лгх|-ХзХгХ|Л'зХ;Х1; f(v) —
=x3Vx2VxW*3Vx2V-4V*W*W*W*‘sV*2V*i-
Решение систем логических уравнений Пусть задана система
логических уравнении с одним неизвестным у
fj(v. У) = gj (v, у), (1-43)
где v=(x,„ ..., *(), /=1..Л. Необходимо решить ее относительно
у, т е. найти такие значения у=у(у), которые обращают в тожде-
ства все уравнения системы (I 43)
Из равносильных соотношений U =W <==>(/$ 117=0 следует, что
fi(v, у) ф gy(v у) 0 Тогда на основании равносильных соотно-
шений U 0,117 0<==> Uv W7 = 0 получим
k
V [fj('’.y)®gj(v,g)l = O- (1.44)
/= i
Решение системы логических уравнений (143) свелось к реше-
нию одного логического уравнения (1.44) Разложив левую часть
k
этого уравнения по у, получим (/ф|\/(/ф2=0, где ф| = V [fy(v, 0) ф
;=1
ft
®gj (v.O)J, ф2 = V 1/7 (v, 1) ® gj (v, 1)].
r=i
Тогда: ф2=0, ф1=0=Ф-у=Й(у)—произвольная (полностью неопре-
деленная) функция; фг=О. 4i = 1=>V= 1; фг=1, ф|=О=>у = О; ф!=1,
ф| = 1=>1=0 решение не существует, а значит, можно положить
т/=с=Ф (0 или 1). Из этого следует, что y=h (у)&ф2ф|\/1 •'M’lX/OX
Хф2ф|\/Сф2ф|.
18
Если взять с=1, то
V = ij>i V Л (v) ф2- (1 45)
Решение (1 45) существует лишь при
Ф2-ф!=0, (1.46)
Несмотря на кажущуюся сложность выражения (1.45), его до-
статочно просто применять при решении многих практических за-
дач. Докажем, например, тождество xy\/xz\/yz=xy\/xz. Решим
уравнение относительно х : х= (0-ууО-гуу?) ®(0-«/уО-г)уй(1&
&уУ 1 -z\/yz} ф (1 -г/Vl-г) =гфгуй.(/ф{/=й(т/, г). Решение сущест-
вует, так как 4z?-'F1=0-0=0. Уравнение имеет решение x=h, т. е
оно справедливо для произвольных значений х независимо от зна-
чений остальных переменных, а значит, является тождеством.
Решение систем логических уравнений с двумя неизвестными
Ь(У,У. 2)^gj(v,y,z}, (1.47)
где у и z — неизвестные, /=1...й, v=(xn, ... Xi) сводится к их по-
следовательному решению относительно неизвестных у и г. Решив
систему (147) относительно у, в соответствии с (1.45) и (1.46)
получим
У = ЧТ (V. г) у ft, Ч~2 (V, г), 1 „ 4
Ч'г (V, г) Чч (V, г) = у|(V, г),
где
А'
4*1 (V, г) = V Uj (V, о, г) ф Sj (V, 0, г)];
/-1
k
4’2(v,z)= V ff;(v l,2)©g;(v, 1,г)]. Й,-ft,(v).
/=i
Если функция У(с, г)— 0, то это означает что решение систе-
мы (1.47) относительно у существует независимо or значений г.
Поэтому можно взять z~ ftj(v).
Рассмотрим случаи, когда функция Vlv, z) =#0. Так как усло-
вием существования решения системы логических уравнений (1 47)
относительно у звляется уравнение ’Ir(v, z)=0, то, возможно, оно
будет удовлетворено соответствующим выбором неизвестного z
Следовательно, нужно найти решение данного уравнения относи-
тельно z z=4f(v, 0)уй2Чг(х, I) которое существует только в том
случае, если выполняется условие 44v, l)-‘lf(v, 0)=0 (It, и й2—
независимые произвольные функции) Если данное условие выпол-
няется, то решение системы логических уравнений (147) относи-
тельно у находится подстановкой в (1.48) найденною значения г,
В результате будут получены функции f/=<fi(v) и z=<p2(v), не за-
висящие от неизвестных у и г.
Пусть требуется найти решение уравнения Q+ = Qjy(2/( отно-
сительно неизвестных 1 и К. Тогда
Q+ = QJ V Q К => J = <2+ Ф QK V й, <2+ ф (Q V К),
Ч’гЧ’г - (Q+ ф QK) [<2+ ф (QV К)]
Приравняв последнее уравнение нулю, находим
2* 19
к - (Q+ е (?) (Q+ ф I) v я2 <2+ (<?+ е <?) = <?+<? v Q
Подставив найденное значение К в функцию для 1, получим
J = Q+ ф Q Q i-Q V»is(? V /Ц Q+ ® (Q V Q+ Q V h2Q) =
= Q+ ф (?(?+ v й1 <2+ О (<2 V <2+) = <2+ Q V <2-
1 3. Минимизация переключательных функций
Одной из основных задач, возникающих при синтезе комбина-
ционных схем (КС), является минимизация переключательных фун-
кций, которые эти КС реализуют. Чем проще логическое выраже-
ние, описывающее функцию, гем проще и дешевле реализующая ее
КС. Аналитический метод минимизации в общем случае весьма тру-
доемок, поэтому наибольшее распространение получил графический
метод минимизации с помощью диаграмм Вейча, несомненным до-
стоинством которого является наглядность и простота использова-
ния при неболтшом числе переменных (лк 6).
В качестве критерия сложности логического выражения, описы-
вающего функцию, целесообразно принять число первичных термов
херр, в него входящих Очевидно, что любой метод минимизации
может основываться только на тождественном преобразовании ло-
гических выражений.
Конъюнктивные и ди1ыонктивные термы Конъюнктивным тер-
мом (коптермом, элементарной конъюнкцией) называется конъюнк-
ция любого числа первичных термов хрр если каждый перви1 пый
терм с индексом р входит в нее не более одного раза Любой кон-
терм представляет собой функцию п переменных Ki.j(v), которую
можно записать в виде
К. , (v) = П V хСр]• (1-49)
р—1
где v==(xB.... Xi); es=0 или 1; ер=0 или 1; еР<е0; i=eB...ei,
j—en е [.
Действительно, в соответствии с выражением (1.30)
v
Хрр , если ер = ср,
1, если ер ¥=ер (<?’ = ₽₽)»
поэтому функция Kr.j(v), будет представлять собой конъюнкцию
первичных термов хрр Запишем, например, в явном виде кон-
терм A', ?(v) трех переменных Для этого воспользуемся символи-
ческой схемой
J) 0
ял я *1
V
1 „I г1~/~7
*3 *2 *1
1 • 1 -х{ = Xj — Kj 7 (v).
20
Если е„—ер для всех р, то l—j и Vx//’=XpP Для пссх
р=1...л, поэтому, как следует из (1 49). (v) = — П хрр =
р=1
— (v)> т е- контерм Kt.tiy) является мннгермом /G(v).
Если же ер^ер для всех p(epce’, т.е. ег = 0, ер = 1) то 1=>
=0, /=2П—1 и XpPV*pP — 1 Для всех Р. поэтому К 2'i_1(v) = l.
Из определения (1.49) и рассмотренных частных примеров следует,
что все контермы, за исключением X<,<(v) = K<(v), являются вырож-
денными функциями п переменных.
Всего имеется 3" различных контермов и переменных. Деветви
тельно т.тк как х рр\/хГ1р=Хр,Хр или 1 (дизъюнкция первичных тер-
мов может принимать любое из этих трех значений), то каждой
функции Kij(v) можно поставить в соответствие одно из л-разряд-
ных чисел с основанием системы счисления q=3, а поскольку име-
ется 3" различных n-разрядных чисел при q=3, то и число различ-
ных контермов равно Зп.
Дизъюнктивным термом (дизтермом) называется функция п
переменных
MM(v)=X(i/(v)= П Хр1' V V == \/ xpP-xet>. (|.5О)
r=i p=i
Дизтермы представляют собой дизъюнкцию любого числа г<,п
первичных термов хр' , причем каждый первичный терм с индексом
р входит в нее только один раз Всего имеется Зп различных диз-
термов, так как имеется 3" различных контермов.
Правила минимизации переключательных функций Общие пра-
вила минимизации можно установить только для случаев, когда
В результате минимизации получаются так называемые минималь-
ные нормальные формы (МНФ) функций (термин «нормальные
формы» означает, что в логическом выражении, определяющем
функцию f(v), последовательно выполняются не более чем две опе-
рации из совокупности операций И, ИЛИ, И — НЕ и ИЛИ — НЕ).
Два минтерма /G(v) и Kj(v) будем называть соседними, если
оии различаются только одним первичным термом хрр , т. е. если
для одного из минтермов ер=0, а для другого еР = 1 (все же ос-
тальные первичные термы одинаковые). Так, например, если л=3,
то минтермы K3(v)=x3x2X] и K?(v) =ХзХ2Х| являются соседними,
так как они различаются только одним первичным термом х®’. Для
минтерма X3(v) соседними являются также минтермы Ki(v) =
=х3х2х1 и Ka(v) =х3хгхь Понятно, что каждый минтерм п пере-
менных Ki(v) имеет по п соседних минтермов из общею числа 2п
Минтермов
Рассмотрим контерм п переменных Ki,j(v), ие зависящий от
одной переменной хР, т.е. случай, когда контерм является конъюнк-
цией (п—1)-го первичного терма Данный контерм можно предста-
21
вить в виде Ki.jiv) = (хр\/Хр)Хр-К, j(v)\/Xf-Ki,i(v)
= Ki(v)\/Kj(v) Очевидно, что полученные минтермы Ki(v) и K,(v)
являются соседними, так как они различаются только одним пер-
вичным термом херр(хг и х,,). Отсюда следует правило минимиза-
ции: дизъюнкцию двух соседних мннтермов можно заменить одним
коитермом, не зависящим от одной переменной.
Пусть контерм п переменных Ki j(v) не зависит от двух пере-
менных Хр и хч (п>2). Тогда можно записать, что К/л (v) = (хр V
V*7) Kij(v) = Xpxq К i(v)\/XpXq-Ki.i(v) У ХрХч К}.,(к)\/
W,A'ij(v)=^(v)VKr(v)VKs(v)VKJ(v). Из этих соотношений
видно что каждый из четырех полученных мннтермов имеет среди
остальных по два соседних. Отсюда следует правило минимизации:
дизъюнкцию четырех мннтермов, каждый из которых имеет среди
остальных по два соседних, можно заменить одним коитермом, не
зависящим от двух переменных, причем исключаются те перемен-
ные, которые входят в мнптермы как с инверсией, так и без ин-
версии.
Пример. Было показано, что контерм Ki,t=Xi (п=3), т. е. кон-
терм не зависит от двух переменных ха и xt. Тогда легко показать,
что К, 7 (v) = ( х3 V хл ) ( х.2 У х2) -Л'117 (v) = х3 L> х, V *3 х.2 х, V
V*3*2*i У х3 x2*'i = Ki (v) V К, (v) V К-г (v) V К7 (v) , где каждый
мннтерм имеет по два соседних.
Продолжив рассуждения дальше, можно установить общее
правило минимизации одним конгермом п переменных K;,j(v), ,1е
зависящим от т переменных (wen), можно заменить дизъюнкцию
2т мннтермов если каждый нз них имеет по т соседних минтер-
мов среди остальных 2т—1 мннтермов.
Если контерм не зависит от т переменных, то принято
говорить, что он покрывает 2т мннтермов На этом свойстве кои-
термов и основывается минимизация функций f(v), заданных в
СДНФ, которая в соответщвпи с выражением (1 38) представляет
собой дизъюнкцию некоторого числа мннтермов К; • f(v)= V^i (v) •
Ч
Заменяя дизъюнкцию 2т (т—0. 1, ... п) мннтермов (2°= 1 в еду
чаях, когда какие-либо минщрмы не имеют ни одного соседнего
мпптерма) соответствующими контермамн JGj(v), функцию можно
представить в виде дизъюнкции некоторого числа контермов, по-
крывающих вес минтермы At-g, входящие в СДНФ функции:
Hv)=V О-51)
(J./)
Такая форма представления функций называется дизъюнктивной
нормальной формой (ДПФ). Если ДПФ содержит минимально воз-
можное число первичных термов х р' , то она называется минималь-
ной ДНФ (МДНФ). Следует отметить, что любые правила мини-
мизации сводяшя к сформулированному общему правилу, в то
время как алгоритмы (методы) минимизации могут сильно разли-
чаться .между собой
На основании идемпотентных законов один и тот же минтерм
X; (v), входящий в СДНФ, может использоваться несколько раз
22
для образования различных контермов K.-.j(v), так как Kis = Kis\7
УК; у VK^.
В общем случае для минимизации функций п переменных воз-
никает необходимость использовать любой мннтерм не более п раз,
так как он может быть соседним не более чем с п другими мин гер-
мами
Пример Пусть задана СДНФ функиии_трех переменных f(v) =
=K3(v)VA'j(v) VKt(v) VK?(v) =х3х2х( V x3x2xj V x3x2X| VWi-
Здесь для получения МДНФ мннтерм Ki(v)=X3X2Xi необходимо ис-
пользовать три раза: f(v) = (х3х2х,\/£зХ2Х1)\/(А'зХгХ1ух3х2х )V
V (x3x2xi У*'зх2Х1) == хгх (х3 у х3) Vx3Xi(x2Vx2) V x3x2(XiVxi) —
«=X2XiVx3Xi VXjX2.
Уже из этого элементарного примера видно, сколь сложно ис-
пользовать аналитический метод минимизации из-за трудоемкости
работы по отысканию соседних мннтермов (задача сше более ус-
ложняется при наличии в СДНФ группы, состоящей из 2т минтер-
мов при т>1, которые можно заменять одним коитермом).
Рассмотрим теперь методику получения МНФ в других базисах.
Для этой цели наиболее удобно использовать закон двойственности,
который обладает замечательным свойством- при преобразовании
любого логического выражения на основании закона двойствеиио-
е
сти ни число первичных термов хрр, ни общее число операции дизъ-
юнкции и конъюнкции, входящих в исходное логическое выраже-
ние, нс изменяется.
Пусть получена МДНФ некоторой функции f(v). Используя за-
кон двойного отрицания и закон двойственности, получаем
г <v> = VKuM = п ^77F’)- (1 • 52>
<*./> (/.л
Это соотношение и дает МИФ функции f(v) в базисе II — НЕ,
так как для ее реализации требуются только операции И — НЕ.
Запишем МНФ в базисе И НЕ функции трех переменных, МДНФ
которой была найдена: f(v) =хгХ|\/ХзХ1\/хзх2=х2Х|-х3Х|-ХзХе.
Получение минимальной конъюнктивной нормальной формы
(МКНФ) функции [(у) легко сводится к получению МДНФ ин-
версной функции f(v) и преобразованию ее с помощью закона двой-
ственности:
f(v)= У Ки<уу, (153)
«,/)
f (V) = П KZ7I4 = П Л1< j (г), (1.54)
(*./) (i-/>
где Mt.) — дизъюнктивные термы (1 50)
Пример. Пусть требуется найти МКНФ функции трех перемен-
ных f(v), значения которой равны 0 только в точках v0, Vi и v«
Совершенная ДН_Ф инверсной функции f(v)=Ko(v)V Ki(v)V
yKt(v) =х3х2х1\/х3х2х1\/х3х2Х1. Используя мннтерм Kc(v) =х3х2х1
дважды, легко показать, что МДНФ (1 53) инверсной функции
f(у) — х2Х|\/ХзХ2 Тогда МКНФ функции /(у) получается с помо-
щью закона двойственности f(v) =x»XiV*s**= (x2V*i) • (xsV*z).
23
Z,|| Z? I Z7 I g I ff
T.J
*2
Ю
0 0 10
X?
e)
W
ci о ГГ
Рис. 1 1
В базисе ИЛИ — НЕ МИФ функции /(v) может быть получе-
на непосредственно из МКНФ (1 54) с помощью закона двойного
отрицания и закона двойственности
/ (V) = П.Иг;(т) = V Al/J (v)- (1.55)
(i./)
Найдем МИФ в базисе ИЛИ — НЕ для функции /(v), рассмот-
ренной в предыдущем примере:
f (v) = (*! VM) (Хз\/Хг) =Х2У-Ч\/*'з'А2-
Таким образом, получение МКНФ и МНФ в базисах И—НЕ
п ИЛИ —НЕ функции j‘(v) все1да можно свести к получению
МДНФ либо функции f(v), либо ее инверсии f(v).
Диаграммы Вейча. Опп представляют собой один из табличных
способов задания функций и состоят из клеток, каждая из которых
соответствует определенной точке v, области определения функций.
Диаграммы Вепча для функции н переменных состоят из 2’1 клеток,
которые можно пронумеровать с помощью чисел i=0, 1........ 2"—1.
Чтобы с помощью диаграммы Вейча задать функцию f(v), необхо-
димо в каждую клетку с номером i занести значение функции /(v,) =
=а, = 0 или 1, которое оно принимает в точке v,
Рассмотрим диаграммы Вепча для функций трех переменных
(п = 3). Так как 2’!=23=8 то диаграмма Вейча состоит из восьми
клеток (рис. 1.1). Каждой стороне диаграммы Вейча соответствует
своя переменная хр (р=1, 2, 3), причем одной половине стороны
соответствует первичный терм хрр=хр — хр, а другой — первичный
терм херр=Хр—хр. Поэтому каждой клетке будет соответствовать
совокупность первичных термов xj, Xе,, х,1, а номер дайной клетки
будет определяться числом i=e3e2ei (рис. 1.1, а).
Любой миптерм A'i(v) представляет собой функцию, равную 1
только в одной точке v, области определения, поэтому иа диаграм-
ме Вейча он представляется единицей, стоящей только в одной клет-
ке с номером I. Например, на рис. 1.1,6 показана диаграмма Вей-
ча для минтерма K2(v) =*зх»*? = *зх2*1 • На Р|,с- 1 в- г ис-
пользованы упрощенные обозначения сторон диаграммы Вейча,
полностью соответствующие обозначениям иа рнс. 1.1, а (одна поло-
вина сторон соответствует хр, а другая — хР). Клетке с номером
(=2 соответствует на основании принятых обозначений совокуп-
ность первичных термов Хз, Ха и Xi, конъюнкция которых и пред-
ставляет собой миитерм K2(v). Таким образом, можно сказать, что
каждой клетке с номером i соответствует минтерм К,(\) Две клет-
24
ки диаграммы Вейча называются соседними, если им соответствуют
‘Лоседиие минтермы.
Основной особенностью диаграмм Вейча является то, что обо-
Значения их сторон с помощью первичных термов производятся
так, чтобы как можно больше соседних клеток имели общую грань.
Этому требованию могут удовлетворять многие варианты обозначе-
ний сторон диаграммы Вейча. Указанное требование к диаграммам
Вейча предъявляется для удобства отыскания контермов, покрыва-
ющих 2т минтермов (т<п, где п — число переменных). Изображе-
ние диаграмм Вейча на плоскости приводит к тому, что не все
клетки, которым соответствуют соседние минтермы, имеют общую
{рань Легко убедиться (рис, 1.1,а), что клеткам с номерами 0 и 4,
1 и 5 соответствуют соседние минтермы Поэтому диаграмму Вейча
/Ля трех переменных следует представлять себе свернутой в цилиндр
путем совмещения боковых сторон Тогда клетки с номерами 0 и 4,
а также с номерами 1 н 5 будут иметь общую грань.
Пример. Требуется составить диаграмму Вейча для функции
f(v), заданной табл 1.4. Для этого в клетки с номерами i диаграм-
мы Вейча следует занести значения функции f(v,)=O или 1, кото-
рые она принимает в точках vf (рис. 1 1, в) В § 1 2 было показа-
но. что СДНФ данной функции имеет вид f(v) = K1(v)V^2(v)\/
VKs(v) VK?(V) т е в диаграмме Вепча единицами заполняются
клетки, соответствующие этим минтерма.м. Таким образом, сущест-
вует однозначная связь между таблицей истинности (табл. 1.4),
аналитическим выражением для функции и диаграммой Вепча (рис,
1.1, в).
Некоторые особенности взаимосвязи таблицы истинности н диа-
граммы Вейча требуют пояснений. В табл 1 4 значения аргументов
указаны в явном виде в трех столбцах, обозначенных х.-„ х2,
а в диаграмме Вейча эти значения в явном виде отсутствуют Од-
нако поскольку каждой клетке с номером i соответствует точка vj
области определения функции, то данной клетке соответствует впол-
не определенная совокупность значений переменных х3, х2 и ху
(это соответствие указано в табл. 1.4). Легко заметить, что поло-
вине клеток диаграммы Вейча, обозначенной хр( р=1 2, 3), соот-
ветствуют значения л'₽=1, а другой половине клеток — х =0 Дру-
гая особенность взаимосвязи заключается в том, что минтермы,
равные 1 в точке с номером I, в диаграмме Вейча указаны в явном
виде, а в таблице истинности — в неявном виде (с помощью значе-
ний аргументов хг). Например, строке с номером 1=2 соответству-
ют значения л'з=0, *2=1 и *1 = 0. Поэтому K;(v)=K2(v) =
=ХзХ2х?=:Хзл:2х1 • а в Диаграмме Вейча клетка с номером 1=2 не-
посредственно обозначена через x3XjX| (рис 1.1,6).
Указание в явном виде одних величин вместо других в табли-
цах истинности и диаграммах Вейча связано с различием их назна-
чения: таблицы истинности наиболее удобны д-тя первоначального
описания переключательных функций, а диаграммы Вейча — для их
минимизации. Клетки, содержащие в диаграмме Вейча единицы, бу-
дем называть 1-клеткамп а клетки, содержащие нули—О-клетка-
ми. Было показано, что любой контерм K.„j(v). не зависящий от т
переменных (т<л, где п — число переменных), представляет собой
дизъюнкцию 2т минтермов, каждый из которых имеет средн осталь-
25
пых по т соседних. Поэтому диаграмма Вейча для таких контор
мов содержит 2m 1-клеток.
Основное свойство диаграмм Вейча заключается в том, что
1-клетки любого контерма K.j(v) образуют на ней область, япля-
ющуюся прямоугольником и только прямоугольником (для трех
переменных эта область представляет собой прямоугольник на ци-
линдре), причем переменные хР. от которых контерм K,j(v) не за-
висит, имеют в этой области различные значения^ (хр н хр), а ос-
тальные переменные — только одно значение (хр пли хг). Такне
области называются m-кубами («1=0, 1, .... п; 0-кубу соответству-
ет минтерм, а и-кубу — константа единица) Так как m-куб пред-
ставляет собой область, состоящую из 2"* 1-клеток, то говорят, что
от-куб покрывает 2"‘ 1-клеток Чтобы записать контерм Ki.j(v), со-
ответствующий некоторой прямоугольной области (некоторому
m-кубу) в явном виде, необходимо просто составить конъюнкцию
из первичных термов х^р, которые в этой области на диаграмме
Вейча имеют постоянные значения (только хр или только х,,).
В cooiBCTCiBHH с общим правилом минимизации получение
МДНФ с помощью диаграмм Вейча сводится к отысканию мини-
мального числа «i-кубов максимального размера, состоящих из
1-клеток, т. е. к отысканию минимального покрытия /п-кубами
I-клеток и составлению дизъюнкции контермов (v), соответст-
вующих этим /н-кубам (любая 1-клетка должна войти хотя бы
в один щ-куб) Согласно идемпотентным законам любая 1-клетка
может входить в несколько различных т кубов.
На рис. 1.1 в штриховыми линиями обозначены два 1-куба,
образованные 1-клетками с номерами 5 и 7, 1 п 5, которым соот-
ветствуют коптермы х8Х| и x2Xi, а 1-клетка с номеро- 2 не имеет
ни одной соседней 1 клетки, поэтому ей соответствует 0-куб, пред-
ставляемый миптерыо.м хлЛ'г*|._МДНФ данной функции записыва-
ется в виде /(v) =.VxXiV*'?xiVa’x2*i- МИФ в базисе И — НЕ этой
функции получается из МДНФ в соот-ветствии с (1.52) /(v) =
= Х’зХ1 V*2*l \Аз-ЧЛ| =Xs*l • Л'гХ1 -ХзЛ/Л1.
Для получения МКНФ функции f(v) следует найти МДНФ ин-
версной функции f(v), т. е. следует иайгп минимальное покрытие
всех 0-клеток функции f(v) f(v)—XsXiV-^a'iУхзХг* а МКНФ
получается на основании закона двойственности f(v) =x3XiV-*:,v1\/
\/х3х2Х|= (х3ух ) • (х2у.Т1) (*'з\/*'/\Л1) МИФ в базисе ИЛИ НЕ
данной функции получается из МКНФ в соответствии с (1.55)
f(y) =Хз\Лч V*'2V*'i V*sV*i.
Из рне. 1.1, г следует, что минимальное покрытие 1-клеток
функции f(v) состоит из двух 2-кубов, которым ^соответствуют кон-
термы Хг И Xi, поэтому МФНФ функции f(v)=X2V*'l. МКНФ фун-
кции в данном случае совпадает с МДНФ, a )(v)=x2xl— МНФ
в базисе И—НЕ и f(v) x2V*'i—МНФ в базисе ИЛИ — НЕ.
Диаграммы Вейча для четырех переменных показаны на рис.
12. Так как v— (лц, х3, х2, xj) п тч=(е4, е3, е2, еО, еде /=£463^2^1,
то номера клеток i диа<раммы Вейча вычисляются па основании пер-
26
б)
Рис 1 2
внчных термов хр', используемых для обозначения ее сторон (рис.
I 2, а) Легко убедиться, что к теткам с номерами 0 и 2; 0 и 8; 2 и
10 8 и 10 соответствуют соседние минтермы. Чтобы эти клетки
имели общую грань, следует диаграмму Вейча для четырех пере-
менных представлять себе свернутой в тор путем соединения боко-
вых сторон (получается цилиндр) и совмещения оснований цилинд-
ра Тогда, например, область, состоящая из I-клеток с номерами
0, 2, 8 и 10, буде! представлять собой прямоугольник на торе, т. е.
2-куб, который соответствует контерму х3х>.
Диаграмма Вейча, показанная на рис. 1.2,6, задает некоторую
функцию /(v). Минимальное покрытие 1-клеток состоит из одного
3-куба и двух 2-кубов, которым соответствуют контермы х2. x3xt
и Хзлт, поэтому МДНФ данной функции f(v) —хг\/ХзХ1\/ХзХ1 Ми-
нимальное же покрытие 0-клеток состоит из двух 1-кубов, которым
соответствуют контермы ХзХ2х'| н х3х2Х|, поэтому МКНФ этой функ-
ции f(v) — (хзVх-* V-*i)/ (л*з\/л'2VA'i) Из МДНФ и МКНФ ие со-
ставляет труда получение МИФ в базисах И — НЕ н ИЛИ — НЕ.
Выбор »п-кубов, покрывающих 1-клетки диаграммы Вейча, не
всегда столь очевиден, как это было в предыдущих примерах. На
рис. 1.2,6 часть 1-клеток можно было бы покрыть 2-кубом (ему
соответствует контерм Xt-vJ. Однако при покрытии остальных четы-
рех 1 клеток 1-кубами становится понятным, что необходимость ис-
пользования 2-куба отпадает МДНФ этой функции f(v) = x<x'3x2V
Vx3x2xtV-V3X2X1VXjXjX? Таким образом, ие всегда следует начинать
покрытие 1-клеток с отыскания m-кубов максимального размера.
Сформулируем общие правила минимизации функций с помо-
щью диаграмм Вейча, справедливые для любого числа перемен-
ных п-
для получения МДНФ необходимо найти минимальное покры-
тие 1 клеток, которое состоит из минимального числа m-кубов мак-
симального размера;
m-кубу, покрывающему 2т 1-клеток, соответствует контерм, не
зависящий от л> переменных, причем исключаются те т перемен-
ных которые в прямоугольной области на дпаграмме_ Вейча, со-
стоящей из 1 клеток, имеют различное значение jq, и хр\
прямоугольные области на диаграммах Вейча, используемые
при минимизации, могут состоять только из 2т клеток, где т=0,
1, .... п, т. е из 1, 2, 4; 8; 16 и т. д 1-клеток;
27
покрытие 1-клеток следует начинать с выбора тех 1-клеток, ко-
торые могут войти в один и только один m-куб, а затем выбранные
таким образом 1-клетки покрываются от-кубами максимального раз-
мера (это правило позволяет исключить возможность появления
лишних /n-кубов, как это могло иметь место в примере, приведен-
ном на рнс. 1" 2, я);
если 1-клеток, входящих только в одни /n-куб, нет, то следует
рассмотреть несколько вариантов минимизации.
Диаграммы Вейча для числа переменных и >4 составляются нз
идентичных (в смысле обозначения сторон первичными термами
диаграмм Вейча для четырех переменных. Па рис. 1 3 пред-
ставлены диаграммы Вейча для п — 5 и 6. Две диаграммы Вейча
для четырех переменных будем называть соседними, если они име-
ют общую грань. Клетки, расположенные в одинаковых местах со-
седних диаграмм Вейча для четырех переменных, являются сосед-
ними, так как им соответствуют соседние ыиптермы. Так, например,
клетки с номерами 0 и 16; 5 и 21 и т п. (рис. 1.3. а), 0 и 16; 0 к 32;
5 и 21; 5 п 37 и т.п. (рнс. 1 3, в) являются соседними, но клетки О
и 48; 5 и 53; 16 и 32 и т.п (см. рис. 1.3, е) не являются соседними,
так как они расположены не в соседних диаграммах Вейча для че-
тырех переменных.
Легко убедиться в том, что т кубы, расположенные в одинако-
вых местах двух соседних диаграмм Вейча для четырех перемен-
ных, образуют (т+1)-куб С учетом этого МДНФ функцни_Нм),
представленной на рнс. 13,6, имеет вид /(v) V*2*i
В диаграммах Вейча для шести переменных /n-кубы располо-
28
Рис 1 4
женныс в одинаковых местах всех четырех диаграмм Вейча для
четырех переменных, образуют ('н+2)-куб. Поэтому МДНФ функ-
ции, представленной на рнс, 1.3 г, имеет вид f(у) =x^cj\/X5*4XiV
V*e*'4vlV*'6*5*4
Минимизация неполностью определенных функций Основная
задача минимизации неполностью определенных функции заключа-
ется в отыскании оптимального варианта се доопределения, позво-
ляющего получить минимальную из всех возможных ДПФ пли КНФ.
Если значения функции не заданы в т точках, то ее можно доопре-
делить 2т способами. Поэтому .минимизация неполностью опреде-
ленной функции состоит в выборе одной из 2"1 полностью опреде-
ленных функций, которая имеет минимальную ДНФ пли КНФ.
СДНФ неполностью определенной функции / (v) можно представить
в виде
Z(v) = VKi.(v) V®VK;r(v),
fs ‘
где v=(x,. Xi); i«—номера тех точек области определения, в ко-
торых функция f(v/s) = l, a t, — номера тех точек области определе-
ния, в которых функция f(v) имеет неопределенное значение, т. е.
f(v/r)=<D.
Пусть задана СДНФ неполностью определенной функции четы-
рех переменных; х,, х3, х2, хи /(v)=KoVK:V^V/<sVa>(/(iV/<-1V
VKeVKcVKis), где Ki—Ki(v). Составим для этой функции диаграм-
му Вейча (рис. 1.4). Для этого в клетки с номерами 1 = 0, 4, 7 i 8
следует занести значения функции, равные I, а в клетки с номерами
1=1, 5, 6, 9 и 12 — неопределенные значения Ф. С помощью диаг-
раммы Вейча легко найти все минимальные покрытия, полагая ли-
бо Ф=0, либо Ф-1. На рнс. 1.4 представлены два варианта доопре-
деления^ функции f(y), которые дают минимальные ДНФ, f(v) —
=x4x3\/X2Xi, f(v) — x-iXsX/xiXi (Ф = 0, если символ Ф нс вошел пи
в одни m-куб, и Ф=1, если он вошел хотя бы в один т-куб)
Аналогично этому можно найти п МКНФ данной неполностью
определенной функции, произведя оптимальным способом доопре-
деление инверсной функции. f(v) =xix3\z'^3x2, f(у) = (Х4\Дз) (x<V
V-^г). Для данной функции имеется только один способ доопределе-
ния, дающий минимальную КНФ.
1.4. Комбинационные схемы
Логическая схема, выходные сигналы zq которой описываются
системой переключательных функций
гч fq (*п > • • > *1) .
(1.56)
29
Рис 1.5
Рис. 1 6
Рис 1.7
где хр — входные сигналы логической схем л р -1...Л, q=\...k, на-
зывается КС. Из системы (1.5b) следует, что КС реализует однознач-
ное соответствие между значениями входных и выходных сигналов.
При синтезе КС, имеющих несколько выходов zq, независимая ми-
нимизация каждой функции ..., Xi), как правило, не дает оп-
тимального результата в смысле суммарного числа первичных тер-
мов, требуемых для представления функций.
Совместная минимизация функций. МДНФ функций fi(v)
и fa(v), заданных диаграммами Вейча иа рис. 1 5,
/1 ('’) = Х-1 Хд V *4 X2; f2 (v) = Л'д Х3 \/ Х3 Х2- (1 • 57)
На рис. 1.6,а показана КС, реализующая эти функции. Из рис.
1.5 следует, что функции fi(v) и J2(v) можно представить также
в форме (не МДНФ):
/1 (v) = х3 V х3 х2; /2 (V) = х4 хя V *4 *'s *2 (1.58)
Контерм X4*‘3x2 входит в обе функции, а для его реализации тре-
буется только одни логический элемент (ЛЭ) И. Для реализации
функций в форме (1.58) требуется семь первичных термов, а в фор-
ме (1.57)—восемь первичных термов. На рис. 1.6,6 показана КС,
реализованная в соответствии с (1.58). Сложность реализации КС
можно оценивать также по суммарному числу входов используемых
ЛЭ.
При совместной минимизации нескольких функций следует отыс-
кивать конъюнктивные термы, входящие более чем в одну функ-
цию, что, как правило, дает лучший результат, чем независимая ми-
нимизация каждой функции в отдельности. Или, более строго, сле-
дует отыскивать совместное покрытие всех функций минимальным
числом m-кубов (контермов) максимального размера.
Порядок КС. Максимальное число последовательно выполняемых
логических операций для реализации функции [(хп Xi) называ-
ется порядком переключательной функции. Функции, представлен-
1
ные в любой нормальной форме, имеют порядок нс выше второго.
Порядком КС называется максимальное число последовательно
Ьключепных ЛЭ. Порядки КС и соответствующих iui функций сов-
падают. Па рис. 1.6 КС реализованы в соответствии с МДНФ и ДНФ,
которые имеют второй порядок, и максимальное число последова-
тельно включенных ЛЭ равно двум.
При вынесении в ДНФ обшпх членов за скобки порядок функ-
ции увеличивается. Функция
f(y) = -'1 *3 *2 V *4 *'з V *4 х2 Xi (1.59)
представлена в МДНФ. Этой функции соответствует КС второго по-
рядка, показанная па рнс. 1.7, а. Иначе эта КС называется двухъ-
ярусной. На основании дистрибутивных законов функцию (1.59)
можно представить в форме
f (*) = х41 (х.2 \J лу) V х, xj, (1.60)
которой соответ :твует схема на рис. 1.7,6. В этой КС максимальное
число последовательно включенных ЛЭ равно четырем, т. е. КС
имеет четвертый порядок (четырехъярусная КС).
Каждый ЛЭ имеет конечное быстродействие, которое можно ха-
рактеризовать задержкой распространения сигналов t3 от входов
к выходу. Чем выше порядок КС, тем меньше ее быстродействие.
Скобочные формы представления функций типа (1.60) используются
для уменьшения стоимости КС. Так, суммарное число входов ЛЭ на
.рис. 1.7, а равно 12, а на рис. 1.7,6—10. В обшем случае стоимость
КС и ее быстродействие жестко связаны. Реализация КС с большим
числом входов на основании функций, представленных в ДНФ
(МДНФ), практически неприемлема нз за большого числа требую-
щихся ЛЭ. Па практике очень часто используются КС, имеющие по-
рядок выше десяти. В таких КС уменьшение быстродействия оправ-
дывается существенным снижением стоимости их реализации.
Переходные процессы в КС. При изменении входных сигналов
КС из-за инерционности ЛЭ в пей начинает протекать переходный
процесс. Максимальная длительность переходною процесса опреде-
ляется максимальным числом последовательно включенных ЛЭ (по-
рядком КС). Входные сигналы хр изменяются не мгновенно, т. е. сиг-
налы имеют фронты конечной длительности (рис. 1.8). В момент
изменения входных сигналов хр они имеют неопределенное значе-
ние Ф. По этой причине, а также из-за задержек сигналов в ЛЭ
выходные сигналы КС при переходном процессе могут принимать
значения, не соответствующие описывающим их функциям (1.56).
Из этого следует, что функции (1.56) описывают КС только в ус-
тойчивом состоянии (после окончания переходных процессов). По-
явление кратковременных ложных значений выходных сигналов КС
может привести к неправильному срабатыванию других схем, в ко-
торых выходные сигналы КС используются в качестве входных.
Из рис. 1.9, а следует, что МДНФ функции f(v) — jr3x2V-*3^i«
Этой функции соответствует схема па рис. 19,6. Временные диа-
граммы иа рис. 1.10 поясняют повеление КС при х2 х, 1 и нзме-
31
Рис 1.9
Рис 1 10
пенни входного сигнала х3 при различных соотношениях задержек
1з| И 1J2 сигналов вЛЭИ«|ниг Из МДНФ функции следует, что
при х2- Х1=1 функция f(v)=x3Vx3=I. При переходном же процес-
се, как видно из рис. 1.10, на выходе КС появляется кратковремен-
ное ложное значение f(v)=O. Явление неодновременности изменения
выходных сигналов ЛЭ при одновременном изменении их входных
сигналов называется состязание.» ЛЭ. Они называются критическими,
если приводят к появлению на выходе КС кратковременного ложно-
го значения функции f(v)
Синтез КС, свободных от состязаний Если в каждый момент
времени допускается изменение только одного входного сигнала КС,
то ее синтез можно выполнить так, что при изменении любого вход-
ного сигнала выходные сигналы при переходном процессе не будут
иметь ложных значений [1, 2]. Такие КС называются свободными от
состязаний. Методика синтеза КС, свободных от состязаний, с по-
мощью диаграмм Вейча изложена в [2] и заключается в следующем
все соседние 1-клетки должны быть покрыты хотя бы одним m ку-
бом Если иа рис. 1.9,а добавить 1-куб, которому соответствует
контерм х2хь то все соседние 1-клетки будут покрыты »г-кубами,
а функция f(v) будет иметь вид
f (V) = Х2 X/ Х3 V х2 Xi (1.61)
Такая форма представления функции называется МДНФ, сво-
бодной от состязаний. Из (1.61) следует что при Jt»=Xi=l функция
f(v) = l независимо от значения сигнала л'з, т. е изменения сигнала
х3 не оказывают воздействия на выходной сигнал КС.
Закон двойственности для комбинационных схем. Пусть КС вы-
полняет функцию f(v)=x3X2V*'s*i (рис 19,6). Тогда f(v)=x3x2&
&x3xt—МНФ функции в базисе И—НЕ (рис. 1.11, а) и f(v) —
Vx’sV^i — МНФ инверсной функции в базисе ИЛИ—НЕ
(рис. 1 11,5) Из рис. 1 11 следует, что при замене ЛЭ И—НЕ на
32
Рис. 1.11
ЛЭ ИЛИ—НЕ необходимо все входные и выходные сигналы заме-
нить иа инверсные. Рассмотренный пример иллюстрирует закон двой-
ственности для двухъярусных КС. Данный закон справедлив и для
более сложных логических схем (многоярусных КС в схем с обрат-
ными связями, которые в большинстве случаев не являются КС).
Действительно, ЛЭ И—НЕ, имеющий т входов, выполняет функцию
ft(xm...., х,)=Лт-а ЛЭ ИЛ И—НЕ — Функцию fs(x„..............Х|) =
==XmV-. V*2Vxi=*m’ >*) Следовательно, для пре-
образования любой логической схемы, выполненной на ЛЭ И—НЕ,
в схему, выполненную на ЛЭ ИЛИ—НЕ, достаточно все ЛЭ И—НЕ
заменить на ЛЭ ИЛИ—НЕ, а все входные н выходные сигналы ис-
ходной схемы заменить их инверсиями
Хорошей иллюстрацией закона двойственности являются схемы
асинхронных потенциальных R-S-трпггеров (см. § 2.5).
2. Интегральные микросхемы
2.1. Сравнительная характеристика стандартных интегральных схем
В зависимости от технологии изготовления ИС подразделяются
на серии (семейства), различающиеся физическими параметрами ба-
зовых элементов, а также числом и функциональным назначением
входящих в их состав микросхем В настоящее время разработано
несколько десятков технологий изготовлении ИС. Наиболее широ-
кое применение находят ИС, изготовляемые по ТТЛ-, КМОП-
и п МОП технологиям Каждая технология непрерывно совершенст-
вуется с целью увеличения быстродействия ИС, уменьшения по-
Таблица 2.1
Серия ИС эн d3V Р, мВт/вент. I , мкА вх X о ® VTJW J : * S 3 * СО < а к 3 о х -- С 5 е с. о
SN74 10 10 40 —1,6 35 -400 16 10 100
SN74L 33 1 10 —0,18 3 —200 3,6 10 33
SN74H 6 22 50 —2 50 —500 20 10 132
SN74I S 9,5 2 20 —0,36 45 —400 8 20 19
SN74S 3 19 50 —2 125 —1000 20 10 57
SN74ALS 4 1 10 —0,2 50 -400 8 40 4
SN74AS 1.5 22 — 200 —. 20 100 33
SN74F 2 4 20 —0,6 130 —1000 20 33 8
3-376
33
Таблица 22
Серия ИС Серия НС
отечественная зарубежная отечественная зарубежная
155 SN74 133 SN54
158 SN74L 136 SN54L
131 SN74H 130 SN54H
555 SN74LS 533 SN54L.S
531 SN74S 530 SN54S
КР1533 SN74AI.S 1533 SN54ALS
KP153I SN74F 1531 SN54F
требляемой мощности и увеличения степени интеграции — числа эле-
ментов, разметаемых на кристалле заданной площади.
ТТЛ ИС. В табл. 2.1 [3] приведены основные параметры базо-
вых алемеитов различных серий зарубежных ИС, изготавливаемых
по ТТЛ-технологиям, а в табл. 2.2 - соответствие зарубежных ИС
отечественным.
Кроме серий SN74, зарубежными фирмами выпускаются серии
SN54 и SX84, различающиеся только температурным диапазоном
н допустимым отклонением напряжения источника питания от но-
минала (табл. 2.3) [3, 4].
Таблица 23
Серия НС Диапазон рабочих температур. еС Напряжение питания» В
SN54 —55. .4-125 4,5. ..5,5
SN74 0. 70 4,7о. 5,25
SN84 —25. . |-85 4,75. 5,25
Наиболее важным параметром, характеризующим качество се-
рий НС, является работа переключения — произведение среднего
времени задержки сигналов в пентиле /3 ср иа мощность потребления
вентиля Р (табл. 2.1). Остальные параметры в табл. 2.1 означают:
— входной ток при подаче на вход уровня логического нуля;
/вЧ—входной ток при подаче па вход уровня логической единицы;
Ртах — максимальная частота переключения; /'Ь1Х—выходной ток
при уровне логической единицы на выходе,/дЫХ—выходной ток при
уровне логического нуля на выходе, и-пагрузочная способность (от-
ношение
Серия SN74F/SN54F [5, 6] разработана фирмой Fairchild
в 1979 г, остальные серин — фирмой Texas Instruments за 1963—
1982 гг. Семейство SN54 выпускается для военных применений,
а семейство SN74 — коммерческих (табл. 2 3) Первой была выпу-
34
•цена серия SN74/SN54 (стандартная). В 1967 г. в дополнение к ука-
занной серии были разработаны серии SN74H/SN54H (High speed—
быстродействующая) н SN74L/54L (Low power — маломощная), что
позволило разрабатывать более высокочастотные цифровые устрой-
ства при обшем снижении потребляемо!! мощности (высокочастотные
узлы выполняются па ИС серии S \I74H, среднечастотпые — SN74.
а ппзк (частотные — S\ 4L)
В 1969 г была разработана серия SN74S/SN54S, 1971 г, —се-
Ьрия SN74LS/SN54LS. 1980 г. — SX74ALS/SN54ALS, 1982 г. —се-
рия S\'74AS/SN54AS (S — Schottky, LS—Low power Schottky;
ALS — Advanced Low power Schottky, AS — Advanced Schottky;
(Advanced — усовершенствованная) [3]. Все эти серии, как и серия
SN74F/SX54F (FAST — Fairchild’s Advanced Shottky TTL), осно-
ваны на использовании диодов Шотки, предотвращающих режим
глубокого насыщения транзисторов, что значительно увеличивает
скорость переключения вентилей Наиболее перспективными явля-
ются ИС с диодами Шоткп. В настоящее время широкое применение
при проектировании цифровой аппаратуры находит серия
SN74LS/SX54LS (серия 555 533).
Все серин, указанные в табл. 2.1 н 2.2, совместимы по входам
и выходам: выходное напряжение логического нуля 67„ых<0,4 В;
входное напряжение логического нуля U^x СО,4 В; выходное на-
пряжение логической единицы £7*ых.>2,4 В; входное напряжение
логической единицы £/^^2,4 В. При использовании ИС различных
серий в одном устройстве следует учитывать взаимную нагрузочную
способность (табл. 2.4). Все серин ИС содержат кроме элементов со
Таблица 2.4
Вход ИС серий
Выход 1-1 С серий SN74 SN74LS SN74S SN74ALS SN74AS
155 SN74 10/30 40'120 8/24 80 /240 30/240 26/80
555 SN74LS 5/15 20/60 4/12 40/120 40/120 13 40
531 SN74S 12/30 50/120 10(24 100/240 100/240 30 100
КР1533 SN74ALS 5/15 20/60 4/12 40/120 40/120 13'40
— SN74AS 12/35 50/150 10/30 100 300 100/300 30/80
КР1531 SN74F 12/40 50/150 10/25 100 250 100 250 30'100
стандартным выходом (параметры приведены в табл. 2.1) элементы
с повышенной нагрузочной способностью (буферы) В табл. 2.4 пер-
вое число указывает нагрузочную способность для элемента со
стандартным выходом, а второе — для буфера.
На рис 2.1 показаны условные графические обозначения (УГО)
основных ЛЭ: повторителя, НЕ (инвертора), И, И—НЕ, ИЛИ,
ИЛИ—НЕ, сумма по модулю дна и И—ИЛИ—НЕ, выполняющего
3*
35
Рис. 2.1
74 7J 12 П № 9 8 П 13 12 ~ Н 10 98
_-о о—»-о о-*О о-*о [—0 о---------о—*-о о—о—-о
+58 +5В
О-*О О—»-О О—*О о—| о—0—^0 О—о—»-О О-|
1 2 i 4 5 5 Z-L 1 г Ь S 6 /А-
Рис. 2.2
функцию y—xtx3\jx^x\. Такие же обозначения используются и для
перечисленных ЛЭ С большим числам входов.
В табл. 2.5 приведены средние значения основных параметров
ЛЭ И—НЕ, ИЛИ—НЕ, И, ИЛИ, НЕ, сумма по модулю два, И—
ИЛИ—НЕ и расширителей по ИЛИ [3]. Как правило, разработчи-
кам электронной аппаратуры достаточно знать указанные парамет-
ры для правильного выбора серин ИС, подробные же таблицы
параметров, приводимые в справочниках [7, 8], используются при не-
обходимости более точных опенок задержек в цепях передачи сиг-
налов и учета различий входов по потребляемому току. На рис. 2.2
показано расположение выводов ЛЭ каждая линия,'соединяющая
внешние контак гы ИС, соответствует одному ЛЭ, а стрелка указы-
вает выход ЛЭ. Такой способ разметки выводов позволяет в ком-
пактной форме представить цоколевки многих ЛЭ независимо от вы-
полняемой ими функции, переход же к УГО достаточно просто осу-
ществляется с помощью рнс 2 I. На [ ис. 2.3.« б показаны УГО ИС
ЛЕ7 (два 5-входовых ЛЭ ИЛИ—НЕ) и ЛЕЗ (два 4-входовых ЛЭ
ИЛИ—НЕ со стробированием). ИС ЛЕЗ выполняет функцию £/=
= (х4У/ХзХ/ХгХ/х^Е, где Е — стробирующий сигнал (f— Enable —
разрешение).
Имеющий нечетное число входов т ЛЭ, выход которого при-
нимает значение логической единицы только в тех случаях, когда
36
Таблица 25
Отечественные ТТЛ-серии SN74 (фи Sil ,da‘c; мВт нотр г 3 * х о § Функция ЛЭ Номер рпсунщ
155Л.А1 20 10 20 16/0,4 4И-НЕХ2 2.2,0
555ЛА1 LS20 9,5 4 8,0,4 То же 2 2,8
531ЛА1 S20 3 38 20'1 » 2 2,8
1533ЛА1 ALS20 9,5 2,5 8/0,4 » 2.2,0
155ЛА2 30 10 10 16.0,4 8Н—НЕ 2 2,е
555ЛА2 LS30 7 2,4 8/0,4 То же 2 2,е
531ЛА2 S30 3 19 20/1 2.2.е
1533ЛА2 ALS30 7 1,9 8-0,4 » 2.2,е
155ЛАЗ 00 10 40 16/0,4 211—HF.X4 2 2,6
555ЛАЗ 1.S00 9,5 8 8 0,4 То же 2 2.6
531ЛАЗ S00 3 76 20/1 » 2.2,6
1533ЛАЗ A1.SOO 4,5 5,2 8'0,4 X» 2 2,6
158 ЛАЗ L00 33(50 пФ) 4 3,6/0,2 » 2.2 ,6
131 ЛАЗ НОО 6(25 пФ) 88 20/0,5 » 2.2,6
155Л.А4 10 10 30 16.0,4 ЗИ-НЕХЗ 2.2 *
555ЛА4 LS10 9,5 6 8/0,4 То же 2 2,“‘
531ЛА4 S10 3 57 20/1 » 2.2/
Г533ЛА4 ALSIO 7 3,75 8 0,4 > 2.2,“
155ЛА6 40 10,5 52 48/1.2 411 —НЕ х 2 2.2,0
555ЛА6 LS40 12(45 пФ) 8,6 24/1,2 То же 2.2,0
155ЛА12 37 10 ,5(45 пФ) 108 48/1,2 211—НЕ х 4 2.2,6
555ЛА12 LS37 12(45 нФ) 17,2 24/1,2 То же 2.2,6
531ЛА12 S37 4(50 пФ) 164 60'3 » 2.2,6
133ЛА15 — — — — 2И—НЕХ4 2.2,6
531ЛА16 S140 1(50 пФ) 88 60/40 411—ПЕХ2 2.2,0
155ЛЕ1 02 10 56 16 0,4 2ИЛИ- —НЕх4 2.2, в
555ЛЕ1 LS02 10 11,2 8/0,4 То же 2.2,в
531ЛЕ1 S02 3,5 116 20/1 » 2.2,в
1533ЛЕ1 ALS02 5,5 7,6 8/0,4 » 2.2,8
155ЛЕ2 23 10,5 46 16,-0,8 4ИЛН- -НЕх2 2.6 6
155ЛЕЗ 25 10,5 46 16/0,8 То же 2.3,6
155ЛЕ4 27 8,5 66 16.0,4 ЗИЛИ- -НЕхЗ 2.2,г
37
Окончание табл. 2.5
Отечестрснныс ТТЛ-серии SN74 *я.ср’ ИС (С„й15 пф) ь <3 с с ук хяв^/Хяву Функция ЛЭ Номер рисунка
Е55.ТЕ4 LS27 10 13,5 8/0,4 зили— —НЕХЗ 2.2,а
155ЛЕ5 28 7(50 пФ) 112 48/2,4 2ИЛИ— —НЕХЗ 2.2,в
155ЛЕ6 128 7(50 пФ) 112 48'2,4 То же 2.2,в
531ЛЕ7 S260 4 108 20/1 БИЛИ— —НЕх2 2.3,а
155ЛИ1 08 15 76 16/0,8 2ИХ4 2.2,6
555ЛИ1 LS08 12 17,2 8/0,4 » 2.2,6
531 ЛГИ S08 4 8 128 20/1 2.2,6
1533ЛИ1 ALS08 6,5 8,8 8/0,4 2 2.2,6
555ЛМЗ LS11 12 12,9 8/0,4 ЗИхЗ 2.2,а
531Л ИЗ S11 4,8 93 20/1 То же 2.2,г
555ЛИ6 LS2I 12 8,6 8/0,4 4ИХ2 2.2, д
155ЛЛ1 32 12 96 16.0.8 2ИЛ11Х4 2.2,6
555ЛЛ1 LS32 12 20 8,0,4 То же 2.2,6
531ЛЛ1 S32 4 140 20 1 » 2.2,6
155ЛН1 04 10 60 16/0,4 НЕхб 2.2 а
555ЛН1 IS04 9,5 12 8/0,4 2.2,а
531ЛН1 S04 3 114 20 1 2.2,а
1533ЛН1 ALS04 3,5 7,5 8/0/4 » 2.2,а
155ЛП5 86 14 152 16/0.8 Сумма 2.2,6
555ЛП5 LS86 10 30,4 8/0,4 по модулю 2.2,6
531Л П5 S86 7 252 20/1 дгах4 2.2,6
1533ЛП5 ALS86 — — 8/0,4 То же 2.2,6
155ЛР1 50 10,5 28 16,0,4 И—ИЛИ— -НЕ 2.5
155ЛРЗ 53 10,5 23 16,0.1 То же 2.5
155ЛР4 Н55 7 40 16/0,4 2.4
555ЛР4 LS55 12,5 2 8 8 0 1 2 4
531ЛР9 S64 3,5 29 20/1 » 2.5
555ЛР11 LS51 12,5 2,8 8/0,4 » 2 4
531ЛР11 S51 3,5 2,8 20/1 » 2.4
555ЛР13 LS54 12,5 4,5 8/0,4 » 2.5
155ЛД1 60 — 8 — 4-входовый расширитель 2.6,6
155ЛДЗ — — 4 — 8-входовый расширитель 2.6,«
38
531ЛЕ7
1533ЛПЗ
Рис. 2.3
более чем па половину входов поданы сигналы логической едини-
цы, называется мажоритарным элементом Трехвходовой мажори-
тарный элемент с прямым выходом выполняет функцию г/- XiX2V
V*i*sV*i*3, а с инверсным выходом — функцию у= х,хг\/х х3у
V*2*t=*i*s\/*i*3V*2*3- На рис. 2.3, в показаны две эквивалентные
формы такого мажоритарного элемента, соответствующие двум при-
веденным формам представления функции (НС 533Л113). На осно-
вании закона двойственности многие ЛЭ могут быть также пред-
ставлены в двух эквивалентных формах. НС 1533ЛПЗ (рис 2.3, г)
выполняет функцию DO, = (DI.л-DI„VDIl(1-DI№\/DI,rD!,2) Av
\ZDIij-E, t. с. при E=0 представляет строенный 3-входовый мажо-
ритарный элемент (DO—Data Output, DI—Data Input)
Интегральные схемы различных серий, имеющие одинаковые
названия (например, .'IA3, ЛИ1 ид) как правило, имеют одина-
ковое функциональное назначение н расположение выводов. Исклю-
чением из этого правила являются в основном нскоюрые ЛЭ И—
ИЛИ—НЕ (рис 2 4) и приведенные мажоритарные элементы. Конеч-
но. ие следовало бы для ИС, имеющих различное функциональное
назначение, использовать одинаковые обозначения Указанное пра-
вило позволяет применять новые серин ИС и в старых разработках.
В дальнейшем на рисунках будут указываться ИС только одной се-
рии, хотя такие ИС могут выпускаться и в других сериях
Некоторые ЛЭ II—ИЛИ—НЕ (рис. 2.4 и 2.5) имеют дополни-
тельные входы С—Collektor и Е—Emitter, используемые для под-
ключения расширителен по ПЛИ ЛД1 и ЛДЗ К выводам С и А под-
ключены коллектор и эмиттер предварительного усилителя ЛЭ
И—ИЛИ—НЕ, а выходами ИС_ЛД1 и ЛД2 являются открытый кол-
лектор (обозначается знаком О) и открытый эмиттер (обозначается
знаком ф), т. е. коллектор и эмиттер, не подключенные к нагруз-
кам. На рис. 2.6,а показана схема подключения ИС ЛД1 и ЛДЗ
к ИС 155ЛР4, которая выполняет функцию
У *1 *2 *3 Х1 V xi хе X- *я X., х1о Х’и Х12 V *13 *11 *13 *16 V
V *17 *1В *19 *21-
39
Рис. 2.5
Рис. 2.4
Рис. 2.6
Интегральная схема ЛЕ2 состоит из дв\: стробируемых ЛЭ
ИЛИ—НЕ, один из которых расширяемый по ИЛИ. Схема, представ-
ленная на рис. 2.6, б, по одному из выходов выполняет функцию
у = *1 х2 х3 xt V х. х6 х-, х8 V *t> *ю *и х12 V (*is V «и V *15 V *ie) Е-
Таблица 2.6
Число выводов ИС Корпус + ^п
8 4 8
14 7 14
16 8 16
18 9 18
20 10 20
22 11 22
24 12 24
40
Приводимые в справочнике ИС имеют в основном 8, 14, 16, 18,
20, 22 и 24 вывода. Стандартное расположение выводов питания
приведено в табл. 2.6. В дальнейшем номера выводов питания бу-
дут указываться только в том случае, если они отличаются от стан-
дартных.
Комплементарные МОП ИС (КМОП ИС) характеризуются ма-
лым потреблением мощности в статическом режиме и большой поме-
хоустойчивостью по сравнению с ТТЛ ИС. Первые КМОП ИС были
разработаны фирмой RCA в 1968 г. [3].
. В табл. 2.7 приведено соответствие отечественных и зарубежных
серий ИС. Интегральные схемы серин 54HC/74I1C (НС — High
Таблица 2.7
Серия ИС Фирма Напряжение питания В
отечественная зарубежная
164, 176 CD1000 RCA 9 н 3...15
564 , 561 CD4000A МС14000А RCA Motorola 3...15
KPI561 CD4000B МС14000В RCA Motorola 3...18
1564 • 54НС National Semiconductor Corp., Motorola 2...6
speed CMOS) разработаны в 1981 г. [9] и имеют быстродействие,
функциональное назначение н расположение выводов такие же, как
и ИС серии 54LS/74LS. Интегральные схемы других КМОП-серий
имеют значительно меньшее быстродействие, меньший выходной ток,
иные функциональный состав и расположенно выводов. У КМОП ИС
быстродействие существенно зависит от напряжения источника пи-
тания (с увеличением напряжения питания быстродействие увеличи-
вается).
В табл. 2.8 [3] приведены средние значения основных парамет-
ров ЛЭ серий 561 и 1561 при (7и.п=Ю В, позволяющие проектиров-
щ !ку не допустить грубых ошибок при совместном использовании
ТТЛ и КМОП ПС. В табл. 2.9 указаны средине значения параметров
ИС серии 74НС [3] при U„n — 5 В. они близки по значениям к пара-
метрам ИС серии 74LS (серия 1564 соответствует серии 54ПС).
По сравнению с ТТЛ ИС следует отметить следующие достоин-
ства КМОП ИС:
малая потребляемая мощность в диапазоне частот до 2 МГц
(в статическом режиме мощность потребления составляет 0,02.
1 мкВт на вентиль);
большой диапазон напряжения питания (3... 15 В; для серин
41
Таблица 28
КМОП ИС Tg. НС (С„ 50пФ) ^вых • мА Функция ЛЭ Номер рисунка
отечественн а я зарубежная
561ЛЛ7 CD4011A 80 0,5 2И—НЕХ4 2.7,6
1561ЛА7 CD4011B 25 1,1 То же 2.7,6
561’1Л8 CD4012A 100 0,5 411—НЕх2 2.7,г
1561.4 Х8 CD4012B 27 1,1 То же 2.7,г
561ЛА9 CD4023A 100 0,5 314—НЕхЗ 2.7,в
1561ЛА9 CD4023B 27 1,1 То же 2.7,8
561ЛЕ5 CD4001A 85 0,7 2! 1ЛИ—НЕх4 2.7.6
1561ЛЕэ CD400IB 25 1,1 То же 2.7,6
561ЛЕ6 CD4002A 85 0,7 4ИЛИ—НЕх2 2.7,г
1561ЛЕ6 CD4002B 25 1,1 То же 2.7,г
561ЛЕ10 CD4025A 100 0.7 311Л И—НЕхЗ 2.7,8
1561ЛЕ10 CD4025B 25 1,1 То же 2.7,8
561ЛН2 CD4049A 70 8 НЕхб 2.7,а
1561Л112 CD4049B 25 10 » 2.7,а
561ЛГ12 CD4030A 150 0,7 Сумма по модулю дваХ4 2.7,6
1561ЛП2 CD4030B 32 1,1 То же 2.7,6
561ПУ4 CD40r0A 130 8 ПовторнгельХ Хб 2.28,а
1561 ГО 4 CD4050B 22 10 То же 2.28,а
Рис. 2 7
74НС 2...6 В) — можно использовать иестабнлнзировапный источник
питания;
очень высокое входное сопротивление (103...10® МОм);
большая нагрузочная способность (я=50, п — 1 000 — па часто-
тах до 10 кГц);
незначительная зависимость характеристик от температуры.
Недостатки КМОП ИС серий 561 и 1561;
42
Таблица 2.9
ЛЭ серии 74НС 'з.ср' нс (С|Г=15пФ) ^вых’ мА Функция ЛЭ ЛЭ серии 1564
74НСОО 8 5 2И—НЕХ4 ЛАЗ
74НС02 8 5 2ИЛИ—HEX 4 ЛЕ1
74НС04 8 7,5 НЕхб ЛН1
74НС08 — 5 2Их4 ЛИ1
74НС10 —- 5 ЗИ—НЕхЗ ЛА4
74НС11 5 зихз ЛИЗ
74НС20 15 5 4И—НЕх2 ЛА1
74НС27 -—. 5 ЗИЛ И—НЕхЗ ЛЕ4
74НС86 10 5 Сумма по модулю двах4 ЛП5
Рис. 2.8
повышенное выходное сопротивление (0,5 1 кОм);
большое влияние емкости нагрузки и напряжения питания па
время задержки, длительность фронтов н потребляемую мощность;
большие времена задержек и длительности фронтов;
большой разброс всех параметров.
Увеличение мощности потребления с повышением частоты пере-
ключения вызвано наличием паразитных емкостей у входов ИС. За-
висимость мощности потребления от емкости, частоты переключения
н напряжения питания определяется формулой [10] Pllo,p0,5CU~nf.
На предельно допустимых частотах мощность потребления КМОП
ИС оказывается такого же порядка, что и у ТТЛ ИС.
Интегральные схемы серий 164/176, 564/561 н 1561, имеющие
одинаковые названия, выполняют одинаковые функции и совпадают
по разводке внешних выводов. На рнс. 2.8 показаны некоторые ЛЭ
тих серий. В дальнейшем для КМОП-серий будет приводиться на-
звание НС только одной конкретной серии, хотя подобные ИС могут
быть и в других сериях.
Постоянно совершенствуются КМОП- и ТТЛ-технология. Уже
разработаны серин КМОП'ИС, имеющие задержку 5 нс/вептиль
[И, 12], фирмами Fairchild (серия FACT- Fairchild Advanced
CMOS Technology) и Integrated Device Technology Inc.
Неиспользуемые входы ИС. При построении схем на ИС часто
43
используются не вес их входы. Исходя нз логики работы схемы, иа
эти входы следует подать либо логический уровень 0, либо 1. Ло-
гический уровень 0 как в ТТЛ, так и в КМОП ИС подается подклю-
чением неиспользуемого входа к корпусу (ОВ). Логический уровень
1 подается на неиспользуемые входы подключением их к источнику
напряжения питания Uu.n, однако входы ТТЛ ИС рекомендуется
подключать к источнику через токоограинчивающнй резистор для
защиты от скачков напряжения, возникающих, например, при вклю-
чении питания. Логический уровень I можно подать также с выхода,
например, ЛЭ НЕ, вход которого заземлен. У многовходовых ЛЭ
И, ИЛИ (И—НЕ, ИЛИ—НЕ) неиспользуемые входы можно под-
ключить к используемым. Если вход ТТЛ ИС не подключен ни
к корпусу, ни к источнику питания, то ИС будет работать так. как
будто на нее подан логический уровень 1, по надежность работы бу-
дет низка (импульсные помехи, вызванные переключениями сосед-
них входов и выходов, могут привести к непредусмотренному сра-
батыванию ИС). В приводимых схемах подключение неиспользован-
ных ТТЛ-входов часто не будет показываться. В КМОП ПС нельзя
оставлять неподключенным пн одного неиспользованного входа.
2 2. Логические элементы с открытым коллектором и тремя
состояниями выхода
Физические параметры п функциональные возможности ЛЭ за-
висят от выполнения выходного каскада (усилителя тока). Наиболее
часто используются пять типов схем выходных каскадов.
1 На рнс. 2 9, а показан ЛЭ со стандартным выходом (с ак-
тивной нагрузкой): напряжения Ua н U6 всегда изменяются в про-
тивофазе (если 1)я имеет низкий уровень, то Ue— высокий; здесь
низкий и высокий уровни означают значения напряжений, закры-
вающих и открывающих соответствующие транзисторы). Такой вы-
ходной каскад обеспечивает большой выходной ток /°мх (открыт
нижний транзистор) н значительно меньший выходной ток /дЫХ (от-
крыт верхний транзистор), что обусловлено, в частности, наличием
диода п ограничивающего ток резистора R (при коротком замы-
кании выхода ЛЭ на корпус он не выходит из строя) Этот вы-
ходной каскад в различных сериях может иметь различные моди-
фикации (различные значения R; вместо верхнего транзистора и дно-
Рис 2.9
44
155ЛА7 22 15 22 20 16 411—НЕХ2 2.2,0
555Л Л7 LS22 5 16 4 8 То же 2.2,0
531ЛА7 S22 5 5 35 22 » 2.2,0
1533ЛА7 ALS22 5 20 2,5 8 » 2.2,0
155ЛА8 01 15 22 40 16 211—НЕХ4 2.2,8
555ЛА8 LS01 5 16 8 8 Тс же 2.2,в
1533Л А8 ALS01 5 16 5,2 8 » 2.2,в
555ЛА9 LS03 5 16 8 8 » 2.2,6
531 ЛАЭ S03 5 5 70 20 2.2,6
1533ЛАЭ ALS03 5 16 5 8 2.2,6
155ЛМ0 12 15 22 30 16 311—НЕхЗ 2.2,г
555ЛА10 LSI 2 5 16 6 8 !о же 2.2,г
155ЛА11 26 15 13,5 40 16 2И—НЕХ4 2.2,6
155ЛА13 38 15 12,5(45 пФ) 98 48 То же 2.2,6
555ЛА13 LS38 5 19 (45 пФ) 17 2 24 2.2 6
531 Л/ ГЗ S38 5 6,5 (50 пФ) 164 60 » 2.2,6
555ЛИ2 LS09 5 20 17,2 8 2ИХ4 2.2,6
555ЛИ4 LSI 5 5 20 12,9 8 ЗИхЗ 2.2,г
155ЛН2 05 15 24 60 16 НЕхб 2 2,а
555ЛН2 LS05 5 16 12 8 2.2,а
531ЛН2 S05 5 5 105 20 2.2,а
1533ЛН2 ALS05 5 14 7,5 8 2.2,а
155ЛНЗ 06 30 12,5 156 40 2.2,0
155ЛН5 16 15 12,5 156 40 » 2.2,0
155ЛП4 17 15 13 126 40 Повтори- тель X 6 2 2,а
155ЛГ19 07 30 13 126 40 Повторн- тельхб 2.2,а
555ЛП12 LSI 36 5 18 30 16 Сумма по модулю лваХ4 2 2,6
531ЛР 10 S65 5 5.5 29 20 И— 1(ЛИ -НЕ 2.11,8
45
да может использоваться составной транзистор). ЛЭ со стандарт-
ным выходом имеет нагрузочную способность п = 10 (п = 20 для
555 серии, и=33 для 1531 серии); такой же выходной каскад имеют
ЛЭ с повышенной нагрузочной способностью (дли большинства се-
рий zi=30, см табл 2 4).
2. В ЛЭ с открытым коллектором (рис. 2.9,6) в качестве вы-
ходного каскада используется транзистор, коллектор которого не под-
ключен к нагрузке. Эти транзисторы изготовляются па разнос до-
пустимое напряжение питания: +5, +15, +30, +35 В п др. Выхо-
ды таких ЛЭ должны быть подключены с помощью внешнего | е-
знстора к соответствующему источнику питания Un па или Un п ==
= 5 В. В табл. 2.10 приведены средние значения основных парамет-
ров ЛЭ с открытым коллектором ТТЛ серии [3].
3. Выходные каскады с открытым эмиттером отличаются от вы-
ходного каскада с открытым коллектором на рис. 2 9, б тем, что
эмиттер не подключен внутри ИС к общему выводу’ (корпусу), а под-
ключен к отдельному внешнему выводу, тогда как коллектор под-
ключен к выводу, на который подается напряжение питания UK п=
=»5 В. Такие ЛЭ используются в интерфейсных ИС (например, в пе-
редатчиках 559НП4, 1102АП2 и др.). Нагрузка к этим ЛЭ подклю-
чается между выводами эмиттера п корпуса, т. е. выходной каскад
представляет собой эмиттерный повторитель, обеспечивающий боль
шой выходной ток /’пых(вытекающий ток), в отличие от выходного
каскада с открытым коллектором, обеспечивающим большой выход-
ной ток /дЫХ (втекающий ток).
4 Выходные каскады, представляющие собой изолированные
транзисторы (коллектор, эмиттер и база мощных выходных транзис-
торов подключены к внешним выводам ИС), используются в интер-
фейсных ЛЭ и позволяют более гибко выбирать схему их подключения
к ЛЭ и нагрузке, в зависимости от решаемой задачи. С изоли-
рованными транзисторами ЛЭ используются, например, в передат-
чиках 155ЛП7, 1102A1I5, 1102АП10 (выходные транзисторы обеспе-
чивают ток 300 мА).
5. На рис. 2.9 в показан ЛЭ с тремя состояниями выхода. ЛЭ
имеет управляющий вход ОЕ (Or put Enable—разрешение выхода),
одно из значений сигнала на котором переводит оба выходных тран-
зистора в закрытое состояние (табл. 2.11). При ОЕ—0 ЛЭ с тремя
состояниями работает так же, как и ЛЭ со стандартным выходом
В табл. 2 11 обозначено: L (Low) низкий уровень сигнала, Н —
High — высокий уровень сигнала, Z — высокоимпедансное состояние
выхода (сотни килоом). При ОЕ=1 напряжение на базах транзис
торов ия и t7j принимает низкий (закрывающий) уровень, что де-
Рис. 2.10
б)
Рис. 2.11
лает невозможным протекание выходных токов через транзисторы.
Для реальных ЛЭ Z-состоянне выхода характеризуется током утеч-
ки 20...40 мкА.
Логический элемент с открытым коллектором Наиболее важ-
ным свойством ЛЭ с открытым коллектором является возможность
реализации с их помощью логических функций, называемых «мон-
тажное ИЛИ» и «монтажное И». На рис. 2 10 показана схема, состо-
ящая из т ЛЭ, каждый из которых с учетом инвертирования сипга-
ла в выходном каскаде выполняет функцию /. (v), где v=(xn, —, *i).
Из рис. 2.10 видно, что выходной сигнал схемы принимает зпаче) ге
логического нуля в тех случаях, когда выходной сигнал хотя бы од-
ного ЛЭ равен нулю. Выходное напряжение может принять уровень
логической единицы только в том случае, если все выходные тран-
зисторы закрыты. Таким образом простое подсоединение коллекто-
ров выходных транзисторов нескольких ЛЭ к общей нагрузке R„
реализует функцию «монтажное ПЛИ» для нулевых выходных уров-
ней ЛЭ и функцию «монтажное И» — единичных выходных уровней.
В общем виде схема описывается функцией
"" Л _______
/‘(V)= V A(v)= 11 /f(v). (2.1)
г—I i-=I
На рис. 2.11,0 некоторая функция четырех переменных задана
диаграммой Вейча, из которой следует f(v) =х^-Ъ\/^4х2\/Л'зХ1=х<ф
фх2\/хзХ1. Этой функции соответствует схема на рис. 2 11,6, вы-
полненная на ЛЭ с открытым козлектором.
Логический элемент с открытым коллектором И—ИЛИ—НЕ до-
пускает расширение по ИЛИ без использования специальных ИС-
расшнрителей по ИЛИ (ЛД1 и ЛДЗ). На рнс. 2 11,в показана схе-
ма, выполняющая функцию
8 ГГ
Hv) = V 11 хи, где хи — выходные сигналы схемы
i=i i
47
Рис. 2.13
Рис. 2 12
Логический элемент с открытым коллектором используют также
для повышения уровня логической единицы выходных сигналов в ча-
стности для согласования выходов ТТЛ ПС^со входами КМОП НС
при напряжении питания последних 17и.п>’+5 В. Если ТТЛ и КМОП
ИС имеют одинаковое напряжение питания ( + 5 В), то можно ис-
пользовать ЛЭ ТТЛ со стандартным выходом, но для надежности
переключения ЛЭ КМОП рекомендуется подключать резистор R,
как показано на рис. 2.12, а (уровень логической единицы на выходе
ЛЭ ТТЛ повышается) На рис. 2.12,6 показана схема согласования
уровней при напряжении питания ЛЭ КМОП Е'Пп== + 15 В (все
входы ЛЭ КМОП должны быть согласованы с ТТЛ уровнями при
подключении их к ЛЭ ТТЛ серий).
Передатчики с открытым коллектором. Для управления устрой-
ствами, потребляющими большой ток или требующими высот е на-
пряжение, фирмой Texas instruments разработана интерфейсная
ТТЛ-серия SX55/SN75 содержащая передатчики, приемники и при-
емопередатчики. К указанным устройствам относятся лампы нака-
ливания, реле, линии передачи данных (до нескольких километров).
В табл. 2 12 приведены ПЭ с открытым коллектором, с высоко-
вольтными выходными транзисторами (Е,нп> 11 большим то-
ком коллектора (/„ыя=300 мА). Эти элементы пригодны для управ
лепия всеми перечисленными устройствами. На рис 2.13 и 2 14 пред-
ставлены обозначения приведенных в табл. 2.12 ЛЭ. Коллекторы
изолированных транзисторов у ПС 11О2АП5, 155ЛП7 и 1102АП10
тремя диодами связаны с подложкой (Substrat) и выводом питания
4-5 В (рис. 2 14,6). Благодаря выводу 8 (подложка) напряжение
'вых”' Ьвых = 15 »• 'з ср “ 15 нс «7^=30 в, 'Я СП = 21 нс
300 1102АП5 SN75430 155ЛП7 SX75450
300 1102АП6 SN75431 155ЛИ5 SX75451
300 1102АП7 SX75432 155ЛА18 SX75452
300 1102АП8 SX75433 153ЛЛ2 SN75453
300 1102АП9 SX75'34 1102АП4 SN75454
48
Рис. 2.14
Рнс. 2-15
питания транзисторов можно взять отрицательным относительно
корпуса (вывода 7). Чтобы максимально уменьшить взаимное вли-
яние между ЛЭ и транзисторами, вывод подложки следует подклю-
чать к наиболее отрицательной точке схемы [3] (диоды в этом слу-
чае будут закрыты). На рис. 2.14,а показаны два варианта под-
ключения изолированных транзисторов к ЛЭ и внешней нагрузке
Rh верхний транзистор включен по схеме с открытым коллектором
(обеспечивается большой выходной втекающий ток а ниж-
ний — но схеме с открытым эмиттером (обеспечивается большой вы-
ходной вытекающий ток /^ых). При принятых обозначениях па вы-
ходах ЛЭ 3 и 12 (рнс. 2.14, о) реализуются функции: DOi—Dh-E
н DO2=D12 Е (Е — Enable). Выходной каскад с открытым коллекто-
ром добавочно ннвентирует соответствующий сигнал.
_ На рис. 2.15 показана схема передачи данных по несимметрич-
ной линии связи (кабель или витая пара с волновым сопротивле-
нием Z=100 Ом), включающая передатчик (1/2 155ЛИ5) и прием-
ник (1/3 559ИП7): Et — разрешение передачи; Е2 — разрешение
приема; х?, Х|— управление приемом. На входе приемника стоит
триггер Шмитта с пороговыми уровнями t//r,<0,8 В, £Лн>2 В, ко-
торые определяют чувствительность приемника. Триггер Шмитта де-
Таблица 2.12 Таблица 2 13
О'вых — З'Э В, 'з ср = 33 "с Функция ЛЭ Л л ши ЛИНИН Z. м Скорость передачи, Мбит /с
И02АП10 SN75460 2И—НЕ+2 транзистора 3 45
1102ЛП11 SN75461 2ИХ2 30 40
1102АП12 SN75462 2И-НЕХ2 120 20
1102 АП 13 SN754G3 2НЛИХ2 450 2
1102АП14 SN75464 214ЛИ—НЕХ2 750 0,1
4-376
49
лает приемник нечувствительным к помехам в диапазоне напряже-
ний 0,8...2 В. Скорость передачи по линии связи зависит от ее дли-
ны I (табл. 2.13) [3].
На рис. 2.16, а показаны два типа приемников: 559ИП2 (DS7640
фирмы National Semiconductor)—четыре приемника и 559ИП5,
559ИП7 (8Т24 фирмы Segnetics или 75124 фирмы Texas Instru-
ments)— три магистральных приемника с триггерами Шмитта на
входах 3, 10 и 14, Магистральный приемник, как ЛЭ, выполняет
функцию DO=DI-E\JxiXi.
На рис. 2.16,6 показаны два типа передатчиков: 559ИП1 (без
аналога) — четыре передатчика с открытым коллектором (/^ых <
<70 мА, /,.„<30 нс и 559ИП4 (8Т23 или SN75123)—два магист-
ральных передатчика с открытым эмиттером (/цЫХ^60 мА, /эср<
<30 нс)
На рис. 2.17 показано включение передатчика 559ИП4 и при-
емника 559ИП7 для передачи данных по линии связи, а в табл.
2 14—зависимость скорости передачи данных от длины липин [3].
Для симметричных линий пере, ачн данных выпускаются пере-
датчики 1102АП2 (SN75113) и 1102АПЗ (DS 8831). На рис. 2.18,а
показано включение передатчика 1102AII2 для симметричных линий.
ИС 1102АП2 состоит из двух передатчиков, каждый из которых имс-
Таблипа 2 14
550ИП4 НО2АП2 1102АПЗ
Длина линии, м Скорость Передачи, Мбнтдс Длина линии, м Сш.рость передачи. Мйн г.'с Длина линии, м Скорость передачи, Мбит/с
8 50 3 45 18 70
180 10 90 40 90 40
300 4 300 20 300 20
950 1 600 10 600 10
1800 0,1 3000 2 3000 1
50
Рис. 2.18
ет на выходе по две пары транзисторов с открытым коллектором
и открытым эмиттером. 11а базы транзисторов каждой пары инфор-
мационные сигналы подаются с предварительного усилителя в про-
тивофазе. Информационными сигналами передатчиков являются сиг-
налы О/о-Л/i и Dl2. Выходные транзисторы каждого передатчика
могут перезолиться в закрытое состояние управляющими сигналами
О£|-О£2-0 и О£г-ОЕа=0 (передатчики выключены). При соедине-
нии эмиттера с коллектором в каждой паре транзисторов получается
выходной каска/ с Z-состояннем выхода. Выходные токи этих пе-
редатчиков /®ых—/11,Ы1=40 мЛ, что необходимо для симметричных ли-
ний передачи. Среднее время задержки в передатчике С.сР=13 нс
(Си=30 пФ). Скорость передачи данных в зависимости от длины
линии для этого передатчика приведена в табл. 2.14 [3]. В снмметрн:-
ны.х линиях передачи должны использоваться приемники с парафаз-
ным входом (например, приемник SN75115).
Интегральная схема 1102АПЗ (рис. 2.18 6) может использо-
ваться в качестве четырех передатчиков для несимметричных линий
или двух передатчиков для симметричных линий. Функционирование
ИС описывается выражениями:
( DIB. если 0£]-0F2= 1,
( Z - состояние, если 0Е1 ОЕ2 = 0;
( Di. ф Р, если ОЕ,-ОЕ„ = 1,
DO, — {
I Z - состояние, если 0Et-0E2 = 0;
( О/2 ф Р, если 0E3-0Et— 1,
2 1 Z - состояние, если ОЕ3-ОЕХ — 0;
_ Г D{3, если ОЕ3-ОЕ^ 1,
3 I.Z - состояние, если ОЕ3-ОЕ1 = 0,
где P=Pt-P3 (Polarity — полярность), DI—Data Input, DO—Data
Output. OE— Output Enable.
Сигнал P управляет поляр юстыо выходов DOt н DO? (при
4*
51
Рис. 2.19
в)
Р=1 входные сигналы инвертируются), что позволяет получить две
пары парафазных выходов при соединении D/o с ОД и DIj с Dl3.
Выходные токи передатчиков /вых=^вых='1^ м^, а среднее время
задержки 15 нс (Св=50 пФ). Скорость передачи данных в зависи-
мости от длины линии для этого передатчика приведена в табл.
2 14 [3].
Логические элементы с тремя состояниями выхода используются
для реализации функции «монтажное ИЛИ» и имеют, как правило,
повышенную нагрузочную способность. На рис. 2.19, а показана реа-
лизация функции «монтажное ИЛИ» на ЛЭ 531ЛА17, В отличие от
реализации этой функции на ЛЭ с открытым коллектором здесь сле-
дует учитывать существенное ограничение — в любой момент вре-
мени может быть включен только одни ЛЭ, а выходы всех остальных
ЛЭ должны находиться в Z состоянии. На рис. 2.19, а это ограниче-
ние учтено включением ЛЭ НЕ, что обеспечивает подачу сигнала
ОЕ,=0 только на один ЛЭ (ОЕ — Output Enable). Каждый ЛЭ в от-
дельности выполняет функцию
{xlx3x2xt, если OEj = О,
Z - состояние если 0Ех = 1;
{х8 х7 х3, если 0Е2 = 0,
Z - состояние, если ОЕа = 1.
Вся же схема выполняет функцию
( х4 х3 х2 , если = О,
У 1----------- 1
I Xg х7 XgXs, если Хв=1.
Логические элементы с тремя состояниями выхода выпускаются
также в КМОП-сериях. На рис. 2.19, в показан ЛЭ561ЛН1, выполня-
ющий функцию
t Dlt V Е, если ОЕ — 0,
I Z состоя! ие, если ОЕ = 1 s
52
где i=0...5; DIi—входные информационные сигналы (Data Input);
Е— стробирующий сигнал (Enable); DOi— выходные сигналы (Da-
ta Output); ОЕ — сигнал разрешения выхода (Output Enable). Дан-
ный ЛЭ имеет повышенную нагрузочную способность (/^=5,3 мА,
/вЫХ==0,5 мА) — выходы можно нагружать на два входа ИС серии
155
Все ЛЭ с повышенной нагрузочной способностью (усилители то-
ка) называются драйверами. Драйверы с Z-состоянием выхода ши-
роко применяются в микропроцессорных системах для подключения
микропроцессора, памяти и внешних устройств к системным шинам
адреса и данных. Такне драйверы называются шинными формирова-
телями (Bus Driver). В микропроцессорных устройствах использу-
ются также драйверы с открытым коллектором серии 559.
Таблица 2.15
Отечественная ТТЛ -серия SN74 < 3 О со ПЫХ ’ '...ср- нс =50 п ^ПОТр' мА I k)Mip рисунка
555АПЗ LS240 24 15 10,5 22 2.20
531АПЗ S240 64 15 4,5 90 2.20
1533АПЗ ALS240 21 12 6 8,5 2.20
555АП4 LS241 21 15 12 22 2.20
531АП4 S241 64 15 6 108 2.20
1533 \П4 ALS241 24 12 — 2-20
555АП5 LS214 24 15 10 22 2.20
1533АП5 ALS244 24 12 — — 2.20
531ЛА19 S134 20 6,5 4,5 12 2.19,6
155ЛН6 366А 32 5,2 11 59 2.20
155ЛП8 125 16 5,2 10 32 2.20
555ЛП8 LS125A 24 2,6 8 11 2.20
155 ДЛЮ 365 А 32 5,2 12 65 2.20
155ЛП11 367А 32 5,6 12 65 2.20
571ХЛ4А LS368A 24 2,6 9,5 12 2.20
571ХЛ5А LS367A 24 2,6 9,5 14 2.20
В табл. 2.15 приведены основные параметры драйверов с Z-co-
стояпием выхода, а на рис. 2.19 и 2.20—их условные графические
обозначения (символом ф обозначаются выходы, имеющие Z-cocto-
япие, символом >—мощный выход). Эти элементы выполняют
функции:
АПЗ^— восемь инверторов с раздельными управляющих н сиг-
налами ОЕ для групп из четырех инверторов;
АП4— восемь повторителей с раздельными управляющими сиг-
налами ОЕ и ОЕ для групп из четырех инверторов;
53
531АПЗ 531АПЬ
555AHS
155ЛН6
155ЛПЮ
561ЛНЗ
155ЛПП, 571ХЛ5
Рис. 2.20
ЛП5 — восемь повторителей с раздельными управляющими сиг-
налами ОЕ для групп нз четырех повторителей; __
ЛЛ19—12-и.ходовый ЛЭ И—НЕ с управляющим сигналом ОЕ;
J1116—шесть инверторов с разрешением выхода сигналом
OE.VOEs 0 (О£-ОЕ,-ОЕ3);
ЛП8— четыре повторителя с независимыми управляющими сиг-
налами ОЕ;
ЛИ 10 — шесть повторителей с разрешением выхода сигналом
OE1VOE2-O (ОЕ=О£гО£2);
J11111—шесть повторителей с раздельными управляющими сиг-
налами ОЕ для ipynn нз четырех и двух повторителей;
XJ4— шесть инверторов с раздельными управляющими сигна-
лами ОЕ для групп из четырех и двух повторителей;
XJ15—то же, что и ЛПП; 561ЛНЗ— то же, что и ХЛ5, но
КМОП ИС.
Следует сделать некоторые замечания к обозначениям ЛЭ, вы-
полняемым в соответствии с требованиями ГОСТ 2.743—82 113]:
1. Все входы и выходы, имеющие определенное функциональное
назначение, должны обозначаться латинскими буквами, взятыми нз
английских слов, отражающих данное функциональное назначение.
2 Буквенные обозначения, указанные на левом и нравом до-
полнительных полях, должны быть без инверсий. Инверсные вход-
54
ные и выходные сигналы обозначаются указателем инверсии (кру-
жок), который указывает, кроме того, активный уровень входных
и выходных сигналов, имеющих строго определенное функциональ-
ное назначение. Например, если указатель инверсии стоит у входа
ОЕ, то с внешней стороны этот вход Следуя обозначать через ОЕ,
а Это означает, что активным уровнем, которому соответствует вы-
полнение функции, указанной в аббр виатуре ОЕ, является низкий
уровень (логический нуль).
Для графического выполнения схем следует неукоснительно со-
блюдать эти требования. Важность соблюдения данных требований
очевидна также п при аналитическом описании функций, выполняе-
мых ЛЭ. поскольку можно будет дать аналитическую зависимость
ме.жду входными и выходными сигналами, исключив из рассмотре-
ния инвертирование их па входах и выходах. Так, все перечисленные
повторители и инверторы описываются функцией
DO ССЛН °Е = 1 (<^ = О),
1 | Z - состояние, если ОЕ — О
.(для ИС ЛП6 н ЛП10 сигнал ОЕ=ОЕгОЕ-2),
2.3. Приемопередатчики
Приемопередатчики (Transceivers) широко используются при
построении микропроцессорных систем. Драйверы применяются для
буферирования шииы адреса и управляющих сигналов микропроцес-
соров, выполненных но n-МОП-технологип, нагрузочная способность
выходов которых мала — одни вход ПС серии 155. Все микропро-
цессоры имеют двунаправленную шипу данных, а значит, для буфе-
рирования этой шины как со стороны микропроцессора, так и со
стороны внешних устрой :тв требуются двунаправленные драйверы,
называемые приемопередатчиками.
На рис. 2.21 показана структурная схема шин данных типовой
микроЭВМ: CPU — Central Processing Unit — центральный процес-
сор; ROM — Read Only Memory - постоянное запоминающее устрой-
ство; RAM — Random Access Memory -запоминающее устройство
с произвольной выборкой (оперативное запоминающее устройство);
I/O—Input/Output — устройство ввода — вывода (внешнее уст-
ройство).
Системная шина данных (System Bus Data) микроЭВМ должна
иметь большую нагрузочную способность, поскольку к ней можег
подключаться большое число устройств, локальные же шины данных
(Local Bus Data — шины, подключаемые к отдельным устройствам)
могут иметь значительно меньшую нагрузочную способность. Обыч-
но используются 8-, 16-, 32-разрядпые шипы данных. Передача дан-
ных производится под управлением CPU На рнс. 2.21 шипа адреса
и шипа управления не показаны. С помощью сигналов на шине ад-
реса производится выбор центральным процессором определенного
устройства, а сигналы, вырабатываемые центральным процессором
на шипе управления, задают направление передачи данных по двуна-
правленной шние данных. Некоторые узлы (например, ROM и Г/О-\
на рнс. 2.21) могут использоваться только для чтения данных. Тог-
да для буферирования локальной шины данных могут использовать-
55
Local Bus Data
Рис. 2.21
Рис. 2.22
СИ драйверы (Bus Driver). Если же узлы требуют двунаправленной
передачи данных, то используются приемопередатчики (Transceivers).
Некоторые узлы могут иметь раздельные входные и выходные шины
данных (например //0-3 на рис. 2.21), а другие—двунаправленную
шниу данных. Это обусловливает выпуск двух типов приемопередат-
чиков с одной двунаправленной шиной и с двумя двунаправленны-
ми шинами. Одноименные разряды двунаправленной системной ши-
ны данных от разных устройств должны объединяться по ИЛИ, по-
этому все приемопередатчики выполняются либо с Z-состоянием
выходов, либо с открытым коллектором. По этой же причине и драй-
веры должны иметь аналогичные выходы Сигналы на адресной ши-
не CPU обеспечивают включение в каждый момент времени только
одного драйвера или приемоперетатчика, подключенного к памяти
иди внешним устройствам.
На рчс. 2.22 представлены структурные схемы ИС двунаправ-
ленных приемопередатчиков ИП6 и АПО (4- и 8-разрядного). Сигнал
О ЕВ 0 (рис. 2.22, а) включает верхние вентили в каждом разряде
приемопередатчика, что обеспечивает передачу данных DA- на вы-
ходы DBi. Сигнал 0ЕА = 1 включает нижние вентили каждого
разряда приемопередатчика, что обеспечивает передачу данных со вхо
дев DBi на выходы DAi. Можно было бы взять и другое обозначе-
ние входов-выходов: DAi и DBi. Понятно, что одновременная пода-
56
555ИП7
555АП6
Рис. 2 24
Рис. 2 23
ча сигналов ОЕВ=0 и ОЕА=1 должна быть запрещена (одновремен-
ный прием и передача данных невозможны). Управление вентилями
с тремя состояниями на рис. 2.22,6 производится сигналами Т-ОЕ
для верхних вентилей н Т-ОЕ для нижних вентилей каждого разря-
да приемопередатчика (Т—Transmit—передавать). Сигнал OE—Q
разрешает работу ИС ЛПб, а сигнал Т задает направление передачи
данных (если ОЕ=\, то все вентили находятся в Z-состояпии). При-
емопередатчики серии 555 показаны иа рис, 2.23. ИС ИП7 аналогич-
на 11116 (рис. 2.22, а), но вентили без инверсии.
Приемопередатчик с одной двунаправленной шиной 589АП16 по-
казан на рис 2.24- DI—Data Input; DO—Data Output; DB—Data
Bus Bidirectional (двунаправленная шина данных), CS—Chip Select
(выбор кристалла; выполняет ту же функцию, что и ОЕ в ИС АП6),
D1EN—Data Input Enable (разрешение ввода данных; управление
направлением передачи данных). Если соединить поразрядно D/i
с DO-, то получится 4-разрядиый приемопередатчик с двумя дву-
направленными шинами, подобный ИС АП6. Обозначение приемопе-
редатчика АП16 показано на рис. 2.25, а. Приемопередатчик 589АП26
Рис. 2.25
57
(рис. 2.25,6) отличается от 589АП16 (рис. 2.24) только использова-
нием вентилей с инверсией.
Приемопередатчик 580ВА86 (8-разрядный) отличается от при-
емопередатчика 555ЛП6 только физическими параметрами и распо-
ложением внешних выводов. Приемопередатчик 580ВА87 аналогичен
приемопередатчику 580ВА86, по вентили с инверсией. Параметры
приемопередатчиков приведены в табл. 2.16.
Таблица 2.16
Отечественная ПС Зарубежный аналог 2 3 о а s v a *U St- 7 “э эн •' J *'l Ток потребления, мА Помер рисунка
555ИП6 SN74LS242 24 15 11 26 2.23,a
555ИП7 SN74LS243 24 15 12 26 2.23,6
555АГ16 SN74LS245 24 15 12 5t> 2.23,e
589АП16 3216 32(DB), 15(DO), 10 (DB), 1(OO) 19 130 2.25,a
589АП26 3226 32(DB), !5(DO), 10(DB). KDO) 16 120 2.25,6
580ВА86 8286 32(DB), 10(DA), 5(DB), 1(DA) 30 160 2.25,e
580ВА87 8287 32(DB), 10(DA) 5(DBj, 1(DA) 30 130 2.25,г
Привеченные здесь ИС серии 580, а также все ПС серии 589
выполняются ио ТТЛ технологии с диодами Шоткн (ТТЛ 111), пара-
метры которых близки к параметрам серии 531. Основным отличием
ИС указанных серий от ИС серии 531 является почти на порядок
меньшее значение входного тока /^х (0,25 мА). Такое улучшение
параметра достигнуто благодаря использованию во входных це-
пях р-п-р-трапзисторов.
В микропроцессорных системах используются также драйверы
и приемопередатчики с открытым коллектором. Примером драйвера
может служить ИС 559ИП1 (рис. 2.16,6). На рис. 2.26, а показана
упрощенная структурная схема приемопередатчика 531АП2 (введен-
ные упрощения ие изменяют переключательных функций, описыва-
ющих приемопередатчик). Сигнал ЕВ—0 разрешает передачу входных
данных DI, (1 = 0.. 3) иа двунаправленную шипу DBi. а при ЕВ
= 1 — передача запрещена. Сигнал £0=0 разрешает передачу дан-
ных с двунаправленной шины DB, на выходы DO Функционирова-
ние приемопередатчика описывается выражениями: £В=0, ЕО—
-Ф^-Dli^t-DBi, DOi—l-, EB=l, OE=0=>DOi-*-DBi. Интегральная
схема 531АП2 характеризуется параметрами: /®х=0,15 мА; /1и’кх =
= 60 мА (при О^ых<0,65 В); /зс₽<35 нс; 7погр<130мА.
58
Рис. 2.26
На рис. 2.26,6 показана структурная схема приемопередатчика
559ИПЗ, функционирование которого описывается выражениями:
E=El E2=l=>DI,-+DBi (1=0 .3), E=0=>DOi^=DBl Параметры это-
го приемопередатчика: /2Х=2 мА; /вЫХ=70 мА, (при 6/°ых<0,8 В)
для шины DB и /вых 16 мА для шипы DO, G.c₽c35 нс, 1ро,р<
^60 мА.
На рис. 2.26, в приведена структурная схема приемопередатчика
559ИП6, отличающегося от предыдущих тем, что к выходам венти-
лей с открытым коллектором внутри ИС подключена нагрузка в ви-
Рис. 2.27
531А П2 559ИПЗ 559ИПь
59
де нелинейного резистивного делителя (выводы 1,8—корпус, вывод
16—1-5 В). Наличие нелинейного резистивного делителя позволяет
объединять выходы DBi нескольких приемопередатчиков с помощью
«монтажное ИЛИ». Параметры этого приемопередатчика: /„х =
= 1,6 мА; /вЫХ=48 мА для шины DB и /^=16 мА для шипы DO;
t3 сР^35 нс, /ПОтрС85 мА- Условные графические обозначения рас
смотренных приемопередатчиков с открытым коллектором показаны
иа рис. 2.27.
2 4 Преобразователи уровней напряжении и токов
Данные преобразователи применяются для согласования вход-
ных и выходных сигналов по напряжению и току при использовании
в одном устройстве ТТЛ и КМОП ИС. Преобразование уровнен на-
пряжения требуется также в устройствах, построечных па КМОП
ИС, если различные части устройства имеют разное напряжение пи-
тания. Согласование уровней н; пряжений при управлении КМОП
ИС от ТТЛ ИС было рассмотрено в § 2.2 (используются ЛЭ с от-
крытым коллектором, выходные каскады которых выполнены па вы-
соковольтных транзисторах)
Большинство КМОП ИС имеют малые выходные токи — выходы
не могут быть нагружены д»же на один вход ТТЛ-серии 155, Для
согласования уровнен выходных п входных напряжений н токов вы-
пускаются три ЛЭ- 561ЛИ2. 561ПУ4 и 564ЛА10. ЛЭ 561ЛН2
и 561Г1У4 (рис. 2.28 о) имеют входные цепи (рис 2.28, б), отличаю-
щиеся от входных цепей всех остальных ЛЭ (рнс. 2.28, в) Диоды
во входных цепях служат для защиты от ста тического напряжения.
Так как во входных цепях ЛЭ ЛН2 н ПУ4 отсутствуют диоды за-
щиты. подключенные к Ua.n. то на их входы .можно подавать
1/вх>5 В при Пи.,1 = 5 В. что обеспечивает согласование уровней на-
пряжений при управлении ТТЛ ИС от КМОП ИС. Выходные же
токн этих ЛЭ (/,'111Х = 8 мА, /'Ь1Х= 1,25 мА) обеспечивают согласо-
вание уровней выходных и входных токов (для ПУ4 вывод 8 кор
пус, ВЫВОД 1 hl/и ,|).
Логические элементы 564ЛА10 (рис. 2.28. г) имеют выходной
каскад с открытым стоком, обеспечивающий выходной ток /®ых, до-
статочный для подключения десяти входов ИС серин 155. Резисго-
Рис. 2.28
60
176ПУ1
+SB ЧВ
176ПУ2
415В ЧВ
П6ПУЗ
<ПВ ЧВ
Рис. 2.29
П6ПУ5
ЧВ MSB
56<>ПВВ
Рис. 2.30
5ВЫ1У8
4Г5В
гЬ.
56ВПУТ
715В
ры, подключенные к выходам ЛЭ (3,3 кОм) обеспечивают ток для
десяти входов ИС серии 155.
11а рис. 2.29 показаны преобразователи, понижающие уровень
выходного напряжения относительно уровня входного напряжения,
а па рис. 2.30—повышающие преобразователи напряжения. Пара-
метры большинства этих преобразователей приведены в [7|,
ИС (76ПУ5 имеет комплементарные выходы. Такие выходы характе-
ризуются задержкой между прямым и инверсным сигналами на по-
рядок меньший, чем задержка этих сигналов относительно входного
сигнала. По ТТЛ-технологии также выпускаются ЛЭ с комплемен-
тарными выходами, например ИС SN74265, задержка между прямым
и инверсным сигналами у которой меньше 0,5 нс. ИС 564ПУ6 со-
стоит из четырех повышающих преобразователей уровня с тремя со-
стояниями выхода (при ОЕ=\ преобразователь включен, а при
ОЕ =0 выход DO находится в Z-состоянии)
J.5. Триггеры
Триггеры относятся к классу последовательностных схем (авто-
матов), значения выходных сигналов которых зависят не только от
значений входных сигналов, но и от последовательности их измене-
ний. Для последовательностных схем часто требуется введение в рас-
смотрение в явном виде времени для описания изменений потенци-
альных сигналов Аналитически это можно сделать с помощью опе-
раторов переходов d н V
Потенциальные и импульсные сигналы [2]. Сигнал называется
потенциальным, если интервалы времени Т, между соседними изме-
нениями сигнала значительно больше времени реакции схемы тр,
в которой они используются, т. е сигнал x(t) (рис. 2.31) бхдет по-
тенциальным, если тш{Г(, Г2, Гз„..}»тр. Сигнал называется импульс-
ным, если его длительность того же порядка, что и время реакции
схемы (схема должна отреагировать на воздействие импульсного
сигнала, а импульсный сигнал должен закончиться сразу яд после
окончания в схеме переходного процесса). При аналитическом опи-
сании схем, на которые воздействуют импульсные сигналы, исполь-
зуется понятие абстрактного импульсного сигнала, длительность ко-
61
Рис. 2.32
Рис. 2.31
торого бесконечно мала. Такие сигналы (dx, dx, Дх) показаны на
рис. 2 31 (они порождаются изменениями потенциального сигнала х
с 1 на 0 и с 0 на 1). Реальные импульсные сигналы всегда имеют
конечную длительность, которая определяется временем реакции схе-
мы и может изменяться в широких пределах в зависимости от бы-
стродействия ЛЭ, из которых она построена. Понятие абстрактного
импульсного сигнала позволяет асбстрагироваться от физических па-
раметров конкретных схем
Оператор переходов d определяется соотношением
dx = x(l)-x(t— &1), (2.2)
где dx — импульсный сигнал, порождаемый изменениями потенциаль-
ного сигнала с 1 па 0; x(t) —значение потенциального сигнала в дан-
ный момент времени; x(t—А/)—значение потенциального сигнала
в предыдущий момент времени. Очевидно, что dx— 1 только при из-
менении потенциального сигнала х с 1 на 0. Считается, что абстракт-
ный потенциальный сигнал имеет бесконечно крутые фронты, а для
абстрактного импульсного сигнала в соотношении (2.2) Д/-»-0. Вве-
дя обозначения- х(/) х, x(t—At)=x*, получим
dx — x-x*. (2.3)
Ценность соотношения (2.3) заключается в том, что оно учи-
тывает в явном виде время и может использоваться не только для
потенциальных сигналов, по и для переключательных функций от
потенциальных сигналов
df (V) ЛМ f* ('’) - ГМ f (V*), (2.4)
где v= (x„..., X]); v*= (х*,..., х‘); f (v) — значение функции в данный
момент времени; f*(v)—значение функции в предыдущий момент
времени Из соотношения (2.4) следует, что импульсные сигналы,
порождаемые переключательными функциями от потенциальных сиг-
налов, весьма просто могут быть получены с помощью основных опе-
раций алгебры логики. Так, если f(v)— х, то
dx — х- х*, (2 5)
где dx= 1 только при изменении потенциального сигнала х с 0 на 1
Тождество dx-dx=O(dx-dx=x x*-x-x*=Q) отражает тот факт, что
С2
потенциальный сигнал не может одновременно изменяться с 1 на О
и с 0 па 1. Следует всегда иметь в виду, что с точки зрения алгебры
логики сигналы х и х* являются разными переменными, но по-
скольку х и х* являются значениями одного и того же сигнала, взя-
тыми в различные моменты времени, то операторные соотношения
учитывают время в явном виде.
Оператор переходов V определяется соотношением
Vх = dx V die = х ф х*, (2.6)
где V*=l как при изменении потенциального сигнала х с 1 иа О,
так и с 0 на 1. Легко доказать следующие основные операторные’
тождества:
d (V*i) = *2 dxi V х*
d (х2 V хд — х2 dxt V xi dx2,
V (x2 Ф *i) = VX2 Ф •
Например, rf(x2-Xi)=X2-xi(x2-xi)*=(jr2Vx,)x^r*=x2^xiVx^x2.
На рис. 2.32, а показана схема формирования импульсного сиг-
нала dx, построенная в соответствии с (2 2), а иа рис. 2 32,б — вре-
менные диаграммы, поясняющие ее работу (для простоты положи-
ли, что ЛЭ безынерционны). На рис. 2.32 в представлена схема
удвоения частоты выполненная в соответствии с (2.6) а на рис.
2 32, г—временные диаграммы, поясняющие ее работу. Вместо
асинхронных потенциальных элементов задержки н на время А/
можно использовать некоторое число последовательно включенных
ЛЭ, обеспечивающих заданную задержку.
Основная модель асинхронного потенциального автомата [1,2].
Эта модель состоит из КС и асинхронных потенциальных элементов
памяти (ЭП) в цепях обратных связей, в качестве которых исполь-
зуются асинхронные элементы задержки (рис. 2.33,о). С вокуппость
входных сигналов автомата v=(x„, лц) называется состоянием
входа автомата, совокупность выходных сигналов автомата №
= (2i,...,Zi)—состоянием выхода автомата, а совокупность выход-
ных сигналов элементов памяти р= (Q,n,..., Qi)—внутренним состоя-
нием автомата. Из рис. 2.33. а следует, что автомат полностью опи-
Рис. 2 33
Рис. 2.34
63
сывается двумя функциями: функцией переходов автомата
Q+ = fr(v,H) (2.8)
и функцией выхода автомата
г<? = «Pg (v, и), (2.9)
где v=(xn..-.Xi); P=(Q<n...Qi); x„=xp(t), p=l...n; г, = г,(7). <?=
= !...(; Qr=Q,(t), r—\..jn\ Q+— Q,(t+\t), r=l.../n; f„ <₽,—некото-
рые переключательные функции
Автомат может иметь 2п состояний входа, 2' состояний выхода
и 2"‘ внутренних состояний, которые можно пронумеровать цифрами
от 0 до 2;|—1, 2'—1 и 2т—1 Множества этих состояний Л'э={м;,
v.... V-n }. Ао—{?,0. Х|,ЛЬ={!к>. И........., И,,m_I) в конкретных
автоматах могут использоваться не полностью. Чтобы задать авто-
мат. следует указать множества А ЕЛ’о, Ле Ло, AJ гЛ10 и функции
переходов и выхода автомата, определенные IM этих множествах
Основным назначением асинхронных потенциальных Э11 явля-
ется задержка изменений внутренних сигналов Q, по отношению
к моментам изменении выходных сигналов КС Q ;, что обеспечивает
упорядоченность воздействий на КС входных и внутренних сигна-
лов Основным из свойств асинхронных потенциальных автоматов
является наличие в них состязаний ЭП, обусловлен гых неидентично-
стыо времени задержки Д/ сигналов Q^: при одновременном изме-
нении входных сигналов Q+ нескольких ЭП их выходные сигналы
могут изменяться в заранее непредсказуемой последовательности.
Для исключения состязаний ЭП требуется использовать только со-
седнее кодирование внутренних состоянии: при каждом изменении
состояния входа должен изменяться только один внутренний сигнал
автомата Qr- Кроме того, иа выходах КС недопустимо появление
кратковременных ложных значений сигналов Q +, которые, посту-
пив через ЭП на входы КС, могут вызвать ложные срабатывания ав-
томата. Для устранения ложных значений сигналов Q требуется
синтезировать КС, свободную от состязаний, что возможно только
при соседних изменениях состояний входа (в каждый момент вре-
мени должен изменяться только одни входной сигнал)
В схемах с обратными связями при выполнении определенных
условий могут возникать автоколебательные процессы, т. е. основ-
ная модель на рис 2.33, а задает также генераторы сигналов. При
синтезе асинхронных потенциальных автоматов следует соблюдать
следующие условия.
1) при переходах ие должны возникать автоколебательные про-
цессы;
2) КС должна синтезироваться свободной от состязаний,
3) состояния входа должны изменяться только па соседние
4) значение задержки А/ сигналов в ЭП должно быть больше
максимально возможного времени протекания переходных процес
сов в КС;
5) частота изменения состояний входа должна быть ограничена
некоторым значением fmaI, при которой в автомате еще успевают за-
канчиваться все переходные процессы в интервале между двумя по-
следовательными изменениями состояний входа;
64
6) должны отсутствовать критические состязания ЭП — состя-
зания ЭП, приводящие к неправильному функционированию авто-
мата.
Первое и шестое условия являются необходимыми, так как не-
выполнение их всегда приводит к недетерминированности переходов.
Остальные условия являются достаточными, так как при несоблю-
дении некоторых из них автомат может работать правильно.
Основная модель синхронного автомата [1,2]. Эта модель со-
стоит из КС и синхронных ЭП, в качестве которых используются
синхронные элементы задержки D (рис. 2.33,6) информационных
сигналов Q+ па один период тактового сигнала И. Из этого следу-
ет, что различие синхронных и асинхронных потенциальных авто-
матов заключается лишь в использовании различных по функцио-
нированию ЭП. В синхронных ЭП тактовый сигнал оказывает на
них импульсное воздействие в момент изменения с I до 0 (или с О
на 1), а изменения информационных сигналов Q+ нс воздействуют
на ЭП. Выходной сигнал Q, синхронного элемента задержки прини-
мает значение входного сигнала q+ в момент импульсного возлей
ствия тактового сигнала И. Тактовый сигнал Н задает дискретное
время 1Д=1, 2, 3,... (рис. 2 34). На этом основании фуикционпрова
пне автомата может рассматриваться только в эти дискретные мо-
менты времени при соблюдении следующих условий: входные сигна-
лы не должны изменяться в момент времени, когда dH=\; пе
реходпый процесс, возникший в предыдущем дискретном моменте
времени ta, должен закончиться к следующему дискретному момен-
ту времени 1л+ 1.
Таким образом, введение тактового сигнала позволяет исклю-
чить из рассмотрения переходные процессы в синхронном автомате,
что нельзя сделать в асинхронном потенциальном автомате, в кото-
ром изменения выходных сигналов ЭП Qr вызываются изменением
их входных сигналов Функция переходов (2.8) и функция пыхо
да (2.9) задают также синхронный автомат при замене / на
и /+Д/ па /д+ 1
Тактовый сигнал // выполняет функцию временного селектпрэ-
ваиия информационных сигналов ЭП Qf в моменты времени /л. по-
этому требуется, чтобы значения информационных сигналов были
истинными только в эти моменты времени. Минимальное значение
периода тактового сигнала должно быть пе меньше максимального
времени переходного процесса в автомате При соблюдении этог>
условия КС можно синтезировать не свободной от состязаний и ис-
пользовать произвольное кодирование внутренних состояний авто-
мата. Это обусловливает простоту синтеза синхронных автоматов
по сравнению с синтезом асинхронных потенциальных автоматов.
Асинхронные импульсные автоматы [2]. Для синтеза этих авто
матов требуются асинхронные импульсные ЭП, имеющие несколько
импульсных и информационных потенциальных входов. Теория и ме
тоды синтеза асинхронных импульсных автоматов значительно слож-
нее. чем синхронных и асинхронных потенциальных автоматов По-
нятие асинхронных импульсных автоматов важно для классифика-
ции широко используемых иа практике последовательностных схем
Асинхроные потенциальные триггеры и ЭП Любой такой трпг
5-376
65
rep и ЭП полностью описывается функцией переходов
Q+ = f(In....(2-10)
где h — информационные входные сигналы, Q — Q(t)—значение вы-
ходного сигнала в данный момент времени, Q+ = Q(/+A/)—значе-
ние выходного сигнала в следующий момент времени. Обычно ис-
пользуются триггеры и ЭП с одним, двумя и тремя информацион-
ными входами.
Асинхронный потенциальный элемент задержки, используемый
в качестве ЭП в основной модели автомата, описывается функцией
переходов
Q+=-D, (2.11)
где D=D(t) — входной информационный сигнал (D — Delay — за-
держка), Q+ = Q(/ + A/) и Л/— время задержки сигнала D в ЭП.
Для синтеза асинхронных потенциальных автоматов могут исполь-
зоваться и более сложные ЭП, чем в основной модели автомата,
имеющие более одного информ анионного входа.
Из (2.11) следует, что функция возбуждения элементов задерж-
ки D — Q+. Если задана функция переходов асинхронного потенци-
ального автомата (2.8), то синтез сводится к минимизации функций
D,=fr(xn, ,xi, Q,.,,... Qi) и функций выхода (2.9). Любой триггер
представляет собой элементарный автомат, так как имеет только два
внутренних состояния, характеризующихся значением выходного сиг-
нала Q=0 и 1. Основным требованием к ЭП и триггерам является
наличие в них полной системы переходов- для каждого перехода
0->0; 0->1; 1->1 и 1->0 должна существовать хотя бы одна ком-
бинация значений входных сигналов, под воздействием которых про-
исходят эти переходы Только при выполнении этого требования
к ЭП можно из них синтезировать любой автомат. Триггер любо о
типа, как элементарный автомат, может быть синтезирован из ЭП
любого наперед заданного типа. В частности, асинхронные потен-
циальные триггеры всех типов могут быть синтезированы па основе
одного асинхронного потенциального элемента задержки, который
имеет два внутренних состояния и обладает полной системой пере-
ходов. Так как'триггеры синтезируются на основе одного ЭП то
отсутствует задача решения проблемы их состязаний н исключается
стадия абстрактного синтеза автомата [2], поскольку функция пе-
реходов триггера любого тина сразу может быть задана таблицей
истинности.
Элемент памяти типа R-S имеет два информационных входа:
R— вход установки состояния Q=0 и S — вход установки состоя-
ния Q— 1, причем значения /?=1 и S=1 одновременно подавать за-
прещено На рис. 2.35, а показана структурная схема автомата для
синтеза ЭП типа R-S, соответствующая основной модели на рис.
2.33,о. Составив по словесному описанию функционирования ЭП
таблицу истинности (табт. 2.17), а затем диаграмму Вейча (рнс.
2.35,6), получим для функции переходов
Q+ = S V QR, rQ
/?S = 0. 1 ’
Второе соотношение в (2.12) указывает, что запрещается одно-
временно подавать значения R— 1 и S= I. Первое выражение в (2.12)
используется для построения схемы ЭП типа R-S в базисе И—НЕ:
66
Рис. 2.35
Таблица 2.17 Табл та 2.18
R S <? Q+ L В Q <?+
0 0 0 0 ООО 0
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 0
0 1 1 1 0 I I 1
1 0 0 0 1 0 0 0
1 0 1 0 1 0 1 0
1 1 0 ф 1 1 0 1
1 1 I ф I 1 1 1
Q =S\/QR S-QR Ни рис 2 35,e показана схема ЭП типа R-S,
выполненная па ЛЭ И—НЕ
Отличие триггера от ЭП состоит только в отсутствии асинхрон-
ного потенциального элемента задержки D, необходимого для удов-
летворения четвертого условия синтеза асинхронных потенциальных
автоматов. Замкнув обратную связь на рнс. 2.35, в без элемента за-
держки D, получим схему триггера типа R-S на рис 2 35,г Ана-
лиз схемы показывает, что триггер и устойчивых состояниях имеет
прямой Q и инверсный Q выходы. На рис 2.35. д представлены вре-
менные диаграммы, поясняющие работу R-.S-трипх-ра, из которых
следует, что при переходных процессах па время задержки сигналов
в одном ЛЭ И—НЕ выходные значения сигналов Q и Q равны 1
(эти интервалы отмечены точками)
Из рис. 2.35,6 следует, что Q+ = R\/QS=>Q+-R\/Q\/S Этому
выражению соогвстствует схема R-S триггера па рнс. 2.36, а выпот-
5* 67
Рис. 2.36
ценная на ЛЭ ИЛИ—НЕ, а на рис. 2.36, б — временные диаграммы,
поясняющие его работу._На время переходного процесса выходные
сигил ты триггера Q u Q принимают одинаковые значения, равные
пулю. Условные графические обозначения синтезированных тригге-
ров представлены на рис. 2.35, е и 2.36, в (эти триггеры имеют раз-
ные активные уровни входных информационных сигналов S и R).
Решив функцию переходов (2.12) относительно неизвестных
R и S, получим функции возбуждения (ФВ)
s-5c-v»,e*.) (2|3)
где 11 j и Й2—полностью неопределенные независимые переключа-
тельные функции. Эги ФВ используются при синтезе асинхронных
потенциальных автоматов на ЭП тине R-S.
Методика синтеза триггеров других типов аналогична изложен-
ной методике синтеза R S-трш гера. Элементы задержки в дальней-
шем сразу будем исключать, так как они используются только в со-
ответствующих ЭП. Использование же элементов задержки в триг-
герах существенно уменьшило бы’нх быстродействие.
Триггер типа D-L имеет два информационных входа: D (Data)
и L (Load — загрузка), выходной сигнал которого принимает зна-
чение D при L— 1, а при L=0 состояние триггера сохраняется не-
зависимо от значения D (табл. 2.18). Из диаграммы Вепча на рис.
2 37,0, составленной по табл. 2.18, следует, что функция переходов
D-L-триггера
Q+-DLVQL, (2.14)
а МДНФ функции Q+, свободная от состязаний, имеет вид
Q+ DLV QLV QD. (2.15)
Представив данную функцию в базисе И—НЕ: Q+ — DL DI -QD, по-
лучим схему D-L триггера, называемого триггером Эрла [14], пред-
ставленную" па рис. 2.37, б. Этот триггер имеет наибольшее быстро-
действие из всех триггеров, которые можно использовать в конвей-
ерных устройствах обработки информации, содержащих несколько
ступеней преобразования информации. Действительно, пусть резуль-
тат D преобразования данных Г)< получается в соответствии с вы-
ражением D=D,D2VD3D4Ds. Подставив это значение D в (2.15),
получим Qh — DtD?L\ZD3DiiI)!,L\/QL\/QDiD;if\/QD3DiDs—DlD2L&
&D3DAL - QL. QDtD2 QD3DJ)S
68
На рис 2.37, в представлен триггер Эрла, построенный в соот-
ветствии с последним выражением, из которого видно, что КС (при
разрыве обратной связи с выхода Q) имеет второй порядок, кото-
рому соответствует наибольшее быстродействие при реализации
сложных функций. Таким же способом в триггер Эрла может быть
встроена КС, выполняющая и более сложные преобразования ин-
формационных сигналов Dj. Несмотря на сложность И’ схемное
многообразие триггеров Эрла, оии находят широкое применение при
построении векторных вычислительных машин [14].
Из рис. 2.37,0 следует, jto МДНФ функции Q+, свободной от
состязаний, Q+ = DL\/QLVQD Преобразовав чту функцию к виду
O+=DLVQVDL, получим схему D-L-триггерз. выполненную на ЛЭ
И—ИЛИ -НЕ (рис 2.38, а) Как показывает анализ, эта схема
в устойчивых состояниях имеет прямой Q и инверсный Q выходные
сигналы, что необходимо для триггеров широкого назначения. П_>
схеме рис. 2.38, а выполняются D-L-триггеры серии 155 (155ТМ5
и 155ТМ7).
Используя скобочные формы, функцию (2.15) можно преобра-
зовать к виду Q+-DLVQ(DVD)=DLVQ(DLVL) = DL.Q.^/\
которой соответствует схема на рис. 2.38, б. Она обладает значи-
тельно меньшим быстродействием, чем триггеры Эрла, но имеет
прямой Q и инверсный Q выходы п требует подачи только прямого
сигнала загрузки L.
Если решить функцию переходов (2.14) сначала относительно не-
известной L. а затем неизвестной D, то функции возбуждения D- •
триггера можно представить в виде D=QQ+\/'MQ+VQ), L=
= QfPQ+\/fiiD+ ffih2.
Методика синтеза автоматов на ЭП типа D L подробно изло-
жена в [2]
Из функции переходов (2.14) при L= 1 следует, что Q+>=D. т.е.
триггер превращается в ЛЭ, выполняющий функцию повторите и
и инвертора. Так как при L—1 любое изменение информационно »
69
Рис. 2.38
Таблица 2 19
R Г. D Q 0+
0 0 0 0 0 0 0 1 0 0 10 0 0 11 0 10 0 0 10 1 0 110 0 111 1 Ф ф Ф 0 1 0 1 0 0 1 1 0
сигнала D сразу же появляется на выходах Q и Q, то D-L-триггеры
называются «прозрачными». Управляющий сигнал L позволяет пе-
реключать D-L-трпггеры при необходимости иа прямую передачу
И1к| ормационного сигнала D на выход. При использовании D L-
триггеров в обычном режиме в нем фиксируется значение сигнала D
в момент перехода управляющего сигнала £ с 1 на 0, поэтому в ли-
тературе О-£-трнггеры иногда называются «защелками»
В ИС средней степени интеграции часто используются D-L -триг-
геры с добавочным входом R установки нуленого состояния (сбро-
са) — триггеры типа D L-R. Вход загрузки L н вход сброса R могут
иметь различный приоритет, т. е. при £=1 и Я~1 может произ-
водиться либо загрузка данных D либо сброс триггера в нулевое
состояние Функция переходов £>-£-/?-триггера с приоритетом входа
R задается табл. 2.19 Составив диаграмму Вейча (рис. 2 39, а), по-
лучи» функцию переходов Q+*=DLR\/QLR.
Из рис. 2.38,6 видно, что в D-L-триггер в качестве составной
части входит R-S-трнггер. Действительно, если сделать синтез
О-£-триггера на ЭП типа R-S, то могла быть получена эта же схе-
ма. Синтез более сложных триггеров, чем D-L-триггер, удобнее про-
изводить на ЭП типа R-S, так как имеет место декомпозиция ФВ —
вместо одной ФВ D для элемента задержки D используются две
70
Рис. 2 40
К
ФВ R и S, в силу чего выражение для каждой из них должно быть
проще чем выражение для ФВ D.
Из (2 13) следует, что
Q+, если Q = О,
ftjQ+j если <2=1;
(2.16)
/?=М+’ если(2=0, (2J7)
( Q+, если Q = 1,
где Q1’), Й2 —^2 (Q> Q+) — полностью неопределенные
функции, неопределенные значения которых Ф должны заноситься
в диаграммы Вейча для ФВ 5 и R с учетом соотношений Ф 0=0,
Ф-1 = Ф, Ф=Ф Диаграмма Вейча для ФВ S, (рис. 2.39,6) состав-
ляется по диаграмме Вейча для функции Q+ (рис 2.39, а) на
основании соотношений (2.16), а для ФВ /?, (рис. 2.39, в)—на ос-
новании соотношений (2.17). Из диаграмм Вейча следует, что ФВ
R S триггера S^DLR и Rt=DL\/R Если /?-£-трпггер выполнен па
ЛЭ И—НЕ, то требуется использовать инверсные функции
= = (218)
RT = DL V R = DL-L V R.
Этим ФВ соответствует схема на рис. 2 40 Легко заметить, что при
R = 0 из данной схемы получается схема Л-£-триггера на рис.
2.38 б
Функция переходов триггера типа D-L-R с приоритетом входа
L задается табл. 2 20. Составив диаграмму Вейча для функции пе-
реходов Q+ (рис. 2.41,о), получим
(?+ = DL V QL R = DL V Q L V R.
(2.19)
Составив по изложенной методике диаграммы Вейча для ФВ
/?-5-триггера S, и R (рис 2.41,6), получим свободные от состяза-
ний формы: ST=DL=>S,=DL; R-,-DL\.RI \/DR=DL-l.\/l)LR^
= DHL\ZR)=>Rr—DL(L\/R) Этим ФВ соответствует схема на
рис. 2 42 Легко заметить, что при R^0 получается схема D-1.-триг-
гера на рис. 2 38. 6 Триггеры типа D L R с приоритетом входа Г
используются в ИС 589ИР12 (8 разрядный асинхронный потенциаль-
ный регистр памяти).
Функция переходов /?-5-7.-триггера задается табл. 2.21 (nn:i
L— 1 триггер выполняет функции R-S триггера при 7=0 состояние
триггера пе изменяется ни при каких значениях сигналов R и
а значения сигналов R—S=L=1 подавать запрещено) На рис 2 43
71
Таблица 2.20
Таблица 2.21
L D к Q с+ L R S Q 0+
0 0 0 0 0 0 ф ф 0 0
0 0 0 1 1 0 ф ф 1 1
0 0 1 0 0
0 0 1 1 0 1 0 0 0 0
1 0 0 1 1
0 1 0 0 0 1 0 1 0 1
0 1 0 1 1 1 0 1 1 1
0 1 1 0 0
0 1 1 1 0 1 1 0 0 0
1 1 0 1 0
1 0 ф ф 0 1 1 1 0 ф
1 1 ф ф 1 1 1 1 1 ф
представлены диаграммы Вейча для функции Q+ н ФВ для R-S-
триггсра St и Rt, из которых следует, что функция переходов
Q+ = SL\/QRVQL, (2.20)
а ФВ Sr=SL, R,=RL. Этим ФВ соответствует схема, показанная на
рис. 2.44, а. Если_в (2.20) поставить значения S=R=D, то получим
Q+=DL\/QD\/QL=DL'\/QL — функция переходов D-L -триггера.
Соответствующан схема D-L-триггера показана на рис. 2.44,6.
Можно синтезировать триггеры, имеющие N пар входов D и L,
которые функционируют как D-L-триггер для каждой пары D и L.
Такие триггеры назовем D.v—L^-TpnrrepaMH. Если несколько сигна-
лов Li= 1 (i—0...N—1), то триггер устанавливается в состояние Q= 1,
если хотя бы один сигнал D, = i. Табл. 2.22 задаст функцию пере-
72
Рис. 2.44
Таблица 2 22
L, L, О, Do и L, l.„ О, О0 9 Q+
0 0 Ф Ф 0 0
0 0 Ф Ф 1 1 10 10 0 1
1 о 1 о 1 1
0 10 0 0 0 10 110 1
0 10 0 1 0 10 1*1 1
0 10 10 1
0 10 11 1 110 0 0 0
0 110 0 0 110 1 0 1110 0 0 1 110 0 1 110 10 110 11 0 1 1
0 1111 1
1110 0 1
1 0 0 0 0 0 1110 1 1
1 0 0 0 1 0 11110 1
10 0 10 0 11111 1
10 0 11 0
ходов О.-,—Ly-триггера при ЛГ«=2 Из диаграмм Вейча (рис. 2.45, а),
составленных дли функций Q+, $ и R по табл. 2.22, следует, что
функция переходов Q+ = D1Z.|VDjLoVQi'iVto> а функции возбуж-
дения в форме, свободной от состязаний
S ~ Lj У/ Dj Lu, R £ । Li Lq V Do Lj Lq V D, Do Lt \/
V Di Do Lo = D L \/D L0.Lj V Dt Ц V D^o'Ц =
= SLj VSLo-
На рис. 2.45,6 показана схема Dy-Ly-триггера для 1V=2 (без
входов, показанных штриховыми линиями) и N—3 (со входами, по-
казанными штриховыми линиями). Принцип построения Dy—Lv-
триггера для любого значения N ясен из рис. 2 45, б. На рис. 2.45, в
показано УГО Dy-Lv-триггеров для N—2 и N=3.
Серийно выпускаемые триггеры типа R S показаны па рис. 2 46.
ИС 555ТР2 (рис. 2.46, а) содержит четыре 7?-$-триггера, два из ко-
торых имеют по два входа S (Sj и Sj). Функция переходов этих
триггеров Q+=St\jS2\/QR, (SiX/Szj-R^O. При подаче хотя бы на
одни вход значения 5(=0 триггер устанавливается в состояние Q=I,
Принципиальная схема этих триггеров показана на рис, 2.46,6,
73
It
to ________ L( й*
Г71 Л Г/' 11 О 0
1 . |7j л 0 / j"
0 ? / 11 LL
0 1 7 1 0 0 0 0 0
Di D,
to Ip S
П' 1/1 11 0 11 11 0 0
|ф| ф1 0 Ф *7 ф ф
0 '.ф ф О 0 0 ф ф
0 LL 2J 0 0 0 0 0
П
L
to to R
0 0 0 [ф О i? ф ф
0 0г 0 I' 0 0 0 0
|7 1 ~п' 1Г' 7'1 0 0
I — ;ф, 1 1 0 0 1(Ф! 1~—н ф ф
Д A
a)
Рис. 2.45
Рис. 2 46
Интегралиая схема 561TP2 (рис, 2 46, г) содержит четыре R-S-
триггера с ^-состоянием выхода. Структурная схема этих тригге-
ров показана на рис. 2.46, в (на выходах включены вентили с тремя
состояниями выхода). Отметим, что управление третьим состоянием
выхода в любой ИС всегда осуществляется с помощью вентиля
с тремя состояниями, подключенного к этому выходу.
74
155ТМ7
155 ТМ5
2 L Т | -esj
Л 1 L Т 0 1 2
11-о5щий
If-+58
Рис. 2.47
ПЗЗИРЗЬ
12-o5utuc
5-+5В
Рис. 2 48
155ХЛ1
Серийно выпускаемые D-jL-три 1еры широкого назначения пока-
заны на рис. 2.47. ИС 155ТМ5 и 155ТМ7 содержат по две пары триг-
геров с общим входом загрузки L. Функции переходов этих триг-
геров Q+^DtLX/QtL, t=«],2. ИС 561ТМЗ имеет вход загрузки
«=Li® Lj=G1® Сг, общий для всех четырех триггеров. Один нз вхо-
дов Gt обычно используется для управления полярностью (значе-
нием активного уровня) сигнала загрузки L. Например, если 0г=0,
то L=Gi (активный уровень сигнала б^О), а если 6г=1, то L=Gi
(активный уровень сигнала Gi«=l) ИС 1533ИР34 (рнс 2.47) пред-
ставляет собой сдвоенный 4-разрядпый регистр памяти, выполнен-
ный на D-L-R-триггерах с приоритетом входа R, выходы DOt (i^
=О...З) которого имеют три состояния, как и у ИС 561ТР2 (в скоб-
ках указаны номера выводов второй части ИС)
На рнс. 2.48, а показана схема приемопередатчика с памятью,
имеющего три двунаправленные линии передачи данных. Сигналы
l^Ri=0 (WR— Write — запись) устанавливают триггер в состояние
Q=DBt- Затем любой из сигналов __RDt= 1 (RD—Read — чтение)
может подключить выход триггера Q к линии DB,. Естественно, од-
новременная подача значений сигналов W%=0 и RDi = l запрещена.
75
555ИР22
G)4-
01 t
(inQ
(27)
(22) —
()3)-
и 0 1 2 5 е 1 ! Ж 88 Ъ W 0 1 2 7 4 5 6 1
(№) Sffmud
&>) *58
T(2)
^(5)
4-w
f
^(23)
7533ИРЗЗ
2 3 4 3! 0 1 2 86 ¥ 10 0
ь J 1 11
6. и 2 V
1 5 3 1b
Е 6 4 /J
У 7 5 /4
6 7?
п L 1 72
L
ЯЮИР82
1
. 31
2 ?
13
2
3
*9
’1
17
.'6
Рис 2 4fl
На рис. 2.48,6 приведено обозначение ИС 155ХЛI, содержащей два
таких приемопередатчика с общими сигналами W7?, и RDt (обмен
информацией между линиями разрядов DB01 и DB„ производится
под управлением общих для разрядов сигналов U?7?i и /?£>,).
ИС 155ХЛ1 может быть использована в качестве 2-разрядного ком-
мутатора сигналов на три направления. ИС 531ХЛ1 (рис. 2.48, в) по
функциональному назначению аналогична ИС 155ХЛ1,_ио имеет вы-
ходы DBot и ОВН с Z-состояниями (если, например, RDi>= 1, то вы-
ходы ОВэо и ВВю находятся в Z-состОЯпии) Кроме того, к внешним
выводам ИС подключены выходы триггеров Q н Qi для контроля
работы ИС.
На рпс. 2.49 показаны 8-рагрядные регистры памяти с Z-co-
стояиием выхода, выполненные на основе D-L-триггеров (в скобках
указаны номера выводов для ИС 533ИР22). Эти регистры памяти
предназначены в основном для использования в микропроцессорных
системах. В большинстве микропроцессоров и однокристальных
микроЭВМ используется мультиплексная (совмещенная) шина ад-
реса и данных AD Разделение шины адреса — данных на шину ад-
реса и шину данных производится с помощью временного мульти-
плексирования. как показано на рис. 2.50 (для примера взята
16 разрядная шина адреса—данных). Центральный процессор
CPU выдачу адресных сигналов сопровождает подачей активного
уровня сигнала загрузки L на регистры памяти RG (фиксаторы ад-
ре а). Сигнал ОЕ служит для отключения микропроцессора от ши-
ны адреса (Address Bus), например, при использовании устройств
прямого доступа к памяти На рис. 2 50 сигналы управления при-
емопередатчиком (Transceiver) не показаны. При прямом доступе
к памяти микропроцессор также должен отключаться от системной
шины данных (System Bus Data)
Выполненная иа основе D-L-R-триггеров ИС589ИР12 (рис. 2.51),
называется миогорежимным буферным регистром (Multi Mode Buf-
fered Latches). Данная ИС в основном предназначена для исполь-
зования в микропроцессорных системах для выполнения функций
обмена данными между центральным процессором и периферийны-
ми устройствами На рпс 2 51 использованы обозначения: STB —
Strobe — строб; MD — Mode — режим; DS — Device Select — выбор
кристалла; CLR — Clear — очистка} INT Interrupt — запрос пре-
76
Рис. 2.50
5В9ИР12
Рис. 2.51
рывания. ИС состоит из 8 разрядного регистра памяти Q<(i=0...7),
триггера запроса прерывания Q и схемы управления режимами ра-
боты.
Функционирование регистра памяти определяется функциями пе-
реходов 7)-/.-/?-триггеров
Qf = Dl..LVQjLy R,
(2.21)
где L — STB MD\/DSt-DSfMD, R=CI.R В соответствии с (2 19)
вход L имеет приоритет. Управление выходами DOi осуществля-
ется сигналом
RD=/WDVCS1-DS2=f(’^f’Oi Q1'
I 0 => z - состояние £>Oj
(RD — формируемый внутри ИС сигнал чтения регистра памяти).
Эффективным методом обмена информацией между микропро-
цессором и внешними устройствами является метод, основанный на
подаче внешними устройствами сигналов запроса прерывания основ-
ной программы, выполняемой процессором для обслуживания опе-
раций ввода-вывода. ИС 589ИР12 содержит триггер запроса пре-
рывания Q, функционирование которого определяется выражения-
ми: Q+ S\/QdSTB S DSi DS,\/R Выходной сигнал ИС запроса
прерывания INT QDSt-DS,. Наличие пяти управляющих сигналов
(S7B, MD DSt. DS?, CLR) позвочяет использовать эту ИС для ре-
шения различных прикладных задач
При использовании ИС 589ИР12 для ввода данных по преры-
ванию следует положить MD—0 Тогда l.=STB. a RD—DSi-DSq.
На рис 2 52 показаны временные диаграммы, поясняющие ввод дан
вых в центральный процессор по запросу прерывания от перифе-
рийного устройства (сигналы DD И STB формируются периферий
ным устройством, а адресный сигнал выбора порта периферийною
77
HIt X 'fa X —
Pnc. 2.53
Pnc 2.52
устройства DSfDSs выдастся центральным процессором в ответ на
запрос прерывания) Выходы порта ввода находятся в третьем со-
стоянии, если DSi-DSi—0.
На рис. 2.53 показана структурная схема двунаправленного
драйвера, реализованная на двух ИС 589ИР12 Из рис. 2.53 следует,
что ;И£)=0. STB—\ и в соответствии с (2 21) £=|, т. е в ИС
включен режим «прозрачной» работы. Сигнал DC (Direction Cont-
rol — управление направлением передачи данных) поступает ог
центрального процессора для управления операциями ввода вывода.
Действительно, при DC—О включена только верхняя ИС (рис 2.53),
и данные передаются от DA к DB, а при DC- I включена нижняя
ИС, и данные передаются от DB к ИЛ. Эта схема стала бы экви-
валентной ИС 580ВЛ86 при использовании входов DS-,. и DSt под-
ключенных к источнику питания и корпусу, для подачи сигнала CS
(см рис. 2 25 в) Приведенными примерами не исчерпываются при-
менения ИС 589ИР12 в практических разработках
Синхронные триггеры [2]. Эти триггеры кроме информационных
входов имеют также вход для подачи тактового сигнала Н. Из ос-
новной модели синхронного автомата (рис. 2 33, б) следует, что
воздействие тактового сигнала Н на синхронные триггеры должно
закончиться до того момента, как новые значения сигналов Q, (г=
= 1 ’Н), пройдя через КС, поступят на информационные входы триг-
геров В противном случае триггер срабатывал бы два и более раза
за один период тактового сигнала Кратковременного воздействия
тактового сигнала па триггеры можно добиться, используя вместо
потенциального сигнала Н импульсный dH, длительность которого
не более суммы минимального времени переходного процесса в КС
и времени переходного процесса в триггерах В общем случае мини-
мальное время переходного процесса в КС равно пулю, так как
входы Q. одних триггеров могут подаватся непосредственно на
информациоииие входы других триггеров, и даже выход триггера
Q, може! подаваться па вход Q+.
Гели в качестве тактового сигнала Н используется импульсный
сигнал dH, то в синхронных автоматах можно применять асиихроп
ные потенциальные триггеры типов D L и R S на вход загрузки
которых подается этот тактовый сигнал (L—dH). Так как тактовый
сигнал не является информационным, а задает только дискретные
78
моменты времени, когда dH— 1, то триггеры типов D-L и R-S-1.
превращаются в синхронные триггеры типов D и Я-S. Действитель-
но, из функций переходов (2 14) и (2 20) следует, что при L=dH
Q+=*DLVQL = DdH \/QdH, (2 22)
Q+ = SL VQR V QL = SdH V QRdil, (2 23)
а в дискретные моменты времени (прн <Я/=1) Q+=D и Q+ — SVQ₽,
что совпадает с функциями переходов триггеров (2.11) и (2.12) Из
основных моделей асинхронного потенциального н синхронного ав-
томатов следует, что функции переходов одноименных асинхрош ых
потенциальных и синхронных триггеров должны совпадать. Так,
табл. 2.17 задает пе только функцию переходов асинхронного потен-
циального fl-S-триггера. но и функцию переходов синхронного /?-$-
триггера для дискретных моментов Условие RS=0 для асин-
хронного потенциального триггера превращается в условие RSdlI =
0 для синхронного триггера.
Покажем, что при большой длительности сигнала (L=dH — 1)
возможно многократное срабатывание асинхронных потенциальных
D-L триггеров. Для этого можно взять крайний случай 7=1 Пусть
в некотором автомате требуется на вход D подать сигнал Q с этого
же триггера. Тогда Q+=DL\/QL= Q- 1VQ-Г—Q. Уравнение Q+ = Q
описывает генератор, так как следующее состояние триггера являет-
ся инверсным по отношению к исходному. Частота генерации опре-
деляется исключительно быстродействием триггера. Прн L~dH=l
конечной длительности, но большей времени переходных процессов,
триггер будет изменять свое состояние несколько раз при поступле-
нии на тактовый вход одного импульсного сигнала dH.
Работа синхронных автоматов при использовании асинхронных
потенциальных триггеров и импульсного тактового сигнала dH весь-
ма критична к его длительности, поэтому такой способ построения
синхронных вычислительных устройств используется главным обра-
зом, в дорогостоящ! х быстродействующих вычислительных маш> нах
причем в качестве D-7-триггеров используются триггеры Эрла [14]
Если в (2 23) положить S— Q и R=Q, то Q+ = QdH\/QQdH=
= Q~BdH. Эта функция переходов определяет триггер с импульсным
счетным входом, так как при подаче каждого импульсного сигнала
dll 1 состояние триггера изменяется на инверсное (Q+=Q Ф 1 = Q).
На рис. 2.54, а изображена схема формирования из потенциального
сигнала Н импульсных сигналов dH и dH, называемая разностным
элементом (РЭ) [2]. Эта схема формирует Импульсный сигнал dH
длительностью 3/а.ср, 5/ЗСр и 7/З Ср в положениях переключателя I,
2 и 3 соответственно. На рнс. 2 54, а показав также триггер со счет-
ным входом, выполненный па асинхронном потенциальном R-S-L-
триггере Этот триггер работает правильно только в положениях пе-
реклю1ателя I н 2 (в положении переключателя 3 триггер на каж
дый импульсный сигнал dH— 1 срабатывает уже по два раза) На
рис. 2 54,6 показаны идеальные временные диаграммы, характери-
зующие требуемые временные соотношения между сигналами dH
и Q (идеальным триггером является такой, в котором внутреннее
состояние — сигнал Q — изменяется после окончания импульсного
сигнала dll). Из изложенного следует, что использование асинхрон-
ных потенциальных триггеров в сочетании с импульсным сигналом
79
Рис 2 54
неприемлемо для построения синхронных автоматов широкого на-
значения (сдвигающих регистров, счетчиков и устройств на нх ос-
нове) Жесткие ограничения па длительность импульсного сигнала
приводят к увеличению стоимости синхронных автоматов нз-за вклю-
чения в них мощных и стабильных генераторов импульсных сиг-
налов.
В синхронных триггерах с двумя информационными входами
можно использовать по два РЭ (на каждый вход по независимому
РЭ). Стоимость таких синхронных триггеров не увеличивается, ес-
ли РЭ реализуется в каждом триггере в интегральном исполнении.
Таким способом выполняются триггеры типа J-K— 1В6, ТВ9, ТВ 10
и TBI1 в сериях ТТЛ, соответствующих зарубежным сериям SN74/
/SN54
Триггеры типа J К имеют два информационных входа; / — вход
разрешения установки состояния Q=I; К — вход разрешения уста-
новки состояния Q=0 (при 7=1 К=1 состояние триггера изменя-
ется на инверсное) Табл. 2.23 задает функцию переходов J /(-триг-
гера при {///—1. Составив по табл. 2.23 диаграмму Вейча, по-
лучим
Q+-QJ VQK,
Таблица 223
(2.24)
80
решив которое относительно неизвестных J и К ФВ триггера мож-
но представить в виде
J = QQ+VniQ, 1
_ _ (2.25)
К = Q Q+ V ft2 Q, J
где (Q, Q+) и Й2=Й2 (Q, Q+) — полностью неопределенные
функции переменных Q и Q*.
На рис. 2.55 показана структурная схема J Д-триггсра, по ко-
торой выполняются перечисленные ИС (ТВ6, 9...11). Если собрать
эту схему на ЛЭ какой-либо одной серии, работать она не будет.
Если же построить на ИС 155ЛА4 (ЛЭ И—НЕ) и 531ЛР11 (ЛЭ
И—ИЛИ—НЕ), то она будет выполнять функции J Д-трпггера на
частоте тактового сигнала до 14 МГц. ЛЭ разных серии обеспечива-
ют необходимые задержки для реализации РЭ Асинхронные потен-
циальные входы S и R установки состоянии Q=1 и Q=0 имеют
приоритет, т е при подаче активного уровня на один из этих вхо-
дов изменения сигналов J, К и Н не влияют па состояние триггера.
Синхронный триггер любого типа может быть синтезирован на
основе теории асинхронных потенциальных автоматов, если в опи-
сание соответствующей функции переходов ввести импульсный сиг-
нал dH, порождаемый изменением с I на 0 потенциального сигна-
ла Н. Такое описание для синхронного D-триггера задается выра-
жением (2.22). Сигнал dH указывает в данном случае, что триггер
должен срабатывать по фронту потенциального сигнала Н при из-
менении его с I па 0. В [2] показано, что такие синхронные триг-
геры могут быть реализованы не менее чем на двух асинхронных
потенциальных ЭП (триггерах), по всегда достаточно использовать
только два триггера. Синтез синхронных триггеров типов D, D-L,
R-S, J-К и Т подробно рассмотрен в [2] Отметим неуместность ис-
пользуемой в литературе классификации по внешнему виду’ схем:
триггеры, построенные по принципу ведущий — ведомый; двухтакт-
ный триггер; тактируемый триггер и др. В основу классификации
синхронных триггеров могут быть положены только принципы, осно-
ванные на теории автоматов, так как любой синхронный триггер,
срабатывающий по фронту тактового сигнала и реализованный без
разностных элементов, всегда содержит, как минимум, два асин-
хронных потенциальных триггера На рис. 2.56. а показана струк-
турная схема синхронного D-триггера, состоящая из КС и двух асин-
хронных потенциальных элементов задержки D, а па рис. 2 56,6 —
принципиальная схема, строгое изложение синтеза которой приве-
дено в [2]. В литературе иногда указывают, что эта схема состоит
из трех триггеров, что неверно, так как достаточно в этой схеме
разорвать две обратные связи, чтобы она превратилась в КС На
рис. 2.56, б штриховыми линиями показаны добавочные асинхрон-
ные потенциальные входы S и R для установки состояний Q=l
н Q=0, т. е. полная схема является триггером смешанного типа
которая описывается функцией переходов Q+=S\/(DdH\/QdH)-R.
Такие триггеры будем называть триггерами типа D,'R S (первая
часть названия указывает тип синхронного триггера, а вторая —
асинхронного триггера). Асинхронные потенциальные входы в триг-
герах смешанного типа всегда пмеют приоритет, что видно также
из функции переходов Q+. Например, если $=1, то Qf=l незави-
симо от значений D и dH По схеме па рис. 2.56, б выполняются
синхронные D-триггеры во всех сериях ИС.
6-376 81
--Рис. 2 53
Рис. 2.57
Если в функцию переходов D/R S-трпггера подставить значе-
ния D—0, R=0 и H-STB, то получим Qv—S\/QdSTB. Это объяс-
няет какой тип триггера использован в ИС 589ИР12 (рис. 2.51)
в качестве триггера запроса прерывания.
Если на схеме рнс. 2.56, б па входы S и R подать сигналы, оп-
ределяемые функциями (2.18), то получится D/D-/.-триггер, имею-
щий функцию переходов Q<- = D'f.\/ (DdH\/QdlI)-L, где D' — асин-
хронный потенциальный вход, а в (2.18) D следует заменить на D'
Синхронные триггеры, используемые для построения синхрон-
ных автоматов, следует разделить па четыре группы в зависимости
от максимально допустимой длительности переходных процессов
в автомате по отношению к периоду тактового сигнала. Рассмот-
рение свойств этих групп трип еров можно провести на триггерах
одного какого-либо типа, например на 7-К-триггерах.
Группа I синхронных триггеров. С учетом тактового сигнала
функция переходов J-Л-трнггсра этой группы описывается выраже-
нием
Q+ Q Jdll V Q KdH, (2.26)
где импульсный сигнал dH формируется либо разностными эле-
ментами внутри триггеров, либо триггер синтезирован так, что он
срабатывает по фронту потенциального сигнала И при изменения
его с 1 на 0 (логическое дифференцирование тактового сигнала [2]).
Из (2.26) следует, что при dH=0 Q+ — Q, т е. изменения информа-
ционных сигналов J и К, возникающие при переходном процессе
в автомате, не могут вызвать изменения состоянии триггеров. Из
этого следует, что информационные сигналы J и К не должны из-
меняться только в дискретные моменты времени при dH=\. Это
условие описывается уравнением (VJ\/VK)rf//=0 которое должно
выполняться для правильного функционирования автомата. Следо-
вательно, на переходный процесс в автомате отводится время Tt,
примерно равное периоду тактового сигнала Н (рис. 2.57). Дли-
тельность сигналов /7=1 н //=0 для триггеров данной группы не
регламентируется.
Группа II синхронных триперов. С учетом тактового сигнала
функция переходов J-K-триггера этой группы описывается выраже-
нием
Q+ = Q d (J1I) VQd (КН). (2.27)
82
На основании (2 7) d(Jll) =J*dH\/H*dJ, d(KH) = K*dH\/H*dK.
Поскольку в синхронных автоматах изменения информационных
сигналов / н К не должны изменять состояний триггеров, то необ-
ходимо потребовать выполнения условия (dJ\/dK)H=Q или более
общего условия (V/VV^)//=0— информационные сигналы J и К
не должны изменяться в моменты времени, когда /7=1. Поэтому
переходный процесс в автомате должен закапчиваться за время Тг,
указанное па рис. 2.57. Прн соблюдении этого условия =
—JdH и d(KH)~-KdH функция переходов (2.27) преобразуется
в функцию переходов (2.26). Так как 1\<Т\ (рис. 2.57), то макси-
мально допустимая частота тактового сигнала Н в автоматах, по-
строенных па основе триггеров группы II, будет заметно ниже,
чем в автоматах, построенных па основе триггеров группы I. В на-
стоящее время триггеры группы II не выпускаются (до 1976 г. вы-
пускались такие /-/(-триггеры— 155TKI).
Триггеры группы II обладают весьма полезным свойством —
имеют два импульсных входа. Действительно, если в (2 27) поло-
жить I, то
Q+ = QdJVQrfK- (2.28)
Такие <//-</«-тртгеры относятся к классу асинхронных им-
пульсных автоматов и позволяют иногда значительно упростить про-
ектируемые схемы. Соотношение (2 28) наглядно подтверждает, что
состояние синхронных /-«-триггеров группы II изменяется прн из-
менении информационных сигналов 1 н К в моменты времени, когда
Н= 1.
Группа III синхронных триггеров. В триггерах этой группы так-
же не допускается изменения информационных сигналов при Н—\.
Отличаются они от триггеров группы II тем, что изменение инфор-
мационных сигналов при Н=\ не приводит сразу же к изменениям
состояния триггера, а запоминается в одном из асинхронных потен-
циальных триггеров, на которых он построен (см. рис. 2 56, о: вмес-
то сигнала D нужно подать два сигнала — / и «). Запомненное
воздействие информационного сигнала приводит к изменению со-
стояния триггера очередным изменением тактового сигнала с I на О,
хотя значения информационных сигналов в этот момент времени
могут быть равны 0. К группе III относится /-«-триггер I55TBI.
Группа IV синхронных триггеров. Триггеры этой группы выпол-
няются па основе асинхронных потенциальных триггеров н разност-
ных элементов, формирующих импульсный сигнал dH Строго го-
воря, эти триггеры не являются синхронными, так как требуют вы-
полнения жестких условий па длительность тактового сигнала dH.
Триггеры . гобого типа перечне генных групп синтезируются на
основе их функций переходов [2] На рнс. 2.58, а показан /-«триг-
гер группы 11, а на рис. 2.58,6 — /-«-триггер группы III. Эти триг-
геры синтезированы па основе двух асинхронных потенциальных
/?-5-триггеров методами, изложенными в [2]. Если в схемах на
рис. 2.58 оборвать связи с выходов триггеров Q и Q, подключенных
к крайним левым ЛЭ И—НЕ, то эти /-«-триггеры превратятся
в синхронные «-S-трпггеры. /-«-триггер на рнс. 2 58 б имеет вход-
ную логику ЗИ д я информационных сигналов: / — /1/2/3! «=«1«г«з-
В схемах на рнс. 2 58 можно добавить асинхронные потенциальные
входы S н R для установки состояний Q I и Q 0 подобно тому,
как это сделано па рис 2.56,6 для D-триггера и рис. 2 55 ддя /-«•
6*
83
Рис. 2.58
триггера. Большинство выпускаемых в сериях ИС ЛЛ-трнггеров от-
носится к группе I.
Преобразования типов триггеров. Любой синхронный триггер
является элементарным автоматом, характеризующимся наличием
только двух внутренних состояний (Q — 0 и 1) и полной системой
переходов. Достаточно иметь какой-либо одни тип синхронного
триггера, чтобы на его основе синтезировать другие типы триггеров.
Часто другие типы можно получить, не прибегая к стандартным ме-
тодам синтеза синхронных автоматов. Поскольку триггер полностью
описывается функцией пеоеходов, то с помощью ее элементарных
преобразований можно потупить другие типы триггеров.
Подставив в (2.24) J=K- T, получим
Q+ = QT V QT^QQT. (2.29)
Эта функция переходов описывает синхронный Т-трнггер Ре-
шив уравнение (2.29) относительно неизвестной Т, получим ФВ
Т-триггера
T = Q@Q+, (2.30)
которая широко используется при синтезе синхронных автоматов
На рис. 2.59 представлены УГО синхронных триггеров типов D,
J-K. и Т. На вход С (Clock — часы) подается тактовый сигнал Н.
Треугольник па рис. 2.59 является указателем динамического (им-
пульсного) входа. В соответствии с определением оператора пере-
ходов (2.2) н требованиями ЕСКД к выполнению схем у £>-тригге-
ров на рис. 2 59 указаны перепады тактового сигнала, вызывающие
изменение состояния триггеров. Прн аналитическом описании триг-
геров всегда считается, что изменение их состояний вызывает пе-
реход тактового сигнала с 1 на 0. Состояния же триггеров в вы-
Рис. 2.59
84
Рис. 2.61
Рис. 2 60
пускаемых сериях ИС могут изменяться при изменении сигнала Н
с 0 на 1. что отображено на рис. 2.59 подачей на вход С инверс-
ного тактового сигнала Н. Если на рис. 2.59 соединить входы J и К,
то в соответствии с приведенным преобразованием получится 7-триг-
гер.
Если в (2 22) вместо Н подставить L-Н, то получим
<2+ = Dd (LH) V Q d(LH) = DLdH V Q TdH, (2.31)
при выполнении условия H*dL=0. Данная функция переходов опи-
сывает синхронный D-Л-трнггер. относящийся к группе II, хотя ис-
ходный D-триггер принадлежит к группе I. Действительно, при dH =
= 1 Q+ = DL\/QL, чю совпадает с (2.14), а условие Il*dL—Q ука-
зывает, что информационный сигнал L не должен изменяться при
11=\. Подставив в (2.31) D=Q, L — T, получим Q+ = QTdH\ZQTdII=-
=Q (~TdH. Эта функция переходов описывает синхронный 7-триг-
гер, так как при dH=l, Q+ = Q$1, что совпадает с (2 29). Иа рис
2.60 показаны схемы D-L п 7-триггеров, выполненные иа основе
D-триггера в соответствии с приведенными преобразованиями.
На рпс. 2.61.а представлены диаграммы Вейча для функции
переходов /-/(-триггера (2.24) и ФВ Т-тртгера, составленная на
основании (2 30) (T^Q4 при Q=0 и T=Q4 при Q=l). Из диаграм-
мы Вейча для ФВ следует, что T=JQ\/KQ и TH=JQH\/KQH На
рис. 2 61,6 показана схема ЛЛ-трпггера, реализованная па 7-тригге-
ре группы II, представленном на рис. 2 60 Полученный J-K триггер
также относится к группе П, а значит, при 7/н=1 имеет два импульс-
ных входа J и К и описывается функцией переходов (2.28). Исполь-
зованный па рис 2 61,6 триггер типа D/R-S соответствует рис. 2.о6,б.
Для четкого распознавания синхронных н асинхронных потенциаль-
ных входов левое вспомогательное поле на графических обозначени-
ях делится на зоны, и тактовый вход С со всеми относящимися к не-
му синхронными информационными входами помещаются в одн )й
зоне (рис. 2.61, б)
Для построения счетчиков часто используются синхронные
85
триггеры типов D-T-L и D-T-L-R. Функция переходов D-Г-Е-трпг-
гера задается табл. 2.24. При Е = 0 D-T-L-трепер выполняет функ-
цию Т триггера, а прн L—\ — функцию О-трнггсра Из диаграмм
Bcii'ia (рнс. 2.62) для функций Q , ! и К, составленным по табл. 2.24
в соответствии с (2.25) (J=Q+, •Ф11 Q— б; J=K—Q+
при Q=l; незаполненным клеткам в диаграммах Вейча для ФВ
.1 и К соответствуют произвольные значения Ф), следует, что функ-
ция переходов О-Т-Е-трнггера
Е = 0
L = 1
Q+ = DL V (0 Ф Т) L =
Q ф Т, если
D, если
(2.32)
и ФВ J-Л-трпггера /___DL\/TL, K=DL\/TL. Эти ФВ легко преобра-
зовать к виду J=DLL(T\/L), K—DL(T\/L). На рис. 2.63,а изобра-
жена схема Ь-Т-Е//?-трнггера, построенная в соответствии с полу-
ченными ФВ на J-ft-триггере с входной логикой, 2И для функции J
и Л, имеющем вход, асинхронной потенциальной установки в со-
стояние Q—0. Такие триггеры используются в синхронных счетчи-
ках 533ИЕ9, 555ИЕ10 и др.
Функция переходов D T-L R-трнггсра задается табл. 2.25.
Этот триггер отличается от предыдущего только наличном допол-
нительного входа R синхронной установки состояния Q 0. Если
составить по табл. 2.25 диаграмму Вейча, то функцию переходов
и-Т-Д-Я-триггера можно представить в форме
Q+ = DL R V (Q © T)T\/~R. (2.33)
Эту функцию переходов легко преобразовать к виду Q+ =
— DR(L \/R)V (QlT)L\/R. Из сравнения последнего выражения
Рис. 2 63
66
Таблица 2.24
Таблица 2 25
L D т <? У+ R L D т О
0 0 0 0 о 0 0 0 0 0 0
0 0 0 1 1 0 0 0 0 1 1
0 0 1 0 1 0 0 0 1 0 1
0 0 1 I 0 0 0 0 1 1 0
0 0 1 0 0 0
0 1 0 0 0 0 0 1 0 1 1
0 1 0 1 1 0 0 1 1 0 1
0 1 1 0 1 0 0 1 1 1 0
0 1 1 1 0
0 1 0 0 0 0
1 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 1 1 0 0 0 0 1 1 1 0 1 0 0 0
1 0 1 1 0 0 1 1 0 0 1
0 1 1 0 1 1
1 1 0 0 1 0 1 1 1 0 1
1 1 0 1 1 0 1 1 1 1 1
1 1 1 0 1
1 1 1 1 1 ф ф ф ф 0
с (2 32) следует, что схему D-T-L-R-триггера можно получить из
схемы D-T-L-триггера простой заменой сигналов D на DR и L па
L\/R. На рис 2.63,6 показана схема D-r-L-P-триггера, а на рис.
2 64 — УГО D-T-L/R в D-Г L-R-триггеров. Если в схеме на рис.
2 63,6 положить /? = 0, то получится схема D-T-L-триггера па рис.
Можно использовать и более примитивные преобразования
триггеров Например, синхронный D-L-триггер можно получить и
Отличным от ранее изложенного способом. Так как ФВ D-триггера
DT=Q+, то для реализации D-L-трипера па D-триггере на основа-
нии соотношения (2.14) следует положить Dt=DL\/QL Такое
преобразование, в отличие от преобразования (2.31), не переводит
D L триггер в группу II. Па рис. 2.65 показана схема синхронного
D-L-триггера группы I, выполненная на D-трпггсре в соответствии
с ФВ DT. Такие D-L-триггеры используются, например, в ИС
155ИР15.
Рис. 2 64
87
Триггеры типов D-T-L и D-T-L-R также можно выполнить па
синхронном D-трпггере, функцию возбуждения которого DT после
элементарных преобразоваппп функции переходов (2.33) легко
представить в виде D, = DL\/R\/Q' T-TyRX/R.
На рпс. 2.G6 приведена схема D Г-Z.-/(-триггера, выполненная
по этой ФВ Если в схеме положить R=0, то получится схема D-
Т-/.-триггера. Триггеры типа D-T-L R также используются для по-
строения счетчиков, например 531ИЕ11 и 531ИЕ18.
Отметим, что асинхронные потенциальные триггеры типов 1-К.
и Т не существуют. В отличие от синхронных /-/(-триггеров, име-
ющих функции переходов (2.26) и (2.24), при dl!=\ асинхронные
потенциальные /-/(-триггеры должны были бы описываться только
функцией переходов (2 24). Подставив в (2.24) значения сигналов
/=1 и К=1, получим Q+ = Q, т. е. схема, реализованная на ЛЭ по
функции (2 24), является генератором (при использовании ЛЭ
серии 555 частота генерации равна примерно 14 МГц).
На рис 2 67 показаны ИС синхронных D-триггеров, часть из
которых имеет также асинхронные входы. Эти ИС полностью опи-
сываются функциями переходов: 555ТМ2, 561ТМ2 (О//?-.S-тригге-
ры) - Q+ S\/(DdHy/Qdfi) R; 176ТМ1 (DIR триггеры) — Q+ =
= (DdllyQdH) R-, 555ТМ8, 555ТМ9 (D/R-триггеры) — Q+ —
= (D,dH\/Qtdll)R; 531ИР20 (D-триггеры) — Q~=DidH\/QidH;
Di=D,tWSVO,|U"S (IV'S — Word Select — выбор 4 разрядного
слова);
I85IH I3 } ( D’T|,H: ГерЫ } ~ ~ D'i d“ V Qi dI1'
Do _ f Qi, если O£ = 0,
I Z-состояние, если ОЕ = 1.
Если на эти триггеры подать инверсную функцию возбуждения
D, то выходы Q и Q поменяются местами, а асинхронный потен-
циальный вход R следует изменить на S, асинхронный потенци-
альный вход S — на R.
На рис. 2.68 показаны ИС синхронных /-/(-триггеров с асин-
хронными входами. Эти ИС полностью описываются функциями
переходов:
155ТВ1 (/ K/R S триггер; группа 111) — Q+ = S\/(QJdllV
VQKdH)R-, K=KlKiK3-,
88
551ТМ2
fl-
в_
ft
s*
nA
to
Q
г „
П6ТМ1
KO^HPl
Рис. 2.57
555TB6 (J K/R триггеры) Qh = (QJdH\/QKdH)R;
531ТВЮ /-K/S-триггеры Q+ =S\/ QJdll\/QKdH;
531TBI1 (J-K/R-S триггеры ) Qf=St\/(Q:J,dH VQd^dTf)R;
_531TB9,___1533TB15, 561TB1 (7-/(//?-5-триггеры) — Q+==SV
V(QJdH QKdlHR.
Если в /-/(-триггерах, имеющих только одни асинхронный по-
тенциальный вход R или S, произвести взаимную замену сигналов
J и К, то выходы Q и Q поменяются местами, а сигнал R изменит-
ся на S (S изменится на /?)
Иа рис. 2 69 показаны ИС синхронных DL-триггеров. Эти ИС
полностью описываются функциями переходов:
155ИР15 (D L/R трнгегры) — Q-r= (DI,LdH\/QiLdH)~R, L =
DO _J Q‘>ecan OE=l (OL\ = OE2=0),
[ Z-состояние, если OE=0;
531ИР18, 531ИР19, 555ИР27 (D-L-триггеры) — Q^~=D,LdH\/
VQ.LdH;
1804ИР2 (D-L/Я-триггеры) — функционирование аналогично
ИС 155ИР15.
89
561 ТВ 1
S
531ТВЭ
т
7
T53JTB15
5
II
ю
9
Рис. 2.68
^0
И
J
Hf ~5>С
ю
13
12
Р.
15
74-
Рис. 2.69
т
6
J
4
9
К
В
S
с
к
2
Все синхронные триггеры типов D, 1-К и D-L, за исключением
] К-триггера 155ТВ1, принадлежат к группе I Деление ИС на
триггеры (Т) и регистры памяти (RG) достаточно условно. К RG
преимущественно будем относить схемы, содержащие несколько
триггеров и имеющие общие сигналы управления записью и (или)
чтением информации (L, ОЕ и IVS). Основные параметры енн*
кронных триггеров ТТЛ серий приведены в табл. 2.26.
90
Таблица 2.26
Отечественна я ИС Зарубежный аналог семей- ства SN74.64 F 1 ном ’ МГн GlOTp* mA Тип триггера Число триг- геров Номер рисунка
155ТМ2 74 15 17 D/R-S 2 2.67
555ТМ2 LS74 30 4 » 2 2.67
5.31ТМ2 S74 75 30 » 2 2 67
1533ТМ2 ALS74 40 2,4 » 2 2 67
155ТМ8 175 25 30 D/R 4 2.67
555ТМ8 LSI 75 30 11 » 4 2.67
531ТМ8 S175 75 60 » 4 2.67
555ТМ9 LSI 74 30 16 » 6 2.67
531ТМ9 S174 75 90 » 6 2.67
555ИР23 LS374 .35 27 D 8 2.67
155TBI 72 15 10 J-K/R-S 1 2.68
555ТВ6 LSI 07 30 4 J-K/R 2 2.68
531ТВ9 SI 12 80 30 J-K/R-S 2 2 68
555ТВ9 LSI 12 30 4 » 2 2.68
531TBI0 SI 13 80 30 J-KiS 2 2.68
5311В11 SI 14 80 20 J-K/R-S 2 2.68
155ТВ15 109 25 18 » 2 2.68
1533ТВ15 ALS109 40 2,4 » 2.68
155ИР15 173 25 50 D-L r 2.69
555ИР15 LSI 73 30 20 » 2.69
5551 Р27 LS377 30 20 D-L 8 2.69
2.6. Триггеры Шмитта и мультивибраторы
Схемы, имеющие разные уровни (пороги) включения и вы-
ключения, называются триггерами Шмитта. Разность этих уров-
ней — гистерезис переключения АСУ (рпс. 2.70, а). Выходное на-
пряжение схемы йпых скачком изменяется из 0 в I при достижении
входным напряжением С/,„ верхнего порога U„ н скачком изменя-
ется нз 1 в 0 при пересечении входным напряжением нижнего уров-
ня UL, т. е. триггеры Шмитта имеют два устойчивых состояния, по
в отличие от рассмотренных в §. 2 5 триггеров, они имеют один
вход и могут управляться как цифровым, так и аналоговым сигна-
лом (под цифровыми сигналами понимаем сигналы, имеющие фро-
—I---1---*. —
И U„ Ue L-L—
а) 6) В)
Рис. 2.70
91
нты малой длительности, а под аналоговыми — сколь угодно мед-
ленно изменяющиеся сигналы). На рис. 2.70,6 показана передаточ-
ная характеристика (петля гистерезиса) триггера Шмитта. Из рис.
2.70, а следует, что триггеры Шмитта могут использоваться для
формирования прямоугольного напряжения, например, из синусо-
идального напряжения. Триггеры Шмитта могут быть построены на
усилителях с положительной обратной связью (например, па диф-
ференциальных усилителях, охваченных обратной связью), а также
на основе двух компараторов, имеющих разные пороги срабатыва-
ния, и асинхронного потенциального /?-$-триггера, ко входам R и 5
которого подключены выходы компараторов. Компараторы исполь-
зуются для построения прецизионных трип еров Шмитта например
в ИС 1006ВИ1 (прецизионный таймер). Выпускаемые ИС триггеров
Шмитта могут иметь входную логику Н, т.е. сигнал, подаваемый
на вход триггера Шмитта, формируется как конъюнкция нескольких
сигналов. Обозначение 2И—ТШ—НЕ используется для указания
инвертирующего триггера Шмитта, на входе которого включен
двухвходовой ЛЭ И Аналогичным образом обозначаются триггеры
Шмитта с большим числом входов. На рис. 2.70, в показаны обо-
значения инвертирующих триггеров Шмитта с одним и тремя вход-
ными сигналами. В табл. 2 27 приведены основные параметры триг-
геров Шмитта ТТЛ-серий [3]
Т а б л ина 2 27
Отечествен - ная ИС Зарубежный аналог семей- ства sN'4'54 Уровни срабатывания X ч •Г я ь □ 3 Функция Номер рисунка
"и UL
155ТЛ1 13 1 7 0,9 16,5 17 4И-ТШ-НЕХ2 2.2,8
155ТЛ2 14 1 7 0.9 15 31 ТШ-НЕХб 2.2,а
555Т 42 LS14 1 6 0,8 15 10 То же 2.2.а
155ТЛЗ 132 1 ,7 0,9 15 20 2И—ТШ-ИЕХ4 2.2 6
531ТЛЗ S132 1,8 1,2 8 36 То же 2 2,6
По КМОП-технологии выпускается ИС 564ТЛ1 — триггеры
Шмитта 2Н-ТШ-ПЕХ4. Цоколевка этой ИС приведена на рнс. 2.7, б
Экспериментальные значения пороговых напряжений UH = 2,85 В
и 6^=2,2 В при 1/„„=+5 В Ун=8,1 В и Ul 5,5 В при 0а.п =
= + 12 В (// — High, L—Low).
На рис. 2 71,0 показаны три схемы автогеиораторов, выполнен-
ные иа триггерах Шмитта. Схема на НС 155ТЛ2 и 531ТЛ12 представ-
ляет собой генератор и делитель частоты па 2 для получения сиг-
налов со скважностью 2. Частота выходного сигнала генератора на
ИС 555ТЛ2 с времязадающей PC цепью определяется ее постоян
ной времени. Работу этого генератора поясняют временные диа-
граммы на рис. 2.71,6. Заряд и разряд конденсатора С может
происходить только до напряжений, определяемых пороговыми
уровнями Ua и UL При достижении напряжением Uc одного нз
92
эт> х уровней происходит скачкообразное изменение выходного сиг-
нала генератора Q. Максимальное значение сопротивления рези-
стора R зависит от входного тока триггера Шмитта /^х (для НС
555ТЛ2 Rsjl кОм)- Частота генерируемых импульсов f=0,7/RC
[15] В схеме на ИС 555ТЛ2 с времязадающей цепью RIR2C ре-
зистор R2 служит для регулирования скважности выходного сигна-
ла (позволяет установить скважность 2) Стабильность частоты ге-
нераторов па триггерах Шмитта определяется стабильностью поро-
говых напряжений и UL и достаточна для многих практических
применений.
На рис. 2.72, а показана схема расширителя импульсов. Сигнал
(i—1 вызывает разряд конденсатора С н }станавлнвает выходной
сигнал триггера Шмитта (?=1 Иа интервале значения сигнала
G — 0 происходит заряд конденсатора С. Как только напряжение
Ь'с достигнет порогового напряжения U„ (рнс. 2.72,6), срабатывает
триггер Шмитта и его выходной сигнал изменяется с 1 на 0. Дли-
тельность выходного сигнала Q 1 определяется времязадающей
/?С-пепью.
Прецизионный таймер 1006ВИ1 (NE555 фирмы «Signetics»).
Структурная схема этого таймера показана на рнс. 2.73, а н состо-
ит из двух аналоговых компараторов Cl п С2, асинхронного по-
тенциального 7?-Х-трпггера, мощного выходного каскада и выход-
ного каскада с открытым коллектором. Опорные напряжения ком-
параторов VL и задаются делителем с высокой точностью.
==1/3£уип и £7П = 2/3{7ВП Выполнен таймер по биполярной техноло-
гии Мощный выходной каскад обеспечивает ^Eljlx~7,lblx=2OO мА.
Ток потребления ИС /По,р = 3 мА при t/„.n = 4-5 В (UB „ =
= +4,5...16 В). Компаратор С2 имеет малое быстродействие —
длительность входного сигнала Sp^O должна быть не менее 10 мкс.
93
Рис .2.73
Таймер может формировать импульсы длительностью 10 мкс...1 ч.
Асинхронный потенциальный /?-$-тр:нтср описывается функци-
ей переходов Q+=S । V^. где и R^ —входы, па кото-
рые можно подавать как аналоговые, так п цифровые сигналы Всю
схем}' таймера можно рассматривать как асинхронный потенциаль-
ный триггер с двумя аналоговыми входами и и одним циф-
ровым входом R.
На рис. 2 73,6 показано УГО таймера включенного по схеме
ждущего мультивибратора (Л! — вход для подачи модулирующего
напряжения). В исходном состоянии сигнал Q=0 н выходной кас-
кад с открытым коллектором удерживает конденсатор С в разря-
женном состоянии. Прн подаче сигнала S р=0 триггер устанавли-
вается в состояние Q = 1 и конденсатор С начинает заряжаться че-
рез резистор R по закону С/с=£/и.п[1—ехр(—Z/Z?C)] Как только
напряжение £7С достигнет значения Г/н=2/зПи.п срабатывает ком
паратор С1 и тршгер устанавливается в состояние Q=0, что вы-
зывает быстрый разряд конденсатора через иизкоомиый выход кас
када с открытым коллектором. Длительность Т импульса Qi=l
определяется соотношением 2/з1/и.п=^а.п[1—е:чр(—T/RC)], т. с. Т—
= 7?С1пЗ независимо от напряжения источника питания С/пп 116].
Если в схеме на рнс. 2.73,6 на вход М через конденсатор Сы по-
дать медленно изменяющееся по сравнению с периодом запускаю-
модулирующее напряжение £7М, то длительность
sn
щих импульсов
генерируемых импульсов Q 1 будет изменяться пропорционально
Дм
На рис. 2 74,а показаны временные диаграммы для случая,
когда длительность сигнала запуска мультивибратора Sp=O боль-
ше длительности генерируемого импульса Т. Прн достижении на-
пряжением £7С порога йп срабатывает компаратор С] и триггер
устанавливается в состояние QH = 0, а конденсатор С разряжается
через выходной каскад с открытым коллектором. Такой режим ра-
боты мультивибратора недопустим, т. с схема па рис 2.73.6 не яв-
ляется полноценным мультивибратором, работа которого не должна
91
Рис. 2.74
Рис. 2.75
зависеть от длнтелы ости запускающего импульса. На рис. 2.75, а
приведена схема включения ИС 1006ВИ1 в качестве ждущего
мультивибратора, не имеющая указанного недостатка (объединены
входы S р и R). Сигнал /?=0 удерживает триггер в состоянии Q —
= 0, хотя и сигнал 5^=0. После перехода сигналов R и сОна
1 (рис. 2 74,6) триггер переходит в состояние Q=l, так как сиг-
нал S' (рис. 2.73, а) остается еще некоторое время в состоянии 0
из-за инерционности компаратора С2. Таким образом, запуск муль-
тивибратора осуществляется положительным фронтом сигналов
sn=/?
На рис. 2.75, б показано включение ИС 1006ВИ1 в качестве
прецизионного триггера Шмитта с порогами срабатывания Utt =
=2/з17и.и и С/;.—’/з^и.п Конденсатор См используется для филь-
трации помех от источника напряжения питания (7„ „. Вход R
служит для включения и выключения триггера Шмитта (при 7? = 0
выходной сигнал равен 0)
На рис 2 76, а приведена схема включения ИС 1006ВИ1 в ка-
честве генератора прямоугольных сигналов. Конденсатор С заря-
жается от источника питания Un п через последовательно включен-
ные резисторы /?1 и /?2 с постоянной времени (/?i+/?JC, а разря-
жается через резистор R2 и выходное сопротивление каскада с
открытым коллектором которым можно пренебречь Постоянная вре-
мени разряда равна R?C. На рнс. 2.76,6 показаны временные диаг-
раммы работы генератора. Легко показать [16|, что длительность
полуиернодов Т\ н Ti определяются соотношениями: (/?,+
-t-7?2)C 1п2: Ti—RiCIn2. Вход R служит для включения и выклю-
чения генератора.
На рнс. 2 77,а показано включение ИС 1006ВИ1 в качестве
95
Рис. 2.76
ждущего мультивибратора с перезапуском. Импульсы запуска G
мультивибратора подаются на входы Sp и 7?^ через ЛЭ НЕ с от-
крытым коллектором. При значении G=1 конденсатор разряжает-
ся через выходной каскад с открытым коллектором, подобный то-
му, какой используется в самом таймере. Если к моменту поступ-
ления следующего импульса 0=1 (рис. 2.77,6) конденсатор С не
успеет зарядиться до значения порога срабатывания Оп, то он раз
зядится до Ос?сО Триггер будет нахсднться в состоянии 0=1
до тех пор, пока расстояние между соседними импульсами 0 = 1
не окажется достаточным для заряда конденсатора С до порога
срабатывания LK Каждый импульс G=1 при паузе меньшей дли-
тельности генерируемого импульса Т, перезапускает мультивибра-
тор Таким способом могут быть получены длительности выходного
сигнала, значительно большие, чем определяемые времязадающей
ЯС-цспью. Мультивибратор с перезапуском называется также де-
тектором подавления импульсов [15]. Другие применения таймера
1006ВИ1 изложены в [16, 17].
Мультивибраторы 155АГ1 и 155АГЗ. На рис. 2.78.0 показан
ждущий мультивибратор 155АГ1, запускаемый сигналом dG=
d(GtVG2)G3= 1. С помощью (2.7) можно получить
dG = G3 G, dG, V G3 G3 dGf V G, dG3 V G, dGy (2.34)
Отсюда следует, что мультивибратор запускается переходами
сигналов G| и Gt с 1 па 0 и переходом сигнала G3 с О па 1 при
постоянных значениях остальных сигналов, определяемых (2 34).
Длительность Т выходного сигнала Q=1 задается внешней RC-
96
цепью [3] Г—0,7 RC при /?=14. .40 кОм и С=0. .1000 мкф. Ми-
нимальная длительность импульса Q=1 составляет 30. .40 нс.
Внутри ИС, между выводами 9 и 11, включен резистор Ri (I —
Internal), сопротивление которого порядка 2 кОм. Внешний рези-
стор можно не использовать, если соединить выводы 9 н 14.
На рис. 2.78, б показан сдвоенный ждущий мультивибратор
155АГЗ, запускаемый сигналом G=dGiG2R 1. С помощью (2.7)
можно получить
dG = G1RdGl X/GtRdd, \/GiG3dR (2.35)
(па рис. 2.78,6 символами & обозначена операция конъюнкция
с инвертированием сигнала R). Допускается использовать внешние
резисторы R—5...50 кОм и конденсаторы С=0...Ю00 мкф. Мини-
мальная длительность импульса Q= 1 составляет 30...40 нс На
рис. 2 79 показаны временные диаграммы работы мультивибратора
в режиме с перезапуском Сигнал R используется в основном для
сброса сшнала Q в нуль в произвольные моменты времени, однако
не следует забывать, что, как следует из (2.35), изменение енгна
ла R с 0 на 1 при Gj—0 и Gs 1 вызывает запуск мультивибра-
тора.
На рис 2.80, а показана схема генератора инверсных импуль-
сных сигналов Q = 0 длительность порядка 30 нс, период которых
определяется постоянной времени RC. На рис. 2.80,6 представле-
на схема генератора прямоугольных сигналов, полупериоды кото-
рых независимо устанавливаются двумя /?С-Нелями. Внешние уп-
равляющие сигналы Сг н R позволяют использовать эту схему
в трех режимах работы:
G2s^l, R=1 — автоколебательный мультивибратор с жестким
возбуждением (при срыве по какой-либо причине генерации опа
7—376
97
может быть возобновлена только с помощью какого-либо внешнего
воздействия, например выключением п включением питания);
Я==1 — генератор пачки импульсов на интервале значения
сигнала Сг 1 (стартстопный режим);
/^=0 — ждущий мультивибратор, запускаемый положитель-
ным перепадом сигнала G?
Мультивибратор 564АГ1 (перезапускаемый). На рнс. 2 81 по-
казан сдвоенный ждущий мультивибратор 564АГ1, запускаемый
сигналом </(Gi-G2) = G^/GiV^* c/G2. Вход R имеет приоритет по
отношению к остальным входам и устанавливает значение сигнала
Q — 0 Длительность Т сигнала Q— 1 задается внешней RC цепью
(например, при R 100 кОм и С=255 пф; Т = 26 мкс)
Генераторы одиночных импульсов. Такие генераторы должны
выдавать по одному импульсу на каждое нажатие кнопки, распо-
ложенной, например, на пульте управления. Однако при одном на-
98
Б)
жатип кнопки контакт, как правило, срабатывает несколько раз
(механические упругие системы имеют некоторую резонансную ча-
стоту колебаний). Такое явление называется «дребезгом» контак-
тов. На рис. 2.82, а показана схема исключения «дребезга», выпол-
ненная па R-S-.риггере (вместо ЛЭ И—НЕ можно использовать
R-S-трнггеры 555ТР2) Работа схемы поясняется временными ди
аграммами иа рис. 2.83, а. Эта схема функционирует надежно при
использовании любых типов переключающих контактов. Длитель-
ность сигнала <2 = 1 определяется временем нажатия кнопки, если
в нормально замкнутом положении переключателя вход R подклю-
чей к корпусу.
На рис. 2.82,6 показана схема исключения «дребезга» с фор-
мированием нмпхльсов малой длительности, выполненная на одной
ИС 555ЛН2. «Дребезг», как и в предыдущей схеме, устраняется
R-S-триггером, выполненном па ЛЭ НЕ с открытым коллектором.
Формирование выходного сигнала Q=l, длительность которого не
зависит от времени нажатия кнопки, поясняется временными ди-
аграммами на рг.с. 2.83,6 («дребезг» контактов ие показан). Для
упрощения схемы к четырем ЛЭ НЕ резисторы можно не подклю-
чать. Изменять длительность Т формируемого сигнала е=1 можно
изменением емкости конденсатора С (7=60 нс при С=0; Т—
= 0,5 мкс при С=62 пф п Г=1 мкс при С=130 пф).
3. Типовые комбинационные схемы
3.1. Дешифраторы, демультиплексоры мультиплексоры и
мультиплексоры-демультнтлексоры
Эти устройства находят широкое применение для коммутации
цифровых и аналоговых сигналов в микропроцессорных системах
и вычислительных машинах. В настоящее время в виде ИС выпус-
каются несколько десятков типов коммутаторов
Дешифраторы Полным дешифратором с прямыми выходами
(рпс. 3.1.0; DC Decoder) называется КС, имеющая п входоз
и реализующая 2" миптермов (132). Таким образом, любой пол-
ный дешифратор выполняет функции
fi = Kt (v) = П х/, (3.1)
р-1
7*
О!)
Рнс. 3.1
где v = (х„, ., Xi), i = е„ . е, — двоичное число, a i = 0...2"— 1 —
десятичное число. Такие дешифраторы будем называть дешифра-
торами пХ2‘. В соответствии со свойствами мннтермов (1.33) прн
каждой комбинации значений входных сигналов хр только один
выход fi принимает значение равное 1.
На рис. 3.1,6 показан дешифратор 1X2, выполняющий функ-
ции fo=X{ и ft=Xi, а па рнс. 3.1, в — дешифратор 2X4, реализу-
ющий четыре миптерма двух переменных х2 и Х|. Если ЛЭ И за-
менить па ЛЭ II — НЕ, то получится дешифратор 2x4 с инверс-
ными выходами, реализующий четыре макстерма Л1г(хг. Х|) =
— Ki(x2, Xi) двух переменных хг и xj.
Неполным дешифратором называется КС, имеющая п входов,
по реализующая Аг<2" мннтермов п переменных. Такие дешифра-
торы будем называть дешифраторами пХА'. В виде ИС выпуска-
ются только дешифраторы 4X10. Па рис. 3.2 приведены обозначе-
ния выпускаемых дешифраторов 4X10 в ТТЛ- и КАЮП-серпях.
В левом дополнительном поле указываются веса сигналов х₽,
равные 2₽_|, а в правом — число i=en...eP...ei. Это позволяет од-
нозначно определить помер выхода с активным уровнем сигнала по
двоичному числу, подаваемому па вход дешифратора. На рнс. 3.2
ИС выполняют функции:
155ИД1 — дешифратор 4X10 с выходами с открытым коллек-
тором (вывод 12 — корпус, вывод 5 — 5 В; 1/еых^60 В);
555ИД6 — дешифратор 4X10;
555ИД10 — дешифратор 4X10 (выходы с открытым коллекто-
ром; Е/’ЫХ<15В, /дЫХ <80 мА);
561 ИД 1—дешифратор 4х_10 (по выходам и fs реалпз}ют-
ся не миптермы, а функции XiX, н х4Х| соответственно; ИС выпол-
/W 555ИД6 561ИД1
Рис. 3.2 Рис. 3.3
100
Рис. 3.4
пяет функции дешифратора 4X10 с запретом подачи па входы
двоичных чисел 1=10...15).
Как следует из (3.1), для 1 = 0...7 функции /, =xIx^,Z, 4
поэтому, подавая па один дешифратор 4X10 сигнал л4. а па дру-
гой — сигнал xt, получаем дешифратор 4X16 (рис. 3.3).
Демультиплексоры. КС называется (рис. 2.4, a; DMX — De-
nio tiplexcr) демультиплексором, если выполняет она функции
fe- = Е-К( (v) = Е П Л (3.2)
Г)=1 °
где Е — коммутируемый па одни из 2” выходов сигнал. Действи-
тельно, если Af(v) = l, то fi = E. а ести A',(v)=0, то )( = 0. Сово-
купность значений сигналов v= (.r„,..., xj) определяет адрес (по-
мер) выходного капала, к которому подключается сигнал Е.
Демультиплексоры, имеющие г, адресных сигналов хр, будем
называть демультиплексорами 1-*2". Из сравнения (3.1) и (3 2)
видна связь между дешифраторами пУ.2'- и демультиплексорами
1->-2п: если положить £=1, то демультиплексор 1-*2'1 превращает-
ся в дешифратор пХ2". На основании (3.2) может быть построена
схема демультиплексора при любом числе ч адресных сигналов хр.
Демультиплексор 1->2 (рис. 3.4,6) выполняет функции j0=Ex1
и fi —Ext. На рис 3.4, в показана схема демультиплексора
Если ЛЭ И заменить на ЛЭ И — НЕ, то получится демультиплек-
сор 1-»-4 с инверсными выходами.
На рис. 3.5 приведены обозначения выпускаемых демульти-
плексоров 1->-2'; (п = 2, 3, 4). Коммутируемый на 2” выходов сиг-
нал Е может пр дставлять собой конъюнкцию нескольких сигналов
Е : Е—Ei-Ei и E—E3-Es-Et. Обозначения в адресной части до-
полнительного левого поля и в правом дополнительном иоле пол-
ностью соответствуют обозначениям, принятым для дешифраторов
4X10 ИС 555ИД4 представляет собой сдвоенный демультиплексор
1-»-4, т. е. два демультиплексора 1->-4 с общими адресными сигна-
лами х? н х(:
<р. -E-K.(v) -£^£,.4.^,
fi = GKf (v) =
(3.3)
101
Рис. 3.5
а)
Рис. 3.6
б)
Сигнал Е в соответствии с (3.2) выполняет также функцию
стробирования выходных сигналов демультиплексора 1->2п: при
£'=0 выходы fi=O, т.е. сигнал Е можно использовать для вклю-
чения и выключения демультиплексоров, если дем>льтпплсксирус-
мын сигнал представляет собой конъюнкцию нескольких сигналов
Ej Это позволяет использовать сигналы Ej для каскадирования не-
скольких ИС с целью увеличения числа коммутируемых каналов.
На рис. 3.6, а показана схема демультиплексора 1->8 на ИС 555ИД4^
полученная при подстановке в (3.3) значений Е2=х3, Gi=x3, Е{ =
= G2=E0-.
«р. 4^>=Г0.^.(т) = ^.; ^=^^^4 = ^.^^),
где v=(x3, х2, *i), i—0e2et =О...З, /= le2ei = 4...7.
На рис. 3.6, б представлена схема демультиплексора 1->16,
построенная па двух ИС 555ИД7. При использовании одного из
сигналов Е; в качестве стробирующего сигнала можно построить
схемы демультиплексоров, имеющие более 16 коммутируемых ка-
налов. Схема демультиплексора 1->б4 может быть построена на
Рис. 3.7
девяти ИС 555ИД7, одна из которых (ИС D9) используется в каг
честве дешифратора 3x8 (рнс. 3.7). Дешифратор 3x8 при любой
комбинации значений сигналов х6х5х4 включает только одну ИС
D1 — D8, а значение сигналов x3x2xi определяют, какой из выходов
этих ИС имеет активный уровень Входы Е3 ИС D1—D8 можно
также использовать для подачи демультиплексируемого сигнала.
Как следует из (3.1), для 1—0...7 выходные функции дешиф-
ратора 4X10 fi=xixf хе2: х^1 . Подставив xt=E, получим f,=C
=Ехз’х-ух,1 — демультиплексор 1->-8. Таким образом, любой де-
шифратор 4X10 может использоваться в качестве демультиплек-
сора 1->-8.
Мультиплексоры. КС называется (рис. 3.8, a; МОХ— Multiple-
xer) мультиплексором, если она выполняет функцию
>п-1 2п-1 п
D0= V V °ЛП fy (3.4)
i=0 i—0 р^Л
где v=(x4,.., xi); i=en...er, DI Data Input — информационные
входные сигналы; DO - Data Output — выходной сигнал. Муль-
типлексор является коммутатором 2" сигналов D1, на одни выход.
Действительно, если К,(м) = 1, то K,(v]_=0 при и DO=Dh.
Если в (ЗЛ) сигналы DI( заменить иа DI,, то функция DO изме-
нится иа DO.
На основании (3.4) может быть построена схема мультиплек-
сора при любом числе п адресных сигналов xv, комбинации значе-
ний которых определяют номер i информационного входа DI,, под-
ключенного к выходу DO. Па рис. 3.8, б показан мультиплексор 2-* 1,
выполняющий функцию
DO= Dl^-xt V DlrX1. (3.5)
Схема мультиплексора 4-»1 представлена на рис. 3.8, в, из ко-
торого видно, что она включает в себя полный дешифратор на ЛЭ
И (сравните с рис. 3.4, в).
Выпускаемые в виде ИС мультиплексоры 2”->1 (я=1, 2, 3)
показаны на рис. 3.9. Эти ИС выполняют функции.
155КП5 — мультиплексор 8->1 с инверсным выходом;
176ЛС1 — три мультиплексора 2->1 (А — Address), одни из
информационных входов которых инверсный;
ю:
102
Р:<с. 3.3
564ИК1 — мажоритарно-мультиплексорный элемент, выходные
функции которого
Dl]vDlj., V DljvM3 V DIj^DIjs, если i = О,
DO' = 3
V DljfKi (v), если i= 1,2,3,
г=1
где A»(v) =х^х^; v=(x2, xi); i=e2ei;
561ЛС2— ЛЭ, выполняющий функции DOj^Dla-x^Dlj^-x,,
j=0...3, и прн подаче xi=x2 превращающийся в соответствии с
(3.5) в 4-разрядпын мультиплексор 2-И.
В литературе мультиплексоры часто называются селекторами-
мультиплексорами (Data Sclector/Mu'tiplexcrb), однако более
длинный термин использовать нет необходимое гп. Мультиплексоры
могут иметь дополнительный управляющий вход Е плп ОЕ (Е —
Enable, ОЕ — Output Enable). Такие мультиплексоры выполняют
функции;
2П-<
DO = E V WrAi(v), (3-6)
(=0
’ /’-I
DO = . V DlfKi (vj, если O£ =- 1, (3
. Z - состояние, если ОЕ = 0.
Из сравнения (3 6) с (3.4) следует, что сигнал Е производит
стробирование выхода DO, а схема мультиплексора 4—>1 со стро-
61 рованнем может быть получена из схемы на рис. 3.8, в добавле-
нием еще одного входа у ЛЭ И для подачи сигнала Е.
На рис. 3.10 показаны мультиплексоры со стробирующим вхо-
дом Е, выполняющие функции:
155КП1 — мультиплексор 16->-1 с выходом (3.6) при п=4;
555КП2 — двухразрядный му.тьтпптексор 4->1 с выходами
3 3
DOB = E0\J DIBi К i (v), DO± = Ej V O/i i Kt (v), v - (x2, xj;
i=0 i—0
104
56WK1
к 51 и 12 13 ?2 га W 1
.т W V
2J
7з п z 2 12
5* и
л.
32 3’ 3
хг-
2
5Б1Г.С2
4 % 02 К 0 ш.
4 01 11 2 1 11
2 J. 01 21 22 г
Z5_ 7 Г! 31 32 7 а
Х!^ хг- Т 12
Рис. 3.9
555КПК
555КП7
531КП18
(ВыхоСы BOj)
Рис. 3.10
555КП7 — мультиплексор 8->-1 с прямым (3.6) и инверсным
выходами при п=3;
555КП16 — 4-разрядный мультиплексор 2-И с выходами
DOl=E(Dl^l\/DIiiXl), / = О...З;
531КП18 — 4-разрядкый мультиплексор 2->-1 с инверсными
выходами DO, по отношению к выходам ИС 555КП16
На рис. 3 11 приведены мультиплексоры с тремя состояниями
выхода выполняющие функции (3.7):
555КП11 — 4 разрядный мультиплексор 2->1;
555КП14 — 4 разрядный мультиплексор 2->-1 с инверсными вы-
ходами DOj-,
105
S55W1! <55КП!2 355КП15
Рис. 3.11
5ЛИГ?!
555КП'3
6)
a)
Рис. 3.12
555КП12 — 2-разряднып мультиплексор 4->-1 (О£'0=1=>2-состоя-
нне выхода DO0; О£, = 1=>2-состояние выхода DOi);
555КПГ7 — 2-разрядный мультиплексор 4->1 с инверсными
выходам! DOt;
555КП15 — мультиплексор 8->1.
В § 2.5 была рассмотрена ИС 531ИР20 (см. рис. 2.67), пред-
ставляющая собой 4-разрядиый регистр памяти, построенный на
синхронных D-тригерах с мультиплексированными D-входами,
функции переходов которых QT=Dt=D№- WS\/Dtl-WS (U7S —
Word Select). Таким образом, ИС 531ИР20 состоит из 4-разрядно-
го мультиплексора 2-И и четырех D-триггеров. ИС 555КП13 (рис.
312, а) выполняет такие же функции, что и ИС 531ИР20.
На мультиплексорах можно построить комбинационные сдвига-
ющие устройства (регистры). Комбинационный 4-разрядиый сдви-
гающий регистр с выходами DO/ (j — О...З) состоит из четырех
мультиплексоров 4->1, имеет семь информационных входов D1/-1
(1=О...З, т.е. j—i=—3, —2, —1, 0, 1, 2. 3) п выполняет функции
з
DOj = V Dlj -rKt (v), (3.8)
1=0
где 1=егег, K,(v) =х/хр; v=(x2, Xi)
Табл. 3.1, составленная по функции (3.8), поясняет работу 4-
разрядиого комбинационного сдвигающего регистра (вместо под-
ключаемых к выходам DO/ входов DI/-1 указаны их индексы /—Г).
ИС 531ИР21 (рис. 3.12,6) описывается функцией (3.8) при ОЕ=
= 0 и имеет Z-состояипс выходов при ОЁ=\. Иа рис. 3.12,6 по-
казано включение ИС 531ИР21 для выполнения функции кольце-
вого 4-разрядного комбинационного сдвигающего регистра. Функ-
ционирование ИС 531ИР21 в этом режиме поясняется табт. 3.2.
Па рис. 3.13 показан способ наращивания разрядности комбина-
ционного сдвигающего регистра. Работа этой схемы поясняется
тзбл. 3.3.
Из сравнения (3.5) с функцией переходов D-T-триггера (2.14)
106
Таблица 3.1
i Х2 xt DO
3 2 1 1 о
1 0 0 3 2 1 0
1 0 1 2 I 0 —1
2 1 0 1 0 —I —2
3 1 1 0 -1 —2 —3
Таблица 3,2
i X. X, DO
3 2 I 0
0 0 0 3 2 1 0
1 0 1 2 1 0 3
2 1 0 I 0 3 2
3 1 1 0 3 2 1
Таблица 3.3
i Л» *1 DO
7 c 5 4 3 2 I 0
0 0 0 7 6 5 4 3 2 1 0
1 0 1 6 5 4 3 2 1 0 -1
2 1 0 5 4 3 2 1 0 —1 —2
3 1 1 4 3 2 1 0 -1 —2 —3
видно, что если положить DO=Q+, DIB=Q, DIi — D, то из муль-
типлексора 2-И получится асипхроинып потенциальный £>-£-триг-
гер. Мультиплексор 2->-1 со стробированием выполняет функцию
O0 = £(D/0f1VWi*i), (3.9)
а асинхронный потенциальный £>-£-/?-трпггер (см. табл. 2.19) опи-
сывается функцией переходов
Q+= (DLV QL)R. (3.10)
Структура функций (3.9) и (3.10) одинакова, значит, иа муль-
типлексоре 2-*1 со стробирующим входом Е можно выполнить
О-£-/?-трпггер. На рис. 3.14, а показана схема О-£-/?-трпггера с
----
иг----
----
-г
t
о
•W
Иг
‘г
— г
— з
__~А
-1
Г(®.
%
Ю, Ж
----
? -А»? ш<-
•> -ш3 $
0
’г
I
5
— L
-М
-nis
-Й7;
Рис. 3.14
0
0
г
з
*-Рис. 3.13
107
Рис. 3.15
прямым входом загрузки L, а па рис. 3.14,6 — с инверсным вхо-
дом загрузки L, выполненных на основе одного н того же муль-
типлексора 2->1.
На рис. 3.15, а приведена схема асинхронного потенциального
делителя частоты сигнала Н па 4, выполненная из четырех D-L-R-
триггеров. Если эту схему разделить па две части, состоящие нз триг-
геров Qi,(?2 п Q3, (?4, то каждая из них будет представлять собой син-
хронные /.^-триггеры. Такне триггеры легко могут быть синтезиро-
ваны по структурной схеме па рис. 2.56, а методами, изложенными
в [2], если вместо двух элементов задержки D использовать два
асинхронных потенциальных Р-Е-триггера Синтез делителя часто-
ты на рнс. 3 15.0 будет приведен в § 4.5 как синхронного автомата,
выходами которого являются сигналы Q2 и Q4. Схема же на рис.
3 15,а названа асинхронны» потенциальным делителем частоты
в силу того, что ее выходами являются и сигналы Q, и Q3. Времен-
ные диаграммы па рис. 3.15,6 поясняют работу этого делителя.
Состояние триггеров Q2 и Q4 изменяется прн изменении сигнала Н
с 1 на 0 (при <Ш=1). Эквивалентный делитель частоты па 4, вы-
полненный иа 0/7?-трпггсрах и имеющий только выходы Q2 и Qt,
приведен на рнс. 3.16. На рнс. 3.17 показана схема асинхронного
потенциального делителя, выполненная па 4-разрядном мультиплек-
соре 2->-1.
Мультиплексоры с Z-состояппямп выходов легко позволяют
увеличивать чисто коммутируемых каналов. На рнс. 3.18 показана
схема мультиплексора 16->1, выполненная на двух мультиплексо-
рах 8->1 в дешифраторе 1x2 (выходы DO соединены для реали-
зации функции «монтажное ИЛИ»), Значение сигнала х4=0
108
ЕЗ&КП.ШКТЗ
т и ОЕ SW е 00
V - ОЕ SHE $
Е ОЕ SIV а 00
Ъ ОЕ SIV £ 00
Рис. 3.19
Рнс. 3.20
включает левую ИС, и на общий выход поступает один из инфор-
мационных сигналов DIi, i=0...7, а прн значении сигнала х4=1
включается правая ИС н на общий выход поступает один из ин-
формационных сигналов DIi, f=8..,15. Если взять восемь мульти-
плексоров 8->1 (например,_ИС 555КП15) н дешифратор 3x8 (на-
пример ИС 555ИД7 прн Е=0), то аналогичным способом можно
получить схему мультиплексора 64-* 1. Подобные же схемы мож-
но составить на мультиплексорах со стробирующим сигналом Е, но
для объединения выходов DO по ИЛИ требуется поставить ЛЭ ИЛИ
Второй способ увеличения числа коммутируемых каналов по-
казан на рис. 319 (ИС 555КП7). На восемь мультиплексоров
£>1 — D8 подаются одни и те же адресные сигналы Хз, Хг, Xi, про-
изводящие выбор одного из восьми каналов в каждом мульти-
плексоре. Адресные же сигналы хв, Хз и х4 определяют, какой из
восьми_ мультиплексоров D1 — D8 будет подключен к выходу DO.
Вход Е мультиплексора D9 можно использовать для управления
выходом DO. Таким образом, схема на рис. 3.19 представляет со-
бой мультиплексор 64-* 1 со стробированием.
Мультиплексоры демультиплексоры. Аналоговые ключи, вы-
полняемые по КМОП-техпологни, позволяют создавать схемы с
двунаправленной передачей данных. На рис. 3.20 приведены ключи
109
(Sit7) и мультиплексоры-демультиплексоры (MUX — DMX), mi
полияющие функции:
. 176KT1, 561КТЗ — четыре аналоговых ключа (при ОЕ—\
ключ открыт, при ОЕ=0 ключ закрыт);
561КП1 — 2 разрядный мультиплексор-демультиплексор 4-»1/
1->4;
564 КП2 — мультиплексор-демультиплексор 8->-1/1->8. Ла
рис. 3 20 деление выводов на входы (DI) и выходы (DO) доста-
точно условно, так как выводы DO можно использовать в качест-
ве входов, а выводы DI — в качестве выходов. Во всех ИС .сигнал
О£=0 переводит в Z-состояние все двунаправленные выводы не-
зависимо от значений других входных сигналов.
Приведенные на рис. 3.20 ИС используются для коммутации
цифровых и однополярных и двуполяриых аналоговых сигналов.
Для коммутации двуполяриых и аналоговых сигналов на эти ИС
требуется подавать отрицательное напряжение —Ua,lt2 на выводы,
указанные в табл. 3.4. Разность потенциалов между выводами, иа
которые подаются напряжения +<7Н п( п —17и.пг, не должна пре-
вышать 15 В Амплитуда коммутируемых двуполяриых синусои-
дальных сигналов не должна превышать +17n,ni и |—IAi.hzI-
Таблица 3.4
ИС Номер выводя Цифровые и однопол ир- ные аналоговые сигналы D1 и DO Двуполярные аналоговые сигналы DI и DO
561 КТЗ 7 0 ^1-П2
14 ni = 3... 1 о
564 КП 1, 7 0
564 КП2 8 0 0
16 иг = 3... 15 + П1
К точи можно использовать и для реализации логических фун-
кций На рис. 3.21 показаны две схемы включения двунаправлен-
ных ключей, реализующие функции i/=XiV*'2 и У=хгх2 (уровень
выходного сигнала закрытого ключа обеспечивается резистором R:
единица, если резистор подключен к -)-Un пь и нуль, если резистор
подключен к корпусу).
Мультиплексоры-демультиплексоры выполняют функцию муль-
типлексора, если входами являются выводы DI, а выходом — вы-
вод DO и функцию демультиплексора если входом является вы-
вод DO а выходами — выводы DI Так 2 разрядный мутьтнплексор-
дем}льтиплсксор 4->1/1->4 561КП1 можно включить так, что одни
разряд будет работать как мультиплексор, а другой — как демуль-
типлексор Если в ИС 561 КП 1 соединить выводы 3 п 13 то полу-
чится счетверенный адресуемый ключ (вывод DIOi соединяется
с выводом Din при подаче на адресные входы числа i, а при пода-
че числа h£i оба ключа, соединяющих вывод Dim с выводом О/ц,
разомкнуты).
ПО
it
5_
6.
7
9
Рис 3 21
5S0KH1
5ЖЛ?
т
и
о
I
2
3
4
5
6
7
590ХНЗ
О “
Ш
02
03
590КН7
SWKM
ш 0 А SW 5
1 1» I SW 1
590КН5 590НН6 5904HS
Рис. 3.22
НО
г
И
л
т
Основными параметрами аналоговых ключей являются сопро-
тивление ключа в открытом состоянии /?+, (при подаче на входы
D1 сигналов положительной полярности). R~rK (при подаче па
иходы Dt сигналов отрицательной полярности), время включения
tvnB и максимально коммутируемый ток /« >, max- Значения R^K
и обычно намеряются при коммутируемом гоке /,<см = 1 мА.
Для приведенных на рпс. 3.20 ИС сопротивление открытого ключа
А?о'тл и R~H пе превышают 300 Ом, время включения tW1 пе более
600 пс, а максимально коммутируемый ток /«ОМтах = Ю мА.
111
На рис 3 22 показаны ключи и му итиплсксоры-демультиплек-
соры для цифровых и аналоговых сигналов серин 590, выполняю-
щие функции:
590КН1 — мультиплексор-демультиплексор 8->-1/1->-8;
590КН2 — четыре аналоговых ключа (при О£—О ключ от-
крыт, при О£=1 ключ закрыт);
590КНЗ — 2-разрядный мультиплексор-демультиплексор 4->1/
1-*4
590КН4 — два 2-капальных аналоговых ключа (при Д=0
включен капал 0, а канал 1 закрыт; при Д=1, включен капал 1, а
капал 0 закрыт; если соединить выводы 5 и 9, то получится муль-
типлексор-демультиплексор 2->1 /1 ->2);
Таблица 35
ИС Номер вьь'ода Напряжения питания, В ^ОТК^ОТК (не более). Ом И Е о 'вк.т мкс, не более ^потр’ м^’ не более
590КН1 8 +4,5. -+5,5 200 500 ±5 1 3,5
16 —16,5. -13,5
590КН2 7 0 100/100 ±10 0,5 1
8 +10,8...+13,2
16 — 13,2...—10,8
590KII3 15 0 300/300 ±15 0,3 1
14 + 13,5... + 16,5
3 — 16,5...—13,5
590KII4 13 0 75/75 ±15 0,15 0,2
И + 13,5...+16,5 (выводы 9,16)
14 —16,5.. —13,5 0,3
(выводы 5,4)
590КН5 5 0 70/70 ±15 0,3 0,05
13 + 13,5... + 16,5
4 — 16,5. . — 13,5
12 +4,5...+5,5
590 КН6 14 0 300,300 ±15 0,3 1
13 + 13,5... + 16,5
3 — 16,5... —13,5
590КН7 13 0 30/30 ±15 0,3 0,2
11 + 13,5... + 16,5
14 — 16,5...—13,5
590КН9 13 0 30/30 ±15 0,5 0,3
11 + 13,5...+16,5
14 —16,5...—13,5
112
590KII5 — то же, что и 590КН2, по для больших значений
коммутируемых напряжений;
590КН6 — мультиплексор-демультиплексор 8-*1/1-*8;
590КН7 — сдвоенный 2-канальный адресуемый аналоговый
ключ (при А — 0 замкнуты ключи 00 и 10, а при А = 1 замкнуты
ключи 01 и 11; если соединить выводы 3 н 1, то получится мульти-
плексор демультиплексор 2->-1/1->2);
590КН9 — два аналоговых ключа.
Напряжения питания и основные параметры для ИС серин
590 приведены в табл. 3.5.
3.2. Синтез комбинационных схем на мультиплексорах
Функция (3.4), выполняемая мультиплексором 2”->1, по струк
туре полностью совпадает с СДНФ (1.37) представления функций
п переменных. Из этого следует, что любую переключательную функ-
цию п переменных можно реализовать на мультиплексоре 2"-*-1, по-
дав па входы Dh константы a»=/(v<l 0 или 1. Схема, реализующая
однозначное соответствие между комбинациями значении адресных
входов v= (хп,—, xj и значением выходного сигнала £Ю = 0 или 1,
называется постоянным запоминающий устройством (ПЗУ). Следо-
вательно, на мультиплексорах можно реализовать ПЗУ небольшого
объема памяти (2"бит). Не следует забывать, что ПЗУ является
комбинационной схемой. Прямая реализация функций п переменных
на мультиплексорах в соответствии с СДНФ практически нецелесо-
образна из-за малой эффективности их использования. Так как муль-
типлексоры, в отличие от ПЗУ, имеют информационные входы, то прн
реализации функций па них можно подавать ие только константы
0 и 1, по и переменные хр, р=1...п, и даже некоторые функции от
переменных хр, реализованные иа простейших ЛЭ. В этом случае
потребуется меньшее число адресных входов мультиплексора, чем
число переменных п.
Пусть требуется реализовать функцию fi (v) (рис. 3.23, а) че-
тырех переменных Хл, х3, хз и Xi на мультиплексоре 8->1. Такой
мультиплексор имеет три адресных входа, иа которые можно подать
три из четырех переменных Пусть на адресные входы мультиплек-
сора с весами 4, 2, 1 подаются переменные х3, х? и Xi соответственно.
Тб.'да адрес входного капала мультиплексора Dh будет определять-
ся числом (=е.зег<?1 = 0 ..7. Напомним, что клетки диаграмм Вейча
четырех переменных нумеруются числами / е^езе^е,—0...15 (рис.
3 23, в) па основании обозначения их сторон переменными хрр. Ана-
логично можно пронумеровать клетки диаграммы Вейча адресами
каналов i мультиплексора, не учитывая переменную х£‘ (рис. 3.23,
8—376
113
«I
Xi,
aaaa
вана
пинu
иииа
\x>
Xif.
<r4
•*?;
37/
£
1-е^В2е1
Xj
i-B<,ejer
Рис. 3.24
,Tj
1
0НЯЯ
sqsq
аваа
иввэ
ДД
z-e^jfa
35
г). Числа i произвели разбиение диаграммы Вейча иа восемь частей,
каждая из которых представляет собой диаграмму Вейча для одной
переменной х4. Эти восемь диаграмм Вейча одной переменной хА опре-
деляют функции DIi=tfi(xi), которые следует подать на инфор-
мационные входы мультиплексора DI, Из рис. 3.23, а, г сле-
д ет, что D70=x4; Dk — l; DI2=0; DI3=0; DlA=xA; Dh=Xi-,
Dfe = x4; DIy = 0. По полученным значениям DI, можно реа-
лизовать функцию /i(v) иа мультиплексоре 8->1 При выборе
других переменных в качестве адресных получится другая схе-
ма. Предпочтение следует отдать той схеме, на информационные вхо-
ды которой подается большее число констант 0 и 1. Наиболее опти-
мальную с этой точки зрения схему можно получить, выполнив син-
тез для всех возможных вариантов комбинаций адресных сигналов,
разбиения диаграмм Вейча для которых показаны иа рис. 3.24.
В табл. 3.7 указаны значения DI, для различных комбинаций адрес-
Таблица 3 7
Вход i
ея et et c, c, c. e4 e, e, е. с, е.
DI0 x.t 1 Хг 1
Dlx 1 хг 0
di2 0 0 хг Xi
Dl3 0 0 0 0
Dlt *1 0 0 Х1
Dlr, •<4 1 хг 0
Di, *4 *'s х2 «1
DIy 0 0 Xg *1
пых сигналов, полученные на основании рнс. 3.23, а и рнс. 3.24. Наи-
лучший вариант схемы получается при задании адресов числами
1—e4<?aci (рис. 3.25, а) (все значения ОЦ заменены иа инверсные
DI,, так как выход мультиплексора 155КП5 инверсный).
114
Рис. 3.25
Из рис. 3.23, а следует, что МДНФ функции
h (х) -- Х4 X-j Х2 V х4 х2 xi V Х4 х2 Х1 V *4 х3 х2 XV (3.11)
Так как внутренний дешифратор мультиплексора 8->-1 реализу-
ет восемь минтермов трех переменных, то в качестве адресных сиг-
налов следует использовать те переменные, которые входят в МДНФ
наибольшее число раз. В этом случае внутренний дешифратор муль-
типлексора будет нести наибольшую логическую нагрузку. Такой
подход к выбору адресных сигналов позволяет исключить полный
перебор всех вариантов. Из полученной МДНФ видно, что наимень-
шее число раз в нее входит первичный терм х^, поэтому в качест-
ве адресных сигналов предпочтительнее использовать переменные х*,
х> и х1 (сравните результат с табл. 3.7).
Из рис. 3.23, о следует, что МДНФ функции
/2(v) — xix3 V Х4Х2 V *3*2 V х*хзх2, (3.12)
из которой видно, что функция является вырожденной (не зависит
от переменной Xi). Задавая адреса числами i—е4е3ег иа основании
рис. 3.23,6 и рис. 3.24 получаем: DI(, 1 — DIt=\; DI3—0;
О/4=1; DL,=O; DIe=0', DI7—\. Ha pnc. 3.25,6 показана соответст-
ствующая схема, которая представляет собой ПЗУ объемом памяти
8X1 бит
Двухразрядиые мультиплексоры 4-»-1 достаточно просто исполь-
зовать для реализации двух функции трех и четырех переменных.
Пусть функции f](v) и заданы диаграммами Вейча на рнс.
3.23, а, б. Мультиплексор 4->-1 имеет два адресных входа, а значит,
возможны шесть вариантов выбора переменных для адресных сиг-
налов: Хг и Х|, хз и Xi, xt и .«I, х3 и хг, *4 и х2. х4 и х3. Соответству-
ющие числа i=ePeq(p=f=q) будут определять адреса каналов мульти
плексора Так как числа i 2-разрядные, то они будут разбивать ди-
аграмму Вейча для четырех переменных па четыре части, каждая из
которых представляет собой диаграмму Вейча для двух переменных,
не использованных в качестве адресных. На рис. 3.26 показаны все
шесть вариантов разбиения диаграмм Вейча адресами i. Так как
адреса i у мультиплексора 4->1 общие для обоих разрядов, то мож-
но проводить только совместную минимизацию функций fi(v) и f2(v).
Для оптимального выбора адресных переменных следует подсчитать
общее число первичных термов хр, входящих в обе МДНФ (3.11)
и (3.12), И в качестве адресных переменных выбрать те, первичные
8*
115
Рис. 3.26
Рис 3.27
термы которых входят наибольшее число раз в эти МДНФ. В дан-
ном примере такими переменными являются х4 н х2 Тогда на осно-
вании рис. 3.23 а,_б и 3.26 можно получить: £>/оо=-*з VJTi; О4ч=0;
0/ог=лй, £^/оз=%зХ| — для f (v) О/|0=1; /?/ц=Хз; OIi2~x3't Dl^=>
=х3— для fs(v). Этим значениям информационных входов соответ-
ствует схема на рис. 3.27.
Как известно, сложности МДНФ и МКНФ могут значительно
различаться, поэтому для оптимального выбора адресных перемен-
ных следует использовать также подсчет вхождений первичных тер-
мов в МКНФ (или в МДНФ инверсной функции). Изложенный
метод выбора адресных переменных можно использовать в качестве
инженерного метода синтеза КС па мультиплексорах для исключе-
ния перебора всех возможных вариантов.
3.3 Шифраторы
Дешифраторы (3 1) являются преобразователями двоичного и-
разрядиого кода в унитарный 2п-разрядный код, все разряды кото-
торого, за исключением одного, равны нулю. Шифраторы выполня-
ют обратное преобразование, т. е. на вход шифратора подается уни-
тарный код, а иа выходе образуется соответствующий двоичный код.
Первые четыре строки табл. 3 8 описывают шифратор выполняющий
116
Таблица 38
Л, Ао
0 0 0 1 0 0 10 0 10 0 10 0 0 0 0 1 Ф 0 1 Ф Ф 1 ф ф ф 0 0 0 1 1 0 1 1 0 1 1 0 1 1
преобразование 4-разрядного унитарного кода /=(/з, /2, Л /о)
в 2-разрядный двоичный код Л=(Л1, Ло) Для шифраторов должно
выполняться условие О при i^j. Если сигналы па входы Ц
поступают от независимых источников, то это условие невыполнимо.
В этом случае каждому входу назначается свой приоритет. Будем
считать, что чем больше номер входа i, тем выше его приоритет,
а шифратор должен выдавать на выходе двоичный код числа I,
если Л=1, а на все входы имеющие большой приоритет, поданы
пули. Такие шифраторы называются приоритетными шифраторами.
Табл. 3.8 задает приоритетный шифратор 4X2.
На рис. 3.28, а показан приоритетный шифратор 8X3 (ИС
155ИВ1), функционирование которого описывается табл. 3.9. На-
значение сигна тов Е — сигнал включения шифратора, G — сигнал,
свидетельствующий о наличии хотя бы одного возбужденного входа
/, при включенном состоянии шифратора (G=l при /<=1 хотя бы
для одного i при Е=1), ЕО— выходной сигнал разрешения, свиде-
тельствующий об отсутствии возбужденных входов Л при включен-
ном состоянии шифратора (ЕО=1 при Е=1 и /<=0 для всех 0. Из
сказанного ясно, что 3-разрядный двоичный код А=(Аг, At, /1»)
555И82(6)
Рис 3 28
117
Таблица 39
Е А А А А А /, /о Аг Л, Л 6 ЕО
и Ф Ф ф ф ф ф ф ф 0 0 0 0 0
1 0 0 0 0 0 0 0 0 0 0 0 0 1
1 0 0 0 0 0 0 0 1 0 0 0 1 0
1 0 0 0 0 0 0 1 ф 0 0 1 1 0
1 0 0 0 0 0 1 ф ф 0 1 0 1 0
1 0 0 0 0 1 ф ф ф 0 1 1 1 0
I 0 0 0 1 ф ф ф ф 1 0 0 1 0
1 0 0 1 ф ф ф ф ф 1 0 1 1 0
1 0 1 ф ф ф ф ф ф I 1 0 1 0
1 1 ф ф ф ф ф ф ф 1 1 1 1 0
можно считывать только при G=1 (сигнал может быть использован
в микроЭВМ для запроса прерываний по вектору Д).
Непосредственная построчная запись значений функций по табл.
3 9 дает:
7 7 7 __
G=£V/i. ЕО=еП1ь А2 = Е\/ Iif G = EEO;
-0 i=0 »-=4
Д1 = Е (Ii V 7? /в V h~I« 7з 7< /з V ~h /в 7в /д7л /2);
До = Е (/? V 7?7в /з V I- К Is It 1з V ~h 7в 7г, 7i 1л1г1\}
Функции Дг и До иа основании тождеств (1.27) могут быть уп-
рощены: Д] = Е- (hX/IeX/IsIflsX/lsiih); До — Е-(1ч\/1е1з\/1в'Ш»\/
\ZleEIzIt).
Выходной сигнал ЕО используется для каскадирования при-
оритетных шифраторов. На рис 3 29 показана схема приоритетного
шифратора 16X4 (наивысший приоритет имеет вход /15) Верхний
шифратор включается только в том случае, если не возбужден ни
один вход /, нижнего шифратора (все /,= 1). Четвертый разряд
Аз двоичного числа может быть снят также с выхода G верхнего
шифратора. ЛЭ II — НЕ выполняют функцию ИЛИ для сигналов
Д_: и G двух шифраторов. Сигнал 6=1 только в том случае, если
возбужден хотя бы один вход /о — /15.
Иа рис. 3 30 показана схема приоритетного шифратора 32X5,
которая можег быть расширена до схемы приоритетного шифрато-
ра 64X6 (добавлением еще четырех ИС 155ИВ1 и заменой 4-вхо-
довых ЛЭ И — НЕ на 8-входовые).
Приоритетный шифратор 8X3 555ИВ2 имеет выходы Aj с тре-
мя состояниями, что при каскадировании этих ИС позволяет ис-
пользовать функцию «монтажное ИЛИ», исключив тем самым ЛЭ
И—НЕ.
На рис. 3 28,6 показан приоритетный шифратор 10X4 (ИС
118
Рис. 3.30
Таблица 3 10
4 1» !, 1, 1, 4 А, Л, At А„
0 0 0 0 0 0 0 0 0 0 0 о о
0 0 0 0 0 0 0 0 1 0 0 0 1
0 0 0 0 0 0 0 1 ф 0 0 1 0
0 0 0 0 0 0 1 ф ф 0 0 1 1
0 0 0 0 0 1 ф ф (I) 0 1 0 0
0 0 0 0 1 ф ф ф (I) 0 1 0 1
0 0 0 1 ф ф ф ф ф 0 1 1 0
0 0 1 ф ф ф ф ф ф 0 I 1 1
0 1 ф ф ф ф ф ф ф 1 0 0 0
1 ф ф ф ф ф ф ф ф 1 0 0 1
555ИВЗ), функционирование которого описывается табл 3.10 Как
и для предыдущего шифратора, по табл. 3.10 с помощью построч-
ной записи значений функций и нх минимизации иа основании тож-
деств (1.27) можно получить: Ау — 1в\/1в, Аг=1в1в[Ц\/1е\/и\/Ц)~.
А^ГаГвЩХ/ЦХ/ГЛзХ/ТьГ^); A^hX/hlhX/hWljihX/l^r^)
119
Рис. 3.31
(при построении схемы последнюю скобку можно логически умно-
жить на Lj, чтобы иметь общий член /«Л для функций /12. !4| и До).
Приоритетные шифраторы используются для построения шиф-
раторов клавиатуры, контроллеров прерываний для ыикроЭВЧ
и т. п
3 4 Схемы контроля четности равнозначности кодов и сравнения
двоичных чисел
Рассматриваемые схемы вырабатывают управляющие сигналы,
на основе которых принимаются те или иные решения. В основе ра-
боты таких схем лежит некоторый алгоритм сравнения двух сово-
купностей данных.
Схемы контроля четности. Они используются для обнаружения
однократных ошибок при передаче данных по линиям связи. В пе-
редатчике к л-ра.’рядпому слову перед его посылкой в линию свя-
зи добавляется контрольный разряд с таким значением (0 или 1),
чтобы сумма единиц в «+1-разрядном слове была бы четной.
В приемнике же производится контроль принимаемого «+1 -разряд-
ного слова на четность. Если число единиц в принятом слове будет
нечетно, то фиксируется ошибка при передаче данных. Функция
п— I
Чо — Ip = In—i ® ^п—г ® • -®
р—0
называется функцией четности, так как <ро= 1 только при четном
числе аргументов /р, равных единице Функция <р0 называется фун-
кцией нечетности.
На рис. 3.31, а показана 8-разрядная ИС контроля четности
155ИП2, выполняющая функции
7 ___~7 ___ 1 ___ 7
РЕ = ЕЕ Ip V ОЕ ^1р‘, РО = ЕЕ 1р V ОЕ %* 1Р, (3.13)
р=0 /7=0 р—0 /7=0
• Символ означает суммирование по модулю два* а ве арифметическое
суммирование.
120
где ЕЕ — Even Enable — разрешение четности; ОЕ — Odd Enable —
разрешение нечетности; РЕ — Parity Even — четный паритет; РО
Parity Odd — нечетный паритет
Из (3.13) видно, что РЕ = РО=1 прн ££=ОЕ=0 н РЕ=
РО=0 при ЕЕ—ОЕ=1 независимо от значений информацион-
ных сигналов /р. Если ЕЕ=1 и ОЕ=0, то Р£=<р0—функция чет-
ности и РО=фо — функция нечетности (п=8). При ЕЕ=0 и ОЕ=
= 1 функции РЕ и РО меняются местами
При передаче данных для обнаружения ошибок можно ис-
пользовать как контроль четности, так и нечетности. На рис. 3.31,6
показана линия связи для передачи 8-разрядных слов D1—Do
с контролем нечетности. Левая ИС является генератором контроль-
ного разряда, передаваемого двумя сигналами
7 1 ___
PEt = У* Dp и РО, = V* D„ - PEV (3.14)
г—D р—<0
Правая ИС производит свертку принятых 8 разрядною слова
О,—©ов контрольного разряда РЕр РО} в соответствии с (3.13):
7 ___ ~1
РЕ2 = Р£\ У’ Dp v РО; X D'p. (3.15)
,'.=С) i> о
При отсутствии ошибок в линии связи Dp—Dp для всех р
н РЕ^РЕр PO^—PEi, Тогда
7 7 7
РЕ2 = PEt ^Dp \/ PEt %* Dp ^PEi®y\ Dp.
p=0 (иО u—0
С учетом (3.14) получим
7
PP2- V'Dp© V*Dp-0, РО2=РЁ;=1.
p~ 0 P=0
Значения сигналов PE2 и PO2 изменяются на инверсные при воз-
никновении ошибок в нечетном числе разрядов линии связи. Таким
образом, правая ИС производит контроль передачи данных на не-
четность. Четное число ошибок в канале связи не обнаруживается,
поэтому считается, что схемы контроля четности (нечетности) ис-
пользуются для обнаружения однократных ошибок. Сигнал РО?—0
может быть использован для запроса повторения передачи данных.
11а рнс. 3 32 показана схема генератора контрольного разряда
для передачи 72-разрядных слов с контролем четности. Контроль
четности в приемнике осуществляется такой же схемой за исклю-
чением того, что на входы ЕЕ и ОЕ ИС D9 должны быть поданы
парафазпые сигналы, принимаемые с линии контрольного разряда
(в соответствии с рис. 3.31,6) Контрольный разряд можно пере-
давать и одним сигналом (например, Р£, на рис 3.31,6), так как
второй сигнал можно получить инвертированием принятого коп
* Символ означает суммирование но модулю два, а не арифметическое
суммирование.
121
трольного разряда на приемном конце липни передачи Однако при
передаче контрольного разряда двумя сигналами РЕ, и РО-, мож-
но идентифицировать ошибку в передаче этого разряда так как
при этом в случае однократных ошибок РЕ2—РО^—О или РЕ* —
= РОг=\
На рис. 3 33,0 показана 8-разрядная ИС контроля четности
555ИП5, выполняющая функцию
7
Р£ = 0Еф2 (316)
р о
где ОЕ — Odd Enable — разрешение нечетности (О£=0— контроль
четности, 0£=1—контроль нечетности). Все девять входов этой
ИС логически равнозначны, но один из них выделен для подачи
сигнала ОЕ управления четностью-нечетностью. Иа рис. 3 33, б по-
казан канал передачи 8-разрядных слов D7 — Do с контро тем не-
четности
= S’ Dp. Р£2 = е V (3.17)
р«0 р=0
Из сравнения (3 17) и (3.15) следует что все сказанное для
канала передачи данных с использованием ИС 155ИП2 справедли-
во и в данном случае По аналогии с рис. 3 32 не составляет труда
построить 72-разрядпый генератор контрольного разряда и на ИС
555ИП5
• Символ означает суммирование по модулю два, а не арифметическое
суммирование.
122
Рис 3.35
X/
У)
Уз
аз
%
’Ну
% X/
У/
Х2
f®u2
X]
Уз
Л7«
Уь
°) е) е)
По КМОП-технологии выпускается 12-разрядпая ИС контроля
четности 561СА1 (рис. 3.34), выполняющая функцию
11
РЕ = ОЕв Ц’/р. (3.18)
р=0
Из сравнения (3.18) и (3.16) следует, что принцип построения
на данной ИС каналов передачи данных е контролем четности та-
кой же, как и на ИС 555ИП5 (ОЕ—0 — контроль четности).
Схемы равнозначности кодов Пусть заданы две совокупности
переменных v'=(xn .... xf, . , х,) и v"=(yn, .... уг, .... ух). Так
как Xp—Q или 1 и ур=0 или 1, то каждая из совокупностей пере
мепных v' и v" имеет по 2" комбинаций значений Для кратности
такие совокупности значений переменных принято называть кода-
ми, а величины xv и ур — разрядами кодов.
Комбинационная схема, реализующая функцию f(v)=f(v',
где v==(xn, ... Л|, у„, у.), которая равна 1 только при хр—ур
для всех р=1 п. называется схемой равнозначности кодов. Разря-
ды Хр и ур равны только в том случае, если хг ©ур = 1, поэтому
функция
п II
f (V) = П (хр @ ур) = \J (Хр Q угу
₽=1 =1
принимает значение, равное 1, только при попарном равенстве всех
одноименных разрядов кодов. На рис. 3.35, а, б показаны две схе-
мы, реализующие функцию f(v), которые построены для п=4 на
основании полученного выражения Схема равнозначности упроща-
ется при использовании ЛЭ сумма по модулю два с открытым кол-
лектором (рпс. 3 35, в)
Схемы сравнения двоичных чисел. Пусть заданы два «-разряд-
ных числа Лп=»(хп, , Х|) и Yn=(y,i, ...» f/i), где хп и у„—стар-
шие разряды этих чисел Соотношения между числами Хп и Уп
описываются пятью функциями:
Е (Х„ = Кп) = {°
если Ха У- Yn,
если Хп = Уп;
ГО,
F (Хп<Уп) = { /
если
если
Хп>¥п,
Хп < Уп;
* Символ означает суммирование по модулю два, а пе арифметическое
суммирование.
123
(О,
f (Xn«rn) = [lt
если Xn »> Ynl
если Хп < Yn;
(О,
F (Хп > Yn) = | j
если Хп < Yn *
если
Xn>Yn;
(О,
F (Хп > Yn) = ( [
если Хп < Yn,
если Хп > Yn.
(3.19)
Легко заметить, что можно рассматривать только две функции,
например F(Xn^cYn) и F(X„ — Yn), гак как остальные можно вы-
разить через них:
F (Хл > Yn) = F(Xn<Yn), F (Хп <Yn) = F (Xn < Yn) &
& F (X„ = Yn), F (Xn > Yn) = F (Xn < Ytl) =
= F(X„ < Yn) VF(X„ = Y„).
Соотношения (3.19) между числами в позиционных системах
счисления, в которых вес любого старшего разряда больше веса
любого младшего разряда, довольно просто могуг быть установле-
ны па основании последовательного сравнения их одноименных раз-
рядов Сравнение чисел можно производить, начиная как с млад-
шего, так н со старшего разряда Первый вариант сравнения чисел
предпочтительнее, так как допускает более естественный способ на-
ращивания их разрядности.
Для описания схем сравнения двоичных чисел введем в рас-
смотрение переключательные функции 2п переменных:
(О,
/п — f (Хп• Yn) — | ।
если Xn > Yn,
если Хп < Уп;
rpn = <p(X„, Yn) =
если Xn + Yn,
если Xn — Yn.
(3.20)
Сравнение чисел будем производить, начиная с младшего раз-
ря.та. Из соотношений (3 20) следует, что fn-<fn — F(Xn«Yn)&
&F (Xn = Yn) =0.
Табл 3.11 задает функции fi н <pi для 1-разрядных двоичных чи-
сел Х| и Yi(n=l). Нз нее следует, что
<Pt = © yl = F (X) — Yj). = F (X! < Y,) V F (X, - Таблица 3.11 /1 = *1 'Л V -*1 Ф У\ ~ = Y1) = F(XI <Y,). (3.21)
X, Г/. Г2 Jt V2
'• V' хг 0 0 Ф 0 Й 0 0 Ф 0 Уг
/ 1 Ф 0 0 1 Ф 0
0 0 0 1 1 0 1 1 1 1 I 0 1 I Ф 1 0 и Ф 0
1 1 Ф 0 0 1 Ф 0
0 0 1 1 (Pt (Pf Рис. 3.36
124
Пусть теперь имеются функции f, и ф1 для младших разрядов
xt И Ух, а числа 2 разрядные, тс. Х2 = (х2, хО и Уг = (у?, Ух).
Составим таблицу истинности для функций /2, и <р2, аргументами
которых являются, fl, Фь х2 и у2 (табл. 3.12). В строках с номе-
рами /=4...7 значения функций не определены (/2=ф и ф2=ф), так
как не ^выполняется условие h-<pj=O. Функция f2=l при хг<уг
(старшин разряд числа Х2 меньше старшего разряда числа У2)
а также при хг—Уг и Л = 1. Функция <[2= 1 только при <pi=l и х2=
=Уг. Из диаграмм Вейча (рнс. 3.36), построенных на основании
табл. 3.12, следует, что
Фа = <?, х2 6 й , /2 = х у2 v h х» © у2. (3.22)
Если теперь составить таблицу истинности для Функций ft и Фз
аргументами которых являются /2, ср2, х3 н у3, то опа будет пме,ь
такой же вид, что и табл 3.12, а значит-
Фз = 1-2 ® У а, Ъ = Х3УзУ 1*ХЯ® ул (3.23)
Таблица 3.12
1 fl Ч>, Ч У1 /• 4, i fl 'h X, !/г fl ф»
0 0 0 0 0 0 0 8 10 0 0 1 0
1 0 0 0 1 1 0 9 10 0 1 1 0
2 0 0 10 0 0 10 10 10 0 0
3 0 0 11 0 0 11 10 11 1 0
4 0 10 0 ф ф 12 110 0 1 1
5 0 10 1 ф ф 13 110 1 1 0
6 0 110 ф ф 14 1110 0 0
7 0 111 ф ф 15 1111 1 1
Из соотношений (3.21) — (3 23) следует общая рекуррентная
формула
Фп = Фп-i хп © уп, fn = xnyn\/ fn~iXnQyn, (3.24)
в которой необходимо задать значения Фо и f0, равные 0 или 1.
Из (3.24) следует, что
Ф1 = Фо ©1/1, f! = xt tji Х7 f0xj©»/,. (3.25)
Из сравнения (3 25) с (3.21) находим Фо=1 /0=1. Представ-
ляет интерес установить, какие функции из (3.19) будут соответ
ствовать рекуррентным соотношениям (3.24) при других значениях
Фо и fo. Легко показать, что
----------------- (О, если Фо = 0,
Чп Фо П Хр © ур — <p0-F (Хп = Уп) = | _ ,у _„ .
рс=1 |г (Лп = У п), если Фо = 1,
fn~F (Хп < Yn) у fBF(Xn = Y п) =
_ Г F (Хп <Yn), если /0 = О,
F(Xn<Yn), если /0=1. ( -26)
125
Рис. 3.37
На рис 3 37 показана КС, реализующая функции ф4 и f., и по-
строенная но рекуррентным соотношениям (3.24) при /1 = 4, гм
каждый элемент, обозначенный прямоугольником, выполняет эле-
ментарные функции (3.25) /| и ф|. Недостатком этой КС является
низкое быстродействие, так как сигналы xt и у>, соответствующие
младшим разрядам сравниваемых чисел, последовательно проходят
через все элементы, имеющие конечное быстродейстсие. Достоинст-
вом же данной КС является простота реализации н программируе-
мость выполняемых функций с помошью входов fo II ф.1.
Если последовательными подстановками значений <pn-i и fn-i
развернуть соотношения (3 24) при п—4, то можно получить
4 ______ _______________________ _ ______ ______
фт ФоПхр©1/р, /4 = Х4у4 V х3Уз*1 ® !/т V ы/2-Хз®Уз’Х.1 © Ут V
Р=1
_______ 4 ____________
Vxj j/j- х2©(/2-д-3 у3 • х4 е </т V /о- п Хр ф ур. (3.27)
р=|
Схема, реализованная в соответствии с этими функциями, бу-
дет иметь значительно большее быстродействие, чем схема, пока-
занная иа рис. 3 37, так как раскрытие скобок при развертывании
соотношений (3 24) уменьшило порядок переключательных функ-
ций ф4 и Д.
Из (3 26) следует, что
Ф4 = Ф0-Е(Х4 = У4), Z4 = F(X4<E4) V/o Е(Х4 = К4). (3.28)
Введем функцию
g.i /TV^T—£[Г (X, > Г4) V4)J. (3.29)
Функции (3.28) и (3.29) выполняет ИС 56111112 (рнс 3.38,«),
причем функции <р4 и fa реализованы по соотношениям (3.27). Функ-
ции, выпочняемые ИС 561ИП2, программируются с помощью вхо-
дов Е, фо и f0 (табл. 3.13. где Х=Л4 и У=У4).
На рн 3 39, а показана 8-разрядиая схема сравнения двоич-
ных чисел, построенная из двух 4 разрядных ИС 56111П2 (символ
Ф означает, что вход /А следует подключить либо к корпусу, либо
к источнику питания). Из рис. 3.39,а следует, что
%=% р =r4) /8=f (й < v /4 f (*;=*;),
£я = Ze V Ф’- (3.30)
где Х4=(хе. хг, хъ, хъ) и У4 (Ув, у?. Уч, уз). Подставив (3 28)
126
Таблица 313
То !ч g ф| Г.
ООО 0 0 F (X < У)
0 0 1 0 0 F (X < У)
0 1 0 0 F (X = У) F (X < У)
0 1 1 0 F (X = У) F (X < У)
1 0 0 F (X > У) 0 F (X < У)
1 0 1 F (X > У) 0 F (X < У)
1 1 0 F (X > У) F (X = У) F (X < У)
1 1 1 F (X > У) F (X = У) F (X < У)
в (3.30), получим: ф8 = V (Х4 = Г<) F(< = П) = Фо F (Х8 = ^8);
fs = F W < Гч) V [F (X4 < r4) V fn F (X4 = /J] F (X4 = У4)
F (X8 < У8) V f0 F (Xe = У8); g3 = E (F (X8 > У8) V 7o Фо F (X8 =
= Vs)|.
Из этих соотношений видно, что функции, выполняемые схемой
на рис 3.39, а, также задаются табл. 3.13 Можно построить схему
последовательного включения и большего числа ИС 56Н1Г12 для
сравнения 4/п-разрядпых чисел, где т — число ИС. Сигналы <р0 н
/о всегда подаются иа младшую ИС, а сигнал Е — на старшую ИС
(деление на младшие и старшие ИС производится в соответствии
с младшими и старшими разрядами сравниваемых чисел). На вхо-
ды всех остальных ИС подаются значения Ф (либо О D, либо
+ ^ип). При последовательном включении ИС значительно еппжа
стся быстродействие схем сравнения многоразрядных чисел
На рис. 3.39,6 показано включение ИС 561ИП2 в качестве схе-
мы преобразования разрядности сравниваемых чисел Из рис. 3.39, б
следует, что Е 1, <р0=1 и fo=O. Подставив эти значения в (3.28)
и (3.29), получим что
g« = f(X4>F4), П = Р(Х.<Ух), grf4 = O. (3.31)
127
Рис. 3.40
Из (3.31) видно, что соотношения меньше, больше и равно меж-
ду 4-разряднымн числами Л'4 и У4 полностью перенося гея па функ-
ции gt и ft (например, если Х4>Е4, то и gt>f-t), которые можно
рассматривать, как 1-разрядные числа. На рис. 3.40 показана схе-
ма сравнения 20-разрядпых двоичных чисел при параллельном
включении ИС 561ИП2. ИС 02—D3 используются в качестве пре-
образователей разрядности сравниваемых чисел. Программирование
выполняемых схемой функций осуществляется сигналами Е, <р0 u f0
в соответствии с табл. 3.13. Если в схеме на рис. 3.40 положить
0=1, <Го= 1 и fo=O, то ее можно использовать в качестве преобра-
зователя 20-разрядпых чисел в 1-разрядные числа gio и f2o с сох-
ранением соотношений меньше, больше и равно. Тогда вместо ИС
D2—D5 можно включить такие 20 разрядные преобразователи, а ИС
VI можно заменить на схему из ИС D\ D6. В результате получит-
ся схема сравнения 100-разрядных двоичных чисел, причем после-
довательно будет включено не более трех ИС 561ИП2.
Для построения 4-разрядных ИС сравнения двоичных чисел
можно использовать самые различные преобразования функций <р4
и ft, а также и другие функции. Введем функцию
= v(Xn,Yn) =
0, если Хп < Yn t
1, если Хп > Уп.
(3.32)
Из сравнения (3.32) с (3.20) следует, что функция vn может
быть получена из (3.24) для fn взаимной заменой хп и уп:
vn=x„ifn\/vn-iX,:(Bi/n = F(Xn>Y„)\/vo-F(Xn = YTI), а функция п4 —
из выражения (3 27) для Д взаимной заменой переменных хр и уР:
П4 = х4 1/4 V Х3 уя-х} © у3\/ х2 У2-Х3 © уя-Хц ©у4 \/ yVX2 ф </2-
4 ________
xs ® Уз'х4 @ У 4 V V0 П Хр © Ур. (3.33)
F 1
Реализация функций /4 и п4 позволяет получить полностью си 1
мстричиую схему отпоситетьио операций меньше и больше. ПС
555СП1(рис. 3.38,6) выполняет функции сравнения 4-разрядпых
128
Рис. 3.41
двоичных чисел:
ЧР1 = ЧРо-F (А'л Г4),
Sa ~ Al V О1! = /* (^4 > ^4) V Го'Ч^о* F PG ~ ^4)1 1 zo од\
_______ _ f (0.0^7
ft, =t>4 V <f.i = F(X4 < У.,) V Vo-Tn-f (Xi = V4), J
где переключательные функции rp4, f, и v4 определяются соотноше-
ниями (3.27) и (3.33). Как видно из (3.34), функции, выполняемые
ИС 555СП1, могут программироваться сигналами v0, <p0 и f0
(табл. 3.14).
Таблица 3.14
Wo Ч с fo % <Fi Й,
ООО F(X?Y) 0 НХ<У) F(X>Y) 0 F(X<y)
0 0 1 Р(Х>У) 0 £(Х<У) F(X>Y) 0 7'(Х«У)
0 1 0 F(X>y) Г(Х=У) Г(Х<У) F(X>Y) F(X=y) F(X<y)
0 1 1 F(X>Y) Г(Х=У) F(X<y) Г(Х>У) 7'(Х=У) F(X<y)
1 0 0 F(X>Y) 0 Г(Х<У) А(Х>У) 0 F(X<y)
1 0 1 Г(Х>У) 0 Г(Х<У) /(Х>У) 0 F(X<y)
1 1 0 F(X>K) Г(Х=У) Г(Х<У) Г(Х>У) F(X=y) 7'(Х<У)
1 1 1 Г(Х>У) Г(Х=У) Г(Х<У) Г(Х>У) F(X=y) F(X<y)
На рис. 3. 41, а показана схема сравнения 8-разрядных двоич
ных чисел, построенная па двух ИС 555СП1 Из рпс. 3.41, а на ос-
новании (3.34) следует, что
% = <Р^' W = Y'J = % f (\ = YJ-F = И).
Ёа = f (х; > у;) v (х; = Q
л8 = f (х; < у;) v &ГФ4-/7 (х; = у;), <з. 35)
9-376
129
где Х4 = (хв, х7, хв, х5) и У4 = (уе, Ут, у*, уь). Подставив в (3.35)
значения (3.34) функций <р4, gt и й4, получим <fe==<f0-F(Xe= У8),
g^F(X'4>Y4) V V Oo%F(^=r4)] . F(X'4 = У4) =
== F(Xe>YK) V Po<ToF(Xe=M, hg=F(X4 <yj V [А(Х4<У4) V
V h4DF(Xt=Yt)] . F(X'4=Y'4) = F(XB<Yg) V fWo-F(Хе= У„),
т. e функции, выполняемые схемой иа рис. 3.41, а, программируются
сигналами vc, <р0 и f0 (табл 3.14).
Аналогично схеме на рис. 41, а можно построить схему .срав-
нения 4/н-разрядных чисел с последовательным включением т ПС.
Программирование функций, выполняемых такой схемой, сигнала-
ми <Ро и fo будет определяться табл. 3.14: g4m=g4 при нечет-
ном т и g4m=gs при четном гп.
Па рис. 3.41,6 показано включение ИС 55СП1 в качестве схе-
мы преобразования разрядности сравниваемых чисел Из рнс. 3.41,6
следует, что т'п=/д>=Л'о, ф0=^л==0, д^Уо- Подставив эти
значения в (3.34), получим-
& = F (Х4 > У4) V ytlF (Х4 = У4) =
_ f Уч, если Х4 - У4,
(Р(Х4>У4), если Х4=#У4.
Л4 = F (Х4 < У,) V х0 F (Х4 - У4) = (3.36)
_ f х0, если Х4 = У4,
F (Х4 < У4), если Х4 #= У4
Из (3.36) видно, что соотношения меньше, больше и равно
между 5-разрядпыми числами Х5=(х4....... х0) и У5=(«/4, ..., ув) пол-
ностью переносятся на функции g4 и й4 (например, если Х^Уь,
то ₽4=Л<), которые можно рассматривать как 1-разрядные числа.
На рис. 3.42 показана схема сравнения 24 разрядных двоичных чи-
сел при параллельном включении ИС 555С111 (ИС D2—D5 исполь-
зуются в качестве преобразователей разрядности сравниваемых чи-
чисел). Программирование выполняемых схемой функций осуществ-
ило
лястся сигналами Vo, фо н h в соответствии с табл 3 14 для функ-
ций gs, Чв 11 Лв- Если в схеме па рис. 3.42 положить Do=Xo, фо^О
н /о=уо, то ее можно использовать в качестве преобразователя 25-
разрядпых чисел в 1-разрядные числа и hlt с сохранением соот-
ношений меньше, больше и равно. Тогда вместо ИС D2—D5 можно
включить такие 25-разрядные преобразователи, а ИС D1 можно за-
менить на схему из ИС DI—D6 В результате получится схема
сравнения 124-р'азрядных двоичных чисел, причем последовательно
будет включено не более трех ИС 555СП1.
В табл 3.15 приведены основные характеристики различных
схем сравнения двоичных чисел 118].
Таблица 3.15 Табл и ц а 3.16
Гремя сравнения, нс
Длин 1 Число —— Х1 "1 С1 ч. 1 ci+l
слова ПС 555СП1 531СП1 —
о о 0 0 1 о
0 0 1 0
4 1 24 0 1 0 1 0
и 0 1 1 0 1
24 6 48 22 1 0 0 1 0
1 0 I 0 1
124 31 72 1 I 0 0 1
33 1 1 1 I 1
3.5 Сумматоры и арифметичсско-логические устройства
Комбинационным двоичным сумматором называется КС, про-
изводящая вычисление суммы двух двоичных «-разрядных чисеч
Такне сумматоры являются основными вычислительными устройст-
вами, па основе которых могут быть построены схемы, выполняю-
щие другие арифметические операции. Скорость выполнения вычис-
лений в ЭВМ существенно зависит от быстродействия сумматоров,
поэтому при проектировании многоразрядных сумматоров должны
использоваться методы, позволяющие увеличить их быстродействие
[15, 19].
Двоичные сумматоры. Способы выполнения арифметических
операций сложения и вычитания с помощью КС будем рассматри-
вать только для целых двоичных чисел, что значительно облегчит
изложение методики их синтеза. Целые положительные «-разрядные
двоичные числа будем обозначать через Л=(хп-1, хо) и
= (уп-\, .... ус), где Xn-i и уп 1 — старшие разряды.
Операция сложения положительных двоичных чисел определи
ется правилами двоичной арифметики
значение переноса с<п (С — Carry) в i+1 разряд равно 1, если
не менее двух величин из х<, tji и с( равны 1, где х< и yt — разря
ды чисел X к Y, a Ci — перенос из i — 1-го разряда;
значение разряда суммы s<(S—Sum) чисел X и ¥ равно 1, если
нечетпее число величин xi, yi и равно 1
9* 131
Рис. 3.43
а) б)
Рис. 3.44
Пример:
6 5 4 3 2 1
32 16 8 4 2 1
0 1 1 0 0 1
+0 1 1 1 0 1
1 1 0 0 1 0
1 1 0 1 1 0
что значение переноса в
— номер разряда,
—вес разрядов,
~У = 29,
~ С — перенос,
— С = 54 — сумма.
первый разряд равно 0, т. е.
сложении разрядная сетка не переполняется, то пе-
Попятно,
с>=0. Если при
ренос с„ в старший п-й разряд отсутствует (с„=0) н С- (сп_,. ....
C|,0), a S=(sn.|, В общем случае С=(си, ,..,cj, с0).
Таблица истинности (табл. 3.16), описывающая закон функцио-
нирования 1-разрядного двоичного сумматора, составляется на ос-
новании сформулированного
сел.
Из
что
правила сложения положительных чи-
днаграмм Вейча для
функций Si и c<+i (рис. 3.43) следует,
sl — xi ® Уг © Q, ci+1 = Xi yt V ci V Уi Cl —
= xiyiXiciylCi (3.37)
На рис. 3.44, а показана схема 1-разрядного сумматора, выпол-
ненная в соответствии с полученными формами функций и с(+г.
Функцию с(+1 можно представить и не в минимальной форме
Q+1 -*1У1 V (х{ ®yi)Ci^gi V р,- a, St^XiQyi Qci — Pi® q,
(3.38)
где gi-xnji, pi=Xi@yi.
На рис. 3.44,6 показана схема 1-разрядпого сумматора, выпол-
ненная в соответствии с (3.38). Узлы, выделенные штриховой лини-
ей, называются полусумматорами. Сигнал g, = 1 вырабатывается
в тех случаях, когда в данном разряде перенос происходит из-за ком-
бинации значений входных переменных х, и уи поэтому он назы-
вается функцией генерации переноса (Carry Generation). Сигнал
Р‘~ 1 разрешает прохождение переноса ci на выход сумматора, по-
132
Рис. 3.46
этому он называется функцией распространения переноса (Carry
Propagation). Из (3 37) следует, что функции см и s, можно пред-
ставить в виде:
Q+l = gi V Pt Ci, »£ = щ pi © ct, (3.39)
где gi=x,yi, pt^XtX/yi.
На рнс. 3.45 показана схема 4 разрядного сумматора, состав-
ленная нз четырех 1-разрядных сумматоров SM. В этой схеме пере-
носы Ci передаются от разряда к разряду последовательно, что зна-
чительно снижает быстродействие сумматора. Сигнал с, может быть
полай на вход переноса такого же сумматора для выполнения опе-
раций сложения 8-разрядных чисел.
На рис. 3.46 показаны ИС двоичных сумматоров, выполняющих
функции:
155ИМ1 — 1-разрядный сумматор (А0=А,А^\/Лз\/А4, В—В’В\/
\/Вз\/Вц, символ О означает функцию «монтажное И», схема фор-
мирования функции До показана на рис. 3.47);
155IIM2 — 2-разрядный сумматор;
555ИМ5 — два 1-разрядных сумматора;
155ИМЗ, 561ИМ1 —4-разрядные сумматоры.
Чстырехразрядиые сумматоры построены но схеме, показанной
на рис. 3.45, за исключением логики формирования переноса с». Для
увеличения быстродействия многоразрядных сумматоров, получаемых
133
Рис. 3 47
последовательным включением 4-разрядных сумматоров, необходимо
уменьшить время распространения сигнала со от входа до выхода
с4. Из (3.39) следует
ci+l — Si V Pi ci > Cj — go V Po £o>
<’2 = gl Vplfl=g| Vpigo VplPo^O.
C3 = Bi V Pl C2 g2Vp2gi VPaPigo VPiPiPoG).
(3.40)
<4 = g3 V p3 c3 = gs V Рз gi V Ps Pa gi V Рз Pi Pi go V Рз Pi Pi Po c0-
(3-41)
Перенос c4 формируется в ИС 155ИМЗ и 561ИМ1 двухъярусной
КС в соответствии с выражением (3.41) или в какой-либо другой
эквивалентной форме, на входы которой подаются сигналы g(, р, и с0.
Из__(3.37) следует, что с<+1 = х,у,уXiCt\/ytCi=xly,\j'xici\/y'ici =
—piVgiCi, где g.-Xiy,, pl^=xtyyl. Тогда s,—gipiQct и
ci+l — Pi V gi c4, Cj —• po V go co,
C2 = Pl V gi C1=P1\/ gi Po V Fl 8o c0,
c3 = Pi V giC2 = p.2 v g2 Pi Vg3 gi PcV g2gjgo
(3-42)
C4 = Рз V g3 c3 = p3 v gs pi V gsg2 Pl V g3g2gi Po V
Vg3 go gigolo- (3.43)
Если внутренние переносы в 4 разрядном сумматоре реализуют-
ся двухъярусной логикой в соответствии с выражениями (3 40) или
(3.42), то перенос называется параллельным, в отличие от последо-
вательного переноса показанного на рис 3.45, Структурная схема
4-разрядиого сумматора с параллельным переносом представлена па
рис. 3.48,o (CRU—Carry Unit — устройство переноса). Устройство
переноса выполняет функции (3.40) и (3.41) пли (3.42) и (3.43).
ИС 555ИМ6 представляет собой 4-разрядный сумматор с параллель-
ным переносом (рис. 3.48,6), выполненный в соответствии с (3.42)
и (3 43) [19]. Структурная схема реализации одного разряда s, по
казана на рис. 3.49.
__ _Еслп_в (3.37) все переменные Xi, у, и с( заменить на инверсные
Xi, у< и а, то функции s, и с<+1 также изменятся на инверсные
S/ = *i©F©ci« Q+i =х,У1 X/XiTt V ytct (3.44)
На рис. 3.50 показаны эквивалентные обозначения 4-разрядных
сумматоров, вытекающие из (3.44), для наиболее общего случая,
когда используются прямые и инверсные входные и выходные сиг-’
налы.
134
Рис. 3.48
Рнс. 3.49
5J//WJ
Рис. 3.50
ЗбчИПЗ(безй')
Рис. 3.51
53ШПЗ
Аоифметическо-логические устройства (АЛУ). Эти устройства
ШИПОК) используются для построения арифметических узлов, в част
пости, АЛУ является составной частью любого
рис. 3.51 показаны ИС 4-разрядных АЛУ 531ИПЗ и 564И113 в двух
эквивалентных формах представления, основанных «а ^оотношен х
(3 44). АЛУ выполняет арифметические опер ан ии ;м и,
М —Mode — режим) н 16 логических операции (М-1). Выбор од
ной ИЗ арифметических или логических операции задается кодом
Е= (Е< En‘ Ei, Ео). Логические операции над операндами Л -
xt, Х1, Хо) И У“(Уз, у>, У1, уо) выполняются поразрядно. X Y-
135
= (*з* Уз, х2* уз, xi* у\, хо*Уо), где •—любая двухместная опе-
рация алгебры логики. При выполнении арифметических операций
АЛУ предствляет собой 4-разрядный сумматор с параллельным пе-
реносом. Две формы представления АЛУ, (рис. 3.51), используются
для_работы с_ прямыми X, У и инверсными Х=(хг, х2, xt, _г0), У**
~(Уз, Уз, yi, у0) операндами.
Работа АЛУ для прямых операндов X и У описывается функ-
циями
F, = (х, V yt £1 V tJi © (.Xf yt E3 V x, уi E2) ® (ct V M),
(3.45)
£=0
где Ci—параллельные переносы, формируемые при выполне-
нии арифметических операций в соответствии с (3.40) или (3 42).
Перенос с4 на основании (3.41) и (3.43) .может быть представлен
п двух формах:
с4~ G VPc0 и ct = P VGc0, (3.46)
G = £з V Рзёз V PsPigi V РзРзР1ёо> Р = РзР2Р1Ро> (3-47)
р = Рз V ёз Рз V ёз ёз Pl V ёз g2 El Ро> G = (3.48)
Сигналы 6 н Р являются выходными сигналами АЛУ, исполь-
зуются для организации параллельного переноса в 4/п-разрядных
АЛУ, построенных из т 4-разрядных АЛУ. Выражения (3.46) фор-
мально совпадают с выражениями для c<+i в (3.40) и (3 42), г зна-
чит, параллельный перенос между 4-разрядны.ми секциями АЛУ вы-
полняется так же как п между отдельными разрядами 4-разрядного
сумматора (рис 3.48,а), с помощью устройства переноса CRU.
На рис. 3.52 показано последовательное включение трех АЛУ
для получения 12 разрядного АЛУ. Так как выходы ГА*= с открытым
коллектором, то они соединяются по схеме «монтажное II» для по-
лучения 12-разряд.пой функции разпозначиостн кодов (операндов).
В табл. 3.17 представлены функции, выполпемые АЛУ для пря-
мых X, У и инверсных X, У операндов. В табл. 3 17 использованы
обозначения: 0—- (0, 0, 0, 0), 1 — (1,1,1,1), Со=(О, 0, 0, Со), V — по-
136
Таблниа 3.17
/ Е, Е, Е, Е„ Прямые операнды Инверсные операнды
Арифметические оперши!!! Af—0 Логические операции Л!=1 Арифметические операции Л1=0 1 _ Логические операции Л1=1
0 0 0 0 0 X-f-C0 X 1+Х-[-Со X
1 0 0 0 1 (X V >V) + сп Х\/У 1+(Х&У)Ч-С0 Х&У
2 0 0 10 (X vn + ca X&Y 1+(Х&У)+С0 ХуУ
3 0 0 11 1 +СО 0 1+Q 1
4 0 10 0 X + (Х&У) + с0 Х&У Х+(ХуУ)4-С0 хуТ
5 0 10 1 (ХуУ)+(Х&У)+С0 Y (Х&У)+(Х?У)4-С0 У
6 0 110 Х+У + Q х®у Х+У+Со х@у
7 0 111 1+(Х&У)-|-Сп X&Y (ХУУ)+СО ХуУ
8 10 0 0 Х+(Х&У)+С0 X\/Y Х'+(ХуУ)-|-С0 Х&У
9 10 0 1 Х+У 4-С0 ХфУ Х+У+С,, Х©У
10 10 10 (Х&У)+(ХУр)+С0 Y (Х&У)+(ХУУ)+С0 У
11 10 11 1+(Х&У)-ге0 X&Y (Xvn+c0 Хуу
12 110 0 Х+ХЧ С0=-2Х+С0 1 х+х-к?0 0
13 110 1 X4-(Xvn+C0 X УУ Х+(Х&У)+С0 Х&У
14 1110 Х+(Х\/У)+СО X\JY Х+(Х&У)+С0 Х&У
15 1111 14-х-[-С0 X х-;-с0 X
разрядная дизъюнкция, & — поразрядная конъюнкция, X н Y — по-
разрядное инвертирование операндов, Ч-арифметическая сумма.
Результат операции в табл. 3.17 указан для функций F (F3, F2,
Fi, F'o) независимо от того, используются ли прямые или инверсные
операнды Функции для прямых операндов легко могут быть вычис-
лены на основании выражения (3.45)-
£= (0, 1, 1,0) =>j=6; Fi^(xi\Jyd®xifi®(ciVM) =
137
_ f х, Ф yt ф С/ при M = 0, t. e. F = X -| Y I- CE.
I xi ® Уi пРи Al = 1, т F = X ф У;
£ = (1,0, 0, !)=>/ = 9; Ft «= (x(V»,)®*i hi Ф <G V Al) =
_ ( xi ® УI ® Q при Al = 0, t. e. F = X -J- Y + Cc,
I xi ® Уi при Al = 1, t. e. F = X Q Y;
E = (1, 1,0, 0) => j = 12; Ft = xlG)xi& (ct V Al) =>
(х, ф xt ф ct при Л4 = 0, т. e. f = 2.X-|-C0,
1 при Al = 1, t. e. F = 1.
Существует 16 различных функций двух переменных, и, как
видно пз табл. 3.17, все они реализуются рассматриваемым АЛУ.
з_____
При /=9 и М— 1 функции и 1^=11^Фу, — функция рав-
t=c
позначное™ кодов.
Для организации параллельного переноса в 4 /«-разрядных АЛУ
используются устройства переноса 531ИП4, 564ИП4 и 1804BPI (рис.
3.53), выполняющие функции (3.40) и инверсии функций (3.47). Эти
функции представляются в форме [20]:
С1 — So V Ро Cfj — go Р<1 V go со»
c2 = gi V Pl go V PiPnc0 = gi Pi v gigoPe v gigoCo,
C3 — g2 V Pigl V P2 Pl go Vp2PlP(A> =
= Й2 P2 V g2 gl Pl V g2 gl go Ро V gi gl go Co,
G = gS V Ps g'Z V Ps p2 gl V Рз Pz Pl go =
= gs Рз V gs gz Pz V gs gz gl Pl v gs gz g I £'o>
p — Ps Pi Pl Po = Ps V Pz V Pl V Po <3. 49>
Два представления устройств переноса иа рис. 3.53 соответству-
ют двум представлениям АЛУ на рис. 3.51. Переход в АЛУ от пря-
мых операндов к инверсным приводит к инвертированию переносов
Со и с< и сигналов Р и G, а это, в свою очередь, вызывает инверти-
рование всех сигналов устройства переноса. В этом легко убедиться
на основании выражений (3 39) — (3.44) и (3 46) — (3 49)
На рис. 3.54 показана схема 16-разрядного АЛУ с параллель-
ным переносом (входы АЛУ для подачи операндов и управляющих
сигналов Е„ и А1 не показаны) Структура этой схемы полностью
соответствует структуре схемы 4 разрядного сумматора с параллель-
ным переносом на рис 3.48,а Из рис. 3.54 видно, что структура пе-
реносов в ALG-16 такая же, что и в ALG-4. Это означает, что вместо
каждого ALU-4 на рис. 3.54 можно включить ALU-IG для получения
ALG-64 (64 разрядного АЛУ с параллельным переносом). Быстро-
действие различных АЛУ с последовательным и параллельным пе-
реносом приведено в табл. 3.18 при использовании ИС 155ИПЗ
и 155ИП4
138
/> 5
ЧТ
Б3~
&
1к
S3
Р2
62
531ИМ, 56WM, 180ЦВР1
Рис. 3.53
Таблица 318
Тип Время сло- жения, нс
AW-4 24
ALL'-8 с последо- вательным пере- носом 36
4LL/-16 с парал- лельным перено- сом 36
с последо- вательным перено- сом 60
ALU-64 с парал- лельным перено- сом 60
Рис. 3.54
Соотношения (3.40) и (3.41) можно представить в более общем
виде
w—1 т—1 т—I
т = V gi П Pi V Го П pj,
1=0 /=1+1 /=0
m—I
где П Pj — 1 если»+1>/п—1 Эти выражения при т = 1 .8 опнсы-
7=1+1
вают функционирование ИС 589ИК03 (рис 3 55), по КС реализо-
вана в форме (3 49). Сигнал £СР=0 переводит выход переноса св
в Z-состояиие. С помощью одной ИС 589ИК03 в соответствии с рис.
139
Рис. 3.55
Рис. 3.56
3.54 можно построить ALU-32 из восьми /ILL/-4 531ИПЗ. Сигнал Се
устройства переноса 589ИК03 будет являться с выходным переносом
с32 ALU-32.
На рис. 3.56 показаны 4-разрядиые АЛУ 531ИК2 при использо-
вании прямых и инверсных операндов (в скобках указаны номера
выводов АЛУ, размещенного в корпусе с 20 выводами). Функции,
выполняемые этим АЛУ, представлены в табл. 3.19. Сигнал переноса
С\ в АЛУ отсутствует, но прн необходимости может быть сформиро-
ван из сигналов G н Р с помощью устройства переноса 531ИП4.
Если считать, что при Е2=0 выполняются арифметические опе-
рации, а при Е2=1—логические, то для строки /=0 выполняемую
Таблица 3.19
/ Еа fit Операнды
прямые инверсные
0 0 0 0 1 1 1
1 0 0 1 Х+У+Св х+У-1 с0
2 0 1 0 х-йЧсс Х+Р-1-Со
3 0 1 1 Х+Г+Со Х'+У+Со
4 1 0 0 XQY ХфУ
5 1 0 1 X\/Y X&Y
6 1 1 0 Х&.У XV У
7 1 1 I 1 0
140
Г IK. 3.57
для прямых операндов функцию следует представить в виде 1 + 1 =
=-(1.1,1 1) + (0, 0, 0, 1) = (И. 0. 0. 0) и с6 1
На рис. 3.57 показано 12-разрядпое АЛУ с сигналом переноса
Си. Построенное на трех ИС 531ИК2 и одной НС 531ПП4. А/,77-16
и Al l -64 на Ис 531ИК2 выполняются так же. как и на ИС 531ИПЗ.
Прямой и дополнительный коды Прямым кодом числа А' =
= ±(х„_1, ..., х„) пазываекя величина
i A In — (хи
I (0, А), если А' > 0,
[ (I ,А). если X' < 0,
где A=|XJ'|. (хг„ Х) = (хп, xn-i, ... xG). Таким образом, прямой код
числа X' произвольного знака получается добавленном к модулю
числа |А'| знакового разряда х„, значение которого определяет
знак числа
Прямой код используется при умножении чисел, так как для
этого необходимо перемножать модули чисел | X' | и |У'| и вычис-
лять знак произведения г„, который определяется только значения-
ми знаков чисел X' и У'. Знак произведения zm=xn$i/n> где т =
=2п I.
Пусть требуется выполнить вычитание двух целых положитель-
ных и разрядных чисел: Х=(хп_...... х0) и У=(^„_1.. %), где
А 5=4), У>0 Так как разность S'~X—У=Х+(—У), то вычитание
эквивалентно сложению с отрицательным числом —У В десятичной
п— I
системе счисления X — хп - ,•2'’-* 4*.. .4- хй-2° = У хг2‘. Макси-
i=O
малыгое значение X получается при х,= 1 для всех 7=0. п—1
л-1
X У. 2‘= 2П — 1.
“о
(3.50)
Таким образом, 0^Х<2"—1 и 0<У^2"—1.
Разность
S' — X — Y = X— 2"4-(2n — Y) = X — 2"4 W', (3.51)
где 117=2"—У. Так как 0<У<2”—1, то 0<И7<2" Положительное
число 117=2"—У называется дополнением У до 2я Из соотношения
(3.51) следует, что X—У4-2"=Х+ W, т е. вычитание сводится к сло-
141
жению, по результат надо скорректировать иа 2П (вычесть из раз-
ности 2").
л—1
Из выражения (3.50) следует, что 2П = 2 + 1 > поэтому
i=o
«7 = 2"-У + l = S (I-yi)-2'+l =
£=0 1=0 /=0
и—1
= £ ^-2г+ 1,
1=0
так как 1—«> — «/<• Поскольку О<Ц7<2”, то
W = ,.. -, ^о) - (Уп i,...,y0)+l -Р+ 1, (3 52)
где У = (уп-1.Уо), +1 = (0.0.0,1).
Разность (3.51) можно представить в виде
S' = Х — 2" + 117= (0-2" + X) + (— 1-2n + U7).
Обозначим: (0-2n+X) = (0, xn-i, .... *о); (—l-2“ + U7) = (l,
Wn-I....®o).
Величина (0, xn-i, .... л'о) называется дополнительным кодом по-
ложительного числа X (совпадает с прямым кодом), а величина
(1, wn-i, и'о)—дополнительным кодом отрицательного числа
—Y. Здесь значение п-го разряда определяет знак числа (0 — число
положительное, 1 — число отрицательное). Если число У' может
иметь любой знак, то дополнительный код
и-ч.-К <з*з>
((1 1У), если Y < 0.
где У=|У'| = (!/п-1, .... j/o). Wz=(wn_l, .... ш0)я»У+1=2«—У. Допол-
нительный код отрицательных чисел можно представить также в виде
[-У]п=(1,У) + 1.
Из определения (3.53) следуют правила получения дополнитель-
ного кода отрицательных чисел (правила преобразования прямого
кода в дополнительный). Для этого необходимо: записать модуль
отрицательного числа }" в двоичной системе счисления: взять инвер-
сию от каждого разряда числа, т. е вычислить число Y— (t/n-i,.... у?);
сложить полученное число У с единицей, т. е. вычислить число У+1;
записать 1 в п-й разряд.
Пример. Отыскать дополнительный код числа У'=—28:
16 8 4 2 1 —веса разрядов
1110 0 ~ 1 У' ! ='+28>
0 0 0 1 1 ~ У.
+
) 0 0 0 1 - + 1.
О 0 1 0 0 ~ У + I,
1. О 0 1 0 0 ~|P'h
142
(для наглядности знаковый разряд будем отделять точкой).
Сложение двоичных чисел X' и Y', представленных в дополни-
тельном коде, основывается иа теореме (приводится без доказатель-
ства) : дополнительный код арифметической суммы S' двух чисел
X' и Y' любых знаков равен арифметической сумме дополнительных
кодов чисел, т. е. [£д] = [Х' + У']д=[Х']д+[У']д> причем при сложении
чисел одинакового знака должно выполняться условие | X' | + | Y' |
^2П—1, т е. разрядная сетка не должна переполняться. Если Х'>0,
У'>0 и |Х'|+|У'12г2п, то происходит потеря значения +2П и знак
остатка суммы изменяется иа противоположный Если же Х'<0
и У"<0 то потеря значения —2" и знак остатка суммы изменяется
па противоположный происходит при |Х'| + |У'|>2П+ 1.
Из теоремы следует, что для сложения и вычитания двоичных
чисел, представленных в дополнительном коде, может быть исполь-
зован одни и тот же комбинационный двоичный сумматор.
Рассмотрим теперь преобразование дополнительного кода (3.53)
отрицательных чисел в прямой код. Так как 1Г=2’1—Y, то У—2"—W.
Поэтому
у =2 2» + 1-2 иг2‘=2 0-^)-2‘ + 1 = 2 й-2‘+1 =
г=э i=0 <=о <=о
- Г + 1,
где №'=(и)„-|, .... г^о). Из этого следует, что правила перевода до-
полнительного кода в прямой аналогичны правилам перевода пря-
мого кода в дополнительный.
Пример. Вычислить сумму Х—+44 и У'=—96 (S'=+44—96=
—52) в дополнительном коде. Сначала необходимо представить
числа X и Y' в дополнительном коде
64 32 16 8 4
0 10 11
0 0 1 0 11
1 10 0 0
2 1 — веса разрядов
0 0 ~Х=+44,
0 0 ~(Х]Д,
0 0 ~ | У | = Y =+ 96,
0 0 1 1 1 I 1 ~ У,
+
о о о о о о 1 ~ +1
0 1 0 0 0 0 0 ~У+ I,
1 0 1 0 0 0 О 0 ~|Г'1т
Затем вычисляется арифметическая сумма дополнительных кодов
ИЬ И[У ]Д
0. 0 1 0 1 1 0 0 ~[Х]3
+
1. О 1 О О 0 0 0 ~ [ У' ] д,
~|Л]д+[Г'1а=15'|д.
1. 1 0 0 1 1 О О
143
Рис. 3.58
а)
S) в)
Рис. 3.59
Далее выполняем перевод дополнительного кода [5']д=(1, №) сум-
мы S'=X+>" в прямой код:
1. 10 0 1 10 0 ~ [ S' ] д,
О 1 I 0 0 1 1 ~ F,
+
0 0 О О О О 1 ~ + 1.
О 1 I 0 1 О О -S-+52,
1. О 1 10 10 0 ~[S'ln-
И'1п = {
Суммирование чисел, представленных в прямом коде, можно вы-
полнить с помощью предварительного преобразования прямого кода
в дополнительный. Чтобы сумму представить в прямом коде, необ-
ходимо выполнить обратное преобразование. Такие преобразования
(прямого кода в дополнительный и дополнительного в прямой) легко
осуществить с помощью ЛЭ, выполняющих функцию сумма по мо-
дулю два, и двоичных сумматоров иа основании приведенных пра-
вил. Так как правила преобразования прямого кода в дополнитель-
ный и дополнительного в прямой идентичны, то эти npeo6j азования
выполняются одной и той же схемой. На рис. 3.58 показана схема
преобразования 4-разрядных кодов (хя —знаковый разряд).
Пусть иа вход подается прямой код
(0, х2, x-j, х0), если X > 0,
(1, х2, xlt х0), если X < 0.
Если хя=0, то а,=0ф Xi—x„ p,=Xi, r=0 ..3, т.е. код не изме-
няется, так как число положительное (х3=0). Если л*3=1, то aj=_l ©
©Xi Xi (i—0...2) и сумматор производит вычисление суммы (х3, X)+
+ 1 = (л'з, х2, Х|, х0) + 1, т. е. вычисляется дополнение W'=(sa2.
а/с), где t=0...2. Знак числа р3=х3 при [Х']ПУ=(1, 0, 0, 0).
Если на вход данной схемы подать дополнительный код, то иа выхо-
де будет получен прямой кол
Рассмотренные выше АЛУ позволяют без дополнительных Л?)
производить все возможные преобразования кодов. На основании
(3.52) и (3.53) можно установить операции, выполняемые АЛУ,
в арифметических терминах. АЛУ 531 НПЗ — вычитание операндов
Г X—Y—1+Со (таб к 3 17) при /—6 с представлением F в допол-
нительном коде;
АЛУ 531ИПЗ — сложение операндов F—Х + У+Со (табл. 3.17)
при /=9;
141
АЛУ 531ИК2 — вычитание операндов F=X—У—1+С0
(табл. 3.19) при /=2 с представлением Р в дополнительном коде.
3.6. Пороговые схемы и мажоритарные элементы
Пороговой схемой k из п называется КС, имеющая п входов
и один выход н реализующая функцию
f(v) =
п
О, если У хр <
р— I
п
1, если 2
p=i
Пороговые схемы используются в обнаружителях сигналов, ра-
ботающих по принципу k из п (п — число выборочных значении
случайного процесса, k — число выборочных значений, превысивших
заданный порог, т. е. анализируемые случайные величины принимают
только два значения: 0 или 1). В этом случае символы 0 и I явля-
ются числами 0 и 1, поэтому такие КС могут быть реализованы
с помощью двоичных сумматоров. Так как все входные перемен-
ные имеют одинаковый вес —1, то для их сложения с целью после-
дующего сравнения с порогом k требуются 1-разрядиые двоичные
сумматоры. Чаще всего в сериях ИС выпускаются 4 разрядные сум-
маторы, использование которых в качестве 1 разрядных сумматоров
неэффективно. Покажем, что 4-разрядиый сумматор можно исполь-
зовать в качестве двух 1-разрядиых сумматоров.
Сумматор, показанный на рис. 3.59, а, описывается функциями.
So=A ВофСо; <S| — А фЛ| )Cj; S2^А2фВ2 ф С2; 5з=АзфВ2фСз;
С4 А3Вз\/АзСз\ В ?3, где C|=AoBq\/AoCo\/BoCo; С2 AjB[\/AjCj\/
С3*=А2В2\/A2C2VВгСг — внутренние сигналы микросхемы.
Подставив в эти функции значения Ао—х, В0—у, А| — Bt=0, А2=В2—
— С’о, А3=х', В3=у' (рис. 3.59,в), получим £1=64, S2—О, S3=
=х’ ф у' Ф Cq-Sq, С4=х'у'\/х'С^ \/у С'о =cj, т. е. 4-разрядиый
сумматор при указанных на рис. 3.59, а соединениях входов может
быть использован в качестве двух независимых 1 разрядных сумма-
торов.
На рис. 3.59, б показано упрощенное условное графическое обо-
значение 4-разрядиого двоичного сумматора, где в левом и правом
полях указаны веса входов и выходов сумматора Действительно,
входы Ao, Вй и Со логически равноценны (имеют вес, равный 1).
Так же логически равноценны входы А< и Bi (i=l, 2 3), поэтому
приведенное на рис. 3.58, б обозначение сумматора содержит больше
информации. На рис. 3.59, е показано упрощенное обозначение двух
1-разрядиых сумматоров, выполненных иа основе 4-разрядного сум-
матора «
При реализации пороговых схем в МНФ в базисе И—НЕ потре-
бовалось бы в первом ярусе (^) ЛЭ И НЕ, так как наименьшее
число сочетаний входных сигналов, достигающих в сумме порога k,
равно (2). Второй ярус состоит из одного ЛЭ И -НЕ с числом вхо-
дов (J).
10—376
145
Пусть требуется синтезировать пороговую схему для п=9 и Л=6
При реализации дайной пороговой схемы в МНФ в базисе И—НЕ
потребовалось бы (|) +1 = 91/6131+1 =85 ЛЭ И—НЕ. Такой способ
реализации неудовлетворителен.
На рис. 3.60 показана эта же пороговая схема, реализованная
на двух 4-разрядиых (DI, D3) и одном 2-разрядном (D2) двоичных
сумматорах. Все входные сигналы хр имеют вес 2°=1, поэтому они
подаются иа входы сумматоров, имеющих вес 1 Выходные сигналы
сумматоров подаются на входы других сумматоров с учетом их весов
На вход 4-разрядиого сумматора с весом 2 подана константа 1
9
для смещения порога k до уровня 23=8. Тогда при 2 сиг-
₽ 1
иал, равный 1, будет появляться на выходе 4 разрядного суммато-
ра с весом 8 На рнс 3.60 показано прохождение некоторой комби-
нация сигналов хр=0 и 1 через все сумматоры
Мажоритарным элементом называется пороговая схема с нечет-
ным числом входов п, выходной сигнал которой равен 1 только при
поступлении па ее входы k= (п+1)/2 или большего числа входных
сигналов Хр, равных 1. При реализации мажоритарного элемента,
имеющего п=13 входных сигналов хр (р=1..13), в МНФ в базисе
И—НЕ потребовалось бы (13.'/7!6!) + 1 = 1717 ЛЭ И—НЕ.
На рис. 3.61 показана схема такого мажоритарного элемента,
выполненная иа четырех 1-разрядных (D1 и D2) двух 2-разрядиых’
(D3 и D4) и одном 4-разрядио.м (D5) двоичных сумматорах. На
охни из входов 4-разрядного сумматора D5, имеющих вес, равный 1,
подана константа 1. Тем самым порог k=7 изменяется на k=8.
Выходной сигнал с весом 8 сумматора D5 будет равен 1 если семь
или большее число входных сигналов хр примут значение 1
Трехвходовые мажоритарные элементы выполняют функцию
!(v)=xsxt\/x3xl\/x3x2, которая совпадает с функцией переноса 1-раз-
рядного сумматора (3.37). Такне мажоритарные элементы выпуска-
ются в виде ИС 533ЛПЗ (см. рис. 2.3,в), 561ЛП13 (см. рис 2.8)
п 564ИК1 (см. рис. 3.9). к и • z
146
3.7. Умножители двоичных чисел
Производительность ЭВМ в значительной степени определяется
време ем выполнения операции умножения. Программная реализа
дня В микроЭВМ операции умножения двух операндов X и Y с по-
мощью операций сдвига и сложения требует значительного времени.
Наибольшее быстродействие достижимо в умножителях, выполнен-
ных в виде КС.
Пусть заданы целые числа Xn = (*n-i, .... *о), Ym=(ym-i, .... ув),
Лп= (on-i, .... «о) и em=(bm-i, .... t>o). Максимальные значения этих
чисел равны 2n—1 и 2"*—1. Тогда (Х„ХУт+Лп +5m)max= (2n—
—1) (2m—l)+2n—l+2m—l=2n+m—1, т. e. при любых значениях Xn
и Ym произведеиш XnXTm представимо не более чем n-|-m разря
дами. Рассмотрим величину
У2 + Л2 + б2 = («1, х0) X (Hi, j/o) + (ar, а0) -|- , b0) =
= (х, • 21 + х0 • 2») (у± 21 + у0 • 2°) + • 21 + а0 • 2» + bt 21 +
+ *о'2° = *101’2? + (*1 Уо + хй У1 + а1 + + (*о !/о +
Ч-«0 + й0)-2«.
Эти вычисления могут быть выполнены с помощью четырех 1-раз
рядиых комбинационных сумматоров (рис. 3.62, а):
21 = (А'о У о + а0 + Ьо) 2° — Ci • 21 + s0 2°, выход s0 (вес 2°);
S2 = (%!/! + *, +с1)’2 =с2 2 + si‘2’. ВЫХ°Д сг <вес 2 )•
23 = Уо -I + «!*)-21 = 4‘22 + \-2’, выход (вес 21);
= (xj yt + с'г + с2) 2® — с3 • 23 $2 • 22, выходы »2 (вес 22) и
s8 — ся (вес 23).
Очевидно, что XiXy, Xi&yt, поэтому арифметическое умножение
выполняется ЛЭ И а сумматоры выполняют функции Х0«Д0Ф50ф
фС0, С^ЛобоХ/ЛоСоХ/боСо, где До=Л|Л2. Па рис. 3.62, б показано
упрощенное условное обозначение такого умножителя 2-разрядных
10*
147
Хд Xl Х2 xj
Уо
У!
Й
й
а0 Ро Р1 а2 Pi Oj Рз
Рис 3 63
5В1ИП5
Рис. 3.64
чисел (выход с2 не подключен ко входу Ь2 для получения возможно-
сти наращивания разрядности умножителя). Сумматоры обозначе-
ны кружками, внутри которых указано число /+/, характеризующее
вес произведения x,Xj/„ равный 2'". По структурной схеме пока-
занной на рис. 3 62, выполнена ИС о61ИП5.
148
На рис. 3.63 приведен умножитель двух 4-разрядных чисел, по-
строенный иа основе умножителей 2-разрядпых чисел (входы для
подачи произведений xtXyi ие показаны). Если положить п,=0
и Ь, = 0 (<=О...З, /=О...З), то схема будет выполнять функцию Р—
= (Pi. — Ро) = (л'з. • . *о) X (уз..., Ус)-
Из рис. 3.63 видно, что схема умножителя имеет регулярную
структуру и может быть расширена до любых значений лит. Та-
кие КС называются матричными умножителями. Оии могут быть
построены на 1-разрядных сумматорах и с иной структурой межраз-
рядиых связей. На рис. 3.64 показана схема матричного умножителя
4X4 разряда иа ЙС 564ИП5. Аналогично могут быть построены
и матричные умножители «Хт, где л>4 и т>4.
Быстрые умножители Пусть требуется вычислить произведение
Р=Х-У, где Л = ...х0) и (0, ув, Уз, yt, у3. Уз. Уь Уо) Тогда
Р - Х-(Уъ-26+Уз-25+У<-2*+Уз-2>+Уз-23+У1-21+Уо-20)- Величины
Хур-2р—Рр называются частичными произведениями. Число частич-
ных произведений Рр равно числу разрядов множителя У Рассмот-
ренный умножитель (рис. 3.63) и производит вычисление таких час-
тичных произведений с совмещением операций их суммирования
в каждой ступени вычисления Рр.
Выражение для Р можно преобразовать к виду Р=Х- [(0+i/e+
+#s) 26+(—2«>5-|-р44-рз)-24+(—2p3+y2+4/i)-22+ (—2j/i+j/o + 0)-2*]
на основании элементарного соотношения j/p-2',=j/p-2’,+1—2j/p-2n“‘t
используемого для нечетных значений р. Все частичные произведе-
ния Х-(—-2j/P+i+pP+pp_i)-2₽ имеют одинаковую структуру, а их
число уменьшилось вдвое по сравнению с числом частичных произ-
ведений Х-уР‘2р, т. е. при использовании рассмотренного преобра-
зования в каждой ступени вычисления частичного произведения про-
изводится умножение сразу иа два разряда множителя У.
Частичные произведения X-(—2-j/p+i+0p-H/p-i) можно реати-
зовать с помощью КС. Не теряя общности, можно положить р—0,
тогда функционирование КС будет описываться выражением: X-N=
=Х-(—2yi+y0+y-i). Так как ур—0 или 1, то величина в скобках
может принимать значения —2...-I-2, т. е. Л'=—2, —1, 0, +1, +2.
Пусть X-N—— 2Х Это означает, что множитель X следует сдвинуть
на одни разряд влево, а результат необходимо представить в до-
полнительном коде для осуществления суммирования частичных про-
изведений. Дополнительный код частичного произведения в этом
случае [ 2Х]д=2Х+1. Здесь возникает также задача расширения
разрядной сетки частичных произведений до разрядной сетки всего
произведения Р=Х-У, которое имеет большее число разрядов по
сравнению с младшим частичным произведением.
Табл, 3.20 задает функционирование быстрого умножителя 4X2
разряда, где [Х-А7]о — обратный код числа X'N, отличающийся от
дополнительного кода отрицательных чисел отсутствием суммиро-
вания с числом 1; Х=(х3, х2, хц х0). Функция Dt введена для рас-
ширения разрядной сетки частичных произведений, а функция с0
предназначена для преобразования обратного кода в дополнительный.
Из диаграмм Вейча (рис 3.65), составленным по табл. 3.20,
видно, что Co=J/rtfo-i/-i, а функции D, (г=О...З) минимизации ие
поддаются, т. е. D,=x,-K, Vxr-KsVxr-i-^V^-rKiV-Kr-KsWr-Ke,
Ki~ifiy'jl^i . Функции £)г и £), несложно преобразовать к виду:
Dr=xr-ihjyi\/*r-i/i2i/i\/^3piV*rMi, г=О...З; О4=х3й|^\/*зМ1\/
149
Рис. 3 65
Таблица 3 20
1 «1 «0 ^-1 D, о, D, о„ Г» [ХМ<, Опера- ция
0 0 0 0 0 0 0 0 0 0 0 +0
1 0 0 1 *3 *3 х>. X, хо 0 X +х
2 0 1 0 *з *3 *2 «1 хо 0 X +Х
3 0 1 1 *3 х2 «X «0 Х-1 0 2Х +2Х
4 1 0 0 х2 *0 х-1 1 2Х -2Х
5 1 0 1 *3 х3 *2. <1 х0 1 X - X
6 1 1 0 *3 х3 х2 х0 1 X —X
7 1 1 1 0 0 0 0 0 1 0 +0
\/x3h3y{\Jгде ht=y0-y_i, Л2=у01/-ь h3=y0(gy ,. В таком виде
эти функции реализованы в ИС 555ИП8, которая содержит также
пять асинхронных потенциальных D-L-триггеров для фиксации их
значений Схема разрядов D, (г= 0 3) показана на рнс. 3 66. Если
1=1, то осуществляется прямая передача значений Dr на выходы
Qr. Фиксация значений Dr в триггерах Q, используется при построе
пни быстрых конвейерных умножителей (см. § 3.11) Таким образом,
555ЯП8
150
Уо
L
555ИП8
SM
2
t
So
У'
~P
Vt
У1
03
yt
У2
xs
xj
Хц
xj
Xq-L-
X----
X2--
Я1—
xt,
X .
x6
x?-------3
yt
У2
УЗ----- i
a
о
i
2
3
2^
-Zl-
ir
~zT
HI
•f nrL
0
1
2
3
0
1
хз— ij
0
1
2
Уз
2s
*t
X]
-
49
2*
к
a
о
i
г
з
4
О
Q
0
/
2
3
IT
2*-
SM
23
1
1
2^
2»
SM
2
2
SM
5S5HM5
£.
2'-
2s
г
7to
—Pn
—PS
—Ps
2s
27
1
2»
2‘
IT
Coi
L
SM
IF
м
2’
2s
28
jil
1
SM
2s
Рис 3 68
SM
2»
z
2е
ir-
21
22
в
4
2>
2“
-3—Ps
Jb
—Pb
К -J
2r
8\^-Pr
2е
—Ps
SM
555ИМ5
-Z-p3
—PZ
21
—Pl
2» „
—Po
8
4
2
8
4
2
1
ИС 555ИП8 (рис. 3.67) может использоваться для проектирования
как конвейерных, так и обычных nXm-разрядпых быстрых умножи-
телей.
На рис. З.Ь8 показана схема быстрого умножителя 8x4 разря-
да. Четыре ИС 555ИП8 (bbl) формируют два частичных произве-
дения с весами разрядов от 2° до 2® и от 22 до 2" (сигналы cw и св2
необходимы для преобразования обратного кода в дополнительный).
151
Константы единица с весами 2®, 2® и 211 добавляются для правиль-
ного суммирования частичных произведений в дополнительном коде
с расширением разрядной сетки. Так как частичные произведения
представляются в дополнительном коде, то и сомножители должны
подаваться на умножитель в дополнительном коде. Понятно, что
произведение P=XxY=(pn........ Ро) будет также представлено в до-
полнительном коде. Если Х| н у3— знаковые разряды сомножителей,
то рю и рц — знаковые разряды произведения (Рн=рц=0 — про-
изведение положительное, рю=ри=1 — произведение отрицатель-
ное).
В табл. 3.21 указано число разрядов частичных произведений,
имеющих одинаковый вес 2₽. Из табл. 3.21 видно, что даже два
Таблица 3.21
Вес разряда Число разрядов Все разряда Число разрядов
2° 2 2® 2
21 1 27 2
2» 3 2® 3
23 2 2® 2
21 2 210 1
2® 2 211 1
частичных произведения не могут быть просуммированы с помощью
12-разрядного двоичного сумматора. Поэтому производится пред-
варительное суммирование разрядов частичных произведений с по-
мощью 1 разрядных сумматоров (например, 555ИМ5). После того
как таким способом будет получено не более чем по два разряда
с весами, большими 2°, суммирование сформированных двоичных
чисел выполняется на 12-разрядном сумматоре, построенном, напри-
мер, иа трех ИС 553ИМ6. Схема суммирования разрядов частичных
произведений с помощью 1-разрядиых сумматоров называется дере-
вом Уоллеса [14] -(в данном случае имеется только основание дерева
из-за малого числа частичных произведений).
Аналогично схеме иа рис. 3.68 может быть построена схема
быстрого умножителя при любом числе пит разрядов сомножите-
лей. Прн этом следует пользоваться правилом, две константы едини-
ца с весами 2" и 2n+1 добавляются к первому (младшему) частич-
ному произведению, а к остальным частичным произведениям —
только по одной константе единица с весами 2"+®, 2"+5, 2П+7
и т. д.
На основе рассмотренного принципа быстрого умножения (ум-
ножения иа два разряда множителя) построена и схема ИС 531HKlt
которая одновременно выполняет и суммирование частичных произ-
ведений. Схема, вычисляющая частичные произведения 4x2 раз-
ряда, описывается табл. 3.22.
Функции £>4 и D$ введены для расширения разрядной сетки
частичных npoi зведепнй, а для преобразования обратного кода в до-
полнительный используется сигнал ca—yi.
152
Таблица 3 22
i у. Уо А О„ о, р. Dt г>. Опе- рация
0 0 0 0 0 0 0 0 0 0 0 +0
1 0 0 1 х3 Хз Хз х2 X Х0 X +Х
2 0 1 0 х3 xs Хз Х2 Х1 хо X
3 0 1 1 х4 Хо Х1 Х0 Х-1 2Х +2Х
4 1 0 0 Х4 Х4 Х2 Х1 Х0 х-1 2Х —2Х
5 1 0 1 Х'З Хо Хз Х2 Х1 Хо X —X
6 1 1 0 Хз Хз хз Х2 Х1 ХО X -X
7 1 1 1 1 1 1 1 1 1 1 —0
Выходы sr ИС 531ИК1 (рис. 3.69) описываются выражениями:
S=fc
(Ks, ка, К3, Кг, Кг, Ко) + (D6 ® Р,.-., Do ф
Ф Р) +^0 ПРИ » = 1 • • .6,
(Хз, Хз, Хз, Xz, X,, Хо) + (Я5........Dv) +
+ с0 при t = 0 и 7;
I 0, если S < 21
С* ( 1, если S 24,
где Х=(Хз, Хг, Хь Хо) частичное произведение, вычисленное дру-
гой ИС; Р Polarity — вход управления полярностью, переклю-
чающей ИС иа работу с инверсным множимым X.
На рис. 3.69 показана схема быстрого умножителя 8x6 разря-
дов, выполнеиая на шести ИС 531ИК.1. Сомножители как и в схеме
на рис 3 68, подаются в дополнительном коде (х? и уь— знаковые
разряды), и результат произведения выдается в дополнительном ко-
де (pi2=Pi3=0 — произведение положительное, pi2=pi3=l — произ-
ведение отрицательное). При умножении п- и m-разрядных отрш а-
тельиых чисел X и У максимального значения (1. 0...0 и 1. 0...0),
модуль которых равен 2" и 2т, получаются значения: р|2=1 и pis=0,
что при использовании в качестве знакового разряда только pia
дает правильный результат умножения.
Большая интегральная схема умножителя 12X12 разрядов
1802ВР4. Эта БИС (рис. 3.70; выводы 23 и 24 — общий, выводы
48, 49 и 50 — С/и.п=+5 В) выполняется по ТТЛШ-технологни (за-
рубежный аналог MPY-12 фирмы TRW). Время умножения 12-раз-
рядных чисел ие превышает ПО не, мощность потребления не более
3 Вт. На рис. 3.71 показана структурная схема згой БИС:
153
531ИюЪ[\Р1
!S02BPk
Рис. 3.70
Рис. 3.69
Хп X) — 12-разрядный операнд, который может представлять
собой 12-разрядпое положительное число (число без знака) или до-
полнительный код числа Х10—Хй (число со знаком, Хц — знаковый
разряд);
Ун—Уо — 12 разрядный операнд такого же назначения, что
И Хц—Хо;
ТСх (Two's Complement — дополнительный код двоичного чис-
ла) — указатель дополнительного кода числа Х1о—Хо (при ТС^=1);
ТСу — указатель дополнительного кода числа У|0—Уо;
Сх — тактовый сигнал записи Хп—Хо и ТСх в регистр памя
th RG-,
CY — тактовый сигнал записи Уц—Уо и ТСу в регистр памя-
ти RG-,
MPL 12X12 (MPL — Multiplier) — матричный умножитель;
SU (SU—Shift Un t) — сдвигающее устройство:
RS (RS—Right Shift сдвиг вправо) — указатель присвоения
знака произведения младшей группе разрядов Рп—Ро.
Cl — тактовый сигнал записи младшей группы произведения
в reiHCTp памяти (L — Least — младший),
154
См — тактовый сигнал записи старшей группы произведения
в регистр памяти (М — Most — старший);
Ft (Ft — Flag Transparency — признак «прозрачности») —
указатель «прозрачности» регистров памяти произведения;
OEl, ОЕм (Output Enabbe) — разрешение ^выходов младшей
и старшей групп разрядов произведения (при OE^l и ОЕМ=1
выходы DOi находятся в Z-состояинн);
RND (RND — Rounding — округление) — указатель округле-
ния произведения до 12 старших разрядов.
В табл. 3.23 приведены примеры вычисления произведений для
операндов со знаком и без знака (операнды представлены в 16-рич-
ной системе счисления). Соответствия между двоичной, десятичной
и 16-ричпой системами счисления показаны в табл. 1.1.
В табл. 3.23 приведены значения произведений без округления
(RND=0) н без присвоения знака младшей группе разрядов произ-
ведения (RS=1). Если хотя бы одно число задано со знаком, то
произведение выдается в дополнительном коде.
Округление результата умножения производится при подаче
сигнала RND=L Значение сигнала RND записывается в О-триггер
импульсным сигналом йСх\/Су CY-dCx\/Cx-dCYj т. е. перепадом
любого из тактовых сигналов, при условии, что другой равен 0. Если
этот триггер находится в состоянии Q=l, то в разряд ри добавля-
ется единица (число 2!|).
Присвоение знака младшей части произведения ри—р0 произво-
дится по сигналу RS=0 Такое присвоение следует использовать
только при умножении чисел со знаком (7’Сл=1, Т’Сг = 1). При
умножении чисел со знаком модуль произведения представляется
22-разрядным числом рг1—ро, а знак фиксируется в разряде fe.
Результат умножения для чисел со знаком представляется в допол
нительном коде и присвоение знака младшей группе разрядов про-
изводится с помощью сдвигающего устройства SU по правилу.
Р^^Л-Р22—.. • • — Ри —Pi Рю Рз Ро
155
i
Таблица 3.23
Bee
Десятичный Число
X Q Ф 16’ 16* 16’ 16a 16' 16° эквивалент X И У
c
X 0 0 0 F F F +4 0 9 5 Без знака
0 0 Y 0 0 0 F F F +4 0 9 5 То же
P F F E 0 0 1 +1 6769025
X 0 0 0 F F F +4 0 9 5 Без знака
0 1 Y 0 0 0 F F F —1 Со знаком
P F F F 0 0 1 —4 0 9 5
X 0 0 0 F F F —I Со знаком
I 0 Y 0 0 0 F F F +4 0 9 5 Без знака
P F F F 0 0 1 -4 0 9 5
X 0 0 0 F F F -1 Со знаком
I 1 Y 0 0 0 F F F —1 То же
P 0 0 0 0 0 1 +1
X 0 0 0 C 0 1 +3 0 7 3 Без знака
0 1 Y 0 0 0 F F A —6 Со знаком
P F F В 7 F A —1 8 4 3 8
X 0 0 0 C 0 1 —10 2 3 Со знаком
1 1 Y 0 0 0 F F A —6 То же
P 0 0 1 7 F A +6138
X 0 0 0 8 0 1 —2 0 4 7 Со знаком
I 1 Y 0 0 0 8 0 1 —2 0 4 7 То же
P 3 F F 0 0 1 +4190209
X 0 0 0 8 0 1 —2(47 Со знаком
1 1 Y 0 0 0 7 F F +2(47 Без знака
P C 0 0 8 0 0 —4 1 9 0 2 0 9
(знаковый разряд рм поступает в старший разряд рц младшей
группы разрядов произведения и в разряд раз).
Сигнал Ат переводит регистры памяти произведения в «про-
зрачный» режим работы, при котором любые изменения информа-
ционных сигналов D сразу же передаются на выход (сигнал Ft=l
блокирует действия тактовых сигналов CL н См). «Прозрачные»
D-триггеры могут быть выполнены на основе D R S триггеров, име-
ющих функцию переходов Q+=S\/ (DdH\/QdH)R Если положить
S—DFT и R=DF7-F7 (RS=0), то функция переходов будет иметь
вид
Q+ = DFT (DdH V QdH'] DFT FT. (3.54)
156
a)
Рнс. 3.73
Из этой функции следует, что при FT=1 значение Q+=D неза-
висимо от тактового сигнала На рис. 3.72, а показана структурная
схема «прозрачного» D-триггера, выполненная в соответствии
с (3 54), а иа рис 3.72, б —его условное обозначение
Выходы произведения с тремя состояниями позволяют подклю-
чать их непосредственно к системной шине данных микроЭВМ, т. е.
умножитель можно использовать в качестве внешнего устройства
для ускорения вычислении. Наличие входных и выходных регистров
позволяет использовать умножитель в конвейерных устройствах об-
работки данных. Выпускаются также БИС умножителей 1802ВРЗ
(МРУ 8) — умножитель 8x8 разрядов и 1802ВР5 (МРУ-16 фирмы
TRW) — умножитель 16x16 разрядов [21, 22|.
3.8 Постоянные запомиьающие устройства и программируемые
по: ические матрицы
Для замены ЛЭ и триггеров при разработке цифровых устройств
часто используются программируемые потребителем логические при-
боры [23], в частности, постоянные запоминающие устройства (ПЗУ)
и программируемые логические матрицы (ПЛМ). Так, одна ПЛМ
типа 556РТ1 позволяет заменить до десяти ИС средней степени ин-
теграции [24].
Постоянные запоминающие устройства делятся на четыре ос-
новных типа- масочные ПЗУ (ПЗУ, программируемые заводом-из-
готовителем с помощью специальных масок в процессе производства
ИС); однократно программируемые потребителем ПЗУ пережигани-
ем нихромовых или поликреь пневых перемычек; многократно про-
граммируемые потребителем ПЗУ со стиранием записанной инфор-
мации ультрафиолетовым излучением; многократно программируе-
мые потребителем ПЗУ с электрическим стиранием информации.
Однократно программируемые ПЗУ. Простейшая схема ПЗУ
состоит из дешифратора пх2” и схемы ИЛИ, ко входам которой
через плавкие перемычки а; подключены все выходы дешифратора
(рис. 3.73, а) Из этого следует, что ПЗУ реализует функцию
2п-1 п
DO=. \J at К( (v), где Kt (v) = П х*', где v = (хп, х,);
i=-0 р=-1
Ki(v) — минтермы; t=en е,.
Функция DO по форме совпадает с СДНФ (137) т. е с помо-
щью ПЗУ, имеющего п адресных входов хр, можно реализовать лю-
157
ГТ-----1— 4Z,SB
Чиа—t-l L— +g
I------
«utf J L-*5
_ _____ t
E —L J~
t
Рис. 3.74
бую функцию n переменных Выходы ПЗУ всегда выполняются с от-
крытым коллектором или с тремя состояниями для наращивания
объема памяти. Сигнал Е (рис. 3 73, а) используется для включения
и выключения ПЗУ (DO = 1 при Е = 1 —ПЗУ выключено). Объем
памяти ПЗУ определяется числом адресных входов хр и числом па-
раллельных выходов DOj. Объем памяти ПЗУ равен 2"Х«, если
р=1 п и
Для пережигания плавких перемычек ПЗУ должно содержать
элемент управления программированием (ЭУП). Миоговыходиые
ПЗУ строятся на основе миогоэмиттерных транзисторов. На рис.
3.73, б показаны схемы ИЛИ и формирователи для ПЗУ с двумя
выходами. Формирователь Ф состоит из выходного каскада с откры-
тым коллектором VT2 и ЭУП В качестве ЭУП используются ста-
билитрон VD и транзистор VT1. Временные диаграммы работы ПЗУ
в режиме программирования показаны на рис. 3.74. При програм-
мировании выходы DO являются входами, иа которые подается че-
рез резистор /?=300...620 Ом напряжение 1/и.и2=12,5 В для пробоя
стабилитрона VD и открывания транзистора VT1. Понятно, что по-
вышенное значение напряжения UH.nj должно подаваться в том слу-
чае, если требуется пережечь плавкую перемычку. Сигнал £—0 под-
ключает выбранный адресными сигналами хр выход дешифратора
Ki к базе многоэмиттерного транзистора. Сигнал Е=0 должен по-
даваться только после пробоя стабилитрона (пробой самовосстанав-
ливающийся), что приводит к закорачиванию перемычки а\ на корпус
через транзистор VT1. Заранее поданное напряжение 1/и.ш= + 12,5 В
обеспечивает достаточный для пережигания перемычки ток. Длитель-
ность импульса Е = 0 можно варьировать в широких пределах. Если
после выполнения одного цикла программирования перемычка оста-
лась целон, то следует произвести еще один или несколько циклов
программирования В многоразрядных ПЗУ (/>1) программирова-
ние разрядов по выбранному адресу следует производить только
последовательно разряд за разрядом. Обычно выпускаются 4- и 8-
разрядныс ПЗУ.
В табл. 3.24 показан пример реализации восьми функций /л [пр
на основе ПЗУ объемом 32x8 бит (указано только 16 строк из 32;
вторая часть таблицы отличается от указанной только значением
функции fnp 0). Адрес и данные, указанные в табл. 3.24 а 16-рич-
ной системе счисления, используются при программировании ПЗУ
с помощью специального устройства, называемого программатором.
На рис. 3.75 показано условное обозначение ПЗУ 155РЕЗ объемом
32X8 бит с указанием оставшихся иепрожженпыми перемычек. Эго
ПЗУ выполнено иа 32 8-эмпттерных транзисторах по схеме на
рис. 3.73, б. В исходном состоянии у этого ПЗУ все выходы DO/ 0
Реализованные на ПЗУ функции используются для управления се-
мисегментным светодиодным индикатором с общим анодом (рнс. 3.76;
158
Таблица 3 24
Адрес Жа х, хя xt xt fDP fc If Id fc 1в I a Данные СИМВОЛ
0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 C 0 0
С 1 0 0 0 0 1 1 1 1110 0 1 F 9 1
0 2 0 0 0 1 0 1 0 10 0 10 0 A 4 2
0 3 0 0 0 1 1 1 0 1 1 0 0 0 0 в 0 3
0 4 0 0 10 0 1 0 0 110 0 1 9 9 4
0 5 0 0 10 1 1 0 0 10 0 10 9 2 5
0 6 0 0 110 1 0 0 0 0 0 10 8 2 6
0 7 0 0 111 1 1 1110 0 0 F 8 7
0 8 0 10 0 0 1 0 0 0 0 0 0 0 8 0 8
0 9 0 10 0 1 1 0 0 1 0 0 0 0 9 0 9
0 А 0 10 10 1 0 0 0 10 0 0 8 8 A
0 В 0 10 11 1 0 0 0 0 0 1 1 8 3 b
0 С 0 1 I 0 0 1 1 0 0 11 10 C 6 C
0 D 0 110 1 1 0 10 0 0 0 1 A 1 d
0 £ 0 1110 1 0 0 0 0 1 1 0 8 6 E
0 F 0 1111 1 0 0 0 1110 8 £ F
Рис. 3.76
ч- Рис. 3.75
159
Рис. 3.77
PRO.M — Programmable Read Only Memory). Если выход D0/=0,
то соответствующий светодиодный сегмент включен [25]. Вид ин-
дицируемых символов показан в табл. 3.24. Код на адресных входах
xt—xt определяет индицируемый 16-ричиый символ, а сигнал на
адресном входе х6=1 включает восьмой светодиод для индикации
десятичной точки.
Площадь кристалла, занимаемая ПЗУ, в значительной степени
зависит от размера матрицы плавких перемычек. Размер матрицы
определяется числом входных и выходных линий. Матрица па
рис. 3.75 имеет суммарное чисто входных и выходных линий 32+8=40.
Используя двухступенчатую дешифрацию, часто можно значительно
сократить размер матрицы [26]. На рис. 3.76 показано ПЗУ объе-
мом 32X2 бит с размером матрицы 8+4+4=16. Такое ПЗУ с одним
дешифратором потребовало бы матрицу размером 32+2—34. В ПЗУ
иа рис. 3.77 используются дешифраторы DC 3X8 и 2X4. Каждый
из двух выходов DOt> и DOi формируется с помощью четырех линий
плавких перемычек. Выбор каждой линии производится дешифрато-
ром DC 2X4 и селектором SL 4->1, которые в совокупности пред-
ставляют собой мультиплексор 4->1. Расположение непрожжеииых
перемычек иа рис. 3.77 показано в соответствии с табл. 3.24 для
функций [л и /в при тех же назначениях адресных входов х5—
На рис. 3.77 схематично также указаны выходные усилители УС/
и ЭУП/. Если по этой схеме реализовать ПЗУ 32x8 бит, то размер
матрицы будет такой же, что и на рис. 3.75.
На рис.-3.78 приведены широко исполь уемые иа практике про-
граммируемые потребителем ПЗУ серии 556. Параметры этих ПЗУ
приведены в табл. 3.25. Дополнительные свел еиия можно найти
в [27].*ПЗУ серии 556 выполняются по ТТЛШ-техиологии. Сигналы
Е разрешения выходов ПЗУ часто обозначаются символами CS —
Chip Select — выбор кристалла. Объем памяти 2,о=1О24 бит слу-
жит единицей намерения больших объемов памяти и обозначается
через 1К.
Программатор. На рис. 3.79 показана схема чисто иппаратиого
программатора, ие использующего микроЭВМ и соответствующего
160
Рис. 3.78
Рис. 3.79
программного обеспечения. Программатор состоит из генератора
синхросигнала Н иа ИС 1006ВИ1, делителя частоты на 2s на ИС
Б55ИЕ19, переключателей Dh и Aj для установки данных и адреса,
источника управляемого программирующего напряжения на транзи-
сторе КТ829Г и схем управления. На рис. 3.80 приведены времен-
ные диаграммы работы счетчика и демультиплексора 555ИД7. Вы-
ходы демультиплексора показаны для случая, когда £3=1, т. е. раз-
решено мультиплексором 555КП7 поразрядное пережигание всех
перемычек (все Dh=\), Если какой-либо сигнал Dh=0, то выход
11—376
161
Таблица 3.25
ИС Зарубежный ана/ог Объем, бит Время выбор ки, нс Ток потреб- ления» мА Cf О И 3 и Исходное состояние. DOj
556РТ4 3601 256X4 70 130 ок 0
556РТ5 3604 512x8 70 190 ок 1
556РТ7 S82S191 2КХ8 80 200 тс 0
555PTI1 93427С 256x4 45 130 тс 0
556PTI7 3624А 512X8 50 175 тс 1
556РТ18 НМ777661-5 2Кх8 60 180 тс 0
155РЕЗ N8223В 32x8 50 110 ок 0
демультиплексора К,= 1 и соответствующий выход ИС 155ЛА11
DO, = Q после нажатия кнопки SMZ для задания одного цикла про-
граммирования. Если какой-либо сигнал Dli—1, то выход мульти-
плексора DO=0 и подключенный к нему ЛЭ 555ЛН2 закрывается,
что обеспечива т повышение напряжения на эмиттере транзистора
КТ829Г до +12,5 В. Резисторы R1 (510 Ом) и R2 (430 Ом) обеспе-
чивают изменение напряжения на эмиттере транзистора от 5 до 12,5 В,
а резистор R3 (20 кОм) и конденсатор С (200 пФ) производят кор-
рекцию фронтов программирующего напряжения U„ п| = U,.
(рис. 3.74). Временные соотношения между сигналами, показанные
на рис. 3.74, обеспечиваются управляющими сигналами Н, Qh и Qe,
представленными па рис, 3.81 мкс, Т3=7 мкс). Программиру-
Рис. 3.80
162
Рис. 3.81
Рис. 3.82-*-
ющее напряжение +12,5 В вырабатывается синхронно с каждым
chi налом К<=0. Демультиплексор совместно с мультиплексором обес-
печивают последовательное пережигание перемычек во всех разря-
дах, в которых установлено Д/(=1
Уровень сигналов DOi при поступлении программирующего на-
пряжения + 12,5 В превышает 4-5 В, поэтому используются ЛЭ
155ЛА11 с Пвых^15 В, а для индикации результата программирова-
ния включены преобразователи уровней 561ПУ4 выходы которых
следует подключить к двум схемам, показанным на рис. 3.76. После
окончания каждого цикла программирования на эмиттере транзи-
стора КТ829Г устанавливается напряжение +5 В, а иа ИС 155РЕЗ
автоматически подается сигнал Е=0, т. е. сразу же производится
чтение ПЗУ по установленному адресу.
Для удобства использования программатора схему на рис. 3.79
можно дополнить матричным шифратором (см § 4.7) 16-ричной кла-
виатуры с вводом адреса и данных в регистры памяти и индикацией
их состояния с помощью семисегментных индикаторов. Такая кла-
виатура значительно уменьшает вероятность неправильного ввода
адреса и данных. Рассмотренный программатор был использован ав-
торами для программирования ИС 155РЕЗ, 556РТ4 п 556РТ5. При
программировании ИС 556РТ5 программирующее напряжение сле-
дует подавать на выводы 24 и 22. Для ПЗУ серин 556 рекоменду-
ется установить длительность программирующих импульсов в 2-3
раза большую, чем для ИС 155РЕЗ, соответствующим увеличением
емкости времязадающего конденсатора в генераторе синхросигна-
ла Н Эта же схема может быть нспользоаана и в программаторе
на основе микроЭВМ с известными специалистам по микроЭВМ из-
менениями.
Применения ПЗУ При разработке цифровых устройств иа ос-
нове ПЗУ часто требуется больший объем памяти, чем у имеющихся
в распоряжении ИС, и другая разрядность слов. На рис. 3.82 пока-
зано преобразование 8-разрядного слова в 4-разрядиое с увеличе-
нием вдвое числа слои На адресный вход А мультиплексора пода
ется шестой адресный сигнал х6, который производит коммутацию
выходных сигналов ПЗУ в соответствии с выражением
D() _ (DOj, если л„ = 0,
1 если — 1,
11*
163
Рис. 3.84
где /=О...З, Сигнал Е=0 используется для включения такого ПЗУ.
Схема на рис. 3.82 преобразует ПЗУ 32X8 бит в ПЗУ 64X4 бита.
Схема увеличения разрядности слов ПЗУ показана на рис. 3.83
(число адресных сигналов не меняется), а на рис. 3 84 — увеличение
числа слов в 8 раз. Все ПЗУ выпускаются с открытым коллектором
или тремя состояниями выхода, поэтому все одноименные выходы
ПЗУ можно объединять с помощью функции «монтажное ИЛИ».
Комбинируя схемы на рис. 3 83 и 3.84, можно одновременно увели-
чить и разрядность слов, и их число.
На основе ПЗУ можно синтезировать не только КС, но асин-
хронные потенциальные автоматы по основной модели иа рис. 2 33. а.
Для увеличения быстродействия синтезируемых автоматов элементы
задержки D исключаются, т. е. выходы ПЗУ (КС) непосредствен; о
соединяются со входами. При синтезе следует гарантировать измене-
ние в каждый момент времени только одного входного сигнала ПЗУ
(см. § 2.5). Синтез асинхронных потенциальных счетчиков изложен
в [2] Такие счетчики изменяют свое состояние иа каждое изменение
входного сигнала х, в отличие от синхронных счетчиков, в которых
их состояние изменяется только определенным переходом тактового
сигнала (с 1 на 0 или с 0 на 1). Изменение сигналов обратной связи
по одному обеспечивается специальным пх кодированием. Иа рис.
3.85, а показан последовательный обход клеток диаграммы Вейча.
При переходе из клетки в соседнюю клетку он обеспечивает изме-
нение только одного сигнала обратной связи Q,. По рис. 3.85. б
можно выписать все кодовые комбинации выходных сигналов ПЗУ
Q„ последовательно появляющиеся на входах ПЗУ при каждом из-
менении входного сигнала х. Поскольку используется четыре обрат-
164
Рис. 3 86
Рис. 3.88
Рис. 3.87
ных связи (г=1 4), то синтезируемый автомат будет содержать
четыре ЭП, а счетчик будет иметь 24=16 внутренних состояний. На
рис. 3.85, в показан график переходов такого асинхронного потенци-
ального счетчика. При каждом изменении внутреннего состояния
счетчик должен переходить в устойчивое состояние, что отражено
на графе переходов петлями при узлах, которым сопоставляются
внутренние состояния. По графу переходов достаточно просто со-
ставить временные диаграммы работы счетчика (рис 3 86) и таб-
лицу истинности (табл. 3.26) для программирования ПЗУ Код, по-
лучаемый при обходе клеток диаграммы Вейча на рис. 3.85, я, на-
зывается кодом Грея (в принципе можно было бы использовать
и другие варианты циклического обхода клеток диаграммы Вейча
при изменении только одного сигнала Q,). Выходные сигналы авто-
мата г, (табл. 3.26) при переходе из состояния в состояние изменя-
ются в соответствии с двоичной системой счисления. На рис. 3.87
показана схема автомата, выполненная иа ПЗУ 155РЕЗ. Эту схему
165
Таблица 3.26
Aj А : Ап А] Ар DO, DO, DO. DO. DO, DO, DO, D0„
Адрес „4- „4- 4- 4- Данные
* <5. о» q, <?i Qi Оз 02 Qi г» 2, г.
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
1 0 1 0 0 0 0 0 0 0 1 0 0 0 0 1 0
1 1 1 0 0 0 1 0 0 0 1 0 0 0 1 1 1
0 1 0 0 0 0 1 0 0 11 0 0 0 1 3 1
0 3 0 0 0 1 1 0 0 11 0 0 10 3 2
1 3 10 0 11 0 0 10 0 0 10 2 2
1 2 10 0 10 0 0 10 0 0 11 2 3
0 2 0 0 0 1 0 0 110 0 0 11 6 3
0 6 0 0 110 0 110 0 10 0 6 4
1 6 10 110 0 111 0 10 0 7 4
1 7 10 111 0 111 0 10 1 7 5
0 7 0 0 111 0 10 1 0 10 1 5 Б
0 5 0 0 10 1 0 10 1 0 110 5 6
1 5 10 10 1 0 10 0 0 110 4 6
1 4 10 10 0 0 10 0 0 111 4 7
0 4 0 0 1 0 0 110 0 Olli C 7
0 С 0 110 0 110 0 10 0 0 C 8
1 С 1110 0 110 1 10 0 0 D8
1 D 1110 1 110 1 10 0 1 D9
0 D 0 110 1 1111 10 0 1 F 9
0 F 0 1111 1111 10 10 F A
1 F 11111 1110 10 10 E A
1 Е 11110 1110 10 11 E В
0 Е 0 1110 10 10 10 11 A В
0 А 0 10 10 10 10 110 0 A C
1 А 110 10 10 11 110 0 В C
1 В 110 11 10 11 110 1 В D
0 В 0)011 10 0 1 110 1 9 D
0 9 0 10 0 1 10 0 1 1110 9 E
1 9 110 0 1 10 0 0 1110 8 E
1 8 110 0 0 10 0 0 1111 8 F
0 8 о о с о о о о о 1 1 1 1 0 F
166
можно использовать в качестве генератора 4-разрядного кода Грея
с дополнительным преобразованием его в двоичный код.
Кроме рассмотренных, ПЗУ имеет еще много применений: для
хранения резидентного программного обеспечения в микроЭВМ, по-
строения преобразователей кодов, при проектировании микропро-
граммных управляющих автоматов и др
Многократно программируемые ПЗУ с ультрафиолетовым сти-
ранием информация [28]. Принцип действия таких ПЗУ поясняет
рис. 3 88 ПЗУ выполняется по ЛИПЗМОП-техиологии (лавинно
инжекционные МОП-элементы памяти с плавающим затвором). При
программировании в плавающий затвор инжектируются генерируемые
в канале МОП-траизистора электроны, которые под воздейст-
вием высокого приложенного напряжения набирают энергию, доста-
точную для прохождения сквозь тонкий затворный окисел. Накоп-
ленные в плавающем затворе электроны экранируют действие управ-
ляющего затвора, и МОП-транзистор ток ие проводит. При выборе
такой ячейки иа выходе ПЗУ будет получен логический О В исход-
ном состоянии сигналы иа всех выходах равны 1. ПЗУ имеет окно,
закрытое кварцевым стеклом, через которое проходит ультрафиоле-
товое излучение. При воздействии ультрафиолетовых лучей электро-
ны приобретают энергию и покидают плавающий затвор. Длите и,-
иость стирания равна примерно 30 мии при длине волны 400 им
и энергетической освещенности 100 Вт/м2. Обычно используются
кварцевые лампы ДР Г-220 и ДРТ-375. Срок хранения информации
составляет 15000...25000 ч.
На рис. 3.89, а показаны ПЗУ объемом 2КХ8 бит типа 573РФ2
(М2716 фирмы Intel) и 573РФ5 (2716 фирмы Intel), имеющие не-
значительное отличие параметров (EPROM — Erasable Program-
mable Read Only Memory). Время выборки адреса у обоих ПЗУ не
более 450 нс На рис 3 89, б показаны временные диаграммы работы
ПЗУ в режиме чтения а на рис. 3.89. в — в режиме программиро-
вания и контроля. При программировании па вход 21 подается на-
пряжение Up~25 В, а на вход 18 — программирующий импульс
Рис. 3.89
167
Рис 3 90
Х=1 длительностью 50 мс (па рис. 3.89, в все длительности указа*
ны в микросекундах). В основном режиме чтения па вывод 21 по-
дается напряжение 1/Р=Ч-5 В. Чтение при контроле в режиме про-
граммирования производится при 1/р=+25 В.
Дополнительную информацию по ПЗУ с ультрафиолетовым сти-
ранием можно найти в [30].
Интегральные схемы серии 573 находят широкое применение
при построении мпкроЭВМ на микропроцессорах 580ВМ80, 1810ВМ86
и др. Так как эти ПЗУ используются в основном для хранения про-
1раммиого обеспечения, то программатор следует строить как пери-
ферийное устройство микроЭВМ В аппаратную часть такого про-
грамматора будет входить всего две ИС: 580ВА86 и 580ВВ55. ВИС
580ВВ55 (580ИК.55) описана в [29]. Основную нагрузку по про-
граммированию ПЗУ песет программное обеспечение
Программируемые потребителем логические матрицы (Field —
Programmable Logic Array). Структурная схема программируемой
логической матрицы (ПЛМ) показана па рис. 3.90. ПЛМ состоит
из двух программируемых матриц (ПМ): ПМ И и ПМ ИЛИ, обо-
значенных по ЛЭ И и ИЛИ. в них используемых. Из рис. 3.90 вид-
на связь между ПЛМ и ПЗУ — в ПЗУ вместо ПМ И используется
дешифратор пХ2" и ПМ ИЛИ 2"Хй В ПЛМ ш<2" и вместо мнн-
тсрмов, создаваемых в ПЗУ дешифратором, в результате программи-
рования ПМ И реализуются конъюнктивные термы Тд=К,,,(у), где
v=(*n-i.... х0), которые дальше будем называть просто термами
(см. § 1.3). Из рис 3.90 следует, что ПЛМ характеризуется тройкой
чисел п, т и k
На рис. 3.91 показана развернутая структурная схема ПЛМ г
при п=16, т=48 и fc=8. На входе ПЛМ установлены буферы, фор-
мирующие сигналы хр и х'р (первичные термы) ЛЭ И имеют по 32
входа, каждый из которых плавкой перемычкой соединен с одним
из первичных термов хр‘‘. Пережигая при программировании пере-
мычки, на выходе каждого ЛЭ можно получить любой терм, в том
числе и миптер.м, как в ПЗУ. ЛЭ ИЛИ имеют по 48 входов, каждый
из которых соединен с выходом одного из 48 ЛЭ И. Таким образом,
на выходах ЛЭ ИЛИ функции реализуются в ДНФ Fj = у аЗУ&Тд,
q—Q
где ajq — плавкая перемычка (азд=0, если перемычка пережжена),
j — номер выхода ПЛМ, q — номер терма. Плавкие перемычки а/,
подключенные к ЛЭ сумма по модулю два, позволяют инвертиро-
вать функции Fj. Из рис. 3.91 видно, что до программирования все
7'в=0 и все Fy=O. Сигнал Е=1 выключает ПЛМ, т. е. иа всех вы-
ходах F/ ои устанавливает высокий уровень.
На рнс. 3.92 показана ПЛМ 556РТ1 (82S100 фирмы «Signetics»),
имеющая параметры п=16, /п=48 и k 8 (PLM — Programmable
Logic Matrix). ЛЭ И у этой ПЛМ выполнены иа диодах Шоткн,
168
55БРТ1
X
0
1
2
3
T ♦
2/
”8
s
10
Si. 11
Till
13
14
15
PLM
Рис. 3.91
Рис. 3.92->
_7
27
21
25
24
22
21
20
1^
2 !L
3^
4
5^
6 ’-L
7 «
S
а ПМ ИЛИ — на 48 восьмиэмиттерных транзисторах подобно матри-
це ИЛИ в ПЗУ 155РЕЗ, Вход FE используется при программиро-
вании ПЛМ, которое рассмотрено в [30]. Сигнал СЕ (Chip Enable)
кроме выполнения функций сигнала Е па рис. 3.91 используется так-
же для управления некоторыми внутренними узлами ПЛМ при ее
программировании. Структурная схема ПЛМ с узлами управления
программированием приведена в [30].
Когда проектируемое цифровое устройство имеет много входных
сигналов, а реализуемые функции описываются ДНФ, содержащи-
ми небольшое число термов Tq, используются ПЛМ Так на ПЛМ
556РТ1 можно реализовать КС, имеющую 16 входов и 8 выходов,
если система функций F, представима в ДНФ : суммарным числом
различных термов 7,, ие превышающим 48. Из этого следует, что
должна производиться совместная минимизация функций F/ по
критерию их покрытия минимальным числом различных термов Tq,
Минимизация же каждой функции в отдельности может дать значи-
тельно худшие результаты Если такую КС реализовать иа ПЗУ, то
потребовался бы объем памяти 2,6Х8 бит, т. е. 65536 X 8 бит. Пло-
щадь кристалла, занимаемая таким ПЗУ, была бы значительно боль-
ше, чем необходимая для реализации ПЛМ, а значит, стоимость
реализации КС на ПЗУ была бы дороже, чем стоимость реализации
на ПЛМ. Недостатком ПЛМ является невозможность реализации
любой функции 16 переменных. ПЛМ, как и ПЗУ, можно использо-
вать для построения не только КС, но и асинхронных потенциальных
автоматов и микропрограммных автоматов.
Для увеличения числа выходов ПЛМ следует соединить одно-
именные входы нескольких ПЛМ (рнс 3.93, д), а для реализации
системы функций Ft, суммарное покрытие которых содержит более
tn термов Tq, следует соединить одноименные как входы, так и вы-
ходы нескольких ПЛМ (рис. 3.93, б). Если таким способом соеди-
нить I ПЛМ, то число термов Tq увеличивается до ml. Наиболее
сложной задачей является расширение ПЛМ по числу входных сиг-
налов хр. На рис. 3.94 показан способ добавления одного входного
169
сигнала х„ Добавление I входов потребовало бы составить схему
из дешифратора ZX2' и 2' ПЛМ подобно тому, как это сделано для
ПЗУ иа рис. 3.84. Так как / добавочных сигналов требует полной
дешифрации, то преимущество ПЛМ перед ПЗУ теряется при боль-
шом значении I. Более эффективный метод увеличения числа входов
ПЛМ основан иа декомпозиции функций, изложенной в (31, 32]
3.9. Преобразователи кодов
Преобразователи кодов используются для шифрации и дешифра-
ции цифровой информации и имеют п входов и k выходов. Соотно-
шения между числами п и k могут быть любыми: n=k, n>k и n<k.
Преобразователи кодов можно разделить иа два типа: с невесовым
преобразованием; с весовым преобразованием кодов. Примером пре-
образователей первого типа являются преобразователи двоично де-
сятичного кода в код семисегментиого индикатора десятичных цифр.
Преобразователи второго типа используются, как правило, для пре-
образования чистовой информации.
Преобразователи двоично-десятичного кода в двоичный код. Для
представления любой десятичной цифры 0, 1, .... 9 достаточно исполь-
зовать четыре символа 0 и 1. На практике широко применяется
4 разрядный код 8-4-2-1 (двоично-десятичный код). Числа 8 4, 2
и 1 являются весами разрядов. Таким образом, запись десятичной
цифры в коде 8-4-2-1 совпадает с записью двоичных чисел от 0 до
9 (например, 0101—5), а п разрядное десятичное число представ-
ляется с помощью тетрад, каждая из которых состоит из четырех
двоичных разрядов (например, 975—1001.0111.0101). Для построе-
ния преобразователя двоично-десятичного кода в двоичный код не-
обходимо спроектировать некоторый элементарный преобразователь
кодов и установить правила соединения таких преобразователен для
получения схемы, позволяющей преобразовывать многоразрядные
двоично-десятичные числа в двоичные числа. Известно, что преоб-
разование двоично-десятичного кода в двоичный легко выполняется
с помощью операции сдвига числа в сторону младших разрядов
н коррекции числа, получаемого после сдвига. Сдвиг двоичного чис-
ла на один разряд в сторону младших разрядов, т. е. на один разряд
вправо, эквивалентен делению числа иа два без учета младшего
разряда который теряется пли поступает в другой сдвигающий ре-
гистр. При сдвиге двоичио-десятичиого числа иа один разряд вправо
получаемое число ие равно исходному, деленному на два Чтобы
170
Таблица 3.27
ДЧ 9 4 7 5 МР
Вес Х№ 8 4 2 1 ХЮ* 8 4 2 1 ХЮ1 8 4 2 1 Х10° 8 4 2 1
ДДЧ с К ДДЧ ДЧ 10 0 1 0 10 0 0 0 0 0 0 10 0 4 0 10 0 10 10 0 0 11 0 111 7 0 111 0 0 11 0 0 0 0 0 0 11 3 0 10 1 10 10 0 0 11 0 111 7 1 1
в результате сдвига получалось такое число, необходимо произво-
дить коррекцию результата сдвига (табл. 3.27). В табл. 3.27 исполь-
зованы обозначения: ДЧ — десятичное число, ДДЧ — двоично-деся-
тичное число, С — сдвиг, К коррекция, МР — младший разряд.
Если в старший разряд тетрады, имеющей множитель ICH, поступает
единица, то она приобретает вес 8-10'. До сдвига эта единица имела
вес Ю'11, поэтому для получения при сдвиге деления на два ей
следует приписывать вес 2_|-10'*1. Из этого следует, что необхо-
димо произвести коррекцию на число в-Ю'—2_,-1(У*', т. е. вычесть
число 3-10С Если в старший разряд какой либо тетрады поступает
нуль то коррекцию производить ие нужно. Из табл. 3.27 видно, что
после сдвига числа 9475 и соответствующей коррекции действитель-
но получается число 4737, отличающееся от 9475-2_* на единицу,
которая является младшим разрядом младшей тетрады двоично-де-
сятичного кода и младшим разрядом двоичного числа
Если произвести еще один сдвиг и коррекцию, то будет получено
число 2368, а младший разряд младшей тетрады числа 4737 дает
второй разряд двоичного числа, так как младшие разряды двоично-
десятичного и соответствующего ему двоичного числа всегда совпа-
дают. Если двоично-десятичное число состоит из т тетрад, то пре-
образование двоично-десятичного числа в двоичное получается с по-
мощью 4m сдвигов с соответствующими коррекциями при каждом
сдвиге. Командой для производства коррекции является поступление
единиц в старшие разряды тетрад. Описанные операции можно вы-
полнить также с помощью КС.
Пусть КС имеет четыре входа и четыре выхода. Операция сдви-
га реализуется подачей на три входа КС трех старших разрядов
j-й тетрады, а на четвертый вход—первого разряда /4-1-й тетрады.
Установим, какие двоичные 4-разрядиые числа X—(xt, х3, хг, л->) мо
гут поступать на вход преобразователя кода. Эти числа легко опре-
делить, исходя из минимального Лт!п=(0, 0, 0, 0) и максимальною
/1тяк= (1, 0, 0, 1) чисел /-Й тетрады и поступления или непоступ-
ления единицы из младшего разряда /4-1-й тетрады если *4=0, то
Xmn=(0, 0, 0, 0)=0, Xmax=(0, 1, 0, 0) 4; если *4=1, то Хп1,п =
= (1, 0, 0, 0)=8, Xmax=(l, 1, 0, 0) = 12. Таким образом, преобразо-
ватель кода должен выполнять функцию
Г=/(Х) =
X, юли 0 < X < 4,
X — 3, если 8 < X < 12,
(3.55)
171
где У — двоичное число, получаемое на выходе преобразователя
кода. Числа Х=5, 6, 7. 13, 14 и 15 ие могут поступать на вход пре-
образователя
На рис. 3.95, а показано УГО рассмотренного преобразователя
кода. В левом и правом дополнительных полях указаны веса, с ко-
торыми воспринимаются и выдаются входные н выходные сигналы.
Вес старшего входного разряда в соответствии с соотношением
(3.55) на три меньше, чем вес выходного старшего разряда. В даль-
нейшем на схемах миожители 1(У будем указывать на основном поле
преобразователей кодов.
На рис. 3.95, б показана схема такого преобразователя кода,
выполненная на сумматоре. Если значения х»=1, го числа X—(xt,
х3, xi, х>) следует отнять число 3, что эквивалентно сложению числа
Х=(0, л-3. хг, Х|) с дополнением числа 3 до 2‘, т. е. сложению с чис-
лом 5
Правило построения преобразователя двоично-десятичного кода
в двоичный поясним иа примере преобразователя 3-разрядиого дво-
ично-десятичного числа в двоичный код (рис. 3.96). Так как самый
младший разряд двоично-десятичного кода совпадает с младшим
разрядом двоичного кода, то этот разряд ие преобразуется, т. е. по-
дается со входа на выход. Следующие по старшинству разряды по-
даются со сдвигом па входы двух преобразователей кодов (произ-
водится сдвиг иа одни разряд). Второй сдвиг на один разряд осу-
ществляется с помощью следующих двух преобразователей кодов
и т д Правила составления преобразователя двоичио-десятпчиого
кода в двоичный можно сформулировать следующим образом: веса
разрядов входных- сигналов всех преобразователен кодов должны
находиться в отношении 1 2 4:5; так как каждый преобразователь
кодов преобразует только один двоичио-десятичный разряд в двоич-
ный разряд (вес 5 изменяется на вес 8), то преобразователь двоич-
но-десятичного кода в двоичный должен иметь пирамидальную струк-
туру; пирамида строится из преобразователей кода до тех пор, пока
не будут получены выходные сигналы со всеми весами 2*, где р=
=0, 1 2, ..л при условии, что полученное двоичное число ие меньше
исходного двоично десятичного числа
На рис. 3.96 цифрами 0 и 1, указанными на входах и выходах
преобразователей кодов, показаны преобразования десятичного чис-
ла 975, представленного в двоично-десятичном коде, в двоичный код.
Максимальное 3 разрядное десятичное число равно 999, поэтому
максимальный вес старшего двоичного разряда будет равен 2®=512.
Преобразователь, показанный иа рис. 3.96 штриховой линией, ис-
пользовать иет необходимости, так как при любых значениях вход-
ных чисел на его входы с весами 4 и 5 будут поступать сигналы,
172
Рис. 3.96
равные пулю. Последний преобразователь не может изменять вход-
ных сю налов, если на его вход с весом 5 всегда подается нуль.
Более экономичную по числу корпусов ИС схему преобразова-
теля 130H4HO-десятичного кода в двоичный можно получить, если
в одной ИС выполнить схему на двух преобразователях кода, пока-
занную на рис. 3.97. а. Такой преобразователь имеет пять входов
н выходов и выполняет функшно
। X если 0 < X <4,
I X — 3, если 8 < X < 12,
У = X — 6, если 16 « X с 20,
X — 9, если 24 < X < 28,
где X=(xs, *«. Л'з. х2. x'i) У=(</5, Ул, Ул. Ул, У1) Значения X- 5, 6, 7;
13, 14, 15; 21, 22, 23; 29. 30, 31 не могут появляться на входах
преобразователя кодов. Такие преобразователи выпускаются в вп te
масочных ПЗУ 155ПР6 (рис. 3.97,6) 32x8 бит Сигнал Е=1 уста-
навливает на всех выходах ПЗУ высокий уровень Значения вход-
ных сигналов X/, (р—1,.,5) задают адрес ПЗУ, но которому происхо-
дит считывание выходных сигналов ур. Правила составления схемы
преобразователя двоично-дссятичиого кода в двоичный с использо-
ванием данных преобразователей идентичны описанным ранее. На
рис. 3 98 показана схема преобразователя 3-разрядного десятичного
числа, представленного в двоично-десятичном коде, в двоичный koi,
полностью соответствующая схеме преобразователя на рис. 3 96. На
схеме Цифрами 0 и 1 пояснено преобразование десятичного числа
975 в двоичное число. Таким же способом можно составить схему
преобразователя /«-разрядных десятичных чисел (т>3) в двоичные
числа Задача составления схемы преобразователя на ИС 155ПРь
значительно упрощается если предварительно составить схему i а
преобразователях, имеющих четыре входа и четыре выхода, подоб-
ную схеме на рис. 3 96. Такая схема имеет регулярную структуру,
а значит, ошибки при ее составлении практически исключены.
173
155PPS
Д) б)
Рис 3 97
Двоичный мд ~ 915
S75- двоично десятичный
код
Рис, 3 98
Интегральная схема 155IIP6 имеет еще два применения при ис-
пользовании выходов A (Z|), В (z2) и С (z3): при х5=0 производит-
ся преобразование двоично десятичного числа Х=(х4, х3, х2, х,)
в дополнение IV। до числа 9 по правилу: Wi=9—X=(z3, z2, х2, z,);
при х5 = 1 — преобразование двоично-десятичного числа X = (х4, х3,
х2, Х|) в дополнение IV2 до числа 10 по правилу:
^-(гз.гг.г,,
10 — X, если 1 < X <9,
t 0, если X = 0.
Преобразователи двоичного кода в двоично-десятичный код.
Если представить себе передачу информации в схеме изображенной
на рис. 3.96, в обратном направлении, то получим преобразователь
двоичного кода в двоично-десятичиый код. Из этого следует, что
в качестве элементарного преобразователя кодов можно использо-
вать преобразователь, показанный на рис. 3.95, а, производя в нем
174
Рис 3.99
/55ПР7
Рис. 3.100
взаимную замену соответствующих весов, указанных на дополни-
тельных полях (рис. 3.99, а). Такой преобразователь должен выпол-
нять функцию, обратную функции (3.55), т. е. при Л>5 надо произ-
водить сложение числа X=(xit х3, х2. л->) с числом 3. Таким образом,
данный преобразователь выполняет функцию
,, ( X, если 0 < X < 4,
“ X-f-З, 5<Х<9. (3,56)
Числа 10...15 не могут появляться иа входе данного преобразовате-
ля. В качестве примера на рис. 3.100 приведена схема преобразова-
теля 10-разрядного двоичного числа в 4 разрядное десятичное чис-
ло, представленное в двоично-десятичном коде.
Правила составления преобразователя двоичного кода в дво-
ично-десятичный код: веса разрядов входных сигналов всех преоб-
разователей кодов должны находиться в отношении I 2:4.8, так
как каждый преобразователь кодов преобразует только один двоич-
ный разряд в двоично-десятичный разряд (вес 8 изменится на вес 5),
то преобразователь двоичного кода в двоично-десятичный код име-
ет пирамидальную структуру, построение пирамиды продолжается
до тех пор, пока ие будут получены веса КУ-2', где j=0, 1, 2,
(за исключением старшего десятичного разряда); па преобр'азова-
175
тели нельзя подавать двоичные числа, превышающие сумму весов
выходных сигналов 5+4+2+1 = 12.
Последнее правило относится к преобразователям, составляю-
щим нижний ряд схемы преобразователя двоичного кода в двоично-
десятичный код на рис. 3 100. По этим правилам можно составить
схему преобразователя для любого «-разрядного двоичного числа.
Часть схемы на рис. 3.100, состоящая из трех преобразователей
D1, имеет пять входов и шесть выходов и выполняет функцию
V =
X, если 0 < X < 4,
Х + 3, если 5<Х<9,
Х + 6, если 10<Х< 14,
X + 9, если 15 < X < 19,
X + 12, если 20 < X < 24,
Х+ 15, если 25 <Х < 29,
Х+18, если 30<Х<31
Остальная часть схемы иа рис. 3.100 также может быть разбита
иа узлы, имеющие не более пяти входов и шести выходов (узлы
D2- D6) Полученные узлы состоят из одного, двух и трех элемен-
тарных преобразователей с четырьмя входами и четырьмя выходами.
Наиболее универсальным является узел D1, так как остальные вы-
полняют те же функции при условии, что не используются только
некоторые выходы или некоторые входы и выходы. Масочное ПЗУ
155ПР7 (рис. 3.99, б) выполняет приведенную функцию, т. е. экви-
валентно КС из трех элементарных преобразователей D1 на
рнс. 3.100. На рис. 3.101 показана схема преобразователя 10-разряд-
иого двоичного кода в двоичио-десятичиый код, реализованная на
ИС 155ПР7 Схема этого преобразователя составлена в соответствии
с разбиением на узлы ехемы на рис. 3.100 (если вход с весом 16
ие используется, то это означает, что на него подан логический 0).
Взаимное преобразование двоичного кода и кода Грея Запи-
шем «-разрядное число X, заданное в двоичной системе счисления,
в символической форме: Х=(хп,.. хр,. , xi), где хр— значение раз-
рядов числа, Xt — младший разряд. Любое число X можно пред-
ставить и в непозициониой системе счисления, выполнив некоторое
взаимно однозначное преобразование А (X). В практике широко
применяется специальное преобразование А (X), в результате кото-
рого получается код Грея: кодовые комбинации А (X) и А (Х+1)
отличаются значением только одного разряда, причем комбинации
Д(0) и А(2п—1) также отличаются значением одного разряда. Код
Грея используют в преобразователях аналоговых физических сигна-
лов (например, угла поворота вала) в цифровые сигналы с погреш-
ностью, ие превышающей значения младшего разряда двоичного
числа X. Получение кода Грея из двоичных чисел X основано на
теореме (приводится без доказательства): преобразование
Д (X) — (ап,... j ар,.. •, «1), (3.57)
{Хр Ф Xp+i, если р = 1 2......п — 1,
хп, если р —п,
определяет алгоритм построении кода Грея.
176
Рис. 3.101
Таблица 3.28
jq jq а. а, cq oq
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 I
0 0 1 0 0 0 1 1
0 0 1 1 0 0 I 0
0 1 0 0 0 1 1 0
0 1 0 1 0 1 1 1
0 I 1 0 0 I 0 I
0 1 1 1 0 1 0 0
1 0 0 0 1 1 0 0
1 0 0 1 1 I 0 1
1 0 1 0 1 1 1 1
1 0 1 1 1 I I 0
1 1 0 0 1 0 1 0
1 I 0 1 1 0 1 1
I 1 I 0 1 0 0 1
1 1 1 1 1 0 0 0
а) б)
Рис. 3 102
Преобразование Л(Х)
для 4 разрядных двоичных
чисел Х=(х4, Хз, «2, Х|) по-
казано в табл 3 28. а соот-
ветствующая данному пре-
образованию схема — иа рис.
3 102, а.
Преобразование кода
Грея в двоичный код получа-
ется непосредственно из со-
отношения (3 57) иа основа-
нии свойств операции сумма
12 376
177
по модулю два
( ар ® Xp+i, если р — 1,2...п — 1,
хр = {
[ап, если р = п.
Схема, выполняющая данные преобразования, показана на рис,
3.102, б.
Последние соотношения легко преобразуются к виду
хР =
п
ат, если р = 1,2.....п — 1,
т—р
ап, если р = п.
Схема, соответствующвя данному выражению, будет иметь
ббльшее быстродействие, чем предыдущая.
3.10. Знакогенераторы и индикаторные устройства
Индикаторные устройства служат для визуальной индикации
внутреннего состояния электронных устройств или цифровой инфор-
мации, преобразуемой электронными устройствами н микроЭВМ.
Широкое применение на практике находят светодиодные, вакуум-
ные люминесцентные и жидкокристаллические индикаторы [25].
Схемы управления светодиодами и шкальными индикаторами.
В табл. 3.29 приведены основные параметры светодиодов типа
АЛ307 и шкальных индикаторов АЛС317 (рис. 3.103, а) и АЛС345А
(рис. 3.103, б) [25,33].
Таблица 3.29
Тип индикатора Цвет Сила света, мкд ^пртох мА Общий электрод
АЛ307АМ Красный 0,15 2 20 __
АЛ307БМ » 0,9 2 20 —-
АЛ307ВМ Зеленый 0,4 2,8 20
АЛ307ГМ » 1,5 2,8 20
АЛ307ДМ Желтый 0,4 2,5 20 —
АЛ307ЕМ » 1,5 2,5 20
АЛ307НМ Зеленый 2 2,8 20 —
АЛ307КМ Красный 6 2 20 —
АЛС317А Красный 0,16 2 12 Катод
АЛС317Б » 0,35 2 12
А ЛСЗ17В Зеленый 0,08 3 12 Анод
АЛС317Г » 0,16 3 12 *
АЛС345А Красный 0,3 2,2 12 Катод
* Символ означает суммирование по модулю два, а не арифметическое
суммирование.
178
fAb
ELJC
D VJ)/>
B)
Рис. 3.103
Рис. 3.104
Для управления светодиодами наиболее часто используются ЛЭ
С открытым коллектором, одиако можно использовать и ЛЭ со стан-
дартным выходом. Для ограничения прямого тока через светодиод
последовательно с ним необходимо включать резистор Rorv. Прямой
ток /Пр=10...2О мА обеспечивает также ЛЭ 561ЛН2 при подключе-
нии светодиода с последовательно включенным резистором к U„ „=
“+5 В. Так как быстродействие ЛЭ, управляющих светодиодами,
не имеет никакого значения, то можно использовать простейшие
инверторы с открытым коллектором, обеспечивающие большой им-
пульсный выходной ток. ИС 514КТ1 (рис. 3.104, а) содержит 9 та-
ких инверторов. Параметры этой ИС [7]: 4x^'0 мкА, ^вх мА>
/и=400 мА (импульсный ток при скважности 9 и длительности им-
пульса не более 0,5 мс), t7B.n=3...6 В. При импульсном питании све-
тодиодов может быть значительно снижена мощность потребления
из-за уменьшения рассеиваемой на резисторах мощности. Импульс-
ное питание светодиодов позволяет также изменять их яркость с по-
мощью схемы управления скважностью импульсов.
Шкальные индикаторы представляют собой линейку светодио-
дов, катоды или аноды которых соединены (рис. 3.103, а, б). Такие
индикаторы могут использоваться, напрнмер, в стереофонической
звукозаписывающей аппаратуре для йидикации уровня сигналов.
Выпускаются специальные ИС для управления шкальными индика-
тор; ми. ИС 155ИД12 (рис. 3.104, б) представляет собой обычный
демультиплексор 3->-8, выходные усилители которого выполнены
с открытым эмиттером. ТокоограЙичиваюшие резисторы в таких кас-
кадах включены в коллекторную цепь выходных транзисторов вну-
три ИС. Если сигнал £=0, то ИС 155ИД12 выполняет функцию
дешифратора 3X8. Если к выходам ИС подключить шкальный ин-
дикатор, то положение на нем светящейся точки будет определяться
двоичным кодом на адресных входах дешифратора. Сигнал Ё может
12*
179
155ИД11,155ИД13
f, ft fs fis
•••••• ©©••ООООООТИШ
(=7С'ООССОО»»СС'ССООО®ад
Рис. 3 105
использоваться для импульсного управления шкальным индикатором
с целью управления яркостью светящейся точки.
Интегральная схема 155ИД11 (рнс. 3.105) используетсн для
управления термометрической шкалой (число светящихся точек
шкального индикатора определяется двоичным числом, поданным на
адресные входы). Работа этой ИС описывается функциями:
/т = ?о V Е V К}(у), Р1 = Р<]Ё,
i=m
где < — е3е2<?1(<?р=хг). В час ности, при т^Л и Ро=£=1 функции
io=Po\/E и /п1=1 Сигналы Е Ро и Pi используются для наращива-
ния шкального индикатора. На рнс. 3.105 показана схема управле-
ния шкальным индикатором, содержащим 16 светодиодов (черные
точки соответствуют активизированным светодиодам).
Интегральная схема 155ИД13 используется для управления
шкальным индикатором со сдвигом двух светящихся точек. Работа
ИС описывается функциями
fi = E(Kt VKi+i), i = 0...6; f7^=P0\/EK,', Р^Ё\/К0,
где Kt xffx^x,1—минтермы, i = 0.7. Сигналы Е, Ро и Pi исполь-
зуются для наращивания шкального индикатора В схеме па
рис. 3 105 при включении ИС 155ИД13 неиспользуемые выводы Pi
и Pf. можно соединить. Если при этом к выходам схемы подключить
16 светодиодов, расположенных по кругу, то при циклическом изме-
нении чисел па адресных входах две светящиеся точки будут вра-
щаться по кругу со скоростью, равной скорости изменения адресных
сигналов хр.
Управление семисегментными индикаторами. Такне индикаторы
позволяют визуально регистрировать числа как в десятичной, так
и в 8- и 16-рнчной системах счисления. Пример построения семи-
сегментного индикатора для 16 ричной системы счисления был рас-
смотрен в § 3.8 На рис. 3.106 показаны ИС преобразователей дво-
ично-десятичного кода в семисегментный код, изготовляемые по
ТТЛ технологии (в скобках указаны номера выводов для ИС
КР514ИД1/2, а без скобок — К514ИД1; +1/н,п — вывод 14, об-
Рис. 3.106
щий — вывод 6 для ИС КР514ИД1/2). Преобразование двоично-
десятичных чисел Х=(х3, Хг, Xi, хо)=О...9 показано в табл. 3.30
(расположение сегментов показано на рис. 3.103, в; DP — Decimal
Point — десятичная точка). Преобразование чисел Х=10...15 раз-
личными ИС показано в табл. 3.31. Сигнал Bl (Blanking Input —
Таблица 3.30
X *1 *2 Xi fA fB fc fE fF fG Символ
0 0 0 0 0 1 1 1 1 1 1 0 0
1 0 0 0 1 0 1 1 0 0 0 0 1
2 0 0 1 0 1 1 0 1 1 0 1 2
3 0 0 1 1 1 1 1 1 0 0 1 3
4 0 1 0 0 0 1 1 0 0 1 1 4
5 0 1 0 1 1 0 1 1 0 1 1 5
6 0 1 1 0 1 0 1 1 1 I 1 6
7 0 1 1 1 1 1 1 0 0 0 0 7
8 1 0 0 0 1 1 1 1 1 1 1 8
9 1 0 0 1 1 1 1 1 0 1 1 9
гашение, затемнение, бланкирование) используется для импульсного
управления яркостью индикатора (прн BI—0 индикатор погашен)
Подключение сегментов к преобразователям показано иа рис. 3.106
с помощью светодиодов. ПС 514ПР1 содержит асинхронный потен-
циальный 4-разрядный регистр памяти Q^=D,-L\/Q,L, г=0 3
(в табл. 3.30 следует положить x, = Qr),
Основные параметры семисегментных индикаторов приведены
в табл. 3.32 [25, 33J. Яркость сегмента зависит от прямого тока /пр.
В табл. 3.32 7а₽> для которого приведено значение силы света ука-
зан в скобках ИС 514ИД1 следует использовать для управления
индикатором АЛС314А, так как /ПР=3 мА нс обеспечивает прием-
лемой яркости других индикаторов из табл. 3.32.
Преобразователи двоично десятичного кода в семисегментный,
выполненные по КМОП-технологии, предназначены в основном для
управления жидкокристаллическими и вакуумными люминесцентны-
ми индикаторами. ИС преобразователей, показанные на рис. 3.107,
181
Таблица 331
X xs о №. Символ ЙС
10 10 10 0 0 0 1 1 0 1
11 10 11 0 0 1 1 0 0 1 “1 133ПП4,
12 110 0 0100011 1—1 514ИД1,
13 110 1 10 0 10 11 1-1 514ИД2
14 1110 0 0 0 1 1 1 1 1-
15 1111 0000000 Гашение
10 10 10 110 0 111 Р
11 10 11 0001110 L
12 110 0 1001110 0 514ПР1
13 110 1 0 110 111 н
14 1110 0 0 1 0 0 0 1 —
15 1111 0 0 0 0 0 0 0 Гашение
10 10 10 ооооооо Гашение
11 10 11 0000000 То же
12 110 0 ооооооо » 176ИД2,
13 110 1 ооооооо х> 176ИДЗ
14 1110 ооооооо
15’ 1111 ооооооо
10 10 10 0 0 0 1 1 1 0 L
11 10 11 0 110 111 Н
12 110 0 110 0 111 Р 5644Д4,
13 110 1 1 1 1 0 1 1 1 1=1 >64ИД5
14 1110 0000001
15 1111 ооооооо Гашение
выполняют функции (см. табл. 3 31): 176ИД2 — преобразователь
с регистром памяти, Q+—DL\/QrL r—О...З, ул—В1-}л^Р....... уа=*
(Р — Polarity — полярность), используется для управ-
ления жидкокристаллическим индикатором (сигнал Р, имеющий час-
тидг
776ИДЗ
Рис. 3 107
5б4(1Д5*
I1Y
182
Таблица 3.3!
|&
Катод—3,8 Анол—3.8 Катод—4,12 Анол—3.9.14 Катод—4,12
DP ю ю о со О СО
(5 О) СУ> сч сч
о о сч •“'* сч
3 S Z ’Ч со Г- со Г-
О.
3 X Q •
С Tt т со о 00
51 СО со со со со
г- г-
v* -dn/ 00 со ю сч ю сч ю сч 25
_ .<1пЛ а п сч сч 3,6 3,6 2,5 2,5
oj ь 8 (5) (S) о см 20) О сч О сч
та с мкл СМ LQ 00 сч сч СЧ to 1О
3 О о о о о о
S я Красный Красный Желто- зеленый Желто- зеленый Красный Красный
и < из < из < из
СО СО СЧ со Я
183
-«-Рис. 3 108
5ЁУУМ1
Рис. 3 109-*-
2
Р1
И
13
— в
тп v
Lt
ГО
12
ГО
L3
Ю
Z4
9
тоту Е=50 250 Гц, преобразует постоянные уровни сигналов /л—
fc в переменные напряжения уА—Ус, что необходимо для надежной
работы жидкокристаллических индикаторов), может использоваться
для управления индикатором АЛС314Б без токоограннчнвающих ре-
зисторов и 1; 176ИДЗ — преобразователь, функционально анало-
гичный преобразователю 176ИД2, по имеющий выходы с открытым
истоком, что позволяет подключать их через резистор к источнику
отрицательного напряжения — 17И.П2 для управления люминесцент-
ными семисегментными индикаторами, допустимое напряжение меж
ду выводами 16 (+ tAi.n) и 9—15 равно ЗОВ; 564ИД4 — преобразова-
тель без регистра памяти для жидкокристаллических индикаторов
(напряжение Йи.п1=+3...+15 В подается на вывод 16, — U„ „2—
на вывод 7, корпус — на вывод 8; напряжение между выводами 16
и 7 ие должно превышать 15 В); при —С7п.п2=0 выходные сигналы
Ул={л (5PI,..., yc — fa®PI, РО=РР, иа рис. 3.108 показаны времен-
ные диаграммы всех выходных сигналов преобразователя при —ыи
#=0; 564ИД5 — преобразователь с регистром памяти для жидкокрис-
таллических индикаторов (выводы 16, 8 и 7 имеют то же назначе-
ние, что и у ИС 564ИД4); Q+ = D, LVQ,• L, г=О...З; связь между
сигналами PI и ул—ус такая же. что и в ИС 564ИД4 (рнс. 3 108).
Сигнал РО, формируемый ИС 564ИД4, используется для фазо-
вого управления жидкокристаллическим индикатором — РО подает-
ся на общий электрод всех сегментов индикатора. Если сигналы РО
и уА—ус изменяются в противофазе, то сегменты находятся в акти-
визированном состоянии (индицируютси). Если указанные сигналы
изменяются в фазе, то ток ие протекает и сегмент не индицируется.
Постоянная составляющая тока при таком управлении равна пулю.
ИС 564УМ1 (рис. 3.109; выводы 16, 8 и 7 имеют то же назначение,
что н у ИС 564ИД4) содержит четыре независимых асинхронных
потенциальных D-L-триггера (Q/" ~От-Ьт\/0тРг, г=1 .4). Сигнал PI
имеет то же самое назначение, что и у ИС 564ИД4 Выходные сиг-
налы ИС DOi—DOf преобразуются так же, как и сигналы ул—Уа
на рис. 3.108. При —£/я.пг=0 сигналы DO,=Qr (/=!...4). ИС
564УМ1 может использоваться для фазового управления общим
электродом, а также для управления индикацией десятичной точки
и других специальных символов.
Управление неполными матричными индикаторами. На рис. 3.110
показаны два типа неполных матричных индикаторов, местоположе-
ние светодиодов которых задается числами i и /, причем не все комби-
184
a) 6)
Рис. 3.110
Рис. 3.111->
нации чисел i и / используются. Для управления такими индика-
торами выпускаются ИС 155ИД8 и 155ИД9 (рис. 3.111), которые
имеют выходы с открытым коллектором и внутренние токоограни-
чивающие резисторы. На рис. 3.110 штриховыми линиями показа-
ны последовательно включаемые светодиоды, адресуемые числами
I и j Функционирование ИС 155ИД8 задается табл. 3 33, а ИС
155ИД9— табл. 3.34. Неполные светодиодные матрицы могут быть
изготовлены из отдельных светодиодов. Внутренние токоограничи-
вающие резисторы обеспечивают примерно одинаковый ток для од-
ного и двух последовательно включенных светодиодов, имеющих
красный цвет свечения. ИС 155ИД9 может быть использована и для
управления семисегментными индикаторами (H7S). Выходы функций
{л—fa приведены в табл. 3.34.
Знакогенераторы и матричные индикаторы На рис. 3 112, а по-
казана структура полного матричного индикатора формата 5x7
типа АЛС340А (размер индикатора такой же, как и у ИС в корпусе
Рис. 3.112
/Я СА, СА2 CAj СА}
6)
183
Таблица 3 33
X и Символ
00 04 01 02 03 63 10 13 23 14 24 20 30 31 32 33 34 40 43 53 SS 50 00 64 61 62
0 0 1 1 1 0 1 1 1 0 0 0 1 1 0 1 1 0 1 0
1 0 0 1 0 1 0 0 0 0 0 1 0 0 1 0 0 0 0 1
2 0 1 1 1 0 1 0 0 1 1 1 0 1 0 0 1 1 1 2
3 0 1 1 1 0 1 0 0 0 1 1 0 0 0 1 1 0 1 3
4 0 0 1 1 1 0 1 1 1 1 1 1 0 1 0 0 0 0 4
5 1 1 1 1 0 0 1 1 1 1 1 0 0 0 1 1 0 1 5
6 0 1 1 1 0 0 1 1 1 1 1 0 1 0 1 1 0 1 6
7 1 1 1 0 0 1 0 0 0 0 1 0 0 1 0 0 0 0 7
8 0 1 1 1 0 1 1 0 I 1 1 0 1 0 1 1 0 1 8
9 0 1 1 1 0 1 1 0 1 1 1 1 0 0 1 0 0 1 9
10 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 0 0 0 —
11 1 1 1 1 0 0 1 1 1 1 0 0 1 0 0 1 1 1 Е
12 15 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Гаше- ние
_Таблипа 3 34
X а Символ
оэ 01 02 03 10 20 13 23 30 31 32 33 40 50 43 53 60 61 62 63
0 0 1 0 1 1 1 0 1 I 1 0 1 0 0
1 0 0 1 0 1 0 0 1 0 1 0 0 1 I
2 1 1 0 0 1 0 1 0 1 0 ! 1 1 2
3 1 1 0 0 1 0 1 0 0 I 1 1 0 3
4 1 0 0 1 1 1 1 1 0 1 0 0 1 4
5 1 I 1 1 0 1 1 0 0 1 I I 0 5
6 0 1 0 1 0 I 1 0 1 1 0 1 0 6
7 1 1 1 0 1 0 0 1 0 1 0 0 1 7
8 0 1 0 1 1 0 1 0 1 I 0 I 0 8
9 0 1 0 1 1 0 1 1 0 1 0 1 0 9
10 0 0 0 0 0 1 I 1 0 0 0 0 0
11 1 1 1 1 0 1 1 0 1 0 1 1 1 E
12
'is 0 0 0 0 0 0 0 0 0 0 0 0 0 Гашение
H7S — fA fp ?в — fo — (e fc — Id H7S
DIP с 14 выводами; DIP — Dual-In-line-Package — корпус с двухряд-
ным расположением выводов). Для удобства использования услов-
ного графического изображения матричного индикатора (рис.
3.112, б) введены обозначения: СА— Column Anode — аноды столб-
цов, RC — Row Cathode — катоды строк, РА — Point Anode — анод
точки. Для управления матричными индикаторами 5X7 использует-
ся 7-разря иый код Л == («з,..., Со) обмена информацией (КОИ-7 по
ГОСТ 13052—74), соответствующий коду ASCII (American Stan-
dart Code for Information Interchange) [15]
В табл. 3.35 показаны символы, соответствующие коду КОИ-7
(SP — Space — пробел, DEL — Deletion — стирание, забой), а так-
Таблнца 3.35
Qg Л| Qq а, аъ
010 011 100 101 НО III
0 0 0 0 SP 0 @ р ю п
0 0 0 1 ! 1 А Q А я
0 0 10 2 В R Б р
0 0 11 * 3 С S И с
0 10 0 О 4 D Т д т
0 10 1 % 5 Е и Е У
0 110 & 6 F V Ф ж
0 111 7 G W Г в
10 0 0 ( 8 Н X X ь
10 0 1 ) 9 I Y И ы
10 10 * • J Z й 3
10 11 + К 1 к ш
110 0 L л э
110 1 — s= Л-1 ] м щ
1110 N н ч
1111 / ? О Ь о DEL
ИС 155РЕ23 155РЕ22 155РЕ21
же указаны ИС знакогенераторов 155РЕ21—155РЕ23, которые сов-
местно с ИС 155РЕ24 используются для генерации 96 символов.
Каждая из этих ИС представляет собой масочное ПЗУ 256x4 бит.
На рис. 3.113 показана схема индикации 32 символов, построенная
иа матричном индикаторе АЛС340А ИС 155РЕ21—155РЕ23 генери-
руют коды для управления четырьмя столбцами, а ИС 155РЕ24 —
для управления пятым столбцом. Входы ПЗУ В2, Bi и Вв, а также
дешифратор DC используются для мультиплексного управления
строками матричного индикатора Кодом А — (а«,._, а0) производится
выбор одного из 32 символов. Описание счетчика 155ИЕ5 приведено
в § 44. Дешифратор 155ИД10 циклически генерирует функции
К<=0 (i=0...7), которые активизируют соответствующие строки
матричного индикатора. Вход дешифратора с весом 8 можно ис-
188
Рис. 3.113
Таблица 3 36
Л 7 Ол Os О»
at а2 а 0010 ООП 0100 0101 оно 0111 1100 1101 ню 1111
0 0 0 0 SP 0 @ Р / p to n ю п
0 0 0 1 1 1 А Q а 9 a я А я
0 0 1 0 / / 2 В R ь r 6 p Б р
0 0 1 1 # 3 С S с 6 Ц с ц с
0 1 0 0 <> 4 D т d t d m д т
0 1 0 1 % 5 Е и е и e У Е У
0 1 1 0 л 6 Г V f V Ф ж Ф ж
0 1 1 1 / 7 G W g w г в Г в
1 0 0 0 ( 8 Н X h X X ь X ь
1 0 0 1 ) 9 I Y i у и ы И ы
1 0 1 0 ♦ - J Z i 2 й 3 Й 3
1 0 1 1 + К [ k { k IU к ш
1 1 0 0 L \ i 1 Л э л э
1 1 0 1 -- — = М ] m At щ м щ
1 1 1 0 N 1 n H ч н ч
1 I 1 1 / ? О 0 0 ъ 0 н
189
Рис 3.114
пользовать для импульсного управления яркостью индикатора Так
как быстродействие данной схемы не имеет никакого значения, то
резисторы к выходам с открытым коллектором можно не подклю-
чать. Эмиттерные повторители на транзисторах КТ315Г используют-
ся для усиления тока.
На рис. 3.114 показана схема знакогенератора 96 символов.
Входы £] и Ег ИС 155РЕ21—155РЕ23 используются для включения
только одной из этих ИС сигналами о5 и аъ. Мультиплексор 555КП7
передает на выход £>О3 один из сигналов управления пятым столб-
цом ООи, ОО22 или DO2i Матричный индикатор подключается
к этому знакогенератору так же, как и на рис. 3.113.
В табл. 3 36 показаны символы, соответствующие коду КОИ 8
(ГОСТ 19768—74), имеющие формат 7X11. Код КОИ-8 позволяет
индицировать 160 различных символов. В табл. 3.37 показано де-
ление символов иа группы. ПЗУ знакогенератора должно иметь
12 адресных входов: четыре входа для развертки по строкам (2‘>11)
и восемь входов для выбора одного из 160 символов (28>160). Та-
кое ПЗУ имеет большую избыточность. Масочное ПЗУ знакогенера-
тора 555РЕ4 (рис. 3.115) для устранения избыточности имеет только
11 адресных входов. Для подачи 12 го адресного сигнала требуется
произвести перекодировку адресных сигналов [34] с помощью до-
полнительного ПЗУ, например 556РТ4 (рис. 3.115). Адреса А —
= (а7, «в, «5> bi, bi) и данные D = (а7, а&. а5, Ь2] для програм-
190
Рис. 3.115
Б)
Рис. 3.116
Таблица 3 37
Оу Ос а6 Символы
0 0 1 0 1 0 Цифры и арифметические знаки Прописные буквы латинского ал-
0 1 1 фавита Строчные буквы латинского алфа- вита
1 1 0 Строчные буквы русского алфави- та
1 1 1 Прописные буквы русского алфа- вита
мнрования этого ПЗУ представлены в табл 3 38 в 16-ричиой системе
счисления Выходы ИС 555РЕ4 DOj (/ = 1...7) используются для
управления семью столбцами матричного индикатора, который мож-
но собрать па 77 светодиодах.
Л1етоды управления светодиодными индикаторами Datacomp
и leleparel. Матричная адресация с помощью п адресных сигналов
(п= 12 у матричного индикатора 5X7) позволяет независимо ад-
ресовать (п/2)2 светодиодов при использовании квадратной матри-
цы. Метод Datacomp, впервые использованный для управления све-
тодиодными индикаторами [35], позволил на 50 % уменьшить число
управляющих линий по сравнению с матричной адресацией. Метод
Datacomp основан на использовании Z-состояний ЛЭ в качестве
третьего информационного значения адресных сигналов и позволяет
адресовать с помощью п адресных линий п(п—1) элементов, что
при больших значениях п почти в четыре раза больше, чем при
матричной адресации. На рис. 3.116, а показана схема управленья
191
Таблица 3 38
А D А D А D А О
08 0 12 5 1С 6 36 1
09 2 13 5 id А 37 1
0Л 3 14 4 1Е В 38 1
0В 3 15 8 1F 1 39 Е
ОС 2 16 1 30 1 ЗЛ F
0D 0 17 1 31 С ЗВ F
ОЕ 1 18 0 32 D ЗС Е
0F 1 19 6 33 D 3D В
10 0 1Л 7 34 С ЗЕ 1
11 4 1В 7 35 9 ЗЕ 1
методом Datacomp 12 светодиодами [35]. Суть метода в том, что
между каждой парой адресных линий At и А, антипараллельно
включается два светодиода. Выбор любого светодиода производится
подачей сигналов Л,=0 и А,— 1 при установлении остальных адрес-
ных линий в Z состояние. Если для некоторой адресной линии At —
= 1, то все светодиоды, подключенные к этой линии анодами, можно
включить одновременно подачей на все остальные адресные линии
значений Л;=0. Для применения метода Datacomp необходимо раз-
рабатывать специальные ИС [36].
Метод управления светодиодными индикаторами Teleparel ос-
нован также на использовании Z-состояний ЛЭ, формирующих ад-
ресные сигналы матричного индикатора (неполного), и позволяет вы-
полнить все необходимые соединения светодиодов с помощью одно-
слойной металлизации. Это значительно снижает стоимость
изготовления индикаторных устройств. Ограничение на выполнение
соединений светодиодов, заключающееся в отсутствии пересечений
соединительных проводников, уменьшает эффективность использова-
ния Z-состояний управляющих ЛЭ. В общем случае п адресных ли-
ний позволяет адресовать 4п—6 светодиодов [35]. На рис. 3.116,6
показана схема управления методом Teleparel 10 светодиодами.
Мультиплексные индикаторы. При построении многоразрядных
семисегментных индикаторов можно использовать матричный способ
управления — адресные сигналы Л, (<=0...7) производят выбор сег-
мента индикаторов, а адресные сигналы А/ где т — чис-
ло разрядов индикатора — выбор разряда индицируемого числа.
Матричное управление семиссгментными индикаторами значительно
уменьшает число адресных линий Мультиплексная индикация
основана на импульсном последовательном вклкнении т семисег-
ментных индикаторов (рис. 3.117; т=4), выбор которых произво-
дит ИС 561ИД1. Счетчик 155ИЕ5 обеспечивает с помощью мульти-
плексоров 555КП2 последовательное подключение к преобразовате-
лю двоично-десятичного кода в ссмпсегментный код 514ИД2 данных
D / от четырех источников 4 разрядных данных i=0...3. Яркость
индикатора зависит от типа транзисторов, включенных для усиления
тока по схеме эмиттерного повторителя (эмиттер подключен к ано-
192
Рис. 3.117
дам светодиодов) Наибольшая яркость индикатора получается при
использовании транзисторов КТ829, имеющих статический коэффи-
циент передачи тока не менее 750, но можно применять и транзис-
торы типа КТ315. Вход В1 преобразователя 514ИД2 может быть
использован для импульсного управления яркостью мультиплексного
индикатора.
Мультиплексные индикаторы (рис. 3.118) особенно эффективны
при фиксации данных от т каналов в ИС регистровых файлов, на-
пример, типа 155ИР32 (см. § 4.3). ИС 155ИР32 состоит из четырех
4-разрядных регистров памяти, запись данных в которые произво-
дится сигналом WR О (WR— Write) Адрес регистра памяти за-
дается сигналами и AIFa Сигнал чтения регистрового файла
RD=t=0 (RD Read) обеспечивает чтение его содержимого по адре-
сам, задаваемым сигналами ARi и ARa. Индикатор АЛС328В может
быть использован для индикации пяти разрядов чисел, представлен-
ных в семисегментном коде (на рис. 3 118 используется только че-
тыре разряда; SC — Select Cathode — выбор катода). Индикатор
представляет собой пять светодиодных семисегментных индикаторов
13—376
193
Рис. 3.118
с общим катодом (заменяет четыре семисегментиых индикатора
H7S на рис. 3.117). Переключатель SW используется для управле-
ния яркостью индикатора В схеме на рис. 3.118 ток через сегмент-
ный светодиод /Сегм=5 мА без бланкирования (В/э1) и 1с»гн=*
= 2,5 мА при замкнутом переключателе SU7. Данные значения токов
/сегм обеспечивают хорошую различимость индицируемых цифр при
наличии двух мешающих источников света. Если ИС 555ИД10
в схеме на рис. 3.118 заменить на ИС 155ИД10, то значения указан-
ных токов /сегм увеличатся примерно вдвое.
Многоразрядные семнсегмептные матричные индикаторные
устройства широко используются в качестве внешних устройств
микроЭВМ. Для разгрузки центрального процессора от решения
вспомогательных задач (например мультиплексного управления раз-
рядами индикатора) используются интерактивные индикаторы [37].
Такие индикаторы содержат специальный контроллер, имеющий па-
мять кодов всех индицируемых символов, запись и чтение которой
осуществляется центральным процессором под управлением програм-
много обеспечения микроЭВМ. Мультиплексное управление много-
разрядными индикаторами наиболее эффективно можно осуществить
с помощью выпускаемых БИС микроконтроллеров (например,
580ВВ79). Интерактивные индикаторы позволяют наиболее просто
решить задачу общения оператора с микроЭВМ в диалоговом ре-
жиме.
3.11. Конвейерные устройства
Скорость преобразования информации многоярусными КС (рис.
3.119) можно значительно увеличить с помощью конвейерной пере-
дачи информации от ируса к ярусу (рис. 3 120). В конвейерных уст-
ройствах между ярусами КС устанавливаются регистры памяти (РП),
которые могут выполняться как на асинхронных потенциальных, так
194
Рис. 3.119
Рис. 3.120
Рис. 3.121
и на синхронных триггерах. Если на рис. 3119 входные сигналы хр
(р=1.. rii) ие должны изменяться, пока выходные сигналы fq (q=
= l...n5) не примут истинных значений (пока во всей схеме пе за-
кончится переходный процесс), то в конвейерном устройстве на
рис. 3.120 входные сигналы хР можно изменять сразу же после
фиксации в регистре памяти значений выходных сигналов первого
яруса КС. Фиксацию же выходных сигналов каждого яруса КС
можно производить по окончании переходного процесса в ярусе
с наибольшим временем задержки сигналов. На рис. 3 121 показан
сигнал L (Load — загрузка) асинхронной потенциальной загрузки
информации в РП Для достижения максимального быстродействия
длительность Ti сигнала L- 1 должна быть как можно меньше, но
достаточна для надежного срабатывания триггеров. Входные сиг-
налы триггеров на интервале не должны изменяться. Из этого
следует, что минимальная задержка сигналов в каждом ярусе КС
должна быть не меньше Ti. Длительность Тз паузы между сигнала-
ми L=1 должна быть ие меньше максимальной задержки сигналов
в наименее быстродействующем ярусе КС. Наиболее быстродейст-
вующие конвейерные устройства строятся на триггерах Эрла
(см § 2.5), в которых преобразование информации производится во
входной логике второго порядка. Конвейерная обработка информа-
ции находит широкое применение в векторных процессорах [14].
При первом запуске конвейера обработанная информация появ-
ляется на его выходе через время т^+Тг), где пг — число ступе-
ней конвейера, а в дальнейшем выходная информация будет изме-
няться через Т^+Тз (входная информация конвейера при этом так-
же должна изменяться через Tt+Тг). Таким образом, скорость
обработки информации определяется быстродействием только одной
ступени конвейера.
На рис. 3.122 показана структурная схема однофункцноиалыюго
конвейерного устройства для преобразования двоичных чисел в дво-
ично-десятичные, выполненная на ПЗУ 155ПР7 и соответствующая
комбинационному преобразователю на рис. 3.101. «Холостая логика»
(ХЛ) не производит преобразования информации, а используется
лишь для задержки сигналов на время, не меньшее Т\. Многофунк-
циональные конвейеры кроме входов данных имеют управляющие
входы, с помощью которых перестраивается структура конвейера на
13*
195
Рис. 3.122
выполнение различных функций. На перестройку конвейера обычно
требуется время, ие меньшее m(TI+T2). На ПЗУ 155ПР6 и 155ПР7
можно построить конвейер для преобразования двончно-десятпчных
чисел в двоичные и двоичных чисел в двоично-десятичные с общими
регистрами памяти между ярусами КС. Выходы ИС 155ПР6
(см. рис. 3.97,6) и 155ПР7 (см. рис. 3.99,6) попарно объединяются
в каждом ярусе для реализации функции «монтажное ИЛИ» при
подключении ко входам триггеров РП. Перестройка конвейера осу-
ществляется с помощью входов Е у ИС 155ПР6 и 155ПР7.
Конвейеризация обработки данных используется в некоторых
БИС и СБИС для увеличения скорости их работы Фирма «Weitek»
в 1983 г выпустила набор СБИС с конвейерной обработкой дан-
ных, в частности СБИС WTL1032 для умножения 32-разрядиых чи-
сел с плавающей точкой, имеющую быстродействие 10 Мфлоп (107
операций с плавающей точкой в секунду; флоп — Floating Ро-
। int) [38].
На рнс. 3.123 показана структурная схема 8 разрядного парал-
лельного аналого-цифрового преобразователя (АЦП) с конвейерной
обработкой данных 1107ПВ2. Аналоговое входное напряжение
—2 ВсЦ/сО В преобразуется этим АЦП в 8-разрядиое число Q=
— (Qi..Qc) АЦП содержит 256 компараторов ci (i=0...255), в ко-
торых производится сравнение напряжения Ui с опорными напря-
жениями, формируемыми резистивным делителем из напряжения
Цяп=—2 В, подаваемого на выводы 22 и 11 (RV—Reference Vol-
tage— опорное напряжение). Каждый компаратор содержит триг-
гер для реализации первой ступени конвейера. Приоритетный шиф-
ратор PRCD 256x8, ЛЭ сумма по модулю два и выходной буфер-
ный регистр RG составляют вторую ступень конвейера. Сигналы
Pi и Р2 используются для инвертирования выходных сигналов шиф-
ратора в соответствии с табл. 3.39 Резистор Рек может подклю-
чаться к выводу 11 или 22 для коррекции нелинейности преобразо-
вания (CN — Correction Nonlinearity).
На рис. 3 124 показаны временные диаграммы работы АЦП По
положительному фронту тактового сигнала Н производится выбор-
ка значений аналогового напряжения Ui, в паузе между значения-
ми сигнала Н— 1 производится шифрация выходных сигналов ком-
196
Рис. 3.123
Рис. 3.124
Рис. 3.125-*-
Р1 Рг U/=OB Ut —2В
<?, <?« ft ft ft ft ft ft Q, Qe Q, Qt ft <?.- <? «0
1 1 00000000 11111111
0 0 11111111 00000000
0 1 10000000 0 1111111
1 0 0 1111111 10000000
197
Рис. 3.126
параторов (преобразование в 8разрядный двоичный код), н сле-
дующим положительным фронтом тактового сигнала осуществляется
запись полученной информации в выходной буферный регистр RG.
Информация иа выходе АЦП появляется с задержкой на два такта
относительно входной информации. Благодаря конвейеризации до-
стигнута частота преобразования 20 МГц.
На рис. 3.125 показаны условные графические обозначения
8 разрядного АЦП П07ПВ2 н 6-разрядного АЦП П07ПВ1, который
отличается от первого АЦП только числом разрядов. Подробное
описание ИС И07ПВ1 приведено в [39]. Основные параметры этих
АЦП приведены в табл. 3.40. АЦП имеет выаоды аналоговой земли
/\GND и цифровой земли # CND (GND— Ground — земля).
198
Таблица 3 40
Параметр 1107ПВ1 1107ПВ2
Частота преобразования МГц 20 20
Время преобразования, нс 100 100
Нелинейность характеристики преоб- разования, мВ ±16 ±4
Ток потребления от 1/н.П|=+5В мА 30 35
Ток потребления от {/.Ип2=—6 В мА 150 450
Ток потребления от 2 В мА 43 35
На рис. 3.126 показана первая ступень конвейерного умножите-
ля 12x8 разрядов, построенная на 12 ИС 555ИП8 Эта ступень про-
изводит вычисление четырех частичных произведений н фиксацию их
значений сигналом L во внутренних триггерах ИС (см. § 3.7). Ос-
тальные ступени конвейерного умножителя показаны на рис. 3.127:
прямоугольниками обозначены 1-разрядные сумматоры, квадрата-
ми— триггеры, управляемые сигналом L, кружками — триггеры
с входной ХЛ; цифрами внутри перечисленных узлов указаны веса
их входных сигналов. Часть схемы на рнс. 3.127, построенная на
1-разрядных сумматорах, представляет собой дерево Уоллеса, пре-
образующее 61 разряд четырех частичных произведений в совокуп-
ность разрядов, в которой разряд с весом 2' (/=0...19) встречается
не более двух раз. Данная совокупность разрядов может рассмат-
риваться как два 20-разрядных двоичных числа, для суммирования
которых необходим 20-разрядный двоичный сумматор илн 20-раз-
рядное АЛУ. Предпочтительнее использовать быстродействующее
ALU-20 с параллельным переносом, так как эта (последняя) сту-
пень конвейера является наименее быстродействующей нз-за пере-
нос в между 4 разрядными секциями АЛУ или сумматоров.
Для реализации дерева Уоллеса требуется 39 1-разрядных сум-
маторов (20 ИС 555ИМ5), для фиксации результатов преобразова-
ний ннформацнн в последних четырех ступенях конвейера —136
D L-триггеров (17 ИС 555ИР22 или 1533ИРЗЗ) Для увеличения
производительности конвейерного умножителя при построении схе-
мы ALU-20 можно использовать ИС 531ИПЗ и 531ИП4.
3.12. Линейные комбинационные схемы
В настоящее время наибольшие успехи в развитии теории пере
дачи ннформацнн (кодирование сообщений с обнаружением и нс
правлением ошибок [40]) и теории дискретных сигналов [41, 42]
достигнуты благодаря использованию методов абстрактных разде-
лов современной алгебры Особую роль в технической реализации
разработанных методов кодирования и декоднр вания сообщений,
а также генерирования и синтеза сложных сигналов играют линей-
ные автоматы 43] для построения которых достаточно использо-
вать синхронные элементы задержки (Р-трнггеры) н КС, реализу-
ющие линейные функции.
199
Рис 3 127
Линейные функции. Функция [(х„, . *1) называется линейной
[44], если она удовлетворяет принципу суперпозиции
[ (апхп....a2x2,aiX1) = an/(xn>0,0,...,0,0)4-
+ --4-а21 (0, 0, 0.xt,0)+ar/(0.0'0,...t0,x1), (3 58)
200
где сср — константы, р=1...я, a^F, xteF, F — некоторое поле,
Hai мннм определение поля
Полем F называется множество элементов F = {а, Ь, с,. }, для
которых определены две операции, называемые сложением (4-)
и умножением (X, ), и выполняются аксиомы- a+beF, a-beF —
замкнутость; п+(Ь-|-с) = (a-f-b)4-с, а-(&•«) = (а-Ь) с — ассоциа-
тивные законы; а+6 = Ь + а, ab^ba — коммутативные законы; ах
X (Ь + с) =аЬ-Ь-ас — дистрибутивный закон, 0+а=а+О=а, 1-а=
= а-1=а —существование единичных элементов относительно one
раций сложения и умножения (для операции сложения единичный
элемент называется нулем, а для операции умножения — единицей);
каждый элемент а поля F обладает противоположным элементом
(—а) относительно операции сложения и обратным элементом
(а-1) относительно операции умножения: а-)-(—а)=0, а-а_,= 1
(за исключением нулевого элемента)
На основании этих аксиом можно доказать, что каждый эле-
мент поля имеет единственный противоположный и единственный
обратный элементы, а также, что О-а = а-О=О.
Наиболее известными примерами полей являются множество
рациональных н множество действительных чисел, для которых
операция «+» означает арифметическое сложение чисел, а опера-
ция «X»—арифметическое умножение. Однако, операции « + »
и «X» могут иметь и совершенно иной смысл, так как для опреде-
ления поля имеет значение только выполнение всех перечисленных
аксиом.
В теории цифровых автоматов могут быть использованы толь-
ко конечные по гя, т. е. поля, множество элементов которых конеч-
но Широкое применение в теории и практике проектирования циф-
ровых устройств находят поля Галуа GF(q), в которых в качестве
бинарных операций «+» и «X» используются операции сложения
и умножения целых чисел по модулю q, где q — простое число
(42, 43]. Такие поля содержат q элементов; О, 1, 2, q—I. Напом-
ним, что число X по модулю q равно остатку от деления данного
числа на q
Правила сложения н умножения по модулю q — 2 определяют-
ся табл. 3.41, из которой видно, что операция «-)-» совпадает с ло-
+ Таблица 3.41 0 1 2 Т а б X лица 3 42 0 I 2
0 1 X 0 1 +
0 0 1 0 0 0 0 0 1 2 0 ООО
1 1 0 I 0 1 I 2 1 2 0 2 0 1 1 2 0 1 2 0 2 I
гической операцией сумма по модулю два (ф), а операция <Х» —
с логической операцией конъюнкция (&). Это и является основой
для использования алгебраических методов при проектировании
линейных цифровых автоматов, КС которых описываются линейны-
ми функциями fj=ae®aiXlQa2X2®...®a„Xn, где ар=0 или 1, р
=0, 1 .., п Данные функции удовлетворяют опредеченню линей-
ных функций (3.58), если положить ao=Xo и Цх0, 0, 0, , О)=0о.
Правила сложения и умножения по модулю q 3 и <?=5 при-
201
ведены в табл, 3.42 и 343, По этим таблицам легко убедиться что
все аксиомы, входящие в определение поля, удовлетворяются
Согласно определению (358), линейными функциями являются
функции f(xn, Xi) =OnXn+..,+aiXI+fl0, где ap<=GF(q) н пере-
менные хр принимают вначения из поля GF(q), р=0, 1, 2, п.
Таблица 3 43
+ 0 1 2 3 4 X 0 I 2 3 4
0 0 1 2 3 4 0 0 0 ООО
1 I 2 3 4 0 1 0 1 2 3 4
2 3 4 0 1 2 0 2 4 1 3
3 4 0 1 2 3 0 3 1 4 2
4 4 0 1 2 3 4 0 4 3 2 1
Комбинационные схемы, выполняющие операции сложения н
умножения по модулю q, называются линейными КС. При q=2,
проблема синтеза линейных КС отсутствует, так как ЛЭ И н сумма
по модулю два выпускаются в виде ИС. При q>2 необходимо син-
тезировать типовые линейные КС, выполняющие операции сложе-
ния и умножения на константы ар по модулю q.
Сумматор по модулю q. На вход сумматора по модулю q мо-
гут поступать числа Q<X<q— 1 и 0<У«?—1 Сумматор должен вы-
числять сумму Z*= (X-f-Y)q, где число Z равно остатку от деления
суммы Х+У на число q. Понятно, что для чисел q, X, У и Z необ-
ходимо использовать двоичное представление, т. е. эти числа следу-
ет представить в виде: q—(qn, qP.. X=(xn, .... xp, .... Xi);
У=(Уп...Vi>,-,У1), Z=(z„.zp..zt), где qp, xp, yP и zp—двоич-
ные разряды соответствующих чисел. Требуется синтезировать
сумматор по модулю q прн любом значении п.
Традиционные методы синтеза (таблицы истинности, диаграм-
мы Вейча) не могут быть использованы для логического проекти-
рования сумматоров по модулю q, так как по условию задачи чис-
ло двоичных разрядов не задано, В данном случае следует вос-
пользоваться арифметическими свойствами входных и выходных
переменных, а в качестве основных элементов — двоичными 4 раз-
рядными сумматорами 155ИМЗ или 561ИМ1.
Рассмотрим двоичную сумму
3=(Х + У)4-(2«-9), (3.59)
где S=(Sn+i, Sn, .., SP, ... S|), а вес двоичного разряда Sn+i ра-
вен 2" (отметим, что сумма весов всех остальных разрядов равна
2”—1) Очевидно, что сумма S может принимать значения: S<2"
и S>2n в зависимости от значений чисел X и У (однако, следует
иметь в виду, что при любых значениях чисел X и У сумма S<2n+I).
Если сумма 5<2Я, то Sn+i=0 н из соотношения (3 59) следу-
ет, что ХЧ-У<<7, а значит, Z=X-)-y=S—2',+?=<S + <7>, где сим-
вол <А> означает исключение у величины 4=(оп+1, ... Ci)
разряда Яп+ь т. е. <Л> = (а„, ot)
Если же сумма 3>2П, то Sn+i=l и из соотношения (3 59) сле-
дует, что Х+У><7, а значит, Z=X+Y—q=S—2n=<S>, Таким
202
Рис. 3 128
Рис. 3 129
а)
S)
образом, имеет место соотношение
(3.60)
I < S >, если Sn+i = 1 •
Иа основании соотношения (3.60) может быть построена схема
сумматора по модулю q, где q — любое простое число. На рис.
3.128 показана схема сумматора для случаев, когда число q можно
представить не более чем четырьмя разрядами (q—3, 5, 7, И, 13),
Двоичный сумматор D1 производит вычисление суммы чисел Х=
— (х4, ..., Xi) и Y—(yt, yt), двоичный сумматор D2 вычисляет
сумму S, определяем} ю соотношением (3.59) поскольку 2п—q= (qn..,
..., 9i) + (0, 0, .... 1)—дополнение числа q до числа 2”. Разряд
Sn+i = S5 суммы (3.59) формируется с помощью ЛЭ ИЛИ. Если
Ss=O, то ЛЭ ИЛИ — НЕ выдают число q=(qt, .... q>), поступаю-
щее на входы двоичного сумматора D3, который н вычисляет сум-
му Z= (X-}-Y)q. Если же S5 1 то ЛЭ ИЛИ — НЕ выдают число
0=(0 0, 0, 0). Таким же способом могут быть построены сумма-
торы по модулю q для любого q—(qn, .... ?i), где п>4. В структур-
ных схемах будем использовать для сумматоров по модулю q ус-
ловное обозначение, показанное на рнс 3.129, а.
Если q=2n—1 (при л=2, 3, 5, 7, 13, 17, 19, 31 числа q —
простые), то схема сумматора по модулю q упрощается, так как
2"—q=l н сумма (3.59) вычисляется с помощью одного двоично-
го сумматора (число 1 подается на вход сумматора D1, а сумма-
тор D2 и ЛЭ ИЛИ исключаются), При q=const схема сумматора
203
Рис. 3 130
по модулю q может быть упрощена за счет исключения ЛЭ ИЛИ—
НЕ. В этом случае следует получить сигнал яяц и подать его на
Входы двоичного сумматора D3, соответствующие числу q. На рис.
9 130 показана схема сумматора по модулю 7 (7=23—1), выпол-
ненная на основе 4-разрядных двоичных сумматоров (здесь доста-
7очно было бы использовать 3-разрядные двоичные сумматоры)
Умножитель по модулю q. Одно из перемножаемых чисел, на-
пример У, можно представить в виде
Y = i '/Р-2р-1;
Р=1
где У=(</п, .уР..... i/i) — двоичное число, Тогда для произведе-
ния чисел X Y имеет место соотношение
X-Г=£ j/p X-2₽-\
p=i
где уР=0 или 1. Из этого следует, что для построения умножите-
ля по модулю q необходимо синтезировать типовую схему, выпол-
няющую операцию (Л-2)„ — умножение на 2 по модулю q. Дей-
ствительно, так как (Х-2*+1),= (2-(Х-2>)я)ч, величины (Х-2₽~*)л
могут быть получены последовательным использованием умножите-
лей иа 2 по модулю q.
Правило построения схемы умножителя на 2 по модулю q
следует из соотношений (3.59) н (3.60), если в них положить У=Х
и S=2X-b(2n—q). На рис. 3.I3I показана схема умножителя на 2,
по модулю q при 4 разрядном двоичном представлении q Умноже-
ние числа Л иа 2 достигается сдвигом разрядов числа X на один
разряд относительно входов левого сумматора, поэтому для вычис-
ления двоичной суммы S=2X4-(2n—q) требуется всего один дво-
ичный сумматор. На выходе правого сумматора получается величи-
на Z=(z<, ?з, z2, zi) = (2Z),. На рис. 3.129,6 приведено условное
обозначение умножителя на 2 по модулю q, которое будет исполь-
зоваться в структурных схемах умножителей чисел X и У по моду-
лю q
На рис. 3 132 показана структурная схема умножителя п) мо-
дулю q, вычисляющего величину
Z=(X.y)q= {/р.Х.2'’-1) , п=4.
\р=1 / q
Здесь числа q и X представляют собой n-мерные векторы, а узел
& — совокупность п ЛЭ И для поразрядного логического умиоже-
204
«-Рис. 3.131
ния числа X на разряды ур, где р=1, 2, .... п (на рнс. 3 132 я=4).
Схема умножителя чисел X и Y по модулю q существенно
упрощается, если q=2n—I. Покажем, что в этом случае (2Х),=
(Xn-i, .... Хь хп), где Л=(х„, хп- х,), т.е. умножение иа 2 по
модулю q реализуется циклическим сдвигом разрядов числа X иа
один разряд в сторону старших разрядов. Действительно, при q-
x=2n—1 сумма 5=2Л+(2"—<7) = 2Л-Ь1 = (5„+1, S„, .... S,). Если
$<2", то $п+.=0 и 2Х<2"~1=9, т.е. (2Х)в=2Х= (хп-ь ..., х,.
хп), так как S<2" только при х„=0. Если же S>2n, то S„+i = l
и 2Х>2"~1 - q. т е. (2Х), = 2Х—q = 2Х—2" + 1 = (xn-i, ...,Xi, х„),
так как Ss>2n только при х„=1.
При построении линейных цифровых автоматов требуется про-
изводить умножение чисел X не на произвольные числа Y, а на по-
стоянные коэффициенты У= (уп, .... yt), задающие структуру ли-
нейного автомата. В этом случае значение ур (0 или 1,"р=1, 2, ...
,п) пе изменяется во времени, поэтому узлы & на рнс. 3.132 имеют
чисто символическое значение, указывающее на наличие нлн отсут-
ствне связей Например, если 9=11 или 13 н У=(1, О, О, I), два
первых сумматора по модулю q отсутствуют, сигнал X
и сигнал с выхода последнего умножителя на 2 по модулю q (24),
следует подать на входы последнего сумматора (4-ЬД), (рис. 3133).
На рис. 3.134 показана схема умножителя (5Х)7 (9=7=2®—1),
построенная на основании очевидного соотношения: (5Х)7=(Х+
+ (4Х’)7)7= ((х3, х2, Xi) + (xlf х3, х2))7. Здесь для получения вели-
Рис. 3 133
Рис. 3.134
205
чины (4Х)т использован циклический сдвиг разрядов числа
= (*э> *2. Xi) на два разряда в сторону старших разрядов. Чем
меньше в двоичном представлении константы У содержится еди
ниц, тем проще получается схема умножителя (X У),.
Синтезированные сумматор и умножитель по модулю q по*
зволяют реализовать любой линейный автомат иад полем GF(q).
Сумматор н умножитель по модулю q—З легко синтезировать
традиционными методами. Для этого по табл. 3.42 составляется
таблица истинности (табл. 3.44 для функций z2, и zj, 2t, опреде-
ляющих искомые разряды чисел Z=(X+Y)3 и Z'=(X-y)s, где
Z=(z2, ej, X—(xs, xi), y=(f/2. f/i) и Z'=[z2, Zj Если no
табл. 3 44 составить диаграммы Вейча то можно получить: Zj =
= V *2*lf/2 V Х1Уь Z|=*2j/2 V Х2Х1У| V Z2 X2f/1 V
Vxij/г. ZI=x2t/2Vxij/i. При больших значениях q задача синтеза
сильно усложняется, а схемы получаются более громоздкими, чем
при использовании сумматоров.
Таблица 3 44
1 *2 «1 th 1/1 г2 гх г2
п 0 0 0 0 0 0 0 0
1 0 0 0 1 0 I 0 0
2 0 0 1 0 1 0 0 0
Л 0 I 0 0 0 1 0 0
с; 0 1 0 1 1 0 0 1
6 0 1 1 0 0 0 1 0
я 1 0 0 0 1 0 0 0
9 1 0 0 1 0 0 1 0
10 1 0 1 0 0 1 0 1
4. Типовые последовательностные схемы
4.1 Сдвигающие регистры
Большинство ИС, представляющих собой последовательност-
ные схемы, выполняются в внде синхронных автоматов
Простые сдвигающие регистры. Автомат, функции возбужде-
ния которого
О0 = ж, Дг = С?г-1. — (4.1)
называется m-разрядным сдвигающим регистром.
На рис, 4.1, а показана схема 4 разрядного сдвигающего ре-
206
X
H-
в,
a)
В)
Рис. 4.1
гнстра с параллельным выходом Оз — Qo н входом R асинхронного
потенциального сброса триггеров в состояние Qr=0. Значение вход-
ного сигнала х(/д) в дискретный момент времени /д появляется иа
выходе Q3 через четыре такта, т.е. <2з0л-{-4) -=*x(G). В сдвигаю-
щем регистре информация из триггера Qr-i с каждым тактом пе-
редается в триггер Qr. Для последовательного ввода в «-разрядный
регистр «-разрядного слова требуется т тактов. Такие сдвигаю-
щие регистры могут использоваться для преобразования последо-
вательного кода в параллельный. Выход Q3 используется для по-
следовательного вывода информации из сдвигающего регистра.
Любой сдвигающий регистр имеет вход последовательного
ввода информации и выход последовательного вывода информа-
ции, однако выходы параллельного вывода информации так же,
как и входы параллельного ввода информации, могут отсутство-
вать. Сдвигающие регистры часто выполняются па синхронных
/?-Х-трнггерах, описываемых функцией переходов Q*=S\/QR,
R-S 0 Если положить S-R-D, то получим Q'=D— функция пе-
реходов D-триггера (условие R S=D-D=0 выполняется). На
рнс. 4.1,6 показана схема 4-разрядного сдвигающего регистра с
последовательным выходом Q3, выполненная на /?-5-трнггсрах. Та-
кой сдвигающий регистр может быть использован для цифровой
задержки информации х на четыре такта На сдвигающих регист-
рах с последовательным выходом может быть построено запомина-
ющее устройство с последовательным доступом к информации [45]
Для хранения информации в сдвигающем регистре необходимо
обеспечить ее запись и рециркуляцию. Для этого используется муль-
типлексор 2-И (рнс. 4.2). Рециркуляция информации обеспечива-
ется подключением выхода сдвигающего регистра к одному из ин-
формационных входов (штриховая линия на рнс. 4.2), Если адрес
Д—I, то производится запись значений входного сигнала х в сдви-
гающий регистр, а если А 0, то рециркуляция информации.
На рис 4.3 показаны сдвигающие регистры с последовательным
входом и параллельным выходом (DS — Data Serial — последова-
тельно вводимые данные):
207
1533ИР31
й >с ве 7 0 1 2 3 k 5 6 7 8 9 10 и 12 13 Ilf 15 16 17 18 19 20 21 22 23
555ИР8
56ЬИР1, 175ИР10
1533ИР31—24-разрядный сдвигающий регистр (+5 В — вывод
14, корпус — вывод 28);
555ИР8 — 8 разрядный сдвигающий регистр со входом DS=
=DStXDSs и асинхронным потенциальным сбросом в нулевое со-
стояние;
564ИР2—два 4-разрядных сдвигающих регистра с асинхрон-
ным потенциальным способом в нулевое состояние.
На рис. 4 4 показаны ИС 564ИР1 и 176ИР10, состоящие нз
четырех сдвигающих регистров с последовательным выходом, име-
ющие общий тактовый вход. Регистры состоят из четырех и пяти
триггеров Q/,, где /=О...З — номер регистра, г=О...З или г=0...4
номер трнпера в регистре. Пятиразрядные регистры имеют выходы
с двух последних триггеров. Входы последовательного ввода ин-
формации DS, используются для последовательного включения не-
скольких регистров. На рнс 4 4 штриховой линией показаны соеди-
нения для получения 18-разрядного сдвигающего регистра (Qi7 —
последовательный выход регистра).
Интегральная схема 176ИР4 (рнс. 4.5) представляет собой
64-разрядный сдвигающий регистр (Q6s — Qo) с мультиплексным
последовательным входом и последовательным прямым <2ез и ин-
версным QC3 выходами. Сигнал DS = DSo-AX/DS^A, что обеспечи-
вает запись н рециркуляцию информации. Схема, показанная на
рис 4.5, представляет собой запоминающее устройство 64X1 бит
с последовательным доступом к информации Адрес записи н чте-
ния каждого разряда сдвигающего регистра задается сигналами
А5,..., Ао с помощью счетчика 555ИЕ19 и к мпараторов 555СП1.При
поразрядном равенстве Ai—Qi(i=0 .5) и 1ГЯ=1 (WR — Write — за-
пись) входной мультиплексор сдвигающего регистра переключается
сигналом А = 1 на запись значения входного сигнала х и одновремен-
но по этому же адресу (As,..., Ао) производится чтение содержимо-
208
го сдвигающего регистра (DO — Data Output — выход запоминаю-
щего устройства) Максимальное время доступа к памяти при сме-
не адреса равно 64-Ти, где Та — период тактового сигнала. На
рис. 4.5 штриховой линией показано стробирование компараторов
тактовым сигналом Н, что позволяет исключить появление ложных
значений сигналов на выходе DO прн переходных процессах (для
самого же запоминающего устройства производить стробирование
нет необходимости). НС 176ИР4 имеет выход СО—Н(СО — Clock
Output), с которого снимается усиленный сигнал синхронизации.
Рассмотренное запоминающее устройство является 1-разряд-
ным (64x1 бит). Для реализации запоминающего устройства
64 X/ бит требуется использовать I ИС 176ИР1, а также I ЛЭ И
для формирования выходных сигналов запоминающего . устройства
DOi-i — DO,, (управляющая схема остается без изменения; сиг-
нал А подключается ко всем ИС 176ИР4 для одновременного муль-
типлексирования всех I разрядов записываемых и рециркулируе-
мых слов).
Не использованные выходы счетчика 555ИЕ19 позволяют уве-
личить объем памяти запоминающего устройства до 256X1 бит
(рнс. 4.5), если ИС 176ИР4 заменить иа четыре последовательно
включенных регистра.
Сдвигающие регистры с синхронной параллельной записью дан-
ных Для мультиплексирования функций, выполняемых регистрами,
необходимо использовать дополнительные управляющие сигналы.
Одни управляющий сигнал L (Load — загрузка) позволяет вклю-
чать два режима работы регистра- L 0 — последовательный ввод
н сдвиг данных; L 1 — синхронная параллельная запись (загруз-
ка) данных. Функция возбуждения R-S триггеров такого регистра
имеют вид
S0 = D.S L V Dn-L,
Sr = Qr -i L У D,-L, r — 1.. .tn — 1,
7?r = Sr, r = 0.. .tn — I.
(4.2)
14 376
209
155ИР1
555ИР16
Рис. 4.6
Рис. 4 7
Рис. 4.8
555ЛРЮ
На рис. 4.6 показаны ИС 4-разрядпых сдвигающих регистров
с синхронной параллельной записью данных:
155ИР1 — регистр с двумя тактовыми входами Ci и Ci свя-
занными функцией Cz-L\/C\-L (можно использовать один такто-
вый сигнал С2=С1 = Л/);
555ИР16 — регистр с Z-состояннсм выходов DO, (DO,=Ornpn I
ОЕ=1 и DOr=Z при ОЕ~0, где Z— высокоимнсдансное состоя-
ние) ;
531ИР12 — регистр со входом R асинхронной потенциальной
установки состояния_<2г=0, г—0 3 и выходами последовательного
ввода данных /X и КХ (при JS—KS получается вход DS).
Сигнал О£, управляющий Z-состояннем выходов, не должен
оказывать влияния па функции, выполняемые схемой, полученной
при каскадировании ИС. Хотя сдвиг и загрузка данных в ИС
555ИР16 производятся независимо от значения сигнала ОЕ, однако
значение ОЕ—0 разрывает связь между соседними ИС На рнс. 4.7
показана схема 8 разрядного сдвигающего регистра с параллельной
синхронной записью данных, выполненная на двух ИС 533ИР25.
210
Рнс 4.9
Рис. 4.10->
176ИРЗ 561ИР9 561ИР5
Эти ИС представляют собой 4-ратрядныс сдвигающие регистры
с асинхронной потенциальной установкой нулевого состояния и кро-
ме выходов DOr, управляемых сигналом ОЕ, имеют дополнительный
выход с триггера старшего разряда Оз- Этот выход позволяет про-
изводить каскадирование ИС независимо о г значения сигнала ОЕ.
Выпускаются сдвигающие регистры и с параллельной асинхрон-
ной записью данных, например, ИС 555ИР9 (рпс. 4.8 о), представ-
ляющая собой 8-разрядиый сдвигающий регистр с последователь-
ным выходом (Q? н Q7). ИС 555ИР10 (рис 4 8,6) в отлично от
ИС 555ИР9 выполнена с синхронной записью данных н асинхрон-
ным сбросом R На рис. 4.9 показана структурная схема одного
разряда сдвигающего регистра 555ИР9 (ЛЭ И — ИЛИ — ИГ.
формирует тактовый сигнал Н для всех триггеров регистра). Из
рис. 4.9 следует, что сдвиг данных в регистре вызывается сигна-
лом d(Ci-C2)=C2-rfC'iVCI-dC2, т. е. входы Ci и С2 являются рав-
ноправными
На рис. 4.10 приведены ИС сдвигающих регистров с синхронной
параллельной записью, выполненные, по КМОП-технологии:
176ИРЗ по функциональному назначению аналогичен ИС
155ИР1
561ИР9 — отличается от ИС 531ИР12 наличием входа Р (Pola-
rity — полярность), управляющим активным уровнем выходного
сигнала (ОО,=ОгфР);
561ИР6 — многофункциональный 8-разрядпый сдвигающий
регистр с параллельной загрузкой и двумя двунаправленными ши-
нами данных DA н Е)В (Т — Transmit — передача данных от вхо-
дов D/1 к выходам DB при /— 1 и от входов DB к выходам DA при
Г=0; ЛЕ — разрешение шины DA при АЕ= 0 шина DA отклю-
чена).
В табл. 4 I приведены режимы работы ИС 561ИР6 (сигнал
/15=1 включает асинхронный режим приемо-псрсдачи, а /15—0 —
синхронный режим приемо-передачи). Данная ИС позволяет про-
изводить преобразование последовательных данных в параллельные,
параллельных данных — в последовательные с коммутацией при-
емника и передатчика данных с помощью сигнала Т Параллель-
ный обмен данными между шипами DA и DB может производиться
с предварительным запоминанием данных в регистре.
14*
211
ns,-
Di
J?
H
миги
r?
Bs~
D-,-
HG
DS3
T
2
J
DS0-
Mo-
М,-
Рис 4 11
Таблица 4 1
AE L T zs Шина Режим работы
DA D13
0 0 0 Ф Отключена Отключена Сдвиг
0 0 1 Ф » Выход ъ
0 1 0 0 » Вход Синхронная загрузка
0 I 0 1 » » Асинхронная загрузка
0 I 1 0 » Выход Хранение
0 1 1 1 » »
1 0 Ф Выход Отключена Сдвиг
1 0 Ф Отключена Выход
1 1 0 Выход Вход Синхронная загрузка
1 I I » » Асинхронная загрузка
1 I I I 0 I Вход Выход Синхронная загрузка
» » Асинхронная загрузка
Реверсивные сдвигающие регистры. Такне регистры предназ-
начены для сдвига данных как в сторону старших, так н в сторону
младших разрядов. ИС 531ИР11 (рис. 4.11) представляет собой 4-
разрядпый сдвигающий регистр с параллельной синхронной за-
писью, описываемый функциями возбуждения
So — Qd А^о V -Vlj Л10 V Qi Afj А40 V АЛ А10
Sr = (?,. ЛЬ лГа v Qr-t АЛ Alo V <?г+1 All ЛЛ> V Dr Л1о, r = 1,2,
S3 - Q3 АЛ ЛГ0 V Q> Aft A40 V DS3 Ah А?о V D3 Mo,
Rr=Sr, r = (J...3.
(4.3)
212
Рис. 4.12
Если в (4.3) подставить .",11 = /., Л10=1, то получатся функции
(4.2), описывающие сдвигающий регистр с синхронной параллель-
ной записью. При Л1| Л4„ 0 функция возбуждения Sr —Qr, /?г =
= S, (г — 0 ..3), а значит, Qz —Q, (режим хранения данных). Если
Л!1=Л1<|=1. то S,=Dr, Rr=Sr. соответствует синхронной парал-
лельной загрузке данных D, (г—0 .3). Па рис. 4.11 показано
включение двух ПС 53IHP1I для получения 8-разрядного ревер-
сивного сдвигающего регистра с синхронной параллельной записью
(£>So — вход последовательного ввода данных при сдвиге инфор-
мации в сторону старших разрядов, DSj — вход последовательного
ввода данных при сдвиге в сторону младших разрядов).
Восьмиразрядный реверсивный сдвигающий регистр с синхрон-
ной параллельной записью 155ИР13 (pi с 4.12, а) описывается
функциями:
~ DSb Л11 V Qi ivIq V Л10,
Sf v Qr-цЛГо X/DrMtM0, Т = 2...6, (4 4
•$7 — Qc -W1 V OS7 Л10 V ^7 Л)о,
Er = Sr, г = 0..,7,
м0)-н,
где Н, — тактовый сигнал, подаваемый иа R S-трттеры, нз кото-
рых построен сдвигающий регистр. При Л11=Л1о=О тактовый сиг-
нал Нг=0, что обеспечивает режим хранения информации. Осталь-
ные режимы работы (сдвиг в сторону старших и младших разря-
дов, а также параллельная загрузка) определяются функциями
возбуждения (4 4).
На рнс. 4.12,6 приведены ИС 8-разрядных реверсивных сдви-
гающих регистров с синхронной параллельной загрузкой и двуна-
правленной шиной данных DB7 — DB0. ИС 531ИР24 и 533ИР29
213
aD
Gj
h
QS
Рис 4.13
отличаются функцией входа R: у первой ИС вход R асинхронный
потенциальный, а у второй — синхронный (как было принято ра-
нее, синхронные информационные входы размещаются в одном по-
ле с тактовым сигналом). Выходы регистра переводятся в Z-состо-
яние сигналом Mi-Me\/OEl\/OEt=l. Регистры выполнены на D-
трнггерах, функции возбуждения которых: £)0— О AliMoX/DSoMiMoV
\/ QoAiiAIo \/ DB^M Л/( \ Di = QrA7iAlg \/ Qr—MliAfo V Qr+iAfjAfo \/
DBrMiMt)-, D7 = Q{M,iWo V QflAMl0 V DSjMM, V DB,M Mo. Сигнал
Л11Л/о"1 переключает выводы DBr иа параллельный ввод данных,
размыкая связи между Qr и DBr. На рнс 4 12,6 представлена схе-
ма 16 разрядного регистра, нз которой видно назначение входов Qo
и Qi, не переводимых в Z-состоянне сигналом O£=O£i-O£2=0 Ре-
гистры с Z-состоянием выхода допускают непосредственное их под-
ключение к шипе данных микро-ЭВМ. В схеме на рис. 4.12,6 сле-
дует использовать ПС одного типа, если для их управления исполь-
зуются входы R.
Реверсивные сдвигающие регистры могут быть выполнены на
сдвшающнх регистрах с синхронной параллельной записью (рис.
4 13). Входы параллельной загрузки используются прн этом для
сдвига данных в сторону младших разрядов (от Qr к Qr-О- Вклю-
чение сдвигающего регистра 155ИР1, показанное на рнс. 4.13, сле-
дует нз (4.2). При М 0 производится сдвиг в сторону старших
разрядов, а при Л1=1 — в сторону младших разрядов.
4.2 Оперативные запоминающие устройства
Дчя записи, хранения и чтения информации в процессе ее об-
работки используются оперативные запоминающие устройства с про-
извольной выборкой (ЗУПВ). Они содержат 2" ячеек памяти (ЯП),
однозначный выбор которых производится адресными сигналами
Л= («п-i,..., «с)- В дальнейшем компоненты аР вектора Д будем
обозначать прописными буквами А„ в соответствии с принятыми на
схемах обозначениями ЗУПВ делятся на статические и динамичес-
кие. В статических ЗУПВ запоминание информации производится
в триггерах, а в динамических — иа конденсаторах, емкость кото-
рых порядка 0,05 пФ. Длительность хранения информации в триг-
герах ие ограничена, тогда как время хранения информации на
конденсаторах определяется их разрядом через шунтирующие ре-
214
зисторы. В выпускаемых динамических ЗУПВ время хранения не
превышает 1...2 мс, а следовательно, с частотой 1...0.5 кГц необхо-
димо производить регенерацию заряда на конденсаторах.
Статические ЗУПВ. По технологическим соображениям ячейки
памяти располагаются на кристалле в виде прямоугольной матри-
цы, адресация которых производится двумя дешифраторами DCR
(Decoder Row — дешифратор строк) и DCC (Decoder Column — де-
шифратор столбцов) (рис. 4.14). Дешифраторы реализуют мпнтермы
от адресных переменных Ар:
т — I
»0) = П АРР' -е0.
р—О
К, = кг GV1.....= П '=%-1 • • -ъ-
р—т
На пересечении линии мннтермов К, и Кг располагаются адресуе-
мые ЯП, т е их выбор осуществляется минтермом К,- -Кг-К,=
п—1
— П АРР, I е0, где i — адрес ЯП.
г—О
На рнс. 4.15 показана структурная схема одной ЯП ЗУПВ,
построенной на асинхронном потенциальном D-L-трпггере: D] (Da-
ta Input) — входной информационный сигнал, DO (Data Output) —
выходной информационный сигнал, WE (Wide Enable) разреше-
ние записи, CS (Chip Select) — выбор кристалла. Сигнал DI пода-
стся на буфер, выходной сигнал которого DB поступает на входы
D 2" С-/--трнггеров. Сигнал №7?= WE-CS используется для уп-
равления записью информации во все D-L-трнггеры ЗУПВ. Сигнал
QE=WE-CS управляет Z-состоянием выходного буфера ЗУПВ.
Объем памяти данного ЗУПВ равен 2пх1 бит. Выходной каскад
каждой ЯП выполнен на ЛЭ И — НЕ с открытым коллектором,
что позволяет объединить выходы всех ячеек памяти ЯП1г с по-
мощью функции «монтажное ИЛИ». Работа каждой ЯП описывает-
ся функциями: Q'i —DLt\/Q,Li, Ll=KrKj-WE-CS~K-V.E-CS, D =
^=DI, где i=0...2n—1. Выходной сигнал ЗУПВ
2" 1 __
у QfKt, если ОЕ = WECS = 1,
1=0
Z - состояние, если ОЕ = 0.
(1.5)
215
Рис. 4.16
Могут иметь ЗУПВ выход не с Z-состояиием, а с открытым
коллектором
2Я-1 _
DO—Vi'E-CS- \/ Qi Ki. (4.6)
i=0
При IV'£-CS=O выход DO = l, что необходимо для объедине-
ния выходов нескольких ЗУПВ с помощью функции «монтажное
ИЛИ». Из сравнения (4.5) и (4.6) следует, что выход с открытым
коллектором можно получить заменой на рис. 4.15 вентиля с Z-co-
стояпие.м выхода иа ЛЭ И—НЕ с открытым коллектором, а выход-
ной каскад ячеек памяти ЯП,, должен быть иеинвертирующнм.
Выпускаемые ЗУПВ имеют большие различия как по числу
п назначению управляющих входов, так н по числу информационных
входов-выходов. Структурная схема на рнс. 4.15 даст наиболее об-
щее представление о принципах построения ЗУПВ. На рис. 4.16, а
приведены временные диаграммы для режима записи ннформацнн,
а на рпс. 4.16,6— для режима чтения. Требования иа временные
соотношения между приведенными на рис. 4.16 сигналами для кон-
кретных ЗУПВ могут быть различными. Часто требуется установка
истинных значений сигналов на шипе адреса А до подачи сигнала
С5 = 1, в противном случае (при изменении сигналов Ар на интер-
вале значении С5=1) будет разрушаться информация в невыбраи-
йых ЯП. На дешифрацию адреса требуется некоторое время Ias
(Address Setup Time — время установки адреса) Минимальная дли-
тельность /п- сигнала WE определяется быстродействием ЯП. Часто
требуется сохранение значений входных информационных сигналов
D1 некоторое время tn (Data Hold Time — время удержания данных)
после окончания сигнала записи U7E=I. Сумма ZCtt=/.is +/«+/»
называется длительностью цикла записи (Write Cycle Типе). При
чтении минимально допустимое значение (as характеризует задерж-
ку выходных сигналов ЗУПВ относительно изменения адресных сиг-
налов а время 1ц характеризует удержание значений выходных сиг-
налов по окончании сигнала C?S=1. Время цикла чтения ten пример-
но равно времени цикла записи <сп
Режимы работы 3J ПВ 155РУ2 16X4 бит (рнс. 4.17) приведены
в табл. 4.2. Опп определяются значениями сигналов WE (Write
Enable) п ME (Memory Enable — разрешение памяти). Это ЗУПВ
имеет 4-разрядные ЯП и предназначено для записи, храпения и чте-
ния 4 разрядных слов. При значениях сигналов 41/. I, 1Г£=0 про-
изводится передача иа выходы DO,(r = 0..3) инверсных значений
входных сигналов D1, без их записи в выбранную ЯП. Адрес i on-
216
531РИ9.588П01
155РУ5
155РУ7
155РУ2
Рис 4 17
Таблица 42
МЕК Е Режим работы Выход
0 0 Запись DOr = Dlr
0 1 Чтение DO, = Qrl
I 0 Передача DOr = Dlr
I I Хранение DOr = 1
Рис. 4.18
ределяется значениями сигналов А = (А3, А2, .41, До). Режимы рабо-
ты остальных ЗУПВ, показанных па рис. 4.17, приведены в табл.
4 3. Выбор кристалла ИС 155РУ5 производится сигналом CS=CSi&
&CS2 CS3, т.е при значениях сигналов CS^O, CS2=0 и CS3 = I.
Запись и чтение информации во всех описанных ЗУПВ асинхронная,
т. е. в ЯП фиксируются значения информационных сигналов DIr
в момент окончания сигнала разрешения записи 1Г'£=0 (сигнал
W’E аналогичен сигналу L в асинхронных потенциальных £)-Е-трнг-
герах).
Если при записи (1Г£=0) выход DO (выходы DO,) переводит-
ся в /-состояние^ (ИС 155РУ7 и 531РУ8) или в состояние DO=l
(ИС 155РУ5), DO,= 1 (ИС 531РУ9 н 589РУ01), то одноименные вхо-
ды и выходы можно объединить для организации двунаправленной
217
Таблица 43
Режим работы
CS K'F 155РУ5(256Х1) 155РУ7(1КХ1) 531РУ9, 589РУ01 (16X4) 531РУ8 (16x41
0 0 Запись, DO — 1 Запись, DO — Z Запись, DO, = 1 Запись, T5br — Z
0 1 Чтение, DO = Qt- Чтение, DO — Чтение, DO, = Q,i Чтение, DO =Qri
1 0 Хранение, DO = 1 Хранение, DO = Z Хранение, DOг =- 1 Хранение, DOr =-- Z
1 1 Хранение, DO — 1 Хранение, DO = Z Хранение, DO, = 1 Храпение, DO, = Z
передачи данных по двунаправленной шине. Такое объединение поз-
воляет вдвое сократить число линий для передачи данных.
На рнс. 4.18 показано ЗУПВ 531РУ11 с синхронной записью
и асинхронным чтением информации. Запись информации произво-
дится независимо от значений сигнала ОЕ (Output Enable) такто-
вым сигналом Н при №£=0. Значение сигнала ОЕ=\ переводит
выходы DOr в Z-состояппс. При ОЕ=0 выходы ЗУПВ описываются
функциями
DQ (Qri, если RE — 1
Г I Qrj, если RE — 0,
где i текущее значение адреса, / — последнее значение адреса
в момент изменения сигнала RE с 1 па 0 (RE— Read Enable).
На ЗУПВ с синхронной записью достаточно просто реализовать
сдвигающие регистры. На рис. 4.18 показана схема 64-разрядпого
сдвигающего регистра, построенная иа ИС 531 РУН. Двоичный 4-
разрядный счетчик 555ИЕ19 производит циклический перебор всех
адресов 1=0...15. Информация в регистр вводится последовательно
по входу DS. Последовательное циклическое чтение ЯП по внешним
выходам DOr дает эффект сдвига информации, хотя она физически
не сдвигается от одной ЯП к другой внутри блоков объема 16 бит.
Перемещение информации из блока в блок производится путем сое-
динения выхода одного блока со входом другого. Выходы DO, рас-
полагаются в полученном сдвигающем регистре через 16 бит. Вход
ОЬ можно использовать для управления Z-состоянием выходов без на-
рушения последовательного ввода информации. Сдвигающий ре-
гистр можно построить также иа ИС 155РУ2 с асинхронной записью,
но при этом потребуется ввести пять синхронных согласующих fl-
триггеров. Если вместо счетчика 555ИЕ19 использовать программи-
руемый двоичный 4-разрядиый счетчик 555ИЕ10 (см. § 4.4), то по-
лучится сдвигающий регистр с программируемыми длиной и распо-
ложением промежуточных выходов DO, (г—0, 1, 2).
218
wb4k
cs—cs
18ВРУ2
Рис. 4.19
На рис. 4.19 показаны ЗУПВ 176РУ2, 561РУ2 и 188РУ2, выпол-
ненные по КНОП-технологии, и 132РУ2, 565РУ2 и 132РУ4 — я-МОН-
технологии. В перечисленных КМОП ЗУПВ адресные сигналы Лр
при чтении не должны изменяться при CS=1, так как разрушается
информация в невыбраииых ЯП. Запись информации в ЗУПВ 188РУ2
синхронная (производится сигналом lV'£'-rfCS=l)—адресные сигна-
лы Лр и информационный сигнал DI должны Припять истинные зна-
чения до момента и меиеиия сигнала CS с 0 на 1.
Особенностью ЗУПВ 132РУ2 и 565РУ2 (рис. 4.19) является от-
сутствие перевода в Z-состояние выхода при записи информации
(выход 1)0 переводится в Z-состоянне только значением сигнала
CS=1) (табл. 4.4), что не позволяет соединять вход и выход таких
ЗУПВ для организации двунаправленной передачи данных по одной
линии. Однако отсутствие Z-состояния выхода при записи информа-
ции позволяет реализовать на данном ЗУПВ 1024-разрядпый сдви-
гающий регистр с последовательным вводом и выводом информации.
Таблица 44
CSWE Режим работы Выход
0 0 Запись DO = D/
0 1 Чтение DO = Qt
1 0 Хранение DO = Z
1 1 Хранение DO=£
В ЗУПВ 132РУ4 (рис. 419) реализованы синхроииь1е_запись
и чтение информации. Значения сигналов Лр (р=0...9), WE и DI
фиксируются в ЗУПВ сигналом dCS=l (переходом сигнала CS
с 1 на 0). В соответствии с зафиксированным значением сигнала WE
производится запись или чтение информации по выбранному адресу.
219
537РУ10
537РУ8
537РУ2.537РУ3.132РУ5 537РУ13
Рис. 4.20
Выход DO находится в Z-состоянпи при CS=1, которое сохраняет-
ся и при изменении сигнала CS с 1 на 0 (rfCS=l), если сигнал
W£ = 0. Реализация в ЗУПВ синхронной записи и чтения позволяет
повысить скорость обмена данными между микропроцессором и па-
мятью.
На рис. 4.20 представлены ЗУПВ, широко используемые в микро-
ЭВМ. ЗУПВ серии 537 выполняют» по КМОП-технологии, что поз-
воляет значительно снизить мощность, потребляемую микроЭВМ.
В З^ПВ 537РУ2 реализована синхронная запись и чтение информа-
ции. Запись подобна тому, как это было описано для ИС 132РУ4.
Режимы работы ЗУПВ 537РУЗ и 132РУ5 (запись и чтение асинхрон-
ные) совпадают с режимами работы ИС 155РУ7 (см. табл. 4.3).
В ЗУПВ при их использовании в микроЭВМ допустима перестанов-
ка адресных входов и Ад (Р=£ц), поэтому адресным выводам
микросхемы .можно присваивать любое значение р(р=0...11). Этим
объясняется несоответствие номеров адресных входов ИС 537РУЗ
и 132РУ5, указанных на рис. 4.20 и приведенных в [27]. В ПЗУ пере-
становка адресных входов недопустима из-за необходимости обмена
программами, записанными в них, между разработчиками .микро-
ЭВМ.
Запоминающие устройства с произвольной выборкой 537РУ13,
537РУ10 и 537РУ8 (рис. 4.20) имеют двунаправленную шину дан-
ных DB (Data Bidirectional). Направлением передачи данных уп-
равтяст сигнал U’z£ (DB,-*Dr, если U7i'=0, и DB,. Qr, если 1Г£=
= 1 под Dr и Qr понимаются соединенные между собой входы и вы-
ходы всех ЯП разряда г). НС 537РУ13 (1КХ4 бит) реализована
с асинхронными записью и чтением данных: CS=0, WE 0 — запись,
CS = 0, WE-1—чтение; CS\yWE— I — Z-состояние выхода. Изме-
нение адресных сигналов Лр при чтении иа интервале значений
CS=0 не вызывает разрушения информации в повыбранных ячейках
памяти ЗУПВ 537РУ13, 537РУ10 и 537РУ8. ПС 537РУ10 (2КХ
Х8 бит) с асинхронными записью и чтением данных позволяет зна-
чительно уменьшить число корпусов ИС при построении ЗУПВ мик-
220
роЭВМ. Режимы работы ЗУПВ задаются значениями управляющих
сигналов: CS=0, О£=Ф (0 пли 1), W'£=0 — запись; CS=0, ОЕ=
=0, И7£=1—чтение; CSV^£V4^E=1—Z-состояние выходов. ИС
537РУ8 (2КХ8 бит) имеет два равноправных входа выбора кристал-
ла. GS| и CSi, изменение которых с 1 па 0 (CS2dCS1\/CS1dCS^= 1)
производит фиксацию значений адресных сигналов Др во внутрен-
нем 11-разрядном регистре. Режимы работы определяются значения-
ми управляющих сигналов: CS,-0, CSi = 0, _U7E=0 — запись по за-
фиксированному в регистре адресу; CSiX/CSiX/WE^ 1 — Z состоя-
ние выходов. Так как фиксация адреса производится импульсными
сигналами dCS, и dCS2, то чтение данных является синхронным.
В табл. 4.5 приведены основные параметры рассмотренных
ЗУПВ. Ток потребления КМОП ЗУПВ в режиме хранения (Лир)
Таблица 4.5
ИС Зарубежный аналог Техноло- гия Емкость памяти, бит ‘as- |1С ^п.лин' мА
155РУ2 SN7489 ТТЛ 16X4 60 105
155РУ5 934ICDC ТТЛ 256X1 90 15.) —
155РУ7 ‘3425ARC гтл 1КХ1 45 170 —
531РУ8 SN74S189 ТТЛШ 16X4 35 115 —
531РУ9 SN74S289 1ТЛП1 16X4 35 115 —
531 РУ 11 85558 ТТЛШ 16X4 40 ПО —
589РУО1 3101-А ТТЛШ 16X4 35 105 —
17СРУ2 CD4061 КМОП 256X1 650 19 —
561РУ2А.Б CD4C61A КМОП 256X1 970/1600 3 —
188РУ2А/Б CD 1061AD КМОП 256X1 500/100 2 —
132РУ2А.Б М2102А-4 п МОП 1КХ1 400/550 76 —
565РУ2Л/Б 2102 А-4 п-МОП 1КХ1 450/850 70 —
132РУ4А/Б 2125AL п-МОП 1КХ1 25/50 38
132РУ5А/Б 2141-3 п-МОП 4КХ1 60/100 160 —
537РУ2А/Б НМ6504-5 КМОП 4KXI 320/450 5 30
537РУЗА/Б НМ6504-5 КМОП 4КХ1 250/160 20 i
537РУ8А/Б MSM5128 КМОП 2КХ8 190/320 20 200/500
537РУ10 ПМ6516 9 КМОП 2КХ8 200 60 400
537РУ13 TC5514AD КМОП IKX4 150 12
значительно меньше тока потребления в динамическом режиме
(Л1 див), что позволяет использовать резервное питание от аккуму-
лятора для сохранения информации при отказах основного источни-
ка питания Напряжение аккумулятора без разрушения информации
в ЗУПВ может изменяться в широких пределах (2,7...4,5 В),
221
Рис. 4.21
Рнс 4.22
На рис. 4.21,0 приведена схема ЗУПВ 2"Хог бит, построенная
из т ЗУПВ 2"Х1 бит, а на рнс. 4.21,6 —его условное обозначение.
Для увеличения объема памяти в 2* раз (рнс. 4.22) следует исполь-
зовать дешифратор DC k>'2k, выходные сигналы которого произво-
дят выбор одного из ЗУПВ 2"Х,?! бит. ЗУПВ на рис. 4.22 имеет
емкость памяти 2"+*Х"г бит.
Память для микроЭВМ, как правило, состоит из ЗУПВ и ПЗУ.
На рис. 4.23 показана память общей емкостью 16КХ8 бит, исполь-
зуемая в микроЭВМ, построенной на основе микропроцессора
580ВМ80 BA is—ВАо—16-разрядная системная шниа адреса, BDi—
BD0 —8-разрядиая системная шина данных, MEMW (Memory
Write) —сигнал записи данных в ЗУПВ, MEMR (Memory Read) —
— сигнал чтения ЗУПВ и ПЗУ. Управляющие сигналы MEMW
и MEMR формируются системным контроллером 580ВК38 или
580ВК28. Емкость памяти ПЗУ (БИС D1—D5) равна 10 Кбайт
(10КХ8 бит), а ЗУПВ —6 Кбайт. ЗУПВ, выполненное на восьми
БИС £>8—015, имеет блокировку записи — сигнал MWL (Memory
Write Lockout) при разомкнутом контакте В ДМ 1-2 запрещает за-
пись данных. Емкость этого ЗУПВ равна 4 Кбайта. В зависимости
от значений сигналов ВЛ)3, ВАц и ВЛц при ВЛ15=В/1ц = 0 только
один из выходов демультиплексора 555ИД7 CSAM=MFMW\/MEMR,
где АЛ1=00...38 (Я-И—Address Memory). Сигналы CSAA1=O произво-
дят включение соответствующей БИС памяти. Адрес первой ячейки
222
Рис. 4.23
223
J fc* X~
—\ ! '/ 5WSK38
4 J 5Ш28
Рис. 4.24
памяти БИС определяется числом АМООН (Н — указатель 16-ричной
системы счисления). Например, если /1.И=18, то адрес первой ячей-
ки памяти БИС равен 1800Н, а последней — 1FFFH. ___
Включение ЗУПВ на ИС 537РУЗ производится сигналом CSL =
= CS28\/CS30, так как его емкость равна 4 Кбайта, т.е. это 3^ ПП
занимает адресное поле 2800...37FFH. На вход ОЁ БИС 537РУ10
можно было бы подать сигнал MEAIR однако при OE—MRW=
= MEMW\/MEMR схема памяти получается более универсальной,
так как в иен вместо БИС 537РУ10 можно использовать и БИС
537РУ8. Направление передачи данных в приемопередатчике 580ВА8.6
определяется значением сигнала Z^rUfAlU7, а включение приемопе-
редатчика производится значением сигнала OE=MR\V\/MS=
- (MEMW'X/MF.MR) -ВА^-ВА 4 -0.
На рис. 4.24 показаны данные (Р7,.., £>,,), выдаваемые микро-
процессором 580ВМ80 па шину данных, и сигналы Al/Mlll7, выраба-
тываемые системными контроллерами 580ВК38 и 580ВК28. Пере-
ход сигнала AIBAITP' с 1 иа 0 (rfAl/.AHV'=l) в системном контроллере
580ВК38 происходит в момент времени, когда микропроцессор еще
не установил истинные (Valid) значения данных, предназначенных
для записи в ЗУПВ Поэтому в схеме на рис 4 23 нельзя использо-
вать синхронные ЗУПВ 537РУ2 вместо асинхронных ЗУПВ 537РУЗ.
Системный же контроллер 580ВК28 допускает применение в схеме
на рис. 4.23 любого из этих ЗУПВ. При использовании синхронных
и асинхронных ЗУПВ всегда следует помнить, что моменты записи
информации н них разделены интервалом времени /»—длитель-
ность сигнала Л1ЕЛ1117=0.
Микропроцессоры 1801BMI и 180 IB М2 имеют мультиплексную
16-разрядную шину адреса-данных AD (ADI5, .., Л£>0), т. е. по од-
ной 16-разрядной шине микропроцессоры выдают сначала адрес /1 =
= (/li5, ..., Ло), а затем данные D—(Dls. .... £>0) при выводе или при
пимают данные D= (Dr,, .. D,) при вводе. Управление памятью
(RAM, ROM) и внешними устройствами (1/0) микропроцессоры осу-
ществляют с помошыо сигна лов (рис. 4.25):
Решим вМа (Ж 7/
1-схтяние
поит
ту
г-состояше
Рис. 4.25
224
SYNC (Synchronizing Signal)—сигнал синхронизации ввода-вывода;
DOUT (Data Output—вывод данных, аналогичен по назначению
сигналу IF/?—Write в других микропроцессорных системах);
DIN (Data Input —ввод данных, аналогичен по назначению сигналу
RD—Read в других микропроцессорных системах). _____
Память и внешние устройс!ва в ответ па сигналы DOUT=0
и DIX'—О должны выдавать сигнал RPLY=Q (Reply — ответ). Вре-
менные диаграммы на рнс. 4.25 поясняют работу 3i ПВ на рис. 4.26,
построенного на шести 1809РУ1. представляющих собой ЗУПВ
1КХ16 бит. Эти БИС содержат 6-разрядный регистр памяти (внеш-
нее устройство 1/0), адрес порта вывода которого равен во всех
БИС FFFOH (Н — указатель 16-ричной системы счисления), и 11-
разрядный регистр адреса, в который сигналом dSYNC=i записы-
ваются значения Л10—До в режимах записи и чтения данных. В ре-
жиме программирования БИС в 6-разрядный регистр записываются
значения Dl5—Dl0. Разряды D,5—DIb записанные в регистр при про-
граммировании, указывают в дальнейшем старшие адреса ЗУПВ
А 5—й 1 , а разряд Рю используется для задания режимов записи
и чтения (Die-1) или только чтения (Di9=0), т. е. разряд Dl0 по-
зволяет программно управлять блокировкой записи в ЗУПВ.
Программирование адресов Л г,—Ли дает возможность прог-
раммно изменять положение каждой БИС ЗУПВ в общем адресном
поле микроЭВМ размером 32 К слов Для раздельного программиро-
вания нескольких (до 32) БИС линии шины адреса-дапных ADS—
z1D| необходимо в различных комбинациях поменять местами с ли-
ниями AD?—AD, для получения различных адресов портов вывода.
В табл. 4.6 показано подключение линий /1D1S—AD$ микропроцес-
сора ко входам <4D15—AD;i БИС ЗУПВ иа рис. 4.26 и приведены ад-
реса портов вывода, соответствующие такому подключению.
Таблица 4.6
Номера разрядов шины AD Адрес порта вывода
15...8 7 G 5 4 3 2 1 0
15...8 7 6 5 4 3 2 1 0 FFF0H
15...8 7 6 5 3 4 2 1 0 FFE8H
15...8 7 6 5 2 3 4 1 0 FFEIH
15...8 7 6 5 1 3 2 4 0 FFE2H
15...8 7 6 3 4 5 2 1 0 FTDSI1
15...8 7 6 3 2 5 4 1 0 FFCCH
В схеме на рнс. 4.26 пс требуется использовать дешифратор ад-
ресов A,s—Ли для включения каждой БИС. Вместо этого после
включения микроЭВМ необходимо произвести инициализацию (про-
граммирование) каждой БИС для задания ее положения в адресном
поле микроЭВМ. Сигнал WTBT (Write Byte — запись байга) указы-
вает работу с байтом (WTBT-— 0—запись байта) или со словом
15-376
225
ISOSP’fr
226
Рис, 4.27
(WTBT=1 — запись 16-разрядного слова). При этом разряд адреса
Ло указывает младший (Ло=0) или старший байт (Ло= 1) записи
данных (D?—Do или Dti—Ds).
Время цикла записи и чтения ЗУПВ 1809РУ1 равно 400 нс. Вы-
полнена БИС по п-МОП-техиологии. К выводу 21 подключена под-
ложка (напряжение смешения подложки +2,6 В).
Динамические оперативные запоминающие устройства. На рис.
4.27 показаны динамические ЗУПВ (RAMD— Dinamic RAM), выво-
ды которых имеют назначение: Ар — адресные сигналы; DI — вход-
ной информационный сигнал; DO — выходной информационный сиг-
нал; WE— сигнал разрешения записи; R/1S (Row Address Select) —
сигнал записи во внутренний регистр адреса строк; CAS (Column
Address Select) — сигнал записи во внутренний регистр адреса столб-
цов.
Большая интегральная схема 565РУЗ (вывод 8—1/и.п|= + 12 В,
вывод 9—6/ип2=+б В, вывод 1 — 17и.пз=—5 Б, вывод 16 — об-
щий) имеет емкость памяти 16КХ1бит, БИС565Р\6 (вывод 8—
7/мя=4-5 В, вывод 16 — общий) — 16КХ1 бит, а БИС 565РУ5 (вы-
вод 8—17».п+5 В, вывод 16 —общий) —64КХ1 бит. Все эти БИС
делятся на группы А. Б, В.... характеризующиеся как длительнос-
тью цикла записи и чтения, так и током потребления от источников
питания [27]. Кроме того, БИС 565РУ5Д1 и 565РУД2 имеют емкость
памяти 32КХ1 бит, а БИС 565РУ5ДЗ и 565РУ5Д4 — 16КХ1 бит.
Время хранения информации в ячейках памяти ие превышает
1...2 мс (в зависимости от типа БИС). Регенерация заряда на кон-
денсаторах ЯП производится построчно. Выбор строки ЯП задается
адресом А = (Ас,.... Ло), фиксируемым во внутреннем регистре БИС
сигналом RAS (переходом сигнала RAS е I на 0), т е. регенерация
производится одновременно в 2"~7 ЯП (2"-' — число столбцов, 2"—
емкость памяти ЗУПВ). Такны образом, за время I или 2 мс следует
произвести 128 циклов регенерации. Регенерация строк ЯП выпол-
няется также при записи и чтении информации.
В табл. 4.7 приведены основные параметры БИС 565РУ5: 6ms—
минимальная длительность сигнала RAS 0, tc— минимальная дли-
тельность циклов записи и чтения, Terr (RED—Refresh — регенера-
ция) — максимальный период регенерации, Рп.лип — мощность по-
требления при обращении к ЗУПВ, Р„ ХР— мощность потребления
в режиме хранения. Два крайних столбца в табл 4 7 указывают
15*
227
Таблица 4.7
БИС Емкость ПАМЯТИ, бит О о ж о TREF’ мс р П.ДИН’ мВт 1 р П.хр’ мВт Адрес
(IRAS— =1 r.CAS= =1
5у5РУ51> 64КХ1 120 230 2 250 22 —
565РУ5В G4KX1 150 280 2 195 22 — —
565УУ5Г 64КХ1 200 360 2 185 22 — —
Б65РУ5Д 64КХ1 250 460 1 160 22 — —
5Г5РУ5Д1 32КХ1 250 460 1 160 22 0 —
Б65РУ Д2 32КХ1 250 460 1 160 22 1 —
565 РУ 5ДЗ 16КХ1 250 469 1 160 22 0 0
Б65РУ5Д4 16КХ1 250 460 1 161 22 1 1
значение адреса Л7, фиксируемого сигналами dRAS= I и rfCAS=l
в БИС неполного обьсма памяти.
На рис. 4.28 показано динамическое ЗУПВ 32X8 бит, выполнен-
ное на восьми БИС 565РУ5Д2 (D8—D15), а на рис. 4.29 — временные
диаграммы, поясняющие его работу без учета воздействия сигнала
ХУЛ’С. ЗУПВ предназначено для работы в микроЭВМ, изготовляе-
мых на основе микропроцессора 580ВМ80. Сигналы OSC и Ф2Т
формируются генератором 580ГФ24 [29] п имеют стандартные значе-
ния частот 18,432 и 2,048 МГц соответственно. Сигнал SEVC—1,
длитетьность которого равна одному периоду сигнала Ф2Т, выра-
батывается микропроцессором и указывает, что начинается обраще-
ние к памяти или внешнему устройству. В динамическом ЗУПВ сиг-
нал SKVC используется для запрета регенерации. Адреса построчной
регенерации AR (ARe, .... А/?о) вырабатываются счетчиком 561ИЕ16.
Четыре 2-разрялных мультиплексора 4-*1 (£>1—£>4) использу-
ются для мультиплексного ввода в БИС 565РУ5Д2 адресов строк
Л'=(1, /Б„ ,Ао), а.щесов столбцов А"=(Ац.Л?) и адресов реге-
нерируемых строк А/?=(Л/?в, ..., Az?o) (рис. 4.29). На рис. 4.28 для
простоты неиспользованные входы мультиплексоров 555КП2 Ej
и DIji(j=G и 1) не показаны. Сигналы RAS и O1S формируются
сдвигающим регистром 555ИР16, управляемым ст налом ОЕ=
=SYi\'C-(MEMW\/MEMR)-BA}r. Сигнал ОЕ=0 при обращении
к памяти по адресам 8000...FFFFH, что приводит к переключе-
нию регистра с синхронной загрузки иа последовательный
ввод значения сигнала DS—ОЕ=0 для формирования сдвинутых па
два периода тактового сигнала OCS управляющих сигналов /?AS =
= 0 и C.4S 0. При ОЕ-- 1 производится регенерация, для выполне-
ния которой требуется формировать сигналы P/lS=0 и O1S=1, что
достигается загрузкой в регистр значений £>i = 0 и £>3=1. Арбитр,
выполненный па двух /^-триггерах 555ТМ2, задает приоритет записи
и чтения ЗУПВ перед его регенерацией, т. е. для микропроцессора
ЗУПВ является «прозрачным» (ие требуется циклов ожидания, так
228
Рнс. 4.28
как регенерация производится в паузах между обращениями микро-
процессора к ЗУПВ). _______
Если сигнал IVE=A1E.WU7 изменяется с 1 иа 0 при C/1S=1 (рпс.
4.29, а — режим записи), то выход DO ос ается в Z-состояини, а зна-
чит. информационные вход DI и выход DO БИС 565РУ5 можно сое-
динить для организации двунаправленной передачи данных. Чтение
229
» ~Х----------- ---------х~
В X Д' мт в X
* ~х ---У
Рис 4.29
информации (рис. 4.29,6) производится значением сигнала 6.71 S—О
при Й7£=1. В схеме динамического ЗУПВ, приведенной на рис. 4.28,
можно использовать и БИС 565РУЗ и 565РУ6 (выход АЛЬ мульти-
плексора D4 в этом случае не используется). Если за время Твкг
обращение производится ко всем строкам динамического ЗУПВ, то
регенерацию производить ие нужно, следовательно, схему управле-
ния регенерацией можно исключить.
4.3. Регистровые файлы
Рассмотренные в предыдущем разделе ЗУПВ позволяют произ-
водить запись и чтение данных только последовательно во времени,
что существенно уменьшает скорость обработки информации. Для
совмещения во времени операций записи и чтения данных по неза-
висимым адресам ИС ЗУПВ должны иметь два набора внешних вы-
водов для подачи адреса записи Д IV= (Л .... HlV'o) и адреса
чтения AR= (ARn-i... АЯо), что ограничивает емкость памяти та-
ких ЗУПВ называемых регистровыми файлами. Такне файлы име-
ют, по крайней мере, два порта ввода-вывода информации: порт
ввода данных для подачи входных сигналов Dl= .... DIt>)
и порт вывода данных 1Ю= (DOm-x, .... DO0). Описанный регист-
ровый файл имеет объем памяти 2”Хи бит при числе адресных и ин-
формационных выводов ИС, равном 2(n-t-m). Как и ЗУПВ, регист-
ровые файлы могут быть асинхронными и синхронными
Асинхронные регистровые файлы. ИС 155ИР32 (155РП1—ста-
рое обозначение; рис. 4 30) состоит из четырех 4-разрядиых регист-
ров памяти, выполненных на асинхронных потенциальных D-1-триг-
герах. Выбор регистрг! производится адресными сигналами AW=
= (.4lVi, zltt^o) при записи и А/?==(А/?1, AR0) при чтении данных.
Работа регистрового файла описывается функциями:
VQrriH
DOr = RD \J Qri ARiR'- ARtRJ
i~o
где «=ewie«r0 адрес записи; )=еЯ1ево—
адрес чтения; г—0...3—номер триггера в регистре. При RD—1 вы-
230
/55РП1.
155ИР32
Рис. 4.30
15
R6
ю
2_
й
DO
0
2
3
TH
js$HP26(e)
28О2ИР1
ходные сигналы регистрового файла DO,= \, что позволяет соеди-
нять до 256 одноименных выходов DO, с открытым коллектором для
реализации функции «монтажное ИЛИ». При этом следует соединить
также одноименные адресные и информационные входы, а сигналы
записи WR и чтения RD подключить ко входам pei ветровых файлов
через демультиплексоры 1—*-256, адресуемые сигналами АК'<_,—AWa
и AR.,—ARi Емкость памяти полученного таким способом регистро-
вого файла будет равна 1КХ4 бит. Регистровый файл 555ИР26
(рис. 4.30) отличается от регистрового файла 155ИР32 только Z-
состоянием выходов, которое устанавливается значением сигнала
RD=l.
Регистровый файл 1802ИР1 16X4 бит (рнс. 4.30) представляет
собой двухадресное ЗУПВ с двумя 4-разрядиыми двунаправленны-
ми портами данных. Регистровый файл имеет два канала доступа
А и В к общим ячейкам памяти 16X4 бит. Адресация регистров па-
мяти канала А (канала В) производится сигналами ААР (АВ,,), за-
пись данных—значением сигнала =0 (UZB=0), чтение данных—
значением сигнала /?А=0 (/?fi —0), включение канала А (В)—значе-
нием сигнала ЕСА=0 (ЕСВ 0) (ЕСА—Enable Channel А). Если
ЕСА=\ (ЕСВ—\), то запись и чтение канала А (В) запрещены, а вы-
ходы находятся в Z-состоянни. Прн работе должны выполняться ус-
ловия RA• 1V/1 == 0 н /?В-117В=^0, так как при /?А=0 (RB—0) выходы
DAr(DBr) переключаются нз Z-сотояння на передачу считываемых дан
ных.
При использовании только одного канала А или В регистровый
файл 1802ИР1 превращается в обычное ЗУПВ с двунаправленной
шиной данных. Если же одни капал использовать только для запи
си, а другой — только для чтения, то регистровый файл по выпол-
няемым функциям будет эквивалентен НС 155ИР32
Синхронные регистровые файлы. Регистровый файл 155РПЗ
8X2 бит (рнс. 4.31), как и предыдущий, имеет два канала доступа
А н В к общим ячейкам памяти 8X2 бит, однако запись и чтение
данных осуществчяется через раздельные порты ввода данных DIA,
DIB и вывода данных DOA, DOB. Кроме того, канал А имеет не-
231
561ИР11
155РПЗ
7
9
Z.
2
22
4
e
DOA
AWf
?
2
13
11
KA
KB
21
S
IS
18
17
BIB
0
1
~AB
0
2
$
BOB
5В1ИР12
Рис. 4.31
зависимую адресацию регистров памяти файла сигналами AlVAp
для порта ввода и сигналами ЛА’.4Р— для порта вывода (р=0, 1, 2).
Адресация регистров памяти файла в канале В осуществляется од-
ними и теми же сигналами АВ,, как для порта ввода, так и для пор-
та вывода. Запись данных производится тактовым сигналом по вхо-
ду С при значении сигнала разрешения записи WA О (К'В—0),
а чтение — значением сигнала АЛ 0 (Ьв=0) по установленному
для порта вывода адресу. Таким образом, запись данных в регистро-
вый файл синхронная, а чтение — асинхронное. Выходы DO A (DOB)
переводятся в Z-состояние значением сгпнала АА = 1 (RB=1).
Регистровый файл 561УР11 8x4 бит (рис. 4 31) имеет один порт
ввода данных DI н два порта вывода данных DOA и DOB Ал е-
сация регистров памяти файла при записи производится сигналами
AWP, а при чтении порта DOA (DOB) — сигналами ARAP(ARBP),
Запись данных в регистровый файл синхронная (ио установленному
предварительно адресу), а чтение данных — асинхронное (при сме-
не адреса чтения новые данные сразу же появляются на выходе).
Выходы ИС 56IIIP11 не имеют Z-состоянпя, поэтому объединение
одноименных выходов для наращивания емкости памяти файла мож-
но выполнить только с помощью дополнительных ЛЭ или мульти-
плексоров.
Регистровый фант 561IIP12 4X4 бит (рис. 4.31) по назначению
адресных и информационных входов аналогичен ИС 561ПР11. Сиг-
нал WE= 1 разрешает запись данных DI по установленному адресу
AW изменениям тактового сигнала Н с 0 на 1. Значение сигнала
О£Л=0 (ОЕВ=0) переводит выходы порта DOA (DOB) в Z-состо-
яние, не оказывая влияния за запись данных. На рис. 4 32 показана
упрощенная структурная схема регистрового файла 561ИР12, ио
232
Рис. 4.32
правильно отражающая логику его работы. Фиксация адресов за-
писи /1U'' и чтения /1ЛЛ и ARB в синхронных регистрах обеспечива-
ет синхронность записи и чтения данных регистрового файла, хотя
сами регистры памяти выполнены иа асинхронных потенциальных
©-/.-триггерах.
Регистровые файлы находят широкое npi мснеипе в качестве
сверхоперативных ЗУПВ и в конвейерных устройствах [14]. Совме-
щение во времени операций записи и чтения данных позволяет зна-
чительно увеличить скорость обработки информации в различных
вычислительных устройствах.
4.4. Счетчики
По классам цифровых автоматов, на основе теории которых счет-
чики могут быть синтезированы или описаны, они делятся па три
большие группы: асинхронные потенциальные, синхронные и асин-
хронные импульсные счетчики. Синтез асинхронных потенциальных
счетчиков был рассмотрен в § 3.8. В интегральном исполнении вы-
пускаются только синхронные и асинхронные импульсные счетчики.
По способу кодирования внутренних состоянии указанные группы
счетчиков делятся иа подгруппы: двоичные, двоично десятичные (де-
кадные) счетчики, счетчики Джонсона и др. С точки зрения раз-
работчика радиоэлектронной аппаратуры удобно использовать тер-
минологию: суммирующие счетчики (Up—counter), вычитающие счет-
чики (Down—counter) и реверсивные счетчики (l/p-down-counier).
Асинхронные импульсные счетчики. Любой счетчик, построенный
нз синхронных триггеров, па тактовые входы которых подается ие
один п тот же, а два или большее число сигналов, является асинхрон-
ным импульсным счетчиком. Па рис. 4.33, а показана схема 3-раз-
рядиого асинхронного импульсного счетчика, выполненного на син-
хронных ©-триггерах Прн H—Gr н © Qr из (222) следует =
= При dGr—\ следующее состояние триггера Qrr=Qr г. е.
его состояние изменяется при каждом изменении сигнала Gr с 1 на
233
Рис 4.34
0. Таким образом, каждый триггер на рис. 4.33, а является счетчи-
ком по mod 2. На рис. 4.34, а показаны временные диаграммы, по-
ясняющие работу счетчика на рис. 4.33, а. Общим недостатком всех
асинхронных импульсных счетчиков является последовательное сра-
батывание триггеров, а значит, большое время реакции иа изменения
входного сиги ла Go.
На рис. 4 34 б показан граф переходов 3-разрядного счетчика,
построений по временным диаграммам на рис. 4.34, а. Внутренние
состояния счетчика р,= (е<?2, e«i, е«о), где j—-eQ2eq\eQo, в устойчи-
вых состояниях можно характеризовать числом /. Десятичные экви-
валенты этих двоичных чисел указаны в узлах графа переходов на
рис. 4.34, б. При каждом переходе счетчика число / увеличивается на
1 в соответствии с двоичной системой счисления и при достижении
максимального значения ;=7 возвращается в исходное (нулевое) со-
стояние j=0. Таким образом, схема на рнс. 4.33, о представляет со-
бой двоичный суммирующий асинхронный импульсный счетчик по
mod8. Па рис. 4.33,6 показан такой же счетчик, выполненный на
синхронных J-К-триггерах.
Последовательное соединение т счетчиков по mod 2 даст двоич-
ный счетчик по mod 2m. На рис. 4 35 показан общий принцип по-
строения асинхронных импульсных счетчиков и временные диаграм-
мы, поясняющие его работу Каждый счетчик по mod Мп может
быть асинхронным импульсным или синхронным счетчиком. Модуль
234
°)
Рис. 4.37
пересчета всего счетчика Л1=Л1гМ2.... Мч. Выходные сигналы
Gp+i каждого счетчика по mod Л1Р за цикл счета должны изменяться
с 1 на 0 только один раз, чтобы их можно было использовать для
запуска следующего счетчика.
На рис. 4.36 показан пример построения асинхронного импульс-
ного счетчика по mod 5, а на рис. 4.37, а — временные диаграммы,
поясняющие его работу. Числа /, характеризующие внутренние со-
стояния счетчика, изменяются с каждым переходом на 1 в соответ-
ствии с двоичной системой счисления (рнс. 4.37,6). Если сигнал G'i
сформировать счетчиком но mod 2, то получится двоично-десятичный
счетчик (счетчик по mod 10), внутренние состояния которого изме-
няются в соответствии с кодом 8—4—2—1. На рис. 4 38 представ-
лены асинхронные импульсные двоичные счетчики (СТ—Counter—
счетчик): 155ИЕ5— счетчики по mod 2 и mod 8 с асинхронной по-
тенциальной установкой пулевого состояния значением сигнала /?=
Ri-Ri 1 (штриховой линией показано соединение для получения
счетчика по mod 16); 555ИЕ19 — два счетчика по mod 16 с асинхрон-
ной потенциальной установкой нулевого состояния значением сигнала
R 1 (штриховой линией показано соединение для получения счет-
чика по mod 256); 531 HE 15 — быстродействующий счетчик по mod
2 и счетчик по mod 8 с асинхронными потенциальными входами за-
грузки числа £>— (Ds, D2, Di, Do) значением сигнала L 0 и установ-
ки нулевого состояния значением сигнала R—0 (максимальная час-
тота тактового сигнала счетчика по mod 2 равна 100 МГц, а счетчи-
ка по mod 8 — 50 МГц); вход R имеет приоритет по отношению ко
входу L.
Интегральная схема 531ИЕ14 (рис. 4.38) представляет собой
счетчики по mod 2 и mod 5. Максимальная частота тактового сиг-
235
Рис 4 39
нала счетчика по mod 2 равна 100 МГц, а счетчика по mod 5 —
50 МГц [4]. Наиболее часто используемые счетчики по mod Л1 явля-
ются и делителями па М частоты входного сигнала G, т е в счет-
чике имеется хотя бы один триггер, частота выходного сигнала ко-
торого в Л1 раз меньше частоты входного сигнала G- Счетчик дол-
жен иметь выходы с каждого триггера, входящего в его состав, что
необходимо для определения числа импульсов ио mod Л1, поступив-
ших на его вход G. Если выходы не всех триггеров доступны поль-
зователю, то счетчик следует называть делителем частоты. На рис.
4 39 приведены ИС:
155ИЕ1—делитель частоты иа 10 с тактовым сигналом G =
=G)-G. и асинхронным сбросом в нулевое состояние значением
сигнала /?=Л|-/?г=1, выходной сигнал делителя P=Q3QnGiG2 (Р—
Output Piopagat on Carry — выход распространения переноса), вы-
ход Р используется для запуска следующего делителя частоты;
555I IE2 — счетчики no mod 2 и mod 5 с асинхронными потенциаль-
ными установками состояния /=0 значением сигнала R = Ri-R2 — 1
и состояния /=9 значением сигнала S—Si-S =1; 155ИЕ4 — счетчи-
ки по mod 2 и mod 6 с асинхронной потенциальной установкой пуле-
вого состояния значением сигнала R /?|-/?2=1 (штриховой линией
показано соединение для получения счетчика по mod 12).
По КМОП-технологии выпускаются асинхронные импульсные
счетчики (рис. 4.40):
176ИЕ1—счетчик по mod 64 с асинхронной потенциальной ус-
тановкой нулевого состояния значением сигнала Л=1;
176НЕ2 —счетчик с переключаемым с 32 на 20 модулем пере-
счета с асинхронными потенциальными сбросом в нулевое состояние
/Г Т/0
С 2н-О*-О
/0 /0^ /0^
Рис. 4 41
-г-Рис. 4 40
236
значением сигнала и установкой триггеров Q3—Q0 в состояние
1 значениями сигналов Sr=l (г=З...О). Модуль пересчета А1=32,
если сигнал ML 1 (ML—Modulo—модуль), и М = 20 при значе-
нии сигнала ML 0. Счет производится под воздействием сигнала
d(Ci\ZCi)=d(Gi\/(ji) — Gi(lGl\/GiclG2, т. е. счетчик запускается из-
менением сигнала С( с 1 иа 0 при G2=l или изменением сигнала
62 с О па 1 при С[ = 0. При значении сигнала ML—О счет в тригге-
рах Q3—Q(, ведется в коде 3—4—2—I; сигнал переноса P4 — Q3Q0,
что позволяет строить на ИС 176ИЕ2 многоразрядные десятичные
счетчики;
561ИЕ16 — делитель частоты па М=2'а (выходы триггеров
Qj и Qi не выведены) с асинхронным сбросом в нулевое состояние
значением сигнала R=i.
Синхронные двоичные счетчики Па рис. 4 41 показан граф пе-
реходов счетчика по mod 8. Ветви графов переходов обозначаются
значениями входных в выходных сигналов хп... xjzt ... zt. Простей-
шие счетчики не имеют входных сигналов, поэтому на рис. 4 41
приведены значения только выходного сигнала Р3, указывающего
на переполнение счетчика. По графу переходов составляется таб-
лица истинности (табл. 4 8), а затем диаграммы Вейча (рис. 4.42)
Таблица 4.8
i Q, <?, Оо Q+ <?+ <?+ р,
0 0 0 0 0 0 1 0
1 0 0 1 0 I 0 0
2 0 1 0 0 1 1 0
3 0 1 1 1 0 0 0
4 1 0 0 1 0 1 0
5 1 0 1 1 1 0 0
6 1 1 0 1 1 1 0
7 1 I I ООО 1
для функций Q+ и 7Г, '=0, 1, 2, где Тг— функции возбуждения
синхронных /-триггеров, Метод заполнения диаграмм Вейча для
23Z
S5SKE10
533ИЕ9(СП0)
531ИЕ18
2 4 f СПб 0 0 к
5 2
Д 3 1 и
2 L 2
2_ >[ 3 1L
п
7Z7 Е г п
5ЛИЕП(СТ10)
Рис. 4.43
функций возбуждении Тг следует из (2 30): Tr=Qr при Q,=0
и rr=Q/'npii Qr=l. Из диаграмм Вейча следует, что
Тв = 1, Л = Qu Т2 Qo (4 7)
Функцию переполнения (переноса) Р3 можно найти непосредствен-
но из табл 4 8 Рц — Qn-QfQo- Аналогичным образом для двоично-
го счетчика по mod 16 можно получить:
Tq—1, Ti—Q0 T2 = QlQB, (4.8)
Т'з= Q? Qi Qo. Р$ — Qa Q-i Qi Qu-
Из сравнения (4.7) с (4.8) следует, что функции возбуждения
То, Т( и Т2 ие изменились. Это даст основание сделать общий вы-
вод, что функции возбуждения счетчика по mod 2m, состоящего из
m триггеров, определяются соотношениями.
г- I ml
То-1, Тг-П Qi, Pm=nQr = Tm. (4 9)
j^O г—О
Ila основе этих функции строятся все синхронные двоичные
счетчики Для каскадирования многие двоичные синхронные счет-
чики, выпускаемые в интегральном исполнении, имеют дополнитель-
ные управляющие входы Ро н Е Такие счетчики описываются фун-
кциями
г—1 m— 1
Т — РВЕ Tr-PEY\Qj, P,n-E-ViQr. (4.10)
/-0 r=0
При Ро=1 и Е=\ соотношения (4.10) преобразуются в (4 9).
На рнс 4.43 приведены синхронные двоичные счетчики:
561HF.10—два счетчика no mod 16, выполненные в соответст-
вии с функциями (4 9) с асинхронным потенциальным сбросом
в нулевое состояние значением сигнала Л==1; счет производится
пот воздействием сигнала
dCl V С2 = d Gi V G> = d (GiGi) = G* rfGi V Gi dGi,
т e счетчик запускается изменением сигнала Gt с 0 па 1, если
предыдущее значение сигнала G2 = l, или изменениями сигнала Сг
238
Рис 4.45
Рис. 4.44
с 1 на 0, если предыдущее значение сигнала G* =0; штриховой ли-
нией на рис. 4 43 обозначены соединения для получения асинхрон-
ного импульсного счетчика по mod 256;
555ИЕ10—счетчик по mod 16, выполненный в соответствии
с функциями (4 10), с синхронной загрузкой данных D~(D3, D2,
Di, Do) и асинхрониым_потеициалЫ1ым сбросом в нулевое состоя-
ние значением сигнала /?==0. сигнал L управляет режимами счета
и загрузки (L 1 —счет, L—0 — загрузка);
531ИЕ18 — счетчик по mod 16, выполненный в соответствии
с функциями (4.10), с синхронными загрузкой данных D=(£)3, D2,
Di, Do) и сбросом в нулевое состояние с приоритетом входа R.
Счетчики с синхронной параллельной загрузкой выполняются
на основе тршгеров типов D Т-L и D-T-L-R, рассмотренных в § 25.
По входам 7 реализуются функции возбуждения Гг счетчика, а по
входам D — синхронная загрузка данных для программирования
модуля пересчета счетчика. На рис. 4 44 приведен граф переходов
счетчика по mod 16 па котором штриховой линией показана за-
грузка D=(0. 1, 0, 1), т е. числа d=5, в момент времени, когда
счетчик находится в состоянии /=15. Из (4 10) следует, что при
£=1 сигнал переноса Р4=1 только в состоянии j 15, а следова-
тельно, его можно использовать для переключения счетчика из ре-
жима счета в режим загрузки. Каждой ветви на графе переходов
соответствует один такт, поэтому легко установить, что при загруз-
ке числа d—5 модуль пересчета Л1 = 11. На рис. 4.45, а показана
включение счетчика 555ИЕ10 для получения модуля пересчета Л4=ч
— 11 Из графа переходов иа рнс. 4 44 можно сделать вывод, что
модуль пересчета
Л1 = 16 — d,
(4 П)
239
где d — загружаемое в счетчик число при значении сигнала 1.
Выходным сигналом рассмотренных программируемых счетчиков
обычно является сигнал (или L = Pt), длительность которого
равна периоду тактового сигнала, т. е. счетчик используется в ка-
честве делителя частоты с программируемым коэффициентом деле-
ния.
Для переключения счетчика из режима счета в режим загруз-
ки на вход L можно подавать и выходные сигналы Qr. Иногда тре-
буется иметь выходной сигнал делителя частоты со скважностью 2
при четном значении модуля пересчета Л1. В табл. 4.9 приведены
Таблица 49 Та б л и ц a 4 10
L D3 D2 Al At
D, D„ R MEW НЕЮ
Qi Q.3 1 1 0 0 6 Qt) 2 —
Q3 1 0 0 0 10 Qi 3 2
Qi Qt Q2 1 1 0 12 q2 5 4
Qa Q3 Qi Qn QiVQu 14 Q3 9 8
значения сигналов L и Dr, обеспечивающие скважность 2 выходно-
го сигнала Q3 [37], а иа рнс. 4.45,6 представлена схема включения
счетчика 555ИЕ10 для получения делителя с коэффициентом деле-
ния Л1 = 12. На рнс. 4.46 показаны графы переходов счетчиков, по-
строенных в соответствии с табл. 4 9
Для задания модуля пересчета можно использовать также
вход /? сброса счетчика в пулевое состояние (как синхронный, так
и асинхронный). В табл. 4.10 указаны модули пересчетов Л1 при
P = QTf нз которой видно различие между синхронным и асинхрон-
ными входами сброса. На рпс 4 47 приведены схема и соответству-
ющий граф переходов счетчика по mod 9, построенного на ИС
531ИЕ18 с использованием входа синхронного сброса. Длнтель-
Рис. 4.46
Рис. 4.47
240
иость выходного сигнала Q3 равна периоду тактового сигнала. Ес-
ли же в этой схеме использовать ИС 555ИЕ10, то счетчик сбросит-
ся в пулевое состояние сразу же, как только установится значение
Оз =1- а значит, модуль пересчета будет на 1 меньше, чем в пре
дыдущем случае. Длительность сигнала Q3 = l определяется быст-
родействием триггеров счетчика, и для ИС 555ИЕ10 его дли ель-
пость составляет порядка 40 нс.
Дополнительные управляющие входы Ро г Е позволяют реали-
зовать синхронный двоичный счетчик по inod2lm, где т— число ИС
555ИЕ10 плп 531ИЕ18. Иа рпс 4 48, а показана схема каскадиро-
вания трех ИС при использовании только входов Е. Из рнс. 4.48
и соотношений (4.10) следует, что
3 / 7 \ / з \
Pt П Qr; Ря = I П Qr П Qr П Qr',
Г—2 V—1 / \'=0 / г-(
/ II \ / 7 \ п
Р12= П Qr П Qr = П Qr.
\г 8 / \г 0 /
т.е. в многокаскадном счетчике функции переноса формируются
многоярусными КС (перенос Р4 распространяется последовательно
через все счетчики по mod 16) Следовательно, недостатком этой
схемы является значительное уменьшение частоты тактового сигна-
ла многокаскадного счетчика по сравнению с максимально допус-
тимой для одного счетчика по mod 16 (задержка сигнала Р4 во
16—376
241
всех последовательно включенных счетчиках не должна превышать
периода тактового сигнала) Иа рис. 4.48, а показаны также цепи
для управления параллельной загрузкой чисел в счетчики по
mod 16. Вся схема представляет собой счетчик по mod 212 с про-
граммируемым модулем пересчета Л1=212—d, где d—(Dlt........ De,
D-, Di, .... Do). Соответствующим выбором числа d можно
получить любой модуль пересчета от 2 до 4096. Длительность вы-
ходного сигнала счетчика Р)2 равна периоду тактового сигнала.
На рис. 4.48, б показана схема счетчика по mod 212 с програм-
мируемым модулем пересчета и параллельным распространением пе-
реноса Pi (при дальнейшем наращивании разрядности счетчика на
входы Ро всех дополнительных ИС подается сигнал Р4). Макси-
мально допустимая частота тактового сигнала у этого счетчика ие
зависит от числа используемых ИС, а определяется только быстро-
действием триггеров и временем прохождения сигнала Р4 через
формирующие его ЛЭ и цепи формирования функций возбуждения
Т, одного счетчика по mod 16 Модуль пересчета счетчика на рис.
4.18,6 А1=2 2—15—d, где d—12-разрядное число, загружаемое
в три счетчика по mod 16.
Синхронные двоично-десятичные счетчики. Граф переходов та-
ких счетчиков показан па рис. 4.49. Сигнал переноса Р4=1 при пе-
реходе из состояния /=9 в состояние /’=() По табл. 4.11, соответ-
Та блица 4.11
1 Оз О2 Qi + <?+ О* р4
0 ООО 0 0 0 0 1 0
1 ООО 1 0 0 1 0 0
2 0 0 1 0 0 0 1 1 0
3 0 0 1 1 0 1 0 0 0
4 0 1 0 0 0 1 0 1 0
5 0 1 0 1 0 1 1 0 0
6 0 1 1 0 0 1 1 1 0
7 0 1 1 1 1 ООО О
8 1 0 0 0 1 0 0 1 0
9 1 0 0 1 0 ООО 1
ствующеп данному графу переходов, как и для двоичных счетчиков,
можно составить диаграммы Вейча и получить: То 1; Ti = Q3Q0;
T2—Q1Q0, T3—Q2Q Q0VQ3Q0; Pt—QsQo-
Выпускаемые в интегральном исполнении двончио-десятпчныс
счетчики, как и двоичные, часто имеют дополнительные управляю-
щие входы Ро и Е. Такие счетчики описываются функциями
То — Ро Е, Т\ — Q. Qc Р0Е,
Тг — Qi Qo Ро Е' >
Тз — Q-2 Qi Qo Р« Р V Сз Qo Р<> Е г
Pf — Q3 Qr>E-
(4 12)
242
/I уо
^o/o Л/о Л/с
07*f_ 3J
0/0 0/0 0/0
Рис. 4.49
Рис. 4.50
На рнс. 4.43 приведены синхронные двоично-десятичные счетчи-
ки 533ИЕ9 и 531ИЕ11, выполненные по функциям (4 12), назначе-
ние всех входов которых такое же, что и у двоичных счетчиков
555ИЕ10 и 531ИЕ18 Следовательно, программирование модуля пе-
ресчета двоичио-десятичных счетчиков и их каскадирование произ-
водятся так же, как и двоичных счетчиков Так, в схемах иа рис.
4.48 ИС 555ИЕ10 можно заменить на ИС 533ИЕ9 и 531ИЕ11. Про-
граммирование модуля пересчета одного счетчика по mod 10 зада-
ется зависимостью Л1 = 10—d, где d — число, загружаемое в счет-
чик тактовым сигналом при значении управляющего сигнала Е=0.
Модуль пересчета 3 разрядного двоично-десятичного счетчика, реа-
лизованного по схеме иа рнс. 4 48, а, определяется выражением М =
= юз—rfP-10®—rf. lO'-rfo-lO», где rfp==0...9; d2= (Dn,.... Ds)- d,=
= (D7... £>4); d0=(£>3, .... Do), а модуль пересчета счетчика, выпол-
ненного по схеме рис 4 48,6, — выражением:
Л4 = юз-9 — d2-Юз — dj-101—d0- 10°.
Синхронные реверсивные счетчики. Такие счетчики должны
иметь один управляющий сигнал х для переключения направления
счета: х-0 — сложение, х — 1 — вычитание Граф переходов двоич-
ного реверсивного счетчика, имеющего восемь внутренних состоя-
ний, показан на рис. 4.50 (ветви подписаны значениями сигналов
х/Р3, где Р3 — перенос в следующий разряд) По табл. 4 12, соот-
ветствующей данному графу переходов, можно составить диаграм-
мы Вейча для функций Q~f и Тг (г—0,1, 2). Произведя минимизацию
функций Тг, получаем: То=1; Ti==xQo\/xQo; T2-xQiQa\/xQ,Q0-, Р3 =
^xQiQiQnX/xQ^QtQt). Если синтезировать двоичный реверсивный
счетчик, имеющий 16 внутренних состояний, то функции Г, и Ра бу-
дут иметь внщ_Т0=1; Tij=xQ0\/xQu; 7з =
=xQ2QiQoVa'QjQiQo; Pi^xQsQzQtQoX/xQiQiQiQo. Первые три
функции возбуждения не изменились. Из этого можно сделать вы-
вод, что функции возбуждения m-разрядпого двоичного реверсив-
ного счетчика имеют вид;
' : г— t m- 1 m—1
7’0=1, Тг = хП QjiV *П Qi, Pm = x П Qr V X riQ =Tm.
1=0 i=o r=0 r=0
(4.13)
Выпускаемые в интегральном исполнении двоичные 4-ра.зрядные
реверсивные счетчики имеют дополнительные управляющие входы
Ро или Ро н Е. Такие счетчики описываются функциями:
г—1 _г I
Та = ро, тг - P.U П Qj V Qi,
/=о /-о
16*
243
Таблица 4.12
f X Q, Q, °? Qt p,
0 0 0 0 0 0 0 1 0
1 0 0 0 1 0 1 0 0
2 0 0 1 0 0 1 1 0
3 0 0 1 1 1 0 0 0
4 0 1 0 0 1 0 1 0
5 0 1 0 1 1 1 0 0
6 0 1 1 0 1 1 1 0
7 0 1 1 1 0 0 0 1
8 1 0 0 0 1 1 1 1
9 1 0 0 1 0 0 0 0
10 1 0 1 0 0 0 1 0
11 1 0 1 1 0 1 0 0
12 1 1 0 0 0 1 1 0
13 1 1 0 1 1 0 0 0
14 1 1 1 0 1 0 1 0
15 1 1 1 1 1 1 0 0
3 3
pt = Рв и П Qr V P0U П Qr = Л; (4.14)
г=0 <-=0
Т0^Р,Е. Tr = PQEuf[ Qj\/PQEuh Qj.
i-=o j=t)
.1 з
P4 = ЕЕ П Qr V EU П Qr = Tit (4 15)
r-U r=0
где U=x(U—Up—counter) r=l, 2, 3 При P»sl и Е=1 выраже-
ния (4 14) и (4.15) совпадают с (4.13). Сигналы разрешения счета
и переноса Ро и сигнал разрешения переноса Е имеют такое же на-
значение, что и в двоичных счетчиках типа 555ИЕ10 (рнс. 4 43). На
рис 4 51 приведены реверсивные счетчики:
531ИЁ17 — 4-разрядный двоичный реверсивный счетчик, описы-
ваемый функциями (4.15); назначение входов Dr и L такое же, что
и у двоичного счетчика 555ИЕ10;
555ИЕ7 — 4 разрядный двоичный реверсивный счетчик с «рас-
щепленным» тактовым сигналом С = U-C\/U-C = Cv\/Cd(U—Up,
D Down); функции возбуждения Tt (4 13) после стробирования
тактовым сигналом подаются непосредственно на тактовый вход
триггеров, т. е. тактовые сигналы триггеров
C0=T0-C = C(ZV CD, С, = ТС~
f —I r— I
= cv n Qj V CD n Qi, - = 1, 2, 3,
/=o /=o
244
функция переноса Рл также стробируется «расщепленным» такто-
вым сигналом, т е формируются сигнал переноса Рг = Р4-Су и сиг-
нал заема Pc — Pt Cd, которые определяются выражениями,
3 3
P<j = Су П Qr, Рd — CD П Qr’,
г—0
при работе счетчика должно выполняться условие Cy-CD = 0; счет-
чик имеет асинхропные_потенциальные входы загрузки данных зна-
чением сигнала L — 0 (£=1— счет при Р=0) и сброса в нулевое
состояние значением сигнала /?=1 (вход R имеет приоритет по от-
ношению ко входу £):
5G1I1E11 — 4-разрядный двоичный реверсивный счетчик, описы-
ваемый функциями (4 14), с асинхронными потенциальными входа-
ми загрузки данных DT значением сигнала L—l (L=0— счет при
Р=0) и сбросом в нулевое состояние значением сигнала R= 1;
561ИЕ14— 4-разрядиый реверсивный счетчик с установкой сиг-
налом ML двоичного (ML— 1) или двоично-десятичного счета
(AfZ.=O): при двоичном счете счетчик описывается функциями
(4 14), а при десятичном счете
То ~ Pq> Pi — РоVQ3 Qo V Р„ U (Q3 Qo V Q3 Qo V Qi Qo)>
Tz = Po QQi Qo V Pо P (Q.t Qi Qo V Q. Qi Qn). । । gj
T9 = Pg V (Q., Qj Q„ v Qs Qo) V po и Q2 Qi Qo.
p, = Pe UQt Q„ V Po U Q.< 0-2 Qi Qn!
назначение входов DT и L такое же, как и у счетчика 561IIE11;
531ИЕ16 — двоично-десятичный реверсивный счетчик, описывае
мый функциями
Т„ = Р„Е, T\~P0EV(Q. Q„VQ,Qo) V P0EV(Q.,Qp V
V Q3 Qo V Qi Qo).
T2 - Po EVQt Qo V Po EV (Q3Q, Qo V Q. Qi Qo).
T3 ~ Pn EV (Q2 Qi Qo V Q3 Q ) V Pо E V Q3 Qi Qo.
P4 = EVQ3 Qo V EV Q3 Qa Qi Qo!
(4-17)
245
5Ш1ЕП SSSHE7
а) б)
Рис. 4.52
назначение входов Dr и L такое же, как и у счетчика 531ИЕ17;
555ИЕ6— двоичио-десятичиый реверсивный счетчик с «расщеп-
ленным» тактовым сигналом; тактовые сигналы Сг и функция пере-
носа получаются из сотношсннй (4.16) при Ро—1 таким же спо-
собом, что и для счетчика 555ИЕ7; назначение входов DT, L и R
такое же, как и у счетчика 555ИЕ7.
Если в функциях (4.14) — (4.17) положить 77—1, то получатся
функции возбуждения рассмотренных выше суммирующих двоич-
ных и двоично-десятичных счетчиков (Up—Counter), а если поло-
жить 77=0, то получатся функции возбуждения вычитающих дво-
ичных и двоично-десятичных счетчиков (Down—Counter). Из этого
следует, что программирование модуля пересчета и каскадирование
реверсивных счетчиков выполняется подобно тому, как это было
сделано для суммирующих счетчиков. На рнс. 4.52, а показано
включение счетчика 531ИЕ17 иа вычитание с разрешением сигналом
Р. О записи числа d=6, а на рнс. 4 52, в — граф переходов вычи-
тающего счетчика по mod 16 (сигнал Р4 0 в состоянии счетчика
7=0). Штриховой линией на рис. 4.52, о показан переход, вызыва-
емый записью числа d=6 Так как каждая ветвь соответствует од-
ному такту, то модуль пересчета М^7. Из этого следует, что в об-
щем случае AI=d-f-l. При включении реверсивного счетчика на сло-
жение Л4=16—d, как и для суммирующего стчетчика 555ИЕ1О
(d=0.14). В схеме на рис. 4.52, а можно использовать и двоично-
десятичный реверсивный счетчик 531ИЕ16. При включении иа вычи-
тание в двоично-десятичные счетчики допускается загружать числа
1...15, что следует из графа переходов на рис. 4.52,г, полностью со-
ответствующего функциям возбуждения триггеров Тг (4.16)
и (4 17) Таким образом, модуль пересчета двоично-десятичных ре-
версивных счетчиков с синхронной загрузкой Al=d+1 при 77=0
(d=l. 15) и М=10—-d при 77=1 (d=0. .8). Длительность выходно-
го сигнала счетчика Р4 равна периоду тактового сигнала.
На рис. 4.52, б показано включение счетчика 555ИЕ7 на вычи-
тание с записью сигналом Ро-G числа d=6. Так как загрузка
асинхронная потенциальная, то переход, обозначенный иа
рис. 4.52, в штриховой линией, выполняется в том же такте, что
и переход из состояния /=1 в состояние /= 0, т. е. за один такт
осуществляются два перехода. Это приводит к уменьшению модуг
ля пересчета иа 1, а также к уменьшению быстродействия счетчика
(максимально допустимой частоты тактового сигнала). Таким об-
246
разом, модуль пересчета двоичных
реверсивных счетчиков с асинхрон-
ной потенциальной загрузкой М=
=d при С/“=0 (</=2...15) и Л1=15—
d при D=1 (</=0...13). В схеме на
рис 4 52.6 можно использовать
и двоично десятичный реверсивный
счетчик 555ИЕ6, при включении
которого ил вычитание допускается
загружать числа 2 15 (см. граф
переходов «а рис. 4 52, г) Модуль
пересчета двоично десятичных счет-
чиков с асинхронной потенциаль-
ной загрузкой M=d при (/=0
(</=2...15) и Л/=9-</ при U=\
(d—Q..7). Длительность выходного
Рис 4.53
сигнала счетчика равна 30. 40 нс (определяется быстродействи-
ем ИС).
На рис. 4.53 показано включение счетчика 555ИЕ7 па вычита-
ние с квазнсиихроиной загрузкой числа </=12. D-триггер задержи-
вает сигнал заема Рс на один такт, поэтому загрузка числа </=12
производится в состоянии счетчика j = 15, а ие в состоянии j=0
(рнс. 4.54), т. е. иа загрузку числа </ затрачивается один такт (ква-
зиеннхроппая загрузка). Из этого следует, что модуль пересчсча
дли схемы па рнс 4 53 определяется теми же соотношениями, что
и для счетчика 5311-1Е17 такое же, что и у суммирующего двоично-
го счегчпка 531ИЕ17 с £Пнхрониой загрузкой. Длительность выход-
ного сигнала счетчика PD равна периоду тактового сигнала.
Назначение сигналов Ра и £ у двоичного реверсивного счетчи-
ка 555ИЕ10, поэтому их каскадирование (рис. 4.55) выполняется
аналогично каскадированию счетчиков 555ИЕ10 на рис. 4 48. Мо
дуль пересчета в схеме па рнс. 4.55, а
f d -j- 1 при U — 0,
I 21? — d при U 1,
а на рис 4.55, б —
I'd—14 при U-0,
“1,2^—15— d при U= 1,
где d=Dtt, D8, DJt ..., D,, D3, ..., Do) В схеме на рис 4 55 можно
использовать двоично-десятичные реверсивные счетчики 531ИЕ16.
Тогда для двух приведенных иа рис. 4.55 схем модули пересчета
будут определяться соотношениями.
f d 4-1 при U = 0, (d — 8 при U = 0,
[ 103 —d при С/ = 1; ° ( Ю3-- 9 — d при D= 1,
Рис. 4.54
247
В)
Рис. 4.55
где d 12”—1 при U=0 и d=0..998 при U— 1 для Л1а, d=10...
...212—1 при U=0 и d=-0 889 при 17=1 для Мб.
В схеме па рис. 4.55, а разрешение загрузки числа d осуществ-
ляется сигналом
11 _ 11
Р12 = С'П Qr VOll Qr,
r=0 r=0
а па рис. 4 55,6 — сигналом
11 _ 11
Pi2 = О П Qr V U П Qr.
r=4 r=4
В последнем случае сигнал Р1г=0 не зависит от состояния первого
счетчика Q3— Qo, т. е. разрешение загрузки числа d поступает на
15 тактов (для ИС 53IHE17) раньше, чем в схеме иа рис 4.55,о.
Этим самым уменьшается диапазон программирования модулей пе-
ресчета.
На рис 4 56 показана схема счетчика с параллельным перено-
сом, в котором разрешение загрузки числа d= (D|5,..., Do) осущест-
вляется сигналом
15 _ 15
QrVUn Q,,
г=Э г=0
т. е. данная схема по программированию модуля пересчета анало-
гична схеме иа рис. 4.55, а
Сигналы Р|2 на рис. 4 55 и Pi6 на рис. 4.56 при переходных
248
процессах в счетчиках имеют кратковременные ложные значения
Pi2=0 и Рц — О («иголки»), поэтому их нельзя непосредственно ис-
пользовать для запуска других счетчиков. На рнс. 4 56 приведены
три метода устранения таких ложных значений сигналов: 1) D-триг-
гер формирует сигналы Р1б=0 и Р16 =1 такой же длительности Т„,
что и сигнал Pie=0, с задержкой иа один такт (Г„— период такто-
вого сигнала /7); 2) сигнал НР1Ъ—Н\/Р,Ъ получается стробирова-
нием выхода Р|6 тактовым сигналом, Н, следовательно, его длитель-
ность вдвое меньше Т„ при скважности 2 тактового сигнала Н;
3) сигнал Р16=Р4Р16 получается стробированием выхода Р16 сигна-
лом Pt для выравнивания задержек в ИС D1 и D4, длительность
сигнала Р16 равна Тп', ложные значения сигнала Рю=0 подавляют-
ся почти полностью.
При каскадировании счетчиков 561ИЕ11 и 561ИЕ14 выход Р4
предыдущего счетчика подается на вход Ро следующего счетчика
(для первого счетчика Ро=0). Входы асинхронной потенциальной
загрузки данных Dr значением сигнала L=1 можно использовать
для программирования модуля пересчета.
Все реверсивные двоичные счетчики производят счет в допол
ннтельном коде, если старший разряд считать знаковым. Так, прн
вычитании счетчик, состоящий из m триггеров, из нулевого состо
пия переходит в состояние —1, т. е. все триггеры изменяют
состояние с 0 иа 1, и полученный код соответствует числу —1 в до
полинтельиом коде. На рис. 4.57 показана схема счета в прямом
коде, выполненная па двух счетчиках 555ИЕ7. Управление счетчиком
производится двумя сигналами х2 и Xi. Сигнал х2 задает направ-
ление счета- л2 0 — сложение, хг 1—вычитание. Сигнал xt пред-
ставляет собой импульсы, подлежащие счету со знаком, определя-
емым сигналом х2. Число поступивших на счетчик импульсов пред-
ставляется в прямом коде [QsQt Qo]n, где Qs — знак числа (Qs =
«•О —число положительное, Q,= l—число отрицательное), Qj .Qo—
249
X,.
CLR-
Рнс. 4.57
модуль числа При счете в прямом коде при x2=Qs должно произ-
водиться сложение, а при x2^Qs — вычитание, поэтому направление
счета должно определяться значением сигнала fs—xsfBQs при ис-
пользовании показанного на рис. 4.57 демультиплексора 1—»-2, вы-
полненного на ЛЭ И—НЕ. Изменение значения знакового разряда
Qs должно происходить после достижения нулевого состояния счет-
чика и x2^=Qs в следующем такте. Эго обеспечивается подачей
сигнала заема иа тактовый вход триггера знака При изменении
значений Qs на выходах демультиплексора появляются кратковре-
менные ложные значения сигналов. Для блокирования этих лож-
ных сигналов на входы R счетчиков подан сигнал PD, удерживаю-
щий счетчик в нулевом состоянии иа время переходных процессов
в демультиплексоре. Схема на рис. 4.57 иллюстрирует также каска-
дирование реверсивных счетчиков с «расщепленным» тактовым сиг-
налом. Вычисление модуля числа импульсов, имеющих знак, нахо-
дит применение в устройствах обнаружения сигналов (модульных
обнаружителях).
Счетчики иа сдвигающих регистрах. Для построения таких счет
чиков необходимо использовать специальное кодирование их внут-
ренних состояний. Такое кодирование легко осуществить сдвигом
периодической последовательности символов 0 и 1 через регистр
заданной разрядности. Например, сдвиг периодической кодовой пос-
Q< 0, О, <2. Qo
ледовательности —>-0 0010010111 . 000100
10 111 через 5 разрядный регистр дает внутренние состояния,
указанные в узлах графа переходов на рис. 4.58. Приведенная ко-
довая последовательность соответствует 11-символьному коду Бар-
кера. Таблица истинности (табл, 4.13), построеинаи по графу пе-
Рис 4.58
250
Рис 4.59
1»И|С|4|.7|2|2|С[
О)
ШД®]
Таблица 4.13 Таблица 4 14
f <?. О. ft Q, Qo Q? о-у <4 □+ о4- о D5 M
2 0 0 0 1 0 0 0 1 0 0 Qo 2
4 9 0 0 10 0 0 10 0 1 0 1 0 1 0 0 0 1 1 0 Qi Qo 3
Qi 4
18 10 0 10 0 0 1 0 1
5 0 0 10 1 0 1 0 1 1 Q’Qi 5
11 0 10 11 1 0 1 1 1
Q? 6
23 14 10 111 0 1110 0 I 1 1 1 1 1 0 0 0 Q.Qt 7
28 1110 0 1 1 0 0 0 Q:. 8
24 110 0 0 1 0 0 0 1 Q, % 9
17 1 0 0 0 1 ООО 1 0 Qi 10
реходов, наглядно иллюстрирует сдвиг символов 0 и 1 от разряда
к раздяду при изменении внутренних состояний счетчика. Следова-
тельно, функция возбуждения D риггеров сдвигающею регистра
Dr=QT-i для г=1..,4, поэтому нужно найти только функцию воз-
буждения Do первого триггера регистра На рис. 4.59, а показана
диаграмма Вейча для функции (?0 (незаполненным клеткам соот-
ветствуют произвольные значения), а иа рис. 4.59,б— разбиение
диаграммы Вейча на восемь частей адресными сигналами Qt, Q2
и Qj для реализации функции возбуждения Оа на мультиплексоре
8—>1. Из рнс. 439 следует, что на информационные входы мультип-
лексора DI, можно подать сигналы: D/o=0; DJt=Q4; Dh=l; Dl3 =
=0; DIt=Q3; Dh=l; Dh=0; Dh^O.
Из диаграммы Вейча иа рис. 4.59, а видно, что 21 внутреннее состо-
яние не используется, поэтому представляет интерес поведение
счетчика при попадании его например при включении питания, в
одно нз неиспользуемых состояний. Так, если счетчик установится
г. нулевое состояние, то Q,—0 для всех г=0...4 н i Q Q>Qi—0,
DD 0. а значит, счетчик самостоятельно не выйдет нз этого состо-
яния. Кроме того, в счетчике могут возникнуть циклы из иенсполь-
251
Рис. '1 60
зуемых состояний, при попадании в которые получается счетчик
по другому модулю, чем заданный, или по тому же самому моду-
лю, ио с другими внутренними состояниями. Обычно требуется ав-
томатический выход из неиспользуемых состояний Для этого функ-
цию возбуждения Ьо представляют не в минимальной форме, не
оптимально используя произвольные значения функции Q+. Так, на
основании рис. 4.59 функции DI, можно представить в форме: й!л=
—Q3; DI, Q3; Dh=\ DI,^Q3; Dh-l; DD- Q3; £>/,=£>/3=0. Ila
рис. 4.60 показана схема генератора кола Баркера, построенная
в соответствии с полученными функциями, обеспечивающими авто-
матический выход из неиспользуемых состояний. Входы- DT и L
сдвигающего регистра можно использовать для установки началь-
ного состояния и для останова счетчика.
Для получения 11 внутренних состояний в принципе достаточ-
но использовать четыре триггера (2’>11), ио при синтезе счетчи-
ков на сдвигающем регистре часто требуется большее число триг-
геров, чем минимально необходимое. При кодировании внутренних
состояний счетчиков с помощью периодической последовательности
символов 0 и 1 следует руководствоваться правилами: число сим-
волов М в одном периоде последовательности определяет модуль
пересчета счетчика; минимальное число триггеров т определяется
из условия получения при сдвиге периодической последовательно-
сти символов 0 и 1 М различных кодовых комбинаций.
Счетчик по mod 8 задается периодической кодовой последоза-
Qi Qi Qi Q
тельиостью 0 0 0 0 1 1 11 00001111,
которой соответствует граф переходов на рис. 4 61, а Из диаграм-
мы Вейча (рис. 4.62), построенной непосредственно по графу пере-
ходов, следует, что D0—Q3. Легко показать, что при попадании
счетчика в одно из неиспользуемых состояний он будет производить
счет в соответствии с графом переходов на рис. 4.61, б Для авто-
матического выхода счетчика из неиспользуемых состояний можно
изменить любую функцию возбуждения Dr за счет произвольных
значений функции Qr Так, при
D2 - (Q2 V Qo) Qi = Q. V Qo V Qi (4 18)
252
Рис. 4.61
Рис. 4.62
Рис. 4.63
счетчик автоматически выходит из неиспользуемых состояний На
рис 4.63 показаны временные диаграммы, поясняющие работу син-
тезированного счетчика по mod 8 (построены по графу переходов
иа рис. 4.61,а). Достоинством этого счетчика является простота де-
кодирования внутренних состояний — требуются ЛЭ И, имеющие
только два входа. Так, функция QtQe= 1 только в состоянии > 1
(рнс. 4 63). Кроме того, в каждый момент изменяется выходной
сигнал только одного триггера, что гарантирует отсутствие ложных
значений сигналов в дешифраторе внутренних состояний при пе-
реходных процессах.
Счетчики, задаваемые периодической кодовой последователь-
ностью, состоящей из четного числа подряд идущих символов 0 и
1, называются счетчиками Джонсона. Так, синтезированный счетчик
является счетчиком Джоисоиа по mod 8. На рис, 4.64 приведены
счетчики Джонсона:
561ИЕ8— счетчик до mod 10 с полным дешифратором внутрен-
них состояний и асинхронным потенциальным сбросом триггеров
в нулевое состояние значением сигнала R= 1; счетчик построен на
Рис 4 64
253
5-разрядиом сдвигающем регистре с функцией возбуждения (4.18)
триггера Q2 и Do=Q<; счетчик запускается сигналом dC^G^dG^
XjGidGi, как и счетчик 176ИЕ2 (см. рис. 4.40); сигнал fo= 1 в ну-
левом состоянии всех триггер в и при счете выходы /, последова-
тельно принимают значение 1; длительность сигналов Л = 1 равна
периоду тактового сигнала; сигнал Q4= 1 в течение пяти первых
тактов, т. е. Qt=fo\/fiVhVhVf4;
561И 9—счетчик по mod 8 с полным дешифратором внутренних
состояний, построенный на 4-разрядном сдвигающем регистре
с функцией возбуждения (4.18) триггера Q2; назначение входов
С|, Сг и R такое же, что и у счетчика 561I4E8; сигнал 0з=1 в те-
чение первых четырех тасгов, т. е. Q3=foVAV/2Vf>;
561ИЕ19 — счетчик с переключаемым модулем пересчета
CTV—Variable Counter), построенный иа 5-разрядном сдвигающем
регистре с функцией возбуждения (4.18) триггера Q2 для автома-
тического выхода счетчика из неиспользуемых состояний; счетчик
имеет асинхронные потенциальные входы загрузки данных Dr зна-
чением сигнала L—\ и сбросом в нулевое состояние значением сиг-
нала /?=1 (вход R имеет приоритет перед входом L).
Изменение модуля пересчета счетчиков 561ИЕ8 и 56114Е9 про-
изводится введением обратной связи R=fj, что обеспечивает мо-
дуль пересчета M=j. В счетчике 561ИЕ19 модуль пересчета уста-
навливается введением обратной связи с выходов Qr на вход DS
последовательного впода данных в сдвигающий регистр в соответ-
ствии с табл. 4 14
Программируемый делитель частоты 564 И £15. Данная ИС сос-
тоит нз пяти вычитающих счетчиков, модули пересчета которых
программируются параллельной загрузкой данных (рнс. 4 65): Л =
= (43, Л2, Ah Ао); В=(В3, В,, Bi, Со'); С=(С3, С2, Сь Со); D=(D3,
D2, Dt, Do); K—(K2, Kt, Ко).
Числа А, В, С и D, как и в рассмотренных ранее вычитающих счет-
чиках, могут принимать значения 0...15, а чисдо К=0...7. Модуль
пересчета счетчика в целом определяется выражением
8 (Д.т 10J + D-102 + С-10* + В-10») + Л2-2? + Дг2* +
4 Ли-2° при К= 1,
10 000 при К =2,
4](Д3-214-Л, 2»)-103 + D.102 + C-’0l4-B10°l +
+ 4,24-4,,.2° при К = 3,
М—
5 (Д;). 10' + D- 10s + С. 10* + В. 10°) + 42-2? + (42px4x) X
Х2* + (+Л40)-2° при К = 5,
10 (D-102 + С-10* + В-10°) + 4 при Я=6 и 4 = 0...9,
2 1(Д3-23 + 42-2* + 4,• 2°)103 + D-10* + С-10* +
-+-зВ-10° ] + 40-2® при К 7.
При значениях К~0 и 4 счет запрещен. На загрузку чисел в счет-
чики требуется три такта, поэтому можно устанавливать только мо-
дули пересчета Л1>3 В табл 4.15 приведены минимальные Almin
и максимальные Л1та» модули пересчета, а также модуль пересчета
254
* Рис. 4.65
Рис. 4.66
Таблица 4.15
К Л,т1п ,Мп;ах м.
1 3 21327 16000
2 10000 10000 10000
3 3 1S663 16000
5 3 13329 10000
6 3 16659 10000
7 3 17331 1600'1
Л/ при значениях чисел D=C= B -Л=0 для различных значений К.
Сигнал MD (Mode — режим) управляет режимами периоди-
ческого и однократного счета. При периодическом счете (Л1=0) дли-
тельность выходного сигнала G= 1 равна периоду тактового сигнала,
а его частота равна где fn — частота тактового сигнала,
М — установленный модуль пересчета. На рис. 4 65 показано вклю-
чение ИС 564ИЕ15 для однократного запуска с помощью переклю-
чателя SIF (ИЗ — нормально замкнутый контакт). На D-триггере
Qz собрана схема исключения «дребезга», которая п нормальном
состоянии выдает значение сигнала Qs=0. При этом выходной
сигнал триггера Qi~0 устанавливает значение К=0, при котором,
как н при значении Я=4, поступает запрет па счет я производится
загрузка чисел D, С, В и Л в вычитающие счетчики. При срабаты-
вании переключателя SIIZ триггеры переходят в состояния Qi = 1
255
ii Qi = 1, что устанавливает значение числа Л'=1, разрешающее
счет (и исходном состоянии сигнал G=0). По истечении времени
/.1/7п выходной сигнал счетчика G изменяется с 0 па 1, что приво-
дит к установке в нуль триггера Qi и значения числа Я=0, посту-
пление которого на вход счетчика вызывает изменение сигнала G
с 1 на 0. Таким образом, длительность сигнала Qi = l равна M/f„.
В схеме с однократным запуском можно использовать и значение
числа Л’=4.
Максимальная частота тактового сигнала равна 1,5 МГц при
О'„,п=+5 В и 30 МГц при 1/и.и = + Ю В Потребляемая мощность
Ртах = 20 мВт. Выходные токи /^ых<12 мА, /вЫХ<1,5 мА [46].
Структурная схема и принцип работы делителя частоты изложены
в |47].
Интегральная схема 564ИЕ15 может быть использована в ка-
честве ждущего мультивибратора с перезапуском. Для этого выход
О следует соединить со входом ЛЮ, а на вход Кг, подать запуска-
ющие сигналы при К,—:0иК?=0. На рис 4 66 показаны временные
диаграммы, поясняющие работу мультивибратора. Длительность
сигнала Ко=~О должна быть не менее периода тактовою сигнала
Тк. Если интервал между импульсами К—0 меньше длительности
генерируемого сигнала G=0, то мультивибратор запускается вновь.
Для запуска мультив |братора можно использовать переключение
числа К ие только с 1 на 0 Важно только, чтобы в момент запуска
было подано число К=0 или К—4, что обеспечивает загрузку
в вычитающие счетчики модуля пересчета М.
Кольцевые счетчики. Счетчики но mod М, имеющие М выхо
дов, называются кольцевыми, если в каждый момент времени толь-
ко один выходной сигнал равен 1 (счетчик с прямыми выходами)
или 0 (счетчик с инверсными выходами). Каждое внутреннее со-
стояние счетчика идентифицируется значением сигнала на одном
из выходов, т. е, счет ведется в унитарном коде (00100. 0 или
11011. .1). С точки зрения связи внутренних состояний с выходами
счетчика ИС 561I4F8 и 561ИЕ9 (рис. 4.64) представляющие собой
счетчики Джонсона но mod 10 и mod8 с дешифраторами внутренних
состояний, следует отнести к кольцевым счетчикам Однако коль-
цевые счетчики могут быть построены более простым способом
Если ЛТ-разрядный сдвигающий регистр замкнуть в кольцо, соединив
вчход последнего триггера со входом первого триггера, и предвари-
тельно записать 1 или 0 только в один триггер, то прн сдвиге сиг-
нал, равный 1 или 0, будет проявляться в каждом такте только на
одном выходе, т. е. получится кольцевой счетчик по modA-f.
Интегральная схема 590ИР1 (рис. 4.67, a; U„ п| = +5 . -1 12 В —
вывод 8, U„ п2= -5 В — вывод 16) представляет собой Поразряд-
ный сдвигающий регистр — Qo с асинхронной потенциальной
установкой значений Q, — 1 (г=0..9) сигналом 5=0 Реализоваи-
9
иая в ИС функция Р — S П Qr позволяет получить кольцевой
г=0
счетчик по mod 11 подачей выходного сигнала Р па вход DS (Da-
ta Serial — вход последовательного ввода данных). Временные ди-
аграммы на рнс. 4.67, б поясняют работу этого кольцевого счетчи-
ка (выход Р — 0 идентифицирует 11-ое внутреннее состояние).
Выходы Qr выполнены с открытым истоком, поэтому их исобходи-
256
Рис 4 68
мо подключить через резисторы 10 .30 кОм к источнику питания
Uк пэ —15..0 В На рис 4 67,6 штриховыми линиями показаны
значения сигналов Q, при U« пч<0 В
Интегральные схемы 155ИР17 и 564ИР13 (рнс. 4 68, и) пред-
ставляют собой 12-разрядные регистры последовательных прибли-
жений, используемые для построения аналого-цифровых преобразо-
17-376
257
ватслей [48]: ST (Start) — сигнал запуска преобразования, DS —
вход последовательного ввода данных, Е (Enable) — сигнал раз-
решения преобразования, DOS (Data Output Serial) — выход по-
следовательного вывода данных, Qcc — выход триггера указания
завершения преобразования (СС — Conversion Complete), являю-
щегося самым младшим разрядом регистра, состоящего из 13 триг-
геров. Сигнал dH-=l при ST=0 устанавливает значения Qu—E,
Q,= l (г=О...1О) и Qcc=l- Затем при установке значений ST—
= 1 и Е—0 начинается ввод данных в регистр по входу DS в сто-
рону младших разрядов, причем при вводе значения DS в разряд
Or разряд Qr-i обнуляется (этим самым осуществляется адреса-
ция триггера, в который будет производиться запись значения DS
в следующем такте). Если при ST—0 значение сигнала Е было ра-
вно 1, то в первом такте после установки значений 5Г=1 и £=0
в триггер (?ц записывается 0 (значение £), а не значение DS По-
сле этого значение сигнала Е не влияет иа ввод данных DS, кото-
рый завершается при установке Qcc=0 (регистр заполнен).
Последовательная установка разрядов Qr-1 в нуль позволяет
использовать регистры последовательных приближений 155ИР17
в 564ИР13 в качестве 13-разрядных кольцевых счетчиков. Для это-
го па них следует подать ST=Qcc, DS=1 и Е =0 (рис. 4 68, а)
Временные диаграммы на рис. 4.68, в поясняют работу этого счет-
чика (тактовый сигнал не показан; длительность сигналов Qr^0
равна периоду тактового сигнала Гц). В схеме кольцевого счетчи-
ка на рис. 4.68, а модуль пересчета можно изменять в пределах
2. 13 переключением обратной связи иа выходы Q, (г=О...1О),
Если ST=Qr, то получится кольцевой счетчик по mod (12—г)
с выходами Qr=Qu.
Па рис. 4.68, г показаны временные диаграммы, поясняющие
работу счегчнка на рис. 4 68, а при подаче значения сигнала DSssO.
Триггеры QB—QiohQcc изменяют состояние с 0 на 1 одновременно,
а с 1 иа 0 — последовательно (Qus^0) Такой счетчик можно ис-
пользовать для генерации сигналов с различной скважностью
Скважность сигналов на выходах Qr равна (11—г)/13, а на выходе
Qcc—13/12. Обратную связь в этом случае также можно переклю-
чать на выходы Qr (г — 0. .10).
Кольцевые счетчики можно каскадировать для увеличения их
разрядности. На рис. 4.68, б показана схема кольцевого счетчика
по mod 25. Если положить ST=Q, при г=0.22, то получится
счетчик по mod (24—г) е выходами Qr Q23.
Коммутатор сигналов 591КН1. Двоичные счетчики с парал-
лельной асинхронной потенциальной загрузкой могут использовать-
ся для построения коммутаторов аналоговых сигналов с последо-
вательной и произвольной выборкой каналов. ИС 591КШ (рис.
4.69, а) представляет собой такой 16-канальиый коммутатор (об-
щий—вывод 7, +5 В —вывод 16, —15 В —вывод 32). Структур-
ная схема ИС591КН1 приведена на рис. 4.69, б и состоит из счетчика
по mod 16, аналогового мультиплексора демультиплексора и схемы
управления (Control Logic), состав которого показан иа рис 4 70
Сигналы DI, DO и ОЕ имеют то же самое назначение, что и у ИС
серии 590 (см. § 3 1). Параметры коммутатора: ТА.-ом— ±5 В,
Е 450 Ом* 7?отк 1 кОм, /вкл-^2,5 мкс, /ком мА.
стк
258
Ф чкняонироваиие схемы управления при DE=0 описывается
табл. 4 16 Сигнал ES=OEPt используется для обеспечения после-
Таблица 4.16
£з Ег i-i ОЕ Примечание
ООО 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 0 0 0 1 0 Комбинаци- онная схема
1 1 0 1 1 1 0 и 1 0 п 1 Автомат
17*
259
Рис 4.71
дователыюго режима выборки при каскадировании нескольких ИС
(ES—Enable Sequential Mode). Сигнал блокировки DE=0 (Disa-
ble) переводит в Z-состояние входы — выходы Dh и DO 16-ка-
нального аналогового мультиплексора-демультиплексора независи-
мо от значений других сигналов.
Если Еэ-Е2=0, схема управлепня_представляет собой комбина-
ционную схему (табл, 4 16), и при Ез=0 сигналы Е2 и Е) можно
использовать для включения ИС, так как в этом случае ОЕ=
= EfEt. На рис. 4.71 показана схема 64-канального коммутатора
с произвольной выборкой каналов, адреса которых задаются сиг-
налами As—Ао (адрес подается в обратном коде). Так как иа
рис. 4 71 сигнал L=0, то при любом изменении адресных сигналов
Аз — До прямые нх значения сразу же появляются на выходах
счетчиков по mod 16 (см. рис. 4.69,6). Адресные сигналы As и Д4
производят выбор одной нз четырех ИС. Таким образом, схема на
рис 4 71 представляет собой обычный мультиплексор-демульти-
плексор 64-+1/1-И54
Если в схеме па рис. 4 69, а положить Ёз=1, Ё2=0, Ё^О,
DEszi и замкнуть обратную связь с выхода ES иа вход L, то
счетчик на рис. 4.69, б будет переведен в режим счета с програм-
мированием модуля пересчета сигналом L=ES—OEPt—Pit так
как ОЕ— I (табл. 4 16) Поскольку асинхронная потенциальная за-
грузка числа d— (Ds, D2, Di DB) производится в состоянии счетчи-
ка /=15, то будет осуществляться последовательная коммутация
каналов Did — D/ц. Так, при d=0 (DS=D2=D1~DO= 1) получит-
260
Рис. 4.72
ся 15-канальный коммутатор с последовательной выборкой кана-
лов. Если связь с выхода £S на вход L не введена, то коммутатор
будет иметь 16 каналов с последовательной их выборкой.
Па рис. 4.72 показано каскадирование коммутаторов с последо-
вательной выборкой каналов При включении питания сигналы
£2=0 всех трех ИС до тех пор, пока конденсатор не зарядится
через резистор до UEbl, что обеспечивает включение (О£=1) толь-
ко ИС DI, так как ее вход EjsO Для этой же цели можно ис-
пользовать ключ .Sil7 или внешний сигнал. Число последовательно
коммутируемых каналов в каждой ИС программируется независи-
мо числами di==(D.,, ., D<) d.-lD,, Dt) и d^—(Dlt, . , De) Эти
числа могут принимать значения 0 15. Сигналы £S, = 0 в состоя-
нии счетчика /= 15 соответствующей ИС. Сигнал £S( 0 загружа-
ет в счетчик ИС £2 число d? при Z-состоянии ее входов-выходов.
При переходе счетчика ИС £1 из состояния j—15 в состояние j~0
устанавливаются значения сигналов О£=0 н £.Si = l этой ИС, что
приводит к ее отключению (переводу в Z-состоянне входов-выхо-
дов) и включению ИС D2 (ее сигнал ОЕ принимает значение I)
Схема на рис. 4.72 имеет кольцевую структуру, поэтому остальные
ИС работают аналогично ИС D1 При di=rf?=rf3=0 (Ог=1, г-
= 0 11) схема на рис. 4.72 является 48 канальным коммутатором
с последовательной выборкой каналов
4 S Цифровые ф зовращатели
Цифровые фазовращатели находят широкое применение в циф-
ровых следящих системах, имитаторах сигналов, отраженных т
261
Рис. 4.74
Рнс 4.73
движущихся целей, синтезаторах частот и др. На рнс. 4 73 показана
схема имитатора (GN генератор) зондирующего сигнала dG и отра-
женного от движущейся цели сигнала dG„ с периодом повторения
МТн, где Тн — период тактового сигнала Н (рис. 4.74).
Задача имитатора заключается в изменении временного положения
сигнала dG0 относительно сигнала dG на время Тн по каждой
команде dxt=I в ту или другую сторону в зависимости от значения
сигнала х2- Если сигнал х, имеет постоянную частоту, то сигнал
dGc будет перемещаться относительно сигнала dG с постоянной ско-
ростью, что соответствует имитации цели, движущейся с постоянной
радиальной скоростью.
Основным узлом имитатора является цифровой фазовращатель,
который наиболее просто выполнить на счетчике с программируемым
модулем пересчета Действительно, если при dxi=0 модуль пересче-
та Mv=Л1с, то частоты сигналов G и 60 равны, а разность их фаз
определяет задержку отраженного сигнала относительно зондирую-
щего, т. е. разность фаз содержит информацию о дальности до цели.
При подаче управляющего сигнала dxt — 1 счетчик следует переклю-
чить с модуля пересчета Мо на Л40—1 или Л40+1 в зависимости от
значений управляющего сигнала Х2, что приведет к появлению пере-
носа на один такт раньше или позже, чем при модуле пере-
счета Ма.
Чем выше частота тактового сигнала Н, тем меньше дискрет-
ность квантования фазы (дальности до цели), и тем выше качество
цифрового фазовращателя и имитатора сигналов в целом Для реа-
лизации цифрового фазовращателя можно использовать любой
4-разрядпый двоичный или двоично-десятичный счетчик как с синх-
ронной, так и с асинхронной загрузкой данных. Рассмотрим синтез
фазовращателя на ИС 531ИЕ17. Сигнал dxi=l может поступать
в произвольный момент времени, а разрешение на загрузку числа d
в счетчик _для программирования его модуля пересчета выдается
сигналом 0 (см. рис 4.52). Поэтому необходимо использовать
схему временной привязки, преобразующую сигналы dxt и jc2 в не-
которые сигналы ух и у2, управляющие загружаемыми числами d
Пусть 2Иь = Мо=5 при f/i=0 (r/xi = 0) и 1 при 0!=1
n у2 0, Л4„=Л10+1 при 0|=1 и 02=1. Этим условиям соответствует
табл 4 17, составленная для включения реверсивного счетчика
531ИЕ17 на вычитание, модуль пересчета которого Af=d+1. Загру-
жаемое в счетчик число d=(D3, D2, D, Z>c) Mv— 1. Из табл 4 17
непосредственно следует, что D3—0, D2=yty2, Di yty2, D =yi Ha
рнс. 4.75 показана схема фазовращателя, выполненная в соответст-
262
Рис. 4.75
У» у3 D3 D, л, Л,«
0 0 0 1 0 0 5
0 1 0 1 0 0 5
1 0 0 0 1 1 4
I 1 0 1 0 1 6
Таблица 417 Таблица 418
Чх Ч? D3 Dt Dj Do ч
0 0 0 0 11 5
0 1 0 0 11 5
1 0 0 0 10
1 1 0 10 0 6
вин с полученными функциями. Схема временной привязки, реали-
зованная на четырех триггерах, производит также операцию ytf/2-
Временные диаграммы на рис. 4.76 поясняют работу фазовращателя
при х2 0. Сигнал dxt=l преобразуется в потенциальный сигнал
Qs -yi = l, длительность которого равна (ЛТ0—\)Ти. Так как х2=0,
то yi=Q6=l и Qi=yt, что соответствует загрузке числа d=3. Если
же Хг=1, то ^2=0 и Q7=0, что соответствует загрузке числа d=5.
При yi=0 загружаемое число d=4. Реализация функций Di-ydli
и Oi=yiy2 в схеме временной привязки, а не на дополнительных ЛЭ
увеличивает быстродействие фазовращателя, так как любая допол-
нительная задержка сш палов D2 н Di уменьшает максимально до-
пустимую частоту тактового сигнала. Приведенная на рис. 4 75 схема
фазовращателя работает при частоте тактового сигнала /«<32 МГц,
что соответствует смещению сигнала Gv относительно сигнала О
примерно на 31 нс при поступлении сигнала dx!=l Если сигнал г2
не изменяется на интервале значений Q3= 1, то D триггер Qs для
фиксации значения сигнала х2 можно не использовать (на вход
R триггера Dt в этом случае следует подать сигнал Л'2).
263
H jnjyr^jnjnJTJTJl_njT_n
Рис. 4.76
В схеме на рис. 4 75 основное слияние на максимально допусти-
мое значение частоты тактового сигнала оказывает задержка в счет-
чике сигнала переноса Pt, так как она реализуется с помощью ЛЭ
И—ИЛИ—НЕ. Исключить влияние этой задержки на быстродейст-
вие фазовращателя можно с помощью D триггера, подключенного
к счетчику (см рнс 4 53). Так как сигнал переноса в этом случае
задерживается на один такт, то модуль пересчета увеличивается на
1, т. е. М—;/+2. В табл. 4.18 приведены числа d=M 2 для Aft = 5,
4 и 6 из которой следует, чю D3=0 О2=</1</2, £>i = i/i(/2, D0-y\. Иа
рис. 4.77 показана схема фаловращатетя, соответствующая получен-
ным функциям. Эта схема работает при частоте тактового сигнала
f««50 МГц. При построении фазовращателей на реверсивном дво-
ичном счетчике 555ИЕ7 с асинхронной загрузкой максимальная час-
тота тактового сигнала f«c7,5 МГц, а с квазисиихронной загруз
кой — /яс 14,5 МГц
Функции О, для всех допустимых значений Мо для фазовраща-
телей, построенных иа ИС 531ИЕ17, включенных иа вычитание при-
ведены в табл 4 19 из которой следует, что структура фазовраща-
теля не изменяется при изменении значения Л10, а только переклю-
чаются выходы триггеров схемы временной привязки па входы D,
(Мо—модуль пересчета для схемы выполненной по рис. 4 75, Мо —
по рис. 4 77
Пример Рассмотрим расчет основных параметров имитатора
264
Таблица 4.19
«И D, D, D,
— 3 0 0 Уг Уч Уг
3 4 0 0 У1 У2 Уг
4 5 0 1/1 Уч Уг Уч Уг
5 6 0 Уг У2 Уг Уч Уг
6 7 0 1 У1 Уч Уг
7 8 0 1 Уг Уг Уг
8 9 У1Уч Уг Уч Уг Уч Уг
9 10 Уг~У2 Уг Уг УгУ‘2 Уг
10 И 1 0 УгУч Уг
11 12 1 0 УгУ. Уг
12 13 1 Уг Уч Уг Уч У<
13 14 1 У1 Уг УгУч Уг
14 15 1 1 УгУч Уг
15 — 1 1 УгУч Уг
сигналов, отраженных от движущихся целей. Скорость перемещения
сигнала dGv относительно сигнала dG равно Vcv — Тц Fxl мкс/с, где
Тн — период тактового сигнала Fxl— частота управляющего сигна-
ла х, Свет проходит за 1 мкс расстояние в 300 м, поэтому скорость
Vcv соответствует скорости цели Va=300-7'H-FX| м/с. Пусть частота
тактового сигнала f«=50 МГц, частота зондирующих импульсов
Fc— 1 кГц, модуль пересчета Мо 5 и скорость цели Уц= 1080 км/ч
= 300 м/с Тогда Л4| = /и/Л1о-7:'с,= 10*, Г»1=Гц/300 Г« = 50 Гц и /Иг=
= fo/Fxi = 20 (рис. 4.73). Для имитации различных скоростей движе-
ния цели следует изменять частоту сигнала хь Так, иа рис. 4.73 в ка-
честве счетчика по mod Mv можно использовать ИС 564ИЕ15 с за-
грузкой данных D для программирования модуля пересчета
Цифровой фазовращатель, построенный на основе программи-
руемого счетчика с тремя модулями пересчета, является смесителем
частот fji и Fxi По каждой команде dxt = l производится уменьше-
ние или увеличение никла пересчета в зависимости от значения сиг-
нала №, это эквивалентно добавлению или исключению одного так-
265
Рис. 4.78
тового импульса <1Н с частотой Fxi Из этого следует, что фазовра-
щатель выполняет функцию (fir±Fxl)/M0 — частота сигнала
переноса Р-. (рис. 4.73). Использование фазовращателей в качестве
смесителей частот позволяет строить на их основе цифровые синте-
заторы частот.
4.6. Синтезаторы частот
Генераторы сигналов с высокой стабильностью частоты выпол-
няются как правило иа сиове кварцевых резонаторов. Во многих
цифровых системах требуется генерировать целый набор сигналов
с заданными отношениями частот. Использование нескольких незави-
симых кварцевых генераторов нерационально из-за их большей стои-
мости и трудности поддержания с высокой точностью отношения
частот в процессе эксплуатации системы. В силу этого возникает
задача синтеза частот с заданными отношениями нз одной частоты
кварцевого генератора fo. Цифровыми методами могут быть синте-
зированы только частоты /> и [г, отношение которых ft/f2 представля-
ет собой рациональное число Л1/|М2, где ЛЛиЛ! —целые числа. Если
Л14=1, то частота f2 формируется из частоты делителем частоты
с коэффициентом деления .41. Если же М^1 и Af^l, то следует
использовать более сложные схемы, называемые синтезаторами
частот.
Двоичный нормированный умножитель 155ИЕ8 49]. ИС 155ИЕ8
(рис 4 78; RMS — Synchronous 6-Bit binary Rate Multipliers) содер-
жит синхронный двоичный 6-разрядный счетчик с асинхронным
сбросом значением сигнала R=1 и ЛЭ, реализующие функции
П 1 —
Z~ \ZRTrqrST, уг = И-Qm—i—r П Q/npHriQy-l,
r=o i=0 j=o
(4.19)
_____ m— I
У = CC -7., Pm = Pe П Qr, фг -<р3 ~ 0
r=0
266
Рис. 4.79
r-l
при г =/= s, Tj = 1, тг — Р0П Qj,
j=0
где m—6, RT (Rate) —двоичные коэффициенты, ST (Strobe) —
строб, CC (Cascade Connection) — вход каскадного соединения ИС,
Ро — вход переноса, Рт — выход переноса, Тг —функции возбужде-
ния триггеров. На рис. 4 79 показаны временные диаграммы, поясня-
ющие работу 4-разрядного двоичного нормированного умножителя
(т=4). Из (4.19) следует, что входы RT, управляют числом импуль-
сов на выходе Z на интервале 7'о-2т. Таким образом, отношение
частоты тактового сигнала /0 к частоте сигнала Z иа выходе ИС
155ИЕ8 ^„/Д=Л1/26, где M=RTsRTt...RTo — двоичное число, подавае-
мое на входы RTi (Л!=0...63).
На рнс. 4.78 представлена схема каскадного соединения трех
ИС 155ИЕ8, выполняющая функцию преобразования частоты такто-
вого сигнала: Д=/о-Л1/218, где M=RT17...RTq. Действительно, из рис.
4.78 и соотношений (4.19) следует, что y2=Z3-Z2—Zi\jZ2 и
y = V2VVi = Za\/Z2\JZ1= у RTr-4r V V RTr^r x
/=12 f=6
5 II 17
хП QiV V ЯЛ-Фс П Qj = V RTr-4r. (4.2)
/=0 r=0 /=0 r—J
Если выходной сигнал схемы У подать иа счетчик по mod М\,
то получится синтезатор частот fouT=fo-M/Mi-2's, где 218 — норми-
ровочный коэффициент Недостатком данного синтезатора является
неравномерность расположения импульсов У (рис. 4.79: y=<PsV<Po)>
что приводит к скачкам фазы синтезированного сигнала.
Аналогично выполняется десятичный нормированный умножи-
тель па основе двоично-десятичного счетчика. Так, ИС SN74167 вы-
полняет функцию fr=fo‘Af/10, Л/=0...9. Схема с каскадным соедине-
нием п ИС будет выполнять функцию fy=fo’M/lOn, М=0...10л—1,
где 10” — нормировочный коэффициент.
Если коэффициенты RT, в (4 20) формировать двоичным счет-
чиком, запускаемым тактовым сигналом с постоянной частотой, то
число импульсов в единицу времени на выходе У будет увеличи-
ваться линейно. Подав сигнал У на вход xt имитатора сигналов,
можно задавать перемещение импульса dGv относительно зондиру-
ющего импульса dG с постоянным ускорением (рис. 4.73).
26Z
Синтезатор частот на накапливающих сумматорах. Накаплива-
ющий сумматор (рис. 4.80) при поступлении тактового сигнала
<///=! выполняет функцию S+=S + X, где Х= (х7, ..., х0) — двоичное
число, подаваемое на входы сумматора. S — число, хранящееся в ак-
кумуляторе (ИС 555ИР27 па рис. 4.80), S+— вычисленная сумма,
поступающая в аккумулятор. Перенос Св имеет вес 2s, и значение
С8=1 свидетельствует о переполнении аккумулятора. Частота fee
появления сигнала Св= 1 линейно зависит от X. Легко убедиться,
что fcs=X-flI/2a, где 28 — нормировочный коэффициент, т. е. синте-
затор частот на накапливающих сумматорах реализует ту же функ-
цию, что и синтезатор на ИС 155ИЕ8.
Синтезаторы частот на цифровых фазовращателях. В § 45 бы-
ло показано, что фазовращатель является смесителем частот, выпол-
няющим функцию f= (/o±/’)/Af0. На рис. 4.81 приведена структурная
Рис 4.82
Л
] ' 'four
Рис 4.81
268
схема синтезатора частот, выполненная на цифровом фазовращате-
ле fr±F, из которого следует, что f=f0±fc/M2, foui=flMi и
<421)
Если значения /0 и four заданы, то для построения синтезатора
частот необходимо найти целочисленные решения уравнения (4.21)
М2 и Мц
Пусть требуется спроектировать синтезатор трех гетеродинных
частот /ос'п=Н,2 кГц, fourz=l2 1/3 кГц и fot/тз® 14,6 кГц для при-
емника сигналов импульсно фазовой радионавигационной системы
длинноволнового диапазона «Омега» [50] при частоте кварцевого
генератора ft, = 5 МГн. Отношение частот fovri/fo = 28/Ю0-53,
foi-rt/fo—37/100-2-5а-3, /оитз//о=73/ЮО-2-53, т.е. синтезатор частот
можно построить на десятичных нормированных умножителях
SN74167 с коэффициентами 28/100, 37/100 и 73/100.
Для частоты four, уравнение (4.21) имеет единственное решение
М2=125, Mi=450, а для частоты four? — два решения М2=—75,
М1=400 и Mt=—1000, Mi =-405 (знак «минус» означает, что смеси-
тель fo±F должен производить вычитание частот). Для частоты
fours уравнение (4 21) целочисленных решений не имеет. Расширить
возможности синтеза частот можно последовательным включением
двух и большего числа фазовращателей. При использовании двух
фазовращателей (рис 4 82) следует найти целочисленные решения
Л13. М2 и Mi уравнения
1 ± 1 /М2 ± 1 /М3 = .И,-fourlf^ (4 22)
Для частоты fours уравнение (4 22) имеет 30 различных реше-
ний, в частности, М3—50, М2=500 и М]=350.
Если коэффициенты Ms и М2 положительные, то фазовращатель
можно заменить ЛЭ сумма по модулю два при условии, что пода-
ваемые на смеситель сигналы не изменяются одновременно как
с 0 на 1, так и с 1 на 0. Для упрощения синтезатора коэффициенты
Л1, можно разложить на множители для реализации делителей час-
тоты иа асинхронных импульсных счетчиках. Представлению коэф-
фициентов: М2=5-5-5, Л11=5-(Ы0 для fouri', М2=—5-5-3, A!i=
=4-10-10 для fours', М3=5-5-2, М2=5-5-2-10, Afi=5-7-10 для
fours соответствует структурная схема синтезатора, показанная па
рис. 4.83 (СВП—схема временной привязки, mod 5/4 —фазовра-
гоокгц
mod 5 1 -* mod J
—ГЛ® —77
mod 5 -«-* mod 5
fouri
СВП
mod 4/5
СВП
ЮОВкГц 112кГи
Mmod^
СВП
Ч)кГц
mod 2
, ,п '"кГц
тЛЮ
Рис 4.83
CH
mod® modЮ
/оитз
mod®-----*-
mod ВЛ —1
1!022кГц
— *
2С9
щатель, суммирующий частоты, с основным модулем пересчета
Afo=5, mod 4/5 — фазовращатель, вычитающий частоты, с основным
модулем пересчета Л7С 4). Сигналы а' и Р' формируются из не из-
меняющихся одновременно сигналов аир (Va'-VP'=0), значит,
суммирование их частот можно производить на ЛЭ сумма по моду-
лю два. Чтобы снизить потребление синтезатором мощности от ис-
точника питания во всех низкочастотных узлах, следует использо-
вать КМОП ИС
На рис 4 84 показана принципиальная схема синтезатора часто
ты foun. Фазовращатель mod 5/4 (ИС 555ИР16) выполнен по схеме
4-разрядного счетчика Джонсона е программируемым модулем пере-
счета, граф переходов которого показан на рнс. 4.85 Разрешение
иа загрузку числа d=0 выдается значением сигнала ООз=03=1, что
обеспечивает модуль пересчета Л7О=5 Загрузка же числа d=l уста-
навливает модуль пересчета Л1о—1 4 Аналогично по структурной
схеме иа рис. 4.83 строятся схемы синтезаторов для частот foun
и loun-
При выполнении синтезаторов частот на цифровых фазовраща-
телях фазовые скачки равны периоду сигнала кварцевого генерато-
ра То= 1//о. При построении же синтезаторов частот на ИС
155ИЕ8 фазовые скачки могут составлять несколько периодов 7'и."
Синтезаторы частот на основе фазовой автоподстройки частоты
(ФАПЧ) Основным элементом системы ФАПЧ является генератор,
управляемый напряжением (рис. 4.86, VCO — Voltage— controlled
Oscillators). Входы ИС 531ГГ1 имеют назначение: I:C (Frequency
Control) — вход для подачи управляющего напряжения С'гс=
270
=0...5 В; RN (Range)—вход для подачи управляющего напряже-
ния UK.v=0...5 В, задающего диапазон изменения частоты генерато-
ра под воздействием напряжения Urc\ С — входы подключения
конденсатора или кварцевого резонатора; Е (Enable) — разрешение
работы генератора (при Е=\ выход G—1); выводы 8 и 9 — корпус;
выводы 15 и 16---1-5 В (через выводы 8 и 15 подводится питание
к автогеиераторной части ИС, а через выводы 9 и 16 — к выходным
буферным усилителям). На рнс. 4.87, а показан график зависимо-
сти частоты генерируемого сигнала С от значения емкости конден-
сатора при GfC=l/».v=2 В, а на рис 4.87,6 — график зависимости
f/fa от напряжении Ufc при различных значениях напряжения UK;:.
В табл. 4 20 приведены экспериментальные значения периода T— X/f,
мкс, генерируемого сигнала для нескольких комбинаций значений
напряжений UFC н UDn при С=255 нФ (±5%) При Gn.-v=0 для
расчета частоты генерации можно использовать формулу /=500/С
МГц при емкости С, заданной в пикофарадах. На всех частотах ИС
531ГГ1 генерирует сигнал G со скважностью 2.
271
Гис. 4 88
Таблица 4 20
cR V. в
0 | 2 | 5
0 0.54 0,6 2,75
2 0,54 0,59 2,4
5 0,54 0,55 0,56
На рис. 4.88 показана структурная схема ФАПЧ. используемая
для генерации сигнала G, имеющего частоту где f0 —
опорная частота (ФЧД — фазочастотный детектор, ФНЧ —фильтр
нижних частот). При М|>Л10 частота ft>f0, т. е. схемы ФАПЧ
можно использовать для умножения частоты. На рис. 4 89 прнведе-
272
Рис. 4.91
на принципиальная схема синтезатора частот на основе ФАПЧ при
Д = 5 Mill, Л1а=<Рио+1 и б/,ч|-ь! ((7мп= 1 . 15, d,m= 1...15) Циф-
ровой ФЧД выполнен на ЛЭ И—HF а ФНЧ — на двух диодах, трех
резисторах и конденсаторе (С=10 нФ) Временные диаграммы на
рис 1 90 поясняют работу ФЧД при различных соотношениях фаз
его входных сигналов аир Синтез цифровых ФЧД изложен в [2].
Диапазон перестройки частоты foir=fo-Afl/AJn при заданной емко-
сти Ci ограничен, поэтому при изменении Л!о и Zf| в широких пре
делах может потребоваться включение конденсатора С, другой ем-
кости Идеальный синтезатор частот на основе ФАПЧ ие имеет
флюктуаций фазы генерируемого сигнала. Одиако из-за различных
помех, например по шинам питания будет наблюдаться «дрожание»
фронтов сигнала. Большие флуктуации фазы могут быть вызваны
недостаточной фильтрацией сигнала ошибки цифрового ФЧД фпльт
ром нижних частот
Синтезаторы частот на основе ФАПЧ находят широкое приме-
нение в навигации и аппаратуре связи, в устройствах частотной
настройки телевизоров, AM- и ЧМ-радиопрнемннках и др. В пере-
чистеиинх применениях требуется синтезировать радиочастоты
в диапазоне от десятков мегагерц до нескольких гигагерц. В связи
с этим возникает задача построения высокоскоростных программи-
руемых делителей частоты, называемых прескалерами (Prescaler —
предварительный делитель частрты).
Прескалеры. 11а рис. 4 91 показана структурная схема програм
мируемого делителя частоты, построенного на основе прескалера
с дзумя модулями пересчета Р и Р+1 и двух низкочастотных про
грлммирусмых вычитающих счетчиков no mod Л и mod А [49 51,
521 Использование только двух модулей пересчета в прескатере
упрощает сю реализацию. Общий модуль пересчета схемы
=NP+A. где ЛсЛ' и А=0...Р—1. Схема управления (СУ) переклю-
чает модуль пересчета прескалера — пока счетчик по mod А не
вычтет до 0 запро1раммироваиное число А, прсскалер считает по
mod (Р+1), а на промежутке времени, необходимом для вычитания
18—376
273
Рис. 1.92
числа Л'—А в счетчике по mod .V, прескалер считает по mod Р. Та-
ким образом, A7| А(Р+ 1) + (Л'—Л)Р—Л'Р+Л.
На рис. 4.92 показан программируемый делитель частоты, вы-
полненный на ИС серии 531 по изложенному методу при Р= 16
и N=2 ..256 (все счетчики 531ИЕ17 включены на вычитание). Мо-
дуль пересчета этого делителя программируется числами <1а для
счетчика по mod А и rf*i, йка для счетчика по mod Л7. Общин коэф-
фициент деления
Л11 = Л'Р + А - (dNt -2* + dN0 + 1) 16 + , (4.23)
где dvf24+dwo+l=2. .256, с/л = 0...15 Р-16, ДсМ. Функцию прсс-
калера выполняет часть схемы, обведенная на рис. 4 92 илриховой
линией. Делитель частоты реализует функцию (4.23) до значений
)оот=50 МГц. Сигнал переноса Р4=0 счетчика no mod А блокиру-
ет дальнейший счет и устанавливает выход триггера прескалера
Qp=l, запрещая программирование счетчика по mod 16/17. Сиг-
нал переноса Рв=0 счетчика по mod .V устанавливает значение
Р4 = 1 счетчика по mod Л при dA^=0, разрешая переключение модуля
пересчета прескалера с 16 на 17.
На рис. 4.93 показана структурная схема генератора радиочас-
тот, выполненная па основе прескалера с двумя модулями пересче-
та: Р и Р+1. Пусть f0=5 МГц, А1о =2 ..212, М-2...28, А 0...15, Р=
= 16. Тогда (Л,Р+Л)гаах=4111. Из рис. 4.93 следует, что four—
=fn(NP+A), где /я — частота опорного сигнала ФЧД (R—Referen-
ce). Если положить Л1о=4ОО, то опорная частота 12 5 кГц и час-
тоту four можно устанавливать с дискретом 12,5 кГц в диапазоне
274
Рис. 4 93
Рис. 4.94
400 кГц... 51,3875 МГц. При использовании данного синтезатора час-
тот в приемной аппаратуре можно производить как грубую, так
и точную настройку приемника. Грубая настройка осуществляется
изменением коэффициента Л\ а точная — коэффициента Д при по-
стоянном значении (V.
Синтезаторы частот на основе ФАПЧ особенно эффективны прн
управлении модулями пересчета Л1(1, Л' и .4 с номошыо микропро-
цессоров. Если ФЧД дополнить схемой, вырабатывающей сигнал за-
хвата частоты (сигнал ошибки невелик), то можно построить устрой-
ство автоматического поиска передающих станций в заданном диа-
пазоне частот. Для перестройки генератора VCO в широком диапа-
зоне следует использовать варикапы, управляемые микропроцессо-
ром с помощью цифроаналогового преобразователя.
Для увеличения максимальной рабочей частоты нрескалеры из-
готовляются по ЭСЛ-технолопш. На рис. 4 94.0 представлена ехе
ма прескалера, содержащая счетчик no mod 10/11 и управляющую
модулем пересчета логику. На триггерах Q>, Qi и Qo реализован
сдвигающий регистр, а на трипере — счетчик по mod 2. Функция
возбуждения Do= (MVQsjQiVQ?. где М=М1\'Мг — сигнал пере-
ключения модуля пересчета прескалера. На рис. 4.94,6 показан граф
переходов прескалера, вычисленный на основании функций DB и ($—
— Сигнал Q3 изменяется с 0 иа 1 только прн переходе из
состояния /—3 в состояние /=15 (Л4=0) или /=14 (Л!=1). Если
сигнал М, управляющий модулем пересчета, формировать схемой,
срабатывающей по сигналу dQ3=1, то время ее реакции может со-
ставлять до восьми периодов тактового сигнала Н.
Прескалеры серин 193 могут иметь как ЭСЛ, так и ТТЛ-выходы.
18'
275
Рис 4.95
Для ЭСТ выходов и'ьх>+4,15 В u 3,5 В при t/ц.п + 5В.
Управляющие входы /И| и Л1г имеют ЭСЛ уровень (?’х^4,15 В
и ТТЛ-уровень 1/£х. Входы и выходы с ЭСЛ уровнем будем обозна-
чав буквой Е (например Qw и ЛДе). При управлении входами
Л1,е и Л1гЕ от ТТЛ ИС следует повысить уровень 1/*ых с помощью
резисторов, подключенных к Ua На рис. 4.95 показаны прескалеры:
193ИЕ2 (вывод 8—корпус вывод 16 — UB и=+5,2 В) — счет-
чик по mod 10 при Л1Е= А1.ь\/Л'Ь<-:= 1 И по mod 11 при М£ = 0;
193ИЕЗ (вывод8 — корпус, вывод 16—UB п = +5,0 В)—назна-
чение такое же, что и ИС 193ИЕ2, но имеет и ТТЛ-выход с откры-
тым коллектором.
В табл. 4.21 приведены основные параметры ИС серии 193.
Тактовый вход нельзя считать динамическим, так как минимальная
Таблица 4 21
Параметр ИЕ ИЕЗ ИЕ-> 1 Е5А(Б) ИЕ7 ПЦ1
Модуль пересчета Максимальная ча- стота, МГц 10/11 10/11 32 4 4 640/704
выход ЭСЛ 500 200 — 1500(1300) 2000 —
выход ТТЛ —- 200 200 — — 1000
Минимальная ча- стота, МГц 40 30 40 150 200 70
Размах входного 400... 400... 400... 600... 800... —
напряжения, мВ 800 800 800 900 1000 100
Тек потребления, мА 65 20 14 ПО 150
частота тактового сигната ограничена некоторой величиной (табл.
4.21). Если тактовые входы не подключены, то прескалеры представ-
ляют собой генераторы. Так. ИС 193ИЕЗ при неподключенных так-
товых входах генерирует сигнал с частотой 300 МГц (иа выходе
Q3 после деления на 10 частота сигнала равна 30 МГц). Тактовые
входы С имеют посюяниый уровень смешения +2.. +2,5 В, поэтому
тактовый сигнал можно подавать через конденсатор. ИС 193ИЕЗ
имеет парафазный тактовый вход, но тактовый сигнал можно по-
276
•Рис. 4.96
Рис. 4.97
давать только на одни вход, второй не подключают или подключают
через конденсатор к корпусу. Неиспользуемый управляющий вход
Л11Е или М2е можно не подключать к внешним цепям, так как в ис-
ходном состоянии на нем задай уровень О В.
На рис. 4.96 показано использование прескалера 193HE3 для
построения программируемого делителя частоты подобно показанно-
му на рис. 4.92. При указанных на рис 4.96 значениях резисторов
и конденсаторов схема работает на частотах свыше 100 МГц. Дели-
тель частоты выполняет функцию Mt<=NP+A, где Р=10, A=dt =
=0...9, Д<Л' и iV=2...256.
Прескалеры можно использовать для построения высокоско-
ростных цифровых фазовращателей. На рнс. 4.97 показана схема
фазовращателя, построенная на счетч же с тремя модулями пересче-
та: A!t, = Afo = 21 при dxi = 0 (Qb = O), ЛД =Л1о— 1 =20 при </Л1 = 1 (<?в =
= 1) и *2=1. Afi>=Afo + l=22 при dxi = l (Сб~ I) и х2 = 0. Па триг-
герах Q5 н Qe выполнена схема временной привязки управляющего
сигнала Xi (такая же, как и на рис. 4.77). Для получения .модуля
пересчета Л4О=21 вь одной сигнал прескалера Q3 следует подать на
счетчик по mod 2 (триггер Q4), а его выход QA на вход управления
Л1е прескалера. Таким образом достигается изменение модуля пе-
ресчета прескалера с 10 на 11 и с 11 на 10 по завершении каждого
полного цикла его работы, т. е. частота выходного сигнала фазо-
вращателя получается делением частоты тактового сигнала пре-
скалера на 21. Табл. 4.22 задает функцию A1ie для трех модулей
пересчета ЛД=20, 21 и 22, из которой следует, что XsQeVQcQ*.
Для реализации этой функции можно использовать один разряд
4 разрядного мультиплексора 2->1 531КП11. Чтобы увеличить быст-
родействие схемы управления входом Л11Е прескалера, выход муль-
типлексора подай иа схему временной привязки на триггере Q?. Вре-
менные диаграммы на рнс. 4.98 поясняют функци пирование фазо-
277
х2^0
Рис. 4.98
J3311EU 193ПЦ1
Рис. 4 99
Таблица 4.22
хг Q6 М1Е м,
0 0 0 0 21
0 0 1 1 21
0 1 0 0 22
0 1 1 0 22
1 0 0 0 21
1 0 1 1 21
1 1 0 1 20
1 1 1 1 20
вращателя. Работает фазовращатель па частоте свыше 100 МГц при
указанных на рнс. 4.97 значениях резисторов и емкости конденса-
тора.
Для предварительного снижения частоты выпускаются преска-
лсры с одним модулем пересчета (непрограммируемые), а также
с последовательным включением непрограммируемого и программи-
руемого счетчиков. На рис. 4.99 показаны прескалеры:
193ИЕ4 (вывод 8 — корпус, вывод 16—-Un.n= +5,2 В)—счетчик
по mod 32 с ТТЛ-выходом;
1931IE5, 193ИЕ7 (вывод 8 — корпус, вывод 16—U„.n= +6,3)—
счетчик по mod 4 с ЭСЛ выходом с открытым эмиттером;
193ПЦ1 (выводы 8 и 9 — корпус, выв д 16—с/ип—5 В, вывод
1 баланс) — последовательно включенные счетчики по mod 64
п mod 10/11 (счетчик по mod 640/704) с ТТЛ-выходом.
4.7. Примеры проектирования последовательностных схем
При проектировании цифровых устройств на ИС средней степени
интеграции обычные методы :интеза (таблицы истинности, диаграм-
мы Вейча и др.) оказываются непригодными, хотя и могут быть эф-
фективно использованы при решении вспомогательных задач, как,
например, это было показано при проектировании цифровых фазо-
278
Рис. 4.100
вращателей. Основными предпосылками для проектирования цифро-
вых устройств на ИС средней степени интеграции являются глубокое
понимание решаемой задачи и детальное знание законов функцио-
нирования значительного числа ИС, выраженных в аналитической
форме. В этом случае достаточно сложные цифровые устройства мо-
гу! быть спроектированы эвристическим методом, который делает
невидимыми для заказчика устройства все рассуждения разработ-
чика, приведшие к получению правильно функционирующей схемы.
Следующие три простейших примера иллюстрируют эвристический
метод проектирования.
Матричные шифраторы клавиатуры. Пусть клавиатура содер-
жит 64 клавиши, каждой из которых приписан свой 6-разрядный
двоичный код. При нажатии любой клавиши на шину данных микро-
ЭВМ должен выдаваться двоичный код клавиши, а на шину управ-
ления— сигнал запроса прерывания IR (Interrupt Request). Явно
напрашивающееся решение задачи построения шифратора 64X6
с помощью приоритетных шифраторов 155ИВ1 нельзи считать прием-
лемым, так как требуется девять ИС, потребляющих большую мощ-
ность, для уменьшения которой следует использовать КМОП ИС.
Наиболее эффективным решением задачи является матричное скани-
рование клавиатуры, которое легко выполнить с помощью 6-разряд-
ного счетчика, дешифратора 3X8 и мультиплексора 8->1 (рис. 4.100).
При замыкании любой клавиши /=0...63 выходной сигнал ИС
4КП2 примет значение 1 в момент времени, когда 6-разрядный дво-
ичный счетчик (561ИЕ11, 561ИЕ10) установится в состоя! ие /, что
приведет к получению значения сигнала //?=!, который блокирует
279
Рис. 4.101
дальнейшие изменения состояния счетчика. Пока клавиша нажата
иа шину данных, будет выдаваться число j—DOi.DO^ и сигнал
/Я—1. При отпускании клавиши сигнал IR установится в С и счет-
чик продолжит счет. Дешифратор 561ПД1 периодически вырабаты-
вает с частотой /'=7000/128—55 Гц на восьми выходах сигналы
Л,= ), производящие сканирование клавиатуры.
Чем ниже частота задающего генератора (триггер Шмитта
561ТЛ1), тем надежнее исключается" «дребез!» контактов клавиш.
Прн частоте генератора 7 кГц «дребезг» надежно устраняется даже
для невысококачественной клавиатуры типа ВМ16-7. Если требуется
шифратор клавиатуры 16X4, то нз схемы иа рис. 4.100 следует ис-
ключить ИС 561IIE10 и 561ИД1, включив вместо них дешифратор
1X2 (ЛЭ НЕ) состояния триггера счетчика 561ИЕ11. В этом
случае остаются только клавиши с номерами /—О...! 5.
Генератор программируемых пачек импульсов. Часто требуется
по нажатию кнопки получить не одиночный импульс, а пачку из
Л' импульсов с программируемым числом .V. Пусть требуется зада-
вать Л'=1 .31. Для решения поставленной задачи наиболее подходит
ИС 155ИЕ8 (рис. 4.101). С помощью кнопки «/V» и 5 разрядного
счетчика (561ИЕ10) устанавливается необходимый двоичный код
числа <V, который индицируется с помощью пяти светодиодов или
шкального индикатора. При нажатии кнопки «ST» (Start) подается
разрешение на счет ИС 155ИЕ8. Сигнал переноса Рв=0 останавли-
вает счет. Кнопкой «/?» производится сброс 5-разрядпого счетчика
в нулевое состояние.
Анализатор переключательных функций Для анализа функций,
выполняемых КС, па нее следует последовательно подать все ком-
бинации значений входных переменных хр, р—l...n н зафиксировать
значения выходных сигналов f<j(xn, ., Xi), q—\...k. Для автоматиче-
ской регистрации значений функций необходимо использовать гене-
280
Рис 4 102
ратор периодически повторяющихся наборов переменных хр и инди-
катор значений функций с синхронной разверткой. На рис. 4.102 ио
казан простейший анализатор переключательных функций f (х«, .,
X;) с индикацией их значений с помощью 16 светодиодов. Светодно
ды можно расположить в форме диаграммы Вейча и использовать
анализатор в учебных целях для самоконтроля студентами правиль-
ности минимизации функций при выполнении лабораторных работ.
Л 8. Часовые интегральные схемы
Для проектирования электронных часов выпускаются более де-
сятка ИС, выполняемых по КМОП-технологии. К этим ИС относят-
ся также рассмотренные в § 3.10 преобразователи двоично-десятич-
ного кода в семнсегментный. Для измерения времени часовые ИС
содержат делители частоты и счетчики по пю<1 10 и mod 6. Для ре-
гистрации текущею времени наиболее часто используются жидкокрис-
таллические, люминесцентные и светодиодные семисегментные ин-
дикаторы.
На рис. 4.103 показаны простейшие часовые ИС:
176ИЕЗ — 5-разрядный счетчик по mod 6 с преобразователем
кода внутренних состояний Q4—Qo в семисегментный код (располо-
жение и обозначение сегментов см. на рис. 3.103, в);
176ИЕ4 — 5-разрядныи счетчик no mod 10 с преобразователем
кода внутренних состояний Q4—Qo в семисегмеитиый код;
176ИЕ5 — счетчик по mod 29 (Qs—Qo) и mod 2е (Q?—Qo) со схе-
мой для подключения кварцевого резонатора на частоту 2IS=
= 32768 Гн.
Функционирование ИС 176ИЕЗ и 176ИЕ4 описывается табл.
4.23 (/—номер внутреннего состояния счетчиков; j 0.5 для ИС
176ИЕЗ, сигналы Я=1 устанавливают состояние /=0—асинхронный
потенциальный сброс). Сигналы управления сегментами определяют -
281
Г76ИЕА
176ИЕЗ
176ИЕ5
A
В
C
В
E
F
G
' S
№
П
!L
U
S
176ИЕ5
Рис. 4.103
Таблица 4.23
/ 176ИЕЗ, 176ИЕ1 176ИЕЗ 176ИЕ1
lb It Id If la Q. <2. 9< Q,
0 1 I 1 1 1 1 0 0 0 0 0
1 0 1 I 0 0 0 0 0 0 0 0
2 110 110 1 0 1 0 0
3 1111001 0 1 0 0
4 0 1 1 0 0 1 I 0 1 0 1
5 10 110 11 1 I 1 1
6 10 11111 — — I 1
7 1 1 1 0 0 0 0 -— — 1 1
8 1 1 1 1 1 I 1 — — 1 1
9 1 1 1 1 0 I 1 — 1 0
ся функциями ул=!.\&Р, , ya=fa<&P Структурная схема ИС 176ИЕ5
приведена иа рис. 4.103. При подключении кварцевого резонатора
на частоту 215 Гц на выходе сигнал будет иметь частоту 64 Гн.
Этот сигнал подается на входы Р ИС 176ИЕЗ и 176ИЕ4 для преос
разования постоянных уровней напряжений ул, Ус в переменные
в случае применения жидкокристаллических индикаторов. Сигналы
с частотой 215 Гц на выходах G и (J ИС 176ИЕ5 могут использо-
ваться в преобразователях постоянного напряжения. Если соединить
выход Qe со входом С счетчика по mod 2а, то на выходах Q, и Q6
будут получены сигналы, имеющие частоты 2 и 1 Гц соответственно.
На рис 4.104 приведена схема электронных часов, построенная
на основе описанных ИС Для регистрации текущего времени ис-
пользуется жидкокристаллический индикатор ИЖКЦ2-6/17 [25]. на
общий электрод 43 которого подается сигнал Р. Назначение t ыво-
дов А„—G,n ИС 176ИЕЗ и 176ИЕ4 указано в табл. 4.24. Счет до
24 ч обеспечивается ЛЭ И, в качестве которого используется 1/3 ИС
282
Рнс 4 104
Таблица 4.24
Выгоды ИС На?нячеши
Л 1-0'1 Единицы се- кунд
Л2.-О2 Десятки се- кунд
АЗ—03 Единицы минут
А1—04 Десятки минут
Д5-О5 Единицы часов
>16—06 Десятки часов
Таблица 4.25
Номер ВЫГОД Чистота, сигнала. Гн
12; 13; 14; 32768
11 1024
1, 2, 3; 15 128
6 2
4 1
561ЛП13. Кнопка 8117 7 служит для сброса счетчиков секунд и ми-
нут. Перевод минут и часов осуществляется с помощью двух мульти-
плексоров 2->1 (2/3 ИС 176ЛС1) и кнопок SIE2 и 511/3. При нажа
тин этих кнопок на вход счетчиков минут и часов будут поступать
сигналы с частотой 2 Гц. Источником питания электронных часов
может служить батарейка на 4,5 В
283
Рис 4 105
Рис 4 106
На рис. 4.105 показаны ИС, предназначенные для построения
электронных часов с большими функциональными возможностями
176ИЕ12 — счетчик по mod 21Ь (Qi<—<2о) с дешифратором 2X4
и счетчик по mod 60 (делитель частоты па 60);
176ИЕ13 — счетчик минут и часов текущего времени и будильни-
ка со схемой равнозначности кодов; сигнал CR изменяется с 1 па 0
каждые 24 ч (при переполнении счетчиков текущего времени)- при
срабатывании будильника на выходе HS па одну минуту появляется
переменный сигнал со скважностью 16 и частотой 128 Гн (остальное
время //5=0);
176ИЕ17 — счетчики числа (1...31), дня педели (1...7) и месяца
(1...12) календаря, на выходы Л, В и С выдается двоичный код дня
педели (Л — младший разряд);
176ИЕ18— выполняет функции, подобные функциям ИС
176ИЕ12 (совместно с ИС 176ИДЗ предназначена для управления
люминесцентными индикаторами).
Структурная схема ИС 176ИЕ12 приведена на рис. 4.106, а в
табл. 4.25 указаны частоты сигналов на некоторых выводах этой
ИС. Временные диаграммы на рис. 4.107 поясняют связь между сиг-
налами Q, и Ts—Тв (сигналы Го и Г2 имеют кратковременные лож-
ные значения). На рис. 4 108 п 4.109 показана схема электронных
часов с календарем и будильником, в которой для визуальной регист-
рации информации используется 6-разрядный жидкокристалличес
кий индикатор ИЖКЦ2-6/17 (назначение сигналов /п=1...6,
указано в табл. 4 24). Начальная синхронизация ИС 176ИЕ12,
176ИЕ13 н 176ИЕ17 производится нажатием кнопки SWO, что при-
водит к совмещению по времени внешних сигналов Г, ИС 176ИЕ12
284
Рис I 107
Рис, 4.108
с аналогичными внутренними сигналами 7j ИС 176ИЕ13 и 176ИЕ17
(внутренние сигналы Г, формируются из сигнала Q4, имеющего час-
тоту 1024 Гц с помощью счетчиков по mod 8 и дешифраторов 2X4).
При нажатии кнопки SIFO сигнал 7? ИС 176ИЕ13 принимает значе-
ние 1 и устанавливает в 0 счетчик по mod 8 и счетчик минут текущего
времени и в 1 сигнал RO (Reset Output). В свою очередь, сигнал
RO= 1 устанавливает в 0 счетчики ИС 176ИЕ12 и счетчик но mod 8
ИС 176ИЕ17 Два старших разряда счетчиков по mod 8 ИС 176ИЕ.13
и 176ИЕ17 управляют мультиплексным выводом информации на вы
ходы DO3—DO0 Внутренние же сигналы Т , однозначно связанные
с состоянием двух старших разрядов счетчика по mod 8, использу-
ются для управления установкой (переводом) времени, будильника,
числа, дня недели и месяца Управление переводом и выводом допол-
285
Рис. 4 109
Таблица 4 26
7
T'i
Выгод иа выходы DO,— 1:0г, ИС 176ИЕ13/ЧН7
о
Т\
Т2
Тз
К
Т\
T'i
Т'л
Единиц минут ТВ/младшего разряда месяца К
Десятков минут ТВ,'старшего разряда месяца К
Единиц часов ТВ/млалтего разряда числа К
Десятков часов ТВ/старшего разряда числа К
Единиц минут Б/дня недели К
Десятков минут Б/0
Единиц часов Б/0
Десятков часов Б/0
286
Рис 4 110
интельно осуществляется сигналами
Т = То • SIT, V 7, • SIP3 V 7. Sil’,, (4.24)
где 5ТГ|=1, если контакт SlTj замкнут (для ИС 176ИЕ13 положили
51Г =0; если SlTi=l, то 7=0; см. рис 4.108). В табл. 4.26 приве-
дена зависимость выводимой информации о г значений сигналов Г
и Г (Tn-SWi— Ф, TfSWs =Ф), а в табл. 4.27 — зависимость измене-
Таблица 4.27
т Переход
17(ИЕ)3 I76.IEI7
То Минут ТВ Числа К
Л Часов ТВ Месяца К
T'„V7I Минут и часов ТВ Числа и месяца К
7dV72 Минут Б Дня недели К
7,V7a Часов Б Не производится
7<)V7iV72 Минут и часов Б Дня педели К
ння (перевода) информации от значения сигнала Т (ТВ — текущее
время, Б—будильник, К — календарь). Сигнал S7?=l устанавлива-
ет (если используется) первое число, первый месяц и первый лень не-
дели; ио следует иметь в виду, что при этом нарушается синхрониза-
ция ИС 176ИЕ17 с ИС 176ИЕ12
На рис. 4.107 приведены временные соотношения между сигна-
лами Т/ ИС 176ИЕ12 и сигналами LO, DOx—bOa ИС 176ИЕ13
и 176ИЕ17 после установления синхронизации. Сигнал LO предназ-
начен для управления загрузкой данных DOS—DO(I в ИС 176ИД2,
но при наличии календаря (176ИЕ17) ие может бытьиспользоваи, так
как выход LO переводится в Z-состояние значением сигнала ОЕ=
=SU7,=0, включающим календарь (CS=SlTi=l) При CS = 0 вы-
ходы DO3—DO0 ИС 176ИЕ17 находятся в Z-состоянни и отключен
перевод, а при ОЕ—0 выходы DO3—DO0 ИС 176ИЕ13 находятся
в Z-состоянни, но перевод не отключен Поэтому сигнал 7 для этой
ИС стробируется сигналом SIT,. Более правильным было бы спро-
ектировать ИС 176ИЕ13 так, чтобы сигнал ОЕ=0 отключал перевод
н не переводил в Z-состоянне выход LO. По указанной причине сиг-
нал загрузки L приходится формировать дополнительной схемой
(ИС 561ТМ2 на рис. 4.108). Временные диаграммы па рис. 4.110
поясняют ее работу.
Интегральная схема 561ЛС2 па рис 4 109 выполняет функции
Li=L T,, т. е. формирует сигналы управления загрузкой для четы-
287
Рис. 4111
рех ИС 176ИД2 в соответствии с табл. 4.26 (при наличии синхрони-
зации временные положения сигналов Г;-и Гу совпадают). ЛЭ сум-
ма по модулю два (ИС 561ЛП2) служат для отображения на ин-
дикаторе положения двух переключателей — 51Г1(5и/| = 1 — включен
календарь) и SWz5(SW's= I — включен усилитель звукового сигнала;
рис. 4.111). При .SUy, = l на жидкокристаллическом индикаторе полу-
чается негативное изображение десятков секунд, а при •SU75= 1 —
единиц секунд.
Сигнал HS при непосредственном звуковом воспроизведении
имеет неприятное звучание (128 Гц) 11а рпс. 4 111 показана схема
преобразования сигнала HS в восьмитональный периодический сиг-
нал. Частота сигнала SD равна 1 Гц. а скважность —2, поэтому
мультиплексор-демультиплексор 564КП2 по адресным входам пере-
ключается через 0,5 с. Сигналы Q3 и Qa поступают с ИС 176ИЕ4
(см. рис. 4 109). поэтому в cooiветствнп с табл 4.23 коммутация вхо-
дов 14С 564КП2 производится в последовательности: (=0, 1,0, 1,0,1,
0, 1, 2, 3, 6, 7,6, 7,6, 7, 6, 7, 4,5 (далее последовательность периодичес-
ки повторяется). Схема на рис. 4.111, состоящая из ИС 564КП2
и Двух левых ЛЭ, представляет собой управляемый автоколебатель-
ный мультивибратор. Частота генерируемого нм сигнала определяет-
ся постоянной времени (Ri+R0)Ct, где R,—сопротивление резис-
торов, подключенных ко входам О/, При /?,+/?„-= 24 кОм, С, 10 нФ
и IRi п=+5 В частота равна примерно 2 кГц. Мультивибратор вклю-
чается только при поступлении импульсов на вход //S, что обеспе-
чивает детектор, выполненный на диоде и конденсаторе Су. При от-
сутствии импульсов на входе IIS усилитель звукового сигнала на
транзисторах КТ315Г и КТ361Г тока ие потребляет. Усилитель обес-
печивает ток 50 мА. Ток потребления электронных часов при запре-
те генерации мультивибратора или выключенном усилителе звукового
сигнала равен 80 мкА при UK п=+5 В.
Рассмотренная схема электронных часов достаточно сложна
из за невозможности мультиплексного управления жидкокристалли-
ческим индикатором. На рис. 4 112 показана схема электронных часов
с календарем и будильником, выполненная с использованием люми-
288
несиентиого индикатора ИВЛ1-7/5 с мультиплексным управлением
разрядами (S/1 — Select Anode, SG — Select Grid, CT — Cathode,
PH — Point High, PI. — Point Lou). Параметры индикатора [25]
напряжение накала катода Ucr~5 В, ток накала /Ст= 120 мА, на-
пряжение анодов (7 л = 27 В, ток анодов //,<12 мА, напряжение се-
ток U(; = 27 В, ток сеток /о<12 мА.
Одноименные выходы ИС 176ИЕ18 н 176ИЕ12 имеют одинако-
вое назначение (см. рнс. 4.105), но некоторые выходы ИС 176ИЕ18
выполнены с открытым истоком, что позволяет подавать на них че-
рез резисторы отрицательное напряжение так же, как и на ИС
176ИДЗ (см. § 3.10). Назначение кнопок и переключателей SWi(i=
0...5) такое же, что и па рис. 4.108 и 4.111. Сигналы Т ИС 176ИЕ13
в 17GHE17 описываются выражением (4 24), по здесь для формиро-
вания функции Т следует использовать диоды для отсечки отрица-
тельного напряжения (—27 В).
Интегральная схема 176ИЕ18 содержит генератор звукового
сигнала. При подаче па вход генератора GI хотя бы одного им-
пульса HS па его выход GO в течение одной минуты выдается сиг-
нал, имеющий частоту 2048 Гц, с паузой 0,5 с и периодом 1 с. Этот
сигнал можно подавать непосредственно на пьезоэлектрический гене
ратор звукового сигнала типа ЗП-1. Вход М ИС 176ИЕ18 использу-
ется для изменения скважности сигналов Т,, а значит, и яркости
свечения индикатора. При Л!=1 скважность увеличивается в 4 раза
и сигналы Т пе воспринимаются ИС 176ИЕ13 и 176ИЕ17, т. е. функ-
цию Т следует представить в виде Т— (T0 SVf/t\yTl-SW3\/Ti-SWi)&
&М.
19-376
289
Рис. 4 113
Рнс. 4.114
290
На рис. 4.113 приведен стабилизированный источник питания
электронных часов с люминесцентным индикатором. Напряжение
U« ni = +9 В получается с помощью стабилитрона Д814Б и исполь-
зуется для питания всех ИС и пьезоэлектрического генератора зву-
кового сигнала. Для равномерного свечения разрядов индикатора
следует использовать переменное напряжение накала катода ( — 5 В).
Надежное гашение сегментов разрядов индикатора обеспечивается
напряжением смещения, подаваемым на среднюю точку накальной
обмотки трансформатора через стабилитрон Д814Л. Резисторы
4,7 Ом; 1,5 и 4,7 кОм включены для защиты ИС стабилизатора на-
пряжения КР142ЕН2Б от перегрузок по току (от короткого замы-
кания; часы же потребляют ток порядка 2...3 мА). С помощью ре-
зистора 22 кОм устанавливается (регулируется) напряжение пита-
пня UH.n2=—27 В Основную мощность от источника питания по-
требляет цепь накала катода.
На рис. 4.114 представлена четвертая схема электронных часов,
выполненная на основе светодиодных семисегментных индикаторов
ЛЛС324А. В этой схеме календарь не используется, поэтому загрузка
данных DOS—DOo в НС 176ИД2 производится сигналом LO, выра-
батываемым ИС 176ИЕ13. Кварцевый резонатор с резисторами
и конденсаторами обозначен узлом OSC, а схема формирования
функции Т—узлом 5IV’. Схемы этих узлов такие же, что и на рис.
4.112. Вход М ИС 176IIEI8 может быть использован, как и в пре-
дыдущих электронных часах, для управления яркостью индикатора.
При напряжении питания 1Л,.п = + 12 В потребляемый ток /потр^
5^85 мА при Л1=0 и /цотрС35 мА при Л4=1. В схеме электронных
часов на рнс 4.112 люминесцентный индикатор можно заменить на
четыре светодиодных семисегмеитных индикатора типа АЛС324Л,
добавив ИС 561ЛН2 и заменив (А,.л2=—27 В па О В.
4 9 Линейные азтоматы
Синхронный автомат называется линейным, если комбинацион-
ная схема описывается лишенными функциями, а в качестве элемен
тов памяти используются D-триггеры (элементы задержки). Линей-
ные функции п методы построения линейных комбинационных схем
были рассмотрены в § 3.12.
Линейные автоматы находят самое разнообразное применение
в различных областях техники [43]. Здесь не представляется возмож-
ным рассмотреть все аспекты применения линейных автоматов по-
этому рассмотрим только пример построения генератора троичной
последовательности, обладающей идеальной периодической автокор-
реляционной функцией. Как следует из [41, 42], многие троичные по-
следовательности, обладающие указанным свойством, могут быть
получены с помощью генератора, общая структурная схема которо
го показана на рис. 4 115 (D — элементы задержки, f — некоторый
преобразователь).
Умножение на постоянные коэффициенты а, Ь, с и сложение вы-
полняются по некоторому модулю q. Возьмем q—7, тогда числа иа
входах и выходах сумматоров и умножителей можно представить
3 разрядным двоичным кодом. В соответствии с этим элементы «а
держкн D (рис. 4.115), будут представлять собой совокупность трех
3-разрядных сдвигающих регистров.
19*
291
Рис. 4 117
Преобразователь f преобразует поступающие на его вход числа
0,1,..., 6 в сигналы, управляющие модулятором радиоимпульсов. Если
на вход преобразователя f поступает число X— (xs, х2, х,) = 0, то
радиоимпульс не формируется. При поступлении на вход преобразо-
вателя f чисел I, 2 и 4 должен формироваться радиоимпульс с на-
чальной фазой <р=0. Если же на вход преобразователя f поступают
числа 3, 5 и 6, то должен формироваться радиоимпульс с началь-
ной фазой <р л. На основании сказанного закон функционирования
преобразователя f можно описать таблицей истинности (табл. 4.28),
задающей функции f( и f2 (/, = 1 соответствует формированию радио-
Таблица 4.28
*: А'., X, ff h
ООО 0 0 0 1 1 0 10 1 0 11 0 10 0 1 10 1 0 110 0 0 0 0 1 0 1 1
импульса с начальной фазой <р=0, а [2=1 соответствует формиро-
ванию радиоимпульса с начальной фазой <р=л; х3, х2, Xi — разряды
числа, поступающего на вход преобразователя f). Составив иа ос-
новании табл. 4.28 диаграммы Вейча (рис. 4.116) для функций /1
и f2, можно получить /| = Х|©х2©хз, f2=xtx2V Xlx3\/ х2х3. Легко за-
метить, что для реализации этих функций можно использовать 1-
разрядный двоичный сумматор (h —сумма, f2— перенос).
Выбор коэффициентов а, b и с производится иа основании тео-
рии троичных по’ледовадельностей [41, 42]. Так, прн о=2, Ь—1 и с—
=0 схема, показанная на рнс. 4.115, генерирует периодическую тро-
ичную последовательность +0+++-1-----------1-+0++Ч---------|-+
—I—+ + + + +—+0—1-—О-----------+-----0+—4- +------1- +0— + —
+00 длиною .V—57, периодическая автокорреляционная функция ко-
торой имеет все боковые лепестки, р-звпые пулю (основной лепесток
равен 49).
Принципиальная схема генератора (прн а=2, 5=1 и с=0 пока-
зана па рис. 4.117 (микросхемы 564ИР2 и 56411VH). Умножение на
два достигается циклическим сдвигом разрядов числа Х=(х3, х2,
Xi), т е. 2А'=(хг, Xi, xs). На двух двоичных 4-разрядных суммато-
рах выполнен сумматор по модулю 7, производящий вычисление
(У+2Х)„= ((//з, ys, t/i) + (xs, Xi, xs))g. Если при включении питания
сдвигающие регистры установятся в нулевое состояние, то генератор
не выйдет из него. Запись в регистр ненулевого состояния можно
осуществить по входу переноса второго двоичного сумматора, под-
ключив его к кнопке. Таким же способом могут быть построены
и другие генераторы троичных последовательностей.
Прияеженис
I аблниа П1.
ИС Т ГЛ серий
ГС | SNM/54 1 133 155 530 531 а» •55 153! К-33 Номер рисункз
ЛИ ;:3 z-пз лпз ЛП4 ЛПЗ ЛП6 Г 1 П31 ИВЗ НД1 илз ИД1 1 :д5 ИД6 НД7 ИД8 ИД9 11(10 или ИД 12 1 Д13 ПД14 ИД 19 ИЕ1 ИЕ2 1IE4 НЕ5 ИЕ6 ИЕ7 ИЕЙ НЕ9 ИЕ!0 ЛЕИ НЕ 14 ИЕ15 ИС16 ИР17 НЕ 18 НН 19 ИК1 ИК2 121 123 240 241 244 245 124 148 14т 141 154 155 156 42 138 145 139 159 90 А 90А 93А 192 193 97 160 161А 162 196 197 168 169 163 393 Ani25S05 381 + - + ++4- + ++++++ + _ + ++++++++ ++++++ +++ + ++ + ++ + + + +++ + + - н 4 4 -1 1 4 4 4 4 4 4 4- 4 4 4 - - h 4- 1 -L 4- 4- 4- -L 4- 4- 4- 4- 4- 4- 4- 4- 4- + + 4- 4- 4- 4- + + 4- 4- 4- 4- 4- 4- 4- 4 4- 4- 4- + 4- 4- -L 4- 4- 4- + 4- + + 4- 4- 4- +4-4- 4-4- 4- 4-4- +4-4- + 2.78,0 2.78,6 2.27 2.20 2.20 2.20 2.23,в 4.86 3.28,0 3.28,6 3.2 3.5 3.5 3.5 3.2 3.5 3.111 3.111 3.2 3-105 3.104,6 3.105 3.5 3.5 4.39 4.39 4.39 4.38 4.51 4.51 4.78 4 43 4.43 4.43 4.38 4.38 4.51 4.51 4.43 4.38 3.69 3 56
Продолжение габл. П1
ИС SN74/54 133 ;55 530 531 533 555 1531 1533 Номер рисунка
ИМ! ИМ2 имз ИМ5 ИМ6 ИП2 ИПЗ ИП4 ИП5 ИП6 ИП7 ИП8 ИР1 ИР8 ИР9 ИРЮ ИРИ ИР12 ИР13 ИР15 ИР 16 ИР17 ИР18 ИРИ ИР20 ИР21 ИР22 ИР23 ИР 24 ИР25 ИР26 ИР27 ИР29 ИР31 ИР32 ИРЗЗ ИР34 КП! КП2 КП5 КГ17 КПП КП12 КП13 КП14 КП15 КП16 КП17 80 82 83А 183 283 180 181 182 280 242 243 261 ‘5А 164 165 А 166Л 194 195 198 173 295В DM2504 Am25S07 Arn25S08 Ain25S09 350 373 374 299 395А 670 377 323 170 573 873 150 153 152 151 257 253 298 258 251 157 353 _! + 4* _! + + + 4 + 4- + + ++++ + + ++ + +++ +++ + + + + + + + + + + + + + + + + + +++++++ + + H—K++-H—{-+4—г + ++ ++ +H—1—H++ ++ + + ++++++ ++++ ++ ++ ++++ + + ++++ + ++ + 1 + 4- 4- + + + 4- + 4- 4- 4- 4- 4- 4- + 4- + 4- + 4- + + + + + 4- + +++ 4- ++ +++ + ++++++ ++++++++ 3.46 3.46 3 46 3.16 3.48,6 3.31,0 3.51 3.53 3.33,a 2.23,a 2.23,6 3 67 4.6 1.3 + .8,a 4.8 6 4.11 4.6 4 12, a 2 69 4.6 4.68,0 2.69 2.69 2.67 3.12,6 2 49 2.67 4.12,6 4.7 4.30 2.69 4.12,6 4.3 4.30 2 49 2 47 3 10 3.10 3.9 3.10 3.11 3.11 3.12,0 3 11 3 11 3.10 3.11 295
294
Продолжение табл П1
КС SN74;51 лзз 155 533 531 533 555 1531 1 | 1533 hk).vi‘p рисунка
КШН ЛЛ1 ЛЛ2 ЛАЗ JIA4 ЛЛ6 ЛА7 ЛАЯ ЛЛ9 ЛАЮ ЛАН Л.А12 Л А13 Л.А15 ЛАЮ ЛА 17 ЛА 18 ЛА19 ЛД1 ЛДЗ ЛЕ1 ЛЕ2 ЛЕЗ ЛЕА ЛЕ5 ЛЕ6 ЛЕ7 Л! 11 ЛИ2 ЛИЗ ЛИ4 ЛИ5 Л116 ЛЛ1 ЛЛ2 ЛН1 ЛН2 ЛНЗ Л115 Л! 16 ЛГ13 ЛНЗ ЛП5 /1117 Л118 л; 19 ЛП10 лпн 158 20 30 00 10 •10 22 01 03 12 37 38 140 75452 134 60 02 23 25 27 23 128 280 03 09 И 15 75-151 21 32 75453 01 05 06 16 366А 86 75450 125 07 365А 367А +++++++ +++ + +++ + ++ + + + ++++ +++->- i + 4- 4- 4- 4- + 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 1 4- + 4- + 4- 4- 4- 4- + 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4-4- 4- 4-4-4- 4- 4- 4- 4-4- 4-4- 4-4- 4-4-4-4-4-4-4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- + 4- 4- -F 4- + 4- 4 4- 4- 4- 4- “Г 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- -1- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 4- 3.10 2.2, д 2 2,е 2.2,6 2.2,г 2.2,6 2 2.6 2.2,в 2.2,6 2.2,г 2.2,6 2.2,6 2.2.6 2.2,6 2.2,6 2.19,6 2.13 2.19,6 2.6,6 2.6,6 2.2.8 2.6,6 2.3,6 2.2, г 2.2,8 2.2,8 2.3,6 2.2.6 2.2.6 2.2, в 2.2,в 2.13 2.2,6 2 2.6 2.13 2.2,0 2.2.а 2.2,о 2 2 а 2.20 2.3,в 2.3,г 2.2.6 2.14,0 2.20 2.2,а 2.20 2.20
226
Окончание табл П1
ПС .474/5-1 133 155 530 531 533 555 1531 1531 Момер рисунка
ЛП12 ЛР1 ЛРЗ ЛР1 ЛР9 ЛГ 10 Л1 п ЛР13 ПП4 I1P6 I1P7 РЕЗ РЕ4 РЕ21 РЕ22 РЕ23 РЕ24 РП1 РПЗ РУ2 РУ5 РУ7 РУ8 РУ9 РУП СП1 "I BI ТВ6 ТВ9 ТВ 10 твн ТВ15 ТЛ1 ТЛ2 ТЛЗ ТМ2 ТМ5 ТМ7 ТМ8 ТМ9 ТР2 ХЛ1 ХЛ1 136 50 53 55 64 65 51 54 49 184 185 N8223B 6275 187 187 187 187 170 172 89 F93410 F93415 189 289 DM85568 85 72 107Л 112 113 114 109А 13 14 132 74 77 75 175 174 279 + + + + + + Г -I- ++ + + +•+ + + + + + + + + 4-4- +++++++4-+ +++ 4-++ + + + + + + 4- + + + + + + + ++ ++ + + + +++ +++ + + + + + + + + + + + + + + + + _! + + + + + 4- + 4- 4- + + + + + + + 4- + + + + + + 2.2,6 2.5 2.5 2.4 2.5 2 11 ,в 2.4 2.5 3.1G6 3.97,6 3 99,6 3 76 3.115 3 114 3 114 3.113 3.113 4.30 4.31 4 17 4 17 4 17 1 17 4 17 4.18 3.38,6 2 6Ч 2.68 2 68 2 68 2.68 2.68 2.2,6 2.2,а 2.2,6 2.67 2 47 2.17 2.67 2.67 2.46,а 2 48,6 2 48 в
297
Таблица П2
ИС КМОП серий
ПС МС! или CD4000 164 176 561 564 1561 Номер рисунка
АГ1 4098 ч- Ч" 2.81
ИД1 4028 + ч- + 3.2
ИД2 4543 + 3.107
идз — + 3.107
ИД4 4055 ч- 3.107
идз 4056 ч- 3.107
ИЕ1 4024 + 4.40
ИЕ2 ТА-5971 Ч- 4 40
ИЕЗ — ч- 4.103
ИЕ4 — Ч- 4.103
ИЕ5 — ч- 4.103
ИЕЗ 4017 ч- 4.64
ИЕЗ 4022 + ч- 4.64
ИЕЮ 4520 ч- ч- 4 43
ЙЕН 4516 ч- Ч- 4.51
ИЕ12 — ч- 4 105
ИЕ13 — ч- 4.105
ИЕ14 4029 _L -С 4 51
ЙЕ 15 4059 ч- + 4.65
ИЕЮ 4020 ч- 4.40
ИЕ17 — -1- 4.105
ИЕ18 — ч- 4.105
ИЕ19 4018 ч- + 4.64
ИК1 — ч- ч- 3.9
ИМ1 4008 -h ч- ч- 3.46
И112 4585 + ч- 3.38,6
ИПЗ 4581 ч- 3.51
ИП4 4582 ч- 3.53
ИГ15 4554 Ч" ч* 3.64
ИР1 4006 -L 4.4
ИР2 4015 ч- + 4.3
11РЗ — ч- 4.10
ИР4 4031 ч- 4.5
ИР6 4034 ч- 4.10
ИР9 4035 ч- ч- 4.10
ИР10 4006 ч- 4.4
ИРИ 4580 “I" ч- 4.31
ИР12 4580 ч- ч- 4 31
ИР 13 ММ54С995 + 4 6ч,а
К1Н 4052 ч- ч- 3.20
КП2 4051 Ч- ч- 3.20
КП 4016 ч- 3.20
КТЗ 4066 ч- ч- ч- 3.20
ЛА7 4011 + ч- + ч- 2.7 6
ЛЛ8 4012 + + ч- —L. 2.7,г
298
Окончание табл. П2
IIC MCI или CD4000 161 176 561 561 1561 Номер рисуина
ЛАЭ 4023 + + + + + 2.7,в
ЛАЮ 40 Ю7 4- 2.28,<
ЛЕ5 4001 + + + 4- 2.7,6
ЛЕ6 4002 + + 4- 2.7,г
ЛЕЮ 4025 + 4- 4- 2.7,8
ЛИ! — 4- + 2.8
ЛН1 4502 + 4- 2.19,8
ЛН2 4069 + 4* 2.28,а
ЛНЗ 4503ВС 4- 2.20
ЛГ12 4030 4- 4- 4- 2.7,6
ЛП4 4000 + 2.8
ЛПИ — + 2.8
ЛП12 — + 2.8
ЛП13 — 4- + 2.8
ЛС1 — + 4- 3.9
ЛС2 4019 4- + 3.9
ПУ! — + 2.29
ПУ2 4009 + 2.29
ПУЗ 4010 + 2.29
ПУ4 4050 + 4- 4- 2.28,а
ПУ5 40109 + 2.30
ПУ6 40109 4- 2.30
ПУ7 — 4- 4- 2.30
ПУ8 — + 4- 2.30
РУ2 40061 + 4- 4- 4.19
СА1 4531 + 4- 3.34
ТВ! 4027 + 4- 4- 2.68
ТЛ1 4093 4- 4- 4- 2.7,6
ТМ1 4003 + 2.67
ТМ2 4013 + + 4- 2.67
ТМЗ 4042 4- 4- 2.47
ТР2 4043 4- 4- 2.46,г
УМ! 4054 4- З.Ю9
Таблица ПЗ
ТТЛ, КМОП и п-МОП ИС
ИС Аналог Технология How*p ри сунка
132РУ2 М2102А 4 п-МОП 4.19
132РУ4 2125А 4.19
132РУ5 М2147 » 4 20
188РУ2 CD4061A КМОП 4.19
299
Продолжение табл. ПЗ
НС Аналог Технология Помер рне.унка
193ИЕ2 SP8685A ЭСЛ/ТТЛШ 4 95
193HE3 SP8C90A То же 4.95
193ИЕ4 SP8655A В 4.99
19311Е5А SP8617B в 4 99
193ИЕ5Б SP86I9B в 4.99
193ИЕ7 SP86I9 в 4.99
193ПЦ1 — в 4 99
514ПД1 — гтл 3.106
514ИД2 — То же 3.106
514КТ1 — В 3.104
514ПР1 — в 3.106
537РУ2 НМ-6504-5 КМОП 4.20
537РА 3 НМ-6504-5 в 4.20
537РУ8 ТС5516 В 4.20
537 РУ 10 HMG516-9 V 4.20
537 РУ 13 ТС5514А в 4 20
556РТ1 82S100 ттлш 3.92
556РТ4 3601 3.78
55GPT5 3601 в 3.78
556РТ7 SS2S191 в 3.78
556РТ11 93427С в 3.78
556РТ17 3624 А В 3.78
556РТ18 НМ77661-5 В 3.78
55914111 — ТТЛ 2.16,6
55911П2 DS7640 в 2.16,а
55911 ИЗ DS7641 в 2 27
5591И14 8Т23 » 2 16,6
5591 If 15 8124 в 2.16,и
559ИП6 МС3440 в 2 27
лг9'.!>7 SN75124 в 2 16. а
565РУ2 8102 А-4 п-МОП 4.19
565РУЗ MK41I6P-4 В 4.27
565РУ5 MK4I64N в 4 27
565РУ6 М2118-1 в 4.27
57IX Л 4 SX71LS368A мттлш 2.20
571ХЛ5 SN74LS367A МТТЛ1П 2.20
573РФ2 2716 липзмоп 3.89,а
573РФ5 2716 в 3.89.а
580BA8G 8286 ттлш 2.25,6
580В.А87 8287 в 2.25 ,г
580ИР82 8282 в 2.49
5”0ИР83 8283 » 2.49
579АП16 3216 тглш 2.25,а
589АП26 3226 » 2.25,6
589ИК03 3003 в 3.55
589ИР12 3212 в 2.51
589РУ01 3101А « 4.17
59011Р! — КМОП 4.67,а
ЗСО
Окончание табл ПЗ
1 с Аналог ГеХНОЛО! !<« Номер рисунка
590КН1 3708 КМОП 3.22
590КН2 HI 1800 » 3.22
590КН HI509A » 3.22
590КН4 Hl 5043 » 3.22
590КН5 Hl 201 » 3.22
590К116 Н1508А « 3.22
590КН7 Hl 5046 3.22
590КН9 H15048A » 3.22
591 КН 1 MEM5116 » 4 69,а
I006BI11 NE555 Биполярная 2 73,6
1102ЛП2 SN75113 ТТЛ 2.18, а
11О2ЛПЗ DS8831 » 2.18,6
11О2АП4 SN75454 » 2.13
1102АГ15 SN75430 » 2 14
1102АП6 SN75431 » 2 13
Н02АП7 SN75432 » 2.13
1102АП8 SN75433 » 2 13
11О2АП9 SN75434 » 2.13
1102ЛП10 SN75460 » 2.14
1102 АП Н SN75461 » 2.13
1102 АП 12 SN75462 » 2.13
1102АП13 SN75463 2.13
1102АП14 SN75464 « 2.13
1107ПВ1 TDC1014 Биполярная 3.125
1107ПВ2 TDC1007 » 3.125
1802ВР4 MPY12 ттлш 3.70
1802ИР1 — 4.30
18О4ВР1 Am2902 » 3 53
1804ИР1 Am2918 » 2.67
1804ИР2 Am2920 » 2.69
1809РУ1 — п-МОП 4.26
301
Список литературы
1.
2.
3
4
5.
6
7
8
9
10.
11
12
13.
14.
15
16
17
18
Миллер Р Теория переключательных схем: В 2-х т./Пер.
с англ. — М.: Наука 1970, 1971. — Т. 1, 2.
Пухальский Г. И Логическое проектирование цифровых уст-
ройств радиотехнических систем. — Л.: Изд-во ЛГУ, 1976.—
231 с.
Kuhn Е. Ilandbuch TTL-und CMOS-Schaltkreise—Berlin: VEB
Verlag Technik, 1985 — 408 s.
Streng К. K. Daten digitalcr integrierter Schaltkreise (TTL-
Schaltkreise). — Berlin: Militarverlag der DDR, 1985. — 224 s.
Бердолт, Феррис, Гриффит. Высококачественные Шотки/ТТЛ ИС,
изготовленные по технологии окисной изоляции//Электроиика —
1979 —№ 5, —С. 31.
Лебосс Б. Усовершенствованные Шотки/ТТЛ ИС вместо быстро-
действующих МОП-схем//Электроинка,—1981 —№ 9.—С. 77—80.
Интегральные микросхемы. Снравочник/Б. В Тарабрин, Л Ф Лу-
кин, Ю. Н Смирнов и др; Под ред. Б. В. Тарабрииа М: Радио
и связь, 1984. — 528 с
Применение интегральных микросхем в электронной вычисли-
тельной технике: Справочинк/Р. В. Данилов, С. А. Ельцова,
Ю. П. Иванов и др Под ред. Б Н Файзулаева, Б. В. Тарабри
па — М : Радио н связь, 1986 —384 с.
Лайибек Р. Быстродействующие логические КМОП ИС фирм
.Motorola и №11опа1//Электроннка.— 1981. — № 14 —С. 9—11.
Кейпис Р. Современное состояние н перспективы развития тех-
нологий БИС//Электроннка 1979. — № 19 —С. 23—34.
Новая серия 1'“--"
1985 — № 22.— С. 94.
Серия КМОП логических схем с временем задержки 5 ис//Элек-
троника. — 1986. — Ле 24. — С 55.
ГОСТ 2.743—82. Обозначения условные графические в схемах
Элементы цифровой техники
Коуги II М. Архитектура конвейерных ЭВМ- Пер. с англ —М.:
Радио н связь, 1985. — 360 с.
Титце У., Шенк К Полупроводниковая схемотехника: Справоч-
ное руководство//Пер. с нем. — М.: Мир, 1983. — 512 с.
Шило В Л Функциональные аналоговые интегральные микро-
схемы.— М.: Радио и связь, 1982 — 128 с.
Коломбет Е. А. Таймеры. — М.: Радио н связь, 1983. — 128 с.
Supplement to the TTL Data Book for Design Engineers. First
Edition//Tcxas Instruments Incorporated, 1974. — 640 p.
, ,______г ......— • -'V*. U4S 1-1- --- Ч->. 1 1.
Кейпис Р Современное состояние н перспективы развития тех-
птлп.й виг "Электроника 1979. — № 19. — С. 23—34.
КМОП-схем фирмы «Еа!гс1и10»//Электроинка.
302
19 Мик Дж Брик Дж. Проектирование микропроцессорных уст-
ройств с разрядно-модульной организацией: В 2-х книгах/Пср.
с англ. — М : Мир, 1984. — Кн. 1. — 253 с.
20 Мик Дж., Брик Дж. Проектирование микропроцессорных уст-
ройств с разрядно модульной организацией В 2-х книгах/, Пер.
с англ. — VI Мир, 1984. — Кн 2. — 223 с.
21 Березенко А. И Микропроцессорные комплекты повышенного
быстродействия. — М.: Радио н связь 1981. — 168 с.
22 . Маршалл М. 16-бпт n-канхтьный МОП умножитель с 100 нс бы-
стродействием, конкурирующий с биполярными прнборами//Элек-
тропнка.— 1981. № 14. — С. 3, 4.
23 . Коул Б. К. Рост выпуска логических ИС, программируемых по-
требителем//— Электроника — 1986. — № 2. — С 41—53
24 . Щербаков О. А. Особенности применения ПЛМ в микропроцес-
сорных системах//Микроироцессорные средства и системы.—
1986, —№ 2 — С. 80—82.
25 Вуколов Н. И., Михайлов А. Н Знакосинтезируюшне индикато-
ры Справочиик/Под ред В П. Балашова. — М : Радио и связь,
1987, —576 с.
26 Голдсуорт Б Проектирование цифровых логических устройств:
Пер с англ М. В. Сергиевского/Под ред. Ю. П. Тоичеева — М:
Машиностроение, 1985 —288 с.
27 . Полупроводниковые БИС запоминающих устройств; Справочник/
В. В. Баранов, Н В. Бекии, А Ю. Гордонов и др; Под ред.
А Ю. Гордонова н Ю Н. Дьяксва — М : Радио н связь, 1986 —
360 с.
28 . СППЗУ емкостью 64 К с временем выборки 250 нс//Электроннка,
1980, № 22, с. 101.
29 Микропроцессоры: Справочное пособие для разработчиков су-
довой РЭА/Г. Г. Гришин, А. А. Мошков, О В. Ольшанский,
Ю. А. Овечкин —Л. Судостроение, 1987. — 520 с
30 Щелкунов Н. Н., Диаиов А. П. Процедуры программирования
логических матрпц//Микропронсссорные средства и системы —
1986 — № 2, —С 71—76
31 . Угрюмое Е П. Проектирование элементов и узлов ЭВМ: Учеб,
пособие для спец ЭВМ вузов —М.: Высш шк„ 1987 — 318 с.
32 Пупырев Е И. Перестраиваемые автоматы и микропроцессорные
системы. — М Паука, 1984 —192 с.
33 Полупроводниковые приборы: Диоды, тиристоры, оптоэлектрон-
ные приборы- Свравочник/Под общ. ред II II. Горюнова. — М:
Энергоатомиздат, 1983.—744 с.
34 Назарьяи А Р., Неблюдов В. А., Щетинин Ю И Накопитель ни
формации КР555РЕ4 емкостью 16 К для генератора символов//
Электронная промышленность.— 1981 —№ 2 —С. 46
35 . Гиллесси К., Ханч К., Малииовски К. Уменьшение количества
адресных линий в светодиодных пидикаторах//Электроника —
1982 —№ 1—С. 86—91.
36 Аллан Р. Уменьшение числа управляющих линий на основе сжа-
тия данных//Элс.ктроннка.— 1980 —№ 6. — С. 5—6
37 Применение интегральных схем. Практическое руководство.
В 2-х кн.: Пер с англ./Под ред. А. Уильямса.—М.: Мир. 1987.—
413 с.
38 Уэр Ф Лии Л Уонг Р. и др Комплект быстродействующих
64-разрядиых СБИС для выполнения операций двойной точно-
303
стп над числами с плавающей точкой/уЭлсктроника— 1984 —
№ 14 — С. 22—29
39 Федорков Б. Г., Телец В. А., Дегтяренко В П Микроэлектрон-
ные цифро-аналоговые и аналого-цифровые преобразователи —
М.: Радио и связь, 1984 — 120 г.
40 . Питерсон У., Уэлдон Э Коды, исправляющие ошибки Пер
с англ./Пот ред Р. Л Добрушина и С П. Самойленко. — М.
Мир. 1976 —594 с.
41 Ипатов В. П. Троичные последовательности с идеальными перио-
дическими автокорреляциоппьГмн свойствамн//Раднотехника и
электроника.— 1979. — № 10. — С. 2053—2057.
42 . Ипатов В. П. К теории троичных последовательностей с идеаль-
ными периодическими автокорреляционными снойствами//Радио-
техннка н электроника.— 1980 —№ 4 —С. 723—727
43 . Гилл Л Линейные последовательностные машины. Пер. с англ./
Под ред Я 3. Цыпкина. — М: Наука, 1974. — 288 с.
44 Фридман А.. Менон П Теория и проектирование переключатель-
ных схем: Пер. с апгт./Под ре.т. В А. Тафта — М: Мир, 1978.—
580 с
45 Клингман Э. Проектирование микропроцессорных систем: Пер.
с англ 'Под ред. С Д Пашкеева —М. Мир, 1980 —575 с.
46 . Streng К. К. Daten digitaler integrierter Schaltkreise (CMOS —
Schaltkreise). — Berlin: Militarvcrlag tier DDR, 1987.— 192 s.
47 . Ланцов А. А., Зворыкин Л H., Осипов И Ф. Цифровые устрой-
ства иа комплементарных МДП интегральных микросхемах —
М Радио и связь, 1983.—272 с.
48 Шило В. Л. Популярные цифровые микросхемы: Справочник—
М : Радио и связь, 1987 —352 с.
49 Оберман Р М. Счет и счетчики: Пер. с англ.. — М.: Радио
и связь. 4984.— 176 с.
50 . Ярлыков М С. Статистическая теория радионавигации. — М:
Радио и связь, 1985. —344 с
51 . Хэтчетт Дж. Новые ИС для схем ФАПЧ, упрощающие конструи-
рование синтезаторов сигналов высокой частоты//—Электрони-
ка — 1980 — № 22. — С. 42—52
52 . Хэтчетт Дж. Экономичный синтезатор с предварительным масш-
табированием частоты//Элек1роиика. — 1983. — №11.—С 57, 58