Автор: Лехин С.Н.
Теги: компьютерные технологии компьютерные науки схемотехника издательство бхв-петербург
ISBN: 978-5-9775-0353-2
Год: 2010
Текст
СХЕМОТЕХНИКА
ЭВМ
Арифметические и логические основы цифровой техники
Схемотехника цифровых логических элементов
Комбинационные и последовательностные схемы
Полупроводниковые запоминающие устройства
Программируемая логика
Цифроаналоговые и аналого-цифровые преобразователи
С. Н. Лехин
СХЕМОТЕХНИКА
ЭВМ
Рекомендовано учебно-методическим объединением вузов
по университетскому политехническому образованию в качестве
учебного пособия для студентов высших учебных заведений,
обучающихся по специальности 230101
«Вычислительные машины, комплексы, системы и сети»
Санкт-Петербург
«БХВ-Петербург»
2010
УДК 681.3.06
ББК 32.973.26-018.2
Л52
Лехин С. Н.
Л52 Схемотехника ЭВМ. — СПб.: БХВ-Петербург, 2010. — 672 с.: ил. —
(Учебная литература для вузов)
ISBN 978-5-9775-0353-2
Рассматриваются схемотехнические решения, используемые при построении цифро-
вых логических элементов, вопросы синтеза комбинационных и последовательностных
цифровых устройств по заданному алгоритму работы, а также процедуры анализа их
функционирования. Освещены методы анализа помех в линиях передачи цифровых сиг-
налов и цепях питания. Приведены структуры и схемотехника полупроводниковых запо-
минающих устройств, схем программируемой логики и вспомогательных узлов цифровой
техники. Рассмотрены вопросы схемотехники цифроаналоговых и аналого-цифровых
преобразователей информации.
Для студентов технических вузов, инженеров и специалистов,
работающих в области разработки цифровой аппаратуры
УДК 681.3.06
ББК 32.973.26-018.2
Рецензенты:
Ю. М. Смирнов, д. т. н., профессор, член-корреспондент РАН, завкафедрой “Интегрированные
системы управления" Санкт-Петербургского государственного политехнического университета;
Г. М. Емельянов, д. т. н., профессор, завкафедрой программного обеспечения вычислительной
техники института электронных и информационных систем Новгородского государственного
университета им. Я. Мудрого.
Группа подготовки издания:
Главный редактор
Зам. главного редактора
Зав. редакцией
Редактор
Компьютерная верстка
Корректор
Дизайн серии
Оформление обложки
Фото
Зав. производством
Екатерина Кондукова
Евгений Рыбаков
Григорий Добин
Юрий Рожко
Натальи Караваевой
Виктория Пиотровская
Инны Тачиной
Елены Беляевой
Кирилла Сергеева
Николай Тверских
Лицензия ИД № 02429 от 24.07.00. Подписано в печать 01.10.09.
Формат УОхЮО’Дв. Печать офсетная. Усл. печ. л. 32,25.
Тираж 1500 экз. Заказ № 3985
"БХВ-Петербург", 190005, Санкт-Петербург, Измайловский пр., 29.
Санитарно-эпидемиологическое заключение на продукцию
Ne 77.99.60.953.Д.005770.05.09 от 26.05.2009 г. выдано Федеральной службой
по надзору в сфере защиты прав потребителей и благополучия человека.
Отпечатано с готовых диапозитивов
в ГУП "Типография "Наука"
199034, Санкт-Петербург, 9 линия, 12
ISBN 978-5-9775-0353-2
О Лехин С. Н., 2009
О Оформление, издательство "БХВ-Петербург". 2009
Оглавление
Введение........................................................1
Глава 1. Арифметические и логические основы цифровой техники.....3
1.1. Системы счисления, кодированное представление чисел
для обработки в ЦВМ..........................................3
1.2. Логические переменные и функции...........................10
Контрольные вопросы............................................30
Глава 2. Схемотехника цифровых логических элементов............31
2.1. Принципы построения логических элементов..................31
2.2. Основные параметры и характеристики логических элементов..41
2.3. Транзисторный ключ........................................48
2.4. Схемотехника ТТЛ-вентилей.................................55
2.5. Разновидности ТТЛ и ТТЛШ логических элементов.............84
2.6. ЭСЛ логические элементы...................................94
2.7. Логические элементы на КМОП-структурах...................104
2.8. Способы согласования логических элементов................119
Контрольные вопросы...........................................125
Глава 3. Помехи в цепях питания цифровых узлов
и линиях передачи управляющих сигналов........................127
3.1. Причины возникновения помех по цепям питания и методы
борьбы с ними.................................................. 127
3.2. Влияние параметров линий связи на процессы передачи
цифровых сигналов.............................................137
3.3. Методы согласования линий связи..........................165
3.4. Способы уменьшения помех при передаче цифровых сигналов..173
Контрольные вопросы...........................................176
IV
Оглавление
Глава 4. Цифровые узлы и устройства комбинационного типа......177
4.1. Классификация цифровых устройств........................177
4.2. Состязания в комбинационных схемах......................180
4.3. Преобразователи кода....................................194
4.4. Дешифраторы.............................................197
4.5. Шифратор приоритетов....................................213
4.6. Мультиплексоры..........................................220
4.7. Схемы контроля четности.................................230
4.8. Мажоритарные элементы...................................235
4.9. Цифровые компараторы....................................238
4.10. Сумматоры двоичных кодов чисел..........................243
4.11. Устройства вычитания двоичных кодов чисел..............258
4.12. Сумматоры двоично-десятичных кодов.....................262
4.13. Арифметико-логические устройства.......................267
4.14. Умножители двоичных кодов чисел........................270
Контрольные вопросы........................................ 274
Глава 5. Цифровые устройства последовательностного типа......275
5.1. Триггеры................................................275
5.2. Регистры................................................301
5.3. Накапливающий сумматор..................................318
5.4. Кольцевой счетчик.......................................321
5.5. Счетчик Джонсона........................................332
5.6. Двоичные счетчики.......................................340
5.7. Счетчики с произвольным и управляемым модулем счета.....360
5.8. Делители и синтезаторы частоты..........................382
Контрольные вопросы..........................................393
Глава 6. Полупроводниковые запоминающие устройства...........395
6.1. Классификация и структурная организация полупроводниковых
запоминающих устройств.......................................395
6.2. Схемотехника ячеек накопителей статических запоминающих
устройств....................................................422
6.3. Динамические запоминающие устройства....................430
6.4. Постоянные и перепрограммируемые запоминающие устройства.456
Контрольные вопросы..........................................469
Глава 7. Программируемые логические интегральные схемы.......471
7.1. Принципы обработки цифровых данных......................471
7.2. Способы реализации логических функций...................476
Оглавление
V
7.3. Принципы построения и элементы программируемых логических
интегральных схем.............................................483
7.4. Периферийное сканирование цифровых устройств.............496
Контрольные вопросы...........................................500
Глава 8. Интерфейсные и вспомогательные цифровые узлы.........501
8.1. Периферийные узлы цифровых устройств.....................501
8.2. Формирователи импульсов на логических элементах..........506
8.3. Генераторы цифровых сигналов на логических элементах.....514
8.4. Генераторы с кварцевой стабилизацией частоты.............531
Контрольные вопросы...........................................538
Глава 9. Элементы и системы отображения цифровой информации...539
9.1. Способы управления одиночными светодиодными индикаторами.539
9.2. Системы отображения многоразрядных цифровых данных.......543
9.3. Жидкокристаллические индикаторы и способы управления ими.550
Контрольные вопросы...........................................560
Глава 10. Цифроаналоговые и аналого-цифровые преобразователи..561
10.1. Основные параметры и характеристики ЦАП.................568
10.2. Принципы построения ЦАП прямого преобразования..........571
10.3. Умножающие ЦАП..........................................594
10.4. ЦАП с косвенным преобразованием.........................598
10.5. Области применения ЦАП..................................602
10.6. Основные параметры и характеристики аналого-цифровых
преобразователей..............................................604
10.7. Аналого-цифровые преобразователи с непосредственным
преобразованием...............................................609
10.8. АЦП с косвенным преобразованием.........................629
10.9. Области применения АЦП..................................647
Контрольные вопросы...........................................648
Литература....................................................651
Предметный указатель..........................................655
Введение
Современные средства цифровой вычислительной техники строятся на раз-
личной элементной базе, в состав которой входят как узлы, выполняющие
конкретные операции обработки цифровых сигналов, так и сложные про-
граммируемые устройства. Они реализуются на различной элементной базе,
включающей диоды, биполярные и полевые транзисторы.
Основой любого цифрового устройства являются простейшие элементы, вы-
полняющие основные логические операции. Они изготавливаются с исполь-
зованием различных схемотехнических и технологических решений (транзи-
сторно-транзисторная логика, вентили на комплементарных полевых
транзисторах, эмиттерно-связанная логика и т. п.). На первых этапах развития
цифровой схемотехники эти элементьГбыли основными "кирпичиками", из
которых собирались сложные цифровые устройства.
С развитием полупроводниковой микроэлектроники появилась возможность
создавать на одном кристалле функционально законченные цифровые узлы
(сумматоры, мультиплексоры, счетчики и т. п.), выполняющие конкретные
операции. При этом требовалась достаточно широкая номенклатура микро-
схем. Несмотря на возможности изготовления сложных функционально за-
конченных узлов цифровой обработки на одном кристалле, практическая
реализация микросхем конкретных устройств экономически не оправдана.
Это связано с высокими затратами на их проектирование, что при небольшом
объеме выпуска приводит к очень высокой стоимости.
В дальнейшем были разработаны большие и сверхбольшие интегральные
схемы с программируемыми свойствами — микропроцессоры и программи-
руемые логические интегральные схемы (ПЛИС). Особенностью микропро-
цессоров является возможность при неизменной внутренней структуре на-
страиваться на выполнение той или иной операции. Задавая последовательно
во времени определенный набор таких операций, можно решить задачу обра-
ботки сигналов по любому требуемому алгоритму.
Введение
В ПЛИС, представляющей собой набор логических блоков, пользователь
имеет возможность организовать межсоединения между ними в соответствии
с требуемой конфигурацией устройства обработки. Здесь в отличие от после-
довательной процедуры, характерной для микропроцессоров, реализуются
распределенные параллельные структуры, что позволяет существенно повы-
сить скорость обработки.
При таком подходе возможно массовое изготовление идентичных кристал-
лов, так как их программируемость позволяет решать различные задачи циф-
ровой обработки сигналов.
Глава 1
Арифметические и логические
основы цифровой техники
1.1. Системы счисления, кодированное
представление чисел для обработки в ЦВМ
Для записей результатов количественных (числовых) измерений используют-
ся наборы символов. Способ представления чисел, при котором они отобра-
жаются определенными комбинациями символов, называется системой счис-
ления. Одно и то же число допускает различные варианты его представления.
Числовые данные отличаются от остальных тем, что с ними могут произво-
диться арифметические операции (сложение, умножение и т. п.). От выбран-
ного способа записи чисел, т. е. от системы счисления, зависит как нагляд-
ность их представления, так и сложность выполнения процедур обработки.
Обычно количество символов (цифр) для записи чисел ограничено, поэтому
для больших чисел цифры в его записи будут повторяться. Если значение
цифры не зависит от ее местоположения в записи числа, то такая система
счисления называется непозиционной. Примером является римская, с помо-
щью которой, например, размечаются циферблаты некоторых часов.
Здесь используются так называемые римские цифры I, V, X, L и другие. Пер-
вая соответствует единице, вторая пятерке, третья десятке, а четвертая —
сотне. Запись XXVII означает 10 +10+ 5 + 1 + 1= 27, запись XI соответству-
ет числу 10+1 (одиннадцать) и т. д. В римской и аналогичных непозицион-
ных системах счисления можно записать любое число, однако для этого по-
требуется достаточно большое количество символов и, кроме того, имеются
определенные проблемы с выполнением арифметических операций.
Поэтому в цифровой технике используются позиционные системы счисления.
Их особенность в том, что значение одной и той же цифры зависит от ее ме-
стоположения в записи числа, т. е. от позиции, в которой она располагается.
Например, запись 222 в десятичной системе счисления, где используются
4
Глава 1
десять цифр от 0 до 9, означает, что данное число содержит две сотни,
два десятка и две единицы. Позиция, которую занимает цифра, называется
разрядом. Таким образом, в рассматриваемой записи имеются разряды сотен,
десятков и единиц. Числовое значение разряда соответствует его весу.
То же число 222 можно представить как 2-100 + 2-10 + 2-1, откуда следует,
что веса разрядов отличаются в десять раз. Если отношение соседних весов
одинаково и равно Р, это число называется основанием системы счисления.
Обычно в позиционных системах значения весов определяются степенями ее
основания, и число 222 представляется как 2102 + 2101 + 2-10°.
Номер разряда, отсчитываемый справа налево, начиная с нуля, соответствует
показателю степени, в которую требуется возвести основание системы счис-
ления, чтобы получить величину веса разряда. Количество символов (цифр)
для отображения чисел в позиционных системах счисления не может превы-
шать величины основания, в противном случае возникает неоднозначность
записи числа.
Веса разрядов в позиционных системах счисления могут и не находиться
в одинаковых отношениях, к примеру 40, 20, 10, 8, 4, 2, 1. В этом случае по-
нятие основания не вводится, и запись произвольного n-разрядного числа
хп_2...%] Xq может быть представлена следующим образом:
л-1
хл-1 ?п-\ + хп-2?п-2 + + Х1 Л + Х0Р0 = S Xi * (1-0
i=0
Здесь Xi — цифра /-того разряда, а Р, — его вес.
Если веса находятся в отношениях, пропорциональных основанию Р, то пре-
дыдущее соотношение можно преобразовать к виду:
+ хй_2Р""2 +... + х1Р1 +ХОР° =51х,Р'. (1.2)
1=0
Аналогичным образом представляются и числа меньшие единицы, для чего
используются отрицательные степени основания. К примеру, число 12,34 за-
писывается как 1 • 101 + 2 • 10° + 3 • 10"1 + 3 • 10"2.
Основание системы счисления может быть произвольным, но обычно оно
выбирается из требований удобства выполнения действий над числовыми
данными в конкретной ситуации. В частности, когда требуется обрабатывать
данные в цифровых вычислительных машинах, целесообразным является ис-
пользование двоичной системы счисления.
Это связано с тем, что в цифровой технике применяются элементы, обла-
дающие двумя устойчивыми состояниями, одному из которых можно припи-
Арифметические и логические основы цифровой техники
5
сать нулевое значение, а другому — единичное. В двоичной системе счисле-
ния основание равно двум и для отображения чисел имеется лишь две цифры
Ои 1.
Любое целое число в такой системе может быть представлено в виде
W = an_{ 2”-1 + ап_2 2”~2 +... + Я] 2* + а0 2°. (1.3)
Здесь веса разрядов равны соответствующим степеням двойки, т. е. 1, 2, 4, 8,
16 и т. д.
При необходимости перевода числа из десятичной системы счисления в дво-
ичную его требуется представить в виде суммы степеней основания, т. е.
двойки. Например: 21 = 16 + 4+1 = 24 + 22 +2°. Однако, с учетом того, что
в записи числа должны присутствовать все разряды, полученное соотношение
требуется дополнить недостающими. Чтобы результат в целом остался неиз-
менным, эти разряды необходимо умножить на ноль, а остальные на едини-
цу. В итоге запись числа 21 будет иметь вид 1-24 + 0-23 + 1-22 + 0-2* + 1-2°,
а само число в двоичной системе счисления запишется следующим образом,
10101.
Существуют и иные подходы для перевода десятичных чисел в двоичную
систему. Один из них основан на вычислении остатков от последовательного
деления исходного числа на два. Если 21 поделить на два, то получится целое
число 10 и остаток, равный 1. Он будет младшей значащей цифрой двоично-
го кода этого числа. Далее, полученное целое число опять делится на два, что
дает 5 и 0 в остатке. Это вторая значащая цифра. Деление продолжают, пока
получившееся целое число не станет равным единице, она же будет и цифрой
старшего двоичного разряда. Данную процедуру удобно записывать в виде
следующей цепочки действий:
21/2=10 ост. 1
10/2=5 ост. 0
5/2=2 ост. 1
2/2=1 ост. 0
1/2 ост. 1
Осуществить преобразование двоичного кода в десятичный можно, восполь-
зовавшись формулой (1.3). Например,
100112 = 1-24 + 0-23 + 0-22 + 1-21 + 1-2° = 16 + 2 + 1 = 19,0.
Кроме двоичной и десятичной систем счисления достаточно часто исполь-
зуют восьмеричную и шестнадцатеричную. В первой для представления
разрядов чисел применяют десятичные цифры от 0 до 7, а во второй для ото-
6
Глава 1
бражения цифр требуется 16 символов. В качестве первых десяти используют
цифры 0, 1, 2, ... 9, а остальные шесть обозначаются буквами А, В, С, D, Е, F,
которые соответствуют числам 10, 11, 12, 13, 14 и 15.
Правила перевода из одной системы счисления в другую аналогичны рас-
смотренным ранее. Например:
1238 = 1-8? + 2-81 + 3-8° = 64 + 16 + 3 = 831О,
AF5i6 = 10162 + 15161 + 516° = 10-256 + 15 16 + 5 = 280510.
Так как основания восьмеричной и шестнадцатеричной систем счисления
являются степенями двойки, то это существенно облегчает перевод чисел из
этих систем в двоичную и обратно. Для перевода из восьмеричной системы
в двоичную достаточно каждую цифру числа представить трехразрядным
двоичным кодом (триадой) и полученные комбинации нулей и единиц выпи-
сать в ряд.
Например: 1238 = (0012) (0102) (0112)= 1 010 0112. При необходимости пере-
вода из шестнадцатеричной системы в двоичную требуется проделать анало-
гичную процедуру, но преобразуя каждую цифру шестнадцатеричного кода
в четырехразрядную комбинацию (тетраду) двоичного:
AF516= (10102) (11112) (01012)= 1010 1111 01012.
Так же просто осуществляется и обратное преобразование, т. е. трансформа-
ция из двоичного кода в восьмеричный и шестнадцатеричный. В первом слу-
чае требуется двоичное число, начиная справа, разбить на триады, а во
втором — на тетрады, и каждую из них заменить цифрой или буквой в соот-
ветствующем коде. Например:
101111001012=010 111 100 101= 27458
101111000102 =0101 1110 0010 = 5Е216.
Такой подход нельзя использовать для преобразования двоичного кода в де-
сятичный и наоборот, т. к. отношение между основаниями этих систем счис-
ления не кратно степени двойки.
Формализовать процедуру трансформации десятичного кода в код, аналогии-*
ный двоичному, можно, преобразовывая каждую цифру десятичного числа
в тетраду двоичного кода. Тогда трансформация, к примеру, числа 175 ю бу-
дет выглядеть следующим образом: 1—>0001; 7—>0111; 5—>0101, а его запись
примет вид 175ю = 0001 0111 0101.
Однако это выражение будет существенно отличаться от представления этого
же числа в двоичном коде, 175ю = 101011112. Отличие возникает из-за того,
что в предыдущем примере разряды в пределах каждой тетрады имеют дво-
ичные веса, меняющиеся от единицы до восьми, и, кроме того, каждая
Арифметические и логические основы цифровой техники
7
из тетрад имеет и свой десятичный вес — 1, 10, 100. При таком подходе об-
разуется новая система счисления, которая в данном случае называется дво-
ично-десятичной и относится к позиционным системам счисления с двойным
взвешиванием.
В ряде случаев использование такой системы оказывается достаточно удоб-
ным из-за упрощения процедуры преобразования. Однако выполнение ариф-
метических операций в двоично-десятичной и аналогичных системах счисле-
ния является более сложной процедурой, чем в обычных позиционных.
В табл. 1.1 приведены представления чисел от нуля до двадцати в различных
системах счисления, в том числе и позиционных.
Как уже отмечалось, в позиционных системах счисления веса разрядов могут
быть произвольными. При этом одна и та же последовательность чисел
в системах с одинаковым основанием будет представляться по-разному в за-
висимости от соотношения весов разрядов. В табл. 1.2 приведены различные,
используемые на практике, способы кодирования чисел от нуля до девяти.
В первом столбце представлены комбинации, соответствующие коду 8-4-2-1.
Название кода состоит из значений весовых коэффициентов соответствую-
щих разрядов. Если веса имеют значения 2-4-2-1, то для ряда десятичных
цифр кодовые комбинации будут выглядеть по-иному. Код 7-4-2-1 интересен
тем, что любая кодовая комбинация содержит не более двух единиц. Такое
свойство кода полезно для выявления ошибок при передаче сигналов, т. к.
если в принятой тетраде окажется три единицы, то это будет сигналом о воз-
никновении ошибки вследствие того, что таких комбинаций в данном коде не
существует. В позиционных системах счисления с одинаковым основанием,
но с различными соотношениями весов разрядов, одна и та же последова-
тельность чисел будет представляться по-разному.
Таблица 1.1. Представление чисел в различных системах счисления
Дес. ЧИСЛО Непозици- онная (римская) Восьме- ричная Шестнадца- теричная Двоичная Двоично- десятичная
0 0 0 0000 0000
1 I 1 1 0001 0001
2 II 2 2 0010 0010
3 III 3 3 ООП ООП
4 IV 4 4 0100 0100
5 V 5 5 0101 0101
8
Глава 1
Таблица 1.1 (окончание)
Дес- ЧИСЛО Непозици- онная (римская) Восьме- ричная Шестнадца- теричная Двоичная Двоично- десятичная
6 VI 6 6 ОНО ОНО
7 VII 7 7 0111 0111
8 VIII 10 8 1000 1000
9 IX 11 9 1001 0001
10 X 12 А 1010 1 0000
11 XI 13 В 1011 1 0001
12 XII 14 С 1100 1 0010
13 XIII 15 D 1101 1 ООН
14 XIV 16 Е 1110 1 0100
15 XV 17 F 1111 1 0101
16 XVI 20 11 1 0000 1 оно
17 XVII 21 12 1 0001 1 0111
18 XVIII 22 13 1 0010 1 1000
19 XIX 23 14 1 ООП 1 1001
Особенность кодов, представленных в трех последних столбцах таблицы,
в том, что они относятся к классу непозиционных или невзвешенных. В коде
с избытком 3 сумма двоичных чисел в первой и последней строках, второй и
предпоследней и т. д. всегда дает кодовую комбинацию 1111. Сформировать
этот код можно путем прибавления к соответствующей десятичной цифре
тройки и преобразования полученного результата в двоичный код.
Таблица 1.2. Кодированное представление чисел в системах счисления с основанием два
Дес. цифра Код 8-4-2-1 Код 2-4-2-1 Код 7-4-2-1 Код с избытком 3 Код 2 из 5 Код Грея
0 0000 0000 0000 ООН 11000 0000
1 0001 0001 0001 0100 01100 0001
2 0010 0010 0010 0101 00110 ООН
3 ООН ООН ООН оно 00011 0010
Арифметические и логические основы цифровой техники
9
Таблица 1.2 (окончание)
Дес. цифра Код 8-4-2-1 Код 2-4-2-1 Код 7-4-2-1 Код с избытком 3 Код 2 из 5 Код Грея
4 0100 0100 0100 0111 10001 ОНО
5 0101 1011 0101 1000 10100 0111
6 оно оно оно 1001 01010 0101
7 0111 0111 1000 1010 00101 0100
8 1000 1110 1001 1011 10010 1100
9 1001 1111 1010 1100 01001 1101
В коде 2 из 5 используются пятиразрядные комбинации нулей и единиц. Его
особенность в том, что в любой кодовой комбинации содержится по две еди-
ницы. Еще одна разновидность довольно часто применяемого кода — код
Грея, который обладает тем свойством, что представления соседних чисел
отличаются состоянием только одного из разрядов.
Все ранее рассмотренные способы кодирования основывались на предполо-
жении, что исходное число положительно. Однако для удобства выполнения
ряда арифметических операций в любой системе счисления можно ввести
понятие отрицательных чисел, значения которых будут меньше нуля. В деся-
тичной системе счисления для их записи используется знак , а такое же
по величине (по модулю) положительное число дополняется знаком "+”.
Так как в цифровых вычислительных машинах используются двухуровневые
сигналы, одному из которых приписывается значение логического нуля,
а другому единицы, то ввести аналогичные знаки не представляется возмож-
ным, т. к. любое число и символ должны быть выражены через комбинации
нулей и единиц. То есть и знак числа требуется отображать этими же симво-
лами.
При одном из подходов положительному знаку ставится в соответствие О,
а отрицательному 1 и знаковый разряд записывается левее самого старшего
значащего. Таким образом, число +9 будет выглядеть как 0 1001, а -9 сле-
дующим образом 1 1001. Однако в этом случае потребуется обязательное
указание на то, что старший разряд является знаковым, иначе первое число
будет воспринято как 9, а второе как 25. В так называемом модифицирован-
ном коде под знак отводят два дополнительных разряда, положительный ко-
дируется 00, а отрицательный 11.
Некоторые виды арифметических операций в цифровых вычислитель-
ных машинах удобнее производить, используя обратные и дополнительные
10
Глава 1
двоичные коды чисел. Формально обратный код получается из двоичного
(прямого) путем замены во всех разрядах нулей на единицы, а единиц на
нули. Таким образом, если прямой двоичный код числа 9 выглядит как 1001,
то обратный будет представлен комбинацией ОНО.
Дополнительный код образуется путем арифметического прибавления еди-
ницы в младший разряд обратного кода числа. Отсюда следует, что дополни-
тельный код 9 отобразится кодовой комбинацией 0111. Понятие допол-
нительного кода можно ввести для любой позиционной системы счисления.
Он представляет собой число, дополняющее исходное до значения веса сле-
дующего по старшинству разряда системы счисления.
В рассмотренном примере для представления числа 9 используется четырех-
разрядная двоичная кодовая комбинация. Вес следующего, более старшего
разряда в двоичной системе будет 24= 16. То есть дополнительным кодом
девятки будет число 16 - 9 = 7, двоичный код которого имеет вид 0111. Если
речь вести о десятичной системе счисления, то дополнительный код 9 дол-
жен определяться как 102 - 9 = 91.
1.2. Логические переменные и функции
При математическом описании различных процессов вводится понятие пере-
менной. Это некоторая независимая величина, которая принимает ряд значе-
ний в определенном диапазоне. Множество значений переменной может
быть как непрерывным, так и дискретным. В первом случае переменная при-
нимает любое значение из области, в которой она определена, а во втором
лишь ряд конкретных. Примером переменной первого вида является темпе-
ратура. Она меняется непрерывно и принимает любое значение из соответст-
вующего диапазона, причем соседние могут отличаться на бесконечно малую
величину. Примером дискретной переменной может служить цена товара.
Ее минимальные изменения кратны одной копейке, т. к. меньших денежных
единиц нет.
Над переменными можно проводить определенные математические действия.
Совокупность этих действий и правил их выполнения называется алгеброй
соответствующих переменных. Значениям одной переменной могут быть по-
ставлены в соответствие значения другой. Закон, определяющий это соответ-
ствие, называется функцией.
В особую группу выделяются переменные, принимающие лишь два фиксиро-
ванных значения. Например, если переменная описывает состояния переклю-
чателя, который может находиться либо во включенном, либо в выключен-
ном состояниях. Значению переменной для одного из них можно присвоить
Арифметические и логические основы цифровой техники
11
название ”Вкл”, а для другого "Выкл”, либо обозначить их по иному "А"
и "В”, или 0 и 1, учитывая в последнем случае, что это не цифры, а просто
символы для описания состояния переменной.
Переменные, имеющие лишь два значения, часто называются логическими
или Булевыми. Первое связано с тем, что они могут выступать как результат
анализа логического рассуждения, который бывает истиной или ложью. Со-
вокупность законов преобразования этих переменных и правил действий над
ними называется Булевой алгеброй или алгеброй логики.
Таблица 1.3. Операция логического умножения двух переменных
*1 *2 *Г*2
0 0 0
0 1 0
1 0 0
1 1 1
В обычной алгебре для двух переменных А и В существует три возможных
отношения между их значениями: А может быть равно, больше или меньше
В. В алгебре логики определено лишь отношение эквивалентности, т. е. пе-
ременные здесь могут быть либо равны, либо не равны. Вопрос, какая из них
больше, а какая меньше, не имеет смысла. Кроме того, для таких переменных
определены три основных операции или действия: конъюнкция, дизъюнкция
и инверсия.
Конъюнкция, иначе называется операцией логического умножения, или опе-
рацией ”/Г'. Она обозначается значком ” л ” либо точкой которой в обыч-
ной алгебре соответствует умножение. Иногда эту точку не ставят.
Таблица 1.4. Операция логического сложения двух переменных
х\ х2
0 0 0
0 1 1
1 0 1
1 1 1
Правило выполнения операции конъюнкции для двух логических перемен-
ных jq и х2 может быть описано словесно, а также представлено в виде таб-
12
Глава 1
лицы (табл. 1.3). Результат логического умножения равен единице, только
если обе переменные одновременно принимают единичные значения. Данная
таблица полностью совпадает с таблицей умножения чисел 0 и 1.
Операция дизъюнкции, называемая иначе операцией логического сложения
либо операцией "ИЛИ", обозначается как значком "v", так и ”+". Данная
операция над двумя переменными определяется табл. 1.4.
Инверсия, называемая также операцией логического отрицания либо опера-
цией "НЕ", реализуется над одной переменной, преобразуя ее значение в про-
тивоположное. Эта операция обозначается в виде черточки сверху над соот-
ветствующей переменной, т. е. 1=0, 0=1.
В отличие от алгебры обычных переменных в алгебре логики не существует
операций умножения, деления, возведения в степень. Это связано с тем, что
логические переменные не принимают числовых значений, не могут быть
отрицательными, дробными и т. п.
Таблица 1.5. Основные соотношения алгебры логики для одной переменной
х + 0= х х-0=0
х + 1=1 х-1=х
х + х= X хх=х
х + х=1 хх=0
0 = 1, Т = 0 х =х
В Булевой алгебре справедливы соотношения, приведенные в табл. 1.5, кото-
рые можно проверить простым перебором значений переменной х, восполь-
зовавшись правилами выполнения соответствующих операций.
Для алгебры логики, как и для обычной алгебры, определен ряд законов вы-
полнения действий над переменными, в частности, коммутативный, ассоциа-
тивный и дистрибутивный.
Первый, иначе называемый переместительным законом, записывается
следующим образом: Xj + х2 = х2 + и Xj • х2 = х2 • Xj, из которого вытекает,
что при сложении и умножении логических переменных их можно менять
местами.
Арифметические и логические основы цифровой техники 13
Второй, ассоциативный закон, иначе называется сочетательным. Для трех
переменных его можно представить как:
х1+х2+х3=(х|+х2) + х3=х1+(х2+х3),
*Г Х2 • Х3 = (ХГ Х2 ) • Х3 = X, • (х2 • *3 ) ’
т. е. при выполнении логических операций, переменные можно объединять
в группы и выполнять соответствующие действия по очереди.
Дистрибутивный, или распределительный закон устанавливает правила
выполнения скобочных действий Xj • (х2 • х3) = jq • х2 + *г *з» или
Xj х2 + xj -х3 = х1 (х2 +х3). Данные выражения представляют собой тожде-
ства, т. е. они справедливы при любых Значениях переменных.
К основным законам алгебры логики относятся и законы или правила
де Моргана, которые связывают операции логического сложения и умноже-
ния. Если в обычной алгебре умножение можно представить как многократ-
ное сложение, то логическое сложение может быть выражено через логиче-
ское умножение следующим образом:
X]+х2 + --- + х„ =х1-х2-...-хп , (1.4)
а умножение через сложение, как:
Х]-х2-...-х„ =Х] + х2 + ... + х„ , (1.5)
т. е. инверсия суммы логических переменных равна логическому произведе-
нию их инверсий, а инверсия произведения — сумме инверсий.
Если к обеим частям равенства применить одну и ту же процедуру, то оно не
изменится. Отсюда следует, что, проинвертировав обе части приведенных
соотношений, правила де Моргана можно представить в такой форме:
Х| +х2+... + х„ =Xj -х2-...-хп
(1.6)
Xj • х2 •... • хп = X] + х2 +... + хп .
Как и в алгебре непрерывных переменных, в алгебре логики под функцией
понимается некий закон, или правило, по которому переменным из одного набо-
ра (множества) ставятся в соответствие переменные из другого набора (множест-
ва). В обычной алгебре аргумент и функция могут принимать целые и дробные,
положительные, отрицательные значения, и количество функций от одного аргу-
мента не ограничено. Например, у = х, у = х2, у = х3, у = sin х, у = log х и т. п.
14
Глава 1
В алгебре логики из-за того, что как у переменной, так и у функции может
быть только два значения, число последних конечно.
От одной логической переменной существует лишь четыре различных функ-
ции, приведенные в табл. 1.6. Они задаются следующим образом. Каждому
из значений переменной может быть произвольным образом поставлено
в соответствие значение функции равное 0, либо 1. Если любому значению
аргумента функция /0 ставит в соответствие 0, то она называется тождест-
венный ноль.
Таблица 1.6. Функции одной логической переменной
X /о А /2 /з
0 0 0 1 1
1 0 1 0 1
Функция fx называется функцией тождества, т. к. ее значения совпадают со
значениями аргумента. Значения функции /2 противоположны, или инверс-
ны, по отношению к значениям аргумента. Последняя функция /3 обоим
значениям аргумента х ставит в соответствие единицы и называется тожде-
ственная единица. Других видов функций от одной переменной нет.
Таблица 1.7. Функции двух логических переменных
х0 х\ /о А А /з /4 /5 /б fl ft А /10 /11 /12 /13 /14 /15
0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
1 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Как и в обычной алгебре, в алгебре логики существуют функции от несколь-
ких аргументов или переменных, причем количество функций N связано
с числом переменных п соотношением /V = 2 . Если переменных две — х0
и хх, то их наборов будет четыре, а количество вариантов задания значений
функций на этих наборах и, соответственно, число самих несовпадающих
функций — 16. Они представлены в табл. 1.7.
Арифметические и логические основы цифровой техники 15
Некоторые из функций, приведенных в таблице, имеют собственные назва-
ния. Функция fx называется функцией логического умножения, конъюнкцией,
функцией И, а /7 — функцией логического сложения, дизъюнкцией, либо
функцией ИЛИ. Это объясняется тем, что значения данных функций эквива-
лентны результатам выполнения соответствующих логических операций.
С учетом количества обрабатываемых переменных fx часто называют функ-
цией 2И. а /7 — 2ИЛИ. Алгебраическая (символьная) запись этих функций
выглядит следующим образом: fx = хх • х2 и /7 = х\ + х2 •
Таблица 1.8. Связь между логическими функциями
х0 х\ Л /7 Л /14 Л /9
0 0 0 0 1 1 0 1
0 1 0 1 0 1 1 0
1 0 0 1 0 1 1 0
1 1 1 1 0 0 0 1
Как показано в табл. 1.8, функция /8 отличается от /7 тем, что нули замене-
ны единицами и наоборот. То есть каждое значение /7 проинвертировано.
Поэтому функция /8 называется функцией ИЛИ-HE (2ИЛИ-НЕ) и ее связь
с /7 можно отобразить таким образом f% = /7 .
Аналогичная связь наблюдается и между функциями /14 и fx, вследствие
чего /14 носит название функции И-НЕ (2И-НЕ) и соответственно /14 = fx .
Отсюда следует, что количество логических функций не только ограничено,
но они еще и определенным образом взаимосвязаны между собой.
Функция /6 называется функцией, логической неравнозначности, а /9—
функцией логической равнозначности. Первая из них принимает единичное
значение в случаях, когда аргументы х0 и Xj не равны, а вторая в противо-
положной ситуации.
В алгебре логики функции можно определить или задать как с помощью таб-
лицы, отражающей связь значений аргументов и функции, так и в виде сово-
купности типовых логических операций, записанных в виде формулы. Пер-
вый способ называется табличным, а второй аналитическим.
16
Глава 1
Вследствие наличия определенной связи между операциями конъюнкции
и дизъюнкции, которая описывается законами де Моргана, одна и та же
функция аналитически может быть представлена по-разному. Например,
f (х0’ Х1)= хо ’ х\ можно представить и как х0 + хх . Функция
У (хо,х1,х2)= хо + хгх2 после тождественных преобразований может выгля-
деть | следующим образом: х0 +(xj + х2), или х0 • (х2 + х3), либо как
х0 • х2 + х0 • х3 . Возможен также вариант х0 + Xj + х2 + х3 .
Используя правила де Моргана, любую логическую функцию можно пред-
ставить в двух разных, но эквивалентных формах: как сумму произведений
логических переменных или как произведение сумм. Если логическое выра-
жение функции представляет собой сумму компонент, каждая из которых
является простой конъюнкцией аргументов, то такая форма называется дизъ-
юнктивной нормальной формой — ДНФ. Когда в выражение, описывающее
функцию, входят лишь произведения сумм прямых или инверсных значений
аргументов, это соответствует второй, так называемой конъюнктивной нор-
мальной форме или КНФ.
Примером ДНФ является запись /1(х0,х1,х2)=х0-Ьх1 •х2-Ьхо х1 х2-Ьхо х2 ,
а КНФ может выглядеть следующим образом:
/2(х0,х1,х2)=(х0+х1)-х2-(х0 + х1+х2)-(х0+х2) .
Некоторые выражения не подпадают под эти определения, например
/3(хо,х!,х2) =х0 +xj •х2 + х0*х1 •х2+х1 -х2 , т. к. здесь последнее слагаемое не
является простой конъюнкцией, т. е. произведением соответствующих логи-
ческих переменных. Однако после небольших преобразований его можно
перевести в ДНФ такого вида /з(*0’х1’х2) =хо +хгх2 + хо ,хГх2+х1 +х2 •
ДНФ и КНФ — это две эквивалентные формы представления логических
функций, которые, используя правила и законы алгебры логики, можно
трансформировать одна в другую. Для функции J\ процедура преобразова-
ния будет следующей:
f\ (XfpX, ,х2) = Xq + хх • х2 + х0 • х( х2 + х0 • %! =
= х0 - (xj • х2 j-^Xo -х} -х2)-(х0 х2 j = (1.7)
= Хо-(х, +х2)-(хо+Х! + х2) • (х0 + х2).
Полученное выражение по определению не является КНФ. Однако если про-
инвертировать обе части равенства, то КНФ получится для функции fx.
Арифметические и логические основы цифровой техники
17
После замены в КНФ логического умножения на сложение, запись /2 примет
ВИД /2(ХО’Х1’Х2) =(хо+ х1) + х2+(Х0+х1 +%2) + (Х0+х2)’ ПРИ КОТОрОМ фуНК-
ция оказывается представленной с использованием лишь двух операций —
логического сложения (ИЛИ) и инверсии (НЕ). При замене сложения на ум-
ножение, получится соотношение, в которое войдут лишь операции логиче-
ского умножения (И) и инверсии (НЕ).
Отсюда следует, что любая, сколь угодно сложная логическая функция пред-
ставима с помощью двух простейших — ИЛИ и НЕ либо И и НЕ. Наборы
функций, через которые можно выразить все остальные, называются базисом.
Следуя правилам алгебры логики, функцию как НЕ. так и ИЛИ можно пред-
ставить, используя лишь одну операцию ИЛИ-HE. Действительно, х = х + х ,
(x1+x2) = *i+x2-
Таким образом, набор из двух функций ИЛИ и НЕ является избыточным, т. к.
после соответствующих преобразований любую функцию можно реализо-
вать, используя лишь функцию ИЛИ-HE. Поэтому она является представи-
тельницей минимального базиса.
Аналогичные рассуждения можно провести и по поводу функции И-НЕ. Дей-
ствительно, х = х • х, (xj • х2) = %! • х2 , а следовательно, и эта функция также
может служить в качестве минимального базиса. Отсюда следует, что любую
сколь угодно сложную функцию от произвольного количества логических
переменных можно представить, используя только одну, причем любую из
рассмотренных функций. Это обстоятельство в ряде случаев существенно
облегчает построение устройств для обработки цифровых сигналов.
Кроме представления функций в форме ДНФ и КНФ существуют так назы-
ваемые совершенная дизъюнктивная нормальная форма (СДНФ) и совер-
шенная конъюнктивная нормальная форма (СКНФ). ДНФ функции называет-
ся совершенной, если в каждом ее слагаемом присутствуют все аргументы
или их инверсии.
Функция /](хо,х1) = х0+ хо xi не представлена в СДНФ, т. к. в первое сла-
гаемое не входит переменная х}. А функция /2(х0,х1) = х0-х1 +xo*xi запи-
сана в совершенной дизъюнктивной нормальной форме. Аналогичная ситуа-
ция справедлива и для конъюнктивных нормальных форм.
Любая функция, представленная в несовершенной форме, всегда может быть
приведена к совершенной, причем единственным образом. В частности для
функции /Kx^Xj) это делается умножением первого слагаемого на вираже-
18
Глава 1
ние вида х + х = 1. Так как оно равно единице, то умножение на нее ничего
не изменит, но в итоге х, окажется представленной в виде СДНФ:
/|(ХО,Х1) = ХО + ХО-Х1 =ХО-(Х] +Х| j + X0'X| = Хо • Х| + Х0 • X, + Х0 X] .
Несмотря на то, что первый вариант функции выглядит проще, в ряде случа-
ев представление в форме СДНФ является необходимым, и, кроме того, при
алгебраическом описании функций, заданных в табличной форме, они авто-
матически приводятся к виду СДНФ.
Таблица 1.9. Табличное задание логической функции
Ло х, *2 У
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 1
Пусть некоторая функция у от трех переменных представлена в виде
табл. 1.9. Полное количество ее значений определяется числом переменных п
и будет равно 2" (в данном случае п = 3, 23 = 8). Для преобразования таб-
личной формы представления функции в алгебраическую выбирается строка,
где функция принимает единичное значение и записывается логическое про-
изведение всех переменных.
Те из них, которые принимают единичные значения, вводятся в соответст-
вующее произведение без инверсии, а равные нулю — с инверсией. Полу-
чившаяся при этом компонента называется конституентой единицы.
Далее эти компоненты логически суммируют. В итоге выражение для функции
будет иметь вид, соответствующий СДНФ: у = х0 • X] • х2 + х0 ’ xi ’ х2 + хо ’ Х1 ’ х2 •
Проверка правильности полученного результата может быть произве-
дена простым перебором значений переменных и вычислением функции.
Первое слагаемое, а значит, и вся функция, обращается в единицу, когда
Арифметические и логические основы цифровой техники 19
xQ = 1,jCj = 0,х2 = 0. Поэтому Xj ,х2 и входят в него с инверсиями, т. к. толь-
ко в таком случае хох1-х2=1ОО = 111 = 1. Аналогичным образом выгля-
дит ситуация для последних двух строк таблицы. На остальных наборах ни
одно из слагаемых в единицу не обращается, следовательно, функция будет
равна нулю.
Рассмотренную функцию можно представить и в конъюнктивной нормальной
форме — КНФ. В этом случае для каждого набора переменных, на котором
она обращается в ноль, записывают логическую сумму всех переменных. Ес-
ли значения переменных равны единице, то они должны входить туда с ин-
версией, а если нулю — то в прямом виде. Полученные суммы называются
конституентами нуля. Далее их логически перемножают. Для приведенной
ранее функции у запись в виде КНФ имеет вид, который одновременно
представляет собой и СКНФ:
У = (x0+Xj + х2)-(хо+х1 +х2)’(х0+х1 + Х2)Л,(х0+Х1 +х2)’(х0 + Х1 + х2^‘ (1-8)
Такое представление абсолютно эквивалентно предыдущему, но сложнее по
структуре из-за того, что на восьми наборах переменных функция лишь три
раза обращается в единицу и пять раз принимает нулевое значение. При ее
записи в виде СДНФ в выражение войдут три компоненты, а в форме СКНФ —
пять. Поэтому на практике часто используют ту форму представления, кото-
рая позволяет получить выражение минимальной сложности.
Таблица 1.10. Табличное представление инверсной логической функции
*0 *1 х2 У У
0 0 0 1 0
0 0 1 1 0
0 1 0 0 1
0 1 1 1 0
1 0 0 1 0
1 0 1 0 1
1 1 0 1 0
1 1 1 1 0
Однако в ряде случаев форма представления функции не может быть выбра-
на произвольной. В такой ситуации для минимизации числа ее компонент
20
Глава 1
используют следующий подход. Если требуется представление в форме
СДНФ, а количество единичных значений функции больше, чем нулевых, то
вводят новую функцию, инверсную по отношению к исходной (табл. 1.10).
Единичных значений у нее будет меньше, чем нулевых, и СДНФ окажется
проще. Для функции, представленной в данной таблице, при использовании
обычного подхода получим:
У = Хо • Xj • х2 + х0 • *1 • х2 + х0 ’ х\' х2 + х0 ’ х\' х2 + х0 * ХГ Л2 + х0 * ХГ х2 ’
а для инверсной функции выражение примет вид у = х0 • Xj • х2 + х0 • Xj • х2 .
Чтобы вернуться к исходной функции, достаточно проинвертировать обе
части последнего равенства у = х0 • хх • х2 + х0 • Xj • х2 . Хотя это и не СДНФ,
но данное выражение гораздо проще предыдущего, что в ряде случаев важ-
нее канонической формы представления.
Последнее связано с тем, что при разработке устройств, работающих с циф-
ровыми сигналами, их функционирование описывают в виде совокупности
логических функций, а затем реализуют с помощью электронных узлов. Чем
компактнее удается получить выражение для функции, тем проще аппаратно
реализовать соответствующую ей процедуру обработки.
В алгебре логики применяются специальные процедуры минимизации логи-
ческих функций, позволяющие в ряде случаев представить их с использова-
нием минимального количества логических операций. Некоторые функции
минимизировать, т. е. сократить количество входящих в их состав компонент,
нельзя, а для других это возможно и разными способами.
Пусть исходная функция представлена в ДНФ и имеет вид
у = х0 • Xj • х2 + х0 • Xj • х2 + х0 • Xj . Для ее преобразования можно воспользо-
ваться правилами и основными законами алгебры логики. Если из первых
двух слагаемых за скобки вынести произведение x0-Xj, то функция примет
вид у = х0-х1 -(х2+х2) + х0 *Xj . Так как сумма прямого и инверсного значе-
ний одной и той же переменной х2 равна единице, а умножение на единицу
оставляет результат неизменным, то
У = Х0 • Xj • (х2 + Х2) + Х0 • Xj = Х0 • Xj • 1 + Х0 • Xj = Xq ’ Xj + Xq * Xj .
В оставшемся выражении за скобки можно вынести х0, выражение в скобках
опять будет равно единице и в итоге у = х0 • хх = х0 • Xj = х0 • (xj + Xj) = х0.
То есть данная конкретная функция от трех переменных, ранее содержащая
три компоненты, будет равна х0.
Арифметические и логические основы цифровой техники
21
В ходе выполнения процедуры минимизации часть переменных исчезает.
Это, в частности, происходит при обработке пар слагаемых, представляющих
собой произведения переменных и отличающихся тем, что какая-либо пере-
менная входит в одно из слагаемых в прямом, а в другое — в инверсном ви-
де, причем все остальные компоненты слагаемых совпадают. В этом случае
из двух слагаемых получается одно с уменьшенным на единицу количеством
переменных.
Отсюда следует, что выражение х0 -х} х2 +хо ХГХ2 минимизировать мож-
но, а х0 • Xj • х2 + хо ’ ХГ х2 — нет. Если за скобки вынести х0, то в выражении
Xj • х2 + Xj • х2 число переменных не уменьшится.
Таким образом, для минимизации требуется просмотреть все компоненты,
входящие в состав функции, и попарно сгруппировать слагаемые, отличаю-
щиеся значениями лишь одной переменной. Затем вместо каждой из пар за-
писать выражение с уменьшенным на единицу числом переменных. Эта про-
цедура может повторяться несколько раз. В итоге форма представления
исходной функции будет содержать минимальное количество слагаемых и
переменных. Аналогичным образом проводится минимизация функций,
представленных в конъюнктивной форме.
Формализовать этот процесс можно, используя так называемые карты Кар-
но. Данный прием особенно удобен, если число аргументов логической
функции не превышает четырех-пяти. Для применения карт Карно исходная
функция должна быть представлена в совершенной дизъюнктивной нормаль-
ной форме — СДНФ, т. е. в виде сумм логических произведений, куда входят
все комбинации переменных.
Пусть некоторая функция fx от трех переменных представлена табл. 1.11.
В виде СДНФ она содержит пять слагаемых и выглядит следующим образом:
/] = х0 • Xj • х2 + х0 • Xj • х2 + х0 • Xj • х2 + х0 • Xj • х2 + х0 • Xj • х2 . Ее можно миними-
зировать аналитически, т. к. в данном выражении существуют пары слагае-
мых, в которых меняется значение лишь одной переменной. Это первое и
третье, четвертое и пятое. Проделав необходимые действия, получим
/1 = х! ‘ Х2 + Хо • Xj • Х2 + Хо • Х2 .
Однако для рассматриваемой функции процесс минимизации можно про-
должить дальше. Если в исходном выражении рассмотреть первое и второе
слагаемые, то можно сделать вывод, что обрабатывая их, удалось бы сокра-
тить переменную Xj, но в преобразованном выражении первое слагаемое уже
изменено и данная процедура формально не выполнима.
22
Глава 1
Таблица 1.11. Представление логической функции для минимизации
с помощью карт Карно
х0 *1 х2 V1
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 1
В то же время в соответствии с законами алгебры логики, в частности,
х+х=х, в любое выражение можно без изменения результата логически
прибавлять любые имеющиеся там слагаемые. Следовательно, если в перво-
начальную форму представления функции прибавить х0 • XJ • х2 , то после об-
работки этой компоненты со вторым слагаемым, получится х0-х2 . Выраже-
ние для fx примет вид Xj • х2 + х0 • х2 + х0 • х2 , соответствующий минимальной
дизъюнктивной форме представления рассматриваемой функции. Объедине-
ние слагаемых с одновременным уменьшением числа входящих в их состав
переменных часто называется склеиванием. В целом аналитическая процеду-
ра минимизации оказывается достаточно длительной даже для простых
функций.
Карта Карно представляет собой таблицу, количество клеток или ячеек в ко-
торой К равно числу значений, принимаемых функцией, которое связано
с количеством переменных п соотношением К = 2п. Для функции от трех
переменных карта Карно содержит восемь ячеек. Им приписываются все
возможные значения комбинаций аргументов. Совокупность аргументов
в каждой комбинации разбивается на две группы. У функции fx в качестве
одного из возможных вариантов разбиения в одну группу можно объединить
х0, Xj и отдельно рассматривать х2 либо сгруппировать х0, х2, a Xj пред-
ставлять отдельно. Возможны и иные варианты.
Столбцы обозначаются комбинациями логических произведений прямых
и инверсных значений соответствующих переменных группы. Для первого
случая разбиения они будут такими: х0 • хх, х0 • Xj, х0 • Xj, х0 • Xj.
Арифметические и логические основы цифровой техники
23
Комбинации аргументов, используемые в обозначении соседних столбцов,
должны отличаться лишь в одном разряде. То есть х0 %1 и х0-Х] , но не
х0 • и х0 • Xj , т. к. здесь меняют значения сразу обе переменные. Верхнюю
строку можно обозначить х2, а нижнюю х2 , однако возможен и вариант х2 , х2.
В итоге таблица будет иметь вид, представленный на рис. 1.1.
fl Л^-Х! Х0-Х! Xq-X! Xq-X!
Х2
1
Рис. 1.1. Форма представления карты Карно для логической функции от трех переменных
Далее карту Карно заполняют значениями функции, которые она принимает
на соответствующих наборах переменных. Если аргумент в наборе равен
единице, то в обозначение строки или столбца он входит без инверсии, а если
нулю — то с инверсией. Таким образом, для рассматриваемой функции
/1(О,О,О) = /1(хо,х1,х2) = 1> /1(О,О,1) = /1(хо,х],х2) = О и т. д. (рис. 1.2). Про-
цедура минимизации заключается в том, что расположенные рядом единицы
охватываются так называемыми контурами склейки, причем, как показано на
рис. 1.2, некоторые из единиц могут входить сразу в несколько контуров,
а некоторые ни в один. Количество ячеек в контуре должно быть равно од-
ному из чисел ряда 1, 2, 4, 8, 16 ... 2* .
Рис. 1.2. Карта Карно для логической функции /j
24
Глава 1
Из табл. 1.11 следует, что функция J\ принимает единичное значение, когда
х0 =хх =х2 =1, т. е. на наборе хоххх2, а также при х0 = х2 =1, X] =0. Таким
образом, в выражение для функции будут входить компоненты
х0Х]Х2 + х0х(х2 и при их склеивании исчезнет переменная х,.
Процедура минимизации с использованием карт Карно проводится следую-
щим образом. Проверяются переменные, обозначающие строки и столбцы
в контурах склейки, и если они меняют свое значение, то их не вносят в за-
пись соответствующей компоненты функции. Рассмотрение верхнего конту-
ра дает произведение хох2, т. к. X] меняет свое значение. Из следующего
контура получится выражение х1-х2.
Оставшаяся единица соответствует комбинации переменных х0Х]Х2 . Таким
образом, минимизированное выражение для функции будет иметь вид
/j = х0 х2+Х| х2+ х0 X] х2 , совпадающий с полученным в ходе первого
этапа ее минимизации аналитическим способом. Однако там добавление
вспомогательной компоненты, которая не изменила значения функции, по-
зволило устранить еще одну переменную и окончательное выражение полу-
чилось проще.
Аналогичный подход возможен и при использовании карт Карно. Для этого, как
показано на рис. 1.3, вводятся дополнительные контуры, охватывающие уже
склеенные единицы. Если ввести такой контур для нижней строки, то вместо
х0Х| х2 получится х0 • х2 и функция примет вид /] = х0 • х2 + х0 • х2 + х0 • х(,
полностью совпадающий с результатом аналитической минимизации.
Контуры склейки можно выбрать и как показано на рис. 1.4. В этом случае
выражение для функции станет таким fx = х0 • х2 + х0 • х( + х0 • х2 . Оно не сов-
Арифметические и логические основы цифровой техники
25
падает с предыдущим, но также является минимальной дизъюнктивной фор-
мой представления той же функции. Отсюда следует, что минимальных форм
может быть несколько.
Если штриховой линией охватить дополнительным контуром уже склеенные
единицы, то структура выражения fx = х0 • х2 + х0 * + хо * х2 + ХГ х2 » описы-
вающего функцию, усложнится, хотя сама функция не изменится. Поэтому
число контуров обычно стремятся выбрать минимальным.
Для некоторой функции /2 картина распределения ее значений в карте
Карно может выглядеть следующим образом (рис. 1.5). В этом случае
формируются два горизонтальных контура склейки, а нижняя правая
единица остается одна. Выражение для функции примет вид:
/2 = *ох2 +хох2 + хох1 х2 • В нем первые два слагаемых отличаются значени-
ем переменной х2 и полученное соотношение можно аналитически мини-
мизировать до /2 = х0 + хох1 х2 •
26
Глава 1
Эта же процедура реализуется и с использованием карты Карно, для чего по-
требуется образовать контур склейки, включающий в себя четыре рядом рас-
положенных единицы (рис. 1.6), и, проанализировав, какие из аргументов не
меняются, оставить только их в выражении для функции. В данном случае
неизменной остается лишь переменная х0, которая и войдет в окончательное
выражение.
Как уже отмечалось, склеивать расположенные соответствующим образом
единицы допускается, если их количество кратно степени двойки, т. е. 2, 4, 8,
16 и т. д.
Если сравнить комбинации аргументов для крайних клеток одной строки
карты Карно (рис. 1.6), то можно убедиться, что они также отличаются лишь
значением одной из переменных. Для левой нижней клетки комбинация име-
ет вид х0х1х2 ’ а Для правой — x0XjX2 • Так как эти компоненты входят в вы-
ражение, описывающее ДНФ функции, то в ходе дальнейшей минимизации
должно остаться произведение х}х2 . Таким образом, форма представления
рассматриваемой функции может быть дополнительно упрощена до вида
f2=x0 + xlx2-
Карта Карно является как бы разверткой объемной фигуры, поэтому можно
считать, что ее крайние клетки располагаются рядом и комбинации соответ-
ствующих переменных отличаются значением лишь одной из них. Это по-
зволяет вводить контуры склейки, охватывающие и крайние группы ячеек.
На карте такой контур условно представляется как разорванный. Его введе-
ние для приведенного примера трансформирует компоненту х0х}х2 в ххх2 .
Арифметические и логические основы цифровой техники
27
Как уже отмечалось, рассмотренная картина чередования переменных для
обозначения строк и столбцов не является единственно возможной. Альтер-
нативный вариант карты Карно для рассматриваемой функции выглядит, как
показано на рис. 1.7. Единицы и нули здёсь будут располагаться по-другому,
иными станут контуры склейки, но результат минимизации окажется тем же —
/2 =ХО + Х,Х2.
Пусть имеется некоторая функция у от четырех переменных и карта Карно
для нее выглядит следующим образом (рис. 1.8). Здесь одним контуром мож-
но охватить восемь единиц, находящихся в нижней части карты, а вторым —
четыре единицы в правом столбце.
Рис. 1.8. Карта Карно для функции у от четырех переменных
28
Глава 1
Единицу, расположенную в ячейке с координатой xojqx2x3 ’ можно объеди-
нить с одной из единиц нижней группы, образовав контур из двух клеток.
Склеить эту пару с единицами правого крайнего столбца нельзя, т. к. они
расположены не рядом и при переходе от одного столбца к другому меняют-
ся сразу две переменных.
Левую верхнюю единицу можно объединить с правой верхней либо с ле-
вой нижней, однако целесообразнее создать контур из четырех единиц.
Такая склейка краевых клеток возможна, т. к. карта Карно данной конфи-
гурации формально представляет собой сферу, т. е. у нее все края состы-
кованы и крайние четыре клетки располагаются рядом. Отсюда следует,
что минимизированное выражение для функции будет иметь вид
У = х2+хо*х1 + хо’хГхз + хГхз-
Для функции от пяти переменных получится карта с 32 клетками, а если пе-
ременных шесть, то карта Карно будет содержать 64 ячейки. При этом про-
стота и наглядность рассмотренного способа минимизации теряются, и по-
этому используются иные подходы.
В ряде случаев работа некоторых устройств с двумя возможными состояния-
ми описывается так называемыми неполностью заданными или недоопреде-
ленными функциями. Они отличаются от ранее рассмотренных тем, что неко-
торые наборы переменных не реализуются.
Пусть для функции z от трех переменных комбинации х0 = 1, Xj = 0, х2 = 1 и
х0 = 1, jq = 1, х2 = 1 не реализуются. В этом случае сказать о том, какие зна-
чения будут у функции на этих наборах переменных, нельзя, т. к. она на них
не задана (не определена). Формально в табл. 1.12, определяющей функцию,
это отмечается записью в соответствующие клетки каких-либо значков,
к примеру, звездочек.
Таблица 1.12. Представление неполностью определенной логической функции
*1 *1 *0 Z
0 0 0 1
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 *
1 1 0 1
1 1 1 *
Арифметические и логические основы цифровой техники
29
Такие функции также можно минимизировать, и, в ряде случаев, получаю-
щееся при этом выражение оказывается проще, чем у полностью задан-
ных. Карта Карно для недоопределенных функций строится стандартным
образом, в ее клетки записываются нули, единицы и звездочки. Как и для
обычной функции, единицы можно охватить контурами склейки, их для
приведенного примера будет два, и в итоге получится выражение
Z = X0-X2+Xl-X2.
для неполностью определенной логической функции
Однако из-за того, что функция не определена на наборах, которые не могут
реализоваться, ей в этом случае можно приписать любое значение, т. е. либо
ноль, либо единицу. В принципе это ничего не меняет, т. к. данные наборы,
а следовательно, и приписанные им значения функции, не реализуются. От-
сюда следует, что для неполностью определенных функций звездочки в
клетках карты Карно можно, в зависимости от ситуации, заменять нулями
или единицами.
Если, как показано на рис. 1.9, для рассматриваемой функции в клетки, по-
меченные звездочками, записать единицы, то получится два контура склейки
из четырех клеток каждый и функция после минимизации примет вид
Z = х2 + X] .
Обычно функция доопределяется таким образом, чтобы это было наиболее
выгодно с точки зрения минимизации. Такая новая функция на заданных на-
борах переменных совпадает с исходной, а на запрещенных (не появляющих-
ся) комбинациях ее значения не играют роли.
30
Глава 1
Контрольные вопросы
1. В чем различия позиционных и непозиционных систем счисления?
2. Сколько разрядов содержит двоичный код числа 100?
3. Какое из чисел больше — 1010, записанное в двоичной системе счисле-
ния, или же число А — в шестнадцатеричной?
4. Как выглядит представление числа 11 в пятеричной системе счисления?
5. Сколько ячеек содержит карта Карно для функции от двух переменных?
6. Может ли число ячеек в контуре склейки быть равным 6?
7. Какое значение, 0 или 1 можно приписать функции на отсутствующем на-
боре переменных?
8. Какое минимальное количество слагаемых может после минимизации
входить в выражение для логической функции?
Глава 2
Схемотехника цифровых
логических элементов
2.1. Принципы построения
логических элементов
Основная особенность логических элементов состоит в том, что они предна-
значены для работы с цифровыми сигналами, которые могут принимать лишь
два отличающихся друг от друга значения уровня напряжения или тока.
Обычно один из них близок к нулю и считается низким, а другой определяет-
ся напряжением питания и является высоким.
Низкий логический уровень обычно называют уровнем логического нуля,
а высокому логическому уровню приписывают значение логической единицы.
Так принято, хотя их можно называть ”Н" и "В", либо по-английски "L" (low) и ”Н"
(high), либо по-иному. С этой точки зрения такие электрические сигналы можно
рассматривать как некоторые переменные, принимающие лишь два значения.
Любой сигнал служит для передачи информации или сам является ее источ-
ником. В аналоговом сигнале S(f) (рис. 2.1) информация содержится в теку-
щем значении его уровня, т. е. любое изменение величины S(t) от любых
причин будет восприниматься как изменение сигнала и представляемой им
информации.
При наличии помехи в момент времени t2 зафиксируется значение сигнала
SA(r2), а не его истинная величина S(Z2). Это обстоятельство приводит
к невысокой помехоустойчивости и помехозащищенности аналоговых сис-
тем, так как воздействие помех искажает сигнал и содержащуюся в нем ин-
формацию.
Особенность систем, использующих цифровые сигналы, в том, что конкрет-
ные значения их уровней в первом приближении не играют роли, глав-
ное, чтобы эти уровни отличались друг от друга (рис. 2.2). Таким образом,
32
Гпава 2
при аналоговом подходе представленные здесь сигналы будут разными, а при
цифровом они неразличимы, что и обусловливает высокую помехоустойчи-
вость цифровых устройств.
Рис. 2.1. Пример представления непрерывного аналогового сигнала
V
В
U к
н
t
Рис. 2.2. Пример представления цифрового сигнала
То обстоятельство, что у цифровых сигналов только два значения уровней —
низкий и высокий (логический ноль и логическая единица), позволяет
использовать для описания работы цифровых устройств аппарат Булевой ал-
гебры или алгебры логики.
Первичная обработка цифровых сигналов производится в устройствах, кото-
рые называются логическими элементами. Они реализуют простейшие логи-
Схемотехника цифровых логических элементов
33
ческие операции над цифровыми сигналами, к которым относятся конъюнк-
ция (И), дизъюнкция {ИЛИ), отрицание {НЕ) и другие. Такие же названия
носят и соответствующие логические элементы.
В аналоговых электронных устройствах, например, усилителях, при измене-
нии входного сигнала выходной меняется пропорционально ему. Цифровые
устройства конструируются на тех же элементах, что и аналоговые, но они не
должны реагировать на изменения управляющих сигналов в определенных
пределах, т. е. напряжения, меняющиеся в пределах заштрихованных облас-
тей (рис. 2.3), должны восприниматься как уровни логического нуля и единицы.
Рис. 2.3. Возможные области изменений уровня цифрового сигнала
Для создания логических элементов, имеющих два различимых состояния,
можно использовать механические переключатели, электромагнитные реле,
электровакуумные и полупроводниковые приборы и, в частности, диоды.
Диод представляет собой прибор, обладающий разной проводимостью в за-
висимости от полярности приложенного к его электродам напряжения.
На принципиальных схемах он обозначается, как показано на рис. 2.4. Один
из электродов диода называется катодом, а другой анодом. Зависимость то-
ка, протекающего через диод, от приложенного напряжения — волыпампер-
ная характеристика имеет вид, представленный на рис. 2.5.
34
Гпава 2
Рис. 2.4. Условное обозначение диода на принципиальных схемах
Рис. 2.5. Вольтамперная характеристика полупроводникового диода
Когда к аноду подключается положительный, а к катоду отрицательный по-
люс внешнего источника напряжения, то при небольшой его величине через
диод протекает значительный ток, который, как и напряжение такой поляр-
ности, называется прямым. В широком диапазоне изменения прямых токов
напряжение на диоде остается практически неизменным и для кремниевых
структур составляет порядка 0,74-0,8 В. Условно можно считать, что при та-
ком напряжении диод начинает проводить прямой ток.
При смене полярности происходит запирание диода, и ток через него практи-
чески прекращается. Реально величина обратного тока для диодов, исполь-
зуемых в цифровых устройствах, составляет единицы-десятки микроампер.
С ростом обратного напряжения обратный ток диода остается практически
неизменным вплоть до электрического пробоя, при котором происходит его
резкое возрастание. Электрический пробой является обратимым, т. е. при
снижении обратного напряжения до величины меньшей пробивного, свойст-
ва диода восстанавливаются. Однако при пробое значительно увеличивается
мощность, рассеиваемая на диодной структуре, и если не принять специаль-
Схемотехника цифровых логических элементов
35
ных мер, то электрический пробой может перейти в необратимый тепловой
пробой и диод выйдет из строя.
Пусть на основе двух диодов и резистора, подключенного к источнику пита-
ния с напряжением +Е, собрана схема, представленная на рис. 2.6.
Вх1 Вх2 Вых
О О
О Е
Е О
Е Е
0,7
0,7
0,7
Е
0 0
0 1
1 0
1 1
0
0
О
1
Рис. 2.6. Схема логического элемента И на диодах
Проанализируем ситуацию на ее выходе, предполагая, что входными являют-
ся сигналы с уровнями нуля и напряжения питания.
Формально можно считать, что на входы Вх1 и Вх2 такой схемы поступают
логические переменные х0 и хх, а на выходе формируется некоторая функ-
ция у(х0>*1)-
Предположим, что напряжению, близкому к нулю, соответствует значение
логического нуля входных переменных и функции, а напряжению, близкому
кЕ — логической единицы. Если на оба входа подать нулевой сигнал, то че-
рез открытые при такой полярности напряжения диоды по резистору от ис-
точника питания потечет ток, и уровень напряжения на выходе составит по-
рядка 0,7 В, что много меньше напряжения источника питания и позволяет
приписать такому сигналу значение логического нуля. То есть в данной си-
туации значение функции у при х0 = х1 = 0 также будет равно логическому
нулю.
Если на первый вход (Вх1) подать нулевое напряжение, а второй (Вх2) со-
единить с положительным полюсом источника питания, то связанный с ним
диод закроется, но первый останется в проводящем состоянии и выходное
36
Гпава 2
напряжение, как и в предыдущем случае, будет близко к нулю. Следователь-
но, и значение функции у останется нулевым. Если входные сигналы поме-
нять местами, то ситуация на выходе не изменится, так как один из диодов
сохранит открытое состояние.
И лишь когда на оба входа поступит напряжение +£, соответствующее логи-
ческой единице, то диоды закроются и на выходе схемы появится сигнал вы-
сокого уровня, который можно трактовать, как логическую единицу. Рас-
смотренная ситуация приведена в таблице на рис. 2.6 рядом со схемой
устройства. Она описывает процедуру реализации конъюнкции или логиче-
ской функции И над двумя переменными, поэтому данная схема является
простейшим логическим элементом И, который часто называется 2И по чис-
лу обрабатываемых переменных.
Если диоды и резистор включить несколько по-иному (рис. 2.7), то новая
схема будет выполнять логическую операцию ИЛИ над двумя переменными
х0 и . Это связано с тем, что при наличии на одном из входов высокого
потенциала, равного +Е, на выходе появится положительное напряжение
меньшее, чем +Е на величину падения напряжения на открытом диоде, ко-
торое будет блокировать работу второго диода.
Вх1 Вх2 Вых
0 0 0
0 Е
Е 0
Е Е
£-0,7
£-0,7
£-0,7
*о *1 У
0 0 0
0 1 1
1 0 1
1 1 1
Рис. 2.7. Схема логического элемента ИЛИ на диодах
Рассмотренные логические элементы являются достаточно простыми, при-
чем число их входов, т. е. количество обрабатываемых переменных, можно
увеличивать добавлением соответствующего числа диодов. В частности, как
показано на рис. 2.8, элемент 4ИЛИ будет выглядеть следующим образом.
Схемотехника цифровых логических элементов
37.
Рис. 2.8. Схема логического элемента 4ИЛИ
Однако так же просто реализовать операцию логического отрицания или ин-
версии не удается. Для этого необходимо использовать как минимум один
активный элемент, к примеру, биполярный или полевой транзистор, реализо-
вав на нем инвертирующий усилительный каскад. Так как на вход такого
устройства будет подаваться двухуровневый сигнал, то и на его выходе
должно формироваться два уровня напряжения, одному из которых можно
поставить в соответствие открытое состояние транзистора, а другому закры-
тое. Подобные схемы называются транзисторными ключами.
Биполярный транзистор — это прибор, содержащий три чередующихся слоя
полупроводниковых материалов с разными типами проводимости (дырочной
и электронной, р и и). В зависимости от порядка чередования этих слоев раз-
личают транзисторы типов р-п-р и п-р-п. Их обозначение на принципиальных
схемах приведено на рис. 2.9. Выводы от крайних слоев такой структуры на-
зываются эмиттер и коллектор, а вывод от среднего слоя — базой.
Рис. 2.9. Обозначение биполярных транзисторов на принципиальных схемах
Эмиттер является источником носителей тока, база управляет их потоком,
а коллектор выполняет функции собирающего электрода. Ток коллектора
38
Гпава 2
оказывается больше тока управления, который протекает по базовой цепи.
С этой точки зрения можно считать, что транзистор усиливает управляющий
сигнал по току, и этот коэффициент усиления обозначается 0 = —.
В схемах различных устройств транзистор включается таким образом, что
один из его электродов является общим для входной и выходной цепей, дру-
гой соединен со входом устройства, а третий — с его выходом. Наиболее
часто используется схема включения с общим эмиттером, которая выглядит,
как показано на рис. 2.10.
Рис. 2.10. Включение транзистора по схеме с общим эмиттером
Если входное напряжение равно нулю или отрицательно, то переход эмиттер-
база транзистора заперт. При этом практически нулевыми будут базовый и кол-
лекторный токи, а выходное напряжение окажется равным напряжению источ-
ника питания +£. В данной ситуации оба перехода транзистора: база-эмиттер
и база-коллектор заперты и такой режим работы называется режимом отсечки.
При увеличении входного напряжения по базовой цепи начнет протекать ток
/Б =£^вх—Уэб , а п0 коллектОрНОи — =0/Б . Под иЭБ понимается напря-
ЛБ
жение, при котором открывается переход эмиттер-база. Для кремниевых
транзисторов это напряжение составляет порядка 0,74-0,8 В.
При наличии коллекторного тока напряжение на выходе схемы определяется
соотношением
t/вых =E-IKRK =Е-Р^£эб Лк, (2.1)
Схемотехника цифровых логических элементов
39
используя которое можно рассчитать и построить график зависимости вы-
ходного напряжения такого ключа от входного. Из формулы следует, что вы-
ходное напряжение станет равным нулю при 0^*—-^-RK=E. Отсюда
можно определить уровень входного сигнала + , при котором
Р
транзистор окажется полностью открытым и по его коллекторной цепи поте-
, Е
чет ток /к =--. В реальных схемах между коллектором и эмиттером от-
RK
крытого транзистора всегда имеется некоторое остаточное напряжение и ток
г ^ОСТ
будет равен /к =--—.
При дальнейшем увеличении входного сигнала ток базы возрастает, но кол-
лекторный останется практически неизменным, т. к. он ограничен величиной
напряжения питания и сопротивлением резистора в коллекторной цепи.
В данной ситуации ток, протекающий по базовой цепи, может быть выбран
больше, чем требуется для полного открывания транзистора. При этом оба
перехода — база-эмиттер и база-коллектор окажутся смещенными в прямом
направлении, что соответствует состоянию насыщения транзистора, при ко-
тором падение напряжения между коллектором и эмиттером составит
0,14-0,3 В.
Рис. 2.11. Передаточная характеристика транзисторного ключа
40
Гпава 2
Из графика зависимости выходного напряжения схемы от входного
(рис. 2.11), которая называется передаточной или выходной характеристи-
кой, следует, что при входном сигнале, изменяющемся в пределах от О
до 1/ЭБ, т. е. близком к нулю, напряжение на выходе практически равно Е.
Если же на вход поступает сигнал высокого уровня, больший чем UBX , то на
выходе ключа сформируется низкий уровень напряжения, который практиче-
ски равен нулю.
Представив входной сигнал как логическую переменную х, а выходной как
его функцию у, и сопоставив высокому и низкому уровням напряжений зна-
чения логической единицы и нуля, работу транзисторного ключа можно опи-
сать табл. 2.1, из которой видно, что у = х . Отсюда следует, что такой ключ
реализует логическую операцию НЕ, т. е. представляет собой логический
элемент, выполняющий функцию инвертора.
Таблица 2.1. Таблица работы транзисторного ключа
X У
0 1
1 0
Из передаточной характеристики ключа видно, что на изменения сигнала
в пределах от 0 до 1/ЭБ и от U}BX до +Е данная схема не реагирует, находясь
при этом в состоянии логической единицы и логического нуля. Это является
признаком того, что она способна работать с сигналами, относящимися
к классу цифровых.
Так как логическую операцию И-НЕ можно реализовать, выполнив сначала
йроцедуру конъюнкции, а затем проинвертировав результат, то при соединении
со входом ключа схемы И получается новый логический элемент И-НЕ. Анало-
гичным образом строятся элементы, выполняющие операцию ИЛИ-HE над со-
ответствующим количеством переменных. Связывая различные логические
элементы между собой, можно построить цифровые устройства, реализующие
требуемые процедуры обработки и преобразования цифровых сигналов.
Однако при этом требуется обеспечить взаимодействие логических элемен-
тов, т. е. их совместную работу друг с другом, для чего необходимо, чтобы
реальные уровни напряжений логического нуля и единицы, формируемые на
выходе элемента, воспринимались, как сигналы логического нуля и единицы
входами аналогичных устройств. В некоторых схемотехнических разновид-
ностях логических элементов согласование обеспечивается автоматически,
а для других приходится принимать специальные меры.
Схемотехника цифровых логических элементов
41
2.2. Основные параметры и характеристики
логических элементов
Чтобы описать свойства и особенности логических элементов, вводится систе-
ма параметров. Их смысл удобно пояснить, используя соответствующие харак-
теристики, т. е. зависимости токов и напряжений во входных и выходных це-
пях логического элемента от определенных воздействий. Обычно параметры
приводятся для простейшего логического элемента, которым можно считать
инвертор. Такой простейший логический элемент часто называется вентилем.
Одной из наиболее информативных является передаточная характеристика
логического элемента. Она представляет собой зависимость выходного на-
пряжения от входного и для реальных вентилей имеет вид, представленный
на рис. 2.12. При изменении входного сигнала от 0 до U®x на выходе при-
сутствует напряжение {/рЬ1Х , а в диапазоне от U[xmin и выше сигнал с уров-
нем t/вых. промежутке L^min ^^вхшах происходит переключение венти-
ля. Данная характеристика определяет возможность стыковки вентилей друг
с другом, т. е. правильной работы при непосредственном подключении выхо-
да одного к входу другого.
Рис. 2.12. Передаточная характеристика логического вентиля
Входной сигнал будет восприниматься как логический ноль, если он лежит
в пределах от 0 до t/вхтах’ и как логическая единица при t/BX > min.
42
Гпава 2
Если выходной уровень логического нуля меньше, чем max, а уровень
логической единицы на выходе больше U]BX min, то непосредственная работа
вентилей друг с другом возможна, в противном случае — нет. Из передаточ-
ной характеристики можно определить допустимые диапазоны изменения
соответствующих сигналов.
Следующей важной характеристикой вентиля является выходная или нагру-
зочная характеристика. Она приведена на рис. 2.13 и отражает характер из-
менений выходных сигналов вентиля в состоянии логического нуля и едини-
цы в зависимости от токов, которые протекают через его выходной каскад.
Для вентилей любой структуры с ростом токов нагрузки выходное напряже-
ние логического нуля возрастает, а уровень логического нуля падает, что
объясняется увеличением потерь в его элементах.
Рис. 2.13. Выходная характеристика логического вентиля
Из выходной характеристики следует, что существуют предельные значения
токов нагрузки как в состоянии логического нуля по выходу, так и в состоя-
нии логической единицы. При их превышении уровни выходных сигналов
выходят за предельно допустимые и напряжение на выходе вентиля бу-
дет иметь промежуточное значение, не соответствующее ни логическому
нулю, ни единице. Такое состояние устройства называется неопределенным
состоянием.
Любой логический элемент потребляет некоторый ток по входной цепи. Для
входных уровней логического нуля и единицы эти токи обозначаются /ах
и /ах и могут существенно отличаться друг от друга. С увеличением числа
подключаемых к выходу вентиля входов аналогичных устройств будут расти
токи, нагружающие его выходной каскад, и, соответственно, станут меняться
Схемотехника цифровых логических элементов
43
уровни выходных напряжений. При выходе их за допустимые пределы нару-
шится работа вентилей, связанных между собой.
Отсюда следует, что имеются определенные ограничения на количество вен-
тилей (входов), которые можно подключать к выходу аналогичного узла.
Их максимальное число называется коэффициентом разветвления и опреде-
ляется делением допустимого тока нагрузки на величину входного тока ло-
гического элемента в соответствующем состоянии. Значения коэффициентов
разветвления для выходных состояний логического нуля и единицы могут
существенно различаться. Для оценки свойств вентиля используют мини-
мальное значение этой величины.
Элементы, входящие в состав вентиля, обладают конечным быстродействи-
ем, что является одной из причин задержки изменения его выходного состоя-
ния* по отношению к входным воздействиям. Для оценки быстродействия
логических элементов используются параметры, которые называются време-
нами или задержками распространения сигнала при включении г10 и вы-
ключении г01. Они определяются между серединами фронтов соответствую-
щих входных и выходных сигналов (рис. 2.14). Обычно включенным или
активным считается состояние вентиля, при котором на его выходе формиру-
ется сигнал логического нуля, а выключенным — противоположное.*
Рис. 2.14. Процессы переключения логического элемента
К другим параметрам, которые используются для сравнения и описания ха-
рактеристик логических элементов, относятся напряжение питания, ток
44
Гпава 2
и мощность потребления. Они могут быть разными в зависимости от того,
в каком состоянии находится вентиль. Поэтому часто энергетические оценки
ведут по средним значениям этих величин. Для сравнения вентилей разных
типов используется показатель, называемый работой переключения. Она оп-
ределяется как произведение среднего времени задержки на среднюю мощ-
ность потребления и показывает, какая работа затрачивается на переход ло-
гического элемента из одного состояния в другое.
В настоящее время цифровые логические элементы выпускаются методами
интегральной технологии, позволяющей на одном кристалле кремния сфор-
мировать транзисторы, резисторы, а когда требуется, и конденсаторы. Схе-
мотехника и элементная база вентилей может быть самой разнообразной.
В качестве активных элементов используются как биполярные, так и полевые
транзисторы разных типов и в различных комбинациях.
Интегральные цифровые логические элементы и более сложные узлы на их
основе выпускаются так называемыми сериями, т. е. наборами, содержащими
разнообразные устройства, выполненные по единой технологии с общими
схемотехническими решениями. Элементы микросхем одной серии допуска-
ют непосредственную стыковку друг с другом, с учетом их нагрузочной спо-
собности. Если технологии и схемотехника серий отличаются незначительно,
то оказывается возможной совместная работа элементов этих серий. В слу-
чае, когда различия существенные, требуется использовать специальные уст-
ройства для согласования логических элементов друг с другом.
В настоящее время применяется несколько следующих схемотехнических
и технологических решений для изготовления цифровых микросхем:
□ ТТЛ — транзисторно-транзисторная логика;
□ ТТЛШ — транзисторно-транзисторная логика с диодами Шоттки;
□ ЭСЛ — эмитгерно-связанная логика;
□ КМОП — логика на комплементарных полевых транзисторах с изолиро-
ванными затворами;
□ И2Л — интегральная инжекционная логика.
Простейшие логические элементы обычно реализуют стандартные логические
функции от одной или нескольких переменных. Их условно-графические обо-
значения на принципиальных схемах представлены на рис. 2.15. Обычно логи-
ческие элементы называются по имени реализуемой функции.
Существует лишь две разновидности одновходовых логических элементов. Один
из них не меняет значения входной переменной и называется повторителем, или
буферным элементом. Другой — инвертор реализует функцию отрицания — НЕ.
Он формирует выходной сигнал, являющийся инверсией входного.
Схемотехника цифровых логических элементов
45
повторитель
инвертор
(элемент НЕ)
элемент ИЛИ
(2ИЛИ)
элемент И
(2Й)
элемент
ИЛИ-НЕ
(2ИЛИ-НЕ)
элемент И-НЕ
(2И-НЕ)
Рис. 2.15. Условно-графическое изображение логических элементов на принципиальных схемах
Работу логических элементов, как и свойства логических функций, удобно
описывать с помощью таблиц. Для двухвходовых элементов ИЛИ и ИЛИ-НЕ
они представлены на рис. 2.16.
Х1 Х2 У = *1+*2
0 0 0
0 1 1
1 0 1
1 1 1
а)
*1 Х2 У = *1 + х2
0 0 1
0 1 0
1 0 0
1 1 0
б)
Рис. 2.16. Таблицы функций ИЛИ (а) и ИЛИ-НЕ (б)
46
Гпава 2
Из анализа таблиц вытекает, что функцию ИЛИ можно получить, проинвер-
тировав выходной сигнал элемента ИЛИ-HE. Схемотехнически это реализу-
ется, как показано на рис. 2.17.
Рис. 2.17. Схемотехническая реализация элемента ИЛИ
на основе элемента ИЛИ-HE и инвертора
Рассмотрим, что произойдет, если соединить входы у двухвходовых элемен-
тов (рис. 2.18). При этом на оба входа будет подаваться одинаковый сигнал.
Воспользовавшись правилами алгебры логики, получим х + х = х х = х,
х + х = х -х = х. Таким образом, элементы 2И и 2ИЛИ будут выполнять
Рис. 2.18. Реализация одновходовых логических элементов на основе двухвходовых
Из действующих в алгебре логики законов де Моргана (2.2) следует, что ин-
версия логического произведения переменных равна логической сумме их ин-
версий, а инверсия суммы есть произведение инверсий переменных.
...=*о+V + *n-i
(2.2)
^ + x1+--- + xZI_1=^-x1.хп_х.
Из этих соотношений вытекает, что любую логическую функцию, содержа-
щую и произведения и суммы, можно представить лишь через две операции —
сложение и инверсию {ИЛИ и НЕ) либо умножение и инверсию (И и НЕ).
Схемотехника цифровых логических элементов 47
Для технической реализации представленных таким образом функций могут
быть использованы однотипные логические элементы И-НЕ либо ИЛИ-НЕ.
Кроме того, из сочетательного закона алгебры логики следует, что перемен-
ные можно обрабатывать не сразу, а по парам, расставляя, где надо, в выра-
жениях скобки.
К примеру, реализация функции у = х0 + Х] +х2 + х3 потребует использова-
ния четырехвходового логического элемента ИЛИ. Однако, преобразовав ее
КВИДУ у = (х0 +х1) + (х2 +х3) либо у = (х0 +(Х| + (х2 +х3))), можно обойтись
тремя двухвходовыми, соединив их, как показано на рис. 2.19.
Рис. 2.19. Реализация четырехвходового логического элемента на основе двухвходовых
Следовательно, логическую функцию от любого количества переменных
можно реализовать, используя лишь двухвходовые элементы, выполняющие
операции 2И-НЕ либо 2ИЛИ-НЕ. Поэтому элементы такого типа называются
базисными или базовыми.
Рассмотрим, к примеру, как в базисе ИЛИ-HE реализовать функцию И-НЕ
для двух переменных х0 и . Воспользовавшись правилами де Моргана,
можно записать: х0 • %! = х0 + Xj , т. е., чтобы получить нужную функ-
цию, требуется проинвертировать входные переменные, а затем сложить их
48
Гпава 2
без инверсии, что реализуется при. показанном на рис. 2.20 соединении
элементов 2ИЛИ-НЕ.
Рис. 2.20. Реализация элемента И-НЕ на базисе ИЛИ-НЕ
Аналогичным образом из однотипных элементов можно построить любое
сколь угодно сложное цифровое устройство. Однако на практике на основе
простейших логических элементов создают различные функционально-
законченные узлы, используя которые строят цифровые системы.
В зависимости от схемотехнических решений базовым элементом серии мо-
жет быть элемент И-НЕ либо ИЛИ-HE. В то же время существуют серии
микросхем, в которых достаточно просто удается создать любую требуемую
конфигурацию, и там базовый элемент выделить затруднительно.
2.3. Транзисторный ключ
Транзисторный ключ является основой любого логического элемента и пред-
ставляет собой усилительный каскад на транзисторе, включенном по схеме с об-
щим эмиттером. Его упрощенная схема имеет вид, представленный на рис. 2.21.
При нулевом входном напряжении по коллекторной цепи протекает неболь-
шой по величине начальный ток /кэо. Напряжение на выходе ключа в отсут-
ствии внешней нагрузки будет равно £-/кэо^к При подаче входного
напряжения положительной полярности в базовой цепи транзистора потечет
ток /Б =——---—, где (/ЭБ — прямое падение напряжения на открытом
ЛБ
переходе эмиттер-база, и ток в выходной цепи должен быть в р раз больше.
Под р понимается коэффициент усиления транзистора по току. Однако, из-
Е
за наличия коллекторного резистора, он ограничен величиной 1 к ~.
RK
Схемотехника цифровых логических элементов
49
Рис. 2.21. Принципиальная схема транзисторного ключа
Данную ситуацию можно пояснить, используя семейство статических вы-
ходных характеристик биполярного транзистора и нагрузочную характери-
стику ключа (рис. 2.22). Выходная характеристика представляет собой зави-
симость коллекторного тока от напряжения между эмиттером и коллектором
при некотором фиксированном токе базы, а их совокупность — семейство
строится для разных значений базовых токов.
Рис. 2.22. Семейство выходных характеристик транзистора в схеме с общим эмиттером
и нагрузочная характеристика ключа
Нагрузочная характеристика, которая называется нагрузочной прямой, гра-
фически отображает связь между током и напряжением в выходной цепи
50
Гпава 2
л / £-^КЭ
ключа. Аналитически эта связь описывается уравнением /к =----—, гра-
Лк
фик которого — прямая линия, проходящая через точку Е (при коллекторном
ч Е
токе, равном нулю) и — при нулевом напряжении между коллектором
Лк
и эмиттером.
Однако данное уравнение является идеализированным, т. к. при нулевом ба-
зовом токе ток в цепи коллектора не обращается в ноль (он равен начальному
току lK3Q) и между коллектором и эмиттером полностью открытого транзи-
стора присутствует некоторое напряжение насыщения. Из совокупности вы-
ходных и нагрузочной характеристик следует, что с ростом тока базы рабо-
чая точка каскада будет приближаться к линии, определяющей режим
насыщения транзистора, и выходное напряжение ключа никогда не сможет
стать меньше величины (/КЭнас» которое лежит в пределах долей вольта.
В таком режиме оба перехода биполярного транзистора смещаются в прямом
направлении, а по цепи базы протекает ток больший, чем требуется для его
Е
открывания, т. е. для обеспечения коллекторного тока, равного —. При
RK
этом в области базы накапливаются избыточные неосновные носители, кото-
рые при необходимости запереть транзистор должны быть выведены оттуда
через внешние цепи. Отношение коллекторного тока, который мог бы проте-
кать в схеме, при заданном токе базы (в отсутствие резистора в коллекторной
цепи) к максимальному току, ограниченному им, называется степенью насы-
щения транзистора S. Ее величина определяется соотнощением (2.3).
о _ _/к_ _ Р^б^к _ Р^к ^вх ~ ^ЭБ q 3)
_Е_ Е Е /?Б ’ ( ‘ }
Если за /Бо обозначить ток базы, при котором в коллекторной цепи потечет
Е
ток —, максимально возможный в данной схеме, то степень насыщения
Лк
о 1к Р/Б 4
можно определить следующим образом: 5 = —= —— = ——.
_Ё_ Р^БО ^БО
Из анализа вольт-амперных характеристик следует, что чем выше степень
насыщения, тем меньше остаточное напряжение ключа.
Схемотехника цифровых логических элементов
51
Однако от степени насыщения определенным образом зависит быстродейст-
вие схемы, т. е. скорость перехода транзистора из включенного состояния
в выключенное и наоборот. Пусть на вход ключа поступает импульс прямо-
угольной формы положительной полярности (рис. 2.23).
Рис. 2.23. Процессы переключения транзисторного ключа
52
Гпава 2
В идеальном случае по цепи базы и коллектора должен потечь ток такой же
формы, а на выходе сформироваться прямоугольный импульс с перепадом
напряжения Е-О-Е.
Однако из-за конечной скорости движения носителей в базе ток коллектора
транзистора нарастает по экспоненциальному закону и при отсутствии огра-
ничительного резистора он достиг бы величины р/Б за время те, которое
является константой для конкретного транзистора. Данная ситуация отобра-
жена на соответствующем графике штриховой линией.
Из-за того, что максимальный ток в коллекторной цепи будет ограничен на
Е
уровне —, длительность переднего фронта импульса коллекторного тока
/?к
+ т
составит т « , где 5 — степень насыщения транзистора. Отсюда следует,
что с уменьшением степени насыщения длительность переднего фронта им-
пульса коллекторного тока и, соответственно, выходного напряжения будет
увеличиваться, а с увеличением — наоборот. В открытом состоянии транзи-
стора на выходе ключа формируется напряжение Uкэ нас.
Выключение транзистора произойдет лишь после того, как из базы будут вы-
ведены все ранее накопленные избыточные носители и он выйдет из состоя-
ния насыщения, в котором его коллекторный ток практически не зависит от
базового. Таким образом, ток в цепи коллектора начнет уменьшаться с неко-
торой задержкой по отношению к моменту снятия управляющего сигнала.
Эта задержка будет тем значительнее, чем больше была степень насыщения.
Если транзистор в насыщение не входит, то его коллекторный ток начнет
спадать сразу же при снижении тока базы. Это показано на графиках
(рис. 2.23) штриховыми линиями.
В период закрывания транзистора закон изменения напряжения на выходе
схемы будет отличаться от соответствующего закона для тока коллекторной
цепи. Данное обстоятельство объясняется процессами перезаряда паразитных
емкостей Сн, связанных с выходной цепью ключа. Они складываются из
собственных емкостей транзистора, емкости монтажа, нагрузки и т. п.
При включении эти емкости быстро разряжаются через низкое сопротивле-
ние открытого транзистора, а при выключении они начинают заряжаться че-
рез сопротивление коллекторной цепи. Скорость заряда будет обратно про-
порциональна произведению тн = /?КСН .
Данные эффекты (задержки срабатывания) приводят к запаздыванию и за-
медлению переключения логических элементов, связанных с выходом венти-
ля, в котором используется такой ключ.
Схемотехника цифровых логических элементов
53
Для уменьшения задержек требуется решить достаточно сложную задачу —
добиться, чтобы в момент включения степень насыщения транзистора была
максимальной, а к моменту выключения она приблизилась к единице.
Это можно сделать, используя так называемый ускоряющий конденсатор Су,
подключенный параллельно резистору в базовой цепи транзистора ключа
(рис. 2.24). Сопротивление базового резистора Т?Б должно выбираться та-
ким, чтобы в установившемся режиме степень насыщения транзистора была
немногим больше единицы.
Рис. 2.24. Транзисторный ключ с ускоряющим конденсатором
Влияние ускоряющего конденсатора можно пояснить следующим образом.
В исходном состоянии конденсатор разряжен и поэтому в момент поступле-
ния входного импульса практически все напряжение (/вх оказывается при-
ложенным к переходу эмиттер-база транзистора. Это вызовет появление
в базовой цепи значительного тока и переход транзистора в состояние глубо-
кого насыщения, что приведет к его быстрому включению.
Во время действия входного сигнала ускоряющий конденсатор заряжается
и ток, протекающий по базовой цепи, будет уменьшаться. После заряда кон-
денсатора транзистор станет поддерживаться в открытом состоянии лишь
током, протекающим в цепь базы через резистор Т?Б, при котором степень
насыщения транзистора окажется небольшой.
В момент перехода входного напряжения от положительного значения к нуле-
вому левая обкладка конденсатора окажется подключенной к общему проводу,
54
Гпава 2
и к базе будет приложено отрицательное (запирающее) напряжение, обеспечи-
вающее ускоренный вывод накопленных ранее неосновных носителей. При
этом процесс выключения транзистора произойдет достаточно быстро.
Однако требования, которые предъявляются к величине емкости ускоряюще-
го конденсатора, достаточно противоречивы. С одной стороны она должна
быть большой, чтобы обеспечить высокую степень насыщения на все время
включения транзистора. С другой стороны конденсатор должен успевать
полностью заряжаться во время действия импульса и разряжаться в течение
паузы между входными сигналами.
В связи с большим разбросом параметров транзисторов и их зависимостью от
температуры и режимов подобрать оптимальную величину емкости уско-
ряющего конденсатора при массовом производстве таких узлов затрудни-
тельно. Кроме того, конденсаторы большой емкости сложно изготавливать
методами интегральной технологии.
Другой, более оптимальный, метод повышения быстродействия транзистор-
ных ключей основан на использовании цепи нелинейной обратной связи, че-
рез которую излишки тока, приводящие к насыщению транзистора, отводятся
из базы. Схемотехнически это реализуется путем включения между коллек-
тором и базой транзистора быстродействующего диода, прямое падение на-
пряжения на котором должно быть меньше, чем напряжение открывания пе-
рехода коллектор-база (рис. 2.25).
Рис. 2.25. Транзисторный ключ с диодом Шоттки
В этом случае по входной цепи ключа может протекать сколь угодно боль-
шой ток, т. к. при попытке транзистора войти в насыщение (потенциал кол-
Схемотехника цифровых логических элементов
55
лектора в этом случае становится более отрицательным, чем потенциал базы,
и переход база-коллектор смещается в прямом направлении) первым откро-
ется диод, и излишки тока будут выведены из базовой цепи в коллекторную.
Таким образом, транзистор окажется полностью открытым, но не насыщен-
ным. В базовой цепи не будет накоплено излишков неосновных носителей
и процесс запирания транзистора произойдет гораздо быстрее, чем в насы-
щающемся ключе.
Уровень выходного напряжения в открытом состоянии в ключе с нелинейной
обратной связью определяется соотношением {/вых = ^эь -^пр» где ^пр —
падение напряжения на открытом диоде. Он оказывается несколько выше
(0,34-0,4 В), чем у ключа с насыщающимся транзистором (0,14-0,2 В). Когда
транзистор заперт, в таком же состоянии находится диод, и он практически
не влияет на работу схемы.
Как уже отмечалось, для реализации метода нелинейной обратной связи тре-
буются быстродействующие диоды с малым падением напряжения в прямом
направлении. Технически данную идею удалось реализовать после разработ-
ки технологии изготовления полупроводниковых диодов с контактом металл-
полупроводник, которые называются диодами Шоттки и имеют условно-
графическое обозначение, представленное на рис. 2.26. Их особенность в
том, что протекание тока обусловливается движением только основных но-
сителей, что приводит к высокому быстродействию. Прямое падение напря-
жения у данной разновидности диодов составляет 0,44-0,5 В, что ниже порога
открывания кремниевых р-п переходов (0,64-0,8 В).
Рис. 2.26. Условно-графическое обозначение диода Шоттки
на принципиальных схемах
2.4. Схемотехника ТТЛ-вентилей
Простейший ТТЛ-вентиль представляет собой инвертор, построенный по
схеме транзисторного ключа. Как уже отмечалось, превратить инвертор
в многовходовый логический элемент можно, добавив во входную цепь соот-
ветствующие узлы на полупроводниковых диодах. Логические элементы ТТЛ-
типа получили свое название (транзисторно-транзисторная логика) в связи
с применением во входной цепи не набора диодов, а многоэмиттерного
транзистора (МЭТ).
56
Гпава 2
Он имеет одну базу, один коллектор и несколько, обычно до восьми, эмитте-
ров. На схемах многоэмиттерный транзистор обозначают, как показано на
рис. 2.27, а. В принципе переходы база-эмиттера представляют собой набор
диодов с общим анодом (рис. 2.27, б).
Многоэмиттерный транзистор можно создать путем электрического соедине-
ния обычных транзисторов (рис. 2.27, в), но одно из достоинств МЭТ в том,
что технологический процесс его изготовления (рис. 2.27, г) практически та-
кой же, как и для одноэмиттерного транзистора.
Простейший ТТЛ логический элемент — инвертор — обрабатывает лишь
одну переменную, и на входе такого устройства устанавливается одноэмит-
терный транзистор. Схема варианта инвертора приведена на рис. 2.28.
Б
в)
Б Э| Э2 Э3
а)
Э, Э2
б)
К
г)
Рис. 2.27. Структура и обозначение многоэмиттерного транзистора
Рис. 2.28. Схема простейшего ТТЛ-инвертора
Схемотехника цифровых логических элементов
57
Для цифровых элементов на биполярных транзисторах анализ передаточной
характеристики, т. е. зависимости выходного напряжения от входного, удоб-
но начинать с предположения, что вход вентиля ни к чему не подключен —
"висит в воздухе”.
В данной ситуации переход база-коллектор входного транзистора ведет себя
как открытый диод, и в базу выходного транзистора VT1 будет втекать ток
_ Е UUci/ „
/Б =-----—-----—, который задается таким, чтобы открылся и вошел в со-
R
стояние насыщения транзистор VT1. При этом выходное напряжение вентиля
будет порядка 0,14-0,3 В, что соответствует состоянию логического нуля.
Потенциал точки "а” равен разности между напряжением источника питания
и падением напряжения на резисторе R за счет протекания по нему тока базы,
т. е. t/a =Е-/б/?. С другой стороны, его можно определить, подсчитав сум-
му падений напряжений на открытых переходах база-коллектор и база-
эмиттер соответствующих транзисторов, которые для кремниевых структур
составляют примерно 0,7 В.
Следовательно, в данном состоянии потенциал точки "я" окажется порядка
1,4 В. Отсюда можно определить и потенциал входного, "висящего в возду-
хе" эмиттера, который будет около 0,7 В, т. к. примерно такое же напряжение
"осядет" на переходе база-эмиттер входного транзистора. Очевидно, что со-
стояние инвертора останется таким же, если на его вход напряжение величи-
ной 0,7 В подать извне.
Таким образом, на передаточной характеристике (рис. 2.29) можно отметить
точку t/BX = 0,7 В, которой будет соответствовать выходное напряжение логи-
ческого нуля.
Аналогичная картина наблюдается при подаче на вход положительного на-
пряжения, большего, чем 0,7 В, т. к. в этом случае переход эмиттер-база МЭТ
сместится в обратном направлении, т. е. окажется запертым. Таким образом,
при t/BX > 0,7 В, на выходе вентиля будет присутствовать сигнал логического
нуля.
Рассмотрим ситуацию, когда эмиттер входного транзистора соединен с кор-
пусом, т. е. на вход вентиля подан сигнал логического нуля в виде нулевого
уровня напряжения. Для удобства анализа схему можно представить, как это
показано на рис. 2.30.
В данном случае ток потечет через резистор R в базовую цепь входного тран-
зистора, он откроется и войдет в состояние насыщения. Разность потенциа-
лов между его коллектором и эмиттером и, соответственно, базой и эмитте-
ром выходного транзистора окажется равной порядка 0,14-0,2 В. Это вызовет
58
Гпава 2
запирание транзистора VT1, переход его в состояние отсечки и появление на
выходе устройства напряжения, близкого к уровню источника питания, что
соответствует сигналу логической единицы.
Рис. 2.29. Передаточная характеристика ТТЛ-инвертора
Рис. 2.30. Картина токораспределения при нулевом входном напряжении
Очевидно, данная ситуация будет сохраняться и при увеличении входного
сигнала вплоть до порога переключения вентиля, который составляет около
0,64-0,7 В. При приближении к нему выходной транзистор выйдет из состоя-
ния отсечки, перейдет в активный режим и далее в состояние насыщения.
Схемотехника цифровых логических элементов
59
Ширина зоны переключения будет определяться коэффициентом усиления
транзистора VT1 по току и величиной сопротивления его коллекторного ре-
зистора. В реальных схемах она не превышает долей вольта.
Из анализа передаточной характеристики можно сделать вывод, что вен-
тили такой структуры могут непосредственно стыковаться друг с другом.
Это объясняется тем, что t/gbIX ~ 0,1 -ь0,2 В оказывается меньше напряжения
О,6-г0,7 В (t/вхтах)’ воспринимаемого как сигнал логического нуля,
a [/ВЬ1Х ~ +Е — больше минимального значения сигнала логической единицы
{/вхтт=0-7В.
Еще одной, достаточно важной характеристикой любого вентиля является
входная, отражающая зависимость токов, протекающих по его входным це-
пям, от приложенного напряжения. Для рассматриваемого вентиля она пред-
ставлена на рис. 2.31.
Если входное напряжение равно нулю, то через резистор R и входную цепь
вентиля протекает ток / =--—, причем он вытекает из схемы, поэтому ус-
R
ловно этому току присваивается отрицательное направление (рис. 2.32). При
положительном входном напряжении, отличном от нуля, ток определяется со-
7 S-t/эБ-^вх
отношением / =-----------—, и, с ростом напряжения вплоть до значения
[/вх=0,6В, он уменьшается. Далее начнется процесс переключения много-
эмитгерного транзистора, и при напряжении порядка 0,7 В входной ток обра-
тится в ноль, т. к. иъх станет равным потенциалу входа, "висящего в воздухе".
60
Глава 2
Рис. 2.32. Входной ток логического нуля ТТЛ-вентиля
При дальнейшем возрастании входного напряжения переход база-эмиттер
окажется запертым и через входную цепь вентиля начнет протекать неболь-
шой по величине обратный ток, причем его направление будет противопо-
ложным рассмотренному для предыдущей ситуации (рис. 2.33).
Рис. 2.33. Входной ток ТТЛ-вентиля при подаче сигнала логической единицы
При входном напряжении порядка +4-J-6 В может произойти электрический
пробой соответствующего перехода и выход вентиля из строя. Так как обыч-
но максимальное значение входного сигнала определяется напряжением ис-
точника питания, то данное обстоятельство приводит к необходимости огра-
ничения его величины на уровне +4-5 В.
На вход рассматриваемого логического элемента можно подавать и напряже-
ние отрицательной полярности. В этом случае с его ростом будет увеличи-
ваться входной ток, но вентиль сохранит состояние логической единицы. При
отрицательных напряжениях порядка -2-?3 В возможен пробой паразитных
Схемотехника цифровых логических элементов
61
р-л-структур, образующихся в ходе технологического процесса изготовле-
ния логического элемента, что приведет к нарушению его работы либо выхо-
ду из строя.
Рассмотрим вопросы, связанные с выходными или нагрузочными характери-
стиками вентиля. Структура его выходного каскада в состоянии логической
единицы при наличии нагрузки представлена на рис. 2.34.
Рис. 2.34. Цепь протекания выходного тока
при сигнале логической единицы на выходе ТТЛ-вентиля
При подключении нагрузки (/?н) между корпусом и выходом вентиля через
коллекторный резистор будет протекать ток. Выходное напряжение с ростом
тока нагрузки станет уменьшаться на величину падения напряжения на рези-
£
сторе , что следует из соотношения t/BbIX =----/?н = Е-/н/?к . Таким
як + ян
образом, зависимость напряжения логической единицы от тока нагрузки бу-
дет иметь падающий характер и при некоторой величине этого тока
E-Ux
/нтдх =----вхпуп. выходной сигнал станет меньше минимально допустимо-
го входного напряжения логической единицы для подключаемых вентилей,
что вызовет нарушение режима их функционирования. Примерный вид вы-
ходной характеристики вентиля в этом состоянии представлен на рис. 2.35.
В состоянии логического нуля по коллекторной цепи выходного транзистора
протекает как ток резистора /?к, так и токи входных каскадов соответст-
вующих вентилей, которые можно считать нагрузкой с эквивалентным со-
противлением /?н (рис. 2.36).
62
Гпава 2
Рис. 2.35. Выходные характеристики ТТЛ-вентиля
Рис. 2.36. Цепь протекания выходного тока при сигнале логического нуля
Как уже отмечалось, открытый выходной транзистор вводится в режим на-
сыщения для того, чтобы обеспечить малый уровень сигнала логического
нуля. С этой целью в его базовую цепь задается ток, больший, чем требуется
для полного открывания транзистора, но максимальный ток коллектора цепи
. - Е
без дополнительной нагрузки не сможет превысить величину —.
лк
При коэффициенте усиления транзистора 0 для обеспечения такого тока кол-
о Е
лектора потребуется базовый ток примерно равный -— . При токе базы
Рлк
/Б > /Б транзистор открыться в большей степени не сможет, но останется
в таком состоянии и при наличии нагрузки в коллекторной цепи.
Схемотехника цифровых логических элементов
63
Ее подключение вызовет появление дополнительного тока, и суммарный ток
Е Е
коллектора станет равным 1~— 4-—В этом случае для поддержания
R к
транзистора в открытом состоянии потребуется больший ток базы /Б=^,
т. е. степень насыщения S =—р уменьшится.
При некотором токе нагрузки транзистор выйдет из насыщения, и вы-
ходное напряжение может возрасти до значения, превышающего допустимый
минимальный входной уровень логического нуля (см. рис. 2.35). Это вызовет
нарушение режима работы вентилей, подключенных к выходу данного логи-
ческого элемента.
Отсюда следует, что если /Б >-— • , то транзистор насыщен и
[/ВЫх -ОД4-0,2 В, если же то тРанзистоР будет находиться
в активном режиме, но 0,2 В > t/BbIX < Е .
Из анализа рассмотренной ситуации следует, что при подключении к венти-
лю аналогичных устройств по его выходной цепи будут протекать дополни-
тельные токи. Их величины зависят от того, в каком состоянии находится
вентиль, и существенно отличаются друг от друга. Для ТТЛ логических эле-
ментов допустимый ток нагрузки в состоянии логического нуля всегда на-
много больше, чем в состоянии логической единицы. Это объясняется суще-
ственной разницей в сопротивлениях открытого и насыщенного транзистора
и резистора в его коллекторной цепи.
Сопоставляя из входной и выходной характеристик вентиля конкретные зна-
чения входных и выходных токов, можно рассчитать его коэффициенты раз-
ветвления как для состояния логического нуля, так и логической единицы
/° Iх
^0 _ 1 вых max _ 1 вых max
/° /*
1вх 1вх
Для анализа энергетических характеристик требуется знать токи потребления
вентиля в обоих состояниях, т. к. напряжение питания неизменно. В рассмат-
риваемой схеме ток потребления в состоянии логического нуля будет равен
ro Е Е-1,4 „ I Е-0,7
/п «— 4-------, а в состоянии логической единицы — ~--------.
RK R R
64
Гпава 2
Последняя величина соответствует входному току логического нуля, так как
в этой ситуации только он и потребляется от источника питания.
Вопросы быстродействия логических элементов удобно рассматривать, пред-
ставляя транзистор выходного каскада в виде переключателя, который либо
замкнут на корпус, либо разомкнут (рис. 2.37). При анализе задержек пере-
ключения следует учитывать наличие паразитных емкостей, имеющихся как
на выходе самого вентиля, так и во внешних цепях. Последние складываются
из входных емкостей подключаемых каскадов, емкости соединительных про-
водников и т. п.
Рис. 2.37. Направления токов перезаряда емкости нагрузки
Пусть на вход логического элемента поступает прямоугольный положи-
тельный импульс. Сигнал на его выходе будет соответствовать логической
единице до тех пор, пока уровень выходного напряжения не станет меньше
порога срабатывания (7* (рис. 2.38). Включение инвертора происходит
достаточно быстро, т. к. ранее заряженная емкость нагрузки разряжается
через малое сопротивление открытого и насыщенного выходного транзи-
стора.
При выключении вентиля, то есть переходе в состояние логической единицы,
потребуется некоторое время (/расс) на вывод выходного транзистора из со-
стояния насыщения и его запирание. После этого начнется процесс заряда
паразитной емкости нагрузки через коллекторный резистор, сопротивление
которого обычно много больше сопротивления насыщенного транзистора.
В данной ситуации выходное напряжение вентиля достигнет порога срабаты-
вания второго лишь через время /°1 с момента начала процесса переключе-
ния. Таким образом, логические элементы, подключаемые к выходам анало-
гичных устройств, будут срабатывать с задержками.
Схемотехника цифровых логических элементов
65
Рис. 2.38. Процессы переключения ТТЛ-вентиля
Из приведенных рассуждений следует, что в рассмотренном инверторе время
задержки распространения сигнала при включении ?° будет всегда меньше
времени задержки при выключении Г01. Кроме того, задержки станут возрас-
тать с увеличением количества вентилей, нагружающих источник управляю-
щего сигнала. При сопротивлении коллекторного резистора порядка несколь-
ких килоом время включения ненагруженного логического элемента данной
структуры составляет порядка 20 нс, а время выключения около 200 нс.
Для реализации логических функций 2И-НЕ, 2ИЛИ-НЕ к входу инвертора
требуется подключить логический элемент, реализующий соответствующую
функцию без инверсии. Однако особенности схемотехники рассмотренного
вентиля позволяют достаточно просто построить на его основе лишь элемен-
ты И-НЕ. Это реализуется добавлением соответствующего количества эмит-
теров во входной транзистор, как показано на рис. 2.39. Они при этом выпол-
няют функции диодов, аналогично элементу И, представленному на рис. 2.6.
Для уменьшения задержек переключения, т. е. повышения быстродействия,
необходимо обеспечить ускоренный вывод излишков неосновных носителей
из базы насыщенного транзистора и ускорить процессы перезаряда соответ-
ствующих емкостей.
Первая задача в ТТЛ-вентилях частично решается за счет использования
многоэмиттерного транзистора, коллекторный переход которого открыт при
любом уровне входного управляющего сигнала. Этим обеспечивается отно-
66
Гпава 2
сительно низкоомный путь вывода неосновных носителей из базы закры-
вающегося выходного транзистора.
Рис. 2.39. ТТЛ логический элемент 2И-НЕ
Так как на величины паразитных емкостей влиять очень сложно, то ускорить
процессы их перезаряда можно, лишь уменьшив сопротивление коллектор-
ного и других резисторов схемы. Однако это приводит к росту потребляемой
мощности и соответственно нагреву элементов. В частности, в состоянии ло-
гического нуля через резистор /?к станет протекать больший ток.
Частично задача повышения быстродействия решена в ТТЛ-вентиле с так
называемым активным или сложным выходным каскадом, принципиальная
схема одного из вариантов которого приведена на рис. 2.40. Подобная кон-
фигурация базового логического элемента реализована в микросхемах фир-
мы Texas Instruments и в некоторых их российских аналогах.
На схеме приведены усредненные значения сопротивлений резисторов. В реаль-
ных условиях разброс их величин может достигать десятков процентов и, кроме
того, свойства резисторов вентиля сильно зависят от температуры кристалла.
Напряжение источника питания ТТЛ логических элементов должно быть
равно +5 В±10%. Как уже отмечалось, это связано с невысокими напряже-
ниями пробоя переходов база-эмиттера входного транзистора. Последнее об-
стоятельство объясняется тем, что транзисторы с граничными частотами бо-
лее нескольких гигагерц имеют тонкий базовый слой.
Для анализа передаточной характеристики рассмотрим одновходовый логи-
ческий элемент, представляющий собой инвертор. Пусть вход схемы ни
к чему не подключен, т. е. на него не подается никаких сигналов. В этом слу-
Схемотехника цифровых логических элементов
67
чае переход коллектор-база многоэмиттерного транзистора сместится в пря-
мом направлении и через резистор R в базу транзистора VT1 потечет ток, ко-
торый вызовет его открывание и перевод в состояние насыщения.
Рис. 2.40. ТТЛ логический элемент 2И-НЕ с активным выходным каскадом
Напряжение между эмиттером и базой транзистора VT1 будет порядка 0,7 В,
а между коллектором и эмиттером — около 0,2 В. В эмиттерной цепи транзи-
стора VT1 потечет ток, равный сумме базового и коллекторного. Часть его
ответвится через резистор Яэ, =/?э, а часть потечет в базу нижнего выход-
ного транзистора V73, вызовет его открывание и переход в насыщенное со-
стояние. Напряжение на выходе вентиля при этом будет порядка 0,2 В, а па-
дение напряжения между базой и эмиттером V73 составит около 0,7 В.
Потенциал коллектора транзистора VT1 относительно общей шины окажется
равным 0,9 В, и разности потенциалов между базой верхнего выходного
транзистора VT2 и выходом вентиля окажется недостаточно для открывания
двух последовательно включенных кремниевых р-п переходов (база-эмиттер
транзистора V72 и диода VD1).
Вследствие этого транзистор VT2 окажется запертым и ток через верхнее
плечо выходного каскада не потечет. Если бы диод не был установлен,
68
Гпава 2
то вследствие приоткрывания V72 через него и V73 потек бы сквозной ток,
вызывающий разогрев транзисторов и появление на выходе неопределенного
уровня сигнала.
Потенциал базы многоэмиттерного транзистора можно определить, сумми-
руя падения напряжения на трех последовательно соединенных открытых
р-и-переходах. Он составит примерно 2,1 В, а потенциал ’’висящего в воздухе"
входа инвертора окажется равным порядка 1,4 В.
Очевидно, при. подаче такого же напряжения на вход ситуация не изменится
и, следовательно, при [/вх=1,4В данный вентиль будет находиться в со-
стоянии логического нуля. При этом через резистор R протекает ток порядка
0,8 мА, ток, потребляемый всей схемой, составит около 3,4 мА, а ток во
входной цепи будет равен нулю.
С ростом входного напряжения переход эмиттер-база многоэмиттерного
транзистора окажется запертым и состояние схемы не изменится, что отра-
жено на передаточной характеристике. Через обратно смещенный переход
станет протекать небольшой по величине обратный ток /вх, не превышаю-
щий десятков микроампер, как показано на рис. 2.41.
j ^вых
0,2 В • • ------------------------------
----------1--------------------------►
1>4 В L/BX
Рис. 2.41. Ветви передаточной и входной характеристик ТТЛ-вентиля
при управляющем напряжении большем порогового
Если на вход схемы подать нулевой сигнал, то переход эмиттер-база много-
эмиттерного транзистора откроется и он войдет в состояние насыщения. По-
тенциал его базы станет равным 0,7 В, а потенциал коллектора около 0,1 В,
Схемотехника цифровых логических элементов
69
чего недостаточно для открывания транзистора VT1. Совместно с ним будет
заперт и нижний транзистор выходного каскада V73, т. к. его база соединена
с корпусом через резистор /?э, по которому в данной ситуации ток не проте-
кает (рис. 2.42).
Рис. 2.42. ТТЛ-вентиль при нулевом напряжении на входе
В этом случае, выходной сигнал вентиля будет определяться состоянием
верхнего плеча, представляющего собой эмиттерный повторитель на транзи-
сторе V72, причем на его базу через резистор /?К1 поступает напряже-
ние +5 В от источника питания.
В отсутствии нагрузки потенциал выхода будет меньше напряжения источ-
ника питания на сумму падений напряжений в цепи из двух последовательно
соединенных р-и-переходов (база-эмиттер VT2 и диод VD). Он составит око-
ло 3,4-?3,6 В, что и определяет уровень логической единицы выходного сиг-
нала такого ТТЛ-вентиля.
70
Гпава 2
В данном состоянии ток, потребляемый от источника питания, течет только
по входной цепи вентиля (вытекает из нее) и имеет величину порядка 1,1 мА
(рис. 2.43). Таким образом, этим значением, с одной стороны, определяется
ток потребления инвертора в состоянии логической единицы, а с другой сто-
роны — это входной ток логического нуля — /вх . Он будет протекать и че-
рез выходные каскады аналогичных устройств.
Рис. 2.43. Переходная и входная характеристики ТТЛ-вентиля с активным выходным каскадом
С увеличением входного напряжения состояние логической единицы вентиля
сохраняется до тех пор, пока транзистор VT1 остается закрытым, т. е. потен-
циал его базы составляет менее 0,7 В. С ростом уровня входного сигнала, по-
ка многоэмиттерный транзистор открыт, будут увеличиваться потенциалы
коллектора и базы VT1. При t/BX порядка 0,6-г0,7 В напряжение на базе VTI
достигнет порога его открывания, и транзистор перейдет в активный режим.
Схемотехника цифровых логических элементов
71
Каскад на VT1 представляет собой усилитель, в эмиттерной цепи которого
установлено сопротивление /?э, выполняющее роль элемента отрицательной
обратной связи. Так как номиналы коллекторного и эмиттерного резисторов
близки, а закрытый переход эмиттер-база V73 не оказывает шунтирующего
влияния, то коэффициент усиления этого каскада в данной ситуации пример-
но равен единице. Поэтому, при возрастании потенциала базы транзистора
VT1, примерно с такой же скоростью будет увеличиваться потенциал его
эмиттера, падать напряжение на коллекторе и, соответственно, на выходе
логического элемента.
При входном напряжении порядка 1,3 В потенциал базы транзистора V73
достигнет уровня 0,7 В и его переход эмиттер-база начнет открываться. При
этом резистор /?Э| окажется зашунтированным малым динамическим сопро-
тивлением открытого р-и-перехода эмиттер-база V73, вследствие чего коэф-
фициент усиления каскада на VT1 резко возрастет.
Дальнейшее увеличение входного сигнала на десятые доли вольта вызовет
открывание нижнего плеча выходного каскада вентиля и закрывание верхне-
го вследствие уменьшения управляющего потенциала его базы. При напря-
жении порядка 1,4 В инвертор перейдет в состояние логического нуля.
С ростом уровня управляющего сигнала входной ток сначала будет относи-
тельно медленно снижаться из-за увеличения потенциала базы многоэмит-
терного транзистора, а затем скорость его изменения станет больше вследст-
вие перехвата тока базовой цепью открывающегося транзистора VT1.
При поступлении на вход вентиля отрицательного напряжения схема будет
находиться в состоянии логической единицы, т. к. многоэмиттерный транзи-
стор в данной ситуации открыт и насыщен, как и при нулевом напряжении на
входе. Однако если величина отрицательного напряжения превысит 2-?3 В, то
откроется р-м-переход коллектора МЭТ — подложка интегральной схемы.
Это вызовет резкое возрастание входного тока и может привести к выходу
вентиля из строя.
Напряжение отрицательной полярности на входах логических элементов мо-
жет возникать из-за переходных процессов при передаче управляющих сиг-
налов. Чтобы повысить надежность работы вентиля в таких ситуациях,
а также по ряду других причин на всех его входах устанавливаются так назы-
ваемые антизвонные диоды (рис. 2.44), которые не влияют на функциониро-
вание схемы, пока входные сигналы находятся в допустимом диапазоне.
Из передаточной характеристики следует, что входное напряжение с уровнем
от 0 до 1,3 В воспринимается вентилем как логический ноль, аот1,4Вдо5В —
как логическая единица, что позволяет сделать вывод о возможности непо-
72
Гпава 2
средственной стыковки таких вентилей друг с другом, т. к. 1/дЫХ <U®X
и (/* >f/* .
ВЫЛ К>Л
Рис. 2.44. Антизвонные диоды на входах ТТЛ-вентиля
Выходная характеристика рассматриваемого ТТЛ логического элемента име-
ет стандартный вид (рис. 2.45). Когда вентиль находится в состоянии логиче-
ского нуля, то с ростом тока нагрузки уменьшается степень насыщения тран-
зистора V73 и, соответственно, повышается его остаточное напряжение, т. е.
выходной уровень логического нуля.
Рис. 2.45. Выходная характеристика ТТЛ-вентиля
В состоянии логической единицы уровень выходного сигнала с ростом тока
нагрузки уменьшается в основном из-за увеличения падения напряжения на
резисторе /?К2, установленном в коллекторной цепи верхнего транзистора
выходного каскада.
Схемотехника цифровых логических элементов
73
С учетом возможного разброса параметров элементов и их изменений в диа-
пазоне рабочих температур, который может достигать -60°-?+120°, переда-
точная, входная и нагрузочная характеристики однотипных ТТЛ-вентилей
будут отличаться друг от друга, как показано на рис. 2.46 и 2.47.
Рис. 2.46. Зона разброса передаточных характеристик ТТЛ-вентиля
с активным выходным каскадом
Рис. 2.47. Зона разброса выходных характеристик ТТЛ-вентиля
с активным выходным каскадом
Порог переключения может находиться в пределах 14-1,7 В, выходной уро-
вень логической единицы занимает диапазон 2,8+4 В, а логического нуля —
0,14-0,4 В. Эти данные относятся к ненагруженному вентилю. Фирмы-изго-
товители гарантируют, что логические элементы такой конфигурации будут
нормально функционировать во всем диапазоне допустимых условий экс-
плуатации, если максимальный входной уровень логического нуля не превы-
74
Гпава 2
сит 0,7 В, а минимальный уровень сигнала логической единицы будет боль-
ше 2,4 В. Эти значения установлены с учетом некоторого запаса по помехо-
устойчивости.
Анализ зоны разброса выходной характеристики (рис. 2.47) показывает, что
уровень логической единицы не будет опускаться ниже минимального значе-
ния при, /ьых <0,8 мА, а уровень логического нуля не будет превышен, если
/ьых <16 мА, то есть гарантируется, что при отсутствии перегрузки вентиля
по току для любых ситуаций < 0,7 В, a i/*bIX>2,4B.
Аналогичные зоны разброса имеются и у входных токов. Максимальное зна-
чение входного тока логического нуля в рабочем диапазоне изменений
управляющих сигналов и температур никогда не превысит 1,6 мА, а логиче-
ской единицы — 0,04 мА. Поэтому для такого логического элемента в каче-
стве параметров принимается, что:
t/° х =0,7 В, С7* =2,4 В, =16 мА,
/' =0,8мА, /® =1,6мА, =0,04мА.
Отсюда можно определить коэффициенты разветвления вентиля. В состоя-
нии логического нуля он получается равным 10, а при формировании на вы-
ходе сигнала логической единицы — 20. Однако т. к. вентиль может нахо-
диться в любом из состояний, то при расчетах руководствуются меньшей из
двух величин. В принципе вентиль может функционировать и при превыше-
нии предельных токов нагрузки, но при этом не гарантируется его надежная
работа по управлению аналогичными устройствами.
Более крутой ход нагрузочной характеристики ТТЛ логического элемента
в состоянии логической единицы объясняется падением напряжения при
протекании тока по резистору /?К2, включенному в коллекторную цепь тран-
зистора VT2. Его наличие приводит также к замедлению процесса заряда па-
разитных емкостей, связанных с нагрузкой, что увеличивает время выключе-
ния вентиля.
Гарантированное максимальное время задержки распространения при вклю-
чении рассматриваемого ТТЛ логического элемента составляет 15 нс, а мак-
симальное время задержки распространения при выключении не превышает
20 нс. Разница связана с влиянием резистора R^2 сопротивлением 130 Ом.
Если бы его сопротивление составляло 1 кОм, то при практически такой же
скорости включения, задержка распространения сигнала при выключении
оказалась бы порядка 100 нс.
Схемотехника цифровых логических элементов
75
Однако, несмотря на некоторое ухудшение параметров вентиля, введение
данного резистора необходимо. Это связано с возникновением сквозных то-
ков при переключении ТТЛ логического элемента (рис. 2.48).
Рис. 2.48. Зависимость тока потребления ТТЛ-вентиля
с активным выходным каскадом от управляющего напряжения
При включении вентиля, т. е. при переходе из единичного состояния в нуле-
вое, из-за резкого увеличения коэффициента усиления каскада на транзисто-
ре VT1 транзистор VT2 успеет закрыться прежде, чем откроется V73. Ток по-
требления в этом состоянии несколько больше, чем в единичном, переход
эмиттер-база транзистора V73 открыт и коэффициент усиления каскада на
VT1 составляет несколько десятков, т. к. эмиттерный резистор зашунтирован
малым сопротивлением открытого перехода транзистора V73.
На этапе выключения вентиля небольшое уменьшение входного сигнала
вблизи напряжения переключения вызовет резкое повышение потенциала
базы VT2 и слабо скажется на состоянии транзистора V73, который еще дол-
жен выйти из насыщения. Таким образом, возникает ситуация, при которой
оба транзистора выходного каскада оказываются открытыми и через них по-
течет сквозной ток, ограниченный только малыми в этом режиме сопротив-
76
Гпава 2
лениями VT2 и V73. Если не принять мер, то величина этого тока может дос-
тигать сотен миллиампер (рис. 2.48).
Хотя процесс переключения происходит достаточно быстро, этот ток может
вызвать локальные перегревы транзисторов интегральной структуры и выход
их из строя, а также появление сильных помех по шинам питания. Для сни-
жения величины броска сквозного тока в коллекторную цепь транзистора
VT2 устанавливается резистор. Он позволяет ограничить его величину на
уровне порядка 204-30 мА. Так как каждый пик тока вызывает потребление
дополнительной мощности от источника питания, то с ростом частоты их
следования она будет увеличиваться.
Средний ток потребления рассматриваемого вентиля на низких частотах пе-
реключения составляет около 24-2,3 мА, а максимальный из-за разброса па-
раметров элементов не превышает 4 мА. На частотах 104-15 МГц ток, а сле-
довательно, и потребляемая мощность увеличиваются примерно в два раза,
что приводит и к более сильному разогреву соответствующих элементов.
В реальных цифровых устройствах наряду с управляющими сигналами на
входы логических элементов и цепи питания воздействуют различные поме-
хи. Они представляют собой кратковременные изменения напряжений в раз-
личных точках схемы, что может привести к нарушению ее работы.
Если на вход инвертора подан сигнал логического нуля, то он должен нахо-
диться в состоянии логической единицы. Однако, под воздействием наводок,
помех по шинам питания и т. п., потенциал входа может кратковременно
превысить порог переключения вентиля, и он перейдет в противоположное
состояние, что может привести к нарушению работы остальных узлов циф-
рового устройства. Это воспримется ими как появление ложного управляю-
щего сигнала.
Из анализа зоны разброса передаточной характеристики ТТЛ-вентиля
(рис. 2.46) следует, что для наихудшей ситуации, когда сигнал логического
нуля составляет 0,7 В, помеха с амплитудой менее 0,4 В не вызовет ложных
срабатываний. Для случая/ когда на входе присутствует минимальный по
уровню сигнал логической единицы, допустимый уровень составит 0,7 В.
Однако, учитывая случайный характер помех, фирмы-изготовители устанав-
ливают предельно допустимый их уровень 0,4 В и гарантируют при этом ус-
тойчивую работу логических элементов.
Данные рассуждения о помехах справедливы в случае, когда вентиль нахо-
дится в статическом, т. е. установившемся состоянии. В динамике в процессе
переключения воздействие помех оказывается более сложным и допустимый
их уровень гораздо меньше.
Схемотехника цифровых логических элементов
77
Рис. 2.49. Зоны передаточной характеристики ТТЛ-вентиля
с активным выходным каскадом
В некоторых ситуациях ТТЛ логический элемент сам может стать источни-
ком помех и не только по шинам питания из-за протекания сквозных токов,
но и по линиям формирования выходных сигналов. На передаточной харак-
теристике вентиля, представленной на рис. 2.49, можно отметить четыре зо-
ны, соответствующие разным режимам работы его узлов. Когда уровень
входного напряжения находится в зоне I, на выходе вентиля формируется
сигнал логической единицы, при прохождении зоны II выходное напряжение
падает пропорционально возрастанию входного сигнала, в зоне IV — входных
напряжений, на выходе вентиля формируется логический ноль, а в третьей
зоне (Ш) происходит переключение его состояний.
При подаче управляющего сигнала трапецеидальной формы, т. е. импульса
с пологими фронтами, время перехода вентиля из одного состояния в другое
будет достаточно большим, а сам процесс переключения можно отобразить
временной диаграммой, представленной на рис. 2.50.
Так как при прохождении третьей зоны (III) все транзисторы вентиля перехо-
дят в активный режим, то он будет работать как усилитель с коэффициентом
усиления, который может достигать нескольких сотен.
При этом из-за наличия паразитных обратных связей, как правило, возникает
генерация и на выходе вентиля формируется пачка импульсов, период следо-
вания которых определяется задержками переключения. Величина выходно-
го сигнала вентиля в таком режиме превышает уровни помехоустойчивости
логического элемента, что вызовет ложные срабатывания аналогичных уст-
ройств, подключенных к выходу этого вентиля.
78
Гпава 2
> Рис. 2.50. Возникновение помех
при медленном изменении входного сигнала ТТЛ-вентиля
Для борьбы с данным явлением необходимо, чтобы длительности фронтов
управляющих сигналов были бы меньше времен задержек переключения.
Если эти условия выполнены, то паразитные колебания не успеют сформиро-
ваться.
Для построения на основе рассмотренного вентиля логического элемента,
обрабатывающего две и более переменных, во входной цепи устанавливается
многоэмиттерный транзистор, при этом реализуется функция И-НЕ. Количе-
ство входов не влияет на основные параметры логического элемента.
Быстродействие и энергопотребление рассмотренного варианта ТТЛ-вентиля
определенным образом связаны с сопротивлениями резисторов, входящих
в состав схемы. Для приведенных значений, времена задержек составляют 15
и 20 нс, при средней потребляемой мощности около 20 мВт. Если, при сохра-
нении схемотехники вентиля, сопротивления резисторов увеличить, то сни-
зятся протекающие через них токи и, соответственно, энергопотребление
вентиля. Однако при этом замедлятся процессы перезаряда паразитных емко-
стей, что приведет к снижению быстродействия.
Схемотехника цифровых логических элементов
79
Уменьшение номиналов резисторов приводит к обратному эффекту. Данные
решения использовались, когда требовались маломощные, но медленные
элементы, или более быстродействующие, чем рассмотренные. Однако при
таком подходе рост быстродействия происходит медленнее, чем увеличение
энергопотребления. Так, например, снижение задержек в полтора раза вызы-
вает увеличение мощности потребления вдвое.
Необходимость в логических элементах с разным быстродействием обуслов-
лена тем, что в реальных условиях требуется обработка цифровых сигналов,
меняющихся с разными скоростями. При этом обработку медленно меняю-
щихся сигналов можно проводить, используя малопотребляющие вентили
с относительно большими задержками распространения сигналов, а высоко-
частотных — быстродействующими. В целом это позволяет снизить суммар-
ное энергопотребление сложной цифровой аппаратуры.
В то же время в ряде устройств требуются логические элементы с быстро-
действием существенно большим, чем то, которое обеспечивают вентили
ТТЛ-серий. Кроме того, в связи с ростом сложности алгоритмов обработки
цифровых сигналов и аппаратуры для их реализации остро встает вопрос
снижения энергопотребления логических элементов. Для решения этой зада-
чи были предложены новые технические решения как в области схемотехни-
ки и электроники, так и в обеспечении оптимальных режимов работы схем.
Как уже отмечалось, основными определяющими факторами, которые влия-
ют на быстродействие логического элемента, являются: частотные свойства
транзисторов, перезаряд паразитных емкостей и процессы рассасывания не-
основных носителей, накапливаемых в базах насыщенных транзисторов.
Введение многоэмиттерного транзистора позволяет их ускорить лишь для
транзистора VT1 (см. рис. 2.42).
Граничные частоты транзисторов современных интегральных микросхем ле-
жат в пределах единиц и более гигагерц, скорость перезаряда емкостей мож-
но повысить, лишь уменьшая сопротивления резисторов в соответствующих
цепях. Но здесь имеется определенный предел, связанный с возрастанием
мощности потребляемой от источника питания.
Однако если транзистор удастся полностью открыть, не вводя в насыщение,
то соответствующие составляющие задержек исчезнут. Как уже отмечалось,
это можно сделать, используя в транзисторных ключах нелинейную обрат-
ную связь, которая реализуется введением между коллектором и базой диода
Шоттки.
Если такой диод включить, как показано на рис. 2.51, то, пока транзистор за-
перт, диод закрыт и не влияет на работу схемы. Когда транзистор попытается
войти в насыщение, диод откроется и излишки входного тока окажутся выве-
80
Гпава 2
денными из базовой цепи во внешнюю, т. е. в базе не будет происходить на-
копления избыточных носителей, следовательно, такой транзисторный ключ
будет быстро как включаться, так и выключаться.
Рис. 2.51. Транзисторный ключ с диодами Шоттки
После разработки соответствующей технологии такие диоды оказалось воз-
можным ввести в коллекторные цепи сразу всех транзисторов вентиля и эле-
менты такого типа стали называть ТТЛШ (транзисторно-транзисторная логи-
ка с диодами Шоттки).
Данное техническое решение позволяет либо уменьшить задержки переклю-
чения логического элемента при сохранении потребляемой мощности (в этом
случае номиналы резисторов схемы остаются неизменными), либо снизить
мощность при тех же задержках. В последнем случае номиналы резисторов
увеличивают.
Однако в элементах ТТЛШ уровень выходного напряжения логического нуля
повышается до 0,4-?0,5 В, в связи с чем немного уменьшается помехоустой-
чивость.
Принципиальная схема одного из вариантов вентиля со средним быстродей-
ствием представлена на рис. 2.52. Здесь увеличены номиналы резисторов,
в верхнем плече выходного каскада установлен составной транзистор (при
этом не требуется дополнительный диод в эмиттерной цепи) и использован
узел на транзисторе V73, применение которого позволило скорректировать
форму передаточной характеристики, устранив наклонный участок.
Эго, а также использование нелинейных обратных связей с диодами Шоттки, по-
зволило получить задержки переключения в 15 нс, что примерно соответствует
Схемотехника цифровых логических элементов
81
быстродействию ТТЛ-вентиля, но при средней мощности потребления 4 мВт. Из-
мененная форма передаточной характеристики (рис. 2.53) дала возможность повы-
сить помехоустойчивость такого логического элемента в динамических режимах.
Рис. 2.52. Принципиальная схема ТТЛШ-вентиля среднего быстродействия
82
Гпава 2
Здесь во входной цепи используется не многоэмиттерный транзистор, а ди-
одная сборка, что дало возможность снизить входные токи при высоком
уровне управляющего сигнала и повысить допустимый уровень логического
нуля.
В современных ТТЛШ-сериях цифровых микросхем в качестве входного
каскада используется эмиттерный повторитель (рис. 2.54). Это позволяет
уменьшить входную емкость и зону разброса напряжения переключения при
изменениях температуры. Данная схема подключается вместо диодной сбор-
ки к входам инвертора (рис. 2.52) в точках, помеченных крестиками.
Рис. 2.54. Входной каскад ТТЛШ-вентиля с улучшенными характеристиками
Принципиальная схема ТТЛШ-вентиля повышенного быстродействия имеет
конфигурацию, приведенную на рис. 2.55. В ней по сравнению со схемой ло-
гического элемента ТТЛ уменьшены сопротивления резисторов и введены
изменения в выходной и промежуточный каскады. При увеличении средней
мощности потребления до 40 мВт, задержки переключения у такого вентиля
удалось снизить до 5 нс.
Реальные логические элементы, выпускаемые в виде интегральных микро-
схем, имеют систему маркировки, которая состоит из четырех элементов.
Первый характеризует область применения и тип корпуса микросхемы. Он
может быть пустым, включать одну букву либо двухбуквенную комбинацию.
Если в его состав входит буква К, например, — К, КР, КС, КФ, КН, то это
говорит о том, что данная микросхема предназначена для использования
Схемотехника цифровых логических элементов
83
в устройствах общепромышленного применения. Без включения буквы К
маркируются микросхемы для спецаппаратуры. Разница между ними в том,
что в последнем случае проводится более жесткий контроль и поэтому гаран-
тируется работа таких элементов в расширенном диапазоне температур и
других внешних воздействий.
Рис. 2.55. Принципиальная схема ТТЛШ-вентиля повышенного быстродействия
Вторым элементом маркировки является группа из трех или четырех цифр,
обозначающая серию микросхем. Под серией понимается набор микросхем,
изготовленных по единой технологии и с близкими схемотехническими реше-
ниями. Третий элемент — это двухбуквенная комбинация, определяющая тип
или функцию элемента, находящегося в данном корпусе. Для простейших ло-
гических элементов используются обозначения, приведенные в табл. 2.2.
Последний элемент обозначения — это число, определяющее разновидность
конкретного устройства. Например: К155ЛАЗ — микросхема, содержащая
4 элемента 2И-НЕ, КР1533ЛА4 включает 3 элемента ЗИ-НЕ, КМ555ЛН2 —
шесть инверторов с открытым коллектором и т. д.
В табл. 2.3 представлены максимальные гарантированные значения парамет-
ров логических элементов разных типов.
84
Гпава 2
Таблица 2.2. Буквенные обозначения простейших логических элементов
Буквенное обозначение элемента Выполняемая функция
ЛИ И
ЛА И-НЕ
ЛЛ ИЛИ
ЛЕ ИЛИ-НЕ
ЛИ НЕ
Таблица 2.3. Сравнительные характеристики вентилей ТТЛ и ТТЛШразличных серий
ТТЛ ТТЛШ
Серия К155 К134 К131 К555 КР1533 К531 КР1531
Аналог SN74 SN74L SN74H SN74LS SN74ALS SN74S SN74F
toi нС 20 120 12 15 10 5 3
tio нС 15 80 10 15 10 5 3
Рср мВт 20 4 40 4 2 40 4
1в„мА 1,6 0,2 2 0,4 0,2 2 0,6
11.ж мА 0,04 0,02 0,05 0,02 0,02 0,05 0,02
1()вых 16 4 20 8 4 20 20
2.5. Разновидности ТТЛ и ТТЛШ
логических элементов
В составе серий микросхем ТТЛ и ТТЛШ кроме базового вентиля выпуска-
ются и другие разновидности. Для обычного вентиля коэффициент разветв-
ления равен 10, а выходное напряжение логической единицы не превышает
3-?4 В, однако в ряде случаев требуется обеспечить работу одного элемента
на большее количество входов, а также на низкоомные и высоковольтные
нагрузки.
С этой целью выпускаются специальные, так называемые буферные элемен-
ты, у которых в выходном каскаде используются более мощные транзисто-
ры, благодаря чему коэффициент разветвления таких вентилей составляет
204-30 и более.
Схемотехника цифровых логических элементов
85
В некоторых ситуациях к выходу логического элемента требуется подклю-
чать не входы аналогичных, а исполнительные устройства типа элементов
индикации, электромагнитных реле и тому подобные. Причем в ряде случаев
питание этих устройств должно осуществляться от источников с напряжени-
ем более 5 В.
Специально для этих целей разработаны логические элементы с открытым
коллектором, которые имеют структуру, приведенную на рис. 2.56. В кол-
лекторной цепи выходного транзистора не устанавливается дополнительных
элементов. Это позволяет подключать внешнюю нагрузку либо к источнику
питания логического элемента, либо к иному с более высоким напряжением,
не превышающим то, которое выдерживает выходной транзистор.
Рис. 2.56. Принципиальная схема ТТЛ-вентиля с открытым коллектором
Такая схема может функционировать и как обычный логический элемент,
однако для получения на выходе сигнала высокого уровня обязательно по-
требуется внешний резистор. Это связано с тем, что когда транзистор VT2
открыт, на выходе присутствует практически нулевое напряжение, т. е. он
связан с общей шиной. Если транзистор VT2 заперт, то выход схемы в отсут-
ствии внешнего резистора окажется ни к чему не подключенным, ’’висящим
в воздухе”. Аналогичная картина будет и на входах связанных с ним логиче-
ских элементов. Формально эта ситуация воспримется как наличие сигнала
логической единицы, но в целом система будет работать ненадежно из-за
сильной подверженности воздействию помех.
86
Гпава 2
С точки зрения быстродействия вентиль с открытым коллектором уступает
элементу с активным выходным каскадом, но позволяет электрически соеди-
нять выходы у таких устройств. Если попытаться провести аналогичную
процедуру с обычными логическими элементами, то может нарушиться ре-
жим их работы (рис. 2.57).
Рис. 2.57. Цепи протекания сквозного тока
при объединении выходов логических элементов ТТЛ
Вследствие того, что вентили в общем случае управляются разными сигнал
лами, состояния их выходов могут оказаться противоположными. При этом
через выходные транзисторы начнут протекать сквозные токи (рис. 2.57), ог-
раничиваемые только резисторами в коллекторных цепях и достигающие де-
сятков миллиампер, что превышает нагрузочную способность стандартного
вентиля. Нижний транзистор выходного каскада при таком токе выйдет из
насыщения и уровень формируемого сигнала может не соответствовать ни
логическому нулю, ни единице.
Теоретически такое объединение возможно, когда сигналы на входах меня-
ются одновременно, в частности, если входы соединены вместе. Однако это
допускается только с вентилями, расположенными на одном кристалле, т. е.
размещенными в одном корпусе. Данное обстоятельство связано с тем,
что в этом случае разброс задержек переключения будет минимальным
и не возникнет дополнительных сквозных токов. Если задержки отличаются,
Схемотехника цифровых логических элементов
87
то при переключении одного вентиля другой в течение некоторого интервала
времени может находиться в противоположном состоянии, что вызовет про-
текание сквозных токов и появление на короткое время неопределенных
уровней выходных сигналов.
У вентиля с открытым коллектором этого не происходит, потому что даже
при разных сигналах на входах ток выходного каскада будет ограничен дос-
таточно высоким сопротивлением внешнего резистора, которое обычно вы-
бирается порядка единиц килоом.
Использование таких устройств позволяет схемотехнически реализовывать
логические функции, не присущие самим элементам. Если два инвертора
с открытыми коллекторами соединить, как это показано на рис. 2.58, то по-
лучится схема, реализующая функцию 2ИЛИ-НЕ.
Рис. 2.58. Принципиальная схема устройства,
выполняющего функцию элемента 2ИЛИ-НЕ
Действительно, когда на обоих входах присутствуют сигналы логических
нулей, то выходные транзисторы вентилей будут заперты и на выходе схемы
сформируется сигнал логической единицы за счет того, что выходной зажим
оказывается подключенным к шине питания через резистор R. При других
комбинациях сигналов будут открыты либо один, либо оба транзистора вы-
ходных каскадов, чему соответствует появление на выходе логического нуля.
Такое схемотехническое решение называется реализацией монтажного или
проводного ИЛИ.
Следующая разновидность логических элементов имеет выходной каскад
с тремя состояниями. У ранее рассмотренных вентилей выход мог находиться
в состоянии логического нуля или единицы. Условно такое устройство можно
представить в виде переключателя (рис. 2.59), у которого в одном положении
подвижный контакт соединен с корпусом, а в другом с шиной питания.
88
Гпава 2
+5В
Вых
—о
Рис. 2.59. Модели выходного каскада ТТЛ-вентиля с двумя и тремя состояниями
Переключатель, моделирующий работу вентиля с тремя состояниями, имеет
три положения, два из которых такие же, как и у предыдущего, а в третьем —
подвижный контакт ни с чем не соединяется. В такой ситуации на него мож-
но подавать внешние сигналы, т. к. в этом случае их источники ничем не бу-
дут нагружаться.
Такое свойство позволяет соединять вентили выходами и использовать их
в двунаправленных линиях передачи данных. При этом активным может
быть выход только одного из логических элементов, а выходы остальных
должны находиться в третьем состоянии.
Часто такое состояние называется Z-состоянием, состоянием высокого импе-
данса или высокого выходного сопротивления. Оно реализуется путем запи-
рания сразу обоих выходных транзисторов (V72, V73 на рис. 2.40). Это мож-
но сделать, видоизменив схему вентиля и добавив дополнительный вход
управления, при определенном уровне сигнала на котором логический эле-
мент будет переходить в третье состояние. Обычно этот вход обозначается
ЕО (от английского enable out, что значит разрешение выхода).
Один из вариантов конфигурации логического элемента с такими свойствами
представлен на рис. 2.60. В стандартный вентиль вводится диод VD2, соеди-
ненный с входом управления ЕО, который подключается к дополнительному
эмиттеру многоэмиттерного транзистора.
При наличии на этом входе сигнала логической единицы, схема работает
обычным образом, так как диод VD2 будет закрыт независимо от состояний
других входов. Если на вход разрешения выхода ЕО подан сигнал логическо-
го нуля, то из-за перехвата дополнительным эмиттером базового тока МЭТ
закроется транзистор VT1 и связанный с ним V73.
В обычном вентиле при этом открывается VT2 и на выходе формируется сиг-
нал логической единицы. В данной схеме откроется диод VD2, вследствие
чего потенциал базы верхнего транзистора станет порядка 0,8-?0,9 В, и его
будет недостаточно для открывания VT2. При этом оба выходных транзисто-
ра окажутся запертыми. Сопротивление между контактом выхода, шинами
Схемотехника цифровых логических элементов 89
земли и питания будет высоким и при наличии внешних сигналов на выходе
вентиля ток от их источника протекать практически не будет. Ток потребле-
ния в третьем состоянии для логического элемента серии К155 составляет
около 3,7 мА, т. е. больше, чем в любом из активных состояний, когда на вы-
ходе формируются сигналы логического нуля или единицы. Он будет равен
входному току логического нуля по входу управления.
Рис. 2.60. Схема ТТЛ-вентиля с тремя состояниями выходов
Широкое применение находят логические элементы, обладающие гистере-
зисными свойствами. Для этого их входные каскады выполняются по схеме
триггера Шмитта, который обладает тем свойством, что уровни входных
сигналов, при которых происходит его переход из состояния логического ну-
ля в единичное и обратно, зависят от направления изменения входного сиг-
нала (рис. 2.61).
Одновходовый логический элемент, выполняющий функции инвертирующе-
го триггера Шмитта, на принципиальных схемах обозначается, как показано
на рис. 2.62. У такого устройства два порога переключения: U]Q ~ 1,7 В, соот-
ветствующий переходу из единичного состояния в нулевое, и Uq «0,9 В, оп-
ределяющий уровень входного сигнала при обратном переходе. У обычного
90
Гпава 2
ТТЛ-элемента порог один и составляет порядка UQ «1,3-И,4 В. Требуемая
характеристика формируется путем введения в схему ТТЛ-вентиля положи-
тельной обратной связи.
Рис. 2.61. Передаточные характеристики
ТТЛ-инвертора
и ТТЛ-инвертирующего триггера Шмитта
-Тп7}-
Рис. 2.62. Условно-графическое
обозначение триггера Шмитта
на принципиальных схемах
Данное свойство позволяет уменьшить влияние помех во входной цепи вен-
тиля на процесс его переключения. Пусть входной сигнал меняется так, как
показано на рис. 2.63. Обычный логический элемент переключится из еди-
ничного состояния в нулевое, когда уровень t/BX превысит порог UQ, а триг-
гер Шмитта — при возрастании входного сигнала до Uq. Наличие гистерезиса
приведет к появлению некоторой задержки переключения триггера Шмитта.
Однако если в процессе переключения на вход логического элемента поступает
помеха в виде меняющегося напряжения, которое накладывается на фронт сиг-
нала, то на выходе инвертора сформируется несколько переходов из логиче-
ской единицы в ноль и обратно. Их количество зависит от того, сколько раз
уровень входного сигнала будет пересекать его порог срабатывания.
Схемотехника цифровых логических элементов
91
Рис. 2.63. Влияние помех по входу на структуру выходного сигнала ТТЛ-вентиля
Переключение триггера Шмитта произойдет, когда суммарное входное на-
пряжение превысит Uq, а его возврат в исходное состояние будет возможен
лишь, если входное напряжение опустится ниже порога Uq . Разность напря-
жений между ними составляет порядка 0,8 В, а поскольку вероятность помех
такого уровня достаточно мала, то процесс переключения триггера Шмитта и
связанных с ним узлов будет происходить без сбоев (рис. 2.63).
В ряде случаев требуется реализовать логическую функцию от меньшего
числа переменных, чем количество входов у соответствующего логического
элемента. Если имеется элемент 4И-НЕ, а требуется реализовать функцию И-
НЕ только от двух переменных, то, как показано на рис. 2.64, эту проблему
можно решить несколькими способами, основанными на использовании ак-
сиом алгебры логики, в частности: х х = х и х • 1 = х.
Из первой следует, что лишние входы можно соединить с теми, на которые пода-
ются переменные, причем разными способами. Действительно, XqXqXjXj = XqXj
92
Гпава 2
либо Хохохох1 = ЛоЛ1 • При этом во входных цепях немного возрастет ток ло-
гической единицы. Из второго соотношения можно сделать вывод, что на
лишние входы требуется подать сигнал логической единицы I I xqXj = x0Xj .
Рис. 2.64. Способы уменьшения количества входов у логического элемента 4И-НЕ
Для этого незадействованные входы можно подсоединить к источнику пита-
ния. Однако данное решение не рекомендуется для ТТЛ-вентилей.
Объясняется это тем, что при подаче логического нуля на любой из рабочих
входов между базой многоэмиттерного транзистора и его эмиттером, соеди-
ненным с шиной питания, будет действовать обратное напряжение величи-
ной около 4 В. Напряжение пробоя перехода эмиттер-база высокочастотных
транзисторов составляет порядка 6 В. Но из-за наличия помех в цепях пита-
ния обратное напряжение в некоторые моменты времени может превысить
допустимое и вызвать пробой перехода, который повлечет за собой наруше-
ние работы логического элемента и возможный выход из строя транзистора.
Чтобы этого избежать, требуется либо уменьшить напряжение логической
единицы, либо на допустимом уровне ограничить ток пробоя. Первый вари-
ант можно реализовать, используя дополнительный инвертор, вход которого
соединен с корпусом, т. е. на него подан сигнал логического нуля. В этом
случае на выходе сформируется стандартный сигнал логической единицы
и будет обеспечена надежная работа связанных с таким инвертором венти-
лей. К одному выходу можно подключать до 20 незадействованных входов.
Это число определяется нагрузочной способностью ТТЛ-вентиля в состоянии
логической единицы.
Другой вариант состоит в том, что незадействованные входы подключают
к плюсовой шине источника питания, но через резистор сопротивлением
Схемотехника цифровых логических элементов
93
порядка одного килоома. В этом случае, если даже пробой произойдет, то его
ток будет ограничен на уровне единиц миллиампер и транзистор не выйдет
из строя.
К одному резистору допускается подключать до 20 незадействованных вхо-
дов логических элементов. Это объясняется тем, что в наихудшей ситуации
через него потечет суммарный ток логических единиц всех входов величиной
порядка 0,8 мА. При этом падение напряжения на резисторе составит около
вольта, а сигнал логической единицы не снизится ниже 4 В, что с запасом
превышает требуемый уровень. Входы ТТЛШ логических элементов, в кото-
рых применяются диодные сборки, можно непосредственно соединять с по-
ложительным полюсом источника питания, т. к. напряжение пробоя диодов
выше, чем у перехода эмиттер-база транзисторов.
В принципе незадействованные входы элементов И, И-НЕ можно вообще ни-
куда не подключать, т. к. эта ситуация воспринимается ТТЛ-вентилем как
наличие на них сигнала логической единицы. Однако на практике это реше-
ние не используется. С одной стороны, "висящие в воздухе" входы очень
подвержены воздействию помех, а с другой — каждый такой вход вызывает
увеличение задержек переключения примерно на 2 нс.
Это связано с тем, что при изменении управляющего сигнала на одном из
входов, будет меняться потенциал базы многоэмиттерного транзистора и на-
пряжение на неподключенных эмиттерах, что приведет к перезаряду связан-
ных с ними входных емкостей (рис. 2.65).
0,7-2,1-0,7 В
Bxj о
Вх2 о—
0- 1,4-0 В
Рис. 2.65. Изменение потенциала неподключенного эмиттера МЭТ
при изменениях управляющего сигнала
Проблема с незадействованными входами элемента ИЛИ-HE решается про-
ще. Здесь можно воспользоваться соотношениями х + х = х и х+0=х, из
которых следует, что такие входы можно соединять с рабочими либо пода-
вать на них сигнал логического нуля.
94
Гпава 2
2.6. ЭСЛ логические элементы
Увеличение объемов данных и рост сложности задач обработки цифровых
сигналов потребовали существенного повышения производительности циф-
ровых вычислительных машин. Этот показатель определяется многими фак-
торами, в том числе и быстродействием цифровых логических элементов.
В логических элементах ТТЛ-типа существенное повышение скорости пере-
ключения было обеспечено введением диодов Шоттки. Но, наряду с совер-
шенствованием ТТЛ-вентилей, разрабатывались и иные схемотехнические
решения.
Как уже отмечалось, на быстродействие ключа на биполярном транзисторе,
который является основой ТТЛ логического элемента, влияют три основных
фактора. Это частотные свойства транзисторов, процессы рассасывания не-
основных носителей, накапливаемых в базах при насыщении, и перезаряд
паразитных емкостей, вызывающий затягивание фронтов соответствующих
сигналов.
Устранить второй фактор можно, выбрав режимы работы транзисторов, при
которых они не входят в насыщение. Для ускорения процессов перезаряда
необходимо уменьшать сопротивления соответствующих цепей, т. к. величи-
ны паразитных емкостей определяются габаритами и топологией элементов.
Но при этом небольшое увеличение быстродействия вызывает существенный
рост потребляемой мощности, что имеет свой предел, связанный с возможно-
стями рассеяния и отвода выделяющегося тепла. Однако возможен еще один
подход к решению этой проблемы.
Пусть на вход логического элемента (инвертора) с пороговым напряжением
t/nop поступает сигнал, изменяющийся во времени, как показано на рис. 2.66.
Очевидно, переключение элемента в новое состояние произойдет не ранее,
чем через время t3, определяемое величиной порогового напряжения и ско-
ростью нарастания управляющего сигнала. Для уменьшения задержки требу-
ется повысить скорость нарастания напряжения, т. е. снизить постоянную
времени цепи перезаряда, как показано штриховой линией на рис. 2.66.
Однако, если использовать логический элемент с меньшим порогом пере-
ключения {/пор , то при той же форме сигнала задержка срабатывания г3 бу-
дет тем меньше, чем ниже пороговое напряжение. Таким образом, в логиче-
ских элементах с небольшими значениями уровней логического нуля и
единицы, задержки переключения при тех же величинах паразитных емко-
стей и резисторов в соответствующих цепях окажутся меньше, чем у высоко-
Схемотехника цифровых логических элементов
95
пороговых. Однако этот класс элементов со своей схемотехникой уже не бу-
дет способен напрямую работать с ТТЛ-вентилями.
Рис. 2.66. Процессы переключения логических элементов с разными порогами срабатывания
Один из вариантов таких устройств — элементы ЭСЛ-логики, которые стро-
ятся на основе так называемых эмиттерно-связанных переключателях тока.
Простейший из них имеет конфигурацию, похожую на дифференциальный
усилитель (рис. 2.67), но в отличие от него работает не в линейном, а в клю-
чевом режиме и имеет только один вход.
Передаточную характеристику такого устройства можно построить, анализи-
руя его работу при разных уровнях входного сигнала. Если [/вх = 0, то за
счет наличия источника отрицательного напряжения, включенного в цепь
эмиттеров, оба транзистора оказываются открытыми и через них потекут то-
ки /{q и /£2 • Потенциалы эмиттеров будут порядка -0,6-0,7 В, а коллекто-
96
Гпава 2
ров ^К1 = Ек -/ki^ki и ^К2 “ Е к~/к2^К2 соответственно. При этом ток через
эмитгерный резистор определяется соотношением /э = + /°2 ~ •
Лэ
Рис. 2.67. Структура эмиттерно-связанного переключателя тока
Если параметры элементов в плечах переключателя тока выбрать попарно
одинаковыми, то можно считать, что ~/^2 и ^ki 53 ^К2- С увеличением
входного напряжения левый транзистор начнет открываться, его коллектор-
ный ток будет возрастать, а напряжение на коллекторе уменьшаться.
Так как напряжение 1/ЭБ биполярного транзистора слабо зависит от проте-
кающего тока, что видно из входной характеристики (рис. 2.68), то с ростом
[/вх будет увеличиваться потенциал эмиттеров, а разность потенциалов меж-
ду эмиттером и базой правого транзистора станет уменьшаться, то есть он
начнет запираться.
Отсюда следует, что с ростом тока первого транзистора будет пропорцио-
нально уменьшаться ток второго и, соответственно, расти напряжение на его
коллекторе, как показано на рис. 2.69.
Вследствие того, что транзисторы работают в активном режиме, увеличения
входного напряжения на 0,2 В будет достаточно для того, чтобы транзистор
VT2 полностью закрылся. При этом UK\ станет равным Е- /э /?кь а [/К2 = Е.
Если сопротивления в цепях коллекторов выбрать небольшими, то откры-
Схемотехника цифровых логических элементов
97
вающийся транзистор не войдет в насыщение. В данной ситуации весь ток
эмиттерного резистора будет протекать через открытый левый транзистор
схемы.
При дальнейшем увеличении входного напряжения потенциал коллектора
правого (запертого) транзистора остается неизменным и равным напряжению
источника питания. В левом плече ток будет расти, а напряжение на коллек-
торе падать, что при больших значениях входного сигнала может привести
к насыщению VT1.
Рис. 2.68. Входная характеристика биполярного транзистора
Рис. 2.69. Передаточная характеристика эмиттерно-связанного переключателя тока
98
Гпаев 2
Если на вход подать напряжение отрицательной полярности, то транзистор
VTI начнет закрываться, потенциал эмиттеров станет уменьшаться, что вызо-
вет открывание VT2. Как и в предыдущем случае, изменения входного сигна-
ла на доли вольта будет достаточно, чтобы ток резистора /?э полностью пере-
ключился в коллекторную цепь правого транзистора.
Таким образом, данный узел функционирует как переключатель тока из од-
ного плеча в другое, для чего требуется очень небольшое изменение входно-
го сигнала. При этом на выходах схемы формируются перепады напряжения
AU = /э/?к, величины которых можно сделать равными У рассмотрен-
ного устройства два выхода (см. рис. 2.67), один из которых (Вых1) является
инвертирующим, а другой (Вых2) — неинвертирующим, т. к. изменения сиг-
нала на нем повторяют соответствующие изменения управляющего воздейст-
вия на входе.
Рассмотренная схема будет обладать высоким быстродействием, однако, как
следует из передаточной характеристики, такие элементы не согласуются
друг с другом по уровням входных и выходных сигналов, т. е. не могут непо-
средственно соединяться.
Задача стыковки подобных устройств была решена Путем усложнения схемо-
техники ЭСЛ-вентиля и изменения структуры цепей его питания. Принци-
пиальная схема одного из вариантов реального логического элемента на
переключателях тока (серия К500) приведена на рис. 2.70. Одна из его осо-
бенностей состоит в том, что используется однополярное питание, причем
заземляется положительный полюс источника.
Рис. 2.70. Принципиальная схема ЭСЛ-вентиля
Схемотехника цифровых логических элементов
99
Кроме того, выходные сигналы снимаются с эмиттерных повторителей на
транзисторах VT4 и VT5. Для задания режима работы токового ключа ис-
пользуется источник смещения на транзисторе V73 и диодах, которые при-
меняются с целью температурной компенсации напряжения, подаваемого на
базу транзистора VT2.
При указанных усредненных номиналах элементов потенциал базы V73 име-
ет значение -0,6 В, потенциал его эмиттера будет равен примерно -1,35 В,
а потенциал эмиттеров токового ключа составит-2,15 В.
Если на вход вентиля сигнал не подан, то транзистор VT\ окажется запертым,
a VT2 будет открыт, но не насыщен, и через него потечет весь ток эмиттерной
цепи, величиной около 2,6 мА. В этом случае потенциал коллектора правого
плеча токового переключателя составит -0,8 В, а потенциал второго выхода
будет -1,6 В, т. к. на эмиттерном переходе открытого транзистора VT5 падает
напряжение порядка 0,8 В.
В данной ситуации потенциал коллектора VT1 равен нулю, на первом выходе
напряжение составит -0,8 В, а потенциал входа, "висящего в воздухе", т. е.
базы транзистора VTI окажется на 0,8 В выше потенциала его эмиттера —
примерно -1,35 В.
Отсюда можно определить положение исходной точки на передаточной ха-
рактеристике (рис. 2.71). Если на вход подать внешнее напряжение, равное
его свободному потенциалу, то состояние схемы не изменится. Таким обра-
зом, при [/вх = -1,35 В, на первом выходе будет присутствовать напряжение
-0,8 В, а на втором -1,6 В.
Рис. 2.71. Передаточная характеристика ЭСЛ-вентиля
100
Гпаеа 2
Данная ситуация сохранится, пока транзистор VTI заперт, т. е. если входной
сигнал изменяется в пределах от-1,35 В и ниже.
При уменьшении отрицательного потенциала левого входа начнется процесс
открывания транзистора VTi и переключения токов в плечах каскада. В ре-
зультате, при его изменении от -1,35 В до -1,15 В вентиль переключится
в противоположное состояние, т. е. транзистор VTI откроется, a VT2 окажет-
ся запертым. В результате на первом выходе сформируется напряжение
^1,6 В, а на втором -0,8 В. При приближении входного напряжения к нулю
ток коллектора левого плеча сначала начнет немного возрастать, а затем
транзистор VTI войдет в насыщение. Если t/BX = 0 В, то потенциал коллекто-
ра VTI будет равен -0,6 В, а потенциал левого выхода -1,5 В.
Поэтому для ЭСЛ-логики максимальный уровень входного сигнала устанав-
ливают порядка -0,54—0,8 В и принимают его за уровень логической едини-
цы. За логический ноль принимается более отрицательный потенциал.
В принципе аналогичная ситуация наблюдается и для элементов, питающих-
ся от источника напряжения положительной полярности. Сигналу с более
положительным потенциалом приписывается значение логической единицы
и наоборот.
Из передаточной характеристики ЭСЛ-вентиля следует, что входные и вы-
ходные уровни логических сигналов у него согласованы, т. е. обеспечивается
непосредственная работа таких логических элементов друг на друга.
Как видно из схемы, резисторы в коллекторных цепях переключателя тока
несколько отличаются друг от друга по сопротивлению. Это необходимо для
выравнивания логических уровней на первом и втором выходах. Если на
входе вентиля присутствует сигнал логического нуля, то ток через транзи-
стор VT2 равен 2,6 мА, а когда входное напряжение будет соответствовать
логической единице (-0,54—0,8 В), потенциал эмиттеров токового переклю-
чателя возрастет и ток через VT1 станет примерно 2,9 мА. В данной ситуации
для выравнивания перепадов напряжения на коллекторах транзисторов пере-
ключателя тока необходимо уменьшение сопротивления резистора в левом
плече.
Питание элементов ЭСЛ логики от источника с заземленным положительным
полюсом используется в связи с тем, что при этом обеспечивается привязка
уровней логических сигналов к нулевому и уменьшается чувствительность
к помехам, что важно, т. к. перепады управляющих сигналов невелики.
В выходных каскадах ЭСЛ-вентиля применяются эмиттерные повторители.
Они обладают свойством уменьшать проникновение помех из шины питания
на выход схемы. Если зафиксировать потенциал базы (установить его равным
Uq), то любые изменения напряжения в цепи питания эмиттера (помехи
(/пом ) будут передаваться на выход ослабленными (рис. 2.72).
Схемотехника цифровых логических элементов
101
Рис. 2.72. Влияние помехи на эмиттерный повторитель
при фиксированном потенциале базы
Коэффициент ослабления зависит от параметров транзистора и сопротивле-
ния 7?э в эмиттерной цепи и определяется соотношением К ~---—, где гэ
'э+'б
и Гб — сопротивления эмиттера и базы эквивалентной схемы транзистора.
Кроме того, при таком способе питания устройство не боится коротких за-
мыканий выхода на корпус, т. к. в таком случае ток потечет через эмиттер-
ные резисторы выходных каскадов и не превысит допустимых значений.
Данное обстоятельство, а также использование встроенного источника опор-
ного напряжения, позволяет не предъявлять жесткие требования к парамет-
рам питания. Допускается отклонение величины его напряжения в пределах
±20%. Применение эмиттерных повторителей, обладающих низким выход-
ным сопротивлением, позволяет дополнительно уменьшить времена переза-
ряда емкостей нагрузки.
В отличие от ТТЛ логических элементов, ток потребления ЭСЛ-вентиля при
переходе из одного состояния в другое практически не изменяется и состав-
ляет около 7,5 мА. Его средняя потребляемая мощность порядка 40 мВт при
задержках 2-3 нс. Входной ток логической единицы равен примерно 0,3 мА,
а логического нуля — 0,5 мкА. Коэффициент разветвления достигает несколь-
ких десятков и, в определенной мере, зависит от сопротивлений эмиттерных
резисторов выходных каскадов.
В некоторых разновидностях ЭСЛ-элементов эти резисторы не устанавлива-
ются и образуется схема с открытым эмиттером, что с одной стороны позво-
ляет объединять элементы выходами, а с другой — подбором величин сопро-
тивлений осуществлять согласование с линиями передачи. Чтобы можно
было стыковать вентили с открытыми эмиттерами, между базой входного
102
Гпава 2
транзистора и отрицательным полюсом источника питания вводят дополни-
тельный резистор сопротивлением в несколько десятков килоом.
Для превращения одновходового ЭСЛ-вентиля в логический элемент, обра-
батывающий несколько входных переменных, параллельно VT1 подключают
требуемое количество дополнительных транзисторов, соединенных, как пока-
зано на рис. 2.73. В этом случае при наличии логической единицы на любом
из входов соответствующий транзистор откроется и перехватит весь ток
эмиттерного резистора на себя. На первом выходе сформируется уровень ло-
гического нуля, а на втором — единицы. Это состояние будет сохраняться,
пока на все входы одновременно не поступят логические нули, что вызовет
изменение ситуации на выходах на противоположную.
Рис. 2.73. Подключение дополнительных транзисторов
для увеличения числа входов логического элемента
Работа двухвходового логического ЭСЛ-элемента может быть описана таб-
лицей истинности, представленной на рис. 2.74. Там же приведено его условно-
графическое изображение. Из таблицы следует, что по первому выходу
реализуется операция 2ИЛИ-НЕ, а по второму 2ИЛИ.
Вх1 Вх2 Вых1 Вых2
0 0 1 0
0 1 0 1
1 0 0 1
1 1 0 1
а)
Вх1 о 1 Вых1 ) о
Вх2 б) и Вых2
Рис. 2.74. Таблица истинности (а)
и условно-графическое обозначение (б) ЭСЛ-вентиля 2ИЛИ, ИЛИ-НЕ
Схемотехника цифровых логических элементов
103
В ходе развития схемотехники и технологии ЭСЛ-вентилей были разработа-
ны несколько разновидностей так называемых субнаносекундных элементов,
в частности, серия К1500 и серия 6500 на основе арсенида галлия. В них при
тех же, что и у обычного ЭСЛ-вентиля, мощностях потребления задержки
составляют порядка 0,84-1 нс и 0,2-?0,3 нс соответственно.
Рис. 2.76. Принципиальная схема варианта ЭЭСЛ-вентиля
104
Гпаеа2
Структура новых поколений ЭСЛ-элементов существенно отличается от рас-
смотренной ранее. Передаточная характеристика одного из вариантов венти-
ля, который относится к классу так называемых ЭЭСЛ (эмиттерно-эмиттерная
связанная логика) или Э^СЛ представлена на рис. 2.75, а его принципиальная
схема на рис. 2.76. Здесь эмиттерные повторители перенесены с выходов на
входы, а коллекторные резисторы зашунтированы транзисторами в диодном
включении. Изменение конфигурации схемы и номиналов резисторов позво-
лило уменьшить потребляемую мощность при более высоком быстродейст-
вии и осуществить привязку выходных сигналов к потенциалу общей шины.
По уровням входных и выходных сигналов ЭСЛ-элементы не стыкуются
с ТТЛ и ТТЛШ. Поэтому обычно они применяются в составе функционально
законченных узлов, а при необходимости совместной работы с элементами
других серий используются специальные согласующие устройства.
2.7. Логические элементы
на КМОП-структурах
Для создания логических вентилей кроме биполярных используются полевые
транзисторы со структурой металл-окисел-полупроводник (МОП- или МДП-
транзисторы). Обычно применяется их разновидность, относящаяся к классу
МОП-транзисторов с индуцированным каналом, который может иметь про-
водимость как и-, так и /2-типов.
Структура такого транзистора с индуцированным /2-каналом представлена на
рис. 2.77. В слой n-полупроводника, который называется подложкой, вводят-
ся две сильнолегированных области противоположного /2-типа проводимо-
сти, выводы от которых называются сток и исток. Сверху формируется слой
двуокиси кремния либо другого диэлектрика, на который напыляется токо-
проводящий электрод, называемый затвором.
Для работы такого транзистора /2-и-переходы сток-подложка, исток-подложка
должны быть заперты, поэтому на подложку подается максимально возмож-
ный положительный потенциал, либо она соединяется с истоком, который
является при этом общим электродом. Напряжение на стоке относительно
истока должно иметь отрицательную полярность.
Так как при этом оба перехода закрыты, ток между стоком и истоком при
наличии внешнего напряжения £/си не потечет. Однако если на затвор подать
отрицательное относительно истока или подложки напряжение, то дырки,
имеющиеся в ней, будут подтягиваться электрическим полем в подзатворную
область. При достаточно большой их концентрации, которая зависит от вели-
Схемотехника цифровых логических элементов
105
чины отрицательного потенциала затвора, между стоком и истоком образует-
ся проводящий слой из дырок — канал, который соединит две р-области.
Рис. 2.77. Структура МОП-транзистора с индуцированным и-каналом
В этом случае при наличии отрицательного относительно затвора напряже-
ния на стоке, через транзистор начнет протекать ток, обусловленный пере-
мещением носителей одного типа — дырок. Эта ситуация окажется возмож-
ной, если напряжение на затворе превысит некоторый уровень, который
называется пороговым.
При дальнейшем увеличении его отрицательного потенциала проводимость
канала станет возрастать за счет подтягивания в подзатворную область до-
полнительных дырок и ток через транзистор при наличии внешнего напря-
жения между стоком и истоком будет увеличиваться. Зависимость тока стока
от напряжения на затворе, так называемая стокозатворная характеристика,
такого транзистора имеет вид, представленный на рис. 2.78. В данном прибо-
ре токопроводящий канал p-типа наводится или, как говорят, индуцируется
электрическим полем затвора.
Существует аналогичная структура с другим порядком чередования слоев
полупроводника — МОП-транзистор с индуцированным n-каналом. Его сто-
козатворная характеристика будет аналогична предыдущей, но при противо-
положных полярностях напряжений.
На принципиальных схемах такие транзисторы изображаются, как показано
на рис. 2.79. Используя их, можно создать инвертирующие усилители прямо-
угольных импульсов и построить логические элементы. Особенностью
структур на полевых транзисторах является отсутствие входных токов и бо-
лее высокая, чем для биполярных технологичность изготовления.
106
Гпава 2
Рис. 2.78. Стокозатворные характеристики МОП-транзисторов
с индуцированными р- и п-каналами
канал л-типа
канал р-типа
Рис. 2.79.Условно-графическое обозначение МОП-транзисторов
на принципиальных схемах
Исторически первыми были разработаны логические элементы на транзисто-
рах с индуцированным p-каналом (серии К120, К172). Задавая для полевых
транзисторов режим работы в омической области, оказалось возможным ис-
пользовать их и вместо резисторов в стоковых цепях. Такие логические эле-
менты состоят,из одних транзисторов. Однако, вследствие высоких значений
пороговых напряжений и значительных сопротивлений каналов, первые раз-
новидности вентилей на полевых транзисторах оказались достаточно мед-
ленными и неэкономичными.
Схемотехника цифровых логических элементов
107
Значительно улучшить характеристики логических элементов удалось после
разработки технологических процессов изготовления на одном кристалле
МОП-транзисторов с разными типами проводимости и создания так назы-
ваемых комплементарных, или КМОП-структур.
Ее основой является пара полевых транзисторов с индуцированными канала-
ми разного типа проводимости, имеющих одинаковые характеристики. Для
построения инвертирующего усилителя их соединяют, как показано на
рис. 2.80. Сумма пороговых напряжений транзисторов может быть как боль-
ше, так и меньше напряжения источника питания.
Рис. 2.80. Принципиальная схема КМОП-вентиля
Рассмотрим ситуацию, когда Uq + |{/^|< Е . На рис. 2.81 представлены стоко-
затворные характеристики транзисторов, входящих в состав ключа, и зави-
симости сопротивлений их каналов от управляющего напряжения между за-
творами и истоками. При нулевом относительно корпуса напряжении L/BX
нижний транзистор окажется закрытым, а верхний будет открыт. Это объяс-
няется тем, что между его затвором и истоком прикладывается напряжение
равное Е - URX, т. е. на затвор относительно стока подается напряжение -Е,
большее порогового. В этой ситуации выходной зажим схемы через сопро-
тивление канала открытого транзистора VT1 подключен к положительному
полюсу источника питания и на выходе действует напряжение +Е (рис. 2.82).
При повышении уровня входного сигнала потенциал затвора нижнего п-
канального транзистора будет увеличиваться, а разность потенциалов между
истоком и затвором верхнего — уменьшаться. Это можно отобразить, как
показано на рис. 2.81, перемещением горизонтального отрезка, длина которо-
го соответствует напряжению питания, вправо на значение входного сигнала.
108
Гпава 2
Рис. 2.81. Зависимости токов стоков и сопротивлений каналов транзисторов КМОП-вентиля
от входного напряжения
Рис. 2.82. Эквивалентная схема выходного каскада КМОП-вентиля
при разных уровнях входного сигнала
Когда входное напряжение превысит пороговое Uq транзистора V72, тот от-
кроется и при дальнейшем росте входного сигнала сопротивление его канала
станет уменьшаться, а сопротивление канала еще не закрытого транзистора
VT1 будет продолжать возрастать, что видно из анализа совместных вольт-
амперных характеристик транзисторов, входящих в состав устройства (рис. 2.81).
Схемотехника цифровых логических элементов 1J)9
В этом случае, как показано на рис. 2.82, образуется делитель напряжения из
сопротивлений каналов /?Кь /?К2 и потенциал выхода будет определяться со-
Е
отношением L/BbIX =--------/?К2- Так как при увеличении входного на-
ЛК1 +ЛК2
пряжения сопротивление канала транзистора VT2 уменьшается, а у VT1 воз-
растает, то напряжение на выходе будет снижаться.
Когда уровень входного сигнала превысит величину E-U^ , равную разно-
сти между напряжением, источника питания и пороговым напряжением верх-
него р-канального транзистора, тот закроется, т. к. разность потенциалов ме-
жду его истоком и затвором станет меньше порогового уровня, и схема
перейдет в другое состояние. Ее выход окажется соединенным с корпусом
через сопротивление канала нижнего МОП-транзистора (рис. 2.82) и выход-
ной сигнал станет равным нулю.
Из передаточной характеристики такого устройства, представленной на
рис. 2.83, следует, что оно выполняет функцию инвертора, причем уровни
входных и выходных сигналов согласованы. Это позволяет непосредственно
соединять данные узлы друг с другом.
Рис. 2.83. Передаточная характеристика КМОП-вентиля
и зависимость тока потребления от уровня входного сигнала
110
Гпава 2
Ток от источника питания потребляется КМОП-инвертором лишь в момент
его переключения, т. е. когда оба транзистора открыты. Это происходит при
уровнях входного сигнала, лежащих между Uq и Е-|ц^| (см. рис. 2.83).
В состоянии логического нуля и логической единицы он равен нулю, таким
образом, такой вентиль при этом не потребляет энергии от источника питания,
т. к. и по цепям управления токи не протекают. Это одна из особенностей
КМОП-структур, отличающая их от вентилей других типов и позволяющая
строить на их основе аппаратуру с очень малым энергопотреблением.
Однако данное утверждение справедливо лишь, если частоты переключения
КМОП-элементов невелики, т. к. с их ростом будет возрастать средний ток, а
следовательно, и потребляемая мощность. В принципе небольшая мощность
от источника питания потребляется всегда. Это объясняется наличием утечек
и протеканием токов перезаряда паразитных емкостей. На низких частотах
она практически равна нулю, а с ростом частоты переключения увеличивает-
ся до единиц и более милливатт на вентиль.
Особенностью КМОП-структур является теоретически бесконечный коэффи-
циент разветвления, т. к. входные токи цепей затворов можно в первом
приближении считать равными нулю. Однако реально из-за наличия утечек
и влияния паразитных емкостей по входным цепям будут протекать токи их
перезаряда. С ростом количества нагружаемых входов также происходит затя-
гивание фронтов выходных сигналов и увеличение задержек переключения.
Сопротивления каналов открытых полевых транзисторов, используемых
в первых разработках КМОП-вентилей (серии К176, К561), составляют еди-
ницы килоом. В связи с этим задержки переключения при нагрузке в не-
сколько десятков входов находятся в пределах от 100 до ЗОО-?5ОО нс. Такой
большой их разброс обусловлен еще одной особенностью КМОП-вентилей,
а именно способностью работать в широком диапазоне изменений напряже-
ния источника питания.
На рис. 2.84 приведены передаточные характеристики КМОП-инвертора при
разных значениях напряжения питания. При его увеличении входной и выход-
ной уровни логического нуля сохраняются, а напряжение сигнала логической
единицы будет возрастать. Согласование вентилей при этом обеспечивается.
Однако при снижении напряжения источника питания, условие Uq +|ц£ |< Е
может нарушиться. В этом случае, если входное напряжение равно нулю, то,
как и в предыдущей ситуации, нижний транзистор будет заперт, а верхний
открыт. На выходе вентиля сформируется сигнал высокого уровня с напря-
жением, близким к +Е, и ток через структуру протекать не будет.
Схемотехника цифровых логических элементов
111
Рис. 2.84. Передаточные характеристики КМОП-вентиля
при различных величинах напряжения питания
Рис. 2.85. Передаточная характеристика энергопотребления КМОП-вентиля
при условии Uq + \и£ > Е
112
Гпава2
Когда входное напряжение достигнет величины Е -1[/^|, то верхний транзи-
стор закроется, а нижний n-канальный еще не откроется. При этом, как пока-
зано на рис. 2.85, реализуется ситуация, аналогичная третьему состоянию
ТТЛ-элементов, т. е. выходной зажим окажется ни с чем не связанным и его
потенциал станет неопределенным. Ток от источника питания в этой ситуа-
ции также не потребляется.
При дальнейшем увеличении управляющего сигнала, когда его уровень пре-
высит пороговое напряжение нижнего (n-канального) полевого транзистора,
и он откроется, верхний уже будет надежно заперт. На выходе сформируется
нулевой потенциал, т. е. сигнал логического нуля, а ток опять потребляться
не будет. Отсюда следует, что КМОП-инвертор нормально функционирует
и при Uq + |t/op|<E, т. е. при низких напряжениях питания, однако у него
появляется зона неопределенности. Это плохо с точки зрения помехоустойчи-
вости, т. к. в данном случае затворы транзисторов вентилей, подключенных
к выходу инвертора, ни с чем не связаны, а вследствие очень высокого сопро-
тивления входных цепей они будут подвержены наводкам. Для обеспечения
надежной работы необходимо, обеспечить прохождение данной зоны за время,
меньшее задержек переключения. Таким образом особенностью КМОП-
вентилей является возможность их работы при изменениях напряжения пита-
ния в широких пределах, в частности, у микросхем серии К1561 оно может ле-
жать в диапазоне +3--15 В. Однако величина этого напряжения сильно сказы-
вается на быстродействии логических элементов. Это связано с тем, что
с ростом напряжения питания увеличиваются уровни управляющих сигналов
на затворах транзисторов, а следовательно, уменьшаются сопротивления их
каналов в открытом состоянии. Соответственно ускоряются переходные про-
цессы перезаряда паразитных емкостей и уменьшаются времена задержек пе-
реключения. Так, если при Е = +5 В средние задержки элементов серии К1561
лежат в пределах 150-г200 нс, то при напряжении питания 15 В они умень-
шаются более чем в два раза.
Относительно высокие сопротивления каналов полевых транзисторов опре-
деляют небольшие значения допустимых токов нагрузки. Реально они со-
ставляют доли миллиампера и увеличиваются с ростом напряжения питания.
При превышении этих токов вентиль будет работать с перегрузкой, что при-
ведет к возрастанию выходного напряжения логического нуля и падению
уровня логической единицы.
Диапазон изменения значений входного напряжения, не приводящий к пере-
ключению КМОП-вентиля, довольно широк и реально составляет до 30%
от напряжения источника питания. Этими же цифрами определяется и допус-
тимый уровень помех.
Схемотехника цифровых логических элементов
113
КМОП логические элементы серий К561, К1561 и т. п. обладают очень ма-
лым энергопотреблением, но относительно низким быстродействием, что и
определяет соответствующие области их применения, а именно переносная
аппаратура, узлы, от которых требуется длительная автономная работа и т. п.
В отличие от ТТЛ- и ЭСЛ-структур, в которых имеются базовые элементы,
выполняющие в первом случае операцию И-НЕ, а во втором ИЛИ-HE, при
использовании КМОП-узлов достаточно просто удается создать элементы,
реализующие как первую, так и вторую функции.
Схема логического элемента 2И-НЕ представлена на рис. 2.86. При наличии
логического нуля на любом из входов, один из последовательно соединенных
транзисторов нижнего плеча будет закрыт, а связанный с ним верхний — от-
крыт. На выходе при этом сформируется сигнал с напряжением, близким
к +£, т. е. логическая единица.
Рис. 2.86. Принципиальная схема логического элемента 2И-НЕ на КМОП-структурах
И лишь если на входы подать сигналы высокого уровня, то оба нижних транзи-
стора откроются, а верхние окажутся закрытыми. На выходе появится нулевой
потенциал, что соответствует формированию сигнала логического нуля.
В схеме 2ИЛИ-НЕ (рис. 2.87) последовательно и параллельно соединенные
транзисторы как бы меняются местами и здесь только при наличии логиче-
114
Гпава 2
ских нулей на обоих входах на выходе появится сигнал высокого уровня, т. е.
логическая единица.
Рис. 2.87. Принципиальная схема
логического элемента 2ИЛИ-НЕ на КМОП-структурах
На КМОП-элементах можно реализовать каскады с тремя состояниями на
выходе, один из вариантов которого приведен на рис. 2.88. При нулевом сиг-
нале управления открываются крайние верхний и нижний транзисторы,
и схема функционирует как инвертор. Высокий уровень управляющего сиг-
нала вызывает запирание V73 и VT4, при этом транзисторы инвертора оказы-
ваются обесточенными и выходной контакт не будет подключен ни к одной
из потенциальных шин.
Еще одним важным узлом КМОП-схем является так называемый двунаправ-
ленный ключ, который в одном состоянии пропускает сигналы со входа на
выход и обратно, а в другом связь между ними размыкается. В принципе это
аналог механического переключателя, но в полупроводниковом исполнении.
Такой ключ (рис. 2.89) состоит из двух параллельно соединенных МОП-
транзисторов разного типа проводимости, управляемых противофазными
сигналами. Если на вход управления подать нулевой сигнал, то р-канальный
(верхний) транзистор будет открыт, вследствие наличия инвертора, на затво-
ре n-канального (нижнего) появится напряжение, близкое к +Е, и он тоже
откроется. В этом случае сигналы смогут проходить как с входа на выход,
так и в противоположную сторону, т. к. участок между объединенными сто-
Схемотехника цифровых логических элементов
115
ками и истоками транзисторов будет вести себя подобно резистору с сопро-
тивлением от десятков до сотен ом.
Рис. 2.88. Принципиальная схема КМОП-вентиля с тремя состояниями на выходе
Упр
Рис. 2.89. Принципиальная схема двунаправленного ключа на КМОП-структурах
116
Гпава 2
При подаче на управляющий вход сигнала логической единицы, т. е. напря-
жения высокого уровня, оба транзистора закроются, и связь между входом
и выходом разорвется. Использование таких ключей в ряде случаев позволя-
ет существенно упростить схемотехнику цифровых элементов, т. к. это дает
возможность применять для их синтеза аппарат переключательных функций.
В принципе, аналоговый ключ можно выполнить и на одном, к примеру,
n-канальном транзисторе, включив его, как показано на рис. 2.90. Здесь при
положительном напряжении на затворе, равном напряжению источника пи-
тания, образуется токопроводящий канал, и входной сигнал будет проходить
на нагрузку.
Рис. 2.90. Схема аналогового ключа на л-канальном МОП-транзисторе
Однако с увеличением уровня входного напряжения положительной поляр-
ности разность потенциалов между истоком и затвором транзистора станет
уменьшаться, т. к. U3il = E-UBX, при этом начнет возрастать сопротивление
его канала. Когда напряжение на затворе относительно истока станет меньше
порогового, что произойдет при t/BX > E-U$, транзистор закроется. Зависи-
мость сопротивления канала такого ключа от величины входного напряжения
приведена на рис. 2.91. Он не сможет передавать в нагрузку сигнал, соответ-
ствующий уровню логической единицы, т. к. сопротивление канала окажется
бесконечным.
У /^-канального транзистора подложка должна быть соединена с плюсом ис-
точника питания и, чтобы его открыть, на затвор потребуется подать нулевой
потенциал. Ключ на таком транзисторе начнет открываться, если напряжение
входного сигнала превысит пороговое значение . С увеличением уровня
сигнала положительной полярности сопротивление канала полевого транзи-
стора и, соответственно, ключа будет падать.
Если два транзистора разного типа проводимости включить параллельно, то,
с ростом сопротивления канала у одного из них, оно будет уменьшаться
Схемотехника цифровых логических элементов
117
у другого и наоборот. В итоге эквивалентное сопротивление открытого клю-
ча окажется небольшим и слабо зависящим от напряжения входного сигнала
(рис. 2.92).
Рис. 2.91. Зависимость сопротивления канала МОП-транзистора
от коммутируемого напряжения
Рис. 2.92. Зависимость сопротивления КМОП-ключа от коммутируемого напряжения
118
Гпава 2
Особенности полевых транзисторов, входящих в состав КМОП-вентилей,
требуют достаточно аккуратного обращения с соответствующими микросхе-
мами. Структуру "затвор-окисел-слой полупроводника" (подложка) можно
представить как конденсатор, обкладками которого являются токопроводя-
щие области затвора и подложки, а диэлектриком — окисел. Емкость такого
конденсатора для МОП-транзисторов с микронными геометрическими раз-
мерами составляет единицы пикофарад при толщине окисла в доли микрона.
На теле человека и на разных предметах всегда имеются заряды статического
электричества, причем при определенных условиях их потенциал может дос-
тигать сотен и более вольт. Если прикоснуться предметом с таким потенциа-
лом к затвору МОП-транзистора, произойдет пробой слоя диэлектрика
и транзистор, а соответственно, и вентиль выйдут из строя.
Чтобы снизить вероятность пробоя и уменьшить сложности при работе
с КМОП логическими элементами, в них вводятся специальные устройства
защиты по входным, а также и выходным цепям. Наиболее распространен-
ный вариант схемы защиты входной цепи представлен на рис. 2.93.
Рис. 2.93. Схема защиты входной цепи КМОП-вентиля
от воздействия статического электричества
В цепи затворов полевых транзисторов устанавливаются три диода и резистор.
Пока уровни управляющих сигналов не превышают напряжения источника
питания и не становятся меньше нулевого, диоды закрыты и никак не влияют
на работу схемы. Если по каким-либо причинам входной сигнал начнет пре-
вышать напряжение питания, то откроются верхние диоды и ограничат его на
уровне £ + 0,7 В. При появлении входного сигнала отрицательной полярности
откроется нижний диод и уровень напряжения на затворе также будет ограни-
чен величиной прямого падения напряжения на нем, т. е. —0,7 В.
Схемотехника цифровых логических элементов
119
Резистор в цепи защиты используется для ограничения выходного тока вен-
тиля, к которому подсоединяются входы аналогичных устройств. Данный ток
возникает из-за перезаряда входных емкостей в ходе переключения логиче-
ского элемента. При большом количестве подключенных входов, суммарная
емкость нагрузки получается значительной и, соответственно, большими бу-
дут и токи перезаряда. Это может вызвать перегрузку выходного каскада и
появление в течение относительно длительного времени неопределенных
значений управляющих сигналов.
Приведенная схема защищает входные цепи КМОП-вентиля в основном от
воздействия маломощных зарядов статического электричества. Если же, при
наличии такой цепочки, подать на вход от мощного источника напряжение,
превышающее +Е, то протекающие при этом токи могут разрушить защит-
ные диоды.
Кроме того, наличие защиты накладывает определенные ограничения на ре-
жимы работы КМОП-схем. Это связано с тем, что при введении диодной за-
щиты возникают паразитные р-и-р-и-структуры, которые являются переклю-
чающими приборами и при входном напряжении большем, чем напряжение
питания, они могут включиться. При этом резко возрастает ток, потребляе-
мый вентилем, начинается его разогрев и возможен выход из строя. Поэтому
на КМОП логические элементы с защитой в первую очередь должно быть
подано напряжение питания, а затем управляющие сигналы, не превышаю-
щие его по величине.
2.8. Способы согласования
логических элементов
Как уже отмечалось, одну и ту же логическую операцию можно выполнить
как на ТТЛ-, так на ЭСЛ- и КМОП-элементах. Если не требуется высокое бы-
стродействие, но предъявляются жесткие условия по величине потребляемой
мощности, то целесообразно использовать КМОП-устройства. Для узлов со
средним и высоким быстродействием используются ТТЛШ, а в очень высо-
кочастотную аппаратуру потребуется устанавливать ЭСЛ-элементы, несмот-
ря на их высокое энергопотребление.
Так как в цифровых устройствах одновременно могут обрабатываться как
быстро, так и медленно меняющиеся сигналы, то в этом случае целесообраз-
но часть узлов выполнить на КМОП-элементах, а остальные на ТТЛШ или
иных. Но при этом возникает проблема стыковки таких вентилей друг с дру-
гом, т. е. обеспечения их согласованной работы.
120
Гпава 2
Вопросы стыковки необходимо рассматривать в двух аспектах: согласование
по напряжениям и токам. В ряде случаев, в частности, когда уровни входных
и выходных сигналов вентилей разных типов близки, их совместная работа
возможна без каких-либо дополнительных элементов. В других ситуациях
требуются специальные согласующие устройства, которые приводят в со-
ответствие выходные и входные уровни напряжений и токов связываемых
элементов.
Рассмотрим, как можно обеспечить работу ТТЛ-вентиля на КМОП логиче-
ский элемент при питании их от одного источника с напряжением +5 В. Для
анализа ситуации удобно использовать диаграмму, представленную на
рис. 2.94. Здесь заштрихованные зоны соответствуют допустимым уровням
логического нуля и единицы на выходе ТТЛ- и на входе КМОП-вентилей.
Рис. 2.94. Диаграмма выходных и входных сигналов ТТЛ- и КМОП-вентилей
Из сопоставления соответствующих значений напряжений следует, что сиг-
нал логического нуля, формируемый ТТЛ-вентилем, будет восприниматься
аналогичным образом входом КМОП логического элемента. При этом допус-
тимый выходной ток ТТЛ-вентиля составляет 16 мА; а входные токи КМОП-
структур можно считать практически равными нулю. Таким образом, в дан-
ном состоянии согласование по току и напряжению будет обеспечено.
Если же на выходе ТТЛ-вентиля формируется единичный сигнал, то согласо-
вание по току реализуется, но уровень логической единицы не попадает
Схемотехника цифровых логических элементов
121
в диапазон, воспринимаемый как логическая единица КМОП-элементом.
Следовательно, для стыковки величину этого напряжения требуется искусст-
венно поднять.
Рис. 2.95. Способ согласования ТТЛ и КМОП логических элементов
при их питании от одного источника
Рис. 2.96. Способ увеличения уровня выходного сигнала
логической единицы ТТЛ-вентиля
122
Гпава 2
Это можно сделать, установив внешний резистор R сопротивлением порядка
единиц килоом между выходом логического элемента и плюсом источника
питания, как показано на рис. 2.95. Действие резистора (в отсутствии нагруз-
ки) сводится к запиранию диода в эмиттерной цепи верхнего транзистора
ТТЛ-вентиля с активным выходным каскадом (когда нижний закрыт) за счет
подачи на его катод положительного потенциала от источника питания
(рис. 2.96).
Ситуация аналогична той, которая наблюдается у вентиля с открытым кол-
лекторным выходом при запертом транзисторе нижнего плеча. В принципе,
уровень логической единицы будет зависеть от тока нагрузки, но с учетом
практического отсутствия входных токов у КМОП-вентилей это обстоятель-
ство в данном случае не играет роли.
Использование ТТЛ-элементов с открытым коллектором и высоковольтными
выходными транзисторами позволяет осуществить согласование ТТЛ- и
КМОП-вентилей при их питании от источников с разными напряжениями.
Вариант схемы стыковки приведен на рис. 2.97.
Рис. 2.97. Согласование ТТЛ- и КМОП-элементов при разных напряжениях питания
В ряде случаев возникает необходимость управления ТТЛ-вентилем от
КМОП логического элемента, причем при их питании как от одного так и от
разных источников. В первом случае напряжение питания выбирается рав-
ным +5 В и диаграммы уровней выходных и входных сигналов будут выгля-
деть, как показано на рис. 2.98.
Выходные напряжения логического нуля и единицы КМОП-вентиля попада-
ют в соответствующие зоны входных сигналов ТТЛ логического элемента.
Однако такие уровни выходных напряжений обеспечиваются КМОП-
вентилем при токах нагрузки порядка 0,1 мА.
Схемотехника цифровых логических элементов
123
+5
4,9
0,1
0
= 0,04 мА
= 1,6 мА
Вых ТТЛ
Вх КМОП
Рис. 2.98. Диаграмма выходных и входных сигналов КМОП- и ТТЛ-вентилей
В состоянии логической единицы проблем согласования по токам нет, т. к.
входной ток ТТЛ логического элемента не превышает 0,04 мА. Но сформи-
ровать на выходе обычного КМОП-вентиля сигнал с уровнем логического
нуля для ТТЛ логического элемента не удастся, т. к. его входной ток состав-
ляет порядка 1 мА, а напряжение не должно превышать 0,7 В. КМОП-вентиль
обеспечит такой ток, но при этом его выходной каскад будет работать
с перегрузкой и напряжение выходного сигнала превысит уровень, воспри-
нимаемый ТТЛ-вентилем как логический ноль.
Данная проблема может быть решена путем параллельного соединения не-
скольких синхронно работающих КМОП-элементов. Суммарный выходной
ток возрастет пропорционально их числу. Однако в этом случае потребуется
значительное количество типовых вентилей, которые к тому же могут обла-
дать различными задержками переключения, что приведет к появлению
сквозных токов и снижению надежности работы устройств. Поэтому в состав
КМОП-серий цифровых микросхем включаются специальные согласующие
элементы с умощненными выходными каскадами, способными обеспечивать
работу с одним входом ТТЛ логического элемента.
Если же КМОП-вентили питаются от источника с напряжением более 5 В, то
потребуются устройства для приведения выходных уровней КМОП-микросхем
к соответствующим значениям входных уровней ТТЛ. Это, в частности, можно
сделать, используя дополнительный КМОП-вентиль, как показано на рис. 2.99.
Однако применять для этой цели элементы со стандартной диодной защитой
нельзя. В этом случае используются специальные вентили с измененной схе-
124
Гпава 2
мой защиты, которые допускают подачу управляющих сигналов с уровнями
большими, чем напряжение источника питания.
Рис. 2.99. Способ согласования КМОП и ТТЛ логических элементов
при разных напряжениях питания
Совершенствование технологии изготовления МОП-транзисторов, в частно-
сти, уменьшение их размеров, использование иной геометрии, разработка
новых схемотехнических решений позволило создать новый класс быстро-
действующих КМОП цифровых логических элементов и схем на их основе.
Применение затворов из поликристаллического кремния дало возможность
снизить пороговые напряжения полевых транзисторов, а совершенствование
их структуры — создать приборы с малыми сопротивлениями каналов в от-
крытом состоянии. Это обеспечило повышение быстродействия и увеличение
нагрузочной способности КМОП логических элементов.
В серии цифровых микросхем К1564 (аналог 74НС) задержки распростране-
ния составляют порядка 104-15 нс, максимальная величина выходных токов
равна 4+5 мА, а напряжение питания лежит в пределах +34-5 В. Основные
параметры логических элементов этой серии соответствуют ТТЛШ-логике
среднего быстродействия (серия К555), но всеми особенностями, присущими
КМОП-вентилям, в частности, очень малым энергопотреблением на низких
частотах и более высокой помехоустойчивостью.
Микросхемы этой серии могут функционировать совместно с элементами ТТЛ-
логики без дополнительных согласующих узлов. Кроме того, такие элементы
выпускаются в конфигурации и с разводкой выводов, полностью совпадающей
с аналогичными ТТЛ-устройствами, что дает возможность производить замену
последних, не меняя конфигурации печатных плат, но улучшая параметры со-
ответствующих устройств, в частности, по энергопотреблению.
Дальнейшее совершенствование КМОП-технологии привело к созданию ло-
гических элементов серии К1554 (аналог 74АС). У них при том же диапазоне
Схемотехника цифровых логических элементов
125
напряжений питания задержки переключения составляют 3—4 нс при вы-
ходных токах более 20 мА, что соответствует лучшим образцам быстродей-
ствующих ТТЛШ-вентилей.
Рост сложности задач, решаемых с помощью цифровых устройств, приводит
к усложнению их структуры и, в частности, к увеличению количества логи-
ческих элементов, требуемых для реализации соответствующих узлов. С це-
лью обеспечения высокой надежности таких устройств необходимо умень-
шать число межсоединений между элементами печатных плат, что требует
увеличения степени интеграции, т. е. роста количества узлов, располагаемых
на одном кристалле. Решить эту задачу можно, лишь существенно уменьшив
размеры транзисторов и других элементов вентиля и снизив их энергопо-
требление с тем, чтобы рассеиваемая узлом мощность не превышала пре-
дельно допустимую.
С одной стороны это достигается применением КМОП-структур, а с дру-
гой — уменьшением напряжения питания таких устройств. В результате поя-
вились функционально законченные сложные цифровые узлы, содержащие
совокупности логических элементов, выполненных методами интегральной
технологии с напряжениями питания: 3,3; 2,8 В и менее. Однако в ряде слу-
чаев выходные сигналы таких устройств требуют дополнительной обработки
(умощнения, организации передачи), которая может проводиться посредст-
вом элементов стандартной логики с пятивольтовым питанием. Для обеспе-
чения их взаимодействия выходные каскады низковольтных вентилей стро-
ятся по модифицированным схемам, обеспечивающим на выходе уровень
логической единицы, не менее 2,4 В, который является стандартным для
ТТЛ- и ТТЛШ-логики.
Контрольные вопросы
1. В чем различия аналоговых и цифровых сигналов?
2. Можно ли, используя полупроводниковые диоды, реализовать логический
элемент 4ИЛИ-НЕ1
3. Какая характеристика отражает связь входного и выходного напряжений
логического элемента?
4. Чему равен коэффициент разветвления стандартного ТТЛ-вентиля?
5. Может ли у вентилей с разным быстродействием быть одинаковой работа
переключения?
6. Какие логические элементы называются базовыми?
7. С какой целью в транзисторный ключ вводится диод Шоттки?
126
Гпава 2
8. Почему время включения ТТЛ-вентиля меньше времени его выклю-
чения?
9. Что называется третьим состоянием вентиля?
10. Чем обусловлено более высокое быстродействие ЭСЛ-вентиля по срав-
нению со стандартным ТТЛ?
11. Какую функцию реализует базовый ЭСЛ-вентиль?
12. Почему при питании ЭСЛ-вентилей заземляется положительный полюс
источника питания?
13. Какой из режимов работы КМОП-вентиля является более экономичным,
когда сумма пороговых напряжений транзисторов больше напряжения
питания или меньше его?
14. С какой целью в аналоговый ключ вводится два МОП-транзистора раз-
личной проводимости?
15. От каких факторов защищает цепочка из диодов и резистора, вводимая на
вход КМОП-вентиля?
Глава 3
Помехи в цепях питания
цифровых узлов и линиях передачи
управляющих сигналов
3.1. Причины возникновения помех по цепям
питания и методы борьбы с ними
Как уже отмечалось, для описания свойств логических элементов вводятся
параметры, которые позволяют количественно оценить отличия реальных
вентилей от идеальных. Неидеальность проявляется в наличии задержек пе-
реключения, в необходимости ограничений по входным и выходным токам
и напряжениям и т. п.
Однако неидеальными являются и другие элементы электронных устройств,
в частности, шины, по которым подводится питание и линии передачи управ-
ляющих сигналов. Их влияние сильно сказывается на устойчивости и надеж-
ности работы различных устройств цифровой техники. Это связано с тем, что
цифровые сигналы отличает очень малая длительность фронтов и, соответст-
венно, значительная протяженность спектра в область высоких частот.
Вследствие этого наличие даже небольших по величине емкостей и индук-
тивностей может привести к значительным изменениям формы сигналов
и возникновению колебательных процессов на выходах и входах логических
элементов. В итоге существенно снижается надежность работы цифровых
устройств.
Для подачи питания на логические элементы используется система провод-
ников, связанных с положительным полюсом источника питания и общей
(земляной) шиной. У разных конструкций конфигурация этих проводников
и варианты их соединения с соответствующими выводами микросхем могут
значительно отличаться друг от друга.
Обычно имеется возможность реализации разных конфигураций разводки
питания, и поэтому актуальным является вопрос о выборе оптимального
128
Гпава 3
варианта с точки зрения надежности работы устройства и обеспечения ми-
нимального уровня помех для других узлов.
Пусть, как показано на рис. 3.1, ТТЛ логический элемент с заземленным вхо-
дом подключен к общему выводу источника питания посредством проводни-
ка с сопротивлением Я, которое зависит от его длины L, площади сечения S
и удельного сопротивления материала р.
Я = Р^. (3.1)
о
Рис. 3.1. Возникновение помех по цепям питания
при заземленном входе логического элемента
Так как любой логический элемент потребляет энергию от источника пита-
ния, то через соединительный проводник будет протекать соответствующий
ток 7ПИТ, что вызовет появление падения напряжения Д7/ = /пит • R на шине
питания. Оно оказывается приложенным между общим выводом логического
элемента и его входом. Это напряжение является помехой, т. к. управляющий
сигнал воспринимается как разность потенциалов между общей точкой со-
единения выводов внутренних элементов вентиля и его входом (рис. 3.2).
В рассматриваемой ситуации такая помеха имеет отрицательную по отно-
шению к управляющему сигналу полярность. При наличии внешнего сиг-
нала Uc напряжение, действующее на входе вентиля, окажется равным
^упр = ” U пом • Помехи, возникающие в плюсовой цепи, обычно не выхо-
дят за пределы допустимых изменений напряжения источника питания,
а вследствие конструктивных особенностей логических элементов передают-
ся на выход вентиля ослабленными.
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 129
Рис. 3.2. Влияние помехи на уровень сигнала управления
Ток, потребляемый логическим элементом, может меняться при изменении
его состояния, следовательно, будет меняться и напряжение помехи. Если
оно превысит предельно допустимый уровень, то нарушится работа как са-
мого логического элемента, так и связанных с ним устройств. Поэтому ана-
лиз помех в шинах питания и реализация мер по снижению их уровня являет-
ся очень актуальной задачей. Наиболее опасны помехи, появляющиеся на
общей, "земляной” шине, т. к. все управляющие сигналы подаются относи-
тельно нее.
Рассмотрим ситуацию, представленную на рис. 3.3, когда п логических эле-
ментов подключены к общей шине на равном расстоянии друг от друга, а ее
левый конец соединен с общей точкой источника питания. Из-за наличия со-
противления участков шин /?ш, реальное напряжение управления на входах
логических элементов {/' , f/' и т. п. будет складываться из напряжения
сигнала Uc и помехи (/пом , величина которой пропорциональна сопротивле-
нию участка линии и протекающему по нему току. Так как сигналы управле-
ния подаются относительно общей точки источника питания, то
U' =^ci” ^пом1 ’ U' =^с2” ^пом2 - • В связи с тем, что в процессе пере-
ключения вентиля его ток; потребления меняется, соответственно будет ме-
няться и уровень помехи.
Для рассматриваемой ситуации токи потребления вентилей, расположенных
ближе к правому краю схемы, будут протекать по всем участкам шины, свя-
зывающей логические элементы, размещенные левее. Поэтому наиболее
сильное влияние рассматриваемый вид помехи будет оказывать на последний
элемент с номером п.
130
Гпава 3
Рис. 3.3. Формирование помех на шине питания при последовательном
подключении логических элементов
Провести анализ уровня помех в такой цепи можно, воспользовавшись ее уп-
рощенной моделью, которая представлена на рис. 3.4. Здесь факт потребле-
ния тока логическим элементом отображается введением генератора тока
/пит, и, для упрощения, сопротивления всех участков шины между точками
подключения вентилей считаются одинаковым и равным /?ш .
Рис. 3.4. Эквивалентная схема для расчета помех при последовательном
подключении логических элементов к общей шине
Так как через участок шины, связанный с логическим элементом ЛЭ1, проте-
кают токи и всех остальных ЛЭ, то напряжение помехи, действующей на его
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 131
входе, определяется соотношением 1/пом1 =п/питЯ ш = п^пом- Величина по-
мехи на входе второго элемента будет равна сумме напряжений помех от
протекания токов по двум соседним участкам шины, т. е.
[/пом2 =п^питЯш+(п""1)/пит^ш • Наибольший уровень помехи окажется на
входе крайнего правого элемента. Его можно подсчитать, просуммировав
падения напряжений на всех участках шины
t/пом П = пи пом + (и - 1)(/пом + • • + (7П0М = ипом . (3.2)
Как уже отмечалось, при переключении ТТЛ логических элементов возника-
ют импульсы сквозных токов (броски Д/), для ограничения которых в кол-
лекторную цепь верхнего плеча выходного каскада вводится резистор.
Аналогичная картина наблюдается и при изменении состояния КМОП-
вентилей, если сумма пороговых напряжений транзисторов меньше напряже-
ния источника питания (рис. 3.5). Зная допустимый уровень помех, величину
броска тока питания и количество подключенных к шине элементов, можно
оценить предельно допустимое сопротивление участка шины:
2 U
R < ПОМ .ДОП
ш‘и(и + 1) Д/пит
(3.3)
Для ТТЛ-вентиля серии К155 t/пом.доп 250,4 В, Д/пит «20 мА , в этом случае
при количестве элементов, равном 16, предельное сопротивление участка
корпусной шины не должно превышать 0,14 Ом, что является достаточно ма-
лой величиной и требует применения на печатных платах заземляющих ли-
ний большой ширины.
Меньшие уровни помех обеспечиваются, если разводка питания осуществля-
ется отдельными проводниками (рис. 3.6). В этом случае токи от разных эле-
ментов на участках шины не складываются и напряжения помех на входах
элементов будут: f/n0M1 = /ПИтЛш > ^пом2 = 7пит2/гш и т. д. Максимальное
напряжение помехи, действующее на входе крайнего правого элемента, ока-
зывается равным Un0Mn = п/питЯш • Здесь для упрощения принимается, что
длина питающего проводника и его сопротивление возрастают пропорцио-
нально удалению элемента от общей точки источника питания. Однако при
таком подходе увеличивается количество шин и площадь, занимаемая ими на
печатной плате устройства.
В реальных ситуациях, особенно при высоких скоростях переключения логи-
ческих элементов, требуется учитывать наличие у участков шин индуктивно-
132
Глава 3
сти Ьщ, которую можно считать включенной последовательно с сопротивле-
нием /?ш (рис. 3.7).
>
t
Рис. 3.5. Зависимость потребляемого тока от состояния логического элемента
Рис. 3.6. Формирование помех на шине питания при параллельном
подключении логических элементов к общей шине
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 133
Рис. 3.7. Помеха по цепи питания с учетом индуктивности шины
При изменении тока на индуктивности возникает э.д.с/, определяемая соот-
ТТ Tdl
ношением иL = L—, которая в зависимости от направления изменения тока
будет складываться либо вычитаться из напряжения помехи, формирующей-
ся на сопротивлении шины.
Можно считать, что ток потребления логического элемента состоит из неко-
торой неизменной компоненты /пит и меняющейся при его переключении
А/ . Если предположить, что последняя возрастает и спадает по линейному
закону за интервал, равный половине времени задержки переключения логи-
ческого элемента (рис. 3.8), то амплитуду помехи можно определить из соот-
„ г 2Д/ тх
ношения Un0ML-L-----. Индуктивность проводника, соединяющего два со-
т
седних корпуса микросхем, совместно с паразитной индуктивностью их
выводов может составлять порядка 20 нГ и более. Отсюда следует, что при
броске тока в 20 мА и средней задержке переключения вентиля 20 нс, ампли-
туда помехи только на индуктивности такой шины окажется порядка 40 мВ.
При большом числе одновременно переключающихся логических элементов
картина окажется еще хуже, т. к. помехи в некоторые моменты времени бу-
дут складываться. Для одной и той же индуктивности шины уровень помехи
у быстродействующих вентилей с малыми временами переключения будет
больше.
Оптимизация разводки линий питания не всегда позволяет существенно сни-
зить уровень помех, т. к. для уменьшения индуктивности шин требуется ис-
пользовать проводники с большим сечением, что в реальной ситуации за-
труднительно.
134
Гпава 3
2
Рис. 3.8. Примерная форма тока при переключении логического элемента
Выходом, как показано на рис. 3.9, является создание дополнительных кон-
туров для протекания токов переключения вентилей в обход шин питания.
С этой целью между выводами корпуса и питания микросхемы устанавлива-
ются фильтрующие конденсаторы. Ток при переключении логического эле-
мента будет обеспечиваться за счет энергии, накопленной конденсатором,
и замкнется во внутреннем контуре, не протекая по внешней цепи, в том чис-
ле и по индуктивности шины. Подзаряд конденсатора происходит в моменты
времени, когда логический элемент уже переключился и влияние помех го-
раздо слабее, чем в процессе смены состояний.
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 135
Такие конденсаторы должны обладать малой собственной индуктивностью,
поэтому в цепях питания цифровых микросхем используются их разновидно-
сти с керамическим диэлектриком.
В первом приближении емкость конденсатора можно определить из условия
допустимого изменения напряжения на выводах микросхемы при разряде Сф
в цепь питания вентиля. Так как на ту же величину повысится потенциал вы-
вода корпуса логического элемента, это будет воспринято вентилем как по-
явление помехи.
Известно, что l±Uc=—^-, где Д0 — изменение заряда. Величина заряда,
отдаваемого в цепь питания, при треугольной форме импульса тока будет
т
равна А/ — . Отсюда следует, что емкость фильтрующего конденсатора
должна определяться из соотношения
сф>д/—1—=—
ф 2Ы/С 2£/помдоп
(3.4)
Для ТТЛ-микросхем ее величина составляет десятки нанофарад, а для КМОП —
тысячи пикофарад.
Приведенные расчеты являются достаточно приближенными, т. к. конкрет-
ная ситуация определяется конфигурацией устройства, количеством и типом
логических элементов, алгоритмами их переключения и параметрами источ-
ника питания.
Однако введение фильтрующих емкостей может привести и к ухудшению
ситуации. Это связано с тем, что они совместно с индуктивностями шин пи-
тания образуют колебательные контуры (рис. 3.10), в которых из-за бросков
тока потребления могут возникнуть колебания напряжения с частотами, оп-
ределяемыми резонансными свойствами системы.
В первом приближении эквивалентную схему цепей питания с учетом пара-
зитных сопротивлений, индуктивностей шин и фильтрующих конденсаторов
можно представить в виде параллельного колебательного контура, парамет-
ры которого определяются суммарными величинами активных и реактивных
компонентов. Его резонансная частота определяется соотношением
/о*----1—i-------- (3.5)
136
Гпава 3
Рис. 3.10. Эквивалентная схема цепи питания
цифровых устройств
Рис. 3.11. Схема П-образного
фильтра питания
Если добротность контура Q = ——----—---- велика, то амплитуда колеба-
2 сш ZL
ний напряжения на нем при скачкообразном изменении тока в цепи питания
может превысить допустимый уровень помех.
Для борьбы с этим явлением параллельно шинам питания рекомендуется
подключать один либо несколько конденсаторов с суммарной емкостью
4 V ц
С> • Их величина выбирается в пределах десятков микрофарад,
YRU1
и в этих цепях обычно устанавливаются полупроводниковые электролитиче-
ские конденсаторы. Так как некоторые участки питающих линий могут рабо-
тать как антенны, излучающие в соответствующих областях спектра, то при-
менение фильтрующих конденсаторов приводит при правильном их выборе
и к снижению уровня излучений.
Эффективным средством уменьшения помех в питающих линиях является
использование П-образных фильтров. Такой фильтр представляет собой
комбинацию из двух конденсаторов и индуктивности (рис. 3.11). Он в значи-
тельной мере ослабляет высокочастотные помехи, возникающие при работе
цифровых узлов. Обычно индуктивность такого фильтра реализуется путем
продевания питающего провода через ферритовое кольцо или трубочку. Ис-
пользование специальных образцов ферритов с большим затуханием позво-
ляет дополнительно ослабить помехи за счет их поглощения в материале
кольца или трубки.
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 137
3.2. Влияние параметров линий связи
на процессы передачи цифровых сигналов
При передаче сигналов по реальным линиям возникают искажения, прояв-
ляющиеся в изменении их формы. Это может привести к нарушению работо-
способности как приемника сигналов, так и передающего элемента. Любая из
линий — печатный проводник, соединительный провод и т. п. обладают соб-
ственной емкостью, индуктивностью и сопротивлением, которые определен-
ным образом влияют на процессы передачи сигналов по ним. В общем случае
можно считать, что участок линии любой длины / имеет собственное сопро-
тивление /?0, индуктивность Lq и емкость Со. В общем случае эквивалент-
ная схема может быть представлена, как показано на рис. 3.12.
Рис. 3.12. Эквивалентная схема линии передачи
В зависимости от конкретной конструкции линии передачи некоторые из ее
свойств могут преобладать над остальными. Например, широкий печатный
проводник над заземляющей поверхностью имеет малую индуктивность
и сопротивление, но относительно большую емкость. В изолированном от
токопроводящих цепей проводнике преобладающим будет влияние индук-
тивности. В некоторых ситуациях необходимо учитывать влияние всех трех
факторов. Линии с преобладающим влиянием сопротивления на практике не
встречаются, т. к. в этом случае происходит сильное ослабление сигнала при
передаче.
Пусть имеется линия передачи с большой, так называемой погонной емкостью,
т. е. с емкостью Со, приходящейся на единицу длины линии /. К одному из ее
концов, как показано на рис. 3.13, подключается источник сигнала — пере-
датчик (логический элемент ЛЭ1), а к другому приемник — логический
элемент ЛЭ2. В такой линии преобладающими являются эффекты, связанные
с влиянием емкости линии Сп =СП- /. Если за /?nklY и /?пу обозначить вы-
ходное и входное сопротивления передатчика и приемника, то эквивалентная
схема такой линии примет вид, показанный на рис. 3.14.
13&
Гпава 3
Рис. 3.13. Структура линии передачи с большой погонной емкостью
Рис. 3.14. Эквивалентная схема линии передачи с большой погонной емкостью
Пусть в момент времени г0 на выходе передатчика формируется положи-
тельный перепад напряжения с амплитудой £7Г, как показано на рис. 3.15.
В идеальной линии, не обладающей собственной емкостью, сигнал на входе
приемника появится в тот же момент времени. Его величина определяется
соотношением U'3X =Ur------—---. Если это напряжение больше порога пе-
^ВХ + ^вых
реключения логического элемента ЛЭ2, то он изменит свое состояние на
противоположное в момент времени г0 .
Наличие емкости линии приведет к тому, что напряжение на входе приемни-
ка будет изменяться по закону
^вх.пр(^)
^вх
^вх + ^вых
(3.6)
1 _ £ ( ^вх II ^вых ) G
и достигнет порога переключения через время t3 .Таким образом, влияние
линии в этом случае сведется к появлению дополнительной задержки сраба-
тывания логического элемента-приемника t3 . В реальных ситуациях
/?вх »/?вых, и, если считать, что £7пор «0,5 t/BX, оно будет равно примерно
0,7/?выхСл. Затягивание процесса спада сигнала на входе приемника также
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов ' 139
приведет к задержке его реакции на время t”. Однако, т. к. разряд конденса-
тора происходит через выходное сопротивление передатчика, которое обыч-
но много меньше входного сопротивления приемника, t"<t'3 .
Рис. 3.15. Форма сигнала в линии передачи с большой погонной емкостью
Как уже отмечалось, из-за снижения крутизны фронта управляющего сигнала
может возникнуть самовозбуждение вентиля. Поэтому для уменьшения за-
держек необходимо использовать линии с небольшими значениями погонной
емкости либо применять специальные логические элементы-передатчики
с малыми значениями выходных сопротивлений. Такие (буферные) элементы
обычно выпускаются в составе серий микросхем.
Погонная емкость одиночного провода, находящегося над металлизирован-
ной поверхностью, составляет 304-50 пФ/м, у витой пары в зависимости
от шага скрутки — 354-60 пФ/м, между проводниками плоского жгута —
204-40 пФ/м.
140 ‘
Гпава 3
При использовании объемного монтажа на процессы передачи сигналов
в основном влияет индуктивность линии, т. е. емкостной и омической
составляющими можно пренебречь (рис. 3.16). Это соответствует линии
с большой погонной индуктивностью, эквивалентная схема которой может
быть представлена, как совокупность элементов с сосредоточенными пара-
метрами: резистора 7?вых с сопротивлением, равным выходному сопротивле-
нию передатчика, индуктивности линии и резистора 7?вх с сопротивлением,
равным входному сопЬотивлению приемника (рис. 3.17).
передатчик
приемник
Рис. 3.16. Структура линии передачи с большой погонной индуктивностью
Рис. 3.17. Эквивалентная схема линии передачи с большой погонной индуктивностью
Наличие индуктивности будет приводить к замедлению скорости возраста-
ния тока в цепи и связанному с этим плавному увеличению управляющего
напряжения на входе приемника, как показано на рис. 3.18. Качественно про-
цессы в такой линии будут протекать аналогично рассмотренным ранее.
Напряжение на входе приемника описывается соотношением
f/Bxnp(O = t/r
/?ВХ
^вх + ^вых
^(^вх+^вых.)
l-e L"
(3.1)
и при /?вх » /?вых и С/пор = 0,51/вх время задержки его срабатывания составит
примерно 0,7 Таким образом, здесь для снижения задержек требуется
Лвх
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 141
использовать логические элементы-приемники с большим входным сопро-
тивлением.
Рис. 3.18. Форма сигнала в линии передачи с большой погонной индуктивностью
При протекании тока в индуктивности накапливается энергия, которая в мо-
мент окончания входного сигнала будет рассеиваться в элементах линии. Это
приводит к возникновению на входе приемника импульса отрицательной по-
лярности.
В рассмотренных линиях факторы, влияющие на процессы распространения
сигналов, можно свести к воздействию емкости либо индуктивности, распо-
ложенных в одном месте. Это характерно для цепей с сосредоточенными па-
раметрами, и линии с такими свойствами относятся к классу так называемых
электрически коротких линий.
142
Гпава 3
Линия передачи цифровых сигналов считается электрически короткой, если
время Tq распространения сигнала от передатчика к приемнику меньше по-
Тж I
ловины длительности его фронта, т. е. То < . В свою очередь Го = —, где I —
физическая длина линии, V — скорость распространения сигнала в ней, ко-
торая всегда меньще скорости света в вакууме и определяется совокупностью
погонных параметров линии.
Если приведенное соотношение не выполняется, то линия относится к элек-
трически длинным. В этом случае анализ процессов, происходящих в ней при
передаче сигналов, требует одновременного учета влияния распределенных
по длине линии емкостей и индуктивностей. Такая линия может быть пред-
ставлена в виде эквивалентной схемы (рис. 3.19), причем такое представле-
ние будет справедливо для участка линии любой сколь угодно малой длины.
Если короткая линия допускает представление в виде системы с сосредото-
ченными параметрами, то длинная нет.
Рис. 3.19. Эквивалентная схема длинной линии
Вследствие невозможности учета всех факторов резкой границы между элек-
трически короткими и длинными линиями не существует, но для удобства их
классификации вводится понятие критической длины /кр = —. Если фи-
зическая длина линии больше критической, ее считают электрически длин-
ной, если меньше, то короткой. В линии критической длины время распро-
странения сигнала от передатчика к приемнику и обратно будет равно
Т(Ь
длительности его фронта, т. е. То =-^- (рис. 3.20).
Так как это деление связано и со свойствами сигналов (длительностями их
фронтов), то одна и та же линия при передаче сигналов ТТЛ-вентилей может
вести себя как длинная, а для сигналов, формируемых КМОП-устройства-
ми — как короткая (рис. 3.21). Критическая длина линии в схемах на логиче-
ских элементах КМОП с длительностями фронтов сигналов порядка 100 нс
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 143
составляет около 10 м. В устройствах с ТТЛ-вентилями, у которых
Тф= 10 нс, она будет около 1 м. Для быстродействующих ТТЛШ-элементов
с Тф=3нс критическая длина составит порядка 30 см, а для современных
субнаносекундных микросхем на арсениде галлия отрезок проводника дли-
ной З-М мм должен рассматриваться как длинная линия.
1--------:---------1 Т0<Л
и 2
Электрически короткая линия
I---------------------1 т0=^
Линия критической длины 2
---------------------------1 г0Л
Электрически длинная линия и 2
Рис. 3.20. Соотношение между физической и электрической длиной линии
ф1 1ф 1ф2
Линия критической длины для Тф
(короткая линия для ТфР длинная — для т^2)
Линия критической длины для Тф!
Линия критической длины для Тф2
Рис. 3.21. Зависимость критической длины линии от длительности фронта сигнала
Отличительной особенностью процессов в линиях передачи сигналов являет-
ся то обстоятельство, что наряду с электромагнитной волной, которая рас-
пространяется от источника сигнала к нагрузке и называется падающей, су-
ществуют и отраженные волны. Отражения могут происходить от конца
линии, связанного с нагрузкой, от начала, к которому подключен источник
сигнала, и от различных ее участков. Наложение этих волн приводит к очень
сложной картине изменения напряжений и токов. Такие процессы присутст-
вуют в линиях любой длины, но в электрически коротких (с сосредоточен-
ными параметрами) их влияние приводит лишь к затягиванию фронта сигнала,
144
Гпава 3
а в электрически длинных может вызвать возникновение колебательного ха-
рактера установления сигнала.
Длинная линия характеризуется рядом параметров. Один из них — скорость
распространения сигнала определяется как V = . ^ где Lq и Со — по-
гонная индуктивность и емкость, измеряемые в генри на метр (Гн/м) и фара-
дах на метр (Ф/м) соответственно. Еще одним важным параметром является
волновое сопротивление Zo, которое при отсутствии омических потерь, т. е.
погонном сопротивлении линии Ro, равном нулю, связано с ее остальными
ее характеристиками следующим образом:
z“<'
Идеализированная линия без омических потерь представляет собой отрезок
проводника или двух рядом расположенных проводников, сопротивление
между которыми или между проводником и заземляющей поверхностью рав-
но бесконечности, а сопротивление самих проводников — нулю при любой
длине линии.
Если предположить, что такая линия имеет бесконечную длину, то при фор-
мировании источником какого-либо сигнала, по ней будет распространяться
только падающая волна. При этом от источника отбирается некоторая энер-
гия и это эквивалентно тому, что он как бы оказывается нагруженным на не-
которое сопротивление, равное по величине волновому сопротивлению ли-
нии Zo, как показано на рис. 3.22.
Рис. 3.22. Эквивалентная схема длинной линии в момент включения генератора
Так как реальные линии имеют конечную длину, то через время То = р-,
где I — ее длина, прямая волна достигнет конца линии и часть ее, отразив-
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 145
шись, начнет с той же скоростью двигаться в противоположную сторону.
В начале линии может вновь произойти переотражение и т. д. Таким образом,
в процессе передачи сигнала в длинной линии одновременно может взаимо-
действовать множество волн, движущихся в противоположные стороны.
Доля энергии (напряжения), отражаемой от конца и начала линии, определя-
ется значениями соответствующих коэффициентов отражений Кк и Кн, ко-
торые связаны с параметрами линии, нагрузки и источника сигнала. Послед-
ний удобно представлять в виде генератора напряжения с внутренним
Z —Z Z — Z
сопротивлением Zr. В этом случае Кк = —----2-, Кн =—-----2-. Значения
ZH Zr + Zo
коэффициентов могут быть как больше, так и меньше нуля, последнее гово-
рит о том, при отражении происходит вычитание напряжения отраженной
волны из падающей.
В реальных линиях коэффициенты отражений по модулю меньше единицы,
поэтому амплитуды прямых и отраженных постепенно уменьшаются. То есть
через достаточно длительное время (теоретически оно равно бесконечности)
напряжение на нагрузке будет определяться только скачком напряжения ге-
нератора, его выходным сопротивлением и сопротивлением нагрузки
(/“ =[/г что следует из эквивалентной схемы, представленной на
рис. 3.23.
Рис. 3.23. Эквивалентная схема длинной линии
после завершения переходных процессов
В то же время наложение прямых и отраженных волн приводит к тому, что
сигнал на нагрузке, особенно в начальные моменты времени, может сущест-
венно отличаться от установившегося значения. Эти отличия интерпретиру-
ются как возникновение помех при передаче данных.
146
Гпава 3
А СВ
Рис. 3.24. Диаграмма для расчета переходных процессов в длинной линии
Для количественной оценки процессов в длинной линии удобно использовать
следующий подход. Пусть имеется линия, длина которой между точками А
и В равна / (рис. 3.24). К линии подключен генератор напряжения с внутрен-
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 147
ним сопротивлением Zr, формирующий в некоторый начальный момент
времени Г = 0 положительный скачок напряжения величиной Uv. Процессы
в линии условно отображаются в виде графика, связывающего местоположе-
ние фронта рассматриваемой волны и текущего времени. При постоянной
скорости распространения этот график будет представлять собой набор от-
резков прямых линий.
Как уже отмечалось, после завершения всех переходных процессов напряже-
ние на нагрузке окажется равным =Ur
ZH
ZH + Zr
. Однако в момент фор-
мирования перепада напряжения и в течение времени, пока прямая волна не
дойдет до конца линии, генератор будет нагружен только на ее волновое со-
противление. Из эквивалентной схемы (рис. 3.22) следует, что скачок напря-
2
жения в начале линии при 1 = 0 равен UA(0) = Ul-. То есть перепад
Zr + Z0
напряжения с такой амплитудой начнет перемещаться к концу линии. Через
1
некоторое время /0 = — падающая волна достигнет его и, отразившись, нач-
нет свое движение к началу линии.
Уровень отраженной волны будет равен С/л(О)Кк, а напряжение на конце
линии (в нагрузке) станет определяться суммой амплитуд падающей и отра-
женной волн, то есть t/H(T0) = {/л(0) + {7л(0)Кк = UA(0)(1 + Кк).
Через время 2Т0 отраженная волна амплитудой t/A(O)KK достигнет начала
линии и переотразится с коэффициентом Кн. При этом в течение интервала
времени от 2 Го до 4Г0 на входе линии будет присутствовать сигнал с уровнем
(/л(2Г0) = UA(0) + UA(0)KK + (/л(0)КкКн = (7л(0)(1 + Кк + КкКн), равным
сумме напряжений: исходного в точке А (пришедшей волны) и напряжения
отразившейся волны. В то же время от начала линии к нагрузке начнет рас-
пространяться скачок напряжения величиной (/л(0)КкКн и т. д. Если, к
примеру, взять точку С, расположенную на расстоянии от начала линии, то
прямая волна с амплитудой С/л (0) дойдет до нее через время Т' = р-, и, пока
в эту точку не вернется отраженная волна, напряжение там будет оставаться
равным £/л(0). Причем этот временной интервал равен удвоенному времени
прохода участка линии С—В, т. е. 2-—На графике он может быть пред-
148
Гпава 3
ставлен как длина соответствующего участка временной оси Т' -Т'. Далее
все процессы будут происходить аналогично.
Таким образом, особенностью процессов в длинной линии при наличии пе-
реотражений является периодическое скачкообразное изменение напряжения
в различных ее точках, в том числе в начале и конце.
Наличие закономерностей в формировании падающих и отраженных волн
позволяет вывести аналитические соотношения (3.8) и (3.9), описывающие
величины напряжений в начале и конце линии в дискретные моменты време-
ни, кратные То.
UA(0) 0<t<2T0 m = 0
(3.8)
0 O<t<To m = 0
t/K[(2m + l)T0] =< 1/(1 + Кк) T0<t<3T0 m m = l >
С/(1 + Кк) 1+Е(кнКк)" n=2
(3.9)
Как уже отмечалось, в реальных линиях коэффициенты отражения от начала
и конца меньше единицы, поэтому t7H(°°) = UK(°o) = Ur-И—.
Zr + ZH
Обычно выходное сопротивление передатчика меньше, а входное сопротив-
ление приемника больше волнового сопротивления линии. Таким образом,
Кн < 0, а Кк > 0, но по модулю они не превышают единицы.
Пусть для конкретной ситуации Zr=-^-, a ZH =<» и амплитуда положи-
тельного скачка на выходе генератора U. Коэффициенты отражений в этом
случае будут равны Кн = -0,5 , а Кк = +1. В момент времени t = 0 в начале
линии возникнет скачок напряжения величиной UA(0) = U ——^- = 0,75£/,
а после завершения переходных процессов на всей линии и в нагрузке уста-
новится напряжение UA(°°) - U ——= U .
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 149
Графики процессов в линии для данной ситуации представлены на рис. 3.25.
Скачок напряжения UA(0) будет присутствовать в начале линии (на выходе
генератора) в течение интервала времени от 0 до 27о, т. е. пока на вход не по-
ступит отраженная от конца линии волна. Через время То напряжение на на-
грузке станет равным (/н(7’о) = (7Л(1 + Кк) = 2Т/Л(О) и будет сохраняться не-
изменным вплоть до ЗТо, когда на выход линии поступит волна, отраженная
от ее входа.
Рис. 3.25. Процессы в длинной линии при передаче положительного скачка напряжения
В момент времени 2Т0 в начале линии будет действовать сумма напряжений:
первоначального скачка С/А(0), сигнала, отраженного от конца линии, и пере-
отраженного от начала, т. е. (/Л(2Т0) = (/Л(0)(1 + Кк + КкКн) = 1,5(/А(0).
В момент 3 То сигнал на нагрузке определится соотношением
и нт = а(0)(1 + Кк + КкКн + к|кн) = иА(0) и т. д.
150
Гпава 3
Расчеты показывают, что процесс установления напряжения на нагрузке бу-
дет иметь затухающий колебательный характер (см. рис. 3.25) и при приве-
денном соотношении параметров линии источника сигналов и нагрузки через
время 8-г1ОТо напряжение практически не будет отличаться от значения, со-
ответствующего установившемуся режиму.
Если провалы напряжения на входе приемника будут ниже порога его пере-
ключения, то эта ситуация воспримется как появление сигнала логического
нуля вместо передаваемой ’’единицы", что может вызвать сбои в работе уст-
ройства. Кроме того, логический элемент-приемник прореагирует на измене-
ние состояния передатчика с задержкой То, связанной с конечной скоростью
распространения сигналов в линии.
Аналогичным образом анализируется ситуация в длинной линии при форми-
ровании источником перепада напряжения, соответствующего его переходу
из состояния логической единицы в ноль. В этом случае исходное значение
Zu
напряжения по всей линии и в нагрузке будет равно U--°— = (/ , а уста-
Zr + ZH
новившееся [/л(оо) = {/н(оо) = 0.
В момент формирования перепада генератор нагружен на волновое сопро-
тивление линии и скачок напряжения в точке А определится из соотношения
LUд = -U ——= -0,75U . Он вычтется из напряжения [/, и в течение вре-
мени 04-2 Tq на входе линии будет присутствовать сигнал величиной 0,25U,
т. е. t/A(0) = U - At/A (рис. 3.20).
Через время То до конца линии дойдет отрицательный перепад напряжения
амплитудой 0,75U и отразится с коэффициентом, равным единице. При этом
сформируется перепад напряжения -1,5U, который вычтется из присутство-
вавшего на нагрузке напряжения С71, в результате чего напряжение на ней
станет -Q5U. Этот уровень сигнала будет присутствовать в течение интерва-
ла времени от То до 3 То. Далее процессы станут развиваться, как показано
на рис. 3.26. В принципе, построить графики изменения напряжений в дан-
ном случае можно, вычитая из сигнала U уровни напряжений, полученные
при рассмотрении ситуации для положительного скачка.
Рассмотренный метод анализа процессов установления сигналов в длинных
линиях передачи является достаточно трудоемким, т. к. требует большого
количества вычислений. Упростить процедуру анализа и ускорить этот про-
цесс можно, используя несколько иной подход — метод Бержерона.
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 151
вых
и
----------- t
О TQ 2Tq ЗТо 4Т0 5Т0 6Т0 7То 8То 9Т0 1ОТо
Рис. 3.26. Процессы в длинной линии
при передаче отрицательного скачка напряжения
Процессы в длинной линии, эквивалентная схема которой представлена на
рис. 3.27, можно описать системой уравнений, связывающих значения токов
и напряжений в соответствующих точках. В частности, для начала линии
(точка Я) U = E-ZVI (уравнение 1), где / — ток в линии, который в режиме
бегущей волны связан с напряжением на ней соотношением / = —. Напря-
ло
жение в конце линии, на нагрузке, определяется уравнением U = ZHI (урав-
нение 2), а в самой линии U = /Zo (уравнение 3).
Рис. 3.27. Эквивалентная схема длинной линии
152
Гпаеа 3
Если построить графики уравнений (1), (2) и (3), то получится система из
трех прямых линий, две из которых, соответствующие уравнениям (2) и (3),
будут проходить через начало координат, а третья — через точки 1 = 0, U = Е
Е
и (/ = 0, I = —. Тангенсы углов наклона прямых для уравнений (2) и (3) бу-
Zr
дут равны величинам сопротивлений ZH и Zo.
При ZH > Zo картина расположения графиков уравнений будет выглядеть,
как показано на рис. 3.28.
Рис. 3.28. Взаимное расположение графиков уравнений,
связывающих токи и напряжения в длинной линии
Так как в начальный момент времени генератор нагружен на волновое сопро-
тивление линии, то для нахождения токов и напряжений на его выходе (или
в точке Л) требуется совместно решить уравнения (1) и (3). Если решение
существует, то величины токов и напряжений будут определяться положени-
ем точки "/Г* пересечения соответствующих прямых (рис. 3.29). Отсюда
можно определить величину начального скачка напряжения на входе линии
t/A(0) и ток Zj, потребляемый при этом от генератора. Такое напряжение
в начале линии будет сохраняться неизменным в течение интервала времени
от 0 до 2Т0.
Через время То падающая волна достигнет конца линии. При этом для нахо-
ждения значений токов и напряжений потребуется совместное решение урав-
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 153
нений (2) и (3). Однако, т. к. волна распространяется в обратную сторону, это
будет соответствовать появлению отрицательного знака в уравнении (3), и,
кроме того, оно несколько видоизменится. Это связано с тем, что при t = То
на конце линии действует напряжение 7/л(0) и течет ток величиной . Сле-
довательно, ток, текущий в противоположную сторону, будет равен I - Ц , и
поэтому уравнение (3) преобразуется к виду (3*) — U =UA(0)-(I - I\)Z0.
Рис. 3.29. Графическое решение задачи анализа процессов установления сигнала
в длинной линии при положительном скачке напряжения на входе
График этого уравнения отображается, как показано на рис. 3.29, прямой ли-
нией, проходящей через точку "К" (/ = /ь U = Г/А(0)) и симметричной относи-
тельно прямой, соответствующей уравнению (3). Так как напряжение на кон-
це линии описывается и уравнением (2), то их общее решение совместно
с уравнением (3 ) (точка L пересечения соответствующих прямых) даст зна-
чение напряжения UB(T0) и тока 7г» которые будут присутствовать на конце
линии в течение интервала времени Т0+ЗТ0.
Через 27о отраженная от конца линии волна вернется к ее началу и вновь пе-
реотразится. При этом уравнение (3) опять трансформируется и, чтобы опре-
делить напряжение и ток в начале линии, потребуется решить его совместно
154
Гпава 3
с уравнением (1). Трансформация уравнения приведет к тому, что его график
(прямая 3**) будет проходить через предыдущую точку пересечения графиков
параллельно прямой (3). Координаты пересечения соответствующих графи-
ков (точка М) позволят определить величины напряжения и тока в начале
линии в течение интервала времени 27о-г4То.
Закономерность изменений третьего уравнения будет сохраняться и в даль-
нейшем, поэтому поиск решений соответствующих уравнений может быть
сведен к построению прямых, параллельных прямой (3) либо зеркально от-
раженных по отношению к ней и проходящих через соответствующие точки
К, L, М и т. п. При этом каждая новая точка пересечения будет давать воз-
можность определить значения токов и напряжений в начале либо в конце
линии через интервалы, кратные 2Г0.
Итоговые результаты будут точно такими же, как и полученные с использо-
ванием аналитических методов расчета. Если по каким-либо причинам про-
межуточные результаты не представляют интереса, то из совокупности
графиков можно сразу определить напряжение и ток в нагрузке в установив-
шемся режиме. Этому будут соответствовать координаты точки пересечения
прямых (1) и (2), т. к. к ней будет стягиваться процесс установления напря-
жения на нагрузке.
Аналогичным способом (рис. 3.30) можно провести анализ ситуации в слу-
чае, когда напряжение генератора меняется от Е до 0. Для этого строятся
графики аналогичных уравнений и вспомогательный график (Г), соответст-
вующий уравнению U = -IZV, которое описывает связь между током и на-
пряжением в начале линии при скачке напряжения от £ к нулю. Данный гра-
фик является прямой, проходящей через начало координат параллельно
линии (1). В принципе исходная прямая (1) требуется лишь для того, чтобы
иметь возможность определить напряжение в линии и на нагрузке в исход-
ном состоянии. Оно будет равно Е----— и определяется из совместного
Zr +zh
решения уравнений (1) и (2).
Из этой точки строится прямая (3*), параллельная графику уравнения (3), и ее
точка пересечения с прямой (1 ) определит напряжение и ток в начале линии
в момент скачка. Далее из этой точки проводится прямая (3**), являющаяся
зеркальным отражением предыдущей. Точка ее пересечения с графиком
уравнения (2) даст значения тока и напряжения на конце линии в течение ин-
тервала времени Го-?37о-
После этого проводится прямая, параллельная графику уравнения (3*),
и ищется точка пересечения с прямой (Г) и т. д. В итоге для рассматриваемой
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 155
ситуации процесс стянется к началу координат, что соответствует нулевому
значению тока и напряжения во всех точках линии.
Рис. 3.30. Графическое решение задачи анализа процессов установления сигнала в длинной линии
при отрицательном скачке напряжения на входе
Для иных соотношений между Zo, ZH и Zr ситуация будет развиваться по-
другому. В частности для разомкнутой линии, т. е. при ZH = график урав-
нения (2) совпадает с осью напряжений и процессы установления при поло-
жительном и отрицательном скачках напряжения генератора будут выгля-
деть, как показано на рис. 3.31 и 3.32. Если напряжение отрицательного
выброса искусственно ограничить на уровне (/огр, то процесс установления
напряжения на нагрузке завершится быстрее. Использование рассмотренного
подхода позволяет существенно упростить процедуру анализа процессов
в электрически длинных линиях при передаче цифровых сигналов.
Рассмотренные ситуации относились к случаю, когда параметры генератора
и нагрузки не зависели от уровней сигналов в соответствующих цепях, т. е. эти
элементы относились к классу линейных. Связь между токами и напряжениями
в них описывалась линейными функциями и графически такие зависимости
отображались прямыми линиями. В реальной ситуации при формировании
и приеме сигналов логическими элементами условие линейности их входного
и выходного сопротивлений не выполняется. Это, в частности, видно из соот-
ветствующих характеристик ТТЛ-вентиля, приведенных на рис. 3.33.
156
Гпава 3
Тем не менее, метод Бержерона дает возможность провести анализ и в этом
случае. Здесь в качестве графика, соответствующего уравнению (1), должна
выступать нагрузочная характеристика вентиля, находящегося в состоянии
логического нуля (1а) и логической единицы (16), уравнению (2) будет соот-
ветствовать входная характеристика, а связь между током и напряжением
в линии передачи графически отобразится в виде прямой линии, тангенс угла
наклона которой равен ее волновому сопротивлению.
Рис. 3.31. Графическое решение задачи анализа процессов установления сигнала в длинной линии
при положительном скачке напряжения на входе и Zh = 00
Рис. 3.32. Графическое решение задачи анализа процессов установления сигнала в длинной линии
при отрицательном скачке напряжения на входе и Zh = 00
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 157
Рис. 3.33. Семейство входных и нагрузочных характеристик ТТЛ вентиля
Рис. 3.34. Схема для определения нагрузочной характеристики ТТЛ-вентиля
в состоянии логической единицы
158
Гпава 3
Так как в процессе установления напряжения в линии на выходе и входе ло-
гического элемента могут возникать выбросы напряжения отрицательной
полярности, то соответствующие характеристики должны строиться с учетом
данного обстоятельства.
Определить вид нагрузочной характеристики вентиля в состоянии логиче-
ской единицы можно, используя эквивалентную схему, приведенную на
рис. 3.34. Предполагается, что к выходу логического элемента последова-
тельно с сопротивлением нагрузки /?н подключается источник э. д. с., вели-
чина и полярность которой могут меняться.
При увеличении тока нагрузки возрастает падение напряжения на коллектор-
ном резисторе верхнего плеча выходного каскада, и выходное напряжение
будет падать. Если по каким-то причинам на выходе возникнет и начнет уве-
личиваться напряжение отрицательной полярности, то ток нагрузки будет
возрастать пропорционально его величине, пока оно не превысит величины
0,74-0,8 В. Далее откроется переход база-коллектор нижнего транзистора и
потенциал выхода вентиля ограничится на этом уровне, а ток при уменьше-
нии сопротивления нагрузки станет увеличиваться и далее (см. рис. 3.33, 16).
В состоянии логического нуля (рис. 3.35) ток нагрузки втекает в цепи выход-
ного каскада и поэтому имеет противоположное по сравнению с предыдущей
ситуацией направление. Напряжение на нагрузке будет равно 0,24-0,4 В, пока
нижний транзистор находится в состоянии насыщения. При больших токах
нагрузки базового тока, формируемого соответствующими цепями вентиля,
будет недостаточно для подержания нижнего транзистора выходного каскада
в открытом и насыщенном состоянии, поэтому выходное напряжение начнет
резко возрастать.
Рис. 3.35. Схема для определения нагрузочной характеристики ТТЛ-вентиля
в состоянии логического нуля
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 159
Смена полярности напряжения на выходе приведет к тому, что сначала
в цепь нагрузки начнет протекать базовый ток нижнего транзистора, а затем
откроется паразитный диод коллектор-подложка и выходное напряжение бу-
дет ограничено на уровне 0,7-г0,8 В.
Для защиты входных цепей ТТЛ логических элементов в схему вводят анти-
звонные диоды (рис. 3.36). Их наличие позволяет ограничить величину вы-
бросов входного напряжения отрицательной полярности и определенным
образом меняет конфигурацию входной характеристики.
Рис. 3.36. Антизвонные диоды во входных цепях ТТЛ-вентиля
Для анализа процессов, происходящих при формировании перепада напря-
жения, соответствующего переходу логического элемента из состояния логи-
ческого нуля в единичное, необходимо в одном масштабе построить входную
и выходные характеристики (рис. 3.37). Точка пересечения (N) выходной ха-
рактеристики (для состояния логического нуля) и входной будет определять
напряжение и ток в элементах линии в установившемся режиме, т. к. выход-
ной каскад вентиля передатчика оказывается нагруженным на входное со-
противление вентиля приемника.
Проведя из этой точки прямую, тангенс угла наклона которой равен волно-
вому сопротивлению линии передачи, можно определить точку О ее пересе-
чения с выходной характеристикой вентиля для состояния логической еди-
ницы, в которое он перейдет в момент t = 0.
Координаты этой точки дадут значения тока и напряжения в начале линии
в момент скачка. Далее проводится зеркально симметричная прямая, точка
пересечения которой со входной характеристикой позволит определить на-
пряжение и ток на входе приемника в момент Го. Из этой точки проводится
прямая, параллельная первой, определяются параметры сигналов на входе
линии при t = 2Т0 и т. д. Временные диаграммы процессов, происходящих
160
Гпава 3
в данной ситуации, выглядят, как показано на рис. 3.38. Реально фронты
сигналов немного сглаживаются из-за ограниченности частотных свойств
элементов вентиля.
Рис. 3.37. Графическое решение задачи анализа процессов передачи сигнала между ТТЛ-вентилями
при формировании передатчиком сигнала логической единицы
Рис. 3.38. Временные диаграммы процессов
при формировании передатчиком сигнала логической единицы
Для случая, когда вентиль-передатчик переключается в состояние логическо-
го нуля, диаграмма Бержерона приведена на рис. 3.39. Здесь начальной ста-
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 161
нет точка (/V) пересечения выходной характеристики вентиля в состоянии
логической единицы и входной характеристики аналогичного устройства.
Через нее проводится прямая под углом, определяемым волновым сопротив-
лением линии 2о, и ищется точка пересечения L с нагрузочной характеристи-
кой в состоянии логического нуля. Ее положение позволяет определить вели-
чину выходного напряжения логического элемента и тока в начале линии
в момент скачка.
Рис. 3.39. Графическое решение задачи анализа процессов передачи сигналов
между ТТЛ-вентилями при формировании передатчиком сигнала логического нуля
Далее проводится прямая, зеркально симметричная предыдущей, и определя-
ется местоположение точки, описывающей ситуацию в конце линии на мо-
мент времени 27о и т. д.
Представленная картина показывает, что в итоге процесс стянется к точке О,
определяемой из пересечения выходной характеристики вентиля в состоянии
логического нуля и входной. Штриховыми линиями показан процесс разви-
тия событий при отсутствии на входе вентиля антизвонных диодов.
При наличии антизвонных диодов, которые ограничивают величину выброса
напряжения отрицательной полярности на входе вентиля, картина сущест-
венно меняется. Временные диаграммы напряжений на выходе передатчика и
входе приемника для этого случая представлены на рис. 3.40 сплошными ли-
ниями. Из них видно, что установка антизвонных диодов позволяет сущест-
162
Гпава 3
венно уменьшить амплитуду колебаний напряжения и длительность пере-
ходного процесса.
Рис. 3.40. Временные диаграммы процессов
при формировании передатчиком сигнала логического нуля
Как показывает анализ, процессы в электрически длинных и коротких линиях
существенно отличаются друг от друга. Однако очевидно, что свойства ли-
нии не меняются скачкообразно, т. е. если при длине меньше критической
она ведет себя как короткая, то при превышении этой величины на долю
миллиметра, линия сразу не должна будет вести себя как длинная. Для ана-
лиза ситуации удобно рассмотреть процессы установления напряжения в ли-
нии при разных отношениях длительности фронта сигнала Тф к времени Го
распространения сигнала от начала линии к концу. Если — «1, то линия
то
при этом должна вести себя как длинная, а при — » 1 — как короткая. Гра-
То
фики соответствующих процессов на нагрузке при положительном скачке
напряжения для ZH»Z0,Zr и Zr»O,2Zo представлены на рис. 3.41.
Уровни напряжении в соответствующие моменты времени для — 1 можно
То
определить либо аналитическим способом, либо используя диаграммы
Бержерона.
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 163
Рис. 3.41. Процессы на входе приемника при различной длине линии передачи
164
Гпава 3
Полную картину процессов для любой ситуации можно получить, геометри-
чески суммируя ординаты графиков описывающих уровни прямых и отра-
женных волн в разные моменты времени. Они показаны штриховыми линия-
ми. Если длительность фронта Гф окажется примерно равной времени
распространения То, то процессы формирования падающих и отраженных
волн качественно останутся теми же, изменятся лишь длительности фронтов
соответствующих сигналов. В момент времени 3 TQ на нагрузке будет дейст-
вовать напряжение прямой волны амплитудой порядка 1,6Е, и начнет фор-
мироваться фронт отраженной волны отрицательной полярности. Это вызо-
вет уменьшение напряжения на нагрузке со скоростью, определяемой
длительностью фронта соответствующего сигнала.
Для критической длины линии, когда Тф ~ 2TQ, фронты соответствующих
сигналов будут в два раза затянуты по сравнению с предыдущей ситуацией,
но напряжения падающих волн успеют установиться до прихода отражен-
ных. Амплитуда скачка напряжения на нагрузке останется такой же.
Следующий график отражает процессы в линии, которая относится к элек-
трически коротким, для нее Тф ~ 4Т0. Здесь процесс формирования отражен-
ных волн начинается в момент времени, когда напряжение прямой волны
еще не достигло максимума. Это приводит к тому, что амплитуды выбросов
уменьшаются, т. е. процесс установления сглаживается. При имеющемся со-
отношении между параметрами линии источника сигнала и нагрузки умень-
шения сигнала на входе приемника до уровня ниже порогового (/пор не про-
исходит.
Когда отношение длительности фронта ко времени распространения сигнала
в линии много больше единицы, процессы в ней совпадают с аналогичными
для линий с сосредоточенными параметрами, т. е. с большой погонной емко-
стью либо индуктивностью. Затягивание фронта сигнала в нагрузке здесь
связано с временными характеристиками логического элемента передатчика.
Рассмотренные ситуации распространения сигналов в линиях передачи по-
зволяют сделать вывод о том, что при необходимости построения быстродей-
ствующих цифровых устройств простая замена логических элементов на бо-
лее скоростные может не дать желаемых результатов. Это связано с тем, что
при замене, к примеру, ТТЛ-вентилей на ТТЛШ и сохранении конфигурации
связей участки, функционировавшие ранее как короткие линии, могут из-за
уменьшения длительности фронтов превратиться в отрезки длинных. При
этом увеличатся амплитуды как положительных, так и отрицательных вы-
бросов, возрастет вероятность ложных срабатываний вентилей, т. е. снизится
надежность работы устройства в целом.
Помехи е цепях питания цифровых узлов и линиях передачи управляющих сигналов 165
Вопросы построения быстродействующих цифровых устройств являются
достаточно сложными и требуют комплексного учета множества факторов.
Точный анализ всех обстоятельств, влияющих на процессы передачи сигна-
лов, затруднен, т. к. параметры элементов линии, в том числе передатчика
и приемника, могут меняться как при изменениях температуры окружающей
среды, так и со временем. Кроме того, длительности задержек (фронтов)
включения и выключения ряда логических элементов отличаются друг от
друга, т. е. длина участка линии в одном случае может быть больше критиче-
ской, а в другом — меньше. Из-за переотражений колебания напряжения на
выходе передатчика меняют режим работы элементов его выходного каскада,
что может привести к формированию сигналов с уровнями, лежащими вне
диапазона логического нуля и единицы. Для обеспечения надежной работы
цифровых устройств необходимо уменьшать амплитуду колебательных про-
цессов, чтобы обеспечить точную передачу управляющих сигналов. Послед-
нее обстоятельство может быть реализовано путем согласования параметров
линии и устройств, подключенных к ней.
3.3. Методы согласования
линий связи
Способы, позволяющие существенно уменьшить уровни паразитных сигна-
лов в длинной линии и, соответственно, ускорить процессы переключения
приемника, основаны на том обстоятельстве, что если выходное сопротивле-
ние передатчика ZBbIX и входное сопротивление приемника ZH будут равны
волновому сопротивлению линии Zo, то коэффициенты отражений от ее на-
чала и конца станут нулевыми. Формально можно считать, что отражаться
будут волны с нулевыми амплитудами, т. е. никаких дальнейших изменений
выходных и входных сигналов после формирования передатчиком соответст-
вующего перепада не возникнет. В этом случае линия является согласован-
ной с нагрузкой и источником сигнала.
Процессы в ней описываются временными диаграммами, представленными
на рис. 3.42. В начальный момент возникает скачок напряжения
Z U
UA(fi) = U-2— = —. Через время Го он достигнет конца линии, и по-
Zo Ч- Zr 2
скольку переотражений нет, то это напряжение установится на нагрузке
Z U
и оно сразу же будет равно значению иИ (°°) = U---— = —, т. к.
Zpj Ч- Zr 2
zH = Zr = Zq .
166
Гпава 3
Рис. 3.42. Процессы в длинной линии
при согласовании с передатчиком и приемником
Рис. 3.43. Диаграмма Бержерона
при согласовании линии с передатчиком и приемником
Диаграмма Бержерона для данной ситуации выглядит, как показано на
рис. 3.43. Графики уравнений (2) и (3) совпадают, а прямая (1) проходит
симметрично предыдущим под тем же углом к оси токов. Поэтому здесь име-
ется лишь одна точка пересечения, к которой сразу же стянутся все процес-
сы. Однако существенно улучшить ситуацию можно, согласовав линию толь-
ко с нагрузкой либо только с источником сигнала. В первом случае, так как
ZH = ZQ, коэффициент отражения от конца равен нулю и переотражений
сигнала от нагрузки не будет, т. е., как и в предыдущем случае, процессы ус-
тановятся к моменту t = Tq . Уровень напряжения в линии при этом определя-
Z U
ется соотношением UH (°°) = U---# —.
н ZH+Zr 2
Временные диаграммы для данной ситуации (рис. 3.44) будут аналогичны пре-
дыдущим, а диаграмма Бержерона имеет вид, представленный на рис. 3.45.
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 167
Здесь графики, описывающие процессы в нагрузке и линии, опять совпадают,
поэтому точка их пересечения с графиком (1) сразу даст значения токов и
напряжений в установившемся режиме. Однако из-за того, что ZH Zo, на-
клон этого графика станет иным, и установившееся напряжение будет зави-
сеть от соотношения между сопротивлением нагрузки и выходным сопротив-
лением передатчика.
ГУ-
и
Рис. 3.44. Процессы в длинной линии при согласовании с приемником
Рис. 3.45. Диаграмма Бержерона при согласовании линии с приемником
Если линию согласовать только по входу, выполнив условие Zr = Zo, то, т. к.
коэффициент отражения от начала линии равен нулю, все переходные процессы
закончатся, когда отраженная от конца линии волна вернется к источнику сигна-
ла. Временные диаграммы процессов и диаграмма Бержерона для этой ситуации
и ZH > Zo представлены на рис. 3.46 и 3.47. Здесь графики, соответствующие
♦ Z
уравнениям (1) и (3 ), совпадут, т. к. UA(2TQ) = Un(°°) = V ———.
Z0 + ZH
168
Гпава 3
киг
и^-г-
0,5Л/
кин
U
О То 2Т0 ЗТ0
Рис. 3.46. Процессы в длинной линии при согласовании с передатчиком
Рис. 3.47. Диаграмма Бержерона при согласовании линии с передатчиком
Для выбора способа согласования необходимо знать соотношения между па-
раметрами соответствующих устройств и линии связи. Так, к примеру, если
ZH > Zo, то согласование можно осуществить, установив параллельно на-
Z Z
грузке резистор Zc с сопротивлением такой величины, чтобы ——— = Zo
Zc + ZH
(рис. 3.48).
В случае, когда ZH < Zo, сопротивление величиной Zo - ZH потребуется
ввести последовательно с нагрузкой. Аналогичным образом можно посту-
пить при необходимости согласования в начале линии.
Однако на практике ситуация оказывается гораздо сложнее. Это связано
с реальными характеристиками линий передачи и параметрами логических
элементов. Волновое сопротивление линии зависит от ее конструкции и ори-
ентировочно для одиночного провода над заземляющей поверхностью оно
составляет 1204-200 Ом, для витой пары — 50-100 Ом, у ленточного кабеля —
704-90 Ом. Для коаксиального кабеля волновое сопротивление нормируется
и может иметь фиксированные значения 50, 75, 125 и 150 Ом.
Помехи е цепях питания цифровых узлов и линиях передачи управляющих сигналов 169
Рис. 3.48. Способ согласования длинной линии с приемником
Сопротивление нагрузки (входное сопротивление логического элемента-
приемника) зависит от уровня входного сигнала и для ТТЛ-вентиля при ло-
гической единице на входе оно в первом приближении составляет
[/’х 3,2 В .. _ t/B°x О,ЗВ .....
—р-«--------= 80 кОм, а для логического нуля----~---------= 300 Ом.
/’х 0,04 мА ZB°X 1 мА
В целом можно считать, что в любом случае ZH > Zo, и для согласования
потребуется параллельно входу приемника включить резистор сопротивле-
нием порядка 100 Ом.
Однако в этом случае для формирования сигнала логической единицы
с уровнем около 2,5 В передатчик должен выдавать в линию ток 25 мА,
а это превышает нагрузочную способность стандартного логического эле-
мента. При таком токе он будет работать в режиме перегрузки и выходное
напряжение составит около 1,5 В, что лежит в диапазоне неопределенных
значений управляющего сигнала. Таким образом, в данном случае необхо-
димо применять вентили с повышенной нагрузочной способностью — бу-
ферные элементы.
В реальных устройствах источник питания обычно имеет низкое динамиче-
ское сопротивление по отношению к изменениям токов, что обеспечивается и
наличием фильтрующих конденсаторов. Это позволяет считать его выводы
+Е и корпус эквипотенциальными по сигналу, т. е. для изменений напряже-
ний. Отсюда следует, что согласующий резистор можно подключать между
входом приемника и положительным полюсом источника питания.
В данной ситуации перегрузки по току в состоянии логической единицы не
будет, но при формировании сигнала логического нуля от элемента-
передатчика потребуется обеспечить ток порядка 50 мА. Таким образом, ис-
пользование обычного вентиля здесь невозможно.
170
Гпаеа 3
Выходом может быть применение цепочки из двух резисторов, подключае-
мых к входу приемника, как показано на рис. 3.49. По постоянному току они
оказываются включенными последовательно, а по сигналу — параллельно.
R R
Для согласования необходимо выполнить условие —C1 с2 ||ZH = Zo . При
ЯС] + Rci
этом выходной ток передатчика в состоянии логического нуля будет пример-
Е а
но равен ----, а в режиме формирования логической единицы он составит
ЛС1
Vх
= —Так как нагрузочная способность вентиля во включенном состоянии
ЛС2
обычно выше, чем в выключенном, то /?с2 выбирается большим, чем 7?с1.
Рис. 3.49. Согласование длинной линии с приемником с использованием двух резисторов
Теоретически и экспериментально установлено, что имеются оптимальные
по ряду показателей пары сопротивлений резисторов. Так для линии с волно-
вым сопротивлением 100 Ом, рекомендуется выбирать Яс1 = 180Ом,
Т?с2 = 220 Ом, при 2о = 220 Ом верхнее согласующее сопротивление должно
быть 330 Ом, а нижнее — 680 Ом. При наличии таких цепочек естественно
увеличивается мощность, потребляемая от источника питания, и выходные
токи логического элемента-передатчика, но обеспечивается передача сигна-
лов без переотражений.
В некоторых случаях, в частности, при высоких требованиях к минимизации
энергопотребления, рассмотренный метод согласования реализовать не уда-
ется. В то же время, если Zr < Zo, то согласование можно осуществить по
выходу передатчика, установив последовательно с ним сопротивление Яс
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 171
такой величины, чтобы Zr + Rc = Zo (рис. 3.50). Однако на практике реализо-
вать данный способ согласования бывает затруднительно из-за того, что эле-
менты-передатчики обладают существенно разными выходными сопротивле-
ниями для приращений токов и напряжений в состояниях логического нуля
и единицы. Так, для ТТЛ-вентиля они составят 20 Ом и 150 Ом. Кроме того,
на согласующем резисторе будет дополнительное падение напряжения,
уменьшающее уровень логической единицы и увеличивающее уровень логи-
ческого нуля на входе приемника, снижая его помехоустойчивость. Тем не
менее введение резистора с сопротивлением 20+30 Ом позволяет в большин-
стве случаев существенно снизить уровень отражений в линии.
Рис. 3.50. Способ согласования длинной линии с передатчиком
В двунаправленных линиях передачи каждый из логических элементов вы-
полняет функции как приемника, так и источника сигналов, и согласование
в этом случае должно осуществляться на обоих концах (рис. 3.51). Промыш-
ленностью выпускаются специальные логические элементы, предназначен-
ные для работы на линии передачи (серия К559, К571, К1102). Некоторые из
них реализуют определенные логические функции, а у ряда вентилей на вхо-
дах установлены триггеры Шмитта, позволяющие повысить помехоустойчи-
вость системы передачи данных.
Рис. 3.51. Способ согласования в двунаправленной длинной линии
172
Гпава 3
На практике к одной линии передачи может одновременно в разных местах
подключаться несколько нагрузок (приемников сигналов). В этом случае ли-
ния относится к классу неоднородных, т. к. в каждой точке подключения бу-
дет присутствовать сопротивление нагрузки, в общем случае отличное от
волнового (рис. 3.52). То есть переотражения могут возникнуть в каждой
такой точке и общая картина процесса установления напряжения в линии
окажется очень сложной. В данной ситуации согласование необходимо осу-
ществлять во всех таких точках по длине линии.
С аналогичной проблемой сталкиваются при организации линий связи в ло-
кальных вычислительных сетях. Там физическое расстояние между компью-
терами может быть достаточно большим и линии передачи сигналов должны
рассматриваться как электрически длинные.
Рис. 3.52. Структура неоднородной линии передачи
Рис. 3.53. Структура линии передачи в локальной вычислительной сети
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов 173
Обычно такие линии организуются с помощью коаксиального кабеля либо
витой пары с фиксированными значениями волнового сопротивления (для
кабеля — 50 Ом). В точке подключения компьютера согласование осуществ-
ляется элементами, входящими в состав сетевого адаптера, а на концах линии
устанавливаются специальные заглушки-терминаторы, содержащие в своем
составе резисторы с сопротивлением, равным волновому (рис. 3.53).
3.4. Способы уменьшения помех
при передаче цифровых сигналов
Еще один вид помех, которые требуется учитывать при разработке конфигу-
рации линий связи — перекрестные. Они возникают из-за наличия взаимной
емкости и индуктивности между близко расположенными сигнальными про-
водниками. В реальных ситуациях наибольшее влияние оказывают емкост-
ные связи.
Условно линия такого типа представлена на рис. 3.54. Если считать, что
в пределах времени переключения напряжение на выходе передатчика меня-
ется по линейному закону, то амплитуду наведенной через емкость связи Ссв
помехи можно определить из соотношения
D'
t/noM-t/1 • Для их
т + /?вхСсв
уменьшения необходимо исключать возможность параллельного расположе-
ния проводников большой длины либо использовать экранирующие зазем-
ленные проводники между сигнальными, как это показано на рис. 3.55.
В данном случае основная часть тока помехи будет замыкаться на корпус че-
рез собственную емкость линии связи Сл. Такой подход используется, в ча-
стности, при разводке плоских кабелей и витых пар.
Рис. 3.54. Причина возникновения перекрестной помехи
174
Гпава 3
Рис. 3.55. Способ уменьшения уровня перекрестных помех
Рис. 3.56. Несовпадение нулевых потенциалов шин питания удаленных устройств
Рис. 3.57. Цепи протекания уравнивающих и сигнальных токов
Серьезной проблемой при передаче данных между электронными устройст-
вами может быть несовпадение потенциалов их общих шин. Такая ситуация
возникает как вследствие питания устройств от разных источников
(рис. 3.56), так и по другим причинам. При непосредственном соединении
нулевых (земляных) цепей возникают контуры, по которым станут проходить
токи, уравнивающие потенциалы нулевых точек, а также токи сигнальных
Помехи в цепях питания цифровых узлов и линиях передачи управляющих сигналов ' 175
цепей (рис. 3.57). Это вызывает появление искажений сигналов, помех, а при
большой разности потенциалов возможно повреждение устройств.
Выходом является введение гальванической развязки, которая обеспечивает
передачу данных с минимумом искажений в условиях изменений земляных
потенциалов и воздействия внешних помех.
Данная задача может быть решена с использованием трансформаторов
(рис. 3.58) и оптических изоляторов — оптронов (рис. 3.59). Они через спе-
циальные согласующие устройства подключаются к выходу передатчика и
входу приемника. Наличие связи между первичной и вторичной обмотками
трансформатора через электромагнитное поле обеспечивает возможность пе-
редачи меняющихся сигналов при отсутствии электрической связи между
обмотками. В оптронах информация передается посредством модуляции све-
тового потока, излучаемого светодиодом, в качестве приемника обычно ис-
пользуются фотодиоды либо фототранзисторы.
Рис. 3.58. Гальваническая развязка с использованием трансформатора
Рис. 3.59. Гальваническая развязка с использованием диодного оптрона
В настоящее время существуют программные средства, позволяющие моде-
лировать процессы распространения сигналов, задавая характеристики
176
Гпава 3
и конфигурацию линии передачи и параметры устройств, подключаемых
к ней. Однако окончательная проверка и доводка системы осуществляется на
опытных образцах.
Контрольные вопросы
1. Чем обусловлено возникновение помех по шинам питания?
2. На какой из логических элементов, включенных цепочкой, действует
наибольшая помеха по цепи питания?
3. Изменится ли уровень помех в цепях питания при замене логических
элементов на более быстродействующие?
4. Для какой цели устанавливаются электролитические конденсаторы по
цепи питания?
5. Что требуется сделать для увеличения скорости нарастания напряжения
в линии с большой погонной емкостью?
6. Чем отличается электрически длинная линия от короткой?
7. Если тестером измерить сопротивление на зажимах длинной линии, бу-
дет ли оно равно волновому?
8. В какую линию превратится линия критической длины с ростом длитель-
ности фронта цифрового сигнала?
9. Какую функцию выполняют антизвонные диоды?
10. Можно ли согласовать длинную линию лишь на одном из ее концов?
11. Чему равны длительности фронтов колебательных процессов в линии
критической длины?
12. С какой целью при согласовании на входе приемника устанавливаются
два резистора?
13. С какой целью на концах линии передачи устанавливаются терминаторы?
14. Что такое перекрестные помехи?
Глава 4
Цифровые узлы и устройства
комбинационного типа
4.1. Классификация цифровых устройств
Все цифровые устройства делятся на два класса: комбинационные и последо-
вательностные. К первому относятся узлы, выходное состояние которых
является функцией лишь входного набора переменных. Если в i-й момент
времени на вход такого устройства поступает некоторая кодовая комбинация
Х| = (х0х1х2.’ т0 его работу можно описать соотношением Yi=J(Xi),
где Yi =(УоУ1У2.— выходная кодовая комбинация или слово.
Структурную схему комбинационного узла можно представить как показано
на рис. 4.1. Здесь каждому набору входных переменных будет соответство-
вать некоторая комбинация выходных, т. е. с помощью комбинационного
устройства между ними устанавливается функциональная связь, а вид реали-
зуемой функции зависит от внутренней структуры устройства. В общем слу-
чае разным наборам входных переменных могут соответствовать одинаковые
значения выходных переменных, но не наоборот.
Для анализа работы и синтеза комбинационных устройств использует-
ся стандартный аппарат алгебры логики, в том числе способы табличного
и аналитического представления функций, карты Карно, диаграммы Вейча
ит.п.
В отличие от комбинационных, выходное состояние последовательностных
устройств ,в текущий i-й момент времени зависит не только от входного
воздействия X,, но и от состояний, в которых это устройство находилось
в предшествующие этапы. Формально это можно записать следующим обра-
зом Yj=f(Xh Yi_i, Yi_2... Уь Yq). Такой узел как бы переносит на выходной сиг-
нал всю предысторию (последовательность) входных воздействий, начиная
с исходного состояния, т. е. с момента i = 0.
178
Гпаев 4
Рис. 4.1. Структурное представление комбинационного узла
Рис. 4.2. Структурное представление последовательностного узла
Так как такое устройство устанавливает некоторую функциональную связь
между выходными сигналами У, и набором воздействий Xh Ум, У/_2... Уь Уо,
в его состав должен входить некоторый комбинационный узел, который об-
рабатывает эти воздействия (рис. 4.2).
Однако если X, — это входные сигналы, поступающие в i-й момент времени
извне, то Ум и ему подобные — это выходные сигналы устройства, сформи-
рованные в предыдущие моменты. В комбинационном устройстве при фор-
мировании текущего значения У, предшествующее ему У,.] исчезает, а для
последовательностного устройства оно требуется. Данная проблема решается
запоминанием предшествующих состояний в некотором дополнительном
устройстве (узле памяти), с выходов которого соответствующие сигналы по-
ступают на входы комбинационной схемы.
Цифровые узлы и устройства комбинационного типа
179
Отсюда следует, что структура последовательностного узла будет иметь вид,
представленный на рис. 4.3. Здесь сигналы Y^, ... Ко, ранее сформиро-
ванные на выходе, подаются на вход устройства по цепям обратной связи.
Так как ее воздействие сказывается через определенный временной интервал
после поступления входного сигнала, то данный вид обратной связи называ-
ется запаздывающей.
Рис. 4.3. Представление последовательностного узла как элемента с памятью
Таким образом, отличительными признаками последовательностных уст-
ройств являются наличие узла памяти и цепей обратной связи. Их количество
и разрядность обрабатываемых сигналов могут быть различными.
В простейшем варианте на вход комбинационной схемы может подаваться
одноразрядный внешний сигнал и запоминаться лишь предшествующее со-
стояние, описываемое также одноразрядной двоичной функцией. Структура
такого простейшего последовательностного узла представлена на рис. 4.4,
и она относится к классу триггеров.
Процедура создания (синтеза) цифрового устройства подразумевает разра-
ботку его принципиальной схемы и реализацию на основе типовых логиче-
ских элементов, работающих в том или ином базисе. Применительно к уст-
ройствам комбинационного типа ее можно разбить на следующие этапы.
На первом определяется общий алгоритм работы проектируемого устройст-
ва, т. е. описывается функция, которую оно должно выполнять. На втором
этапе этот алгоритм конкретизируется, при этом устанавливаются взаимосвязи
180
Гпава 4
между входными и выходными сигналами проектируемого устройства.
Обычно их задают в табличной форме. На третьем этапе определяются функ-
ции, описывающие взаимосвязь входных и выходных сигналов. Они пред-
ставляются в виде соответствующих комбинаций простейших логических
операций. Четвертый этап заключается в том, что каждой простейшей опера-
ции, входящей в выражение для полученной функции, ставится в соответст-
вие конкретный логический элемент и устанавливаются связи между ними.
Рис. 4.4. Структура простейшего последовательностного узла (триггера)
На этом этапе логические элементы обычно идеализируются, т. е. считается,
что их задержки переключения равны нулю, нагрузочная способность неог-
раниченна и т. п.
В то же время при создании реальных цифровых устройств, разработчик
имеет дело с узлами, которым присущи определенные ограничения и особен-
ности. Поэтому формально правильно спроектированная схема может на
практике оказаться неработоспособной. Это вызывает необходимость после
завершения процедуры синтеза, проводить анализ особенностей функциони-
рования разработанной схемы с учетом параметров и характеристик реаль-
ных логических элементов, в ряде случаев оговаривая и их конкретные раз-
новидности, т. е. ТТЛ, КМОП и т. п. Аналогичный подход используется
и при синтезе последовательностных устройств.
4.2. Состязания в комбинационных схемах
Любой реальный логический элемент реагирует на комбинацию внешних
воздействий не мгновенно, а с некоторой задержкой, обусловленной конеч-
ным быстродействием транзисторов и диодов, процессами перезаряда пара-
зитных емкостей и, в ряде случаев, режимами работы и особенностями эле-
ментов схемы.
Цифровые узлы и устройства комбинационного типа
181
Временные диаграммы процесса переключения простейшего логического
элемента — инвертора — под действием сигнала с конечной длительностью
фронтов представлены на рис. 4.5. Здесь г10 соответствует времени задержки
распространения при включении, а г01 — при выключении. Их величины оп-
ределяют максимальное значение частоты следования управляющих сигна-
лов и быстродействие всей системы в целом.
Рис. 4.5. Временные диаграммы переключения инвертора
Игнорирование задержек переключения при проектировании цифровых уст-
ройств может привести либо к неустойчивой их работе, либо к полной нера-
ботоспособности, несмотря на правильно с логической точки зрения спроек-
тированную схему.
Значения этих времен зависят от большого количества факторов: напряжения
питания, уровней управляющих сигналов, температуры, нагрузки, и могут
сильно отличаться даже для однотипных вентилей. В паспортных и справоч-
ных данных на цифровые микросхемы обычно приводятся максимальные
значения этих параметров для наихудшей комбинации влияющих факторов.
При проектирования устройств, от которых требуется надежная работа в ши-
роком диапазоне внешних воздействий, необходимо обладать информацией
и о минимальных значениях времен переключения. Так как они не нормиру-
ются, то при разработке цифровых устройств их приходится принимать рав-
ными нулю.
Уровень выходного сигнала вентиля в течение отрезка времени, когда факти-
ческое состояние выхода не известно, называется состоянием неопределен-
ности и обозначается "*". Этот сигнал, поступая на входы других логиче-
182
Гпава 4
ских элементов, может приводить к появлению на их выходах либо опреде-
ленных состояний 0, 1, либо также неопределенного. В этом случае поведе-
ние логического элемента будет задаваться законами не двоичной, а троич-
ной логики.
Из таблицы функционирования элемента 2И (табл. 4.1) следует, что если зна-
чение одной из переменных, к примеру X], равно нулю, то никакие вариации
второй переменной х0 не вызовут изменений нулевого сигнала на его выхо-
де, что можно записать как хо-О = О. В то же время при х, =1, изменение
значения х0 приведет к смене выходного состояния, т. к. х0 • 1 = х0. Считая,
что х0 принимает любые значения — 0, 1, *, соответствующая запись для
этой ситуации выглядит следующим образом: х0 • 1 = *. Аналогичные рассу-
ждения справедливы и по отношению к переменной х0, таким образом,
х0 • X] = *. Полная таблица истинности элемента 2И при таком подходе при-
ведена в табл. 4.2.
Таблица 4.1. Таблица функционирования элемента 2И
Х1 х0 У
0 0 0
0 1 0
1 0 0
1 1 1
Таблица 4.2. Таблица функционирования элемента 2И
с учетом состояний неопределенности
Х1 хо У
0 0 0
0 1 0
0 * 0
1 0 0
1 1 1
1 * *
* 0 0
* 1 *
* * *
Цифровые узлы и устройства комбинационного типа
183
Анализ аналогичных таблиц для элемента 2ИЛИ приводит к выводу, что
хо+ 1 = 1, Xq 4- 0 = * И Xq 4- Xj = * .
С учетом состояния неопределенности, процесс переключения инвертора
можно представить, как показано на рис. 4.6. В заштрихованных зонах со-
стояния выходов могут быть как единичными, так и нулевыми, т. е. длитель-
ность выходного сигнала логического нуля при фиксированной длительности
единичного импульса на входе может лежать в пределах от = T-t^K
до ^max = + zmax • Такой разброс может наблюдаться и у однотипных инвер-
торов из разных партий и от разных производителей.
вх
Рис. 4.6. Временные диаграммы переключения инвертора
с учетом состояний неопределенности
В цепочке из двух последовательно соединенных инверторов (рис. 4.7) си-
туация оказывается еще сложнее, т. к. соотношение их задержек переключе-
ния может быть произвольным. Временные диаграммы работы такой цепоч-
ки с учетом состояния неопределенности элементов представлены на рис. 4.8.
Как следует из графика, отображающего состояние выхода второго инверто-
ра, область неопределенности его состояний получается в два раза больше,
чем у одного.
Вх
Вых
—о
Рис. 4.7. Цепочка из двух последовательно включенных инверторов
184
Гпава 4
Рис. 4.8. Временные диаграммы переключения цепочки инверторов
с учетом состояний неопределенности
Таким образом, выходной сигнал может оказаться как на 2т короче, так
и длиннее входного, причем предугадать ситуацию заранее невозможно.
Если цепочка содержит к элементов, то зона неопределенности окажется
равной кх.
При массовом производстве цифровых устройств эти эффекты требуется
учитывать и проектировать схемы таким образом, чтобы разброс параметров
элементов не влиял на конечный результат работы.
Разброс задержек срабатывания логических элементов, конечные фронты
входных и выходных сигналов, наличие эффекта неопределенности могут
приводить к тому, что во время переходных процессов логика работы уст-
ройства может нарушаться. Формально для него перестают действовать за-
коны алгебры логики. Данный эффект принято называть гонками или состя-
заниями.
Цифровые узлы и устройства комбинационного типа
185
”0”
Рис. 4.9. Состязания в элементе 2И при подаче на его входы противофазных сигналов
Если, к примеру, как показано на рис. 4.9, на входы элемента 2И подать про-
тивофазные сигналы с относительно пологими фронтами, то в некоторые
промежутки времени состояния обоих входов будут восприниматься как
единичные.
Это приведет к появлению на выходе инвертора коротких положительных
импульсов, хотя по логике работы их не должно быть, т. к. хх = 0. Таким
образом здесь возникает неалгоритмический переход — состязание.
Пусть требуется реализовать функцию, заданную следующей таблицей
(табл. 4.3).
Таблица 4.3. Таблица функции трех переменных
Х1 *1 *0 У
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 1
186
Гпава 4
Карта Карно для нее имеет вид, представленный на рис. 4.10, откуда следует,
что у = х0 - Aj +х0 -х2» а схема устройства для ее реализации будет иметь
структуру, приведенную на рис. 4.11. Как видно из таблицы, смена комбина-
ции входных сигналовс110на111и обратно не должна вызывать
изменения значения функции. Однако это справедливо лишь в предположе-
нии, что состязания в схеме отсутствуют, т. е. логические элементы обладают
нулевыми задержками.
Рис. 4.11. Устройство для реализации функции трех переменных
Если предположить, что у всех элементов, входящих в схему, они одинаковы
и равны т, то временные диаграммы для перехода 1 1 0 —* 1 1 1 будут вы-
глядеть, как показано на рис. 4.12.
Из них видно, что в данном конкретном случае наличие задержек не приво-
дит к нарушению логики работы схемы, т. е. состязания здесь отсутствуют.
Однако анализ ситуации для перехода 1 1 1 —► 1 1 0, показывает, что в тече-
ние интервала длительностью 2т на выходе схемы будет присутствовать
сигнал нулевого уровня (рис. 4.13), хотя теоретически функция своего еди-
ничного значения менять не должна. Таким образом, для этой ситуации со-
стязания приведут к нарушению логики работы схемы, что может повлиять
и на функционирование связанных с ней узлов.
Цифровые узлы и устройства комбинационного типа
187
Рис. 4.12. Временные диаграммы работы
логического узла для перехода 110-4111
Рис. 4.13. Временные диаграммы работы
логического узла для перехода 1 1 1 —♦ 1 1 0
Состязания называются опасными, если на выходе устройства появляются
переходы не предусмотренные алгоритмом его работы и приводящие к на-
рушению функционирования связанных с ним узлов. Если же их работа не
нарушается даже при возникновении неалгоритмических переходов, то со-
стязания относят к неопасным. Таким образом, в рассмотренной схеме одно-
значно классифицировать состязание невозможно, т. к. для этого требуется
знать конфигурацию связанных с ней устройств.
188
Гпава 4
В зависимости от места возникновения различают состязания на входах
и состязания в логических элементах устройства. Состязания на входах появ-
ляются, если по условиям работы на входе комбинационного устройства од-
новременно меняются несколько переменных. Эта ситуация была рассмотре-
на на примере одновременного поступления на элемент 2И противофазных
значений переменной х . Состязания в логических элементах появляются из-
за конечных задержек их переключения и вследствие различных путей про-
хождения управляющих сигналов.
В зависимости от условий перехода комбинационного устройства от одного
состояния к другому состязания делятся на статические и динамические.
Они относятся к первой группе, когда для различных значений входных сиг-
налов, состояние выхода системы должно оставаться неизменным. Если же
при смене входных воздействий состояние выхода должно измениться на
противоположное, то состязания относятся к динамическим. Пример стати-
ческих состязаний был рассмотрен ранее, когда при переходе 1 1 1 —> 1 1 О,
на выходе схемы должен сохраняться уровень логической единицы.
Динамические состязания могут возникнуть в схеме (рис. 4.14), реализующей
на двухвходовых элементах логическую функцию
у = хо -х} -хо *х2 •((*() ‘х2 ‘хз)‘х2 ) * (4.1)
Рис. 4.14. Цифровое устройство, подверженное динамическим состязаниям
Если с единичного на нулевое меняется значение только одной перемен-
ной х0, то реализуется переход 1 1 1 1 —► 1 1 1 0 и, как следует из временных
Цифровые узлы и устройства комбинационного типа
189
диаграмм (рис. 4.15), на выходе возникнет кратковременный положительный
импульс и лишь затем система придет в требуемое состояние. Здесь вначале
возникает правильный (алгоритмический) переход, а затем он сменяется не-
алгоритмическим.
Рис. 4.15. Динамические состязания в цифровом устройстве
190
Глава 4
Кроме этого состязания классифицируются как единичные (1-состязания)
и нулевые (0-состязания). Первые соответствуют ситуации, когда при измене-
нии входных сигналов на выходе устройства должно сохраняться нулевое зна-
чение сигнала, а в результате состязаний появляется 1. При 0-состязаниях во
время переходного процесса возникает нулевое состояние, при значениях
входных сигналов, формально поддерживающих единичный уровень на выходе.
Анализ работы комбинационных схем по временным диаграммам с целью
выявления опасных состязаний, особенно при больших количествах логиче-
ских элементов в их составе, оказывается достаточно трудоемким. Поэтому
чаще используют аналитические подходы либо методы, основанные на ана-
лизе ситуации с помощью карт Карно.
Для рассматриваемой ранее функции, заданной табличным образом
(табл. 4.3), карта Карно имеет вид, представленный на рис. 4.16. При стан-
дартном подходе получаются два контура склейки, и функция описывается
следующим образом: у = х0 • х{ + х0 • х2 .
Рис. 4.16. Карта Карно для логической функции
Как уже отмечалось, здесь наблюдаются состязания при переходе от набора
переменных 1 1 1 к 1 1 0. Это объясняется тем, что при х1 = х2 = 1 и измене-
нии Xq происходит переход из одного контура склейки в другой. В этом слу-
чае функция на время переходного периода может принять любое значение,
хотя формально должно выполняться соотношение у = х0 + х0 1.
Для того чтобы в данной ситуации избавиться от состязаний, необходимо
принудительно зафиксировать единичное значение функции. Это возможно
при введении дополнительных (связующих) контуров склейки, как показано
штриховой линией на рис. 4.16, т. к. такой контур фиксирует единичное зна-
чение функции на наборах переменных, соответствующих переходам, кото-
рые могут вызвать состязания.
Цифровые узлы и устройства комбинационного типа
191
Вертикальный контур выполняет это условие при переходах 1 1 1 <->0 1 1,
прежний горизонтальный контур для 1 1 0 <-► 1 0 0, а дополнительный для
11 1«—► 1 10. Функция при этом будет иметь вид у = х0 • х1 + х0 • х2 + Xj • х2,
и для ситуации Х| = х2 = 1 она примет значение у = х0 + х0 + 1 = 1 независимо
от состояния переменной х0.
Для реализации такой функции потребуется более сложная схема, приведен-
ная на рис. 4.17. Анализ ее работы по временным диаграммам, представлен-
ным на рис. 4.18, показывает отсутствие состязаний, присущих предыдущему
варианту. Если контура в карте Карно не имеют общих границ, то статиче-
ских состязаний не возникнет. Это связано с тем, что ни при каких комбина-
циях значений переменных не появляется состояние, при котором функция
примет вид у = X,- + xi .
Наиболее эффективным способом борьбы с состязаниями является представление
функции в неминимизированной форме. Для рассматриваемой ситуации она будет
выглядеть следующим образом: у = х0 • хх • х2 + х0 • Xj • х2 + х0 • хх • х2 + х0 • Xj • х2 .
Одной из причин возникновения состязаний является неравенство задержек
срабатывания логических элементов. Данная ситуация возникает, в частно-
сти, когда совместно используются элементы разных серий, к примеру ТТЛ
и ТТЛШ, ТТЛ и КМОП и т. п.
Задержки в соответствующих цепях можно до определенного предела
уменьшить, пропуская управляющие сигналы с относительно длинными
фронтами через цепочку последовательно соединенных инверторов либо бу-
ферных элементов. Процессы, происходящие при этом, представлены на
временной диаграмме (рис. 4.19).
Рис. 4.17. Реализация логической функции в схеме, свободной от состязаний
192
Гпава 4
Рис. 4.18. Временные диаграммы работы цифрового устройства, свободного от состязаний
Так как переключение вентиля происходит при прохождении входным сиг-
налом зоны напряжений ”0"—"1", то время, в течение которого второй вен-
тиль изменит выходное состояние, будет меньше длительности фронта
Цифровые узлы и устройства комбинационного типа
193
управляющего сигнала UBX. Аналогичная ситуация справедлива и для по-
следующих элементов. Однако в любом случае длительность фронта фор-
мируемого сигнала и соответственно задержка в изменении состояния вен-
тиля не смогут стать меньше минимальных значений присущих элементу
данной конфигурации.
Рис. 4.19. Уменьшение длительности фронтов сигналов
при прохождении цепочки вентилей
Выровнять задержки сигналов в соответствующих цепях можно и искусст-
венно, увеличивая их там, где они меньше, но этот путь требует индивиду-
ального подбора элементов схем и уменьшает быстродействие устройства
в целом. Если длительность ложного сигнала, обусловленного состязаниями
короче, чем интервал времени между моментами изменений управляющих
сигналов, то для подавления помех можно использовать устройства, не про-
пускающие импульсы с длительностью меньше определенной.
194
Гпава 4
Еще один способ борьбы с состязаниями состоит в подборе определенного
порядка смены сигналов и состояний комбинационного устройства. Он осно-
ван на том, что опасные состязания проявляются в виде помех лишь при сме-
не конкретных комбинаций сигналов на входах схемы. Поэтому в ряде слу-
чаев можно предусмотреть такой порядок их чередования, чтобы опасные
состязания отсутствовали.
Один из путей реализации данного способа состоит в использовании специ-
альных видов кодов, у которых при переходе к следующему значению меня-
ется либо минимальное количество разрядов, либо эти изменения являются
такими, что состязания в цепях разрядов частично или полностью компенси-
руют друг друга. В качестве примера такого кода можно привести код Грея.
Его кодовые комбинации для чисел от 0 до 7 и их связь с двоичным кодом
представлены в табл. 1.2.
Универсальным способом борьбы с состязаниями является использование
идеи синхронизации. При этом результат работы комбинационного устройст-
ва фиксируется в некотором запоминающем узле по сигналу синхрониза-
ции "С", когда все переходные процессы и состязания закончатся (рис. 4.20).
Рис. 4.20. Структура устройства с реакцией на воздействия по синхросигналу
4.3. Преобразователи кода
К преобразователям кода относятся устройства, ставящие в соответствие
входному коду х0,хр ... хп выходное кодовое слово Уо’Уь ••• Ут • С этой
точки зрения к данному классу устройства можно отнести все комбинацион-
ные узлы. Однако, вследствие широкого круга задач, решаемых при таких
преобразованиях, в классе преобразователей кода выделяются отдельные
группы устройств, в частности дешифраторы, мультиплексоры и другие.
При решении ряда практических задач, в частности определении двоичного
кода номера устройства, сформировавшего на соответствующей линии сиг-
нал, к примеру логической единицы, требуется преобразовать номер линии,
по которой выставляется сигнал в двоичный код. Это может быть сделано
Цифровые узлы и устройства комбинационного типа
195
с помощью соответствующего преобразователя. Входной код при этом назы-
вается унитарным кодом логических единиц.
Далее представлена таблица функционирования такого преобразователя для
восьмиразрядного входного унитарного кода логических единиц (табл. 4.4).
Хотя количество возможных комбинаций входных сигналов 256, она содер-
жит всего 8 строк, т. к. иных комбинаций, чем представленные, в унитарном
коде не существует. Отсюда следует, что набор выходных функций у; такого
устройства относится к классу недоопределенных.
Таблица 4.4. Таблица функционирования преобразователя
унитарного кода логических единиц в двоичный
Х7 х6 х5 х4 хз Х2 *1 *0 У2 Уо
0 0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 0 1 0 0 0 1
0 0 0 0 0 1 0 0 0 1 0
0 0 0 0 1 0 0 0 0 1 1
0 0 0 1 0 0 0 0 1 0 0
0 0 1 0 0 0 0 0 1 0 1
0 1 0 0 0 0 0 0 1 1 0
1 0 0 0 0 0 0 0 1 1 1
Применение карт Карно для представления функций в алгебраической форме
нецелесообразно, из-за сложной структуры карт вследствие большого коли-
чества компонент. В таких случаях удобнее использовать нестандартные
подходы, позволяющие получить в алгебраическом виде одну из возможных
форм связи между входными и выходными переменными. При этом гарантий
того, что она окажется минимальной, не будет. Однако, имея результат, его
в дальнейшем можно трансформировать с целью'оптимизации.
Из анализа таблицы видно, что функция у0 становится равной единице, ко-
гда либо х3,х5,х7 принимают единичные значения, а остальные перемен-
ные обращаются в нуль.
Тогда выражения для у0 и остальных выходных функций преобразователя
унитарного кода в двоичный, представленные в дизъюнктивной нормальной
форме, будут выглядеть следующим образом:
y0=X1+X3+x5+X7
У] =X2+X3+X6 + X7
Уг =*5+л4+*б+Л7
196
Гпава 4
Эти же функции, описывающие состояния выходов преобразователя унитар-
ного кода в двоичный, можно представить и в конъюнктивной форме:
У0=-*0--*2--*4,л:6
=Л0-Л]-Х4-Х5
У2 =X0-Xi-X2-X3
Здесь в выражения входят логические произведения инверсий переменных,
при единичном значении которых функция обращается в нуль.
Часто встречающейся разновидностью преобразователей кода являются схе-
мы для управления семисегментными индикаторами. Такие индикаторы
представляют собой набор обычно из семи полосок-сегментов, расположен-
ных, как показано на рис. 4.21. Каждый из них определенным сигналом мо-
жет быть переведен в состояние, при котором он начнет светиться либо из-
менит свой контраст.
Сегменты индикатора обозначаются латинскими буквами от а до g.
a
(—J
4 , b
I----->
e c
Рис. 4.21. Обозначение сегментов семисегментного индикатора
Часто в такой индикатор вводится дополнительный сегмент Л, выполняющий
роль десятичной точки. Комбинируя совокупности, к примеру, светящихся,
сегментов можно сформировать изображение любой десятичной цифры и ряда
буквенных символов.
Обычно вид символа задается двоичным кодом. Соотношения между значе-
ниями кодовых комбинаций, цифрами и их представлением (отображением)
приведено в табл. 4.5.
Считая, что единичному значению сигнала управления сегментом соответст-
вует его свечение или изменение контраста, комбинациям двоичного кода
символов можно поставить в соответствие наборы значений этих сигналов.
Далее необходимо определить функциональные связи a = j\(xQ,xx,x2,x3),
b = f2(xQ,xx,x2,x3) и т. п., после чего можно выбрать логические элементы
и разработать принципиальную схему такого устройства.
Цифровые узлы и устройства комбинационного типа
197
Таблица 4.5. Таблица соответствия двоичных кодов цифр
и кодов управления семисегментным индикатором
Двоичный код Цифра Код управления семисегментным ин- дикатором Отобра- жение цифры
*0 *1 Х1 хз а ь с d е f g
0 0 0 0 0 1 1 1 1 1 1 0 п и
0 0 0 1 1 0 1 1 0 0 0 0 1 1
0 0 1 0 2 1 1 0 1 1 0 1 L
... ... ... ...
1 0 0 1 9 1 1 1 1 0 1 1 О J
1 0 1 0 А 1 1 1 0 1 1 1 и 1 1
1 0 1 1 В 0 0 1 1 1 1 1 1- и
1 1 0 0 С 1 0 0 1 1 1 0 г L
1 1 0 1 D 0 1 1 1 1 0 1 IJ
1 1 1 0 Е 1 0 0 1 1 1 1 ги
1 1 1 1 F 1 0 0 0 1 1 1 с 1
Такие преобразователи кодов выпускаются промышленностью в составе раз-
личных серий микросхем — К514ИД1, К514ИД2, К155ПП4, К555ИД18 и др.
4.4. Дешифраторы
Обобщенный алгоритм работы дешифратора может быть определен следую-
щим образом. При любой комбинации входных сигналов, выходной (в виде
логического нуля или единицы) формируется лишь на одном из выходов
дешифратора, причем номер этого выхода определяется самой кодовой ком-
бинацией.
198
Гпава 4
Так как посредством n-разрядного двоичного кода можно задать 2'1 комби-
наций, то при п входах у дешифратора должно быть N = 2" выходов. Де-
шифраторы такого типа называются полными. Если количество выходов
/V < 2Л , то такой дешифратор относится к неполным.
Для конкретизации алгоритма работы дешифратора требуется установить
связи между наборами его входных и выходных сигналов. Это удобно делать
табличным способом. Обычно сначала проводится синтез простейшего вари-
анта устройства, а затем закономерности, выявленные при его разработке,
используются для создания более сложных аналогов.
Описание работы вариантов дешифратора с двумя управляющими входами
и четырьмя выходами (дешифратора 2—>4) приведено в табл. 4.6. Здесь под
выходным сигналом понимается наличие на соответствующем выходе логи-
ческой единицы.
*1 *0 Уз Уз J1 Jo
0 0 0 0 0 1
0 1 0 1 0 0
1 0 1 0 0 0
1 1 0 0 1 0
Таблица 4.6. Таблицы истинности вариантов дешифратора
*1 *0 Уз У2 J1 Jo
0 0 0 0 0 1
0 1 0 0 1 0
1 0 0 1 0 0
1 1 1 0 0 0
Из таблицы, приведенной слева, видно, что сигнал формируется только на
одном из выходов устройства и его номер однозначно связан с конкретным
видом входной комбинации. Однако можно задать иной алгоритм работы
дешифратора, представленный в правой части табл. 4.6. Таким образом в об-
щем случае может быть несколько вариантов устройств, работа которых опи-
сывается одним обобщенным алгоритмом.
Однако под дешифратором понимается лишь узел, функционирующий в со-
ответствии с последней таблицей. Это связано с тем, что если входное слово
представлять как двоичный код (присвоив разряду х0 вес 2°, а — 21), то
номер выхода, на котором появится единичный сигнал, будет соответство-
вать десятичному числу, определяемому этим кодом (табл. 4.7).
Выходной код, формируемый таким дешифратором, называется унитарным
кодом логических единиц.
Цифровые узлы и устройства комбинационного типа
199
Таблица 4,7, Таблица соответствия десятичного кода комбинаций входных сигналов
и номера активного выхода дешифратора
Десятичное представление входного кода *1 *0 Уз У2 J1 Jo Номер акт. выхода
0 0 0 0 0 0 1 0
1 0 1 0 Q 1 0 1
2 1 0 0 1 0 0 2
3 1 1 1 0 0 0 3
веса 21 2°
Используя правила преобразования табличного представления функции
в аналитическое, уравнения, связывающие значения входных переменных
x0,Xj с функциями, описывающими состояние каждого из выходов дешиф-
ратора, можно представить как показано на рис. 4.22.
Отсюда вытекает, что в состав дешифратора 2—>4 должны входить четыре
двухвходовых элемента И. и два инвертора, связанные между собой, как это
показано на том же рисунке.
Рис. 4.22. Уравнения, описывающие функционирование дешифратора 2—>4,
и его принципиальная схема
200
Гпава 4
Дешифратор как функциональный узел отображается на принципиальных
схемах в виде прямоугольника, в центре которого помещается символическое
буквенное обозначение "DC", соответствующее его функциональной принад-
лежности. В левой области располагают символы, обозначающие функции
входов, а в правой — выходов. В ряде случаев буквенные обозначения вхо-
дов и выходов могут опускаться (рис. 4.23).
Аналогичным образом, можно синтезировать дешифратор 3—>8. Функции,
описывающие состояния его выходов, и принципиальная схема приведены на
рис. 4.24. Дешифраторы данной структуры относятся к классу линейных, т. к.
все элементы, формирующие выходные сигналы, оказываются как бы вы-
строенными в одну линию.
Между входными и выходными сигналами дешифратора имеется достаточно
простая взаимосвязь, и для дешифратора с п входами ее можно выразить об-
щей формулой
л-1 __ ___
У j = Л «Л • aij) V (х,- • а,у)). (4.2)
i=0
Здесь i и j — это номера входов и выходов дешифратора, — коэффициен-
ты разложения номера соответствующего выхода в двоичный код.
Определить функцию, описывающую, к примеру, состояние десятого выхода
дешифратора 4—>16, можно следующим образом. Здесь п = 4, i меняется от
нуля до 3, a j — от нуля до 15. Для десятого выхода представление его номе-
ра в двоичном коде будет выглядеть как 10ю = 10102, и коэффициенты л,у
окажутся равными: а010=0, ацо = 1» а2,10=0» аз,ю=1- То есть функцию
у10 можно определить следующим образом:
3 _______
У10 = A((vfli,io) v(*/ -а/.ю)) =
i=0
= [(Хо • 0) + (^ • 1)][(Х) • 1) + (V 0)][(х2 • 0) + й? 1)][(х3 • 1) + (^ • 0)] =
= х0-х( -Х2-Хз
Цифровые узлы и устройства комбинационного типа
201
Рис. 4.24. Функции, описывающие состояния выходов дешифратора линейной структуры 3—>8,
и его принципиальная схема
202
Гпава 4
Как уже отмечалось, вследствие того, что цифровые устройства строятся на
реальных логических элементах, параметры которых имеют определенные
ограничения, после завершающего этапа синтеза требуется провести анализ
характеристик разработанного узла. Одними из наиболее важных показате-
лей любого цифрового устройства являются его быстродействие, энергопо-
требление и нагрузка на внешние линии, по которым поступают управляю-
щие сигналы.
Если принять, что средняя задержка переключения логического элемента
равна т, то для дешифратора линейной структуры любой разрядности время
между изменением входного сигнала и появлением выходного не превысит
2т, т. к. через время, равное т, сформируются инверсные значения входных
переменных и еще через т выходные сигналы. Средняя мощность потреб-
ления определяется количеством логических элементов, т. к. мощность, по-
требляемая каждым из них Ро, практически не зависит от числа входов, т. е.
количества обрабатываемых переменных.
Одной из серьезных проблем в многоразрядных дешифраторах и других
сложных цифровых устройствах может стать конечный коэффициент раз-
ветвления реальных логических элементов и количество входов, подключае-
мых к линиям, по которым подаются управляющие сигналы (коэффициент
нагрузки). Кроме того, при реализации цифровых устройств на реальных
микросхемах малой степени интеграции важным является как количество
используемых при этом логических элементов, так и число корпусов. Первый
фактор влияет на потребляемую мощность, а второй на габаритные размеры
реального узла.
Если рассмотреть линейный дешифратор 4—* 16, то для его создания потребу-
ется 16 четырехвходовых элементов И плюс четыре инвертора (элемента
НЕ). В составе ТТЛ-, ТТЛШ- и КМОП-серий выпускаются микросхемы, со-
держащие в одном корпусе по два элемента 4Я(К555ЛИ6, КР1561ЛИ2) и по
шесть элементов НЕ (К155ЛН1, К561ЛН2). Таким образом, для реализации
дешифратора 4—>16 понадобится 9 (8 + 1) корпусов микросхем, причем 2 ин-
вертора окажутся невостребованными.
Максимальная задержка в таком дешифраторе составит 2т, потребляемая
мощность будет пропорциональна количеству логических элементов и при
среднем потреблении каждым из них Ро составит 20Ро. Реально она будет
22Р0, т. к. 2 невостребованных инвертора также потребляют энергию. Мак-
симальное количество входов логических элементов, подключенных к лини-
ям управляющих сигналов, равно 9, т. к. каждый из сигналов поступает на
один инвертор и восемь логических элементов. Любой инвертор оказывается
Цифровые узлы и устройства комбинационного типа
203
нагруженным на восемь входов схем 4И. То есть в данном дешифраторе ко-
эффициенты нагрузки и разветвления не превышают допустимых пределов.
Однако в дешифраторе линейной структуры 8—>256 каждая из линий управ-
ляющих сигналов должна обеспечивать работу 129 входов логических эле-
ментов, а инвертор — 128. Поскольку коэффициент разветвления стандарт-
ного ТТЛ-вентиля равен 10, то для решения данной проблемы потребуется
либо их параллельное объединение, либо использование сложных буферных
устройств. Требуемое количество корпусов для создания такого дешифратора
будет равно 256 + 2, т. к. элемент 8И занимает корпус и дополнительно по-
требуется 8 инверторов, размещенных в двух корпусах. С ростом разрядно-
сти проблемы будут усугубляться. Частично их можно решить, используя
другие подходы к построению дешифраторов.
Логические функции yf , описывающие состояния выходов линейного де-
шифратора 4—>16, представлены во втором столбце таблицы 4.1. В каждую из
них входит одна из компонент = х0 • jq, Кх = х0 • хр К2 •х1 , К3 = х0 • Xj.
Их можно считать новыми логическими функциями — Kj. Тогда исходные
выражения примут вид, представленный в третьем столбце табл. 4.8, как
конъюнкции прямых и инверсных значений х3 ,х2 и новых функций Kj.
т.е. у,- =y*Kj.
Таблица 4.8. Преобразование функций, описывающих состояния выходов дешифратора 4—>16
yi У, =y*Kj ♦♦ г У, = Z Lk
Уо х3-х2-хгх0 х3'х2‘ ^0 Х3'Л)
x3-x2-xi-xo х3 ' х2 * x3L)
У2 х3-х2-хгх0 х3'х2’ К 2 Х3^2
Уз х3-х2-хгх0 х3'х2’ К3
У4 Х3-Х2-Х1-Х0 х3'х2' Kq х3
У5 Х3-Х2-ХГХо Х3Х2'КХ х3'^5
Уб х3-х2-хгх0 Х3Х2' ^2 х3'^в
У1 х3-х2-хгх0 Х3Х2‘К3 X3L7
Уг Х3-Х2-Х1-Х0 х3'х2‘ Kq хзЛ
204
Гпава 4
Таблица 4.8 (окончание)
У, Л =y*Kj у, = уГч
У9 X3-X2'XCXQ х3 х2 * Х3‘Л
Ую xyx2-xl’XQ Х3 * х2 ' ^2 x3'Lq.
Ун Х3-Х2-Х1-Хо х3 ' х2 ’ ^3 хз^з
У12 Х3-Х2-ХГХ0 х3'х2' Kq *3’^4
У13 Х3-Х2-Х1-Х0 Х3Х2' х3’^5
У14 Х3-Х2-Х1-Х0 х3 ‘ х2 ’ К2 х3^б
У15 х3-л2-лгх0 Х3 Х2‘ хз'Ъ1
Из анализа полученных записей следует, что в состав каждой из них входит
одна из компонент L}:
£q-X2’^O’ Л-х2‘^1> ^2 ~х2 ^2’ Лз-х2‘^3’ (Д 2)
^4=х2‘^0> ^5=х2 Л>=х2’^2’ ^7=х2’^3-
Исходя из этого, выражения для функций у; преобразуются к виду у, = у**Lk,
представленному в правом столбце табл. 4.8, где у** есть прямое или ин-
версное значение переменной х$ . Отсюда следует, что дешифратор 4—>16
можно построить, используя лишь двухвходовыё логические элементы 2И,
которые должны быть соединены как показано на рис. 4.25.
Данная схема выполняет функции дешифратора 4—>16, но имеет иную струк-
туру, чем предыдущая, и она называется пирамидальной.
Особенностью такой структуры схемы является каскадное соединение ступе-
ней, переменный коэффициент нагрузки на входы (он меняется от 3 в первой
до 9 в последней) и меньшее быстродействие. Задержка в формировании вы-
ходного сигнала здесь составит 4т (т в инверторе и по т в каждой из ступе-
ней). При построении дешифратора на реальных микросхемах понадобится
только 8 (7 + 1) корпусов, т. к. элементы, содержащие 4 двухвходовых конъ-
юнктора, выпускаются в одном корпусе. Из вышеизложенного следует, что
одно и то же по функциональному назначенйю устройство может быть реа-
лизовано различными способами.
Цифровые узлы и устройства комбинационного типа
205
Рис. 4.25. Принципиальная схема дешифратора 4—>16 пирамидальной структуры
Еще один вариант дешифратора можно построить, используя несколько иное
разбиение исходных функций. Если выражения , описывающие состояния
выходов дешифратора, разделить на две примерно равные части (в случае
дешифратора 4—>16 пополам) и ввести функции /40=x3 %2» Л=хз *х2»
^2=X3*X2’ =х3 Х2 и ®0=ХГХ0’ B2=X}-Xq, В3 = Aq • %0 , ТО
выражения для yj будут описываться конъюнкциями новых функций, как
показано в правом столбце табл. 4.9. При этом дешифратор может быть
представлен в виде матрицы из 16 двухвходовых элементов И. формирую-
щих выходные сигналы (рис. 4.26). На их входы должны поступать функции
Д и В, от двух вспомогательных дешифраторов 2—>4.
206
Гпава 4
Таблица 4.9. Преобразование функций,
описывающих состояния выходов матричного дешифратора 4—>16
У, У, =AiBj
Уо ' ^0
У1 л3-х2-хгл0
У2 х3-л2-хгл0 ^0 ’ ^2
Уз л3-х2-лгл0 ^0^3
У4 хЗ'х2’х\‘х0 jj 'Bq
У5 X3’X2'X\‘XQ Al-Bl
Уб хЗ'х2’х\'х0 A\ S2
У1 X3’X2‘X\'XQ Агвз
Уъ х3 ' х2 ' х\ ' х0 A2 ‘ ^0
У9 x3'x2'xl'x0 Л ’ A
У\о Х3'Х2‘ХГХО ?42 * B2
Ун хЗ‘х2'хГх0 A2'S3
У12 х3' х2' х\ ‘ х0 A‘^0
У13 хЗ’х2'х\'х0 Лз-S,
У14 хЗ'х2'хГх0 A3'S2
У15 X3'X2'X\'XQ A3-B3
В такой схеме общее количество логических элементов 2И оказывается рав-
ным 24, а количество корпусов микросхем, требуемых для ее создания, 6+1.
Задержка формирования выходного сигнала составит Зт, при коэффициенте
нагрузки 2, 3 и 4. Из сравнительных характеристик трех структур дешифра-
торов, представленных в табл. 4.10, следует, что матричная в целом является
более оптимальной. С ростом разрядности ее преимущества становятся еще
более значительными, что следует из табл. 4.11 для дешифраторов 8—>256.
При этом предполагается, что матричный дешифратор имеет каскадно-
матричную структуру (рис. 4.27).
Цифровые узлы и устройства комбинационного типа
207
Рис. 4.26. Принципиальная схема дешифратора 4—>16 матричной структуры
208
Гпава 4
Таблица 4,10, Сравнительные характеристики дешифраторов 4—>16
с различной внутренней структурой
Дешифратор 4—>16 Линейный Пирамидальный Матричный
Количество ЛЭ 16 (4И), 4 (НЕ) 28 (2И), 4 (НЕ) 24 (2И), 4 (НЕ)
Количество корпусов 8+1 7+1 6+1
Коэффициент нагрузки 8,9 2, 3, 4, 5, 8, 9 2, 3,4
Максимальная задержка 2т 4т Зт
Потребляемая мощность 20Ро 32Р0 28Р0
Таблица 4,11, Сравнительные характеристики дешифраторов 8—>256
с различной внутренней структурой
Характеристика Дешифратор 8—>256
Линейный Пирамидальный Матричный
Количество ЛЭ 256 (8И), 8 (НЕ) 508 (2И), 8 (НЕ) 24 (2И), 4 (НЕ)
Количество корпусов 256 + 2 127 + 2 76 + 2
Коэффициент нагрузки 128,129 2+129 2+16
Максимальная задержка 2т 8т 4т
Потребляемая мощность 264Р0 516Р0 312РО
Рис. 4.27. Структура матричного дешифратора 8—>256
Цифровые узлы и устройства комбинационного типа 209
Приведенные рассуждения справедливы в случае проектирования дешифра-
торов на отдельных логических элементах. При их изготовлении методами
интегральной технологии как функционально законченных цифровых уст-
ройств, в качестве схем И применяются диодные сборки, поэтому основные
характеристики разных структур дешифраторов будут иными.
Разновидностью дешифратора является дешифратор со стробированием или
дешифратор-демультиплексор. Работу обычного дешифратора можно предста-
вить (смоделировать), используя многопозиционный переключатель, на цен-
тральный контакт которого подан сигнал логической единицы, предполагая, что
номер неподвижного контакта, с которым он замыкается, определяется управ-
ляющим кодом (рис. 4.28).
II 1 н
— Уо
— У1
— Уг
— Уп-2
--- Уп-\
Рис. 4.28. Модель дешифратора
В модели дешифратора-демультиплексора на подвижный контакт подается
произвольный логический сигнал стробирования S, который может прини-
мать значение как логического нуля, так и единицы. В дешифраторе-
демультиплексоре он должен появиться только на выходе, выбранном в со-
ответствии с конкретной комбинацией управляющего кода.
Если обозначить сигналы на выходах дешифратора у,, а на выходах демульти-
плексора — У/, то связь между ними может быть задана следующим образом
(табл. 4.12).
Таблица 4.12. Связь между выходными сигналами дешифратора и демультиплексора
210
Гпава 4
Данная форма табличной записи не является канонической, т. к. здесь не
конкретизируется значение переменной 5, но из нее можно сделать вывод,
что аналитическая связь между значениями функции у/ и у( должна иметь
вид у'- = S yt . Таким образом, дешифратор со стробированием может быть по-
строен с использованием обычного дешифратора, выходные сигналы которого обра-
батываются в элементах 2И совместно с сигналом стробирования (рис. 4.29).
Рис. 4.29. Схема дешифратора со стробированием
с использованием вспомогательного дешифратора
Время задержки в такой схеме будет порядка Зт (2т в дешифраторе и т
в элементе И). Это объясняется тем, что обработка сигналов осуществляется
последовательно. На первом этапе формируется выходной сигнал дешифрато-
ра, а затем реализуется его конъюнкция с сигналом стробирования. Аналитиче-
ская запись этой процедуры выглядит следующим образом: у- = y^S, т. е.
Уо = Уо $ = (*о ’ *1) ‘ • Повысить быстродействие можно, перейдя к парал-
лельной обработке соответствующих сигналов, для чего в приведенном вы-
ражении требуется раскрыть скобки. В итоге получится система уравнений
Уо =Х0-Хх-5, yj'=X0-Xj-5, У2=х0-*Г5’ Уз = *0 *1 •5 • (4-4)
которой будет соответствовать схема дешифратора-демультиплексора, при-
веденная на рис. 4.30, с задержкой формирования выходного сигнала — 2т.
В составе серий цифровых микросхем выпускается большой ассортимент
дешифраторов, маркируемых буквами ИД: К155ИДЗ — дешифратор-
демультиплексор 4—*16; К155ИД4 — комбинированный дешифратор-
Цифровые узлы и устройства комбинационного типа
211
демультиплексор 2—>4 либо 3—*8; К555ИД6 — дешифратор 4—+10 (непол-
ный); К1533ИД7 — дешифратор-демультиплексор 3—>8; К555ИД10 — де-
шифратор 4-+10 (выходы с открытым коллектором) и т. д.
т т
Рис. 4.30. Схема дешифратора со стробированием с уменьшенным временем задержки
При необходимости создания дешифраторов большой разрядности помимо
рассмотренного подхода, подразумевающего их построение на логических
элементах, можно использовать готовые функционально законченные узлы.
Пусть требуется реализовать дешифратор 3—>8 на основе дешифраторов-
демультиплексоров 2—>4. Количество необходимых узлов можно в первом при-
ближении оценить путем деления числа выходов у проектируемого дешифратора
на их количество у каждого из исходных модулей. Однако у дешифратора 3—>8
число управляющих входов — 3, а у каждого из исходных — по два и дополни-
тельный вход стробирования. Таким образом, основным здесь является вопрос
объединения модулей в систему.
Связь номера активизированного выхода дешифратора 3—>8 с входной кодовой
комбинации представлена в табл. 4.13. Если младшие разряды управляющих сиг-
налов х0, jq подать на входы одного из дешифраторов 2—+4, то на первых четырех
наборах переменных х0 + х2 он будет функционировать в соответствии с логикой
212
Гпава 4
работы дешифратора 3—>8. Однако т. к. на остальных наборах значения перемен-
ных %0станут повторяться, то на выходах этого дешифратора вновь начнут по-
являться единичные сигналы, которых не должно быть, если он входит в состав
дешифратора 3—>8.
Таблица 4.13. Входные и выходные сигналы дешифраторов 2—>4
при построении дешифратора 3—)8
У пр. входы Акт. вых. DC1 DC2
*2 Х1 *0 DC Jo Ji J2 Уз Jo Jl J2 Уз So Si
Jo Ji J2 Уз J4 J5 J6 У7
0 0 0 Уо 1 О 0 0 0 0 0 0 1 0
0 0 1 У1 0 1 0 0 0 0 0 0 1 0
0 1 0 У2 0 0 1 0 0 0 0 0 1 0
0 1 1 Уз 0 0 0 1 0 0 0 0 1 0
1 0 0 У4 0 0 0 0 1 0 0 0 0 1
1 0 1 У5 0 0 0 0 0 1 0 0 0 1
1 1 0 Уб 0 0 0 0 0 0 1 0 0 1
1 1 1 У7 0 0 0 0 0 0 0 1 0 1
Рис. 4.31. Структура дешифратора 3—>8 на основе дешифраторов 2—>4
Цифровые узлы и устройства комбинационного типа
213
Данную проблему можно решить, заблокировав работу дешифратора 2—>4 на
соответствующих наборах переменных. Для этого на его вход стробирования
необходимо подать сигнал логического нуля. Второй дешифратор 2—>4 (DC2)
должен вступить в работу при х2 = 1 и тех же комбинациях переменных
xo,xj. Их потребуется подать на его входы управления, а на вход стробиро-
вания — логический ноль при х2 = 0 и единицу в случае х2 = 1. Таким обра-
зом, схема дешифратора 3—>8 будет иметь вид, приведенный на рис. 4.31.
4.5. Шифратор приоритетов
Данное устройство также относится к группе преобразователей кодов
и обычно используется как узел аппаратной поддержки при обработке прерыва-
ний. Обобщенный алгоритм его работы можно определить следующим образом.
Пусть имеется система (рис. 4.32), содержащая процессор и ряд внешних
устройств ВУ0—ВУы-i, с которыми ему требуется осуществлять обмен ин-
формацией. Данные при обмене передаются по общей шине, но работа с ка-
ждым конкретным устройством имеет свои особенности. В качестве внешних
устройств в персональном компьютере могут выступать клавиатура, мони-
тор, модем и т. п.
Рис. 4.32. Обработка прерываний при их активизации процессором
Один из способов организации обмена состоит в том, что процессор формирует
сигнал, переводящий соответствующее устройство в режим передачи или
приема данных. Так как таких устройств обычно несколько, то сигнал процес-
сора должен в любой момент времени поступать только на одно из них.
С целью уменьшения количества линий связи процессор формирует двоич-
ный код номера устройства, который преобразуется в сигнал, поступающий
214
Гпава 4
по отдельной линии к каждому из них, для начала процесса обмена. Преобра-
зование кода номера в соответствующий сигнал может быть реализовано
с помощью дешифратора.
При таком варианте обмена, процессор выступает в качестве активного узла.
Для обмена данными ему требуется прервать работу над текущей задачей,
и это необходимо делать каждый раз при опросе любого из устройств, неза-
висимо от того, состоится ли с их стороны передача, готовы они к приему
данных или нет. Даже если ни одно из устройств не готово к обмену, либо
в данный момент времени он не требуется, процедура опроса все равно
должна осуществляться. При таком подходе непроизводительные потери
времени процессора будут достаточно велики.
Другой вариант организации обмена (рис. 4.33) заключается в том, что ак-
тивными выступают сами внешние устройства, и они по мере необходимости
формируют запросы прерывания. Эти сигналы, поступающие по соответст-
вующим линиям, должны быть преобразованы в двоичные коды номеров
устройств, чтобы процессор имел возможность производить обмен данными
с каждым из них в соответствии с установленными правилами.
Рис. 4.33. Обработка прерываний при их активизации внешними устройствами
Возможны и комбинированные варианты решения этой задачи, в частности
при передаче данных к устройствам в качестве активного элемента может
выступать процессор, а при обратной передаче — сами устройства.
Однако в последних двух случаях возникает проблема, когда сигналы запроса при-
ходят от нескольких устройств одновременно. Логически эта задача неразрешима,
т. к. если устройства равнозначны, то выбрать одно из них невозможно.
Чтобы выйти из этого положения, объекты выбора требуется каким-либо об-
разом различать. Один из подходов заключается во введении принципа при-
оритетности, т. е. неравнозначности, или старшинства. При этом объектам
Цифровые узлы и устройства комбинационного типа
215
приписывается разная степень значимости, или важности и требования само-
го значимого из них должны выполняться в первую очередь, независимо от
ситуации с другими.
Данный принцип можно реализовать следующим образом. Линии сигналов
прерывания нумеруются, причем линии с меньшим номером приписывается
более высокий приоритет. К каждой из линий подключается объект в соот-
ветствии с его значимостью. Сигнал запроса на прерывание обычно форми-
руется в виде уровня логического нуля.
Так как комбинации сигналов, поступающих на преобразователь кода, могут
быть самыми различными, то для синтеза шифратора приоритетов в таблице
соответствия входных и выходных переменных необходимо рассмотреть все
возможные их варианты. Однако такая таблица получится очень громоздкой,
в частности для восьми входных переменных она будет содержать 256 строк,
и определить из нее связь между входными и выходными переменными за-
труднительно. В таких случаях выходом является поиск закономерностей,
позволяющих упростить структуру таблицы, для получения какого-либо ва-
рианта аналитической связи аргументов и функций. Гарантий, что получен-
ная форма представления окажется минимальной, не будет, но ее можно ис-
пользовать как основу для дальнейшей модификации.
Связь между входными и выходными сигналами шифратора приоритетов при
данном подходе представлена в табл. 4.14. Здесь звездочками (*) обозначены
произвольные значения сигналов на входах, т. е. либо логический ноль, либо
единица. Из таблицы следует, что появление нуля на линии с меньшим номе-
ром (более высоким приоритетом) независимо от сигналов на остальных вхо-
дах будет устанавливать на выходе код номера этой линии.
Таблица 4.14, Связь между входными и выходными сигналами шифратора приоритетов
Приоритет Состояния входов Состояния выходов
х0 Х1 х2 Х3 х4 Х5 Хб Х7 У1 Ji Jo
0 0 * * * * * * * 0 0 0
1 1 0 X * * * * * 0 0 1
2 1 1 0 * * X * * 0 1 0
3 1 1 1 0 * * * * 0 1 1
4 1 1 1 1 0 * * * 1 0 0
5 1 1 1 1 1 0 * * 1 0 1
6 1 1 1 1 1 1 0 .* 1 1 0
7 1 1 1 1 1 1 1 0 1 1 1
216
Гпава 4
Так, если нулевой сигнал поступал на вход х4 (при этом независимо от сиг-
налов на входах х5-г-х7 формировался выходной код 100), а затем появился
нулевой уровень на входе х1, то в соответствии с таблицей, будет формиро-
ваться код 001, соответствующий номеру линии, по которой пришел сигнал
запроса. <
Такая таблица действительно описывает работу шифратора приоритетов. Ис-
пользование карт Карно для выявления аналитических связей между вход-
ными и выходными переменными в данном примере затруднительно из-за
большого количества переменных. Поэтому здесь более целесообразным яв-
ляется использование неформальных подходов к анализу свойств соответст-
вующих функций.
Если рассмотреть функцию у2, то можно сделать вывод, что она принимает
единичное значение, лишь при одновременном обращении в единицы пере-
менных х0,х1,х2 и х3. Отсюда следует, что у2 = xoxtx2x3 .
Функция у! = /(хо,х!...х6,х7) принимает нулевое значение, если х0 либо х,
равны нулю, независимо от состояния других переменных. Это возможно,
если она имеет вид У1 = хох1/1(х2,х3..х6,х7). В следующих двух строках
У| = 1 при х0, хи равных единице, и нулевых значениях х2 либо х3, что
возможно, если yj =хох1((х2 + х3) + /2(х4...х6,х7)), т. к. только при этом
х2+х3 = 1 и Ji =1-1-((х2+х3) + /2(х4...хб,х7)) = 1 + /2(х4...х6,х7) = 1.
Когда переменная х4 или х5 равна нулю, а х0-г-х3 единице, функция у|
должна обратиться в нуль, независимо от значений х6 и х7. Отсюда следует,
ЧТО У! = ХОХ!((Х2 +х3) + х4х5/3(х6,х7)) , Т. К.
У! =1-1-((0 + 0) + х4х5-/3(х6,х7)) = 1-(0 + 0-/3(х6,х7)) = 0.
Значение этой функции на последних двух наборах переменных станет рав-
ным единице, если /3(х6,х7) = х6 +х7 , т. к. только в этом случае, при нуле-
вых х6 либо х7, /3(х6,х7) = 1 и yj =11((0 + 0) + 111) = 1. Таким образом,
окончательный вид функции У] будет следующим
У1 = *0*1 ((*2 + *3 ) + *4*5 < *6 +*?))•
Как уже отмечалось, использование нестандартных подходов не дает гаран-
тии того, что полученное выражение будет представлять функцию в миними-
зированной форме. Однако в данной ситуации из-за отсутствия комбинации
переменных х6 = х7 = 1 логическая сумма (х6 +х7) будет тождественно равна
Цифровые узлы и устройства комбинационного типа
217
единице, а следовательно, эту компоненту из выражения для у, можно ис-
ключить и функция примет вид yj = xoxi((x2 + х3) + *4X5) .
Используя аналогичные рассуждения, можно прийти к выводу, что функция у0
должна выглядеть следующим образом: у0 = x0(jq + х2(х3 + х4(*5 + хб(х7)))) •
Из табл. 4.14 видно, что в последней строке х7 принимает только нулевое
значение, т. е. х7 = 1 и функция у0 может быть упрощена до выражения
Уо = Ло(Л1 +Л2(*з + *4(*5 +Лб))) • остальных строках значение х7 несуще-
ственно, т. к. у0 определяется другими переменными.
Из полученных соотношений следует, что для реализации шифратора
приоритетов потребуется три узла, схемы которых приведены на
рис. 4.34—4.36.
Рис. 4.34. Схема узла шифратора приоритетов,
формирующего функцию у2
Рис. 4.35. Схема узла шифратора приоритетов,
формирующего функцию У|
218
Гпава 4
Рис. 4.36. Схема узла шифратора приоритетов, формирующего функцию у0
Существенным недостатком данной схемы шифратора является большое
время задержки формирования выходного сигнала. Если считать, что среднее
время задержки логического элемента равно т, то время, которое требуется
для получения значения у0, может составить 7т, т. к. при изменении х5 сиг-
нал проходит через цепочку из 6 последовательно соединенных логических
элементов и инвертор. Это время определяет и максимальное быстродейст-
вие системы, вследствие того, что двоичный код номера линии, по которой
приходит запрос, может быть считан, лишь когда сформируются всё его раз-
ряды.
Причина этого объясняется структурой выражений, описывающих функции
у0 и у!. Они задают последовательное выполнение действий над входными
переменными. Для функции у2 все четыре аргумента обрабатываются одно-
временно (параллельно), а поскольку задержка логического элемента прак-
тически не зависит от числа его входов, то значение функции сформируется
через промежуток времени т. Однако, используя законы алгебры логики,
функцию у2 можно представить и в таком виде у2 = хох1х2хз = хо(х1 (х2хз)) •
Здесь задержка ее формирования окажется равной Зт. Если логические эле-
менты считать идеальными, то разницы в задержках появления выходного
сигнала у2 для первого и второго выражений не будет, однако для реальных
элементов это не так.
Для повышения быстродействия шифратора приоритетов требуется предста-
вить выражения, полученные для функций у0 и У], в таком виде, чтобы как
Цифровые узлы и устройства комбинационного типа
219
можно больше переменных обрабатывались параллельно. Это можно сде-
лать, раскрыв скобки в соответствующих соотношениях
У] = ХОХ] ((х2 + х3) + х4х5) = ХОХ] х2 + ХОХ] х3 + ХОХ]Х4Х5, (4.5)
Уо = Х0(х, + х2(х3 + х4(х5 + х6))) = Х0Х| + хох2х3 + хох2х4х5 + х0х2х4х6. (4.6)
В этом случае задержки формирования у0 и У| будут составлять по Зт. Од-
нако, используя несколько иной подход, выражения для данных функций
можно упростить, проведя цепочку преобразований путем последовательной
замены действий в соответствии с правилами де Моргана.
= х01Х] +х2 +х3х4 +х3х5х6
(4.7)
= Х0(Х|Х2 +Х|Х3Х4 + Х]Х3Х5Х6 I = Хо -Х]Х2 -Х|Х3Х4 -Х|Х3Х5Х6
У1
Х2Х3Х4 + Х2Х3Х5 I = XCqXj • х2х3х4 • х2х3х5
(4.8)
Уголками сверху помечены действия, которые меняются на каждом следую-
щем шаге преобразований.
Исходя из полученных выражений, структура шифратора приоритетов будет
иметь вид, представленный на рис. 4.37. Максимальные задержки формиро-
вания выходных сигналов в таком устройстве уменьшатся до Зх.
В реальных шифраторах, реализованных в микросхемах К155ИВ1 (шифратор
8-»3) и К555ИВЗ (шифратор 10—>4), имеются дополнительные входы расши-
рения, позволяющие наращивать разрядность обрабатываемых сигналов пу-
тем соответствующего объединения функционально законченных устройств.
Из данного примера следует, что, как и в случае с дешифраторами, устройст-
во, выполняющее одну и ту же функцию, может иметь различные конфигу-
рации и обладать разными характеристиками.
220
Гпава 4
Рис. 437. Принципиальная схема шифратора приоритетов, с повышенным быстродействием
Если вернуться к таблице функционирования шифратора приоритетов, то из
нее следует, что, кроме своей основной функции, он позволяет осуществлять
преобразование унитарного кода логических нулей в двоичный.
4.6. Мультиплексоры
Мультиплексором или коммутатором называется устройство, осуществ-
ляющее переключение (мультиплексирование) множества информационных
сигналов на один выход. Выбор входного сигнала производится с помощью
управляющего кода, который задает номер соответствующего входа. Обычно
Цифровые узлы и устройства комбинационного типа
221
этот номер представляется в двоичном коде, хотя могут быть и другие
варианты.
Если рассмотреть механическую аналогию мультиплексора, приведенную на
рис. 4.38, то его можно представить в виде многопозиционного переключате-
ля, неподвижные контакты которого являются входами, а подвижный — вы-
ходом, причем его положение определяется управляющим кодом.
Вх, ----
Вх2 —
Вых
Вх
--- BbiXj
--- Вых2
ВХ„_!
---- ВЫХ,,.,
Рис. 4.38. Модели дешифратора-демультиплексора и мультиплексора
Как отмечалось ранее, механический аналог дешифратора-демультиплексора
также представляет собой многопозиционный переключатель с одним вхо-
дом и множеством выходов. Отсюда следует, что применяя механические
узлы, мультиплексор и дешифратор-демультиплексор можно построить на
одном и том же переключателе, поменяв местами входы и выходы.
Однако при использовании логических элементов для переключения цифро-
вых сигналов, мультиплексор требуется проектировать как самостоятельный
узел, т. к. большинство вентилей не обладают свойством двунаправленной
передачи сигналов. В то же время, в составе КМОП-микросхем имеются эле-
менты, называемые двунаправленными ключами, которые таким свойством
обладают, и на их основе можно создать универсальные переключающие
устройства.
Пусть требуется построить мультиплексор, коммутирующий сигналы с четы-
рех информационных входов на выход. В этом случае номер входа в двоич-
ном коде будет задаваться двухразрядной комбинацией управляющих сигна-
лов, которые обычно обозначаются So и Sv
Связь между входными и выходными сигналами мультиплексора 4—>1 пред-
ставлена в табл. 4.15. При наличии на информационных входах произволь-
222
Гпава 4
ных сигналов Df- нулевая кодовая комбинация (5Г1 = 0, 50 = 0) на управляю-
щих входах вызовет подключение к выходу мультиплексора сигнала Do,
комбинация 5*! = 0 , 50 = 1 — и т. д.
Таблица 4,15. Связь между входными и выходными сигналами мультиплексора
$1 «0 Информационные входы У
0 0 Do D, d2 D3 Do
0 1 Do D| d2 ' D3 D}
1 0 Do Dt d2 D3 d2
1 1 Do Dt d2 D3 D3
Отсюда следует, что функция, описывающая состояние выхода мультиплек-
сора, может быть представлена в виде y = 50S1D0 + 50-51D1+S0-51'D2 +
+ 50 Sj D3. Приведенная таблица функционирования является упрощен-
ной, т. к. у мультиплексора 4—>1 шесть входных переменных — две управ-
ляющих и четыре информационных. Однако, как и в случае с шифратором
приоритетов, такая упрощенная запись позволяет найти один из возможных
вариантов функции у =/(S0,Sj,Dj) . Из полученного соотношения сле-
дует, что структура мультиплексора будет иметь вид, представленный
на рис. 4.39.
Рис. 4.39. Принципиальная схема мультиплексора 4—► 1
Цифровые узлы и устройства комбинационного типа
223
В приведенной ранее записи прямые и инверсные значения переменных 5,
входят в конъюнкции в комбинациях, характерных для выходных функций
дешифратора 2—>4 ( у0 = Ло ’Х1 » У1 = хо*Л1 и т-п-)« Таким образом,
мультиплексор может быть реализован с использованием вспомогатель-
ного дешифратора, а его выходной сигнал описан соотношением
у = у0£>0 + yjDj + y2D2 + y^D3. Схема данного варианта мультиплексора при-
ведена на рис. 4.40.
Рис. 4.40. Схема мультиплексора 4—>1 со вспомогательным дешифратором
В ряде случаев требуются мультиплексоры, управляемые унитарным кодом. Соот-
ношение, описывающее его работу, имеет вид у = S'Q Dq + S, + S2 D2 + S'3 D3 ,
а связь между входными и выходными сигналами представлена в табл. 4.16.
Схема данной разновидности мультиплексора, приведенная на рис. 4.41, от-
личается от рассмотренной ранее отсутствием дешифратора, т. к. он выпол-
няет функцию преобразователя двоичного кода управляющих сигналов
в унитарный.
Таблица 4.16. Связь между входными и выходными сигналами мультиплексора, управ-
ляемого унитарным кодом
$3 ^2 s; *0 Информационные входы У
0 0 0 1 По п, п2 П3 Do
0 0 1 0 По О, d2 Пз D,
0 1 0 0 По П, П2 Пз d2
1 0 0 0 По П( П2 Пз Di
224
Гпава 4
Рис. 4.41. Схема мультиплексора 4—>1, управляемого унитарным кодом
О MS
Рис. 4.43. Структура мультиплексора
со стробированием
Рис. 4.42. Обозначение мультиплексора
на принципиальных схемах
Мультиплексор 4—>1 как функциональный элемент изображается на принци-
пиальных схемах, как показано на рис. 4.42.
Дополнительной разновидностью мультиплексоров являются мультиплексо-
ры со стробированием. Они имеют специальный вход SE, по которому
можно блокировать прохождение информационного сигнала на выход. В ча-
стности формировать логический ноль независимо от значения D,.
Мультиплексор со стробированием может быть реализован путем под-
ключения к выходу обычного мультиплексора элемента 2И, как показано
на рис. 4.43.
Ряд мультиплексоров имеют выходной каскад с тремя состояниями и, соот-
ветственно дополнительный вход управления ЕО (Enable Output), опреде-
ленный сигнал на котором либо активизирует выходной каскад, либо перево-
дит его в состояние высокого импеданса.
Цифровые узлы и устройства комбинационного типа
225
(1)(0)
(0)(1)
Рис. 4.44. Схема варианта мультиплексора 16—*1, на основе четырехразрядных структур
226
Гпава 4
При необходимости построения мультиплексоров более высокой разрядно-
сти (N —> 1) можно использовать соотношение, описывающее связь между
W = 2П входными переменными, п управляющими и функцией, формируе-
мой на выходе
JV-1 л-1 , _____V /V-1
У= V Л (\xi-aij)^\xi-aij)-Dj]= V yjDj (4.9)
j=0 1=0 ' 7 j=0
Здесь j — номер информационного входа, i — номер управляющего входа,
ay — коэффициенты разложения номера входа j в двоичный код, у7 —
функции, описывающие сигналы на выходах дешифратора и —» N.
Однако для построения многоразрядных мультиплексоров в ряде случаев бо-
лее удобным является применение типовых функционально законченных уз-
лов, выпускаемых промышленностью в составе различных серий ТТЛ,
ТТЛШ и КМОП микросхем, в частности: К155КП1 (мультиплексор 16—>1 со
стробированием); К155КП2 (сдвоенный мультиплексор 4—>1 со стробирова-
нием); К155КП7 (мультиплексор 8—>1 со стробированием); К555КП15 (муль-
типлексор 8—>1 с тремя состояниями выходов) и т. п.
Если используются мультиплексоры с обычными выходными каскадами, то
вариант схемы мультиплексора 16—>1 на основе четырехразрядных блоков
выглядит, как показано на рис. 4.44.
Здесь к линейке мультиплексоров подключаются все информационные сиг-
налы, и на них подаются младшие разряды управляющих 50, Sj. Правый
мультиплексор является как бы собирающим и управляется старшими разря-
дами S2, S3.
Пусть требуется передать на выход сигнал с информационного входа с номе-
ром 9. Этому будет соответствовать комбинация управляющих сигналов
S3 = 1, S2 =0, Sj = 0, S0 = l.
Каждый из мультиплексоров линейки воспримет набор сигналов
So =1, =0 как код числа 1, и они подключат к выходам информационные
сигналы со своих входов с номером 1, т. е. внешние сигналы , D5, О9 и О13.
Собирающий мультиплексор, для которого кодовая комбинация
53 = 1, S2 = 0 соответствует числу 2, передаст на выход устройства данные со
своего информационного входа с номером 2, т. е. О9.
Подобным образом можно каскадировать блоки для создания мультиплексо-
ров 64—>1 и т. п. Однако с ростом разрядности увеличивается количество по-
следовательно соединяемых линеек мультиплексоров и, соответственно, за-
держка прохождения информационных сигналов.
Цифровые узлы и устройства комбинационного типа
227
Рис. 4.45. Схема мультиплексора 16—>1, с использованием вспомогательного дешифратора
228
Гпава 4
Более высоким быстродействием при передаче выбранного по управляющим
входам сигнала обладает устройство иной конфигурации, схема которого
приведена на рис. 4.45. Для его реализации потребуются мультиплексоры,
выходы которых могут переводиться в третье состояние и вспомогательный
дешифратор. Если активизация выхода мультиплексора происходит при по-
даче на вход ЕО сигнала логического нуля, то дешифратор должен форми-
ровать унитарный код логических нулей. Наличие трех состояний у выходно-
го каскада обозначается значком в виде перечеркнутого ромба.
Здесь младшими разрядами выбирается один из четырех информационных сиг-
налов каждого из мультиплексоров. Для кодовой комбинации S1 = О, So = 1 та-
кими сигналами будут Dl9D5,D9 и £>13. Дешифратор при S3 =1, S2=0
сформирует логический ноль только на выходе с номером 2 и активизирует
выходной каскад третьего по счету мультиплексора. У остальных они сохра-
нят высокоимпедансное Z-состояние. При этом на выход устройства посту-
пит информационный сигнал с входа О9, что соответствует номеру, задавае-
мому комбинацией управляющих сигналов So -ь53.
Такой способ управления не приводит к конфликтам на выходах мульти-
плексоров, т. к. в любой момент времени активизирован лишь один из них.
Задержка информационного сигнала здесь определяется скоростью его про-
хождения через одну ступень устройства.
Мультиплексор может быть использован не только по своему прямому на-
значению, т. е. для коммутации цифровых сигналов, но и как универсальный
логический элемент, способный реализовать любую функцию от п логиче-
ских переменных, где п — число его управляющих входов. Как уже отмеча-
лось, в отличие от алгебры непрерывных переменных количество логических
функций ограничено и для п переменных составляет N = 2 . Например, для
двух переменных (п = 2) количество функций будет равно 2 = 16 .
Пусть требуется реализовать функцию логической неравнозначности у,
представленную в табл. 4.17.
Таблица 4.17. Таблица истинности функций
логической неравнозначности и равнозначности
*1 *0 У У
0 0 0 1
0 1 1 0
1 0 1 0
1 1 0 1
Цифровые узлы и устройства комбинационного типа 229
Алгебраическая запись этой функции имеет вид у = х0 • Xi + х0 • Х|. Ее можно
представить и в несколько иной форме, обратившись к функции логической
равнозначности, которая инверсна по отношению к предыдущей. Так как
у = х0 • х{ + х0 • X,, то у = х0 • Xi + х0 х( .
Из первого выражения следует, что функцию логической неравнозначности,
часто называемую "исключающее ИЛИ" либо "сумма по модулю два" и обо-
значаемую как у = х0Фх1, можно реализовать посредством схемы, приве-
денной на рис. 4.46.
Рис. 4.46. Принципиальная схема элемента логической неравнозначности
Выпускаемые в составе серий микросхем элементы, выполняющие данную
операцию, графически изображаются, как показано на рис. 4.47.
Рис. 4.47. Условно-графическое обозначение элемента
логической неравнозначности на принципиальных схемах
Как следует из таблицы, данный элемент может выполнять и функцию управ-
ляемого инвертора. Действительно, при X! = 0, у = х0, а когда х( = 1, у = х0 .
С помощью мультиплексора 4—>1 функцию логической неравнозначности
можно реализовать следующим образом. Так как при переборе кодовых ком-
бинаций управляющих сигналов 50, , на выходах мультиплексора появля-
ются данные с информационных входов Do, Dx, D2 и D3, то если на них, как
230
Гпава 4
показано в табл. 4.18, подать сигналы логических нулей и единиц, соответст-
вующие значениям требуемой функции, то на выходе мультиплексора будут
формироваться ее значения. При этом переменные х0, должны подаваться
на входы 50, (рис. 4.48).
Таблица 4.18. Набор входных сигналов мультиплексора
для реализации функции логической неравнозначности
Si 5о У
0 0 Оо(0) 0
0 1 Did) 1
1 0 d2(1) 1
1 1 D3(0) 0
*1 х0 У
А 0 1 2 3 °0 MS У
и 1
1 1
1 а
и
хо
Х1
Рис. 4.48. Мультиплексор
в режиме формирования
функции логической
неравнозначности
Меняя комбинации сигналов на информационных входах, с помощью муль-
типлексора можно воспроизвести любую их 16 возможных функций от двух
переменных.
С этой точки зрения мультиплексор является универсальным логическим
элементом с программируемыми свойствами, т. к. без изменения конфигура-
ции устройства выполняемая им функция может меняться.
4.7. Схемы контроля четности
Данные узлы служат для определения четности количества единиц либо ну-
лей в многоразрядных двоичных словах. Если их число четное, то устройство
вырабатывает на выходе определенный сигнал, например логический ноль,-
в противном случае — единицу. Таким образом, результатом обработки сло-
ва 101100011101 будет 1, а для 011100100101 — ноль.
Такие устройства находят широкое применение в системах передачи цифро-
вых данных для обнаружения ошибок.
В процессе передачи данных в системе, состоящей из источника сигнала (пе-
редатчика), приемника и линии передачи (рис. 4.49) из-за воздействия помех
может произойти изменение значения передаваемого бита. То есть по какой-
либо линии передается логический ноль, а будет принята единица, либо
Цифровые узлы и устройства комбинационного типа
231
наоборот, что приведет к искажению полученной информации. Так как пере-
даваемые данные заранее неизвестны, то приемник воспримет полученную
информацию как истинную, что может привести к существенному наруше-
нию работы связанных с ним устройств.
Рис. 4.49. Структура канала передачи данных
Однако если появление ошибки в переданном слове удастся обнаружить, то
его можно будет передать еще раз и производить эту процедуру до тех пор,
пока принятое слово не окажется идентичным переданному.
В этом случае требуется введение критерия, по значению которого на прини-
мающей стороне можно судить о наличии или отсутствии ошибки при пере-
даче. Одним из таких критериев и является четность количества единиц в пе-
редаваемом и принятом словах. Если она при передаче не меняется, то
с достаточно большой вероятностью можно считать, что и само слово не пре-
терпело трансформации независимо от его конкретного вида.
Данным способом можно определить одиночные ошибки либо ошибки сразу
в трех, пяти и любом нечетном количестве разрядов независимо от конкрет-
ного вида слова. Если инверсия (искажение) значений произойдет у четного
их числа, то четность количества единиц в измененном слове сохранится.
Наиболее вероятными и частыми являются одиночные ошибки, поэтому их
обнаружению уделяют особое внимание.
Вариант структуры устройства, выявляющего одиночные ошибки при пере-
даче данных, может выглядеть, как это показано на рис. 4.50. На передающей
стороне используется формирователь бита четности (схема контроля четно-
сти), вырабатывающий признак х*, равный логическому нулю, если количе-
ство единиц в передаваемом слове четное, и логической единице в против-
232
Гпава 4
ном случае. Этот бит передается вместе со всеми разрядами слова и поступа-
ет на приемник, к выходам которого подключается аналогичная схема, про-
веряющая на четность количество единиц в принятом совместно с дополни-
тельным разрядом слове.
Рис. 4.50. Структура канала передачи данных со схемами контроля четности
Если число единиц в слове, формируемом передатчиком, было четным, то
бит четности равен нулю и общее количество единиц в передаваемом слове
окажется четным. В случае, когда в исходном слове нечетное число единиц,
бит четности примет единичное значение и общее количество единиц в пере-
даваемом вместе с битом четности слове опять окажется четным. Таким об-
разом, в отсутствии искажений при передаче число единиц в принятом слове
всегда четно. При этом схема контроля четности будет формировать признак
правильности приема, равный нулю.
Если при передаче произойдет изменение значения (инверсия) одного из раз-
рядов, то четность числа единиц в принятом совместно с разрядом х* слове
окажется нарушенной. На выходе схемы контроля четности сформируется
единичный сигнал, являющийся признаком возникновения ошибки при пере-
даче, что будет служить основанием для повторной передачи слова, принято-
го с ошибкой.
Как уже отмечалось, когда инверсия возникает в двух разрядах, то четность
количества единиц в принятом слове сохраняется, и этап передачи будет оп-
ределен как безошибочный. Однако вероятность возникновения двух или бо-
лее ошибок гораздо ниже, чем одиночной.
Цифровые узлы и устройства комбинационного типа
233
Синтез схемы контроля четности удобно начать с ее простейшего варианта
для двухразрядного слова х0. Функция, описывающая четность количества
единиц в нем, имеет вид, представленный в табл. 4.19.
Таблица 4.19. Функция, описывающая четность количества единиц
для двухразрядного слова
х\ *0 У
0 0 0
0 1 1
1 0 1
1 1 0
Так как разряды слова можно считать логическими переменными, то эта
функция является одной из 16 от двух переменных, в частности функцией
логической неравнозначности. Таким образом, для контроля четности числа
единиц в двухразрядном слове требуется использовать сумматор по модулю
два, а алгебраически данная процедура записывается следующим образом:
у = х0-х1+х0-х1 =Х0®Х].
Для синтеза схем контроля четности в многоразрядных словах можно задать
соответствующую функцию в табличной форме, затем определить ее анали-
тический вид и разработать схему на стандартных логических элементах.
Однако такой способ является достаточно трудоемким, т. к. с увеличением
разрядности слова на единицу, число строк таблицы удваивается. Поэтому
в данной ситуации удобнее использовать нестандартный подход.
Пусть имеется n-разрядное двоичное слово. Разобьем его на две части
(хл_! хп_2 хк) (хк_х ...х{ х0) и предположим, что имеются устройства Ц и U2 ,
позволяющие формировать признаки четности количества единиц в частях слова.
Очевидно, что четность или нечетность числа единиц в слове определенным об-
разом связана с данным показателем для его частей, как показано в табл. 4.20.
Таблица 4.20. Соотношения между четностью числа единиц в слове и его частях
Количество единиц в слове Количество единиц в частях слова
Четное (0) Четное (0) Четное (0)
Четное (0) Нечетное (1) Нечетное (1)
Нечетное (1) Четное (0) Нечетное (1)
Нечетное (1) Нечетное (1) Четное (0)
234
Глава 4
Если слово имеет четное число единиц, то при любом его разбиении в частях
слова окажется по четному либо по нечетному их количеству, так как сумма
двух четных либо нечетных чисел есть число четное. При нечетном числе
единиц во всем слове, в одной из его частей всегда окажется четное их коли-
чество, а в другой нечетное.
В скобках в таблице приведены значения сигналов, формируемых устройст-
вами U{,U2, и тех, которые должны появиться на выходе схемы контроля
четности числа единиц во всем слове. Видно, что эта таблица описывает
функцию логической неравнозначности над переменными, формируемыми
вспомогательными устройствами. Таким образом, структура схемы контроля
четности должна иметь вид, представленный на рис. 4.51.
Рис. 4.51. Структура схемы контроля четности с использованием вспомогательных узлов
Разбивая части слова на более мелкие компоненты и проводя аналогичные
рассуждения, можно прийти к выводу, что в итоге потребуется первоначаль-
ный контроль четности количества единиц лишь в двух соседних разрядах
слова и дополнительная обработка полученных результатов схемами логиче-
ской неравнозначности. Отсюда следует, что один из вариантов принципи-
альной схемы устройства контроля четности будет выглядеть так, как это по-
казано на рис. 4.52.
При синтезе такого устройства стандартным способом оно получилось бы
достаточно громоздким, т. к. функция, описывающая его работу, относится
к классу немиНимизируемых в базисе И-НЕ, ИЛИ-НЕ.
Промышленностью выпускаются схемы контроля четности в интегральном
исполнении, в частности микросхема К155ИП2. Она обрабатывает восьмиби-
товые слова и имеет входы расширения, позволяющие наращивать разряд-
Цифровые узлы и устройства комбинационного типа
235
ность. Аналогичные функции выполняет микросхема К1533ИП5, работаю-
щая с девятиразрядными числами.
Рис. 4.52. Принципиальная схема узла контроля четности количества единиц
в многоразрядных словах
4.8. Мажоритарные элементы
Еще одним узлом, который относится к схемам контроля и используется
для построения высоконадежных цифровых схем, является мажоритарный
элемент.
В любом устройстве возможны нарушения нормальной работы — сбои
(ошибки), которые могут возникать как из-за возникновения неисправностей,
так и по причинам воздействия помех. Один из методов повышения надеж-
ности функционирования цифровых систем заключается в обнаружении
и последующем устранении возникающих ошибок.
Однако в ряде случаев их появление недопустимо, т. е. вероятность возник-
новения ошибки должна быть сведена к нулю. В таких ситуациях использу-
ется резервирование узлов, блоков и отдельных элементов аппаратуры.
То есть несколько устройств включаются в работу параллельно и решают
одну и ту же задачу. Если они функционируют правильно, то формируют
идентичные результаты. В большинстве ситуаций, в случае нарушения рабо-
тоспособности или выхода из строя ряда из них, остальные продолжат нор-
236
Глава 4
мяльное функционирование. В этом случае для обеспечения надежной рабо-
ты системы потребуется некоторый узел, который пропускал бы на ее выход
сигналы только с правильно работающих блоков.
Один из способов решения этой задачи заключается в использования мажори-
тарных элементов, работу которых можно описать следующим образом. Пусть
в системе (рис. 4.53) используется трехкратное дублирование, т. е. имеется три
одинаковых узла Ux, U2, U2, формирующих при нормальном функциониро-
вании идентичные одноразрядные двоичные сигналы f}, f2, f2.
При нарушении работы одного из них, его сигнал окажется противоположен
формируемым двумя'остальными. В этом случае правильное значение вы-
ходного сигнала должно совпадать с состоянием большинства из устройств.
Работу трехвходового мажоритарного элемента можно описать табл. 4.21.
Сигнал на его выходе должен быть идентичен большинству из поступивших
на входы. Функция, описывающая работу такого устройства, имеет вид
F = Л/2/з + /1/2/3 + /1/2/3 + /1/2/3 • (4-10)
Таблица 4.21. Связь входных и выходных сигналов
в трехвходовом мажоритарном элементе
/1 fl /э F
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
Цифровые узлы и устройства комбинационного типа
237
Воспользовавшись правилами алгебры логики либо построив карту Карно,
данное выражение можно упростить до F = /]/2 +/1/3 + /2/3 • Внутренняя
структура такого элемента и его обозначение на принципиальных схемах
приведены на рис. 4.54.
Рис. 4.54. Принципиальная схема и условно-графическое обозначение
трехвходового мажоритарного элемента
Очевидно, что мажоритарный элемент может иметь только нечетное количе-
ство входов: 3, 5, 7 и т. п., т. к. в противном случае при равенстве числа пра-
вильных и неверных сигналов, принять решение о выборе невозможно. Кро-
ме того, от самого мажоритарного элемента требуется очень высокая
надежность, т. к. в случае выхода его из строя, вся схема резервирования
окажется бесполезной.
Достаточно просто можно создать устройство, которое в схеме с мажоритар-
ным элементом будет формировать двоичный код номера узла, выраба-
тывающего ложный сигнал. Таблица его функционирования приведена
в табл. 4.22. Нулевому коду соответствует правильное функционирование всех
узлов, т. е. совпадение всех сигналов, в противном случае формируется код
номера устройства, состояние выхода которого не совпадает с остальными.
Аналитические выражения для функций, описывающих соответствующие
разряды ех и е0, можно получить, используя карту Карно, однако, проанали-
зировав структуру таблицы, можно увидеть, что значения ех не зависят от fx
и описываются функцией логической неравнозначности для сигналов /2 ,/3,
т. е. ех = /2 ® /з • Разряд ео в первых четырех строках таблицы совпадает
с /3, а на остальных принимает инверсные по отношению к этой функции
значения. При этом прямые значения реализуются при /1=0, а инверсные
в случае fx = 1, независимо от состояния /2 . Таким образом, для реализации е0
238
Гпава 4
можно использовать управляемое инвертирование /3 по единичному значе-
нию fx. Данная процедура соответствует выполнению функции логической
неравнозначности е0 = ®/3 и реализуется логическим элементом — сум-
матором по модулю два.
Таблица 4.22, Таблица истинности устройства,
определяющего номер неисправного узла
/1 fl ft *1 *0
0 0 0 0 0
0 0 1 1 1
0 1 0 1 0
0 1 1 0 1
1 0 0 0 1
1 0 1 1 0
1 1 0 1 1
1 1 1 0 0
4.9. Цифровые компараторы
Компаратором называется устройство для сравнения двух однородных ве-
личин, в частности чисел А и В, и формирования признака отношения между
ними. В этом случае, не имея информации о самих числах, по сигналам ком-
паратора можно установить: А>В,А<В либо А = В.
Цифровые компараторы предназначены для сравнения чисел, представлен-
ных в двоичном коде. Работу простейшего из них, а именно компаратора од-
норазрядных чисел, можно описать табл. 4.23. Такое устройство должно
формировать три функции Fx ,F2,F3, принимающие единичные значения при
соответствующих соотношениях между числами А и В.
Алгебраическая форма записи этих функций будет иметь вид
FX=A~B, F2=AB + AB = AB + ~AB, F3=~AB, (4.11)
а схема устройства для их формирования, т. е. компаратор, выглядит, как по-
казано на рис. 4.55. Функция F2 является функцией логической равнозначно-
сти, и т. к. ее значения инверсны по отношению к функции логической
неравнозначности, то возможны две формы записи F2.
Цифровые узлы и устройства комбинационного типа
239
Таблица 4.23. Выходные функции компаратора одноразрядных двоичных чисел
А В Fi А>В 11 1? 00 F3 А<В
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0
Рис. 4.55. Принципиальная схема компаратора одноразрядных двоичных чисел
На основе такой ячейки может быть реализована процедура сравнения чисел
любой разрядности. Пусть имеются два числа Ли В одинаковой разрядности
ап-\ап-2—а\ао и ^п-Фп-2..^1^0 и требуется установить отношение между
ними. Если разрядность чисел разная, то ее можно выровнять, заполнив
старшие разряды более короткого числа нулями. В то же время сравнение
таких чисел не имеет смысла, т. к. если у числа с большей разрядностью
в старших имеется хотя бы одна единица, то оно обязательно будет больше.
Это можно продемонстрировать на примере из десятичной системы счисле-
ния, если А = 120 и В = 85, то А > В. Здесь последнее число можно записать
как 085, что не изменит результата.
При анализе отношений между многоразрядными числами на первом этапе
сравниваются старшие разряды ап_х и Ьп_х. При этом возможны три ситуа-
ции: an_x>bn_x, ап_х<Ьп_х и ап_х-Ьп_х. Очевидно, что при реализации пер-
вых двух, дальнейшее сравнение можно прекратить, т. к., если старший раз-
ряд одного числа больше либо меньше старшего разряда другого, то так же
будут соотноситься и числа, например, 236 > J28, 321 < 480.
240
Гпава 4
В случае, когда старшие разряды одинаковы (456 и 479), потребуется перейти
к анализу более младших an_2 и Ьп_2. Если они окажутся равными (128
и 129), то необходимо сделать еще один шаг и т. д. Таким образом, дольше
всего будут сравниваться числа, если они равны. Анализ в одноразрядном
компараторе можно прекратить при появлении единичного сигнала на выхо-
дах F{ или F3 либо нулевого на F2.
Для практической реализации последовательного компаратора потребуется
дополнительный узел, который осуществляет поочередный ввод разрядов
чисел. Такое устройство обладает невысоким быстродействием из-за после-
довательной процедуры обработки поступающих данных.
Для сокращения времени выполнения процедуры сравнения многоразрядных
чисел используются параллельные компараторы. Промышленностью в инте-
гральном исполнении выпускаются микросхемы четырехразрядных уст-
ройств (К555СП1, К561ИП2), которые могут соединяться между собой для
увеличения разрядности сравниваемых чисел. Такие устройства имеют три
стандартных выхода — больше (>), равно (=) и меньше (<), а также дополни-
тельные входы с аналогичными обозначениями.
Рис. 4.56. У словно-графическое изображение параллельного компаратора
четырехразрядных двоичных кодов чисел
На принципиальных схемах они изображаются, как показано на рис. 4.56,
а алгоритм их функционирования приведен в табл. 4.24. Звездочки обозна-
Цифровые узлы и устройства комбинационного типа
241
чают произвольные состояния сигналов, т. е. либо логический ноль, либо
единицу. Из таблицы следует, Что данный компаратор кроме отношений
А > В, А < В, А = В, может фиксировать нестрогие неравенства А > В и А < В .
Первое реализуется при комбинации управляющих сигналов 1 0 0, а вто-
рое — 0 0 1. В этих случаях на выходах А > В и А < В единичный сигнал бу-
дет формироваться, когда А больше либо равно В, и соответственно, если А
меньше или равно В. Для оценки строгих отношений требуется задать набор
управляющих сигналов * 1 *.
Таблица 4.24. Таблица истинности параллельного четырехразрядного компаратора
Входы Выходы
> = < А. В > = <
* * * А>В 1 0 0
1 0 0 А = В 1 0 0
* 1 * А = В 0 1 0
0 0 1 А = В 0 . 0 1
* * * А<В 0 0 1
0 0 0 А = В 1 0 1
Наращивание разрядности сравниваемых чисел при использовании рассмот-
ренных узлов возможно различными способами, схема реализации одного из
них приведена на рис. 4.57.
Рис. 4.57. Структура многоразрядного компаратора на основе четырехразрядных блоков
Здесь младшие разряды чисел подаются на левый компаратор, а старшие на
крайний правый. Это связано с тем, что когда старшие разряды не равны,
результат сравнения не должен зависеть от значений более младших, что
242
Гпава 4
и реализуется в данной схеме, т. к. при этом выходные сигналы компараторов
не зависят от значений управляющих. Такая структура имеет относительно
невысокое быстродействие, что обусловлено последовательным распростра-
нением сигналов управления.
Когда требуется выявить лишь факт равенства чисел, структура параллельно-
го компаратора может быть существенно упрощена, т. к. в данном случае
у чисел должны быть попарно равны все одноименные разряды. Определить,
равны они или нет, можно используя схему логической неравнозначности
(сумматор по модулю два). Далее необходимо сформировать сигнал логиче-
ской единицы при наличии нулевых результатов сравнения пар разрядов
(рис. 4.58).
Рис. 4.58. Схема устройства для выявления признака равенства чисел
Для ряда приложений требуется решать еще более простую задачу, а именно
сравнения числа с некоторой константой. Здесь можно использовать рас-
смотренные ранее многоразрядные компараторы, однако возможно создать
и более простые устройства.
Пусть к примеру, необходимо сформировать сигнал логической единицы,
если некоторое число А = К. То есть требуется создать узел, на выходе кото-
рого появится единичный сигнал, на наборе переменных , совпадающих
с фиксированными значениями разрядов . Для этой цели можно использо-
вать элемент И с количеством входов, равным разрядности чисел, причем
Цифровые узлы и устройства комбинационного типа 243
разряды Aj, соответствующие единичным значениям Kt, необходимо пода-
вать непосредственно, а соответствующие нулевым — в проинвертированном
виде. Тогда только при А = К на все входы элемента И поступят единицы
и на выходе также сформируется единичный сигнал. Если, к примеру, К = 10
(ЮЮг), то устройство будет выглядеть, как показано на рис. 4.59. В этом
случае число А преобразуется таким образом, чтобы при значениях его раз-
рядов 1010 оно трансформировалось в комбинацию из всех единиц.
Рис. 4.59. Принципиальная схема устройства для сравнения чисел с константой
4.10. Сумматоры двоичных кодов чисел
Сумматором называется устройство для арифметического сложения чисел.
В цифровых вычислительных машинах они представляются в двоичном коде,
и работа простейшего сумматора одноразрядных двоичных чисел может
быть описана, как показано в табл. 4.25. Из нее следует, что разрядность
суммы совпадает с разрядностью слагаемых, если они оба не равны единице.
Когда Aq = Во = 1, результат сложения получается равным 2 и разрядность
суммы становится на единицу больше, чем у слагаемых. Это явление называ-
ется переполнением разрядной сетки, а появляющаяся в старшем разряде едини-
ца — сигналом переноса. Обычно он обозначается буквой С (от английского
слова carry), а нижний индекс характеризует его вес.
Из таблицы следует, что алгебраические представления выходных функций
сумматора выглядят следующим образом:
$о= А) + А) = А) ® = А) + А) = А) + А)+
C}=Aq-Bq, (4.12)
244
Гпава 4
причем значения сигнала суммы совпадают с функцией логической неравно-
значности от операндов.
Из полученных соотношений вытекает, что структура рассматриваемого
сумматора будет иметь вид, представленный на рис. 4.60. Его условно-
графическое обозначение на принципиальных схемах, как функционального
узла, показано на рис. 4.61.
Таблица 4.25. Таблица истинности одноразрядного двоичного сумматора
^0 Во Ао + Во Сх So
0 0 0 0 0
0 1 1 0 1
1 0 1 0 1
1 1 2 1 0
2° 2° 2* 2°
Рис. 4.60. Структура одноразрядного
двоичного полусумматора
Рис. 4.61. Условно-графическое обозначение
одноразрядного двоичного полусумматора
на принципиальных схемах
Однако правильное название данного устройства — полусумматор. У полно-
го одноразрядного сумматора должен быть дополнительный вход для обра-
ботки сигнала переноса Со, имеющего тот же вес, что и разряды операндов.
Это необходимо при построении многоразрядных сумматоров, т. к. появ-
ляющиеся переносы требуется учитывать при суммировании более старших
разрядов.
При возникновении переноса Сх = 1, а при его отсутствии Сх = 0. Однако для
удобства считают, что сигнал переноса присутствует всегда, но в зависимо-
сти от ситуации принимает либо нулевое, либо единичное значение. В каче-
Цифровые узлы и устройства комбинационного типа
245
стве примера можно привести процедуру сложения чисел в десятичной сис
теме счисления (рис. 4.62).
1 6
+
1 3
0^ С = о
2 9
+
1 3
1 С = 1
ТТ
Рис. 4.62. Процедура сложения десятичных чисел с учетом переносов
Так как все суммируемые разряды имеют одинаковые веса, то описать работу
полного одноразрядного сумматора можно, как показано в табл. 4.26.
Для получения алгебраического представления выходных функций So и С]
удобно воспользоваться картами Карно (рис. 4.63).
Таблица 4.26. Таблица истинности полного одноразрядного сумматора
Со Ао «0 «о с,
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 I
1 1 1 1 1
2° 2° 2° 2° 2'
«0 А) * в0 А) * Во А) ’Во А) ’®о Ci А) * Во А) *Во А) ’Во А) Во
Со 1 0 1 0 CoZ 22 _L) 0 а_
0 1 0 1 Q 0 0 0
Рис. 4.63. Карты Карно для выходных сигналов полного одноразрядного сумматора
246
Гпава 4
Из карты для 50 следует, что эта функция ниминимизируема, а выражение
для Sj содержит три компоненты.
50 = Д) • Bq • Со 4- А) • Bq • Со 4- А) ’ *о ‘ Q + А) ’ * Q
Cl = Aq ‘ Bq + Cq • Aq + Cq • Bq = Aq • Bq • Cq • Aq ’ Cq • Bq .
Однако выражение для 50 можно преобразовать, используя операцию сум-
мирования по модулю два (функцию логической неравнозначности).
$о = А) ’ Bq • Со 4- Д) • Bq • Со 4- До • Bq • Со 4- А) • Во • Со =
= С0(А) ’ Bq 4- А) * Bq) + Cq(Aq • Bq 4- А) • Bq) =
= Со (А) ® Bq) 4- Cq(Aq ® Bq) = Cq® Aq® Bq.
В этом случае запись получается достаточно компактной, и схема сумматора
будет иметь вид, представленный на рис. 4.64.
А
А
Рис. 4.64. Структура одноразрядного двоичного сумматора
Структура ее верхней части представляет собой схему контроля четности.
Если проанализировать по таблице свойства функции 50 , то можно увидеть,
что она действительно принимает единичное значение, когда количество
единиц в трехразрядной комбинации Cq,Aq,Bq нечетное.
Промышленностью в составе серий цифровых микросхем выпускаются од-
норазрядные сумматоры — К155ИМ1, К555ИМ5 (по два в одном корпусе)
и ряд других.
Цифровые узлы и устройства комбинационного типа
247
В цифровых системах обработки информации требуется осуществлять про-
цедуру сложения многоразрядных чисел. Ее можно реализовать либо после-
довательным образом, либо параллельно. Разряды операндов не зависят друг
от друга, поэтому процесс их суммирования сводится к сложению разрядов,
имеющих одинаковые веса. Если при этом возникает перенос, то он должен
быть добавлен к сумме следующих по старшинству разрядов, как это показа-
но на примере суммирования чисел в десятичной и двоичной системах счис-
ления (рис. 4.65).
1 1
+ 9
j * С = 1
2 О
Рис. 4.65. Примеры сложения 1
10 11
+ 1 0 0 1
X X X X с
10 11
10 10 0
л с учетом межразрядных переносов
Отсюда следует, что для сложения чисел произвольной разрядности можно
использовать одноразрядный сумматор, подавая разряды на обработку по-
следовательно друг за другом и учитывая сигналы переносов. В этом случае,
процедура сложения чисел 11 и 9, представленных двоичными кодами 1011
и 1001, должна происходить так, как показано на рис. 4.66, где изображен
один и тот же сумматор в разные моменты времени. На первом этапе на него
поступают младшие разряды операндов и нулевой сигнал переноса. Млад-
ший разряд суммы, равный нулю, может быть считан с выхода 50, а единич-
ный сигнал переноса должен быть прибавлен на следующем шаге к значени-
ям соответствующих разрядов операндов. При этом сформируется разряд
суммы 5] и т. д.
Так как разрядность суммы на единицу больше разрядности слагаемых, то
для считывания с выхода 5о последнего разряда суммы 54 потребуется допол-
248
Гпава 4
нительный этап, на котором сигнал переноса необходимо передать на вы-
ход So- Для этого его надо просуммировать с двумя нулями.
Процесс сложения «-разрядных чисел в таком сумматоре займет n + 1 шаг.
Если среднюю задержку формирования выходных сигналов сумматора SM
принять за т, то время, требуемое для выполнения процедуры сложения, мо-
жет быть оценено как (п + 1)т без учета задержек во вспомогательных узлах.
Такой сумматор (рис. 4.67) должен содержать узел для последовательного
ввода (УПВ) разрядов слагаемых, а также устройство памяти (УП) для запо-
минания на один такт разряда переноса. Сам сумматор является комбинаци-
онным устройством, т. е. при поступлении новых данных сразу же изменится
и результат обработки, а т. к. сигнал переноса требуется в следующем такте,
то его необходимо запомнить.
Рис. 4.67. Структура последовательного многоразрядного сумматора
Несмотря на относительную простоту, существенным недостатком такого
сумматора является его низкое быстродействие, поэтому подобные узлы на-
ходят применение там, где скорость вычислений не имеет существенного
значения, например, в калькуляторах.
При работе с большими массивами цифровых данных, скорость вычислений
становится очень важной, и в этом случае используются параллельные мето-
ды обработки представления чисел и их обработки.
Так как в ходе суммирования разряды связаны только через сигналы перено-
сов, то структура параллельного двоичного сумматора на примере чётырех-
разрядного устройства может быть представлена, как показано на рис. 4.68.
Здесь операнды поступают одновременно (параллельно) и сигналы перено-
сов с предшествующих разрядов подаются на соответствующие входы сум-
маторов, обрабатывающих последующие. Такая структура называется парал-
лельным сумматором с последовательным распространением переносов.
Цифровые узлы и устройства комбинационного типа
249
Проверить правильность работы данного устройства можно на примере сло-
жения двоичных кодов чисел 14 (А = 1110) и 11 (В = 1011) (рис. 4.68).
Рис. 4.68. Схема параллельного четырехразрядного сумматора
с последовательным распространением переносов
Несмотря на идентичность одноразрядных сумматоров, их функции несколь-
ко отличаются. Это связано с тем, что здесь осуществляется обработка ариф-
метических данных и поэтому значение разряда определяется не только его
состоянием (0, 1), но и местоположением, т. е. весом. Отсюда следует, что
для получения правильного результата разряды данных на такой сумматор
требуется подавать в строго определенном порядке.
Быстродействие этой схемы можно оценить, зная время задержки появления
сигнала суммы и переноса — тс .В первом приближении их можно счи-
250
Гпава 4
тать равными т. Тогда условная диаграмма процедуры сложения будет вы-
глядеть, как показано на рис. 4.69.
Со=О
А» So С] 50 С, 50 С] *о С]
А $1 с2 $1 С2 С2 $1 ^2
Az В^ $2 s2 с3 S2 С3 52 С3
43 В3 • S'3C'4 • s; с; s'с; S3C4
т т т т
Рис. 4.69. Диаграмма выполнения операции сложения многоразрядных чисел
Через время т после поступлния операндов сформируется правильное значе-
ние нулевого разряда суммы So и переноса в первый разряд Q . Остальные
разряды суммы и переносов, отмеченные штрихами, могут иметь неверные
значения, т. к. к этому моменту правильное значение Q только поступит на
соответствующий вход второго сумматора и на его обработку совместно
с разрядами А] , также понадобится интервал времени т.
Таким образом через 2т истинными будут значения разрядов суммы 50, 5],
через Зт — 50,5р5з и т. д. Отсюда следует, что несмотря на параллельное
(одновременное) поступление всех разрядов операндов, правильное значение
суммы может быть считано лишь через 4т. В общем случае этот интервал
зависит от разрядности суммируемых чисел и максимальное время задержки
такого устройства равно t3 = пт, где п — количество разрядов слагаемых.
Наличие множителя п объясняется тем, что перенос на сумматор, обрабаты-
вающий последний разряд, поступает, пройдя п -1 последовательно соеди-
ненных аналогичных узлов.
На принципиальных схемах четырехразрядный сумматор изображается, как по-
казано на рис. 4.70. Такие устройства можно использовать для построения сум-
маторов большей разрядности, соединяя их соответствующими выходами и вхо-
дами переносов. Схема восьмиразрядного варианта представлена на рис. 4.71.
Для суммирующих блоков с внутренним последовательным переносом такой
способ соединения является единственно возможным. При этом задержка
формирования результата будет возрастать пропорционально их количеству.
В общем случае, если использовать к штук и-разрядных блоков, то время
задержки сложения N = кп -разрядных чисел будет определяться соотноше-
нием t3 = кпт.
Цифровые узлы и устройства комбинационного типа
251
Рис. 4.70. Условно-графическое обозначение
четырехразрядного сумматора
Рис. 4.71. Схема восьмиразрядного
двоичного сумматора
Повысить быстродействие многоразрядного сумматора можно, ускорив про-
цесс формирования и передачи сигналов переноса по разрядам.
Пусть имеется устройство — схема формирования переноса (СФП), которое
по результатам анализа разрядов операндов способно сформировать сигнал
выходного переноса с задержкой т. Структура четырехразрядного суммато-
ра в этом случае будет выглядеть, как показано на рис. 4.72.
Однако к повышению быстродействия суммирующего блока данное решение
не приведет, т. к. несмотря на то, что перенос С4 появится с задержкой т, ре-
зультат сложения сформируется не ранее, чем через 4т (пт в суммирующем
блоке соответствующей разрядности).
252
Гпава 4
Рис. 4.72. Схема параллельного четырехразрядного сумматора
с последовательно-параллельным распространением переносов
Вместе с тем при последовательном соединении к таких блоков время выпол-
нения сложения будет определяться соотношением t3 = (к - 1)т 4- т. За проме-
жуток времени (к - 1)т перенос достигнет последнего блока и пт понадобится
для завершения процедуры сложения старших разрядов операндов.
Цифровые узлы и устройства комбинационного типа
253
Если аналогичные схемы СФП подключить к входам переносов всех одно-
разрядных сумматоров внутри блока, то задержка формирования суммы ста-
нет равной 2т при любой его разрядности (рис. 4.73).
Для структуры из к штук n-разрядных блоков она составит
t3 = (к - 1)т 4- 2т = (к 4- 1)т, т. е. быстродействие такого многоразрядного сум-
матора окажется существенно выше, чем у предыдущих вариантов.
Рис. 4.73. Схема параллельного сумматора с параллельным распространением переносов
254
Гпава 4
Можно ли в принципе создать устройства, формирующие переносы в старшие
разряды, не дожидаясь промежуточных результатов сложения? Сигнал переноса
одноразрядного сумматора описывается соотношением Q = АцВ0 .+ C0(Aq + BQ).
Если аналогичное устройство применяется для сложения следующих по
старшинству разрядов, то в данной формуле изменятся индексы, т. е.
С2 = AlBi + С1(А1 +В]). Это выражение можно преобразовать следующим
образом
С2 = AlBl + (А, + В} )(АоВо + Со( Ао + Во)), (4.13)
т. е. перенос С2 можно получить, не дожидаясь сигнала Q, а обработав все
разряды операндов и сигнал входного переноса Со.
При такой форме представления функции переноса выигрыша в скорости
формирования Q не будет, т. к. из-за последовательной процедуры обработ-
ки задержка появления выходного сигнала составит 5тлэ и она окажется
примерно такой же, как и в двухразрядном сумматоре с параллельным рас-
пространением переносов (рис. 4.74).
А)
«о
Со
А
В1
Рис. 4.74. Схема формирования переноса во второй разряд сумматора
в соответствии с выражением (4.13)
Однако если это выражение преобразовать, в частности раскрыть скобки, то
оно трансформируется к виду:
С2 = A]Z?i + AqA^Bq 4- AqBqB} 4- ДоА]Со 4- BqA^Cq 4- AqB^Cq 4- BqB^Cq . (4.14)
Реализация функции C2 в новом представлении (рис. 4.75) позволит осуще-
ствить параллельную обработку компонент, что существенно.уменьшит вре-
Цифровые узлы и устройства комбинационного типа
255
мя формирования сигнала переноса до 2тлэ. Аналогичным образом реша-
лась задача повышения быстродействия приоритетного шифратора.
Сумматоры с такой внутренней структурой называются сумматорами с па-
раллельным переносом. Однако их каскадирование возможно только путем
соединения выхода переноса предыдущего блока с соответствующим входом
последующего, т. е. максимальная задержка формирования результата будет
равна (Л + 1)т.
Рис. 4.75. Схема формирования переноса во второй разряд сумматора
в соответствии с выражением (4.14)
Если подобные формирователи переносов устанавливать между суммирующи-
ми блоками, то при теоретической задержке в Зт структура сумматора из п
блоков будет нерегулярной, т. к. каждой последующей схеме придется обраба-
тывать весь предшествующий набор операндов. То есть схемы формирования
переноса должны иметь разную конфигурацию, и, кроме того, резко возрастет
количество связей между элементами такого многоразрядного сумматора.
256
Гпава 4
Повысить быстродействие при сохранении регулярности структуры оказа-
лось возможным после разработки сумматоров с ускоренным переносом.
В них схемы формирования переносов выносятся за суммирующие блоки,
а с целью уменьшения числа связей на сумматоры возлагается частичная об-
работка сигналов переносов.
Для этого функция С,-= А,В,-+(А,-+ В,)С(_], описывающая сигнал переноса
в i -том разряде, представляется в виде С, = G( + . Компонента G, = AiBi
называется функцией генерации, а = А( + В, — распространения переноса,
и задача их формирования возлагается на одноразрядные сумматоры. Работа
схемы ускоренного переноса (СУП) для четырех разрядов сумматора будет
описываться системой уравнений (4.15), а его структура имеет вид, представ-
ленный на рис. 4.76.
Ct = Go + Д)С0
С2 = Gt + PxGq + /}^С0
С3 = G2 + P2G, + PjPiGq + P,^P0C0
C4 = G3 + P3G2 + Pt^Gj + P3P>P\Gq + P3P2P{PQCQ.
Последнее выражение в (4.15) представляет сигнал переноса в следую-
щий суммирующий блок и может быть записано как С4 = G + РС0, где
G = G3 + P3G2 + P3P3Gj + P3P2P]Go , a P = P3P2PIPOCO . Это позволяет рассмат-
ривать каждый такой блок как эквивалент некоторого сумматора со стан-
дартными значениями функций распространения и генерации переноса, что
дает возможность объединять их в многоразрядную структуру (рис. 4.77) по-
средством аналогичных схем ускоренного переноса (СУП).
Задержка формирования сигнала в представленном четырехразрядном сум-
маторе составит Зт (по т на формирование функций P,G, переносов во все
разряды и самого результата).
Время задержки в шестнадцатиразрядном сумматоре, в котором четырехраз-
рядные блоки объединяются через схемы ускоренного переноса, составит
4т, а в шестидесятичетырехразрядной структуре — 5т.
Промышленностью выпускается большой ассортимент микросхем суммато-
ров в интегральном исполнении: К155ИМЗ — четырехразрядный параллель-
ный сумматор с последовательными переносами, К555ИМ6 — аналогичный
сумматор, с параллельными переносами между разрядами, К155ИПЗ — мно-
гофункциональное устройство, включающее четырехразрядный сумматор
с ускоренным переносом, К155ИП4 — четырехразрядная схема ускоренного
переноса.
Цифровые узлы и устройства комбинационного типа
257
Рис. 4.76. Структура
четырехразрядного сумматора
с ускоренным переносом
Рис. 4.77. Объединение
четырехразрядных сумматоров
через схёму ускоренного переноса
• Таблица 4.27, Сравнительные характеристики сумматоров различных структур
N=16> n=4, к=4 Структура Время задержки теоретическое Время задержки реальное Тип микросхем
С последовательным переносом 16т 180 нс К155ИМЗ
С параллельным переносом в сумматоре и последовательным между блоками 5т 75 нс К555ИМ6, К155ИПЗ
С ускоренным переносом 4т 50 нс К155ИПЗ К155ИП4
258
Гпава 4
В табл. 4.27 представлены результаты сравнения быстродействия 16-
разрядных параллельных сумматоров, построенных на основе четырехраз-
рядных блоков.
4.11. Устройства вычитания
двоичных кодов чисел
Операцию вычитания в любой позиционной системе счисления можно
представить как сложение уменьшаемого с отрицательным вычитаемым
15-7 = 15 + (-7). То есть процедуру вычитания двоичных кодов чисел мож-
но реализовать с использованием сумматоров. Однако при этом необходимо
каким-либо образом представлять в двоичном коде отрицательные числа.
Так как цифровые логические элементы воспринимают два уровня сигналов,
один из которых обозначается нулем, а другой — единицей, то знак числа
может быть закодирован лишь одним из них. В частности, в разрядную сетку
добавляется знаковый разряд, который располагается левее самого старшего
и принимает нулевое значение, если число положительное и единичное, ко-
гда оно меньше нуля.
Формально с кодами знаков могут проводиться те же действия, что и с разря-
дами числа, однако их результат требуется дополнительно интерпретировать.
Кроме двоичного кода для представления чисел используются инверсный
(обратный) и дополнительный. Инверсный код образуется путем преобра-
зования нулей во всех, кроме знакового, разрядах в единицы и наоборот,
а дополнительный код получается из инверсного арифметическим прибавле-
нием к его младшему разряду единицы. Таким образом, запись прямого кода
числа +12 будет выглядеть как 0 1100, инверсного — 0 ООП, а дополнитель-
ного — 0 0100 (здесь при прибавлении единицы образуются переносы
в старшие разряды).
Последний вид кода называется дополнительным потому, что число, которое
им представлено, дополняет исходное до ближайшей старшей степени осно-
вания системы счисления. В приведенном примере последняя запись соот-
ветствует десятичному числу 4, которое дополняет исходное 12 до 24, т. е.
до 16. Дополнительный код может быть сформирован в системе счисления
с любым основанием. К примеру, в десятичной системе дополнительный код
13 будет равен 87, т. к. 87 = 100 - 13.
Используя понятие дополнительного кода, операцию вычитания можно заме-
нить сложением уменьшаемого с дополнительным кодом вычитаемого, если
не учитывать переполнение разрядной сетки.
Цифровые узлы и устройства комбинационного типа 259
Например: 64 - 13 -+ 64 + 87 = 64 + (100 - 13) = 64 - 13 + 100 64 - 13 = 51.
Когда вычитаемое больше уменьшаемого, то ситуация будет следующей
13 - 64 -> 13 + 36= 13 + (100-64)= 100 + (13-64)= 100-51 =49. То есть
если результат отрицательный, он оказывается представленным в дополни-
тельном коде.
Аналогичные примеры можно привести и для двоичных кодов чисел со зна-
01101
ком 11011 13-5 = (+13) +(-5) =+8.
101000
Дополнительный код 5 — это прямой код одиннадцати, т. е. комбинация
1011. В предложенном примере наблюдается перенос из знакового разряда,
который не учитывается.
00110
В примере 10011 6-13 = (+6) + (-13) =-7 дополнительный код 13 равен
11001
ООП. В данном случае результат оказался равным -9, но т. к. он отрицателен,
то представлен в дополнительном коде, что соответствует числу 7 в прямом.
Таким образом, чтобы реализовать устройство для вычитания двоичных ко-
дов чисел, потребуется сумматор соответствующей разрядности и преобразо-
ватель прямого кода в дополнительный. Его синтез можно провести, исполь-
зуя алгоритм получения дополнительного кода из прямого, путем
инвертирования разрядов, а затем прибавления к младшему единицы. Схема
такого устройства приведена на рис. 4.78.
Здесь операнд А равен нулю, а единица прибавляется через разряд переноса
Со, хотя это можно сделать и через вход А$. Разрядность сумматора в таком
преобразователе должна быть равна разрядности числа, т. к. для некоторых
кодов, к примеру В = 0000, (Винв = 1111) и возникающий в младшем разряде
перенос будет перемещаться по всем остальным вплоть до старшего.
Этот же узел может быть использован и для преобразования дополнительно-
го кода в прямой, т. к. если А* дополняет А до некоторого числа, то верно
и обратное утверждение, что А дополняет А* до этого же числа. В общем
случае Лдоп = Рк -Апр, следовательно Лпр = Рк - Ядоп .
В данном устройстве при преобразовании кодов реализуется операция
О+Лдоп = 0 + (1 + Бинв). Если на входы Ai сумматора вместо нулей подавать
произвольные числа, то оно будет выполнять операцию вычитания А-В,
формируя положительный результат в прямом коде, а отрицательный в до-
260
Гпава 4
полнительном (рис. 4.79). Хотя знаковые разряды здесь не представлены, но
информация о знаке результата формируется на выходе переноса С4 в ин-
версном виде.
Рис. 4.78. Схема преобразователя прямого кода в дополнительный
Рис. 4.79. Схема устройства для вычитания двоичных кодов чисел
Цифровые узлы и устройства комбинационного типа
261
Рассмотренную схему можно превратить в универсальный суммирующе-
вычитающий узел. Если на входы Bj подать прямой код числа и установить
сигнал входного переноса равным нулю, то выполнится операция А + В,
а если инверсный и единичное значение переноса, то А- В. Для реализации
такого устройства потребуется, при нулевом, к примеру, значении управ-
ляющего сигнала V, передавать входной операнд без изменений, а если
V = 1, инвертировать его разряды.
Эту функцию может выполнить управляемый инвертор, реализованный на
сумматорах по модулю два, и схема суммирующе-вычитающего блока будет
иметь вид, представленный на рис. 4.80.
Рис. 4.80. Схема суммирующе-вычитающего узла
Используя управляемые инверторы, можно создать устройство, автоматиче-
ски преобразующее результат вычитания в прямой код (рис. 4.81). Здесь
если значение сигнала sign = 0, то преобразования кода не происходит,
262
Гпава 4
а при sign = 1 дополнительный код, которым представляется отрицательный
результат вычитания, трансформируется в прямой.
Рис. 4.81. Схема устройства для автоматического преобразования отрицательного результата
из дополнительного кода в прямой
4.12. Сумматоры
двоично-десятичных кодов
Цифровые данные, предназначенные, в частности, для систем отображения
информации, часто представляются и обрабатываются в кодах, отличных от
двоичного, например, в двоично-десятичном. Его особенность в том, что ка-
ждая цифра десятичного числа преобразуется в четырехразрядную двоичную
комбинацию (тетраду) независимо от других.
Так как цифр десять, то некоторые комбинации, имеющиеся в четырехраз-
рядном двоичном коде, в двоично-десятичном будут отсутствовать. Как следу-
ет из табл. 4.28, для чисел в пределах от 0 до 9 они совпадают, а далее начи-
наются отличия, связанные как со структурой тетрад, так и с формированием
переносов в старшие разряды кодов.
Цифровые узлы и устройства комбинационного типа
263
Таблица 4.28, Соответствие двоичных и двоично-десятичных кодов чисел
Десятичное число Двоичный код Двоично-десятичный код
0 0000 0000
1 0001 0001
2 0010 0010
3 ООП ООН
4 0100 0100
5 0101 0101
6 ОНО оно
7 0111 0111
8 1000 1000
9 1001 1001
10 1010 1 0000
11 1011 1 0001
12 1100 1 0010
13 1101 1 ООН
14 1110 1 0100
15 1111 1 0101
16 1 0000 1 оно
17 1 0001 1 0111
18 1 0010 1 1000
19 1 ООН 1 1001
20 1 0100 10 0000
В стандартных позиционных кодах каждый разряд имеет свой вес, равный
соответствующей степени основания системы счисления, как это показано на
рис. 4.82 для числа 175ю. В двоично-десятичном коде используется двойное
взвешивание. Одноименные разряды всех тетрад имеют одинаковые веса 8,4,
2 и 1, а самим тетрадам приписываются веса, кратные степеням 10.
264
Гпава 4
Десятичный код
Веса разрядов
1 7 5
102 10' 10°
Двоичный код 10 10 1 1 1 1
Веса разрядов 27 26 25 24 23 22 21 2°
Двоично-дес. код 0 0 0 1 0 111 0 1 0 1
Веса разрядов 23 22 21 2° 23 22 21 2° 23 22 21 2°
Веса тетрад 102 10* 10°
Рис. 4.82. Представление числа 175 в различных системах счисления
Суммировать числа, представленные в двоично-десятичном коде, и получать
аналогичный результат можно, используя стандартные подходы либо уже
имеющиеся технические решения. В частности, если преобразовать двоично-
десятичные коды операндов в двоичные, то для их сложения можно исполь-
зовать двоичные сумматоры, а результат трансформировать в двоично-
десятичный код с помощью дополнительного преобразователя. Однако такое
решение получается громоздким (рис. 4.83).
Рис. 4.83. Структура устройства для сложения двоично-десятичных кодов чисел
Если создать сумматор двоично-десятичных кодов для одной тетрады, то
объединяя такие узлы по входам и выходам переноса, можно наращивать
разрядность обрабатываемых операндов.
Так как комбинации двоично-десятичного кода тетрады совпадают с соот-
ветствующими для двоичного кода, то в принципе их можно складывать
в четырехразрядном двоичном сумматоре. Результат будет верным, пока зна-
чение суммы не превысит 9, т. е. вплоть до кодовой комбинации 1001. Далее
на выходах сумматора начнут формироваться кодовые комбинации, которых
не существует в двоично-десятичном коде. Кроме того, пока результат лежит
в пределах от 10 до 15, переноса в двоичном сумматоре нет, а в двоично-
десятичном он должен появиться.
Цифровые узлы и устройства комбинационного типа
265
Таким образом, здесь потребуется коррекция результата. При сложении,
к примеру, чисел 7 и 5 (их коды 0111 и 0101) в двоичном сумматоре получит-
ся код числа 12 (1100). В двоично-десятичном коде результат должен выгля-
деть как 1 0010, т. е. как 10 и 2 по отдельности. Такое преобразование можно
осуществить, если из исходного числа вычесть 10 и сформировать сигнал
переноса в следующую тетраду.
Для реализации корректора потребуется устройство анализа выходного кода
двоичного сумматора, которое формировало бы, к примеру, сигнал, равный
нулю, если код меньше или равен 9, и единичный в остальных случаях. Здесь
можно использовать параллельный четырехразрядный цифровой компаратор,
но целесообразнее построить специальное устройство. Оно окажется проще,
т. к. в данной ситуации требуется сравнивать код с конкретным числом.
Связь между выходными сигналами сумматора и функцией у анализатора
приведена на рис. 4.84.
У
о
о
о
0
10
11
12
13
14
15
0 1
1 1
0 1
1 1
0 1
1 1
Рис. 4.84. Связь выходного сигнала анализатора
со значениями разрядов суммы двоичного сумматора
Из рисунка следует, что у = 1, если S3 и S2 либо S3 и 5] равны единице.
В остальных случаях искомая функция обращается в нуль. Таким образом
она имеет вид у = 53 • S2 + S3 • S].
266
Гпава 4
Чтобы провести коррекцию, необходимо в случае, когда у = 1, вычесть из
кода, сформированного сумматором, число 10. С этой целью потребуется
прибавить к его результату дополнительный код десяти, т. е. число 6 (кодо-
вая комбинация 0110). Таким образом, в схеме необходим дополнительный
двоичный сумматор, в котором, если у = 0, исходный результат складывался
бы с нулем, а при у = 1 — с шестеркой. Сравнивая коды этих чисел (ОНО
и 0000), можно сделать вывод, что на входы Во и В3 второго сумматора
должны быть поданы логические нули, а на входы Вх и В2 сигнал, соответ-
ствующий значению функции у.
Результат сложения двоично-десятичных кодов может оказаться больше 15.
Например, при сложении чисел 9 и 8, сумма получается равной 17. В двоич-
ном сумматоре при этом появится сигнал переноса и на его выходах сформи-
руется кодовая комбинация 10001: С4 = 1, 53 = 0, 52 = 0,' = 0, 50 = 1, и ре-
зультат не будет исправлен, хотя это необходимо.
Процедура коррекции в данной ситуации проводится следующим образом. Дво-
ичный сумматор представляет число 17 как 16+1, но 16=10 + 6,
а 17 = 10 + 6 + 1. Наличие 10 говорит о том, что должен сформироваться сигнал
переноса в следующую тетраду, а кроме того, к результату работы первого сум-
матора нужно прибавить 6. Это можно сделать принудительно, установив при
возникновении переноса С4 единичное значение функции у, для чего ее необ-
ходимо представить в виде у = 53 • S2 + S3 • S] + С4. При этом схема сумматора
двоично-десятичных кодов чисел будет выглядеть, как это показано на рис. 4.85.
Рис. 4.85. Схема сумматора двоим но-десятичных кодов чисел
Цифровые узлы и устройства комбинационного типа
267
4.13. Арифметико-логические устройства
Центральной частью процессора любой цифровой вычислительной машины
от простейших контроллеров до современных персональных компьютеров
является арифметико-логическое устройство — АЛУ (рис. 4.86). Его основой
служит многоразрядный сумматор, схема которого дополнена логикой, рас-
ширяющей функциональные возможности АЛУ и обеспечивающей пере-
стройку с одной операции на другую.
Эта перестройка осуществляется путем подачи На АЛУ соответствующего
набора управляющих сигналов, называемого командой. По одной команде
АЛУ может складывать числа, по другой вычитать, по третьей выполнять
логические операции над разрядами входных данных, к примеру, инвертиро-
вать их и т. п. Если команды и данные подавать в определенной последова-
тельности, то будет производиться соответствующая обработка поступающей
цифровой информации. Комбинируя команды, управляющие работой АЛУ,
можно реализовывать разные процедуры обработки цифровых сигналов.
С этой точки зрения АЛУ является программируемым устройством, т. е. оно
268
Гпава 4
способно работать по заранее сформированной последовательности команд,
которая называется программой.
АЛУ в составе серий цифровых микросхем выпускаются в основном для об-
работки четырехразрядных операндов. Это связано с числом внешних выводов
корпуса, требуемых для подачи входных, управляющих сигналов и получе-
ния результата. Одной из таких микросхем является К155ИПЗ, изображаемая
на схемах, как это показано на рис. 4.86. У нее имеются входы операн-
дов, а также вход и выход переноса, сигналы на которых воспринимаются
и формируются в инверсном виде. Нулевой уровень на входе Со соответст-
вует его наличию, а единица — отсутствию. Так как аналогичная ситуация
наблюдается и сигналом на выходе С4, то для увеличения разрядности обра-
батываемых чисел, АЛУ по этим входам и выходам можно соединять непо-
средственно.
Кроме этого в АЛУ формируются функции генерации и распространения пе-
реноса, что позволяет для увеличения разрядности объединять их группами
по четыре через схемы ускоренного переноса. Для выбора операции, выпол-
няемой АЛУ, служат пять управляющих входов. Сигнал на одном из них —
М переключает вид реализуемой функции (логическая либо арифметиче-
ская). Комбинируя сигналы на остальных управляющих входах— 50-г-53,
можно при М= 1 выбрать любую из шестнадцати логических функций от
двух переменных либо, если А/= 0, 16 вариантов арифметических и арифме-
тико-логических операций, что отражено в табл. 4.29.
Таблица 4.29. Виды операций, выполняемых АЛУ
Выбор функции М=1 м=в
s3 $2 51 50 Логические операции Арифметические операции
Со = 1 «PI II о
0 0 0 0 Fi = \ F = A F = A + l
0 0 0 1 Fi=Ai^Bi F = Av В F = (AvB)+l
0 0 1 0 Fi=AiABi F = AvB F = (AvB)+l
0 0 1 1 Fi=0 F = -l F=0
0 1 0 0 Ъ = А,аВ, F = A + (AaB) F = A + (AaB) + \
0 1 0 0 F = (AvB) + (AvB) F = (AvB) + (AvB)+l
Цифровые узлы и устройства комбинационного типа
269
Таблица 4.29 (окончание)
Выбор ( >ункции М = 1 M = Q
^3 $2 S1 5о Логические операции Арифметические операции
Co = l Co=O
0 1 1 0 Ft = Д Ф 5,- F = A-B-\ F = A-B
0 1 1 1 7=] лВ, F = (Aa5)-1 F = AaB
1 0 0 0 F = А + (АлЯ) F = А + (АлВ) + 1
1 0 0 1 /7 = А ©в, F = A+B F=A+B+\
1 0 1 0 /•=в,. F = (Av5) + (AaB) F = (AvB) + (Aa£) + 1
1 0 1 1 /<.=АлВ,. F = (AaB)-1 F = А л В
1 1 0 0 /•=1 F = A + A F = A+ A +1
1 1 0 1 /•=Avb,. F = (AvB) + A F = (AvB) + A + l
1 1 1 0 Fi = AivBi F = (AvB) + A F = (AvS) + A+l
1 1 1 1 F = A-l F = A
Логические операции над данными осуществляются поразрядно, т. е. для ка-
ждой пары одноименных разрядов операндов. В этом случае четырехразряд-
ные кодовые комбинации, поступающие на входы А и В, воспринимаются как
наборы пар независимых логических переменных. Если, к примеру, задать
операцию Д v , то произойдет поразрядное логическое сложение и резуль-
таты будут переданы на соответствующие выходы АЛУ. В данной ситуации
разряды выходного кода не связаны друг с другом.
При реализации арифметических операций операнды Д и воспринима-
ются как двоичные коды чисел, и если реализуется сложение, то происходит
арифметическое суммирование разрядов с учетом как входного, так и меж-
разрядных переносов. Так как логическая единица на входе Со АЛУ воспри-
нимается как отсутствие, а ноль наличие переноса, то в зависимости от зна-
чения этого сигнала, итог арифметической операции будет отличаться на
единицу. При этом положительные результаты формируются в прямом коде,
а отрицательные в дополнительном.
Арифметико-логические (смешанные) операции реализуются АЛУ в два эта-
па. Сначала производится поразрядная логическая обработка операндов,
270
Гпава 4
а затем арифметическое действие с учетом переносов между разрядами.
К примеру операция (Av В) + (Av В) при А = 0110 и В = 0100 будет выпол-
няться следующим образом. Сначала сформируются функции A v В = 0110 и
A v В = 1111, затем произойдет арифметическое сложение получившихся чи-
сел и, в зависимости от состояния входа переноса, на выходах Fi получится
результат 0101 либо ОНО. Так как сумма в обоих случаях больше пятнадца-
ти, то сигнал на выходе С4 примет нулевое значение.
В таком АЛУ имеется выход с открытым коллектором, обозначаемый двумя
значками равенства. Сигнал логической единицы на нем будет формировать-
ся при подключении внешнего резистора и равенстве чисел, поступающих на
входы Д и АЛУ, если задана операция их вычитания.
4.14. Умножители двоичных кодов чисел
Процедура умножения двоичных кодов чисел достаточно часто встречается
при цифровой обработке сигналов? Если рассматривать целые числа, то ум-
ножение можно представить как многократное сложение. К примеру, чтобы
умножить 3 на 5, требуется тройку пять раз сложить с самой собой. Однако
время выполнения этой процедуры будет достаточно велико и, кроме того,
оно окажется зависимым от величины множителя.
Другие подходы к реализации процедуры перемножения чисел требуют мно-
гократного последовательного выполнения операций сложения и сдвига. Их
количество, а следовательно, скорость получения результата умножения,
также зависят от разрядности множителя.
Разработка специальных алгоритмов умножения позволила создать так назы-
ваемые параллельные или матричные умножители. Одна из их разновидно-
стей называется множительным блоком (МБ), а другая — множительно-
суммирующим блоком (МСБ). Последние обеспечивают возможность нара-
щивания разрядности обрабатываемых операндов.
Работу матричного множительного блока можно пояснить на примере пере-
множения двух трехразрядных чисел, представленных в двоичном коде
(рис. 4.87). На первом этапе разряды множимого умножаются на младший
разряд множителя, затем на старший и т. д. Полученные наборы частичных
произведений суммируются со сдвигом на один разряд влево.
Так как таблица умножения в двоичной системе счисления идентична табли-
це, описывающей операцию конъюнкции двух логических переменных, то
получение компонент частичных произведений можно реализовать на эле-
ментах 2И. Для данного примера их понадобится 9.
Цифровые узлы и устройства комбинационного типа
271
Р5 Ра Рз Рг Ъ Ро
Рис. 4.87. Пример умножения двух трехразрядных двоичных чисел
Далее произведения разрядов необходимо просуммировать по столбцам
с учетом переносов, и в итоге получится результат, равный произведению
чисел. Его разрядность будет равна сумме разрядностей сомножителей.
Формирование разрядов произведения можно произвести путем последова-
тельного сложения пар соответствующих компонент, используя для этого
полные одноразрядные двоичные сумматоры, условное обозначение которо-
го приведено на рис. 4.88.
Рис. 4.88. Структура ячейки параллельного умножителя
Как следует из записи операции перемножения, разряд Р} получается при
сложении компонент a}bQ и aobi, на вход переноса Со сумматора при этом
потребуется подать ноль. При суммировании компонент a2bQ, , необхо-
димо учесть перенос из предыдущего разряда и передать сигнал переноса
в следующий.
Структура параллельного умножителя, реализующего данный алгоритм, бу-
дет выглядеть, как это показано на рис. 4.89. Задержка формирования произ-
272
Гпава 4
ведения здесь определяется наиболее длинной цепочкой прохождения про-
межуточных результатов, и для разрядов Р4 и Р5 она составит 4т5+тлэ.
У перемножителя чисел с разрядностями тип она будет равна
(т + п-2)т5 +тлэ.
Рис. 4.89. Структура параллельного умножителя 3x3
Построить параллельные умножители большей разрядности можно, наращи-
вая рассмотренную структуру либо объединяя множительно-суммирующие
блоки, которые реализуют операцию P=A*B+C+D. Примером такого
блока является микросхема К555ИП8, выполняющая умножение четырехраз-
рядного числа на двухразрядное и прибавление к результату пары чисел
с разрядностью 4 и 2. Пример организации связей между такими блоками для
построения умножителя двух четырехразрядных чисел приведен на рис. 4.90,
а структура умножителя на рис. 4.91. Входы D будут задействованы при раз-
рядности перемножаемых чисел большей четырех.
Возрастание задержек получения результата с увеличением разрядности чи-
сел привело к необходимости разработки иных алгоритмов быстрого умно-
жения. При реализации одного из них, называемого модифицированным ал-
горитмом Бута, умножение происходит сразу на два разряда. Это позволяет
сократить количество операций сложения в ходе формирования частичных
произведений и уменьшить длины цепочек последовательного прохождения
сигналов.
Цифровые узлы и устройства комбинационного типа
273
а3 а2 а\ а0
Ь2 Ьх bQ
I Яз^о а2Ь0 а\Ь* аоьо ]
[ с а3Ь\ а2Ьу atb{ а0Ь1 I
+ + + +
Г-------------------------------------
I а3Ь2 а2Ь2 а}Ь2 айЬ2 [
! с а3Ь3 а2Ь3 ахЬ3 а0Ь3 ।
Р7 Р6 Р5 Р4 Р3 Р2 Р, Ро
Рис. 4.90. Пример умножения двух четырехразрядных двоичных чисел
с использованием множительно-суммирующих блоков (МСБ)
Рис. 4.91. Структура умножителя четырехразрядных двоичных чисел
на основе множительно-суммирующих блоков (МСБ)
Промышленностью в интегральном исполнении выпускаются функциональ-
но законченные блоки для быстрого умножения двух восьмиразрядных чи-
сел — микросхема К1802ВРЗ, двенадцатиразрядных — К1802ВР4 и шестна-
дцатиразрядных — К1802ВР5. Время выполнения операции умножения у них
составляет порядка 1004-120 нс. В настоящее время аналогичные устройства
встраиваются в сопроцессоры и ряд микроконтроллеров.
274
Гпава 4
Контрольные вопросы
1. В чем принципиальное отличие последовательностных устройств от ком-
бинационных?
2. В чем причина возникновения состязаний в цифровых устройствах?
3. Чему равно количество выходов у полного дешифратора с шестью
управляющими входами?
4. Какая из структур дешифраторов обладает минимальной задержкой?
5. Какой код будет сформирован на выходе шифратора приоритетов при
входной кодовой комбинации 10001001?
6. Сколько логических функций можно реализовать на мультиплексоре
3—>8?
7. Можно ли определить с помощью схемы контроля четности возникнове-
ние ошибок в двух разрядах проверяемого слова?
8. За какое минимальное количество шагов можно получить результат
сравнения двух восьмиразрядных чисел в последовательном компарато-
ре, если они не равны?
9. Область применения мажоритарных элементов?
10. В каком устройстве входной и выходной код связаны соотношением
N =2N
1УВЫХ ^1УВХ •
11. Какое максимальное число может быть получено на выходах четы-
рехразрядного двоичного сумматора?
12. Какова максимальная разрядность суммы двух восьмиразрядных чисел?
13. Чему равен сигнал переноса в одноразрядном двоичном сумматоре при
Л=о, во = о, Со = 1?
14. Чему будет равен дополнительный код числа 10110?
15. Какое число необходимо прибавить к двоичному коду числа 15 вместо
вычитания кода числа 9?
16. Можно ли с помощью АЛУ умножить операнд на 2?
17. Какой элемент понадобится для реализации умножителя двух однораз-
рядных чисел?
18. Какое максимальное’число может быть сформировано на выходе умно-
жителя двух четырехразрядных двоичных операндов?
19. Сколько одноразрядных сумматоров потребуется для реализации парал-
лельного умножителя 5x5?
Глава 5
Цифровые устройства
последовательностного типа
5.1. Триггеры
Простейшим представителем последовательностных устройств является
триггер, обобщенная структура которого имеет вид, представленный на
рис. 5.1, а функция, описывающая состояние выхода в i-й момент времени,
выглядит следующим образом: yi = /(Х^у^). Здесь Xi — входное воздей-
ствие, представляющее собой набор сигналов Ло,х1....хлЧ. Таким образом,
выходное состояние триггера зависит как от входного воздействия, так и от
его предшествующего состояния. Как следует из структуры, в состав тригге-
ра входит комбинационное устройство и узел памяти, кроме того присутству-
ет цепь обратной связи.
Приведенная функция называется функцией возбуждения и обычно записы-
вается в форме yf-+i =/(Х|-,у/), которая представляет состояние триггера
после воздействия. Часто состояние у1+1 обозначается у+.
Рис. 5.1. Структура триггера как последовательностного узла
276
Гпава 5
При поступлении управляющих сигналов триггер может переходить в одно
из двух возможных состояний, а вследствие наличия узла памяти сохранять
любое из них до следующего воздействия.
Простейший триггер представляет собой систему с двумя входами управле-
ния, обозначаемыми R (от слова Reset), S (Set) и выходом Q . Его условно-
графическое обозначение как функционального элемента приведено на
рис. 5.2. Работу такого триггера можно описать, определив его реакцию на
входные воздействия. Под воздействием понимается любая комбинация сиг-
налов на входах Л и S: 00, 0 1, 1 0 и 1 1.
R S Т
Рис. 5.2. Условно-графическое изображение триггера на принципиальных схемах
Пусть при R = 0,5=0 триггер сохраняет свое предыдущее состояние, т. е.
Q+=Q, если R = 0,5 = 1 переходит в единичное, а когда R = 1,5 = 0 —
в нулевое. Последнее означает, что Q+ =0, независимо от того, в каком со-
стоянии до воздействия триггер находился. Данный алгоритм характерен для
ряда разновидностей триггеров, которые отличаются друг от друга лишь по
реакции на комбинацию сигналов /?=5 = 1 (табл. 5.1). При этом возможны
следующие варианты: Q* = 0, Q+ = 1, Q+ = Q , Q+ = Q и, наконец, эту ком-
бинацию можно считать запрещенной, т. е. не подавать ее на входы управле-
ния. Формально при ее наличии состояние триггера будет неопределенным
Q+ = *, т. к., не подавая данную комбинацию, нельзя ничего сказать и о вы-
ходном состоянии.
Таблица 5.1. Таблица функционирования триггеров различных типов
S R Qrs Qr Qs Qe Qjk
0 0 Q Q Q Q Q
0 1 0 0 0 0 0
1 0 1 1 1 1 1
1 1 * 0 1 Q Q
Цифровые устройства последовательностного типа
277
Первый вариант триггера называется RS-триггером, второй — R-, третий —
5-, четвертый Е-, а последний /R-триггером. Функции возбуждения этих
триггеров должны описываться соотношениями вида = f(R,S,Q). То, что
состояние таких устройств зависит от комбинации входных сигналов R и S,
следует из заданного алгоритма работы. Однако т. к. сохранение комбинации
сигналов к следующему моменту времени формально может считаться но-
вым воздействием, то при переходе R = 0,S = 0 —► R = 0,S =0 Q+ останется
равным б, следовательно, в общем случае можно записать, что Q+ = f(Q).
Таким образом, предложенный алгоритм описывает работу некоторого по-
следовательностного устройства.
Для синтеза RS-триггера в состав переменных необходимо ввести значения Q.
Тогда таблица его функционирования примет вид, представленный в табл. 5.2.
Таблица 5.2. Таблица функционирования RS-триггера
5 R Q
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 *
1 1 1 *
Воспользовавшись картой Карно (рис. 5.3), получим QrS =S + QR. Отсюда
следует, что в состав такого триггера должны входить элементы И и ИЛИ,
соединенные, как показано на рис. 5.4. Здесь управляющие воздействия S и
R поступают извне, а сигнал Q соответствует выходному в предшествую-
щий момент времени, поэтому он должен сниматься с выхода триггера и по-
даваться на вход в виде сигнала обратной связи.
Если проинвертировать сигнал R, то схема триггера примет вид, представ-
ленный на рис. 5.5. Так как здесь используется два логических элемента, то
у такого устройства будет два выхода Q и Р, сигналы на которых совпада-
ют. Анализ реакции данной схемы на воздействие разрешенных комбинаций
входных сигналов показывает, что они соответствуют реакциям RS-триггера.
278
Гпава 5
Рис. 5.4. Схема /?5-триггера с цепью обратной связи
Рис. 5.5. Реакция /?5-триггера на входные воздействия
При поступлении сигналов управления R = 0,5 = 1 (см. рис. 5.5), элемент
2ИЛИ перейдет в единичное состояние, а т. к. на выходе инвертора присутст-
вует логическая единица, то таким же будет и сигнал на выходе Р, который
формируется элементом 2И. Смена входных сигналов на нулевые значения
не вызовет изменения состояния схемы, т. к. сигнал логической единицы,
присутствующий на выходе Р, будет поддерживать единичное состояние
элемента 2ИЛИ независимо от значения 5. Появление комбинации
R = 1,5 = 0 вызовет принудительную установку схемы 2И в нулевое состоя-
ние, что приведет к переходу в такое же состояние и элемента 2ИЛИ.
При наличии возможности цифровые устройства удобнее реализовывать
на однотипных элементах. Преобразовав функцию возбуждения
Qrs~ S + QR =5 + (Q + R), RS-триггер можно представить в виде структуры,
показанной на рис. 5.6. Здесь для получения сигнала Q в схему потребуется
добавить инвертор. Так как операция логического ИЛИ и последующая ин-
версия могут быть выполнены на элементе ИЛИ-HE, то схему триггера мож-
но трансформировать таким образом, что для ее реализации потребуется два
однотипных элемента и инвертор, необходимый для получения выходного
сигнала Q.
Цифровые устройства последовательностного типа
279
Рис. 5.6. Варианты структур /?5-тригтера
Однако т. к. сигналы Р и Q совпадают, то инвертор в схеме становится из-
лишним, и для реализации /?5-триггера потребуется лишь два элемента
2ИЛИ-НЕ (рис. 5.7). При этом, в дополнение к прямому, у такого триггера
имеется выход Q .
Рис. 5.7. Схема Я5-триггера на элементах 2ИЛИ-НЕ
Если все же подать на его входы запрещенную комбинацию R = 1,S = 1, то на
обоих выходах сформируются сигналы логических нулей (рис. 5.8). При этом
формально нарушится логика работы схемы, т. к. прямой и инверсный вы-
ходные сигналы примут одинаковые значения. Реально это происходит по-
тому, что сигнал на выходе Р описывается функцией PrS =SR + QR и ее
значения совпадают с QrS = S + QR на всех наборах сигналов кроме единич-
ных. Это подтверждает необходимость считать данную комбинацию запре-
щенной.
Имеется еще одна причина, по которой данную комбинацию подавать на
входы управления такого триггера не рекомендуется. Пусть при R = 0,S =0
триггер находился в единичном состоянии (0 = 1), тогда при поступлении
280
Гпава 5
логических единиц на входы R и S на выходах Q и Q сигналы станут ну-
левыми, а после возврата управляющих воздействий в исходное состояние
в схеме возникнет процесс периодической смены выходных сигналов.
Рис. 5.8. Реакция ЯЗ-триггера на запрещенную комбинацию сигналов
Это связано с тем, что после смены единичной комбинации входных сигна-
лов нулями, на оба входа элементов ИЛИ-НЕ поступят сигналы низкого
уровня, что вызовет их переход в единичное состояние. Сигналы логических
единиц, поступив по цепям обратной связи на входы логических элементов,
приведут к формированию на их выходах логических нулей и т. д.
Однако вследствие того, что реальные логические элементы реагируют на из-
менения входных сигналов с задержками и, кроме того, даже у однотипных
устройств они всегда отличаются, то единичный сигнал на одном из выходов
установится раньше, чем на другом, и заблокирует его работу. То есть после
снятия запрещенной комбинации, схема перейдет в одно из устойчивых со-
стояний, зависящих от соотношения задержек логических элементов. Но так
как оно заранее неизвестно и задержки могут меняться при изменении темпе-
ратуры, то заранее предсказать, в какое состояние перейдет триггер, невозмож-
но. Поэтому считают, что в данной ситуации его состояние будет неопределен-
ным, что подтверждает необходимость запрета комбинации R = 1,5 = 1.
Работу триггера можно описать различными способами: с помощью функции
возбуждения, временных диаграмм и графа переходов. Функция возбуждения
дает возможность аналитически определить реакцию триггера на входные
воздействия с учетом его предыдущего состояния. Временные диаграммы
отражают изменения состояний выходов при меняющихся во времени вход-
ных сигналах и для /?5-триггера выглядят, как показано на рис. 5.9. Обозна-
чив уровни сигналов как логический нуль и единицу, данную диаграмму
можно отобразить в виде некоторой таблицы, аналогичной таблице переклю-
чения Я5-триггера.
Цифровые устройства последовательностного типа
281
Рис. 5.9. Временные диаграммы работы RS-триггера
Граф переходов представляет собой условное изображение процедуры смены
состояний системы при определенных наборах воздействий. Ее устойчивые
состояния отображаются в замкнутых контурах, а дуги со стрелками показы-
вают направление их смены при соответствующих комбинациях входных
сигналов. Граф переходов для /?5-триггера представлен на рис. 5.10. Замыка-
ние дуги на исходное состояние говорит о том, что при данном воздействии
оно сохраняется. Комбинация сигналов R = 1,S = 1 здесь не рассматривается,
т. к. является запрещенной.
Временные диаграммы процесса переключения /?5-триггера с учетом задер-
жек элементов представлены на рис. 5.11. Поступление единичного сигнала
на вход S при нулевом состоянии триггера вызовет появление через время
задержки т логического нуля на выходе нижнего элемента 2ИЛИ-НЕ,
282
Гпава 5
формирующего сигнал Q. Он поступит на соответствующий вход верхнего
элемента, и еще через т тот перейдет в единичное состояние.
Рис. 5.11. Временная диаграмма переключения Л$-триггера
с учетом задержек в логических элементах
Активное (единичное) значение сигнала R подается на вход верхнего плеча
триггера и через время т после прихода логической единицы на выходе Q
сформируется нулевой уровень. Он поступит на верхний вход нижнего плеча
триггера и, т. к. значение сигнала 5 равно нулю, вызовет с задержкой т пе-
реход соответствующего элемента ИЛИ-НЕ в единичное состояние.
Из временных диаграмм следует, что триггер переключится в новое устойчивое
состояние не ранее, чем через 2т после подачи определенной комбинации сиг-
налов. При этом длительности импульсов на прямом и инверсном выходах
триггера будут отличаться друг от друга также на 2т. Очевидно, что длитель-
ность единичных сигналов на входах R и S не может быть меньше т, а ин-
тервал между ними — 2т. В противном случае элементы триггера могут не
успеть переключиться в новое состояние, и его работа будет ненадежной. От-
сюда следует, что максимальная частота смены входных воздействий (частота
переключения триггера) определяется из соотношения Fmax = .
Преобразовав функцию возбуждения к виду QrS = S + QR = 5 QR , RS-
триггер можно реализовать на элементах 2И-НЕ (рис. 5.12). При этом актив-
Цифровые устройства последовательностного типа
283
ними уровнями управляющих напряжений будут сигналы логических нулей,
а запрещенной для такого триггера является комбинация R = 0,5=0. Факт
управления сигналом логического нуля, а также инверсный выход обознача-
ется введением соответствующего значка (маленького кружка) у символов
входов и выхода.
Рис. 5.12. Схема и условно-графическое изображение fiS-триггсра на элементах 2И-НЕ
Таблица 5.3. Таблица переключения Е-триггера
s R Q Qe
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 1
Синтез триггеров, у которых отсутствуют запрещенные комбинации управ-
ляющих сигналов, в принципе не отличается от рассмотренной процедуры
для триггера типа RS. Связь между функцией, описывающей выходное со-
стояние ^-триггера и ее аргументами, показана в табл. 5.3. Карта Карно этого
триггера, сохраняющего исходное состояние при комбинации R = 1,5 = 1,
представлена на рис. 5.13, а его функция возбуждения выглядит следующим
образом: Qg =QS + QR + SR.
284
Гпава 5
Для реализации такого устройства на элементах, выполняющих операцию
логического сложения, данное выражение можно преобразовать
Qe =QS + QR + SR = Q(S + R) + SR = Q + (S + R) + (S + R), и схема ^-триггера
будет иметь вид, представленный на рис. 5.14.
Рис. 5.14. Структура Е-триггера
В состав такого устройства входит /fS-триггер и дополнительный узел,
трансформирующий входные управляющие сигналы R и S в R*, S*. Его ра-
Цифровые устройства последовательностного типа
285
боту можно описать таблицей (табл. 5.4). Все комбинации, кроме запрещен-
ной, преобразуются в аналогичные, a R = 1, S = 1 переходит в /?* = О, S* = 0,
при которой состояние Я5-триггера сохраняется. Это позволяет без ограни-
чений использовать в качестве прямого выхода триггера выход Р. Граф пере-
ходов ^-триггера приведен на рис. 5.15.
Таблица 5.4. Таблица функционирования Е-триггера
с преобразователем сигналов управления
S R S* я*
0 0 0 0
0 1 0 1
1 0 1 0
1 1 0 0
Рис. 5.15. Граф переходов
Е-триггера
с преобразователем сигналов управления
Трансформировать /?5-триггер в любой из рассмотренных ранее вариантов
можно, используя соответствующий преобразователь сигналов управления
(ПСУ) (рис. 5.16), который превращает запрещенную комбинацию в требуе-
мую.
Особое место в классе триггеров занимает J/C-триггер, который при единич-
ных значениях управляющих сигналов меняет свое состояние на противопо-
ложное. Вход J выполняет функции S, а К — /?-входа на комбинациях,
разрешенных для /?5-триггера. Связь между функцией, описывающей выход-
ное состояние /^-триггера, и ее аргументами приведена в табл. 5.5, а его кар-
та Карно на рис. 5.17. Полученная после минимизации функция возбуждения
имеет вид QjK =QK + QJ. При этом структура такого устройства получается
достаточно простой (рис. 5.18).
286
Гпава 5
Таблица 5.5. Таблица переключения JK-триггера
J к Q Qjk
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
Qjk JK J к J к J к
Q 0 f 1 1J 0
Q 1J 0 0
Рис. 5.17. Карта Карно ./^-триггера
Рис. 5.18. Структура УК-триггера
Однако на практике оно оказывается неработоспособным, т. к. при
J = 1, К = 1 вырождается в схему, представляющую собой инвертор, в цепь
обратной связи которого включены элементы И и ИЛИ, выполняющие роль
Цифровые устройства последовательностного типа
287
повторителей, образующих неинвертирующий узел задержки (см. рис. 5.18).
В такой схеме возникает генерация, т. е. самопроизвольная смена состояний.
Нулевой сигнал на выходе устройства вызовет появление логической единицы
на входе нижнего элемента 2И, формирование единичного сигнала на его
выходе, а с некоторой задержкой и на выходе элемента ИЛИ. Сигнал логической
единицы поступит на вход, что приведет к появлению нуля на выходе и т. д.
Это связано с тем, что задача синтеза /А'-триггера был^ поставлена некор-
ректно. Из табл. 5.5 следует, что при единичных сигналах управления должен
реализоваться переход Q -> Q. Однако когда он произойдет, то станет
исходным состоянием, которое должно будет перейти в противополож-
ное, т. е. в Q ит. д. Правильная постановка задачи состоит в следующем —
при поступлении комбинации J = 1, К = 1 триггер переходит в противопо-
ложное состояние и сохраняет его до очередного аналогичного воздействия.
Однако перед этим сигналы должны возвратиться к нулевым значениям
(рис. 5.19).
'i
J,K = Q
Q+^Q
(2
J,/C = l
Q+->Q
h
J,K = 0
Q+->Q
4
J,K = l
Q+->Q
Рис. 5.19. Процесс смены состояний ./^-триггера
Для реализации этого потребуется при J =0,К = 0 запоминать текущее со-
стояние триггера, чтобы при переходе управляющих сигналов к единичным
значениям использовать эти данные для перевода схемы в противоположное.
Это можно осуществить с помощью вспомогательного /?5-триггера и соот-
ветствующего преобразователя сигналов управления. Один из вариантов та-
кого //^-триггера имеет структуру, приведенную на рис. 5.20.
Здесь при нулевых сигналах на входах управления J и К работа первого
триггера заблокирована, т. к. на выходах элементов 2И формируются сигна-
лы логических нулей. На входы R и S второго триггера при этом поступают
противофазные сигналы с выходов первого и поддерживают его текущее со-
стояние.
С приходом' логических единиц на входы J и К, хотя бы на один из входов
элементов ЗИ поступит логический нуль, при этом сформируются нулевые
сигналы на входах второго триггера, что переведет его в режим хранения.
Выходные Q и Q сигналы через схемы 2И поступят в качестве управляю-
288
Гпава 5
щих на входы первого триггера и переведут его в состояние противополож-
ное исходному, зафиксированному выходным триггером. При поступлении
на входы J и К нулей первый триггер перейдет в режим хранения, а второй
под воздействием выходных сигналов первого изменит свое состояние на
противоположное.
Рис. 5.20. Двухступенчатый /КТ-триггер со структурой "master-slave"
JA'-триггер данной структуры переключается при переходе единичных значе-
ний сигналов управления к нулевым. Аналогичным образом он реагирует на
воздействия 7 =0,^ = 1 и 7 = 1,К = 0. Его временные диаграммы работы
и условно-графическое изображение на принципиальных схемах представле-
ны на рис. 5.21. Если выходные сигналы снимать с первого триггера, то сме-
на состояний будет происходить в момент поступления соответствующих
входных воздействий. Структура такого триггера называется двухступенча-
той или MS (от слов master — slave, хозяин — раб).
При объединении входов J и К рассмотренный выше триггер трансформи-
руется в счетный, или Г-триггер (рис. 5.22), имеющий один вход и меняющий
свое состояние каждый раз с приходом спада управляющего сигнала. Его
функция возбуждения может быть получена из соответствующей функции
7Аг-триггера и имеет вид Qt =QT + QT. Такой триггер является основой для
построения счетчиков. Так как его состояние меняется на противоположное
после каждого воздействия, то формально функция возбуждения Т-триггера
может быть записана в виде Qj = Q.
Цифровые устройства последовательностного типа
289
К
Рис. 5.21. Временная диаграмма работы и условно-графическое обозначение УК-триггера
Рис. 5.22. Преобразование УК-триггера в счетный и его условно-графическое обозначение
Все вышерассмотренные триггеры относятся к классу асинхронных. Их осо-
бенность состоит в том, что реакция на управляющие сигналы происходит
непосредственно в момент их поступления. В ряде ситуаций, особенно при
построении сложных цифровых устройств, различные моменты прихода та-
ких сигналов на разные триггеры приведут к неодновременности их пере-
ключения, что может вызвать нарушение работы связанных с ними узлов,
в частности вследствие возникновения состязаний.
Эта проблема может быть решена при использовании синхронных или син-
хронизируемых триггеров, которые реагируют на входные воздействия лишь
после поступления специального управляющего сигнала синхронизации. Со-
ответствующий вход триггера обозначается буквой С. Синхронный триггер
можно представить как совокупность асинхронного и некоторого устройства
синхронизации (УС), подключаемого к его входам (рис. 5.23).
Связь между входными и выходными сигналами устройства синхронизации
для варианта /?5-триггера синхронизируемого по положительному значению
сигнала С представлена в табл. 5.6. При любых уровнях внешних сигналов
R ,S и С = 0 триггер сохраняет свое состояние, для чего управляющие сиг-
290
Гпава 5
налы /?* ,5* должны быть нулевыми. Когда С становится равным единице,
внешние воздействия поступают на входы /?* ,S* триггера и определяют его
состояние.
Рис. 5.23. Обобщенная структура синхронного триггера
Таблица 5.6. Таблица переключения RS-триггера, синхронизируемого потенциалом
С /?, S е+ R* S*
0 * Q 0 0
1 * QR + S R 5
С R, S r", S*
0 0 0
0 1 0
1 0 0
1 1 1
Так как сигналы управления меняются независимо друг от друга, то устрой-
ство синхронизации должно содержать два идентичных узла, работу каждого
из которых можно описать с помощью табл. 5.6. Такие узлы могут быть вы-
полнены на элементах 2И. Структура синхронного /?5-триггера и его обозна-
чение на принципиальных схемах имеют вид, представленный на рис. 5.24.
Такой триггер относится к классу синхронизируемых потенциалом, т. к.
только при высоком уровне сигнала на входе синхронизации он реагирует на
входные сигналы.
Синхронизация может осуществляться отрицательным потенциалом, для че-
го необходимо проинвертировать сигнал С. В обозначении триггера это от-
ражается введением маленького кружка у символа входа синхронизации.
Аналогичным образом можно подойти к синтезу синхронных триггеров дру-
гих типов. Микросхемы RS- триггеров маркируются буквами TP (К561ТР2).
Только в классе синхронных имеется разновидность триггера, которая назы-
вается D-триггер (от слова delay — задержка). Он имеет информационный
вход D и вход синхронизации С. Связь между входными и выходным сигна-
Цифровые устройства последовательностного типа
291
лами такого триггера приведена в табл. 5.7, временные диаграммы работы
показаны на рис. 5.25, а функция возбуждения при С = 1 имеет вид = D,
что означает тождественность состояния выхода значению входного сигнала.
Рис. 5.24. Структура и условно-графическое изображение /fS-триггера,
синхронизируемого потенциалом
R С S Т
Таблица 5.7. Таблица функционирования D-триггера,
синхронизируемого потенциалом
с D (О +
0 0 0 •
0 1 0
1 0 0
1 1 1
Рис. 5.25. Временные диаграммы работы D-триггера,
синхронизируемого Потенциалом
В классе асинхронных устройств это эквивалентно работе повторителя,
который не относится к последовательностным узлам. Для синхронного
292
Гпава 5
D-триггера данная запись говорит о том, что установление состояния выхода
произойдет лишь после прихода сигнала синхронизации С, т. е. с некоторой
задержкой.
Если сравнить функционирование синхронных RS- и D-триггеров, то можно
сделать вывод, что при подаче на вход S прямого, а на R инверсного значения
сигнала D, /?5-триггер трансформируется в D-триггер (рис. 5.26).
Состояние выхода D R S
0 0 1 0
1 1 0 1
Рис. 5.26. Преобразование Я5-триггера в D-триггер
Часто такой триггер называют триггером-защелкой. Схема D-триггера на
логических элементах и его условно-графическое обозначение приведены
на рис. 5.27.
Рис. 5.27. Схема синхронного D-триггера на логических элементах
и его условно-графическое обозначение на принципиальных схемах
В классе синхронных триггеров имеется еще одна разновидность — синхро-
низируемые фронтом. Их отличие от синхронизируемых потенциалом со-
стоит в том, что реакция на внешние сигналы управления возникает лишь
при поступлении фронта сигнала синхронизации. На принципиальных схе-
мах такие триггеры обозначаются обычным образом, но у символа входа
синхронизации вводится значок в виде наклонной черты.
Цифровые устройства последовательностного типа
293
Вариант триггера, синхронизируемого положительным фронтом, может быть
создан на основе системы из двух триггеров, синхронизируемых потенциа-
лом, и имеет вид, приведенный на рис. 5.28. При С = 0 и комбинации управ-
ляющих сигналов R = 1, S = 0 первый триггер переходит в нулевое состоя-
ние. Работа второго триггера при этом заблокирована присутствием
логического нуля на входе синхронизации. С появлением положительного
фронта сигнала С блокируется работа первого триггера (на его входе синхро-
низации появляется нулевой уровень), а второй переходит в состояние, опре-
деляемое комбинацией выходных сигналов первого. При поступлении отри-
цательного фронта синхронизирующего сигнала, система возвращается
в исходное состояние. Для построения триггера, синхронизируемого отрица-
тельным фронтом, инвертор необходимо перенести в цепь синхронизации
второго триггера.
Рис. 5.28. Структура варианта Я5-триггера, синхронизируемого фронтом,
и его условно-графическое обозначение на принципиальных схемах
Синхронизация
по отрицательному фронту
Рассмотренный триггер имеет двухступенчатую структуру и относится
к классу триггеров типа MS . Временные диаграммы работы трех вариантов
/?5-триггеров приведены на рис. 5.29. Существуют и другие структуры RS-
и D-триггеров, синхронизируемых фронтом (рис. 5.30).
Кроме простейших вариантов, промышленностью выпускаются так называе-
мые универсальные или комбинированные триггеры, представляющие собой
устройства, способные выполнять функции нескольких типов триггеров.
Примером является комбинированный D-триггер, внутренняя структура ко-
торого и условно-графическое обозначение приведены на рис. 5.31, а связь
между входными и выходными сигналами в табл. 5.8.
294
Гпава 5
Рис. 5.29. Временные диаграммы работы вариантов ЯЯ-триггеров
Рис. 5.30. Вариант D-триггера, синхронизируемого фронтом
Цифровые устройства последовательностного типа
295
Рис. 5.31. Схема и условно-графическое изображение комбинированного D-триггера
Таблица 5.8. Таблица функционирования комбинированного D-триггера
5 R D С Q Q
0 0 * * н н
1 0 * * 0 1
0 1 * * 1 0
1 1 0 J 0 1
1 1 1 1 0
Комбинация сигналов /?,5 =0 является запрещенной, при R,S =1 он функ-
ционирует как D-триггер, синхронизируемый положительным фронтом,
а в остальных случаях, как асинхронный R 5-триггер. Звездочками здесь
обозначены произвольные состояния сигналов управления, а символом ”Н" —
неопределенные состояния выходов. Такие триггеры выпускаются в составе
различных серий цифровых микросхем и маркируются буквами ТМ, в част-
ности микросхема К1533ТМ2 содержит в одном корпусе два таких устройства.
296
Гпава 5
Вариант комбинированного УК-триггера представлен на рис. 5.32. Связь его
входных и выходных сигналов представлена в табл. 5.9. Он может функцио-
нировать как синхронизируемый отрицательным фронтом JK-триггер либо
асинхронный RS -триггер. У такого триггера к соответствующим входам
подключены логические элементы ЗИ.
Рис. 5.32. Условно-графическое изображение комбинированного J/Г-триггера
Таблица 5.9. Таблица функционирования комбинированного JK-триггера
5 R &У &к с Q Q
0 0 * * * н н
1 0 * * * 0 1
0 1 * ♦ * 1 0
1 1 0 0 * Q Q
1 1 1 0 1 1 0
1 1 0 1 1 0 1
1 1 1 1 1 Q Q
В обозначениях микросхем обычных и комбинированных УК-триггеров ис-
пользуются буквы ТВ (К155ТВ1).
Для ряда триггеров вид реализуемой ими функции можно менять схемотех-
нически, вводя соответствующие связи между входами и выходами. К при-
Цифровые устройства последовательностного типа
297
меру, синхронный //^-триггер можно превратить в счетный, подав на входы J
и К сигналы логических единиц. Преобразовав для данной ситуации функ-
цию возбуждения, получим QjK = QK + QJ =Q-1 + Q-\ = Q = Qt , т. е.
состояние такого устройства будет меняться каждый раз с приходом синхро-
низирующего сигнала. Аналогичным образом в счетный можно трансформи-
ровать D-триггер, синхронизируемый фронтом. Так как = D, a Q? = Q ,
то для реализации функции Qp = Q потребуется соединить инверсный выход
D-триггера с его информационным входом (рис. 5.33).
Рис. 5.33. Преобразование JK- и D-триггеров в счетные
Рйс. 5.34. Схема и временные диаграммы делителя частоты на счетных триггерах
Область применения триггеров не ограничивается запоминанием результата
воздействий управляющих сигналов. Их, в частности, можно использовать
в схемах делителей частоты следования цифровых сигналов. Если группу из
счетных триггеров соединить, как показано на рис. 5.34, то период следова-
298
Гпава 5
ния прямоугольных импульсов на выходе первого триггера будет в два раза
больше периода входного сигнала, у сигнала с выхода Qx в два раза больше,
чем у снимаемого с Qo и т. п.
При этом на выходах всех триггеров будут формироваться симметричные по-
следовательности импульсов (меандры), независимо от скважности входных
сигналов. Если в такую цепочку объединить п триггеров, то период выходного
сигнала у последнего из них будет равен Т = 2П т, а частота — / =
J вх
2"
Триггеры могут применяться в устройствах для формирования цифровых
сигналов от различных датчиков. На практике достаточно часто возникает
необходимость управления логическими элементами от механических пере-
ключателей: кнопок, тумблеров и т. п. В приведенной на рис. 5.35 схеме сиг-
нал логической единицы на выходе инвертора формируется при замыкании
подвижного контакта переключателя с корпусом, а логический ноль появит-
ся, когда подвижный контакт окажется соединенным с положительным по-
люсом источника питания.
Рис. 5.35. Форма выходных сигналов ТТЛ-инвертора
при управлении от механического переключателя
Однако вследствие упругости материалов механических контактов, при их
переключении возникает дребезг, проявляющийся в том, что после замыка-
ния подвижного контакта с неподвижным, он на короткое время отходит от
него и зависает в нейтральном положении. Затем возвращается к неподвиж-
ному контакту, после чего может опять отойти и т. д. Этот процесс является
затухающим и через определенное время подвижный контакт окажется по-
стоянно соединенным с неподвижным.
Количество колебаний подвижного контакта определяется множеством фак-
торов (силой нажатия, упругостью материалов контактов и т. п.) и является
Цифровые устройства последовательностного типа
299
случайной величиной. Интервал, в течение которого проявляется дребезг,
может достигать десятков миллисекунд.
Если такой сигнал подать на ТТЛ-инвертор, то в моменты зависания подвиж-
ного контакта вход вентиля окажется ни к чему не подключенным, что будет
восприниматься, как присутствие сигнала логической единицы и на его вы-
ходе появится низкий уровень напряжения (см. рис. 5.35).
В этом случае, вместо появления четкого перепада 0—>1, сформируется пачка
импульсов, количество которых является случайным. При возврате переклю-
чателя в исходное состояние его дребезг не повлияет на работу вентиля, т. к.
на входе формально будет поддерживаться сигнал логической единицы.
Использование КМОП-вентилей может привести к возникновению пачек им-
пульсов при изменении состояния подвижного контакта переключателя в од-
ну и в другую сторону. Это связано с тем, что неподключенные входы очень
чувствительны к разного рода наводкам.
Данный эффект устраняется различными способами, один из которых заклю-
чается в запоминании ситуации после первого касания подвижным контак-
том соответствующего неподвижного и сохранении ее до момента перехода
переключателя в исходное состояние. Для этой цели возможно использова-
ние Я5-триггера, включенного, как это показано на рис. 5.36.
Рис. 5.36. Схема и принцип действия формирователя перепадов напряжения на /?5-триггере
Когда переключатель находится в исходном состоянии, на вход R поступает
сигнал логической единицы, а вход 5 оказывается подключенным к общей
шине через соответствующий резистор и на нем присутствует сигнал логиче-
ского нуля. В этом случае на выходе триггера формируется нулевой уровень
напряжения.
300
Гпава 5
При изменении положения подвижного контакта комбинация сигналов на
входах триггера меняется на противоположную, что вызывает его переход
в единичное состояние. В процессе дребезга, когда подвижный контакт зави-
сает, на оба входа триггера через резисторы поступают сигналы логических
нулей и его состояние сохраняется. При повторном замыкании, комбинация
управляющих сигналов будет соответствовать состоянию триггера после пе-
реключения.
В момент перехода переключателя в исходное состояние, комбинация управ-
ляющих сигналов меняется на противоположную, и на выходе триггера фор-
мируется низкий уровень напряжения. Он будет поддерживаться в течение
всего времени дребезга.
Л5-триггер может быть использован в качестве формирователя импульсов,
схема которого и временные диаграммы работы приведены на рис. 5.37.
В отсутствие входного сигнала на вход 5 поступает напряжение логического
нуля, и если триггер находится в нулевом состоянии, то оно будет устойчивым.
Рис. 5.37. Схема и временные диаграммы
работы формирователя импульсов на RS-триггере
С поступлением на вход S короткого положительного импульса, триггер пе-
реключается в единичное состояние, и под действием выходного напряжения
логической единицы, начинается процесс заряда конденсатора через резистор
/?. Когда сигнал на R входе триггера достигнет порога переключения, т. е.
уровня, воспринимаемого как логическая единица, он перейдет в нулевое со-
стояние, конденсатор станет разряжаться и схема вернется в исходное поло-
жение. Длительность формируемого таким устройством импульса определя-
ется соотношением Ти -QJRC.
Цифровые устройства последовательностного типа
301
5.2. Регистры
Регистрами называются последовательностные устройства, используемые
для хранения и обработки многоразрядных двоичных слов. Регистры класси-
фицируются по способам ввода-вывода и представления входной и выходной
информации.
Параллельные регистры, обозначаемые на схемах, как показано на рис. 5.38,
используются для оперативного хранения многоразрядного слова, посту-
пающего на информационные входы £),. В таком регистре под действием
сигнала записи (синхронизации) разряды входного слова заносятся в соот-
ветствующие ячейки и сохраняются там. Зафиксированное в разрядах реги-
стра слово может быть считано с его выходов.
В последовательном или сдвиговом регистре (рис. 5.39) обычно имеется
один информационный вход DI и один выход с последнего разряда Qn_\.
Такой регистр содержит п одноразрядных ячеек, соединенных между собой.
Рис. 5.38. Условно-графическое обозначение параллельного регистра
Рис. 5.39. Условно-графическое обозначение и упрощенная структура последовательного регистра
Под действием сигнала синхронизации (тактирования) происходит переме-
щение по ячейкам регистра данных, поступающих в последовательном виде
на информационный вход DI. Через п тактов бит, пришедший первым^
302
Гпава 5
может быть считан с выхода регистра. Затем на выходе появится второй бит,
третий и т. д.
В таком режиме данный регистр выполняет функцию устройства задержки
входной импульсной последовательности на время Т = пт, где т — период
сигналов тактирования. Если тактирование после заполнения разрядов реги-
стра прекратить, то последовательно занесенное входное слово будет хра-
ниться в ячейках регистра до возобновления подачи сигналов синхронизации.
Параллельно-последовательный регистр (рис. 5.40) отличается от последова-
тельного тем, что входное слово под действием специального сигнала РЕ
(parallel enable) может быть одновременно загружено во все ячейки регистра,
а далее последовательным образом (разряд за разрядом) выведено через его
выход (2л-1 Такие регистры используются для преобразования параллельной
формы представления данных в последовательную.
Рис. 5.40. Условно-графическое обозначение параллельно-последовательного
и последовательно-параллельного регистров
Последовательно-параллельный регистр (рис. 5.40) выполняет обратную
процедуру. У него имеется один информационный вход и выводы выходов
каждого из разрядов. Такое устройство осуществляет преобразование после-
довательной формы представления информации в параллельную. Регистры,
выполняющие все вышеперечисленные функции, относятся к классу универ-
сальных (рис. 5.41).
Их внутренняя структура представляет собой комбинацию последовательно-
го и параллельного регистров. Обычно в таких регистрах реализуется допол-
нительная функция принудительного обнуления всех ячеек, которая выпол-
няется при подаче определенного сигнала на вход сброса R.
Особую группу универсальных регистров составляют реверсивные, позво-
ляющие осуществлять перемещение данных по разрядам как от младших
к старшим (слева направо), так и наоборот (справа налево). Направление
сдвига определяется соответствующими управляющими сигналами. Для обо-
значения таких регистров под символом RG вводится значок <->.
Цифровые устройства последовательностного типа
303
Рис. 5.41. Условно-графическое обозначение
универсального регистра
Параллельный регистр состоит из набора одноразрядных ячеек памяти
с общим сигналом фиксации данных. В качестве таких ячеек обычно ис-
пользуются D-триггеры, синхронизируемые фронтом либо потенциалом.
В последнем случае регистр относится к классу защелок. Структура
варианта четырехразрядного параллельного регистра-защелки приведена
на рис. 5.42.
В последовательном регистре могут использоваться как D-, так JK- и RS-
триггеры, синхронизируемые фронтом и соединенные, как это показано
на рис. 5.43. Если в схеме имеются выводы от выходов всех триггеров,
то данный регистр будет выполнять функции последовательно-
параллельного. Работа последовательного регистра может быть описана вы-
ражением (Qn-\ \ = Dl~n, где i — текущий момент времени, п — разряд-
ность регистра либо ) - D1.
' 'i+n
Построить такой регистр на триггерах-защелках невозможно, т. к. при нали-
чии на входе синхронизации потенциала, при котором триггер воспринимает
сигнал управления (становится прозрачным), все его разряды установятся
в состояние, соответствующее значению входного бита.
304
Гпава 5
Рис. 5.43. Структура последовательных регистров на D-, JK- и Я5-триггерах
Временные диаграммы функционирования и таблица состояний четырехраз-
рядного последовательно-параллельного регистра, при записи набора бит 1-
1-0-0-1-1-1-1, представлены на рис. 5.44. Из них видно, что форма и структу-
ра сигналов на каждом выходе регистра повторяет соответствующие пара-
метры входного, причем сигналы на выходах регистра сдвинуты во времени
друг относительно друга на период тактирующей последовательности.
В случае, когда моменты поступления импульсов тактирования не совпадают
с фронтами входного сигнала, длительности интервалов со значениями логи-
ческого нуля и единицы на выходах регистра будут отличаться от соответст-
вующих у входной последовательности.
Если первый единичный бит, поступающий на вход регистра, условно поме-
тить звездочкой, то он появится на его последнем выходе с задержкой на четы-
ре такта. В n-разрядном регистре эта задержка будет составлять п периодов
Цифровые устройства последовательностного типа
305
тактирования. Последовательные регистры такого типа часто называются
стеками типа FIFO (first input — first output, что означает — "первый на
входе — первый на выходе").
Рис. 5.44. Временные диаграммы
и таблица функционирования последовательно-параллельного регистра
Через четыре такта последовательно поступивший блок из четырех бит рас-
пределится по разрядам регистра и может быть в параллельной форме считан
с его выходов. Это позволяет использовать данный регистр для преобразова-
ния входных данных из последовательной формы представления в парал-
лельную.
Для построения параллельно-последовательного регистра необходимо,
сохранив структуру межразрядных связей последовательного, обеспечить
306
Гпава 5
возможность принудительной установки его ячеек в произвольные состоя-
ния. С этой целью в таких регистрах используются комбинированные тригге-
ры, способные функционировать как D и JK, D и RS и т. п. Один из вариантов
параллельно-последовательного регистра имеет вид, представленный
на рис. 5.45.
Рис. 5.45. Структура варианта параллельно-последовательного регистра
на комбинированных £)-триггерах
Здесь при нулевом значении сигнала разрешения параллельной записи РЕ на
входы R и 5 всех триггеров поступают логические нули с выходов элементов
2И. В этом случае ячейки функционируют, как синхронизируемые фронтом
D-триггера, объединенные в структуру регистра сдвига. Единичный сигнал,
поступающий на вход нижнего элемента 2И, обеспечивает прохождение им-
пульсов синхронизации на соответствующие входы О-триггеров.
С поступлением на вход РЕ уровня логической единицы, нижний элемент
2И блокирует подачу синхросигналов, а на входы 5 и R поступают прямые
и инверсные значения бит входных данных. В этом случае ячейки регистра
функционируют как асинхронные /?5-триггеры и устанавливаются в состоя-
ния, определяемые данными на соответствующих информационных входах.
Если выходной сигнал снимается только с последнего выхода регистра, то он
может быть использован для преобразования параллельного кода в последо-
вательный. При наличии выходов от каждого из разрядов данный регистр
выполняет функции универсального.
Аналогичные устройства широко используются в системах последовательной
передачи данных, структура одной из разновидностей которых приведена
Цифровые устройства последовательностного типа
307
на рис. 5.46. До начала передачи в левый регистр (передатчик) заносится
в параллельном виде n-разрядное слово, а затем на входы синхронизации
обоих регистров подаются импульсы тактирования. С приходом первого им-
пульса сигнал x„_] с выхода Qn_} регистра передатчика запишется в первую
ячейку регистра приемника и появится на его выходе <20. Одновременно
происходит сдвиг слова в регистре-передатчике на один разряд в сторону
старших.
fl ?2 f3 * * ’ *п
xn-l xn-2 xn-i • * * -*0
* Xn_1 X„_2 *1
* * xn-l Ъ
• •
• •
* * * • • •
*
Рис. 5.46. Применение регистров в последовательных линиях передачи данных
Следующий импульс, поступающий в момент времени t2, вызовет сдвиг
данных в обоих регистрах и занесение в младший разряд регистра приемника
бита хп_2 и т. д. Через п тактов входное слово распределится по ячейкам
регистра приемника и может быть считано с его выходов. Таким образом,
здесь при передаче слов любой разрядности понадобится всего две сигналь-
ные линии.
Направление сдвига информации в регистре можно изменить, сохранив ме-
стоположение триггеров, но поменяв структуру связей между ними, как по-
казано на рис. 5.47.
Для построения реверсивного регистра сдвига, необходимо осуществлять
перекоммутацию соединений между входами и выходами триггеров. Схема
такого устройства показана на рис. 5.48. Если все переключатели коммутиро-
вать одновременно, то в нижнем состоянии переключающего контакта ре-
гистр будет осуществлять сдвиг информации слева направо, а в верхнем —
qnpaea налево.
308
Гпава 5
Рис. 5.47. Последовательный регистр со сдвигом данных справа налево
Рис. 5.49. Схема переключателя (мультиплексора 2—*1) для реверсивного регистра сдвига
Так как использовать механические контакты для коммутации цифровых
сигналов по ряду причин нецелесообразно, то для этой цели могут приме-
няться мультиплексоры 2—>1, внутренняя структура которых представлена
на рис. 5.49.
Промышленностью в составе ТТЛ-, ТТЛШ- и КМОП-серий цифровых мик-
росхем выпускается большой ассортимент регистров, микросхемы которых
маркируются буквами ИР и ТМ:
□ К1533ТМ8 — четырехразрядный параллельный регистр с прямыми и ин-
версными выходами разрядов;
Цифровые устройства последовательностного типа
309
□ К1533ТМ9 — шестиразрядный параллельный регистр;
□ К1533ИР23 — восьмиразрядный параллельный регистр;
□ К555ИР8 — восьмиразрядный последовательно-параллельный регистр;
□ К555ИР16 — четырехразрядный универсальный регистр со сдвигом впра-
во и тремя состояниями выходов;
□ К155ИР13 — восьмиразрядный универсальный реверсивный регистр.
Как отмечалось ранее, маркировка ТМ используется для D-триггеров, однако
при их объединении по входу синхронизации, они представляют собой па-
раллельный регистр.
Регистр сдвига на приборах с зарядовой связью
Техническая реализация регистров сдвига на основе триггеров при количест-
ве разрядов порядка сотен и более затруднительна. В этом случае альтерна-
тивой схемотехническим решениям выступают структуры на приборах с за-
рядовой связью (ПЗС).
Они представляют собой набор МОП-транзисторов, близко расположенных
на одной подложке и взаимодействующих друг с другом. Упрощенная струк-
тура одного из вариантов такого устройства приведена на рис. 5.50. На кри-
сталле кремния n-типа наращивается слой окисла, и на нем наносится ряд
металлических затворов с очень маленьким (доли микрона) расстоянием
между ними, которые объединяются в три группы. На краях кристалла фор-
мируются р-и-переходы, служащие для ввода и вывода информации.
Рис. 5.50. Структура регистра сдвига на приборах с зарядовой связью
Принцип работы такого прибора заключается в перемещении приповерхно-
стного заряда дырок (зарядового пакета) от левого края подложки к правому,
что можно интерпретировать как продвижение логической единицы по раз-
310
Гпава 5
рядам регистра сдвига. Если зарядового пакета нет, то можно считать, что
в таком случае перемещается аналог логического нуля. Для перемещения па-
кетов, на группы затворов ПЗС-структуры подаются напряжения отрицатель-
ной полярности Ф( +Ф3, меняющиеся во времени, как показано на рис. 5.51.
Пусть в промежутке времени на левый (входной) р-п переход подается
импульс напряжения в прямом направлении. При этом через него потечет ток
и под первым затвором начнут накапливаться дырки, притягиваемые туда
электрическим полем. Зарядовый пакет сгруппируется в области первого за-
твора, т. к. потенциалы близлежащих к нему более положительны.
В промежуток времени t^ti большее по величине отрицательное напряжение
появится на втором затворе, и дырки переместятся к нему. В интервале
движения зарядов не будет, это этап хранения, в течение которого самый от-
рицательный потенциал оказывается у второго затвора. На следующем этапе
наибольшее отрицательное напряжение будет приложено к третьему затвору,
пакет дырок переместится к нему и т. д.
После прохождения всего кристалла, зарядовый пакет появится у правого
р-п-перехода, смещенного под действием внешнего напряжения в обратном
направлении. Когда потенциал ближайшего к нему затвора станет близким
Цифровые устройства последовательностного типа
к нулю, пакет втянется в p-область и вызовет протекание импульса тока по
нагрузочному резистору. Это можно интерпретировать как появление зане-
сенного ранее единичного сигнала на последнем разряде регистра сдвига.
В процессе перемещения первого зарядового пакета, можно, например, на
интервале ^2^13, ввести второй, затем третий и т. д. Через 6N тактов данные
будут считаны в том же порядке, в каком они заносились. Здесь, как и в реги-
стре сдвига, считывание происходит с разрушением информации. Если по-
тенциалы затворов зафиксировать, то зарядовые пакеты сохранятся под теми
затворами, где потенциалы наиболее отрицательны.
Такая достаточно сложная форма сигналов управления необходима, чтобы не
происходило размазывания зарядов между соседними затворами и с целью
обеспечения достаточного времени для их группировки в пакеты. Картина
распределения потенциалов вдоль ПЗС-структуры в разные моменты време-
ни представлена на рис. 5.52. На каждом этапе перемещения зарядовый пакет
"сваливается” в потенциальную яму, всегда находящуюся справа от него, что
и вызывает их направленное перемещение.
► х
*5 ”z6
Рис. 5.52. Распределение потенциалов вдоль ПЗС-структуры в разные моменты времени
312
Гпава 5
Рис. 5.53. Размазывание зарядовых пакетов при двухуровневых управляющих сигналах
При использовании двухуровневых управляющих сигналов (рис. 5.53) на пере-
текание зарядов остается только время фронта импульса и, кроме того, заряды
могут "выдавливаться" в обе стороны, что приведет к размазыванию пакета.
ПЗС-структуры отличает высокая технологичность изготовления, небольшая
мощность потребления (единицы микроватт на бит) и малые габариты при
большой разрядности. Стек глубиной в десятки килобит можно разместить
на кристалле длиной в несколько миллиметров.
ПЗС-приборы обладают свойством, которое позволяет использовать их для
обработки не только цифровых, но и аналоговых сигналов. Это связано с тем,
что процедура перемещения зарядовых пакетов не зависит от их величины.
Количество вводимых зарядов пропорционально уровню входного напряже-
ния и времени его воздействия на вход устройства. При этом с соответст-
вующей задержкой на выходе ПЗС будут появляться сигналы, пропорцио-
нальные входному.
При подаче сигнала S(t) на вход ПЗС (рис. 5.54), в моменты времени
t6+ti и т. д. будут формироваться зарядовые пакеты, пропорциональные его
уровням. Они начнут перемещаться по кристаллу и, через определенное вре-
мя, достигнув области считывающего электрода, выйдут в том же порядке.
На выходе появится поток импульсов с амплитудами, пропорциональными
мгновенным значениям входного сигнала. После обработки (фильтрации)
можно получить его практически полную копию, задержанную относительно
оригинала на время, определяемое количеством групп затворов в ПЗС-приборе
и периодом тактирующих импульсов. В данном режиме ПЗС-структура будет
выполнять роль линии задержки аналоговых сигналов. Временем задержки
можно оперативно управлять путем изменения частоты тактирования.
Цифровые устройства последовательностного типа
313
Т3------►
Рис. 5.54. Принцип задержки аналоговых сигналов в ПЗС
t
Рис. 5.55. Упрощенная структура фоточувствительной ПЗС-матрицы
Пакеты дырок в подзатворные области могут быть введены не только путем
перехвата носителей инжектированных входным р-и-переходом, но и при
освещении соответствующих областей кристалла, если электроды затворов
прозрачны. При этом величина накапливаемого за определенное время заряда
будет пропорциональна освещенности. В отличие от предыдущей ситуации
здесь все зарядовые пакеты вводятся одновременно, а не один за другим.
При организации цепочек транзисторов ПЗС-структуры в прямоугольную
матрицу и соединении выхода нижерасположенной строки со входом верх-
ней, как показано на рис. 5.55, такое устройство может использоваться в ка-
честве формирователя телевизионного сигнала.
Если по окончании засветки начать процедуру тактирования, то импульсы
напряжения, пропорциональные освещенности, последовательно друг за дру-
314
Гпава 5
гом и строка за строкой начнут проходить на выход схемы. С него будет
сниматься видеосигнал, который гораздо более сложными способами форми-
руется в электровакуумных телевизионных передающих трубках. Такие фо-
точувствительные ПЗС-матрицы используются в видеокамерах, цифровых
фотоаппаратах и подобных устройствах. Количество элементов у них дости-
гает десятков миллионов.
При практической реализации ПЗС-структур возникает ряд проблем. Одна из
них заключается в том, что дырки из потенциальных ям под затворами час-
тично рекомбинируют с электронами подложки, уменьшая величину зарядо-
вого пакета, кроме того, на структуру выходного сигнала влияют управляющие
импульсы и т. п. Путем усложнения топологии ПЗС-структур и совершенст-
вования технологии их изготовления разработаны приборы с двухфазным
управлением, с отводами от ячеек и т. п.
Регистр последовательного приближения
Разновидностью последовательных регистров является регистр последова-
тельного приближения (РПП), алгоритм работы которого для четырехраз-
рядного варианта представлен в табл. 5.10. Перед началом работы в старший
разряд регистра заносится единичный сигнал, а в остальные нулевые. При
этом на выходах регистра формируется двоичный код числа 8.. В первом так-
те в старший разряд записывается значение входного сигнала Vj, а содержи-
мое остальных сдвигается в сторону младших. Так как сигнал Ц может быть
равен логической единице либо нулю, то на выходах регистра сформируется
код числа 12 либо 4.
Таблица 5.10. Таблица истинности четырехразрядного регистра
последовательного приближения
St V вз вг а Со
1 * 1 0 0 0
0 V, V! 1 0 0
0 V2 V1 *2 1 0
0 У3 Ц Уз 1
0 v4 Ц V1 Уз к,
В следующем такте содержимое старшего разряда Q3 сохраняется, сигнал V2
заносится в разряд Q2, а имеющиеся в младших разрядах данные сдвигаются
Цифровые устройства последовательностного типа
315
вправо. В последнем такте во все разряды окажутся занесенными данные,
поступающие в последовательном виде на вход V . Работа РПП отличается от
работы последовательного регистра тем, что данные не перемещаются по
ячейкам, а заносятся и фиксируются в соответствующих разрядах. В зависи-
мости от значений сигналов V,, на выходах регистра к окончанию цикла ра-
боты может сформироваться код любого из чисел в пределах от 0 до 15
(рис. 5.56).
Рис. 5.56. Варианты смены кодовых комбинаций,
формируемых регистром последовательного приближения
Регистры последовательного приближения находят применение при построе-
нии цифровых устройств для реализации ряда математических операций,
в частности, деления чисел, извлечения квадратного корня и т. п. Структура
узла для деления чисел представлена на рис. 5.57. Здесь в цепи обратной свя-
зи используется умножитель "х", на один вход которого подается код числа
X, а на другой — выходной код РПП. Результат работы умножителя сравни-
вается в компараторе К с числом Z. Если произведение XY < Z, то компаратор
формирует единичный сигнал, в противном случае — нулевой. Эти данные
заносятся в соответствующий разряд РПП. Сравнение заканчивается, когда
числа на входах компаратора будут равны. При использовании четырехраз-
рядного регистра цикл работы такого устройства закончится за четыре такта
и в любом случае произведение XY станет равным Z, а, следовательно, вы-
2
ходной код Y будет равен частному от деления —. Если, к примеру, X = 12,
X
Z=36, то последовательность кодов, формируемых РПП, будет иметь вид,
представленный на рис. 5.58. При этом кодовые комбинации чисел на выхо-
дах регистра окажутся равными 8-4-2-3-3, что соответствует одной из
ветвей рис. 5.56.
Структура устройства для извлечения квадратного корня приведена на
рис. 5.59. Здесь процесс подбора кода закончится при Y2 = X , т. е. Y = Jx .
316
Гпава 5
Подбор кода в аналогичных устройствах можно осуществлять и последова-
тельным образом, увеличивая его значение в каждом такте на единицу.
В этом случае всегда найдется число, удовлетворяющее требуемому равенст-
ву, однако процедура подбора будет занимать гораздо больше времени.
Рис. 5.57. Структура устройства для выполнения операции деления
Рис. 5.58. Последовательность итераций
при выполнении операции деления чисел
Рис. 5.59. Структура устройства для вычисления квадратного корня
Цифровые устройства последовательностного типа
317
Существуют различные варианты построения регистров последовательного
приближения. Схема одного из них, построенного на Jtf-триггёрах, приведе-
на на рис. 5.60. В табл. 5.11 представлена таблица состояний выхода JK-
триггера Q+ = f(J,K,Q) после переключения и таблица переходов в зависи-
мости от набора сигналов на входах J и К. Звездочкой помечены произволь-
ные значения, т. е. ноль либо единица. Из таблицы следует, что если триггер
находится в нулевом состоянии, то при J = 0 и любом значении сигнала К он
в нем и останется, а при J = 1 и любом К изменит его на единичное.
Рис. 5.60. Схема варианта регистра последовательного приближения
J к Q + о»
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
Таблица 5,11, Таблица состояний и переходов JK-триггеров
+ о ? о» J к
0->0 0 *
0 —> 1 1 *
1 —► 0 * 1
1 -> 1 * 0
Представленный регистр работает следующим образом. При поступлении
сигнала ’’Старт” (St) его младшие разряды обнуляются, а старший устанавли-
318
Гпава 5
вается в единичное состояние. При этом с инверсных выходов триггеров на
входы соответствующих элементов И поступают сигналы логических еди-
ниц, разрешающие прохождение импульса тактирования на входы синхрони-
зации триггеров.
Первый импульс вызовет запись сигнала Ц с внешнего входа в разряд (?3,
занесение логической единицы, присутствовавшей к этому моменту на выхо-
де (23, в разряд Q2 и нулей в Q} ,Q0. При этом на инверсном выходе триггера,
формирующего сигнал Q2, появится логический ноль, который заблокирует
дальнейшее поступление импульсов тактирования на триггер, расположенный
правее. С приходом очередного импульса на вход Т сигнал У2 запишется в раз-
ряд Q2 и одновременно произойдет сдвиг содержимого остальных разрядов
влево. Единичный сигнал появится на прямом выходе триггера, формирующе-
го сигнал Q\, а нулевой на инверсном. Последний заблокирует прохождение
импульсов тактирования на триггеры разрядов (23, Q2.
Третий тактирующий импульс вызовет занесение сигнала с внешнего входа
в разряд Qx и перемещение логической единицы в Qq . На четвертом такте во
все разряды регистра будет записана комбинация последовательно посту-
пивших входных сигналов V4,V3,V2,V1. Промышленностью выпускается две-
надцатиразрядный регистр последовательного приближения К155ИР17,
в котором имеются дополнительные входы управления, позволяющие каска-
дировать такие устройства с целью наращивания разрядности.
5.3. Накапливающий сумматор
Если обычный сумматор складывает два числа, то накапливающий произво-
дит суммирование последовательности чисел, ,W2 ...Nn, поступающих
друг за другом в определенные моменты времени.
Считая исходное состояние такого устройства нулевым, его работу можно
описать следующим образом:
50 = 0, = 0 + , S2 = + N2, 53 = /Vj + N2 + N3 ... (5.1)
Данные выражения могут быть преобразованы к виду
Sq = О, Sj = Sq + , S2 = Sj + N2, S3 = S2 + /V3 ..., (5.2)
откуда следует, что для получения текущего результата, необходимо к пре-
дыдущему значению суммы прибавить поступающее в данный момент число.
В таком устройстве происходит постепенное накопление суммы последова-
тельности чисел.
Цифровые устройства последовательностного типа
319
Так как сумматор является комбинационным устройством, а предыдущий
результат сложения требуется запоминать, то для этой цели можно использо-
вать параллельный регистр соответствующей разрядности, и структура нака-
пливающего сумматора будет иметь вид, представленный на рис. 5.61. Нако-
пленный результат сохраняется в регистре RG, поэтому для начала нового
этапа суммирования его требуется обнулить, для чего используется вход
сброса R .
Вх.
О i 7V1 ! N2
I I
W3
Зап.
Ni + N}\N\ + N2
Вых. <
SM OiM+O
+ ?V2 + • W, + W2 +
+n2 I +/v3
n} + n2 +
+N3 + N3
Вых. I
RG 0 i 0
Ny + N2
nx + n2 + n3
Рис. 5.61. Структура и диаграммы работы накапливающего сумматора
Из временных диаграмм работы следует, что при поступлении на его вход
первого числа , на выходе сумматора появится такой же результат, а на
выходе устройства будет присутствовать нулевое значение. С приходом им-
320
Гпава 5
пульса записи результат сложения зафиксируется в регистре и одновременно
поступит на входы В сумматора SM, вследствие чего на его выходах сфор-
мируется число Nx+N}. С приходом второго числа N2, сумматор сформи-
рует результат, равный + N2, который зафиксируется в регистре и посту-
пит на выход накапливающего сумматора в момент поступления очередного
импульса записи.
Такие устройства находят широкое применение в системах обработки циф-
ровой информации, они, в частности, используются в качестве цифровых ин-
теграторов. Известно, что определенный интеграл равен площади под кри-
вой, представляющей собой график подынтегральной функции. Если эту
кривую разбить на небольшие участки длительностью т (рис. 5.62) и каждо-
му из них поставить в соответствие число N(, равное его площади, то пло-
щадь под всей кривой будет равна сумме площадей таких участков. Таким
образом:
т
jS(t)dt ~ N^ +N2+... +Nn. (5.3)
О
Рис. 5.62. Определение текущего значения интеграла от функции времени
Так как сигнал меняется во времени, то числа, соответствующие площадям
участков, будут появляться последовательно друг за другом и при их сум-
мировании сформируется текущее значение определенного интеграла от
функции, представляющей сигнал S(f). При достаточно малой длительно-
сти интервала разбиения площадь участка с большой степенью точности
будет равна площади прямоугольника, высота которого соответствует зна-
чению сигнала. Если т принять за единицу, то площадь прямоугольника
окажется равной его высоте, т. е. величине сигнала (отсчету) в текущий
момент времени.
Цифровые устройства последовательностного типа
321
5.4. Кольцевой счетчик
Последовательный регистр представляет собой систему с внутренними об-
ратными связями, реализованными в триггерах. При соединении его инфор-
мационного входа с устройством, определенным образом обрабатывающим
сигналы с выходов, образуется система с внешней цепью обратной связи,
результат воздействия которой проявится лишь в следующем такте работы.
Такая обратная связь носит запаздывающий характер.
Состояние регистра, определяемое комбинацией сигналов на всех его выхо-
дах, зависит от набора последовательно заносимых входных данных. То есть
{бо’б1 —Gn-i}. = — ВЦ-п} • При наличии цепи внешней обратной
связи (рис. 5.63) DIj = F(Q0,Qi —Qn-\)(. Так как сигнал на любом из выходов
регистра со сдвигом вправо в текущий (i -й) момент времени определяется
предшествующим состоянием предыдущего разряда (Qk), = (Qk4 )1_I, то
Dlj = F[(0o)i,(<2o)i-i — (6o)i-n-i] • В этом случае на значение входного сигна-
ла, а следовательно, и на текущее состояние любого из выходов системы
влияет вся предыстория ее работы за п шагов.
Такие устройства обладают рядом специфических особенностей, одна из ко-
торых заключается в том, что их состояния циклически повторяются через
определенное количество входных импульсов.
Простейшим вариантом регистра с внешней обратной связью является схема,
приведенная на рис. 5.64, в которой сигнал с последнего выхода регистра по-
дается на его информационный вход без изменений. Для четырехразрядного
варианта регистра формула, описывающая состояние информационного вхо-
да системы, выглядит следующим образом: DI =Qy.
322
Гпава 5
Рис. 5.64. Схема и временные диаграммы работы четырехразрядного регистра
с внешней обратной связью
Если в младший разряд регистра был записан единичный сигнал, то под воз-
действием тактирующих импульсов, следующих с частотой f , он начнет
перемещаться по разрядам. Когда логическая единица появится на последнем
выходе регистра и сответственно на его входе, то положительным фронтом
следующего тактирующего сигнала она запишется в первый разряд, далее
процессы будут циклически повторяться.
В процессе работы на каждом из выходов регистра формируются сдвинутые
друг относительно друга на интервал времени т идентичные импульсные
последовательности. Их период Т = 4т, а частота повторения импульсов F
в такое же число раз меньше частоты входного сигнала f . При использова-
нии в аналогичной схеме n-разрядного регистра Т = ит, a F = f/п. Таким
образом, данное устройство может быть использовано в качестве делителя
частоты в п раз.
Если единичные сигналы предварительно занесены в несколько разрядов ре-
гистра, к примеру, нулевой и второй, то по его выходам будет распределяться
комбинация 10 10. Отличие временных диаграмм работы системы в данной
ситуации показано штриховыми линиями (см. рис. 5.64).
Работу такого и аналогичных устройств можно описать, используя как таб-
лицу, представляющую процедуру смены состояний, так и графы переходов.
Для ситуации с одним единичным сигналом они представлены на рис. 5.65.
Переход из одного состояния в другое осуществляется под действием такти-
рующего импульса. Так как состояния периодически повторяются, то граф
переходов оказывается замкнутым, что характерно для всех циклически
Цифровые устройства последовательностного типа
323
работающих систем. Число узлов графа равно количеству устойчивых со-
стояний, которые сохраняются в отсутствии внешних воздействий.
DI Сз Q1 21 Qo
0 0 0 0 1
0 0 0 1 0
0 0 1 0 0
1 1 0 0 0
2з Qi Q\ бо
^0 0 0 ----> (1 О I о)
(1 о о о) <--------(о 1 0 (0
Рис. 5.65. Варианты описаний работы четырехразрядного распределителя импульсов
Граф переходов при наличии единиц в нулевом и втором разрядах приведен
на рис. 5.66. Здесь количество различимых и устойчивых состояний равно
двум. Формально можно считать, что число состояний в данной ситуации
остается прежним, но некоторые из них совпадают, т. е. неразличимы.
Рис. 5.66. Возможные графы переходов четырехразрядного регистра сдвига
с внешней обратной связью
Рассмотренное устройство может иметь и одно устойчивое состояние, когда
во все разряды регистра занесены нули или единицы, что соответствует за-
цикливанию системы.
Регистр с обратной связью, функционирующий в соответствии с графом
переходов, представленным на рис. 5.65, называется распределителем им-
пульсов или кольцевым счетчиком. Это связано с тем, что в процессе работы
единичный сигнал последовательно появляется (распределяется) на всех
разрядах (выходах) устройства. Второе название отражает возможность
324
Гпава 5
определения (подсчета) по состоянию выходов устройства числа входных
воздействий, поступивших на его вход.
Из табл. 5.12, отражающей зависимость комбинации сигналов на выходах
регистра от количества импульсов, поступивших на вход синхронизации,
следует, что в отсутствии входных сигналов (когда их количество равно ну-
лю) логическая единица формируется на выходе с номером ноль. После про-
хождения одного импульса единичный сигнал появляется на первом выходе
и т. д. То есть, определив, на каком из выходов регистра присутствует еди-
ничный сигнал, можно сделать вывод о количестве входных воздействий
(тактирующих импульсов), поступивших к моменту наблюдения.
Таблица 5.12. Использование распределителя импульсов в качестве счетчика
N вз Qi е. 2о
0 0 0 0 1
1 0 0 1 0
2 0 1 0 0
3 1 0 0 0
4 0 0 0 1
5 0 0 1 0
Однако если их число превысит четыре, то состояния системы начнут повторять-
ся, т. е. она не позволяет получить однозначную оценку. В общем случае опреде-
ляемое по виду кодовой комбинации число соответствует остатку от деления ко-
личества входных воздействий на количество различимых рабочих состояний.
Работа любых реальных цифровых систем происходит в условиях воздейст-
вия помех. Это может привести к тому, что в процессе переключения распре-
делителя импульсов состояния одного или нескольких разрядов изменятся не
в соответствии с требуемым алгоритмом работы. Произойдет сбой системы,
и в ряде ситуаций она не вернется в рабочее состояние, что можно пояснить
с помощью графа переходов (рис. 5.67), где в прямоугольные контура заклю-
чены сбойные (нерабочие для распределителя) комбинации.
Логическая причина возникновения сбоев заключается в том, что в рас-
сматриваемом устройстве количество рабочих состояний меньше числа
возможных. В системе из четырех триггеров может быть 16 комбинаций их
состояний, а рабочими для распределителя являются лишь четыре. Поэтому
существует вероятность перехода устройства в одно из возможных, но
нерабочих состояний.
Цифровые устройства последовательностного типа
325
(р О 0 1) -------> (1 0 1 о)
Рис. 5.67. Граф переходов четырехразрядного регистра сдвига
с внешней обратной связью
Если требуется реализовать систему, функционирующую по требуемому ал-
горитму без сбоев, то необходимо обеспечить условия, при которых система
восстанавливала бы свою работоспособность. Существует несколько подхо-
дов к созданию помехоустойчивых последовательностных устройств. Один
из них заключается в анализе состояний системы и принудительном возврате
ее в рабочее при обнаружении сбоя.
Применительно к кольцевому счетчику это можно сделать, используя парал-
лельно-последовательный регистр и анализатор F, формирующий нулевой
сигнал при правильной работе распределителя импульсов и единичный, если
возникает сбой (рис. 5.68).
Рис. 5.68. Структура распределителя импульсов с самовосстановлением
326
Гпава 5
В последнем случае этот сигнал, поступив на вход разрешения параллельной
записи РЕ, вызовет занесение в разряды регистра поданной на его Информа-
ционные входы рабочей комбинации (к примеру, 1-0-0-0) и восстановление
функционирования системы как распределителя импульсов. Анализатор
представляет собой комбинационную схему, состояния выходов которой за-
даются следующей таблицей (рис. 5.69). Рабочие состояния распределителя
импульсов в ней заключены в контуры.
Рис. 5.69. Таблица функционирования анализатора
состояний распределителя импульсов
Самовосстановление такой схемы происходит либо сразу же после возникно-
вения сбоя, либо в следующем такте, если процедура параллельной записи
синхронизирована с приходом сигнала тактирования. Полный граф перехо-
дов кольцевого счетчика, свободного от сбоев, имеет вид, представленный
на рис. 5.70.
Второй подход к построению схем с самовосстановлением заключается в из-
менении способа формирования сигналов на информационном входе регист-
ра сдвига. Для кольцевого счетчика DI = Q-i. При этом состояние информа-
ционного входа никак не зависит от состояний остальных разрядов регистра
<2о, <21, Qi, чт0 и приводит к возможности возникновения сбоев.
Цифровые устройства последовательностного типа
327
Рис. 5.70. Полный граф переходов распределителя импульсов с самовосстановлением
Для их устранения необходимо сформировать сигнал D1 , как некоторую
функцию от состояний всех разрядов т. е. для четырехразрядного регистра
в виде DI = /(63,62’61,60) • Кроме того от такой функции требуется вы-
полнение двух дополнительных условий — при нулевых значениях аргумен-
тов она должна обращаться в единицу, а при единичных в ноль.
Так как для рабочей комбинации сигналов логическая единица на информа-
ционном ’ входе регистра появляется при 63 = 1» 62 = 0» Q\ = 0, во = , то
функцию, описывающую состояние входа, можно представить в виде
DI = 6з’б2’6г6о- Однако ПРИ нулевых сигналах разрядов регистра она
обращается в нуль. В этом случае возможно зацикливание распределителя
в состоянии все нули.
Для того чтобы функция удовлетворяла дополнительным требованиям, в ее
состав необходимо ввести компоненту, которая при нулевых значениях Q-
переводила бы ее в единицу, а при остальных наборах сигналов не влияла на
значения, определяемые соотношением DI = 63’62’61'60- Такая компо-
нента представляет собой конъюнкцию инверсных сигналов с выходов всех
разрядов регистра. При этом выражение для функции будет иметь вид
D1 = 63 *62 ‘Qi Qo + 63’62 'бгбо • Его можно упростить, вынеся за скобки
62 Ci Со > тогДа DI =Qi Qi Qo (Сз + Сз) = Qi Ci Co = C2 + Ci + Co • Анало-
гичное соотношение справедливо и для кольцевых счетчиков любой разряд-
ности.
О/=Сл-г - СгСо =Ся-1 +Сп-2+-+С1+Со • (5.4)
328
Гпава 5
Схема кольцевого счетчика с самовосстановлением представлена на
рис. 5.71. Анализ его состояний, начиная с рабочего 0-0-0-1, приведенный на
рис. 5.72, показывает, что последовательность их смены соответствует рабо-
чему циклу.
Рис. 5.71. Схема кольцевого счетчика с самовосстановлением
Рис. 5.72. Функционирование кольцевого счетчика
со схемой самовосстановления в рабочем режиме
Как показано на рис. 5.73, при возникновении сбоя 0-0-0-0, на входе DI
сформируется единичный сигнал, который в следующем такте запишется в
младший разряд регистра сдвига и схема перейдет в рабочее состояние. Вы-
ход из сбоя 0-0-1-1 займет три такта, но в итоге схема начнет функциониро-
вать правильно. Отличие данного метода самовосстановления от предыдуще-
го состоит в постепенном выходе схемы из некоторых вариантов сбоев.
Полный граф переходов такого распределителя импульсов имеет вид, пред-
ставленный на рис. 5.74. В схемах с самовосстановлением не требуется пред-
варительная установка устройства в какое-либо из рабочих состояний.
В рассмотренном устройстве DI =Q2 61 ’Со ♦ но с ДРУг°й стороны, для рас-
пределителя справедливо соотношение DI =Qj. Таким образом, сигналы,
формируемые на выходе схемы самовосстановления и последнем разряде
регистра, при правильной работе устройства идентичны. Данное обстоятель-
ство позволяет реализовать четырехразрядный распределитель импульсов
Цифровые устройства последовательностного типа
329
на трехразрядном регистре сдвига, используя в качестве последнего разряда
выход элемента ИЛИ-HE, несмотря на то, что он является комбинационной,
а регистр — последовательностной схемой (рис. 5.75).
С, оооо —-(о о 0 1)
DI 1----------'-'''о
Qi 0 0 11 —► 0 110 110 0 —-(1 о о о)
DI о----------Л)-----------"о--
Q, 0111 —- 1 1 1 0 —► 1 1 О 0 —►(! 0 0 0)
DI О------Л)---------^0------ -
Qi 0 10 1 —-10 10 —-(0 1 0 0)
DI 0------- "*0-------- "О
Qi 10 0 1 —<00 10)
DI 0------- "о
Qi 10 11 —>0110 —► 1 1 О О —>(1 О 0 0)
DI 0-----'"’"о-------*0----
Qi 110 1 —-10 10 —<0 1 0 0)
DI 0-----''"'*0-----^0
Qi 1111 —► 1110 —► 110 0 —► (1 0 0 0)
DI 0---------------------^0----
Рис. 5.73. Циклы восстановления рабочего режима кольцевого счетчика
Рис. 5.74. Полный граф переходов распределителя импульсов с самовосстановлением
330
Гпава 5
Рис. 5.75. Схема четырехразрядного
кольцевого счетчика
на трехразрядном регистре сдвига
Qo Qi Q2 di (Q3)
(оГ "о ~o.уч,
(OQEZs)
110 0
CjnoZjD
10 1 0
0 110
1110
Рис. 5.76. Таблица для формирования
сигнала четвертого разряда кольцевого счетчика
на трехразрядном регистре сдвига
Это связано с тем, что среди восьми возможных состояний системы из трех
триггеров четыре имеют вид, соответствующий комбинациям нулей и единиц
для распределителя импульсов. При этом, как показано на рис. 5.76, недос-
тающий бит является функцией от состояний разрядов Qq,Q],Q2> причем
(2з = Qi Q\ Go •
Еще один способ реализации устройств с самовосстановлением заключается
в задании полного графа переходов. Если, к примеру, необходимо создать
трехразрядный распределитель импульсов, то такой граф может иметь вид,
показанный на рис. 5.77.
Qz Qi Qo
Рис. 5.77. Граф переходов трехразрядного распределителя импульсов с самовосстановлением
В соответствии с графом составляется таблица переходов (рис. 5.78), которая
связывает состояния разрядов регистра до переключения системы и после.
Цифровые устройства последовательностного типа
331
Наборы сигналов Q* можно считать функциями от аргументов Со’СрСз и
выразить их в алгебраической форме: Qq = Q2 бгбо» Q\ = Q2'QrQo- Для
представления Q2 удобно воспользоваться картой Карно и, используя пра-
вила минимизации, получить ее представление Q2 = Q2 Q$ + Q2 Q$ + Q\ •
Так как функция возбуждения D-триггера имеет вид = D, то при подаче
на информационные входы триггеров (разрядов) полученных комбинаций
сигналов, устройство будет работать в соответствии с заданным алгоритмом.
Схема такого трехразрядного распределителя импульсов с самовосстановле-
нием имеет вид, представленный на рис. 5.79.
Аналогичным образом можно строить структуры с любым требуемым гра-
фом переходов и числом рабочих состояний.
Qi Qi Qq
ООО
COZD
Со" I о)
0 1 1
о)
1 0 1
1 1 о
1 1 1
Qi Q\ Qq
1 0 0
CLo jD
1 о о
Со~~Г)
1 о о
1 о о
1 о о
Рис. 5.78. Таблица переходов трехразрядного распределителя импульсов
с самовосстановлением
Рис. 5.79. Принципиальная схема трехразрядного распределителя импульсов
с самовосстановлением
332
Гпаеа 5
5.5. Счетчик Джонсона
Если проинвертировать сигнал обратной связи, подаваемый с последнего вы-
хода регистра и подать на его информационный вход, то получится схема,
которая называется счетчиком Джонсона (рис. 5.80).
Вх
е,
е2
Сз
>Вых. 1
>Вых. 2
>Вых. 3
>Вых. 4
Рис. 5.80. Принципиальная схема счетчика Джонсона
Граф переходов, таблица состояний и временные диаграммы работы четы-
рехразрядного варианта такого устройства при исходном нулевом состоянии
разрядов представлены на рис. 5.81—5.83.
У этого устройства восемь рабочих состояний, меняющихся так, что сначала
по разрядам регистра пробегает волна единиц, а затем ее сменяет волна ну-
лей. Формируемый при этом набор кодовых комбинаций называется кодом
Джонсона или кодом Либау—Крейга.
Из временных диаграмм (см. рис. 5.83) видно, что на выходах регистра форми-
руются сдвинутые на один такт симметричные импульсные последовательно-
сти (меандры) с периодом, в восемь раз превышающим период следования так-
тирующих сигналов. Отсюда следует, что счетчик Джонсона может быть
использован в качестве делителя частоты. Для n-разрядной структуры соотно-
f
шение между частотами входных и выходных сигналов имеет вид F = .
2п
Сз 0.г Q\ Go
(о 0 0 р) —♦ (о 0 0 1) —♦ (р О 1 1) —♦ (0111)
Т _______________ ____________ I
(1 О 0 о) «— (1 1 0 о) <— (1 1 1 о) ♦— (1111)
Рис. 5.81. Граф переходов четырехразрядного счетчика Джонсона
Цифровые устройства последовательностного типа
333
DI = Q3
Qo Qi Qz Q3
BX
0 0 0 0
10 0 0
110 0
1110
1111
0 111
0 0 11
0 00 1
0* 6 "0" 0
10 0 0
0
1
2
3
4
5
6
7
8
9
Рис. 5.82. Таблица состояний счетчика Джонсона
N
Данное устройство может быть использовано и в качестве счетчика, т. к. по
виду выходной кодовой комбинации можно однозначно определить количе-
ство воздействий в пределах от нуля до семи (см. рис. 5.82).
334
Гпава 5
Таблица 5.13. Таблица функционирования счетчика Джонсона
D/=03 е3 Qi с. Со
1 0 0 0 0
1 0 0 0 1
1 0 0 1 1
1 0 1 1 1
0 1 1 1 1
0 1 1 1 0
0 1 1 0 0
0 1 0 0 0
———————————— —————— ———-
* 0 0 1 0
* 0 1 0 0
Вследствие того, что число возможных состояний четырехразрядного реги-
стра 16, а рабочих у счетчика Джонсона восемь, в такой схеме также могут
возникать сбои. Если для реализации счетчика с самовосстановлением вос-
пользоваться вторым подходом, то из табл. 5.13 будем иметь
DI = Qo • Qi • 62 ’ Оз + 6о * 61 * Q1 * Оз + 6061Q1 ’ Оз + 60616263 = (5
= 61 '0,2 Оз^Оп + Оо) + 606163(62 + 62) = 61 62 *6з +606163-
На нерабочих состояниях конкретное значение функции D1 указать невоз-
можно, что помечено звездочками. Эта функция относится к классу недооп-
ределенных.
При данном способе формирования сигнала на информационном входе рабо-
чие состояния будут самоподдерживающимися, а процесс выхода из сбоев
и полный граф переходов имеет вид, представленный на рис. 5.84. Макси-
мальная по длительности процедура самовосстановления займет три такта.
Однако это не единственный вариант формирования сигнала на входе реги-
стра для построения счетчика Джонсона с самовосстановлением.
Получить представление функции, описывающей состояние информационно-
го входа в минимальной форме можно, воспользовавшись картой Карно, ко-
торая представлена на рис. 5.85. Функция D/ определена лишь на восьми
наборах переменных, которые являются рабочими. Так как остальных ком-
бинаций выходных сигналов не должно быть, то значения функции на них
могут задаваться произвольным образом.
Цифровые устройства последовательностного типа
335
Рис. 5.84. Граф переходов варианта счетчика Джонсона с самовосстановлением
Рис. 5.85. Карта Карно для функции, описывающей сигнал на входе регистра
в схеме счетчика Джонсона
Из карты видно, что нижний контур охватывает все единицы, отсюда следу-
ет, что DI -Q^, и это предельный случай минимизации, который приводит
к исходной ситуации. Однако на карте Карно можно вводить дополнитель-
ные контуры склейки, не меняющие значений функции, но приводящие к из-
менению формы ее представления. Кроме того, такие контуры позволяют
в ряде случаев решить задачу борьбы с гонками, которые могут нарушить
работу последовательностных устройств.
Один из вариантов введения дополнительных контуров показан на карте
Карно штриховыми линиями. При такой их конфигурации функция, описы-
вающая сигнал на информационном входе, имеет вид DI =Qj+QqQ\ + 6062 •
Ее можно преобразовать для устранения инверсий переменных
DI = Qj + 60(61 + = 63626160 ’ и схема четырехразрядного счетчика
Джонсона с самовосстановлением будет иметь вид, представленный на рис. 5.86.
336
Гпава 5
Q3 Q2 Qi Qo
0 1 0 1 —4101 1 —> (о 1 1 1}
01 10 —>1101 —>1011 —> (6 1 11}
О О 1 О —> О 1 О 1 —> 1 О 1 1 —> (о 1 11}
10 0 1—4 (poll}
1010 —>0100 —>1001 —> (0011}
Рис. 5.87. Циклы восстановления рабочего режима счетчика Джонсона
0 0 10
1
<—| о 1 о Г|
Рис. 5.88. Полный граф переходов счетчика Джонсона
Цифровые устройства последовательностного типа
337
Самый длинный путь самовосстановления займет три такта (рис. 5.87). Полный
граф переходов данного варианта счетчика Джонсона показан на рис. 5.88.
При таком подходе структура выражения, описывающего сигнал на инфор-
мационном входе счетчика Джонсона любой разрядности, окажется анало-
гичной
DI =Qn_[ + е0(б1 +бг +—+Сл-2) = бл-1 'Qn-2 "Q\ Qo (5-6)
Использование иных дополнительных контуров склейки приведет к тому, что
соотношение, описывающее сигнал DI для устройства произвольной раз-
рядности, не будет таким регулярным.
Генераторы псевдослучайных последовательностей
Для решения ряда задач, связанных с цифровой обработкой данных, возника-
ет необходимость в так называемых шумоподобных или случайных сигналах.
Они представляют собой наборы кодовых комбинаций, соответствующих
числам, следующим друг за другом случайным образом.
Если, к примеру, имеется ряд целых чисел от 0 до 15, то их последователь-
ность О, 1, 2, 3 ... 14, 15 будет детерминированной, т. к. здесь прослеживается
определенная закономерность, зная которую можно предугадать следующее
число. Если же закономерность не просматривается (например, для ряда
11,2, 5,4, 15, 1 ...), то такую последовательность при выполнении некоторых
условий относят к классу случайных. Одно из таких условий состоит в том,
чтобы заранее было невозможно точно определить, какое из чисел появится
на следующем шаге.
Аналогичным образом можно рассмотреть случайные последовательности
двоичных символов, при этом значительный интерес представляют последо-
вательности, в которых вероятность появления 0 или 1 на следующем шаге
одинакова и равна 0,5. Для таких последовательностей заранее нельзя пред-
сказать, каким будет следующий символ, но в последовательности любой
длины количество единиц и нулей одинаково.
Пример детерминированной двоичной последовательности может выглядеть
следующим образом: 0000111100001111 ит. д., а отрезок случайной —
1100010011010110. Такие последовательности применяются, в частности,
в системах шифрации сообщений. Здесь используется свойство операции
суммирования по модулю два (логической неравнозначности), заключаю-
щееся в том, что хФх = 0 и х © 0 = х.
Если обработать в элементе логической неравнозначности (сумматоре по
модулю два) цифровую последовательность J( , содержащую какую-либо
338
Гпава 5
информацию, и случайную х(- такой же длины, то в итоге получится поток
двоичных символов у,, не похожий ни на первую, ни на вторую. Условно
можно считать, что информация, содержащаяся в сигнале, как бы размазыва-
ется по всем символам случайной последовательности (рис. 5.89).
Исходная 0000111100001111
Случайная 1100010011010110
Результат обработки 1100101111011001
Восстановленная 0000111100001111
Рнс. 5.89. Кодирование и декодирование цифровых данных
с использованием псевдослучайной последовательности
Если провести операцию сложения по модулю два сигнала у,- = d( Ф х,- и слу-
чайной последовательности х(, то восстановится исходный сигнал dj, а если
аналогичную процедуру провести с исходным, то сформируется исполь-
зованная ранее случайная последовательность, т. к. dj Ф х,- Ф х, = dj,
a dj Ф х, Ф dj = Xj.
Таким образом, случайная последовательность может служить элементом
(ключом) для шифрования какого-либо сообщения и одновременно элемен-
том для его восстановления. Если длина случайной последовательности
больше длины сообщения, то восстановить его, не зная последовательности,
достаточно сложно.
Случайные последовательности с разными свойствами требуются и в других
областях, в частности при моделировании работы систем в условиях помех,
решении математических задач методом Монте-Карло и т. п.
Для аппаратного синтеза случайных сигналов применяются так называемые
полиноминальные счетчики или генераторы псевдослучайных последова-
тельностей — ГПСП. Они представляют собой регистры сдвига с обрат-
ными связями, реализованными через элементы "исключающее ИЛИ"
(сумматоры по модулю два). Один из вариантов такого устройства при-
веден на рис. 5.90, а выходные сигналы четырехразрядного ГПСП —
в табл. 5.14.
Цифровые устройства последовательностного типа
339
Рис. 5.90. Схема генератора псевдослучайной последовательности
Таблица 5.14, Выходные сигналы четырехразрядного
генератора псевдослучайной последовательности
Go 1 0 0 0 1 0 0 1 1 0 1 0 1 1 1
2i 1 1 0 0 0 1 0 0 1 1 0 1 0 1 1
Qi 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1
вз 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0
ЧИСЛО 15 14 12 8 1 2 4 9 3 6 13 10 5 11 7
При определенном выборе точки подключения (разряда с номером и) система
будет генерировать псевдослучайную последовательность максимальной
длины, или ^-последовательность. Ее длина составит 2т -1 символов (ну-
лей и единиц), после чего такая последовательность начнет генерироваться
вновь.
Количество символов в ней оказывается на единицу меньше числа возмож-
ных состояний регистра, т. к. состояние разрядов "все нули" является запре-
щенным. В нем система зацикливается. Поэтому единиц в генерируемой по-
следовательности будет на одну больше, чем нулей.
Сигналы с такими свойствами называются псевдослучайными сигналами, т. к.
с одной стороны, они обладают свойствами случайных сигналов, а с дру-
гой — повторяются через определенные интервалы времени. Кроме того, раз
существует алгоритм их генерации, то появление в следующем такте нуля
или единицы для конкретного ГПСП можно предсказать. Однако если период
340
Гпава 5
повторения последовательности больше интервала наблюдения, то предска-
зание становится практически невозможным.
Так как в ГПСП используется регистр сдвига, то с каждого из его выходов
можно снимать идентичные последовательности, смещенные во времени на
один такт. Сложение по модулю два последовательностей, снимаемых с раз-
ных выходов регистра, дает псевдослучайную последовательность, идентич-
ную исходной, но сдвинутую во времени на определенное число шагов.
Если состояния всех выходов регистра сдвига рассматривать как двоичные
коды, то можно считать, что в каждом такте будут формироваться случайные
числа, с равномерным законом распределения. Для приведенной выше псев-
дослучайной последовательности эти кодовые комбинации при начальной
установке разрядов регистра в единичные состояния выглядят, как показано в
табл. 5.14.
Используя методы цифровой либо аналоговой фильтрации, из псевдослучай-
ной последовательности можно сформировать аналоговые случайные (шумо-
вые) сигналы с заданными характеристиками.
Существует множество вариантов построения генераторов псевдослучай-
ных последовательностей с одной и несколькими цепями обратной связи,
позволяющих формировать последовательности максимальной длины. Если,
к примеру, использовать 33-разрядный регистр, то при тактовой частоте
10 МГц, период повторения генерируемой им псевдослучайной последова-
тельности составит около 12 мин., а у ГПСП на 100-разрядном регистре пе-
риод повторения превысит возраст Вселенной.
5.6. Двоичные счетчики
К группе последовательностных относятся узлы, называемые счетчиками.
Это устройства, по состоянию выходов которых можно определить количе-
ство входных воздействий, поступивших на их входы к моменту наблюдения.
Одним из основных параметров счетчика является модуль счета (емкость) Л/,
представляющий собой число устойчивых различимых состояний счетчика.
Требование различимости необходимо, т. к. если состояние счетчика переходит
само в себя, то никакой информации о количестве воздействий получить не-
возможно. Аналогичная картина будет наблюдаться, если состояния неустой-
чивы, т. е. меняются самопроизвольно без внешних воздействий. Когда коли-
чество поступивших входных воздействий превысит модуль счета, то
произойдет переполнение счетчика, он вернется в исходное состояние и нач-
нется новый процесс смены его состояний. Входным воздействием обычно яв-
ляется импульс, поступающий на специальный, так называемый, счетный вход.
Цифровые устройства последовательностного типа
341
По значению модуля счетчики делятся на двоичные, двоично-десятичные
(десятичные), счетчики с произвольным и управляемым модулем счета.
В двоичных счетчиках модуль кратен степени двойки, т. е. принимает значе-
ния 2,4, 8, 16 и т. п., в десятичных он кратен степени десяти (10, 100, 1000 ...),
в счетчиках с произвольным модулем может иметь любое фиксированное
значение, а в счетчиках с управляемым модулем — менять его под воздейст-
вием внешних сигналов.
Счетчики могут быть суммирующими, вычитающими и реверсивными.
В суммирующих счетчиках число, соответствующее формируемому счетчи-
ком коду, увеличивается на единицу с приходом очередного счетного им-
пульса, в вычитающих — уменьшается. Реверсивные счетчики в зависимо-
сти от установленного режима работы могут функционировать и как
суммирующие и как вычитающие. На принципиальных схемах четырехраз-
рядные двоичные и двоично-десятичные счетчики как функциональные эле-
менты отображаются, как показано на рис. 5.91.
двоичных и двоим но-десятичных счетчиков
Важным параметром счетчика является быстродействие, обычно оценивае-
мое по максимальной частоте следования входных сигналов, при которой
работа системы как счетчика не нарушается.
На выходах суммирующего двоичного счетчика с модулем М = 2т формиру-
ются m-разрядные кодовые комбинации, порядок смены которых соответст-
вует изменению двоичного кода, описывающего состояния счетчика от 0
до М- 1.
Ячейкой, которая под действием внешних сигналов может менять свое со-
стояние и сохранять его, является триггер, поэтому они используются в каче-
стве разрядов счетчиков. Наиболее подходящими для этой цели являются
счетные триггеры, или Т-триггеры, выходной сигнал которых меняется на
противоположный с приходом каждого импульса на вход. Такой триггер мо-
жет выполнять функции простейшего счетчика с модулем 2, что следует из
таблицы, приведенной на рис. 5.92.
342
Гпава 5
Рис. 5.92. У словно-графическое обозначение и таблица функционирования счетного триггера
в качестве счетчика с модулем два
Если в исходном состоянии на выходе триггера присутствовал нулевой сиг-
нал, то с приходом первого счетного импульса он изменится на единичный,
следующий импульс переведет его в исходное, нулевое состояние и т. д.
В отсутствии воздействий триггер самопроизвольно не переключается,
т. е. его состояния являются устойчивыми.
Так как различимых состояний только два, то модуль счетаку такого про-
стейшего счетчика будет равен двум, что дает возможность однозначно оп-
ределить первое воздействие, а далее по состоянию выхода триггера можно
лишь судить о четном или нечетном их количестве.
Счетный триггер может срабатывать по отрицательному либо по положи-
тельному фронту входного сигнала, а поскольку у импульса один отрица-
тельный и один положительный фронт, то в итоге счетчик будет определять
количество поступивших импульсов.
Для построения счетчика с модулем 4 потребуется система из двух тригге-
ров, у которых может быть четыре состояния. Таблица, отображающая рабо-
ту суммирующего варианта такого счетчика, представлена на рис. 5.93.
Десятичное число, описывающее состояние суммирующего счетчика, долж-
но быть равно количеству поступивших импульсов и увеличиваться с прихо-
дом каждого из них на единицу. Его можно определить, суммируя с соответ-
ствующими весами значения разрядов. При этом один из разрядов Qo
должен иметь вес 2°, а другой Qx — 21, т. е. N = Qq • 2° + Qx • 21 + Q3 • 23 +...
Из таблицы переключения (см. рис. 5.93) следует, что триггер, формирую-
щий значение разряда Qq , должен переключаться с приходом каждого рабо-
чего отрицательного фронта (1—>0) входного сигнала, а второй триггер, лишь
когда на выходе первого появляется переход 1 —>0, т. е. так же отрицательный
фронт. Такой алгоритм переключения определяет структуру счетчика как
Цифровые устройства последовательностного типа
343
систему из двух последовательно соединенных триггеров, срабатывающих по
отрицательному фронту сигнала тактирования (см. рис. 5.93).
Работу счетчика можно описать, используя временные диаграммы либо граф
переходов, приведенные на рис. 5.94, из которых следует, что количество
рабочих состояний у такой системы (4) равно числу возможных.
Рис. 5.93. Таблица переключения разрядов
и схема двоичного счетчика с модулем четыре
Рис. 5.94. Граф переходов и временные диаграммы двоичного счетчика,
имеющего модуль четыре
Таким образом, сбоев, аналогичных рассмотренным для распределителя
импульсов и счетчика Джонсона, в двоичных счетчиках нет. Однако там
могут возникать сбои другого рода (рис. 5.95), связанные с пропуском ра-
бочих состояний. Если, к примеру, под воздействием помехи в момент
переключения, счетчик перейдет из состояния 01 в 11, то результат опреде-
ления количества воздействий будет неверным. Борьба с такого вида сбоя-
ми достаточно сложна, т. к. здесь нарушается лишь порядок чередования
рабочих состояний.
344
Гпава 5
Рис. 5.95. Вариант сбоя двоичного счетчика с модулем четыре
Соединив аналогичным образом п триггеров, получим счетчик с модулем
М = 2'1. Из временных диаграмм (см. рис. 5.94) следует, что частота следо-
вания сигналов на выходе первого триггера в два, а на выходе второго в че-
тыре раза меньше, чем у входных импульсов. Таким образом, счетчик может
использоваться в качестве делителя частоты и коэффициент деления зависит
от номера разряда, с которого снимается выходной сигнал.
В отличие от кольцевого и счетчика Джонсона в двоичном счетчике нет це-
пей внешней обратной связи, тем не менее состояние любого разряда в теку-
щий i -й момент времени зависит от значений остальных, т. е.
{Qk\=F{QQ,Qx (5.7)
а поскольку они циклически повторяются, то
(G*), = Vi )/-2-<<2Л . (5.8)
Это объясняется наличием внутренних обратных связей в триггерах, из-за
чего идентичные входные воздействия вызывают различные переходы со-
стояний счетчика. В системах без внешних обратных связей длительность
цикла определяется количеством их возможных внутренних состояний.
Так как в процессе работы счетчик накапливает информацию о числе воздей-
ствий, то для начала нового цикла счета его требуется вернуть в исходное
состояние. Это реализуется путем обнуления всех триггеров, для чего в их
структуру вводятся дополнительные входы сброса R.
Счетчик рассмотренной структуры называется последовательным сумми-
рующим двоичным счетчиком и относится к классу асинхронных. Это связа-
но с тем, что триггеры в нем переключаются неодновременно (несинхронно),
т. к. каждый их них меняет свое состояние с задержкой т по отношению
к моменту поступления соответствующего фронта импульса на счетный вход.
Данное обстоятельство приводит к тому, что выходной код счетчика может
быть считан не ранее, чем произойдет переключение последнего триггера,
как показано на временной диаграмме, представленной на рис. 5.96 для трех-
разрядной структуры. Плюсиками помечены установившиеся состояния
Цифровые устройства последовательностного типа
345
разрядов в соответствующие моменты времени. Для «-разрядного счетчика
это время будет равно пт. Максимальная частота следования входных им-
пульсов может быть рассчитана из соотношения = —.
пт
Таблицу функционирования трехразрядного вычитающего счетчика можно
представить следующим образом (рис. 5.97). Исходным у него будет состоя-
ние 1-1-1, которое с приходом каждого счетного импульса меняется так, что
число, соответствующее формируемому двоичному коду, уменьшается на
единицу вплоть до нуля, затем процедура смены состояний повторяется.
Из анализа таблицы следует, что второй и последующий триггеры такого
счетчика должны переключаться по положительным фронтам сигналов,
формируемых триггерами.
2b 2о 2о 2о
2, 21 2Г 2Г
22 22 22 Qi
t
*
Рис. 5.96. Процесс переключения разрядов в асинхронном счетчике
Рис. 5.97. Таблица переключения разрядов вычитающего двоичного счетчика
346
Гпава 5
Для реализации такого устройства можно использовать триггеры, срабаты-
вающие по положительному фронту, либо триггеры, реагирующие на отри-
цательный фронт, если подавать соответствующие воздействия с инверсных
выходов предыдущих разрядов, либо в цепи сигналов синхронизации устано-
вить инверторы (рис. 5.98).
Рис. 5.98. Варианты вычитающих двоичных счетчиков
Проанализировав приведенные на рис. 5.99 графы переходов трехразрядных
суммирующего и вычитающего счетчиков, можно сделать вывод, что сумми-
рующий счетчик будет работать в режиме вычитающего, если выходные сиг-
налы снимать с инверсных выходов триггеров.
Чтобы построить реверсивный счетчик, необходимо, как и в случае с регист-
рами, перекоммутировать связи между его разрядами. Структура такого уст-
ройства имеет вид, представленный на рис. 5.100.
В верхнем положении переключателей сигналы снимаются с прямых выхо-
дов триггеров и счетчик функционирует как суммирующий, а в нижнем — на
входы тактирования поступают инверсные управляющие сигналы и счетчик
работает в режиме вычитающего.
Цифровые устройства последовательностного типа
347
Q2 Qi Со
(о о о) —> (о О 1) —> (о 1 о) —> (о 1 1)
Т 1
(1 1 1) <— (1 1 о) <— (1 О 1) <— (10 о)
Cz Ci Со
(1 1 1) —> (1 1 о) —> (1 0 1) —> (1 о о)
(о о о) <— (о 0 1) <— (о 1 о) <— (о 1 1)
Рис. 5.99. Графы переходов суммирующего и вычитающего трехразрядных двоичных счетчиков
и вариант построения универсального устройства
Рис. 5.100. Структура реверсивного двоичного счетчика
348
Гпава 5
Если в качестве переключателей использовать мультиплексоры 2—>1, то ва-
риант реверсивного счетчика будет иметь вид, представленный на рис. 5.101.
Здесь при единичном значении сигнала u/D через верхние элементы И
и ИЛИ реализуется связь прямых выходов триггеров со входами, а при нуле-
вом сигнале управления входы через нижние элементы И подключаются
к инверсным выходам триггеров.
Рис. 5.101. Принципиальная схема реверсивного двоичного счетчика
Общим недостатком асинхронных структур является их относительно невы-
сокое быстродействие, т. к. триггеры переключаются последовательно друг
за другом, что с ростом разрядности приводит к увеличению задержек фор-
мирования выходного кода.
Существенного повышения скорости работы можно добиться в синхронных
счетчиках. Их особенность заключается в одновременном переключении всех
триггеров, при этом теоретическая задержка получения очередного результа-
та будет равна задержке срабатывания триггера и составит т.
Один из вариантов реализации этой идеи состоит в том, что специальным
устройством управления (УУ) анализируется текущее состояние счетчика и
формируются сигналы Vf , определяющие, должен поступать тактирующий
сигнал на вход соответствующего триггера в следующем такте или нет
(рис. 5.102). В зависимости от значений сигналов ключи пропускают либо не
передают внешние воздействия на триггеры. При этом в очередном такте
триггеры, которые должны переключиться, сделают это одновременно, а те,
которые не должны, своего состояния не изменят. Таким образом, при любой
разрядности счетчика его новое состояние установится через время, опреде-
ляемое как сумма задержки переключения триггера и задержек в устройстве
управления и ключах.
Цифровые устройства последовательностного типа
349
Рис. 5.102. Структура синхронного счетчика на асинхронных триггерах
0 0 0 0
0 0,0 1
0 0*1 0
1
0,0,1 1
0 10 1
Рис. 5.103. Изменение состояния разрядов суммирующего двоичного счетчика
Алгоритм работы устройства управления можно определить, используя в ка-
честве модели счетчика накапливающий сумматор, на вход которого посту-
пает последовательность единиц, т. е. постоянно подан' единичный сигнал.
Несмотря на различную внутреннюю структуру таких устройств, их реакция
на входные воздействия в виде последовательности импульсов синхрониза-
ции или тактирования будет идентичной.
Работу накапливающего сумматора в режиме суммирующего счетчика мож-
но представить, как показано на рис. 5.103. Смена значения разряда суммато-
ра соответствует переключению триггера аналогичного разряда счетчика.
Как видно из таблицы, младший разряд счетчика должен менять свое состоя-
350
Гпава 5
ние с приходом каждого входного импульса. Это соответствует прибавлению
очередной единицы к предыдущему результату накапливающего сумматора.
Первый разряд счетчика переключится в противоположное состояние лишь,
если младший имеет единичное значение. Второй разряд переключается, ко-
гда в единичном состоянии находятся оба предыдущих. Такая же закономер-
ность будет действовать и далее. Если переход разряда счетчика в единичное
состояние сопоставить с возникновением переноса в старший разряд накап-
ливающего сумматора, то при прибавлении единицы это может произойти,
лишь когда все предыдущие разряды имеют единичное значение.
Таким образом ключ Кл1 (см. рис. 5.102) должен быть постоянно открыт,
Кл2 — переходить в открытое состояние при наличии логической единицы
на выходе разряда Qo, КлЗ — должен пропускать сигнал тактирования при
наличии единичных сигналов в разрядах счетчика 61 и т. Д- Если сигна-
лы на счетных входах триггеров обозначить Cq.C\ ,С2 - » то справедливы со-
отношения Со — С , С| = CV| = CQq , С2 = CV2 — CQqQ\ , С3 = CV3 = ^^06162 »
откуда следует, что структура синхронного счетчика будет иметь вид, пред-
ставленный на рис. 5.104. Такой вариант счетчика часто называется счетчи-
ком с параллельным переносом.
Рис. 5.104. Принципиальная схема четырехразрядного синхронного суммирующего
двоичного счетчика на асинхронных Г-триггерах
Если предположить, что состояние его разрядов QQ.Q1.Q2.Q3 было 1-1-0-1,
то при поступлении входного сигнала он должен изменить его на 0-0-1-1. Так
и произойдет, потому что первый триггер переключится независимо от дру-
гих, а на входы второго и третьего сигнал синхронизации поступит через
элементы И. Четвертый триггер свое состояние сохранит, т. к. прохождение
импульса на его счетный вход будет заблокировано наличием на соответст-
вующей схеме И логического нуля с выхода предыдущего разряда. Несколь-
ко иной вариант конфигурации такого счетчика выглядит следующим обра-
Цифровые устройства последовательностного типа
351
зом (рис. 5.105). В такой структуре с ростом разрядности будет увеличивать-
ся количество входов у элементов И.
Рис. 5.105. Вариант конфигурации схемы синхронного
суммирующего двоичного счетчика на асинхронных Г-триггерах
Время задержки переключения такого варианта счетчика при любой его раз-
рядности будет определяться соотношением /3 = т + тлэ, где Т — время сра-
батывания триггера, а тлэ — задержка прохождения сигнала в элементах И.
В синхронном счетчике данной структуры алгоритм переключения триггеров
задается конфигурацией устройства управления, поэтому он будет функцио-
нировать как суммирующий двоичный счетчик независимо от того, по како-
му фронту срабатывают триггеры.
Выражения, описывающие сигналы на входах триггеров, можно упростить,
т. к. в формулу для С,+1 входит компонента, описывающая сигнал на входе
Cj, т. е.: С] = CQ0, С2 = CtQt, С3 = и т- п- Это позволяет использовать
352
Гпава 5
для формирования сигналов любого из разрядов лишь двухвходовые конъ-
юнкторы. Схема счетчика в этом случае будет выглядеть, как показано
на рис. 5.106.
Рис. 5.106. Схема синхронного суммирующего двоичного счетчика с последовательным переносом
сигнала тактирования через логические элементы
Здесь также сохраняется навязывание триггерам соответствующего алгорит-
ма переключения, но поскольку сигнал синхронизации проходит через це-
почку последовательно соединенных элементов 2И, время задержки окажет-
ся больше, чем у предыдущего варианта, и будет определяться соотношением
t3 = т + (п - 1)тлэ. Однако по сравнению с асинхронным вариантом данный
счетчик при той же разрядности работает быстрее. Такая структура называ-
ется синхронным счетчиком со сквозными переносами.
В состав рассмотренных вариантов счетчиков входили асинхронные тригге-
ры. Дополнительно повысить быстродействие счетчиков можно, используя
триггеры синхронного типа. Если, как показано на рис. 5.107, с помощью
устройства управления обеспечить требуемый алгоритм работы системы, то
счетные импульсы можно будет подавать непосредственно на входы синхро-
низации всех триггеров, т. е. избавиться от задержек в логических элементах.
Рис. 5.107. Структура синхронного счетчика на синхронных триггерах
Цифровые устройства последовательностного типа
353
В счетчиках можно использовать синхронизируемые фронтом триггеры D-
и Ж-типов, т. к. они способны работать и в счетном режиме. Синтез син-
хронных счетчиков на синхронных триггерах удобно проводить, определив
граф переходов, описывающий его функционирование. Для суммирующего
счетчика с модулем 8 он представлен на рис. 5.108.
Cz Q\ во
(о о о) —> (о О 1) —> (о I о) —> (о 1 1)
(1 1 1) <— (1 1 о) <— (10 1) <— (1 о о)
Рис. 5.108. Граф переходов и карты Карно для функций, описывающих состояния разрядов
синхронного счетчика на синхронных триггерах
Со “ Со
Ci = Ci' Со+ Ci * Со
Qi = Qz * Со + Qi * Ci + Qi ‘ вг Со
На основании этого графа составляется таблица переходов (табл. 5.15), в ле-
вой части которой указываются состояния разрядов счетчика до, а в пра-
вой — после переключения.
Состояния разрядов Q* можно считать некоторыми функциями предшест-
вующих, т. е. Q* = ...Qn_x)Ku. Конкретный вид соответствующей
функции зависит от задаваемого алгоритма работы счетчика.
354
Гпава 5
Таблица 5.15. Таблица переключения синхронного счетчика
на синхронных триггерах
Qi 61 So Q2 еГ 6о+
0 0 0 0 0 1
0 0 1 0 1 0
0 1 0 0 1 1
0 1 1 1 0 0
1 0 0 1 0 1
1 0 1 1 1 0
1 1 0 1 1 1
1 1 1 0 0 0
Значения функций, описывающих процесс переключения разрядов счетчика
после минимизации с помощью карт Карно, приведены на рис. 5.108. Далее,
задавшись типом конкретного триггера, требуется в соответствии с его
функцией возбуждения подобрать такие наборы управляющих сигналов, что-
бы переключение триггера происходило по законам, определяемым получен-
ными функциями.
Для D-триггера Qp = D, поэтому сигналы, соответствующие правым частям
полученных выражений, требуется подать на D -входы триггеров соответст-
вующих разрядов счетчика. В этом случае триггеры, функционируя в соот-
ветствии со своим алгоритмом работы, будут выполнять функции его разрядов.
Функция возбуждения J/k-триггера выглядит следующим образом:
Qjk = QK + QJ . Для первого разряда счетчика она будет совпадать с требуемой,
если Kq = Jq = 1. Аналогичный триггер будет функционировать как второй разряд
при Кх = Jj = Qo . Для подбора управляющих сигналов триггера, выполняющего
функцию третьего разряда, полученную функцию необходимо преобразовать
к виду: Q2 = 6260“*" 62 Q\ + Qi6iQo = Q2 (во + Ci) + 626160 = Qi 6160 + 626160 •
Отсюда следует, что К2 = J2 = Q\Qo •
60 = 60 6о = 6о *о + 6о^ о
Q\ =6i 60 +6160 бГ -Q\K\ +Q\J\
62 = 626061 + 626061 62 = 62 К2 + QiJ 2
^1=^1=6о (5.9)
^2 = ^2 = 6о61
Цифровые устройства последовательностного типа
355
Если данные наборы сигналов подать на соответствующие входы триггеров,
то они будут выполнять функции разрядов суммирующего синхронного
счетчика с модулем 8, принципиальная схема которого приведена на
рис. 5.109. Задержка формирования выходного кода в такой структуре будет
равна задержке срабатывания триггера, т. е. т.
Рис. 5.109. Принципиальная схема трехразрядного синхронного счетчика на J/l-триггерах
Узлы для формирования управляющих сигналов при использовании JK-
триггеров получаются проще, чем для триггеров других типов, что обуслав-
ливает их широкое применение для построения счетчиков.
На синхронных 7?5-триггерах реализовать аналогичные счетчики невозмож-
но, т. к. в функцию возбуждения триггера QrS = QR + 5 входит только пря-
мое значение состояния разряда до переключения. Так как функции, описы-
вающие состояния разрядов счетчика, содержат оба значения (прямое и
инверсное), то подобрать наборы управляющих сигналов здесь не удастся.
При проектировании многоразрядных синхронных счетчиков на JK-
триггерах функции Q*, описывающие работу разрядов, необходимо искать
в виде
Qt = QtF\ (2,1-1, Qn-2 ••• Si+i, 2i-i ••• 2i, 2o)f +
+ 2,Л(2п-1’ Qn-2' ••• 21+1’ 2i-i ••• 21» 2o)|,
т. к. в этом случае процедура подбора управляющих сигналов на J и К входах
триггеров сводится к инвертированию функции Fx, т. е.
^i = ^i (2п-1, Qn-2 ••• 2i+i, 2i-i ••• 21, 2о), ;
Л (2n-i> Qn-2 2i+i» 2i-i ••• 2i, 2о)|-
356
Гпава 5
Это связано со свойствами функции возбуждения JA'-триггера Q* = (?, Kj + QiJi.
Структура полученных ранее соотношений для управляющих сигналов трех-
разрядного двоичного синхронного суммирующего счетчика сохраняется
и с увеличением разрядности. В общем случае J, = Kt = Qi^Qj-2 -QiQo •
Промышленностью выпускаются как асинхронные, так и синхронные двоич-
ные счетчики с разрядностью, обычно не превышающей четырех, микросхемы
которых маркируются буквами ИЕ (К155ИЕ5 — асинхронный, К555ИЕ10 —
синхронный). При необходимости построения многоразрядных счетчиков,
такие устройства (блоки) можно каскадировать. Для асинхронных счетчиков
имеется лишь один вариант их соединения, при котором выход последнего
разряда блока соединяется со входом синхронизации последующего
(рис. 5.110). При каскадировании данным способом к штук ^-разрядных
блоков образуется счетчик с разрядностью N =кп и максимальным време-
нем задержки формирования кода состояния t3 = кпх.
Рис. 5.110. Структура многоразрядного асинхронного счетчика
Если использовать синхронный счетчик, то быстродействие системы будет
оцениваться соотношением t3 = кт, т. е., как и в первом случае, оно падает
с ростом разрядности. Такая структура относится к синхронным счетчикам
с последовательными переносами между блоками.
В ряде случаев требуются многоразрядные счетчики с повышенным быстро-
действием. Эту задачу можно решить, используя модифицированный вариант
синхронного счетчика, в состав которого введен элемент И, подключенный
к выходам всех разрядов и входу тактирования (рис. 5.111). В некоторых раз-
новидностях таких счетчиков последней связи может и не быть.
Сигнал на выходе логического элемента называется переносом и появляется
только при наличии логических единиц во всех разрядах, т. е. Р = CQ0QlQ2Q3.
Это соотношение соответствует сигналу С4 для структуры синхронного
счетчика на асинхронных триггерах, т. е. оно описывает сигнал, под действием
Цифровые устройства последовательностного типа
357
которого переключается следующий разряд. В этом случае отдельные двоич-
ные счетчики можно соединить, как это показано на рис. 5.112. Упрощенная
структура группы формирователей сигналов синхронизации С1(С2... блоков
имеет вид, приведенный на рис. 5.113.
Рис. 5.111. Структура синхронного счетчика с формированием сигнала переноса
Рис. 5.112. Вариант наращивания разрядности синхронных счетчиков
с использованием сигнала переноса
Рис. 5.113. Структура формирования сигнала переноса в старшие разряды синхронного счетчика
358
Гпава 5
Для них
Q = C2Q^QgQ\ 02i i = (Q^Q^Q^Q] i) =
- Соеойбгез (24252627 (2s292io2i i ))•
Так как сигналы на выходах триггеров устанавливаются в текущем такте, то
к приходу очередного импульса они будут иметь значения, определяющие,
должен или нет изменить свое состояние соответствующий блок. Раскрыв
скобки, получим выражение, совпадающее с ранее выведенными соотноше-
ниями для синхронного счетчика.
Время задержки переключения в такой структуре составит t3 = т + (£-1)тлэ,
т. к. последнего блока сигнал переключения достигнет, пройдя к -1 после-
довательно соединенных логических элементов, и еще Т потребуется на сра-
батывание самого счетчика. Такая структура называется счетчиком с комби-
нированными переносами.
Дополнительно повысить быстродействие многоразрядных счетчиков можно,
обеспечив параллельный путь прохождения к блокам сигнала тактирования,
как показано на рис. 5.114. Здесь сигнал С3 сразу формируется как
Собо21222з24252б27282921о2ц» и при любом количестве каскадов задерж-
ка срабатывания системы будет равна t3 = т + тлэ.
Рис. 5.114. Структура параллельного формирования сигнала переноса
в старшие разряды синхронного счетчика
Однако практическая реализация данного подхода затруднительна, т. к. тре-
бует существенного увеличения количества входов у элементов И, форми-
рующих сигналы переноса, и не позволяет создавать многоразрядные счет-
чики на однотипных узлах. Поэтому обычно используется несколько иной
Цифровые устройства последовательностного типа
359
вариант построения многоразрядных систем (рис. 5.115). Здесь к моменту
переключения блока, связанного со выходом С3, на всех входах всех схем И
присутствуют логические единицы и отрицательный перепад сигнала син-
хронизации Со одновременно поступит на все блоки, пройдя через один ло-
гический элемент, т. е. с задержкой тлэ. Для такой конфигурации при пере-
ходе к следующему каскаду количество входов у конъюнктора увеличивается
на единицу.
Рис. 5.115. Структура модифицированного параллельного формирователя сигнала переноса
в старшие разряды синхронного счетчика
В данной ситуации сигнал на входе С3 описывается соотношением
QCiCzQs&QioQii = =
= Со(О)^б1б2бзХ£о(О)^б1б2бз)б405Обб7)б809б1об11 = (5.13)
совпадающим с предшествующим.
Задержка переключения данной структуры при любом количестве отдельных
двоичных счетчиков СТ2 (блоков) будет равна г3 = т + тлэ. Схема двенадца-
тиразрядного варианта синхронного счетчика с внешним распространением
переносов приведена на рис. 5.116.
Из табл. 5.16, в которой приведены сравнительные характеристики быстро-
действия различных вариантов шестнадцатиразрядных счетчиков, построен-
ных на основе четырехразрядных блоков (М =16, п = 4, £ = 4), следует, что
при оптимальном выборе структуры реальное быстродействие может быть
увеличено в несколько раз.
360
Гпава 5
Рис. 5.116. Многоразрядный синхронный счетчик с внешним формированием сигнала переноса
Таблица 5,16. Таблица сравнительного быстродействия многоразрядных двоичных
счетчиков различной структуры
М =16 Теоретическая задержка Реальная задержка, нс Макс, входная частота МГц . Тип микросхемы
Асинхронный 16т 500 2 К155ИЕ5
Синхронный с последова- тельным переносом 4т 120 8 К555ИЕ10
Синхронный с комбиниро- ванным переносом т+ЗтЛэ 70 14 К555ИЕ10
Синхронный с внешним переносом Т + Тлэ 50 20 К155ИЕ10
5.7. Счетчики с произвольным
и управляемым модулем счета
Счетчики с фиксированным модулем счета
Так как в качестве разрядов счетчиков используются триггеры, то количество
возможных состояний любой системы на их основе будет равно 2" , где п —
число триггеров. У двоичных счетчиков все эти состояния являются рабочи-
ми, и модуль счета М = 2".
Цифровые устройства последовательностного типа
361
В счетчиках с недвоичным модулем количество рабочих состояний L отли-
чается от 2П . Для построения таких устройств можно использовать двоичные
счетчики с М > L, у которых часть состояний, а именно М -L, исключается
из числа рабочих.
Пусть имеется двоичный суммирующий счетчик с модулем М . Последова-
тельность смены его состояний представлена на рис. 5.117. Из состояния, соот-
ветствующего коду числа М- 1, счетчик будет переходить в исходное нулевое.
Для реализации счетчика с модулем L необходимо из рабочего цикла исход-
ного двоичного исключить М-L состояний. Это можно сделать, сбросив
разряды счетчика в ноль при достижении им состояния L (рис. 5.118).
Один из вариантов решения данной задачи основан на использовании де-
шифратора (рис. 5.119). В ходе работы, к примеру, четырехразрядного счет-
чика на его выходах формируются комбинации двоичного кода, соответст-
вующие числам 0, 1,2 ... 15. Когда он перейдет в состояние L, единичный
сигнал с выхода дешифратора поступит на вход сброса, обнулит разряды
счетчика, и далее этот процесс будет циклически повторяться.
О, 1,2,... L-l, L, L + 1, ...Л/-1, 0, 1, ...
Рис. 5.117. Последовательность смены состояний суммирующего двоичного счетчика
Рис. 5.118. Последовательность смены состояний суммирующего счетчика с модулем L
Рис. 5.119. Схема варианта счетчика с модулем L
362
Гпава 5
При использовании четырехразрядного счетчика, коммутируя выходы де-
шифратора, можно задать любой модуль счета в пределах от 1 до 15. В ре-
альных схемах сброс счетчика требует определенного времени, обусловли-
ваемого конечным быстродействием элементов, входящих в его состав.
Поэтому в течение короткого промежутка, зависящего и от быстродействия
дешифратора, на выходах счетчика будет присутствовать кодовая комбина-
ция L, не являющаяся рабочей.
Смена состояний вычитающего счетчика происходит, как показано на
рис. 5.120, и при использовании рассмотренного выше подхода исключен-
ными окажутся L последних состояний, т. е. модуль счета системы будет ра-
вен 16 - L для четырехразрядного варианта, или М - L в общем случае.
Для построения счетчиков с фиксированным недвоичным модулем понадо-
бится лишь элемент дешифратора, выделяющий требуемое состояние. Коли-
чество разрядов исходного двоичного счетчика определяется соотношением
n = ent(log2 L) +1 • где ent — функция, равная целой части аргумента.
М-1, М-2,2, ... L + 1,(L), L-1, ... 1,0
Рис. 5.120. Последовательность смены состояний счетчика с недвоичным модулем
на основе вычитающего двоичного счетчика
В связи с тем, что в счетчиках с недвоичным модулем часть возможных со-
стояний исключается из числа рабочих, под действием помех возможен пе-
реход в нерабочие, т. е. возникновение сбоев в работе. Поэтому при синтезе
таких устройств, требуется выполнять анализ всех возможных ситуаций, т. к.
в ряде случаев функционирование системы самовосстановится, однако воз-
можно и зацикливание на нерабочих комбинациях.
Пусть требуется разработать счетчик с модулем 3 и графом переходов, пред-
ставленным на рис. 5.121. Из таблицы, описывающей работу двухразрядного
двоичного счетчика, следует, что единичный сигнал сброса должен форми-
роваться при наличии единиц в обоих разрядах Qq, Ql. Для этого понадобит-
ся двухвходовый элемент И. Схема такого счетчика на асинхронных тригге-
рах и его полный граф переходов с учетом кратковременного возникновения
нерабочего состояния будут выглядеть, как показано на рис. 5.122.
Второй подход к проектированию счетчиков с недвоичным модулем счета
заключается в подборе таких комбинаций управляющих сигналов на входах
синхронных триггеров, которые обеспечивают требуемый алгоритм их пере-
Цифровые устройства последовательностного типа
363
ключения. Так, если двоичный счетчик из состояния 0-1 должен переходить в
состояние 1-1, то, используя JK- или D -триггеры, можно задать такой набор
сигналов на их управляющих входах, чтобы старший разряд счетчика пере-
ключился, а младший нет (рис. 5.123). Тогда реализуется переход 1-0—>0-0,
то есть состояние 1-1 будет исключено из числа рабочих.
Рис. 5.121. Граф переходов и таблица смены состояний счетчика с модулем 3
Рис. 5.122. Схема и полный граф переходов счетчика с модулем 3
£ 1 -> 1 0
й 0 -> 1 0
Рис. 5.123. Процесс смены состояний, граф переходов счетчика с модулем 3
на синхронных триггерах
364
Гпаеа 5
Синтез счетчиков этим способом проводится аналогично синтезу двоичных
счетчиков на синхронных триггерах. На первом этапе задается требуемый
граф переходов, затем составляется таблица переключений и определяются
функции, описывающие связь состояний разрядов счетчика до переключения
и после него.
Из табл. 5.17 следует, что = Qo Qx и Qx =QX Qo. Представив эти функции
в двухкомпонентной форме (2о = Qo -О + (2о Qi и Qx =Q]O + Q\Qo и сравнив
с функцией возбуждения /АГ-триггера, получим, что счетчик будет работать
требуемым образом при KQ = 1, Jo =QX и К{ = 1, Jx = Q0. Его схема имеет
вид, представленный на рис. 5.124.
Таблица 5,17. Таблица переключения счетчика
с модулем 3 на синхронных триггерах
21 2о 2i+ Со
0 1 1 0
1 0 1 1
1 1 0 1
Рис. 5.124. Схема и полный граф переходов счетчика с модулем 3 на синхронных JK-триггерах
Нерабочим для такого счетчика будет состояние 20 = 1» Q\ = 1 • Если подста-
вить эти значения в функции, описывающие процесс переключения, то со-
стояние счетчика после прихода очередного тактирующего сигнала станет
(2о =11 = 0, g]+ =1-1 = 0 , т. е. он обладает свойством самовосстановления.
Цифровые устройства последовательностного типа
365
Как уже отмечалось, счетчик с недвоичным модулем можно получить, ис-
ключив соответствующее число состояний у исходного двоичного. При этом
исключаемые состояния могут быть любыми: первыми, последними либо
набором промежуточных. Отсюда следует, что на базе исходного двоичного
счетчика возможно построение нескольких вариантов недвоичных с одним
и тем же модулем счета.
Количество счетчиков с модулем L, которые можно реализовать на базе дво-
М\
ичного счетчика с модулем М, определяется соотношением N = ———, где
восклицательный знак обозначает факториал, т. е. результат произведения
чисел от 1 до старшего значения аргумента данной функции.
При использовании в качестве исходного счетчика с модулем Л/= 4 число ва-
4! 1-2-3-4
риантов счетчиков с модулем 3 будет равно N = ——— =-----j---= 24. Если
граф переходов двухразрядного двоичного счетчика представить, как показано
на рис. 5.125, то условные графы переходов, описывающие порядок смены со-
стояний 24 вариантов счетчиков с модулем 3, будут иметь вид, представленный
внизу на том же рисунке. Записи, объединенные в группы, описывают работу
одного и того же счетчика с различными начальными состояниями. Количество
счетчиков с несовпадающими графами переходов равно 8. В общем случае их
„ м\
количество определяется выражением N = .
0, 1,2 0, 2,3 2, 3,0 3, 0, 1
1, 2,0 2, 3, 1 3, 0,2 0, 1,3
2, 0, 1 3, 1,2 0, 2,3 1, 3,0
2, 1,0 3, 2, 1 0, 3,2 1, 0,3
1, 0,2 2, 1,3 3, 2,0 0, 3, 1
0, 2, 1 1, 3,2 2, 0,3 3, 1,0
0, 1,2 1, 2,3 2, 3,0 3, 0, 1
2, 1,0 3, 2, 1 0, 3,2 1, 0,3
Рис. 5.125. Граф переходов счетчика с модулем 4 и варианты состояний счетчиков с модулем 3
366
Гпава 5
Так как в некоторых вариантах счетчиков нулевые состояния, в которые их
можно перевести по сигналу сброса, отсутствуют, то в общем случае для
синтеза счетчиков с недвоичным модулем и любыми графами переходов це-
лесообразно использовать синхронные триггеры, подбирая соответствующие
комбинации управляющих сигналов.
Для счетчика с графом переходов (рис. 5.126) и таблицей переключе-
ний (табл. 5.18) функции, описывающие состояния его разрядов, могут
быть представлены как: £?q = <20С1 + <?о<21 > Q\ = Qi Qo + CiCo» откУДа
Ко = Qt, Jo = и Kj =Qq, Jx=Qq. Схема такого счетчика приведена на
рис. 5.127. Состоянием сбоя здесь является комбинация 0-0. В следующем
такте Qq =Qx = 0, т. е. счетчик в этом состоянии зациклится.
Рис. 5.126. Граф переходов варианта
счетчика с модулем 3
Рис. 5.127. Схема варианта счетчика с модулем 3
Для реализации счетчика с модулем десять из 16 состояний четырехразряд-
ного двоичного счетчика потребуется шесть исключить. Количество вариан-
тов построения таких счетчиков достигает десятков миллионов. Однако
практически используются лишь некоторые из них, что связано с особенно-
стями алгоритмов преобразования кода состояния счетчика в десятичный эк-
вивалент.
Цифровые устройства последовательностного типа 367
Если разрядам поставить в соответствие некоторые числа-веса, то состояние
четырехразрядного счетчика может быть представлено как
S = • <23 + Р2 • Q2 + • Qx + PQ • Qo . Веса при соблюдении некоторых ограни-
чений могут принимать различные значения. В табл. 5.19 приведены значе-
ния кодовых комбинаций для некоторых наборов весов, при которых десять
состояний счетчика преобразуются в десятичные цифры. Обычно код, в ко-
тором работает такой счетчик, определяется по совокупности весов, т. е. код
84-2-1, код 2-4-2-1 и т. п. Из таблицы следует, что в двоично-десятичных
счетчиках, работающих в различных кодах, должны исключаться разные со-
стояния исходного двоичного.
Таблица 5.19. Представление десятичных цифр в системах кодирования
с различными значениями весов разрядов
Десятичная цифра Кодированное представление десятичной цифры
Код 8-4-2-1 Код 2-4-2-1 Код 4-2-2-1
0 0000 0000 0000
1 0001 0001 0001
2 0010 0010 0010
3 ООН ООН ООП
4 0100 0100 оно
5 0101 1011 0111
6 оно оно 1010
7 0111 0111 юн
8 1000 1110 1110
9 1001 1111 1111
Синтез десятичных синхронных счетчиков не отличается от соответствую-
щей процедуры синтеза счетчика с любым недвоичным модулем. Граф перехо-
дов счетчика, работающего в коде 8-4-2-1, показан на рис. 5.128, а табл. 5.20
описывает процесс смены состояний разрядов.
Для нахождения управляющих сигналов на J- и /f-входах триггеров удобно вос-
пользоваться картами Карно и искать функции, описывающие состояния выходов
счетчика после переключения, в форме Qq = Q$FX (Qp22’2з) + 021’22’2з)
и т. п., т. к. это облегчает подбор управляющих сигналов по функции возбу-
ждения триггера Q+ = QK + QJ .
368
Гпава 5
Q3 Qi Q\ Qq
(0000) —* (0001) —* (0010^)
Т I
(1001) (Ъ о 1 1^)
Т 1
(1 о о о) (о 1 0 о")
т 1
(о 1 1 0 <— (о 1 1 <0 С° 1 0 о
Рис. 5.128. Граф переходов двоично-десятичного счетчика, работающего в коде 8-4-2-1
Таблица 5.20. Таблица переключений двоично-десятичного счетчика,
работающего в коде 8-4-2-1
бз Q2 е. Со бз Qi сГ еь+
0 0 0 0 0 0 0 1
0 0 0 1 0 0 1 0
0 0 1 0 0 0 1 1
0 0 1 1 0 1 0 0
0 1 0 0 0 1 0 1
0 1 0 1 0 1 1 0
0 1 1 0 0 1 1 1
0 1 1 1 1 0 0 0
1 0 0 0 1 0 0 1
1 0 0 1 0 0 0 0
Из карты Карно для функции Qq (рис. 5.129) следует, что
Со = Со =бо*°+Со*1’ откУДа kq = Jq = 1- Функция Q* имеет вид
Qi =<2i£?o +С1СоСз ’ таким образом, К) =(20. J, =С0Сз • Состояние следую-
Цифровые устройства последовательностного типа
369
щего разряда счетчика после переключения описывается выражением
= 626о + 6261 + 626061 ’ которое необходимо преобразовать к виду
Qi = Q1 (Со + Q\) + QiQoQt = Q2 СоС1 + Q2Q0Q1 - откуда вытекает, что
^2 = ^2 = QoQl •
ЙО* 60 *61 lot 60 ’61 Fl 6
Qi ‘ 6з * * z * *
Q2Q3 0 0 1 1
Q1Q3 0 0 1 1
Qi-Qi * 0 l_L_ * J
Q1 60 61 p 5>l 60 ’61 of
Q1Q3 * z * f * * 1
Q2Q3 0 Iх l_L_ _±J
Q1Q3 ' 1 1 0 0 0
Q2Q3 * V J 0 0 *
Qy 60 ’61 lot 60 ’61 60 ’61
Q2Q3 * * * * 1
62 ’63 0 T 0 1
62 ’63 0 11 j 0 1
62 ’63 * 0 0
e; 60 ‘61 60 ’61 60 ’ 61 of l<§
62 ’63 * 1 * * J
Q2Q3 LU 0 0 0
62 ‘63 0 0 0 0
62 63 * 0 ( 1 * 1
Рис. 5.129. Карты Карно для определения состояния разрядов двоим но-десятичного счетчика
после переключения
При использовании всех возможных контуров склейки для функции Q3 по-
лучается выражение 63 =6360+626160 ’ описывающее работу соответст-
вующего разряда счетчика, однако не позволяющее определить набор управ-
ляющих сигналов для УК-триггера. Это связано с тем, что во второе
слагаемое не входит компонента, содержащая 6з.
Для того чтобы ее ввести, необходимо отказаться от процедуры минимиза-
ции, и тогда выражение примет вид 63 =Q3Qo + 63626160» из которого сле-
дует, что К3 = 60 > J3 = 606162 • Принципиальная схема синтезированного
счетчика выглядит, как показано на рис. 5.130.
Так как у такого счетчика из шестнадцати возможных состояний рабочими
являются только десять, то существует вероятность возникновения сбоев,
370
Гпава 5
т. е. установки под действием помех нерабочих комбинаций. Поэтому на за-
вершающей стадии разработки необходимо проводить анализ возможных
ситуаций.
Данная процедура заключается в том, что сбойная комбинация считается ис-
ходным состоянием счетчика. Далее значения сигналов разрядов подставля-
ются в формулы, описывающие их состояния после переключения. Если но-
вая комбинация также является сбоем, то ее принимают за исходную и
анализ продолжают до момента, когда после переключения счетчик перейдет
в рабочее состояние либо вернется в состояние сбоя, т. е. его функциониро-
вание не восстановится.
Рис. 5.130. Схема двоим но-десятичного счетчика на УК-триггерах
Таблица 5.21. Таблица для проверки свойств счетчика
при возникновении сбоев двоично-десятичного счетчика
вз Qi Qi во вз 22 сГ во
1 0 1 0 1 0 1 1
1 0 1 1 0 1 0 0
1 1 0 0 1 1 0 1
1 1 0 1 0 1 0 0
1 1 1 0 1 1 1 1
1 1 1 1 0 0 0 0
Цифровые устройства последовательностного типа 371
Эту процедуру удобно отражать в виде таблицы, аналогичной таблице пере-
ключения. Ее основное отличие в том, что состояние счетчика после пере-
ключения не задается в соответствии с требуемым графом переходов, а вы-
числяется. Процедура анализа ситуации со сбоями для рассматриваемого
счетчика и часть графа переходов с учетом сбойных комбинаций показаны
в табл. 5.21 и на рис. 5.131, соответственно. Результаты анализа говорят
о том, что данный счетчик обладает свойством самовосстановления.
1 0 1 О I -» | 1 О 1 1 | ___
(о 1 о о)
I 1 I 0 0 | -» | 1 1 0 1 |
1 1 1 О I -» | 1 1 1 1 | -> (о о о о)
РисХ131. Граф смены состояний двоично-десятичного счетчика
при возникновении сбоев
Счетчики с управляемым модулем счета
В отдельную группу выделяются счетчики с управляемым модулем счета.
Такие устройства позволяют его оперативно изменять. В рассмотренных ра-
нее схемах управление модулем затруднено, так при этом требуется пере-
компоновка связей между элементами устройства.
Один из способов построения счетчика с управляемым модулем заключается
в применении схемы сравнения кодов в цепи сброса. Конфигурация четырех-
разрядного варианта такого устройства представлена на рис. 5.132. Его мо-
дуль счета будет равен значению числа L, двоичный код которого подается
на соответствующие входы цифрового компаратора. При появлении данного
кода на выходах двоичного счетчика компаратор сформирует единичный
сигнал, который переведет счетчик в нулевое состояние, далее этот процесс
будет периодически повторяться.
Другой подход к построению счетчиков с управляемым модулем требует
применения в качестве исходного двоичного счетчика с предустановкой
(рис. 5.133). Он отличается от обычного тем, что при наличии определенного
сигнала или фронта на входе РЕ, в разряды счетчика заносится код числа К,
поданного на соответствующие входы. Запись реализуется аналогично дан-
ной процедуре в параллельном регистре. Значение кода может лежать в пре-
делах от 0 до М -1, где М — модуль счета используемого счетчика.
Если перед началом работы в четырехразрядный двоичный счетчик зане-
сен код числа К, то дальнейшее его функционирование для суммирующего
372
Гпава 5
и вычитающего вариантов представлено на рис. 5.134. Выделение какого-
либо из состояний, к примеру, 15, и формирование при этом требуемого сиг-
нала на входе параллельной установки РЕ вызовет переход счетчика в со-
стояние К, минуя комбинации О,1...ЛГ-1 для суммирующего и 14ДЗ.../Г + 1
для вычитающего. Таким образом, модуль счета в первом случае окажется
равным 16 - К -.1 = 16 - {К +1), а во втором — К +1.
Рис. 5.132. Вариант четырехразрядного счетчика
с управляемым модулем счета
Рис. 5.133. Условно-графическое изображение счетчика
с предустановкой
Цифровые устройства последовательностного типа
373
К, К + 1, 1, ... К, К + 1, К + 2
К, К-1,-... 1,0, (15), 14, ... К, К-1
L = 16-K-l
L=K + 1
Рис. 5.134. Процедура смены состояний суммирующего и вычитающего счетчиков
при выделении кода числа 15 и записи кода числа К
Рис. 5.135. Схема варианта четырехразрядного счетчика
с управляемым модулем счета
Так как состоянию 15 соответствует присутствие единиц во всех разрядах
счетчика, то выделить его и сформировать единичный сигнал на входе пре-
дустановки можно с помощью логического элемента 4И. Схема такого счет-
чика показана на рис. 5.135.
Условный граф переходов системы при выделении посредством элемента
4ИЛИ-НЕ нулевого состояния, представлен на рис. 5.136, а модули счета для
суммирующего и вычитающего вариантов счетчика окажутся равными
16-К и К соответственно.
К, /С + 1, ... 15,(0), 1, ... /С, /С + 1, /С + 2
К, К-1, ... 1,@,15, 14, ... К +1, К, К-1
L=16-K
L = K
Рис. 5.136. Процедура смены состояний суммирующего и вычитающего счетчиков
при выделении нулевого кода и записи кода числа К
374
Гпава 5
Для произвольного выделяемого состояния S > К формулы, определяющие
модуль счета системы, будут следующими: L = S-K для суммирующего и
L = М -(S - К) для вычитающего счетчиков. В случае S<K, они примут
вид L= М -(К-S) и L=K-S соответственно. При задании K = S система
будет зацикливаться в одном состоянии.
Если в качестве основы для построения системы с произвольным модулем
счета использовать синхронный счетчик со встроенным узлом формирования
переноса, то единичный сигнал на выходе Р будет соответствовать наличию
логических единиц во всех разрядах. Его можно использовать в качестве сиг-
нала параллельной записи.
Однако непосредственное соединение выхода переноса с входом РЕ может
привести к неустойчивой работе схемы. Это связано с тем, что при появлении
нуля на любом из выходов счетчика сигнал записи станет неактивным
и вследствие неодинакового быстродействия триггеров требуемая кодовая
комбинация может не успеть записаться во все разряды. Для обеспечения
надежной работы такой системы между выходом переноса и входом предус-
тановки РЕ вводится элемент задержки, в простейшем случае представляю-
щий собой цепочку из двух последовательно соединенных инверторов.
В этом случае длительность сигнала записи окажется не менее 2т, а схема
счетчика будет иметь вид, показанный на рис. 5.137.
Рис. 5.137. Схема четырехразрядного счетчика с управляемым модулем
на основе синхронного счетчика
Данное устройство может быть использовано в качестве делителя частоты
следования сигналов, поступающих на счетный вход. Если модуль счета ус-
тановлен равным L, то каждый раз после похождения L входных импульсов
на входе РЕ будут формироваться сигналы длительностью - 2тлэ. Частота
их следования окажется в L раз меньше входной.
Цифровые устройства последовательностного типа
375
На основе счетчиков и комбинационных схем можно построить различные
устройства, причем некоторые из них будут выполнять функции, аналогичные
рассмотренным ранее, в частности с использованием регистров сдвига. Если
к выходам двоичного суммирующего счетчика подключить дешифратор, то
функционирование такой схемы (рис. 5.138) будет описываться табл. 5.22.
Таблица 5.22. Таблица функционирования распределителя импульсов
на основе двоичного счетчика и дешифратора
Такт *1 *0 Уз У2 Уо
0 0 0 0 0 0 1
1 0 1 0 0 1 0
2 1 0 0 1 0 0
3 1 1 1 0 0 0
4 0 0 0 0 0 1
5 0 1 0 0 1 0
Рис. 5.138. Схема распределителя импульсов
на основе двоичного счетчика и дешифратора
С поступлением на вход счетчика очередного импульса код, описывающий
его состояние, увеличивается на единицу, меняясь в пределах от 0 до 3, т. к.
модуль счета двухразрядного двоичного счетчика равен 4. Дешифратор, под
управлением формируемых счетчиком кодовых комбинаций, будет выраба-
тывать единичный сигнал, последовательно перемещающийся по его выхо-
дам. Работа такого устройства в принципе не отличается от функционирова-
ния четырехразрядного распределителя импульсов (кольцевого счетчика) на
регистре сдвига с обратной связью.
Однако в рассматриваемой схеме сбои, присущие распределителю, на реги-
стре отсутствуют, т. к. количество возможных состояний системы (четыре)
совпадает с числом рабочих. Здесь возможны лишь пропуски комбинаций
при нарушении работы счетчика вследствие воздействия помех.
376
Гпава 5
Данный подход может быть использован и при реализации иных вариантов
устройств, состояния которых должны циклически повторяться. В общем
случае для этого потребуется некоторый формирователь исходных кодовых
комбинаций (счетчик, регистр с обратной связью) и преобразователь выход-
ного кода формирователя в требуемый.
Блокируя после определенной выходной кодовой комбинации поступление
импульсов на вход счетчика, можно реализовать устройство, формирующее
по сигналу запуска импульс, длительность которого задается кодом. Схема
одного из вариантов такого формирователя при использовании четырехраз-
рядного вычитающего счетчика и временные диаграммы его работы пред-
ставлены на рис. 5.139.
Рис. 5.139. Схема формирователя импульсов с длительностью, управляемой кодом
Цифровые'устройства последовательностного типа
377
При наличии нулевых сигналов на выходах, формируемый элементом 4ИЛИ
логический ноль блокирует через схему 2И-НЕ поступление счетных им-
пульсов, поддерживая на входе синхронизации счетчика высокий уровень.
Такое состояние является устойчивым и самоподдерживающимся.
С поступлением на вход параллельной записи короткого положительного
импульса "Пуск", в разряды счетчика будет занесен код числа К со входов
предустановки (для рассматриваемой ситуации К = 4). Вследствие того, что
в одном или нескольких разрядах кодовой комбинации любого из чисел, от-
личных от нуля, присутствует единица, это вызовет формирование логиче-
ской единицы на выходе схемы и разблокировку элемента 2И-НЕ. С это^о
момента на вход счетчика начнут поступать импульсы с частотой f , инвер-
тированные по отношению ко входной последовательности.
Так как в схеме используется вычитающий счетчик, то по приходу положи-
тельного фронта сигнала на его счетный вход выходной код счетчика умень-
шится на единицу. Так будет продолжаться до появления нулевого кода, при
котором элемент 4ИЛИ сформирует сигнал логического нуля, блокирующий
дальнейшую работу схемы до поступления следующего импульса запуска.
Длительность выходного импульса будет определяться соотношением
Т = Кт, где К — заносимое в разряды счетчика число, т — период такти-
рующих сигналов.
Измеритель частоты следования импульсов
Счетчики находят широкое применение при построении различных цифро-
вых измерительных приборов. В качестве примера можно привести структу-
ру простейшего варианта частотомера, служащего для измерения частоты
следования периодических сигналов.
Частота — это величина, обратная периоду сигнала / = у, поэтому для ее
определения необходимо подсчитать количество периодов на единичном ин-
тервале времени. Если в качестве такого интервала выбрана секунда, то под-
счет числа периодов даст значение частоты в герцах. Для реализации часто-
томера требуется сформировать измерительный интервал времени
длительностью 1 С (временные ворота), заполнить его импульсами, частоту
следования которых требуется определить, и подсчитать их число. Времен-
ные диаграммы работы такого устройства представлены на рис. 5.140.
Так как частота сигнала заранее неизвестна и может меняться во времени, то
процедуру ее измерения требуется периодически повторять, т. е. вновь фор-
мировать временные ворота и т. п.
378
Гпава 5
П.П.ПИП »
Рис. 5.140. Структура и временные диаграммы работы частотомера
Сделать это сразу же после завершения очередного этапа измерений нельзя,
т. к. определенное время требуется на наблюдение и фиксацию результата.
Время измерения в таком устройстве равно сумме времени счета, равного 1 с,
и времени наблюдения, которое может достигать 24-5 с. Так как счетчик за-
поминает количество поступивших импульсов, т. е. результат предыдущего
измерения, то перед началом нового этапа измерений его требуется устано-
вить в исходное состояние, т. е. обнулить. Для этого в состав частотомера,
структурная схема которого приведена на рис. 5.140, должен входить форми-
рователь сигнала сброса (Ф1).
Под действием устройства управления (УУ) формирователь временных ворот
(ФВВ) из сигналов вспомогательного генератора Г с частотой /0 вырабаты-
вает импульс длительностью в 1 с, который используется для управления
ключом КЛ, открывая его и обеспечивая прохождение на вход счетчика СЧ
сигнала измеряемой частоты. Для отображения состояния счетчика необхо-
дим индикатор (ИНД), синтезирующий изображения десятичных цифр. Он
подключается к счетчику через преобразователь кода ПК.
Цифровые устройства последовательностного типа
' 379
Метрологические характеристики такой системы в основном зависят от ста-
бильности длительности временных ворот. Применение формирователей им-
пульсов с времязадающими цепочками на основе резисторов и конденсаторов
не позволяет обеспечить требуемой стабильности из-за зависимости пара-
метров элементов схем от температуры и других факторов.
Данная задача решается с использованием вспомогательных генераторов
с кварцевой стабилизацией частоты. Для получения требуемых временных
интервалов выходная частота таких устройств уменьшается соответствую-
щими делителями. Уровни входного сигнала, поступающие на ключ, должны
быть согласованы с соответствующими уровнями логических нулей и единиц
входного узла частотомера.
При проектировании такого устройства необходимо оценить требуемую ем-
кость счетчика и его структуру. Так как значение частоты в герцах равно ко-
личеству импульсов, поступающих на вход счетчика в течение 1 с, то для по-
лучения однозначных отсчетов оно не должно превышать модуля счета, т. е.
требуется выполнение условия М > fmAX . Конкретное значение модуля счета
не играет роли, что позволяет выбирать структуру счетчика из соображений
простоты и удобства реализации системы индикации.
При обычном подходе ее структура будет выглядеть, как показано на рис. 5.141
слева. Здесь может использоваться двоичный счетчик, как наиболее простой
в конструктивном исполнении, но потребуется достаточно сложный преобра-
зователь двоичного кода счетчика в тетрады двоично-десятичного (ПК) и до-
полнительное их преобразование в коды управления индикаторами с помо-
щью преобразователей кода ПК1 -г ПКЗ.
Рис. 5.141. Варианты структур устройства индикации частотомера
Если необходимо лишь отображать данные, зафиксированные счетчиком, то
это удобнее сделать, разбив его на группу из двоично-десятичных модулей
380
Гпаев 5
СЧ h, СЧ 2 и т. д. Тогда для сопряжения с индикаторами потребуются только
преобразователи тетрад двоично-десятичного кода в соответствующий код
индикатора. Модуль счета такой системы будет равен М = 10* , где к — ко-
личество счетчиков. Определить их число, зная максимальную измеряемую
частоту, можно из соотношения к = l + ent(\gM), где ent — функция, опре-
деляющая целую часть своего аргумента. По окончании этапа измерения со-
стояние первого счетчика будет соответствовать остатку от деления количе-
ства поступивших импульсов на 10, второго — на 100. В итоге на связанных
с ними индикаторах отобразятся значения единиц, десятков, сотен герц и т. п.
Частотомер рассмотренной структуры обладает двумя существенными не-
достатками. Один из них заключается в том, что при обработке счетчиком
входной последовательности, показания индикаторов в течение интервала
времени, соответствующего временным воротам, непрерывно меняются, что
утомляет оператора. Так как до окончания счета фиксация результата невоз-
можна, то время измерения будет достаточно большим, что приводит к отно-
сительно невысокому быстродействию частотомера такой структуры.
Данные недостатки можно устранить, изменив алгоритм работы системы,
в частности, фиксируя по окончании временных ворот состояния счетчиков
в каком-либо устройстве. Это, как показано на рис. 5.142, позволяет частично
совместить интервалы наблюдения и счета, так как текущие изменения со-
стояний счетчиков не будут влиять на показания индикаторов.
счет » \ ---- \
набл. 5-----------* А . ।
Рис. 5.142. Временные диаграммы работы вариантов частотомера
Для такого устройства время измерения будет совпадать со временем наблю-
дения, и показания индикаторов станут меняться лишь по окончании сле-
дующего этапа измерения. Его структура и временные диаграммы показаны
на рис. 5.143. Здесь дополнительно введен регистр памяти (РГ) и формирова-
тель (Ф2) сигнала записи, который должен вырабатываться сразу же по
окончании временных ворот.
Цифровой частотомер является достаточно универсальным измерительным
устройством, т. к. параметры практически любого физического процесса по-
Цифровые устройства последовательностного типа
381
средством различных преобразователей можно трансформировать в величину
частоты.
Запись
Сброс
_____________________ ________t
Рис. 5.143. Структура и временные диаграммы работы модифицированного варианта частотомера
Рис. 5.144. Пропуски импульсов при малой частоте их следования
Специфической особенностью цифрового частотомера является то, что
точность измерений падает с уменьшением частоты, а частоты в единицы
и доли герца вообще не могут быть определены. Это можно пояснить сле-
дующей временной диаграммой (рис. 5.144). Если период следования вход-
382
Глава 5
ных импульсов сравним с интервалом измерения, входной импульс может
либо попадать, либо не попасть в створ временных ворот (ВВ), т. е. показа-
ния индикатора в представленной ситуации будут меняться от цикяа к цик-
лу как 1-0-0-1 ... В данном случае оценить конкретное значение частоты
невозможно.
Решение этой задачи заключается в том, что проводится измерение периода
следования входных сигналов и вычисление частоты по соотношению
f 1 п
f = —. Для измерения периода соответствующий ему интервал времени за-
полняется импульсами эталонной стабильной частоты /0 и подсчитывается
их количество m-Tf^. Число этих импульсов и единица измерения периода
будут определяться конкретным значением частоты заполнения. Если
/0 = 1 кГц, то показания счетчика будут соответствовать значению периода
в миллисекундах, при /0 = 1 МГц — в микросекундах ит. п. Структура из-
мерителя периода в целом совпадает со структурой частотомера, но в качест-
ве временных ворот используется интервал времени, равный периоду вход-
ного сигнала, а вместо сигнала измеряемой частоты на счетчик подаются
импульсы эталонной частоты (рис. 5.145).
Рис. 5.145. Структура измерителя периода следования импульсов
5.8. Делители и синтезаторы частоты
Делители частоты представляют собой последовательностные устройства,
частота следования цифровых сигналов на выходе которых связана с часто-
f
той входного сигнала соотношением FBblx =-^l, где L — коэффициент де-
Г
ления, который может принимать и дробное значение. Они используются
Цифровые устройства последовательностного типа
383
для формирования сигналов требуемой частоты в случаях, когда частота ге-
нератора выше необходимой. Их можно разделить на две разновидности —
с постоянным и управляемым коэффициентами деления.
К синтезаторам частоты относятся устройства, у которых частота формируе-
мых сигналов может изменяться пропорционально коду К с шагом Fo, т. е.
для них FBbIX = FqK . Они подразделяются на синтезаторы прямого синтеза и
синтезаторы с автоподстройкой частоты, наибольшее применение среди ко-
торых нашли схемы с фазовой автоподстройкой.
Делители частоты с постоянным коэффициентом деления
Как отмечалось ранее, любой счетчик может выполнять и функции делителя
частоты. В общем случае частота сигнала, снимаемого с последнего разряда
счетчика с модулем М, оказывается во столько же раз меньше частоты вход-
ного сигнала. Для изменения коэффициента деления потребуется использо-
вать счетчик с другим модулем.
Так как в процессе работы переключаются все разряды счетчика, то, снимая
сигналы с его выходов, можно получить сетку частот, находящихся в про-
порциональных отношениях. К примеру, частоты сигналов на выходах дво-
ичного счетчика, представляющие собой симметричные последовательности
импульсов (меандры), будут отличаться друг от друга в два раза. В счетчиках
с недвоичными модулями формы сигналов оказываются более сложным
и отношения между частотами их следования могут быть дробными.
Для счетчика с модулем 5 таблица смены состояний представлена
в табл. 5.23, а временные диаграммы работы имеют вид, показанный на
рис. 5.146. Из них следует, что частоты сигналов на выходах разрядов Q2
и Ql будут в пять раз меньше частоты f входного, а периоды соответствен-
но в пять раз больше Т , т. е. FBbIX
= — . Период повторения сигналов разряда
5т
Qq также равен 5т, однако сам сигнал имеет более сложную форму. На ин-
тервале, равном периоду, присутствует не один, а два импульса, поэтому
w 2 1 f
средняя частота их следования окажется равной F = — = уу = у-, а ко-
эффициент деления частоты для сигнала, снимаемого с данного выхода, бу-
дет 2,5. Дробными окажутся коэффициенты деления и при использовании
других вариантов счетчиков с нечетными модулями счета. Особенность сиг-
налов, снимаемых с ряда выходов таких устройств, состоит в неравномерно-
сти их следования во времени.
384
Гпава 5
Таблица 5,23. Таблица смены состоянии
счетчика с модулем 5
Qi е, Go
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
Рис. 5.147. Схема и временные диаграммы работы делителя частоты
с дробным коэффициентом деления
Достаточно широко распространены делители частоты с дробным коэффици-
ентом деления, в цепи обратной связи которых устанавливается сумматор по
модулю два. Один из вариантов такого делителя и временные диаграммы его
работы показаны на рис. 5.147. Он строится на основе двоичного счетчика
Цифровые устройства последовательностного типа
385
с модулем 4 и позволяет получить на выходе Qq неравномерную последова-
тельность импульсов с частотой в 1,5 раза меньшей, чем входная, а на выходе
Qi, равномерную с частотой в три раза меньшей, чем входная.
До тех пор, пока на выходе присутствует сигнал логического нуля, импульсы
синхронизации проходят на вход первого триггера без инверсии, и он пере-
ключается по каждому отрицательному фронту входного сигнала.
В момент появления единичного сигнала в разряде Qx сумматор по модулю
два переключается в режим инверсии, что вызывает срабатывание первого
триггера по положительным фронтам входной последовательности. В момент
изменения состояния сумматора по модулю два на его выходе будет форми-
роваться короткий сигнал нулевого уровня с длительностью, определяемой
задержкой его срабатывания.
Из временной диаграммы видно, что период следования сигналов на выходе
первого триггера будет равен 1,5т, а на выходе второго — Зт. Таким обра-
зом, коэффициент деления частоты для сигнала с разряда Qq окажется рав-
ным 1,5, а для сигнала с выхода Qo он будет равен 3, причем этот сигнал
имеет симметричную форму.
Делители частоты
с управляемым коэффициентом деления
В таких устройствах коэффициент деления задается внешним кодом. Для
их реализации используются соответствующие счетчики с управляемым
модулем. Один из вариантов такого устройства представлен на рис. 5.148.
Здесь применен вычитающий синхронный счетчик, в который при появле-
нии единичных сигналов на всех его выходах производится занесение кода
числа К.
Рис. 5.148. Вариант делителя частоты с управляемым коэффициентом деления
386
Гпава 5
Выходной сигнал, снимаемый с элементов НЕ, представляет собой последо-
вательность импульсов с длительностью, примерно равной удвоенному вре-
мени задержки логического элемента, и периодом повторения Кт, где т —
период входного сигнала. Коэффициент деления частоты будет равен К.
Синтезаторы частоты прямого синтеза
Цифровые синтезаторы частоты формируют сигналы, частота следования
которых прямо пропорциональна входному коду, то есть Гвых = FQK , где Fo —
шаг изменения частоты. Из соотношения следует, что они умножают частоту
Fo на соответствующий коэффициент. Однако реализация умножителей час-
тоты в произвольное число раз достаточно сложна, поэтому синтезаторы
г г N
обычно строятся таким образом, что реализуется соотношение гвых = /0—,
М
где W и М целые числа, причем N < М . В таких устройствах интервал време-
М
ни длительностью Т =— заполняется импульсами с частотой /0, причем их
/о
количество определяется значением кода N. Схема одного из вариантов тако-
го устройства с М~ 8 и N, принимающим значения от 0 до 7, и временные
диаграммы его работы приведены на рис. 5.149. Его основу составляет трех-
разрядный двоичный счетчик с дополнительными элементами, формирую-
щими соответствующие импульсные последовательности.
Сигналы логической единицы в точке а появляются с приходом каждого
второго входного импульса, в точке b каждого четвертого, а в точке с —
каждого восьмого, причем они не совпадают во времени. Данные сигналы
формируются лишь при наличии логических единиц в соответствующих раз-
рядах п2 ,и0 управляющего код, а логический элемент ИЛИ производит их
сложение во времени. При этом количество импульбов на интервале, равном
восьми периодам частоты входного сигнала, будет определяться соотношением
N =nQ +2щ +4и2 , а средняя частота следования выходных импульсов —
/V
FBbIX = /о— • Пример выходного сигнала такого устройства для К = 5 показан
8
на рис. 5.150.
При увеличении разрядности счетчика и усложнении соответствующих уст-
ройств выделения импульсов диапазон перестройки частоты возрастает.
Промышленностью выпускается микросхема К155ИЕ8, представляющая со-
бой шестиразрядное устройство, работающее по вышеописанному принципу
и допускающее возможность наращивания разрядности.
Цифровые устройства последовательностного типа
387
а)
б)
Рис. 5.149. Принципиальная схема (а) и временные диаграммы работы
трехразрядного преобразователя код-частота (б)
388
Гпава 5
Вытллл_^^тл -
« г >1
Рис. 5.150. Выходной сигнал преобразователя код-частота для К = 5
Недостатком синтезаторов данной конфигурации является значительная не-
равномерность следования выходных импульсов, что может быть интерпре-
тировано как меняющийся во времени фазовый сдвиг выходных сигналов.
Для формирования сигналов с большей симметрией к выходу такого устрой-
ства подключают делители частоты. При этом относительная неравномер-
ность длительностей импульсов и пауз уменьшается пропорционально коэф-
фициенту деления. Выходная частота в этом случае будет определяться
/V
соотношением FBblx = /0---. Временные диаграммы формируемых сигналов
МК
при W = 5 и А', равным двум и четырем, приведены на рис. 5.151.
Рис. 5.151. Форма выходного сигнала преобразователя код-частота
при использовании дополнительных делителей частоты
Несколько меньшей нерегулярностью импульсных последовательностей об-
ладают синтезаторы частоты прямого синтеза, построенные на основе накап-
ливающих сумматоров. Структура такого устройства и временные диаграм-
мы его работы имеют вид, представленный на рис. 5.152. Оно состоит из
сумматора двоичных кодов чисел SM и регистра RG, накапливающего ре-
зультат сложения. В каждом такте происходит прибавление числа N, присут-
ствующего на входе с ранее полученной суммой.
Так как сумматор имеет конечную разрядность, то через определенное коли-
чество операций сложения, выполняемых по моменту прихода импульсов
Цифровые устройства последовательностного типа
389
записи, следующих с частотой /0, произойдет его переполнение и появление
единичного сигнала на выходе переноса. Этот сигнал будет появляться тем
чаще, чем больше значение кода числа, поступающего на сумматор.
Рис. 5.152. Синтезатор частоты на основе накапливающего сумматора (а)
и временные диаграммы его работы (б)
390
Гпаеа 5
Это можно пояснить временными диаграммами (см. рис. 5.152), описываю-
щими работу четырехразрядного накапливающего сумматора при значениях
входного кода, равных 1 и 3 (соответствующие графики представлены
сплошными и штриховыми линиями). В первом случае в каждом такте про-
исходит прибавление по единице и переполнение возникнет, когда сумма
станет равной 16. При этом в регистр запишется нулевое значение, и процесс
сложения единиц повторится. Во втором случае переполнение реализуется
через 6, 5 и 5 тактов, т. е. три раза за шестнадцать входных импульсов.
Для произвольного У частота выходного сигнала такого устройства опреде-
f
ляется соотношением FBblx = — N . Неравномерность пауз между импульса-
16
ми здесь никогда не превысит одного такта. При увеличении разрядности
сумматора и регистра до п работа устройства будет описываться соотноше-
17 /о
нием Гвых = ^-
У = FqN . Для повышения степени симметрии выходных сиг-
налов здесь также можно использовать дополнительные делители частоты.
Синтезаторы с фазовой автоподстройкой частоты
Такие устройства обладают гораздо большими возможностями, чем преды-
дущие варианты. Упрощенная структура синтезатора с фазовой автопод-
стройкой частоты (ФАПЧ) приведена на рис. 5.153. В ее состав входит ис-
точник опорной частоты Fo, включающий в себя высокостабильный
кварцевый генератор (Г), формирующий сигнал с частотой /0, и делитель
частоты (ДЧ). Выходной сигнал вырабатывается генератором, управляемым
напряжением (ГУН). Обычно у таких устройств частота возрастает с увели-
чением уровня управляющего напряжения.
Г
Рис. 5.153. Структура синтезатора с фазовой автоподстройкой частоты
Частота f делится в делителе с управляемым (переменным) коэффициентом
(ДПКД) деления в N раз. Этот сигнал совместно с сигналом опорной часто-
ты поступает на частотно-фазовый детектор (ЧДФ), выходное напряжение
Цифровые устройства последовательностного типа
391
одного из вариантов которого зависит от соотношения частот и фаз соответ-
ствующих сигналов, как показано на рис. 5.154. Когда частоты становятся рав-
ными, то уровень и знак управляющего напряжения определяется фазовым
сдвигом между сигналами F и Fq . Данное напряжение поступает на интегри-
рующий фильтр Ф и идет на управление частотой ГУН (см. рис. 5.154).
-71 0 7С
--------,-----*-----!-----------J
F<F„ F = F„ F > Fo
и
Рис. 5.154. Зависимость напряжения управления
от соотношения опорной и синтезируемой частот
Такое устройство представляет собой систему автоматического управления
с замкнутой цепью обратной связи. В установившемся состоянии на входе
ГУН поддерживается такое управляющее напряжение, чтобы частота F сов-
падала с Fq и разность фаз между соответствующими сигналами была бы
f
равна нулю. Так как F = —, то частота выходных колебаний будет опреде-
f
ляться соотношением f = NF0 = N —, где М — коэффициент деления час-
М
тоты делителя ДЧ. Таким образом, меняя коэффициент деления ДПКД, мож-
но устанавливать любое значение выходной частоты с шагом Fq .
На рис. 5.155 показан процесс установки частоты синтезатора при изменении
коэффициента деления ДПКД с до N2 < N\. В первый момент времени
частота F скачком возрастает, на вход фильтра поступает отрицательное
напряжение, при этом управляющее напряжение и частота ГУН уменьшают-
ся до момента, когда F вновь станет равной Fq .
Аналогичные системы используются для управления внутренней частотой
процессоров вычислительных машин, которая задается в целое либо дробное
число раз выше частоты системной шины. При этом частота сигнала, форми-
руемого ГУН, составляет единицы гигагерц. Подобные синтезаторы широко
используются в устройствах радиосвязи и телевизионной технике.
392
Гпава 5
Рис. 5.155. Процесс установления частоты в синтезаторе с ФАПЧ при смене кода
Однако построение многоразрядных высокочастотных делителей частоты
с переменным коэффициентом деления является достаточно сложной техни-
ческой задачей. Поэтому в таких устройствах в качестве ДПКД используются
узлы, структурная схема одного из вариантов которого имеет вид, представ-
ленный на рис. 5.156.
Рис. 5.156. Вариант синтезатора частоты с использованием прескалера
Здесь сигнал с генератора, управляемого напряжением, поступает на предва-
рительный делитель частоты — прескалер, коэффициент деления которого
под воздействием управляющего сигнала меняется на единицу от Р до Р +1.
Далее сигнал, частота которого уменьшена в соответствующее число раз, по-
дается на делители частоты с коэффициентами деления У и Л/ > /V, а их
выходные сигналы воздействуют на устройство управления УУ.
Цифровые устройства последовательностного типа
393
В начальный момент времени коэффициент деления прескалера устанавлива-
ется равным Р + 1. После прохождения 7V импульсов с периодом
г, =^ = (Р+1)г. устройство управления вь,ра6атЫваетситиал, устаивали-
вающий коэффициент деления прескалера равным Р, и блокирует работу
первого делителя частоты. Так как делители работают параллельно, то вы-
ходной сигнал второго делителя через М импульсов от начала цикла либо
через М -N после блокировки первого делителя возвращает систему в ис-
ходное состояние.
При этом интервал между выходными импульсами устройства оказывается рав-
— = Рт. Подставив в приведенное выше вы-
ным Т = + (М — N)i2 , где т2 =
ражение значения Т] и T2,получим Т = N(P + l)i + (М - N)Px = (МР + 7V)t,
что соответствует делению частоты в МР + /V раз либо установке ее в системе
с ФАПЧ, равной (MP + N)F0. Если выбрать Р = 10, то такой подход позволяет
конструировать декадные синтезаторы, у которых при изменении коэффициента
деления М на единицу частота меняется в 10 раз, а при изменении N от нуля до
девяти она меняется в пределах декады с шагом Fo.
Контрольные вопросы
1. Сколько имеется разновидностей асинхронных триггеров с двумя управ-
ляющими входами?
2. Причины запрета комбинации R = 1, S = 1 для 7?5-триггера?
3. Можно ли создать асинхронный D-триггер?
4. Какой регистр называется регистром-защелкой?
5. Какие триггеры относятся к классу двухступенчатых?
6. Каким будет результат на выходе четырехразрядного накапливающего
сумматора после обработки последовательности чисел 1, 3, 5, 7, 9?
7. Сколько сбойных состояний у пятиразрядного кольцевого счетчика?
8. Сколько сбойных состояний у пятиразрядного счетчика Джонсона?
9. Через какое время станут повторяться символы .^-последовательности
при числе разрядов регистра 20 и частоте тактирования 1 МГц?
394 Гпава 5
10. Можно ли построить синхронный счетчик на асинхронных триггерах?
11. Какова должна быть разрядность двоичного счетчика для создания на его
основе счетчика с модулем 20?
12. Сколько нерабочих состояний у счетчика с модулем 31?
13. Сколько вариантов счетчиков с модулем 2 можно построить на основе
счетчика с модулем 4?
14. Может ли двоично-десятичный счетчик работать в коде 2-2-2-1?
15. С какой целью в синтезаторы прямого синтеза устанавливаются дополни-
тельные делители частоты?
Глава 6
Полупроводниковые
запоминающие устройства
6.1. Классификация и структурная
организация полупроводниковых
запоминающих устройств
Запоминающее устройство представляет собой узел, позволяющий заносить
данные, хранить и обеспечивать их выдачу. Таким образом, у него три ос-
новных режима работы — запись, хранение и считывание.
Так как информационные биты или разряды в общем случае не связаны друг
с другом, то для запоминания одной информационной единицы (бита), кото-
рый представляет собой нулевое или единичное значение разряда двоичного
слова, потребуется использовать отдельную специальную ячейку памяти.
Количество ячеек памяти для хранения массива цифровых данных должно
быть равно объему этого массива в битах.
Ячейки запоминающего устройства должны удовлетворять следующим ос-
новным требованиям. Так как бит принимает два значения — логического
нуля и единицы, то ячейк5 для его хранения должна иметь два различающих-
ся устойчивых состояния. Одному из них можно поставить в соответствие
наличие логического нуля, а другому — логической единицы. Кроме этого
ячейка должна менять эти состояния под действием внешних управляющих
сигналов, что соответствует процедуре записи информации, и обеспечивать
возможность определения или считывания ее текущего состояния. Обычно
считывание данных должно происходить без их разрушения, то есть без из-
менения состояния ячейки.
Совокупность таких запоминающих ячеек называется накопителем, а их ко-
личество — емкостью памяти. При записи или считывании конкретного би-
та в соответствующем режиме должна функционировать только одна из яче-
ек накопителя, а остальные не должны реагировать на внешние воздействия.
396
Гпава 6
Это можно реализовать путем активизации требуемой ячейки специальным
сигналом выборки. При его 'отсутствии она должна находиться в режиме
хранения ранее запомненного бита.
Так как ячейки накопителя одинаковы, а данные требуется заносить в кон-
кретную ячейку и считывать из нее, то, чтобы ячейки различить, их нумеру-
ют и этот номер называется адресом. При задании адреса ячейки к опреде-
ленной линии должен быть подан сигнал для ее активизации.
Исходя из этого, структуру внешних линий связи с ячейками накопителя
можно представить, как показано на рис. 6.1. По шинам записи (W) и считы-
вания (/?) поступают управляющие сигналы, по шинам данных — входная и
выходная информация, а адресная линия передает сигнал для активизации
(выборки) ячейки. Вследствие того, что неактивная (невыбранная) ячейка не
реагирует на внешние воздействия, это позволяет объединить одноименные
линии данных и управления для всех ячеек накопителя. Но адресные линии
должны быть разделены, т. е. к каждой ячейке требуется подводить свой сиг-
нал выборки.
Накопитель
Выбранная
ячейка
Выходные
данные
(Шина DO)
данные Сигнал считывания
(ШинаР/) записи (Шина/?)
( ШинаИО
Рис. 6.1. Структура линий связи с ячейкой накопителя запоминающего устройства
Количество таких линий должно быть равно числу ячеек в накопителе. При
подаче сигналов выборки извне техническая реализация запоминающего уст-
ройства возможна, если число ячеек накопителя не превышает нескольких
десятков. Для уменьшения количества внешних линий связи адрес (номер
ячейки) задается в двоичном коде, а для формирования сигналов выборки
используется специальный узел, который преобразует код номера ячейки
в соответствующий сигнал выборки.
Полупроводниковые запоминающие устройства
397
В этом случае при N ячейках накопителя число внешних адресных линий бу-
дет равно n = log2^, а соответствующее устройство должно выполнять пре-
образование двоичного кода адреса в унитарный код, т. е. выполнять функ-
ции дешифратора.
Для записи информации в ячейку накопителя требуется задать ее адрес (при
этом она окажется выбранной или активизированной), подать сигнал вход-
ных данных и управляющий сигнал записи, обозначаемый обычно буквой W
(от слова write). Для считывания необходимо выбрать ячейку и по соответст-
вующей линии подать сигнал считывания — R (от слова read). При этом на ее
выходе появится некоторый сигнал, зависящий от состояния, в котором
ячейка находится. Он преобразуется в стандартные уровни логического нуля
или единицы, которые могут быть считаны с выхода запоминающего устрой-
ства. Если ячейка не выбрана, т. е. адресный сигнал не совпадает с ее номе-
ром в накопителе, то она находится в режиме хранения, при этом никакие
внешние сигналы не изменят ее текущего состояния.
Рис. 6.2. Структура двухадресного запоминающего устройства
По структурной организации запоминающие устройства делятся на двухад-
ресные (двухпортовые), одноадресные и безадресные. Связь между узлами
в первом варианте можно отобразить, как это показано на рис. 6.2. Здесь
имеется накопитель и два дешифратора адреса (ДША), один из которых по-
зволяет выбирать требуемую ячейку для записи информации, а другой для
считывания. Усилители (устройства) записи (УЗ) и считывания (УС) служат
для согласования параметров внешних сигналов управления с уровнями со-
ответствующих напряжений накопителя и наоборот. Это связано с тем, что
схемотехника запоминающих ячеек обычно отличается от стандартной кон-
фигурации вентилей ТТЛ и КМОП — используются другие напряжения пи-
тания и уровни управляющих сигналов.
Данная структура является наиболее универсальной, т. к. позволяет одновре-
менно, т. е. параллельно, производить считывание информации из одной
398
Гпаеа 6
ячейки и запись в другую. Однако техническая реализация таких устройств
является достаточно сложной задачей, и поэтому их емкость обычно невелика.
Наибольшее распространение получила одноадресная память, в которой ор-
ганизован последовательный цикл записи/чтения. Ее структура приведена на
рис. 6.3. Здесь применен один дешифратор адреса (ДША), который исполь-
зуется как в режиме записи, так и при считывании информации. Поэтому,
в отличие от предыдущего варианта запоминающего устройства, данные
процедуры не могут перекрываться во времени, т. е. выполняться одновре-
менно. Таким образом, здесь возможен либо режим записи в заданную ячей-
ку, либо считывания из другой или из той же самой ячейки.
Рис. 6.3. Структура одноадресного запоминающего устройства
Устройство управления используется для формирования соответствующих
сигналов при разных режимах работы памяти. В некоторых вариантах одно-
адресных запоминающих устройств записываемый бит может быть одновре-
менно считан с выхода, а в других выход в режиме записи блокируется.
Кроме записи и считывания часто вводится еще один режим, который назы-
вается выборкой кристалла. При этом сигналом CS (chip select), поступаю-
щим на специальный вход, накопитель отключается от всех остальных узлов,
а выходной каскад усилителя считывания принудительно закрывается, если
он построен по схеме с открытым коллектором, либо переводится в третье
высокоимпедансное (Z) состояние — состояние с высоким сопротивлением.
Наличие такого режима позволяет объединять устройства памяти с целью
увеличения объемов обрабатываемой информации.
Полупроводниковые запоминающие устройства
399
Как следует из названия третьей разновидности запоминающих устройств —
безадресные, в них при обращении к ячейке для записи или считывания не
требуется указывать ее номер, т. е. адрес. Одним из примеров такого запоми-
нающего устройства является параллельный регистр.
Он представляет собой набор триггерных ячеек, в которые можно записать
одно многоразрядное двоичное слово. В случае одноразрядного слова ре-
гистр вырождается в триггер, т. е. в запоминающее устройство с единствен-
ной ячейкой накопителя. Второй пример безадресного устройства памяти —
регистр сдвига (стек), в котором множество последовательно соединенных
ячеек имеют свои номера, или адреса, однако при работе такого регистра пе-
ребор адресов осуществляется автоматически (последовательно) и внешние
сигналы адреса не требуются.
Запоминающие устройства характеризуются соответствующим набором па-
раметров, основными из которых являются: информационная емкость, быст-
родействие, энергопотребление.
Информационная емкость — это максимальный объем хранимой информа-
ции, равный количеству ячеек накопителя. Так как информационная емкость
запоминающей ячейки равна одному биту, то в этих же единицах измеряется
и емкость накопителя. Часто используются и более крупные единицы — ки-
лобиты, которые обозначаются большой буквой "К", мегабиты — "М" и т. п.
По отношению к цифровым данным добавление приставки "Кило" означает
умножение не на тысячу, а на 210 = 1024, множитель "Мега" — это не милли-
он, а 220 = 1048576. Если емкость запоминающего устройства равна 16К, то
его накопитель содержит 16х210 или 16384 ячейки. Для некоторых разновид-
ностей запоминающих устройств применяются и десятичные единицы оцен-
ки ее емкости. Поэтому накопители емкостью 10 миллионов бит и 10 Мбит
будут содержать разное количество ячеек.
Часто бывает необходимо одновременно запоминать или считывать много-
разрядные слова. В этом случае одновременно выбирается требуемое количе-
ство ячеек накопителя и в каждую из них заносится свой бит данных. Ем-
кость таких запоминающих устройств, как и в предыдущем случае,
определяется общим количеством ячеек накопителя, но представляется как
произведение числа хранимых слов на их разрядность, к примеру, 2Кх8,
256Кх4.
Быстродействие запоминающих устройств оценивается по времени, требуе-
мому для выполнения той или иной операции. Это можно пояснить упро-
щенными временными диаграммами, приведенными на рис. 6.4. Чтобы про-
читать данные, необходимо выбрать нужную ячейку, т. е. подать на внешние
входы запоминающего устройства конкретное значение адреса. Через неко-
400
Гпава 6
торый интервал времени, определяемый задержками в адресном дешифрато-
ре и линиях связи, ячейка будет активизирована, после чего можно подавать
сигнал на чтение данных. Считывание происходит либо по положительному
фронту этого сигнала, либо по его высокому уровню.
Рис. 6.4. Временные диаграммы циклов чтения и записи
Из-за конечного быстродействия элементов памяти выходные данные поя-
вятся не сразу, а с некоторым запаздыванием. Для чтения бита данных из
другой ячейки необходимо вернуть сигнал R в исходное состояние и повто-
рить цикл.
В данной ситуации быстродействие оценивается временем доступа и дли-
тельностью цикла чтения. Первый параметр определяет минимальный ин-
тервал между поступлением сигнала адреса и появлением выходных данных,
а второй — время между двумя последовательными обращениями к разным
ячейкам. При записи информации сигналы адреса, данных и управления так-
же должны подаваться в строгой последовательности и для надежной фикса-
ции данных иметь определенную длительность, что определяет быстродейст-
Полупроводниковые запоминающие устройства
401
вие памяти в этом режиме. Запись обычно осуществляется по спаду сигнала
управления W.
Энергетические параметры включают в себя величины внешних напряжений
питания, токов и мощностей потребления. Иногда в целях сравнения энерге-
тические показатели запоминающих устройств оцениваются по мощности,
потребляемой на один бит хранимой информации.
По функциональному назначению адресные запоминающие устройства де-
лятся на несколько групп — оперативные, постоянные и перепрограмми-
руемые. Первые называются ОЗУ или RAM (Random Access Memory — па-
мять с произвольным доступом), вторые ПЗУ или ROM (Read Only Memory —
память только для считывания), а третьи — ППЗУ или PROM (Programmable
Read Only Memory).
Оперативные запоминающие устройства работают с данными, которые уча-
ствуют в информационном обмене при выполнении текущей процедуры об-
работки информации, они могут записываться, считываться и определенное
время храниться. Такие устройства функционируют во всех трех режимах —
записи, считывания и хранения.
Одной из отличительных особенностей современных ОЗУ является потеря
занесенной в накопитель информации при отключении питания. В ОЗУ дан-
ные записываются либо в триггерные ячейки (память такого типа называется
статической), либо хранятся в виде заряда на специальных микроконденса-
торах в динамической памяти. В первом случае обесточенные триггеры после
подачи питания установятся в произвольные состояния, а во втором — от-
ключение питания вызовет полный разряд конденсаторов/При этом записан-
ная информация окажется безвозвратно потерянной.
Статические запоминающие устройства имеют английскую мнемонику
SRAM, а динамические — DRAM. Они обладают меньшим быстродействием,
но гораздо дешевле и вследствие того, что ячейка накопителя DRAM имеет
очень маленькие размеры и энергопотребление, на одном кристалле кремния
удается создать накопители очень большой емкости в сотни и более мегабит.
Память такого типа широко используется в качестве оперативной в совре-
менных вычислительных машинах.
Постоянные запоминающие устройства работают только в двух режимах —
считывания и хранения, записать туда новые данные невозможно. Они широ-
ко используются для хранения фиксированных программ обработки данных,
кодовых таблиц и т. п. Имеется две группы ПЗУ — программируемые маски-
рованием (ROM) и однократно программируемые (PROM). В первые инфор-
мация заносится на этапе изготовления и изменить ее после этого невозмож-
но. Это память, из которой данные можно только считывать.
402
Глава 6
Однократно программируемые запоминающие устройства это те же ПЗУ,
особенность которых состоит в том, что информацию в них может занести
пользователь, но только один раз. После этого изменить ее произвольным
образом также невозможно. Особенность данных устройств в том, что запи-
санная информация сохраняется там и в отсутствии питания.
Перепрограммируемые или репрограммируемые запоминающие устройства
функционально представляют собой некоторую комбинацию ОЗУ и ПЗУ.
Информация в них может неоднократно записываться, считываться и сохра-
няется при отключении питания. Как и ОЗУ, такие устройства работают во
всех трех режимах, но их особенность в том, что процедура программирова-
ния (записи данных) в современных ППЗУ занимает время в десятки и сотни
раз больше, чем считывание, и поэтому работать в качестве быстродейст-
вующей оперативной памяти они не могут.
Кроме того, ячейки памяти таких устройств перед записью нового массива
данных обычно требуется очистить от ранее хранимой информации. Имеется
несколько разновидностей ППЗУ, в частности с ультрафиолетовым стирани-
ем, они называются EPROM и с электрическим стиранием — EEPROM.
Сохранение информации в ОЗУ при отключении питания может быть осуще-
ствлено путем использования резервных источников энергии, но это реально
только при небольшом энергопотреблении, что не позволяет реализовать та-
ким образом блоки памяти большой емкости.
Как уже отмечалось, чтобы записывать и считывать данные, необходимо ак-
тивизировать (выбрать) соответствующую ячейку накопителя. Для этого на
адресной линии, связанной с нею, требуется сформировать сигнал опреде-
ленного уровня. Так как адрес задается в двоичном коде, то в простейшем
случае необходимо использовать дешифратор, выходы которого должны
быть подключены к входам выборки ячеек.
На рис. 6.5 приведена внутренняя структура варианта двухадресного запоми-
нающего устройства емкостью 16 бит (4 четырехразрядных слова). Часто па-
мять такого типа называется регистровым файлом. Для хранения данных
здесь используются четыре четырехразрядных параллельных регистра, на
информационные входы которых поступают записываемые данные. Выбор
регистра, в который будет записываться слово, и формирование сигнала на
его входе синхронизации осуществляется дешифратором со стробированием.
При поступлении положительного фронта сигнала на вход записи W (вход
стробирования дешифратора) на его выходе, выбранном в соответствии с ко-
дом адреса, формируется положительный фронт, под действием которого
входное слово фиксируется в соответствующем регистре. Для чтения исполь-
зуются четыре мультиплексора 4—>1 (MS), показанные на рис. 6.5 одним
Полупроводниковые запоминающие устройства
403
блоком. В таком устройстве можно одновременно записывать данные по од-
ному адресу и считывать их по другому.
Особенностью одноадресных запоминающих устройств является наличие
однородного массива ячеек (накопителя) для записи и хранения данных. Как
отмечалось ранее, для обращения к конкретной ячейке необходим адресный
дешифратор.
Если емкость накопителя Л/, то количество выходов дешифратора должно
быть таким же, при разрядности адресной шины т = log2M. Данная струк-
турная организация памяти называется 2D (D — dimension — размерность).
Здесь, как показано на рис. 6.6, одним измерением считается адресное поле,
404
Гпава 6
а другим — поле данных, т. к. если требуется работа с многоразрядными
словами, то одновременно будут выбираться несколько ячеек. Недостаток
такой организации в сложности дешифратора. Если накопитель содержит
тысячу групп ячеек, то таким же должно быть и количество его выходов.
Рис. 6.6. Упрощенная структура одноадресного запоминающего устройства
с организацией 2D
Более оптимальной для ОЗУ большой емкости является структура 3D, в ко-
торой накопитель выполняется в виде матрицы, и используются два дешиф-
ратора, один для выборки строк, а другой — столбцов. Схема запоминающей
ячейки в этом случае несколько усложняется, она делается такой, чтобы ее
активизация происходила при наличии сигнала выборки строки и столбца, на
пересечении которых ячейка расположена. Условно это можно представить,
как показано на рис. 6.7.
В данной структуре для той же емкости накопителя М число выходов каждо-
го дешифратора будет равно >[м , что существенно упрощает его построе-
ние. При емкости накопителя 1024x1 матрица ячеек накопителя содержит
32 строки и 32 столбца, поэтому потребуются дешифраторы, у каждого из
которых должно быть по 32 выхода.
Дополнительное упрощение узла адресации реализовано в памяти со струк-
турой 2DM. Ее вариант для накопителя емкостью 1 Кбит приведен на
рис. 6.8. Матрица накопителя разбивается на несколько блоков, работающих
параллельно. При этом количество строк матрицы уменьшается, но возраста-
ет длина строки. В представленном варианте для адресации строк и групп
столбцов понадобятся дешифраторы 4—>16, а для выбора требуемой ячейки
Полупроводниковые запоминающие устройства
405
узел, который при считывании должен выполнять функции мультиплексора
4—>1. Так как при записи данные с внешнего входа также должны поступать
лишь в одну из ячеек, то в этом режиме узел выборки должен функциониро-
вать как дешифратор 2—*4 со стробированием. При больших объемах нако-
пителя узел адресации получается проще, чем в предыдущих вариантах
структур памяти.
Рис. 6.7. Структура одноадресного запоминающего устройства с организацией 3D
Рис. 6.8. Структура одноадресного запоминающего устройства с организацией 2DM
Полупроводниковые ОЗУ выпускаются в виде интегральных схем, кото-
рые реализуются на кристаллах кремния. Они помещаются в пластмассовые
406
Глава 6
или керамические корпусы, имеющие внешние выводы для подачи соответ-
ствующих сигналов управления. Успехи современной интегральной техноло-
гии позволяют создавать ОЗУ очень большой емкости на кристаллах малых
размеров, поэтому габариты микросхемы в основном определяются числом
внешних выводов. Для маркировки микросхем ОЗУ используются буквы
"РУ”, располагающиеся после номера серии, например К155РУ7, К565РУ5 и т. п.
Рис. 6.9. У словно-графическое обозначение и структура одноразрядного ОЗУ емкостью 1 Кх 1
Внутренняя структура и условно-графическое обозначение одноразрядного
ОЗУ емкостью 1Кх1 показаны на рис. 6.9. Так как в одноадресных устройст-
вах режимы записи и считывания во времени разделены, то для их выбора
используется один сигнал, обозначаемый W/fl. Черточка над первым симво-
лом условно обозначает знак инверсии и говорит о том, что режим записи
(write) реализуется при низком уровне такого сигнала, а режим чтения (read)
при высоком. В некоторых схемах ОЗУ запись и считывание происходят не
по уровням сигнала, а при их изменениях в соответствующем направлении,
т. е. по положительному либо отрицательному фронтам сигнала W/R.
В реальных устройствах оперативной памяти часто имеется один или не-
сколько выводов, на которые подаются сигналы выборки кристалла CS
(chip select). Такой сигнал или их определенная комбинация активизирует
ОЗУ, т. е. позволяет ему работать в режимах записи и чтения. В противном
случае ОЗУ переводится в режим хранения.
Полупроводниковые запоминающие устройства
407
Значок в виде перечеркнутого ромбика у вывода выходных данных
(см. рис. 6.9) говорит о том, что при наличии на входе CS логической еди-
ницы, выход микросхемы переводится в состояние с высоким сопротивлени-
ем (Z-состояние). В некоторых вариантах ОЗУ выходной каскад строится по
схеме с открытым коллектором или стоком. Если ОЗУ не выбрано, то соот-
ветствующий транзистор оказывается запертым. Такая разновидность выхода
обозначается символом в виде ромбика с черточкой снизу ф.
Накопитель ОЗУ емкостью 1Кх1 содержит 1024 ячейки, организованные
в квадратную матрицу 32x32. Схема выборки состоит из двух дешифраторов
на пять входов и 32 выхода каждый. Один из них по кодовой комбинации
сигналов А0+А4 выбирает строку матрицы, а другой по значению старших
разрядов кода адреса А5+А9 — столбец. Активизированной окажется ячейка,
находящаяся на пересечении соответствующих строки и столбца.
Входной информационный сигнал через устройство управления по шине
записи поступает на выбранную ячейку и при соответствующем значе-
нии W/r запишется в нее. В режиме считывания содержимое ячейки по ши-
не ШС проходит на устройство управления и через выходной усилитель на
выход ОЗУ, если он активизирован сигналом CS. При такой организации
адрес делится на две части, которые одновременно поступают на соответст-
вующие дешифраторы, и выбор ячейки происходит практически сразу после
подачи соответствующих сигналов. В данной структуре реализуется режим
однотактной адресации.
Для управления таким устройством потребуется две линии для входных
и выходных данных, две для сигналов управления, десять адресных и мини-
мум две для подачи питания (корпус и +£). В итоге их получается 16, таким
же будет и количество выводов микросхемы ОЗУ емкостью 1024x1
(К155РУ7). С ростом емкости накопителя число линий связи будет расти за
счет увеличения разрядности адреса. Так для ОЗУ емкостью 16Кх1 потребу-
ется корпус с 20 выводами, а модуль памяти 256Кх1 может быть помещен
в корпус с 24 выводами.
Для уменьшения числа внешних линий связи используется способ двухтакт-
ной адресации. Один из вариантов памяти такой структуры емкостью 1Кх1
приведен на рис. 6.10.
Здесь адресное пространство также делится на две части (младшую — адреса
строк и старшую — адреса столбцов), однако сигналы адреса поступают не
одновременно, а по очереди, сначала адрес строки, а затем столбца. Они по-
даются по одним и тем же линиям, фиксируются во вспомогательных регист-
рах по сигналам записи адреса строки (raw) RAS, столбца (column) CAS
и далее поступают на соответствующие дешифраторы.
408
Глава 6
Рис. 6.10. У словно-графическое обозначение и структура одноразрядного ОЗУ емкостью 1Кх1
с двухтактной адресацией
Для того чтобы в режиме чтения после выбора строки на выход ОЗУ не по-
ступала информация из ячейки, находящейся в столбце, выбранном в преды-
дущем цикле, устройство управления блокируется до. прихода сигнала С AS .
В остальном функционирование данного ОЗУ не отличается от работы пре-
дыдущего.
Полупроводниковые запоминающие устройства
409
Рис. 6.11. Управление состоянием выхода ОЗУ с помощью сигнала CAS
При такой организации несколько увеличивается время доступа к произволь-
ной ячейке накопителя, но существенно уменьшается число внешних линий
связи. Так для ОЗУ емкостью 1Кх1 их потребуется 13 (на пять уменьшится
количество линий адреса, но добавляется два сигнала управления). В корпус
с 16 выводами можно поместить ОЗУ емкостью 64Кх1 (К565РУ5).
В некоторых случаях линия CS убирается, а состоянием выхода, как показа-
но на рис. 6.11, управляют с помощью сигнала CAS, W/R или обоими. По
определенному перепаду сигнала фиксируется адрес столбца, а уровнем вы-
ход переводится в активное либо выключенное состояние. В режиме записи
выход переводится в Z-состояние независимо от значения сигнала CAS . Та-
кой подход дает возможность освободить еще одну линию под адрес и, при
том же числе выводов микросхемы, емкость накопителя может быть в четыре
раза больше, т. е. 256Кх1 (К565РУ7).
Довольно часто при обработке цифровых сигналов требуется запоминать не
одноразрядные, а многоразрядные двоичные слова. Для этой цели можно ис-
пользовать несколько одноразрядных ОЗУ, работающих параллельно, но та-
кое устройство может быть выполнено и в виде единой структуры, вариант
которой для емкости накопителя 256x4 имеет представленный на рис. 6.12.
Накопитель такого устройства имеет емкость 1К и должен содержать
1024 ячейки памяти, которые организованы в виде матрицы 32x32. Чтобы
записывать и считывать по четыре бита, ячейки объединяются в группы
и при подаче сигнала адреса обращение происходит сразу ко всей группе из
четырех ячеек. Это реализуется путем объединения у четырех соседних ячеек
одной строки линий выборки по столбцам.
Здесь количество входных и выходных линий данных в два раза больше раз-
рядности. Число адресных сигналов определяется количеством групп ячеек,
т. к. их 256, то разрядность адресной шины равна 8. В данной структуре ис-
пользуются два дешифратора, один для адресации строк, а другой групп
410
Гпава 6
столбцов, первый имеет 32 выхода, второй 8. Устройство управления опери-
рует с четырехразрядными сигналами. Для такого ОЗУ понадобится корпус
с 20 выводами, если же их количество — 16, то емкость накопителя не может
быть больше, чем 16x4 (микросхема К155РУ2).
С целью дальнейшего уменьшения числа внешних линий связи ОЗУ может
выполняться с совмещенной шиной данных, вариант которого емкостью
256x4 представлен на рис. 6.13. Здесь входные данные при записи и выход-
ные при считывании поступают по одним и тем же линиям DIO, но в разные
моменты времени. Направление передачи информации определяется режи-
мом работы ОЗУ, что никак не влияет на процедуру функционирования ос-
тальных узлов, т. к. в одноадресных структурах процедуры записи и считы-
вания разделены.
Для перенаправления информационных потоков в состав такого ОЗУ должно
входить специальное коммутирующее устройство, которое по сигналу WIR
подключает в режиме записи шину данных к входам устройства управления,
а при считывании соединяет ее с выходами. По сравнению с предыдущим
вариантом, количество линий данных сокращается в два раза и ОЗУ 256x4
может быть размещено в корпусе с 16 выводами. Такая разновидность запо-
минающих устройств широко используется в составе вычислительных сис-
тем, имеющих единую шину данных.
Рис. 6.12. Структура и условно-графическое обозначение многоразрядного ОЗУ емкостью 256x4
Полупроводниковые запоминающие устройства
411
Рис. 6.13. Структура и условно-графическое обозначение многоразрядного ОЗУ емкостью 256x4
с совмещенной шиной данных
Емкость запоминающего устройства можно увеличивать, соединяя опреде-
ленным образом функционально законченные блоки ОЗУ. При этом наращи-
вается либо разрядность, либо адресное пространство.
Пусть имеются блоки ОЗУ 1Кх1 и на их основе необходимо построить мо-
дуль памяти емкостью 1Кх4. Так как информационные разряды не связаны
друг с другом, то в данной ситуации можно использовать четыре блока, ра-
ботающих параллельно. Для этого потребуется объединить одноименные ли-
нии адреса и сигналов управления, а входные и выходные данные подавать
и считывать раздельно. Структура такого модуля будет иметь вид, представ-
ленный на рис. 6.14.
Если из таких же блоков требуется построить модуль емкостью 4Кх1, то их
также потребуется четыре. Однако структура соединений в этом случае будет
существенно отличаться от предыдущей.
412
Глава 6
Рис. 6.14. Модуль ОЗУ емкостью 1Кх4
Полупроводниковые запоминающие устройства
У модуля должно быть по одному входу и выходу, для чего соответствующие
выводы блоков ОЗУ потребуется соединить вместе. Параллельное соедине-
ние входов допускается, но с выходами так можно поступать только в случае,
когда лишь один из них находится в активном состоянии, а остальные от-
ключены.
Кроме того, адресное поле блока ОЗУ десятиразрядное, а у модуля их долж-
но быть 12. Если накопитель исходного блока представляет собой квадрат-
ную матрицу размером 32x32 с адресами строк и столбцов А5+А9, то в
проектируемом ОЗУ эта матрица должна иметь размер 64x64 с адресами
Aq+A§ и Аб+Ац.
Такой накопитель можно представить состоящим из четырех исходных, рас-
положенных, как показано на рис. 6.15 вверху. Однако при этом возникает
проблема с адресацией, т. к. добавляются дополнительные адреса строк
и столбцов.
Рис. 6.15. Структура накопителей ОЗУ емкостью 4Кх1
414
Гпава 6
С другой стороны накопитель можно представить в виде прямоугольной мат-
рицы размером 32x128. Здесь количество строк остается прежним, а общее
число столбцов увеличится в четыре раза. Если адресные сигналы подавать
на одноименные контакты всех блоков ОЗУ, то одновременно будут выби-
раться соответствующие ячейки в каждом из них. Используя сигналы CS,
можно обеспечить поочередную работу модулей.
Если ОЗУ не выбрано, то никакие внешние управляющие воздействия не вы-
зовут изменений состояния его ячеек, и они будут хранить ранее записанную
информацию. Кроме того, в таком режиме выходной каскад переводится ли-
бо в третье состояние, либо запирается выходной транзистор в схеме с от-
крытым коллектором. Это дает возможность подавать на выход любые
внешние сигналы и позволяет соединять их вместе. Данная структура нако-
пителя (рис. 6.15) будет более оптимальна при решении задачи наращивания
адресного пространства запоминающих устройств.
Для организации поочередной работы блоков памяти потребуется формиро-
вать четыре сигнала выборки кристалла, что можно сделать, используя два
дополнительных разряда адреса. Если выборка осуществляется логическим
нулем, то таблица соответствия между данными сигналами будет выглядеть,
как показано в табл. 6.1. Она описывает работу дешифратора 2—>4, форми-
рующего унитарный код логических нулей.
Таблица 6.1. Связь значений старших адресов с сигналами выборки
для ОЗУ емкостью 4Кх1
А1 Ао CS^ С5| CS~2 С53
0 0 0 1 1 1
0 1 1 0 1 1
1 0 1 1 0 1
1 1 1 1 1 0
При соединении одноименных разрядов адресов всех блоков памяти будут вы-
бираться четыре ячейки (по одной в каждом блоке), но доступной для работы
окажется лишь находящаяся в активизированном ОЗУ. Для сигналов адреса
Aq = 0, 4 = 0 доступными станут ячейки первого блока, при А$ = 1, = 0 —
второго и т. д. Структурная схема такого устройства приведена на рис. 6.16.
Для того чтобы у данного модуля памяти был вход выборки кристалла, необ-
ходимо использовать дешифратор со стробированием.
Полупроводниковые запоминающие устройства
415
DO
Рис. 6.16. Модуль ОЗУ емкостью 4Кх1
416
Гпава 6
Так как при одном и том же значении адреса информация записывается
и считывается из одной ячейки накопителя, то это в ряде случаев дает воз-
можность упростить разводку плат, содержащих ОЗУ. При использовании
естественного порядка преобразования двоичного кода адреса в номер ячей-
ки адресные шины индексируются в соответствие со значениями их весов:
Ао имеет вес 2°, А! — 21 и т. д. Чтобы, к примеру, записать информацию
в ячейку с номером 4, требуется задать код адреса в виде комбинации
00...00100. Для считывания данные из этой ячейки код адреса должен быть
точно таким же.
Если изменить внешнюю разводку адресных шин (поменять, как показано на
рис. 6.17, местами линии Ai и А2), то при подаче в режиме записи на внешние
линии кода четверки, обращение произойдет ко второй ячейке накопителя.
Но поскольку в режиме считывания разводка не меняется, то при поступлении
кода адреса, равного четырем, обращение опять произойдет ко второй ячей-
ке, к той, куда записывались данные. Поэтому с точки зрения пользователя
запоминающее устройство будет функционировать естественным образом.
0 А,
А» о
о
1
1
о
о а
о а4
о А
А о
А о
А о
Рис. 6.17. Возможный вариант адресации ОЗУ
Данное свойство ОЗУ широко используется при разводке печатных плат, по-
зволяя подключать проводники адресных линий произвольным образом.
В связи с этим в разных справочниках нумерация выводов одинаковых адрес-
ных линий микросхем оперативной памяти может указываться по-разному.
Стековые ОЗУ
Данная разновидность запоминающих устройств относится к безадресным.
В цифровых системах, использующих корреляционные принципы обработки
сигналов, требуется проводить определенные действия над поступающим
сигналом и его сдвинутой во времени копией. Сдвиг может быть реализован
Полупроводниковые запоминающие устройства
417
с помощью последовательного регистра, однако при его построении на осно-
ве триггеров, количество разрядов регистра не может быть сделано достаточ-
но большим. Как уже отмечалось, такие регистры используются и в качестве
стековых запоминающих устройств.
Рис. 6.18. Вариант построения стека на основе ОЗУ
Аналог стека может быть построен на основе ОЗУ, счетчика адресов и фик-
сирующего триггера, как показано на рис. 6.18. Эквивалентная разрядность
такого стека будет равна емкости накопителя запоминающего устройства.
Временные диаграммы и таблица функционирования такого устройства на
примере четырехразрядного ОЗУ представлены на рис. 6.19.
Перед началом работы в ячейках ОЗУ может находиться произвольная ин-
формация, что помечено звездочками. С приходом положительного фронта
тактирующего сигнала на выходах счетчика появляется код адреса А$, выби-
рается соответствующая ячейка и производится чтение ее содержимого.
По отрицательному фронту в ячейку с этим адресом записывается бит дан-
ных Do, а считанное ранее значение фиксируется в триггере. В следующем
такте выбирается ячейка по адресу Л,, считывается ее содержимое и туда же
записывается бит D}.
Через четыре такта, перед записью D4 из ячейки с адресом А$ будет считан
ранее записанный бит £>0 и т. д. Таким образом, произвольная последова-
тельность входных данных окажется задержанной на четыре периода сигнала
тактирования. При использовании ОЗУ с емкостью накопителя М = 2т
и счетчика с разрядностью т эквивалентная разрядность такого устройства,
имитирующего работу последовательного регистра сдвига, будет равна Л/.
418
Гпава 6
\ dq \ D\ \ D2 \ j
ЧТ Зап. ЧТ Зап. ЧТ Зап. ,
।। i t ।।
A) I А । Л । /
Рис. 6.19. Временные диаграммы и принцип работы стека на основе ОЗУ
Видеопамять
Разновидностью оперативных запоминающих устройств является видеопа-
мять (VRAM). Специфика ее работы и структура связана с особенностями
формирования изображений на экране монитора, которые представляют со-
бой набор светящихся точек (пикселов). Их яркость и цвет кодируются бито-
выми комбинациями соответствующей разрядности. Информация, отобра-
жаемая на экране в текущий момент времени, называется кадром.
Для устранения мелькания изображения частота смены кадров должна быть
более 50 Гц, т. е. кадры должны постоянно обновляться. В электронно-
лучевых мониторах атрибуты пиксела выводятся при перемещении элек-
Полупроводниковые запоминающие устройства
419
тронного луча по строке. Количество пикселов в строке зависит от разре-
шающей способности и может составлять более 1000. После высвечивания
одной строки происходит переход к следующей и этот процесс продолжает-
ся, пока не будет сформирован кадр. Количество строк в кадре также может
превышать 1000. Если принять частоту кадров 50 Гц, количество пикселов
экрана 1000x1000, то частота выдачи данных для вывода изображения соста-
вит 50 МГц, т. е. время доступа к ячейке памяти должно быть менее 20 нс.
В системах высокого разрешения частота выдачи информации о структуре
пиксела может достигать 200—250 МГц, при этом такт составляет порядка
4 нс. Сформированная процессором информация о кадре записывается в па-
мять и затем в последовательном виде бит за битом выводится для формиро-
вания строк изображения. Ограниченное быстродействие ячеек динамиче-
ской памяти не позволяет использовать ее в видеосистемах, а статическая
память является дорогой. В то же время особенности формирования изобра-
жения, в частности необходимость считывания всего массива накопителя для
формирования очередного кадра и требование последовательного вывода
данных в строку, позволили модифицировать стандартные DRAM для работы
в качестве видеопамяти. Ее упрощенная структура приведена на рис. 6.20.
Накопитель памяти организован таким образом, что при обращении к строке
происходит считывание данных сразу из множества, к примеру, 256 ячеек,
которые заносятся в параллельно-последовательный регистр такой же длины.
Далее начинается тактирование регистра и последовательный вывод данных
о пикселах строки изображения. Для наращивания разрядности имеются вход
и выход, которыми модули могут соединяться друг с другом. В реальных
VRAM ячейки накопителя объединяются в группы и одновременно исполь-
зуется соответствующее число параллельно работающих регистров.
Рис. 6.20. Упрощенная структура видеопамяти
420
Гпава 6
Данный подход позволяет после записи информации о строке изображения
в регистр проводить занесение данных в ОЗУ во время их считывания из ре-
гистра и фиксацию в течение межстрочного интервала. Этого времени доста-
точно для перезаписи данных в ячейки строки накопителя.
Ассоциативная память
Как уже отмечалось, в настоящее время имеется противоречие между объе-
мом памяти, требуемым для решения задач обработки больших массивов
цифровой информации, и ее быстродействием. Память статического типа яв-
ляется быстродействующей, но относительно дорогой, и на кристаллах стан-
дартных размеров не удается разместить более нескольких миллионов ячеек.
Динамическая память относительно дешевая, вследствие малости ячеек
небольшие по размеру блоки DRAM имеют емкость до гигабайта и более.
Однако ее недостатком является относительно невысокое быстродействие,
которое на современном этапе развития технологии не может быть сущест-
венно увеличено. Это обстоятельство не позволяет схемам динамиче-
ского ОЗУ работать на частоте внутренней шины процессора, достигаю-
щей в настоящее время гигагерц. А работа с памятью на частоте шины FSB
(Front-Side Bus — системная шина процессора) значительно тормозит работу
процессора.
Для решения задачи использования динамической памяти в качестве ОЗУ
и повышения быстродействия работы системы в целом было предложено
использовать так называемую кэш-память. Она представляет собой статиче-
ское запоминающее устройство небольшой емкости и очень высоким быст-
родействием, которое запоминает копии блоков данных, передаваемых меж-
ду ОЗУ и центральным процессором.
ОЗУ кэш
D0 И Di Ж
d5 И о?
D» d9 ^0
DI3 Di5
A A D6
Ai On Д2 £>12
Рис. 6.21. Пример размещения данных из ОЗУ в кэш-памяти
Если, к примеру, как показано на рис. 6.21, в процессор должны быть пере-
даны данные D3,D6,Dn,Dn из ячеек с соответствующими адресами, то они
Полупроводниковые запоминающие устройства
421
предварительно заносятся в кэш-память и могут быть оттуда считаны быст-
рее, чем из ОЗУ.
При чтении данных сначала выполняется обращение к кэш-памяти (рис. 6.22).
Если там имеется копия данных, хранящихся в считываемой ячейке основно-
го ОЗУ, то вырабатывается сигнал попадания (Hit), под действием которого
мультиплексор выдает на шину данных информацию из кэш-памяти. В про-
тивном случае сигнал попадания не формируется и происходит считывание
данных из основной памяти.
Рис. 6.22. Взаимодействие ОЗУ и кэш-памяти
Если в кэш-памяти хранится блок данных, подлежащих текущей обработке,
то он может быть извлечен оттуда гораздо быстрее, чем из основного запо-
минающего устройства. Кроме того, если эти данные больше не потребуют-
ся, то во время считывания из кэш-памяти с основной памятью могут прово-
диться какие-либо процедуры.
Так как в кэш-память может отображаться любая область адресов оператив-
ной памяти, то данные, помещаемые туда, должны сопровождаться дополни-
тельным признаком, который называется тег и определяет, копией какой
ячейки основной памяти являются эти данные. Имеется ряд разновидностей
структур кэш-памяти: полностью ассоциативная, память с прямым разме-
щением, с ассоциацией по нескольким направлениям и другие.
Вариант структуры первой разновидности приведен на рис. 6.23. Здесь каж-
дая ячейка кэш-памяти состоит из двух частей. В одной из них хранятся дан-
ные, а в другой полный физический адрес ячейки основной памяти (тег), ко-
пия данных из которой занесена в кэш.
При совпадении адреса считываемой из оперативной памяти ячейки с каким-
либо тегом соответствующая схема сравнения формирует сигнал логической
422
Гпава 6
единицы, под действием которого элемент ИЛИ вырабатывает сигнал Hit.
Одновременно буфер подключает данные из выбранной ячейки к шине дан-
ных кэш-памяти и далее через мультиплексор (рис. 6.23) на системную шину
процессора.
В современных процессорах кэш-память располагается на одном кристалле
с процессором и может иметь несколько уровней, обозначаемых LI, L2, L3.
Адрес Шина данных
Рис. 6.23. Структура полностью ассоциативной кэш-памяти
6.2. Схемотехника ячеек накопителей
статических запоминающих устройств
Для создания накопителей оперативных запоминающих устройств применяют-
ся ячейки на биполярных, полевых транзисторах одного типа проводимости
и на КМОП-структурах. В ОЗУ статического типа такая ячейка представляет
собой триггер, который может находиться в двух состояниях’, изменяющихся
Полупроводниковые запоминающие устройства
423
под влиянием внешних управляющих сигналов и сохраняющихся при отсут-
ствии внешних воздействий.
Такие триггеры могут быть выполнены на логических элементах, но на прак-
тике это решение не используется из-за невозможности реализации накопи-
телей большой емкости. Это объясняется сложностью структуры такого
триггера, т. к. в его состав входит большое количество элементов, значитель-
ной площадью, занимаемой им на кристалле, и относительно высоким энер-
гопотреблением.
Рис. 6.24. Структура триггера на биполярных транзисторах
Поэтому в статических ОЗУ применяются простейшие триггерные ячейки,
схема одного из вариантов которой на биполярных транзисторах без цепей
управления приведена на рис. 6.24. В таком триггере возможны две ситуа-
ции: левый транзистор открыт и насыщен, правый закрыт и находится в со-
стоянии отсечки либо наоборот. Одному состоянию можно приписать хране-
ние в ячейке логического нуля, а другому — единицы. Уровни этих сигналов
будут близки к напряжению О В и соответственно напряжению источника
питания, т. к. сопротивления резисторов в цепях баз выбираются много
больше коллекторных. За счет наличия положительной обратной связи лю-
бое из состояний является устойчивым, т. е. самопроизвольно измениться не
может. Чтобы перевести такую ячейку в новое состояние, требуется либо
кратковременно открыть запертый транзистор, либо запереть открытый. Сде-
лать это можно как по цепям баз, так и по коллекторным.
Данная ячейка может быть дополнительно упрощена (рис. 6.25) за счет реа-
лизации непосредственных связей баз транзисторов с коллекторами. Работо-
способность триггера при этом сохраняется, но изменятся уровни выходных
сигналов, в частности уровень логической единицы не превысит прямого па-
дения напряжения на открытом переходе база-эмиттер. Такая ячейка занима-
ет на кристалле гораздо меньше места, чем триггер на логических элементах.
424
Глава 6
Рис. 6.25. Упрощенный вариант триггера на биполярных транзисторах
Для реализации на основе триггерных ячеек накопителя оперативного запо-
минающего устройства требуется к каждой из них подвести линию выборки
(адреса) и шины, по которым будут подаваться сигналы данных и управле-
ния. Один из вариантов решения этой задачи предусматривает использова-
ние структур с многоэмиттерными транзисторами. Схема так называемой
ТТЛ-ячейки для памяти с организацией 2D имеет вид, показанный на
рис. 6.26. Она представляет собой триггер на двухэмиттерных транзисторах.
Выбор ячейки осуществляется подачей высокого потенциала (близкого к на-
пряжению питания) на нижнюю пару эмиттеров. Запись и считывание произ-
водятся по цепям вторых эмиттеров, которые для всех ячеек объединяются
в единые шины.
Сигналы управления в режимах хранения, записи и считывания для такой
ячейки выглядят, как показано на рис. 6.27. Они формируются в соответст-
вующих узлах запоминающего устройства — адресном дешифраторе и уси-
лителях записи (УЗ) и считывания (УС).
Рис. 6.26. Структура ячейки накопителя ОЗУ на биполярных транзисторах
Полупроводниковые запоминающие устройства
425
ША
шсА
Рис. 6.27. Временные диаграммы сигналов управления ячейкой ОЗУ на биполярных транзисторах
Если в исходном состоянии транзистор VTI был открыт, a V72 заперт (этому,
к примеру, соответствует наличие в ячейке единичного значения бита), то
в режиме хранения, когда ячейка не выбрана, потенциал ее адресной линии
устанавливается близким к нулю, и ток открытого транзистора будет проте-
кать через нее на корпус. На выходе усилителя записи и на входе усилителя
считывания поддерживается некоторый потенциал Ео. Для напряжения пита-
ния +5 В его величина составляет порядка +1,5 В. В этом случае при измене-
нии напряжения на шине записи триггер в невыбранной ячейке своего со-
стояния менять не будет, т. к. ток открытого плеча протекает через нижние
пары эмиттеров в адресную линию, имеющую потенциал, близкий к нулево-
му, и переходы — верхние эмиттеры-базы всегда окажутся запертыми.
Если в ячейку требуется записать какую-либо информацию, к примеру, ло-
гический ноль, то она активизируется (выбирается) подачей на линию ад-
реса высокого потенциала, близкого к напряжению питания. При этом
нижние переходы база-эмиттер транзисторов запираются, но состояние
триггера остается неизменным, т. к. ток открытого транзистора (VT1) поте-
чет в выходную цепь усилителя записи. Состояние шины считывания (вте-
кающий в нее ток) в данной ситуации не изменится. Для записи логическо-
го нуля на шине записи формируется высокий уровень напряжения,
переход эмиттер-база левого транзистора и он сам закроется, при этом по-
тенциал коллектора VT1 возрастет, что вызовет отпирание V72, т. к. его ба-
426
Гпава 6
за окажется соединенной с положительным полюсом источника питания
через коллекторный резистор. При снятии сигнала записи новое (нулевое)
состояние ячейки сохранится.
Чтобы возвратить ячейку в исходное состояние, ее вновь потребуется вы-
брать, а затем с помощью усилителя записи сформировать на шине записи
сигнал, близкий к нулю. При этом левый транзистор откроется, т. к. потенци-
ал его базы равен Eq, а потенциал эмиттера станет близким к нулю. Это по-
влечет за собой запирание транзистора VT2, т. е. переход триггера в прежнее
состояние, которому соответствует наличие в ячейке логической единицы.
Для чтения информации ячейку, как и при записи, необходимо выбрать, по-
дав на адресную шину высокий потенциал. В этом случае, если правый тран-
зистор был заперт, то ситуация на входе усилителя считывания не изменится
и на его выходе сформируется сигнал логической единицы. Если же он был
открыт, то коллекторный ток этого транзистора потечет на вход усилителя
считывания и на выходе запоминающего устройства сформируется сигнал
логического нуля.
Так как адресация не меняет состояния ячейки, то процедуру считывания
данных можно проводить неоднократно, причем записываемые данные сразу
доступны для считывания.
Рассмотренная ячейка не подходит для создания накопителей большой емко-
сти, т. к. из-за наличия одной линии выборки адреса она может использовать-
ся лишь в устройствах памяти с организацией 2D, требующих адресного де-
шифратора с большим числом выходов.
Однако если в узел адресации установить элемент 2И (рис. 6.28), то выбор
ячейки будет осуществляться при наличии единичных сигналов на соответ-
ствующих выходах адресных дешифраторов строки и столбца. В этом случае
она может быть использована в памяти 3D.
Рис. 6.28. Вариант использования ячейки с одной адресной линией
в памяти со структурой 3D
Полупроводниковые запоминающие устройства
427
Такой элемент встраивается в ячейку памяти путем добавления дополнитель-
ного эмиттера в каждый из транзисторов. Ее конфигурация при этом выгля-
дит, как показано на рис. 6.29. Ячейка окажется выбранной, только если на
шинах строки и столбца одновременно присутствуют сигналы высокого
уровня. В противном случае ток открытого плеча триггера протекает по од-
ной из них и состояние ячейки нельзя будет ни изменить, ни прочитать.
На основе биполярных транзисторов разработаны ячейки со структурой
ТТЛШ, ЭСЛ и другие. Их общим недостатком является относительно высо-
кое энергопотребление, большая площадь, занимаемая на кристалле, и тех-
нологические сложности в изготовлении, связанные с разнородностью вхо-
дящих в их состав элементов. Из-за проблем с отводом тепла емкость
накопителя с такими ячейками, располагаемого на одном кристалле, не пре-
вышает десятков килобит при временах доступа порядка десятков наносе-
кунд и удельной мощности потребления 0,14-0,5 мВт/бит.
Для построения статических ОЗУ применяются и полевые транзисторы
с изолированным затвором, а также комплементарные структуры на их осно-
ве. Один из вариантов триггерной ячейки на полевых транзисторах одного
(и-) типа проводимости представлен на рис. 6.30.
Она представляет собой триггер, в одном состоянии у которого открыт левый
транзистор, закрыт правый, либо наоборот. В первом случае затвор VT2 че-
рез сопротивление канала первого транзистора будет подключен к корпусу,
а на затвор VTI через резистор поступает напряжение источника питания.
428
Гпава 6
Принципиальное отличие такой ячейки от предыдущей заключается в спосо-
бе доступа, т. е. в выборке и изменении состояния. В ТТЛ-ячейке доступ
осуществлялся за счет переключения коллекторных токов в цепи усилителей
записи и считывания, здесь же используются дополнительные транзисторы
V73 и VT4, выполняющие роль ключей.
Рис. 6.30. Схема ячейки накопителя ОЗУ
на полевых транзисторах одного типа проводимости
При наличии на их затворах, соединенных с шиной адреса, нулевого потен-
циала, транзисторы V73 и VT4 закрыты, при этом ячейка оказывается отклю-
ченной от остальных узлов запоминающего устройства. Если на линию адре-
са поступает высокий уровень напряжения, то соответствующие транзисторы
открываются и стоки полевых транзисторов подключаются к разрядным ши-
нам РШ1 и РШ2, связанным с усилителями считывания и записи.
В режиме считывания определяется потенциал стока правого транзистора,
и на выходе ОЗУ формируется соответствующий логический сигнал. При
этом состояние ячейки не меняется. В режиме записи информационный сиг-
нал подается в цепь стока левого плеча через открытый для выбранной ячей-
ки ключевой транзистор V73.
Если транзистор VT1 был закрыт и сигнал записи имеет уровень, близкий
к нулевому, то напряжение на затворе транзистора VT2 станет меньше поро-
гового, он закроется, повысится потенциал его стока и затвора VT1, что вызо-
вет его открывание, а связанный с ним V72 окажется запертым. При необхо-
димости закрыть левый транзистор на его сток подается высокий потенциал,
при котором откроется VT2. После этого сигнал управления может быть снят,
т. к. за счет положительной обратной связи новое состояние триггера сохра-
нится. Данный режим управления не вызывает протекания больших сквозных
Полупроводниковые запоминающие устройства
429
токов, поскольку в открытом состоянии сопротивления каналов полевых
транзисторов имеют величины порядка единиц килоом.
Использование МОП-транзисторов, работающих на омическом участке
вольтамперной характеристики, позволяет применять их в качестве резисто-
ров в стоковых цепях. Такая структура называется шеститранзисторной за-
поминающей ячейкой.
В современных накопителях статических запоминающих устройств приме-
няются триггерные ячейки на КМОП-структурах, содержащих полевые тран-
зисторы разного типа проводимости (рис. 6.31). Это обеспечивает очень ма-
лое энергопотребление на низких частотах, а современные технологии
позволяют обеспечить и высокое быстродействие. Времена доступа в таких
устройствах составляют единицы наносекунд, и они обычно используются
в качестве быстродействующей кэш-памяти в современных цифровых вы-
числительных машинах.
Схема выходного каскада с тремя состояниями в запоминающих устройствах
на КМОП-структурах представлена на рис. 6.32. При нулевом сигнале управ-
ления открываются крайние верхний и нижний транзисторы, и схема функ-
ционирует как инвертор. Высокий уровень управляющего сигнала вызывает
запирание транзисторов V73 и VT4, при этом транзисторы инвертора оказы-
ваются обесточенными и выходной контакт не будет подключен ни к одной
из потенциальных шин.
Как уже отмечалось, при отключении питания информация в ОЗУ теряется.
Применительно к реальным ячейкам это объясняется тем, что без питания
430
Гпава 6
прекращается протекание токов по плечам триггера и состояние ячейки ста-
новится неопределенным. Из-за разброса параметров транзисторов триггеры
при включении питания устанавливаются в произвольные состояния, не свя-
занные с ранее записанными данными. Эти состояния могут меняться в зави-
симости от условий окружающей среды.
Рис. 6.32. Схема выходного каскада с тремя состояниями на КМОП-структурах
6.3. Динамические
запоминающие устройства
Уменьшить габариты и энергопотребление запоминающей ячейки удалось
при использовании микроконденсаФоров, которые могут быть либо заряже-
ны, либо разряжены, т. е. находиться в двух состояниях. В идеале заряд на
конденсаторе сохраняется бесконечно долго и его присутствие соответствует
наличию разности потенциалов (напряжения) на обкладках. Состояние кон-
денсатора можно определить путем измерения напряжения между ними.
Любой измерительный прибор потребляет некоторую мощность из цепи из-
мерения, при этом через его входной каскад протекает некоторый ток. Для
целей анализа сам прибор (вольтметр) можно считать идеальным, но имею-
щим в цепи измерения некоторое сопротивление, называемое входным
(рис. 6.33).
Полупроводниковые запоминающие устройства
431
Измеритель
напряжения
Рис. 6.33. Эквивалентная схема измерения напряжения на конденсаторе
При подключении вольтметра к разряженному конденсатору он покажет ну-
левое напряжение. Если же конденсатор был заряжен, то в процессе измере-
ния напряжение на нем станет уменьшаться с постоянной времени
т = /?вх • С. Ее значение соответствует времени, через которое напряжение
в цепи изменится в е раз, где е — основание натуральных логарифмов, рав-
ное 2,7182818.... Если постоянная времени мала, то в процессе измерения
конденсатор разрядится и, имевшаяся в виде наличия заряда, информация
окажется разрушенной.
Чтобы этого избежать, требуется иметь либо измерительный прибор с очень
высоким входным сопротивлением или конденсатор большой емкости.
При использовании конденсатора в качестве ячейки памяти задача упрощает-
ся тем, что нет необходимости измерять конкретное значение напряжения,
достаточно определять лишь два его различающихся уровня. В этом случае
в качестве измерительного устройства можно использовать полевой транзи-
стор с изолированным затвором и индуцированным n-каналом, стокозатвор-
ная характеристика которого и упрощенная схема ячейки памяти представле-
ны на рис. 6.34. Здесь запоминающий конденсатор подключается между
затвором и истоком. Если напряжение на нем будет больше порогового, то
транзистор окажется открытым и выходное напряжение окажется близким
к нулю. В противном случае он будет заперт и потенциал выхода станет
практически равным напряжению источника питания.
Такой конденсатор имеется в каждом полевом транзисторе — это паразитная
входная емкость затвор-исток. Таким образом, один транзистор может вы-
полнять функции элементарной ячейки памяти.
Однако на практике возникает ряд проблем. Емкость подзатворного конден-
сатора у транзистора с небольшими геометрическими размерами очень мала,
она составляет единицы пикофарад, а диэлектрик является неидеальным. Он
обладает некоторым, хотя и очень высоким сопротивлением утечки, имею-
щим порядок 109—1О10 Ом. Постоянная времени цепочки: подзатворный
конденсатор, область затвор-исток составляет для маломощных высокочас-
тотных транзисторов единицы-десятки миллисекунд, т. е. через небольшое
432
Глава 6
время напряжение на заряженных конденсаторах уменьшится до уровня ниже
порогового и все ячейки накопителя перейдут в одно состояние (рис. 6.35).
пор
Рис. 6.34. Стокозатворная характеристика МОП-транзистора
с индуцированным n-каналом и его использование
Рис. 6.35. Динамический процесс поддержания заряда на конденсаторе
Полупроводниковые запоминающие устройства
433
В реальных транзисторах имеется некоторое сопротивление утечки и между
областями сток-затвор, что при наличии напряжения на стоке может приво-
дить к подзаряду разряженных конденсаторов и изменению состояния ячейки,
т. е. через некоторое время на стоке полевого транзистора появится нулевой
потенциал.
Выход из данной ситуации заключается в том, что кроме режимов записи
и считывания, для ячеек такого типа вводится дополнительный режим —
режим регенерации. Его суть в том, что через определенные промежутки,
меньшие, чем время разряда или заряда конденсаторов до порогового напря-
жения, производится повторная запись тех же данных, которые в ячейке на-
ходились. Если конденсатор был заряжен до напряжения большего, чем по-
роговое, то он подзаряжается, в противном случае — разряжается (рис. 6.35).
Информация при этом периодически восстанавливается, и в итоге она хра-
нится, как и в обычном ОЗУ с ячейками статического типа, хотя осуществля-
ется ее периодическая регенерация. Поэтому память с такими ячейками на-
зывается динамической.
Исторически первыми удалось реализовать не однотранзисторную, а трех-
транзисторную динамическую ячейку, схема одного из вариантов которой
434
Гпава 6
представлена на рис. 6.36. Ячейка состоит из транзисторов VT14-V73 и запо-
минающего конденсатора С. Остальные элементы служат для обеспечения
соответствующих режимов ее работы. Сш — представляет собой емкость раз-
рядной шины, величина которой много больше емкости хранения С.
Такая ячейка работает в режимах считывания, записи и хранения (регенера-
ции). Временные диаграммы в первом из них приведены на рис. 6.37.
Рис. 6.37. Временные диаграммы работы ячейки динамического ОЗУ в режиме считывания
Перед началом этапа считывания на вход R подается положительный им-
пульс, открывающий транзистор VT4, через который происходит заряд кон-
денсатора Сш до напряжения, близкого к напряжению источника питания +£.
Далее на адресную шину ячейки поступает напряжение полувыборки, под
действием которого транзистор VT3 открывается, a VT1 остается запертым.
Эти транзисторы выполняются с разными пороговыми напряжениями, у V73
оно меньше, чем у VT1. Эквивалентная схема ячейки при этом представлена
на рис. 6.38.
Если запоминающий конденсатор С был заряжен до напряжения большего,
чем пороговое (в ячейке единичное значение бита), то транзистор V72 откро-
ется, конденсатор Сш разрядится через цепочку из открытых транзисторов
V73, VT2, и на выходе усилителя считывания сформируется сигнал логиче-
ской единицы. В случае, когда конденсатор С был разряжен, транзистор VT2
на этапе чтения окажется запертым, разряда Сш не произойдет, и на выходе
запоминающего устройства появится сигнал логического нуля. •
Полупроводниковые запоминающие устройства
435
Рис. 6.38. Эквивалентная схема ячейки динамического ОЗУ в режиме считывания
Рис. 6.39. Временные диаграммы работы ячейки динамического ОЗУ в режиме записи
Рис. 6.40. Эквивалентная схема ячейки динамического ОЗУ в режиме записи
436
Гпава 6
Для записи в ячейку логической единицы на разрядную шину должен быть
подан сигнал высокого уровня, а на адресную напряжение выборки с уров-
нем порядка +Е (рис. 6.39). В этом случае откроются оба транзистора VT1
и V73, через первый из них зарядится запоминающий конденсатор. Для раз-
ряда конденсатора (записи нуля) на шину РШ подается нулевое напряжение,
а на адресную напряжение выборки (рис. 6.40).
Временные диаграммы работы ячейки и ее эквивалентная схема в режиме
регенерации приведены на рис. 6.41. На вход R подается сигнал для заряда
емкости Сш, на адресную шину напряжение полувыборки, а на вход RG им-
пульс, открывающий транзистор VT5. При этом замыкается цепь положи-
тельной обратной связи, т. к. выходной сигнал поступает во входную цепь
через инвертор (Инв).
Рис. 6.41. Временные диаграммы работы ячейки динамического ОЗУ в режиме регенерации
Если запоминающий конденсатор был заряжен, то сигнал низкого уровня,
формирующийся на РШ при считывании логической единицы, проинверти-
руется и в виде высокого потенциала поступит через сопротивление канала
/?си на заряд конденсатора С. Если он был не заряжен, то высокий уровень
напряжения на разрядной шине сохранится, на выходе инвертора появится
нулевой сигнал, который приведет к разряду запоминающего конденсатора.
Таким образом, в режиме регенерации (рис. 6.42) заряженные до напряже-
ния больше порогового конденсаторы будут подзаряжаться, а те, у которых
Полупроводниковые запоминающие устройства
437
напряжение ниже, станут разряжаться. Информация в виде наличия или от-
сутствия заряда запоминающих конденсаторов сохраняется, пока этот режим
периодически повторяется. В современных вариантах динамических ОЗУ
регенерация автоматически реализуется в режиме считывания данных при
обращении к строке во всех ее ячейках одновременно.
Рис. 6.42. Эквивалентная схема ячейки динамического ОЗУ в режиме регенерации
Рассмотренная ячейка достаточно сложна, но на ее основе были разработаны
первые варианты однокристальных динамических ОЗУ емкостью порядка
сотен килобит при средней мощности потребления, не превышающей
10 мкВт/бит.
Дальнейшие работы в области совершенствования полупроводниковой тех-
нологии позволили реализовать однотранзисторные динамические запоми-
нающие ячейки, в которых запоминающий конденсатор С встраивается
в цепь истока (рис. 6.43). Его роль может выполнять барьерная емкость за-
пертого перехода исток-подложка.
РШ
о—
ША
о—
Рис. 6.43. Упрощенная схема однотранзисторной ячейки динамического ОЗУ
438
Гпава 6
Такая ячейка выбирается подачей сигнала высокого уровня на затвор полево-
го транзистора. В режиме записи на разрядную шину через соответствующие
буферные усилители поступает сигнал нулевого либо высокого уровня и за-
поминающий конденсатор разряжается либо заряжается, чему соответствует
запись в ячейку логического нуля и единицы.
При переводе ОЗУ в режим считывания буферные усилители отключаются
от разрядной шины и она остается соединенной лишь с входом усилителя
считывания. Эта шина обладает некоторой емкостью Сш, которая участвует
в этом процессе.
Имеется несколько вариантов реализации процедуры чтения данных из такой
ячейки.
Рис. 6.44. Изменение напряжения на разрядной шине в режиме чтения
В одном из них (рис. 6.44) перед обращением к ячейке конденсатор Сш пред-
варительно заряжается до напряжения, примерно равного половине напряже-
ния питания. Далее происходит выбор ячейки путем подачи на затвор высо-
кого напряжения. При этом открывается соответствующий транзистор, два
конденсатора — запоминающий и конденсатор разрядной шины оказываются
включенными параллельно, и между ними начнется перетекание зарядов.
Если запоминающий конденсатор был заряжен до напряжения питания
(в ячейке хранилось единичное значение бита), то часть его заряда перетечет
в емкость шины и ее потенциал возрастет на некоторую величину At/ . Если
же он был разряжен, то за счет перетекания заряда из Сш в запоминающий
конденсатор потенциал разрядной шины снизится примерно на ту же вели-
чину. Эти изменения воспринимаются усилителем считывания, трансформи-
руются в стандартные уровни логической единицы и нуля и передаются на
выход запоминающего устройства.
Полупроводниковые запоминающие устройства
439
Величина ДС/ зависит от соотношения емкостей и может быть определена
А ТТ ЕС Т"1 е
из соотношения Дс/ =--------. Так как емкость шины много больше ем-
2(С + СШ)
кости запоминающего конденсатора, то сигнал на входе усилителя считыва-
ния оказывается очень слабым. Для его увеличения разрядная шина делится
пополам и в разрыв включается специальный усилитель — регенератор (УР).
При этом емкость, подключаемая к запоминающему конденсатору, уменьша-
ется вдвое (рис. 6.45).
Считывание данных из такой ячейки происходит с разрушением информа-
ции, т. к. по завершении этой процедуры запоминающий конденсатор всегда
окажется заряженным практически до величины половины напряжения пита-
ния. Для того чтобы информация в ячейке восстанавливалась, на усилитель
считывания возлагаются и функции регенерации данных.
Рис. 6.45. Подключение усилителя-регенератора к разрядной шине
Чтение
Рис. 6.46. Структура усилителя считывания - регенератора данных
Один из вариантов такого устройства представляет собой триггер, структура
которого приведена на рис. 6.46, а временные диаграммы работы на рис. 6.47.
На начальном этапе считывания нулевым уровнем сигнала ’’Чтение" нагру-
440
Гпава 6
зочные транзисторы VT3 и VT4 будут заперты. Точка ”В” связана с частью
разрядной шины, к которой не принадлежит выбираемая ячейка. Перед про-
цедурой чтения происходит предварительный заряд конденсатора этой части
Е
шины до напряжения —, а в точку ”Л" поступает напряжение с части разряд-
ной шины, связанной с выбираемой ячейкой. Напряжение на ней будет ме-
няться в зависимости от состояния запоминающего конденсатора.
Рис. 6.47. Временные диаграммы работы усилителя-регенератора
Полупроводниковые запоминающие устройства
441
При считывании сигнал "Чтение" принимает высокий уровень, и в качестве
нагрузки нижних транзисторов оказываются включенными сопротивления
каналов верхних. Так как в точках "Л" и "В" имелась асимметрия по началь-
ным уровням напряжений, то замыкание цепей обратной связи при активиза-
ции верхних транзисторов приведет к переходу триггера в одно из устойчи-
вых состояний, определяемых соотношением сигналов между данными
точками. До активизации триггера точка "А" является входом усилителя-
регенератора, а после его активизации становится выходом.
Если потенциал точки "А" был больше, чем у точки "В" (это соответствует
считыванию единицы), то при активизации триггера откроется транзистор
VT2 и окажется закрытым VT1. При этом через сопротивление канала VT3
точка "Я", а вместе с ней разрядная шина и запоминающий конденсатор ока-
жутся подключенными к источнику питания, то есть потерявший часть заря-
да запоминающий конденсатор его восстановит.
При считывании нуля, ситуация окажется противоположной. Потенциал точ-
ки "Я" станет нулевым, и таким же окажется потенциал верхней обкладки
запоминающего конденсатора. В обоих случаях при считывании информации
из любой ячейки произойдет автоматическая регенерация т. е. восстановле-
ние ее содержимого.
Перед обращением для чтения к следующей ячейке требуется осуществить
предзаряд конденсатора соответствующей части разрядной шины. Кроме то-
го на перезаряд самого запоминающего конденсатора также требуется опре-
деленное время. Это, а также ряд других причин не позволяют в настоящее
время создать динамические ОЗУ с временами выборки менее десятков нано-
секунд.
На основе аналогичных и более совершенных ячеек изготавливаются одно-
кристальные динамические ОЗУ с емкостями в сотни и более мегабит. Из-за
больших объемов накопителей в таких устройствах используется двухтакт-
ный способ адресации, при котором сначала производится выборка строки
матрицы запоминающих ячеек, а затем требуемого столбца. Такой подход
позволяет резко сократить количество внешних выводов микросхемы ОЗУ
и ускоряет процедуру регенерации, которая обычно производится для всей
строки ячеек сразу. Это связано с тем, что при адресации строки выбираются
все ячейки, принадлежащие ей, и соответствующие значения бит фиксируют-
ся в усилителях считывания. А далее при подаче адреса столбца происходит
подключение соответствующего усилителя к выходу ОЗУ.
Работу обычного динамического ОЗУ, которое называется памятью типа
DRAM, в режиме чтения можно пояснить временной диаграммой, приведен-
ной на рис. 6.48.
442
Гпава 6
Рис. 6.48. Работа динамического ОЗУ в режиме считывания
при произвольной адресации ячеек накопителя
Для выбора ячейки накопителя на адресную шину сначала подается адрес
строки Я1, который запоминается в регистре адреса по спаду сигнала RAS.
Затем на той же шине выставляется адрес столбца С1, он фиксируется спа-
дом сигнала CAS, после чего ячейка оказывается выбранной, и через опре-
деленное время информацию из нее можно считать. Данные присутствуют на
выходе ОЗУ, пока сигнал CAS имеет низкий уровень.
Время доступа к данным определяется интервалом от момента активизации
сигнала RAS до появления на выходе ОЗУ установившегося значения счи-
тываемого бита и для стандартной памяти составляет 30-г50 нс. Для считыва-
ния информации из другой ячейки сигналы RAS и CAS возвращают в ис-
ходное состояние, и процедура повторяется для нового значения адреса
строки R2 и столбца С2. Интервал между моментами появления данных оп-
ределяет цикл чтения. Когда сигнал CAS принимает единичное значение,
выход ОЗУ переходит в высокоимпедансное состояние.
В компьютерах и микропроцессорных устройствах ОЗУ подключается к сис-
темной шине процессора FSB (Front Side Bus) и в идеале должно обеспечи-
вать обмен данными со скоростями, определяемыми ее тактовой частотой.
Если частота шины 66 МГц, то длительность такта составит около 15 нс,
и обращение к любой ячейке ОЗУ с временем цикла порядка 70 нс потребует
5 тактов. В этом случае процессор успеет закончить выполнение операции
над текущими данными до того, как появится возможность получить новые.
Таким образом, часть времени процессор будет простаивать. Использование
быстродействующих статических ОЗУ большой емкости экономически неце-
лесообразно из-за их дороговизны, поэтому в качестве оперативной памяти
применяется динамическая память, но в специальных режимах и с изменен-
ной конфигурацией для повышения скорости обмена данными.
В общем случае данные, необходимые на последующих этапах обработки, мо-
гут располагаться в накопителе произвольным образом (рис. 6.49). Это потре-
Полупроводниковые запоминающие устройства
443
бует каждый раз при обращении к памяти задавать свой адрес строки
и столбца. В то же время, если в ходе записи данные определенным образом
упорядочены, то можно повысить скорость обмена, используя предположе-
ние о кучности адресов, т. е. считая, что адреса последующих обращений
к ОЗУ вероятнее всего будут расположены в той же строке. При этом если
процессор получил из ячейки Ai данные Do, то последующие будут распола-
Рис. 6.49. Варианты расположения данных в ячейках накопителя ОЗУ
Данный подход позволил для стандартных динамических ОЗУ организовать
режим быстрого страничного доступа FPM — Fast Page Mode. Он эффекти-
вен, когда после обращения к некоторой ячейке накопителя следующее об-
ращение будет производиться к соседней ячейке, находящейся в той же стро-
ке. В этом случае, зафиксировав адрес строки, можно поддерживать сигнал
RAS активным и менять только адреса столбцов, сопровождая их сигналами
стробов CAS.
Рис. 6.50. Работа динамического ОЗУ в режиме FPM при пакетной адресации ячеек накопителя
Временная диаграмма работы памяти в таком режиме представлена на
рис. 6.50. Строка в этом случае называется страницей. Первый цикл чтения
при обращении к произвольной ячейке с адресом At будет занимать столько
444
Гпаеа 6
же времени (5 тактов), как и в обычном режиме, но последующие будут ко-
роче и потребуют всего по три такта, т. к. здесь не тратится время на фикса-
цию адресов строк.
Однако информация в этом случае должна передаваться пакетами. Обычно
под пакетом понимается блок из четырех бит. Если в обычном режиме па-
кетный цикл чтения составляет в тактах 5-5-5-5, то в режиме FPM он будет
5-3-3-3 и время цикла внутри страницы уменьшится в среднем с 75 до 50 нс
при том же физическом быстродействии ОЗУ.
Рис. 6.51. Временные диаграммы работы EDO DRAM в режиме считывания
Дополнительно повысить скорость обмена данными оказалось возможным
после разработки модификации ОЗУ, которая получила название EDO
DRAM. Память такого типа отличается введением регистра-защелки для вы-
ходных данных. Он пропускает сигнал выбранной ячейки на выход при низ-
ком уровне строба CAS, а по его подъему фиксирует значение считанного
бита до следующего спада (рис. 6.51). Это позволяет сократить длительность
сигнала CAS, т. к. время, в течение которого данные на выходе ОЗУ будут
доступны для чтения, оказывается больше, чем в режиме FPM, что видно из
соответствующей временной диаграммы. В этом случае адрес следующего
столбца можно подавать во время считывания данных с предыдущего.
Первый цикл чтения по длительности практически не отличается от соответ-
ствующих циклов обычной памяти и занимает 5 тактов, а последующие по-
требуют только по два, при этом пакетный цикл имеет вид 5-2-2-2, а среднее
время доступа при том же быстродействии ОЗУ составит примерно 40 нс.
Здесь основную задержку в процедуру чтения будет вносить адресный де-
шифратор столбцов, т. к. при смене младших разрядов адреса могут меняться
состояния большого количества его элементов.
Полупроводниковые запоминающие устройства
445
Для уменьшения влияния этого эффекта была предложена структура динами-
ческой памяти типа BEDO (Burst EDO-память с расширенным пакетным дос-
тупом).
Пакет данных в такой памяти должен располагаться в соседних ячейках
строки, как показано на рис. 6.52. У нее при обращении к группе слов (паке-
ту) обычным образом формируется лишь адрес первого столбца, но считы-
ваются данные из четырех соседних ячеек строки (рис. 6.53). Для формиро-
вания адресов следующих столбцов используется быстродействующий
счетчик небольшой разрядности, модуль счета которого равен длине пакета.
Под воздействием его выходных сигналов поочередно открываются буфер-
ные элементы и данные пакета последовательно поступают на выход ОЗУ.
Рис. 6.52. Расположение данных
в ячейках ОЗУ типа BEDO
Рис. 6.53. Система адресации
в BEDO DRAM
Временные диаграммы работы памяти типа BEDO для четырехбитовых па-
кетов приведены на рис. 6.54. Сначала выбирается столбец С1 и обнуляется
счетчик. Затем с некоторой задержкой начинается его тактирование фронта-
ми импульсов CAS и быстрая выборка данных пакета. Далее устанавливает-
ся адрес столбца С5 и процедура повторяется.
Задержка чтения первого бита вводится для согласования временных харак-
теристик соответствующих узлов ОЗУ шины FSB. Вследствие этого цикл
446
Гпава 6
чтения четырехразрядных пакетов имеет вид 5-1-1-1, что соответствует сред-
нему времени доступа около 30 нс.
Дальнейшее повышение скорости обеспечивается в многобанковых структу-
рах. При этом вся память физически разбивается на блоки, которые называют-
ся банками. Если их два, то ячейкам накопителя первого банка присваиваются
четные, а второго — нечетные значения адресов. В этом случае при переборе
ячеек для считывания или записи обращение к банкам будет происходить по-
очередно, что приводит к соответствующему выигрышу в быстродействии.
Когда память не разбита на банки, то сначала выставляется адрес ячейки Ад,
через некоторое время появляются данные из нее, которые далее могут быть
зафиксированы в соответствующем регистре. Следующий адрес Aj должен
подаваться не ранее, чем этот процесс закончится. Скорость чтения из каж-
дого банка при этом будет определяться задержками соответствующих узлов
микросхем памяти, но они станут работать параллельно.
Рис. 6.55. Структура однобанковой и двухбанковой организации памяти
Полупроводниковые запоминающие устройства
447
При разбиении на два банка (рис. 6.55), образуется два физических устройст-
ва. Если моменты поступления сигналов адресов в банках сдвинуты во вре-
мени на интервал, соответствующий половине задержки появления данных,
то информация из четных ячеек будет появляться в промежутках, когда дан-
ные из нечетных еще выбираются. При их фиксации на выходе сформируется
поток данных с частотой следования в два раза большей, чем в предыдущем
случае (рис. 6.56).
| DO | DI | D2 | D3 | D4
Рис. 6.56. Потоки данных в обычном ОЗУ и двухбанковой памяти
Память BEDO RAM достаточно быстро оказалась вытесненной новой разно-
видностью — синхронной динамической памятью SDRAM, В предшествую-
щих вариантах памяти данные на выходе могли появляться в произвольные
моменты времени, а считывались процессором по началу следующего такта,
что приводило к дополнительным задержкам при обмене.
В синхронной памяти все управляющие сигналы привязаны к тактовой частоте,
синхронизированы с нею. Это позволило уменьшить соответствующие задерж-
ки и дало возможность реализовать конвейерный принцип обработки данных,
обеспечивающий примерно трехкратный выигрыш в производительности.
Принцип конвейерности можно пояснить следующим образом. Пусть, как
показано на рис. 6.57, имеется некоторое комбинационное устройство УО
для обработки данных, реализующее эту процедуру за время г, и регистр RG,
который фиксирует результат <5ез задержек. В этом случае следующий набор
данных DI2 можно будет подавать, лишь когда завершатся обработка пре-
дыдущего Dlx и фиксация результата в регистре. Выходные данные начнут
появляться через время тис таким же интервалом.
Если устройство обработки разбить на два устройства (рис. 6.58), которые
в совокупности реализуют ту же процедуру, но обладают в два раза более
высоким быстродействием, чем исходное, то результат частичной обработки
каждым из них можно будет получить с задержкой т/2.
448
Гпава 6
Рис. 6.57. Структура устройства обработки сигналов
Рис. 6.58. Структура устройства, реализующего конвейерный принцип обработки сигналов
и временные диаграммы его функционирования
Через промежуток времени т/2 частично обработанные данные зафиксиру-
ются в регистре RG1 и поступят на второе устройство обработки. Так как
первое устройство к этому времени уже освободится, то на него можно будет
подавать следующий блок входных данных DI2 • Еще через т/2 на выходе
Полупроводниковые запоминающие устройства
449
второго регистра RG2 сформируется полностью обработанный блок данных
DO1, а на выходе первого появятся прошедшие частичную обработку дан-
ные второго блока, что позволит начать предварительную обработку третьего
и т. д. При таком подходе входные и выходные потоки данных могут следо-
вать с частотой вдвое большей, чем в предыдущем устройстве, хотя первый
результат появится с той же задержкой (рис. 6.58). Здесь реализуется прин-
цип параллельного функционирования последовательно активизируемых
блоков.
В динамической памяти DRAM задержка появления выходных данных опре-
деляется суммарными задержками в дешифраторе столбца, усилителе чтения
и выходном буфере (рис. 6.59). Хотя эти устройства являются быстродейст-
вующими, последовательная процедура обработки в такой структуре приво-
дит к тому, что время цикла составляет 604-70 нс и уменьшить его достаточно
сложно.
Рис. 6.59. Блоки ОЗУ, вносящие задержки в процесс выдачи данных
Используя трехуровневый конвейер, как это сделано в памяти типа SDRAM,
при том же быстродействии самих ячеек и других элементов частоту выдачи
выходных данных в потоке можно повысить примерно в три раза, что позво-
ляет запоминающим устройствам такого типа работать на частотах систем-
ной шины процессора 100, 133 МГц и более.
В SDRAM, как и у памяти типа BEDO, имеется встроенный счетчик столбцов
и отношение длительностей циклов первого и последующих обращений так-
же составляет 5-1-1-1, однако время обращения, вследствие конвейерное™,
получается меньше. В реальных микросхемах SDRAM возможно регулиро-
вание времени запаздывания первого доступа с целью подстройки памяти
к частотным требованиям системы.
В синхронной памяти все операции согласованы во времени с процессором,
что позволяет дополнительно ускорить процедуры обмена данными. Наибо-
лее распространенные разновидности синхронной памяти обозначались
PC 100 и PC 133. Цифры соответствовали частотам системной шины, на кото-
рых такая память функционировала. По структуре, архитектуре, способам
управления эти типы памяти идентичны, и память, работающая на более вы-
сокой частоте, способна нормально функционировать и на меньшей.
450
Гпава 6
Одним из важных параметров, которыми характеризуется память, является
скорость обмена данными, определяемая количеством байт, передаваемых
в единицу времени. Современная динамическая память имеет 64-битную ши-
ну, т. е. данные передаются блоками по 8 байт. Таким образом, пропускная
способность шины РС100 составляет 800 Мбайт/с, а для РС133 она имеет
значение около 1 Гбайт/с. Однако эти показатели реализуются только в слу-
чае считывания данных пакетами.
Первый цикл обращения в любом случае требует задания адреса строки и
столбца и практически для всех рассмотренных типов динамической памяти
составляет 50—60 нс. При последующих обращениях в пределах одной стра-
ницы это время существенно меньше и составляет порядка 10 нс для PC 100
и 7,5 нс для PC 133.
Микросхемы памяти SDRAM перед началом цикла чтения, т. е. обращением
к первой ячейке пакета, должны настраиваться. В ходе настройки в специ-
альных регистрах фиксируются: длина пакетного цикла, порядок счета адре-
сов, CAS-латентность и тип операции с памятью, причем после такта записи
в регистр режимов обязательно следует пустой такт.
Длина пакетного цикла — это количество последовательных обращений
к ячейкам в пределах одной страницы. Она может быть равной 1, 2, 4, 8 или
соответствовать длине полной строки (обычно 256). Порядок счета адресов
устанавливается либо последовательный, либо чередующийся. Латентность
определяется временем (в тактах) от момента подачи сигнала выбора строки
(RAS) до момента, когда на шине данных становится доступным первое слово.
Для синхронной динамической памяти вводится понятие тайминга. Оно оп-
ределяет в тактах совокупность интервалов между моментами подачи сигна-
лов: CAS относительно RAS — Ircd* вРемя» через которое после выбора
столбца появляются данные — tCL и время деактивации (рис. 6.60). Деакти-
вацией (precharge) называется команда, которая завершает цикл обращения
к памяти и подается за 2 либо 3 такта перед выдачей последнего слова дан-
ных. Под ее воздействием перезаряжаются конденсаторы соответствующих
шин и ячейки подготавливаются к следующему циклу чтения. Тайминг
SDRAM может принимать значения 2-2-2 или 3-3-3.
В первом случае латентность равна 4, а для тайминга 3-3-3 она будет 6, при
этом данные могут быть считаны через пять тактов после обращения или че-
рез 7. Это связано с тем, что считывание происходит с появлением положи-
тельного фронта следующего тактирующего импульса.
Временные диаграммы работы синхронной памяти при считывании пакетов
по четыре элемента из одной строки приведены на рис. 6.61. По сигналу
Полупроводниковые запоминающие устройства
451
RAS фиксируется адрес строки R1, затем с задержкой в два такта tRCD в со-
ответствующий регистр записывается адрес столбца С1 и с задержкой еще
в два такта начинают считываться данные DI + D4. За два такта до окончания
этой процедуры формируется сигнал деактивации Р, и цикл повторяется.
Рис. 6.61. Временные диаграммы работы синхронной динамической памяти SDRAM
452
Гпава 6
Тайминги определенным образом связаны с длительностью пакетных цик-
лов, определяющих количество тактов для считывания последовательности
из четырех элементов данных. Для памяти PC 100 типичное значение таймин-
га 2-2-2, в этом случае минимальный цикл составит 5-1-1-1, т. е. для считыва-
ния первых четырех слов потребуется 8 тактов, что займет порядка 80 нс.
Для PC 133 типичным является тайминг 3-3-3, в этом случае минимальный
цикл 7-1-1-1 и для считывания такого же блока понадобится 10 тактов или
75 нс. При меньшей длине пакета память PC 133 может работать медленнее,
чем PC 100.
Так как времена задержек в цепочке, определяющей тайминг, обычно одина-
ковы, то при маркировке микросхем синхронной памяти часто указывают
лишь одну цифру, в частности "CL3” соответствует таймингу 3-3-3, a "CL2"
соответственно 2-2-2.
Память SDRAM имеет структуру, содержащую четыре независимых банка,
что позволяет совмещать выборку данных из одного банка с установкой ад-
реса в другом. Выходной поток считываемых данных в SDRAM-памяти фор-
мируется с частотой системной шины, и они считываются по одному фронту
тактового импульса. В этом случае ядро памяти (накопитель, адресные де-
шифраторы и усилители записи-считывания) и выходной буфер работают на
частоте системной шины (рис. 6.62).
4
Рис. 6.62. Структура и временные диаграммы потока выходных данных в SDRAM
такт
DO
Р0 ! °| ! , °3
Г
В более совершенной разновидности синхронной памяти DDR SDRAM ско-
рость вывода данных увеличена вдвое при сохранении той же тактовой час-
тоты ядра, т. е. частоты обращения к накопителю. Они считываются по по-
ложительному и отрицательному фронтам этого сигнала, что позволяет
передавать данные два раза за такт и вдвое увеличить пропускную способ-
ность памяти (рис. 6.63).
Реально на удвоенной частоте работает лишь узел ввода/вывода, представ-
ляющий собой быстродействующий мультиплексор 2—>1. За один такт при
Полупроводниковые запоминающие устройства
453
обращении к накопителю считываются данные сразу из двух ячеек, а далее
осуществляется их быстрое переключение на выходную шину. В такой памя-
ти удвоение скорости касается только выдачи данных, а команды восприни-
маются, как и прежде по положительным фронтам тактовых импульсов сис-
темной шины.
Рис. 6.63. Структура и временные диаграммы потока выходных данных в DDR SDRAM
DDR память, работающую на внутренней частоте 100 МГц, обозначают как
DDR200, подразумевая при этом, что частота шины данных составляет
200 МГц. Аналогично при работе ядра на частоте 133 МГц используют обо-
значение DDR266, а для частоты 200 МГц — DDR400.
Достаточно широко используется и другой подход к обозначению памяти,
при котором учитывается пиковая пропускная способность в мегабайтах
в секунду. При этом DDR200 представляется как DDR PC 1600, DDR266 как
DDR РС2100, DDR333 как DDR РС2700 и DDR400 как DDR РС3200.
Как и SDRAM, память DDR имеет структуру из четырех банков, там преду-
смотрен пакетный доступ к данным, причем длина пакета может составлять
2,4 и 8 элементов. Так как данные в DDR-памяти могут передаваться дважды
за такт, то латентность и тайминг могут представляться дробными числами,
к примеру, 2,5-3-3, 2,5-2-2. Память с меньшей латентностью является более
быстродействующей, но и более дорогой, ее преимущество проявляется
лишь, если используется пакетный доступ.
Дальнейшее увеличение скорости передачи данных реализовано в памяти
DDR II SDRAM. У нее данные на выходную шину передаются четыре раза за
такт, хотя само ядро памяти работает на тех же частотах (рис. 6.64). Здесь
одновременно считываются четыре элемента данных и мультиплексирование
их на один выход происходит с учетверенной частотой. Такая память для
частоты шины 133 МГц обозначается как DDR533, а работающая с частотой
ядра 200 МГц — DDR800.
454
Гпава 6
4 w
шина
данных
4/ (F)
/4
Рис. 6.64. Структура и временные диаграммы потока выходных данных в DDR II SDRAM
В памяти типа SDRAM напряжение питания ядра составляет 2,5 В, в DDR II
оно уменьшено до 1,8 В, что позволяет существенно снизить рассеиваемую
мощность и соответственно увеличить емкость накопителя, располагаемого
на одном кристалле.
В настоящее время широкое распространение получает память DDRIII с ем-
костями накопителя до 4 Гбит, которая может работать на частоте шины бо-
лее гигагерца, при напряжении питания ядра 1,5—1,2 В и менее. У нее
используется восьмиканальный мультиплексор и частота системной шины
в восемь раз выше частоты ядра. В табл. 6.2 приведены соотношения между
частотами ядра и системной шины для разных типов динамической памяти.
При обработке цифровых данных наибольший интерес представляет не так-
товая частота шины, а ее пропускная способность, т. е. скорость передачи
данных. При частоте 200 МГц и разрядности 8 байт (64 бита) скорость потока
составит 1600 Мбайт/с. Для той же частоты и разрядности 128 бит, скорость
будет 3200 Мбайт/с.
Однако техническая реализация увеличения разрядности шин наталкивается
на ряд трудностей, одна из которых состоит в том, что чем большее количе-
ство сигналов передается одновременно, тем выше окажется уровень помех,
Полупроводниковые запоминающие устройства
455
что может вызвать неустойчивую работу системы. Кроме того, для техниче-
ской поддержки такой памяти требуются процессоры и чипсеты, имеющие
соответствующую ширину шины данных, т. е. 128 бит.
Таблица 6.2. Скоростные показатели современной динамической памяти
/я МГц SDRAM DDR DDRII DDRIII
f J ш МГц Проп. способн. Мбайт/с f J ш МГц Проп. способн. Мбайт/с L МГц Проп. способн. Мбайт/с /ш МГц Проп. способн. Мбайт/с
100 100 800 200 1600 400 3200 800 6400
133 133 1066 266 2100 533 4200 1066 8500
166 166 1333 333 1600 667 5300 1333 10660
200 400 3200 800 6400 1600 12800
266 1066 8500
Дополнительное повышение пропускной способности реализовано в систе-
мах с двухканальным доступом (рис. 6.65). Здесь используются два физиче-
ских модуля памяти, работающих параллельно, и внешний коммутатор,
функционирующий на частоте, вдвое превышающей частоту шины данных.
Этот подход похож на применяемый в памяти типа DDR SDRAM, однако
здесь осуществляется коммутация данных вне модулей, а не внутри них.
Рис. 6.65. Структура и временные диаграммы работы двухканальной памяти
Идеи пакетной обработки получили свое дальнейшее развитие в памяти типа
SLDRAM. Здесь в пакеты группируются не только данные (как в памяти типа
EDO), но и адреса.
Еще одной разновидностью быстродействующей динамической памяти явля-
ется DRDRAM, или Direct Rambus DRAM, в которой применены иные подходы
к построению архитектуры подсистемы памяти. Это байт-последовательная
память с очень высоким темпом передачи слов. При обмене пакетами по 256 байт
456
Гпава 6
средняя частота выдачи данных составляет порядка 400 МГц и более. В та-
кой памяти вместо обычной адресации по комбинированным интерфейсным
линиям посылаются пакеты, включающие в себя команды и адреса. Ее особен-
ностью является достаточно большое запаздывание первого доступа к данным.
Поэтому она наиболее эффективна при выдаче длинных последовательностей
слов, что типично для графических и мультимедийных приложений. Такая па-
мять не совместима с другими разновидностями динамических ОЗУ.
Память типа CDRAM (Cached DRAM) содержит на одном кристалле динами-
ческое запоминающее устройство большой емкости и быстродействующую
статическую кэш-память небольшого объема. Разрядность внутренних шин
в некоторых образцах достигает 2048, что обеспечивает быстрый обмен
большими блоками данных между накопителем динамического ОЗУ и кэш-
памятью. Выходы кэш-памяти связаны с системной шиной* работающей на
высокой частоте.
6.4. Постоянные и перепрограммируемые
запоминающие устройства
Постоянные запоминающие устройства
Как отмечалось ранее, записанная в ПЗУ информация фиксирована и может
только считываться. Для реализации ПЗУ могут использоваться полупровод-
никовые диоды, биполярные и полевые транзисторы, а также КМОП-
структуры. Информация в ПЗУ заносится на этапе изготовления путем фик-
сации определенных состояний соответствующих ячеек накопителя.
Упрощенная структура одного из вариантов ПЗУ приведена на рис. 6.66.
Матрица накопителя представляет собой набор биполярных транзисторов,
эмиттеры которых до этапа программирования ни с чем не связаны. Базы
этих транзисторов подключены к адресным шинам выборки строк. Для адре-
сации столбцов используется группа вспомогательных транзисторов
VT1+VTK, коллекторные цепи которых соединены с соответствующими
эмиттерами многоэмитгерного транзистора (VT). Адресный сигнал для вы-
бора ячейки в виде напряжения высокого уровня подается на соответствую-
щие строку и столбец.
Если память не запрограммирована, то сигнал выбора столбца в виде напря-
жения высокого уровня откроет один из транзисторов нижнего ряда и все
транзисторы выбранной строки накопителя. При этом соответствующий
эмиттер многоэмитгерного транзистора через резистор окажется подключен-
ным к корпусу, а его связь с источником питания ввиду отсутствия перемыч-
ки у транзисторов накопителя будет отсутствовать (рис. 6.67).
Полупроводниковые запоминающие устройства
457
Рис. 6.66. Структура варианта ПЗУ на биполярных транзисторах
Q +Е
Рис. 6.67. Выходные сигналы ПЗУ при отсутствии и наличии токопроводящей перемычки
в выбранной ячейке накопителя
458
Гпава 6
Так как на базу этого транзистора постоянно подано некоторое опорное на-
пряжение, то многоэмиттерный транзистор откроется, и на его коллекторе,
а также на выходе запоминающего устройства сформируется сигнал логиче-
ского нуля. Ситуация будет аналогичной при переборе всех ячеек накопите-
ля. Это позволяет считать, что в исходном состоянии в них записаны нули.
На этапе программирования с помощью специальной маски в эмиттерных
цепях требуемых ячеек формируются токопроводящие перемычки. При вы-
боре такой ячейки откроются как транзистор, входящий в ее состав, так и
транзистор, подключенный к соответствующему столбцу матрицы. Так как
сопротивление перемычки мало, то на связанный с ней эмиттер многоэмит-
терного транзистора будет подано напряжение источника питания. При адре-
сации активизируется лишь один столбец, а эмиттеры многоэмиттерного
транзистора отключены от потенциальных шин и не повлияют на его работу.
В данной ситуации транзистор VT окажется закрытым и на его коллекторе,
связанном с усилителем считывания, появится высокий потенциал, соответ-
ствующий выходному сигналу логической единицы.
Устанавливая перемычку, в ячейку накопителя можно занести единичное
значение информационного бита, но изменить ситуацию нельзя, т. к. пере-
мычки не могут быть уничтожены. Вследствие этого при отключении пита-
ния записанная в постоянное запоминающее устройство информация сохра-
няется. Микросхемы ПЗУ маркируются буквами "РЕ", например К155РЕ21.
Такие устройства широко используются в качестве управляющей памяти
и преобразователей кодов.
Одноразрядные однократно программируемые ПЗУ имеют аналогичную
структуру, но на этапе изготовления перемычки встраиваются в эмиттерные
цепи всех транзисторов накопителя, т. е. во все ячейки памяти записываются
логические единицы. Такие перемычки изготавливаются на основе нихрома
либо состоят из слоев поликристаллического кремния и могут быть разруше-
ны путем пропускания через них импульса тока достаточно большой величи-
ны, что изменяет состояние ячейки на противоположное.
Вариант структуры многоразрядного запоминающего устройства с плавкими
перемычками представлен на рис. 6.68. От адресного дешифратора на базу
одного из транзисторов поступает сигнал выборки в виде напряжения высо-
кого уровня. При этом через эмиттеры, в которых имеются перемычки, и
внешние резисторы будут протекать токи, формируя на них сигналы высоко-
го уровня (логической единицы). Если перемычка отсутствует, то ток и на-
пряжение в цепи окажутся нулевыми. Здесь один многоэмиттерный транзи-
стор хранит все разряды слова. Память такого типа обычно имеет структуру
2D и невелика по объему.
Полупроводниковые запоминающие устройства
459
Рис. 6.68. Структура многоразрядного ПЗУ на биполярных транзисторах
Для удаления перемычек, т. е. записи в выбранные ячейки накопителя логи-
ческих нулей, используются специальные устройства — программаторы.
Так как разрушенные перемычки не восстанавливаются, то программирова-
ние — запись произвольного массива данных, можно осуществить лишь один
раз. Для маркировки микросхем однократно программируемых ПЗУ исполь-
зуют буквы ”РТ” (К556РТ5, К556РТ11).
Такие устройства широко используются при изготовлении мелкосерийной
аппаратуры, поскольку разработка шаблонов для программирования ПЗУ
требует больших затрат и использование однократно программируемой па-
мяти становится экономически целесообразным при партиях микросхем
в десятки и более тысяч штук. Как и ОЗУ, ПЗУ обладают достаточно высо-
ким быстродействием, и их емкость достигает сотен килобит.
Перепрограммируемые запоминающие устройства
Оперативные и постоянные запоминающие устройства обладают каждое
своими особенностями, ОЗУ не хранят данные после выключения питания,
а ПЗУ не позволяют изменять их произвольным образом. Однако часто
460
Гпава 6
встречаются ситуации, когда информацию требуется записывать, считывать,
а кроме того она должна оставаться неизменной (сохраняться) и при отклю-
чении источников питания.
Примером таких устройств является память на магнитных носителях (диске-
ты, винчестеры) и перезаписываемых компакт-дисках. Их существенным не-
достатком является очень малая по сравнению с оперативными запоминаю-
щими устройствами скорость обмена данными и наличие механических
узлов.
Используя специальные виды полевых транзисторов, можно реализовать по-
лупроводниковую память с требуемыми свойствами (энергонезависимую),
которая относится к классу перепрограммируемой — ППЗУ или PROM.
Вариант полевого транзистора, применяемого в запоминающих устройствах
типа EPROM (Electrically Programmable Read-Only Memory), представляет
собой МОП-транзистор с плавающим затвором. Он относится к классу тран-
зисторов с лавинной инжекцией зарядов (ЛИЗМОП). Его упрощенная струк-
тура показана на рис. 6.69.
Здесь, как и в обычном МОП-транзисторе с индуцированным каналом, име-
ются области стока, истока и подложки, однако электрода затвора нет.
Внутрь диэлектрика внедряется токопроводящий слой, состоящий из металла
либо поликристаллического кремния. В исходном состоянии такой транзи-
стор ток не проводит, так как оба р-и-перехода закрыты.
Однако если на переход сток-подложка подать импульс обратного напряже-
ния достаточно большой амплитуды, то произойдет лавинный пробой р-и-
структуры. Прилегающая к переходу подзатворная область обогатится элек-
тронами, при этом часть из них, получившая достаточную энергию, сможет
преодолеть потенциальный барьер диэлектрика и проникнуть в плавающий
Полупроводниковые запоминающие устройства
461
затвор. Вследствие большой напряженности электрического поля при пробое
вступает в силу квантовомеханический эффект туннелирования. Если дли-
тельность программирующего импульса установить небольшой, то электри-
ческий пробой не перейдет в тепловой и после снятия обратного напряжения
переход восстановит свои свойства.
Под воздействием отрицательного потенциала поля, создаваемого накоплен-
ными электронами, из подложки в подзатворную область подтянутся дырки,
образуя токопроводящий канал (рис. 6.70). При наличии внешнего напряже-
ния между истоком и стоком транзистор станет проводить ток.
У электронов, находящихся в слое затвора, недостаточно энергии для пре-
одоления запрещенной зоны диэлектрика, поэтому они будут сохранятся там
теоретически бесконечное время, а реально в течение десятков и более тысяч
часов.
В накопителе, ячейки которого реализованы на ЛИЗМОП-транзисторах,
часть из них можно перевести в проводящее состояние, поставив этому в со-
ответствие хранение логической единицы, а оставшиеся не программировать
(там будут записаны нули). Такие состояния транзисторов сохранятся в тече-
ние достаточно длительного времени, независимо от того, включено питание
или нет. При считывании информации формируется соответствующий вы-
ходной сигнал в зависимости от того, проводит или нет ток выбранная ячейка.
Чтобы занести новый массив данных, часть ячеек потребуется перевести
в исходное, непроводящее состояние. Однако реализовать это подачей элек-
трического сигнала противоположной полярности н& р-и-переход сток-
подложка не удастся, т. к. он при этом откроется. Напряжение на переходе
составит доли вольта, и энергии, которую при этом получат дырки, будет
462
Гпава 6
недостаточно для их туннелирования через диэлектрик, чтобы в ходе реком-
бинации скомпенсировать накопленный ранее заряд электронов. Поэтому для
стирания информации дополнительную энергию электронам, чтобы они
смогли покинуть плавающий затвор, сообщают извне. Делается это путем
облучения поверхности затвора ультрафиолетовым светом достаточной ин-
тенсивности.
Так как один транзистор имеет очень малые размеры (единицы и доли мик-
рона), то осветить только требуемый участок кристалла технически невоз-
можно. Поэтому перед новым циклом записи облучают всю поверхность
кристалла и все ячейки накопителя переводятся в непроводящее состояние.
Затем требуемые программируют. На таком принципе работают микросхемы
серии К573, имеющие информационную емкость до нескольких мегабит.
В их корпус встроено специальное окошко для доступа к кристаллу ультра-
фиолетового излучения. Количество циклов стирания (перезаписи) без ухуд-
шения свойств ППЗУ может достигать тысяч и более. Микросхемы памяти
такого типа маркируются буквами "РФ" (К573РФ4, К573РФ8).
Особенность ППЗУ на ЛИЗМОП-транзисторах состоит в том, что время сти-
рания данных измеряется минутами, процедура записи может, в зависимости
от емкости, занимать десятки секунд, а чтение информации происходит дос-
таточно быстро с временами выборки в десятки-сотни наносекунд. Поэтому
такие запоминающие устройства не могут использоваться в качестве опера-
тивной памяти. Основная область их применения — управляющая память для
микроконтроллеров и работа в качестве преобразователей кода. Возможность
перезаписи данных позволяет достаточно просто вносить коррективы в про-
граммы при отладке.
С целью удешевления аналогичные устройства могут выпускаться в корпусах
без окошка и поэтому программируются лишь один раз. Такие устройства
называются OTP PROM.
Еще одна разновидность полевых транзисторов, которые применяются
в перепрограммируемых запоминающих устройствах, называется МНОП-
транзистор. По структуре он похож на обычный МОП-транзистор с индуци-
рованным каналом, но подзатворный диэлектрик состоит из двух слоев. Один
из них выполняется из двуокиси кремния, а для другого используется его
нитрид (рис. 6.71).
Использование двух типов диэлектриков приводит к тому, что на границе их
раздела могут накапливаться электрические заряды. Так как эта граница не
связана с внешними цепями, то они могут храниться там достаточно долго,
до десятков лет. В зависимости от знака введенного заряда будет меняться
пороговое напряжение транзистора, т. е. напряжение между затвором и исто-
ком, при котором он начнет проводить ток.
Полупроводниковые запоминающие устройства
463
Рис. 6.71. Структура и вольт-амперные характеристики МНОП-транзистора
Заряды на границу раздела диэлектриков вводятся путем подачи на затвор
импульса соответствующей полярности амплитудой до 15-г20 В. При воздей-
ствии положительного напряжения происходит туннелирование электронов
из подложки и накопление их на границе диэлектрических слоев. Если при
программировании напряжение на затворе отрицательно, то в этой области
накопятся дырки (на самом деле часть электронов диэлектриков уйдет в под-
ложку).
В первом случае пороговое напряжение транзистора станет меньше, т. к. под
действием отрицательного потенциала накопленных электронов часть дырок
из подложки подтянется в подзатворную область, и для образования токо-
проводящего канала понадобится меньшее внешнее напряжение. Во втором
случае дырки будут отталкиваться вглубь подложки и потребуется подать
большее напряжение на затвор, чтобы перевести транзистор в проводящее
состояние. Если из таких транзисторов выполнить накопитель, то часть его
ячеек можно перевести в состояние с высоким, а остальные в состояние
с низким пороговым напряжением. При этом можно будет считать, что в од-
них ячейках записаны логические нули, а в других — единицы. Для считыва-
ния состояния ячейки на затвор необходимо подать напряжение, величина
которого по модулю больше нижнего порогового и меньше верхнего. Если
транзистор находится в низкопороговом состоянии, то он откроется и, при
наличии напряжения, в цепи сток-исток потечет ток, транзистор с высоким
пороговым напряжением окажется запертым.
Для записи новых данных в накопитель с такими ячейками предварительного
стирания прежней информации не требуется, хотя обычно данную процедуру
проводят, причем это можно делать для отдельного транзистора. Данный тип
памяти называется EEPROM. Она обладает такими же особенностями, что
464
Гпаеа 6
и предшествующий вариант (EPROM), т. е. значительными временами пере-
записи и относительно высоким быстродействием при считывании. Микро-
схемы такой памяти маркируются буквами ”РР" (К1601РР1).
Дальнейшие работы в области совершенствования перепрограммируемых
запоминающих устройств привели к созданию флэш-памяти, использующей
в качестве запоминающих ячеек двухзатворные ЛИЗМОП-транзисторы. Его
упрощенная структура приведена на рис. 6.72.
Рис. 6.72. Структура двухзатворного полевого транзистора
Здесь кроме управляющего затвора используется и плавающий, что позволя-
ет реализовывать процедуры программирования и стирания ячеек при на-
пряжениях на затворе, сравнимых с напряжениями питания аппаратуры,
в которой такая память устанавливается.
Для того чтобы не использовать при программировании двуполярные им-
пульсы, возврат ячейки в непроводящее состояние (стирание) осуществляет-
ся подачей на затвор нулевого потенциала, а на исток положительного. При
этом накопленные в плавающем затворе электроны будут за счет эффекта
туннелирования выведены в подложку.
Ячейка накопителя флэш-памяти может состоять из одного либо из двух тран-
зисторов, среди которых один является обычным. На основе первой разновид-
ности реализована NOR-архитектура, представленная на рис. 6.73. Здесь двух-
затворные транзисторы подключены между соответствующими строками и
столбцами матрицы накопителя. Для получения доступа к содержимому ячей-
ки на адресную линию строки (словарную) и столбца (битовую) подается на-
пряжение высокого уровня, причем последнее поступает через резистор. Если
на плавающем затворе имеется соответствующий заряд, то выбранный транзи-
стор откроется и на битовой линии сформируется сигнал низкого уровня.
В противном случае потенциал битовой линии останется высоким.
Полупроводниковые запоминающие устройства
465
Рис. 6.73. Пример NOR-архитектуры флэш-памяти
Название архитектуры NOR происходит от английской аббревиатуры обо-
значения логической операции ИЛИ-HE, результат которой — единица, лишь
когда все операнды равны нулю, и нулевой в остальных случаях. Под нуле-
вым значением операнда понимается непроводящее состояние ячеек памяти.
Единичный сигнал на выбранной битовой линии будет присутствовать, толь-
ко если транзисторы всех ячеек, подключенных к ней, закрыты.
Архитектура NOR обеспечивает произвольный быстрый доступ к ячейкам,
однако процессы записи и стирания происходят достаточно медленно.
Вследствие относительно высокого напряжения программирования для обес-
печения изоляции соседних битовых и словарных линий их приходится рас-
полагать на достаточно большом расстоянии друг от друга, что увеличивает
средний размер ячейки.
Другой разновидностью архитектуры флэш-памяти является NAND, соответ-
ствующая реализации логической операции И-НЕ (рис. 6.74). Нулевое значе-
ние при этом получается, когда все операнды равны единице, а единичное во
всех остальных случаях. Как видно из приведенной структуры, двухзатвор-
ные транзисторы соединяются по столбцу последовательно.
При подаче высокого напряжения на линии выборки , 52 к каждой бито-
вой линии оказывается подключенным столбец запоминающих ячеек. В ходе
программирования часть из них переводятся в состояние, когда они проводят
ток и при нулевом напряжении на затворе (хранение логической единицы),
а остальные открываются лишь при положительном управляющем сигнале.
466
Гпава 6
Рис. 6.74. Пример NAND-архитектуры флэш-памяти
Для выбора строки на все словарные шины, кроме выбираемой, поступают
сигналы высокого уровня, открывающие соответствующие ячейки. Если
транзистор, на затвор которого поступает нулевое напряжение, открыт, то
сигнал на битовой шине будет нулевым, что соответствует считыванию еди-
ничного состояния ячейки. Транзистор, переведенный в ходе программиро-
вания в состояние с положительным пороговым напряжением, в этом случае
окажется запертым и на битовой шине появится сигнал высокого уровня, со-
ответствующий считыванию логического нуля.
Архитектура NAND позволяет добиться более компактного расположения
транзисторов и обеспечивает ускорение процесса записи по сравнению с ар-
хитектурой NOR.
По основным принципам работы флэш-память подобна EEPROM, однако
имеет ряд особенностей. В частности, стирание информации осуществляется
Полупроводниковые запоминающие устройства
467
электрическим путем либо во всем накопителе сразу, либо в достаточно
больших его блоках. Кроме того, напряжение программирования не превы-
шает уровня напряжения источника питания, что позволяет перезаписывать
данные непосредственно в устройстве, где расположена микросхема памяти.
В современных разновидностях флэш-памяти время доступа составляет де-
сятки наносекунд при емкости в сотни и более мегабайт. Такие устройства
широко используются в качестве сменных накопителей в цифровых фотока-
мерах, плеерах, для замены дискет и т. п.
Увеличение емкости, быстродействия и количества рабочих циклов перепро-
граммируемых ЗУ достигается как совершенствованием технологии, так
и использованием новых физических принципов и идеологий.
Фирмой Intel разработан новый вид флэш-памяти — Strata Flash, у которой
в одном элементе накопителя могут храниться два бита данных, что обеспе-
чивается фиксацией при записи четырех значений заряда. В этом случае
транзистор будет иметь четыре различных уровня порогового напряжения
t7° (рис. 6.75), каждому из которых можно поставить в соответствие двухби-
товую комбинацию — 00, 01, 10 и 11 (табл. 6.3). При считывании ток, проте-
кающий через такую ячейку, будет зависеть от установленного в ходе про-
граммирования порогового напряжения. Каждому значению заряда и тока
можно поставить в соответствие и сформировать на выходе запоминающего
устройства закрепленную за определенным состоянием транзистора двухби-
товую комбинацию. Такой подход позволяет при тех же размерах кристалла
вдвое увеличить емкость памяти.
Рис. 6.75. Вольт-амперные характеристики транзисторов,
используемых в обычной флэш-памяти и памяти типа Strata Flash
468
Гпава 6
Таблица 6.3. Соответствие величины заряда на плавающем затворе
и порогового напряжения двухбитовой комбинации данных
Q и° Код
Я\ и? 0 0
Я2 t/2° 0 1
Яз Уз 1 0
Я4 1 1
Эта идея получила дальнейшее развитие в микросхемах, ячейки которых мо-
гут фиксировать несколько сотен уровней заряда, что позволяет использовать
такие устройства для записи, хранения и многократного воспроизведения
дискретизированных аналоговых сигналов.
Новые физические принципы были реализованы в устройствах перепрограм-
мируемой памяти типа FRAM (Ferromagnetic RAM) и MRAM (Magnetic RAM).
Первая разновидность относится к ферроэлектрической, а вторая к полупро-
водниковой магнитной памяти. Ферроэлектрик представляет собой нелиней-
ный диэлектрик, содержащий атомы ферромагнитных материалов. Под дей-
ствием электрического поля он может быть переведен в состояния с разной
поляризацией и сохранять их в течение длительного времени. Можно счи-
тать, что конденсатор с использованием такого диэлектрика имеет разную
емкость, зависящую от направления поляризации, что приводит к разной
скорости его перезаряда. Этот эффект трансформируется в выходные сигна-
лы запоминающего устройства, соответствующие наличию в ячейке логиче-
ского нуля либо единицы. Опытные образцы памяти FRAM имеют емкость
порядка мегабит при временах доступа менее 60 нс.
Физической основой магнитной (магниторезистивной) памяти являются суб-
микронные многослойные структуры из материалов, которые могут менять
свое состояние под действием внешнего магнитного поля. Аналогичные
принципы используются при реализации запоминающих устройств на таких
носителях, как дискеты и винчестеры. Однако запись и считывание данных
там осуществляется магнитной головкой, перемещающейся относительно
поверхности движущегося носителя.
В памяти MRAM из магнитных материалов формируются ячейки с размерами
менее микрона, через которые проходят шины записи и считывания. Пропуская
по ним соответствующие токи, можно либо изменить состояния ячейки, либо
его считать, при этом количество циклов записи-чтения не ограничено. По та-
кой технологии разработаны микросхемы с емкостью более 256 Кбайт и вре-
менами доступа менее 30 нс, у опытных образцов цикл чтения занимает 6 нс.
Полупроводниковые запоминающие устройства
469
Контрольные вопросы
1. Какие основные требования предъявляются к ячейкам накопителя ОЗУ?
2. Какие устройства используются в качестве ячеек накопителей в статиче-
ской и динамической памяти?
3. Возможно ли одновременно записывать и считывать данные в одноад-
ресных ОЗУ?
4. В каком отношении находится число выходов адресных дешифраторов
в памяти с организацией 2D и 3D?
5. Сколько транзисторов входит в состав статической ячейки памяти на
КМОП-структурах?
6. Что называется латентностью памяти?
7. С какой целью в динамических ОЗУ вводится режим регенерации?
8. Почему скорость обмена данными в режиме FPM выше, чем в режиме
с произвольной адресацией?
9. За счет чего повышается скорость обмена в памяти DDR SDRAM?
10. В чем отличие многобанковой памяти от многоканальной?
11. Какие типы полевых транзисторов используются в перепрограммируе-
мых запоминающих устройствах?
12. В чем различие NOR- и NAND-структур флэш-памяти?
Глава 7
Программируемые логические
интегральные схемы
7.1. Принципы обработки цифровых данных
В связи с возможностями, которые открывает использование цифровых сиг-
налов в системах сбора, передачи данных, телекоммуникации, вычислитель-
ной техники, важными являются вопросы, связанные с проектированием
цифровых устройств для их обработки. В общем случае цифровая обработка
заключается в реализации определенных функциональных преобразований
над множеством входных данных, представленных в виде двухуровневых
последовательностей. Конкретный вид таких преобразований, включающих
в себя наборы арифметических и логических операций, зависит от решаемой
задачи и задается алгоритмом обработки. Он описывает совокупность и по-
следовательность действий, приводящих к требуемому результату.
Возможны несколько подходов к аппаратной реализации систем обработки
сигналов. Первый заключается в распределении алгоритма обработки в про-
странстве. Он предполагает представление функции, описывающей связь
входных и выходных сигналов в виде совокупности простейших логических
и арифметических операций. Сопоставляя каждый соответствующий логиче-
ский элемент или устройство и организуя связи между ними, можно постро-
ить узел, осуществляющий необходимую процедуру обработки (рис. 7.1).
При таком подходе требуемая очередность элементарных операций над
данными реализуется путем соединения выходов и входов цифровых
устройств. Здесь алгоритм обработки, определенный, к примеру, функцией
F(D) = (2Jj + d2)(d3 -d4), жестко зафиксирован и на входы устройства по-
ступает лишь поток данных Di, который трансформируется по неизменному
во времени алгоритму (рис. 7.2).
Учитывая, что задержки переключения современных логических элемен-
тов достаточно малы и ряд операций может выполняться одновременно (па-
раллельно), быстродействие структуры с такой организацией оказывается
472
Гпава 7
максимально возможным. В большинстве случаев результат обработки полу-
чается до поступления новой порции данных, т. е. обработка осуществляется
в реальном масштабе времени.
D.
i
f}-2dx
Рис. 7.1. Структура устройства обработки
с распределением алгоритма обработки в пространстве
F F F F t
I---------------1---------------1---------------1---------------1----->
Рис. 7.2. Структура потока данных
при распределении алгоритма обработки в пространстве
Такой подход получил название метода жесткой логики, т. к. функция, вы-
полняемая соответствующим элементом и всей системой, не может быть из-
менена. В этом случае при необходимости введения каких-либо коррекций
в алгоритмы работы уже готового устройства может потребоваться его суще-
ственная переделка вплоть до разработки нового.
Используя аксиомы алгебры логики, любую логическую функцию можно
преобразовать таким образом, что для ее реализации понадобятся лишь эле-
менты 2И-НЕ либо 2ИЛИ-НЕ. Таким образом, имея набор однотипных эле-
ментов, можно решить любую сколь угодно сложную задачу по цифровой
обработке сигналов. Однако в реальных ситуациях удобнее использовать
Программируемые логические интегральные схемы
473
функционально законченные узлы: мультиплексоры, триггеры, сумматоры,
регистры, счетчики и т. п., и на их основе строить требуемые устройства.
В этом случае на первом этапе разработки аппаратуры необходимо грамотно
разбить функцию, подлежащую реализации, на подфункции, которые можно
воспроизвести, применяя типовые узлы соответствующих серий микросхем.
Однако здесь может возникнуть ряд проблем, в частности некоторые микро-
схемы могут использоваться не полностью (например, требуется только один
из двух или более триггеров, размещенных в корпусе), а некоторые узлы
в составе серий не выпускаются, и их необходимо конструировать на основе
имеющихся.
Кроме того, с ростом сложности решаемых задач резко возрастает количест-
во требуемых корпусов микросхем и число связей между ними. Это приводит
к увеличению габаритов и энергопотребления, а также к снижению надежно-
сти аппаратуры.
Любое устройство для цифровой обработки сигналов можно выполнить
в интегральном исполнении в виде одной или нескольких микросхем. Однако
с экономической, ценовой точки зрения это оправдано лишь при производстве
таких микросхем в количествах, не менее сотен тысяч штук и более. Данное
обстоятельство объясняется очень высокой стоимостью разработки и изго-
товления фотошаблонов, посредством которых формируются соответствую-
щие слои полупроводников для получения элементов микросхемы.
УОПФ
К
--->
Рис. 7.3. Структура устройства обработки с распределением алгоритма во времени
Второй подход к проектированию цифровых узлов заключается в распреде-
лении алгоритма обработки во времени. Это подразумевает использование
устройств обработки с программируемыми функциями (УОПФ), которые
могут меняться в зависимости от набора управляющих сигналов, называемых
командой (рис. 7.3). Подавая их в определенной последовательности, можно
реализовать любую логическую и арифметическую операции, т. е. осущест-
вить обработку данных по требуемым алгоритмам. Необходимая для этого
последовательность команд называется программой, В данном случае для
474
Гпава 7
реализации функции, рассмотренной в предыдущем примере, на соответст-
вующие входы УОПФ должны поступать потоки данных и команд , как
показано на рис. 7.4.
6^2 ^3 ^4
I-----1---1-----1---1--------►
Kj к2 к3 к4 t
I-----1---1-----1---1--------►
/1 fi f3 ft t
I-----1---1-----1---1--------►
Рис. 7.4. Структура потока данных и команд
при распределении алгоритма обработки во времени
Одним из примеров узла с программируемыми функциями является арифме-
тико-логическое устройство — АЛУ, способное выполнять набор операций,
зависящих от кода поступающей в данный момент времени команды. С этой
точки зрения АЛУ можно считать неким универсальным устройством, позво-
ляющим решать любые задачи при неизменной внутренней структуре.
Развитием данной идеи была разработка микропроцессоров, представляющих
собой сложные цифровые автоматы, у которых выполняемая в текущий мо-
мент операция также определяется кодом поступающей команды. Однако, по
сравнению с АЛУ, количество команд у микропроцессоров гораздо больше
и соответственно их возможности шире.
При таком подходе одинаковые по структуре устройства могут использовать-
ся для решения разных задач, т. к. алгоритм обработки задается последо-
вательностью соответствующих команд. Это позволяет выпускать такие
устройства большими партиями, что, несмотря на достаточно сложную внут-
реннюю структуру и большие потенциальные возможности, обусловливает
их невысокую стоимость.
Если разработка цифровых узлов методом жесткой логики заключалась в ос-
новном в проектировании принципиальной схемы, то при втором подходе
требуется создание программы для микропроцессора.
Однако когда требуется быстрая обработка больших массивов данных, вто-
рой подход к проектированию цифровых устройств может оказаться непри-
емлемым. Это объясняется тем, что в отличие от аппаратных методов реали-
зации, где используются параллельные процедуры обработки, применение
программных автоматов приводит к последовательному выполнению соот-
Программируемые логические интегральные схемы
475
ветствующих действий, что существенно снижает скорость вычислений. Кроме
того, разрядность микропроцессоров невелика, поэтому обработка многораз-
рядных слов производится по частям и приводит к дополнительному сниже-
нию быстродействия.
Так как из-за ограниченности числа выводов микросхем, одни и те же
контакты могут играть роль входов, выходов, адресных шин и т. п., то для
разделения соответствующих сигналов используются внешние регистры,
мультиплексоры и аналогичные узлы на микросхемах невысокой степени
интеграции с фиксированными видами выполняемых операций.
Третий подход к проектированию цифровых устройств в какой-то мере соче-
тает достоинства двух предыдущих. Его основная идея заключается в том,
что алгоритм обработки одновременно реализуется в пространстве и во вре-
мени посредством устройств (рис. 7.5) обработки с программируемой
конфигурацией (УОПК). Алгоритм разбивается на достаточно большие
функционально завершенные фрагменты которые могут параллельно
выполняться в устройстве YOi с определенной конфигурацией. Каждому из
разновидностей таких устройств устанавливаются в соответствии коды
(команды) конфигурации — КК. Под действием этих команд УОПК меняет
свою внутреннюю структуру, настраиваясь на реализацию фрагмента алго-
ритма (рис. 7.6). В этом случае, как и при первом подходе, текущая процеду-
ра обработки оказывается пространственно распределенной по сконфигури-
рованным на данный момент узлам устройства.
Рис. 7.5. Структура устройства обработки с распределением алгоритма
в пространстве и во времени
D„ КК, D2, КК2 t
I----------------1----------------1-------------►
УО„ F,
I----------h
УО2, г2
---------h
t
Рис. 7.6. Структура потока данных и кодов конфигурации
при комбинированном распределении алгоритма обработки
476
Гпава 7
Скорость обработки сигналов в таких устройствах на порядки больше, чем
в предыдущем варианте, а сами они будут универсальными. В их состав,
к примеру, может входить набор элементов 2И-НЕ, связи между которыми
в каждый конкретный момент времени устанавливаются программно, а обра-
ботка в получившемся устройстве — сумматоре, преобразователе кодов
и т. п. осуществляется аппаратно, параллельным образом.
В этом случае регулярность исходной структуры из одинаковых элементов
позволяет обеспечить очень высокую степень интеграции микросхемы, а ее
программируемость при одинаковой внутренней топологии кристалла делает
такое устройство универсальным, что в свою очередь позволяет выпускать их
массовыми партиями при относительно небольшой цене.
Разработка программируемых логических интегральных схем — ПЛИС ве-
лась по нескольким направлениям: программируемые логические матрицы —
ПЛМ, программируемая матричная логика — ПМЛ, базовые матричные
кристаллы — БМК и программно-реконфигурируемые системы цифровой
обработки сигналов, позволяющие реализовать третий подход к созданию
цифровых устройств.
ПЛМ и ПМЛ содержат определенные наборы типовых логических элемен-
тов, связи между которыми могут устанавливаться по желанию пользователя
для реализации структуры конкретного устройства. БМК представляет собой
совокупность нескоммутированных транзисторов, резисторов и диодов, ис-
пользуемых для создания широкого класса устройств, путем организации
требуемых межсоединений между ними.
7.2. Способы реализации
логических функций
В основе цифровой обработки сигналов лежит аппаратная реализация сово-
купности логических функций от соответствующих наборов входных дан-
ных. Существует несколько способов решения этой задачи. Первый из них
состоит в использовании типовых или расширенных наборов логических
элементов. Пусть требуется осуществить функциональное преобразование
над четырьмя логическими переменными у = хох{х2х3 + ххх2х3. Это выраже-
ние можно упростить следующим образом:
У - *0*] Х2Х3 + X,X2X3 = Х]Х3 (х0 • х2 + х2) =
= Х|Х3(х0 + х2 + х2) = Х]Х3(х0 + х2)х2 = Х[Х3ХОХ2.
После преобразований получается одна из минимальных форм представле-
ния функции у и схема для ее реализации будет иметь вид, показанный
Программируемые логические интегральные схемы
477
на рис. 7.7. Количество элементов оказывается небольшим, но функция, реа-
лизуемая таким устройством, задана жестко (аппаратно). Если в алгоритм
обработки потребуется ввести какие-либо изменения, например, убрать ин-
версию х2, то сделать это в готовом узле затруднительно либо невозможно.
Рис. 7.7. Структура устройства для реализации логической функции
Кроме того, для реализации данной и аналогичных функций потребуются
различные наборы элементов, размещенные в разных корпусах микросхем.
При этом ради одного элемента понадобится установить целый корпус, в ко-
тором их несколько, а оставшиеся элементы будут незадействованы. Таким
образом, минимальность логической реализации не дает гарантий минималь-
ности аппаратных затрат.
Другой способ реализации логических функций основан на использовании
мультиплексора, как универсального логического элемента. На его управ-
ляющие входы подаются логические переменные, а значения функции
выставляются на входах данных. Поскольку они задаются произвольным об-
разом, то при таком подходе, не меняя структуры устройства, можно реали-
зовать любую из N = 2 функций, где п — количество управляющих вхо-
дов мультиплексора.
Для реализации на мультиплексоре рассмотренной функции строится табли-
ца 7.1, в которой задаются значения функции для всех наборов ее аргумен-
тов. При необходимости изменить вид функции достаточно перекоммутиро-
вать сигналы на входах данных мультиплексора.
Структура устройства для обработки цифровых сигналов, реализованного
таким образом, получается однородной, оно будет состоять из одинаковых
элементов — мультиплексоров. Однако при этом возникает проблема избы-
точности, т. к. для реализации функции на мультиплексоре может потребо-
ваться существенно большее количество реальных логических элементов,
чем в первом случае. В мультиплексоре 16—>1 их содержится более двадцати,
и это число не зависит от вида воспроизводимой функции.
478
Гпава 7
Таблица 7.1, Табличное представление логической функции
*3 Х1 *1 *0 А J (Di)
0 0 0 0 ^0 0
0 0 0 1 0
0 0 1 0 ^2 0
0 0 1 1 ^3 0
0 1 0 0 0
0 1 0 1 ^5 0
0 1 1 0 ^6 0
0 1 1 1 ^7 0
1 0 0 0 ^8 0
1 0 0 1 Л9 0
1 0 1 0 Л10 1
1 0 1 1 ^11 0
1 1 0 0 Л12 0
1 1 0 1 Л в 0
1 1 1 0 ^14 1
1 1 1 1 ^15 1
Еще один подход к реализации произвольных логических функций заключа-
ется в использовании программируемых и перепрограммируемых запоми-
нающих устройств. Их основой является матрица ячеек (накопитель), каждая
из которых может быть переведена в состояние логического нуля либо еди-
ницы. Структура запоминающего устройства емкостью 16 бит приведена на
рис. 7.8. Свои состояния ячейки накопителя могут сохранять достаточно дли-
тельное время либо постоянно, в случае однократно программируемой памя-
ти. Состояние ячейки можно прочитать, задав адрес, который представляет
собой ее порядковый номер, представленный в двоичном коде.
В ячейки с адресами от 0 до 15 запоминающего устройства, представленного
на рис. 7.8, можно занести значения любой логической функции от четырех
переменных, в том числе и рассмотренной ранее. При подаче на адресные
входы комбинаций логических переменных на выходе запоминающего уст-
ройства будет формироваться соответствующее значение функции.
Программируемые логические интегральные схемы
479
Рис. 7.8. Реализация логической функции на постоянном запоминающем устройстве
Количество логических переменных, для которых можно реализовать любую
из функций, здесь определяется лишь разрядностью адресного пространства
запоминающего устройства и, соответственно, емкостью его накопителя. При
таком подходе набор однотипных устройств также позволяет построить любой
цифровой узел обработки сигналов. Однако, как и в случае с мультиплексо-
рами, данному варианту реализации логических функций присуща избыточ-
ность. Если, к примеру, требуется сформировать функцию у = хох1х2х3, то
нулями придется заполнить все ячейки накопителя кроме одной.
При увеличении количества переменных на единицу сложность мультиплек-
сора и объем накопителя запоминающего устройства возрастают примерно в
два раза, что существенно ограничивает возможности рассмотренных подхо-
дов при проектировании многоразрядных цифровых узлов.
Новое направление в области реализации логических функций начало разви-
ваться после разработки программируемых логических устройств — PLD
(Programmable Logical Device), которые выпускаются в двух вариантах: про-
граммируемые логические матрицы — ПЛМ (PLA — Programmable Logic
Array) и программируемая матричная логика — ПМЛ (PAL — Programmable
Array Logic). Идея их построения состоит в том, что связи между некоторым
набором логических элементов, размещенных на кристалле микросхемы, мо-
гут задаваться пользователем относительно произвольным образом. При этом
стандартная структура может быть сконфигурирована в требуемое цифровое
устройство.
480
Гпава 7
Основой ПЛМ служит набор элементов И и ИЛИ, а также входных и выход-
ных буферов, которые могут выполнять операцию инверсии. Для реализации
логической функции с помощью ПЛМ, ее надо представить в виде суммы
конъюнкций, т. е. в дизъюнктивной нормальной форме.
F| = + *1 *2*3 = /о + /1
F2 = = /0 + /|
/?3=Vl72=/3
Рис. 7.9. Структура программируемой логической матрицы
Программируемые логические интегральные схемы
481
Пусть, к примеру, требуется сформировать три логические функции от четы-
рех переменных: Fx = х2х3 + х^Хз, F2 = x0Xj х2х3 + Х!Х2х3 и F3 = хохх х2 .
Это можно сделать с помощью ПЛМ, имеющей структуру, приведенную на
рис. 7.9. Она состоит из четырех основных слоев: первый — формирователи
прямых и инверсных значений входных переменных, второй слой — элемен-
ты И, третий — элементы ИЛИ и четвертый — набор инверторов.
Пользователь получает в свое распоряжение ПЛМ со всеми связями между ее
элементами. В этом случае при любой комбинации входных сигналов на вы-
ходах схем И будут сформированы логические нули, т. к. на их входы пода-
ются прямые и инверсные значения каждой из переменных. Однако такая
матрица может быть требуемым образом запрограммирована (скоммутиро-
вана). Суть программирования заключается в устранении пользователем спе-
циальных плавких перемычек, ненужных в конкретной ситуации. Это выпол-
неняется путем их пережигания.
Если связи, помеченные на рис. 7.9 крестиками, устранить, то на выходах
элементов И будут формироваться все требуемые конъюнкции, на выходах
схем ИЛИ — прямые значения логических сумм конъюнкций, которые при
необходимости могут быть проинвертированы. Устранение перемычек в дру-
гих местах позволяет реализовать иные логические функции. При таком под-
ходе программирование осуществляется пользователем единственный раз,
т. к. удаленная перемычка уже больше не восстанавливается. Аналогичный
подход используется при занесении информации в однократно программи-
руемые ПЗУ.
В отличие от ПЗУ программируемая логическая матрица обладает гораздо
меньшей функциональной избыточностью при регулярной структуре. Кроме
того, в реальных ПЛМ используются не стандартные логические элементы,
а их упрощенные варианты. В частности, схемы ИЛИ выполняются на диод-
ных сборках, И— на одном многоэмиттерном транзисторе и т. п. Это позво-
ляет создавать на одном кристалле достаточно мощные по функциональным
возможностям устройства. Микросхема К556РТ1, представляющая собой
ПЛМ на биполярных транзисторах, содержит 48 тридцатидвухвходовых эле-
ментов И, что соответствует шестнадцатиразрядной входной шине. В третьем
слое имеется восемь 48-входовых элементов ИЛИ с возможностью инверти-
рования сигнала.
ПЛМ часто используется в качестве управляющей памяти для микроконтрол-
леров. При больших партиях выпускаемых изделий экономически целесооб-
разно их программирование осуществлять на последнем этапе изготовления
(как и для ПЗУ) путем нанесения токопроводящих дорожек через специаль-
ные шаблоны.
482
Гпава 7
В ряде случаев логическая мощность ПЛМ используется неполностью. Это
проявляется при воспроизведении логических функций, не имеющих пересе-
чений друг с другом по одинаковым наборам конъюнкций. В приведенном
примере такими являются функции Fi и F3. Для их реализации наличие свя-
зей выходов любых конъюнкторов с входами любых дизъюнкторов стано-
вится излишним, а отказ от этого существенно упрощает структуру устройства.
Данный подход реализован в схемах программируемой матричной логики —
ПМЛ, упрощенная структура одного из вариантов которой приведена
на рис. 7.10. Программирование ПМЛ осуществляется таким же образом, как
и для ПЛМ. Схемы программируемой матричной логики имеют меньшую
функциональную гибкость по сравнению с ПЛМ, т. к. здесь любая конъюнкция
используется лишь однократно, но структура связей между элементами проще.
*0
Fj F2
Рис. 7.10. Структура узла программируемой матричной логики
Для расширения функциональных возможностей программируемой логики
в состав некоторых ПЛМ и ПМЛ (КР1556ХП4 — КР1556ХП8) вводятся по-
следовательностные устройства, в частности триггеры и регистры (рис. 7.11).
Здесь логическая матрица выполняет роль комбинационного узла, кроме это-
го имеется элемент памяти и цепь обратной связи. Такое устройство пред-
ставляет собой последовательностную схему, конфигурация которой может
определяться пользователем.
Еще одной разновидностью программируемых цифровых устройств являют-
ся базовые матричные кристаллы — БМК, которые представляют собой на-
бор нескоммутированных логических вентилей и отдельных элементов —
транзисторов, резисторов и т. п. Осуществление связей между ними обычно
проводится на последней стадии изготовления БМК путем нанесения слоев
Программируемые логические интегральные схемы
483
металлизации на поверхность кристалла через специальные шаблоны либо
пользователем.
Рис. 7.11. Структура ПЛМ с расширенными функциональными возможностями
При таком подходе полуфабрикаты могут производиться в массовых количе-
ствах без ориентации на конкретного заказчика. Придание им индивидуаль-
ного характера, т. е. реализация конкретного цифрового узла, происходит на
последней стадии производства, для чего необходимо лишь создание соот-
ветствующего шаблона. В этом случае разработка и изготовление какого-
либо устройства в интегральном исполнении требует гораздо меньших мате-
риальных и временных затрат по сравнению с проектированием и созданием
такого же устройства в виде специализированной микросхемы.
7.3. Принципы построения
и элементы программируемых логических
интегральных схем
Дальнейшее развитие программируемых интегральных схем проходило как
по пути увеличения количества элементов на кристалле, так и путем реализа-
ции возможности многократного программирования. Современные ПЛИС
условно разделяются на две основные группы: CPLD (Complex Programmable
Logic Devices) и FPGA (Field Programmable Gate Array). Первые представля-
ют собой сложную программируемую логическую матрицу, а вторые — мат-
рицу вентилей, программируемую электрическим полем.
484
Гпава 7
Основой CPLD являются макроячейки (МЯ), которые представляют собой
многофункциональные устройства, способные настраиваться на выполнение
различных логических операций над многоразрядными данными. В ряде ва-
риантов ПЛИС они выполняются на основе ПМЛ и могут включать в свой
состав узлы памяти. Такие ячейки с помощью программируемых линий связи
организуются в функциональные блоки (ФБ), а взаимодействие между ними
реализуется с помощью программируемой матрицы соединений — ПМС.
Упрощенный вариант такой структуры представлен на рис. 7.12. Для органи-
зации связи с внешними устройствами служат блоки ввода-вывода — БВВ,
ПМС
Рис. 7.12. Структура связей между элементами ПЛИС CPLD
Во второй разновидности ПЛИС имеются наборы элементов — логические
ячейки (ЛЯ), в качестве которых используются: транзисторные пары, типо-
вые логические вентили, логические модули на основе мультиплексоров
и модули, содержащие ПЗУ. Связи между ними могут устанавливаться отно-
сительно произвольным образом. Требуемая конфигурация логического
элемента реализуется пользователем, а логические модули настраиваются на
выполнение конкретных относительно несложных логических операций.
Условное изображение такой структуры представлено на рис. 7.13.
Для физической реализации соединений между узлами ПЛИС фирмами-изго-
товителями используется несколько подходов. Выпускаются однократно
программируемые и перепрограммируемые устройства. В первом случае
в качестве токопроводящих связей обычно используются перемычки типа
antifuse, структура которых приведена на рис. 7.14.
Программируемые логические интегральные схемы
485
Рис. 7.13. Структура связей между элементами ПЛИС FPGA
Рис. 7.14. Структура ячейки типа antifuse
В исходном состоянии между токопроводящими слоями из поликристалли-
ческого кремния и кремния с n-проводимостью располагается трехслойная
область диэлектрика с чередованием слоев оксид-нитрид-оксид; Программи-
рование осуществляется путем электрического пробоя слоев диэлектрика,
в результате чего между соответствующими электродами образуется прово-
дящий канал (перемычка) из поликристаллического кремния. Устранить эту
перемычку нельзя.
486
Гпава 7
В перепрограммируемых ПЛИС для реализации связей применяются соот-
ветствующие разновидности полевых транзисторов. ЛИЗМОП-транзистор
образует токопроводящую перемычку за счет перевода его в проводящее со-
стояние, что осуществляется путем подачи программирующего импульса.
Воздействуя на такой транзистор ультрафиолетовым излучением, его можно
вернуть в исходное непроводящее состояние. В однократно программируе-
мых устройствах аналогичной структуры кристаллы защищают от попадания
света и программирование в этом случае возможно только один раз.
Для создания многократно программируемых токопроводящих перемычек
могут использоваться полевые транзисторы МНОП-типа, двухзатворные, из-
готавливаемые по FLASH-технологии и обычные МОП-структуры. В первых
двух случаях установление и разрыв связей осуществляется путем подачи
специальных программирующих импульсов на соответствующие электроды
требуемых транзисторов. При этом они переходят в проводящее или непро-
водящее состояние. Такой подход позволяет многократно менять конфигура-
цию разрабатываемого устройства, сохраняя ее при выключенном питании.
Если в качестве перемычки выступает обычный полевой транзистор, то в со-
став ПЛИС вводится дополнительный узел — триггерная память конфигура-
ции и такая микросхема относится к классу SRAM-based. При этом затворы
транзисторов подключаются к выходам соответствующей группы триггеров.
Высокий уровень сигнала на выходе триггера переводит транзистор в прово-
дящее состояние, а низкий сохраняет запертое. Триггер устанавливается
в требуемое состояние в ходе загрузки программы конфигурации и сохраняет
его до тех пор, пока включено питание ПЛИС. Такое оперативное програм-
мирование может производиться неограниченное число раз. Однако в этом
случае при включении питания необходимо запускать процесс инициализа-
ции конфигурирования, на что требуется определенное время.
Для оценки сложности и возможностей элементов ПЛИС типа FPGA использу-
ются понятия зернистости и функциональности. Первое связано со структурой
элементов, т. е. с тем, насколько мелкими будут части, из которых собираются
требуемые устройства, второе оценивает логические возможности элементов.
Примером наиболее мелкозернистого элемента может служить элемент, со-
стоящий из пары комплементарных МОП-транзисторов (рис. 7.15). Такие
элементы объединяются в цепочки, между которыми располагаются трасси-
ровочные каналы, позволяющие устанавливать требуемые связи между ними.
Организация межсоединений четырех транзисторов VT1—VT4 для реализа-
ции логического элемента 2И-НЕ, принципиальная схема которого приведена
на рис. 7.16, имеет вид, как на рис. 7.17. То обстоятельство, что МОП-
транзисторы являются симметричными структурами, позволяет у них менять
местами электроды стока и истока.
Программируемые логические интегральные схемы
487
Рис. 7.15. Мелкозернистая структура ячеек ПЛИС
Рис. 7.16. Принципиальная схема элемента 2И-НЕ на комплементарных МОП-транзисторах
Рис. 7.17. Схема коммутации транзисторов для реализации логического элемента 2И-НЕ
на ПЛИС мелкозернистой структуры
488
Гпава 7
Для разделения создаваемых таким образом логических элементов исполь-
зуются пары транзисторов, к примеру, VT5 и VT6, при этом затвор 71-
канального соединяются с корпусом, а у р-канального с положительным по-
люсом источника питания. Оба транзистора оказываются запертыми, и соот-
ветствующие ячейки будут электрически разделены между собой.
Примером более крупнозернистых ячеек служат логические блоки, состоящие
из трех мультиплексоров 2—>1 и элемента 2ИЛИ (рис. 7.18). Функция, описы-
вающая состояние выхода мультиплексора, имеет вид yi = SqDq + SqD} ,
а функция, воспроизводимая логическим блоком, может быть представ-
лена как:
F = (х4 + х5)у] + (х4 + х5)у2 = (х4 + x5)(Soxo + S0X]) + (х4 + x5)(S]X2 + S]X3). (7.1)
Рис. 7.18. Схема ячейки ПЛИС крупнозернистой структуры
Подавая на входы такого блока переменные и константы, можно реализовать
все функции от трех, ряд функций от четырех и некоторые функции от боль-
шего числа переменных, всего 702 различных варианта.
В состав других вариантов крупнозернистых блоков могут вводиться таблич-
ные функциональные преобразователи, представляющие собой ППЗУ в сово-
купности с мультиплексорами и триггерами.
Системы межсоединений (коммутации) логических блоков ПЛИС типа FPGA
имеют различные архитектурные и технологические решения. Для обеспече-
ния максимальной коммутируемости при минимальных задержках и количе-
стве ключей применяется иерархическая система связей, включающая в себя
короткие и длинные проводящие сегменты.
Программируемые логические интегральные схемы
489
Вариант схемы коммутации одной из разновидностей FPGA фирмы Actel
приведен на рис. 7.19. Здесь логические блоки (ЛБ) располагаются горизон-
тальными рядами, между которыми имеются трассировочные каналы. Каж-
дый канал содержит четыре линии, которые могут быть разбиты на сегменты
различной длины. Светлые кружки на пересечениях линий связи означают
возможность их соединения в данной точке с помощью программируемой
токопроводящей перемычки.
Рис. 7.19. Схема коммутатации логических блоков ПЛИС типа FPGA
Зачерненными кружками показаны перемычки, которые должны быть уста-
новлены для связи точек а, Ь, с и d соответствующих логических блоков.
Кроме этого в каналах имеются непрерывные по всей длине сегменты, один
из которых заземлен, а другой связан с источником питания. Это позволяет
подавать на входы любого из логических блоков сигналы логического нуля
либо единицы, настраивая их на выполнение соответствующих операций.
В FPGA фирмы Xilinx (рис. 7.20) система связей имеет иной характер и со-
стоит из связей общего назначения, длинных линий, прямых связей и линий
тактирования. Каждый логический блок (ЛБ) окружен переключательными
блоками (ПБ), с помощью которых организуются требуемые межсоединения.
Связи логических блоков с переключательными блоками устанавливаются
490
Гпава 7
путем создания токопроводящих перемычек в точках пересечения соответст-
вующих линий.
Рис. 7.20. Схема коммутации ячеек ПЛИС с использованием переключающих блоков
Структура переключающего блока имеет вид, представленный на рис. 7.21.
Кружками отмечены программируемые точки связи, каждая из которых
представляет собой узел, содержащий шесть ключевых транзисторов
(рис. 7.22). Он позволяет передавать сигналы в любых направлениях между
не связанными в исходном состоянии линиями.
переключающего блока
Рис. 7.22. Структура узла
переключающего блока
Реальная структура связей в аналогичных ПЛИС гораздо сложнее, и между
собой соединяются не только соседние переключательные блоки, но и распо-
ложенные через один, два и т. п. Кроме этого имеются линии, пересекающие
вдоль и поперек весь кристалл.
Программируемые логические интегральные схемы
491
Как уже отмечалось, в ПЛИС типа CPLD макроячейки на первом этапе объе-
диняются в функциональные блоки, которые связываются между собой по-
средством программируемой матрицы межсоединений. В отличие от сегмен-
тированных линий программируемая матрица соединений (ПМС) образует
непрерывную систему идентичных связей.
Упрощенная схема коммутации функциональных блоков представлена на
рис. 7.23. Их входы соединяются с горизонтальными, а выходы с вертикаль-
ными линиями связи. При этом любой вход может быть подключен к любому
из выходов, что обеспечивает полную коммутируемость блоков.
Рис. 7.23. Структура связей элементов ПЛИС CPLD
492
Гпава 7
В настоящее время ПЛИС различных конфигураций выпускаются большим
количеством фирм-изготовителей, наиболее известными из которых являют-
ся Altera, Xilincx, Actel, Vantis и ряд других. Устройства разных фирм отли-
чаются по внутренней структуре, методам организации связей между элемен-
тами и блоками, быстродействием и иными параметрами.
Фирма Altera выпускает и развивает несколько функциональных линий про-
граммируемой логики, в частности MAX, FLEX, APEX. ПЛИС типа МАХ
относятся к группе CPLD и имеют блочную структуру, FLEX — к семейству
FPGA, a APEX и Virtex фирмы Xilinx представляют собой новый класс про-
граммируемой логики, который называется системы на кристалле — SOC
(System On Chip).
Совершенствование полупроводниковой технологии, в частности уменьше-
ние размеров элементов и соответственно увеличение их количества, позво-
лило на одном кристалле кремния программно создавать целые системы, со-
держащие процессорную часть, память, интерфейсные схемы и т. п.
Используя свойство программируемости соединений и имея набор одинако-
вых вентилей, на основе стандартной ПЛИС, можно создать практически
любое цифровое устройство, реализующее требуемую функцию. Однако ти-
повая структура ПЛИС не гарантирует при большом количестве задейство-
ванных вентилей оптимальности его физической и логической конфигура-
ции. Это объясняется необходимостью организации разветвленной системы
связей между элементами ПЛИС, которые могут располагаться на разных
участках кристалла, что в частности, приводит к снижению быстродействия
устройства.
Как уже отмечалось, наибольшее быстродействие при аппаратной реализа-
ции какой-либо логической функции можно получить, используя устройство,
оптимизированное под ее выполнение. В частности конъюнкцию четырех
переменных можно реализовать, используя четырехвходовый элемент И,
а можно его аналог построить на двухвходовых (если в составе ПЛИС нет
элементов 4И). Будет решаться та же задача, но быстродействие последнего
варианта окажется меньше при большей площади, занимаемой устройством
на кристалле за счет увеличения числа задействованных вентилей, и возрас-
тания площади, занятой межсоединениями.
К примеру, аппаратный умножитель 8x8 можно построить на логических
элементах и блоках, имеющихся на кристалле ПЛИС, а можно включить
в состав ПЛИС как специализированное устройство. В последнем случае ум-
ножитель будет обладать более высоким быстродействием и занимать мень-
шую площадь кристалла.
Если в состав ПЛИС вводить определенные функционально законченные
блоки, так называемые специализированные аппаратные ядра, то при реали-
Программируемые логические интегральные схемы
493
зации сложных систем это может привести к существенному выигрышу как
по затратам ресурсов ПЛИС, так и по быстродействию из-за уменьшения
числа межсоединений.
Такой подход является дальнейшим этапом развития программируемых уст-
ройств, при котором система конфигурируется из относительно крупных
функционально законченных узлов. Однако при этом возникает вопрос об
ассортименте и количестве ядер, т. к. для решения одних задач потребуются
устройства, которых нет в составе ПЛИС, а для других — имеющиеся узлы
не понадобятся. Данный вопрос окончательно не решен, но некоторые из
разновидностей аппаратных ядер востребованы практически для всех цифро-
вых систем обработки сигналов. Это, в частности, блоки памяти с изменяе-
мой организацией, арифметико-логические устройства, параллельные умно-
жители, интерфейсные блоки и т. п.
На основе ПЛИС разработан класс новых устройств, которые называются
FPIC (Field Programmable Interconnect Circuits). Они содержат лишь набор
программируемых соединений и блоки ввода-вывода. Такие устройства мо-
гут использоваться для реализации соединений внешних компонентов, пред-
ставляющих собой как элементы средней степени интеграции, так и ПЛИС.
Различные цифровые устройства можно строить на микросхемах с одинако-
вой конфигурацией корпусов и количеством их выводов. Использование
FPIC позволяет создать некую стандартную печатную плату с фиксированной
разводкой дорожек между выводами микросхем и FPIC. За счет программи-
руемости межсоединений можно реализовать требуемую структуру связей
между контактами микросхем для построения конкретного устройства
(рис. 7.24).
Ввиду сложности и разнообразия структур схем программируемой логики,
для их классификации и оценки возможностей обычно используют обобщен-
ные параметры, к важнейшим из которых относятся: кратность программи-
рования, уровень интеграции, быстродействие и структурная организация.
Уровень интеграции (сложность) может оцениваться числом эквивалентных
логических вентилей (обычно под этим понимается элемент 2И-НЕ), разме-
щенных на кристалле, либо их количеством, которое можно реализовать из
имеющихся в составе кристалла элементов. Однако для сложных ПЛИС
оценка по этому критерию затруднена, т. к. логические ячейки и блоки реа-
лизуются на иных структурах.
Поэтому был предложен некоторый набор эталонных схем, в частности, ти-
повые конфигурации регистров, дешифраторов и т. п., по максимальному
количеству которых, реализуемых на конкретной ПЛИС, и оценивается ее
сложность. Зная число логических вентилей, которые потребуются для соз-
494
Гпава 7
дания типовой структуры, можно получить оценку сложности ПЛИС в так
называемых системных вентилях. Если, к примеру в составе ПЛИС есть К
мультиплексоров и известно, что для его реализации требуется п логических
элементов 2И-НЕ, то эквивалентная сложность такой ПЛИС будет Кхп сис-
темных вентилей.
Рис. 7.24. Структура организации связей цифровых узлов через FPIC-элементы
В реальных кристаллах ПЛИС не все имеющиеся вентили могут быть ис-
пользованы в конкретном проекте. Их возможное число называется пользо-
вательским количеством вентилей. Оно в определенной мере зависит от
сложности проекта, т. к. с этим связана топология соединений элементов
ПЛИС. Регулярность структуры внутренних соединительных линий и их ог-
раниченное число приводит к тому, что при реализации сложных устройств с
большим количеством связей некоторые блоки ПЛИС не смогут быть задей-
ствованы. Это, в частности, связано с тем, что имеющиеся в области их рас-
положения линии связи должны будут востребованы для соединения других
узлов и блоков.
В настоящее время единой методики оценки сложности ПЛИС нет, т. к. ве-
дущие фирмы-производители занимают в этом вопросе неодинаковые пози-
ции. Тем не менее, в справочных материалах приводятся данные о том, что
современные ПЛИС FPGA фирмы Xilinx содержат на одном кристалле
Программируемые логические интегральные схемы
495
десятки миллионов эквивалентных вентилей, a CPLD — до десятков тысяч
макроячеек.
Быстродействие ПЛИС оценивается либо по величине задержки распростра-
нения сигнала по конкретным путям, либо максимально возможной частотой
работы схемы в целом (системная частота), либо максимальной частотой пе-
реключения счетного триггера, собранного на имеющихся в составе ПЛИС
вентилях. Использование современных технологий позволяет реализовать
вентили с задержками менее одной наносекунды и обеспечить рабочие час-
тоты порядка двухсот и более мегагерц при напряжениях питания менее 3 В.
Процедура проектирования цифрового устройства на ПЛИС заключается
в организации связей между имеющимися элементами и блоками. Реализация
таких связей является чисто технической задачей, которая решается с помо-
щью специальных программаторов. Под их управлением в требуемые участ-
ки кристалла подаются электрические импульсы, под действием которых
создаются либо разрушаются токопроводящие перемычки.
Вследствие огромной функциональной сложности ПЛИС использование
обычных подходов, применяемых для разработки узлов на микросхемах ма-
лой и средней степени интеграции, невозможно. Это приводит к необходи-
мости использования средств автоматизированного проектирования и соот-
ветствующих программ, к примеру, пакета — MAX+PLUS П для схем фирмы
Altera, а также специальных языков программирования, в частности, VHDL,
Verilog AHDL и других.
Данные средства позволяют исключить необходимость проектирования сис-
темы с начального уровня, т. к. в составе САПР имеются библиотеки готовых
компонентов: счетчики, сумматоры и т. п., которые могут автоматически
воспроизводиться на кристалле.
Применение современных ПЛИС позволяет решить ряд задач, реализация
которых традиционными способами либо очень затруднительна либо вообще
невозможна.
Одно из таких направлений — это создание реконфигурируемых систем.
На практике довольно часто встречаются ситуации, когда те или иные блоки
аппаратуры работают поочередно. Например, в узлах кодирования и декоди-
рования данных, поступающих по одному каналу, эти операции не выполня-
ются одновременно. Поэтому в принципе не обязательно иметь два устройст-
ва — кодер и декодер, а можно использовать одно, которое в зависимости от
ситуации меняет вид выполняемой операции. Реализация этой идеи возможна
при использовании ПЛИС с триггерной памятью конфигурации. Если в соот-
ветствующие моменты времени производить перепрограммирование связей,
то одна и та же микросхема будет способна выполнять различные функции.
496
Гпава 7
Второе направление позволяет решать задачи логической эмуляции. Обычно
при разработке какого-либо устройства делается его прототип (макетный об-
разец) и с помощью реальных сигналов испытывается его работоспособ-
ность. При выявлении ошибок производится отладка и т. п., что является
достаточно длительным и дорогим процессом.
Работу цифрового устройства можно смоделировать на цифровой вычисли-
тельной машине. Такие модели легко корректируются при выявлении оши-
бок в проекте, обеспечивают возможность пошагового решения и т. д. Однако
существенным недостатком данного подхода является невозможность точно
оценить свойства и характеристики реальной аппаратуры при работе с реаль-
ными сигналами. Применение ПЛИС позволяет сочетать достоинства обоих
подходов, т. к. требуемая аппаратная система создается и переконфигуриру-
ется программно, но, в то же время, работает с физическими сигналами.
В этом случае результаты испытаний будут соответствовать реальной ситуации.
7.4. Периферийное сканирование
цифровых устройств
Одной из проблем, которая возникает при разработке сложных цифровых
устройств, в частности, на ПЛИС, является проверка их работоспособности,
в частности, выявление микросхем, служащих источником сбоев. Используя
стандартные подходы, сделать это затруднительно, т. к. микросхем на плате
может быть много, они электрически связаны между собой и, кроме того, не
ко всем контактам имеется свободный доступ, особенно, если устройство со-
брано на многослойной печатной плате.
Для решения задачи тестирования больших интегральных схем без физиче-
ского доступа к каждому их выводу разработана совокупность средств
и процедур периферийного сканирования BST (Boundary Scan Testing) по ин-
терфейсу JTAG (Joint Test Action Group). Такое тестирование возможно толь-
ко для микросхем, внутри которых имеется набор специальных ячеек пери-
ферийного сканирования BSC (Boundary Scan Cells) и схем управления их
работой (рис. 7.25).
Ячейки размещаются между каждым сигнальным внешним выводом микро-
схемы и контактной площадкой кристалла, связанной с входами и выходами
проверяемого устройства. Для обслуживания обычных выходных каскадов
потребуется одна ячейка, для каскада с тремя состояниями — две, а в случае
двунаправленного выхода — три. Во втором и третьем случаях это объясня-
ется необходимостью передавать на выходные каскады соответствующие
сигналы управления, кроме того, двунаправленный выход должен быть свя-
зан с каким-либо входным контактом кристалла.
Программируемые логические интегральные схемы
497
Режим
Рис. 7.25. Структура цифрового устройства с элементами периферийного сканирования
Рис. 7.26. Структура связей ячеек периферийного сканирования
с контактами кристалла в рабочем режиме
498
Гпава 7
Ячейки сканирования могут работать в различных режимах. В рабочем ре-
жиме (рис. 7.26) они пропускают входные сигналы к контактным площадкам
кристалла, а выходные к выводам микросхемы. При этом функционирование
устройства происходит обычным образом.
В режиме тестирования выделяется несколько этапов. На первом (рис. 7.27)
прохождение сигналов от внешних выводов прекращается и набор BSC-ячеек
коммутируется в структуру, представляющую собой регистр сдвига, в кото-
рый последовательно загружаются требуемые данные и сигналы управления
состоянием выходов. При этом осуществляется ввод тестовых данных, ко-
манд и сигналов управления выходными каскадами.
Рис. 7.27. Структура связей ячеек периферийного сканирования
с контактами кристалла в режиме ввода данных и настройки выходов
На втором этапе тестирования (рис. 7.28) текущее содержимое ячеек регистра
сдвига фиксируется, данные и команды поступают на узел цифровой обработки,
а результаты записываются в ячейки периферийного сканирования, связанные
с контактными площадками выходов кристалла. На третьем этапе (рис. 7.29) ре-
зультаты обработки в последовательном виде выводятся для анализа.
Структура ячеек BSC, связанных с входными контактами микросхемы, пред-
ставлена на рис. 7.30. В зависимости от сигнала ’’Режим" ячейка либо сво-
бодно пропускает сигнал с входа на выход (контакт кристалла), либо переда-
ет сигнал, зафиксированный в триггере 72. Совокупность этих триггеров
образует параллельный регистр.
Программируемые логические интегральные схемы
499
Рис. 7.28. Структура связей ячеек периферийного сканирования с контактами кристалла
в режиме обработки данных и фиксации результата
Рис. 7.29. Структура связей ячеек периферийного сканирования с контактами кристалла
в режиме вывода результатов обработки
Рис. 7.30. Конфигурация ячеек периферийного сканирования
500
Гпава 7
В режиме ввода (на первом этапе тестирования) при соответствующем уров-
не сигнала 50 первого мультиплексора осуществляется передача на триггер
Г1 сигнала от предыдущей ячейки. В этом случае первые триггеры всех ячеек
связываются в структуру, представляющую собой регистр сдвига. При дру-
гом значении сигнала 50 реализуется режим параллельной записи и фикса-
ции в триггерах 71.
По положительному фронту сигнала тактирования текущее содержимое яче-
ек параллельного регистра на триггерах 71 переписывается и фиксируется
в параллельном регистре, образованном триггерами 72. Далее оно может
быть передано на входы ПЛИС. При такой организации ячейки сдвиги в ре-
гистре на первой группе триггеров не будут влиять на содержимое регистра
на второй группе. Аналогичным образом функционируют BSC-ячейки, свя-
занные с выходными контактами микросхемы.
Периферийное сканирование позволяет проверять работу самих микросхем,
а также правильность монтажных межсоединений между ними на печатных
платах. Последнее возможно при взаимодействии двух или нескольких мик-
росхем, имеющих JTAG-интерфейс. В ходе проверки тестирующая информа-
ция вводится в выходные BSC-ячейки одной микросхемы, а затем фиксиру-
ется во входных ячейках другой микросхемы, связанной с нею. Далее по
цепочке выходных ячеек она выводится и анализируется. При исправности
межсоединений выходные данные будут идентичны входным данным.
Контрольные вопросы
1. Какой из способов реализации логических функций обеспечивает мини-
мальную аппаратную избыточность?
2. Какова должна быть емкость накопителя запоминающего устройства для
реализации функций от шести логических переменных?
3. В чем отличие между ПЛМ и ПМЛ?
4. Сколько ключей содержит узел переключающего блока?
5. Что представляет собой токопроводящая перемычка в ПЛИС с триггер-
ной памятью конфигурации?
6. Какие устройства входят в состав специализированных аппаратных ядер?
7. Какие логические элементы входят в состав FPIC?
8. Что понимается под пользовательским количеством вентилей ПЛИС?
9. В каких режимах функционируют ячейки периферийного сканирования?
10. В каком виде вводятся данные и выводятся результаты при периферий-
ном сканировании микросхем?
Глава 8
Интерфейсные и вспомогательные
цифровые узлы
8.1. Периферийные узлы
цифровых устройств
Обмен данными в сложных цифровых устройствах, как правило, осуществля-
ется по шинам. представляющим собой систему физических линий (провод-
ников), по которым происходит передача и прием сигналов. Для сокращения
количества связей шины могут выполняться двунаправленными. При этом
по одним и тем же линиям организуется как передача сигналов от источни-
ков к приемнику, так и от устройств обработки к получателям. Для устране-
ния конфликтов обмен должен быть организован таким образом, чтобы в лю-
бой момент времени информационный поток в шине проходил только в одну
сторону.
Условно структура линии передачи при наличии входных сигналов А и В.
приемника ПР и устройства обработки УО может быть представлена, как по-
казано на рис. 8.1. Для разделения каналов источников данных используются
шинные формирователи ШФ, в простейшем случае представляющие собой
буферные элементы с тремя состояниями выходов.
При активизации выходов верхнего шинного формирователя происходит пе-
редача данных канала А к приемнику. Выходы формирователей ШФ2 и ШФЗ
должны при этом находиться в третьем состоянии. При активизации выходов
ШФ2 направление передачи сигналов на соответствующем участке линии
меняется на противоположное. Для исключения конфликтов передача сигна-
лов через ШФ1 должна быть заблокирована.
Обычно выходные каскады шинных формирователей делаются более мощ-
ными, чем у стандартных логических элементов, а во входных цепях уста-
навливаются триггеры Шмитта. В определенной степени это позволяет уст-
ранить влияние помех, присутствующих в линиях передачи.
502
Гпава 8
Рис. 8.1. Структура связи устройств при обмене данными по двунаправленной шине
Для буферирования двунаправленных шин используют двунаправленные
элементы, способные усиливать сигналы по мощности. Они представляют
собой группы из двух повторителей с возможностью перевода их выходных
каскадов в третье состояние. Вариант построения такого устройства приве-
ден на рис. 8.2.
Рис. 8.2. Структура устройства для буферирования двунаправленных шин
Интерфейсные и вспомогательные цифровые узлы
503
Здесь выход одного элемента подключен к входу второго и наоборот. При
наличии на управляющем входе логического нуля верхний элемент работает
в качестве передатчика сигналов слева направо. Выход нижнего элемента
при этом находится в третьем состоянии. Изменение значения сигнала управ-
ления приводит к появлению логического нуля на входе ЕО нижнего повто-
рителя, чем обеспечивается возможность передачи сигналов по линии справа
налево. Выход верхнего элемента при этом переводится в третье состояние.
Аналогичным образом можно связать двунаправленные шины с однонаправ-
ленными (рис. 8.3 и 8.4).
Рис. 8.3. Структура устройства для связи двунаправленной шины
с однонаправленными
Рис. 8.4. Структура устройства для связи однонаправленных шин
с двунаправленной
504
Гпава 8
Шинные формирователи с тремя состояниями выпускаются в интегральном
исполнении. В частности микросхема КР1533АП6 содержит 8 двунаправлен-
ных буферных элементов. Выходные токи каждого из них в состоянии логи-
ческого нуля составляют порядка 24 мА, а в состоянии логической единицы
около 3 мА. Микросхема КР1533ИП6 содержит четыре двунаправленных
элемента без инверсии, а КР1533ИП7 — четыре с инверсией данных.
Для буферирования однонаправленных шин могут использоваться как специ-
альные шинные формирователи (К1533АПЗ, АП4), так и обычные логиче-
ские элементы, работающие в режиме повторителя.
Использование цифровых устройств, выходы которых могут переводиться
в третье состояние, позволяет на их основе реализовывать схемы с расши-
ренными возможностями. Так система из двух параллельных регистров, объ-
единенных выходами, представляет собой аналог счетверенного мультиплек-
сора 2—>1 с памятью (рис. 8.5). Выбор группы сигналов, передаваемых
с входов, осуществляется переводом выходов соответствующего регистра
в активное состояние. Использование противофазных сигналов управления
устраняет конфликты между выходными сигналами.
Рис. 8.5. Структура мультиплексора с использованием параллельных регистров
Интерфейсные и вспомогательные цифровые узлы
505
На основе аналогичных устройств строятся более сложные системы передачи
сигналов, в частности параллельные периферийные адаптеры, структура од-
ного из вариантов которого приведена на рис. 8.6. Такое устройство обеспе-
чивает обмен многоразрядными данными между внешней системной шиной
данных (СШД) и группой шин А, В, С п D. Этот обмен происходит через
взаимодействие с внутренней шиной данных (ВШД).
Как показано в таблице функционирования (табл. 8.1), в зависимости от ком-
бинаций управляющих сигналов, возможна как передача сигналов из группы
шин А—D на системную, так и в обратную сторону. При поступлении еди-
ничного сигнала на вход CS связь шин между собой разрывается.
Системная
Внешние
Внутренняя
Рис. 8.6. Структура параллельного периферийного адаптера
Таблица 8.1. Таблица функционирования параллельного периферийного адаптера
CS S А, ^0 Операция CS S А1 ^0 Операция
0 0 0 0 ШД-И 0 1 0 1 я-шд
0 0 0 1 шд-я 0 1 1 0 С-Я11Д
0 0 1 0 ШД-4С 0 1 1 1 Р-Я11Д
0 0 1 1 ШД-эО 1 * * * Шины откл.
0 1 0 0 А-эШД
506
Гпава 8
8.2. Формирователи импульсов
на логических элементах
В цифровой технике используются лишь прямоугольные импульсные сигна-
лы, поэтому под формирователями импульсов понимаются узлы, которые,
сохраняя форму импульса, изменяют его длительность либо осуществляют
сдвиг во времени.
Простейшие формирователи имеют структуру, показанную на рис. 8.7. Здесь
под блоком, обозначенным т, представлен элемент, осуществляющий за-
держку входного сигнала на время т, меньшее длительности входного им-
пульса. В качестве таких элементов можно использовать интегрирующие це-
почки, а также группу последовательно соединенных инверторов либо
буферных вентилей (рис. 8.8).
Рис. 8.8. Структура неинвертирующего и инвертирующего элементов задержки
Если задержка прохождения сигнала в одном инверторе составляет т, то при
их четном количестве п , общая задержка без инверсии сигнала будет равна
т, а если п нечетное, то при задержке пт выходной сигнал окажется про-
инвертированным.
Интерфейсные и вспомогательные цифровые узлы
507
Временные диаграммы работы варианта формирователя при использовании
логического элемента 2И приведены на рис. 8.9. Так как высокий уровень
напряжения формируется лишь при наличии сигналов логических единиц на
обоих входах, то длительность выходного импульса в этом случае окажется
на т меньше, чем входного. В случае использования инвертирующего элемен-
та задержки длительность выходного импульса окажется равной ее величине,
т. к. логические единицы на обоих входах появятся лишь на время т по пе-
реднему фронту входного сигнала.
Рис. 8.9. Формирователь импульсов с использованием элемента 2И
Выходной сигнал элемента 2ИЛИ принимает единичное значение, если на
любом из входов или на обоих одновременно присутствуют логические еди-
ницы. При его использования в формирователе длительность выходного
импульса окажется на т больше, чем входного, если элемент задержки неин-
вертирующий, и появится импульс низкого логического уровня длительно-
стью т в случае использования инвертирующего (рис. 8.10).
У элемента логической неравнозначности (сумматора по модулю два) еди-
ничный сигнал на выходе появляется при неравенстве входных. Отсюда сле-
дует, что формирователь с таким элементом будет вырабатывать короткие
импульсы длительностью т по фронту и спаду входного сигнала (рис. 8.11).
На практике в цепочках из небольшого количества логических элементов
трудно обеспечить задержки на время, большее сотен наносекунд. В то же
время достаточно часто возникает необходимость формирования импульсов
с длительностями порядка микросекунд и более.
508
Гпава 8
Рис. 8.10. Формирователь импульсов с использованием элемента 2ИЛИ
Рис. 8.11. Формирователь импульсов
с использованием элемента логической неравнозначности
Интерфейсные и вспомогательные цифровые узлы
509
В этом случае можно использовать формирователь, представленный на
рис. 8.12. Здесь в качестве элемента задержки выступает интегрирующая це-
почка, состоящая из резистора R и конденсатора С. Из временных диаграмм
работы такой схемы следует, что в отсутствие входного сигнала на выходе
элемента НЕ присутствует высокий уровень и конденсатор окажется заря-
женным практически до напряжения логической единицы. Сигнал на выходе
схемы будет равен нулю.
Рис. 8.12. Формирователь импульсов с использованием интегрирующей ЯС-цепочки
и временные диаграммы его работы
При поступлении на вход положительного импульса инвертор перейдет в нуле-
вое состояние, и конденсатор начнет разряжаться через его выходной каскад
510
Гпава 8
с постоянной времени т ~ RC. Пока напряжение в точке ”/?" не станет ниже
порога переключения I/* элемента 2И, сигналы на его входах воспринима-
ются как логические единицы и в течение этого времени (Ги) на выходе
формируется высокий уровень напряжения.
Далее сигнал на нижнем входе элемента 2И перейдет в область, восприни-
маемую как уровень логического нуля, он переключится в нулевое состояние,
а конденсатор будет продолжать разряжаться в течение всей длительности
входного импульса. По его окончании система вернется в исходное состоя-
ние, однако для этого понадобится время, называемое временем восстанов-
ления (7\), которое требуется для заряда конденсатора.
Ускорить процесс восстановления можно, уменьшив постоянную времени
цепи перезаряда, в данном случае величину сопротивления R. Для этой цели
параллельно резистору включается диод, как показано на схеме штриховой
линией (см. рис. 8.12). Он открывается, когда напряжение на выходе инвер-
тора становится более положительным, чем на верхней обкладке конденсато-
ра, его небольшое прямое сопротивление шунтирует резистор, чем обеспечи-
вается ускорение процесса заряда.
Разряд конденсатора происходит по экспоненциальному закону, описывае-
мому соотношением
__t_
U(t) = t/вых - (t/вых - t/B°b.x )(1 -exp ), (8.1)
где t/BbIX и t/BbIX напряжения логического нуля и единицы. Уровень порога
переключения {/* инвертора и схемы 2И достигается за время, равное дли-
тельности импульса Ти, откуда
ти
“(t/вых-^в°ых)(1-ехр RC). (8.2)
Раскрыв скобки и прологарифмировав, получим
t/1 -U°
Т„ = RC In вь'х вых . (8.3)
и*-и"
вых
Считая напряжение логического нуля равным нулю, а порог переключения
* I/1
I/ = , длительность импульса можно определить по формуле
Тн = ЯС In 2 = 0,7 ЯС.
Интерфейсные и вспомогательные цифровые узлы
511
При расчете параметров такого формирователя следует учесть ряд обстоя-
тельств. На вход элемента 2И поступает медленно меняющееся напряжение,
что может вызвать его паразитную генерацию и появление пачки импульсов
на спаде выходного сигнала. Использование ТТЛ- и ТТЛШ-вентилей накла-
дывает определенные ограничения на максимальную величину сопротивле-
ния резистора, а для КМОП на минимальную.
Это связано с тем, что через входную цепь ТТЛ-элемента протекает ток, ко-
торый вызывает падение напряжение на резисторе. Если при низком уровне
сигнала на выходе инвертора оно превысит максимальное значение потен-
циала логического нуля, то на входе схемы 2И будет присутствовать сигнал,
воспринимаемый как единичный, и длительность выходного импульса ока-
жется равной длительности входного.
В первом приближении максимальное сопротивление резистора определяется
0 2В
соотношением /?тах ~—----==300 Ом. Напряжение 0,2 В в числителе соот-
1,6 мА
ветствует выходному уровню логического нуля ненагруженного вентиля.
При использовании КМОП-элементов небольшие сопротивления резистора
могут вызвать перегрузку выходного каскада вентиля и нарушение режима
его работы. Максимальная величина его сопротивления теоретически не ог-
раничена, т. к. входные токи КМОП-вентилей пренебрежимо малы.
Еще один вариант формирователя, уменьшающий длительность входного
импульса, использует дифференцирующую цепочку, и временные диаграммы
его работы представлены на рис. 8.13.
Во время действия положительного фронта входного сигнала скачок напря-
жения через разряженный конденсатор поступает на логический элемент (по-
вторитель) и вызывает появление на его выходе сигнала логической едини-
цы. По мере заряда конденсатора напряжение на входе вентиля будет
уменьшаться, и, когда его уровень опустится ниже порога переключения, это
воспримется как появление сигнала логического нуля, что вызовет установку
на выходе аналогичного сигнала. Длительность импульса, формируемого та-
кой схемой, равна Т -QJRC .
В момент исчезновения входного сигнала конденсатор, заряженный до на-
пряжения t/BX -t/0, окажется подключенным параллельно входу логического
элемента, где появится отрицательный потенциал, уменьшающийся по мере
разряда конденсатора до величины /вх/?. Установка диода или его наличие
в структуре логического элемента позволяет снизить длительность процесса
восстановления (это показано на рисунке штриховой линией).
512
Гпава 8
Рис. 8.13. Формирователь импульсов с использованием дифференцирующей ЯС-цепочки
и временные диаграммы его работы
Рассмотренные формирователи позволяют преобразовать относительно
длинный входной импульс в более короткий выходной. В ряде случаев тре-
буется решить обратную задачу. Такие устройства могут быть реализованы
либо с использованием времязадающих цепочек с разными постоянными
времени заряда и разряда или введением в схему цепи положительной обрат-
ной связи.
Один из вариантов формирователя второго типа выглядит, как показано на
рис. 8.14. В исходном состоянии через резистор R вход инвертора подклю-
чен к положительному полюсу источника питания и на его выходе формиру-
ется напряжение логического нуля. Оно совместно с нулевым входным сиг-
налом поступает на элемент 2ИЛИ-НЕ, что приводит к появлению на его
выходе (в точке "а") высокого уровня напряжения. Такое состояние является
устойчивым. Конденсатор С при этом практически разряжен, т. к. обе его об-
кладки имеют высокий потенциал.
Приход положительного фронта входного импульса переводит элемент
2ИЛИ-НЕ в нулевое состояние, а поскольку заряд на конденсаторе мгновенно
Интерфейсные и вспомогательные цифровые узлы
513
измениться не может, то аналогичный скачок напряжения появится и на вхо-
де инвертора.
Рис. 8.14. Формирователь импульсов с использованием цепи обратной связи
и временные диаграммы его работы
Это вызовет формирование на его выходе единичного сигнала, который по
цепи обратной связи поступит на верхний вход 2ИЛИ-НЕ. Новое состояние
устройства сохранится, пока на нем будет поддерживаться сигнал логической
единицы.
С данного момента времени конденсатор С начнет заряжаться по цепи —
плюс источника питания, резистор, выходной каскад элемента ИЛИ-НЕ
(рис. 8.15). Напряжение на его правой обкладке станет повышаться, и, когда
оно достигнет порога переключения, инвертор перейдет в состояние логиче-
ского нуля. Этот сигнал поступит на верхний вход элемента ИЛИ-НЕ,
что приведет к его переходу в единичное состояние и возврату устройства
514
Гпава 8
в исходное. Длительность сформированного импульса определяется соотно-
шу1
шением Ги «ЯСIn—
и
Рис. 8.15. Цепи заряда и разряда времязадающего конденсатора
Из-за того, что к этому моменту на конденсаторе сохраняется некоторый за-
ряд, уровень сигнала в точке скачком увеличится и станет равным
t/выхтечение времени, которое называется временем
восстановления, на входе инвертора будет действовать напряжение, превы-
шающее потенциал источника питания. Для уменьшения длительности этого
процесса в схему вводится диод VD, который в момент скачка напряжения
откроется и образует цепь разряда конденсатора, обладающую малым сопро-
тивлением.
8.3. Генераторы цифровых сигналов
на логических элементах
Такие генераторы являются источниками однополярных прямоугольных им-
пульсов определенной длительности с заданной частотой следования. Они
подразделяются на две группы: автогенераторы и преобразователи частоты.
Первые после подключения к источнику питания формируют последователь-
ность импульсов с некоторой частотой /0, а частота сигналов на выходе вто-
f
рых определяется соотношением / = —К, где М и К целочисленные коэф-
м
фициенты.
Любой автогенератор может быть представлен как система, состоящая из
усилителя с коэффициентом усиления Км = --—— , охваченного цепью об-
Д^вх
Интерфейсные и вспомогательные цифровые узлы
515
ратной связи с коэффициентом передачи 0ОС =—— (рис. 8.16). Коэффици-
^вых
ент передачи такой системы определяется соотношением
1Г
1Хиос
Д£/вых ____
*ис "1-М/
(8.4)
где Ки «о)= Ки (со)/ф‘(ш) , (со) = Рое (со)Л(ш). (8.5)
Рис. 8.16. Структура усилителя с обратной связью
В общем случае коэффициенты усиления и передачи цепи обратной связи
зависят от частоты и описываются комплексными функциями. Физически это
означает, что между входными и выходными сигналами имеются фазовые
сдвиги. С учетом данного обстоятельства формула для коэффициента пере-
дачи усилителя с обратной связью примет вид:
КМос (®)
К, (ш)Л-(“>
(8.6)
Из (8.6) следует, что при определенных условиях знаменатель дроби может
обратиться в ноль и коэффициент усиления системы станет равным беско-
нечности. В этом случае при нулевом входном сигнале уровень выходного
может быть отличен от нуля, что и является свойством и особенностью гене-
ратора.
Данная ситуация реализуется, если
(8.7)
Фк (со)фр (со) = 2£л,
где к — любое целое число. Это связано с тем, что выражение
=cosjc + isinx будет равно единице при л = 0,2л,4л, ...2кп.
516
Гпава 8
Первое соотношение называется условием самовозбуждения по амплитуде
и означает, что потери в цепи обратной связи полностью компенсируются
усилителем. Второе является условием самовозбуждения по фазе. При его
выполнении суммарный сдвиг фаз между входным и сигналом обратной свя-
зи таков, что они суммируются. Это соответствует наличию положительной
обратной связи, когда сигнал обратной связи находится в фазе с входным.
Если данные условия выполняются на какой-либо одной частоте f\ =
Ц>1
2л
то
система будет формировать сигнал, в спектре которого содержится лишь од-
на компонента, т. е. выходное напряжение должно иметь синусоидальную
форму. Когда эти условия выполняются сразу на нескольких частотах, то од-
новременно будет генерироваться набор синусоидальных сигналов с соответ-
ствующими частотами, амплитудами и фазами.
Отсюда следует, что для формирования периодической последовательности
импульсов прямоугольной формы с,частотой /0 условия самовозбуждения
должны выполняться для /0,3/0,5/0 и т. д., поскольку все эти компоненты
содержатся в спектре такой последовательности.
В качестве активного узла (усилителя) в генераторах цифровых сигналов
обычно используются простейшие логические элементы, в частности, инвер-
торы. При определенных условиях они могут выполнять функции усилителя
с фазовым сдвигом л и коэффициентом усиления до нескольких сотен. При-
мерная форма выходной характеристики инвертора и зависимость его коэф-
фициента усиления Ки = А^ВЬ|Х от уровня входного сигнала приведены
Д^вх
на рис. 8.17.
Из приведенных графиков следует, что в диапазонах входных и выходных
сигналов, соответствующих уровням логического нуля и единицы, коэффи-
циент усиления инвертора практически равен нулю. Лишь для напряжений,
близких к порогу переключения, когда все транзисторы вентиля работают
в активном режиме, он может принимать достаточно большие значения.
Чтобы использовать инвертор в качестве элемента генератора, его требуется
перевести в активный режим, подав на его вход напряжение, близкое к поро-
гу переключения, которое для ТТЛ-схем составляет 1,2—1,4 В. Так как вход-
ной ток при таком напряжении практически равен нулю, то это можно сде-
лать, установив, как показано на рис. 8.18, делитель напряжения на
/?2 *
резисторах 7?1, R2, подобрав их таким образом, чтобы Е-----= U*.
R1 + R2
Интерфейсные и вспомогательные цифровые узлы
517
Рис. 8.17. Передаточная характеристика и зависимость коэффициента усиления
логического элемента-инвертора от уровня входного сигнала
Рис. 8.18. Способы перевода инвертора в активный режим
Второй вариант формирования напряжения смещения отличается тем, что
о тт тт №
резистор /?1 подключается к выходу инвертора. Здесь с/вх ~ с/вых---.
/?1 + /?2
В третьем варианте используется лишь один резистор, который является эле-
ментом параллельной отрицательной обратной связи по напряжению, вслед-
ствие чего на выходе оно будет автоматически поддерживаться на уров-
не[/пк1У » L/* + l^R ~ U*. Это объясняется тем, что любые изменения
DDlA DA
выходного напряжения передаются на вход, а поскольку активным элемен-
том является инвертор, то рост входного сигнала приведет к снижению
518
Гпава 8
выходного сигнала и наоборот. Данный вид обратной связи нс влияет на ко-
эффициент усиления по напряжению, уменьшая его лишь по току.
Таким образом, если в качестве усилительного элемента использовать инвер-
тор (рис. 8.19), работающий в активном режиме, ввести цепь обратной связи
с фазовым сдвигом, равным л, и коэффициентом передачи, большим
Рос > —, то схема должна функционировать как автогенератор. Элементом
обратной связи может выступать и инвертирующий усилитель, т. е. анало-
гичный инвертор, работающий в активном режиме. При этом суммарный фа-
зовый сдвиг окажется равным 2л, а условие самовозбуждения по амплитуде
выполнится с большим запасом.
Рис. 8.19. Использование инвертора в качестве элемента обратной связи
Однако на практике данная система как автогенератор работать не будет. Это
связано со специфической зависимостью коэффициента усиления вентиля от
уровня сигнала. Он становится практически равным нулю, когда входное на-
пряжение находится в зонах, соответствующих логическому нулю и единице.
При этом нарушаются условия самовозбуждения по амплитуде, т. к. КМКМ « 1.
В такой схеме действует положительная обратная связь по постоянному току,
в связи с чем она может находиться лишь в двух устойчивых состояниях.
Если на входе первого инвертора напряжение равно нулю, то на его выходе
и соответственно на входе второго оно будет иметь высокий уровень, а на-
пряжение на выходе второго инвертора и на входе первого окажется нуле-
вым. Аналогичная картина получится, если предположить, что на входе при-
сутствует напряжение логической единицы. Формально можно считать, что
при этом генерируется сигнал с нулевой частотой.
Превратить данную схему в автогенератор можно, ограничив диапазон изме-
нения входных и выходных напряжений, чтобы вентили все время находи-
Интерфейсные и вспомогательные цифровые узлы
519
лись в активной области, либо принудительно выводить их из состояний, при
которых коэффициенты усиления обращаются в нуль. Однако в первом случае
выходные сигналы не будут соответствовать стандартным значениям уровней
логического нуля и единицы. Второй способ реализуется устранением обрат-
ной связи по постоянному току с сохранением ее по переменному, для чего, как
показано на рис. 8.20, используются разделительные конденсаторы.
Рис. 8.20. Схема автоколебательного мультивибратора
на логических элементах
В несколько видоизмененном виде схема данного устройства может быть
представлена на рис. 8.21. Ее конфигурация похожа на схему транзисторного
мультивибратора, однако здесь в качестве ключей выступают инверторы.
Элементы схемы обычно выбираются попарно одинаковыми.
Рис. 8.21. Вариант конфигурации схемы автоколебательного мультивибратора
на логических элементах
Работа такого устройства может быть описана следующим образом. Пусть
в исходном состоянии на первом выходе присутствует сигнал логической
520
Гпава 8
единицы, на втором — нуля, на входе левого инвертора напряжение равно
нулю, а на входе правого близко к (/ьых .
Практически разряженные конденсаторы С1 и С2 начнут заряжаться по це-
пям, которые показаны на рис. 8.22, а (без учета резисторов R2, а также
входных и выходных сопротивлений вентилей). Потенциал входа левого ин-
вертора (Вх1) станет увеличиваться, а напряжение на входе второго инвер-
тора будет падать. Через некоторое время напряжение на Вх1 превысит по-
рог переключения вентиля (/0, а напряжение на втором входе станет меньше
его. При этом оба инвертора перейдут в противоположные состояния.
нЧН
и° иык.2
ЯЫ Вх. 1 Я?
Вх.2 /?1.2
и0
Рис. 8.22. Цепи заряда и разряда конденсаторов автоколебательного мультивибратора
на логических элементах
Так как разность потенциалов на обкладках конденсатора мгновенно изме-
ниться не может, то скачки напряжения, возникающие на выходах инверто-
ров, поступят на соответствующие входы. Конденсаторы начнут перезаря-
жаться (рис. 8.22, б), вследствие чего потенциал первого входа станет падать,
а второго увеличиваться. В момент времени, когда они достигнут порогов
переключения логических элементов, те перейдут в противоположные (ис-
ходные) состояния и процессы будут периодически повторяться. Штриховы-
ми линиями на временных диаграммах (рис. 8.23) показан ход перезаряда
конденсаторов при наличии на входах вентилей антизвонных диодов.
Частота следования прямоугольных импульсов, формируемых такой схемой,
зависит от параметров всех элементов, входящих в состав времязадающих
цепей, но в основном определяется емкостью конденсаторов и сопротивле-
ниями резисторов /?1. Их сопротивления должны быть не больше либо не
меньше определенных значений, что зависит от свойств логических элемен-
тов. В частности для вентилей серии К155 при R2 = 1 кОм, R1 = 2 кОм часто-
та генерируемых колебаний в килогерцах может быть определена из соотно-
шения f ~ 1/1,6С, если емкость учитывается в микрофарадах.
Интерфейсные и вспомогательные цифровые узлы
521
Рис. 8.23. Временные диаграммы работы автоколебательного мультивибратора
на логических элементах
Рис. 8.24. Принципиальная схема автоколебательного мультивибратора
с одним времязадающим конденсатором
Обратную связь по постоянному току можно разорвать в одном месте схемы,
и при измененной конфигурации цепи смещения она примет вид, представ-
ленный на рис. 8.24. Если считать, что в исходном состоянии напряжение
в точке равно нулю, то в точке ”6” оно будет иметь высокий уровень, а на
выходе второго инвертора опять будет нулевым. В данной ситуации разность
потенциалов на обкладках конденсатора равна нулю, и он начнет заряжаться
через резистор R и выходное сопротивление первого инвертора, находящего-
ся в состоянии логической единицы (рис. 8.25). Параллельно конденсатору
оказывается подключенным входное сопротивление инвертора и с учетом
того, что входной ток логического нуля вытекает из соответствующей цепи
ТТЛ-элемента, постоянная времени заряда конденсатора будет определяться
соотношением т ~ СГ(/? + Я* ) || R® |.
I х DDIA ' 11 DA I
522
Гпава 8
Рис. 8.25. Цепи заряда и разряда времязадающего конденсатора
Когда напряжение на входе первого инвертора достигнет порога переключе-
ния, его состояние изменится на противоположное. При этом в точке "6" поя-
вится низкий уровень напряжения, а на выходе второго инвертора сформиру-
ется сигнал логической единицы.
Вследствие того, что разность потенциалов на обкладках конденсатора мгно-
венно измениться не может, в момент переключения второго инвертора на
входе первого логического элемента сформируется скачок напряжения вели-
чиной t/вых “^вых- Конденсатор начнет перезаряжаться через резистор R
и выходное сопротивление инвертора, находящегося в состоянии логической
единицы. Постоянная времени цепи перезаряда будет равна т ~ C(R + /?вых).
Уменьшающийся потенциал точки "а" через время Тх достигнет порога пе-
реключения логического элемента, и схема перейдет в исходное состояние.
На входе первого инвертора появится отрицательный скачок напряжения ве-
личиной t/BbIX -t/BbIX и конденсатор станет перезаряжаться. Когда напряже-
ние в точке "а" достигнет порога переключения [/0, схема изменит свое со-
стояние на противоположное, и эти процессы будут периодически повторяться.
Как следует из временных диаграмм, приведенных на рис. 8.26, длительность
формируемого схемой положительного импульса больше интервала времени,
в течение которого напряжение близко к нулю. Это связано с разными значе-
ниями постоянных времени цепей перезаряда конденсатора. При величине
сопротивления R ~ 390 Ом , частота выходного сигнала может быть рассчи-
тана по формуле f~—-^02— (Гц). Применение КМОП-элементов, у кото-
С(мкФ)
рых входные токи практически отсутствуют (/?вх ~ 00), устраняет асиммет-
рию и позволяет использовать резисторы с относительно высокими
значениями сопротивлений.
Интерфейсные и вспомогательные цифровые узлы
523
Рис. 8.26. Временные диаграммы работы автоколебательного мультивибратора
В моменты бросков тока на начальных этапах перезаряда конденсаторов вы-
ходные каскады инверторов работают с перегрузкой, что приводит к сниже-
нию уровня логической единицы. Временные диаграммы сигналов с учетом
этого обстоятельства представлены на рисунке штриховыми линиями. Для
получения стандартных значений уровней к выходу генератора может быть
подключен формирующий каскад, на третьем логическом элементе.
Генераторы с запаздывающей обратной связью
Разновидностью генераторов импульсных колебаний являются генератор
с запаздывающей обратной связью, структура которого приведена на
рис. 8.27. Здесь в цепи обратной связи используется элемент, задерживаю-
щий появление выходного сигнала относительно входного на время т.
Задержка во времени эквивалентна появлению фазового сдвига, величина
т
которого определяется соотношением ф = 2л у = 2л/т. Отсюда следует, что
на некоторых частотах фазовый сдвиг фт станет равным л, и при использо-
вании инвертирующего усилителя и цепи обратной связи с фр = 0 в схеме
будет выполняться условие самовозбуждения по фазе.
Коэффициент передачи такой системы определяется соотношением
. Кие‘п
Uoc~
(8.8)
Знаменатель обращается в ноль, если Р^/Су = 1 и е = 1. Учитывая,
что е~'х =cosx-isinx, это произойдет при 2 л/т-п = 0,2л,4л,...2Лл, откуда
524
Гпава 8
следует, что частоты, для которых будут выполняться условия самовозбуж-
, г 2* + 1
дения по фазе, равны fk =----. Если при этом выполнены условия само-
2т
возбуждения по амплитуде, то система начнет генерировать набор синусои-
дальных сигналов с частотами fk и суммарный сигнал может иметь
прямоугольную форму.
Рис. 8.27. Структура автогенератора с запаздывающей обратной связью
и трансформация временного сдвига в фазовый сдвиг
При использовании в качестве инвертирующего усилителя идеального ин-
вертора, не вносящего задержек, частота следования прямоугольных импуль-
сов в такой схеме будет равна 1/2т.
Появление логического нуля на входе инвертора переведет его в единичное
состояние, но этот сигнал поступит на его вход через время т. На выходе
сформируется нулевой уровень, который через время т поступит на вход
и т. д. (рис. 8.28).
Если в качестве усилителя применен инвертор с временем переключения т,
а элемент задержки выполнен на группе из четного количества последова-
Интерфейсные и вспомогательные цифровые узлы
525
тельно соединенных инверторов, то простейший вариант такого генератора и
временные его диаграммы работы будут иметь вид, представленный на
рис. 8.29. Частота следования его выходных сигналов равна 1/6тлэ . Увели-
чение периода колебаний на 2т объясняется тем, что первый инвертор вно-
сит задержку т при формировании как положительного, так и отрицательно-
го фронтов сигнала.
Рис. 8.28. Временные диаграммы работы автогенератора
с запаздывающей обратной связью
Рис. 8.29. Вариант автогенератора с запаздывающей обратной связью на инверторах
и временные диаграммы его работы
526
Гпава 8
Для вентилей серии К155 с задержками порядка 20 нс, частота генерируемых
колебаний составит около 16 МГц. Уменьшить ее можно, лишь увеличивая
задержку в цепи обратной связи путем добавления цепочек из четного числа
инверторов либо замедлением процесса их переключения. Второй вариант,
приведенный на рис. 8.30, реализуется установкой конденсатора небольшой
емкости между входом и выходом любого из инверторов. В генераторах та-
кого типа сигналы можно снимать с выхода любого из элементов, они будут
идентичны, но сдвинуты друг относительно друга на соответствующие ин-
тервалы времени.
Рис. 8.30. Структура генератора с запаздывающей обратной связью
с уменьшенной частотой следования выходных сигналов
Генераторы на триггере Шмитта
Достаточно часто в качестве активного элемента генераторов прямоугольных
импульсов используется инвертирующий триггер Шмитта. В отличие от
обычного инвертора он обладает гистерезисной характеристикой, т. е. порог
переключения из одного состояния в другое зависит от направления измене-
ния входного напряжения (рис. 8.31). Для стандартных ТТЛ-вентилей порог
переключения составляет 1,34-1,5 В, а у элемента с гистерезисной характери-
стикой Uq « 1,6-5-1,8 В, a Uq =0,8-5-0,9 В.
Рис. 8.31. Передаточные характеристики инвертора и инвертирующего триггера Шмитта
Интерфейсные и вспомогательные цифровые узлы
527
Принципиальная схема варианта генератора на триггере Шмитта и времен-
ные диаграммы его работы приведены на рис. 8.32. Если в исходном состоя-
нии конденсатор разряжен (1/вх = 0), то на выходе логического элемента
присутствует напряжение высокого уровня 1/’Ь|Х. Конденсатор начнет заря-
жаться (рис. 8.33), и потенциал входа инвертора станет возрастать по закону
__£_
Uc(t) = U\bnS\-e«C). (8.9)
Рис. 8.32. Принципиальная схема и временные диаграммы работы генератора импульсов
с использованием триггера Шмитта
Рис. 8.33. Цепи заряда и разряда конденсатора в генераторе импульсов
на основе триггера Шмитта
Когда он достигнет порога срабатывания t/0, триггер Шмитта переключится
в противоположное состояние.
Заряженный к этому моменту до С/о конденсатор начнет разряжаться через
резистор R и выходной каскад логического элемента, напряжение на котором
равно С/вых . Процесс разряда описывается соотношением
_t_
Uc(t) = U°WK+(U'0-U°tux)e~^.
528
Гпава 8
Когда напряжение на конденсаторе достигнет нижнего порога переключения
триггера Шмитта, он перейдет в исходное состояние, далее процессы будут
периодически повторяться и на выходе сформируется последовательность
прямоугольных импульсов с периодом Т = Т! +т2 » зависящим от параметров
элементов схемы.
Длительность интервала Tj можно определить из формулы, описывающей
процесс разряда конденсатора, учитывая, что напряжение на нем к концу.это-
го промежутка времени станет равным t/0. Таким образом,
откуда = ^о~^вых) и т . (8.12)
(f/o-^x) (^о-С/в°ых)
Длительность т2 положительного импульса определяется из соотношения,
описывающего заряд конденсатора, с учетом того, что он начинается от ис-
ходного напряжения U'o под действием разности потенциалов 1/’ых -Uq. Та-
ким образом, в установившемся режиме
1/С(0 = 1/о +(^ых"^0)(1-^ЛС)- (8.13)
Так как за время т2 конденсатор зарядится до напряжения (/0, то
Щ =U'O +(t/’blx-t/o)(l-^)- (8.14)
Откуда 1-е RC = wLx-u'o) (8.15)
и, следовательно, т2 = ЯС In . (8.16)
Для триггера Шмитта ТТЛ-типа т( = 0,64 ЯС, т2 = 0,42 ЯС, при этом следует
иметь в виду, что сопротивление резистора должно быть ограничено сверху
величиной порядка одного килоома.
Форма выходных колебаний такого генератора несимметрична, что объясня-
ется соответствующей зависимостью длительностей интервалов Т, ,Т2 от по-
рогов срабатывания триггера Шмитта. Симметрия будет наблюдаться лишь
Интерфейсные и вспомогательные цифровые узлы
529
при выполнении условия Uq + Uq ~^вЬ,х ’ которое в стандартном триггере
Шмитта не реализуется. Сформировать колебания симметричной формы
можно, переключая постоянные времени т = RC при заряде и разряде кон-
денсатора либо схемотехнически реализовав триггер Шмитта с заданным со-
отношением порогов переключения.
В первом случае (рис. 8.34) вводится цепочка из дополнительного резистора
/?* и диода. В процессе заряда конденсатора напряжение на его верхней об-
кладке меньше, чем на выходе логического элемента, диод заперт, и данная
цепочка не влияет на работу схемы. Когда на выходе появляется нулевой
уровень, напряжение на входе оказывается более положительным, диод от-
крывается, и сопротивление цепи становится равным
DD
Яразр»—-7< Я. Раз-
к + к
ряд конденсатора произойдет быстрее, что приведет к уменьшению т.
Рис. 8.34. Схема генератора на триггере Шмитта
с симметрированием формы выходных сигналов
Так как гистерезисная характеристика в триггере Шмитта формируется за
счет наличия положительной обратной связи, то его неинвертирующий вари-
ант можно построить, как показано на рис. 8.35.
R2
Рис. 8.35. Вариант неинвертирующего триггера Шмитта
530
Гпава 8
Для переключения логического элемента из одного состояния в другое необ-
ходимо, чтобы напряжение на его входе (/* стало больше либо меньше по-
рогового напряжения Uq. В данной схеме {/* будет зависеть не только от
уровня входного сигнала, но и от состояния выхода второго инвертора. При
нулевом выходном напряжении эквивалентная схема устройства без учета
входного сопротивления логического элемента выглядит, как показано на
рис. 8.36 слева, и U*x = Эт° напРяжение достигнет порога пере-
ключения Uq при
(8.17)
R2
Рис, 8.36. Цепи, определяющие пороги переключения триггера Шмитта
Если на выходе формируется сигнал логической единицы, то на вход инвер-
тора через резистор R2 будет поступать напряжение высокого уровня
(рис. 8.36) и
(/* = Сх - / • Л2 = U’ - ~U™ R2. (8.18)
ВЛ ВЫЛ ВЫЛ | J х z
В данном случае С/вх достигнет уровня порога переключения Uo вентиля,
если t/BX = U'0 , т. е.
Uo =U’ -ивых~и° R2. (8.19)
0 вь,х Я1 + Я2
Приведя это выражение к общему знаменателю, получим
U0R2 + t/07?l = U1ВыхR1 + l^c^2 - +U'0R2. (8.20)
Откуда U'o = + (8.21)
Интерфейсные и вспомогательные цифровые узлы 531
Ширина петли гистерезиса в таком устройстве составит
D1
ДС7=(/0' -U'o =и[ьк — . (8.22)
В зависимости от типа используемых логических элементов на величины
сопротивлений резисторов должны накладываться соответствующие огранит
чения.
8.4. Генераторы
с кварцевой стабилизацией частоты
Особенностью рассмотренных генераторов является относительно низкая
стабильность частоты формируемых сигналов. Одной из причин этого явля-
ется сильная зависимость параметров логических элементов, а также рези-
сторов и конденсаторов от температуры. В то же время для построения изме-
рительных устройств, систем обмена данными, узлов синхронизации
требуются источники высокостабильных колебаний, частоты которых долж-
ны очень слабо зависеть от изменений температуры и влияния иных дестаби-
лизирующих факторов.
Как уже отмечалось, если в системе с усилителем, охваченным положитель-
ной обратной связью, условия самовозбуждения выполнены на одной часто-
те, то будет генерироваться синусоидальный сигнал с этой частотой. Данное
условие можно обеспечить, применяя в цепи обратной связи элементы с из-
бирательными свойствами, которыми, в частности, обладает колебательный
контур.
Подбором коэффициента усиления усилителя можно добиться, чтобы усло-
вие РОСКМ =1 выполнялось только на одной частоте f$, на которой и воз-
никнет генерация. Графически (рис. 8.37) это означает, что кривая, соответ-
ствующая зависимости РОСКМ от частоты, касается горизонтальной линии
с ординатой, равной единице лишь в одной точке.
Если по каким-либо причинам коэффициент усиления Км возрастет, то соот-
ветствующий график пойдет выше и условия самовозбуждения станут вы-
полняться для множества частот, лежащих в пределах от f' до f" (в случае
выполнения для них условия самовозбуждения по фазе). Это приведет к по-
явлению в спектре выходного сигнала дополнительных компонент и отли-
чию его формы от синусоидальной.
С другой стороны, данную ситуацию можно рассматривать, как способность
частоты принимать любое значение в диапазоне f' + f". Таким образом,
532
Гпаев 8
если, к примеру, с ростом температуры будут меняться условия самовозбуж-
дения по фазе, то начнет изменяться и частота генерируемого сигнала.
Рис. 8.37. Возможный диапазон генерируемых частот
при нестабильности петлевого усиления
Получить стабильное значение частоты можно, если условия самовозбужде-
ния выполняются для очень узкой полосы частот и центральная частота этого
диапазона остается неизменной при воздействии дестабилизирующих факто-
ров. Первое условие можно реализовать, используя в цепи обратной связи
высокоизбирательные элементы, имеющие узкую резонансную характери-
f
стику, т. е. обладающие высокой добротностью Q = —, где А/ — ширина
¥
полосы пропускания по уровню 0,7. Из второго условия следует, что пара-
метры избирательной системы должны быть неизменными, т. е. стабильными
(рис. 8.38), т. к. при изменении резонансной частоты соответственно станет
меняться и частота генерируемых колебаний.
Этим требованиям удовлетворяют так называемые кварцевые резонаторы.
Они представляют собой пластинки из кристаллов кварца, на поверхностях
которых нанесены металлические контактные площадки. Наличие у кварца
пьезоэлектрических свойств приводит к тому, что при сжатии или растяже-
нии вырезанной из него пластинки на ее краях появится разность потенциа-
лов того либо иного знака. Если же к металлизированным краям пластинки
приложить напряжение, то она сожмется или растянется в зависимости от его
полярности.
Кроме того, пластинка из кварца обладает свойством упругости, т. е. после
кратковременного воздействия электрического поля она вернется в исходное
Интерфейсные и вспомогательные цифровые узлы
533
состояние не сразу, а после достаточно большого числа колебаний. Частота
этих колебаний определяется геометрическими размерами пластинки, а вре-
мя их затухания — добротностью, которая вследствие малых внутренних по-
терь в кварце достигает очень больших значений.
Рис. 8.38. Зависимость генерируемой частоты
от нестабильности свойств избирательной цепи
При изменениях размеров кварцевой пластинки на ее обкладках будет возни-
кать переменная разность потенциалов, т. е. электрические колебания с час-
тотой, равной частоте механического резонанса. Если это напряжение уси-
лить и в фазе вновь подать на электроды кварцевого резонатора, то в такой
системе установится режим непрерывной генерации электрических колеба-
w г 1600- 3600
нии с частотой /0 «---------- кГц, где a — толщина пластинки в мил-
d
лиметрах. Конкретное значение частоты зависит как от направления, под ко-
торым вырезается пластинка по отношению к кристаллографическим осям,
так и от типа колебаний, которые могут быть колебаниями растяжения —
сжатия, кручения, изгиба и т. п.
Вследствие того, что коэффициент линейного расширения кварца очень мал,
размеры кварцевой пластинки при изменении температуры, а следовательно,
и ее резонансная частота будут меняться слабо. Коэффициент относительно-
Д/
го температурного изменения частоты ------ у кварцевых резонаторов со-
f)Д^
ставляет 10”6-10"81/град. Для обычных колебательных контуров эта вели-
чина на несколько порядков больше.
534
Гпава 8
Кварцевый резонатор при определенных условиях ведет себя подобно ко-
лебательному контуру и может быть представлен в виде эквивалентной
схемы, приведеннной на рис. 8.39, где Cq,Lg — эквивалентные емкость
и индуктивность, rq — сопротивление потерь, а Со — емкость электродов
и внешних проводников. Параметры этих элементов зависят от резо-
нансной частоты кварца, типа среза и вида колебаний. В частности,
для кварцевого резонатора с частотой 1 МГц, они имеют значения
Cq ~ 0,015 пФ, Lq ~ 1,5 Гн, rq « 5 Ом, Со = 5пФ. При этом добротность
Jbq/Cq ,
Q = ---- оказывается порядка 2-10, в то время как у обычного колеба-
тельного контура она не превышает нескольких сотен.
Рис. 8.39. Эквивалентная схема кварцевого резонатора
В эквивалентной схеме кварцевого резонатора можно выделить два колеба-
тельных контура — один последовательный с резонансной частотой
f -_____1
(8.23)
а другой — параллельный с частотой резонанса
/о -
(8.24)
2nL 4 0
V qCq+C0
Интерфейсные и вспомогательные цифровые узлы
535
На частоте последовательного резонанса полное сопротивление резонатора
близко к нулю, а на частоте параллельного стремится к бесконечности. Гра-
фики зависимости полного сопротивления кварцевого резонатора от частоты
показаны на рис. 8.40. В промежутке fq 4- /0 оно имеет индуктивный харак-
тер, а в остальной области частот — емкостной.
Рис. 8.40. Зависимость реактивного сопротивления кварцевого резонатора от частоты
Противоположные значения потенциалов на краях кварцевой пластинки воз-
никают, если на ее толщине d укладывается нечетное количество полуволн
деформации. При скорости их распространения v длины волн определяются
соотношением Л = —, и условия генерации будут выполняться, если
X
d = (2к 4-1)—. То есть автогенератор с одним и тем же кварцевым резонато-
ром может формировать сигнал как с частотой /=-~р так и с частотами
3/, 5/ и т. д. Если условия самовозбуждения выполняются лишь для одной
из них, то будет генерироваться синусоидальный сигнал, а если для всех, то
близкий к прямоугольному. Эквивалентная схема кварцевого резонатора для
всех частот выглядит одинаково, однако параметры элементов, входящих
в ее состав, будут зависеть от конкретного значения частоты.
536
Гпава 8
Один из вариантов кварцевого генератора на логических элементах пред-
ставляет собой мультивибратор, у которого конденсатор заменен кварцевым
резонатором (рис. 8.41). Здесь будет действовать обратная связь только по
переменному току, т. к. кварц является диэлектриком. Резистор выводит ин-
верторы в активный режим, и в схеме возникает колебательный процесс на
частоте последовательного резонанса кварцевой пластинки. Это связано
с тем, что только на этой частоте фазовый сдвиг в цепи обратной связи равен
нулю и эквивалентное сопротивление кварцевого резонатора минимально
(примерно равно rq), т. е. сигнал положительной обратной связи имеет мак-
симальный уровень. Так как дополнительных избирательных цепей в такой
схеме нет, то колебания возникнут на всех резонансных частотах кварца и их
форма на выходе генератора будет прямоугольной. В ряде случаев в схеме
параллельно второму инвертору устанавливают дополнительный резистор,
что облегчает процесс запуска генератора.
R
Рис. 8.41. Принципиальная схема кварцевого генератора
на логических элементах
Такая схема будет работоспособна при выполнении условия rq R, которое
при использовании ТТЛ-элементов выполняется лишь для кварцевых резона-
торов с частотами в единицы‘мегагерц и более. Это объясняется тем, что
с уменьшением резонансной частоты эквивалентное сопротивление rq воз-
растает, а величина сопротивления R ограничена сверху значениями в сотни
ом. При использовании стандартных КМОП-вентилей данные ограничения
отсутствуют, но возникают определенные проблемы с генерацией высоко-
частотных колебаний вследствие невысокого быстродействия таких логиче-
ских элементов.
Одна из разновидностей схем низкочастотных кварцевых генераторов на
КМОП логических элементах называется схемой Пирса (рис. 8.42) и требует
для своего построения лишь одного инвертора, работающего в активном
Интерфейсные и вспомогательные цифровые узлы
537
режиме, который обеспечивается введением резистора R сопротивлением
в несколько мегаом. Данное устройство представляет собой вариант генера-
тора по схеме емкостной трехточки. Здесь условия самовозбуждения будут
выполняться, если реактивное сопротивление между конденсаторами имеет
индуктивный характер. В этом случае фазовый сдвиг в цепи обратной связи
в определенной полосе частот становится равным л, т. е. в схеме действует
положительная обратная связь.
Рис. 8.42. Кварцевый генератор на КМОП-инверторе
Сопротивление кварцевого резонатора имеет индуктивный характер лишь
в диапазоне частот fq+fa, который очень мал вследствие того, что Со » Cq .
Данная схема будет генерировать последовательность прямоугольных им-
пульсов с частотой следования fq< f < fa. Подбором емкостей конденсато-
ров частоту можно в небольших пределах регулировать, т. к. эквивалентная
С С
емкость С = 1 добавляется к емкости резонатора Со, что несколько
уменьшает значение частоты fa.
Резистор RI имеет сопротивление порядка сотен килоом и служит для того,
чтобы относительно низкое выходное сопротивление инвертора не шунтиро-
вало низкочастотный кварцевый резонатор с большим значением rq.
538
Гпаев 8
Контрольные вопросы
1. Каковы основные режимы работы параллельного периферийного адаптера?
2. Посредством какого логического элемента можно сформировать импуль-
сы по обоим фронтам входного сигнала?
3. Для каких целей используются диоды в формирователях импульсов?
4. Почему невозможна генерация в цепочке из двух последовательно соеди-
ненных инверторов с замкнутой цепью обратной связи?
5. Почему возникает генерация в цепочке из трех последовательно соеди-
ненных инверторов с замкнутой цепью обратной связи?
6. В чем причины асимметрии формы колебаний генератора на триггере
Шмитта?
7. На какой из резонансных частот кварцевый резонатор обладает нулевым
сопротивлением?
8. Почему в кварцевом генераторе на логических элементах формируются
прямоугольные импульсные сигналы?
Глава 9
Элементы и системы отображения
цифровой информации
Для анализа работы цифровых устройств, особенно на стадии их отладки,
требуется иметь информацию о текущих значениях сигналов на соответст-
вующих выходах. Это можно сделать, используя осциллографы либо вольт-
метры. Однако более удобными для отображения состояния цифровых узлов
являются элементы, которые, как и сами устройства, могут находиться лишь
в двух визуально различимых состояниях. К ним относятся лампочки накали-
вания, электромеханические транспаранты, но наиболее приемлемыми по
ряду причин являются светодиоды и различные индикаторы на их основе.
9.1. Способы управления одиночными
светодиодными индикаторами
Светодиод представляет собой совокупность двух полупроводниковых слоев
разного типа проводимости с р - «-переходом между ними, который может
иметь достаточно сложную структуру. На принципиальных схемах он обо-
значается следующим образом (рис. 9.1), а его вольт-амперная характеристика
похожа на аналогичную для обычного полупроводникового диода (рис. 9.2).
К
Рис. 9.1. Условное обозначение светодиодного индикатора
При подаче на анод положительного, а на катод — отрицательного
потенциала светодиод работает в прямом направлении, при относительно
небольшом напряжении через него протекает ток и в области р - «-перехода
540
Гпава 9
генерируется электромагнитное излучение с определенной длиной волны.
Она определяет цвет свечения и зависит от ширины запрещенной зоны полу-
проводниковых материалов.
Рис. 9.2. Вольт-амперные характеристики светодиодов с разным цветом излучения
Прямое падение напряжения при заданном токе через светодиод будет тем
больше, чем короче длина волны. Как следует из вольт-амперной характери-
стики для светодиода с красным цветом свечения прямое падение напряже-
ния составляет порядка 1,6 В, для зеленого — около 2 В, а для светодиода
с голубым цветом оно порядка 4—6 В. Для обеспечения достаточной яркости
ток через светодиоды должен быть порядка 10 мА. Его верхнее значение ог-
раничено свойствами конкретного прибора.
Светодиоды находят широкое применение для индикации состояний цифро-
вых устройств в связи с тем, что для их включения требуется напряжение,
меньшее напряжения питания, а токи, обеспечивающие достаточно яркое
свечение, лежат в пределах токов нагрузкй логических элементов.
Состояния многоразрядных цифровых устройств можно отображать, исполь-
зуя соответствующее количество независимо работающих светодиодов. Од-
нако на практике обычно используются другие подходы. Один из них заклю-
чается в том, что состояния устройства кодируются, код преобразуется
в двоичный либо двоично-десятичный, который воспроизводится в виде
соответствующих символов, например, десятичных или шестнадцатерич-
ных цифр.
При этом в качестве устройства отображения удобно использовать светоди-
одные семисегментные индикаторы. Они представляют собой набор из семи
или восьми светодиодов, размещенных в одном корпусе (рис. 9.3) и соеди-
Элементы и системы отображения цифровой информации
541
ненных анодами либо катодами (рис. 9.4). В корпусе индикатора встраивают-
ся специальные световоды, которые преобразуют свечение точечного свето-
диода в светящуюся полоску. Комбинируя засвеченные элементы индикато-
ра, можно отображать символ любой цифры и ряда букв. Восьмой элемент
обычно используется для воспроизведения десятичной точки.
Для зажигания светодиода требуется в определенной полярности подать ме-
жду его электродами разность потенциалов , при которой через него ста-
нет протекать заданный прямой ток 1} (рис. 9.5).
Рис. 9.3. Расположение сегментов светодиодного индикатора
Рис. 9.4. Условное обозначение многоразрядных
светодиодных индикаторов
с общим анодом и общим катодом
Рис. 9.5. Влияние температуры
на прямую ветвь
вольт-амперной характеристики диода
Однако если температура кристалла светодиода возрастет, то его вольт-
амперная характеристика сместится влево, как показано штриховой линией.
В этом случае при том же значении напряжения ток через диод увеличится,
что может вызвать выход его из строя. При понижении температуры ситуа-
ция будет противоположной, яркость свечения при том же напряжении ста-
нет меньше. Это вызывает необходимость использования схем управления
542
Гпава 9
светодиодами, которые обеспечивают постоянство тока при разбросе их па-
раметров и изменении окружающих условий.
Для этой цели можно использовать специальные генераторы стабильных то-
ков, но обычно применяют более простые решения. Одно из них заключается
в том, что последовательно со светодиодом включают токоограничительный
резистор (рис. 9.6), который присоединяют к источнику с напряжением,
большим прямого падения на светодиоде.
т j
Ток через светодиод может быть рассчитан из соотношения I = —-—-, где
£7Пр — прямое падение напряжения на нем. При таком способе питания из-
ап a, At/
менение прямого напряжения на Д[/ вызовет изменение тока Д/ = , что
при малых величинах Д(7 и сопротивлении резистора в сотни Ом практиче-
ски не скажется на изменении яркости свечения.
В цифровых устройствах светодиод или индикатор на его основе должен
отображать состояние выходов логических элементов. Нагрузочная характе-
ристика стандартного ТТЛ-вентиля серии К155 в состояниях логического
нуля и единицы приведена на рис. 9.7. Из нее следует, что токи порядка деся-
ти миллиампер могут быть обеспечены лишь при наличии на выходе вентиля
сигнала логического нуля. В единичном состоянии вентиль будет работать
с перегрузкой, его выходное напряжение снизится до уровня 1,3—1,7В,
недостаточного для нормальной работы светодиодов.
Рис. 9.7. Нагрузочная характеристика
логического элемента ТТЛ
Рис. 9.6. Подключение светодиода
к источнику напряжения
Поэтому используются иные варианты схем управления (рис. 9.8). В первом
из них светодиод будет излучать при наличии на входе вентиля сигнала
Элементы и системы отображения цифровой информации
543
логической единицы. Ток через него определяется соотношением
E-Um-U°bK
I =------к, откуда можно рассчитать сопротивление ограничитель-
R
ного резистора.
Рис. 9.8. Варианты подключения светодиода к выходу логического элемента ТТЛ
Для второго варианта свечение будет наблюдаться при нулевом сигнале на
входе и соответственно единичном на выходе. В этом случае транзистор вы-
ходного каскада вентиля заперт и ток через светодиод определяется соотно-
, Е~и"Р п «
шением / = ———. Однако вследствие того, что светодиод работает в пря-
мом направлении, на выходе вентиля будет присутствовать потенциал,
определяемый падением напряжения на нем в прямом направлении, которое
составляет единицы вольт. Это может привести к приоткрыванию верхнего
плеча выходного каскада вентиля и некоторому увеличению тока через све-
тодиод. Для устранения этого эффекта могут использоваться элементы с от-
крытым коллектором.
9.2. Системы отображения многоразрядных
цифровых данных
В цифровых измерительных приборах информация о значении измеряемой
величины обычно отображается в виде десятичного числа, представляющего
собой совокупность разрядов, принимающих значения от 0 до 9. В статиче-
ской системе отображения информации, структура которой приведена
на рис. 9.9, каждый индикатор обслуживается своим преобразователем кода,
на который поступает двоично-десятичный код соответствующей цифры.
Ее недостаток заключается в значительных аппаратных затратах (количество
544
Гпава 9
преобразователей кода должно быть равно разрядности п отображаемого
десятичного числа) и в большом количестве линий связи с индикаторами.
При использовании семисегментных структур их число будет равно N =1п .
Кроме того, такая система неудобна при последовательной передаче данных
по одной шине, т. к. потребуются дополнительные регистры для хранения
кодов цифр.
16
Рис. 9.9. Структура статической системы индикации
Динамические системы индикации свободны от ряда указанных недостатков.
Их работа основана на свойстве инерционности человеческого зрения. Если
светодиод периодически кратковременно вспыхивает, то при частоте следо-
вания вспышек более 25—30 Гц наблюдателю он будет казаться светящимся
непрерывно.
Структура четырехразрядной системы динамической индикации приведена
на рис. 9.10, а временные диаграммы ее работы на рис. 9.11. По шине данных
на преобразователь кода ПК последовательно друг за другом поступают коды
символов А, В, С и D. Преобразователь формирует в виде сигналов опреде-
ленного (к примеру, нулевого) уровня коды управления индикаторами, кото-
рые подаются на соединенные вместе одноименные сегменты.
Ключи КЛ пропускают импульсы положительной полярности на общие элек-
троды индикаторов лишь в моменты времени, когда на сегментах действует
набор сигналов, определяющий конфигурацию требуемого символа.
Из временных диаграмм (рис. 9.11) следует, что в первый момент времени на
индикаторе И1 вспыхнет символ Я, остальные будут погашены, т. к. разность
потенциалов между их электродами окажется нулевой. В следующий момент
времени на втором индикаторе загорится символ Ь, затем на третьем — С, на
четвертом — d и далее процесс будет периодически повторяться.
Элементы и системы отображения цифровой информации
545
+Е
Рис. 9.10. Структура динамической системы индикации
Если частота следования вспышек достаточно велика, то наблюдателю будет
казаться, что индикаторы горят непрерывно, каждый отображая свой символ.
При смене последовательности поступления кодов символов, к примеру — D,
С, А, В, такими же будут и показания соответствующих индикаторов.
В данной структуре используются индикаторы с общим анодом. Для индика-
торов с общим катодом ключи на соответствующее время должны соединять
эти электроды с корпусом, а преобразователь кода — формировать коды
546
Гпава 9
символов в виде положительных уровней напряжений. В таких системах тре-
буется лишь один преобразователь кода, а количество внешних линий связи
сокращается до минимума.
Так как индикатор вспыхивает лишь на короткое время, то средняя яркость
его свечения будет определяться соотношением JCD = , где JCT — яр-
и п
кость свечения в статическом режиме при том же значении прямого тока.
Таким образом, чтобы получить приемлемую яркость в системах динамиче-
ской индикации, величину импульсов тока через сегменты необходимо
увеличивать пропорционально скважности управляющих сигналов. Под
скважностью понимают отношение периода следования прямоугольных им-
пульсов к их длительности. В данном случае она будет равна числу индика-
торов.
Имеется несколько разновидностей систем динамической индикации, в част-
ности, с мультиплексированием каналов и с использованием компараторов.
Временные диаграммы работы первого варианта для четырех знакомест при-
ведены на рис. 9.12, а его структура на рис. 9.13.
Рис. 9.12. Временные диаграммы работы динамической системы индикации
с мультиплексированием каналов
Счетчик СЧ-формирует код номера знакоместа, мультиплексоры подключа-
ют к преобразователю кода группу разрядов отображаемой цифры. С выхода
дешифратора на анод индикатора поступает положительный импульс, что
приводит к засвечиванию соответствующей комбинации сегментов. С прихо-
дом очередного импульса на преобразователь кода поступают разряды еле-
Элементы и системы отображения цифровой информации
547
дующей цифры, и она отображается на соседнем индикаторе. Через четыре
такта ситуация повторяется.
Рис. 9.13. Динамическая система индикации с мультиплексированием каналов
В такой системе требуется лишь один преобразователь кода. Вследствие то-
го, что здесь происходит последовательный опрос индикаторов, частота так-
тового генератора должна выбираться из соотношения f > N • /кр, где /кр —
наименьшая частота, при которой не наблюдается мелькание (она составляет
порядка 25—30 Гц), N — количество индикаторов.
548
Гпава 9
Рис. 9.14. Динамическая система индикации с использованием метода компарации
В системе, использующей метод компарации (рис. 9.14), двоично-десятичный
счетчик последовательно во времени формирует коды от 0 до 9, поступаю-
щие на входы А компараторов и через преобразователь кода на соответст-
вующие сегменты индикаторов. На входах В компараторов присутствуют
коды знаков, которые должны отображаться в соответствующих разрядах.
При совпадении кода цифры с кодом счетчика компаратор формирует им-
пульс (рис. 9.15), поступающий на общий электрод индикатора, и нем ото-
бражается соответствующая цифра.
Если цифры в.разрядах совпадают, например, в каналах К2 и К4, они будут
одновременно отображаться индикаторами И2, И4. Частота тактового гене-
ратора в такой схеме определяется соотношением f > 10/кр , т. к. для любого
количества разрядов скважность импульсов на выходах компараторов равна
десяти.
Элементы и системы отображения цифровой информации
549
В особую группу выделяются индикаторы матричного типа, представляющие
собой набор элементов (светодиодов), организованных в матрицы размером
5x7, 8x8 и т. п. Один из вариантов структуры светодиодной матрицы приве-
ден на рис. 9.16. Здесь аноды светодиодов подключены к столбцам, а катоды
к строкам, поэтому число внешних выводов такого индикатора невелико.
Оно равно сумме числа строк и столбцов.
Рис. 9.16. Структура матричного светодиодного индикатора
Для отображения символов может использоваться развертка по строкам либо
по столбцам. В первом случае последовательно во времени на каждую из
строк подается напряжение, близкое к нулю. На столбцы в это время поступает
набор сигналов высокого уровня, под действием которых вспыхивают свето-
диоды в соответствующих ячейках. При активизации другой строки набор
550
Гпава 9
светящихся ячеек может быть другим. После перебора всех строк процедуру
сканирования повторяют.
В случае использования развертки по столбцам на них поочередно подают
напряжение высокого уровня, а на требуемые строки нулевые сигналы.
В обоих случаях, активизируя в определенной последовательности элементы
матрицы, можно воспроизвести любые изображения.
9.3. Жидкокристаллические индикаторы
и способы управления ими
В настоящее время широкое распространение получили жидкокристалличе-
ские индикаторы (ЖКИ). От светодиодных они отличаются тем, что не излу-
чают свет, а лишь меняют на определенных участках коэффициент его про-
пускания или поглощения. Такие участки могут быть выполнены в виде
сегментов или точек и будут выглядеть темнее либо светлее окружающих.
ЖКИ формируют изображение лишь при наличии внешнего источника света,
который может располагаться как перед индикатором, так и за ним.
Работа индикаторов ЖКИ основана на использовании специальных веществ,
которые называются жидкими кристаллами. Их структура имеет свойства,
характерные как для жидкости (возможность перемещения молекул), так
и для твердых тел — упорядоченность. Чаще всего для создания цифровых
ЖКИ используются вещества, обладающие нематическими свойствами.
Их молекулы представляют собой длинные нити, которые могут определен-
ным образом ориентироваться. Такая ориентация в частности происходит
под действием внешнего электрического поля.
В большинстве жидкокристаллических индикаторов используется эффект
вращения плоскости поляризации. Свет представляет собой поток электро-
магнитного излучения, причем векторы электрического и магнитного полей
могут в ходе распространения луча менять свое направление в пространстве
(это характерно для неполяризованного света), а могут сохранять его (в этом
случае свет считается поляризованным).
Свет от обычных источников (ламп накаливания, светодиодов, солнца и т. п.)
неполяризован. Однако, пропуская световой поток через особым образом об-
работанные прозрачные пластинки со специальной структурой внешнего
слоя (поляризаторы), можно получить свет, поляризованный в том или ином
направлении.
Если два поляризатора расположить так, чтобы направления поляризации
совпадали (рис. 9.17), то, пройдя через первый, свет поляризуется, а поскольку
Элементы и системы отображения цифровой информации
551
направление поляризации у второй пластинки такое же, то он пройдет и че-
рез нее. Для наблюдателя такая структура будет прозрачной.
Рис. 9.17. Прохождение светового потока
через элементы
с совпадающими направлениями поляризации
Рис. 9.18. Прохождение светового потока
через элементы
со скрещенными направлениями поляризации
Если один из поляризаторов повернуть на 90° (рис. 9.18), то, пройдя первый
из них и получив вертикальное направление поляризации, поток света не бу-
дет пропущен второй пластинкой (поглотится), т. к. направление ее поляри-
зации горизонтально, а такой компоненты в дошедшем потоке нет. При
освещении внешним источником данная структура будет казаться наблюда-
телю темной. Если первый поляризатор выполнить в виде набора участков
в виде точек или полосок, направлением поляризации которых можно управ-
лять независимо друг от друга, то удастся формировать различные знаки
и символы. Однако такой способ управления на практике не используется,
т. к. он требует механического воздействия на соответствующие элементы
индикатора. В ЖКИ для изменения направления вектора поляризации приме-
няются жидкие кристаллы.
Упрощенная структура ячейки жидкокристаллического индикатора приведе-
на на рис. 9.19. Между двумя поляризаторами со скрещенными направле-
ниями осей поляризации помещается тонкий слой жидкого кристалла нема-
тической структуры, молекулы которого представляют собой длинные
параллельные нити. На границах пластинок они располагаются вдоль осей
поляризации и плавно меняют свое направление в области между ними.
Если на такую структуру направить поток света, то после прохождения ниж-
ней пластинки он поляризуется и будет плавно менять направление поляри-
зации по мере распространения к верхней пластинке, т. к. молекулы жидкого
кристалла также выполняют роль поляризатора с изменяющимся в простран-
стве направлением. Поэтому до второй пластинки свет дойдет уже верти-
552
Гпава 9
кально поляризованным и пройдет ее без поглощения. Для наблюдателя дан-
ная структура будет казаться прозрачной.
Рис. 9.19. Структура ячейки ЖКИ
Если чежду пластинками поляризаторов приложить электрическое поле, то
молекулы жидкого кристалла вытянутся вдоль него и дополнительного пово-
рота плоскости поляризации не произойдет. Световой поток будет погло-
щаться как в слое жидкого кристалла, так и вторым поляризатором. В этом
случае ячейка не пропускает свет и будет темной.
В жидкокристаллических индикаторах электрод заднего поляризатора дела-
ется сплошным, а электроды переднего выполняются в виде сегментов или
точек. Они изготавливаются на основе токопроводящих окислов металлов,
тонкие пленки которых прозрачны. Жидкие кристаллы являются диэлектри-
ками, поэтому такой индикатор представляет собой аналог конденсатора
и практически не потребляет тока от источника постоянного напряжения.
Для управления им требуется очень маленькая мощность, составляющая еди-
ницы и доли микроватт на ячейку. Поэтому такие индикаторы находят широ-
кое применение в автономных системах, питающихся от встроенных источ-
ников энергии.
Особенностью жидкокристаллической ячейки является относительно боль-
шое время реакции на воздействие электрического поля. Оно составляет де-
сятки миллисекунд, в то время как светодиодные индикаторы являются прак-
тически безынерционными.
При использовании для управления индикатором постоянного напряжения
долговечность его работы оказывается невысокой. Это связано с возникнове-
нием процессов электролиза жидкого кристалла и разрушением его структуры.
Элементы и системы отображения цифровой информации
553
Чтобы избежать данного эффекта, для управления используют знакопере-
менное напряжение с частотой, равной десяткам герц. При этом молекулы
жидкого кристалла будут периодически поворачиваться вслед за изменением
направления поля, ячейка останется темной, но т. к. каждый из электродов
попеременно будет выполнять роль анода и катода, то процессы электролиза
не будут успевать развиваться. Вследствие того, что частоты управляющих
сигналов низки, токи через соответствующие участки индикатора, представ-
ляющие собой конденсаторные структуры, будут сравнимы с током утечки.
Однако применение двухполярного напряжения в цифровых устройствах за-
труднено тем, что в этом случае потребуется второй источник питания и со-
ответствующие управляющие схемы. Поэтому данная задача решается путем
использования логических элементов, выполняющих операцию суммирова-
ния по модулю два, которые могут функционировать в качестве управляемо-
го инвертора.
Если на один из входов такого элемента подать периодический сигнал с час-
тотой /0, а на другой — информационный сигнал 5 (рис. 9.20), то напряже-
ние на его выходе будет совпадать с периодическим сигналом при нулевом
значении 5 и окажется в противофазе с ним при единичном значении
(рис. 9.21).
Рис. 9.20. Использование элемента логической неравнозначности
для управления индикатором ЖКИ
При этом разность потенциалов между входом, на который подается перио-
дический сигнал /0, и выходом будет равна нулю, когда 5 = 0, и окажется
знакопеременной в случае, если 5 = 1.
Для управления ЖКИ его общий электрод подключается к источнику перио-
дического сигнала, а сегмент к выходу соответствующего элемента исклю-
чающее ИЛИ. Схема управления семисегментным индикатором в статиче-
ском режиме работы приведена на рис. 9.22.
Вследствие относительно большой инерционности жидкокристаллических
индикаторов реализовать рассмотренные ранее динамические системы
управления не представляется возможным. Однако путем усложнения струк-
554
Гпава 9
туры ЖКИ и использования многофазных сигналов были построены динами-
ческие системы управления индикаторами сегментного и матричного типов.
В настоящее время разработаны жидкокристаллические индикаторы, сохра-
няющие состояние ячеек и при отключении питания.
/о и1ЛЛГШЛЛ П !
S t
Рис. 9.21. Временные диаграммы сигналов управления индикатором ЖКИ
Рис. 9.22. Схема управления сегментным индикатором ЖКИ
Жидкокристаллические индикаторы широко применяются в различных уст-
ройствах для отображения символьной и графической информации. На их
основе разработаны LCD (liquid crystal display) жидкокристаллические пане-
ли, представляющие собой матрицу ячеек с возможностью независимого
управления каждой из них.
Элементы и системы отображения цифровой информации
555
Различают несколько разновидности таких панелей, в частности, с пассивной
(TN) и активной (TFT) матрицами. Упрощенная структура первой из них
приведена на рис. 9.23. Конструктивно такая матрица представляет собой
систему из двух стеклянных пластин, между которыми размещается слой
жидкокристаллического вещества, а на пластины наносятся взаимно-
перпендикулярные прозрачные электроды, соединенные со схемами управ-
ления столбцами С (column) и строками R (row). Ячейка матрицы располага-
ется на пересечении строки и столбца. Ее эквивалентную схему можно пред-
ставить в виде совокупности резистора, конденсатора и светопропускающего
клапана.
Рис. 9.23. Структура пассивной панели ЖКИ
При отсутствии разности потенциалов на электродах ячейки матрицы про-
зрачны. На панелв? направляется свет от специального источника, и в таком
состоянии она выглядит как светящийся экран. Наличие между электродами
соответствующих ячеек напряжения, превышающего определенный уровень,
вызывает изменение положения молекул жидкого кристалла, и эти ячейки
перестают пропускать свет.
556
Гпава 9
В местах их расположения появляются темные точки, из которых формиру-
ется изображение. Варьируя величину управляющего напряжения, можно
менять степень поворота молекул и коэффициент светопропускания ячейки,
что позволяет воспроизводить градации яркости.
При формировании изображения осуществляется сканирование матрицы по
строкам, для чего на каждую из них поочередно подается импульс напряже-
ния отрицательной полярности величиной UI. Одновременно на столбцы,
связанные с ячейками, которые должны изменить свое состояние, поступает
положительный импульс с амплитудой U2. Это условно отображено на
рис. 9.23 в виде знаков "+",и "О" для нулевого уровня управляющего сиг-
нала.
При опросе первой строки и наличии положительного напряжения на столб-
цах С1 и СЗ происходит перезаряд конденсаторов соответствующих ячеек
(Я1, ЯЗ) до некоторого положительного напряжения. К моменту окончания
импульса опроса напряжение на ячейке Я2 из-за воздействия отрицательного
потенциала строки станет отрицательным, а на ячейке Я4, вследствие поло-
жительного потенциала столбца С1, изменится в положительную сторону
(рис. 9.24).
Рис. 9.24. Структура сигналов управления ячейками пассивной панели ЖКИ
Элементы и системы отображения цифровой информации
557
В следующем такте сканирования верхние обкладки конденсаторов ячеек Я1,
ЯЗ окажутся соединенными с корпусом и к ним будет приложено суммарное
напряжение величиной -U1 + U2. Это вызовет перевод ячеек в непрозрачное
состояние и формирование темных участков в местах их расположения.
На данном интервале времени разность потенциалов на электродах ячеек Я2,
Я4 недостаточна для изменения их состояния. После окончания сканирова-
ния строки R3 изменит свое состояние ячейка Я9 и т. д. Полярность напряже-
ния на ячейках периодически меняет знак, что не дает развиваться процессам
электролиза.
LCD-панель с пассивной матрицей проста по конструкции, но обладает
рядом существенных недостатков. Из-за небольшого времени воздействия на
ячейку напряжения, превышающего пороговое (заштрихованная область на
рис. 9.24), необходимо использовать жидкокристаллические материалы
со значительным временем релаксации, т. е. перехода после возбуждения
в первоначальное состояние. Это не позволяет отображать быстроменяющие-
ся сцены. Кроме того, наличие остаточного напряжения на ячейках приводит
к невысокой контрастности изображения, определяемой отношением яркости
полностью затемненной и прозрачной ячеек. Еще одним недостатком являет-
ся наличие связи между ними, что вызывает смазывание динамически ме-
няющихся изображений. В настоящее время такие панели практически пол-
ностью вытеснены активными с тонкопленочными управляющими полевыми
транзисторами.
Структура активной TFT (thin film transistor) матрицы и упрощенные времен-
ные диаграммы ее работы приведены на рис. 9.25 и рис. 9.26. Здесь работой
каждой ячейки управляет полевой транзистор, изготовленный по тонкопле-
ночной технологии и размещенный на индикаторной панели. Затворы тран-
зисторов соединяются со строками матрицы, а истоки со столбцами.
В момент поступления положительного импульса на строку открываются
транзисторы, связанные с ее ячейками. Конденсаторы тех ячеек, которые
должны изменить свое состояние, заряжаются под действием напряжения,
подаваемого на соответствующие столбцы. При переходе к следующей стро-
ке транзисторы предыдущей закрываются, а поскольку ячейка практически
не потребляет тока, то ее состояние остается неизменным до следующего
цикла сканирования, т. е. в течение кадра.
Для того чтобы предотвратить деградацию участков жидкого кристалла
вследствие электролиза, напряжение на них должно периодически менять
знак. С этой целью через кадр полярность импульсов, поступающих на
столбцы, меняется на противоположную.
558
Гпава 9
Рис. 9.25. Структура активной панели ЖКИ
Рис. 9.26. Структура сигналов управления ячейками активной панели ЖКИ
В такой матрице ячейки (пикселы) оказываются электрически изолирован-
ными друг от друга, что обеспечивает хороший контраст изображения. Со-
хранение напряжения после снятия управляющего воздействия позволяет
использовать жидкокристаллические вещества с малым временем релакса-
ции. Это обеспечивает небольшое время отклика панели и возможность вос-
произведения быстроменяющихся изображений.
В цветных LCD-панелях каждый пиксел выполняется на основе трех незави-
симо управляемых ячеек с соответствующими светофильтрами. При сложе-
Элементы и системы отображения цифровой информации
559
нии красного, синего и зеленого цветов с различными интенсивностями фор-
мируется вся цветовая гамма в видимом диапазоне.
Новым направлением в системах отображения информации, работающих на
отражение, является использование так называемых электронных чернил.
Базовыми элементами дисплеев на их основе являются микрокапсулы, внут-
ри которых находятся окрашенные частицы двух цветов — белые, заряжен-
ные положительно, и черные с отрицательным зарядом (рис. 9.27). Внутрен-
нее пространство микрокапсулы заполнено прозрачной жидкостью.
Прозрачный электрод
Рис. 9.27. Структура системы отображения
на основе "электронных чернил"
Слои микрокапсул расположены между двумя рядами взаимно перпендику-
лярных электродов строк и столбцов, верхние из которых прозрачны. При
подаче разности потенциалов на строку и столбец в точке их пересечения
возникает электрическое поле. Окрашенные частицы собираются у электрода
с противоположным знаком потенциала. При этом соответствующая точка
изображения (пиксел) окрасится в черный либо в белый цвет, т. к. пигмент-
ные частицы, сгруппировавшиеся в верхней части микрокапсулы, скроют от
наблюдателя нижний слой.
Дисплеи на базе электронных чернил, которые часто называются цифровой
бумагой, способны сохранять изображения и при отсутствии питания, подача
напряжения необходима лишь для изменения состояния пиксела. В качестве
подложки используются: стекло, пластик, металлическая фольга и другие
материалы. Такие устройства могут быть сделаны гибкими и имеют очень
малую толщину.
Недостатками первых разработок устройств отображения на базе электрон-
ных чернил являлись большое время переключения пиксела (0,5—1 с) и ог-
раниченное количество воспроизводимых оттенков серого.
560
Гпава 9
Контрольные вопросы
1. С какой целью последовательно со светодиодом при его подключении
к источнику напряжения устанавливается резистор?
2. Какова скважность восьмиразрядных систем динамической индикации,
функционирующих по методу компарации и мультиплексирования?
3. Сколько внешних выводов у светодиодной матрицы размером 5x7?
4. В каком случае система скрещенных поляризаторов будет прозрачной —
при наличии или при отсутствии жидкокристаллического вещества между
ними?
5. Чем обусловлена необходимость двухполярного напряжения для управле-
ния ЖКИ?
6. Чем объясняется более высокая контрастность активной панели ЖКИ по
сравнению с пассивной?
Глава 10
Цифроаналоговые
и аналого-цифровые
преобразо вател и
Сигнал любой физической природы (температура, давление, освещенность)
с помощью специальных датчиков может быть преобразован в электрическое
напряжение или ток. Это позволяет проводить дальнейшую обработку ин-
формации, содержащейся в сигнале, с помощью электронных устройств. Вы-
ходное напряжение (ток) датчиков обычно пропорционально(ен) уровню
преобразуемого сигнала и меняется непрерывно. Такие сигналы относятся
к группе аналоговых.
Сигналы цифровых систем представляют собой наборы двухуровневых по-
следовательностей. Их совокупность в текущий момент времени может быть
интерпретирована как двоичный код числа, соответствующий значению не-
которой величины. Таким образом, при необходимости обработки информа-
ции в цифровых вычислительных машинах данные об уровне сигнала необ-
ходимо представить в соответствующей (цифровой) форме. В ряде случаев
полученные после цифровой обработки результаты требуется преобразовать
в управляющие напряжения.
Вследствие существенных отличий и особенностей цифровых и непрерывно
меняющихся сигналов для их преобразования из одной формы представления
в другую используются специальные устройства — аналого-цифровые
и цифроаналоговые преобразователи (АЦП и ЦАП). Первые осуществляют
преобразование непрерывно меняющегося напряжения в эквивалентные ему
значения цифровых кодов, а вторые трансформирует поступающие на его
входы кодовые последовательности в соответствующие уровни выходных
напряжений или токов.
Аналоговый сигнал, представляемый непрерывной функцией и опреде-
ленный в любой момент времени, может быть отображен в виде соответ-
ствующего графика (рис. 10.1). Оценить его величину можно из сравне-
ния мгновенных значений. При этом имеется возможность установить,
562
Глава 10
что S(t2) > S(^), a S(t3) > S(t2), т. e. получить лишь качественные оценки —
уровень сигнала в текущий момент времени больше предыдущего либо
меньше его. Данную ситуацию можно представить на примере ртутного тер-
мометра, у которого со шкалы удалена градуировка.
Рис. 10.1. Графическое представление аналогового сигнала
Любые количественные измерения подразумевают использование эталона,
с которым в выбранный момент времени производится сравнение значения
сигнала. В этом случае его величина может быть представлена числом, рав-
ным количеству эталонов, содержащихся в величине сигнала. Для представ-
ленной на рис. 10.2 ситуации 5(г() = 2U0, a S(t2) = 4(/0. После преобразова-
ния полученных наборов чисел в двоичные коды информация о величине
сигнала окажется представленной в цифровой форме и далее может обраба-
тываться в цифровых системах.
Рис. 10.2. Использование набора эталонов для измерения уровня сигнала
Однако при измерении величин сигналов возникают ошибки, связанные
с тем, что измеряемый сигнал S(t) в большинстве случаев меняется непре-
Цифроаналоговые и аналого-цифровые преобразователи
563
рывно, а совокупность эталонов М70 представляет собой дискретный набор
значений. Из-за этого в некоторые моменты времени величина измеряемого
сигнала не будет соответствовать целому числу эталонов, к примеру,
2t/0 < S(r3) < 3t/0. В таких случаях результат измерения округляют до бли-
жайшего целого значения, т. е. принимают, что величина S(t3) равна либо
2{/0, либо 3t/0. Данная процедура называется квантованием, а величина
эталона — шагом квантования. При этом бесконечное множество значений
сигнала отображается на конечное множество уровней квантования.
Таким образом, процесс количественных измерений (преобразования анало-
говой формы представления сигнала в цифровую) связан с появлением по-
грешности, которая называется шумом квантования и по абсолютной вели-
чине не превышает Vq/2 . Она может быть снижена путем уменьшения шага
квантования, но свести ее к нулю нельзя. Погрешности такого типа относятся
к классу методических погрешностей.
Вторая проблема, возникающая при количественных измерениях аналоговых
сигналов, заключается в том, что процесс измерения требует некоторого вре-
мени, поэтому отсчеты значений сигнала могут быть получены лишь через
определенные временные интервалы. Процесс представления сигнала в виде
совокупности таких отсчетов называется дискретизацией. Очевидно, чем
чаще берутся отсчеты, тем меньше будут потери информации о поведении
сигнала в промежутках между ними.
В то же время из теоремы Котельникова следует, что если ширина спектра
сигнала ограничена частотой , то при интервалах между отсчетами
Дг<—-— по их совокупности можно полностью восстановить исходный
сигнал. Таким образом, если отсчеты отстоят друг от друга на интервал
меньший, чем Дг, то погрешностей, связанных с дискретизацией, не будет.
Однако сигналы с ограниченным спектром являются математической абст-
ракцией, поэтому в ходе преобразования формы представления сигналов из
аналоговой в цифровую возникают ошибки как из-за дискретизации, так
и вследствие квантования.
Процесс аналого-цифрового преобразования предполагает выполнение сле-
дующих операций: дискретизация — формирование выборок (отсчетов)
мгновенных значений сигнала, квантование — определение количества эта-
лонный уровней в величине выборки и кодирование — преобразование полу-
ченного числа в соответствующие кодовые комбинации.
В ходе обратного (цифроаналогового) преобразования формируется сигнал
в виде напряжения или тока, пропорциональный числу, представляемому,
564
Глава 10
как правило, двоичным кодом. Уровень выходного сигнала при этом может
быть записан в виде t/BbIX = NUq, где — цена единицы младшего разряда,
т. е. напряжение, на которое возрастает или уменьшается выходной сигнал
при изменении управляющего кода на единицу.
Теоретически в ходе преобразования сигнала из цифровой формы представ-
ления в аналоговую погрешности отсутствуют. Однако, как и в любых реаль-
ных устройствах, на точности преобразования сказывается неидеальность
узлов, входящих в их состав.
Так как при изменении формы представления информация, содержащаяся
в исходном сигнале, не меняется, то при последовательном соединении двух
идеальных устройств, одно из которых выполняет функцию аналого-
цифрового (АЦП), а другое — цифроаналогового преобразователя (ЦАП), сиг-
налы на входе и выходе такой системы (рис. 10.3) должны быть идентичны.
Однако из-за возникновения ошибок при дискретизации и квантовании выход-
ной сигнал 5*(г) в реальных системах будет отличаться от входного 5(0-
АЦП > ЦАП
5(Г)
Рис. 10.3. Трансформация сигнала при прохождении через реальную
и идеальную систему АЦП-ЦАП
Характер этих отличий можно пояснить следующим образом. При аналого-
цифровом преобразовании формирование кода осуществляется в соответст-
вии с соотношением где ent — функция, означающая целую
t/o
часть числа, £/вх — входное напряжение, Uq — шаг квантования. В этом
случае, если сигнал имеет форму, представленную на рис. 10.4, в моменты
времени, кратные интервалу дискретизации Д?, будут формироваться коды
W (0 соответствующих выборок. Обычно они фиксируются в регистрах па-
мяти и сохраняются, как показано пунктирными линиями, до получения сле-
дующего отсчета.
Если данную последовательность кодов подать на цифроаналоговый преоб-
разователь с ценой единицы младшего разряда Uo, равной шагу квантования,
Цифроаналоговые и аналого-цифровые преобразователи
565
то на его выходе сформируется сигнал ступенчатой формы. Он будет совпа-
дать с исходным лишь в точках, где уровень входного сигнала равен целому
числу шагов квантования. В остальных точках появляются ошибки преобра-
зования, связанные со спецификой трансформации аналогового входного
сигнала в цифровую форму. ,
566
Глава 10
Характер этих ошибок можно выявить из анализа передаточной характери-
стики рассматриваемой системы. Она представляет собой зависимость вы-
ходного напряжения от входного, которая для идеализированной ситуации
имеет вид прямой линии, проходящей через начало координат (рис. 10.5).
Для реальной системы передаточная характеристика имеет вид ступенчатой
линии, совпадающей с идеальной лишь в конечном числе точек.
Рис. 10.5. Передаточная характеристика АЦП и структура ошибки квантования
при округлении в сторону младших разрядов
Если ошибку преобразования представить как разность между выходными
сигналами для реального и идеального случаев, т. е. 5 = {/реал ~иш, то она
будет иметь периодический характер и представлять собой пилообразную
функцию. Полагая, что аналого-цифровое преобразование происходит без
погрешностей, причиной появления данной ошибки можно считать лишь
процессы дискретизации и квантования. При рассмотренном способе форми-
рования выходного кода величина ошибки не превысит шага квантования Uo
(см. рис. 10.5). '
Используя несколько иной подход, можно получить передаточную характе-
ристику системы, приведенную на рис. 10.6. Здесь, если дробная часть U/Uo
меньше чем 0,5, то она отбрасывается, в противном случае результат округ-
Цифроаналоговые и аналого-цифровые преобразователи
567
ляется в старшую сторону. В этом случае количество точек пересечения иде-
альной и реальной передаточных характеристик увеличиваются вдвое и, хотя
абсолютная величина ошибки остается неизменной, ее относительное значе-
4-^0
ние не превышает ±-у-.
Рис. 10.6. Передаточная характеристика АЦП и структура ошибки квантования
при арифметическом округлении
Рис. 10.7. Модель системы из реальных АЦП и ЦАП
568
Глава 10
Так как сигнал на входе АЦП может меняться произвольным образом, то ве-
личина ошибки принимает любые значения в указанных пределах и ее можно
рассматривать как некоторую случайную (шумовую) помеху, добавляемую к
выходному сигналу идеального преобразователя (рис. 10.7). Ее среднеквад-
ратическое значение будет равно Uq/4\2 .
10.1. Основные параметры
и характеристики ЦАП
Напряжение на выходе цифроаналогового преобразователя представляется
соотношением t/BbIX = /VC/0, где W — входной код, а С70 — цена единицы
младшего разряда. Под единицей младшего разряда (ЕМР) понимается изме-
нение напряжения на выходе ЦАП при увеличении или уменьшении входно-
го кода на единицу. В реальных устройствах выходное напряжение ограни-
чено некоторой величиной t/BbIX max • Вследствие этого существует
максимальное значение входного кода /Vmax, которое может обрабатываться
ЦАП. Для управления обычно используется двоичный код, и его максималь-
ное значение для конкретного ЦАП оценивается разрядностью п = log2 /Vmax.
Выходная характеристика ЦАП (рис. 10.8) представляет собой зависимость
выходного напряжения от поступающего кода и является решетчататой
функцией, определенной лишь на дискретном множестве точек. Для цифро-
аналогового преобразователя, у которого цена единицы младшего разряда С/о
не зависит от поступающего кода, значения выходного напряжения распола-
гаются на прямой линии. Теоретическая выходная характеристика представ-
ляет собой прямую линию, проходящую через начало координат и точку
с координатами Nm,Um (рис. 10.9).
Рис. 10.8. Выходная характеристика идеального цифроаналогового преобразователя
Цифроаналоговые и аналого-цифровые преобразователи
569
Однако в реальных устройствах выходная характеристика отличается от при-
веденной. Отличия могут выражаться как в смещении ее крайних точек, так
и в нелинейности (рис. 10.9). Смещения могут быть устранены выбором
масштабного коэффициента преобразования и настройкой начальных со-
стояний соответствующих устройств.
Основной причиной нелинейности является зависимость ЕМР (170) от вход-
ного кода. Количественно ее величина оценивается показателями абсолют-
ной и дифференциальной нелинейности.
Рис. 10.9. Идеализированная и реальные передаточные характеристики ЦАП
570
Глава 10
Первый параметр 8L определяется как максимальное отклонение At/ ре-
альной характеристики с совмещенными начальной и конечной точками от
идеализированной. Величина абсолютной нелинейности измеряется в про-
центах от полной шкалы 5L = -^^100% либо в единицах младшего разряда
U т
Дифференциальная нелинейность SLd характеризует максимальное откло-
нение реальной цены единицы младшего разряда от ее среднего значения
2 J U0 f/o ср Т J и,п „
oLd=-----------, где t/OcD =—Если ее величина превышает единицу,
^Оср Nm
то выходная характеристика ЦАП может оказаться немонотонной, т. е. на
некоторых участках при увеличении входного кода выходное напряжение
будет падать.
В идеальном ЦАП при изменении входного кода от до N2 выходное на-
пряжение должно скачком измениться от Ц до t/2 = Щ + (/V2 - Л^)(/о, как
это показано на рис. 10.10. Скорость реакции ЦАП на изменения входного
кода (быстродействие) оценивается по времени установления. Оно определя-
ет интервал после смены кода, в течение которого выходное напряжение ста-
нет отличаться от требуемого на величину меньшую ±(/0/2, т. е. половину
ЕМР (рис. 10.11).
----------- ^2
t
^2
Рис. 10.10. Изменение напряжения на выходе идеального ЦАП при смене кода
Из-за конечного быстродействия элементов, входящих в состав цифроанало-
говых преобразователей, а также вследствие просачивания управляющих
сигналов в выходные цепи в моменты изменения кода появляются выбросы
напряжения, а процесс его установления имеет колебательный характер
(рис. 10.12).
Цифроаналоговые и аналого-цифровые преобразователи
571
Рис. 10.11. Процесс установления напряжения
на выходе реального ЦАП при смене кода
Рис. 10.12. Выброс напряжения на выходе реального ЦАП при смене кода
10.2. Принципы построения ЦАП
прямого преобразования
По принципу действия цифроаналоговые преобразователи делятся на два
класса — с прямым и косвенным преобразованием. В 'первых реализуется
непосредственная трансформация кода в уровень выходного сигнала, а во
второй разновидности ЦАП код на первом этапе преобразуется в некоторую
промежуточную величину — частоту, длительность импульса, скважность,
в соответствии с параметрами которых формируется уровень выходного сиг-
нала. В настоящее время наибольшее распространение получили ЦАП пря-
мого преобразования с суммированием весовых токов.
572
Глава 10
Вследствие того, что обычно управляющий код является двоичным, выход-
ное напряжение ЦАП может быть описано соотношением:
л-1
ивых=и^=и0^а12‘, (10.1)
1=0
где п — разрядность входного кода, а,- — коэффициенты разложения числа
W в двоичный код, принимающие значения 0 либо 1. В развернутом виде это
выражение можно представить как
t/вых = a020U0 + al2}U0 + a222UQ + - + an_l2n-iUQ, (10.2)
откуда следует, что выходной сигнал ЦАП может быть получен путем сум-
мирования п напряжений, отличающихся друг от друга в два раза. При этом
в формировании сигнала принимают участие лишь компоненты, коэффици-
енты при которых равны единице. Если, к примеру, и = 4, N = 11, то
а0 = 1, Ц| = 1, а2 = 0, а3 = 1 и 1/вых = 1 • Uo +1 • 2U0 + 0 • 4U0 +1 • 8С/0 = 1 lt/0.
Исходя из вышеизложенного, структуру n-разрядного ЦАП можно предста-
вить, как показано на рис. 10.13. В его состав должно входить п источников
опорных напряжений, величины которых отличаются в два раза, набор клю-
чей и сумматор. Ключ замыкается, если значение соответствующего коэффи-
циента а) равно единице, и находится в разомкнутом состоянии в противном
случае.
Рис. 10.13. Структура ЦАП с набором источников эталонных напряжений
Цифроаналоговые и аналого-цифровые преобразователи
573
Однако практическая реализация такого устройства затруднительна из-за
сложностей построения высокостабильных источников напряжения с задан-
ным отношением между ними. Если это отношение не будет выдержано,
появится зависимость EMP ((70) от к°Да> что приведет к нелинейности вы-
ходной характеристики ЦАП.
Умножив и разделив каждую компоненту соотношения (10.2), описывающе-
го выходной сигнал цифроаналогового преобразователя, на 2П, его можно
привести к виду
„ 2nU0 2nU0 2nU0
1/вых = aQ----- + a,---+ а,------1
вых и 2^ 1 2Л“ 2 2Л“2
(10.3)
"-1 2
л-1
Обозначив 2nUQ = Uon , получим, что для построения ЦАП понадобится один
источник опорного напряжения величиной {/оп и группа делителей напряже-
ния с коэффициентом деления, кратным степени двойки. Обобщенное выраже-
ние, описывающее работу такого устройства, выглядит следующим образом:
л-1 a л-1
f/вых =f/onST^- = t/onS«,-2'-'1. (10.4)
/=0 2 /=о
Его техническая реализация (рис. 10.14) получается проще, чем у предыду-
щего варианта, т. к. делители напряжения (ДН) могут быть выполнены на
пассивных элементах, к примеру, на основе высокостабильных резисторов.
Рис. 10.14. Структура ЦАП с набором делителей напряжения
В принципе, как следует из соотношения 10.2, ЦАП можно построить, ис-
пользуя один источник напряжения Uo. Однако в этом случае потребуются
574
Глава 10
устройства для умножения напряжения в 2, 4, 8 ... 2"-1 раз. Они реализуются
только на активных элементах, и поэтому выдержать строгие и стабильные
соотношения между их параметрами технически достаточно сложно.
В ЦАП с суммированием напряжений источник опорного напряжения Uon
может быть выполнен по схеме стабилизатора напряжения, ключи реализу-
ются на полевых либо биполярных транзисторах, сумматоры на операцион-
ных усилителях. Элементами, от которых в значительной степени зависят
метрологические характеристики ЦАП, являются делители.
Аналогичным образом строятся цифроаналоговые преобразователи, в кото-
рых осуществляется суммирование токов, находящихся в требуемых отно-
шениях. Один из вариантов такого устройства с делителем на взвешенных
резисторах имеет вид, приведенный на рис. 10.15.
Рис. 10.15. Структура ЦАП с делителем тока на взвешенных резисторах
Здесь используется источник опорного напряжения, набор ключей, резисто-
ров, задающих токи в соответствующих ветвях, и узел, состоящий из сумма-
тора токов СТ и преобразователя ток-напряжение — ПТН. Основной особен-
ностью сумматора токов является нулевое входное сопротивление, что
обеспечивает нулевой потенциал в точке суммирования и независимость то-
ков в ветвях друг от друга (рис. 10.16). Выходное напряжение ПТН пропор-
ционально току, поступающему на его вход t/Bblx = £/s, где к — коэффици-
ент преобразования, имеющий размерность сопротивления (Ом).
При замкнутом ключе, когда соответствующий коэффициент а, = 1, ток
в ветви будет равен /; = . При ai = 0 ключ разомкнут, и значение тока
Ri
станет нулевым. Отсюда следует, что /, = at . В общем случае при отра-
Ri
Цифроаналоговые и аналого-цифровые преобразователи
575
ботке двоичного кода числа N выходное напряжение ПТН будет опреде-
л-1 у
ляться соотношением (/вых = к £ ai —, которое совпадает с выраже-
i=o R,
л-1 U к \
ЦАП = если - = —
/•=0 2 А/ 2
Приняв k = R, получим: /?0 = 2" /?, Rx = 2Л-1 /?•... • 7?ZI_1 = 2R, откуда следует,
что сопротивления резисторов в соседних ветвях должны отличаться друг от
друга в два раза.
нием 10.4, описывающим работу
Рис. 10.16. Схема токораспределения в точке суммирования токов ЦАП
Если выбрать коэффициент преобразования ПТН — к = R/2, то номиналы
резисторов должны быть равны: 2"-1 R,...,4R,2R, R.
Так как сумматор токов должен обладать близким к нулю входным сопро-
тивлением, то в качестве него можно использовать операционный усилитель,
охваченный параллельной отрицательной обратной связью (рис. 10.17). За
счет ее влияния разность потенциалов между его входами UBX будет под-
держиваться близкой к нулю. Вследствие большого входного дифференци-
ального сопротивления операционного усилителя ток / потечет через рези-
стор обратной связи /?ос, при этом выходное напряжение будет определяться
соотношением t/Bblx = -IR^. То есть данное устройство одновременно вы-
полняет две функции, как токового сумматора, так и инвертирующего преоб-
разователя ток-напряжение, коэффициент преобразования которого равен
величине сопротивления резистора в цепи обратной связи.
576
Глава 10
Рис. 10.17. Схема преобразователя ток-напряжение
Схема восьмиразрядного варианта ЦАП на взвешенных резисторах приведе-
на на рис. 10.18. Это устройство можно рассматривать как восьмивходовый
сумматор напряжений с коэффициентами передачи по входам Kj ^R^/Rj.
Они принимают значения 1/2,1/4,1/8 и т. д.
Рис. 10.18. Схема цифроаналогового преобразователя на взвешенных резисторах
Цифроаналоговые преобразователи такой структуры наиболее просты по
конструктивному исполнению, но обладают рядом недостатков. Несмотря на
использование минимального количества резисторов, диапазон их номиналов
достаточно велик. Отношение максимального сопротивления к минимально-
му для л-разрядного устройства составляет 2лЧ, что затрудняет подбор рези-
сторов особенно при их изготовлении методами интегральной технологии.
Нарушение требуемых соотношений сопротивлений приводит к появлению
зависимости величины ЕМР от входного кода, т. е. к нелинейности ЦАП.
Цифроаналоговые и аналого-цифровые преобразователи
577
Кроме того, при смене кодовых комбинаций, подаваемых на управляющие
входы ЦАП, ток, потребляемый от источника опорного напряжения, изменя-
ется в больших пределах. Его минимальное значение составляет >
2U
а максимальное, когда замкнуты все ключи--. При этом из-за ненуле-
вого выходного сопротивления источника опорного напряжения (рис. 10.19)
уровень сигнала (/*п =(/оп-Д(/, поступающего на резисторный делитель,
будет меняться в зависимости от количества и местоположения замкнутых
ключей. Это приведет к влиянию кода на величину цены единицы младшего
разряда и появлению дополнительной составляющей нелинейности характе-
ристики преобразования ЦАП.
Рис. 10.19. Влияние выходного сопротивления ключа
на уровень опорного сигнала
Изготовление таких устройств в интегральном исполнении затрудняется
тем обстоятельством, что реальные ключи обладают отличным от нуля
сопротивлением в открытом состоянии, которое зависит от протекающего
через них тока. Поэтому при установке резисторов с соотношением сопро-
тивлений, кратным степени двойки, отношение реальных сопротивлений
в ветвях делителя будет отличаться от требуемого, они окажутся равными
К ^кл п ’ 2^ + ^кл д-1, 4/? + л-2 И Т. П.
Без принятия специальных мер по подгонке сопротивлений это приведет
к возникновению дополнительных составляющих, нелинейности ЦАП. Осу-
ществление подгонки с целью обеспечения требуемой кратности суммарных
сопротивлений при большом разбросе их номиналов технологически затруд-
нено. Поэтому разрядность ЦАП такой структуры обычно ограничена вели-
чиной п = 6 + 8, т. к. с ее повышением резко возрастает нелинейность.
578
Глава 10
Компоненты для построения ЦАП на взвешенных резисторах выпускаются
промышленностью в виде скоммутированных наборов резисторов (резистор-
ных матриц) и групп аналоговых ключей.
Один из путей улучшения метрологических характеристик ЦАП на взвешен-
ных резисторах состоит в уменьшении диапазона их номиналов путем ис-
пользования устройств с меньшей разрядностью, что можно пояснить сле-
дующим образом.
Выходное напряжение «-разрядного ЦАП описывается соотношением
л-1
^вых=^оХ«,2'. (10.5)
i=0
Данную сумму можно разбить на две
Л-1 л-1
^вЫх=^оХ«<2'+{/о£а,2'. (10.6)
/=0 i=k
Если ввести во вторую компоненту новую переменную j = i-k , то выраже-
ние примет вид
к-\ п-к-\ Л-1 л-Л-1
*/.Ых=*/о1>2'-И/о S aM2^=t/0Xa,2'+2A(/0 £ aj+kV. (10.7)
1=0 7=0 /=о 7=о
Из него следует, что напряжение, соответствующее выходному сигналу п-
разрядного ЦАП, можно получить, суммируя сигналы двух ЦАП меньшей
разрядности к и п -к, умножив выходное напряжение второго преобразова-
теля на 2к (рис. 10.20).
Рис. 10.20. Структура ЦАП с разделением разрядов входного кода и умножением напряжения
Выражение 10.7 можно преобразовать, поделив и умножив каждую компо-
ненту на 2” и учитывая, что Uon = 2nU0. Из соотношения 10.8 следует, что
«-разрядный ЦАП можно построить, суммируя напряжения двух цифроана-
Цифроаналоговые и аналого-цифровые преобразователи
579
логовых преобразователей меньшей разрядности, поделив выходной сигнал
первого на 2к.
к-\ . п-к-\ к-\
^вых=^оЕ«/2‘+2Л1/о £ а^2'=С/0П£а,.2--" +
i=0 /=0 i=0
Z Ч (10.8)
п-к-\ ( 1 к-\ п-к-\
+ !4„2‘ S -т^2 + £ .
J=0 2 1=0 j=0 )
При этом структура ЦАП примет вид, представленный на рис. 10.21.
Рис. 10.21. Структура ЦАП с разделением разрядов входного кода
и делением напряжения
Принципиальная схема восьмиразрядного ЦАП на основе четырехразрядных
структур приведена на рис. 10.22, а его выходной сигнал описывается соот-
ношением:
U
вых ^оп
(10.9)
Вследствие того, что преобразователь ток-напряжение является инверти-
рующим, здесь требуется использование двухполярного источника опорного
напряжения.
Нижний операционный усилитель осуществляет суммирование токов млад-
ших разрядов, а верхний — старших. Выходной сигнал четырехразрядного
ЦАП, на который подаются младшие разряды, через резистор сопротивлени-
ем 8R поступает на вход операционного усилителя, суммирующего токи
старших разрядов. Его можно рассматривать как пятивходовый сумма-
ЖЛ 11111
тор напряжении с коэффициентами передачи по входам 2’4’8’Тб И Тб'
580
Глава 10
Так как сигнал нижнего ЦАП ослабляется в 16 раз, то коэффициенты переда-
1111
чи для разрядов а3+а0 будут равны —,—,--------,----, что соответствует
32 64 128 256
младшим разрядам восьмиразрядного цифроаналогового преобразователя.
Рис. 10.22. Принципиальная схема восьмиразрядного ЦАП с разделением групп разрядов
Особенность устройств, использующих операционные усилители с цепями
обратной связи, состоит в том, что коэффициенты передачи по соответст-
вующим входам определяются лишь соотношением номиналов резисторов
и не зависят от их величин. Это облегчает выполнение резисторных делите-
лей методами интегральной технологии, т. к. создать резистор с точно задан-
ным значением номинала достаточно сложно, а обеспечить требуемое соот-
ношение номиналов, которое зависит от геометрических размеров элементов,
гораздо проще. Если резисторы находятся в идентичных условиях и их тем-
пературные коэффициенты изменения сопротивления одинаковы, то соотно-
шение номиналов резисторов, а следовательно, и коэффициенты передачи
соответствующих устройств будут стабильными.
Выбор коэффициента деления между тетрадами двоичного кода равным де-
сяти позволяет получить ЦАП, работающий под управлением двоично-
десятичного кода.
Цифроаналоговые и аналого-цифровые преобразователи
581
Разбивая частичные суммы (10.19) на компоненты с меньшей разрядностью,
можно прийти к структуре цифроаналогового преобразователя, для реализа-
ции которой потребуются лишь двухразрядные ЦАП, требующие наличия
резисторов с сопротивлениями R и 2R. Из таких резисторов строятся це-
почки определенной конфигурации, позволяющие избавиться от промежу-
точных суммирующих звеньев.
Вариант ЦАП с прямым включением цепочки R - 2R приведен на рис. 10.23.
В отличие от предыдущей схемы цифроаналогового преобразователя здесь
необходимы ключи, работающие на переключение. В одном из состояний
(при нулевом значении коэффициента соответствующего разряда) подвиж-
ный контакт замыкается на корпус, а в другом (при единичном значении ко-
эффициента aj) соединяется с выводом источника опорного напряжения.
Токи, протекающие при этом в ветвях делителя, суммируются и преобразу-
ются в напряжение выходного сигнала.
Особенность цепочечного делителя такой структуры в том, что эквивалент-
ные сопротивления справа и слева от любого узла при замкнутых на корпус
ключах одинаковы и равны 2R. Это можно пояснить на примере двухзвен-
ной цепочки (рис. 10.24).
Рис. 10.23. Структура ЦАП с прямым включением цепочки R-2R
Рис. 10.24. Эквивалентная схема цепочки R-2R для соседних узлов
582
Глава 10
Если рассмотреть узел "а", то слева установлен резистор сопротивлением
2R, а справа набор из четырех резисторов. Так как потенциал входа токового
сумматора равен нулю, то крайние справа резисторы можно считать вклю-
ченными параллельно по отношению к точке "Ь" и эквивалентное сопротив-
ление между этой точкой и корпусом будет равно R. Оно включается после-
довательно с резистором R горизонтальной ветви, в результате чего
эквивалентное сопротивление справа от точки "а" окажется равным 2R .
Аналогичные рассуждения можно провести для любого из узлов цепочки
R-2R. Это свойство обеспечивает деление тока, втекающего в узел, на две
равные части, поступающие в правую и левую ветви, как показано на
рис. 10.25 для ситуации, когда все ключи, кроме одного, замкнуты на корпус.
Величина тока, проходящего через ключ, будет равна /0 = . Это связано
с тем, что верхние резисторы оказываются соединенными параллельно, их
эквивалентное сопротивление равно R, а суммарное сопротивление в цепи
ключа ЗЯ.
Рис. 10.25. Распределение токов в узле цепочки R-2R
Работу двухразрядного ЦАП на основе аналогичной цепочки можно описать
следующим образом. Если нулевому значению поступающего кода соответ-
ствует состояние ключа, при котором его подвижный контакт замкнут на
корпус, а единичному — состояние, при котором он подключен к источнику
опорного напряжения, то для управляющего кода a0 = 1, а} = 0 картина рас-
пределения токов будет иметь вид, представленный на рис. 10.26.
Ток /0 в левом узле поделится пополам, а так как сопротивления резисторов,
соединенных с ключом и токовым сумматором, одинаковы, то ток, про-
текающий в правый узел, дополнительно поделится на две равные части.
При этом во входную цепь сумматора токов потечет ток — и на его выходе
4
появится некоторое напряжение UQ.
Цифроаналоговые и аналого-цифровые преобразователи
583
Рис. 10.26. Схема токораспределения при единичном значении младшего разряда
Рис. 10.27. Схема токораспределения при единичном значении старшего разряда
Ситуация для а0 =0, ах =1 представлена на рис. 10.27. Здесь в цепь сумми-
рования потечет ток -у и сформируется выходной сигнал величиной 2С7О.
Картина распределения токов в случае одновременного замыкания обоих
ключей на источник опорного напряжения представлена на рис. 10.28. Так
как схема симметрична, то потенциалы точек "а " и ”6” одинаковы, и ток
через центральный резистор R будет равен нулю. В то же время через ключи
U 3
на корпус и в точку суммирования потекут токи I =-^ = — /0, и на выходе
ЦАП сформируется напряжение величиной 3UQ.
Аналогичным образом будет работать ЦАП произвольной разрядности п,
требующий для своего построения п ключей и 2n +1 резисторов, сопротив-
ления которых должны отличаться лишь в два раза. Вследствие этого метро-
логические характеристики такого устройства лучше, чем у ЦАП такой же
разрядности на взвешенных резисторах.
584
Глава 10
Рис. 10.28. Схема токораспределения при единичном значении младшего и старшего разрядов
Однако схема с прямым включением цепочки R-2R не свободна от ряда
недостатков. В частности, ток, потребляемый от источника опорного напря-
жения, меняется от при наличии одной единицы в управляющем коде,
2С7ОП
до “'^7’ ПРИ всех ключах, замкнутых на источник опорного напряжения.
Кроме того, токи,, протекающие через ключи, меняют свою величину и на-
правление при смене кодовых комбинаций, что можно пояснить табл. 10.1,
описывающей работу двухразрядного ЦАП. Последнее обстоятельство дела-
ет невозможной точную подгонку сопротивлений вертикальных ветвей це-
почки к величине 2R, т. к. сопротивление открытых ключей на реальных
элементах зависит как от значений, протекающих через них токов, так и от
их направления.
Таблица 10.1. Таблица значений токов ключей
Ki Ко 1Ъ 1/.Ы.
состояние ток состояние ТОК
раз. (0) 0 раз. (0) '0 0 0
раз. (0) /</4 4- замк. (1) /оТ /</4
замк. (1) /0Т раз. (0) /</4 4. /</2 2U0
замк. (1) 3/4/0 Т раз. (0) 3/4/0 ? 3/4/0 зи0
Вследствие того, что при изменении состояния ключа потенциал его цен-
трального электрода меняется от 0 до t/on, происходит перезаряд паразитных
емкостей, увеличивающий время установления выходного сигнала ЦАП.
Цифроаналоговые и аналого-цифровые преобразователи
Использование обращенного включения цепочки R -2R (рис. 10.29) позво-
ляет уменьшить влияние большинства из отмеченных факторов. В такой схе-
ме опорное напряжение поступает на вход цепочки, токи ветвей коммутиру-
ются либо на корпус, либо на вход суммирующего ток устройства с нулевым
потенциалом входа. Этим обеспечивается стабильная картина распределения
/а Л)
токов 2’4’8 и т’ П‘ В ветвях резисторной цепочки, постоянство тока,
потребляемого от источника опорного напряжения, и неизменность направ-
лений токов через ключи.
Рис. 10.29. Структура ЦАП с обращенным включением цепочки R-2R
Последнее дает возможность подобрать сопротивления резисторов верти-
кальных ветвей делителя таким образом, чтобы суммарные сопротивления
вместе с ключами были бы равны 2R. Все это обеспечивает достаточно вы-
сокие метрологические характеристики ЦАП с обращенным включением це-
почки R-2R. Так как напряжение на центральном контакте ключа при лю-
бом его положении остается нулевым, то процессы перезаряда паразитных
емкостей в данной схеме практически отсутствуют.
На основе таких цепочек промышленностью выпускаются функционально
законченные узлы ЦАП, состоящие из набора токовых ключей, и матрицы
R - 2R с лазерной подгонкой резисторов для обеспечения требуемого соот-
ношения их номиналов. Примером такого устройства является микросхема
К572ПА1, представляющая собой устройство для реализации десятиразряд-
ного ЦАП. Ее обозначение и схема включения приведены на рис. 10.30.
Для построения цифроаналогового преобразователя на основе данной микро-
схемы требуется внешний операционный усилитель, выполняющий функции
сумматора токов и преобразователя ток-напряжение. В составе микросхемы
имеется резистор обратной связи с сопротивлением R, равным сопротивле-
586
Глава 10
нию соответствующего резистора цепочки. Это позволяет обеспечить иден-
тичность характеристик ЦАП при большом отличии сопротивлений резисто-
ров у разных микросхем.
Рис. 10.30. Схема включения узла цифроаналогового преобразователя
Выходное напряжение такого устройства описывается соотношением
Um=4R = -Uf--^R = -^N=-tVI. (10.10)
п 2 2
Оно не зависит от величины R сопротивления резистора цепочки, которое
может иметь разброс в пределах 8-=-15 кОм. Допустимые значения опорного
напряжения для данного устройства могут находиться в пределах от -15 В
до +15 В, что дает возможность регулировать в широком диапазоне величину
ЕМР и устанавливать требуемый диапазон изменения выходного сигнала.
Это позволяет совместить крайнюю точку передаточной характеристики для
максимального выходного напряжения такого ЦАП с соответствующей точ-
кой идеализированной характеристики (рис. 10.31). Уход начальной точки
в большинстве случаев обусловлен смещением нуля операционного усилите-
ля, которое можно скомпенсировать известными способами.
Так как потенциалы контактов ключей близки к нулю, то они строятся на па-
рах и-канальных МОП-транзисторов с индуцированным каналом, управляе-
мых противофазными напряжениями, которые формируются путем дополни-
тельного инвертирования сигналов входного кода (рис. 10.32). Напряжение Е
используется только для питания КМОП-инверторов и поэтому может ме-
няться в широких пределах от +5 В до +15 В.
Данная микросхема управляется сигналами КМОП-элементов, для ее согла-
сования с ТТЛ-вентилями необходимо установить напряжение питания рав-
ным 5 В и поднять уровень логической единицы на выходе ТТЛ-элемента
Цифроаналоговые и аналого-цифровые преобразователи
587
до значения 3,5-?4 В. Это может быть выполнено путем установки внешнего
резистора, как показано на рис. 10.33. Время установления такого ЦАП со-
ставляет порядка 5 мкс, дифференциальная нелинейность в зависимости от
точности подгонки находится в пределах 2-г8 ЕМР, а абсолютная нелиней-
ность не превышает ±30 ЕМР.
Рис. 10.31. Варианты коррекции начальной и конечной точек
передаточной характеристики ЦАП
Рис. 10.32. Внутренняя структура интегральной схемы узла
цифроаналогового преобразователя
ТТЛ
о-- ЛЭ
г
R
L
Рис. 10.33. Способ согласования выходов ТТЛ-микросхем с КМОП-входами ЦАП
588
Глава 10
Время установления ЦАП зависит как от быстродействия ключей и токосум-
мирующих элементов, так и от скорости перезаряда паразитных емкостей.
Она, в свою очередь, определяется сопротивлением ключей в открытом со-
стоянии.
Наличие выбросов в выходном напряжении цифроаналоговых преобразова-
телей объясняется прониканием фронтов управляющих сигналов в токосум-
мирующие и выходные цепи и несогласованностью характеристик ключей.
Она проявляется в том, что время их включения не равно времени выключе-
ния. Поэтому в течение короткого промежутка в момент смены управляюще-
го кода состояние ключей может ему не соответствовать и на выходе сфор-
мируется произвольный уровень сигнала.
В КМОП-ключах время включения обычно меньше времени выключения.
Это связано с тем, что выходное сопротивление источника опорного напря-
жения гораздо меньше, чем сопротивление резисторов делителя. При нали-
чии паразитной емкости С ее заряд будет происходить быстрее, чем разряд,
что можно интерпретировать как разницу во временах включения и выклю-
чения (рис. 10.34).
Упр1
Рис. 1034. Влияние паразитных емкостей на динамические характеристики ключей ЦАП
Если в идеальном двухразрядном ЦАП при смене входного кода 0,1 —>1,0
выходное напряжение должно увеличиться с С/о до 2С/0, т. е. на ЕМР,
Цифроаналоговые и аналого-цифровые преобразователи
589
то в реальном устройстве в момент изменения кодовой комбинации ключ
старшего разряда включится, а младшего еще не успеет выключиться. На ко-
роткое время окажутся включенными оба, что можно представить как посту-
пление кодовой комбинации, которой соответствует сигнал 3UQ. В этом слу-
чае появится выброс величиной UQ.
Щ рис. 10.35 показана структура выбросов напряжений трехразрядного ЦАП
при последовательной смене комбинаций управляющего кода от нуля до
максимума и обратно. Там же представлены ложные кодовые комбинации.
Выброс наибольшей величины ~ в ЦАП любой разрядности будет воз-
никать при смене кодовой комбинации Oil...111 на 100...000 и обратно.
Рис. 10.35. Структура выбросов напряжения на выходе ЦАП при изменении управляющего кода
В ЦАП с обращенным включением цепочки R-2R амплитуда выбросов
меньше, т. к. потенциалы электродов практически не меняются.
Более высоким быстродействием обладают цифроаналоговые преобразовате-
ли с переключателями тока на биполярных транзисторах. Упрощенная схема
варианта такого трехразрядного ЦАП приведена на рис. 10.36.
Транзисторы VTl"-5-VT3" включены по схеме с общей базой. На их объеди-
ненные базы подается фиксированное напряжение -UQ, и транзисторы обра-
зуют генераторы весовых токов. Схема с общей базой представляет собой
вариант генератора стабильного тока, практически не зависящего от напря-
жения в коллекторной цепи. Для рассматриваемой схемы ток будет опреде-
ляться соотношением 1К = . Если резисторы в эмиттерных
R3
цепях выбрать с сопротивлениями Я,2/?,4/?, то токи в коллекторных будут
590
Глава 10
т Л)
равны /о--J” 4
т. е. соотношения между ними соответствуют требуемым
значениям для трехразрядного ЦАП.
Рис. 10.36. Схема узла ЦАП с токовыми ключами на биполярных транзисторах
Вследствие того, что падение напряжения между эмиттером и базой транзи-
стора зависит от протекающего через переход тока, при установке в эмиттер-
ные цепи резисторов с сопротивлениями, отличающимися в два раза, соот-
ношение между токами коллекторов будут несколько иными.
Для устранения данного эффекта используют свойства р-и-перехода, заклю-
чающееся в том, что падение напряжения на нем остается неизменным при
7 1 т
постоянной плотности тока J = —. То есть если при увеличении тока в два
раза вдвое увеличить площадь р-и-перехода, то падение напряжения на нем
останется неизменным (рис. 10.37). Кратное увеличение площади достигает-
ся введением дополнительных эмиттеров. Поэтому в рассматриваемой струк-
туре у транзистора VT1" четыре эмиттера, а у VT3" — один (см. рис. 10.36).
Пары транзисторов VT,VT' представляют собой эмиттерно-связанные пере-
ключатели тока, аналогичные используемым в логических элементах ЭСЛ-
типа. Так как потенциал входа токового сумматора близок к нулю, то можно
считать, что коллекторы соответствующих пар транзисторов подключены
к корпусу. Однако в связи с тем, что на базы и эмиттеры транзисторов по-
даются напряжения отрицательной полярности, они работают в активном
режиме.
Цифроаналоговые и аналого-цифровые преобразователи
591
Рис. 10.37. Зависимость прямого напряжения на переходе база-эмиттер от его площади
Если входное напряжение управления (7упр более отрицательно, чем фикси-
рованное напряжение смещения UCM (этому соответствует значение коэффи-
циента ai = 0), то правый транзистор переключателя тока будет закрыт и ток,
поступающий в эмиттерную цепь из соответствующего узла генератора весо-
вых токов, потечет на корпус. В ситуации, когда |{/упр| < |^См | (для at = 0,
произойдет переключение токов в коллекторные цепи транзисторов VT , т. е.
на вход сумматора тока СТ. При этом на выходе ЦАП сформируется напря-
жение £/ВЬ|Х = K(aQ y + у + «]/<))•
Так как падение напряжения на переходе эмиттер-база зависит от температу-
ры, то при ее изменении будут меняться величины весовых токов и, соответ-
ственно, цена единицы младшего разряда. Для устранения этого эффекта
в реальные схемы ЦАП вводится операционный усилитель и генератор ком-
пенсирующего тока, включаемые, как показано на рис. 10.38.
Так как потенциал инвертирующего входа равен нулю, то вследствие нали-
чия обратной связи нулевым будет и потенциал неинвертирующего входа
операционного усилителя. Последнее выполняется, если величина тока, по-
требляемого от источника опорного напряжения, положительной полярности
/оп = равна току компенсации, формируемому вспомогательным двух-
R
эмиттерным транзистором и равному —, так как [/* =UREF “/К0Мп^* При
этом, как и ранее, в разрядах будут формироваться весовые токи /
Л)
°’Т
/о
4 '
592
Глава 10
Рис. 10.38. Формирование опорного напряжения для ЦАП
с переключателями тока на биполярных транзисторах
Так как все транзисторы располагаются в непосредственной близости друг от
друга, то при изменении температуры их параметры меняются одинаково.
При уменьшении напряжения [/ЭБ из-за роста температуры или по другим
причинам, возрастет ток компенсации, что приведет к снижению потенциала
неинвертирующего входа операционного усилителя и, соответственно, его
выхода. Последнее вызовет уменьшение /комп, возврат его, а также весовых
токов, к их исходным значениям.
Изменение в небольших пределах внешнего опорного напряжения UREF при-
ведет к пропорциональному изменению весовых токов и, соответственно,
цены единицы младшего разряда.
Для сокращения диапазона номиналов резисторов в младших разрядах могут
использоваться цепочечные делители типа R-2R (рис. 10.39).
В некоторых вариантах многоразрядных ЦАП делители устанавливаются
в цепь токового сумматора, а ключи коммутируют токи одинаковой величи-
ны (рис. 10.40). Это дает возможность отказаться от многоэмиттерных тран-
зисторных структур.
Данную конфигурацию имеет микросхема быстродействующего 12-
разрядного цифроаналогового преобразователя К1108ПА1.
Вариант схемы ее включения приведен на рис. 10.41. Она управляется сигна-
лами ТТЛ-уровней, величина внешнего опорного напряжения положитель-
Цифроаналоговые и аналого-цифровые преобразователи
593
ной полярности составляет +10,14-10,4 В (для UREF = 10,24 В цена ЕМР рав-
на 2,5 мВ), дифференциальная нелинейность не превышает 0,5 ЕМР, абсо-
лютная нелинейность в диапазоне рабочих температур не более ±20 ЕМР,
время установления 0,5 мкс.
Рис. 10.39. Схема генератора весовых токов
Рис. 10.40. Модифицированный вариант ЦАП
с переключателями тока на биполярных транзисторах
594
Глава 10
Подстройка величины ЕМР осуществляется резистором, включенным после-
довательно с входом опорного напряжения. Организовав цепь обратной свя-
зи, как показано штриховой линией, можно в два раза увеличить размах вы-
ходного напряжения.
10.3. Умножающие ЦАП
Сигнал на выходе цифроаналогового преобразователя описывается соотно-
шением t/BbIX = N^-^ = IcNUq, из которого следует, что он осуществляет пе-
1
ремножение с масштабным коэффициентом — двух величин — опорного
напряжения (/оп и кода N .
Рассмотренный ранее цифроаналоговый преобразователь, использующий
КМОП-ключи, является умножающим по напряжению, т. к. значение (/оп
может меняться от -15 до +15 В, а код от нуля до 2п -1. С точки зрения вы-
полнения правила знаков, умножающие ЦАП могут быть двух- и четырех-
квадрантными, т. е. работающими в двух либо четырех четвертях координат-
ной плоскости. Для первых знак может меняться лишь у одной из величин,
Цифроаналоговые и аналого-цифровые преобразователи
595
и характеристика преобразования двухквадрантного ЦАП, умножающего по
напряжению, приведена на рис. 10.42, а для умножающего по коду — на
рис. 10.43.
Рис. 10.42. Зависимость выходного напряжения
от кода для двухквадрантного умножающего
по напряжению ЦАП
Рис. 10.43. Зависимость выходного напряжения
от кода для двухквадрантного умножающего
по коду ЦАП
Для четырехквадрантного устройства знак может меняться у обеих перемен-
ных и соответствующая характеристика выглядит, как показано на рис. 10.44.
При построении ЦАП двухквадрантных по коду требуется ввести понятие
отрицательного кода, так как сама кодовая комбинация задается набором
сигналов низкого и высокого уровней.
Рис. 1044. Зависимость выходного напряжения от кода
для четырехквадрантного умножающего ЦАП
С этой целью диапазон изменения входного кода разбивается на две части,
N
и принимается, что коды чисел, меньших —, соответствуют отрицатель-
596
Глава 10
ным, а большие, чем ——----положительным числам. При таком подходе
2
и положительном опорном напряжении для кодовой комбинации ООО ...О О О
ЦАП должен сформировать сигнал ~~L > ДЛЯ комбинации 1 0 0 ... О 0 0 —
нулевой, а при поступлении кода 1 1 1 ... 1 1 1 напряжение на его выходе бу-
дет +-yL-t/o- Здесь значение старшего разряда кода определяет знак
(рис. 10.45), а остальные — величину числа. Данное представление является
удобным для управления ЦАП, но отличается от используемого при выпол-
нении арифметических операций тем, что знак и отрицательные числа зада-
ются в инверсном коде.
/V<0 О JV>0
I-----------1----------1
О JV/2
0.... 1....
о
2 2
Рис. 10.45. Представление входного кода для обеспечения работы двухквадрантного ЦАП
Как следует из рис. 10.46, для реализации цифроаналогового преобразовате-
ля, умножающего по коду, необходимо сместить выходную характеристику
обычного ЦАП вниз на величину ^2D-.
Рис. 10.46. Трансформация одноквадрантного ЦАП в двухквадрантный
Цифроаналоговые и аналого-цифровые преобразователи
597
Технически это можно сделать, вычитая из выходного напряжения ЦАП сиг-
нал величиной ——. При этом выходной сигнал двухквадрантного по коду
ЦАП будет определяться выражением ивык
Один из вариантов структуры такого устройства приведен на рис. 10.47.
Здесь формирователь напряжения ФН выполняет функции инвертирования
Uon и деления его пополам. Если конструкция ЦАП допускает подачу двух-
полярного опорного напряжения, то данная схема будет обладать свойствами
четырехквадрантного устройства (рис. 10.48).
Рис. 10.47. Способ преобразования одноквадрантного ЦАП в двухквадрантный
Рис. 10.48. Схема четырехквадрантного умножающего ЦАП
В ряде микросхем ЦАП с ключами на биполярных транзисторах возможность
перевода в режим умножающего по коду ЦАП реализуется с помощью внут-
ренних элементов. Один из вариантов такого устройства приведен на
рис. 10.49.
Здесь в точку суммирования токов на инвертирующий вход операционного
усилителя поступает ток ЦАП и ток, формируемый источником опорного
напряжения, протекающий через резистор с сопротивлением 2R . Последова-
598
Глава 10
тельное включение двух резисторов в цепь обратной связи вдвое увеличивает
масштаб изменения выходного напряжения ЦАП, в итоге:
t/Bblx = 2£/оп—-^ОП = 2f t/оп — - — 1 = ^-(2N - 2" ).
ВЫХ on on I on 2n 2 J 2П
Разные знаки у суммируемых сигналов получаются из-за того, что токи через
матрицу ключей ЦАП задаются источником отрицательного напряжения.
В некоторых разновидностях ЦАП сигналы управления имеют уровни ЭСЛ-
логики, в частности, в микросхеме К1118ПАЗ, представляющей собой вось-
миразрядный модуль цифроаналогового преобразователя с временем уста-
новления 10 нс.
Рис. 10.49. Схема двухквадрантного умножающего по коду ЦАП
10.4. ЦАП с косвенным преобразованием
Рассмотренные ЦАП с прямым преобразованием кода в выходное напряже-
ние имеют достаточно сложную структуру, но обладают высокими метроло-
гическими характеристиками и быстродействием. Если быстродействие не
играет большой роли, то возможно применение более простых по конструк-
тивному исполнению цифроаналоговых преобразователей с промежуточным
преобразованием кода.
Один из вариантов такого устройства относится к классу ЦАП с числоим-
пульсным преобразованием (рис. 10.50). Преобразователь кода в число им-
пульсов (ПКЧИ) формирует их пачки с длительностью каждого т, количест-
во которых п на заданном временном интервале Т пропорционально
Цифроаналоговые и аналого-цифровые преобразователи 599
поступающему коду. Ключ (КЛ) во время действия импульса подсоединяет
к входу интегратора напряжение Ео. Интегратор служит для выделения по-
стоянной составляющей поступающего на его вход сигнала, которая для од-
ного импульса в пачке (рис. 10.51) описывается соотношением Uq = — \Е0Ж.
Т о
Если количество импульсов за интервал Т равно W , то выходное напряже-
ние интегратора окажется пропорциональным поступающему коду
(/ВЬ1х = — jEodt = Таким образом рассматриваемое устройство будет
Т о Т
выполнять функцию цифроаналогового преобразователя с ценой ЕМР
Uq = N-^- и эквивалентной разрядностью n = log2 —. Особенностью данно-
Т т
го варианта ЦАП является отсутствие делителей токов и напряжений и высо-
кая линейность преобразования, т. к. при увеличении количества импульсов
в пачке вклад в выходное напряжение от каждого из них будет одинаков.
Рис. 10.50. Структура ЦАП с числоимпульсным преобразованием
Рис. 10.51. Соотношение между длительностью импульса
и периодом в преобразователе код-частота
Внутренняя структура варианта трехразрядного преобразователя кода в чис-
ло импульсов и временные диаграммы его работы приведены на рис. 10.52.
Если управляющим сигналам az поставить в соответствие значения разрядов
600
Глава 10
двоичного кода, то количество импульсов на выходе за интервал времени
Т = 8г0 окажется равным N = aQ + 2tZj + 4а2» а длительность каждого т = —.
Рис. 10.52. Принципиальная схема и временные диаграммы
работы трехразрядного преобразователя код-число импульсов
Цифроаналоговые и аналого-цифровые преобразователи
601
При использовании такого устройства в цифроаналоговом преобразователе
{/вых = 2 8^ = ^Тб Как следУет из приведенного соотношения, выходное
напряжение не зависит от частоты тактирующего сигнала, а определяется
лишь значением кода и величиной напряжения £0.
Промышленностью выпускаются функционально законченные устройства,
выполняющие преобразование кода в число импульсов, в частности микро-
схема К155ИЕ8. При подаче на ее управляющие входы кода 0< N <63 ко-
личество импульсов на временном интервале, равном 64 периодам входного
сигнала, будет равно N. Длительность каждого из них т = —. Она равна
половине периода тактирующего сигнала, который представляет собой регу-
лярную последовательность импульсов с частотой следования f .
Однако ЦАП такой структуры обладает рядом специфических особенностей,
затрудняющих его использование в быстродействующих устройствах. Одна
из них состоит в том, что выходное напряжение станет равным требуемому
значению не в момент смены кода, как в ЦАП, с непосредственным преобра-
зованием, а лишь к окончанию интервала времени Г. Эта ситуация отображе-
на на рис. 10.53 для N = 3.
Рис. 10.53. Временные диаграммы установления напряжения на выходе ЦАП
с преобразователем код-число импульсов
602
Глава 10
Данное обстоятельство связано с тем, что формирование выходного напря-
жения происходит путем интегрирования, причем каждый из импульсов вно-
сит дополнительный вклад в уровень входного сигнала. То есть в течение
этапа преобразования выходное напряжение будет ступенчато возрастать до
требуемого значения. Этот процесс периодически повторяется. Чтобы для
заданного кода получить неизменный (без пульсаций) уровень выходного
сигнала, к концу каждого этапа преобразования его потребуется запоминать
либо проводить процедуру фильтрации.
Из принципа работы ЦАП с числоимпульсным преобразованием следует, что
N
время установления у него будет равно Густ = Т = —, где N — максимальное
/о
значение кода, соответствующее эквивалентной разрядности п = log2 N . Для
N = 1024 и /0 = 10 МГц, оно составит примерно 100 мкс.
Как уже отмечалось, такие устройства находят применение в тех областях,
где не требуется высокая скорость преобразования, в частности, в системах
дистанционного регулирования параметров звуковых и видеосигналов быто-
вой аппаратуры.
Еще один вариант ЦАП с косвенным преобразованием на первом этапе фор-
мирует прямоугольный импульс амплитудой Е, длительность которого
Т = Nt пропорциональна входному коду. Далее этот импульс интегрируется,
т
в итоге напряжение на выходе преобразователя (/вых = к jEdt = IcENt оказы-
о
вается пропорциональным коду.
10.5. Области применения ЦАП
Область использования ЦАП достаточно широка, они, в частности, находят
применение в генераторах сигналов произвольной формы. Обобщенная
структура такого устройства имеет вид, приведенный на рис. 10.54.
В его состав входит генератор Г прямоугольных импульсов, «-разрядный
счетчик СЧ с модулем М = 2", преобразователь кода ПК с такой же разряд-
ностью по входу, цифроаналоговый преобразователь ЦАП и фильтр Ф.
Рис. 10.54. Структура генератора импульсов произвольной формы
на основе цифроаналогового преобразователя
Цифроаналоговые и аналого-цифровые преобразователи
603
Под действием сигналов генератора на выходе счетчика формируется код
N(t), линейно меняющийся во времени от 0 до М - 1. Далее происходит пе-
реполнение счетчика, и этот процесс периодически повторяется. Преобразо-
ватель кода ставит в соответствие каждой входной кодовой комбинации /V(z)
комбинацию N*(f), которая поступает на управление цифроаналоговым пре-
образователем. Он формирует ступенчато меняющееся напряжение (/* (г),
пропорциональное текущему значению кода, которое далее фильтруется.
Рис. 10.55. Временные диаграммы
формирователя пилообразного напряжения на основе ЦАП
На рис. 10.55 представлены временные диаграммы упрощенного варианта
генератора, у которого отсутствует преобразователь кода. В этом случае ко-
довые комбинации с выходов счетчика поступают на управление ЦАП, кото-
рый формирует импульсы ступенчатой пилообразной формы. Их амплитуда
равна Uт = ^-(2" -1) = Uon -UQ, где п
— разрядность счетчика и ЦАП, пе-
4 эп /
риод повторения определяется соотношением W = z А = Мт, где f — час-
тота генератора Г, а т — их период. Фильтрация позволяет уменьшить вели-
чину ступенек и получить сигнал, близкий к линейно меняющемуся
пилообразному напряжению.
604
Глава 10
Имея набор преобразователей кодов, можно построить многофункциональ-
ный генератор сигналов произвольной формы с независимой регулировкой
их амплитуды и частоты повторения.
Еще одна область применения ЦАП — построение управляемых кодом дели-
телей напряжения (цифровых потенциометров). Для этого используются
двухквадрантные ЦАП, умножающие по напряжению. У них в качестве
опорного можно использовать произвольно меняющееся напряжение входно-
го сигнала. При этом t/BbIX = -^-/V =UBXK(N), где K(N) — зависящий от
управляющего кода коэффициент передачи, значения которого могут варьи-
роваться в пределах от 0 до 1 -
1
2" ‘
Цифроаналоговые преобразователи также находят применение в качестве
регулируемых кодом источников напряжения и тока, в цифровых системах
воспроизведения звуковых и видеосигналов и т. п.
10.6. Основные параметры и характеристики
аналого-цифровых преобразователей
Аналого-цифровые преобразователи (АЦП) осуществляют операцию, обрат-
ную цифроаналоговому преобразованию, т. е. формируют кодовые комбина-
ции, значения которых определяются величиной входного сигнала. Работа
АЦП может быть описана соотношением N(tk) = ent
\и0
, где N(tk) —
J‘=h
выходной код в момент времени t = tk, ent — функция, определяющая це-
лую часть числа, UQ — шаг квантования.
Как отмечалось ранее, при аналого-цифровом преобразовании возникают
ошибки, связанные с квантованием сигналов и их дискретизацией. Первая
связана с тем, что входной сигнал является непрерывной функцией времени,
а выходной код АЦП представляет собой конечное множество целочислен-
ных значений. Вторая составляющая ошибки объясняется конечным быстро-
действием элементов АЦП, в связи с чем отсчеты сигнала могут быть полу-
чены лишь через определенные временные интервалы.
В АЦП существует зона нечувствительности к изменениям входного сигнала,
в которой выходной код остается неизменным. Величина этой зоны называ-
ется абсолютной разрешающей способностью и равна приращению сигнала,
Цифроаналоговые и аналого-цифровые преобразователи
605
вызывающего изменение выходного кода, на единицу младшего разряда. Она
соответствует шагу квантования UQ и, как и для ЦАП, называется ценой
единицы младшего разряда — ЕМР.
К основным статическим параметрам аналого-цифровых преобразователей
относятся: шаг квантования, максимальное значение входного сигнала, раз-
рядность и погрешности преобразования. Так как большинство АЦП форми-
руют числовые значения, пропорциональные уровню входного сигнала
в двоичном коде, то разрядность определяется соотношением n = log2 Утах »
> г ^вх max
где =——.
ио
Вариант характеристики преобразования АЦП, у которого шаг квантования
не зависит от величины входного сигнала, приведен на рис. 10.56. У идеаль-
ного преобразователя она представляет собой прямую линию, проходящую
через начало координат и точку с координатами Утах .
Однако, как и для цифроаналоговых преобразователей, характеристика пре-
образования реального АЦП будет отличаться от прямой линии, и эти отли-
чия оцениваются параметрами, которые называются абсолютная и диффе-
ренциальная нелинейность.
Первая определяет максимальное отклонение формируемого кода от истин-
ного значения при совмещении крайних точек характеристики преобразова-
606
Глава 10
ния. Она измеряется либо в процентах от максимального значения кода, либо
в ЕМР, что соответствует максимальной разности выходных кодов идеально-
го и реального АЦП. Дифференциальная нелинейность 5Д определяет мак-
симальное отклонение шага квантования от его истинного значения. Если
5д>±1ЕМР, то может появится немонотонность характеристики преобразо-
вания, что приводит к пропускам кода. На участках немонотонности с ростом
входного сигнала численное значение формируемого кода падает (рис. 10.57).
Рис. 10.57. Влияние зависимости ЕМР от кода на характеристику преобразования АЦП
Динамические параметры, к которым относятся время преобразования гпр
и период квантования Ткв, характеризуют АЦП с точки зрения быстродейст-
вия. Время преобразования представляет собой с интервал с момента начала
преобразования до момента формирования и фиксации выходного кода. Под
периодом квантования понимается временной промежуток между двумя со-
седними преобразованиями. Он всегда больше гпр, т. к. в АЦП требуется не-
которое время для установления элементов в исходное состояние. Величина,
обратная периоду квантования, называется максимальной частотой преоб-
разования. Она определяет количество отсчетов входного сигнала, которое
может быть получено за одну секунду.
Если уровень входного сигнала за время преобразования меняется, то возни-
кает дополнительная ошибка преобразования — апертурная. Ее появление
можно пояснить следующим образом (рис. 10.58). Пусть процесс преобразо-
Цифроаналоговые и аналого-цифровые преобразователи
607
вания начался в момент времени и напряжение входного сигнала остается
неизменным. В этом случае по окончании этого процесса, к моменту времени
t2, сформируется код . Однако когда напряжение меняется и к моменту
окончания преобразования становится равным U2, т° вследствие конечного
быстродействия АЦП на его выходе появится код №*, не совпадающий ни
с Wj, ни с N2 . Для идеального АЦП можно считать, что в момент времени
t2 происходит мгновенное преобразование напряжения U*.
с/ — c/d AU
Величина апертурной ошибки оценивается как &N = -----------------. В пер-
Uq Ц)
вом приближении можно считать, что Д(/А
• /пр, т. е. апертурная
ошибка пропорциональна скорости изменения входного напряжения и вре-
мени преобразования.
Рис. 10.58. Возникновение апертурной ошибки
из-за изменения входного напряжения в процессе преобразования
Для ее снижения требуется либо уменьшить время преобразования, либо сни-
зить скорость изменения входного сигнала. Первый подход требует построе-
ния быстродействующих АЦП, что является достаточно сложной задачей.
Скорость изменения преобразуемого напряжения можно снизить практиче-
ски до нуля, запомнив уровень входного сигнала на момент начала преобра-
зования и сохранив это значение в течение цикла работы АЦП. Данную
функцию выполняют устройства выборки-хранения (УВХ), вариант которо-
го приведен на рис. 10.59, а временные диаграммы его работы на рис. 10.60.
608
Глава 10
Рис. 10.59. Структура устройства выборки-хранения
Рис. 10.60. Форма напряжения на выходе УВХ
Операционный усилитель включен по схеме неинвертирующего повторителя
напряжения, который имеет очень высокое входное сопротивление.
Перед началом этапа преобразования на короткое время замыкается ключ Кл
и конденсатор хранения Схр заряжается до уровня входного сигнала. Далее
ключ размыкается и начинается цикл преобразования выходного напряжения
операционного усилителя в код, во время которого оно остается практически
неизменным, что существенно уменьшает апертурную ошибку.
С точки зрения преобразования формы представления сигнала УВХ осущест-
вляет его дискретизацию (см. рис. 10.60). В то же время напряжение на вы-
ходе устройства выборки-хранения не является квантованным, т. к. уровни
ступенек различны.
Цифроаналоговые и аналого-цифровые преобразователи
609
Рис. 10.61. Классификация аналого-цифровых преобразователей
По принципу действия аналого-цифровые преобразователи можно разделить
на несколько классов и групп (рис. 10.61). В АЦП с непосредственным или
прямым преобразованием величина входного напряжения трансформируется
в значение кода путем сравнения напряжения с эталоном.
Такие преобразователи делятся на несколько групп, в частности, параллель-
ные, параллельно-последовательные и последовательные. Принципиальная
особенность последовательных АЦП в том, что у них имеется цепь обратной
связи, в которой применяется вспомогательный цифроаналоговый преобра-
зователь. Они отличаются друг от друга по способу подбора кодовой комби-
нации соответствующей уровню входного сигнала.
В АЦП с промежуточным преобразованием на первом этапе уровню входно-
го сигнала ставится в соответствие значение частоты, длительности импуль-
са, заряда и т. п. На последующих этапах осуществляется измерение полу-
ченной величины и формирование кода.
10.7. Аналого-цифровые преобразователи
с непосредственным преобразованием
Параллельные АЦП
АЦП параллельного типа являются наиболее простыми по структуре, но
сложными в техническом исполнении. Такое устройство представляет собой
набор компараторов напряжения, на объединенные входы которых поступает
610
Глава 10
входной сигнал, а на другие — эталонные напряжения U0,2U0,3U0 и т. д.,
где Uq — цена единицы младшего разряда (шаг квантования АЦП).
Упрощенная схема двухразрядного параллельного АЦП приведена на
рис. 10.62. Будем считать, что при напряжении на верхнем входе компарато-
ра большем, чем на нижнем, он формирует на выходе сигнал логической
единицы, в противном случае — нуля. Состояния выходов компараторов для
двухразрядного АЦП при разных уровнях входного сигнала приведены
в табл. 10.2. Число единиц в кодовой комбинации определяется соотноше-
нием N = ent^-^-. Это выражение совпадает с формулой, описывающей
Uo
работу АЦП.
и
вх
Рис. 10.62. Структура параллельного АЦП без преобразователя кода
Таблица 10.2. Таблица функционирования параллельного АЦП
ki кг ^3
ЦВХ<ЦО 0 0 0
U0<Un<2U0 1 0 0
2U0<U„<3U0 1 1 0
зи0<и„ 1 1 1
Для получения набора эталонных напряжений используется делитель на це-
почке резисторов с одинаковыми сопротивлениями (рис. 10.63). Формируе-
мые компараторами наборы сигналов трансформируются в двоичный код
Цифроаналоговые и аналого-цифровые преобразователи
611
с помощью преобразователя кода ПК, представляющего собой комбинацион-
ный узел, связь между входными и выходными сигналами которого для
двухразрядного варианта представлена в табл. 10.3, а карта Карно для разря-
да «о и структура приведены на рис. 10.64 и 10.65.
В таком АЦП все разряды кода формируются одновременно (параллельно)
и его быстродействие, независимо от разрядности, будет определяться лишь
суммарными задержками в компараторах и преобразователе кода.
Рис. 10.63. Схема
делителя напряжения
Таблица. 10.3. Таблица функционирования
преобразователя кода
*1 кг кг "1 Ло
0 0 0 0 0
1 0 0 0 1
1 1 0 1 0
1 1 1 1 1
по KtK2 ^2
Кз cl_ * D
«3 0 0 *
Рис. 10.64. Карта Карно для младшего разряда
преобразователя кода
Рис. 10.65. Схема преобразователя кода
двухразрядного параллельного АЦП
Для n-разрядного устройства (рис. 10.66) потребуется 2" резисторов с оди-
наковыми сопротивлениями и 2" -1 компараторов напряжения.
612
Глава 10
Часто в состав параллельных АЦП вводят регистр, подключаемый к выходу
преобразователя кода. Он фиксирует текущее значение кода до поступления
следующего импульса тактирования. Это позволяет снизить влияние пере-
ходных процессов в компараторах на установление выходного кода АЦП.
Из-за большого количества элементов практическая реализация таких уст-
ройств достаточно сложна. Так для реализации шестиразрядного АЦП по-
требуется 64 резистора и 63 компаратора, а в десятиразрядной структуре их
должно быть 1024 и 1023.
Промышленностью выпускаются однокристальные параллельные АЦП —
К1107ПВ1 (шестиразрядный с максимальной частотой преобразования
20 МГц), К1107ПВ4 (восьмиразрядный, частота преобразования 100 МГц),
К1107ПВ6 (10-разрядный с частотой преобразования 15 МГц и др.).
Параллельно-последовательные АЦП
Как и в случае с ЦАП, параллельный АЦП можно упростить, представляя его
в виде блоков с небольшой разрядностью, выходные сигналы которых соот-
ветствующим образом обрабатываются. Соотношение между кодом, форми-
Цифроаналоговые и аналого-цифровые преобразователи
613
руемым АЦП, и входным сигналом можно записать следующим образом:
^вх “ + А(/, где — напряжение, меньшее шага квантова-
ния Uq. Для повышения точности преобразования (разрядности АЦП) это
At/
напряжение необходимо трансформировать в код К = ent——, используя шаг
квантования
г* _ Up
, где п — разрядность преобразователя. В этом случае
выходной код может быть представлен в виде N+—r = 2 k(2kN + K). Без
2к
масштабирующего коэффициента выражение имеет вид 2к N + К .
Умножив числитель и знаменатель в формуле для кода остатка на 2к , полу-
2к&U - -
чим К =------, откуда следует, что требуемая кодовая комбинация может
быть сформирована путем обработки напряжения 2к&U в АЦП с тем же ша-
гом квантования, что и при получении старших разрядов кода.
Один из вариантов структуры комбинированного параллельного четырехраз-
рядного АЦП приведен на рис. 10.67. Двухразрядный АЦП1 формирует
старшие Уст разряды выходного кода, поступающие на вспомогательный
цифроаналоговый преобразователь, выходное напряжение которого равно
NctUq . В масштабирующем усилителе оно вычитается из входного сигнала
и разность АГ/ умножается на четыре. Полученный сигнал преобразуется
в двухразрядном АЦП2, формирующем младшие разряды кода.
Рис. 10.67. Структура комбинированного параллельно-последовательного АЦП
Развивая эту идею, можно прийти к структуре АЦП, где требуются лишь од-
норазрядные цифроаналоговые преобразователи. Таким преобразователем
служит обычный компаратор, у которого на один из входов подано напряже-
ние, равное половине опорного. Если t/BX >Щ^-, на его выходе должен фор-
мироваться единичный сигнал, в противном случае — нулевой.
614
Глава 10
Структура трехразрядного АЦП данной конфигурации приведена на
рис. 10.68. Выходные сигналы компараторов управляют ключами, которые
подают на инвертирующий вход суммирующего блока с коэффициентом пе-
редачи, равным 2, напряжение либо ноль.
Рис. 10.68. Схема параллельно-последовательного АЦП
Пусть входное напряжение равно 6,6 В, цена ЕМР — 1 В, Uon = 8 В . Так как
17BX>^yL, то на выходе первого компаратора сформируется единичный сиг-
нал старшего разряда кода и через первый ключ на верхний вход первого
суммирующего блока поступит напряжение 4 В. Сигнал на его выходе будет
иметь величину (6,5 В - 4 В) х 2 = 5 В. На выходе второго компаратора также
сформируется единичный сигнал, а со второго суммирующего блока на ниж-
ний вход третьего компаратора поступит напряжение (5 В - 4 В) х 2 = 2 В.
Оно окажется меньше поэтому на выходе третьего компаратора поя-
вится логический ноль, который и будет представлять младший разряд фор-
мируемого кода. Кодовая комбинация для данной ситуации 110 соответст-
вует числу 6, которое с учетом погрешности квантования равно величине
входного сигнала в вольтах.
Быстродействие такой структуры меньше, чем у параллельного АЦП, из-за
последовательной процедуры обработки и дополнительных задержек в мас-
штабирующих усилителях и ключах. Однако данный АЦП требует для реа-
лизации гораздо меньше элементов, чем параллельный. Так для построения
восьмиразрядного АЦП понадобится 8 компараторов, а не 255.
Последовательные АЦП
В тех областях, где высокое быстродействие не требуется, применяются АЦП
последовательного типа. Такие АЦП имеют общую конфигурацию (рис. 10.69)
и отличаются лишь алгоритмами подбора кода. Их особенностью является
Цифроаналоговые и аналого-цифровые преобразователи
615
наличие вспомогательного цифроаналогового преобразователя ЦАП, вклю-
ченного в цепь обратной связи.
Рис. 10.69. Обобщенная структура последовательного АЦП
Принцип их действия заключается в том, что на вспомогательный цифроана-
логовый преобразователь подаются меняющиеся определенным образом во
времени кодовые комбинации. Напряжение с его выхода сравнивается
с входным напряжением. В момент их равенства компаратор вырабатывает
сигнал, под действием которого в устройство памяти записывается кодовая
комбинация, соответствующая ситуации UBK=U^n = NUQ. При этом код
У будет соответствовать величине У-&-.
Структура АЦП последовательного типа приведена на рис. 10.70. Меняю-
щиеся во времени коды, вырабатываемые формирователем кодовых комби-
наций — ФКК, подаются на входы ЦАП. Компаратор К сравнивает выходное
напряжение цифроаналогового преобразователя с входным напряжением
и в момент, когда УцАП становится равным UBX , код, поступающий на ЦАП,
фиксируется в устройстве памяти УП.
Рис. 10.70. Структура последовательного АЦП
616
Глава 10
Частота вспомогательного генератора Г определяет интервалы между момен-
тами поступления на входы ЦАП меняющихся кодовых комбинаций. Уст-
ройство управления УУ формирует сигналы, синхронизирующие работу уз-
лов АЦП.
В таком аналого-цифровом преобразователе может быть реализован как
ждущий, так и циклический режим работы. В первом случае процедура пре-
образования реализуется однократно. Она начинается с приходом внешнего
сигнала "Пуск" и заканчивается в момент фиксации кода, соответствующего
уровню входного сигнала. После этого АЦП прекращает работу и переходит
в режим ожидания. Во втором случае, по завершении очередного этапа пре-
образования и фиксации кода устройство управления вырабатывает сигнал,
устанавливающий узлы АЦП в исходное состояние, и цикл преобразования
повторяется.
Рис. 10.71. Структура последовательного АЦП
с формирователем ступенчатого пилообразного напряжения
Разновидностью аналого-цифрового преобразователя последовательного ти-
па является АЦП со ступенчатым пилообразным напряжением (рис. 10.71).
У него в качестве формирователя кодовых комбинаций используется двоич-
ный суммирующий счетчик. Временные диаграммы работы такого устройст-
ва в циклическом режиме приведены на рис. 10.72.
Под действием тактирующих импульсов генератора Г счетчик СЧ формирует
кодовые комбинации, соответствующие монотонно возрастающему ряду
чисел 0, 1,2,3..., а связанный с ним цифроаналоговый преобразователь
ЦАП — ступенчатое линейно возрастающее напряжение. Пока его величина
меньше уровня входного сигнала, на выходе компаратора К присутствует
сигнал логического ноля. В момент времени, когда (/вх^(/цдп» ситуация
меняется на противоположную, сигнал на выходе компаратора принимает
Цифроаналоговые и аналого-цифровые преобразователи
617
единичное значение, код счетчика N , соответствующий величине (7ВХ , фик-
сируется в устройстве памяти, а процесс формирования ступенчатого пило-
образного напряжения продолжается.
Рис. 10.72. Временные диаграммы работы последовательного АЦП
с формирователем ступенчатого пилообразного напряжения
Коды меняются от 0 до М- 1, где М— модуль счета, далее счетчик возвра-
щается в исходное состояние и начинается новый цикл аналого-цифрового
преобразования. В данном устройстве время преобразования зависит от
уровня входного сигнала, а период квантования определяется соотношением
Гкв =Л/т = 2шт, где т — интервал между тактирующими сигналами, т —
разрядность счетчика и ЦАП.
Быстродействие такого АЦП в основном определяется временем установле-
ния цифроаналогового преобразователя, т. к. современные цифровые устрой-
ства имеют достаточно малые времена задержки. Отсюда следует, что мак-
симальная частота тактирующих импульсов не может превышать величины
г 1
/max =---» а минимальное значение периода квантования будет равно
^уСТ
Гкв = 2”/уст. При использовании в качестве ЦАП микросхемы К572ПА1
с временем установления 5 мкс период квантования десятиразрядного АЦП
618
Глава 10
окажется более 5 мс, т. е. такое устройство способно осуществлять порядка
200 преобразований в секунду.
В среднем повысить быстродействие АЦП рассмотренной структуры можно,
устанавливая счетчик в исходное состояние сразу после срабатывания ком-
паратора. Для этого в состав устройства надо ввести формирователь Ф, кото-
рый будет вырабатывать импульс сброса счетчика и инициировать следую-
щий цикл преобразования (рис. 10.73).
Временные диаграммы работы такого АЦП представлены на рис. 10.74. Его
особенностью является неравномерный период квантования, т. к. время пре-
образователя зависит от уровня входного сигнала.
Рис. 10.73. Структура последовательного АЦП
с формирователем ступенчатого пилообразного напряжения
и неравномерным интервалом квантования
Рис. 10.74. Временные диаграммы работы последовательного АЦП
с формирователем ступенчатого пилообразного напряжения
и неравномерным интервалом квантования
Цифроаналоговые и аналого-цифровые преобразователи
619
Причиной низкого быстродействия рассмотренных устройств является ис-
пользуемый алгоритм подбора кода на входах ЦАП. Здесь значение кода ка-
ждый раз увеличивается на единицу и приближение к величине входного
сигнала происходит с шагом, равным цене единицы младшего разряда ЦАП.
Ускоренный процесс подбора кода реализован в АЦП поразрядного уравно-
вешивания. Он имеет структуру, аналогичную вышерассмотренной, но вме-
сто счетчика используется специальное устройство — регистр последова-
тельного приближения — РПП (рис. 10.75). Набор сигналов на его выходах
зависит как от значения бита, поступающего на вход, так и от текущего со-
стояния разрядов.
Рис. 10.75. Структура АЦП поразрядного уравновешивания
Существуют различные, оптимальные по быстродействию, алгоритмы под-
бора кода. Один из них для четырехразрядного АЦП выглядит следующим
образом. На первом шаге РПП формирует код 10 0 0, соответствующий
половине максимального значения опорного напряжения, т. е. код числа
восемь.
Входное напряжение сравнивается с . В зависимости от величины /7ВХ
возможны две ситуации — либо (7ВХ Ситуация 1/вх =~~
на практике не реализуется, т. к. из-за флуктуаций напряжений и наличия
помех она сведется к одной из предыдущих.
В первом случае на выходе компаратора появится логическая единица, во
втором — логический ноль. Они записываются в старший разряд <23 РПП,
а предыдущее значение кода сдвигается вправо. Таким образом, на втором
шаге при ^вх>-^- сформируется кодовая комбинация 1100, соответст-
620
Гпава 10
3
вующая числу 12 и напряжению ЦАП — Uon,
в противном случае — 0 10 0,
что соответствует — Uo„. Далее входное напряжение сравнивается с напря-
4
жением ЦАП и, в зависимости от результата сравнения, логическая единица
или ноль с выхода компаратора заносится в разряд Q2 РПП, а комбинация
10 0, присутствовавшая на разрядах Q2,0i .Со» вновь сдвигается вправо.
На следующем шаге результат сравнения окажется записанным в разряд ,
а на последнем — в Qo. В итоге, как показано на рис. 10.76, за четыре шага,
исключая начальный этап, на выходе РПП могут сформироваться коды лю-
бого из чисел от 0 до 15, что соответствует возможности преобразования
входного напряжения в пределах от 0 до 15t/0, где UQ — шаг квантования
(цена единицы младшего разряда АЦП), равный ^s-.
16
Рис. 10.76. Вариант графа подбора кодов АЦП поразрядного уравновешивания
При использовании АЦП со ступенчатым пилообразным напряжением для
этого понадобилось бы 15 шагов. В среднем выигрыш по количеству попы-
ток подбора кода и, соответственно, быстродействию для n-разрядных уст-
2П
роиств составит — раз.
п
При входном напряжении 11,5С/0 порядок смены кодовых комбинаций будет
следующим: 8-12-10-11-11, т. е. 1000—*1100—> 1010—> 1011—>1011.
Для I7BX =5,2t/0 он станет таким: 8-Д-6-5-5. Зависимости выходного напря-
жения ЦАП от времени для данных ситуаций приведены на рис. 10.77
и 10.78. При рассмотренном алгоритме подбора кода производится округле-
ние квантованных уровней входного сигнала путем отбрасывания дробных
по отношению к t/0 значений.
Цифроаналоговые и аналого-цифровые преобразователи
621
Рис. 10.77. Форма выходного напряжения ЦАП
в АЦП поразрядного уравновешивания
при t/вх = 5,2Uq
Рис. 10.78. Форма выходного напряжения ЦАП
в АЦП поразрядного уравновешивания
при t/вх = 1 l,5t/o
На практике обычно используется несколько иной алгоритм подбора кода.
На начальном этапе РПП формирует код, соответствующий напряжению
ЦАП, отличающемуся от напряжения Щй- на шаг квантования. Для четы-
рехразрядного устройства это будет код 0 111. Дальнейший алгоритм функ-
ционирования такого устройства не отличается от вышеописанного.
Диаграмма возможных вариантов смены кодовых комбинаций в этом случае
выглядит следующим образом (рис. 10.79). При таком алгоритме напряже-
нию ll,5t/0 будет соответствовать код числа 12, а для 7(/0<t/BX <8J7O вы-
ходной код окажется равным 8, т. е. здесь округление происходит путем уве-
личения кода входного напряжения до целого числа Uo.
Рис. 10.79. Вариант графа подбора кодов АЦП поразрядного уравновешивания
Теоретически при входном напряжении, соответствующем целому числу ша-
гов квантования (к примеру, UBK = 7U0), возникает неопределенность из-за
622
Глава 10
отсутствия четкого логического уровня Uk на выходе компаратора. Однако,
вследствие наличия помех, значение входного сигнала на момент сравнения
будет либо больше, либо меньше 7/70. Вследствие этого дальнейший про-
цесс преобразования может пойти двумя путями и на выходе АЦП сформи-
руется код числа 7 либо 8 (рис. 10.80).
Uk = "0"
ООП (3) —> 0101 (5) ->0110 (6)->0111 (7)
0111 С
(7) 1011 (11) —> 1001 (9) —> 1000 (8) —> 1000 (8)
Рис. 10.80. Вариант подбора кода в АЦП поразрядного уравновешивания
Схема одного из вариантов двенадцатиразрядного АЦП последовательного
приближения с использованием РПП типа К155ИР17, ЦАП К572ПА2 и таб-
лица смены состояний регистра приведены на рис. 10.81. Цикл преобразова-
ния начинается с прихода на вход ST импульса нулевого уровня. При этом
все разряды РПП, кроме старшего, устанавливаются в единичное состояние,
a Qn — в нулевое. Выходное напряжение ЦАП, равное сравнива-
ется с входным и на входе DI регистра последовательного приближения
компаратором формируется сигнал D1, принимающий в зависимости от со-
отношения напряжений нулевое или единичное значение.
Тактирующим импульсом от вспомогательного генератора с частотой /г
этот уровень заносится в старший разряд РПП, а содержимое остальных
сдвигается вправо. На следующем шаге формируется результат сравнения
в виде сигнала D2, который занесется в разряд <210, и т. д. На двенадцатом
такте все разряды РПП окажутся заполненными результатами сравнения ве-
личины входного напряжения и напряжения цифроаналогового преобразова-
теля. На этом же такте сформируется отрицательный перепад сигнала на вы-
ходе С , который может быть использован для записи сформированного кода
во вспомогательный буферный регистр RG.
Следующий цикл преобразования начинается с приходом очередного сигнала
"Пуск". Если соединить выход С с входом "Пуск", как это показано штри-
ховой линией на рис. 10.81, а, то можно организовать циклический режим
работы АЦП.
Цифроаналоговые и аналого-цифровые преобразователи
623
Режим DI Q11210G9 28 QI Q6 Q5 24 Q3 Q2 Qi Q0 c
Установка * 0 11111111111 1
Такт 1 o/f JJ1? 0 1111111111 1
Такт 2 0/1 111111111 1
Такт з ОД DI D2 DjO 11111111 1
Такт ю 0/1 DI D2D3 D4 D5 D6 DIDZM D10 0 1 1
Такт п 0/1 DI D2D3 D4 D5 D6 D7 D8 D9 D\Q Di 1 0 1
Такт 12 0/1 DI D2 D3 D4 D5 D6 D7 D8 D9 D10 DI 1D12 0
Веса
разрядов
211 210 29 28 27 26 25 24 23 22 21 2°
б)
Рис. 10.81. Схема (а) и таблица функционирования двенадцатиразрядного АЦП
поразрядного уравновешивания (б)
Современные интегральные АЦП поразрядного уравновешивания содержат
в своем составе все рассмотренные элементы. Например, микросхема
К1113ПВ1 представляет собой десятиразрядное устройство со временем пре-
образования 30 мкс, К572ПВ2 — двенадцатиразрядный АЦП, формирую-
щий код выходного напряжения за 200 мкс, К1108ПВ1 — десятиразрядный
624
Глава 10
со временем преобразования 10 мкс, К1108ПВ2 — двенадцатиразрядный,
у которого Гпр = 2 мкс.
При отсутствии устройства выборки-хранения и высокой скорости изменения
входного напряжения в АЦП последовательного приближения может наблю-
даться так называемый срыв слежения. Он возникает, если, как показано на
рис. 10.82, с момента начала преобразования до его окончания входное на-
пряжение меняется более чем на . В состав современных АЦП обычно
входит устройство выборки-хранения, устраняющее данный эффект.
Рис. 10.82. Срыв слежения в АЦП поразрядного уравновешивания
при изменении входного сигнала
В ряде случаев возникает необходимость в последовательном выводе результа-
та преобразования. Это может реализовываться с помощью преобразователей
параллельного кода в последовательный. В то же время некоторые разновид-
ности аналого-цифровых преобразователей позволяют работать в таком режи-
ме без введения дополнительных элементов в их структуру. В частности,
в АЦП поразрядного уравновешивания для этой цели можно использовать сиг-
нал, формируемый на выходе QI 1 регистра последовательного приближения.
Еще одна разновидность последовательных АЦП относится к группе следя-
щих. В них время преобразования зависит от скорости изменения входного
сигнала и при достаточном быстродействии системы цикл преобразования
может занимать один такт. Структурная схема АЦП следящего типа пред-
ставлена на рис. 10.83. В отличие от ранее рассмотренных вариантов в каче-
стве формирователя кода здесь используется реверсивный счетчик и может
отсутствовать устройство памяти.
Если входное напряжение меньше напряжения цифроаналогового преобразо-
вателя, то компаратор формирует сигнал, переводящий счетчик в режим
сложения, и с приходом каждого тактирующего импульса напряжение на вы-
Цифроаналоговые и аналого-цифровые преобразователи
625
ходе ЦАП увеличивается на UQ (рис. 10.84). В момент времени, когда оно
становится больше входного, изменяется сигнал компаратора и счетчик пе-
реключается в режим вычитания. Следующий тактирующий импульс вызовет
уменьшение его выходного кода на единицу и, соответственно, уменьшение
на Uq выходного напряжения ЦАП и т. д.
Рис. 10.83. Структура АЦП следящего типа
4- + “+| " | +
Рис. 10.84. Временные диаграммы работы АЦП следящего типа
В таком устройстве сигнал ЦАП будет стремиться к уровню входного напря-
жения, т. е. происходит отслеживание его величины. При этом в любой мо-
мент код, формируемый счетчиком, соответствует значению входного сигна-
ла. Если скорость изменения преобразуемого напряжения велика, то может
возникнуть срыв слежения и АЦП потребуется несколько тактов для восста-
новления нормальной работы системы.
В следящем АЦП процесс преобразования происходит не циклически, а непре-
рывно, и это позволяет отказаться от устройства для запоминания кода.
626
Глава 10
Принципиальным отличием данного устройства от ранее рассмотренных яв-
ляется то, что в значение кода преобразуется не полный уровень сигнала,
а его изменения.
Используя следящий АЦП на передающем конце линии связи и систему из
реверсивного счетчика и ЦАП на приемном (рис. 10.85), можно по одно-
проводной линии передавать в цифровом виде текущее значение входного
аналогового сигнала и восстанавливать его в точке приема. Для этого на при-
емной стороне устанавливается реверсивный счетчик, аналогичный исполь-
зуемому в АЦП, и по линии передаются сигналы компаратора, управляющие
направлением счета.
РСЧ
* ЦАП
Рис. 10.85. Структура системы восстановления аналогового сигнала
при использовании следящего АЦП
Быстродействие следящего АЦП в основном зависит от времени установле-
ния ЦАП, которое определяет длительность такта. Максимальная скорость
изменения входного сигнала, при которой отсутствуют срывы слежения, оп-
dU*x UQ
ределяется соотношением —® ——.
dt max ^уст
АЦП с коммутируемыми конденсаторами
Одной из проблем, которые возникают при реализации аналого-цифровых
преобразователей в интегральном исполнении, является формирование на
кристалле кремния матрицы резисторов с заданным соотношением сопро-
тивлений. В то же время изготовление конденсаторов и подгонка их емкостей
осуществляются проще. Интегральный конденсатор представляет собой слой
кремния или металла определенной площади, размещенный на изолирован-
ном участке над подложкой. В качестве такого изолятора, как и при изготов-
лении МОП-транэисторов, обычно используется двуокись кремния.
Подгонка емкости конденсаторов может производиться как за счет удаления
части проводящего слоя (уменьшения площади обкладки) лазерным лучом,
так и путем подключения параллельно основному корректирующих конден-
саторов малой емкости. Используя в качестве элементов коммутации полу-
Цифроаналоговые и аналого-цифровые преобразователи
627
проводниковые ключи, можно осуществлять подгонку требуемых соотноше-
ний емкостей и самокалибровку АЦП в процессе работы.
Для построения АЦП с коммутируемыми конденсаторами необходимо п
С С С
конденсаторов с емкостями С, —, —у...—
и дополнительный конденсатор
С
емкостью —.
2"
Структура двухразрядного узла такого АЦП приведена на рис. 10.86. В нача-
ле цикла преобразования устройство управления устанавливает все ключи
в положение, показанное на рисунке. При этом конденсаторы заряжаются до
уровня входного сигнала, причем потенциал верхней обкладки будет отрица-
тельным по отношению к потенциалу нижней (рис. 10.87). Затем все ключи
размыкаются, и начинается процесс преобразования напряжения в код.
Рис. 10.86. Структура узла двухразрядного АЦП
с коммутируемыми конденсаторами
Рис. 10.87» Распределение напряжений на конденсаторах
перед началом преобразования
На первом шаге нижняя обкладка конденсатора с наибольшей емкостью под-
ключается к источнику опорного напряжения, а нижние обкладки остальных
конденсаторов заземляются. Это соответствует формированию устройством
управления кодовой комбинации 1 0 (рис. 10.88). Происходит перераспреде-
628
Глава 10
ление зарядов между конденсаторами. Так как емкости справа и слева от об-
щей точки их соединения одинаковы, то заряд, поступивший от источника
опорного напряжения, разделится между ними поровну и напряжение на
входе компаратора станет равным (см. рис. 10.88). В зависимо-
сти от уровня входного сигнала оно может оказаться как меньше, так
и больше нуля.
Рис. 10.88. Распределение напряжений на конденсаторах
на начальном этапе преобразования
В первом случае, что соответствует (7ВХ > , на следующем шаге преобра-
зования конденсатор С остается подсоединенным к источнику опорного на-
пряжения и к нему же подключается конденсатор матрицы емкостью С/2
(рис. 10.89). Из-за перераспределения зарядов между конденсаторами с сум-
маркой емкостью —С и —С произойдет повышение потенциала на входе
иоп
компаратора на .
Рис. 10.89. Распределение напряжений на конденсаторах
на втором этапе преобразования при (7ВХ > оп
Этому соответствует формируемая устройством управления кодовая комби-
нация 1 1. Если суммарное напряжение _^Bx+~2!L + ~2£L окажется меньше
Цифроаналоговые и аналого-цифровые преобразователи
629
нуля, т. е. /7ВХ >—+ —2П-, то процесс преобразования на этом завершается.
2 4
В случае, когда URX + устройство управления формирует нулевое
2 4
значение младшего разряда, что соответствует кодовой комбинации 1 0.
Аналогичным образом происходит процесс коммутации конденсаторов
и формирования кода, если величина входного сигнала меньше половины
опорного напряжения. Полный граф состояний двухразрядного АЦП с пере-
ключаемыми конденсаторами представлен на рис. 10.90.
Рис. 10.90. Граф состояний двухразрядного АЦП с переключаемыми конденсаторами
10.8. АЦП с косвенным преобразованием
Интегрирующие аналого-цифровые преобразователи
В АЦП с промежуточным (косвенным) преобразованием измеряемое напря-
жение на первом этапе трансформируется в некоторую промежуточную ве-
личину — интервал времени, частоту и т. п., параметры которой измеряются
и представляются в цифровой форме.
Интегрирующие АЦП, в частности, АЦП двойного или двухтактного интег-
рирования функционируют следующим образом. Цикл работы разбивается на
два этапа (рис. 10.91). На первом, длительностью 1\, производится интегри-
рование входного напряжения. К его концу на выходе интегратора формиру-
* 11Tl
ется напряжение величиной £/* = — |(/вх(/)Л = — ^UBX(t)dt. При неизменном
Т'о т о
630
Глава 10
U Т
входном сигнале данное соотношение будет иметь вид I/* = - в* 1 . На вто-
т
ром этапе преобразования к входу интегратора подключается некоторое эта-
лонное (опорное) напряжение (/оп противоположной по отношению к вход-
ному полярности и также производится его интегрирование. При этом сигнал
интегратора линейно уменьшается и через интервал времени Т2 достигает
нулевого уровня.
Рис. 10.91. Этапы преобразования сигнала в АЦП двухтактного интегрирования
Данный интервал может быть определен из соотношения
1 ^2 ТТ Т
U* =- \U0„dt = -^s-2-. (10.11)
т о т
Отсюда следует, что
Т2=ивх-^~. (10.12)
^оп
Зная величины интервала 1\ и опорного напряжения, можно, измерив дли-
тельность Т2, получить цифровой эквивалент уровня входного сигнала. Шаг
квантования такого устройства определяется соотношением Uo = , где
N
N — числовое значение длительности 7\. Эквивалентная разрядность АЦП
будет равна n = log/^. Она, в первом приближении, определяется лишь
точностью измерения соответствующих временных интервалов.
В таком устройстве может быть реализована эквивалентная разрядность 16
и более, труднодостижимая для АЦП прямого преобразования из-за того, что
значения ЕМР становятся сравнимыми с уровнями шумов и порогами сраба-
тывания компараторов. Так, при Uon =10,24 В и и = 16, напряжение UQ со-
ставит порядка 150 мкВ.
Цифроаналоговые и аналого-цифровые преобразователи
631
В реальных ситуациях вследствие воздействия различного рода помех
и наводок на выходах таких устройств будут формироваться коды, соответ-
ствующие уровням сигнала, и помехи U' = UC + {/пом, что приведет к допол-
нительным ошибкам преобразования, не связанным с процессами дискрети-
зации и квантования.
Эффект снижения влияния помех в интегрирующем АЦП на точность преоб-
разования напряжения в код можно пояснить следующим образом. Пусть на
аналого-цифровой преобразователь поступает входной сигнал t/BX(r) и адди-
тивная синусоидальная помеха t/n(O = f/nsin2n/r (рис. 10.92). Результат ин-
тегрирования суммы сигнала и помехи в течение времени 7] может быть
представлен соотношением (10.13).
и* = - j(t/BX (z) + Un sin 2nft)dt = - f£7BX (t)dt + jsin 2nftdt =
_T° TT° T ° (10.13)
1 Л [J T| 1 TJ
= —Jt/BX(^)jZ-—-7-COS27t^ | =—2-(l-COS2T^fTj).
T q 2ТТ/ T O^o T
Рис. 10.92. Воздействие аддитивной помехи на входной сигнал АЦП
Если 271/7] = 0,2л, 4л... 2кп, то вклад второго слагаемого окажется нулевым,
и на этапе измерения сформируется код, содержащий информацию лишь
о величине входного сигнала.
632
Глава 10
В случае сетевых наводок с частотой 50 Гц полная компенсация влияния та-
к
кой помехи происходит при 7] = —, т. е. когда Тх = 20,40,60 мс и т. д.
Коэффициент ослабления помехи может быть определен как отношение ее
амплитуды Un к среднему за интервал интегрирования Тх значению
1 т'
t/n ср ~• Для синусоидальной помехи коэффициент ослабления
т\ о
в децибелах может быть определен из соотношения
K^dB) = 201g-—-1--------= 201g-—= 201g-^1-. (10.14)
14. „ „ , l-cos2Tt/7] sin ti/7]
— Jsin27t^Jz J 1
T\ о
Отсюда следует, что при выбранном значении Тх будут ослабляться помехи
, , 1
не только с частотами f = к —, но в меньшей степени и с другими, что пред-
ставлено на графике (рис. 10.93) для 7] = 20 мс.
Рис. 10.93. Зависимость коэффициента ослабления синусоидальной помехи от частоты
при времени интегрирования 20 мс
Цифроаналоговые и аналого-цифровые преобразователи
633
Структурная схема варианта АЦП двойного интегрирования и временные
диаграммы его работы приведены на рис. 10.94 и 10.95. К началу цикла пре-
образования устройство управления УУ обнуляет двоичный счетчик СЧ
с модулем М, через ключ КЛ на вход интегратора подается измеряемое на-
пряжение С/вх и начинается первый этап интегрирования.
Рис. 10.94. Структура АЦП двухтактного интегрирования
Рис. 10.95. Временные диаграммы работы АЦП двухтактного интегрирования
634
Глава 10
На счетчик начинают поступать импульсы вспомогательного генератора Г
М
с частотой /0. Через интервал времени Т{ =— происходит его переполне-
/о
ние, и на выходе СЧ формируется соответствующий сигнал, поступающий на
устройство управления. Оно через ключ подает на вход интегратора опорное
напряжение Uon, противоположной по отношению к входному полярности.
Счетчик начинает новый цикл работы, в течение которого выходное напря-
жение интегратора уменьшается (это соответствует формированию интервала
Т2). В момент времени, когда оно становится равным нулю, срабатывает
компаратор К и по его сигналу содержимое счетчика N заносится в устрой-
ство памяти УП. На этом процесс измерения величины входного сигнала за-
вершается.
Значение кода, сформированного за этот интервал времени, будет равно
У = T2fQ. В соответствии с (10.12) T2=UBX-^—, а т. к. Тх = —, то
U Оп /о
N = UBX . Таким образом, зафиксированный устройством памяти
Uon Uo
код N будет пропорционален UBX и соответствовать его числовому значе-
нию для шага квантования UQ.
Особенность АЦП данной структуры в том, что измерение длительности ин-
тервала Т2 происходит одновременно с его формированием. Кроме того, час-
тота генератора и величина постоянной времени интегрирования не влияют
на процесс измерения и точность получаемого результата. Основным источ-
ником погрешности здесь является нестабильность опорного напряжения,
порога срабатывания компаратора и дрейф нуля интегратора.
Для уменьшения влияния дрейфа нуля в цикл работы АЦП двухтактного ин-
тегрирования вводится третий этап, на котором осуществляется процесс са-
мокалибровки. На этом этапе в системе интегратор-компаратор замыкается
цепь отрицательной обратной связи, а на вход интегратора подается нулевое
напряжение. Специальный конденсатор заряжается до напряжения, равного
суммарному смещению нуля системы, и оно в противоположной полярности
поступает на вход интегратора совместно с преобразуемым сигналом. Этим
достигается компенсация дрейфа нуля и обеспечение высоких метрологиче-
ских характеристик такого аналого-цифрового преобразователя.
АЦП двухтактного интегрирования выпускаются в интегральном исполне-
нии — к примеру микросхема К572ПВ5. Она содержит вышеописанные
узлы, схему компенсации дрейфа нуля, определения знака измеряемого
Цифроаналоговые и аналого-цифровые преобразователи 635
напряжения и преобразователь кода для управления семисегментными жид-
кокристаллическими индикаторами. Разрядность АЦП составляет 3,5 деся-
тичных разряда, и он может измерять входное напряжение, меняющееся от
нуля до ±1,999 В при цене ЕМР 1 мВ или от 0 до ±0,1999 В. В этом случае
цена ЕМР составляет 0,1 мВ. Старший значащий десятичный разряд прини-
мает значение 0 либо 1. Такое устройство является функционально закон-
ченным вольтметром постоянного тока. Его эквивалентную разрядность
в двоичном коде можно определить, прологарифмировав по основанию 2 ко-
личество шагов квантования (цены ЕМР), содержащихся в максимальном
уровне преобразуемого в код сигнала. Это составит порядка одиннадцати
разрядов.
Недостатком рассмотренного интегрирующего АЦП является невысокое бы-
стродействие. Для устранения влияния сетевых помех время интегрирования
должно составлять 20 мс и таким же будет время измерения при входном
сигнале, близком по величине к опорному напряжению. Ускорить процесс
измерения можно, вычислив значение старшего разряда выходного кода
и определяя в течение второго интервала интегрирования лишь остальные.
Старший разряд будет принимать единичное значение, если UBX >Щ^-, и ну-
левое, если UBX <~^L- В первом случае величина входного напряжения мо-
жет быть представлена в виде С/вх = + ^UBX - • При этом код вход-
ного напряжения можно получить, определив код (/вх и приписав
в старший разряд единицу. Если UBX < , то потребуется измерить эту ве-
личину и приписать в старший разряд ноль.
Для реализации данного способа в состав АЦП потребуется ввести вычи-
тающее устройство, компаратор и ключ (рис. 10.96). Компаратор К определя-
ет знак разности Uвх - , а ключ КЛ при положительном результате подает
на интегратор это значение, а при отрицательном — UBX . Такой подход позво-
ляет сократить время измерения для UBX > Uon (рис. 10.97) до величины Т^*.
Еще один вариант ускорения процесса преобразования реализован в трех-
тактном интегрирующем АЦП. Структура одного из вариантов такого
устройства приведена на рис. 10.98, а временные диаграммы работы —
на рис. 10.99 и 10.100.
636
Глава 10
Рис. 10.96. Структура интегрирующего АЦП с повышенной скоростью преобразования
Рис. 10.98. Структура АЦП "трехтактного интегрирования
Цифроаналоговые и аналого-цифровые преобразователи
637
Перед началом работы АЦП устройство управления УУ обнуляет счетчики
старших и младших разрядов выходного кода СЧ1 и СЧ2. Разрядность каж-
дого из них выбирается равной , где п — разрядность АЦП. Как и в пре-
дыдущем варианте АЦП, процесс преобразования начинается с интегрирова-
ния входного напряжения {/вх , поступающего через замкнутый ключ КЛ1 на
вход интегратора. В это же время на счетчик СЧ2 подаются импульсы вспо-
могательного генератора Г с частотой f .
Интегрирование t/BX продолжается до момента переполнения СЧ1, т. е.
п
22
в течение временного интервала 7\ = —. К концу этого интервала выходное
ивх1\ t/BX22
напряжение интегратора становится равным и =—- = —52—, где т —
Т т/
постоянная времени интегрирования. На данном этапе выходные сигналы
компараторов К1 и К2 устройством управления игнорируются.
На втором такте измеряемое напряжение отключается, замыкается ключ КЛ2
(см. рис. 10.100), через который на вход интегратора поступает опорное на-
пряжение UOtt противоположной по отношению к входному полярности.
Счетчик СЧ1 начинает новый цикл работы, а СЧ2 на первом и втором тактах
блокируется устройством управления. Выходное напряжение интегратора
уменьшается и в момент времени t* становится меньше (7пор, поданного на
второй вход компаратора К2 (см. рис. 10.99). При этом устройство управле-
ния блокирует работу счетчика СЧ1, однако процесс интегрирования напря-
жения Uo„ продолжается до момента поступления следующего импульса
с генератора Г. К концу второго такта интегрирования длительностью
-
2"7
, где N} — код, зафиксированный СЧ1, напряжение на выходе инте-
гратора оказывается равным U**. Его изменение за второй такт работы АЦП
К гг* гт** ^оп^2 ^оп^\
будет равно U -U = z = оп ! .
X т/
На третьем такте интегрирования размыкается ключ КЛ2, замыкается КЛЗ и
вступает в работу счетчик младших разрядов СЧ2. На вход интегратора пода-
ется напряжение величиной той же полярности, что и в предыдущем
22
638
Глава 10
такте, и выходное напряжение продолжает снижаться, но с меньшей скоро-
стью (см. рис. 10.99). Через интервал времени Т3 оно достигнет нулевого
уровня, сработает компаратор К1, в счетчике СЧ2 зафиксируется код N2 и
п тт** ^оп^З ^оп^2
процесс преобразования завершится. При этом U = = ——-.
22Т 22 ту-
рне. 10.99. Временные диаграммы процесса преобразования в АЦП "трехтактного интегрирования"
КЛЗ
Рис. 10.100. Временные диаграммы работы ключей АЦП "трехтактного интегрирования
Цифроаналоговые и аналого-цифровые преобразователи
639
Сложив два последних выражения,
получим
, а учитывая, что
п
U = —52—, будем
V
п
иметь t/BX22 =С/0П
п_
. Умножив правую и левую части на 2 2, при-
дем к выражению t/BX 2" = Uo„
( -
22Ni+N2
, откуда следует, что
и = ^оп/
вх /2"
п
22У( + У2
(10.15)
U
N, +—^
1 п
л
Если максимальная величина N2 равна 22 -1, то выражение в скобках соот-
ветствует структуре двоичного п — разрядного кода N со старшей частью
У] и младшей N2. Данное условие будет выполняться при t/nop = .
22
В противном случае возникнет переполнение счетчика СЧ2, либо он не всту-
пит в работу.
Максимальное время преобразования в АЦП двухтактного интегрирования
составит 2Т] при i/BX ~Uon (см. рис. 10.91) и при эквивалентной разрядности
2"
и и частоте генератора f будет равно 2—. В рассмотренном варианте
л
22
АЦП время преобразования Т = Т\ +Т2 + Т3 (см. рис. 10.100), причем 7\ = —
л
22
При максимальном уровне входного сигнала 7] = Т2 = Т3 и Т = 3—. Таким
образом время преобразования по сравнению с двухтактной структурой со-
Л п
2 т
кратится в — 22 раз. При эквивалентной разрядности АЦП и = 10 получится
примерно двадцатикратный выигрыш в скорости.
640
Глава 10
Если величина выходного напряжения интегратора к концу первого такта
окажется меньше t/nop, то работа счетчика СЧ1 заблокируется и сразу нач-
нется третий такт преобразования, в течение которого сформируются лишь
младшие разряды кода.
АЦП с преобразованием напряжение-частота
В качестве узла АЦП с промежуточным преобразованием широко использу-
ются преобразователи напряжение-частота (ПНЧ). В таком устройстве часто-
та следования выходных импульсов пропорциональна напряжению, посту-
пающему на вход f = kUbX , где к — коэффициент преобразования. Измерив
значение частоты, можно пересчитать его в величину напряжения.
Структура простейшего варианта преобразователя напряжение-частота при-
ведена на рис. 10.101, а временные диаграммы его работы на рис. 10.102.
Рис. 10.101. Структура преобразователя напряжение-частота
Рис. 10.102. Временные диаграммы работы преобразователя напряжение-частота
Цифроаналоговые и аналого-цифровые преобразователи
641
Выходное напряжение интегратора описывается соотношением
11
Uz = —|{/вх(г)Л , где т — постоянная времени интегрирования. При условии,
то
что в начальный момент времени напряжение интегратора равно нулю и на
этапе интегрирования входной сигнал остается неизменным, получим
Uz = ——. Оно достигнет уровня опорного напряжения через интервал вре-
т
мени Тх. При этом сработает компаратор, под действием выходного сигнала
которого ключ Кл разрядит интегрирующий конденсатор и через время
Т Тх вернет схему в исходное состояние. Далее процесс интегрирования
входного сигнала продолжится.
Этот процесс будет периодически повторяться, и на выходе преобразователя
сформируется поток прямоугольных импульсов с частотой следования
-----= 77—“----= —= ^ВХ-
Тх+Т2 + иопх
(10.16)
В таком устройстве имеется методическая погрешность, обусловленная ко-
нечным временем восстановления исходного состояния интегратора — TQ.
Ее наличие приводит к нелинейности характеристики преобразования, кото-
Го
рая снижается при уменьшении отношения —-.
Используя способ двухтактного интегрирования, реализованный в устройст-
ве, представленном на рис. 10.103, погрешность преобразования можно зна-
чительно снизить. Временные диаграммы работы такого ПНЧ приведены на
рис. 10.104.
На первом этапе ключ Кл.1 подает на вход интегратора сигнал UBK положи-
тельной полярности, а через Кл.2 к нижнему входу компаратора К подключа-
ется опорное напряжение. В момент равенства (через интервал времени Т\)
линейно возрастающего (при t/BX = const) напряжения интегратора и Uon
срабатывает компаратор. Он подключает к интегратору входное напряжение
отрицательной полярности, формируемое инвертором И, а ко входу компара-
тора нулевой сигнал. Начинается второй такт, в течение которого выходное
напряжение интегратора линейно уменьшается со скоростью определяемой
величиной 1/вх . Через время Т2 оно достигнет нулевого уровня, и цикл рабо-
ты устройства повторится.
642
Глава 10
Рис. 10.103. Структура двухтактного преобразователя напряжение-частота
Рис. 10.104. Временные диаграммы работы двухтактного преобразователя напряжение-частота
При неизменном значении входного напряжения Т1=Т2=——т, а частота
^вх
следования сигналов с выхода компаратора будет равна
f=J=_L=J4x
T1+T2 27] 2(/опт
(10.17)
Здесь методическая погрешность в основном определяется скоростью сраба-
тывания ключей и компаратора.
Цифроаналоговые и аналого-цифровые преобразователи
643
Промышленностью в интегральном исполнении выпускается преобразова-
тель напряжение-частота (микросхема К1108ПП1). Он может выполнять как
функцию преобразования напряжения в частоту, так и обратную. Такие пре-
образователи находят широкое применение в качестве генераторов, управ-
ляемых напряжением.
АЦП с преобразованием напряжение-длительность
импульса
В АЦП с косвенным преобразованием величина напряжения может транс-
формироваться в некоторый временной интервал, длительность которого далее
измеряется стандартными способами. Вариант такого преобразователя приве-
ден на рис. 10.105, а временные диаграммы его работы — на рис. 10.106. Здесь
входное напряжение сравнивается с периодическим пилообразным сигналом,
вырабатываемым генератором пилообразного напряжения ГПН. При этом
длительность импульсов 7], формируемых устройством, будет пропорцио-
нальна уровню входного сигнала. Измерив ее, можно получить информацию
о величине входного напряжения [/вх . Аналогичный принцип положен в ос-
нову работы широтно-импульсных модуляторов.
Рис. 10.105. Структура двухтактного преобразователя напряжение-длительность импульса
с генератором пилообразного напряжения
Рис. 10.106. Временные диаграммы работы преобразователя напряжение-длительность импульса
с генератором пилообразного напряжения
644
Глава 10
Подобным образом функционируют АЦП со ступенчатым пилообразным на-
пряжением, однако там его формирование осуществляется с помощью вспо-
могательного цифроаналогового преобразователя и этот процесс происходит
одновременно с измерением длительности соответствующего временного
интервала.
Сигма-дельта АЦП
В настоящее время широкое распространение получили сигма-дельта АЦП.
Они позволяют при очень высокой линейности обеспечить эквивалентную раз-
рядность более 24, что нереализуемо в АЦП других типов. Для уменьшения
погрешности, вносимой шумами преобразования, а следовательно, снижения
цены единицы младшего разряда, в таких АЦП используется усреднение ре-
зультатов измерений. При этом доля шума, распределенного в полосе частот,
снижается пропорционально количеству тактов, за которые усредняется ре-
зультат. Данные АЦП находят широкое применение в музыкальных синтезато-
рах и устройствах формирования звука в персональных компьютерах.
Упрощенная структурная схема сигма-дельта АЦП приведена на рис. 10.107.
Его основными узлами являются: сумматор — Е, интегратор — Инт, компа-
ратор — К и ключ — Кл. Работа всех узлов синхронизируется генератором
тактовых импульсов Г, следующих с частотой /0. Компаратор вырабатывает
сигнал логической единицы, если в соответствующем такте выходное напря-
жение интегратора положительно, и логического нуля в противном случае.
Рис. 10.107. Структура сигма-дельта АЦП
Временные диаграммы сигнала на входе компаратора при небольшом уровне
входного напряжения выглядят, как это показано на рис. 10.108. Если в нача-
ле первого такта выходное напряжение интегратора положительно, то ком-
Цифроаналоговые и аналого-цифровые преобразователи
645
паратор формирует единичный сигнал, который фиксируется в триггере.
Под его управлением ключ замыкает вход сумматора на источник опорного
напряжения отрицательной полярности. На выходе интегратора формируется
линейно спадающее напряжение со скоростью изменения, пропорциональной
t/on-t/вх-
t
Т-
t
1000010000100001
Рис. 10.108. Структура кодовой последовательности сигма-дельта АЦП
при малом уровне входного сигнала
К началу следующего такта на выходе компаратора появляется сигнал логи-
ческого нуля, который также фиксируется в триггере и вызывает изменение
состояния ключа. С этого момента начинается интегрирование входного сиг-
нала, и напряжение на входе компаратора будет постепенно возрастать. Со-
стояние компаратора в каждом такте фиксируется триггером, и пока оно не
изменится, на его выходе будет формироваться последовательность логиче-
ских нулей (см. рис. 10.108).
Когда напряжение интегратора станет больше нуля, к входу сумматора вновь
подключится источник опорного напряжения -С/оп и цикл повторится. При
этом с выхода триггера будет сниматься последовательность сигналов логи-
ческого нуля и единицы. На вход счетчика СЧ1 импульсы будут проходить
лишь в моменты, когда появляются единичные сигналы. Второй счетчик с
модулем счета М формирует импульсы, в моменты переполнения по которым
происходит запись выходного кода СЧ1 в узел памяти УП и сброс СЧ1 в ис-
ходное состояние.
Если модуль счета СЧ2 равен 16, то для рассматриваемой ситуации за интер-
вал измерения на его вход поступит 4 импульса, если модуль выбрать 1024,
то количество импульсов будет примерно в 64 раза больше, т. е. 256.
Но в любом случае соотношение между числом импульсов, пришедших на
вход СЧ1, и их количеством, определяющим интервал измерения, сохранится
4 256 тт
— = 1Q24 ‘ ”ислитель этого выражения, т. е. содержимое СЧ1, соответствует
646
Глава 10
коду уровня входного сигнала, а двоичный логарифм знаменателя определяет
эквивалентную разрядность такого АЦП.
Временные диаграммы для ситуации, когда входное напряжение близко
к максимальному, а именно t/BX =t/on , приведены на рис. 10.109. При интег-
рировании входного сигнала на выходе интегратора в течение одного такта
формируется достаточно высокое напряжение положительной полярности.
Далее оно станет уменьшаться под действием разностного сигнала Uon -UBK .
При этом количество сформированных компаратором единичных сигналов
будет больше числа нулевых. Для рассматриваемой ситуации соотношение
12 с 768
между ними окажется равным — либо . С возрастанием уровня вход-
ного сигнала длительность интервала спада напряжения интегратора будет
увеличиваться и, соответственно, станет расти количество единиц в форми-
руемой последовательности.
1011101110111011
Рис. 10.109. Структура кодовой последовательности сигма-дельта АЦП
при большом уровне входного сигнала
Эквивалентная разрядность такого АЦП равна разрядности счетчика СЧ2,
формирующего интервал измерения, и может достигать значений 20—24, что
в принципе нереализуемо в обычных АЦП из-за того, что величина ЕМР при
этом должна быть порядка единиц микровольт. В сигма-дельта АЦП это воз-
можно вследствие усреднения результатов измерений, т. к. при этом помехи
и шумы квантования в рабочей полосе частот частично компенсируются.
2Л
Время преобразования в такой системе определяется соотношением гпр ~ —,
/о
где п — разрядность СЧ2, /0 — тактовая частота. В современных дельта-
сигма АЦП она достигает десятков мегагерц. Снизить времена преобразова-
ния при сохранении остальных параметров таких АЦП можно, используя
конвейерные способы цифровой обработки сигналов.
Цифроаналоговые и аналого-цифровые преобразователи
647
10.9. Области применения АЦП
Цифроаналоговые и аналого-цифровые преобразователи могут использовать-
ся при построении линий задержки аналоговых сигналов. Структура варианта
такого устройства приведена на рис. 10.110. Под действием узла управления
УУ коды выборок входного напряжения заносятся в ячейки оперативного
запоминающего устройства ОЗУ и могут храниться там требуемое время.
Рис. 10.110. Структура цифровой линии задержки аналоговых сигналов
При считывании из ОЗУ коды выборок преобразуются посредством ЦАП
в аналоговый сигнал. Если считывание производить с задержкой по отноше-
нию к моментам записи, то на выходе ЦАП сформируется задержанная копия
входного сигнала. При считывании с частотой, отличающейся от частоты
дискретизации, реализуется сжатие или растяжение сигнала во времени. На-
чав считывание в обратном порядке (с последнего поступившего отсчета),
можно получить зеркальную копию входного сигнала.
АЦП широко используются в составе систем сбора данных. Они выполняют-
ся в виде интегральных схем и содержат: аналоговый коммутатор, масшта-
бирующий усилитель с программируемым коэффициентом усиления (УПК),
АЦП со встроенной схемой устройства выборки-хранения (УВХ) и источни-
ком опорного напряжения, оперативное запоминающее устройство (ОЗУ),
устройство управления и буфер вывода данных (рис. 10.111).
Такие системы позволяют представлять для дальнейшей обработки в цифро-
вой форме сигналы, поступающие с множества датчиков. Посредством ком-
мутатора выбирается требуемый сигнал. Устройство управления может ме-
нять коэффициент усиления масштабирующего усилителя для выравнивания
уровней аналоговых сигналов с различных входов. Полученные в АЦП коды
запоминаются в ОЗУ и далее могут передаваться на внешнюю шину в парал-
лельном или последовательном виде. Часто в качестве устройства памяти
используется стек типа FIFO (First In First Out).
648
Глава 10
Вх N У пр.
Рис. 10.111. Структура системы сбора данных
АЦП и ЦАП встраиваются во многие разновидности современных микрокон-
троллеров и являются непременным атрибутом программируемых аналого-
вых интегральных схем. Их использование позволяет применять цифровые
методы для реализации процедур преобразования и обработки аналоговых
сигналов.
Контрольные вопросы
1. Присутствует ли в цифроаналоговых преобразователях ошибка квантова-
ния?
2. Каким образом можно достичь совмещения начальной и конечной точек
выходных характеристик реального и идеального ЦАП?
3. У какого из цифроаналоговых преобразователей 10- или 12-разрядного,
выполненных на элементах с одинаковым быстродействием и величиной
опорного напряжения, время установления будет меньше?
4. Чему равно значение ЕМР 12-разрядного ЦАП при Uon = 10,24 В ?
5. Какой может быть максимальная амплитуда выброса в 4-разрядном ЦАП
с величиной опорного напряжения 16 В?
6. Сколько резисторов содержит цепочка R-2R 10-разрядного ЦАП?
7. Преимущества обращенного включения цепочек R-2R в цифроаналоговых
преобразователях.
8. Какие ЦАП относятся к группе умножающих?
9. Что такое апертурная ошибка, как уменьшить ее влияние на погрешности
аналого-цифрового преобразования?
Цифроаналоговые и аналого-цифровые преобразователи
649
10. Сколько компараторов потребуется для построения 8-разрядного парал-
лельного АЦП?
11. На сколько бит за такт меняется значение выходного кода следящего
АЦП при отсутствии срывов слежении?
12. Во сколько раз время преобразования 10-разрядного АЦП последова-
тельного приближения меньше, чем в АЦП той же разрядности со сту-
пенчатым пилообразным напряжением?
13. Чем объясняется эффект компенсации помехи в интегрирующем АЦП?
14. Будет ли в АЦП двойного интегрирования компенсироваться помеха от
сети переменного тока, если время интегрирования входного сигнала
равно 10 мс?
15. Требуется ли применение УВХ в интегрирующих АЦП?
16. В каком виде формируется выходной код сигма-дельта АЦП?
Литература
1. Алексеенко А. Г., Шагурин И. И. Микросхемотехника: Учеб, пособие для
вузов. — 2-е изд., перераб. и доп. — М.: Радио и связь, 1990. — 496 с., ил.
2. Барнс Дж. Электронное конструирование: Методы борьбы с помехами:
Пер. с англ. — М.: Мир, 1990. — 238 с., ил.
3. Большие интегральные схемы запоминающих устройств: Справочник/
А. Ю. Гордонов, Н. В. Бекин, В. В. Циркин и др./ Под ред.
А. Ю. Гордонова. — М.: Радио и связь, 1990. — 288 с.
4. Будинский Я. Логические цепи в цифровой технике. Пер. с чешек.
К. Юнга. Под. ред. Б. Калабекова. — М.: Связь, 1977. — 392 с., ил.
5. Букреев и др. Микроэлектронные схемы цифровых устройств. Изд. 2-е,
перераб. и доп. — М.: "Сов. радио". 1975. — 368 с., ил.
6. Бунтов В. Д., Емельянов А. Ф., Макаров С. Б. Проектирование цифро-
вых радиотехнических устройств на интегральных схемах. Учебное по-
собие. — Л.: ЛПИ, 1985. — 72 с.
7. Вихарев Л. Перспективные технологии производства памяти. Компонен-
ты и технологии. № 12, 2006. — С. 66—73.
8. Гиттис Э. И. Преобразователи информации для электронных цифровых
вычислительных устройств. — 3-е изд., перераб. и доп. — М., "Энергия",
1975. —448 с., ил.
9. Гнатек Ю. Р. Справочник по цифроаналоговым и аналого-цифровым пре-
образователям: Пер. с англ./ Под. ред. Ю. Р. Рюжина. —М.: Радио
и связь, 1982. — 552 с., ил.
10. Голдсуорт Б. Проектирование цифровых логических устройств / Пер.
с англ. — М.: Машиностроение, 1985. — 288 с., ил.
11. Грушвицкий Р. И., Мурсаев А. X., Угрюмое Е. П. Проектирование систем
на микросхемах программируемой логики. — СПб.: БХВ-Петербург,
2002. — 608 с., ил.
652
Литература
12. Гутников В. С. Интегральная электроника в измерительных устройст-
вах. — 2-е изд., перераб. и доп. — Л.: Энергоатомиздат. Ленинградское
отделение, 1988. — 304 с., ил.
13. Зельдин Е. А. Цифровые интегральные микросхемы в информационно-
измерительной аппаратуре. — Л.: Энергоатомиздат, 1986. — 280 с., ил.
14. Ланцов А. Л., Зворыкин Л. Н., Осипов И. Ф. Цифровые устройства
на комплементарных МДП интегральных микросхемах. — М.: Радио
и связь, 1983. — 272 с., ил.
15. Логические ИС КР1533, КР1554: Справочник: В 2-х частях / И. И. Пет-
ровский, А. В. Прибыльский, А. А. Троян, В. С. Чувелев. — М.: БИНОМ,
1993.—496 с.
16. Мелехин В. Ф. Вычислительные машины, системы и сети: учебник для
студ. высш. учеб, заведений / В. Ф. Мелехин, Е. Г. Павловский. —
2-е изд., стер. — М.: Издательский центр "Академия", 2007. — 560 с.
17. Микросхемы для АЦП и ЦАП. — М.: Изд. дом "Додэка XXI", 2005. —
426 с., ил.
18. Новиков Ю. В. Введение в цифровую схемотехнику / Ю. В. Новиков. —
М: Интернет-Университет Информационных технологий; БИНОМ. Ла-
боратория знаний, 2007. — 343 с.: ил., табл.
19. Опадчий Ю. Ф. и др. Аналоговая и цифровая электроника (Полный курс):
Учебник для вузов. — М.: Горячая линия - Телеком, 2000. — 768 с., ил.
20. Пахомов С. От DDR к DDRII. Компьютер пресс. № 11, 2003. — с. 141—
147.
21. Пахомов С. Скоростная память DDRIII: стоит ли игра свеч? Компьютер
пресс. № 4, 2008. С. 104—114.
22. Потемкин И. С. Функциональные узлы цифровой автоматики. — М.:
Энергоатомиздат, 1988. — 320 с., ил.
23. Преснухин Л. Н., Воробьев Н. В., Шишкевич А. А. Расчет элементов
цифровых устройств. Учеб, пособие. 2-е изд., перераб. и доп. — М.:
Высшая школа, 1991. — 526 с.
24. Проектирование импульсных и цифровых устройств радиотехнических
систем: Учеб, пособие для радиотехнич. спец, /вузов./ Под ред. Казари-
нова. — М.: Высшая школа, 1985. — 319 с., ил.
25. Савельев А. Я.- Арифметические и логические основы цифровых автома-
тов. — М.: Высшая школа, 1980. — 255 с.
26. Сергеев Н. П., Вашкевич Н. П. Основы вычислительной техники: Учеб,
пособие для электротехн. спец, вузов. 2-е изд. перераб. и доп. — М.:
Высшая школа, 1988. — 311 с., ил.
Литература 653
27. Скарлетт Дж. Транзисторно-транзисторные логические интегральные
схемы и их применение. — М.: Мир, 1974. — 288 с., ил.
28. Соловьев Г. Н. Арифметические устройства ЭВМ. — М.: Энергия,
1978. — 176 с., ил.
29. Справочник по цифровой схемотехнике /В. И. Зубчук, В. П. Сигорский,
А. Н. Шкуро. — К.: Тэхника, 1990. — 448 с.
30. Стешенко В. Б. ПЛИС фирмы ALTERA: проектирование устройств обра-
ботки сигналов. — М.: ДОДЭКА, 2000. — 128 с.
31. Схемотехника электронных систем. Аналоговые и импульсные устройст-
ва/ Авторы: В. И. Бойко, А. Н. Гуржий и др. — СПб.: БХВ-Петербург,
2004. — 496 с., ил.
32. Схемотехника электронных систем. Цифовые устройства/ Авторы:
В. И. Бойко, А. Н. Гуржий и др. — СПб.: БХВ-Петербург, 2004. — 512 с., ил.
33. Титце У., Шенк К. Полупроводниковая схемотехника: Справочное руко-
водство: Пер. с нем. — М.: Мир, 1982. — 512 с.
34. Трачик В. Дискретные устройства автоматики. Пер. с польск. Под. ред.
Д. А. Поспелова. — М.: Энергия, 1978. —456 с., ил.
35. Угрюмов Е. П. Проектирование элементов и узлов ЭВМ: Учеб, пособ.
для вузов. — М.: Высшая школа, 1987. — 318 с.
36. Угрюмов Е. П. Цифровая схемотехника. — СПб.: БХВ-Санкт-Петербург,
2000. — 528 с., ил.
37. Федорков Б. Г., Телец В. А. Микросхемы ЦАП и АЦП: функционирование,
параметры, применение. — М.: Энергоатомиздат, 1990. — 320 с., ил.
38. Хоровиц П., Хилл У. Искусство схемотехники: В 3-х томах. Пер. с англ. —
4-е изд. — М.: Мир, 1993. — 371 с.
39. Хоуп Г. Проектирование цифровых вычислительных устройств на инте-
гральных схемах: Пер. с англ. — М.: Мир, 1984. — 400 с., ил.
40. Цифровая вычислительная техника. Учебник для вузов. Под. ред. Евреи-
нова. — М.: Радио и связь, 1991. — 464 с., ил.
41. Цифровые устройства на комплементарных МДП интегральных микро-
схемах. — М.: Радио и связь, 1983. — 272 с., ил.
42. Шевкопляс Б. В. Микропроцессорные структуры. Инженерные решения:
Справочник. — 2-е изд. перераб. и доп. — М.: Радио и связь, 1990. — 512 с., ил.
43. Шило В. Л. Популярные цифровые микросхемы. Справочник. — М.: Ра-
дио и связь, 1987. — 252 с., ил.
44. Янсен Й. Курс цифровой электроники: В 4-х томах. Пер. с голланд. —
М.: Мир, 1987. — 368 с., ил.
Предметный указатель
FRAM 468
В FSB 420,442
BEDO 445 BSC 496 BST 496 M, 0 MRAM 468 OTP PROM 462
С P
CDRAM 456 CPLD 483 PAL 479 PLA 479
D PLD 479
DDR II SDRAM 453 DDR SDRAM 452 DRAM 401,441 DRDRAM 455 Precharge 450 PROM 401,460 R RAM 401
E ROM 401
EDO DRAM 444 EEPROM 402, 463 ЕМР (единица младшего разряда ЦАП) 568 EPROM 402,460 S SDRAM 447 SLDRAM 455 SOC 492 SRAM 401 Strata Flash 467
F
FPGA 483 FPIC 493 FPM 443 v,z VRAM 418 Z-состояние 88
656
Предметный указатель
А
Алгебра:
Булевая 11
логики 11,32
переменных 10
Аналого-цифровой
преобразователь (АЦП) 561
абсолютная нелинейность 605
абсолютная разрешающая
способность 604
апертурная ошибка
преобразования 606
время преобразования 606
дифференциальная
нелинейность 605
классификация 609
максимальная частота
преобразования 606
период квантования 606
с косвенным преобразованием:
интегрирующий 629
с преобразованием
напряжение-частота 640
сигма-дельта 644
с непосредственным
преобразованием:
с коммутируемыми
конденсаторами 626
параллельные 609
срыв слежения 624
устройства выборки-хранения
(УВХ) 607, 647
Анод 33
Арифметико-логическое
устройство (АЛУ) 267, 474
Б
Базис 17
Базовые матричные кристаллы
(БМК) 476, 482
Банк памяти 446
Блок ввода-вывода (БВВ) 484
Булевая алгебра 32
Буферный элемент 44
Быстрый страничный доступ
(FPM) 443
В
Вентиль 41
Видеопамять 418
Вольтамперная характеристика 33
Время восстановления 514
Выборка кристалла 398
Высокий логический уровень 31
Г
Генератор
псевдослучайных
последовательностей
(ГПСП) 337,338
Гонки 184
д
Двоичная последовательность:
детерминированная 337
случайная 337
Двунаправленный ключ 114
Делитель частоты 382
с постоянным коэффициентом
деления 383
с управляемым коэффициентом
деления 385
Дешифраторы 197
адреса 397
дешифратор-демультиплексор 209
линейные 200
матричные 205, 206
неполные 198
пирамидальные 204
полные 198
со стробированием 209
Предметный указатель
657
Дизъюнктивная нормальная форма
(ДНФ) 16
Дизъюнкция 12
Диод 33
антизвонный 71
прямое напряжение 34
прямой ток 34
тепловой пробой 35
Шоттки 55
электрический пробой 34
Дискретизация 563
Дребезг контактов 298
Е
Емкость:
погонная 137
памяти 395
информационная 399
Ж
Жидкокристаллические
индикаторы (ЖКИ) 550
3
Задержки распространения
сигнала 43
Закон:
ассоциативный 13
де Моргана 13
дистрибутивный 13
переместительный 12
распределительный 13
сочетательный 13
Запоминающие устройства 395
безадресная' 399
двухадресные
(двухпортовые) 397
динамические 430
одноадресные 398
оперативные 401
перепрограммируемые 401,
402,459
постоянные 401,456
стековые 416
Затвор 104
И
И2Л 44
Измеритель частоты
импульсов 377
Инверсия 12
Интерфейс JTAG 496
Информационная единица
(бит) 395
Информационная емкость 399
Исток 104
К
Кадр 418
Карта Карно 21,22
Катод 33
Квантование 563
Кварцевый резонатор 532
Ключ
двунаправленный 114,221
КМОП 44
вентиль 107
Код:
Грея 9
двоично-десятичный 262
дополнительный 10, 258
инверсный 258
Джонсона 332
Либау—Крейга 332
обратный 10
прямой 10
унитарный логических
единиц 198
Команда 267
Коммутатор 220
658
Предметный указатель
Компаратор 238
параллельный 240
схема 239
цифровой 238
Конвейерный принцип
обработки данных 447
Конституенты нуля 19
Контуры склейки 23
Конъюнктивная нормальная
форма (КНФ) 16, 19
Конъюнкция 11
Коэффициент нагрузки 202
Кэш-память 420
Л
ЛИЗМОП 460
Линия:
критическая длина 142
электрически длинная 142
электрически короткая 141
Логическая ячейка (ЛЯ) 484
Логический элемент 32
базисный 47
базовый 47
буферный 44, 84
коэффициент разветвления 43
неопределенное состояние 42
передаточная характеристика 41
повторитель 44 i
с открытым коллектором 85
ТТЛ 55
М
Мажоритарный элемент 235
Макроячейка (МЯ) 484
Меандр 383
Метод жесткой логики 472
Методическая погрешность 563
Микропроцессор 474
Минимизация логических
функций 20
Множительно-суммирующий
блок (МСБ) 270
Множительный блок (МБ) 270
Модифицированный алгоритм
Бута 272
Монтажное ИЛИ 87
МОП-транзистор 104
Мультиплексор 220
со стробированием 224
Н
Нагрузочная прямая 49
Низкий логический уровень 31
О
ОЗУ 401
стековые 416
Операция:
логического отрицания (НЕ) 12
логического сложения (ИЛИ) 12
логического умножения (И) 11
Оптроны 175
П
Память:
2ОМ-структуры 404
2В-структуры 403
ЗВ-структуры 404
ассоциативная 420
деактивация 450
динамическая 401,433
длина пакетного цикла 450
латентность 450
полупроводниковая
магнитная 468
с двухканальным доступом 455
скорость обмена данными 450
статическая 401
тайминг 450
ферроэлектрическая 468
Предметный указатель
659
Параллельный периферийный
адаптер 505
Переменные 10
Нулевые 11
логические 11
Переполнение разрядной сетки 243
ПЗУ 401,456
Пиксел 418
Повторитель 44
Подложка 104
Полусумматор 244
Пользовательское количество
вентилей 494
Помехи перекрестные 173
ППЗУ 401,460
Прескалер 392
Приборы с зарядовой связью
(ПЗС) 309
Принцип приоритетности 214
Проводное ИЛИ 87
Программа 268, 473
Программатор 459
Программируемая матрицы
соединений (ПМС) 484
Программируемая матричная
логика (ПМЛ) 476, 479, 482
Программируемые логические
интегральные схемы
(ПЛИС) 476, 483
Программируемые логические
матрицы (ПЛМ) 476, 479
Программируемые логические
устройства 479
Р
Развязка гальваническая 175
Разряд 4
Распределитель импульсов 323
Регистр 301
защелка 303
параллельно-
последовательный 302
параллельный 301
последовательного приближения
(РПП) 314
последовательно-
параллельный 302
последовательный 301
реверсивный 302
сдвиговый 301
универсальный 302
Регистровый файл 402
Режим регенерации 433
С
Светодиод 539
Семисегментные индикаторы 540
Серия микросхем 83
Сигналы:
аналоговые 561
записи 397
переноса 243, 356
псевдослучайные 339
считывания 397
цифровые 561
Синтезатор частоты:
прямого синтеза 386
сФАПЧ 390
Система счисления 3
двоичная 5
двоично-десятичной 7
непозиционная 3
основание 4
позиционная 3
Системные вентили 494
Системы на кристалле 492
Скважность 546
Склеивание 22
Совершенная дизъюнктивная
нормальная форма (СДНФ) 21
660.
Предметный указатель
Состояние:
высокого выходного
сопротивления 88
высокого импеданса 88
неопределенности 181
Состязания 184
Специализированные
аппаратные ядра 492
Средняя мощность
потребления 202
Стек 417
типа FIFO 305
Сток 104
Стокозатворная
характеристика 105
Сумматор 243
двоично-десятичного кода 262
двоичный восьмиразрядный 250
двоичный многоразрядный 247
двоичный оноразрядный 243
двоичный четырехразрядный 250
накапливающий 318,349
по модулю два 338
с параллельным переносом 255
Суммирование по модулю два 337
Схема контроля четности 231
Счетчик 340
вычитающий 341, 345
двоичный с предустановкой 371
Джонсона 332
кольцевой 321,323
модуль счета 340
полиноминальный 338
последовательный суммирущий
двоичный 344
реверсивный 341
с параллельным переносом 350
с управляемым модулем
счета 371
с фиксированным модулем
счета 360
синхронный со сквозными
переносами 352
суммирующий 341
счетный вход 340
Т
Тег 421
Тетрада 6
Транзистор:
биполярный 37
база 37
включение с общим
эмиттером 38
коллектор 37
коэффициент усиления по
току 48
режим отсечки 38
эмиттер 37
многоэмитгерный (МЭТ) 55
МОП 104
Транзисторный ключ 37,48
Триада 6
Триггер 275
асинхронный 289
защелка 292
комбинированнный 293
синхронизируемый
потенциалом 290
синхронизируемый
фронтом 292
синхронный 289
счетный (Т-триггер) 341
универсальный 293
Шмитта 89
ТТЛ 44
ТТЛШ 44, 80
Туннелирование 461
У
Умножители 270
матричные 270
параллельные 270
Предметный указатель
661
Ускоряющий конденсатор 53
Устройство обработки с
программируемой
конфигурацией (УОПК) 475
Устройство обработки
с программируемыми функциями
(УОПФ) 473
Ф
Фазовая автоподстройка частоты
(ФАПЧ) 390
Фильтр П-образный 136
Флэш-память 464
NAND-архитектуры 465
NOR-архитектуры 464
Формирователи
импульсов 506
Функция 10, 13
"исключающее ИЛИ" 229
возбуждения 275
логической неравнозначности
15, 229
логической равнозначности 15
неопределенная 28
неполностью заданная 28
тождества 14
тождественная единица 14
тождественный нуль 14
Ц
Цифроаналоговый
преобразователь (ЦАП) 561
единица младшего разряда
(ЕМР) 568
прямого преобразования 571
с косвенным
преобразованием 598
умножающий 594
Цифровые устройства:
класификация 177
комбинационные 177
последовательностные 177, 178
Цифры римские 3
Ч
Частота 377
Частотомер 377
Ш
Шаг квантования 563
Шина 501
двунаправленная 501
Шинные формирователи 501
Шифратор приоритетов 213
Шум квантования 563
Э
Э2СЛ 104
Элементы:
"исключающее ИЛИ" 338
буферные 169
ЭСЛ 44, 95
ЭЭСЛ 104
Я
Ячейка памяти 395
адрес 396
емкость памяти 395
накопитель 395
схемотехника 422
Лехин Сергей Никифорович,
кандидат технических наук, про-
фессор, член-корреспондент
Международной академии наук
высшей школы, декан факуль-
тета информатики, заведующий
СХЕМОТЕХНИКА
ЭВМ
кафедрой вычислительной техники Псков-
ского государственного политехнического ин-
ститута. Специализируется в области цифро-
вых методов моделирования сигналов, автор
более 50 научных и учебно-методических
работ.
В учебном пособии рассмотрены принципы
построения и функционирования цифровых
логических элементов и операционных узлов
цифровых вычислительных машин. При из-
ложении материала по комбинационным и
последовательностным устройствам акцент
сделан на синтез устройств по заданному ал-
горитму работы и последующий анализ осо-
бенностей их функционирования. Проанали-
зированы причины возникновения помех на
шинах питания, в линиях передачи управ-
ляющих сигналов и рассмотрены основные
методы борьбы с ними. Представлены ос-
новные схемотехнические решения, исполь-
зуемые при построении полупроводниковых
запоминающих устройств, программируемой
логики, цифроаналоговых и аналого-циф-
ровых преобразователей.
bhv
БХВ-ПЕТЕРБУРГ
190005, Санкт-Петербург,
Измайловский пр., 29
E-mail: mail@bhv.ru
Internet: www.bhv.ru
Тел.: (812) 251-42-44
Факс: (812) 320-01-79
ISBN 978-5-9775-0353-2