Автор: Алексенко А.Г. Шагурин И.М.
Теги: электротехника микроэлектроника электроника электропитание издательство радио и связь микро-схемотехника
ISBN: 5-256-00693-2
Год: 1990
Текст
АГ Алексенко
ИМШагурин
МИКРО
СХЕМОТЕХНИКА
2-е издание,
переработанное
и дополненное
Допущено Госидарственным комитетом
СССР по народному образованию в ка-
честве учебною пособия для студентов
вузов, обучающихся по специальностям:
^Физика и технология материалов и
компонентов влектронмой техника»,
еМикроялвктрпника и полупроводнико-
вые приборы»
Москва
«Радио и связь»
«ро
ББК .32.852
А 46
УДК 621.3.049.77
Рецензенты: Доктор физ.-мат. наук. В. Д. Вернер н канд. техн, наук
В. В. Баринов
Редакция литературы по электронике
Алексенко А. Г., Шагурин И. И.
А 46 Микросхемотехника: Учеб, пособие для вузов. — 2-е изд.,
перераб. и доп. — М.: Радио и связь, 1990. — 496 с.: ил.
ISBN 5-256-00693-2.
Изложены основы схемотехнического проектирования цифровых и
аналоговых микросхем и микроэлектронных устройств на их основе. Рас-
смотрены вопросы разработки структурных и схемных решений для ана-
логовых и цифровых устройств, реализуемых в виде БИС и СБИС, и ти-
повые варианты их использования в аппаратуре. По сравнению с первым
изданием (1982 г.) значительно расширены разделы, посвященные вопро-
сам схемотехнического проектирования. Особое внимание уделено описа-
нию микропроцессоров и микропроцессорных систем.
Для студентов, обучающихся по специальностям радиоэлектронного
профиля; будет также полезна широкому кругу специалистов, связанных
с разработкой интегральных микросхем.
Учебное издание
АЛЕКСЕНКО АНДРЕЙ ГЕННАДЬЕВИЧ
ШАГУРИН ИГОРЬ ИВАНОВИЧ
микросхемотехника
Учебное пособие
Заведующий редакцией Ю. Н. Рысев
Редактор Г. Н. Астафуров
Переплет художника В. Я. В и г а и т
Художественный редактр Н. С. Шеин
Технический редактор И. Л. Ткаченко
Корректор 3. Г. Галушкина
ИБ № 1774
Сдано в набор 2.03.90. Подписано в печать 29.10.90
Формат 60X90‘/is Бумага писчая № 1 Гарнитура литературная
Печать высокая Усл. печ. л. 31,0 Усл. кр.-отт. 31
Уч.-изд. л. 31,93 Тираж 20 000 экз. Изд. № 22419
Зак. № 66 Цена 1 р. 40 к.
Издательство «Радио и связь». 101000 Москва, Почтамт, а/я 693
Типография издательства «Радио и связь». 101000 Москва, ул. Кирова, д. 40
ISBN 5-256-00693-2
© Алексенко А. Г., Шагурин И. И., 1990.
ПРЕДИСЛОВИЕ
Создание новых типов интегральных микросхем, являющихся
основной элементной базой современной РЭА различного назна-
чения, требует от разработчиков хорошего знания физических,
конструктивно-технологических и схемотехнических аспектов мик-
роэлектроники. В настоящем учебном пособии рассмотрены схе-
мотехнические вопросы микроэлектроники: схемотехнические ре-
шения, используемые в современных цифровых и аналоговых мик-
росхемах, и методы их проектирования. При этом предполагается,
что читатель знаком с основами физики, технологии и схемотех-
ники микросхем. Такое знакомство можно выполнить с помощью
ряда учебных пособий по основам микроэлектроники (например:
Степаненко И. П. Основы микроэлектроники. — М.: Сов. радио,
1980). Вопросы конструктивно-технологической реализации раз-
работанных схем в интегральном виде рассматриваются в ряде
других монографий и учебных пособий (например: Березин А. С.,
Мочалкина О. Р. Технология и конструирование интегральных
микросхем. — М.: Радио и связь, 1983). Список рекомендуемой ли-
тературы, приведенный в конце книги, поможет читателю позна-
комиться с основами микроэлектроники, а также более глубока
изучить отдельные вопросы микросхемотехники.
Следует отметить, что в процессе развития микроэлектроники
все более сложные электронные устройства реализуются в виде
БИС. Крупные узлы и блоки вычислительных машин, систем уп-
равления и другой РЭА, которые ранее создавались на микросхе-
мах малой и средней степени интеграции, теперь выпускаются в
виде БИС и сверхБИС. Методы проектирования таких сложно-
функциональных микросхем можно использовать для разработки
устройств аналогичного назначения на микросхемах малой степе-
ни интеграции. Таким образом, многие методы проектирования
и структурные решения, описанные в данном учебном пособии,
применимы для разработки как микросхем, так и РЭА.
Основой настоящего пособия послужили лекции по курсу
«Микросхемотехника», читаемые авторами в течение многих лет
студентам Московского инженерно-физического института и спе-
циалистам промышленности. Авторы надеются, что данное учеб-
ное пособие будет полезно для освоения ряда схемотехнических
курсов, читаемых для специальностей радиоэлектронного про-
филя.
Предлагаемое учебное пособие в первую очередь рассчитана
на студентов, специализирующихся по микроэлектронике в рам-
ках специальностей 20.02, 20.03 и ряда других, а также инжене-
ров, повышающих свою квалификацию в этой области. Оно будет
полезно специалистам по вычислительной технике, автоматике,
радиотехнике, измерительной технике и другим, связанным с раз-
работкой электронной аппаратуры на интегральных микросхемах.
Главы 1—8 написаны доктором техн, наук И. И. Шагуриным,
гл. 9—12 — доктором техн, наук А. Г. Алексенко, предисловие и:
введение — совместно обоими авторами.
3
ВВЕДЕНИЕ
Микроэлектроника является одной из наиболее быстро разви-
вающихся областей науки и техники. Непрерывно улучшаются тех-
нические характеристики и расширяются функциональные воз-
можности микроэлектронных изделий — интегральных микросхем.
Совершенствование микросхем достигается благодаря прогрессу
.во всех трех основных разделах микроэлектроники: физике, тех-
.нологии и схемотехнике. Настоящее учебное пособие посвящено
схемотехническому разделу микроэлектроники — микросхемотех-
1нике.
Микросхемотехника (интегральная схемотехника) — раздел
микроэлектроники, охватывающий исследования и разработку схе-
мотехнических решений (электрических и структурных схем), ис-
пользуемых в интегральных микросхемах и радиоэлектронной ап-
паратуре на их основе.
Интегральная микросхема (интегральная схема — ИС) —
микроэлектронное изделие, выполняющее определенную функцию
преобразования электрических сигналов, которое представляет со-
бой совокупность электрических соединенных компонентов1
(транзисторов, диодов, резисторов и др.), изготовляемых в еди-
ном технологическом цикле на общей диэлектрической или полу-
проводниковой основе (подложке).
Основными активными компонентами микросхем являются би-
полярные или МДП-транзисторы. В некоторых типах микросхем
совместно используются биполярные и МДП-транзисторы. В мик-
росхемах на основе арсенида галлия активным компонентом чаще
всего служит полевой транзистор с барьером Шотки.
Основной функцией интегральных микросхем является обработ-
ка (преобразование) информации, заданной в виде электрическо-
го сигнала: напряжения или тока. Электрические сигналы могут
представлять информацию в непрерывной (аналоговой) или диск-
ретной (цифровой) форме. Микросхемы, выполняющие обработку
1 Компоненты, входящие в состав ИС, принято называть элементами мик-
росхемы. Однако применение этого термина при описании цифровых ИС вызы-
вает появление стилистических погрешностей («элемент логического элемента»)
и может привести к ошибкам в восприятии материала из-за путаницы в поня-
тиях «логический элемент» (обычно называют просто «элемент») и «элемент'
микросхемы» (обычно также просто «элемент»). Поэтому для ясности изложе-
ния в настоящем учебном пособии определение «компонент микросхемы» Ис-
пользуется как синоним понятия «интегральный элемент».
4
этой информации, называются аналоговыми или цифровыми соот-
ветственно.
Параметром, определяющим уровень сложности микросхем, яв-
ляется степень компонентной интеграции, которая количественно
характеризуется величиной Кк = 1?Лгк, где NK — общее число ком-
понентов, расположенных на кристалле микросхемы. По уровню
сложности микросхемы1 условно подразделяются на малые (МИС,
Хк^1...2), средние (СИС, 2<Кк^З... 4), большие (БИС,
З..Г4^Лк<5) и сверхбольшие (СБИС, Кк^5). Если микросхема
содержит сложнофункциональные (интегрированные) компонен-
ты, занимающие большую площадь на кристалле, то при оценке
сложности они заменяются эквивалентным количеством простых
компонентов.
Современные интегральные микросхемы являются сложными
электронными устройствами, поэтому используются различные
уровни их схемотехнического представления. Наиболее детальный
уровень представления — электрическая схема в виде соединения
отдельных компонентов. Следующий, более общий уровень —
структурная схема, представляющая собой соединение отдельных
логических элементов и триггеров (для цифровых микросхем) или
аналоговых каскадов (для аналоговых микросхем). Эти элементы
и каскады выполняют элементарные логические (И—НЕ, ИЛИ—
НЕ и др.) или аналоговые (усиление, фильтрация и др.) опера-
ции, с помощью которых можно реализовать любую цифровую,
аналого-цифровую или аналоговую функцию. Они имеют относи-
тельно простую электрическую схему, которая обычно содержит
не более десяти — двадцати компонентов. Еще более высокий уро-
вень используется для представления сложнофункциональных
БИС и СБИС: микропроцессоров, микро-ЭВМ, аналого-цифровых
и цифро-аналоговых преобразователей и др. Их структура пред-
ставляется в виде соединения функциональных узлов и блоков.
Такое представление называется функциональной схемой. Струк-
тура входящих в ее состав функциональных узлов и блоков может
состоять из десятков и сотен простейших логических элементов
или аналоговых каскадов.
Важнейшей задачей, решаемой с помощью методов и средств
микросхемотехники, является схемотехническая разработка новых
типов интегральных микросхем. Исходное техническое задание на
проектирование микросхемы содержит описание функций, которые
она должна выполнять в электронной аппаратуре, и требования к
ее основным параметрам (мощность, быстродействие и др.). Про-
цесс разработки можно представить как последовательное преоб-
разование исходного описания микросхемы во все более деталь-
ные формы ее представления: функциональную, структурную,
электрическую схемы и т. д. Конечным результатом проектирова-
ния является такое представление микросхемы, используя которое
1 Классификация цифровых микросхем по степени функциональной интег-
рации (§ 1,5) соответствует данному делению.
5
можно изготовить ее образцы. Такой формой представления слу-
жат чертежи фотошаблонов и комплект конструкторской докумен-
тации, необходимые для изготовления микросхемы.
Таким образом, разработка микросхемы представляет собой
процесс нисходящего проектирования-, от общего описания к де-
тальному представлению. Основные этапы этого процесса, которые
выполняются при разработке СИС и не очень сложных БИС, по-
казаны на рис. В.1. Аналогично проектируются узлы и блоки,
входящие в состав сложпофупкциональных БИС и СБИС.
В современной мнкросхемотехникс используются различные
варианты схем логических элементов и аналоговых каскадов, ос-
новные типы которых анализируются в настоящем пособии. По-
этому на первом этапе схемотехнического проектирования микро-
схемы обычно производится выбор элементной базы из числа уже
Рнс. B.I. Основные этапы проектирования БИС
6
разработанных вариантов схем логических элементов или анало-
говых каскадов. В случае необходимости выполняется разработка
новых вариантов этих элементов и каскадов, которые имеют преи-
мущества по отдельным параметрам по сравнению с ранее пред-
ложенными схемами.
Стадия структурного проектирования микросхем состоит из
структурного синтеза, в ходе которого на той или иной элементной
базе создается структурная схема, которая обеспечивает выполне-
ние функций, определенных техническим заданием, и структурного
анализа, в процессе которого проверяется правильность функцио-
нирования синтезированной структуры при различных рабочих ус-
ловиях и производится приближенная сравнительная оценка ее
основных параметров. Обычно при проектировании микросхем соз-
дается несколько структурных вариантов. На основании резуль-
татов сравнения их параметров производится выбор одного или
нескольких наилучших вариантов. Если же полученные варианты
не удовлетворяют требованиям технического задания, то выполня-
ется синтез новых структурных вариантов.
Для выбранных структурных вариантов производится схемное
проектирование, в результате которого получается электрическая
схема разрабатываемой микросхемы. Эта стадия проектирования
состоит из этапов схемного синтеза, в ходе которого получается
электрическая схема, соответствующая выбранному варианту
структуры, и электрического анализа полученной схемы, в резуль-
тате которого определяются ее основные электрические парамет-
ры. При анализе обычно выполняется также параметрическая оп-
тимизация схемы, т. е. определение значений параметров компо-
нентов, при которых обеспечиваются наилучшие электрические па-
раметры проектируемой микросхемы. В процессе схемного проек-
тирования как правило разрабатывается несколько вариантов
электрических схем, которые отличаются структурой, элементной
базой и значениями основных параметров. По результатам анали-
за и сравнения разработанных вариантов электрических схем вы-
бирается один из ннх, наилучшнм образом удовлетворяющий тре-
бованиям технического задания.
Структурное и схемное проектирование являются двумя основ-
ными стадиями процесса схемотехнического проектирования мик-
росхем. При разработке микросхем малой интеграции выполняют-
ся только этапы схемного проектирования (см. рис. В.1). Методы
разработки структурных и электрических схем, их типовые вари-
анты, наиболее широко используемые в современных микросхемах,
и являются предметом изучения в настоящем учебном пособии.
На стадии конструкторско-технологического проектирования
важнейшим этапом является разработка технологии, на базе ко-
торой будут изготовляться микросхемы. На основе базовой техно-
логии разрабатывается физическая структура компонентов схемы,
определяются их параметры, которые используются прн расчете
электрических характеристик. В процессе проектирования в соот-
ветствии с электрической схемой разрабатывается топология мик-
росхемы, т. е. производится размещение компонентов на кристалле
и выполняется трассировка электрических соединений (металли-
ческих проводников) между ними. В процессе топологического
проектирования может выполняться физическое совмещение (ин-
теграция) отдельных компонентов, в результате чего могут обра-
зовываться интегрированные компоненты: мпогоэмиттерные и мно-
гоколлекторные транзисторы, совмещенные р-п-р-п структуры и
др. Далее производятся анализ полученной топологии с целью
проверки ее правильности; получение рисунков фотошаблонов, не-
обходимых для ее изготовления; конструктивная разработка (вы-
бор типа корпуса, тепловой расчет н обеспечение необходимого
теплоотвода и др.).
После топологического проектирования требуется уточнить па-
раметры компонентов с учетом их реальных размеров и размеще-
ния на кристалле. С использованием полученных уточненных па-
раметров выполняется повторный электрический анализ схемы.
Если окажется, что электрические характеристики и параметры
микросхемы, рассчитанные с учетом се реальной физической
структуры и топологии, не удовлетворяют требованиям техничес-
кого задания, то необходимо либо изменение структурной или
электрической схемы, либо изменение топологии илн физической
структуры микросхемы.
Характерной особенностью микросхемотехники является широ-
кое использование ЭВМ практически на всех этапах проектиро-
вания микросхем. Необходимость применения ЭВМ обусловлена
ограниченными возможностями экспериментального моделирова-
ния интегральных микросхем с изменением различных параметров
их компонентов. Ведь для получения экспериментальных образ-
цов микросхем необходимо выполнить весь трудоемкий и дорого-
стоящий процесс проектирования и изготовления, который зани-
мает несколько месяцев. Поэтому экспериментальное моделирова-
ние обычно заменяют «машинным» моделированием, анализируя
влияние различных факторов на параметры микросхем с помощью
их математических моделей, расчет которых производится на
ЭВМ. Наиболее эффективно выполняются с помощью ЭВМ этапы
структурного анализа, электрического анализа н параметрической
оптимизации (см. рис. В.1). Ведется также разработка формаль-
ных методов и алгоритмов для реализации с помощью ЭВМ этапов
функционального и структурного синтеза и разработки электри-
ческой схемы. Однако пока эти этапы выполняются в основном
разработчиками-схемотехниками.
Таким образом, в настоящее время специалисты-схемотехники
выполняют этапы проектирования, связанные с творческой дея-
тельностью и требующие определенного опыта и интуиции. Это
этапы выбора или разработки элементной базы, синтеза структур-
ной и электрической схемы, сравнительной оценки и отбора син-
тезированных вариантов. При этом разработчик производит как
качественные, так и приближенные количественные оцейки па-
раметров полученных схем. Методы получения таких оценок при-
водятся в настоящем пособии. Подробный анализ и параметриче-
ская оптимизация схем, отобранных по результатам приближен-
ных расчетов, производятся с помощью ЭВМ, для чего разрабо-
таны достаточно эффективные программы. В настоящее время с
помощью ЭВМ выполняются анализ функциональных н структур-
ных схем, содержащих до ]04... 105 логических элементов, анализ
электрических схем, содержащих до 102... 10э компонентов, пара-
метрическая оптимизация схем, содержащих до 102 компонентов.
При разработке сложнофункциональных БИС и СБИС исполь-
зуется другая процедура проектирования, так как электрический
расчет и непосредственное получение топологии схем, содержащих
десятки тысяч и более компонентов, оказываются чрезмерно тру-
доемкими даже с помощью современных ЭВМ. Такие БИС и
СБИС проектируются методом функциональных библиотек (ФБ),
при котором их функциональная схема синтезируется из стандарт-
ного набора цифровых или аналоговых блоков, узлов и элементов
(каскадов). Для каждого из них с помощью описанной выше про-
цедуры (см. рис. В.1) разрабатываются электрическая схема и то-
пология, определяются все основные параметры. Так формируется
библиотека схемотехнических и топологических решений, которые
компонуются в процессе проектирования БИС (СБИС), образуя
ее функциональную (структурную), электрическую схемы и топо-
логию. Для определения параметров БИС (СБИС) выполняется
ее моделирование с учетом параметров используемых функцио-
нальных блоков, узлов, элементов, приведенных в библиотеке. То-
пология реализуется путем размещения на кристалле и соедине-
ния готовых топологических фрагментов, имеющихся в ФБ. В ре-
зультате трудоемкость проектирования значительно сокращается.
На практике используются различные варианты метода ФБ. В
матричных БИС, реализованных на базовых матричных кристал-
лах (БЛТК.), элементы и узлы ФБ проектируются на основе одной
пли нескольких ячеек, расположенных на БМК в виде прямо-
угольной матрицы. Каждая ячейка содержит набор компонентов
(от 4... 5 до 30... 40), различные варианты соединения которых
позволяют получать те или иные элементы и узлы ФБ. Таким об-
разом, номенклатура, параметры и топология элементов н узлов
ФБ. используемых для реализации матричных БИС, определяются
топологией и компонентным составом ячеек БМК.
При проектировании БИС на стандартных ячейках использу-
ются ФБ, в которых топология всех элементов и узлов имеет вид
прямоугольников с одинаковой величиной одной из сторон. Такая
топологическая реализация и называется стандартной ячейкой. В
этом случае БМК не используется и стандартная ячейка может
быть изготовлена в любом месте кристалла. При разработке БИС
(СБИС) обеспечиваются достаточная плотность компоновки стан-
дартных ячеек и относительная простота трассировки соединений
между ними, что позволяет получать меньшую площадь кристалла
п более высокое быстродействие, чем для матричных БИС.
Оба описанных метода предусматривают автоматизированное
проектирование БИС с интерактивным участием специалиста-раз-
работчика на этапах оценки результатов, выбора варианта реше-
ния плн его коррекции. Наиболее высокую степень автоматизации
обеспечивает метод кремниевой компиляции, при котором исходное
описание проектируемой БИС (СБИС) автоматически транслиру-
ется во все более детальное представление ее фрагментов (блоков,
узлов, элементов). После ряда этапов трансляции получаются
электрические схемы и топология всех фрагментов, соединение
которых представляет БИС (СБИС), реализующую заданные
функции. Необходимые схемные и топологические решения для
фрагментов синтезируются в процессе проектирования либо по-
лучаются путем модификации готовых решений, имеющихся в ис-
пользуемой ФБ.
Таким образом, при проектировании новых типов интеграль-
ных микросхем микросхемотехника решает задачу разработки
схемных и структурных решений, учитывающих и использующих
специфические особенности интегральной технологии для нанлуч-
шего выполнения требований технического задания. Развитие мик-
росхемотехники и технологии изготовления микросхем обеспечи-
вает улучшение характеристик радиоэлектронной аппаратуры н
расширение ее функциональных возможностей, стимулируя даль-
нейшее внедрение микроэлектроники во все сферы человеческой
деятельности: производственную, управленческую, научную, куль-
турно-бытовую.
Глава 1. ОСНОВЫ ЦИФРОВОЙ ТЕХНИКИ
В современной науке и технике важнейшую роль играют циф-
ровые методы обработки информации. В связи с этим непрерывно
расширяется область применения цифровых систем — технических
средств, выполняющих законченный процесс обработки цифровой
информации, включающей ее прием, хранение, необходимые пре-
образования и выдачу.
Быстрое развитие цифровых систем началось в 40-х годах, ког-
да были построены первые цифровые вычислительные машины на
электромеханических реле, а затем на электронных лампах. Прог-
ресс электроники открыл перед цифровыми системами новые воз-
можности, сделав их незаменимыми помощниками человека прак-
тически во всех сферах его деятельности. Вслед за электронными
вычислительными машинами (ЭВМ) 1-го поколения, построенны-
ми на электронных лампах, в 50-х годах появились ЭВМ 2-го по-
коления на транзисторах. Эти ЭВМ обладали существенно расши-
ренными функциональными возможностями, повышенными быстро-
действием и надежностью. Возникла новая отрасль науки и тех-
ники — цифровая техника, изучающая принципы построения, ме-
тоды проектирования и способы технической реализации цифро-
вых систем. При этом цифровая техника использует достижения
смежных фундаментальных и прикладных наук, таких как мате-
матическая логика, кибернетика, электроника и др.
.Микроэлектроника способствовала дальнейшему развитию
цифровой техники. Микросхемы малой и средней степени интег-
рации (ИС и СПС) стали технической базой электронных цифро-
вых систем, в том числе ЭВМ 3-го поколения, разработанных в
60—70 годах. Развитие технологии, обеспечивая непрерывное по-
вышение степени интеграции микросхем, позволило создать на од-
ном кристалле полупроводника цифровые устройства, по своей
сложности и выполняемым функциям превосходящие ЭВМ, изго-
тавливающиеся ранее на дискретных компонентах. Такие микро-
схемы, называемые большими интегральными схемами (БИС),
являются базой ЭВМ 4-го поколения, выпуск которых начался в
конце 70-х годов. К этому поколению относятся современные мик-
ро-ЭВМ, в том числе персональные компьютеры, реализованные
11
на базе микропроцессоров, а также высокопроизводительные боль-
шие ЭВМ, построенные нз специализированных («заказных»)
БИС. В настоящее время ведутся интенсивные разработки ЭВМ
5-го поколения, которые отличаются сверхвысокой производитель-
ностью, расширенными возможностями ввода и вывода информа-
ции в звуковой (человеческая речь) и графической (рисунки,
письменный текст) форме, рядом признаков искусственного интел-
лекта; способностью самостоятельно составлять программу своих
действий для решения определенных классов задач, находить оп-
тимальные решения в сложных ситуациях и др. Эти ЭВМ будут
реализованы иа базе сверхбольших интегральных схем (СБИС) с
применением новых материалов (например, арсенид галлия, сверх-
проводящая керамика), с широким использованием новых прин-
ципов и способов представления и обработки информации (опти-
ческие, акустоэлектрические и др.).
На стыке микроэлектроники и цифровой техники развивается
самостоятельная область науки и техники — цифровая микросхе-
мотехника, предметом которой являются принципы и методы схе-
мотехнического проектирования цифровых интегральных микро-
схем, которое включает разработку их структуры (функционально-
логическое проектирование) и электрической схемы (схемное про-
ектирование). Непрерывное повышение степени интеграции проек-
тируемых микросхем, обеспечивающее реализацию на одном крис-
талле целых цифровых систем, требует от специалиста-микросхе-
мотехника не только знания основ цифровой техники, ио и освое-
ния таких ее разделов, как архитектура цифровых систем, микро-
программирование и др.
Цифровые интегральные микросхемы выполняют в цифровых
системах функции приема, хранения, преобразования (обработки)
и выдачи информации. Преобразование информации, представлен-
ной в цифровой форме, осуществляется путем выполнения опре-
деленной последовательности арифметических и логических опе-
раций. В этой главе приводятся способы цифрового представления
информации, рассматриваются основные арифметические и логи-
ческие операции, выполняемые при ее обработке, описывается
типовая структура современных цифровых систем.
1.1. СПОСОБЫ ПРЕДСТАВЛЕНИЯ
ИНФОРМАЦИИ
При выполнении различных операций в современных цифровых
системах числа обычно представляются в двоичной системе счис-
ления, основанием которой является число 2. При этом целое k-
разрядное десятичное число Лю записывается в виде л-разрядного
двоичного числа Аг:
Аю = а,(109=А2= “s аД2’), (1.1>
г=о /=о
где а, = 0, 1,..., 9 —цифра в Ам разряде десятичного числа: а> =
12
= 0 или 1 — цифра в j-м разряде двоичного числа. Введением
отрицательных степеней числа 2 представляются дробные числа.
Таким образом, в двоичном счислении любое число можно
представить двумя цифрами: 0 и 1. Для представления этих чисел
в цифровых системах достаточно иметь электронные схемы, кото-
рые могут принимать два состояния, четко различающиеся зна-
чением какой-либо электрической величины — потенциала или
тока. Одному из значений этой величины соответствует цифра 0,
другому 1. Относительная простота создания электронных схем с
двумя электрическими состояниями и привела к тому, что двоич-
ное представление чисел доминирует в современной цифровой
технике. При этом 0 обычно представляется низким уровнем по-
тенциала U°, а 1 — высоким уровнем U'. Такой способ представ-
ления называется «положительной логикой» *.
Перевод десятичного числа в двоичный код можно осуществ-
лять путем последовательного деления числа на 2. Остатки (0 или
1), получающиеся на каждом шаге деления, формируют двоичный
код преобразуемого числа, начиная с его младшего разряда. В
качестве старшего разряда двоичного кода записывается 1, полу-
ченная в результате последнего шага деления. Например, преоб-
разование числа Д1о=109 в двоичный код выполняется следую-
щим образом;
А>0 = 1О9=А2 = аеа5а4аза2а1ао = 1101101.
Цифровые системы оперируют действительными, целыми и дроб-
ными числами, которые могут иметь две формы представления: с
плавающей запятой, с фиксированной запятой.
При использовании плавающей запятой число состоит из двух
частей: мантиссы т, содержащей значащие цифры числа, и по-
рядка р, показывающего степень, в которую надо возвести осно-
вание счисления q, чтобы полученное при этом число, умноженное
на мантиссу, давало истинное значение представляемого числа:
Aq=mq?. (1.2)
В некоторых случаях разработчики цифровых систем применяют представ-
пение чисел в «огрицще.тьной логике», при которой 0 соответствует высокий
уровень электрического потенциала, а 1 — низкий уровень.
13
Мантисса и порядок представляются в двоичном коде. Обычно
число дается в нормализованном виде, когда его мантисса явля-
ется правильной дробью, причем первая значащая цифра (едини-
ца) следует непосредственно после запятой: например, =
= 0,1010-2'°= 10,10, где /и = 0,1010; р=10; q=2
При использовании фиксированной запятой число представля-
ется в виде единого целого, причем положение запятой в ис-
пользуемой разрядной сетке жестко фиксировано. Обычно числа
с фиксированной запятой даются в виде правильной дроби. Для
этого все числа умножают на масштабный коэффициент, чтобы
перевести их в правильную дробь. Цифровые системы, использую-
щие числа с плавающей запятой, сложнее систем, использующих
числа с фиксированной запятой, так как при этом требуется вы-
полнение операций как над мантиссами, так и над порядками.
Однако диапазон представляемых чисел при одинаковом числе
разрядов в системах с плавающей запятой значительно больше.
Для представления знака числа используется знаковый разряд
z, который обычно располагается перед числовыми разрядами.
Для положительных чисел значение знакового разряда 2 = 0, для
отрицательных чисел 2=1. Для чисел с плавающей запятой вво-
дятся отдельные знаковые разряды для мантиссы и для порядка
чисел.
Последовательность из восьми двоичных разрядов называется
байтом. Большинство современных цифровых систем обрабатывает
числа, содержащие целое число байтов. Наиболее широкое приме-
та б л и ц а 1.1
Наиболее распространенные двоичные коды чисел от 0 до 15
14
некие имеют системы, оперирующие одно-, двух- или четырехбай-
товыми числами (8, 16 или 32 разряда соответственно). Высоко-
производительные ЭВМ работают с числами, содержащими до
8... 10 байтов. В то же время для выполнения относительно прос-
тых задач, не требующих высокой скорости решения, часто ис-
пользуются системы с четырехразрядным представлением чисел.
Разрядность определяет диапазон представляемых чисел. Так,
диапазон однобайтовых чисел составляет от 0 до (28—1)=255,
двухбайтовых — от 0 до (2|6—1) =65535. Если один разряд (бит)
выделяется для указания знака, то с помощью одного байта пред-
ставляются числа в диапазоне ±(27—1)=±127, с помощью двух
байтов — в диапазоне ±(215—1) = ±32 767. Для представления
чисел с плавающей запятой чаще всего используется четыре бай-
та. При этом один двоичный разряд определяет знак числа, 23
разряда — мантиссу, восемь разрядов — знак и значение поряд-
ка. В результате диапазон представляемых чисел составляет от
±2127 до ±2-127, что вполне достаточно для большинства решае-
мых задач.
Для представления чисел со знаком в цифровых системах ис-
пользуется обратный1 или дополнительный 2 код (табл. 1.1). При
этом положительные числа представляются в обычном двоичном
коде. Обратный код отрицательного числа Аг образуется путем за-
мены 0 во всех- разрядах исходного двоичного числа Л2 на 1, и
наоборот. Дополнительный код отрицательного числа Аг получа-
ется из обратного прибавлением 1 к младшему разряду.
Помимо рассмотренных в цифровых системах используются и другие спо-
собы двоичного представления чисел. В качестве примера в табл. 1.1 прпведев
циклический код Грея. Особенность этого кода в том, что при переходе к
каждому последующему числу в коде изменяется значение только одного
двоичного разряда. При этом двухразрядиые числа образуют циклическую
последовательность 00—01 —11 —10—00 (0—1—2—3—0), трехразрядпые — по-
следовательность 000—001—011—010—110—111—101—100—000 (0—1—2—3—
4—5—6—7—0) и т. д. Такая цикличность кода является весьма удобной, на-
пример, для кодирования угловых перемещений в преобразователях угла по-
ворота в цифровой код.
В ряде случаев для записи чисел применяется восьмеричное или шестнад-
цатеричное счисление:
Лю=Лв= 2°а', (81) =а’г-8'+а’,-1-8'-,+ ... +а’1-81+а«0-8°;
41о=Л1о = Д|а,",(161) = а1’.. 164-а1’,-!-16*-‘+ ... Ч-а'%. 16°.
(1.3)
(1.4)
В шестнадцатеричном счислении для обозначения десятичных чисел 10, 11, 12,
Обратный код Аг двоичного числа Аг называется также дополнением до
' Т2КпКаК для каждого разряда числа П; + а, = 1.
Дополнительный код Аг числа Аг называется также дополнением числа
АО 2, так как для каждого разряда числа и, + й;=10 (число 2 в двоичной
15
13, 14, 15 используются латинские буквы А, В, С, D, Е, F соответственно. Вось-
меричные и шестнадцатеричные числа легко переводятся в двоичные. При этом
.каждый раздел восьмеричного числа представляется тремя двоичными разряда-
ми (триадой), а каждый разряд шестнадцатеричного числа — четырьмя двоич-
ными разрядами (тетрадой) в соответствии с табл. 1.1. Например, А2 =
= 10011011 =Д8 = 2338 = Ли=9В1в=Дю= 155 Восьмеричная и шестнадцатеричная
формы сокращают длину представленных, чисел и уменьшают количество оши-
бок, часто возникающих при записи или чтении оператором двоичных чисел.
Перевод десятичных чисел в двоичный код требует использования доста-
точно сложных схем преобразователей н занимает относительно долгое время.
Более просто и быстро осуществляется перевод десятичных чисел в двоично-
десятичный код. При этом цифра в каждом разряде десятичного числа заме-
няется соответствующим чстырехразрядным двоичным числом (тетрадой) сог-
ласно табл. 1.2. Например, число 4ю = 729 в двоичпо-десятпчном коде записы-
вается в виде Аи ю = 0111 0010 1001. Для выполнения сложения и вычитания
двончно-десятнчны.х чисел наиболее удобно использовать так называемые само-
дополняющие коды, к числу которых относятся Код Айкена, код «с избытком 3>
(см. табл. 1.2) и некоторые другие. Код Айкена отличается от обычного двонч-
но-десятлчного, имеющего весовые коэффициенты разрядов в тетрадах
8—4—2—1, другими значениями весовых коэффициентов разрядов: 2—4—2—1.
Код • с избытком 3» получается из обычного двоично-десятичного арифмети-
ческим прибавлением числа 3 (двоичное число ООН).
Как видно из табл. 1.2, обратный код А'-, ю числа, представленного в ка-
ком-либо самодополняюшем двоично-десятичном коде А'-.-ю, является его двоич-
ным дополнением до 9. Например, число 5 в коде <с избытком 3» А';'ю= Ю00
имеет обратный код A'z/io = 0111, соответствующий числу 4 в коде «с избыт-
ком 3*. которое «дополняет» число 5 до 9, так как 5-|-4 = 9.
Двоичное кодирование используется в цифровых системах не
только для обозначения числа, но и для представления букв и дру-
гих знаков. Наиболее часто в современной аппаратуре использу-
Таблица 1.2
Наиболее распространенные двончо-десятнчные коды чисел от 0 до 9
Десятичное число Двоично-десятичный код (3—1—2—1) Код Айкена (2—1 — 2—1) Код «с избытком 3»
Д ,0 ai ot а» ь» Ь, ь. ' с* Со
0 0 0 0 0 0 0 0 0 0 0 1 1
1 0 0 0 1 0 0 0 1 0 1 0 0
2 0 0 1 1 0 0 1 0 0 1 0 1
3 0 0 1 1 0 0 1 1 0 1 1 0
4 0 1 0 0 0 1 0 0 0 1 1 1
5 0 1 0 1 1 0 1 1 1 0 0 0
6 0 1 1 0 1 1 0 0 1 0 0 1
7 0 1 1 1 1 1 0 1 1 0 1 0
8 1 0 0 0 1 1 1 0 1 0 1 1
9 1 0 0 1 1 1 1 1 1 1 0 0
16
Таблица 1.3
*J *2*1 *0 bs bt b„
Oto Oil too tot Ito 111
Pyc Лат Pyc. Лат Pyc Лат Рус. Рат
0 000 Пробел 0 Ю © n P w п р
ООО 1 t 1 a A я a ft а я 3
00Ю * 2 6 В p R 6 ь р г*
ООП * J 4 c c s и с с 5
0 100 <t 9 D m T Д d т t
0 101 % 5 e E 3 и E е У и
otto & 6 <p F ж V Ф f ж и
0 111 » 7 г G 6 vv Г 3 в из
1000 ( 8 JL H b X Л ь X
>001 ) 3 a I bl Y И i ы У
1O1O * (1 J J 2 Й } 3 2.
ton + • к к tu I к к ш
ttoo V < л L 3 \ л L 3 1
1101 — = w M 4 ] м гп 01
1 110 > rt V V A н п ч
1111 / ? 0 0 b — 0 О 1
ется двоичный код КОИ-7 (код для обмена информацией семи-
разрядный) *, с помощью которого передаются цифры от 0 до 9,
прописные и строчные буквы латинского и русского алфавитов,
специальные символы: знаки пунктуации, арифметических опера-
ций и др. (табл. 1.3).
Отметим, что первые 32 кода с 0000000 до 0011111 (в табл. 1.3
не приведены) служат для представления специальных команд
для управления процессом обмена информацией между цифровы-
ми системами и устройствами ввода-вывода и хранения (дисп-
леи, принтеры, накопители на магнитных лентах или дисках). На-
пример, код 0001110 обеспечивает представление текста в рус-
ском алфавите, код 0001111 — в латинском (см, табл. 1.3). От-
дельные управляющие коды служат запросом на обмен информа-
цией (0000101) и подтверждением готовности к обмену (0000110),
указывают на начало (0000010) и конец (0000011) текста, вызы-
вают переход на новую строку (0001010) и другие действия. Код
0100000 вызывает пропуск одного символа в тексте (правом), а
код 1111111 — уничтожение символа (забой). Числа от 0 до 9
представляются кодами от 0110000 до 0111001. Так как в русском
алфавите больше букв, чем в латинском, то при его использовании
1 В зарубежных источниках аналогичный код называется ASCII (American
Standard Code for Information Interchange).
17
некоторые специальные символы, например [, {, Д и др., исклю-
чаются (см. табл. 1.3).
Для проверки правильности передачи и приема информации в
цифровых системах широко используется контроль четности. При
этом для каждого байта числа определяется количество единиц
в его разрядах и формируется дополнительный контрольный раз-
ряд (бит четности), который принимает значение р~\, если число
единиц четное, или р = 0, если число единиц нечетное. Например:
р=1 для числа 10110010, р = 0 для числа 01001010.
Контрольный разряд передается вместе с соответствующим
байтом информации. Принимающее устройство проверяет четность
каждого принятого байта и сравнивает ее со значением принятого
контрольного разряда. Если обнаруживается различие в значениях
четности, то это указывает на ошибку при передаче информации.
Контроль четности позволяет выявить единичные сбои, т. е. из-
менение значения одного разряда числа, а также те многократные
сбои, которые вызывают изменение четности. Как показывает
практика, контроль четности позволяет выявить до 80... 90% оши-
бок, возникающих при передаче информации из-за действия по-
мех, нарушения контактов в соединениях и других причин.
1.2. ВЫПОЛНЕНИЕ АРИФМЕТИЧЕСКИХ
ОПЕРАЦИИ
С целью упрощения цифровых систем для выполнения арифме-
тических операций над двоичными числами применяются специ-
альные алгоритмы. Так, операцию вычитания в цифровых систе-
мах реализуют с помощью операции сложения, представляя вычи-
таемое в обратном или дополнительном коде (см. табл. 1.1). Если
представить вычитаемое в обратном коде, то можно получить раз-
ность путем арифметического сложения уменьшаемого (в обычном
двоичном коде) п вычитаемого (в обратном коде). Если в зна-
ковом разряде образуется перенос, то эта 1 прибавляется к млад-
шему разряду суммы. Такое прибавление 1 называют цикличес-
ким переносом. Примеры сложения и вычитания чисел приведены
ниже. Исходные числа и результат операций представлены в об-
ратном коде: положительные числа (2 = 0) в прямом, отрицатель-
ные (2=1) — в инверсном виде:
2,->0 ;01 1ОО-<-Л2=Ло= 12, zA —> 1 1010104-Л г = А1 о — —21
+ — 1
11011-<-fi2 = Blo = —4, гв-> 1 ; 10001-<—В2 = В,о = — 14
-10 :00111 циклический , 1 ОЮКй-Тг
— 2 перенос 1 0 ;0111O^-S2
г,->1 01000-*-2=S1 о = 8 Zs “* 1 ill ООО*—5 2=51 о= —7.
18
Недостатком использования обратного кода является образо-
вание циклического переноса, который приводит к повторению опе-
рации сложения, что существенно увеличивает время выполнения
действий. Поэтому чаще используются перевод вычитаемого в до-
полнительный код (см. табл. 1.1) и его сложение с уменьшаемым.
При этом перенос, который может возникать в старшем разряде
числа, не учитывается, т. е. отпадает необходимость в цикличес-
ком переносе. Вычитание с применением дополнительного кода
выполняется быстрее, хотя преобразование чисел в дополнитель-
ный код несколько сложнее, чем в обратный. Ниже даны примеры
сложения и вычитания чисел со знаком, представленных в допол-
нительном коде. Полученный результат также представлен в до-
полнительном коде, т. е. в обычном коде, если zs = 0 (положитель-
ное число), или в преобразованном виде, если zs= 1 (отрица-
тельное число):
о ~ t +11 ч: йэ N Гм 00110^-Л 2 =А 10= 12 11 Ю0-—В2 = В)о = — 4 1 Zb-* * О1О11-<-Л2=4]о=—21 1ОО1О-<-В2 = В1о=—14
10 01000 1 01011-<-а2
+
2s->-0 U1 2 = *5' 1 о = 8 0 01110«-В2
zs_>" 1 11OO1^52 = S,o=—7.
Умножение пли деление двоичного числа на 2'1=2, 4, 8 и т. д.
производится путем сдвига цифр числа соответственно, вправо или
влево па k= 1, 2, 3 и т. д. разрядов.
Для умножения произвольных двоичных чисел А и В использу-
ются различные варианты метода частичных произведений. Один
из вариантов данного метода иллюстрируется ниже на примере.
При этом последовательно анализируются значения разрядов мно-
жителя В п формируются частичные произведения. Первое частич-
ное произведение 7?,=0 при значении младшего разряда Ьо = О или
Л?.—.4 при &о=1. Далее рассматриваются разряды Ь2 и т. д.
Если b,= 1, то очередное частичное произведение 7?.+! образуется
путем прибавления к предыдущему множимого А, сдвинутого вле-
во на I разрядов. Если &, = 0, то частичное произведение не меня-
ется: (прибавляется 0). Последнее частичное произведе-
ние Rn является результатом умножения P=AXB=Rn.
19
X 1101 :А2 1011 :В2 1101-*—А2 = Аю= 13, Пд = пв = 4 Х 1011*-В2 = Вю=11
1101 :Ri 00001101-*-а0= 1 (суммирование и.
+ 1101 + сдвиг)
2А : 100111 :Ri 101 10000-*-В;-2 А 101 1 1 101-Э-СДВИГ суммы
+ 100111 :/?з >-01011110->-(го) i = 0 (сдвиг)
8Л : 1101 /?2—>-00101111—>-(го) 2 = 1 (суммирование
10001111 :R< = Pi I и сдвиг) 101100004-52-2^ 11011111—>-сдвиг суммы R3->-01101111—>-(го) з= 1 (суммирова- । ние и сдвиг) Ю1Ю0004-В2-2Пл 100011111-»-сдвиг суммы Т?4->-10001111-*Р2 = Р,о = 143.
Второй пример иллюстрирует вариант реализации метода час-
тичных произведений, при котором умножение выполняется со
старших разрядов. При этом множитель В2 предварительно сдви-
гается влево на пА разрядов, где пл — число разрядов множимого
А2. Затем проверяется значение младшего разряда множимого До.
Если До=1, то первое частичное произведение 7?! образуется путем
арифметического сложения А и В-2"А (множитель, сдвинутый на
пА разрядов) и последующего сдвига суммы вправо на один раз-
ряд. При этом крайний правый разряд суммы выходит за пределы
разрядной сетки и не учитывается. Если а0= 1, то частичное про-
изведение образуется только сдвигом вправо на один разряд с по-
терей крайнего правого разряда. Далее проверяется значение
младшего разряда (r0)i полученного частичного произведения и
образуется второе частичное произведение R2 суммированием
и B-2"A со сдвигом суммы вправо на один разряд (при (г0),=
= 0). Аналогичная процедура получения частичных произведений
повторяется пв раз, где пв — число значащих разрядов множите-
ля. Последнее частичное произведение является результатом умно-
жения: P = Ay.B = Rn.
Таким образом, умножение двоичных чисел производится пу-
тем последовательного выполнения операций сложения и сдвига.
Поэтому умножение требует существенно большего времени рабо-
ты цифрового устройства, чем сложение и вычитание.
Дли деления двоичных чисел в цифровых системах чаще всего используется
метод деления с восстановлением. Если делимое Аг больше делителя В<, то
предварительно производится масштабирование делимого А* путем его сдвига
20
вправо на I разрядов, чтобы получить Л'2<В2. Затем сдвигом А'2 влево на
один разряд образуют число 2Л'2 и выполняют вычитание 2Л'2—В2. Если по-
лучаемый в результате промежуточный остаток Rt = 2A'2—B2 имеет отрица-
тельный знак (zRj = l), то старший разряд частного s_i=0, если положитель-
ный знак (гЯ1=0), то s_i=l. При s_i=l остаток удваивается сдвигом
влево, при s-i = 0 вместо остатка используется число 2А'г, которое также
удваивается. Из полученного значения 2Rt или 4Л'2 снова вычитается В2.
Если результат /?2 отрицательный, то следующий разряд частного S-2=0, если
положительный, то s_2=l. Вычитание выполняется с помощью одного из опи-
санных выше методов. Для получения частного S'2 с точностью до А-го знака
данная процедура повторяется k раз. При этом анализируется знак каждого
промежуточного остатка гЯ1 и следующий остаток определяется как разность
Я1 + 1 = 2Л,—В2, где Xi = Rt при Zju = 0, X< = 2R<_t при дя> = 1, где 1 = 0, 1, ..., k;
Хо = 2А2. В результате получаются частное от деления А2 на В2 в виде пра-
вильной дроби S'2=0, S—1, s-2, — ,s_k и остаток деления P’2—Rk-2~k. Значе-
ния частного S2 и остатка Р2 образуются в результате восстановления мас-
штаба с помощью сдвига S'2 н Р'2 влево на I разрядов.
Пример. Деление Л2 = 0,0111 на В2=0,1100: так как А2<В2, то масштаби-
рование не требуется
Ао=2Л2-*О,111О
В2-*0,1100
/6 = (2А2—В2)->- +0,0010>0, s-i= 1,
Л,=2/?.-Н),0100
Вг~*-0,1100
Л=(2/?1—B2)-f—0,1000<0, s-2=0,
Л2=4В.-*0,1000
Вг-ьОДЮО
Л2= (4J?i—В2)->—0,0100<0, s-s=o,
Л,=8/?,-* 1,0000
Вг-ьОДЮО
/?4=(8Л1—В2)-*0,0100>0, 3—4=1,
Получаем частное S2=0,1001 и остаток В2=0,01-2-3=0,000001.
Таким образом, деление чисел осуществляется путем последовательного вы-
полнения операций вычитания1 и сдвига. Знак результата при умножении в
делении получается суммированием знаковых разрядов без учета переноса,
получающегося при гЛ=ля=1.
Описанные выше методы выполнения арифметических опера-
ций, рассмотренные для чисел с фиксированной запятой, применя-
ются и для операций над мантиссами чисел с плавающей запятой.
Однако при этом требуется еще выполнение определенных опера-
ций с порядками чисел. При сложении и вычитании чисел с пла-
вающей запятой предварительно производится выравнивание
1 Можно заменить вычитание сравнением двух чисел 2А( и В2, последова-
тельно получая значения разрядов частного: s_(l+i) = l при 2Xi>B2; s_(,T1, = 0
прн 2Af<B2.
21
порядков рл и рв обоих чисел путем сдвига мантиссы од-
ного из них, например B2i на рл—рв разрядов вправо, ес-
ли рл>рв, либо влево, если рл<рв> Порядок результатов при
этом будет Ps=Pa- При умножении или делении чисел с плаваю-
щей запятой порядок результата равен соответственно сумме или
разности порядков: рз = рд±рв.
При использовании самодополняющнх двоично-десятичиых ко-
дов вычитание заменяется сложением аналогично тому, как это
производится для двоичных чисел в случае применения обратного
кода. При этом все отрицательные числа представляются в обрат-
ном самодополняющем коде. При вычитании вычитаемое преобра-
зуется в обратный код и производится его суммирование с умень-
шаемым. В случае образования переноса в старшем (знаковом)
разряде выполняется его прибавление к младшему разряду млад-
шей тетрады (циклический перенос). Затем производится допол-
нительная операция — коррекция кода в каждой нз тетрад.
Рассмотрим выполнение операции сложения-вычитанпя с применением ко-
да <с избытком 3». Исходные данные п результат операции при этом пред-
ставляются в коде <с избытком 3»: положительные числа (г=0) в прямом, а
отрицательные (z=l) — в обратном (инверсном) виде. При сложении сумми-
руются соответствующие тетрады двоичных разрядов. При вычитании вычи-
таемое сначала переводится в обратный код, а затем производится суммиро-
вание. Если при суммировании в тетраде не образуется перенос из старшего
разряда, то сумма, полученная в данной тетраде, превышает па 3 действи-
тельное значение результата в коде «с избытком 3». Поэтому для коррекции
значения суммы, полученной в этой тетраде, необходимо вычесть 3, что экви-
валентно прибавлению 1101 (3 в дополнительном коде). Если в тетраде обра-
зуется перенос, т. е десятичное число 16, то 10 поступает в виде двоичной 1
в младший разряд следующей тетрады, а 6 необходимо добавить к сумме,
полученной в данной тетраде. Но так как для коррекции кода необходима
вычесть 3, то достаточно добавить (6—3)=3, т. е. ООН. Переносы, возинкаю-
ь не прн коррекции, не учитываются. Знаковые разряды чисел также сумми-
руются. Перенос, образуемый в знаковом разряде, циклически переносится в
младший разряд младшей тетрады. Выполнение этих операций иллюстрируется
следующими примерами:
гл'. 0 : ОНО гг: । 1 j 1011 0111 А 2/1о А ю = 34 0011 Вю = —19
1 0-_0001 1010 циклический перенос
0 ; 0001 + -ООН 1011 jjQj коррекция
0 :0100J1000
4
1 —перенос не
учитывается
0 0100 I 100 : Лл2/1в=Л 10 = = 19
Zb' 0 оно 0111*. В/2/Ю = В10 = 34
0 + 0 0100 1001 1100: 4i0 1000 : В2/10
1 1110 0100
1101 ООП коррекция
1 1011 0111: 5S/io = <$ю= -15
I
1 — перенос не учитывается
22
Выполнение арифметических операций прн двоично-десятичном
представлении сложнее, чем при двоичном, из-за необходимости
коррекции. Однако при обработке большого количества данных
этот недостаток компенсируется простотой перевода чисел в дво-
ично-десятичную форму.
1.3. ОСНОВЫ БУЛЕВОЙ АЛГЕБРЫ
Теоретической основой проектирования цифровых систем явля-
ется булева алгебра, названная по имени ее основоположника
Д. Буля. В булевой алгебре различные логические выражения
(высказывания) могут иметь только два значения: «истинно» или
«ложно». Это условие называется законом «исключенного
третьего». Для обозначения истинности или ложности высказыва-
ний пользуются символами 1 или 0.
В общем случае логические выражения являются функциями
логических переменных А, В, С и др., каждая из которых может
иметь значения 0 или 1. Если имеется k логических переменных,
то они образуют 2А возможных логических наборов из 0 и 1. При
&=1 А=0 и А=1; прн k = 2 АВ = 00, 01, 10, 11 и т. д. Для каж-
дого набора переменных логическая функция F может принимать
значение 0 нли 1. Поэтому для k переменных можно образовать
//. = 22*различных логических функций. Таким образом, при k = 2
можно получить Z= = 16 функций н далее при увеличении k число
Ik растет чрезвычайно быстро: /3 = 256, /4 = 65 536 и т. д.
Все возможные логические функции k переменных можно обра-
зовать с помощью трех основных операций: логическое отрицание
(инверсия, операция НЕ), обозначаемое символом «—» над соот-
ветствующей переменной; логическое сложение (дизъюнкция, опе-
рация ИЛИ), обозначаемое символом «V», логическое умножение
(конъюнкция, операция И), обозначаемое символом «Д», который
для простоты записи обычно опускается. Для обозначения эквива-
лентности логических выражений используется знак « = ». В табл.
1.4 и 1.5 дано табличное представление логических операции от-
рицания, сложения, умножения для переменных А, В.
Для рассмотренных логических операций справедлив ряд ак-
сиом (тождеств) и законов, основные из которых даны в табл.
Таблица 1.4 Таблица 1.5 Табличное представление Табличное представление операций операции инверсии и конъюнкции дизъюнкции
А Г=А А в &=А+В F=A-B
0 1 0 1 0 о ! 0 1 0 1 0 1 1 1 0 0 0 1
23
Таблица 1.6
Основные аксиомы и законы булевой алгебры
Аксиомы (тождества) 1= 1 / 1 сь 0Д = 0 (1'5' °УаАЛА (16) (17) AV/==o‘ <18) Л = А (1.9)
Законы коммутативности / Законы ассоциативности Законы дистрибутивности АУВ=В\/А (1.10) АВ = СА AVBVC=AV(BVC) (МП АВС=А(ВС) Д. (В(/С) = (A-В) V(A-C) ,112) AV(S-C) = (AVB)'(4VC) 1 1
Законы дуальности (теоремы де Моргана) Законы поглощения АуВ = ЛВ АВ=АуБ (113) А\/АВ=А А(А\/В)=А (1.14)
1.6. Используя их, можно получать новые логические выражения,
а также доказывать справедливость тех или иных законов на ос-
новании других. Например, с помощью второго закона дистрибу-
тивности (1.12) н тождества (1.8) получаем соотношение
Д\МВ=(4\М)(Л\/5)=Л\/Я- <115)
Используя первый закон дистрибутивности (1.12), тождества
(1.5), (1.7) п закон ассоциативности (1.10), получаем доказатель-
ство справедливости закона поглощения (1.14):
.4 (А\/В) =АА^АВ = А\/АВ = А(}\уВ) =А.
Инверсия любой логической функции может быть получена пу-
тем замены в исходном выражении операций конъюнкции дизъ-
юнкцией, дизъюнкции конъюнкцией, а каждой логической пере-
менной ее инверсным значением. Например: AB\/aCD = (А\/В)
(АусуИ). Данная теорема является обобщением приведенных
в табл. 1.6 законов дуальности.
Применение данных тождеств и законов позволяет производить
упрощение логических функций, т. е. находить для них выраже-
ния, имеющие наиболее простую форму.
Используя законы ассоциативности, любую логическую функ-
цию многих переменных (#>2) можно представить в виде комби-
наций функций двух переменных. Полный набор 22*=16 логиче-
ских функций двух переменных дан в табл. 1.7. Каждая функция
обозначает одну из 16 возможных логических операций над двумя
переменными 4, В и имеет собственное название и условное обоз-
начение (табл. 1.7). Например, при выполнении операции Исклю-
чающее ИЛИ вырабатывается сигнал неравенства двух перемен-
24
Таблица 1.7
Полный набор логических функций двух переменных
А о о 1 I
В 0 10 1
Условное обозначение и
алгебраическое выражение
Название функция
о
о
о
о
о
о
о
о
1
1
1
1
1
1
1
1
о о
о о
О I
О 1
I о
1 о
1 1
О Fo=O
1 Ft=AB
О Ft=A~B=AB
1 Л,=Л
О Ft=B^A=AB
1 Л = В
О F6=A®B=AB+AB
О 1 О
О 1 1
1 О О
1 0 1
1 1 О
1 1 1
F10=S
Fu = B-<-H=^+5
F12 = A
f,3=A-»B=J+B
F,<=A/B=AB
Fis=1
Постоянный 0
Конъюнкция
Запрет
Тождественность А
Запрет
Тождественность В
Исключающее ИЛИ
(неравнозначность)
Дизъюнкция
Операция Вебба (ИЛИ—НЕ)
Равнозначность (эквивалент-
ность)
Инверсия В
Импликация от В к Л
Инверсия А
Импликация от Л к В
Операция Шеффера (И—НЕ)
Постоянная 1
ных; F&—1 при Л =/=/?; /?6 = 0 при А = В. При выполнении операции
Равнозначность вырабатывается сигнал равенства переменных:
/4=1 при Л=В; 77б = 0 при А=£В. Для более сложных функций:
Запрет, Импликация, Равнозначность, Исключающее ИЛИ, опе-
рации Вебба и Шеффера — даны их выражения с помощью эле-
ментарных операций инверсии, дизъюнкции, конъюнкции.
Укажем некоторые соотношения между функциями двух пере-
менных, используемые при преобразованиях логических выраже-
ний:
F2=A = Л В = Л 3 = Л-*В =Л V В; (1.16)
Ft=B =7Л=лВ = Г11 = В-*Л =Л VB; (1.17)
Fs=A®B = AB\JaB = F')=A~B=AB\/AB. (1.18)
Справедливость этих соотношений следует из табл. 1.6, а также
легко доказывается с помощью законов дуальности.
Логические функции могут иметь различные формы представ-
ления: словесное, табличное, алгебраическое, графическое. Напри-
мер, функцию Fg = f(A, В), заданную в виде словесного описания:
Л> = 1, когда значения переменных А=В, и /4 = 0, когда Л=/=В,
можно представить в виде таблицы истинности (табл. 1.8) или в
алгебраической форме F<j = AB\/AB (см. табл. 1.7). Таблица ис-
тинности содержит все 2А возможных наборов значений логичес-
ких переменных и значения функции, соответствующие каждому
из наборов.
25
Таблица 1.8 Табличные истин- ности функции равнозначности Fg Таблица 1.9 Минтермы, макстермы и значения функция Fo
А в Минтермы Макстермы Значения функции
А в F'
0 0 1 0 0 та = АВ Л10=А\/Й Л>=1
0 1 0 0 1 Ш[ = АВ .Щ=А\/В /, = 0
I 0 0 1 0 т2=АВ !г= 0
1 1 1 1 1 т$=АВ ,M3 = AVB fs=l
Чтобы осуществить переход от табличного представления к ал-
гебраическому, каждому набору переменных ставится в соответст-
вие минтерм (конституента единицы) — конъюнкция всех пере-
менных, которые входят в прямом виде, если значение данной пе-
ременной в наборе равно 1, либо в инверсном виде, если значение
переменной равно 0. Для k переменных составляется q = 2h мннтер-
мов1: mo, mt,..., т7_,. Все минтермы двух переменных даны в
табл. 1.9. Значения функции F, соответствующие согласно таблице
истинности данному t-му набору переменных, будем обозначать
(см. табл. 1.9). Как видно из табл. 1.8 и 1.9, алгебраическое пред-
ставление функции является дизъюнкцией минитермов, соответ-
ствующих наборам переменных, для которых Д = 1: Рэ = [2т0\/
= 1-(АВ)У0-(ЛВ)\/0-(Д5)У’-(^) =ABV
УАВ.
В общем случае алгебраическое выражение любой логической
функции можно представить в следующей форме:
fim,, (1.19)
i-о
где f;, m, — значение функции (0 пли 1) и минтерм, соответствую-
щие (-му набору переменных. Такое представление функции назы-
вается ее совершенной дизъюнктивной нормальной формой
(СДНФ).
Другая алгебраическая форма представления функции получа-
ется при использовании макстермов. Макстермом (конституентой
0) называется дизъюнкция всех переменных, которые входят в
прямом виде, если значение данной переменной равно 1, либо в
инверсном виде, если значение переменной равно 0 (см. табл. 1.9).
Число макстермов, как и минтермов, для функции k переменных
равно q = 2‘‘. Алгебраическое выражение функции получается в ви-
де произведения
F= ’п (f.V^i). (1-20)
!=0
1 Номер (индекс) минтерма равен значению двоичного числа, которое обра-
зуется соответствующим набором переменных (см. табл. 1.9).
26
где ft, Mi — значение функции и макстерм, соответствующие i-му
набору переменных. Такое представление функции называется ее
совершенной конъюнктивной нормальной формой (СКНФ). Напри-
мер, для функции F9, используя табл. 1.9, получаем СКНФ в виде
F9 = (foVAfo) (Л(bVAt2) ЦЛ/Мъ) = (IV^VB) X
х (0VAV5) (0\MV£) UW^) = WVB) HV5).
На практике часто используется сокращенная форма записи
СДНФ и СКНФ, при которой указываются только номера минтер-
мов (макстермов), входящих в выражение функции
F=2(x,, .... хк)=П(у„ .... yt), (121)
где (xi, ..., Xk) — номера (индексы) минтермов, соответствующих
значениям Л=1; (t/i, ..., yt) — номера (индексы) макстермов, со-
ответствующих значениям f; = 0; 1, П — обозначения логического
сложения и умножения. При этом функция F9 (см. табл. 1.7 и
1.8), которую можно представить как дизъюнкцию минтермов та,
шз или конъюнкцию макстермов АЛ, М2, задается в виде: F9 =
= 1(0,3) или Л’9 = П(1,2). Используя законы булевой алгебры (см.
табл. 1.6), нетрудно доказать эквивалентность полученных СДНФ
и СКНФ функции F9.
Если в выражениях (1-19) и (1-20) вместо /( использовать
Ji — инверсии значений функции, то получается СДНФ и СКНФ
для функции, являющейся инверсией заданной. Например, из
табл. 1.9 получаем Вэ~А~ В=АВ\/АВ = (А\/В) (А\/В) =FS=
= АФВ.
Таким образом осуществляется переход от таблицы истинности
к алгебраическому представлению логической функции, и любая
логическая функция может быть представлена в виде СДНФ илн
СКНФ.
Обратный переход от алгебраического к табличному представ-
лению функции выполняется путем последовательной подстановки
в данное алгебраическое выражение всех q возможных наборов
переменных, определения соответствующих значений F=fi для
каждого 1-го набора (Os^is^p—1) и заполнения таблицы истин-
ности.
При относительно небольшом числе переменных (fe^6) весьма
удобным и наглядным является графическое представление логи-
ческих функции в виде так называемых карт минтермов. Наибо-
лее распространенной их формой являются карты Карно. На рис.
!-1 показаны карты Карно для функций £ = 2, 3, 4, 5 переменных.
Карта Карно содержит р = 2'1 клеток, причем каждой клетке соот-
ветствует один из q минтермов. Для иллюстрации этого па рис.
11,а.—в в клетках карт Карно записаны соответствующие им мин-
термы. Если требуется представить на карте Карно логическую
Функцию, заданную в виде СДНФ, то в клетках карты соответст-
вующих миитерм, входящих в СДНФ, ставятся 1. Остальные клет-
ки остаются незаполненными или заполняются 0. Примеры графи-
27
4ВХ 00 01 Н Ю
«ст леев ABCD
«СТ «ст мп мп
«СТ мсп мсв A8CD
«ст МП мп АВСВ
в
')
Рис. 1.1. Карты Карно и расположение в
них минтермов для функций двух (а),
трех (fi), четырех (я), и пяти (<?) перемен-
ных
Рис. 1.2. Примеры пред-
ставления функций на
карты Карно:
a = F = ABVAB‘, б-Р =
= А~ВС VABCVABCV
V ABC; e — F=ABC~DV
VABCDVABCDV ABCD
ческого представления функций, заданных в виде СДНФ, показа-
ны на рис. 1.2,а—в.
Каждой клетке карты поставлен также в соответствие один из
наборов логических переменных, который определяется номером
столбца и строки, на пересечении которых расположена клетка.
Например, на рис. 1.1,в на пересечении столбца с номером АВ =
= 01 и строки с номером С£)=10 расположена клетка, соответст-
вующая набору переменных ДВС£> = 0110 (минтерм ABCD). Бла-
годаря этому удобно представлять на карте Карио функции, за-
данные таблицами истинности. Если при i-м наборе переменных
значение функции в таблице истинности то в соответст-
58
вуюшей клетке карты Карно ставится 1 (т. е. соответствующий
миитерм mt входит в СДНФ функции). Если же F—fi = O, то клет-
ка оставляется пустой либо ставится 0 (т. е. соответствующий
минтерм не входит в СДНФ функции). Таким образом, между
представлением функции в табличной (таблица истинности), ал-
гебраической (в виде СДНФ) и графической (на карте Карно)
формах имеется однозначное соответствие.
Логическая функция F на карте Карио представляется сово-
купностью клеток, заполненных 1, инверсия функции F представ-
ляется совокупностью пустых клеток (или заполненных 0). На
рис. 1.2,а дано представление в виде карты Карно функции Иск-
лючающее ИЛИ F6 в соответствии с ее таблицей истинности (см.
табл. 1.7). Инверсия Fe, — F9—AB\/aB (см. табл. 1.8) представля-
ется на этой карте совокупностью пустых клеток.
Для логических функций с числом переменных й>6 карты
Карно становятся громоздкими (число клеток <?>64) и неудобны-
ми для практического применения. Поэтому использование карт
Карно можно рекомендовать при числе переменных'
Рассмотренные выше (см. табл. 1.7) логические функции были
определены, т. е. имели определенное значение ft = Q или /ч=1
при всех возможных наборах логических переменных. Такие логи-
ческие функции называются полностью определенными. Кроме них
имеется большой класс функций, значение которых определено
только для части логических наборов переменных. Такие функции
называются частично определенными. Наборы переменных, для
которых функция определена, называются рабочими, а для кото-
рых не определена — безразличными. Значения функции, соответ-
ствующие безразличным наборам, будем обозначать в таблицах
истинности и на картах Карно знаком «X». Если частично опре-
деленная функция представляется в виде СДНФ или СКНФ, то
указываются также минтермы (макстермы), соответствующие без-
различным наборам. При этом форма записи (1.19), (1.20) допол-
няется указанием мпнтермов (макстермов) с неопределенным
значением функции:
F = 2(xi, .... Xfc)+2H(x'. х'п); (1.22)
^=П(у...... 4ff)II„(fif'i. у'т), (1.23)
где л', у' — номера минтермов, для которых значение функции
не определено. В качестве примера на рис. 1.3,а представлена час-
тично определенная функция F=S(0, 4, 5, 9, 10, 12, 13), SH(1, 2,
3, 8).
На практике безразличными являются такие наборы значений
логических переменных, которые при работе данного цифрового
устройства никогда не реализуются. Частично определенную функ-
1 Имеются специальные приемы, позволяющие выполнять с по-
мощью карт Карно представление и преобразование функций с числом перемен-
ных до А = 8...9. Однако изучение этих приемов выходит за рамки настоящего
Пособия,
29
цию можно сделать полностью определенной (доопределить),
приписав безразличным наборам какие-либо значения функции:
ft —0 или 1. Доопределение функции проводится таким образом,
чтобы упростить ее алгебраическое выражение и практическую
реализацию.
Как указано выше, любую логическую функцию можно пред-
ставить в виде СДНФ пли СКНФ, т. е. с помощью соответствую-
щей комбинации простейших логических функций И, ИЛИ. НЕ.
Набор простейших функций, с помощью которого можно выразить
любые другие, сколь угодно сложные логические функции назы-
вается функционально полным или логическим базисом. Таким об-
разом, набор функций И, ИЛИ, НЕ является одним из логичес-
ких базисов.
Логический базис называется минимальным, если удаление хо-
тя бы одной из входящих в него функций превращает этот набор
в функционально неполный. Логический базис И, ИЛИ, НЕ не яв-
ляется минимальным, так как с помощью законов дуальности
можно исключить из логических выражений функцию И либо
ИЛИ. В результате получаем минимальные базисы: И, НЕ и
ИЛИ, НЕ. Имеются минимальные логические базисы, содержа-
щие только одну функцию: Шеффера (И—НЕ) или Вебба
(ИЛИ—НЕ) (см. табл. 1.7). Функциональная полнота этих на-
боров функций следует из того, что с их помощью можно реали-
зовать все функции логических базисов {И, НЕ}, {ИЛИ, НЕ} в
соответствии с выражениями
Л\А=а, А-В=ДТВ=(А|В)|(А|В),
А±А=а, А+В = Дфб=(А|Д)|(А|В).
Электронные схемы, выполняющие простейшие логические опе-
рации, называются логическими элементами. Для реализации в
цифровых системах разнообразных логических функций достаточ-
но иметь логические элементы, реализующие операции того или
иного минимального базиса. Этот набор логических элементоз на-
зывается минимальным элементным базисом (или базой). В сов-
ременной микроэлектронике таким базисом чаще всего служат
элементы И—НЕ либо ИЛИ—НЕ.
Реализация цифровых систем с использованием только элемен-
тов минимального базиса часто приводит к излишней сложности
устройств и ухудшает их основные эксплуатационные параметры.
Поэтому для улучшения характеристик систем при их построении
обычно используют расширенные (избыточные) элементные бази-
сы. в которых кроме элементов И—НЕ, ИЛИ—НЕ входят схемы,
выполняющие функции И—ИЛИ—НЕ, Исключающее ИЛИ и др.
(см. гл. 2).
30
1.4. ПРЕОБРАЗОВАНИЯ ЛОГИЧЕСКИХ
ФУНКЦИИ
Используя законы и тождества булевой алгебры, можно полу-
чать для каждой логической функции множество эквивалентных
представлений. Чем проще логическое выражение функции, тем
меньше элементов требуется для ее реализации. В результате
микросхема, выполняющая эту функцию, будет иметь лучшие по-
казатели по быстродействию, потребляемой мощности, площади
кристалла. Сложность логической функции {Е} определяется ко-
личеством переменных, входящих в ее алгебраическое выражение
в прямом пли инверсном виде. Минимальным называется такое
эквивалентное представление функции, которое имеет минималь-
ную сложность. Процедура получения минимального представле-
ния функции называется минимизацией. В данном параграфе рас-
смотрены методы минимизации функций, заданных в дизъюнктив-
ной нормальной форме (ДНФ). Используя законы дуальности, эти
методы можно применить и для упрощения функций в конъюнк-
тивной нормальной форме (КНФ).
Представление функции в виде СДНФ (1.19) в большинстве
случаев не является минимальным. Используя для понижения
сложности операции склеивания АВ\/ АВ = А и поглощения А\/
\АВ=А, его часто можно существенно упростить. В результате
получается сокращенная ДНФ, которая является дизъюнкцией
конъюнктивных членов, которые могут не содержать всех пере-
менных, т. е. не быть мпптермами. Эти конъюнктивные члены на-
зываются импликантами. Для примера рассмотрим процедуру уп-
рощения функции
Л = АВС\/АВС\/аВС\/аВС\/аВС =
= ABC\J(aB\JaB) (C\Jc)=ABC\/AB\/aB =
= ABC\JX(B + B) =ABC\Ja = BC\Ja.
Исходная СДНФ, имеющая сложность {А7,} = 15, преобразуется в
ряд сокращенных ДНФ различной сложности: {Ei} = 15->7->4->3.
В результате получена ДНФ, содержащая всего две импликанты:
1 п ВС. Полученная ДНФ имеет минимальную сложность, т. е.
является минимальной ДПФ (МДНФ).
При проектировании цифровых устройств исходные логические
'пункции, заданные в виде СДНФ или сокращенной ДНФ, преоб-
разуются для получения МДНФ с помощью одного из разрабо-
танных методов минимизации.
Для минимизации функций относительно небольшого числа пе-
ременных (й^б) наиболее простым и наглядным является гра-
фический метод, использующий карты Карно. При использовании
этого метода исходная функция представляется иа картине Карно
(рис. 1.3). Минтермы, соответствующие двум соседним (в стрлб-
Це или ряду) клеткам карты Карно, отличаются значениями толь-
ко одной переменной. Поэтому дизъюнкция этих минтермов дает
31
Рис. 1.3. Примеры минимизации логических функций fi(a), Fa(6), Fj(e) в
F, (г) с помощью карт Карно
одну импликанту, в которой исключена переменная, имеющая
взаимониверсные значения. Например, для минтермов, соответ-
ствующих двум соседним клеткам, занятым 1, в третьем столбце
карты Карно на рис. 1.3,а получаем аВС\/АВС= (А\/А)-ВС**
— ВС. Таким образом, импликанта ВС включает в себя два мин-
терма: АВС и АВС.
Чтобы выделить на карте Карно клетки, представляющие одну
импликанту, их графически объединяют (обводят тонкой линией).
Импликанта ВС представляется на картах Карно двумя объеди-
ненными клетками. Такое объединение клеток на картах Карно
эквивалентно выполнению операции склеивания минтермов и поз-
воляет получать более простое выражение логической функции.
Поэтому для минимизации логических выражений вместо нх алге-
браических преобразований можно выполнять соответствующее
объединение клеток на картах Карно. Объединенные клетки будут
соответствовать импликантам, дизъюнкция которых даст сокра-
щенную ДНФ или МДНФ заданной функции.
В качестве примера на рис. 1.3,а представлена карта Карио
функции /д, получение МДНФ которой алгебраическим методом ।
показано выше. Первый член МДНФ соответствует объединению1
1 на рис. 1.3,а. Все клетки объединения 2 соответствуют минтер-
мам, которые имеют одну общую переменную А. Дизъюнкция этих
минтермов, как показано выше, равна А, т. е. второй член МДНФ
соответствует объединению 2 на рис. 1.3,а. Чем больше клеток
входит в объединение, тем меньше переменных входит в соответ-|
ствующую импликанту, т. е. проще получаемая ДНФ. I
32 1
Таким образом, минимизацию логических выражений можно
выполнять графическим объединением на карте Карно клеток, за-
нятых 1, и последующим получением алгебраического выражения
функции в виде сокращенной ДНФ, каждая импликанта которой
соответствует объединению нескольких клеток (мннтермов) или
одной необъедииеииой клетке. Процесс получения алгебраического
выражения функции, представленной па карте Карно, т. е. пере-
ход от графического представления к алгебраическому, называется
считыванием. При этом каждое объединение клеток считывается в
виде импликанты, в которую входят переменные или их инверсии,
общие для всех мннтермов, соответствующих этим клеткам. Необь-
единеииые клетки считываются в виде соответствующих минтер-
мов.
Полученные на основании законов булевой алгебры правила
минимизации путем объединения на картах Карно клеток, заня-
тых 1, формулируются для функций k^.4 переменных следующим
образом.
1. Объединяются две соседние клетки в столбце или ряду
(объединение 1 на рис. 1.3,а), четыре соседние клетки, составляю-
щие квадраты (объединение 4 на рис. 1.3,в).
2. Объединяются клетки (объединение 3 на рис. 1.3,6) или па-
ры клеток (объединение 2 на рис. 1.3,6), крайние в столбцах или
рядах.
3. Объединяются полные столбцы или ряды (объединение 2 на
рис. 1.3,а), пары рядом расположенных столбцов или рядов (объе-
динение 1 на рис. 1.3,г), а также крайние столбцы или ряды на
карте.
Карты Карно функций пяти (рис. 1.3,в) или шести перемен-
ных можно представить как две или четыре рядом размещенные
карты для четырех переменных. В пределах каждой половины
карты Карно пяти переменных (рис. 1.3,в) и каждой четверти кар-
ты шести переменных клетки объединяются по тем же правилам
1, 2, 3, как и для функции четырех переменных. Объединение кле-
ток, расположенных в разных половинах и четвертях, выполняется
в соответствии со следующим правилом (оно справедливо и для
функций четырех н менее переменных).
4. Объединяются клетки, пары соседних клеток (объединения
2. 3 на рис. 1.3,а), квадраты, столбцы, ряды, пары соседних
столбцов и рядов, расположенные симметрично относительно вер-
тикальной или горизонтальной оси карты Карно.
Количество импликант в получаемой сокращенной ДНФ равно
сумме числа объединений и необъединенных клеток. Для получе-
ния МДНФ следует включать в каждое объединение максималь-
но возможное число клеток и выбирать такой вариант объедине-
ния клеток, чтобы общее число объединений и оставшихся необъе-
диненных клеток было минимально. Прн этом одна и та же клет-
ка может входить в несколько объединений (см. рис. 1.3).
- 66 зз
На рис. 1.3,6,в приведены примеры минимизации функций:
F2=ACB\/ADD\/ASC\/ABcDVABCDyABCD =
= AS\/AD\/BCD\/ABCD,
F3 = CDEyACDy ABDEyACDEy АСБЕУ
\/ABCE\/ABCD\/ACDE\/ABCDE=
= CD\/ABE\/ADE\/A cdx/aece,
где помер объединения на карте совпадает с порядковым номе-
ром соответствующей импликанты в полученных МДНФ.
Используя различные варианты объединений для некоторых
функций, можно получать несколько различных МДНФ, одно из
которых выбирается для реализации в цифровом устройстве. На-
пример, на рис. 1.3,в вместо объединения 5 можно сделать объе-
динение 5' (показано штриховой линией). При этом пятая импли-
канта в МДНФ функции будет иметь вид АВСЕ вместо АБСЁ.
Если для заданной функции имеются безразличные наборы
входных переменных, которые обозначаются знаком X в соответ-
ствующих клетках карты Карно, то, как указано в § 1.3, можно
доопределить функцию, чтобы получить более простую МДНФ. В
этом случае прн минимизации функции с помощью карт Карно в
объединения включаются те клетки, отмеченные знаком X, кото-
рые дают расширение объединений и уменьшение их количества.
На рис. 1.3,г приведен пример минимизации функции Fa, имеющей
четыре безразличных набора переменных ABCD: 0001, 0010, ООН
и 1000. Доопределив функцию таким образом, чтобы она имела
значения /д—1 при ABCD = 0001, 0010, 1000 и Г4 = 0 при ABCD =
= 0011, выполним объединение клеток, как показано на рис. 1.3,г,
и получим МДНФ в виде F^cyBD. Перебором других вариан-
тов доопределения и минимизации заданной функции нетрудно
)бедн1ься, что полученное выражение является МДНФ.
Как отмечено в § 1.3, клетки карты Карно, не занятые 1, со-
ответствуют минтермам, входящим в состав СДНФ инверсии F
заданной функции. Поэтому, объединяя клетки, не занятые 1, сог-
ласно приведенным выше правилам можно получить МДНФ для
инверсии функции. На рис. 1.3,а штриховой линией показан при-
мер такого объединения клеток, в соответствии с Которым F; —
— АСУ АВ. На рис. 1.3,г штриховой линией показан пример объе-
динения с доопределением безразличных комбинаций, в результа-
те которого Pa = BC\/CD. Инвертированием полученных выраже-
ний и их преобразованием с помощью теорем де Моргана получа-
ем минимизированные конъюнктивные нормальные формы
(МКНФ) функций
f\ = Fx = AC\/AB= (4С) (А5) = (IVе) (AV5);
= Ft = BC\/CD = (ВС) (CD) = (БУС) (CyD).
34
Для функций Л>6 карты Карио становятся чрезмерно громозд-
кими и малоэффективными. Наиболее часто для минимизации та-
ких функций используется табличный метод Квайна — Маккласки.
Исходную функцию при этом удобнее представить в виде табли-
цы соответствия, хотя можно использовать и другие способы ее
задания. Рассмотрим данный метод на примере минимизации
функции (рис. 1.3,?)
Л=Е(0, 4, 5, 9, 10, 12, 13)+2,(1. 2, 3, 8).
Процедура минимизации содержит два последовательно выполняе-
мых этапа: нахождение всех простых импликант заданной функ-
ции; определение минимального набора простых импликаит, обес-
печивающих реализацию функции.
Табличный способ поиска простых импликант иллюстрируется
для функции Ft в табл. 1.10. В левой части таблицы выписыва-
ются двоичные коды всех минтермов, входящих в СДНФ функ-
ции, и коды минтермов, соответствующих неопределенным набо-
рам переменных (их номера обведены кружками). Эти минтермы
объединяются в группы, каждая из которых содержит коды с оп-
ределенным числом единиц: 0, 1, 2, 3 и т. д. Для рассматривае-
мого примера коды минтермов делятся на четыре группы. Затем
производится объединение строк, соответствующих минтермам из
соседних групп. Объединяются (склеиваются) минтермы, отли-
чающиеся значением только одной переменной (одного разряда
кода). В результате объединения получаются импликанты, в ко-
торых исключена эта переменная (прочерк в соответствующем
разряде i-ro объединения строк). Объединяемые минтермы поме-
чаются знаком «V» в столбце меток М. Импликанты, полученные
склеиванием неопределенных минтермов, выделяются тем, что но-
мера нх строк обводятся кружком.
Таблица 1.10
N HUH' терм коды МЦНТррмОв м V Строк Коды им прими т объединен
Л в С D Я В CD
0 0 0 0 0 V 0.1 ПВО-
О) 0 0 0 1 V 0.2 0 0-0
© 0 0 10 V о.ь 0-0 0
0 10 0 V 0.8 -ООО
race V © 0 0—1
© 0 0 11 V 1.5 0-01
5 0 10 1 V Ц! -001
3 10 0 1 и 0 0 1-
10 10 V ЦО - 0 1 0
110 0 У 4.5 0 10-
— — 4,12 -10 0
110 1 V 8,9 10 0-
*— J 8,10 10-0
8,12 1 -0 0
3,13 -10 1
з.а 1-01
к? 12,13 1 ! 0 —
2*
м N стрех Коды импликант 12-е объедини м N ггрпк К адм импрцканг 1J-T йбь&енг» )
Л В с D А в С 0
V 0.1.2,3 ПО-- р, 0. 1. 4. 5
V 0,1.4,5 п - 0 - I/ 8.9.12.15 — —о - рз
0 0.1.8.9 -0 0- V 0.1. 8. 9
— -
0.P..I.3
0.2.8 Ю — 0—0 л7 •i. '•.ч.'-’
и 0.4.1.5 0 =-0 1. 5. 9,13 у ™
V 04,8 12 0 0 V
V 0.81,9
V 8,8,2,10 0 -0
к 0,8,4.12 ~ ~ 0 0
V 1.5.9.13 0 1 V
V 1.9,5,13 0 1
V 4,5.12.13 — 1 0 — V
V 4.12.513 А-0 -
8,3,12.13 1 - о - V
V 8,12,9, АЗ 1^0^
и
¥
35
После выполнения всех возможных склеиваний мннтермов по-
лучаем набор импликант 1-го объединения, коды которых зано-
сятся в следующий раздел таблицы импликант. Эти импликаиты
также разбиты на группы, отличающиеся числом единиц; число
этих групп на одну меньше, чем групп мннтермов. Затем проис-
ходит объединение (склеивание) импликант из соседних групп,
отличающихся значением только одного из разрядов. Правила
объединения такие же, как при склеивании мннтермов на преды-
дущем шаге; объединяемые минтермы помечаются знаком «V».
Путем последовательного выполнения шагов объединения получа-
ем новые наборы импликант с уменьшающейся сложностью. Коды
этих импликант заносятся в соответствующие разделы таблицы
импликант. Если при объединении разных строк образуются оди-
наковые импликанты, то оставляется одна из них, а остальные
вычеркиваются (см. табл. 1.10). Процесс заканчивается, когда на
очередном шаге объединение импликант становится невозможным.
Для функции л переменных число шагов может составить от О
(если невозможно объединение миитермов) до л, в зависимости
от вида функции.
Импликанты или минтермы, оставшиеся неотмеченными знаком
«V»> т. е. не вошедшие в какую-либо импликаиту меньшей слож-
ности, называются простыми, так как они не подлежат дальней-
шему упрощению. Обозначим их Pt, Р2, ..., Pt (см. табл. 1.10). Не-
отмеченные минтермы или импликанты, выделенные на таблице
импликант кружками, не являются простыми импликантами, так
как соответствуют неопределенным комбинациям переменных.
Нетрудно убедиться, что простые импликанты полностью пред-
ставляют заданную функцию. Для доказательства этого составим
таблицу покрытия миитермов исходной функции полученными
простыми импликантами (табл. 1.11). Если данная простая имп-
ликанта включает в себя (покрывает) определенный минтерм нз
СДНФ функции, то в соответствующей клетке таблицы покрытий
ставится 1. Как видно из табл. 1.11, простые импликанты Л =
=АБ, Р2=ВБ и Р3 = С покрывают все минтермы исходной СДНФ,
т. е. Рз = Р,\/Р2\/Рз. Из этой таблицы следует также, что импли-
канта Pt может быть исключена из выражения функции F<, так
как покрываемый ее минтерм ABCD входит в состав Р2 и Рз- В
то же время исключить нмпликанту Р2 или Рз нельзя, так как
Таблица 1.1'1
Мим термы 0 4 S 9 to 12 fj
Простые импликанты 0000 otoo OtOI lOOt 10Ю noo 1101
К, 00 -- !
рг -0 -0 1 1
”, --0 - ! 1 t J 1
36
каждая из них покрывает хотя бы один минтерм, не входящий ни
в одну другую простую импликаиту. Такие импликанты называют-
ся существенными.
Для получения МДНФ необходимо с помощью таблицы покры-
тии сначала найти наборы из минимального числа простых им-
пликант, покрывающих все минтермы исходной функции. Дизъ-
юнкция импликант каждого из этих наборов даст сокращенную
ДНФ, которая называется тупиковой, т. е. не допускающей даль-
нейшего склеивания и поглощения переменных. Тупиковая ДНФ
минимальной сложности является МДНФ заданной функции. Для
рассмотренного примера (см. табл. 1.11) имеется только одна ту-
пиковая_ДНФ, которая и является МДНФ функции Р\ = Р2\/Рз =
= BD\/C. Аналогичный результат был получен выше при мини-
мизации функции Ft с помощью карт Карно (см. рис. 1.3,г).
Для нахождения всех тупиковых ДНФ можно использовать алгебраичес-
кий метод Петрика. При этом для каждого столбца таблицы покрытий состав-
ляется дизъюнкции обозначении простых импликант Л1(, включающих соответ-
ствующий минтерм. Затем образуется функция покрытия Ма в виде конъюнк-
ции полученных дизъюнктивных членов, которая упрощается с помощью зако-
на поглощения Л (4V^)=4. После упрощения этой функции и преобразова-
ния ее в ДНФ получаем дизъюнкцию, каждый член которой представляет со-
бой конъюнкцию обозначений простых импликант, составляющих одну из ту-
пиковых ДНФ исходной функции. Для рассмотренного выше примера (табл.
1.11) Мп = (Р1\/Рг\/Рз)РзРг — РгРз. Это показывает, что единственная тупи-
ковая ДНФ для функции Ft включает простые импликанты Р2 н Рз.
Если исходная функция задана в виде сокращенной ДНФ, то
ее можно преобразовать в СДНФ, представив каждую импликан-
ту k переменных (k<n) в виде дизъюнкции 2n~h миитермов. Для
этого выполняется тождественное преобразование каждой импли-
канты Р2 путем ее последовательного умножения на (X,\/Xj)s 1,
где Xj — переменная, не вошедшая в импликанту, и раскрытия
скобок:
Pi = Pi "п (Xjу= PtXjXi+i... Xn^yPiXiXl+l...
i=k
... Xn^V ... V^A+i... X„-!. (1.24)
Для слабо определенных функций, имеющих большое число
неопределенных комбинаций, поиск простых импликант описан-
ным выше способом оказывается трудоемким из-за необходимости
объединения множества миитермов и импликант, не покрывающих
заданную функцию. Для таких функций нахождение простых им-
пликант проще выполняется с помощью таблицы, различия. При
этом исходная функция может быть представлена в сокращенной
ДНФ, т. е. не требуется ее предварительное преобразование в
СДНФ. Рассмотрим данный метод на примере функции пяти пе-
ременных Fb — A_CDE\/A_DE\/EDE, инверсия которой задана в ви-
де F5=ACDE\/ACDE\/ABCDE\/BCDE. Функция содержит три им-
37
пликанты, которые покрывают десять минтермов, ее инверсия —
четыре имплнканты, покрывающие семь минтермов. Эти мннтермы
можно легко получить, преобразовав имплнканты согласно (1.24).
Оставшиеся 32—17=15 минтермов соответствуют неопределенным
комбинациям переменных. Для каждой имплнканты функции Ft
составляем таблицу ее различия с импликантами функции Ft
(табл. 1.12). В клетках таблицы ставится 1, если соответствующие
переменные в сравниваемых импликантах F-. и имеют взаимно
инверсные значения. Если значения переменных совпадают, то
клетки остаются пустыми. Отсутствующие переменные (прочерки
в табл. 1.12) доопределяются так, чтобы обеспечить совпадение
значений переменных, поэтому в соответствующих клетках всегда
пусто. Для каждой таблицы различия находим ее минимальное
покрытие, т. е. такие строки (переменные), минимальное количе-
ство которых содержит 1 во всех столбцах. Конъюнкции перемен-
ных, соответствующих этим строкам, являются простыми импли-
кантами. Для каждого примера первая таблица различий покры-
вается строками А, С, вторая_таблица — строками Д, D или D, Е,
третья таблица — строками В, Е. Таким образом, простыми им-
пликантами для функции являются: Р^—АС, Рг=АВ, Р3 — ВЕ,
Рг, = ВЕ. Далее с помощью таблицы покрытия или методом Пет-
рика нетрудно найти тупиковые ДНФ: Fi= (AC\/DE\/BE) и г6 =
= (AC\/AD\/BE), которые оказываются минимальными.
Если таблицы различия имеют большую размерность, то для
нахождения простых импликант можно использовать метод Пет-
Таблица 1.12
Таблицы различий для функции f5
Имплвкаата Иыпликаиты F»
А ВС DE ABCDE ABCDE ABCDE
1-100 1—010 01011 — 0110
1 А 1 В — с о D 1 Е 0 1 1 1 1 1 1
о А 0 В — С — D 0 Е 1 1 1 1 1 1 1 1
3 А - В 0 С - D 1 Е 1 1 1 1 1 1
38
пика. Например, для второй таблицы различий (см. табл. 1.12)
составляем функцию покрытия
Ма = (DVE)D(DVE) (АЦ Е) = D (А\/Е) =AD\/DE,
из которой получаем простые импликанты P2—AD, P3=DE.
Как показывают приведенные примеры, минимизация функций,
содержащих ... 6 переменных, с помощью карт Карно сущест-
венно проще, чем методом Квайна — Маккласки. В то же время
метод Квайна — Маккласки легко формализуется и реализуется в
виде программ минимизации, выполняемых на ЭВМ. Однако при
значительном числе переменных (и>10... 15) данный метод тре-
бует чрезмерно больших затрат времени даже при использовании
ЭВМ. В этом случае для сокращения трудоемкости используются
некоторые эмпирические способы и специальные методы либо вы-
полняется декомпозиция — разделение исходной функции на нес-
колько частей, которые минимизируются отдельно методом карт
Карно или Квайна—Маккласки.
Сложность полученных МДНФ в ряде случаев можно умень-
шить путем вынесения за скобки общих переменных из простых
импликант. Эта процедура называется факторизацией. Например,
ранее полученную МДНФ функции /д (см. рис. 1.3,6) путем фак-
торизации можно представить в виде
F3=AB\/AD\yBCD\/ABCD=A(B\/D)\/D(BC\/ABC).
В результате сложность уменьшается с {Z^} = 11 до 9. Такое пред-
ставление функции называется скобочной формой. Минимальные
скобочные формы (МСФ) могут иметь существенно меньшую
сложность, чем МДНФ. При этом МСФ не всегда могут быть по-
лучены путем факторизации МДНФ или МКНФ. Однако поиск
МСФ для функций оказывается чрезмерно трудоемким. По-
этому па практике обычно ограничиваются получением МДНФ и
преобразованием ее, если возможно, в скобочную форму.
Факторизация является частным случаем декомпозиции логи-
ческой функции. В общем случае декомпозицией называется пред-
ставление заданной функции п переменных в виде
МАЙ......X„)=f[^>(X.... ХА),..., gm(X,,..., Х„),
А'й+1, .... Х„], (1.25)
ц, (,V|. X;,) — составляющие функции k переменных (fe<n);
/ — образующая функция; XA+i, .¥„ — выделяемые переменные,
не входящие в функцию gt. Если m<k, то путем декомпозиции
исходная функция п переменных представляется с помощью функ-
ций п f меньшего числа переменных: k, (n + m—k)—п. При
"г=1, 2, ... получаем однократную, двухкратную и т. д. декомпо-
зиции.
Для определения функций gf, f можно использовать метод Кер-
‘‘«.а. При этом составляется карта декомпозиции исходной функ-
ции, соответствующая карте Карно, строки в которой соответст-
вУют комбинациям выделяемых переменных (Х*+1, ..., Хп), а
3»
столбцы — переменным Х\, Xk, определяющим функции g,. В
качестве примера выполним декомпозицию функции Ё6 (табл. 1.13),
выделив переменные Xi, Х3. Функция допускает т -крат-
ную декомпозицию относительно выделенных
переменных, если ее таблица декомпозиции
содержит не более 2™ различных столбцов. По-
этому неопределенные комбинации, если они есть, следует доопре-
делить 0 или 1 так, чтобы выполнялось данное условие декомпози-
ции. Если в табл. 1.13 доопределить функцию значениями 0 при
Х|Х3Х2Х4 = 0000 и 1101, значениями 1 при XiХ3Х2Х4 = 0111 и 1011,
то получим два различных столбца, т. е. возможна однократная
декомпозиция. Закодировав различные столбцы значениями сос-
тавляющей функции gi = 0 и 1 (см. табл. 1.13), определим £. (Х2,
X.,) как дизъюнкцию нмпликаит, соответствующих комбинациям
переменных Х2, Xi, при которых £1=1: £i(X2, Х4) = Х?Х;\/X:Xf\/
X/XzX^XzX/Xi. Затем найдем образующую функцию f(gi, Xb Х3)
как дизъюнкцию импликант, соответствующих комбинациям gi,
Х}, Х3, при которых Е6=1; /?6 = £iXiX3\/£1XiX3=£i (Х]Х3\/А(Хз).
Таким образом, F6 реализована с помощью функций двух и трех
переменных.
Если карта декомпозиции имеет не более 2! различных строк,
то допускается ее /-кратная декомпозиция относительно перемен-
ных, соответствующих строкам карты. Декомпозиция, выполняе-
мая относительно обеих групп переменных, называется множест-
венной. При этом функция F получится в виде
F(Xi, .... X„)=Hgl(X,I .... Хк).gm(Xl, .... Xh),
gm+l(Xk+l, .., Xn), .... gm+t (Xk+;, ..., An)]. (1.26)
Так, функция F6 (см. табл. 1.13) имеет две различные строки, ко-
торые можно закодировать значениями функции £2 = 0 и 1. Най-
дем функцию £2(А1> А3), как это сделано выше для функции
£1 : £2 = XiX3\/XiX3. В соответствии с табл. 1.13 получим функцию
Fs = gigi, выраженную через функции двух переменных.
Таблица 1.13
Таблица декомпозиции функции Ffi
Таблица 1.14
Таблица декомпозиции функции />
40
Пример двухкратной декомпозиции функции F7(Xi, Xt, X»,
X ) дан в табл. 1.14. После доопределения функции F7 можно по-
лучить три различных столбца, которые закодированы значениями
двух составляющих функций £igs = 00, 01 и IX. Неопределенное
значение принято для упрощения этой функции. В соответствии с
табл. 1.14 получаем составляющие gt, gt которые после миними-
зации имеют вид g>=X3XMX3X<Xs, gt —Х3Х4УХ3Х4. Функции F7
после минимизации
F7 = Xigt\/ X2gly Xigigs V Xzgigt-
Одним из наиболее часто используемых вариантов декомпози-
ции является разложение функций по теореме Шеннона-.
F(Xt, Xs, .... Xn)=XiFo(Xi.0, Х1+1, Xn)V
X/XiF^X,... Xf_„ 1, X1+1, ..., Xn), (1.27)
где Xi — выделяемая переменная; Fo и F> — функции (л—1) пе-
ременной, образующиеся из функции F подстановкой значений
Xj = O и Х;=1 соответственно. Полученные функции Го, Fi могут
подвергаться дальнейшему разложению, на каждом этапе которо-
го образуются функции меньшего числа переменных.
При проектировании цифровых устройств часто встает задача
минимизации системы функций, чтобы обеспечить минимальную
сложность их совместной реализации. При этом сначала для каж-
дой из функций с помощью карт Карно или методом Квайна —
Маккласки определяют простые импликанты, затем с помощью
таблицы покрытия находят минимальное покрытие всех функций.
Рассмотрим этот процесс на примере- трех функций У], У», Уз,
карты Карно которых приведены на рис. 1.4. Используя описан-
ные выше методы, получаем простые импликанты:
Р^АСВ, P,=ABd, Р3=АВС, P<=AECD,
Рб = ВСО, Рл=АВО, Р7=ВС
и составляем таблицы покрытия этих функций (табл. 1.15). Опре-
деляем для каждой функции существенные импликанты (отмече-
ны в таблице звездочкой). Если существенные импликанты пол-
ностью покрывают функцию, то находится минимальный набор
Таблица 1.15
ПроСТШ uunjuxair ты Минтермы
*4
0000 0700 0711 0170 0000 1101 1111 0700 от ОНО
0-00 1 1
рг 01-0 1 1 1 1
рз 077 ~ 1 1 1 1
р* оооо 1 7
Р5 7
”, 71-1 1 1
Р, -Ц~ 1 1
покрывающих ее импликант, дизъюнкция которых дает минимизи-
рованное выражение. Для рассматриваемого примера
У.-РД/^зХ/^, Уа = /’<\/^>
Таким образом, для реализации функций требуется всего четыре
импликанты и сложность функций {У], У2, У3} = 13, тогда как при
раздельной минимизации функции содержат шесть импликант, а
их сложность {У;, У2, УД = 18. Если существенные импликанты не
полностью покрывают функцию, то в набор включаются другие
простые импликанты, обеспечивающие покрытие функции при ми-
нимальной суммарной сложности.
В ряде случаев общую минимизацию системы функций У....
..., Ул можно обеспечить, если выразить некоторые наиболее слож-
ные функции Kj через относительно простые функции У,:
Yj=f(Xt, Х2, ..., Х„, УД. (1.28)
При этом Yj становится функцией (п+1)-й переменной и число
неопределенных комбинаций входных переменных увеличивается
на 2“. Эти избыточные комбинации используются в процессе ми-
нимизации, в результате чего можно получить более простое вы-
ражение функции.
1.5. СТРУКТУРА И ЭЛЕМЕНТНАЯ БАЗА
ЦИФРОВЫХ СИСТЕМ
Современные цифровые системы выполняют самые разнооб-
разные функции. Вычислительные системы (микро-, мини-ЭВМ,
высокопроизводительные универсальные и специализированные
ЭВМ и др.) производят быструю обработку больших массивов
информации. Автоматизированные системы цифрового управления
управляют работой различных приборов, машин и механизмов,
ходом технологических процессов. Системы цифровой связи обес-
42
печивают обмен информацией между множеством аоонентов, реа-
лизуя высокую надежность и различные режимы обслуживания.
Информационно-измерительные комплексы выполняют сбор, хра-
нение и предварительную обработку данных, поступающих от сис-
темы датчиков, выдавая их пользователю в любой необходимой
форме
Многообразие выполняемых функций приводит к большому
разнообразию вариантов структурной реализации цифровых сис-
тем. Однако можно выделить ряд общих черт, характерных для
большинства цифровых систем. Цифровая система выполняет при-
ем, хранение, обработку и выдачу информации. Соответственно в
структуру типовой системы входят устройства, реализующие дан-
ные функции.
Информация, поступающая от различных внешних устройств,
часто представлена в форме, которая не может быть непосредст-
венно воспринята цифровой системой. Соответственно информация,
выдаваемая системой, в большинстве случаев также требует пре-
образования, прежде чем ее можно будет использовать для управ-
ления исполнительными устройствами (реле, электромоторами и
др.) или приборами индикации (дисплеями, сигнальными лампа-
ми и др.). Необходимое преобразование осуществляют интерфейс-
ные устройства (ИУ), через которые происходит ввод и вывод
информации.
Запоминающее устройство (ЗУ) служит для хранения инфор-
мации. необходимой в процессе работы системы. В нем содержат-
ся исходные данные, промежуточные и конечные результаты обра-
ботки. В программно-управляемых системах ЗУ хранит также
программу обработки данных. ЗУ состоит из ячеек памяти, каж-
дая из которых храпит одно двоичное число. Выбор требуемой
ячейки обычно осуществляется подачей соответствующего кода
(адреса) па адресные входы ЗУ'. При этом в зависимости от за-
данного режима работы ЗУ осуществляется запись в ячейку чис-
ла, поступающего от других устройств системы, либо его считы-
вание из ячейки и передача в другие устройства.
Обработка информации в цифровых системах производится
путем выполнения над ней ряда операций в соответствии с за-
данным алгоритмом 3. Эти операции выполняются операционным
устройством (ОУ). Вид операций и порядок их исполнения опре-
деляются поступающими в ОУ управляющими сигналами. Во мно-
гих системах ОУ выполняет определенный набор арифметических
и логических комбинаций и называется арифметико-логическим
устройством (АЛУ).
Последовательность сигналов, управляющих работой ОУ и дру-
гих устройств системы, формируется устройством управления
--------
1 В некоторых цифровых устройствах используются также безадресные ЗУ
прн1щЦ”аТПВНЫе’ стековь|с и лр ). где для выбора ячейки применяются другие
‘ Алгоритмом называется набор формальных правил, четко и однозначно
Релеля1о|ипх процесс решения поставленной задачи.
43
(УУ). Сигналы УУ определяют порядок выполнения устройствами
системы необходимых операций, реализующих заданный алгоритм
обработки информации. Эти управляющие сигналы называются
микрокомандами. Устройства управления формируют также адре-
са, в соответствии с которым при обмене информацией выбирают-
ся ячейки памяти ЗУ и внешние устройства. По способу реализа-
ции алгоритмов функционирования цифровые системы делятся на
два класса:
системы, реализующие фиксированный алгоритм функциониро-
вания (системы с «жесткой» логикой управления);
системы, реализующие произвольный алгоритм функциониро-
вания (программно-управляемые системы).
Системы первого класса используются для выполнения ограни-
ченного числа (одного или нескольких) жестко заданных алгорит-
мов. Электрическая схема УУ проектируется таким образом, что-
бы формировать последовательности управляющих сигналов, обес-
печивающие выполнение только этих алгоритмов. Изменение ал-
горитмов функционирования возможно только путем переработки
схемы УУ.
Системы второго класса предназначены для выполнения весьма
широкого класса алгоритмов. Реализация конкретного алгоритма
обеспечивается путем ввода в ЗУ системы соответствующей прог-
раммы. Программа представляет собой закодированную последо-
вательность команд, которые поочередно поступают из ЗУ’ в УУ.
После расшифровки очередной команды УУ вырабатывает после-
довательность управляющих сигналов, обеспечивающих ее выпол-
нение с помощью ОУ и других устройств системы. Изменение ал-
горитма функционирования системы достигается путем смены
программы в ЗУ. Программы могут храниться либо в том же ЗУ,
где содержатся данные, либо в отдельном ЗУ программ. Если
система предназначена для периодического выполнения только
одной црщраммы, ю эта программа обычно заносится в постоян-
ное ЗУ (ПЗУ), откуда опа может многократно вызываться в УУ
(считываться). Изменить содержание программы в этом случае
можно только путем смены ПЗУ. Если система (например, универ-
сальная ЭВМ) должна выполнять разнообразные программы, то
очередная программа пли ее часть через ИУ вводятся от внеш-
них устройств в оперативное ЗУ (ОЗУ). После ее выполнения в
ОЗУ загружается новая программа.
Системы с жесткой логикой обычно имеют лучшие технические
характеристики (быстродействие, энергопотребление) при реали-
зации конкретных заданных алгоритмов. Поэтому их целесообраз-
но использовать .тля выполнения неизменяемых алгоритмов, на-
пример в качестве специализированных систем управления 1 для
определенных объектов, выполняющих одну и ту же последова-
тельность действий. Программно-управляемые системы отличают-
ся большой широтой применения и простотой изменения алгорит-
1 Такие специалазнровапные системы обычно называют контроллерами.
4 1
ма функционирования. Однако эта гибкость достигается ценой ус-
ложнения структуры по сравнению с системами с жесткой логп-
Устройство управления вместе с ОУ образуют основную обра-
за гывающуЮ часть цифровой системы, называемую процессором.
Процессор, реализованный в виде одной пли нескольких БИС или
СБИС, называется микропроцессором. Отметим, что процессор
(микропроцессор) часто содержит также небольшое внутреннее
ЗУ («блокнотная намять») для хранения промежуточных данных.
Большинство микроэлектронных цифровых систем имеет маги-
стрально-модульную структуру (рис. 1.5), при которой все уст-
ройства, входящие в состав системы, обмениваются информацией
по общей магистрали (общей шпне). Магистраль обычно состоит
чз нескольких десятков линий связи (проводников), по которым
передаются обрабатываемые данные и результаты, команды (для
программно-управляемых систем), адреса выбираемых ячеек па-
мяти ЗУ пли внешних устройств, специальные сигналы управле-
ния, задающие режимы работы различных устройств системы и
обеспечивающие правильный и своевременный обмен информа-
цией между ними. Управляющие сигналы микрокоманды УУ, за-
дающие выполнение определенных операций в ОУ, а также сиг-
налы от ОУ, информирующие УУ о выполнении определенных
операций, обычно передаются по отдельным линиям связи (пока-
заны на рис. 1.5 штриховыми линиями), не входящим в состав
общей шины.
Как правило в составе общей магистрали выделяются отдель-
ные группы линий связи — шипы (магистрали) для передачи оп-
ределенного вида информации. Чаще всего выделяются (см. рис.
1.5) шина данных D, по которой передаются данные, а в прог-
раммно-управляемых системах также команды, шина адреса .4,
на которую поступает адрес выбираемой ячейки ЗУ или внешнего
тстропства, и шина управления С, служащая дли обмена сигна-
лами, задающими режимы работы процессора, ЗУ и внешних уст-
ройств.
В каждый момент времени только одно устройство может за-
хватить магистраль для приема пли выдачи информации. Осталь-
ные устройства при этом либо отключаются от магистрали, либо
обслуживают устройство, захватившее магистраль, обмениваясь с
к ви
[ УУ
тпт
шт
и
v о и:
| 5 Общая структура магистралыго-молульиой цифровой системы
ним информацией по его запросам. Управление магистралью обыч-
но осуществляет УУ (процессор). Однако во многих случаях опре-
деленное внешнее устройство также может в требуемый момент
времени захватить магистраль, инициируя обмен информацией
между ним и цифровой системой.
Магистральный принцип построения систем позволяет доста-
точно просто выполнить их модернизацию путем замены отдель-
ных устройств новыми, более совершенными или подключения до-
полнительных устройств, расширяющих функциональные возмож-
ности систем и улучшающих их технические характеристики. Для
этою устройства системы реализуются в виде отдельных модулей,
имеющих однотипную конструкцию и стандартные средства (ин-
терфейс) для подключения к магистрали. Например, подключени-
ем дополнительных модулей ЗУ можно расширить объем памяти.
Введение в систему специализированных модулей ОУ позволяет
расширить набор реализуемых операций или ускорить их выпол-
нение.
В качестве внешних устройств к системе подключается различ-
ное периферийное оборудование для ввода-вывода информации,
связи системы с человеком-оператором, если это предусмотрено
режимом ее применения. Таким оборудованием являются цифро-
печатающие устройства, алфавитно-цифровые и графические дис-
плеи, клавиатура. Для увеличения объема памяти широко исполь-
зуются накопители на магнитных лентах, гибких или жестких маг-
нитных дисках, которые подключаются к системе как внешние
устройства. Внешними устройствами являются также наборы дат-
чиков или исполнительные устройства (реле, магнитные заслонки,
сервоприводы электромоторов и др.). Внешним устройством для
данной системы может служить и другая цифровая система, под-
ключенная через соответствующее ИУ. Так реализуются системные
комплексы, например многомашинные комплексы нз нескольких
ЭВМ.
Реализация любых алгоритмов обработки информации произ-
водится в цифровой системе путем выполнения над двоичными
числами (операндами) определенной последовательности простей-
ших операций, называемых микрооперациями. К ним относятся
арифметическое сложение, конъюнкция, дизъюнкция, инверсия,
сдвиги влево или вправо, пересылка операндов между адресатами
(ячейками памяти и устройствами системы) и др. Совокупность
логических элементов, обеспечивающих выполнение определенной
микрооперации, называется функциональным узлом. Такими уз-
лами являются, например, сумматоры, преобразователи кодов, схе-
мы поразрядного сдвига двоичных чисел (сдвиговые регистры и
др.). Основные типы функциональных узлов цифровых систем
описаны в гл. 3 и 5.
Функциональные узлы, входящие в состав одного устройства и
выполняющие однотипные микрооперации, часто объединяются в
функциональные блоки. Например, в состав ОУ обычно входят
арифметико-логический блок, блок памяти для оперативного хра-
46
нения операндов н результатов операций и др., в состав ЗУ —
блок памяти, блок формирователей сигналов выборки, блок уп-
равления и др. Функциональные узлы и блоки выполняют опреде-
ленные микрооперации при поступлении соответствующей микро-
команды. ?По принципу логического функционирования узлы и бло-
ки цифровых устройств делятся иа два класса:
комбинационные узлы и блоки, которые не обладают памятью.
Их логическое состояние однозначно определяется комбинацией
входных переменных, имеющихся в данный момент времени;
последовательностные узлы и блоки, которые обладают па-
мятью. Их логическое состояние определяется комбинациями вход-
ных переменных как в настоящей, так и в предыдущие моменты
времени, т. е. последовательностью поступления входных перемен-
ных >. Последовательностные узлы н блоки содержат элементы
памяти, обладающие способностью хранить двоичную информа-
цию.
Элементной базой цифровых систем служат микросхемы, вы-
полняющее функции узлов, блоков илн целых устройств (процес-
сор, УУ, ОУ, ЗУ, ИУ). Уровень функциональной сложности циф-
ровых микросхем определяется степенью интеграции
Xa = lg>oW.«, (1.29)
где Nm — количество логических элементов И—НЕ либо ИЛИ—
НЕ (обычно двух- или трехвходовых), необходимых для реализа-
ции функций микросхемы. Микросхемы, имеющие Кя^1, называ-
ют малыми, К,= 1...2 — средними, Кж=2... 4 — большими, Ки>
>4 — сверхбольшими интегральными схемами: МИС, СИС, БИС
и СБИС. В виде МИС реализуются отдельные логические элемен-
ты и элементы памяти. Функциональные узлы и блоки цифровых
систем выпускаются в виде СИС и БИС. Цифровые устройства
(микропроцессоры, ЗУ и др. и целые системы: микро-ЭВМ, мик-
роконтроллеры) изготовляются в виде БИС или СБИС в зависи-
мости от их сложности.
Цифровые устройства (узлы, блоки) подразделяются на два
больших класса: синхронные и асинхронные. В синхронных уст-
ройствах начало выполнения каждой микрооперации четко фикси-
руется во времени (синхронизируется) поступлением синхронизи-
рующего (тактового) сигнала. Этн сигналы имеют вид импуль-
сов, последовательность которых вырабатывается специальным
генератором, входящим в состав системы. Период синхроимпуль-
сов является, таким образом, минимальным временем между вы-
полнением в системе двух последовательных микроопераций, т. е.
служит единицей машинного времени, называемой тактом. В зави-
симости от структуры системы за один такт могут выполняться
°Дна нли несколько микроопераций, если они совмещены во вре-
мени. Продолжительность такта должна быть достаточной для
g Комбинационные узлы и блоки часто называют логическими автоматами
памяти, а последовательностные — логическими автоматами с памятью.
47
выполнения соответствующим функциональным узлом (блоком)
наиболее длительной микрооперации. В асинхронных устройствах
отсутствуют синхронизирующие сигналы. В эти устройства вклю-
чены специальные схемы, которые после окончания каждой мик-
рооперации вырабатывают сигнал, разрешающий выполнение сле-
дующей микрооперации.
Синхронные устройства имеют меньшее быстродействие, чем
асинхронные. Однако реализация асинхронной работы сущест-
венно усложняет структуру устройств из-за включения дополни-
тельных схем — индикаторов окончания микрооперации. В зави-
симости от требований технического задания в микроэлектронных
цифровых устройствах реализуется синхронный или асинхронный
принцип работы.
Основными параметрами цифровых систем являются мощ-
ность, потребляемая от источников питания, и производитель-
ность. Потребляемая мощность определяется из выражения
/>п=2£/«вЛ<, (130)
где Uвп it 1а < — напряжение и средний ток источника питания для
i-го узла (блока); сумма берется по всем узлам (блокам), вхо-
дящим в систему.
Способ оценки производительности цифровых систем зависит
от области их применения. Для систем обработки информации
показателем производительности является скорость выполнения
арифметических или других операций: число операций, выполнен-
ных в секунду (оп/с). Однако времена выполнения различных
операций существенно отличаются. Например, для сложения или
вычитания двоичных чисел («короткие» операции) требуется обыч-
но 4... 5 тактов машинного времени, а для умножения или деле-
нии («длинные» операции) — на 1 ... 2 порядка больше. Поэтому
прн расчете производительности используются различные спосо-
бы усреднения. Например, производительность универсальных
ЭВМ иногда оценивается по формуле1
Г„р=1/(0,7/ж+0,3/л) (1.31)
где tK, tn— времена выполнения «коротких» и «длинных» опера-
ций; 0,7 и 0,3 — коэффициенты, учитывающие относительную ча-
стоту выполнения этих операций при реализации типовых алго-
ритмов (операции типа «сложение» составляют около 70%, типа
«умножение» — около 30%). Производительность систем цифро-
вой связи, ряда информационных н измерительных систем оце-
нивается скоростью передачи ими цифровой информации (бит/с).
Для оценки быстродействия систем управления, контрольно-из-
мерительных систем часто используется время отклика, т. е. вре-
мя реакции системы на поступивший входной сигнал. Прнменя-
' Для более точных оценок производительности ЭВМ используют «смеси»,
включающие наборы различных операций, частота использования которых оп-
ределяется сферой применения ЭВМ.
48
тся Н другие специфические способы оценки производительно-
5н систем определенного класса.
с Производительность цифровых систем определяется как струк-
пой систем, так н быстродействием используемых логических
ТдеМеятов- Необходимо отметить тесную взаимосвязь между пэ-
тпебляемой мощностью и производительностью систем. Увеличе-
ние потребляемой мощности при использовании более мощных
н быстродействующих узлов и блоков или при параллельном
включении нескольких блоков дли одновременной обработки ин-
формации приводит к повышению производительности. Наоборот,
ограничение потребляемой мощности требует сокращения числа
блоков, использования маломощных и поэтому более медленных
устройств, что снижает производительность систем.
Важнейшей характеристикой системы является также ее на-
дежность, определяемая временем безотказной работы То, ч, или
средней частотой отказов Л, отк/ч=1/7,0. Для многих областей
применения весьма важными являются такие параметры, как мас-
са и габариты. Одна ко эти параметры определяются в основном
уровнем конструкторско-технологической разработки системы,
поэтому в данном учебном пособии почти не затрагиваются.
Для повышения скорости обмена информацией в системах используется
мнссомагистральная структура. Часто используется отдельная магистраль для
передачи в УУ команд от специального ЗУ программ1. Это позволяет одно-
временно передавать команды н данные, совмещая при этом процессы выпол-
нения очередной команды и выбора следующей команды. В высокопроизво-
дительных цифровых системах для связи различных устройств используются
отдельные магистрали. Это увеличивает сложность систем, но повышает ска-
рость обмена информацией, обеспечивая сокращение времени выполнения по-
ставленных задач.
Цифровая система может иметь несколько процессоров. Часто в состав
системы кроме основного процессора вводятся специализированные процессоры,
обеспечивающие ускоренное выполнение отдельных операций. Такне процес-
соры называются сопроцессорами. Они подключаются к магистрали так же,
как основной процессор, и при поступлении соответствующих команд берут
на себя управление системой и выполнение определенных операций. После
нх выполнения функции управления системой и обработки информации снова
реализуются основным процессором. Цифровая система, содержащая несколь-
ко основных процессоров иля микропроцессоров, называется мультипроцессор-
Кой- Эти процессоры могут выполнять разные задачи или часть общей задачи,
Работая одновременно, благодари чему существенно повышается производи-
тельность системы. Один нз процессоров может выполнять роль ведущего,
распределяя общие ресурсы системы (память, магистрали) между процессора-
мв- Такая организация системы называется иерархической (ряс. 1.6,а). При
другом варианте организации управление ресурсами может осуществлять лю-
й из процессоров, который в течение определенного времени выполняет роль
•ana В литературе такая структура цифровых систем часто называется еар-
зыплСкой’ в °тличие от ранее описанной традиционной структуры, которая на-
ается принстонской.
49
Процессоры (сопроцессоры)
“)
/>)
Рнс. 1.6. Структурные варианты мультипроцессорных систем;
в — иерархическая, б — однородная с общей памятью, в —однородная с распретелеи
памятью
50
vniero. В ходе решения задачи различные процессоры становятся веду-
*ыи Распределение функций между процессорами меняется так, чтобы обес-
ечить наиболее эффективное выполнение поставленной задачи. Такая ыулътн-
псцессорная система называется однородной (рис. 1.6,6, в),
В мультипроцессорных системах может использоваться одно общее ЗУ
(структура с общей памятью на рнс. 1.6,6) или несколько ЗУ. Часто исполь-
зуется структура с распределенной памятью (рнс. 1.6,в), где каждый процес-
сор имеет собственное ЗУ. Коммутационное устройство обеспечивает доступ
к этому ЗУ соседних процессоров. В случае необходимости несколько ЗУ мо-
гут объединяться в ходе решения задачи, например, для создания общего бан-
ка данных. Конфигурация памяти, ее распределение между процессорами мо-
гут динамически меняться н соответствии с реализуемым алгоритмом, обес-
печивая оптимальное использование общего объема ЗУ.
Мультипроцессорная система может иметь одну общую магистраль. Такая
структура эффективна прн небольшом числе процессоров в системе (2... 4).
Прн большом числе процессоров одномагнстральную структуру можно исполь-
зовать для реализации ряда алгоритмов последовательной обработки инфор-
мации. При использовании алгоритмов параллельной обработки необходимое
число магистралей значительно возрастает. В системах, реализующих эти ал-
горитмы, процессоры или группы процессоров соединяются отдельными ма-
гистралями. Соединения процессоров в таких системах имеют матричную иля
многомерную структуру.
КОНТРОЛЬНЫЕ ВОПРОСЫ И УПРАЖНЕНИЯ
1. Каков диапазон представляемых чисел (со знаком) в 24-
разрядной цифровой системе при фиксированной и плавающей
точке?
2. Представьте числа 187324 и 0.003682 в стандартном фор-
мате с плавающей точкой.
3. Представьте десятичные числа 99 и 382 в двоичном, вось-
меричном и шестнадцатеричном коде и двоично-десятичном ко-
де «с избытком 3».
4. Какова должна быть разрядность чисел с фиксированной
точкой, чтобы обеспечить такой же диапазон представления, каи
32-разрядные числа с плавающей точкой?
5. Произведите сложение н вычитание чисел (+96 и —33),
1—27 и +42) используя обратный код, дополнительный код, код
<с избытком 3».
6. Выполните умножение и деление чисел (34 и 13), (22 и 43)
8 Двоичном коде, используя методы, описанные в § 1.2.
«Щи фСП0ЛЬЗУя законы булевой алгебры, минимизируйте следу-
= Х&уХгХзУХ&Хз V^iX,jr3;
r2=X1X.VXiX.X,VXiX.VXiXAVXjr,.
El
8. Используя законы булевой алгебры, проверьте справедлив
вость следующих равенств:
А(В\/С)=А(В\/С)\/В(А\/С)- (АВ\/аВ)С = (АС\/ВС) (АВ);
АВ\JAB\/ABC =АВС\/аВ\/ВС;
ABC\J BCD\/ ACD=ABC\J BCD\/ABD-,
ЛВ(АС\/В)\/(A\/B) (ABC\/ABC)=ACVSC;
АФ (ВФС) = (АФВ) (ВФС), A (B®C) = (AB)® (AC).
9. Используя карты Карно, минимизируйте функции:
У^Х^^Х.ХзХ/ХгХ^Х^Хс
П= (X,, Х2, X3, X,) = 2(3, 4, 5, 7, 9, 13, 14, 15);
Ks=(Xi, Хг, X„ X4)=2(2, 5, 6, 8, 12, 15) +2.(1, 13);
У6=(ХЬ .... Х5) =2(0, 1, 2, 3, 4, 5, 6, 7, 16, 17, 20, 21) +
+ 2.(24, 25, 27, 28, 30).
10. Покажите с помощью карты Карно (см. рис. 1.3,г), чтй
простая импликаита Р>=АВ не является существенной.
11. Для каждой импликанты функций Ft н f5, данной в таб,.
1.12, укажите покрываемые ими минтермы.
12. Минимизируйте функцию Ft, заданную табл. 1.12, с не-
мощью карт Карно. Результат сравните с МДНФ, полученной ме-
тодом Квайиа — Маккласки.
13. С помощью метода Квайиа — Маккласки минимизируйте
функции:
У7(Х..Х5)=2(0, 1, 2, 3, 5, 7, 9, 11, 17, 19, 29, 31) +
+2„(4, 6, 13, 15, 21, 23, 25, 27);
У8(Х1..Х6) =2(1, 3, 4, 12, 28, 39, 48, 63) +
+ 2.(0, 8, 23, 30, 43, 49).
Результат сравнить с МДНФ, полученной с помощью карт Карна
14. Выполните, если возможно, декомпозицию, представив за,
данные функции:
У9(Х,..Х4) =2(0, 3, 5, 6, 8, 10, 13, 15) в виде
f[g(X„ Х2),Х3, Х4];
Г.о(Х., ..., Xs) =Х}Х2ХьХз\/Х\ХзХьХз\/XyXi,\/XzXtXt
в виде Hgi(Xb Х2, Хз), Х4, Х5],
где gi (X,, Х2, Хз) =f' [g'i (Х2, Хз), X, ].
15. Проведите совместную минимизацию данных систем функ-
ций с помощью карт Карно и методом Квайна — Маккласки:
Г YI2 = BCD\/aBC\/BCD\/aBCd\/ABcD-,
[YI3=aBD\/BCd\/ABD\/aBC\/ABCD-,
52
ГУИ(Х1. ..,Х<)=2(5, 7, 12, 13)+2„(2);
|у15(Х1( ..,*0=2(0, 1,2, 5)+2„(7);
(Г,В(Х|..*4)=2(1, 2, 5, 12)+2к(13).
Гпавните полученные выражения. Определите, насколько иг.
ложность меньше, чем при раздельной минимизации функций.
СЛ 16. Выполните совместную минимизацию функций S и Z,
представив S=f(A, В, С, Z) в соответствии с выражением (1.28).
как
S—ABC\/ABC\/aBC\/ABC; Z=AB\/AC\/BC
Сравните сложность этих выражений с МДНФ, полученными прш
раздельной минимизации функций.
Глава 2. БАЗОВЫЕ ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ
В процессе развития микросхемотехиики выделилось несколь-
ко типов схем логических элементов, имеющих достаточно хоро-
шие характеристики и удобных для реализации в интегральном
исполнении, которые служат элементной базой современных циф-
ровых микросхем. Эти базовые элементы выпускаются в виде от-
дельных микросхем (МИС) либо входят в состав функциональ-
ных узлов и блоков, реализованных в виде СИС, БИС, СБИС.
Базовые элементы включаются в состав библиотек функциональ-
ных элементов, из которых создаются заказные и полузаказиые
БИС. В матричных БИС различные схемные варианты этих эле-
ментов реализуются путем соответствующего соединения компо-
нентов базовых ячеек, расположенных на кристалле.
В данной главе рассматриваются принцип действия и основ-
ные параметры наиболее распространенных типов базовых эле-
ментов, которые реализуются на основе биполярных илн МДП-
транзисторов в кремниевых микросхемах и на основе полевых
транзисторов с барьером Шотки в микросхемах иа арсениде гал-
лия.
2.1. ОСНОВНЫЕ ПАРАМЕТРЫ
И ХАРАКТЕРИСТИКИ ЛОГИЧЕСКИХ
ЭЛЕМЕНТОВ
Логическое состояние элементов определяется значениями
Лектрического потенциала на их входах и выходах. Элементы:
арактеризуются следующей системой параметров: потенциалы,
ответствующне 0 и 1; U°, U'; порог переключения Vn; число-
вое (коэффициент объединения по входу) М; входные токи
63-
Рис. 2 1. Передаточные характери-
стики инвертирующего (а) и неин-
вертирующего (б) логических эле-
ментов
Z0BI прн £/вх = £/° и прн [/вх=1/1; коэффициент разветвление
по выходу N (нагрузочная способность); устойчивость к помехам
положительной и отрицательной полярности U+n, U~n; мощиостЭ
Р, или ток /п, потребляемые от источника питания; задержки печ
реключения 1013 из состояния 0 на выходе в состояние 1 и /103 из
состояния 1 в состояние 0. Параметры определяются по стати!
ческим и переходным характеристикам элементов. I
Основной статической характеристикой логических элементов
является передаточная характеристика U„rlx-=j(Пвх)—зависим
мость потенциала иа выходе от потенциала на одном из входов
при постоянных значениях потенциала (U° или U1) па остальной
входах. По типу передаточной характеристики элементы лелятвя
на инвертирующие, на выходе которых образуется инверсия вход!
иых сигналов (элементы НЕ, И—НЕ, ИЛИ—НЕ и др.), и неии!
вертирующие, сигналы на выходе которых не инвертируются
влементы И, ИЛИ и др.) ’. Типичная передаточная характерно!
тнка инвертирующего элемента показана на рис. 2.1,а, нсинвер!
тирующего — на рис. 2.1,6. Так как в цифровом устройстве долж-1
ио быть обеспечено четкое раздел
ление (квантование) уровней ло-
гических 0 и 1, то передаточная
характеристика имеет три явно
выраженных участка: I — соот-
ветствующий состоянию UBUi=
= U°, 11 — состоянию УВых = £А
Ill — промежуточному состоя-
нию. Значения потенциала UBX,
соответствующие границам уча-
стков. называются порогами пе-
реключения 1/оп и V‘n, область
между порогами — зоной неопре-
деленности.
При последовательном соеди-
нении нескольких логических эле-
ментов их общая передаточная
характеристика будет иметь бо-
лее резкое разделение участков I
и II, как показано штриховой ли-
нией иа рис. 2.1. Если иа входах
элементов последовательной цепи
установлены логические уровни
U° или U1, то при поступлении
положительной помехи величиной
у->1/оп—Ua и отрицательной
помехи —V'„ происходит
переключение, ие предусмотрев
1 Ряд элементов, например реализующих функции Запрет, Импликация, я*
ляются инвертирующими для одних логических переменных и неннвертируюш*
ми — для других.
54
нормальным логическим функционированием. В схеме про-
исходит собой, т. е. ложное изменение информации на выходе: О
вместо 1 или наоборот.
Максимально допустимая величина потенциальной помехи, не
вызывающая сбоя в цифровой схеме, называется помехоустойчив
востью и определяется выражениями (рис. 2.1):
[/+п=Гп-£7|>; £/-„=£?-¥,,; (2.1J
1/+.+У-я=1/*-ДУв. (2.2J
где Ua=U'—и9 — логический перепад: ДУВ= V°„—¥*„ — шири-
на зоны неопределенности. Таким образом, для повышения по-
мехоустойчивости надо увеличивать 17ж и уменьшать ДУП. Поэто-
му в цифровых схемах обеспечивают Д14сС/в и приближенно
можно считать где Уп — средний порог переклю-
чения.
Максимальная величина логического перепада ограничивает-
ся напряжением питания вследствие чего из (1.26) по-
лучаем (U+n+U~a)^.U„. Таким образом, сумма помехоустойчи-
востей и+п, и~п не превышает напряжения питания.
Чтобы одновременно получить достаточно высокие значения
U+n, и~п, следует использовать такие схемы, в которых средний
порог переключения располагается приблизительно посереди-
не между U0 и U1. В этом случае значения £7+п и U~„ равны и
составляют
1/+п« 0,5 (£Д—ДУ„) »0,5£/в^0,5ии„. (2.3)
Эффективным средством повышения помехоустойчивости схем является по-
лучение гистерезиса на их передаточной характеристике (рис. 2.2). В этом
случае V°n>-V1n и j
l/+o+U-a=U«+Ur, (2.4)
где иг=у»п—— ширина иетлн гистерезиса. В предельном случае пра
достигается аомехоустойчивость U'nasU+n&U-nGsUn, вдвое превы-
шающая величину Un в схемах без гистерезиса.
U‘
4ui
и’
и* и*
2 2. Передаточная характе*
J Ст«ка логического элемента с
ГИстерезнсом
Рис. 2.3. Выходные характеристика
логического элемента
Передаточные характеристики реальных схем имеют опреде.
ленный разброс, обусловленный различием внешних условий, раз-
бросом параметров компонентов и другими факторами. При этом
значения уровней U°, U1 и порогов Й°п, У’п заключены в диапа-
зонах
с;о„„ „ jC тС „„ „ < l'% < v°„ „ах,
и^,.^и'^и'тпх, V'aminSZV'a^V'nmax- I
Значения U+„, U~„ определяются для наихудшего сочетания фак1
торов: ।
С+„= И>„„11П— JA„OV, = (2.5)
Передаточная характеристика зависит от потенциалов шив
питания (Unn) и земли (U3=0). Действие помех Еш, возникаю-
щих на этих шинах, можно представить как изменение потении,
алов СЛ1л = СЛ|11±1/ш, U'3 = ±Vw и определить получающуюся при
этом передаточную характеристику. Помехоустойчивость нахо-
дится с помощью этой передаточной характеристики как макси-
мальная величина к',,,, при которой сохраняются значения Ь'"П|
и-п>о.
Если на входы схемы пли шины питания н земли поступают импульсные)
помехи амплитудой Уи и длительностью tn, то при достаточно больших знач
ченнях Гц их действие аналогично действию потенциальной помехи такой же
величины Импульсные помехи малой длительности, сравнимой с временем
переключения схемы /Л°). ие успевают произвести ложное пере-
ключение схемы даже при значительной их амплитуде Ун. Таким образом,
при уменьшении длительности помехи /и для создания сбоя требуется увели-
чение ее амплитуды, т. е. импульсная помехоустойчивость для большинства
логических схем повышается при уменьшении длительности помехи.
Входная характеристика логических элементов /»x=f(t/BA)
служит для определения входных токов: /°Вх^0, вытекающего
из схемы при ивх — L’n, /'BAsgO и втекающего в схему при L'BX = t ’.
Выходные характеристики логических элементов <70BUX=/(/°i)
и и'вых=Ц['и) показаны па рис. 2.3. Значения втекающего 1'«
или вытекающего Z1,, выходных токов зависят от числа нагру-
зок п:
= (2.6).
Наклон выходных характеристик определяет выходные сопротив-
ления схемы: R0BB,x = dU°,blxldI0„, R',ax = dV'Baxldt'„. По выходных
характеристикам определяются максимально допустимые токи на
грузки (см. рис. 2.3): /°н max. соответствующий значению
и max, соответствующий U1 „ых
Значения [/"илим н ,шп находятся по заданным величи-
нам и+п, U~„ и известным Г°п max. Vk.min с помощью выражений
(2.5). Если нагрузкой служат идентичные логические схемы, име-
ющие входные токи 1'вх, то отношения Л'о = /°„ „Iai//°BX, A'i =
определяют максимальное число схем — нагрузок, при
56
вторых уровни соответственно Ua, U' сохраняются в пределах
yo-iitAn*» U'^U'mtn. требуемых для обеспечения заданных зна-
чений U+a, U~„. Коэффициент разветвления иа выходе
Af=min(M>, ЛГ1), (2.7)
где No и N, округляются до ближайшего меньшего целого числа.
Как видно из рнс. 2.3, токи /°аяшх и/'лпИ1н соответственно зна-
чения No, Ni зависят от заданных значений £/+а, При увели-
чении N+п, значения 1'яти н No, Nh N уменьшаются.
Для построения большинства цифровых схем достаточно иметь
элементы с числом входов Л4=3...4. Увеличение числа входов
обычно ухудшает другие параметры элементов, например быстро-
действие. Поэтому в цифровых схемах используются элементы с
до=1... 4. Для тех случаев, когда требуются элементы с повы-
шенным числом входов, в некоторые серии микросхем вводятся
специальные расширители число входов, подключение которых
к элементу позволяет довести их число входов до требуемой ве-
личины.
Мощность Рэ и ток 1П, потреблиемые элементом от источника
питания, зависят от его логического состояния. Схема потребля-
ет ток /°п при и1Ых=и° и ток /‘п при £7.ых=</‘. Средняя мощ-
ность, потребляемая в статическом режиме, определяется из вы-
ражения
Р, = 0,5J/„„ (/’„ + Рп) = .(2.8)
Для сокращения потребляемой мощности можно снижать напря-
жение однако при этом согласно (2.3) уменьшаются значе-
ния Un-
В процессе переключения ряда типов элементов ток в цепи
питания существенно увеличивается. Вследствие этого элементы
потребляют дополнительную динамическую мощность Рд, значе-
ние которой пропорционально частоте переключения fa- В резуль-
тате общая мощность Ро=(Рв+Рд), потребляемая в режиме пе-
реключения, оказывается больше мощности Р3 в статическом ре-
жиме. Например, для элементов иа комплементарных МДП-тран-
зисторах (см. § 2.5) Р,«0 и основная часть энергии источника
питания расходуется на перезаряд паразитной емкости С„. Рас-
ход энергии за один период переключения T„=lffa составляет
*п = С„[/2л, так как потенциал на емкости Си изменяется прн
этом на величину U,. Для элементов на комплементарных МДП-
тРанзисторах U.jxti, н общая мощность
Ро = РддаСп{/».п/7'л=Сп£/2.^и. (2.9)
Задержки и <°’*s, характеризующие быстродействие эле-
ментов, определяются с помощью переходных характеристик (рнс.
4,а). Чтобы оценить быстродействие в условиях, соответствую-
щих работе в цифровых устройствах, измерение переходных ха-
рактеристик следует производить в цепи последовательно вклю-
,енных элементов (рис. 2.4,6). Предшествующие элементы фор-
37
Рис. 2.4. Переходные характерис-J
тики инвертирующего н иеннвер,
тирующего логических элементе!
(а) и схема их измерения (б)
о
мируют иа входе исследуемого элемента переключающий сигнал
иъг, а к его выходу подключены п элементов-нагрузок. Емкости
нагрузки Си учитывает паразитные емкости соединений элемен-1
тов. Задержки Z,-°3 и /°-,а определяются как промежутки времен^
между моментами достижения входным и выходным потенциала-
ми порога переключения У„- Значения f°'*3 и /,,оз существенно за-
висят от числа нагрузок л и емкости Сн.
Одним из важнейших параметров является средняя задержка
/3=0>5(f3°-, + G10), (2.Ю)
которая определяет среднее время выполнения логических опера-
ций. Параметр t3 обычно рассчитывают по измеренным значени-
ям t°3 и /'•%.
Для инвертирующих элементов можно найти ta с помощью цепочки из не-
четного числа последовательно соединенных элементов, замкнутой в кольцо
(рнс. 2.5). Логический сигнал (0 илн I), поступивший на вход первого эле-
меита, после прохождения всей цепи инвертируется. Инвертированный сигнал
по цепи обратной связи поступает на вход первого элемента и вызывает по*
следователъное переключение всей цени. Еще раз инвертировавшись после
прохождения цепи, сигнал снова поступает на вход первого элемента, вызывая
очередное переключение. В результате происходит периодическое изменение
потенциалов входов н выходов элементов от С/° до L/1, т. е. в цепи генери-
руются импульсы, амплитуда кото-
рых равна логическому перепаду ил.
Такое соединение схем (см. рнс. 2.5)
называется кольцевым генератором.
Время однократного прохождения
сигнала (переключения цепи) равно
G, где kr — число схем в генера-
торе, —их средняя задержка. Так
как период генерируемых импульсов
Обратная ебязь
Рнс. 2.5. Кольцевой генератор ( k— не-
четное число)
ен времени прохождения двух логических сигналов 0 и 1, то его длитель-
Рав у =2Аг^з Значение /в дли элементов кольцевого генератора можно оп-
Я0С1тнть, измеряя период Тг или частоту /г генерируемых импульсов: t,=
Обычно используют кольцевые генераторы, содержащие /,'г = 7 ...9 схем, для
-пых находится усредненная величина Данный способ применяется для
h”MC.pcHHa t, элементов БИС. В этом случае кольцевые генераторы иаготов-
1ЯЮтся непосредственно на кристалле БИС в исследуемые элементы работают
в реальных условиях.
Задержку можно приближенно считать суммой времен пере-
ключения транзисторов в элементе /т и перезаряда паразитных
е^КОСТей ta. Время переключения tr биполярных и МДП-транзи-
сторов определяется временем пролета носителей через базу илн
канал и собственными постоянными времени, определяемыми как
произведение емкостей транзисторов на омические сопротивле-
ния базы, коллектора илн стока, истока. В современных цифро-
вых микросхемах, где граничная частота транзисторов ft дости-
гает 5... 10 ГГц, значения Гг~1/2л^т составляют десятки пико-
секунд.
Для элементов на биполярных транзисторах
Т3 ~ + CnV.tfln = kTtj + CnUflUmJPa, (2.11)
где kT — число последовательно переключаемых транзисторов;
С„ — общая паразитная емкость, перезаряжаемая в процессе пе-
реключения; ta — время измеиеиия ее потенциала на величину
ил под действием тока, средняя величина которого /„ = РЭ/Г/ИП.
Так как обычно krtr<^tn, то повышение быстродействия элемен-
тов можно получить путем увеличения мощности Р, или снижения
напряжения U„a< уменьшения перепада U, и емкости С„. Это до-
стигается схемотехническими методами (разработка схем, рабо-
тающих с малыми значениями ил и Unn, занимающих малую пло-
щадь иа кристалле) и конструктивно-технологическими методами
(уменьшение размеров компонентов, обеспечение отвода теплоты
Для рассеивания большей мощности).
В соответствии с (2.3) уменьшение 1)л приводит к снижению
помехоустойчивости. Поэтому элементы с малым перепадом V,
могут работать только при малых уровнях помех, которые обес-
печиваются внутри БИС и СБИС, где их значения обычно не пре-
вышают 10... 20 мВ. Минимальная величина перепада для эле-
ментов биполярных БИС н СБИС может составлять [/лт(п=
~~ (4 ... 5) (ттфт) = 100 ...200 мВягГп, где <рт — температурный по-
еициал (<рт)=26 мВ при Т=25°С), тт=1 ... 2 — фактор, учи-
тывающий неидеальность вольт-ампериой характеристики реаль-
°г° р-п перехода (обычно шт«1,5). Вследствие малых размеров
депонентов и их соединений значение Сп для них обычно не пре-
тыЩаст иеск°льких пикофарад. Для уменьшения Р-, эти элемен-
и часто имеют пониженное напряжение питания (£7НП = 2... 3 В
59
Рис. 2.0. Записимость задержки п
энергии переключения от потреб-
ляемой МОЩНОСТИ
В печатных пли проводных coeJ
дннениях между микросхемами
уровень помех достигает 100 ...200
мВ и более. Поэтому передаваем^
по пим логические сигналы должны
иметь перепад СД не менее 0,5
... 1 В. Кроме того, эти соединений
имеют значительную емкость (деЗ
сяткн пикофарад и более), для до]
статочно быстрого перезаряда ко!
торой требуются значительные токи.
Если внутри БИС (или СБИС) используются быстродействующие
элементы с пониженным перепадом БД, то на выходах и входах
БИС включаются специальные буферные элементы-трансляторы,
которые преобразуют внутренние сигналы с перепадом 1)'л во
внешние сигналы с достаточно высоким перепадом Б'л и наоборот.
Входные трансляторы обеспечивают необходимую помехоустой-
чивость БИС по отношению к помехам во внешних соединениях,
а выходные трансляторы обеспечивают протекание значительных
токов нагрузки, которые требуются для переключения цифровых
устройств и паразитной емкости, подключенных к выходам.
Вид типовой зависимости t3 — f(P3) показан на рнс. 2.6. Пре
повышении Р3 и постоянном значении Umt увеличивается ток /,
и задержка уменьшается вследствие ускорения процессов перезх-
ряда паразитных емкостей. Для элементов на биполярных трах-
зисторах в значительном диапазоне изменения мощности (Рт,
^Рэ^Ртах) наблюдается обратно пропорциональная зависи-
мость t3~\/P3. При увеличении мощности (Р3>Ртах) задержи
элементов стремится к минимальной величине t3min, определя-
емой физическими параметрами используемых транзисторов. Для
элементов на биполярных транзисторах, работающих в режиме
насыщения, величина t3min определяется в основном постоянно!
времени рассасывания избыточного заряда тр. Если транзисторы
работают в ненасыщенном режиме, то t3min^k1tt. В
При снижении мощности (P3<Pmin) существенно уменьша-
ются коэффициенты усиления биполярных транзисторов, так ках
их рабочие токи оказываются малыми. Вследствие этого умень-
шаются средние значения токов, протекающих через транзисто-
ры в процессе переключения элементов и обеспечивающих пере-
заряд паразитных емкостей. В результате возрастание задерж-
ки оказывается более значительным, чем согласно соотношению
t3~MP3.
Для сравнительной оценки логических элементов часто Я&
пользуют параметр, называемый энергией переключения: t
Лп = РЛ-
(2.12>
Для большинства типов элементов (исключение составляю! эле"
менты на комплементарных МДП-транзисторах и некоторые дрУ‘
60
, ятвт показатель оказывается постоянным в диапазоне мощ-
***ти и характеризует качество схемотехничес-
^го проектирования и конструкторско-технологической реализа-
в и элемента. Непрерывное снижение Ап характерно для разви-
ии цифровой техники. За последние 10 лет величина Ап снизи-
ясь более чем на порядок и для элементов БИС в настоящее
„оемя достигает Дп= (0,01 ... 1) 10-,г Дж. Следует заметить, что
теоретический предел значения Ап для полупроводниковых логи-
ческих элементов составляет, по разным оценкам, от 10'15 до
10-'8 Дж.
Для элементов иа комплементарных МДП-транзисторах за-
ряд емкости Сп обеспечивается током /п®*м£/2яп, где —удель-
ная крутизна МДП-транзисторов, которая определяется их фи-
зическими характеристиками (см. § 2.5). Задержку переключе-
ния этих элементов можно приближенно оценить как
Л? kTtt + tn kyt-r + CntJnnl^n = Ат^тЧ" Сп/бмС/иц Л?
vCn/bJJnn. (2.13)
Из (2.12) следует, что задержка переключении этих элементов
определяется главным образом конструктивно-технологическими
факторами, которые задают значения С„ и Ь„. При уменьшении
напряжения (Um—Un) задержка переключения возрастает, т. е
применение элементов с пониженным перепадом нецелесообраз-
но. Поэтому в БИС на комплементарных МДП-транзисторах ис-
пользуется значительный перепад: 1/л=5... 9 В — такой же, как
во внешних цепях. Буферные каскады на выходах таких БИС не
изменяют величину Un, а служат для обеспечения значительных
выходных токов, ускоряющих перезаряд большой емкости на-
грузки.
В современных цифровых системах используются элементы,
имеющие различные быстродействие и потребляемую мощность.
По быстродействию элементы делятся на сверхбыстродействую-
щие (<3<?1 ис), быстродействующие (<а=1 ... 10 нс), среднего
(^□=10... 100 ис) и малого (13>100 ис) быстродействия. По по-
требляемой мощности элементы подразделяются на микромощ-
ные (Рэ<0,1 мВт), маломощные (Рэ=0,1... 1 мВт), средней
(Р3=1... 10 мВт) и высокой (Рэ>10 мВт) мощности. Мно-
гие параметры элементов существенно зависят от напряжения
источника питания U„n- При снижении Uип уменьшается потре*
бляемая мощность, но и обычно ухудшаются помехоустойчивость,
Нагрузочная способность, а иногда и быстродействие. Поэтому
и«п выбирается с учетом требований, предъявляемых ко всем па-
раметрам элемента. Напряжение Um должно соответствовать од-
ному из значении стандартного рида напряжений питания: 1,2;
>ь; 2,0; 2,4; 3,0; 4,0; 5,0; 6,3; 9,0; 12,6 В. Для цифровых микро-
Хеч йа биполярных транзисторах типовые значения Uпп состав-
Я1°т 2... 5 В, для микросхем на МДП-транзисторах 5... 9 В.
61
Помимо номинального значения UBn определяется допустимо!
отклонение напряжения питания еп=Д£Лщ/£Лш. Обычно для ииф]
ровых устройств задается еп=0,05 или 0,1, так как при боле!
низких значениях еп существенно повышаются требования к нс.
точникам питания. Элемент проектируется так, чтобы обеспечить
требуемые параметры в диапазоне напряжений питания от СЛт.;п=»
= ^ип(1—Sn) ДО U ип max — УИп(1+еп). Часто указывают также
предельно допустимое напряжение питания Unp, при превышение
которого элемент может выйти из строя. Величина Unp опреде^
ляется пробивными напряжениями транзисторов в схеме и пре(
дельно допустимым значением рассеиваемой мощности. ]
Большинство параметров существенно зависят от температур
ры. Поэтому всегда указывается рабочий диапазон температур
T^min—Т°тах, в пределах которого параметры элементов имею!
заданные значения. Задаваемый температурный диапазон onpd
деляется ожидаемыми условиями работы микросхем. Для микро]
схем, предназначенных для работы в бортовой радиоэлектрон(
ной аппаратуре, типовой диапазон рабочих температур составля]
ет —60...+125° С. Для микросхем, предназначенных для рабо]
ты в менее жестких условиях, обычно задают более узкий диапа]
зои температур, например —10... +70° С или —30 ...+85° С.
2.2. ОБЩАЯ .МЕТОДИКА
СХЕМОТЕХНИЧЕСКОГО ПРОЕКТИРОВАНИЯ
ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ
Микроэлектронные логические элементы представляют собо!
соединение компонентов (транзисторов, резисторов, диодов и др.)
каждый из которых выполняет определенные функции преобра
зования электрического тока или потенциала. В результате этой
выполняется заданная логическая функция, т. е. происходит ой
ределенное преобразование логических сигналов (0 и 1), посту
иающих на входы элемента в виде потенциалов U°, U\ в выход
ные логические сигналы, также представляемые потенциалам)
U°, U'. В процессе схемотехнического проектирования и логиче
ских элементов создается схема соединения компонентов, обес
печивающая необходимое преобразование электрических сигна
лов и удовлетворяющая заданным требованиям к ее параметра!
(СМ. §2.1).
Чтобы выполнить синтез электрической схемы элемента, ре
алнзующего заданную логическую функцию, необходимо оире|
делить соответствие между электрическими и логическими функ-
циями, выполняемыми различными компонентами. Общая струк-
тура схемы представляется в виде соединения двух- и трехполюс-
ных компонентов (рис. 2.7). Компоненты с большим числом по-
люсов (многоэмиттерные и многоколлекторные транзисторы, ди-
одные сборки и др.) представляются как совокупность несколь-
ких компонентов. В этой обобщенной структуре выделяются уз-
лы и ветви, входящие в цепи передачи информации между логи-
62
Рис. 2 7. Общая структура (а), токовый граф (б) и варианты схемпой реализа-
ции (в, г) элемента И—НЕ
ческими входами и выходами схемы (узлы 1—5, ветви К1—К4
"на рис. 2.7,а). Назовём такие узлы' tr ветви икфрриаципннцшь
Остальные узлы и ветви~схемы ооеспечивают'рёжйм работы ком-
нонеитов в информационных цепях, необходимый для их нор-
мального функционирования. Данные узлы н ветви назовем па-
раметрическими (узлы 6, 7, ветви К5, Кб на рис. 2.7,а).
Логическое состояние информационных узлов определяется
величиной их электрического потенциала:
<A<Vni,
а состояние информационных ветвей — величиной протекающего
тока:
где I, / — номера соответствующих узлов и ветвей; Vnj, Ini — по-
роговые значения потенциала и тока. Значения Ify, U'f, Vn( и
‘ >• для различных узлов и ветвей схемы могут быть раз-
ными. В частности, для внутренних узлов £/°<, Ulf часто не совпа-
дают со значениями U°, U', принятыми для входных и выходных
логических сигналов. Потенциалы U't, U't, Vnj и токи /%, l'j, 1щ
°ГУГ иметь как положительные, так и отрицательные значения,
Ричем отрицательными будем считать токи, текущие против по-
Ra информации, передаваемой от логических входов к выходам,
в иГ,вУХП0Люсные компоненты (диоды, резисторы) выполняют
иа^Формацнонных ветвях только функцию Тождественность. Од-
Ко соединение этих компонентов позволяет реализовать м>н*ь-
[ 98
f)
я)
9)
Рнс. 2.8. Объединение н разветвление токов, реализующие конъюнкцию Я(а|
дизъюнкцию (б), повторение (в)
юнкцию и дизъюнкцию. На рис. 2.8,а, б показаны соединение
объединяющие входные (втекающие или вытекающие) токи. В
этих соединениях выходной ток /о течет, если имеется ток хон
бы в одной входной ветви. В соединении на рис. 2.8,а направлю
ние протекания тока противоположно распространению информа-
ции. Поэтому наличие в ветви тока /°<</п<=0 соответствует со-
стоянию логического 0. Логическое состояние ветвей при таком
соединении представляется таблицей истинности (на рис. 2.8,а),
из которой следует, что данное соединение реализует операцию
конъюнкции: F—AB. В соединении на рис. 2.8,6 наличие тока I
ветви соответствует логической 1: /Ч>/В{=0. В соответствии с
таблицей истинности (рис. 2.8,6) это соединение выполняет опе-
рацию дизъюнкции: F—A\/B. Таким образом, при объединений
токов реализуются операции конъюнкции или дизъюнкции в за-
висимости от направления протекания токов.
Соединение на рис. 2.8,в (разветвитель) реализует операцию
Тождественность {F—A}. Такое соединение используется в циф-
ровых схемах для разветвления логического сигнала.
В ветвях объединителей и разветвителей тока (ОТ и РТ) мо-
гут включаться диоды, резисторы или транзисторы (табл. 2.1)-
Диодные ОТ и РТ обеспечивают однонаправленное протекание
тока. При этом имеются два встречно включенных диоХа между
любыми узлами ОТ и выходными узлами РТ, обеспечивают'"15
достаточно хорошую электрическую изоляцию этих узлов дрУ*1
от друга. Резисторные ОТ и РТ могут пропускать ток в любы*
направлениях в зависимости от потенциалов входных и выход-
ных узлов. Частным случаем резисторных (при ₽-*0) являютс»
монтажные ОТ и РТ. Для этих соединений характерным являет-
ся равенство потенциала всех входных и выходных узлов. ЕсД
64
\алать входные логические сигналы в виде токов, то монтажные
ОТ как и диодные (см. рнс. 2.8), реализуют над нимн логичес-
ие’ операции И либо ИЛИ, в зависимости от направления про-
кеКания токов. Поэтому такие объединители представляются как
логические элементы, называемые Монтажное И, Монтажное
ИЛИ. Трехполюсным компонентом в современных цифровых схе-
мах является биполярный или полевой (обычно МДП-траизис-
тОр). При работе в ключевом режиме транзистор имеет два ло-
гических состояния: открытое, при котором через него протека-
ет ток, и закрытое, при котором ток отсутствует. В зависимости
от этого выходные ветви транзистора принимают различные ло-
гические состояния: 0 или 1 в соответствии с величиной н направ-
лением протекания тока. При его включении в информационных
цепях один из выводов (база, затвор) служит логическим входом,
второй — логическим выходом (для биполярных транзисторов
это коллектор), третий может использоваться либо как вход, ли-
бо как выход. Различные варианты включения биполярного п-р-п
транзистора и n-канального МДП-транзистора и реализуемые при
этом логические функции показаны на рнс. 2.9,а—в. Транзистор,
работающий в ключевом режиме, можно рассматривать как про-
стейший логический элемент, выполняющий прн соответствую-
Таблица 2.1
Типы функциональных компонент, их функций н варианты схемной реализации
Типы ФК Условные обовмчевня
Источники тока (ИТ) A' 'tt 1
транзисторные ключи (ТК) L L JfL -HL * «я • * 1
Разветвители тока (РТ) ft <’•-5 * * -*» - •‘--4U 1
Объединителя той {ОТ) »LjJ* V V
Фпсаторы потенции .(•П) •С £ <4 j
66
ВКИИ» емижй реалжзацвв Логичесхве ошрецы Электрпеект ♦ ужцни
IT — Задавав т<жа
•ф -ф Иперсив, Запрет Инверсия, Импликация Переключение тока
Тождественность Тождественность Разветвление тока, усиление или ослабление тока
1 у Дизъюнкция Конъюнкция Объединение тока, усиление или ослабление тока
— , Согласование потенциалов
s*
87
щем включении функции _ Инверсия (F=A), Тождественносп
(Г=Л), Импликация (F=A\/B).
При последовательном соединении транзисторов (рис. 2.9,е
логический выход одного из них подключается ко входу другогс
В результате реализуются функции F=AiV^2V - \/Ап\/В, ,
если подать на вход В постоянный сигнал В = 0, то выполняете!
операция И—НЕ: /'=Ai\/42V ••• V^=^142 ... A„.
При параллельном соединении транзисторов (рис. 2.9,д') ла
гические выходы объединяются монтажным соединением (ОТ)
реализу1ощим_ операцию _И. В результате выполняется функци:
F= (Л:\/Bt) (A2\/Bj) ... (A„VB»i), которая при постоянных_ зна
чениях Bt = 0 преобразуется в операцию ИЛИ—НЕ: /'=402.
... АП = .4|\М2V ... \/А„.
Ключи на п-р-п и л-канальных транзисторах открываются при
поступлении электрического сигнала (тока, потенциала) поло-
жительной полярности. Ключи на р-п-р и р-канальных транзис-
торах открываются сигналами отрицательной полярности (током
или потенциалом). В зависимости от способа включения эти тран-
зисторы реализуют логические операции Инверсии, Тождествен-
ность или Запрет (F=AB). При последовательном соединении
таких транзисторов выполняется функция F=AiA2 ... А„В или
F=A,/12... An='4iV/bV — \Мп при В=1, а прн параллельном
включении функция E=BiAi\/B2A2V \/ВпАп или F=At\J
\M2V ••• VAn=AA... Ап при S;= 1.
Транзистор может использоваться в усилительном режиме. Е
этом случае он не выполняет логических функций, а осушествля
ет необходимое преобразование тока (усиление, ослабление) ил>
потенциала (изменение на некоторую величину). В табл. 2.1 по
казано включение транзисторных усилителей тока в ОТ, РТ.
Для нормального фупционирования компонентов в информа^
циоииых ветвях требуется их подключение к шинам питания. Це
пи питания можно представить в виде узлов с постоянным потен
циалом (0 и Пип), к которым компоненты информационных ветве,
подключаются непосредственно илн через параметрические вег
ви с источниками тока (ИТ). В качестве ИТ служат резистор!:
или транзисторы1 (см. табл. 2.1), которые обеспечивают значеип!
тока соответственно
7ит= (Е/„п—ЕЛ)/7?И, /ит=(Е7Нп—Е/*—Е/си)/7?я> i
где Ut — потенциалы шины питания и узла схемы, к коу
рой подключен источник; Е/см— напряжение смещения; U*— пз
дение напряжения на открытом эмиттерном переходе транзиср
ра. Таким образом, транзисторный ИТ обеспечивает постоянно
значение тока, а ток резисторного ИТ зависит от состояния ysfi1
схемы, к которому он подключен.
1 Возможны и другие варианты транзисторных ИТ. однако в цифровых м»И
росхемах они используются редко.
68
В некоторые ветви схемы включаются компоненты, которые
обеспечивают необходимую разность потенциалов между узлами.
ТЬкие компоненты используются, например, для изменения (сдви-
га) уровней U°, U1 нли порога переключения Vn на заданную (фик-
сированную) величину At/. В качестве компонентов, фиксирую-
щих потенциал одного узла относительно другого, в современ-
ных цифровых схемах включаются резисторы нли диоды (обыч-
ные или с барьером Шотки). Вместо диода для фиксации потен-
циала может использоваться открытый эмнттерный или коллек-
торный переход транзистора.
Резистор задает (фиксирует) между узлами разность потен-
циалов Д1/<=/</?, которая определяется током ветви /«. Разность
потенциалов, фиксируемая диодом нли переходом транзистора,
составляет А1/<=(/*«0,6... 0,8 В при Г=-(-25°С. Для диодов
Шотки величина At/< определяется -выбором металла, использу-
емого в качестве одного из контактов: Д£/<=£/*,д«О,4... 0,5 В
для Al, Pt Si и 0,2... 0,3 В для Mo, W. Так как эти компоненты
имеют экспоненциальную вольт-ампериую характеристику, то зна-
чение At/< для инх относительно слабо зависит от протекающего
тока: при изменении тока в 10 раз значение Д/Л изменяется все-
го на (3... 4)фт. При 7’=-|-25оС это изменение составляет 80...
... 100 мВ. В схемах на МДП-транзисторах в качестве нагрузки
транзисторных ключей используются ФП, показанные в табл. 2.1,
которые обеспечивают падение напряжения Д£/<=(/ьН-КА/6и,
где 1/о— пороговое напряжение отпирания (для нормально от-
крытых транзисторов — запирания). Таким образом, соответст-
вующее соединение ОТ и ТК (см. табл. 2.1) позволяет реализо-
вать любую логическую функцию, а включение необходимых ИТ,
РТ, ФП обеспечивает нормальный электрический режим работы
схемы.
Синтезировать электрическую схему логического элемента,
выполняющего заданную функцию, можно с помощью метода то-
ковых графов. Метод основан на использовании обобщенного
представления разрабатываемой схемы с помощью графа, вер-
шинами которого служат функциональные компоненты (Ф.К),
выполняющие определенные операции над токами н потенциала-
ми. Типы ФК, их условные обозначения, выполняемые электриче-
ские и логические функции приведены в табл. 2.1. Ветви графа,
по которым течет ток, ориентируются в соответствии с его нап-
равлением. Ориентация указывается стрелками на концах ветвей.
В качестве примера на рнс. 2.7 приведены токовый граф элемен-
та И—НЕ н вариант его реализации. Набор ФК представляет со-
°ой библиотеку функций (электрических н логических), доста-
точных для реализации любой логической операции. Для каждо-
го ФК имеется бнблиотеиа схемотехнических реализаций (см.
габл. 2.1). Эта библиотека включает для каждой реализации на-
°°Р характеристик и параметров, необходимых для выполнения
анализа синтезированной схемы. Синтез цифровых схем осуще-
ствляется путем перехода от заданного логического выражения ц
реализующему его токовому графу н последующей замены ФК
их схемными вариантами. Эта процедура выполняется следую.;
щнм образом.
1. Для заданной логической функции находится ряд мини,
мнзированиых форм представления (табл. 2.2). Для каждого из
полученных выражений составляется исходный токовый граф
включением ТК для реализации инверсии, запрета или имплика-
ции, ОТ для реализации дизъюнкции илн конъюнкции, РТ для
разветвления сигнала (размножения логических переменных). Ис-
ходные графы содержат ФК, необходимые для выполнения логи-;
ческих преобразований, но их недостаточно для электрического]
функционирования схемы. 1
Далее для каждого узла полученного графа проверяют вы-
полнение закона Кирхгофа для токов, т. е. наличие как втекаю,
щих, так и вытекающих токов. Если втекающие или вытекающие
токи отсутствуют, то к данному узлу подключают ИТ, задающий'
или отбирающий ток. К выходным узлам схемы подключают ФП,
обеспечивающие необходимые уровни С7°, I/1.
2. В полученных токовых графах ФК замещаются их возмож.
нымн схемными реализациями (см. табл. 2.2). Выбор варианта
схемной реализации начинается с ТК, в качестве которого в би-
полярных микросхемах обычно используют п-р-п транзисторы с
барьером Шотки илн без него, а в МДП-микросхемах — л-ка-
Таблица 2.2
Формы представления логической функции ।
№ форма представления1 Пример
la Дизъюнктивная (МДНФ): (НЕ) —И —ИЛИ AB\JACVCD
16 Инверсно-конъюнктивная: (НЕ) —И —НЕ —И —НЕ (АВ) (ЛС) (С5)
1в Инверсно-конъюнктивная: (НЕ) — ИЛИ — И —НЕ (ЛуВ) (ЛVC) (СУО)
1г Дизъюнктивно-инверсная: (НЕ)— ИЛИ — НЕ — ИЛИ (Лув)У(ЛУС(У(СуО)
2а Конъюнктивная (МКНФ): (НЕ) —ИЛИ —И (ЛVC) (ЛуО) (BVC)
26 Инверсно-дизъюнктивная: (НЕ)-ИЛИ—НЕ— ИЛИ—НЕ (JyC)V MVD)V(^ycj
2в Инверсно-дизъюнктивная: (НЕ) —И —ИЛИ —НЕ Асуллувс
2г К^иъюнктинио-инверсиая: (НЕ)—И —НЕ —И (AC) (AD) (ВС)
' (НЕ) — инверсии входных переменных.
70
льные или комплементарные п- и р-канальные транзисторы. За-
м выбираются ИТ резисторные илн транзисторные. Резистор-
Тв е ИТ целесообразно использовать в быстродействующих ми-
НЫОсхемах, где требуемые сопротивления не превышают несколь-
килоом. При больших сопротивлениях увеличиваются пло-
ь занимаемая диффузионными резисторами на кристалле, и
х паразитная емкость, снижающая скорость переключения. По-
тому для маломощных микросхем более перспективны транзи-
сторные ИТ. Транзисторные ИТ используются также в схемах,
где необходимо обеспечить высокую стабильность тока питания.
Затем производится выбор варианта схемной реализации ОТ
н РТ с учетом следующего приоритета: 1 — монтажные; 2 — ди-
одные (в том числе на диодах Шотки); 3 — резисторные. Наи-
меньшие значения площади кристалла, потребляемой мощности,
задержки переключения получаются при монтажной реализации
ОТ и РТ. Однако она не обеспечивает электрической развязки
цепей. Поэтому последовательное соединение монтажных ОТ и
РТ приводит к короткому замыканию логических цепей и нару-
шению правильности функционирования устройства. Наиболее
эффективны последовательные комбинации монтажных ОТ и РТ
с элементами, обеспечивающими электрическую развязку цепей
диода, резистора. Диодные ОТ и РТ, имеющие, одностороннюю
проводимость, обеспечивают хорошую электрическую развязку.
Резисторы при достаточно больших сопротивлениях также обес-
печивают необходимую развязку цепей, но нх включение увели-
чивает площадь и снижает быстродействие схем, поэтому они
используются редко.
В результате из каждого графа получается несколько вари-
антов электрических схем. Для этих схем проверяется выполне-
ние потенциальных условий переключения
£/°<К„+Д<7, У‘>К„ + АУ, (2.14)
где V',— порог переключения последующего ТК; U°, U1 — потен-
циалы на выходе открытого и закрытого предыдущего ТК; ДУ—
алгебраическая сумма падений напряжения на компонентах,
включенных между ТК. Для выполнения условия (2.14) во вход-
ные или выходные ветви ТК включаются ФП, обеспечивающие
необходимые дополнительные падения напряжения.
Для некоторых типов схем проверяется также выполнение ус-
ловия насыщения биполярных ТК и в случае необходимости в
базовую или коллекторную цепь транзисторов включаются уси-
лители тока (транзисторы в активном режиме), обеспечивающие
увеличение тока базы или уменьшение тока коллектора.
3. Проводится анализ возможностей физического совмещения
компонентов схем в общей области полупроводника. Такая воз-
можность имеется, если в полученной схеме электрически соеди-
нены полупроводниковые области нескольких компонентов, с оди-
наковой проводимостью. Например, диоды с общим анодом (см.
₽ис. 2.7,в) можно интегрировать в диодную сборку, расположен-
п
ную в общей p-области полупроводника. Если в качестве одного,
из диодов сборки использовать коллекторный переход, а в каче-,
стве остальных диодов — эмпттериые переходы, то получим вме-
сто отдельных диодов интегральный компонент — многоэмиттер-
ный транзистор (см. рис. 2.7,г). Такой вариант совмещения ком-
понентов реализован в элементах ТТЛ. Можно интегрировать в
виде одного многоэмиттерного транзистора несколько отдельных
транзисторов, если нх базы и коллекторы электрически соеди-
нены (рнс. 2.10,б,г). Путем интеграции в единую физическую
структуру ИТ на р-п-р транзисторе и ТК иа п-р-п транзисторе ре-
ализуются элементы интегральной инжекционной логики.
Таким образом, в результате совмещения могут получиться
новые схемотехнические варианты.
4. Для отбора наиболее удачных вариантов производится
сравнительный анализ полученных схем. На практике обычно ис-
пользуется одни из следующих критериев отбора:
ми нимальная задержка /3 при заданной потребляемой мощ-
ности Р,;
минимальное значение Рэ при заданной задержке t3.
Прн этом проверяется также выполнение заданных требований и
значениям помехоустойчивости Un и коэффициента разветвле-
ния N.
Для относительно простых схем логических элементов оце-
нить значения параметров можно с помощью приближенных ана-
литических выражений, как это сделано в § 2.3—2.6. Более точ-
ое определение параметров производится путем численного рас-
пета характеристик схемы на ЭВМ с помощью одной из совре-
менных программ анализа электронных схем [24, 25]. Большин-
ство этих программ выполняется в интерактивном режиме, что
позволяет оперативно менять исходные данные н контролиро-
вать результаты анализа. В настоящее время расчет электрон-
ной схемы, содержащей несколько сотен транзисторов, на высо-
копроизводительных ЭВМ классов ЕС-1050, ЕС-1060 занимает
десятки минут. На персональных и мини-ЭВМ расчет схем, име-
ющих несколько десятков- транзисторов, требует 10... 20 мин. Рас-
чет логических элементов, содержащих до 10 транзисторов, зани-
мает менее мииуты. Таким образом, основные затраты временв
при анализе синтезированных схем связаны с кодированием н вво-
дом в ЭВМ исходных данных: вариантов схем н параметров их
компонентов.
Обычно на этом этапе выполняется также параметрическая
оптимизация схем, т. е. для данного схемного варианта находит-
ся такое сочетание параметров компонентов, при котором обес-
печиваются наименьшие значения задержки (при заданной мощ-
ности) или потребляемой мощности (при заданной задержке).
Оптимизация производится путем многократного расчета схемы
при различных параметрах компонентов либо с помощью специ-
альных программ, автоматически находящих оптимум. Для схем
на биполярных транзисторах обычно оптимизируется отношение
сопротивлений резисторов, определяющих потребляемую мощ-
ность и задержку переключения. Для схем на МДП-транзисторах
определяются оптимальные отношения ширины н длины кана-
лов IFk/L,.
При расчете задержек переключения необходимо задать зна-
чения паразитных емкостей компонентов н металлических соеди-
нений, подключенных к каждому узлу. Эти параметры можно оп-
ределить только после разработки топологии схемы. На данном
этапе схемотехнического проектирования расчет выполняется с
использованием приближенных оценок величины этих емкостей
н полученные значения задержек также являются приближен-
ными. Для нескольких схемных вариантов, обеспечивших наилуч-
шие показатели, производятся разработка топологии, расчет ре-
альных паразитных емкостей н повторный аналнз схем с исполь-
зованием полученных значений. По результатам этого анализа
производится окончательный выбор схемы.
На рис. 2.10 даны примеры синтеза двух схем, реализующих
Дау и ту же функцию F, представленную в конъюнктивно-инверс-
ен и инверсно-конъюнктивной форме в табл. 2.2. В соответствии
изложенной выше методикой синтеза по исходным логическим
Раженням построены токовые графы (рис. 2.10,а,в). Далее про-
замец1ение ФК их схемными реализациями согласно п. 2
объИКН’ & схеме на рис. 2.10,6 использованы монтажные РТ
“Ьеднннтель ОТ, включенный на выходе. Входные ОТ выбра-
Диоднымн, так как прн их монтажной реализации произошло
73
бы электрическое замыкание всех входных цепей схемы. Для вы.
полиения условий переключения (2.14) во входные цепи ТК вклю.
чены диодные ФП (штриховые линии на рис. 2.10,а). В схеме н*
рис. 2.10,г также используются монтажные РТ и ОТ. Операция
импликации реализуется с помощью ТК (см. рис. 2.9,в). В сип.
тезированных схемах согласно п. 3 методики проведено физиче.
ское совмещение компонентов, в результате которого получены
варианты схемы с многоэмиттериыми транзисторами. Сравнитель-
ный анализ схем показывает, что схема на рис. 2.10,г занимает
меньшую площадь на кристалле и при одинаковой мощности нме,
ет несколько большее быстродействие.
С помощью описанной методики можно синтезировать раз-
личные варианты как простых, так и сложнофункциональныя
элементов, а также схемы целых функциональных узлов. Полу,
ченные схемотехнические решения можно ввести в состав фунь
циоиальных библиотек, иа основе которых проектируются saKasJ
ные и полузаказные (матричные) БИС. При использовании ме,
тода токовых графов для разработки различных типов биполяр^
иых и МДП-схем необходимо учитывать специфику их схемотех-
нической реализации. Этн специфические особенности рассмотрев
вы в последующих параграфах данной главы, где дается аналм
наиболее распространенных типов логических элементов.
2.3. ЭЛЕМЕНТЫ ТРАНЗИСТОРНО-
ТРАНЗИСТОРНОЙ ЛОГИКИ (ТТЛ)
Элементы ТТЛ с диодами и транзисторами Шотки широко ис-1
пользуются в качестве элементной базы быстродействующих циф-1
ровых микросхем. Вместо обычных транзисторов в этих элемент
тах используется транзистор Шотки, параллельно его коллектора
ному переходу включен диод Шоткн (рнс. 2.11,а). Для контакт^
Шотки обычно используются металлы А1 илн Pt Si, которые ойес-1
печивают напряжение отпирания диода I/* 0,4 ... 0,5
Прн выполнении условия насыщения
3 = Вл/в Дк> 1,
(2.15)!
где S — степень насыщения, диод Шоткя открывается и шунти-
рует коллекторный переход. В результате эффективный ток ба-
зы Г ъ уменьшается, ток коллекторного перехода /'к возрастает.
Транзистор прн этом работает вблизи границы насыщенного р*-
жима, а его эффективная степень насыщения
«4,01... 1,001. Такой режим работы называется квазинасыщенныЛ-,
Избыточный заряд, накопленный в квазинасыщеииом транзв-,
сторе Шоткн, в (3—1)/(3'—1) раз меньше, чем избыточный за-
ряд, накопленный в обычном транзисторе при одинаковом отно-
шении /в/7к. Во столько же раз (обычно на 3... 4 порядка) сокра-'
щается время его рассасывания /Р. Поэтому величина tp в схема*
ТТЛ с диодами Шотки весьма мала: /р<0,1 нс Падение на-,
74
е)
Рис. 2.11. Транзистор Шотки (а), токовый граф (б) и электрическая схема (а)
мемента ТТЛ на транзисторах Шотки
пряжения на насыщенном транзисторе Шотки приближенно оп-
ределяется из выражения
(216)
Типовые значения £/нш составляют 0,2... 0,3 В при Т=4-20°С,
т. е. в 2...5 раз превышают напряжения на обычном транзисторе.
Базовый элемент ТТЛ. Токовый граф и схема элемента ТТЛ,
используемого в качестве базового для БИС и СБИС, приведены
на рис. 2.11,6,в. В данной схеме объединитель ОТ1 и фиксатор
ФЛ/ интегрированы в многоэмиттерный транзистор (МЭТ) VT1.
Имеются варианты элементов ТТЛ, где источник ИТ2 и фиксатор
ФЛ2 ие включаются.
Передаточная характеристика данного элемента показана на
рнс. 2.12. Если на Мо входов (l^Afo^Af, где М—общее число
входов) подан низкий потенциал C7iI=U°sa0, то соответствующие
эмиттерные переходы МЭТ открыты и потенциал его базы I/Bi=
—Для VT1 выполняется условие квазинасыщениого ре-
жима (2.15), где токи определяются нз выражений
ZBr = 7к1= )//?,. (2.17)
рРи этом потенциал на базе транзистора VT2 недостаточен для
^го отпирания: (/Б, =1/и+£/вШ1 <(/•. Транзистор VT2 закрыт,
ча выходе схемы поддерживается высокий потенциал
(2.18)
76
где — ток, отдаваемый в нагрузку. При повышении UBX потен-
цнал иБ2 возрастает. При достижении порога переключения
^ax=Vn=^* (2 19)
потенциал 17 Б2 ~ U' и транзистор VT2 открывается. При дальней-
шем увеличении 17вх соответствующие эмнттериые переходы МЭТ
запираются. Транзистор VT2 входит в насыщение, так как для
него выполняется условие (2.15), где значения токов
(2.20)
^К2— (1/цп П цШ2)/^з+/°Н .
Здесь /°н — ток, поступающий от нагрузки. На выходе устанав-
ливается низкий потенциал
= ПиШ2 + гк2/к« —^Ш1> (2-21)
где /“кг — сопротивление коллекторной области транзистора VT2.]
Помехоустойчивость схемы можно оценить, используя (2.1)-|
Ut^Va-U°m2Um-U*, U7 = U1-Va^Uua-U'a. (2.22)
Так как обычно L/„n = 2... 5 В, то У+п'СУ^п. Типовые значения1
и+„ составляют 200... 250 мВ при Т=+20°С и уменьшаются при
повышении температуры с коэффициентом —(1 ...2) мВ/°С.
Входной ток, втекающий при подаче на вход потенциала У1,
/» = В;/Б1, (2.23)
где B'i — инверсный коэффициент усиления МЭТ. Так как B'ixs
а; 0,01 ... 0,001, то ток 7‘вх невелик, обычно несколько микроам-
пер. Входной ток /°вх, вытекающий при подаче иа вход потенци-
ала U0, имеет максимальное значение при Мо=1:
/яхтах = [1 + (М — 1) В;] /Б2 + /к1 ~ Лн + Ыг (2-24)
Выходные характеристики U', и°={(1я) (рис. 2.13) определя-
ются выражениями (2.18), (2.21), причем выражение для уров-
ня Ua справедливо только при выполнении условия (2.15) для
транзистора VT2. Изменения U°, U1 от температуры вызваны в
основном температурными зависимостями сопротивлений резис-
тора R3 (температурный коэффициент 6я=0,1 ... 0,3%/°С) и кол-
лекторной области гк2 (0г=О,3 ... 0,5%/°С). Подключение к эле-
менту п нагрузок вызывает увеличение тока /кг иа величину /°и =
= п/°вх и возрастание уровня U° иа Д1/0=пГк2/°вх. Резкое возра-
стание U° наблюдается при высоких значениях /°в, когда наруша-
ется условие (2.15) и транзистор VT2 выходит из насыщения.
Максимальное допустимое значение тока /"ним определяется с
помощью выходных характеристик (рис. 2.13) по заданной вели-
чине помехоустойчивости £/„, которая должна обеспечиваться в
наихудшем случае: при T=Tmin- Коэффициент разветвления
ЛГ = Англах!/°ВХ max-
К
Рис. 2.12. Переда-
точная характери-
стика элемента
ТТЛ
Средняя мощность, потребляемая элементом, определяется из
выражения (2.8), где токи /°п, /‘к можно найти с помощью (2.17)
и (2.20):
И - 4, + 41 ~ (Ц.п ~
4=41+41+4. - (U™ -и*- им + (t/M - u*)iR, +
+ (£4п-14ш)/Я3-
Одним из путей уменьшения потребляемой мощности является
снижение напряжения питания. Данная схема сохраняет рабо-
тоспособность прн J4n^>t4ii>nin« 2U*—и*ш. С учетом температур-
ных изменений. £/*, Ош н допустимых колебаний напряжения пи-
тания Е„=±1Ь% получаем, что схему можно использовать при
номинальных значениях U,„^ 1,5... 1,6 В.
Для оценки быстродействия элемента рассмотрим его пере-
ходные характеристики. Временные диаграммы токов и напряже-
ний, иллюстрирующие процесс переключения, показаны на рис.
2.14. Прн изменении потенциала на входах элемента от уровня
£Л>х=1/° до U1 закрываются эмнттерные переходы МЭТ. Потен-
циалы 1)Б1, ивг на базах транзисторов VT1 и VT2 возрастают
вследствие заряда подключенных к ним емкостей Cl, С2 тока-
ми, протекающими через резисторы Rl, R2 (см. рис. 2.11,в). Ког-
да потенциал на базе VT2 достигает значения 1/ва=£/‘, этот тран-
зистор открывается и начинается уменьшение выходного потен-
циала Unix. Время отпирания транзистора VT2
‘о и^//ы as 7?, С, (U* -ивШ1- иятЦит, (2.25)
77
Рнс. 2.14. Временные диаграммы переключения элемента ТТЛ
где 1/Е0=1/<1+Увш1 =UBVa +ияШ, — начальное значение по-
тенциала базы VT2 при £/В1=1/°. Емкость Сг = Сэз+Скг+Сп2-|-
+СШ2. где Спг — суммарная паразитная емкость изоляции МЭТ,
резистора R2 и металлических соединений, подключенных к это-
му узлу; Сш,— емкость перехода Шотки в транзисторе VT2.
После отпирания транзистора VT2 выходной потенциал умень-
шается: ДС7вых— I въ шг-)~ (£н-^£пз) * где Сн ем-
кость нагрузки; Спз— паразитная емкость изоляции транзистора
VT2 и резистора R3. Данная аппроксимация с достаточной для
инженерных оценок точностью описывает изменение выходного
потенциала до уровня С7ВЫх=С7ип. Используя ее, получаем выра-
жение для времени спада потенциала (Лых до этого уровня:
to и [Скв+СШ! + (Сн+Спз)/5«1 (Um — V„)//B2 ~ R» (Скг + Сшг).
(2.26)
Далее выходной потенциал уменьшается до значения UBUlt=Ua,
которое устанавливается, когда транзистор VT2 входит в квази-
насыщенный режим.
Задержка переключения элемента из состояния 1 на выходе
в состояние 0 (см. рис. 2.14)
4’° = Л,+*0-4.вх. (2-27)
где /н.вх — время нарастания входного потенциала до уровня иВх =
= У0. Это выражение справедливо, если выполняется условие
78
. В случае относительно медленных изменений входного
отевпиала, когда это условие не выполняется, МЭТ остается ква-
чииасышенным до момента отпирания VT2. При этом изменения
потенциала иБ» практически повторяют (с очень малой задерж-
кой) изменения и». Задержка переключения в данном случае
будет
<з10«/е. (2.27а)
Обратное переключение элемента происходит прн изменении вход-
ного потенциала от уровня ию=1Л до 1)°. Когда ии достигает по-
рога переключения Уя, открывается соответствующий эмиттерный
переход МЭТ, который оказывается в квазииасыщенном режиме.
Токи, протекающие через резисторы Rl, R2, которые ранее по-
ступали в базу транзистора VT2, теперь через насыщенный МЭТ
идут во входную цепь элемента (см. рис. 2.11,в). В результате
транзистор VT2 запирается. Начинается возрастание потенциала
иВых вследствие заряда емкости, подключенной к выходу элемен-
та, током, текущим через резистор R3, н входными токами п эле-
ментов-нагрузок. Время нарастания до уровня иВЫх=Кв можно
приближенно оценнть с помощью выражения
t« & (Ск, + СШ1 + ((/* — £/° — UmJHUn/RJ + nf„. (2.28)
Так как время запирания транзистора VT2 относительно невелико,
то задержка переключения элемента из состояния 0 на выходе
в 1 составляет
/301«/я. (2.29)
Используя (2.27), (2.28), определяем среднюю задержку переклю-
чения в цепи однотипных элементов, где /я.вя=/я.
= 0,5 (/„ + /,;) при (2.30)
Условие которое с помощью выражений (2.25) и (2.28)
преобразуется к виду
xi= (Rtl ^а) < (Сц8+Сщ, + Спа+С^С*, + Сщ» + Ст + Сэа),
обычно выполняется. Если же то /,=0,5(<о+<е).
Определим энергию переключения:
° (0,5[Х1 (Сод +Сща) + Сл (U* — £7нШ1 “
- [0,5 Ха ию + х, (Um - 2U*) + (U„ - </•)[, (2.31)
где Используй это выражение, находим оптимальное
значение х2, прн котором А„ минимально. Из условия (4Ля/4хг) ”
= 0 получаем
(Хг)оот_ -I/о U" - Чши - "жШ, -^) + «1 -2Уг)~>
• Ущ Мял
СК» + сша + Сд» + См
Сда +
7Э
Как показывают численные оценки, для типовых значений пара,
метров схемы (и2)оптж0,9... 1 при 1/и„=2... 3 В и уменьшается
до 0,6... 0,7 В при и„п = 4... 5 В. При технологии изготовления с
разрешающей способностью Дж 1,5 ...2 мкм элементы ТТЛ прн
б/ип = 2...3 В имеют энергию переключения Лп=1 ...2 пДж, т. е.
обеспечивают задержку ?(ж1,5... 2 нс при потребляемой мощно-
сти Р,ж1 мВт. Минимальная задержка /3ж0,5... 1 нс достигает,
ся при увеличении мощности до Рэ=3...5 мВт.
Соединение выходов нескольких элементов ТТЛ на общей на-
грузке выполняет функции монтажного ОТ2 (штриховая линия
на рнс. 2.11,6), реализующего операцию Монтажное И, что до-
полнительно расширяет логические возможности.
В БИС ТТЛ на выходе элементов часто включаются диодные
или резисторно-днодные цепочки (см. рис. 2.11,в), обеспечиваю-
щие фиксацию потенциала (ФП, табл. 2.1). При этом потенциал
[Л на выходе схемы ограничивается на уровне Ul = U'-\-U’ii1x
ж 1,2 ... 1,3 В. В результате значительно (в 3 ... 5 раз) уменьшает-
ся время спада tc, которое можно определить, заменив Ulm в вы-
ражении (2.26) на и существенно (на 30... 40%) со-
кращается задержка t3. Заметим, что диодная цепочка (см. рис.
2.11,6) обеспечивает фиксацию потенциала на выходе нескольких
элементов ТТЛ, если включить в нее несколько диодов Шот-
ки VD2.
В ряде БИС используются модификации элемента ТТЛ (рис.
2.11,в), в которых не включаются резистор R2 (R2->-oo) или R3
(/?—коо). Исключение резистора R2 позволяет несколько умень-
шить площадь, однако при этом возрастает величина t,. Исклю-
Рис. 2.15. Токовый граф (а), электрическая схема (б), физическая структура (в)
н топология (г) элемента И2Л 1
80
HIie резистора R3 приводит к снижению уровня V' до значения
близкого к порогу Кп. В результате время спада стано-
ится весьма малым (k-»-0), благодаря чему уменьшается за-
Врпжка t3. Однако помехоустойчивость снижается до значения
£Г-п~2т<Рт~50... 70 мВ.
Варианты базовых элементов. В цифровых микросхемах при-
меняется ряд базовых элементов, которые используют такой же
способ реализации логических функций с помощью ОТ и ТК, как
элементы ТТЛ. На рис. 2.15,а,б приведены токовый граф и элек-
трическая схема элемента интегральной инжекционной логики
(ИгЛ). Логическая операция И выполняется с помощью монтаж-
ного ОТ, включаемого на выходе элемента. В элементах И2Л ис-
полняется несколько параллельно включенных ТК, которые фи-
зически интегрированы с ИТ, реализованном на р-п-р транзисто-
ре. в единую многовыводную структуру (рис. 2.15,в,г). Данный
элемент занимает очень малую площадь на кристалле н поэтому
используется в ряде цифровых и аналого-цифровых БИС [10].
Однако по быстродействию элементы И2Л существенно уступают
элементам ТТЛ и ЭСЛ, а по энергопотреблению — элементами
КМДПТЛ.
Элементы Шотки транзисторной логики (ШТЛ) имеют на вы-
ходе диодный РТ, который обеспечивает электрическое разделе-
ние выходных цепей, чтобы с помощью монтажного ОТ на выхо-
де можно было реализовать операцию И (рис. 2.16,а). Таким об-
разом, элементы ШТЛ представляют собой многовыходные инвер-
торы, при монтажном соединении выходов которых выполняется
операция НЕ—И.
реализации {б, в) элементов
схемой
варианты
рНс 0
,6- Токовый граф (а) и
81
Схемы ШТЛ отличаются вариантами реализации ИТ: рея
сторный источник, как в элементах ТТЛ (рис. 2.16,6), или тра .
зисторный источник, как в элементах ИгЛ (рис. 2.16,в). Обе м>.
дификацин элементов ШТЛ имеют одинаковые выходные ypoei и
(7°, U1 и порог переключения V„: 1
1/0 = С/яш1 + ^ш1. = Vn=U*-2m<pT, !
где С/*ш1— падение напряжения на диоде Шотки, входящем в
транзистор VT1. Отметим, что потенциал U1 устанавливается на
выходе элемента при закрытых транзисторе VT1 и диодах VD,
поэтому его значение определяется падением напряжения на эмят-
терном переходе открытого транзистора V77,. который находится
в элементе-нагрузке, подключенном к выходу.
Логический перепад для, элементов ШТЛ определяется раз-
ностью падений напряжения па диодах Шотки: !
Для нормального функционирования элементов диоды Шотки i
VD] н VD должны иметь существенно различные значения 11*ш. <
Для создания таких диодов требуется более сложная технология;
изготовления, чем для обычных микросхем ТТЛ. Наиболее часто i
используются контакт из силицида платины PtSi в транзисторе:
VT1 и тнтаи-вольфрамовые контакты TiW в качестве диодов VD.I
Вольт-амперные характеристики диодов Шотки на основе этих'
контактов показаны на рис. 2.17. Их применение позволяет полу- j
чнть 1/л=200... 250 мВ. Так как эти диоды имеют близкие зва-1
чения температурных коэффициентов напряжения 0и«1...'
... 1,1 мВ/°С, то величина ил ст-;
носптсльно слабо зависит от тем-'
пературы (см. рис. 2.17).
Приведенные на рис. 2.16 мо-
дификации элементов ШТЛ име-
ют близкие характеристики. Схе-
ма с резисторным ИТ работает
при напряжении питания U,,^
5=1,5... 2 В. При значениях А>
>1 мВт резистор имеет сопроти-
вление Rt< 10 кОм и занимает
относительно малую площадь на
кристалле. При снижении потре-
бляемой мощности сопротивление
7?| увеличивается н площадь воз-
растает. В этом случае предпоч-
тительнее применять элемент е
транзисторным ИТ, который прЯ
микроваттном потреблении мощ-
ности будет иметь меньшую пло-
щадь. В качестве ИТ
пользуется р-п-р транзистору
с продольной структурой, Рт°2.
рый обеспечивает коэфффа^2
Ряс. 2.17. Вольт-амперные характе-
ристики обычного диода (U*) и ди-
одов Шотки 1/*пц)
82
_т передачи тока а, «0,8... 0,9. Поэтому ток переключе-
ия схемы /о = ар/ц несколько меньше, чем ток /в, потребляе-
И«й от источника питания. Можно использовать одни мно-
* коллекторный р-п-р транзистор для задания тока нескольким
Элементам ШТЛ. При этом их общая площадь сокращается. На-
ряжение питания должно быть „. 2,5 В. Вследствие по-
вышенных значений U„ и /„ данный элемент при одинаковом бы-
стродействии (равных значениях /0) потребляет большую мощ-
ность, чем элемент с резисторным ИТ. Элементы ШТЛ работают
перепадами U„, которые значительно меньше, чем в элементах
ТТЛ (см. рис. 2.11). При одинаковой потребляемой мощности и
размерах компонентов они обеспечивают в 3... 5 раз меньшую
величину ?3. Например, прн Р,яв0,5... 1 мВт элементы ШТЛ име-
ют h==0,8... 1 ис.
В связи с существенно меньшим числом используемых компо-
нентов элементы ШТЛ занимают площадь иа кристалле в 2... 2,5
раза меньше, чем элементы ТТЛ. Однако оин обладают мень-
шими логическими возможностями. Как показывает опыт проек-
тирования цифровых устройств на базе многовыходных инверто-
ров с применением операции Монтажное И [10], количество та-
ких элементов, требуемое для реализации функциональных узлов,
оказывается в 1,5... 2 раза больше, чем при использовании эле-
ментов И—НЕ ТТЛ (см. рис. 2.11). Необходимость использова-
ния большого числа элементов приводит к увеличению потребля-
емой мощности, а также возрастанию задержки переключения.
Поэтому общий выигрыш по площади кристалла, быстродействию,
энергии переключения для БИС, реализованных иа элементах
ШТЛ, оказывается не столь значительным.
Элементы ТТЛ с повышенной помехоустойчивостью и нагру-
зочной способностью. Для увеличения помехоустойчивости и ко-
эффициента разветвления в элементах ТТЛ вместо простого тран-
зисторного ключа (см. рис. 2.11,в) включаются сложные инвер-
торы, содержащие несколько транзисторов (рис. 2.18,а). Для вы-
полнения операции И иа входах включается ОТ, реализованный
На МЭТ или сборке диодов Шотки (рнс. 2.18,б,в). Инвертор со-
стоит из фазоразделяющего каскада иа транзисторе VT2, имеюще-
го в эмиттерной цепи нелинейную нагрузку (транзистор VT3, рези-
сторы R3, R4). На коллекторном и эмиттерном выходах этого кас-
када образуются парафазные сигналы, управляющие двухфазным
выходным каскадом1 (транзисторы VT4—VT6). Парафазноеуправ-
лсние обеспечивает закрытое состояние одной из цепей выходно-
™ каскада: иижией (транзистор VT4) при UBX=t/®, верхней (со-
ставной транзистор VT4, VT5) прн U„=U'.
При низком потенциале на входе инвертора UBl<2U‘ тран-
сторы VT2—VT4 закрыты. Транзисторы VT5, VT6 при этом от-
*Уаьсв, литературе такое включевне травзвегоров называют «пуш-
ным» (англ, push-pull — «тяии-толкай»).
81
Рис. 2.18. Сложный инвертор (а) с транзисторной (б) ила диодной (в) схемой
И на входе
крыты н работают как эмиттерный повторитель. На выходе под-
держивается высокий потенциал
U„n—2U*—^'xU„„—2V, (2.32)
где величина Д(7‘ = [I'kRiIB2n-\- (RtjRa) U'/Вц] достаточно мала,
так как Bn^>1. Таким образом, элемент может отдавать значи-
тельный ток /‘н, сохраняя высокие значения (У'гаЗ... 3,5 В.
При увеличении потенциала на входе транзисторы VT1—VT3
открываются при L/S! = 2U' и происходит переключение элемен-
та. Порог переключения
У„=2(7‘-ДУ„, (2.33)
где Д(7П — падение напряжения на МЭТ (Д17п=17иШ1) или диод-
ной сборке (ДТ,п = и*ш)- Величина порога Уп —1,2 ... 1,3 В при
7’=+20°С значительно выше, чем для элемента ТТЛ с простым
инвертором.
Прн поступлении на вход инвертора высокого потенциала
транзистор VT2 открывается и входит в квазннасыщениый режим.
Через резистор R2 и транзистор VT2 ток поступает в базы тран-
зисторов VT3 и VT4, вызывая их насыщение. Условие насыщения
'(2.15) для транзисторов VT2—VT4 обеспечивается соответствую"
щим выбором сопротивлений резисторов R1—R4. На выходе уста-
навливается низкий потенциал Ut,= UK,t = U„ ш. Потенциал на
коллекторе транзистора VT2 прн этом t/K2= (7*4-[/„ш»'1,1 -
... 1,2 В. Разность потенциалов U«.i—ПК4 = 17*«0,8 В недостаточ-
на для отпирания эмиттерных переходов VT5 и VT6. Поэтому
данные транзисторы при = закрыты, что обеспечивает
84
кономию потребляемой мощности. Так как в базу транзистора
3уТ4 поступает значительный ток I= /Э2 — [U'/Rt) (U„„—
_ з[/*)/Я1+(£Лп—U'—^вШ2 )IR2—(U*IRt), он сохраняет квази-
насышениое состояние при больших значениях 1к< = [а„. Поэто-
му на выходе элемента обеспечивается низкий потенциал
<;0 3... 0,4 В при большом числе нагрузок Л'=10... 20.
Используя выражения (2.1), определяем помехоустойчивость
U^2U*-MJa-U^- Un=Um-W*-t,Un. (2.34)
При использовании входного каскада на рис. 2.18,6 получаем
п== 6;*ш1 + 6'*1И4; 6'”п= 6'ип—36'* У 6'*Ш1, при использовании кас-
када на рис. 2.18,в U+n^U', U-„=U„a—4U'+Uш*. В диапазоне
температур —60... -4-125° С прн типовых значениях (7Ип=5 В, еп =
__-j-0,1 данные элементы имеют U+a, U~n^0,5... 0,6 В.
При поступлении на вход элемента перепада напряжения тран-
зисторы VT1 и VT2 переключаются, как в элементе с простым
инвертором (см. рис. 2.11). На выходах фазоразделяющего кас-
када (эмиттере и коллекторе VT2) формируются перепады потен-
циала противоположной полярности, под действием которых тран-
зисторы выходного каскада работают в противофазных режимах:
когда транзистор VT4 открывается, VT5 и VT6 запираются, и на-
оборот. Благодаря такому включению обеспечивается быстрый
заряд и разряд подключенной к выходу емкости нагрузки Сн.
При изменении выходного состояния из 0 в 1 запирается транзи-
стор VT4 и емкость С„ достаточно быстро заряжается значитель-
ным током транзисторов VT5, VT6, которые работают как эмит-
терпый повторитель. Значение этого тока ограничивается резис-
тором R6 и достигает нескольких десятков миллиампер. При из-
менении выходного состояния из 1 в 0 запираются транзисторы
VT5, VT6, а емкость Сн быстро разряжается через насыщенный
транзистор VT4, коллекторный ток которого достигает десятков
миллиампер. В результате I, относительно слабо зависит от С„
и данный элемент обеспечивает достаточно малую задержку пе-
реключения (единицы и десятки наносекунд) при значительной
емкости нагрузки (до сотен пикофарад).
Транзистор VT3 и резисторы R3, R4 выполняют функции ИТ,
задающего величину тока, который вытекает из базы VT4 во вре-
мя переходного процесса (после запирания VT2) и ускоряет его
выключение.
Диоды VD2, VD3 ускоряют переключение элемента из состо-
яния ивых = и' в U°, когда транзисторы VT5, VT6 запираются, а
транзистор VT4 еще не успел открыться. При этом паразитные
емкости и емкость нагрузки разряжаются через диоды VD2, VD3
и открытый транзистор VT2. В качестве VT6 используется обыч-
ный транзистор (без диода Шотки), так как прн работе элемен-
та он никогда не оказывается насыщенным.
Когда входы элемента соединяются непосредственно с линия-
ми связи между микросхемами (печатный монтаж, проводные
соединения), в схему включают дополнительные диоды Шотки
85
(штриховая линия иа рнс. 2.18). Прн нормальной передаче сиг-
налов, когда на входы поступают потенциалы £7°, 17‘>0, этн ди-
оды закрыты и не оказывают влияния иа фуикцнонироваине схе-
мы. Если же в результате отражений или действия помех на вхо-
де появляются отрицательные импульсы, диоды открываются и
ограничивают нх амплитуду на уровне С/ш*. После отражения на
конце линии связи эти импульсы могут поменять полярность и
стать потенциально опасными помехами. Однако нх амплитуда
ограничена величиной 17Ш*<УП, поэтому они не вызывают лож-
ных переключений элементов.
Необходимо отметить, что во время переключения ток в це-
пях питания возрастает н в несколько раз превышает ток пита-
ния, потребляемый в статическом режиме. Поэтому при увеличе-
нии частоты переключения мощность, потребляемая элементом
со сложным инвертором, растет. В качестве особенности элемен-
тов со сложными инверторами следует указать недопусти-
мость соединения выходов нескольких схем. Ес-
ли произвести такое соединение, то в состоянии, когда один из
элементов имеет на выходе ннзкнй потенциал U°, а другой — вы-
сокий потенциал U'; через последовательно соединенные транзи-
стор VT4 одной схемы и транзистор VT6 другой схемы потечет
значительный сквозной ток, величина которого ограничена рези-
стором R3. При этом резко возрастает потребляемая мощность
и возможен выход схем из строя, так как транзисторы обычно не
рассчитаны на длительное протекаине больших токов. Поэтому
прн проектировании цифровых устройств следует исключать воз-
можность объединения выходов таких элементов.
Однако во многих цифровых устройствах, где несколько узлов
нли блоков работает на общую магистраль, такое объединение
выходов является необходимым. В этом случае используются эле-
менты ТТЛ, которые кроме двух обычных состояний выхода (17°
и U1) имеют третье, «отключенное» состояние. Для этого в схему
со сложным инвертором включают дополнительный диод VD1
между коллектором транзистора VT2 и отключающим входом X
(рис. 2.19,а). При низком потенциале на этом входе (Ux = U°)
все транзисторы в инверторе оказываются закрытыми и схема
полностью отключается от нагрузки, т. е. не потребляет и не от-
дает выходной ток. Прн элемент с тремя состояниями ра-
ботает как обычный, выполняя операцию И—НЕ. Выходы таких
элементов можно объединять, если в процессе работы устройства
разрешать подключение к нагрузке не более одного элемента од-
новременно.
Если в выходном каскаде не включать транзисторы VT5, VT6,
то получим элемент ТТЛ с открытым коллектором. Выходы та-
ких элементов можно подключать к общей нагрузке. Соединение
выходов при этом служит в качестве монтажного ОТ, реализуя
операцию Монтажное И над выходными функциями. К коллектору
VT4 могут подключаться индикаторная лампочка, светоизлучаю-
щий диод, сегмент жидкокристаллического нли электролюминес-
86
центиого индикатора. Открытое состояние транзистора VT4 обес-
печивает протекание тока или подачу напряжения на индикатор-
ный элемент, который переходит во включенное (светоизлучаю-
щее) состояние, позволяя визуально контролировать логическое
состояние выхода.
Элементы ТТЛ со сложным инвертором, изготовляемые по сов-
ременной технологии с разрешающей способностью Д = ],2... 2 мкм,
имеют значения f3 = 2... 10 нс при С,,«С 10... 20 пФ и потребляе-
мой мощности Рэ=1... Ю мВт. Таким образом, их энергия пере-
ключения в несколько раз больше, чем для элементов с простым
инвертором, что объясняется повышенным перепадом ил, а так-
же большими паразитными емкостями из-за включения большого
числа компонентов. Такне элементы выпускаются в виде отдель-
ных МИС, а также используются в качестве входных и выходных
трансляторов в БИС и СБИС.
В некоторых элементах ТТЛ вместо входных МЭТ или диод-
ных сборок используют р-п-р транзисторы, включенные как эмит-
терные повторители (рнс. 2.20). Коллекторной областью этих
транзисторов является общая р-подложка микросхемы. Такой р-п-р
транзистор имеет вертикальную структуру и обеспечивает коэф-
фициент усиления Вр = 5... 10. Входной ток 1°вх данного элемвн-
та оказывается в Вр раз меньше, чем для рассмотренных выше
элементов ТТЛ. Схема, показанная на рис. 2.20, используется в
Б11С ТТЛ как входной транслятор, мало нагружающий выходы
предыдущих микросхем.
Сложнофуикциональиые элементы ТТЛ. Помимо элементов
И—НЕ широкое применение находят созданные на их базе эле-
менты И—ИЛИ—НЕ (рис. 2.21). Элемент содержит k сборок,
87
Рнс. 2.20. Входной транслятор с
р-п-р транзистором на входе
Рис. 2.21. Элемент И—ИЛИ—НЕ
ТТЛ со сложным инвертором
каждая из которых состоит из МЭТ, резистора R1 и транзистора
VT2. Каждый МЭТ выполняет операцию И над входными пере-
менными, параллельное включение транзисторов VT2 реализует
операцию ИЛИ, а сложный инвертор — операцию НЕ. В резуль-
тате на выходе реализуется функция F=4iBiCiV — \/АгВ1Сг\/...
... УАьВьСь .... Элемент И—ИЛИ—НЕ имеет такие же характе-
ристики, как элемент И—НЕ. Подключение каждой дополнитель-
ной сборки увеличивает потребляемую мощность на ДРЭ =
= U„n(Um—2U*)fR\ н несколько снижает быстродействие из-за
возрастания паразитной емкости, подключенной к точке объеди-
нения коллекторов VT2. Максимально допустимое число подклю-
чаемых сборок k=6 ... 8.
Используя описанные в § 2.2 методы синтеза, можно получить
схемы элементов ТТЛ, выполняющих различные функции. В циф-
ровых устройствах широко применяются элементы Исключаю-
щее ИЛИ, реализующие функцию F=AB\/AB= (А\/В) (АуВ).
Так как транзистор, управляемый по базе и эмиттеру, выполняет
операцию Импликация (см. рис. 2.9,в), то токовый граф, соответ-
ствующий этой функции, имеет вид, показанный на рис. 2.22,0.
Используя монтажный ОТ н резисторные ИТ, получаем схему эле-
в> в)
Рас. 2.22. Токовый граф (а) и схемная реализация элемента Исключающее ИЛИ
ТТЛ
88
мента Исключающее ИЛИ (рис. 2.22,ff). Данная схема имеет по-
требляемую мощность, площадь и задержку переключения при-
йизительно такие же, как элемент И—НЕ с простым инвертором,
для повышения помехоустойчивости, коэффициента разветвления
g быстродействия при .работе на значительную емкостную нагруз-
ку в схеме можно использовать сложный инвертор. Аналогично
можно синтезировать схемы различных сложиофуикциональиых
влемеитов ТТЛ.
2.4. ЭЛЕМЕНТЫ ЭМИТТЕРНО-СВЯЗАННОИ
ЛОГИКИ (ЭСЛ)
Элементы ЭСЛ отличаются высоким быстродействием (задерж-
ка переключения менее 1 ис), поэтому они являются в настоя-
щее время основной элементной базой высокопроизводительных
ЭВМ, сверхбыстродействующей контрольно-измерительной аппа-
ратуры и высокоскоростных систем цифровой связи. Различные
варианты элементов ЭСЛ реализуются на основе простейшей ло-
гической схемы — переключателя тока (рис. 2.23,а).
е)
^5 2 23. Переключатель тока (а), его условное изображение (б) хвухъярус-
включение переключателей тока (в)
89
Реализация логических функций с помощью переключателей
тока (ПТ). Если хотя бы на один из логических входов ПТ по-
ступает высокий потенциал [/вх>—Uon, где Uo„ — опорное напря-
жение, подключенное к базе транзистора VT2, то соответствую-
щий входной транзистор VT1 открыт. Транзистор VT2 при этом
закрыт, так как напряжение на его эмиттериом переходе =
= ^Uan~U:j==U’—(U,m+Lib>..)<U’, где U3 = Utx—U' — потен,
циал точки соединения эмиттеров. Ток /о, задаваемый ИТ в эмит-
терной цепи, протекает через левое (входное) плечо ПТ. На вы-
ходе Fo устанавливается низкий потенциал (7°=—hsRi. В правом
(«опорном») плече ПТ ток не протекает и на выходе Л поддер-
живается высокий потенциал U' ~0. Если на все входы ПТ подан
низкий потенциал С/вх<—Uo„, то входные транзисторы VT1 за-
крыты, транзистор VT2 открыт н на выходах и Fi устанавлива-
ются потенциалы [/вь1х о=У‘, JVBuXi = (70. Величина тока /о опре-
деляет логический перепал на выходе ПТ: Uj — IF—=
Таким образом, ПТ функционирует как логический элемент,
выполняющий операции ИЛИ—НЕ, ИЛИ: Fo=Xi\/X2, Fi=xt\/xt,
если в эмнттерной цепи ПТ течет ток заданной величины /о. Ес-
ли же включить в эмиттерную цепь ключ, прерывающий протека-
ние тока (/о = О), то на обоих выходах ПТ при любых значениях
сигналов на входах Xi, х2 установится высокий потенциал САь1хо =
= УВыХ1 = У = 0. При управлении током эмиттернон цепи на вы-
ходах ПТ реализуются функции F0=Y\/X=YX, Ft = Y\/X = YX,
где У= (уЛ/у2\/ ... 'Fym); переменная Х=1, если течет ток /о, н
-Т=0, если ток не течет (/о=0).
Эффективным средством расширения функциональных возмож-
ностей схем ЭСЛ является многоярусное включение ПТ, когда
ток /о для ПТ верхнего яруса задается с помощью ПТ, включен-
ных в нижних ярусах. Схема с двухъярусным включением ПТ
(рис. 2.23,6) реализует на выходах функции
F0 = Y\fX, Fi=Y\/X, F2 = 2\'X, F3 = Z\JX, (2.35)
где X= (WW ... V*n), y= (yiVi'sV - V^n), Z=(ziVzsV -
... \/Zn)—обобщенные переменные. Дизъюнкция переменных
Xi,..., хп осуществляется при использовании в нижнем ярусе ПТ
с п логическими входами либо при включении на входе этого ПТ
эмиттерных повторителей с объединенными выходами (рис. 2.23,e)-j
Дополнительные логические возможности реализуются при обь-,
единении выходов нескольких ПТ в многоярусной схеме иа общем
коллекторном резисторе R1. При этом реализуется операция Мон-
тажное И над функциями F,, Fs объединяемых выходов: W-FtF).
Например, при объединении выходов Fa и F2 двухъярусной схемы
(рис. 2.23,в) реализуется функция
W'=Fof2=(PVX)(?V^) = y^V^V^5’- |
При увеличении числа ярусов возрастают количество и слож-
ность реализуемых функций. Максимальное допустимое число
«0
япусов К» ограничивается заданным значением напряжения пи-
тания (рис. 2.23,в):
[7„п = ХяУпт+Ул-|-Уит, (2.36)
где Нт — падение напряжения на открытых транзисторах в ПТ;
т__падение напряжения на источнике тока. Для обеспечения
высокого быстродействия транзисторы в схемах ЭСЛ работают в
ненасыщенном режиме. Поэтому минимальное значение U„T огра-
ничивается напряжением коллектор—эмиттер транзистора на гра-
нице насыщения £/пт> Птпг=0,8... 1 В. Величина пепепада в мик-
росхемах ЭСЛ обычно составляет П.ч = 0,4 ... 0,8 В. Используемые
резисторные и транзисторные ИТ обеспечивают необходимую ста-
бильность тока, если (1,5 ... 2) Птп. Используя выражение
(2 36), при типовых значениях £/ип=4...5 В получаем, что допус-
тимое число ярусов составляет Хя = 2 ... 3.
Опорное напряжение для верхнего (А-го яруса) выбирается
равным
[/оп»=0,5(и°+1Л) ' (2.37а)
^on(i—1)= 5^оп i—U*. (2.376)
и для каждого последующего яруса на величину меньшее:
Обобщенная структура (токовый граф) трехъярусной схемы по-
казана иа рис. 2.24, где ПТ второго и третьего ярусов отмечены
индексами: ПТ,-, ПТ\. Индекс i = 0 илн 1 указывает выход (Fa или
91
Fi) ПТ первого яруса, к которому подключен эмиттерный вход со-
ответствующего ПТ второго нли третьего яруса, /=0 или I—вы-
ход ПТ второго яруса, к которому подключен соответствующий ПТ
третьего яруса.
На выходах ПТ реализуются дизъюнктивные термы: X, X в
первом ярусе, (^V^o)> (XVi'o). (XVFi). во втором яву-
се, (J\ZPoVZ°o), (XVPoV^o), (Wi'oV^o). (XV^oVA), Ш/
VfiV^i). (WW-Z0.), (^i WiKA/W^'i) в третьем я|
се. Обобщенные переменные X, У, Z представляют собой ди! ь-
юнкции входных переменных, поступающих на соответствуют ie
ПТ. Число таких входов для одного ПТ обычно не превыше
4... 5. Число обобщенных переменных может достигать 2К«—1.
Резистор R1 играет роль ФП (см. табл. 2.1), обеспечивающего
требуемые зпачеиия выходного потенциала <7°. Путем монтаж» го
объединения выходов нескольких ПТ с общим резистором R1 ( >з-
можиые точки соединения обведены на рис. 2.24 штриховой ,
иней) можно получить различные варианты выходных функций
в виде конъюнкции указанных выше дизъюнктивных термов. 1
полняемые функции можно представить в виде обобщенного 1
ражен ия
W = {XV [ Fo V (2%Р% V2°og°o) ]{Уо V (2'oPloV
VX'og'o) ]) {XV [ V (2°:Р°1 V-Z°ig°i) 1 ITiV (ZbpW^ig1,)]} = '
н-
№
ы-
ы-
= Х[У0 (Z°oP°oZ°og%) V Ро (2‘oP'oZ‘og'o) ] V
VX[yi(Zcl,po1Z»1go1)V5’i(^1p,.Z‘ig,1)], (2>)
где р1<, gA — коэффициенты, которые могут принимать значения
О или 1. При различных комбинациях значений p’i, g’i реализу-
ется набор из 28 = 256 функций. Таким образом, трехъярусная <хе-
ма может выполнять 256 различных функций 7 обобщенных пе-
ременных: X, То. Т(, Z°o, Z‘o, Z°i, Z1]. При Уо=Л = Т и Z%=ZL =
= Z°i = Z,I=Z получаем полный набор функций трех переменных
X, Y, Z.
Заданная функция преобразуется к виду (2.38) путем получения иичерс-
ной МДНФ (2в, табл. 2,2) и последовательного выделения обобщенных | пе-
ременных. Для этого на первом этапе с помощью факторизации выдеДяют
обобщенную переменную X—(XiV^iV-): '
где X^fxtx»...), — входные переменные, выделяемые для первого яЦУса'
[TFo], — функции, реализуемые во втором и третьем ярусах. В час1^°-
случае возможны значения или 1. Если же не удается получить V в
виде (2.39а) путем факторизации, то производится разложение функция 1п0Д
знаком инверсия по теореме Шеннона (1.27): 1
r-x.tF.l+i.fW'o], (Фб)
где [IFo] — выражение функции V при х,—0; [Я\] — при к,—!. В кечф'гв<
S2
вМбярается переменная с максимальным рангом *. При этом в обобщенную
Л обменную X входит только одна иеременная X—Ль На втором этапе нолу-
функции [W'o], [W'i] минимизируются и выделяются обобщенные пе-
ременные Ко, второго яруса теми же способами, как и на первом этапе:
(F0]=n(^1)VFo(W), [FJ-MWVJVIW’). (2.40)
Если функции [VJ преобразуются по теореме Шеинона: V
то обобщенные переменные содержат только по одной переменной
yo^XiYi=Xj, в качестве которой выбираются переменные, имеющие макси-
мальный ранг в МДНФ функция [1F<], Когда [1F<] можно представить в виде
дизъюнкции двух обобщенных переменных или их инверсий Zi, эти функции
преобразуются к виду (2.40) с помощью соотношения (1.15):
[F<] = P<V^“F<VF<^i~FiVP<(17j0. (2.4П
Если полученные функции (^{) представляют собой конъюнкции входных
переменных, то (W'^)—и заданная функция реализуется на трехъярусиой
схеме ЭСЛ. В противном случае можно преобразовать аналогичным об-
разом н реализовать их с помощью элементов ЭСЛ, с выходов которых они
будут поступать иа входы ПТ -верхнего яруса.
Для двухъярусных схем ЭСЛ (см. рис. 2.23,в) обобщенная
функция имеет вид
IF= [XV (PoPoV i'ofioJKXV (FiPiVrig.)]=
=X (Fo^ T7g7) yx (Yip, FgT). (2.42)
Эти схемы реализуют 24=16 различных функций трех обобщен-
ных переменных X, Уо. Кь а при У0=У1 = У выполняют полный на-
бор функций двух переменных X, Y. Если подключить к обще-
му резистору R1 выходы ПТ из различных элементов ЭСЛ, то ре-
ализуется конъюнкция функций Wi, ..., выполнявшихся каж-
дым из них: V=W1WS.... При этом для некоторых комбинаций
входных переменных через резистор R1 одновременно протекают
токи /0 нескольких ИТ и уровень U° снижается пропорционально
их числу. Чтобы сохранить одинаковые значения U° при любых
комбинациях переменных, резистор R1 шунтируется диодом, ко-
торый обеспечивает значения Z7°=—17*«—(0,8 ... 0,9) В при любом
числе подключаемых схем, если Для получения мень-
ших значений 1/°=—(0,4 ... 0,6) В резистор R1 шунтируется дио-
дом Шоткн.
Используя обобщенные выражения (2.38) илн (2.42) задан-
ной функции, можно получать ее реализацию в виде трехъ- или
Двухъярусной схемы ЭСЛ, подключая выходы ПТ различных
ярусов к общему резистору R1 (см. рис. 2.24) в соответствии с
Полученными значениями р1,, g1, или pi, g,. Правила подключения
исходов Fo, Г] различных ПТ даны в табл. 2.3 и 2.4.
—
1 Рангом называется число вхождений переменной в прямом или инверсном
К«е в МДНФ функции,
к 93
Таблица 2.3
Подключение выходов ПТ а трехъярусной схеме при различных значениях
коэффициентов рЛ, g*<.
Значевя я Схемная реализация
P>, = g'l=0 Ei — выход ПТ, (второй ярус) и выходы ПТ^ (третий ярус) не подключаются (т е. ПТ>< не используется)
— о 1l- оча II ll_ Jl_ Гг — выход ПТ',- (третий ярус) подключается Fo— выход ПТЪ (третий ярус) подключается Fj — выход ПТ,- (второй ярус) подключается, вы. ходы ПТЛ (третий ярус) не подключается (т. е, ГГП< не используется)
o’O •-!L °- Ъд IIII Fi — выход ПТ (первый ярус) и выходы ПТ| (второй ярус), ПТл (третий ярус) ие подключа» ются (т. е. ПТ(, ПТЛ не используются)
p°(=p'<=l, g°,-g'l=l F,— выход ПТ (первый ярус) подключается, вы- ходы ПТ< (второй ярус), ГТР, (третий ярус) не подключаются (т. е. ПТь ПТЛ- ие используются)
Таблица 2.4
Подключение выходов ПТ в двухъярусной схеме при различных значениях
коэффициентов р<, gt
Значения Схемная реализация
p.=-g<=0 Pi=0, gi=I р. = 1, gi=0 pl-gi=l Fi — выход ПТ н выходы ПТ< не подключаются (ПТ,- не используется) Fj — выход ПТ, подключается Fo — выход ПТ,- подключается F,- — выход ПТ подключается, выходы ПТ< не под- ключаются (ПТ< не используется)
В качестве примере рассмотрим реализацию функции
W=ABDE\/ABDe\/ABCD\/BCE\/CDE. I
Так как факторизацией не удается преобразовать ее к виду (2.38), то нсполь*
зуем теорему Шеннона, прнкив в качестве Xt переменную Е, имеющую ранг 4:
W=E [ABDyABCD] VЁ [ABDVAAC/5 VfiC+CD],
После минимизации получаем [IF,] =ADB\ZABC, [U7o] ~ABD\/bC\JCD. Функ-
цию [№i] преобразуем к виду (2.40) путем факторизация:
^=40(^6) ==(А\/Д)(В\/С), где У1=В\/С; (lPi)=AV^, (>i)s<>-
Для преобразования [VFo] используем теорему Шеннона, приняв
[ Fo] — С (BX/DX/ABD) yC(ABD) =C(B\/D)\/C(ABD), j
где (Г10)- (BVD); (Г%)=ЛВО=А\/б\/0.
В результате получим r=E[C(SVD)VC(A\/SV^)] (А\/^)]*
соответствует выражению (2.41), если принять Х*=Е, Yo = C, Zo=(B\yD)t 21is*.
-(AV5V5), ri-(BVQ. Z‘*=(AyP), = 1, g1o = p1o=g01»P***'
94
рНс 2.25. Токовый граф (о) н схемная реализация (б) трехъярусиого элемента
ЭСЛ
__£11=0. В соответствия с правилами табл. 2.3 проведем соединение выходов
ПТ в обобщенной схеме (см. рис. 2.24), исключив неиспользуемый ПТ‘Ь Полу-
ченный токовый граф (рнс. 2.25,а) преобразуется в электрическую схему, (рис.
2.25Д) путем замены ПТ их схемными реализациями (рнс. 2.23,а), включе-
вия транзисторных ИТ и эмнттериых повторителей на входах инжинх ярусов.
В результате получаем схему элемента И—ИЛИ—НЕ.
Если, преобразуй функцию [W'o] по теореме Шеннона, принять в качестве
Yo=yi переменную D, имеющую такой же ранг 2, как н С, то получим
[r0]=n(CVlB)VJ5(BC)=D(rie)VJ5(re0), где (F*o)-(СуАВ) не является
обобщенной переменной или ее инверсией. Поэтому [И^о] ие реализуется
ПТ'о верхнего яруса, т. е. функция W7 прн таком представлении не выпол-
няется трехънрусной схемой ЭСЛ. Таким образом, в процессе преобразования
заданной функцив следует рассматривать различные варианты выделения пе-
ременных, чтобы найти форму представления, которая дает наиболее простую
схемную реализацию.
Базовый элемент ЭСЛ. Типовой вариант схемы ЭСЛ с одно-
ярусным включением ПТ, выходными эмиттерными повторителя-
ми и транзисторными ИТ показан на рис. 2.26,а. Схема реализует
а) б)
элемент ЭСЛ (а) с источником опорного яапряже-
£*• Л26- Од^ярусный
«НЯ (б)
66
Рис. 2.27. Передаточные характеристики элемента ЭСЛ
операции F0 = A\/B, F,=A\/B, т. е. выполняет функции элемента
ИЛИ — НЕ/ИЛЙ. Передаточные характеристики показаны на
рис. 2.27. Обычно в схемах ЭСЛ используется напряжение пита-
ния отрицательной полярности, поэтому потенциалы всех узлов
также отрицательны. Если потенциалы иа всех входах б'вх<
<—Uон, то транзисторы VT1 закрыты. Потенциал их коллекто-
ров Ук1 = —/БЛ~0, где /Бз= (/‘„-Ь/э )/(B.v+l); 7'н—ток на-
грузки; /э — ток ИТ в эмиттерной цепи повторителя. На выходе
Fo устанавливается высокий потенциал
(/--С7*. (2.43)
Опорный транзистор VT2 открыт и через резистор R1 в его
коллекторной цепи протекает ток Jx — an где a.v = B.v/(B.v +
+ 1)—коэффициент передачи тока. Для современных транзисто-
ров aN~0,98 ... 0,99, поэтому при анализе схем будем считать
a.v=l. Потенциал на коллекторе VT2 Ук2= — (Z0+Zb4)^i~—
где/Б 4= (7Э+/h)/(Bn+1) «S/о- На выходе Ft устанавливается
низкий потенциал
+ У*). (2.44)
Токи, задаваемые транзисторными ИТ: Zo=(l/ra—Ucu—U*)l^2,
/э=(Укп—
Когда потенциал 1/вх становится выше порога переключения
V„----Uoa, (2.45)
открываются соответствующие входные транзисторы VT1 и запи-
рается транзистор VT2. Ток Zo переключается в левое плечо ПТ
и, протекая по резистору R1, обеспечивает снижение потенциала
S6
иа выходе Л> до уровня UBuxo=f7°. Потенциал на выходе F( по-
вышается до уровни U'.
Ограничение на максимальную величину логического перепа-
ла Un определяется из условия ненасыщенного режима работы
транзисторов VT1: UBI max —'— Из ЭТОГО УС-
ЛОВИЯ получим ограничение
= (2.46)
Невыполнение ограничения (2.46) приводит к возрастанию за-
держки переключения из-за накопления значительного избыточно-
го заряда в транзисторах VT1.
Опорное напряжение t/on выбирается равным
—Uoo = 0,5(l/“+il/') =-(0'4-0,5{/в). (2.47)
При этом значения помехоустойчивости составляют (см. рнс. 2.27)
(7п«0,5({/л-Д !/„)={/+„ =£/-„. (2.48)
Ширина области переключения 4Vn« (4... 5)т<рт, где /л» 1,2 ... 1,6.
В диапазоне рабочих температур ДИп«100... 200 мВ.
Для элементов ЭСЛ, используемых в серийных МИС и СИС,
[7°~0,8... 0,9 В, I/1»* 1,7... 1,8 В, Мп==0,8... 0,9 В. Такие же зна-
чения уровней U°, U1 и порога Va обычно обеспечиваются на вы-
ходах н входах БИС ЭСЛ. В этом случае помехоустойчивость при
комнатной температуре и номинальном напряжении питания со-
ставляет иа—300... 350 мВ. Для элементов, используемых во
внутренней структуре БИС ЭСЛ, перепад обычно уменьшается до
С7л~0,4... 0,6 В и помехоустойчивость снижается до (А=100...
... 200 мВ.
Значения уровней U°, U' существенно зависят от температуры.
Из выражений (2.43) и (2.44) получаем
4^(7)=—Д(7*(Т)=0п.Д7, (2.49),
А£/» (7) =Д1/* (7)—Д/о (Т)/?1—7оДЛ1 (7), (2.50)
где Д/0(7) —температурные изменения тока /0. Температурные ко-
эффициенты напряжения U' и сопротивления резисторов состав-
ляют: 0и=1,5... 2 мВ/° С, 0я=(1... 1,5)-Ю"3 1/°С.
Чтобы обеспечить достаточную помехоустойчивость элементов
ЭСЛ при изменениях Т и иш, используются специальные источни-
ки опорного напряжения и смещения. На рис. 2.26,6 показана
схема такого источника, которая состоит из резистивно-диодного
Делителя напряжения Rl, R2, R3, VD1, VD2 н транзисторов VT1,
VT2, работающих как эмнттерные повторители. Схема обеспечива-
напряжения
Uan=_и._/дЛ1 (um—2U') Ri/ (R,+RS+R3),
-----(Ы 17*+7дЯз-----U„„+ U* + (U„-
^^*)Ri/(Ri+R2+Ra),
гДе /д —ток делителя. Чтобы обеспечить выполнение условия
97
(2.47), отношение сопротивлений резисторов делителя ^/(A?,-).
+ /?2 + /?з) =0,5 U„n/(Um—2U*). Обычно выбирают значения
4/нп—47СМ1>2П* — 1,5 ... 1,6 В, чтобы обеспечить необходимую ста-
бильность тока /(,. Один источник может обслуживать несколько
(до 5 ... 10) элементов ЭСЛ.
При использовании данного источника 4/оп зависит от темпе-
ратуры и напряжения питания почти так же, как уровни U°, U'.
При колебаниях Т и Um значения U'—(ЛП = 4ЛП и — Uon—Ua=sU+a
изменяются относительно мало, т. е. помехоустойчивость сохраня-
ется на достаточном уровне. Используя данные в этом разделе
выражения, можно показать, что изменения Un« U~a~ U~a состав-
ляют
A t/„ (Т) = —26г A W (+ Яз) = —6п АТПл/ (П„„—2 U-),
(2.51)
, SUa(U иП) = ЕцП нц7?1/ (Ri + ==0,5епП нп(7 п/ (4711П—2U*).
(2.52)
При ДГ = 50°С и еп = 0,05 изменения помехоустойчивости
— 20 мВ, ДПп(Пнп) =30 мВ для элемента, имеющего Пл = 0,8 В,
47,01 = 5 В. Входной ток прн UBX = Ul
Р„~1о/1(В»+1), (2.53)
где I—число входов элемента, на которые подан потенциал U'.
При 4/вх = П° входные токи /°Вх~0.
Максимальный ток /'нтох определяется исходя из допустимого
снижения уровня U1 при подключении нагрузки: ДС/'доп^ДПк^
= 1'nmaxRil{Bmin+ 1), где Bmin— минимальное значение коэффи-.
ниента усиления Вк в рабочем диапазоне температур. Используя
(2.38), где принимаем 1=1, определяем коэффициент разветвлв,
ния на выходе
А4 = />„ max/Вах max — Д4/*доп {Bmin “Ь 1) oRi —
(2.54)
Как показывают оценки, элементы ЭСЛ обеспечивают значения
М>10... 20.
Потребляемая элементом мощность
Р. -= U„ Z. = U„ (/„ + 2/э) - U„ /0 (2 + х)/х, (2-55)
где х = /о//э- Номинальное значение Um обычно составляет 4,5
или 5,2 В, хотя в ряде случаев используется пониженное напря-
жение— 4Лш = — (2... 3) В. Иногда к пониженному напряжению
Lf„a подключаются только эмиттерные повторители.
Чтобы оценить задержку переключения, рассмотрим переход-
ные характеристики элемента (рис. 2.28). При изменении потен-
циала на входе элемента от уровня Явх = 4/° до I/1 открывают^
входные транзисторы VT1, потенциал их коллектора уменьшает
ся: UK, = — IoRiO—е-‘/тк), где тк = Л1С|. Емкость С, на коллектор
рс транзисторов VT1 является суммой емкостей коллекторных п
98
Рис. 2.28. Временные диаграммы переключения элемента ЭСЛ
реходов транзисторов VT1 н VT3, паразитной емкости Сщ соеди-
нений и изоляции, а также емкости С2, пересчитанной ко входу
эмиттерного повторителя (база транзистора VT3):
С, = (Л1 +1) Ск + СП1 + С2/ (В n +1)
Выходная емкость С2 состоит из емкости нагрузки Си и паразит-
ной емкости Сй соединений и изоляции: С2=Сц+СП2.
Так как величина тк достаточно мала, то при значительной
емкости нагрузки Си потенциал иа выходе Ft, не успевает следо-
вать за уменьшением uki, и транзистор VT3 запирается. При этом
Уменьшение ивмо происходит вследствие разряда выходной ем-
кости С2 током эмиттерного повторителя 1э : uamo=Ul—
унижение 1/ВЫ10 до порога переключении происходит за время
«с => С, (U'~ иоп)//э = 0,5С, t/J/э - 0,5С2 (W- (2.56)
^°гДа иВЫ10 достигает значения U°, напряжение на эмнттерном
еРеходе VT3 становится равным uki—hbi«o=—АЛ—t/°=U*,
99
и транзистор VT3 открывается. На входе устанавливается потен-
цпал «ВИхо = П°.
При изменении входного потенциала от уровня иВ1 = П° до У1
транзисторы VT1 запираются н потенциал иХ! возрастает вслед,
ствие заряда емкости С1 через резистор R1-. иХ1 =—I0Rie~‘ixK, Че-
рез открытый транзистор VT3 изменения «к: передаются на вы-
ход схемы. Потенциал иВыю увеличивается до уровня Ип =—Uaa
за время нарастания
^н=тк =тк1п2яз0,7тк. (2.57)
Задержки переключения элемента приближенно равны: /о.'зЯг
^tn, — Для более точных оценок необходимо учитывать
собственные задержки переключения транзистора тт, влияние со-
противления его базовой области гБ . При этом для расчета за-
держек можно использовать выражения
^'^2гт + гвС2/Вк + 1„; (2.58)
£>’ = 2тт + гБ (Ск +Сэ) + С (2.59)
Отметим, что задержка ?•', возрастает при увеличении числа вхо-
дов Л1, так как прн этом растут емкость С, и соответственно вре-
мя нарастания tB.
Средняя задержка переключения
Гэ=то+(0,350,-1-0,25xG)/?i, (2.60)
где то = 2тт + О,5 гБ (Ск + Сэ+C2/BN)— составляющая задержки,
определяемая собственными параметрами транзисторов. Прн ти-
повых для серийных микросхем ЭСЛ параметрах /т = 2 ... 3 ГГц,
в =0,5... 1 кОм, Ск~Сэ «=0,05 пФ получаем то = 0,1 ...0,2 нс. За-
держка переключения составляет G=>1 нс при Г’э = 5... 10 мВт,
С„ = 5 ... 10 пФ.
Энергия переключения определяется из выражения
Л„= и„„ил (0,35Ci + 0,25kC2) +т0Рэ. (2.61)
Используя (2.61) и (2.55), нетрудно из условия <Mn/dx = 0 найти
оптимальное значение х, прн котором Ап минимально;
Копт» 1,6<2'62)
Часто в элементах ЭСЛ используются резисторные ИТ. Да»
таких схем справедливы результаты проведенного анализа, если
принять
/о« (26/*)/7?'г, 1 э « (Ua„-U')IRf3,
где R's, R\—сопротивления резисторов, включенных в качеств»
ИТ - чСЛ
Для расширения логических возможностей элементов г*-'
широко используются Монтажное ОТ для объединения выход
нескольких элементов (см. рис. 2.18). При этом выполняется Д
полнительная логическая операция Монтажное ИЛИ: *
= FiVAV > где Ft— функции, реализуемые на выходах обтАД
100
Няемых элементов. Транзисторы эмиттерных повторителей в эле-
ментах ЭСЛ часто делаются многоэмиттерными, чтобы путем
различного объединения выходов (эмиттеров) можно было полу-
чить несколько дополнительных логических функций.
Варианты базовых элементов. В микросхемах ЭСЛ часто при-
меняются различные варианты базовых элементов, дающие улуч-
шение некоторых параметров.
В ряде случаев используются элементы переключательно-то-
ковой логики' (ПТЛ), которые представляют собой элементы
ЭСЛ без выходных эмиттерных повторителей (рис. 2.29,а). Такой
элемент аналогичен рассмотренному выше ПТ. Его передаточная
характеристика дана на рнс. 2.29,6. Прн С/М=С/' транзисторы
VT1 в элементе ПТЛ оказываются в насыщении, так как
УБ1 = У‘«0>УК1 = £/»«-/(Л1=— Uя.
Если величина перепада. достаточно мала (С/л<0,5 ... 0,6 В), то
транзисторы работают в квазинасыщенном режиме: 8« 1,001 и
менее. При этом насыщение транзисторов VT1 практически не
влияет иа быстродействие элемента. Задержка переключения эле-
мента ПТЛ
ГзЯйТт+О^.С.даО.ТС.С/л/Уо, (2.63)
где С1=МСк + СП1 + Св — общая паразитная емкость, подключен-
ная к коллекторам VT1. Прн малых значениях Сн элементы ПТЛ
имеют меньшую задержку t3, чем элементы ЭСЛ, при одинаковом
потреблении мощности. Однако при значительной емкости Св эле-
менты ЭСЛ оказываются более быстродействующими. Элементы
ПТЛ имеют также меньшнн коэффициент разветвления W=
~ АС/'допЛпкп/С/л.
f)
(0) я его передаточная характерно
а)
Рис 2 29. Элемент ЭСЛ с гистерезисом
тика (б)
LOgjc лятеРатУРе этж элементы получили название Current—Mode
101
Для увеличения помехоустойчивости элементов ПТЛ можно
ввести отрицательную обратную связь, подключив базу опорного
транзистора VT2 (вместо источника напряжения — 17оп) к инвер.
тирующему выходу F, (штриховая линия на рис. 2.29,а). При этом
порог Vn=l7Buxi изменяется при переключении элемента и на пере-
даточной характеристике появляется гистерезис (штриховая линия
на рис. 2.29,6). Ширина петли гистерезиса Ur оказывается на
100 ... 150 мВ меньше логического перепада U„. Помехоустойчи-
вость возрастает приблизительно вдвое: U+n= У~п~0,5(йл + Уг).
Однако во столько же раз увеличивается задержка переключения.
В качестве разновидности ПТЛ можно рассматривать элемек-
ты непороговой логики (НПЛ), которые не содержат опорного
транзистора (рис. 2.30,а). В результате элемент не имеет четко
выраженного порога переключения на передаточной характерис-
тике (рис. 2.30,6) и его помехоустойчивость составляет всего не-
сколько милливольт. Логические уровни элементов НПЛ:
Величина перепада должна быть С7л<0,5 ... 0,6 В, чтобы транзис-
торы VT1 оставались в квазинасыщеином режиме при O'BX = U1.
При 1/вх = 17° транзисторы должны запираться. Для этого напря-
жение питания должно быть Um^U' + ил~ 1,2 ... 1,4 В. Измене-
ние потенциала на выходе элемента НПЛ начинается уже при
небольших изменениях входного сигнала, поэтому задержка пе-
реключения в логических цепях из таких элементов оказывается
в несколько раз меньше, чем при использовании элементов ЭСЛ,
ПТЛ. Емкость, шунтирующая резистор в эмиттерной цепи, слу-
жит для ускорения включения транзисторов. В цифровых уст-
ройствах элементы НПЛ используются совместно с элементами
ПТЛ, обеспечивающими требуемую помехоустойчивость.
Элементы ЭСЛ со стабилизацией уровней и порога имеют по-
стоянные значения Ua, Vх и lzn в диапазоне рабочих температур
и напряжений питания. Стабилизация этих параметрон обеспечи-
вается благодаря включению дополнительной термоко.мпепсирую-
Рис. 2.30 Элемент непороговой логики
на (6)
102
Ю
(а) н его передаточная характеристи-
щей цепочки R4, VD1, VD2 между коллекторами транзисторов
„ерсключателя тока (рис. 2.31,а) и использованию специальной
схемы источника напряжений Uow Ucu (рис. 2.31,6). Значения
„ровней на выходах элемента
b-. = -U‘—Уд/?,, £/«=—£/*—(У0—/д)Л1, (2.64)
..е /д — ток, протекающий через цепочку R4, VDI, VD2, в кото-
рой R4~RR
Чтобы определить значения /0, von, UCK, рассмотрим работу
источника напряжений. Ток в цепи Rl, VT1, R2, VT4, R4
где /до, /эо — тепловые токи диода VD1 (транзистор в диодном
включении) и эмиттерного перехода транзистора VT 1\ 1эа14да =
= (5э/5л); Зэ, — площади эмиттерных переходов транзистора
VT1 и диода VD1. Сопротивления резисторов R2, R4 в этой цепи
выбираются равными: R2=R4. Отношение токов I2JI1 определяет-
ся сопротивлениями резисторов R2, R3: /1//2 = /?з//?2- Используя эти
соотношения, получаем
-Уоп = -[/*—/,/?<=—[/‘—ди, (2.65)
-гл„=-[/ип+1/*+/2/?з=-*Ло+//*+дг7, (2.66)
ДУ = ЛЯ* - /1 Ra = IiR,=‘ 1п(-^7 (2.67)
Чтобы обеспечить независимость значений Uon, Ucu от темпера-
туры (dUoa/dT = dUai/dT = 0), необходимо выполнить условие
dU'/dT=ev=—цмт =—ьи/тя,
где ТП = 293К (нормальная температура). Выполнение этого усло-
вия достигается выбором соответствующих значений Ri/Ri, Rz/Rt,
$э /S-. Например, при типовом значении Ои ——1,7 мВ/°С для
Р f)
Элемент ЭСЛ со стабилизированными уровнями (о) и источник опор-
напряжения (б)
103
компенсации температурных изменений U* необходимо иметь
Л(7.~0,5В. Если т<рт = 25мВ при Т = Т„, то компенсация будет
обеспечена при 5Э/5Д = 3, 7?2/Лз = 4, Л2/Л1 = 8. В результате достц.
гается стабильность порога переключения элемента в диапазоне
рабочих условий Уп = — Uoa=/=f(T, Utm).
С помощью (2.66) определим ток
/о= (£/ип—<Лм—= ДУ/Т?2. (2.68)
Ток /д связан с 1а соотношением /Д(Л1 +/?<) + U‘ = (/0—I^Ri, где
Rt=Rt. Используя (2.64) и полученные выражения токов /0, /
определяем уровни
L/o = _ 4l/*/3— 2\U (R,IRi)!3,
U'=—2U*f3—MJ(Rr!R2)/3,
(2.69)
(2.70)
величина которых не зависит от напряжения Uinl. Прн увеличе-
нии температуры величина U* уменьшается, а Д17 возрастает. Вза-
имная компенсация их изменений, т. е. dU1 (dT = dU°/dT = 0, будет
достигнута, если выбрать отношение сопротивлений RJR1--2. Прн
Д1/~0,5В значения уровней —1,7...—1,8В, 17'а:—0,8...
...—0,9 В сохраняются постоянными в достаточно широком диа-
пазоне температур (—30 ...85° С) и напряжений питания (С7МП=
= 4... о В).
Во избежание значительных искажений при передаче сигна-
лов, имеющих крутые фронты (/ф^1 нс), соединение микросхем
ЭСЛ часто осуществляется согласованными линиями связи (по-
лосковые линии, мнкрокабели), имеющими волновое сопротивле-
ние го = 50 или 75 Ом (реже 25 или 150 Ом). В этом случае вмес-
то резисторных или транзисторных ИТ в выходных эмиттерных
повторителях включается внешний согласующий резистор с со-
противлением (?с = г0 на конце линии (см. рис. 2.31,а). При этом
ток эмиттерного повторителя
/, = /.ЫХ = (l/вых— U3„)/Re,
где 17Вых = 5'° или U' в зависимости от состояния элемента. Дл*
уменьшения тока /3 и потребляемой мощности, определяемой вг»
ражением (2.55), резистор /?с обычно подключают к пониженно»
му напряжению— = —2 В. При этом токи Л = /Г,их~ Ю ... 20 мА
и мощность, рассеиваемая па выходном транзисторе и резистор*
7?с, составляет десятки милливатт. Таким образом, согласовали*
линий связи требует значительных затрат мощности.
Сложнофункци<Ж1.1ьные элементы ЭСЛ и ПТЛ наиболее рт
фективно реализуются путем многоярусного включения ПТ. “
выходах двухъярусного элемента можно получить четыре разли*
ные логические функции, для реализации каждой из которых I*
требовалось бы использовать два одноярусных элемента. Поэт*
му логические возможности этого элемента приблизительно в
раза больше, чем одноярусного. Логические возможности трех*
ярусного элемента в принципе в 8 раз шире, чем одиояруенр^
Однако использовать одновременно все логические возможно1
ID4
'элемента удается редко. Как показывает практика, в реальных
цифровых устройствах один двухъярусный элемент в среднем за-
меняет 3—4 элемента ИЛИ — НЕ, а трехъярусный — 5—6 элемен-
тов-
Методика проектирования многоярусных сложнофуккциональ-
ных элементов описана выше на примере элемента И—ИЛИ—НЕ
(см. рис. 2.25,6). Их потребляемая мощность
Р3 = (Л> -М/3 + т'1'э),
где I — число реализуемых функций, т. е. выходных эмиттерных по-
вторителей; т' — число переменных, поступающих на нижние яру-
сы, т. е. входных эмнттериых повторителей. Отношение токов х =
— определяется выражением (2.62). Входные повторители
служат для снижения уровней IP, U‘ на величину У*, чтобы избе-
жать насыщения транзисторов ннжних ярусов. Объединение вы-
ходов повторителей используется для реализации дизъюнкции пе-
ременных, поступающих на ннжнне ярусы (см. рис. 2.25,6). Ток
этих повторителей обычно составляет Га=0,25 ... 0,35 /о-
Прн поступлении сигналов на входы верхнего яруса задержка
переключения i3..' будет такой же, как для одноярусного: />.в = <ч,
где t3 определяется из выражения (2.60). Если переключающие
сигналы поступают на нижние ярусы, то задержка будет больше:
А.нХзл- Увеличение задержки связано с перезарядом паразитных
емкостей, подключенных ко входу ПТ нижнего яруса и к коллек-
торам транзисторов этих ПТ. В результате /8.и оказывается на
25 ...30% больше, чем /З.в.
При проектировании сложнофункцнональных элементов ЭСЛ,
ПТЛ можно использовать различные варианты их схемной реа-
лизации. Рассмотрим некоторые из них на примере элемента Ис-
ключающее ИЛИ. Исходную функцию можно преобразовать к
виду (2.42): W=AB\ZAB^A(B)\/A(B), где А=Х, B^Y0=Yt,
Po — gi = l, gi=pi = 0. Используя табл. 2.4, определяем необходимое
подключение выходов ПТ к общему резистору Я1. В результате
получаем двухъярусный элемент ЭСЛ (рис. 2.32,а), где исполь-
зуются транзисторные ИТ.
Другой вариант реализации элемента получим, представив
Функцию в следующем виде: IF=ABVAB—(AVB) (A\/B)—FtF2.
Функции Fi, Fa реализуются на неинверсных выходах одноярус-
ных элементов ЭСЛ и ПТЛ. Монтажное объединение коллекторов
опорных транзисторов дает конъюнкцию этих функций (Монтаж-
ное И). Опорные транзисторы VT2 обоих элементов имеют при
этом общие базу и коллектор, так что нх можно интегрировать в
один двухэмнттерный транзистор. В результате получаем схему
элемента Исключающее ИЛИ (рис. 2.32,6), где использованы ре-
зисторные ИТ.
Третий вариант получим, преобразовав функцию к виду W—
^АБуАВ= (А\/В) (А\/В) =Ft\/Fa. Функции F, и Fa реализуются
На инверсных выходах одноярусных элементов ЭСЛ. Монтажное
108
Рис. 2.32. Варианты реализации элемента Исключающее ИЛИ на базе ЭСЛ
соединение выходов эмиттерных повторителей обеспечивает конъ-
юнкцию и F2 (Монтажное ИЛИ). В результате получаем схему
элемента Исключающее ИЛИ (рис. 2.32,в).
Сравнение полученных схем показывает, что при одинаковых
значениях 10 и Um одноярусные элементы (рис. 2.32,6, е) потреб-
ляют в 1,5 раза большую мощность, а двухъярусный элемент
(рис. 2.32,а) имеет повышенную задержку переключения (на 20 ...
...30%). Минимальную площадь на кристалле занимает схема на
рис. 2.32,6, максимальную — схема на рис. 2.32,а. Одноярусные
элементы могут работать при Г/ип^2,5 ... 3 В, двухъярусный — при
С/ип^З,5 ... 4 В. В зависимости от предъявляемых требований в
цифровых устройствах можно использовать тот или иной вариант
элемента Исключающее ИЛИ.
2.5. ЭЛЕМЕНТЫ НА КОМПЛЕМЕНТАРНЫХ
МДП-ТРАНЗИСТОРАХ (КМДПТЛ)
В элементах этого типа используются МДП-транзисторы допол-
няющих типов проводимости (комплементарные), т. е. с п- и р-ка-
налами. Совместное включение комплементарных транзисторов по-
зволяет реализовать логические схемы, практически не потребляю-
106
щие мощность в статическом режиме. Поэтому микросхемы
КМДПТЛ прн малых и средних частотах переключения имеют иа
2... 3 порядка меньшее энергопотребление, чем микросхемы ТТЛ,
ЭСЛ- Элементы КМДПТЛ обеспечивают приблизительно такую
же задержку переключения, как элементы ТТЛ. Микросхемы это-
го типа широко применяются в цифровой аппаратуре среднего и
высокого быстродействия, особенно при наличии ограничений на
потребление мощности из-за ограниченности энергоресурсов нлн
необходимости обеспечения заданного теплового режима.
Базовые элементы КМДПТЛ. Анализ характеристик элементов
КМДПТЛ проведем на примере инвертора (рис. 2.33). Когда по-
тенциал на входе Пвх = 173цп<Иоп — порогового напряжения от-
пирания /i-канального транзистора VT1, этот транзистор закрыт.
Напряжение затвор-исток транзистора VT2 при этом /7ЗИР =
= (б'вх—Пип)<Пор, где ПорСО— пороговое напряжение //-каналь-
ного транзистора. Транзистор открыт и работает в крутой области
сток-истоковон характеристики Ic=f(Ucn)- Остаточное напряже-
ние на МДП-транзисторе в этой области приближенно определя-
ется из выражения
^ост = /с/&(Пзи-^). (2.71)
где b, Uo — удельная крутизна и пороговое напряжение. транзис-
тора (п- или р-канального). Так как через транзисторы VT1 и
VT2 ток не протекает (/сп=/ср = 0), то ЙОСтр = 0 и на выходе ус-
танавливается высокий потенциал Ul = Um (рис. 2.33,6). Когда
потенциал па входе увеличивается до уровня 17вх=Уоп, открыва-
ется транзистор VT1. В схеме начинает протекать ток стока тран-
зисторов
/ср = /снп = Ьп(ПЕХ-1/0„)2, (2.72)
где /сн — ток насыщения; Ьп — удельная крутизна л-канального
транзистора VT1. Падение напряжения на р-канальиом транзис-
торе 0ОСТ р увеличивается, но пока транзистор VT2 работает в
крутой области характеристик, уменьшение уровня U1 незначн-
Рис. 2 33 Инвертор на комплементарных МДП-траизисторах (а), его переда-
точная характеристика и зависимость тока питания от входного напряжения (6)
107
тельно. При дальнейшем увеличении U„x транзистор VT2 попада-
ет в пологую область характеристик, когда его ток стока 1Ср до-
стигает значения тока насыщения р-канальпого транзистора:
7сн р = 5р (Уив + Уо р)г. (2.73у
Падение напряжения на транзисторе VT2 возрастает, а потенци-
ал Увых падает. Значение Увх, равное порогу переключения
определяем из условия /ср = /снр, используя (2.72) и (2.73):
= [Uon + (Цш + Ц>р)]/( 1 + (2-74>
После переключения транзистор VT1 работает в крутой области
характеристик и потенциал на выходе Увых = Уостп. Когда потен-
циал Увх достигает значения Ут + Уор, запирается транзистор
VT2 и на выходе устанавливается потенциал У° = 0.
При проектировании микросхем стремятся обеспечить b
«1. При этом Уп==0,5(Уип+Уол+Уор) Абсолютная величина по-
роговых напряжений Уо„, | Уор| уменьшается прн возрастании
температуры с коэффициентом б,.-—— (1 ...2) мВ/° С. Однако вели-
чина Уп слабо зависит от температуры, так как определяется раз-
ностью этих абсолютных величии. Соответственно слабо зависит
от температуры и помехоустойчивость:
У+.|=Ул, У-„=Уяп-Уп. (2.75}
При типовых значениях Уо„<« | Уор| = 1 ... 1,5 В помехоустойчи-
вость У 'п, У_п схем КМДПТЛ составляет более 1 В, т. е. сущест-
венно больше, чем для элементов ТТЛ, ЭСЛ.
Напряжение питания определяется из условия УИп>Уоч—У»р-
и для современных микросхем КМДПТЛ составляет обычно Уип=
= 5 В. При таком выборе Уип элементы КМДПТЛ по значениям
логических уровней У0, У и порога переключения Vn оказывают-
ся совместимыми с элементами ТТЛ н могут вместе работать в-
цифровых устройствах без промежуточных трансляторов.
Так как /°вх = /'вх~0, то обеспечиваются высокие значения ко-
эффициента разветвления N (несколько десятков), которые огра-
ничиваются токами утечки и снижением быстродействия при под-
ключении большого числа элементов-нагрузок.
Ток питания /п п мощность потребляются схемой только в об-
ласти переключения при входных напряжениях Уоп<Увх< (Уил—
—УОр), когда через схему течет сквозной ток /п = /сп = /ср (см.
рис. 2.33,6). Максимальное значение /п можно определить с по-
мощью выражения (2.72) или (2.73) при УВХ = КП:
/пт«х= [ (Унп-Уо » + Уо р)/(1 + f bp/bn) ] ’•
В статическом режиме, когда УВых=У° или У1, ток питания опре-
деляется только обратными токами изолирующих р-п переходов,
истока и стока и токами утечки по поверхности диэлектрика. ПрЯ
нормальной технологии изготовления микросхем эти токи весьма
малы (менее 10~8 А). Поэтому можно считать /°п=7,п=0 и по-
требляемая мощность Ра=0.
ID8
Параметры bn, br, Uon, Uop, от которых зависят характеристи-
ки элементов КМДПТЛ, определяются электрофизическими пара-
метрами МДП-транзнсторов; l>=0,5^(V»/Li)/d*(l+i)), Uo=^'o+'i
+Л^пи> где И — средняя подвижность носителей в канале; ед,
— диэлектрическая проницаемость и толщина подзатвориого
диэлектрика; —отношение ширины канала к его длине;
[j'o — пороговое напряжение при разности потенциалов между
подложкой н истоком Uпи= 0. Величина р. зависит от физическо-
го состояния поверхностного слоя полупроводника, в котором об-
разуется канал, и величины электрического поля. Для современ-
ных микросхем КМДПТЛ обычно jin=200... 400 см2/В-с, р,Р=
= 100...200 см2/В-с. Коэффициент влияния подложки г|-
= (Нд/ед)/ (O,5eo9iVn)/(t/IW+20), где АГП, so—концентрация при-
месей и диэлектрическая проницаемость подложки; Ф=ф1п(Я4
Ni«2-1О10 см-3—собственная концентрация носителей. В
микросхемах КМДПТЛ подложки л-канальных транзисторов
обычно подключают к «земле», а подложки р-каиальных — к на-
пряжению питания. В этом случае )£/пи=0, а типовые значения
параметров для р-канальных транзисторов составляют ц? = 0,5...
... 1, Uop = U'op= 1 ... 1,5 В, для л-каиальиых Г|Я»1...2, Uon^
= 1/'оп = 0,8... 1,2 В. Переходные характеристики показаны на рис.
2.34. При поступлении на вход положительного перепада напря-
жения и1 = иш транзистор VT2 запирается, VT1 открывается. Па-
Рис 2.34. Временные диаграммы переключения элемента КМДПТЛ
109
разнтная емкость Сп, подключенная к выходу, разряжается током
/сп транзистора VT1, который определяется из выражения (2.72)
при 17вх=^Ип- Выходной потенциал падает: иВых(0 =
/сп (t/Ca) ~ Uun— (//тп) (/Лш— Уо„), где tn — Cn/bn (UHa—^оп) • Зна-
чение иВЫх= Vn достигается за время
U-»=Tn (£7Ип—Vn)/(£У11П—Уon) (2.76а)
При иВы1=5((Лп—Uon)/(1 +т]п), где ц„ — коэффициент влияния
подложки, транзистор VT1 переходит в крутую область характе-
ристик. Ток icn и напряжение ^зых уменьшаются до нуля.
При поступлении на вход отрицательного перепада потенциала
транзистор VT1 запирается, VT2 отпирается. Емкость С„ заряжа-
ется током /сн р транзистора VT2, который определяется из выра-
жения (2.73) при //Вх = 0. Выходной потенциал нарастает:
Ивых(/) = (//тр) (Пип-1-/Л>₽), где Тр = Сп/Ьр(ПИп+ПОр), достигая зна-
чения «BHx=Vn за время
hb'^XpVv/fUm+Uop). (2.77а)
При Ubux^I/bh—(nm+ Уор)/(1 +т|г) транзистор VT2 переходит в
крутую область характеристик. Ток /ср уменьшается до нуля, а по-
тенциал «вых стремится к значению U,ln.
Емкость Сп включает емкости областей стока Ссп, Сср, про-
ходные емкости затвор — сток Сзп, СЗР, емкости Сч металличе-
ских соединений и нагрузки Си: Сп= (Ссл + Сср) 4-2(Сзп4-С3 р) +
+ С„4-СВ, где коэффициент 2 отражает влияние эффекта Милле-
ра1.
Чтобы получить близкие значения задержек Л1!г/|'°3, тран-
зисторы в схемах КМДПТЛ проектируются таким образом, что
обеспечивается Tn~Tp, bn~bp. Это достигается соответствующим
выбором размеров п- н р-канальных транзисторов:
Рп Х^к п//-х п ) = Цр(^7кр/Х-кр)-
Следует отметить, что уменьшение логического перепада U., в
элементах КМДПТЛ не дает повышения быстродействия. Так как
постоянные времени тп,р = Сп/Ьп,р(/Лп—|ПОп,р|), то уменьшение
U.-\ = Um приведет к возрастанию задержек переключения.
Так как подвижность носителей ц зависит от Т, то аналогич-
ную температурную зависимость имеет удельная крутизна: Ь(Т) =
= ЬЯ/(Т/Тв)3'2, где Ьв—значение крутизны Ь„ или Ьр при нормаль-
ной температуре Т„ = 293 К (7 и 7И в ° К). Соответственно посто-
янные времени тп~Ьп, тр~Ь₽ увеличиваются при повышении Т.
Таким образом, быстродействие элементов КМДПТЛ возрастает
прн снижении Т. Поэтому уменьшение рабочей температуры яв-
ляется одним из перспективных путей повышения их быстродей-
ствия. Так, при 7 = 77 К (температура кипения жидкости азота)
задержки переключения уменьшаются более чем в 2 раза по срав-
нению с Т„.
1 Повышенное влияние проходной емкости транзисторов из-за противополож-
ного изменения потенциалов на ее выводах.
ПО
Для более точного определены значений (,*« в цепи элементов
КМДПТЛ необходимо учесть, что входные напряжения поступают с выходов
предыдущих схем и длительности их нарастания и спада сравнимы с величи-
нами задержек (см. рис. 2.34). При этом токи 7с», !аг имеют конечное времи
возрастания, задержки переключения увеличиваются. Таким образом, р-каиалъ-
ный транзистор предыдущего элемента определяет скорость нарастания тока
н соответственно время задержки 61,0 в исследуемом элементе. Задержка
t/.1 зависит от скорости нарастания тока 1сг, которая определяется «-каналь-
ным транзистором предыдущего элемента. В результате получаем
т'э), <»•*— т'«), где т'р, т'« — постоянные времени предыдущего
элемента. Более точные аналитические выражения для определения (а"’1, /1111
оказываются весьма сложными, и расчет задержек лучше производить числен-
ными методами с помощью ЭВМ. Для приближенной оценки задержек иере-
ключення в цепи элементов можно использовать выражения
(2.766)
W>' = b=T,₽„/(₽„-₽„), (2.776)
где tc — времена нарастания и слада, полученные путем лилейной аппрок-
симации зависимостей uBUZ(i) до значений мвмх=С/»н и «№=0 соответственно.
Прн данной оценке считается, что переключение следующего элемента начи-
нается, когда заканчиваются переходные процессы на выходе предыдущего.
Значения средней задержки элементов в цепи 1а—0^ (/.“1+i.’-°), полученные
с помощью выражений (2.766), (2.776), приблизительно вдвое превышают зна-
чения, даваемые выражениями (2.76а), (2.77а). Как показывают эксперимеи*
тальные исследования и расчеты на ЭВМ, этот способ оценки дает несколько
завышенные значения t, (обычно на 20 ...30%).
В современных цифровых БИС, где используются транзисторы
с длиной канала 1кп=ькр = 1,6... 2 мкм, элементы КМДПТЛ обес-
печивают t3=2... 3 нс, т. е. имеют приблизительно такое же быст-
родействие, как элементы ТТЛ.
В процессе переключения в схеме протекают сквозной ток
/сп=/ср, когда одновременно открыты транзисторы VT1 и VT2, и
ток /3 заряда емкости Си. Так как сквозной ток протекает отно-
сительно короткое время, то основная часть мощности переклю-
чения расходуется на перезаряд емкости С„. В течение одного пе-
риода переключающих сигналов емкость Сп заряжается до потен-
циала Um, т. е. средний ток заряда Л.ср-^тСпЛп, где /п —дли-
тельность периода переключающих сигналов. Динамическая по-
требляемая мощность Рд=1/ип/э.ср определяется из выражения
(2.9). При высоких частотах переключения (/«=10 МГц) и зна-
чениях Сп>1 элементы КМДПТЛ потребляют мощность в едини-
цы милливатт и более, т. е. столько же, сколько элементы ТТЛ.
Поэтому применение элементов КМДПТЛ особенно перспективно
в БИС, где обеспечиваются малые значения Сп^ 1 пФ. При сред-
них частотах переключения (/п = 1 ... 10 МГц) мощность, потребляе-
мая элементом КМДПТЛ в БИС, составляет менее 10... 20 мкВт,
что значительно меньше, чем для элементов других типов.
111
Для реализация различных логических функций используется
параллельное и последовательное включение р- и п-канальных
транзисторов, работающих в качестве ТК (см. рнс. 2.9,г, д), ко-
торые переключаются сигналами противоположной полярности.
Параллельно-последовательное соединение п-канальных транзис-
торов реализует логическую функцию Fn в ннверсно-днзъюнктив-
иой форме 2в (см. табл. 2.2), а параллельно-последовательное со-
единение р-канальных транзисторов — функцию Fp в дизъюнк-
тивной форме 1а (см. табл. 2.2). При соединении выходов цепей,
составленных из п- и р-каиальных транзисторов, получаем эле-
мент, выполняющий заданную функцию F — Fn—-F7,. При любой
комбинации входных переменных в этом элементе не протекает
ток питания, так как транзисторы различного типа проводимости
всегда находятся в противоположных состояниях (открыт — за-
крыт), как в КМДПТЛ-инверторе.
В качестве примера рассмотрим реализацию функции F=Fn =
=А\/В\/С, которая выполняется с помощью параллельного вклю-
чения ТК на л-канальных транзисторах, иа затворы которых по-
даются переменные А, В, С (рис. 2.35,а). В дизъюнктивной форме
эта функция имеет вид F=Fp=aBc и выполняется последователь-
ным включением ТК на р-канальных транзисторах (рис. 2.35,г).
Рис. 2.35. Токовые графы (а г) и схемы элементов ИЛИ -НЕ (д), И- НЕ (е)
КМДПТЛ
е)
112
[Соединив входы цепей, реализующих эти функции Fn и Fp, полу-
чим элемент ИЛИ — НЕ КМДПТЛ (рис. 2.35,6). При любых зна-
чениях А, В, С, в схеме не протекает ток, так как оказывается за-
крытым либо один из транзисторов VT2, либо все транзисторы
yj-j Таким образом, в статическом режиме этот элемент ие по-
требляет мощность: Р8=0. Аналогичным способом нетрудно син-
тезировать элементы И — НЕ (рис. 2.35,е), соединив параллель-
нуЮ цепь из р-канальных транзисторов (рис. 2.35,6) и последова-
тельную цепь из л-канальных транзисторов (рис. 2.35,в).
Для приближенной оценки параметров этих элементов можно
использовать выражения (2.74) — (2.77). При увеличении числа
последовательно включенных транзисторов (ярусов, рнс. 2.35,в,г)
быстродействие элементов уменьшается нз-за снижения удельной
крутизны, вызванной увеличением длины последовательно соеди-
ненных каналов. Поэтому при проектировании элементов накла-
дывают ограничения на число последовательно включенных МДП-
траизисторов, особенно р-канальных, имеющих при bp=bn в 1,5...
...2,5 раза большие размеры и соответственно большую паразитную
емкость. Обычно пр^3... 4, л„<4... 5, что ограничивает число
входов элементов КМДПТЛ: М^пр, п„ (рис. 2.35,е).
Сложнофункциональные элементы КМДПТЛ также реализуются путем па-
раллельяо-последоватеЛьного включения п- и р-канальных транзисторов, ис-
пользуя метод токовых графов (си. § 2.2). При этом выполняются дополнитель-
ные этапы проектирования, обеспечивающие сокращение числа используемых
МДП-транзнстороа. Рассмотрим в качестве примера синтез1 элемента
И—ИЛИ—НЕ, выполняющего функцию Е(Л, В, С, D) = 2(0, 3, 4, 7, 9, 10) +
+2.(1, 12, 14).
I. Минимизировав функцию с помощью карт Карно (с доопределением не-
определенных мнптериов), получаем МДНФ (форма 1а, табл. 2.2) и инверс-
ную МДНФ (форма 2в, табл. 2.2):
F=FP =aCB\JBCD\/BCB\JXBCD,
F=F„ =AB\JBCB\JBCD\JA<:B\/BCD.
Для уменьшения числа МДП-транзисторов в схеме понижаем сложность функ-
ций и F„ путем факторизации:
FP=X(CB\/BCD)\/B(CD\/CB),
Fn=AB\JC (BBX/BD) VC(ABVBD).
Если возможно, выполняется несколько этапов факторизации (см. § 1.4).
2. В соответстани с полученными после факторизации функциями Fn и Fp
“ожно построить токовый граф элемента КМДПТЛ в виде параллельно-после-
довательного соединения ТК я ОТ (см. рис. 2.35,0—а). Однако, так как в эле-
“eHTax КМДПТЛ используются только монтажные ОТ, целесообразно непо-
средственно перейти к схемотехнической реализации элемента в виде соеди-
Иеяия МДП-транзисторов.
Ярусность синтезируемой схемы (лп, пр) равна числу переменных в нан-
“Дйе длинных нмплнкантах МДНФ (Fr) и инверсной МДНФ (Fn). Если
Формализованная методика синтеза элементов КМДПТЛ дама в [27]. .
113
пл, л₽>4... 5, то выполняется декомпозиция функций Fn, Fp, чтобы обеспечив
их реализацию путем последовательного (каскадного) соединения нескольку
элементов КМДПТЛ, имеющих пп, лр<4... 5.
Для повышения быстродействия необходимо, чтобы возможно болип^
число транзисторов в схеме было подключено к шинам <земли» (л-каналывд)
или пнтапяя (р-канальные) и как можно меньшее — к выходу элемента. Пр>
этом паразитная емкость Са, перезаряжаемая в процессе переключения, буд^
меньше н задержки /Зол, М-® сокращаются. Данное условие выполняется, ес^
переменные, выделенные на первом этапе факторизации Fn, Fp, подавать щ
затворы п- н р-канальных транзисторов первого яруса, выделенные на втором
этапе — на затворы транзисторов второго яруса и т. д. Для реализации эд.
факторизованных импликант порядок последовательного соединения транзясто
ров ис имеет значения.
Рис. 2.36. Реализация сложнофункцнонального элемента КМДПТЛ:
а — первоначальный вариант; б —конечный вариант
114
Соедннна а соответствии с факторизованными F9 и F* цепи параллельно
. 2.35,а, б) и последовательно (рнс. 2.35,в, г) включенных р- н л-канальиых
^оаизнстороа, реализующих конъюнкцию и дизъюнкцию переменных, поступаю*
ддх на нх затворы, получим электрическую схему элемента (рнс. 2.36,а).
3. Для уменьшения числа транзисторов в синтезированное схеме анализв-
пуем возможности их физического совмещения (интеграция). Интеграции трав*
«истороа допускается, если при работе элемента их одноименные выводы (затвор,
док, меток) остаются эквипотенциальными при любых комбинациях входных
веременных. Условие эквипотенциальное™ выполняется для транзисторов од-
ного яруса, на затворы которых йоданы одинаковые переменные, если они
алеют общий исток, а к их стоку не подключены стоки других транзисторов
(например, транзисторы VTS—VT10, VT9—VT11, VT20—VT22, VT21—VT23 на
рис. 2.36,а). Такие транзисторы могут быть замещены одним транзистором с
ропорционально увеличенной шириной канала (крутизной). Следует рассмот-
реть различные варианты размещения транзисторов по ярусам, меняя их мес-
тами в последовательных цепях (рис. 2.35а г), чтобы найти вариант, обес-
печивающий максимальное совмещение.
В результате получаем схему элемента И—ИЛИ—НЕ (рнс. 2.36,6), содер-
жащую 19 транзисторов (на 8 меньше, чем прн непосредственной реализации
Fn н F?, т. е. без факторизация и интеграции транзисторов). При этом тран-
зисторы VT1, VT2, VT8, VT9, VT20, V21, пропускающие в процессе переклю-
чения токи нескольких параллельных ветвей, должны иметь пропорционально
бблыпую крутизну (ширину канала). Статические параметры U°, U*t Vn, 'U*+,
Ua~ имеют такие же значения, как для базовых элементов КМДПТЛ. Задерж-
ки переключения 1Л1, М’° обычно рассчитываются на ЭВМ после разработки
топологии элемента и определения значений паразитных емкостей.
Если элемент КМДПТЛ создается из набора транзисторов с одинаковой
крутизной, как это имеет место в матричных БИС, то минимизация числа
транзисторов не производится, так как отсутствуют транзисторы разной кру-
тизны, необходимые для реализации получающихся схем. В этом случае схема
•лемента составляется а соответствии с исходными функциями F*, F, без нх
факторизации н совиещення транзисторов.
Модификации элементов КМДПТЛ. При использовании тран-
зистора в качестве двухвходового логического элемента (рис.
2.37,а, б) реализация ряда функций существенно упрощается. Од-
нако функционирование МДП-транзисторов в таком включении
р, /
2. 37. Использование МДП-транзнсторов в качестве логических элементов
н таблица выполняемых функций (в)
115
имеет особенности, связанные с накоплением заряда на выходной
емкости Сп. Если нагрузкой служат элементы КМДПТЛ, не по-
требляющие входного тока, то заряд и соответственно потенциал
на емкости Сп будет сохраняться после запирания транзистора в
течение значительного времени. Выполняемые функции F„t f
определяются таблицей на рис. 2.37,в, где Н — неопределенное со-
стояние, которое может быть 0 или 1 в зависимости от предыду-
щих значений А, В и времени, прошедшего после запирания тран-
зистора.
При параллельном соединении р- и n-канальных транзисторов
получаем ключевую схему (рис. 2.38), на выходе которой реали-
зуется функция Е = А при В = 1. Если А = 0, то потенциал, посту,
пающий иа вход А, передается па выход через открытый транзис-
тор VT1 (транзистор VT2 закрыт), если Л = 1, то потенциал пе-
редается через транзистор \'Т2 (транзистор VT1 закрыт). Прв
В = 0 оба транзистора закрыты, т. е. выход оказывается в отклю-
ченпом состоянии. Таким образом, данная схема реализует функ-
ции элемента с тремя состояниями (0, 1, «отключено»).
На базе таких ключевых схем можно реализовать ряд логиче-.'
ских элементов^ На рис. 2.39 показан элемент, выполняющий
функцию F = AB + CB. Отметим, что по входам ,4, С иередаточная'-
характеристпка элемента близка к линейной: <7Вых~^вх, т. е. по*
рог переключения отсутствует. Если на входы А и С подать взаи-
моннверсные сигналы С = А, то получим элементы, реализующие!
операции Исключающее ИЛИ либо Равнозначность Выполнение»
этих функций на обычных элементах КМДПТЛ требует в 2 раз»,
больше транзисторов.
Соединяя последовательно такие элементы, можно реализовать}
более сложные логические функции. Однако увеличение числа по-*'
следовательно включенных пар приводит к повышению задержки*
из-за снижения крутизны транзисторов, что вызвано возрастанием*
суммарной длины каналов. Поэтому число таких пар в одной цепи
обычно не превышает 2—3, а затем включается обычный элемент
КМДПТЛ, обеспечивающий необходимый порог переключения.
' й
Г 77
Рис. 2.39 Элемент КМДПТЛ,
нолняющнй функцию Исключаю^*
ИЛИ либо Равнозначность
Рис. 2 38. Пример включения МДП-
транзисторов, реализующих функцию
элемента с тремя состояниями
116
2.6. ЭЛЕМЕНТЫ НА ПОЛЕВЫХ
ТРАНЗИСТОРАХ С БАРЬЕРОМ ШОТКИ
Наряду с кремнием в качестве материала для изготовления
сВерхбыстродействующих интегральных микросхем используется
арсенид галлия (GaAs).
Основным активным компонентом микросхем на GaAs являет-
ся полевой транзистор с барьером Шотки (ПТШ), структура ко-
торого показана на рис. 2.40,а. В качестве исходного материала
используется очищенный GaAs, который имеет удельное электри-
ческое сопротивление р«107... 10* Ом-см, т. е. близок к изолято-
рам (полуизолирующий GaAs). С помощью ионной имплантации
создаются активная область n-типа, в которой образуется канал,
и области л+-типа, служащие стоком и истоком. Контакты метал-
ла с областями стока, истока образуют невыпрямляющие соеди-
нения (омические контакты). Контакт металла затвора с активной
областью образует барьер Шотки. Обедненная область при кон-
такте Шотки полностью или частично перекрывает канал, опре-
деляя его проводимость.
При напряжении ПТШ закрыт: /с = 0. Пороговое на-
пряжение отпирания
{7о = 1/вш-^д‘*,^2еп, (2.78)
где (7бШ—высота барьера Шотки; — концентрация донорных
примесей (Si, Se, S) в канале; d, — толщина активного слоя; ей»
»10 12 Ф/см—диэлектрическая постоянная GaAs. В качестве ме-
й е. 2.40. Физическая структура полевого транзистора с барьером Шотки (а)
, Jro стоковые (б) и сток-затворяые характеристики (в):
Канал; 2 — контакт Шотки; 3 — об*-«сянаа область; 4 — омические контакта
117
таяла контакта Шотки чаще всего используется силицид вольф.
рама (SiW), а в ряде случаев Mo, Ti, Pt, Au или их сплавы. При
этом обеспечивается =0,8В. Путем выбора значений Nit cl
получают ПТШ, имеющие (7о>О или (70<0. Если {70<0, то через
ПТШ протекает ток при (7зи = 0. Такие транзисторы называются
нормально открытыми (НО). Транзисторы, имеющие Uq>0, це
пропускают ток при Ua„ = 0 и называются нормально закрытыми
(НЗ). В цифровых арсенидогаллневых БИС обычно используются
НО транзисторы с напряжением отпирания —(0,4 ... 0,8) В и
НЗ транзисторы с 6'0 = 0,1 ...0,2 В. Прн повышении температуры
значения Uo уменьшаются с коэффициентом 0г = — (1 ... 1,5) мВ/
град для НО, 0'г = — (0,5... 1) мВ/град для НЗ транзисторов.
При типовых значениях = (1 ... 2)-1017 см-3 НО транзисторы
имеют <Уа~0,12 ... 0,15 мкм, НЗ транзисторы — da~0,08 ... 1 мкм.
Стоковые характеристики ПТШ показаны на рис. 2.40,6. В кру-
той области характеристик, когда t7Cn<t/cn, их наклон определя-
ется омическими сопротивлениями областей стока, истока гс, г„ и
сопротивлением канала гк:
dL/'CK/dlc^rT = rK + rc + r„. (2.79)
Сопротивление канала в начальной области характеристик можно
оценить с помощью выражения1
гк= (1-Ас), (2.80)
где 7.x, IV'к — длина и ширина канала; цп — подвижность элект-
ронов; Ки = (^ б ш — U зн)/(1^бщ' t/g) ; U эи=^7аи /сГс. СоПрО-
тивлеиия г„, Гс. зависят от ширины канала: ги = Гс = г'оИ711, где в
цифровых микросхемах г'о = О,5... 5 кОм/мкм, причем типовыми
являются значения г'о=1 ...4 кОм/мкм.
В пологой области характеристик, когда ток дости-
гает насыщения. Напряжение насыщения составляет СЛц = 0,3...
...0.4 В для НЗ и (Л„ = 0,5 ... 0,8 В для НО транзисторов. Для НЗ
транзисторов, а также НО транзисторов при £7С„s$0 ток насыще-
ния определяется выражением
/с» = 6п(1/'э1,-1/о)2. (2.81)
где удельная крутизна
5„ = 0,5e„(fl7,/LK)H„/d.. (2.82)
В GaAs подвижность электронов ц„~ (3,5 ... 4,5) • 103 см2/В-с, что
в 5...6 раз превышает величину цп для Si. Подвижность дырок
в GaAs на порядок меньше: pp<gp„, вследствие чего р-капальные
ПТШ на GaAs имеют значительно меньшую крутизну. Поэтому в
арсенидогаллневых микросхемах обычно используются только
«канальные ПТШ.
Выражение (2.81) справедливо при условии
Т;о + LKv„ipn, (2.83)
1 Приближенные выражения для ряда параметров ПТШ получены на осно
вашш п.х миделей, преллпженных в работах В. И. Старосе.тьского.
И8
где Wn^LS'lO7 см/с — максимальная скорость электронов в кана-
ле (скорость насыщения). При более высоких значениях за-
висимость /еп=/(1/'ан) становится более слабой, приближаясь к
линейной (рис. 2.40,в).
Когда величина 1/'аЯ достигает напряжения отпирания перехо-
да Шотки 17цю=О,65В, начинает протекать ток затвора 1г, кото-
рый экспоненциально возрастает при дальнейшем повышении (Л..
При этом напряжение 1/'аи приближается к уровню Ueui, ток
стока достигает максимальной величины /сюи. Для НЗ транзис-
торов ток /стах определяется из выражения (2.81) прн 1/,а»=1/еш:
Л max=b„ (Ueal-U с)2=b„ (qNtdWto) (2.84а)
Для НО транзисторов значение /стах можно оценить с помощью
соотношения
/с тах = (2.846)
где коэффициент К/=0,3... 0,5 при типовых значениях параметров
ПТШ. Например, для транзисторов с 1„=1 мкм, Но=0,4... 0,8 В
значения К/= 0,40... 0,45; при Uo=—0,6 В транзисторы имеют
К; = 0,3, если L, = 2 мкм, и К/яа0,5, если £к=0,5 мкм.
Отметим, что при U'n^Uino, когда ПТШ работает в режиме
протекания затворного тока, напряжение 1/са возрастает иа вели-
чину Л(/Си =/аГи, т. е. происходит сдвиг стоковых характеристик
(рнс. 2.40,6), определяемый значением тока /в.
Сток-затворные характеристики НО и НЗ транзисторов при-
ведены иа рис. 2.40,в. Величина при которой достигается ток
/с шах, составляет
1/аи тах= 1/дш "1" (^с тах + /в)Гс. (2.85)
Рассмотрим характеристики основных типов логических эле-
ментов на ПТШ, обобщенный токовый граф которых дан иа рис.
2.41,а. В качестве ТК используются НО или НЗ транзисторы, ИТ
реализуются иа НО транзисторах с закороченными затвором и ис-
током (1/ав = 0). В соответствии с выражением (2.79) такие ИТ
обеспечивают ток
/ит = Ьп (Mr, + (/о)1 = Uo [ (1—а)—/1=2а]/аг„ (2.86а)
где а=2Ьп(/0гв. При малых сопротивлениях истока
IntviHUt1. (2.866)
Необходимое значение тока /ят обеспечивается соответствую-
щим выбором ширины канала 1ГК. В качестве ОТ1, реализующего
конъюнкцию, используется монтажное соединение (Монтажное И,
Рис. 2.41,6, в), в качестве ОТ2, реализующего дизъюнкцию,— со-
единение истоков нескольких ПТШ, включенных как истоковые
Повторители (транзисторы VT4, рис. 2.41^), или сборка диодов
Шотки (рис. 2.41,г).
Элемент ЗПЛ (нормально закрытая полевая логика), исполь-
зующий НЗ транзисторы VT1 в качестве ТК, реализует операцию
I»
Рве. 2 41. Токовый граф логических элементов иа ПТШ (а) и варианты их реа-
лизации ЗПЛ (б); ДПЛ (в); БПЛ (г)
ИЛИ — НЕ: Р = Ав = Л\/В. При низком потенциале на входе
и°<и'в, где U'o>O — пороговое напряжение НЗ транзистора1
VTI, эти транзисторы закрыты и ток /ит транзистора VT2 течет в
цепи затвора транзистора VT1 следующего элемента (нагрузки),
который открывается и пропускает ток 1с = 1»т- На его затворе,
т. е. на выходе элемента ЗПЛ, устанавливается потенциал
U* » (7а + 7С) г„ = 2/вт г„ • (2.87)
При поступлении на вход потенциала L’’>L"0 транзистор V77
открывается и работает в крутой области характеристик. На вы-
ходе элемента устанавливается низкий потенциал U°, определяе-
мый падением напряжения иа этом транзисторе при протекании
тока 1с—1ат:
U« = U\„~r\Jc+bU3„ = r'-'Ic+r'<J3 = /ит(г'к + г'с + 2г'и), (2.88)
где ток затвора, поступающий от предыдущего элемента, /3 = М;
значение г'к определяется выражением (2.86) в котором kc — О,таК
как и'зп~1)бШ прн С/ьх= DM= U'. Параметры НЗ транзистооа
1 Параметры НЗ транзисторов будем отмечать штрихом: U'o, /-'«*» r r>
г'и и др
120
(W'JL't)’ выбираются такими, чтобы при Um-=U° условие
его запирания £/°<:£/'о выполнялось во всем диапазоне рабочих
температур.
Порог переключения элемента ЗПЛ определим из условия
/'с=/вт, где /'с — ток стока транзистора VT1 прн и31 = изя=¥я.
Используя выражение (2.81), получаем
Vn = U'o + У 1яг/Ъ'в+1„гя, (2.89)
где Ь'-п — удельная крутизна VT1. Типовые значения порога Уп со-
ставляют 0,5... 0,6 В, уровней У”=0,1... 0,15 В, £Л=0,8... 1 В. При
этом обеспечивается помехоустойчивость {/+п, U'iw0,2...0,3B.
Выражение (2.89) определяет требования к величине Ь'п, при
выполнении которых реализуются необходимые значения Уп н
U+n, U~n. Полученные прн этом значения Ь'л позволяют найти
максимальный ток 1'ста* транзистора VT1 с помощью выражения
(2.81) при U33 — U‘:
1'с тах^Ь п(С/1 /'стахГ'и—£/'о) а =
= (£/'—.£/',) [(1 +а')-/ 1 +2а']/а'г,и,
где а'=26/ж(£Л—(7'о)г'и. Как показывают расчеты, требуемые
значения Уп достигаются прн выборе отношения токов (/'стах/
/,т)=3...4.
Потребляемая мощность Ра=//во/ит. Типовые значения напря-
жения литания {/вт« 1,5... 2,5 В.
Задержки переключения определяются процессом перезаряда
паразитной емкости Сд токами транзисторов VT1 и VT2:
(3^ = Са(Уп~ио)Л„-, (2.90а)
/э10 = С0(£/>-Уп)/(/'ствХ-/хг). (2.906)
При типовых значениях Сп=0,1 пФ, Ра=1 мВт, HTO=2,4 В эле-
менты ЗПЛ обеспечивают среднюю задержку переключения t3^~
=50... 100 пс.
В элементе диодно-полевой логики (ДПЛ, рнс. 2.41,в) исполь-
зуются НО транзисторы в инверторе и сборка диодов Шотки,
выполняющих операцию И. Прн высоком потенциале £/' на одном
или нескольких входах транзистор VT1 работает в режиме проте-
кания затворного тока /з = то/ии—/BIj, где токи/вц поступают с
выходов предыдущих элементов через «о открытых диодов УО/;
— число входов, на которые подан потенциал V1. Ток стока
транзистора VT1 равен /С=/«Т|—/и, где ток нагрузки /п опреде-
ляется логическим состоянием подключенных к выходу л элемен-
тов-нагрузок и имеет значение от 0 до IK=nI„i. На выходе ус-
танавливается низкий потенциал £/°, значение которого определя-
ется выражением
//°=гт/с -ЬД£/ВВ=г т/ит| Ч-гс/э™
= (г, + гс)/.Т1+ (mo + l)r»/.Ti—r.I,n, (2.91)
гДе гк определяется выражением (2.80) при Ки~0.
121
При низком потенциале на всех входах транзистор VT1 за.
крыт и па выходе устанавливается высокий потенциал U>. Ток /ит1
поступает на входы элементов-нагрузок, и значение L" будет оп-
ределяться падением напряжения во входной цепи этих элемен-
тов:
U1 = 2С/ш + max = 2£/ш + (7бш + (Л + /цт1) г„, (2.92)
где затворный ток транзисторов 1'7'/ в этих элементах /'s =
= т0/ит1—/,,т2; то — число открытых диодов VD1 в них. Таким
образом, уровень U' в элементах ДПЛ оказывается выше, чем в
элементах ЗПЛ, приблизительно на 2У*Ш~ 1,4 ... 1,6 В из-за
включения диодов VDI, VD2.
Следует отметить, что транзистор VTI в элементах-нагрузках
будет работать в режиме затворных токов, если только выполня-
ется условие /3= (/нт i/n)—/ит2>0, где п— число нагрузок. Из
этого условия определяется коэффициент разветвления Л'-Аит,/
/Ат 2. Таким образом, ток /ит2 должен быть в несколько раз
меньше, чем /ит ь
Порог переключения приближенно можно оценить с помощью
выражения
1/п = 21/щ + Uо 4- //ВТ1/6П1, (2.93)
где Ьа\ —удельная крутизна транзистора VT1.
Для элементов ДПЛ типовые значения 0"»2... 2,5 В, Vn=l...
...—1,2 В, а помехоустойчивость составляет 7/+п, U~n^0,8 ... 1,2 В,
что значительно выше, чем для ЗПЛ.
Потребляемая мощность
Р3~ Uип|1 ИТ1 + 7впг/иТ2 = 1ИП1 ( U anl + С^ипг/х) , (2.94)
где х = /ит1Дат2 выбирается в соответствии с заданным значением
N. Для нормального функционирования элементов напряжения
питания должны быть: t'’„u . Д:ЗТ'*Ш, । (Лиг) г=:27/*ш. Типовые
значения 6Л!П i =2 ... 3 В, UKn2 =— (1,5 ...2) В.
Задержка переключения определяется временем перезаряда
емкостей Сп и С„. При изменении входного потенциала на одном
из входов от UBX = UQ до Ь", когда запирается транзистор VTI
предыдущего элемента, паразитная емкость Сп во входной цепи
заряжается поступающим па вход током /И11. За время /о тран-
зистор VTI отпирается. Его ток стока возрастает, стремясь к /стах,
и разряжает емкость нагрузки С„. Потенциал на выходе снижает-
ся до уровня V'n за время /с. Задержку переключения в этом слу-
чае можно оценить с помощью выражения
t3‘'o = to + /c = C„(K„— (/“)/(/вт1-п7„т,) +
+ Ca(U'-V„)/(Icmax-l«rt), (2-95)
где /стах определяется выражением (2.846); п' — число нагрузок,
подключенных к выходу предыдущего элемента.
Если потенциал на входах элемента изменяется от уровня
Uax = U' до (7°, то входные диоды запираются и происходит раз-
122
„яд емкости Сп током 7нц. Потенциал иа затворе VT1 и его ток
стока 7с: уменьшаются. Прн этом емкость Сп заряжается током
//ят1—7С1—7ит2) и потенциал на выходе возрастает. Для оценки
задержки переключения можно использовать приближенное вы-
ражение
Z3o.i = С„ + С» (К„—У“) / (7„т1—п/вт2), (2.96)
где первое слагаемое отражает задержку,' связанную с перезаря-
дом емкости СП1 второе — с перезарядом Сн.
Как показывает анализ, статические и переходные характерис-
тики элементов ДПЛ весьма существенно зависят от числа нагру-
зок. Поэтому обычно их используют в тех цифровых устройствах,
где не требуется высокого коэффициента разветвления: А^З... 4.
При этом отношение токов ИТ[ и ИТ2 выбирается равным х«5.
Соотношение токов /стах//ят2 обычно принимается близким к 2.
Так как элемент ДПЛ имеет в 3 раза больший логический пе-
репад и повышенное значение паразитной емкости (из-за боль-
шего числа компонентов), чем элемент ЗПЛ, то его быстродейст-
вие в несколько раз ниже. При типовых значениях Рэ=2... 5 мВт
элементы ДПЛ обеспечивают h = 100... 200 пс.
При значительной емкости СНЭ»СП н большом числе нагрузок
п>4... 5 целесообразно включить на выходе элемента дополни-
тельный каскад, усиливающий выходной ток. Функции такого
буферного каскада выполняет нстоковый повторитель. Такое схе-
мотехническое решение нспольауется в элементах буферизованной
полевой логики (БПЛ), где параллельное включение транзисторов
VT1 реализует операцию ИЛИ — НЕ: Ft=AB=A\/B (рнс. 2.41,а).
Если соединить истоки транзисторов VT4 нескольких элементов
для реализации операции Монтажное ИЛИ (ОТ2 на рис. 2.41,д),
то на выходе элемента выполнится функция W=Ft\/F2= (A\/B)F2,
где F2 реализуется каскадом ТК другого элемента. Диоды VD1,
VD2, включаются в качестве ФП, осуществляя дополнительное
снижение логических уровней U°, IB на величину 2П*Ш , чтобы
обеспечить выполнение одного из условий работоспособности:
и°<и0.
При низком потенциале на входах UM = U°<.Ua транзисторы
VT1 закрыты н ток 1„ । течет в цепи затвора транзистора VT4.
Ток истока VT4 при этом 1щ=1с max 4 max 4+/ВТ I 2 Н В
Цепи затвора транзисторов VT1 элементов-нагрузок будут посту-
пать токн 73 = (/сякш + Тит 1—7«ч)/л. На входе элемента устанав-
ливается высокий потенциал U'^-U зхтах, определяемый выраже-
нием (2.85).
При высоком потенциале хотя бы на одном нз выходов Um =
соответствующие транзисторы VT1 открываются и про-
пускают ток 7ИТ1. В цепи затвора транзистора VT4 ток не проте-
кает и его ток истока 1ц=1п2- Обычно транзисторы VT4 н VT2
имеют одинаковые параметры. Прн этом и на выходе ус-
лавливается низкий потенциал 1Р=1жцГП—2У*Ш.
123
Таким образом, уровни (7°, U1 и порог переключения Уп *
элемента БПЛ приблизительно на 2£/*ш = 1,4... 1,5 В ниже, чем
для элемента БПЛ, а перепад U„ и помехоустойчивость U+й, Ц~
имеют близкие значения. ’ ’
Потребляемая элементом БПЛ мощность
Лэ= Uигл (Ат1Ч~0,5Ат2 4~0,5А max 4) 4" 1АЯ2 Ат2. (2.97)
Прн уменьшении входного потенциала от значения UBX = U° д0
U' транзисторы VTI запираются. Ток /ит t заряжает емкость СИ1 и
потенциал на затворе VT4 увеличивается. Соответственно возрас-
тает ток истока VT4, достигая максимального значения 7Я< =
= (Атал+Ат 1), когда транзистор входит в режим затворных то-
ков. Этот ток заряжает емкость Сп, обеспечивая увеличение вы-
ходного потенциала. Для оценки задержки переключения можно
использовать выражение
А0,1 = CnU* щ//ит1-|-Сн( IA П°) / (/с ,пах4 -Г- Ат1 /нта) . (2.98)
При увеличении потенциала на входе от С,ВХ = П0 до U' откры-
вается транзистор VT1 и емкость Сц разряжается током (Атон—
—/нт>). Потенциал на затворе транзистора VT4 снижается, и оа
запирается. После этого емкость С„ разряжается током Ат 2, в
результате чего выходной потенциал снижается до уровня U°.
Приближенное выражение для оценки задержки
А1’0 = С[[(С'’щ-П«)/(7стах1-/нт,)+Сн((/1-1/„)//„т2. (2.99)
Для получения минимальных значений средней задержки t3
обычно выбираются соотношения токов /с »»i/Ат i ~ (Атон/
Атг)~2. Рекомендуемые отношения токов ключевого каскада
(транзисторы VTI, VT2) и истокового повторителя (транзисторы
VT3, I'T-i) определяются значениями емкостей: A max i/7с ми®
~/ит i/AiT2;=Cn/CH. При одинаковых потребляемой мощности и
емкости нагрузки элементы БПЛ и ДПЛ имеют близкие значения
задержки А.
Элементы БПЛ обеспечивают значительный выходной ток /н =
= (А .>.а.п + Ат 1—Ат :), благодаря чему их коэффициент разветв-
ления .V достигает нескольких десятков. Таким образом, высокая
нагрузочная способность является основным достоинством этого
элемента по сравнению с ДПЛ. Дополнительным достоинством
является возможность реализации функции Монтажное ИЛИ на
выходе. Однако элемент занимает на кристалле несколько боль-
шую площадь, чем ДПЛ.
Элементы ЗПЛ, ДПЛ используются в качестве элементной ба-
зы арсенпдогаллиевых БИС и СБИС. Элементы БПЛ применяют-
ся в микросхемах малой и средней степени интеграции, а также в
качестве входных и выходных транзисторов в БИС и СБИС.
124
КОНТРОЛЬНЫЕ ВОПРОСЫ И УПРАЖНЕНИЯ
1. Определите логическую функцию, реализуемую в коллек-
торной цепи мпогоэмиттерного п-р-п транзистора при поступле-
нии переменных на его базу и эмиттеры.
2. Определите логическое функции, реализуемые при парал-
лельном и последовательном включениях р-п-р транзисторов.
3. Рассчитайте сопротивления резисторов для элемента ТТЛ
с простым инвертором (см. рис. 2.11,я) при заданном значении
р.,--= 1 мВт.
4. Получите аналитические выражения для мощности, потреб-
ляемой элементом ШТЛ (см. рис. 2.16) с резисторным и транзис-
торным ИТ.
5. Определите условия насыщения транзисторов VT2 н 1/7"4 в
элементе ТТЛ со сложным инвертором (см. рис. 2.18,а).
6. Получите аналитические выражения для потребляемой
мощности Р-, двух вариантов элементов ТТЛ со сложным инверто-
ром (см. рис. 2.18). Сравните полученные выражения и объясни-
те причину различия.
7. Как включить дополнительные диоды в элемент ТТЛ с дио-
дами Шотки на входах (см. рис. 2.18,в), чтобы получить элемент
с тремя состояниями?
8. Получите выражения для расчета мощности Рц, потребляе-
мой источником опорного напряжения (см. рис. 2.26,6). Рассчи-
тать сопротивления резисторов, обеспечивающие значения Рк =
= 2 мВт при —Ь’1Ш=—4,5 В.
9. Рассчитайте изменения уровня U' для элемента ЭСЛ при
колебаниях температуры 7=—30 ... 85'"'С и напряжения питания
— Ьип — — (4... 5) В.
10. Рассчитайте зависимость t3 = f(Cu) для элемента ЭСЛ (см.
рис. 2.26) при 17„и = 5 В, Ул = 0,8 В, Ро = 5 мВт и типовых значе-
ниях параметров транзисторов н паразитных емкостей (см. § 2.4).
11. Определите, какая часть мощности эмиттерного повторите-
ля в элементе ЭСЛ, работающем на согласованную нагрузку
(< = 75 Ом, {7СМ = —2 В), рассеивается иа внешнем резисторе Rc.
12. Синтезируйте элементы КМДПТЛ, выполняющие логиче-
ские операции F=(A\/B)C, F=AB\/C, Исключающее ИЛИ.
Глава 3. ФУНКЦИОНАЛЬНЫЕ УЗЛЫ
КОМБИНАЦИОННОГО ТИПА
Комбинационными называются функциональные узлы (блоки),
логическое состояние выходов которых зависит только от комби-
нации логических сигналов на входах в данный момент времени
125
(см. § 1.4). Комбинационные узлы н блоки цифровых систем ли(и
собираются из отдельных МИС, выполняющих функции элемент^
И—НЕ. ИЛИ—НЕ, II—ИЛИ—НЕ, Исключающее ИЛИ и др.,
бо изготовляются в виде СИС, либо входят в состав БИС в
СБИС. В настоящей главе дается описание основных типов ком
бинацнонных узлов, используемых в микроэлектронных цифровые
системах, и излагаются методы их схемотехнического проектирп.
вания.
3.1. МЕТОДИКА ПРОЕКТИРОВАНИЯ
КОМБИНАЦИОННЫХ УЗЛОВ
Исходными данными (техническим заданием) для проектиро-
вания комбинационного узла являются его функциональное опи-
сание и требования к основным электрическим параметрам. Функ-
циональное описание комбинационного узла обычно задается
виде таблицы истинности или алгебраического выражения (см.
§ 1.3) . Процесс проектирования разбивается па несколько последо-
вательно выполняемых этапов:
выбор элементной базы и способа реализации; J
минимизация заданной логической функции; !
преобразование минимизированной логической функции и сив-]
тез логической схемы; 1
синтез электрической схемы; ’
анализ н оптимизация электрической схемы.
Выбор элементной базы (ТТЛ, ЭСЛ, КМДПТЛ или их моди-,
фикацпи) определяется требованиями, предъявляемыми к элект-,
рическнм параметрам комбинационного узла: быстродействию, по,
требляемой мощности, помехоустойчивости и др. Анализ логиче-
ских элементов, проведенный в гл. 2, и полученные на его основе,
рекомендации по их применению позволяют проектировщику noc-i
ле оценочных расчетов выбрать тот или иной вариант схемы ба*,
зпвого элемента исходя из требований технического задания. Пря>
этом определяется также возможный способ реализации проекте*,
руемого узла: элементная реализация на базе готовых схем логи-
ческих элементов, выпускаемых серийно в виде МИС пли входя*
щих в состав функциональных библиотек для проектирования ।
БИС и СБИС; компонентная реализация—путем разработки оря* •
гинальнон схемы, в наибольшей степени удовлетворяющей требо-
ваниям технического задания.
Элементная база и способ реализации проектируемого устрой-
ства могут быть однозначно определены в техническом задания»,
например путем указания серии микросхем, иа базе которой дан-
ное устройство должно быть построено.
Минимизация логической функции выполняется с помоШЫО
одного из методов, описанных в § 1.3. В результате для задан*
ной функции получается одно или несколько минимизированные
выражений, обычно представленных в дизъюнктивной нормальной
форме (МДНФ вида 1а, табл. 2.2).
I2fi
При использовании некоторых типов базовых элементов логи-
ческая функция F должна быть представлена в инверсно-дизъюнк-
тИвной форме (2а, табл. 2.2). В этом случае минимизируется
функция F (инверсная заданной), путем инверсии которой полу-
чается инверсная МДНФ заданной функции F.
Преобразование полученной МДНФ производится так, чтобы
представить ее в виде комбинации операций, выполняемых базо-
выми элементами, на которых будет реализовано проектируемое
устройство. Как показано в гл. 2, базовые элементы чаще всего
выполняют функции И—НЕ, ИЛИ—НЕ, И—ИЛИ—НЕ. При
этом преобразование МДНФ выполняется следующим образом.
При реализации на элементах И—НЕ полученная МДНФ пе-
реводится в инверсно-конъюнктивную форму (16, табл. 2.2) с по-
мощью двойной инверсии и преобразования инверсии дизъюнкции
нмпликаит в конъюнкцию их инверсий с помощью теоремы де
Моргана. Например:
F = bD\/AcD\/ABCD = BD\/ACD\/ABCd = (BD) (ACD) (ABCD).
В результате получается выражение, содержащее только опера-
ции И—НЕ, которое непосредственно реализуется логической схе-
мой из соответствующим образом соединенных элементов И—НЕ
(рис. 3.1,а).
При реализации иа элементах ИЛИ—НЕ используется инверс-
ная МДНФ (2е, табл. 2.2), которая переводится в инверсно-дизъ-
Рнс в)
Е Реализация комбинационной
Нр“7а'’?.ализация комбинационной схемы на элементах И—НЕ (о), ИЛИ—
(о), ИЛИ—НЕ, Монтажное ИЛИ (в), И—ИЛИ—НЕ (г)
127
юнктивную форму (26, табл. 2.2) путем двойной инверсии xa*J
дой импликанты и преобразования их в дизъюнкции входных Пе-'
ременных пли их инверсий с помощью теоремы до .Моргана. На-
пример:
F = BD\/ABC\/ АСй\/ВСВ=~ВЬ\/АВС\/АСЬ\/ВСО =
= (Ж V (Л V5 VC) V (ЖУ») V (B\/e\/D) I
В полученном логическом выражении содержатся только операции’
ИЛИ -НЕ, поэтому оно непосредственно реализуется логической
схемой из элементов ИЛИ—НЕ (рис. 3.1,6).
Если при объединении выходов элементов ИЛИ—НЕ выполня-
ется операция Монтажное ИЛИ (см. § 2.4), то в качестве исход-
ной используется МДНФ функции, импликанты которой преобра-
зуются в инверсии дизъюнкций (дизъюнктивно-инверсная форма
1г табл. 2.2) с помощью двойной инверсии и преобразования де
.Моргана:
F = В Г) \/ A CD\/aBCD = BD\/ACD\/ABCd =
= (B\/D) v UVCV-D) V (^V^VCV-D)
Соответствующая логическая схема показана на рис. 3.1,в.
При реализации на элементах И—ИЛИ — НЕ также использу-
ется инверсная МДНФ, которая непосредственно выполняется од-
ним элементом данного типа (рис. 3.1,г).
После преобразования МДНФ выполняется синтез логической
схемы путем соо!ветствующего соединения выбранных логических
элементов, па входы которых подаются логические переменные
пли их инверсии. Если необходимые инверсии переменных ие по-
ступают от предыдущих логических схем, то на входе проектируе-
мого узла или блока дополнительно включается каскад инверто-
ров (рис. 3.1,а). Часто входные каскады выполняют функции
инверторов-повторителеи, переменные на выходах которых пред-
ставляются как в инверсном, так и в непнверспом виде (рис.
3.1,6,а). Включение таких каскадов снижает требования к нагру-
зочной способности предыдущих схем. Эти каскады могут также
служить в качестве трансляторов логических уровней (см. § 2.1)(
обеспечивая защиту от входных помех и позволяя использовать
для реализации логических функций более быстродействующие
элементы с пониженным значением U.-, (см. гл. 2).
Как следует из сказанного выше, любая логическая функций
в принципе может быть реализована с помощью двух последова-
тельно соединенных каскадов из элементов И—НЕ либо ИЛИ-
НЕ (рис. 3.1). Число элементов в первом каскаде и соответствен-
но число входов элементов во втором каскаде равно числу им-
плпкант в МДНФ или инверсной МДНФ. Число входов элементов
первого каскада равно числу переменных, входящих в эти импли-
канты. Для выполнения заданной функции могут потребоваться
элементы с большим числом входов М, тогда как логические эле-
128 ।
vCfiTW, выпускаемые в виде МПС или входящие в состав функцио-
нальных библиотек для проектирования БИС, обычно имеют М =
J 1...5. Чтобы реализовать такие функции, необходимо выполнить
декомпозицию МДНФ либо инверсной МДНФ.
В ряде слхчаев достаточно произвести факторизацию МДНФ
(инверсной МДНФ) и преобразование полученных выражений для
реализации на элементах выбранного типа по методике, описан-
ной в этом параграфе. Например, для рассмотренной выше функ-
ции F получаем
F = BD\/D(AC\/aBC) =BDyDG— (BD) (DG),
G=AC\/ABC^AC\/ABC= (AC) (ABC).
При таком представлении функция F выполняется с помощью эле-
ментов И—НЕ, имеющих М = 2...3 (рис. 3.2,а). Однако число эле-
ментов и каскадов в логической схеме возрастает по сравнению с
вариантом, реализованным на элементах с Л1^4 (см. рис. 3.1,а).
Аналогично факторизуется и преобразуется инверсная МДНФ:
F = BD\^ACD\/ABC\/BCd = B(D\/AC)\/D(AC\/BC =
=-BH\JDL = (ВуН)У (DyE),
H = DyAC = Dy(A\/C),
L =АСУВС= (AyC) V (B\/C).
В этом случае для реализации функции достаточно иметь элемен-
ты ИЛИ—НЕ с М = 2 (рнс. 3.2,6). Если факторизация не обеспе-
чивает получения выражений, реализуемых элементами с задан-
ным числом входов, то используются другие способы декомпози-
ции (см. § 1.3), которые также позволяют решить проблему це-
ной увеличения числа элементов и их каскадов. При реализации
сложных функций число каскадов может достигать 5... 10 и более.
Таким образом, имеющиеся на практике ограничения на число
входов Л1 приводят к усложнению логической схемы и ухудшению
ее характеристик: увеличению потребляемой мощности, снижению
быстродействия.
Рис 3 2. Реализация комбинационной схемы иа элементах И—НЕ с числом
°Дов .lf-ДЗ (а), элементах ИЛИ—НЕ с М^2 (б)
J -66 jog
Синтез электрической схемы комбинационного узла при эле-
ментной реализации осуществляется путем замены элементов в
полученной логической схеме их схемотехническими эквивалента-
ми из имеющейся у проектировщика библиотеки или каталога. В
этом случае составление электрической схемы ведется из готовых
схемных фрагментов и для каждого варианта логической схемы
формируется соответствующий вариант ее схемотехнической реа-
лизации.
Прн компонентной реализации синтезируется оригинальная
электрическая схема всего проектируемого узла или элементов
входящих в его состав. При синтезе можно использовать метод
токовых графов, описанный в § 2.2. В результате для каждого по-
лученного варианта МДНФ создается несколько вариантов реали-
зующих ее электрических схем.
Таким образом, иа данном этапе обычно формируются несколь-
ко схемотехнических вариантов проектируемого узла.
Анализ синтезированных схем выполняется с целью проверки
•соответствия их параметров требованиям технического задания и
выбора наиболее удачного схемного варианта. На данном этапе
определяются основные характеристики полученных схем (в пер-
вую очередь потребляемая мощность и задержка переключения),
а также проверяется выполнение приведенных в техническом за-
дании ограничений на такие параметры, как помехоустойчивость,
коэффициент разветвления, рабочий диапазон температур и на-
пряжений питания.
При элементном проектировании параметры используемых ло-
гических элементов (мощность Р3, задержка /э, помехоустойчи-
вость (7„ и др.) являются известными и указаны в соответствую-
щих каталогах. Для оценки полученных схемных вариантов дос-
таточно иайти общую потребляемую мощность и задержку пере-
ключения •
где Як — число элементов и их последовательно включенных i
каскадов в синтезированной схеме.
При компонентном проектировании необходимо выполнить
электрический анализ синтезированной схемы с помощью ЭВМ
либо путем аналитических оценок, как это сделано в гл. 2 для .
логических элементов. Если трудно провести анализ всей спроек- 1
тированной схемы, то проводится расчет параметров отдельных
элементов, составляющих схему, а оценка характеристик полной
схемы производится, как при элементной реализации с помощью
выражений (3.1).
Если в проектируемой схеме можно изменить параметры коИ'(
лонентов (сопротивлений резисторов, ширину канала МДП-тран-
зисторов), то следует произнести параметрическую оптимизацию j
схемы. При этом параметры компонентов изменяются по опреДе‘’
ленному алгоритму и определяется такое их сочетание, при кото-1
130 4
ром обеспечиваются наилучшие характеристики проектируемой
схем ы.
Следует отметить, что ряд характеристик цифровых схем су-
щественно зависит от их конструкторско-технологической реализа-
ции. Поэтому значения параметров, рассчитанные на данном эта-
пе, являются предварительными. Эти параметры необходимо уточ-
нить после окончания конструкторско-технологического проектиро-
вания схемы, когда будут определены характеристики всех ком-
понентов [41, 42].
3.2. ПРЕОБРАЗОВАТЕЛИ КОДОВ,
ШИФРАТОРЫ И ДЕШИФРАТОРЫ
Для представления информации используются разнообразные
двоичные и двоично-десятичные коды: прямой, обратный, допол-
нительный, «с избытком 3» и др. (см. § 1.1). Поэтому в цифровых
системах широко применяются преобразователи кодов, обеспечи-
вающие перевод информации из одной формы в другую.
Наиболее простую структуру имеет преобразователь чисел из
прямого кода А = ак ... ащо в обратный В — Ьк ... bobt, который в со-
ответствии со значением знакового разряда Z переводит отрица-
тельное число (Z=l) в обратный код: В = А, а положительное
число (Z = 0) передает на выход без изменения: В=А. Таким об-
разом, в каждом г-м разряде преобразователя (1=0, 1, 2, ..., fe)
выполняется логическая функция
ft,-=Zd,VZa,- (3.2)
Эта функция реализуется с помощью схемы Исключающее ИЛИ^
варианты которой приведены в гл. 2.
Логические схемы всевозможных преобразователей двоичных
кодов (см. табл. 1.1) можно получить, используя методику, опи-
санную в § 3.1. Например, для четырехразрядного преобразовате-
ля из прямого кода в дополнительный, используя табл. 1.1 в ка-
честве таблицы истинности, получаем карты Карно для выходных
функций с0, clt с2, с3, приведенные на рис. 3.3. Объединением кле-
ток па картах Карно находим минимизированные выражения вы-
ходных функций:
Со = По = ОФао;
Ci = aod1Vdt>a1 = аофаь
c> = aoa2\/aia2\/aoaia2 = (doX/a^Qa?;
с.) = а2а3\/а0а;,\/а1ц3\уа0а1д,аз= (a0VaiVa=) ®аз,
IJe п°, — значения разрядов исходного числа. В общем виде
выходная функция для i-ro разряда преобразователя имеет вид
(an\/oiV
Полеченные выражения выходных функций преобразуются, как
писано в § 3.1, к виду, соответствующему выбранному набору
Рис 3 3. Карты Карно функций с0. с„ с2. сл преобразователя из прямого кода в
дополнительный
элементов, на которых реализуется логическая схема. Как следу-
ет из выражения (3.2), выходная функция преобразователя суще-
ственно усложняется по мере возрастания номера разряда i. По-
этому для преобразования в дополнительный код многоразрядных
чисел (16-, 32-разрядиых и т. п.) более экономичным с точки зре-
ния числа необходимых элементов и компонентов, потребляемой
мощности являются перевод числа в обратный код и последующее
прибавление 1 к младшему разряду с помощью сумматора.
Аналогично проектируются и преобразователи двоично-десятич-
ных кодов (см. § 1.1). При этом для имеющихся безразличных
наборов входных переменных выполняется доопределение выход-
ных функций для получения наиболее простых логических выра-
жении (см. § 3.1). Отметим, что преобразование двоично-десятич-
ных чисел в код «с избытком 3» часто производится с помощью
сумматора, прибавляющего 11 (Зв двоичном коде) к младшим
разрядам числа.
Одними из основных видов преобразования информации в циф-
ровых системах являются шифрация и дешифрация. Шифрацией
называется преобразование m-разрядного двоичного кода, имею-
щего km безразличных наборов входных переменных, в однозначно
соответствующий емх- n-разрядный код, имеющий меньшее число
разрядов п<т и безразличных наборов kn<km. Таким образом,
при шифрации каждому из 2т—km рабочих наборов входных пе-
ременных ставится в соответствие один из 2"—kn рабочих наборов
выходных переменных, т. е. 2™—#т = 2л—kn. В результате шифра-
цпи осуществляется «сжатие» информации для передачи по мень-
шему числу линий связи (н<т) за счет полного (при £„=0) или
частичного (при t„?M)) исключения безразличных наборов. Об-
ратное преобразование, т. е. восстановление информации в перво-
начальном m-разрядном коде с km избыточными комбинациями,
называется дешифрацией. Функциональные узлы для выполнения
этих операций называются шифраторами и дешифраторами. Они
различаются по числу входов и выходов и называются «шифратор
(дешифратор) из m в и». Максимальное число входов шифратора
не превышает числа возможных комбинаций выходных сигналов:
Щ’йТ2". Соответственно для дешифратора число выходов zzsj2m.
В цифровых системах шифраторы используются для передачи
информации между различными устройствами при ограниченном
J32
числе линий связи, а также преобразования вводимых чисел в
двоичную форму. Например, ввод десятичных чисел часто произ-
водится нажатием соответствующей клавиши: 1 = 0, 1, 2, 9 иа
справляющем пульте. При этом преобразование чисел в двоично-
десятичную форму выполняется с помощью комбинационного шиф-
ратора «из 10 в 4». При нажатии i-fi клавиши замыкается ключ
на одном из десяти входов шифратора и на этот вход поступает
сигнал Zi=0. Непажатая клавиша обеспечивает на входе х4=1.
Таблица истинности такого шифратора имеет вид табл. 3.1. Чис-
ло безразличных комбинаций входных переменных #т=(210—10) =
= 1014. Благодаря исключению безразличных комбинаций число
выходных переменных уменьшено до четырех, а число их безраз-
личных наборов—до kn = 6 (наборы а3а2а,а0= 1010, 1011, 1100,
1110, 1110, 1111). Такой шифратор является одним из узлов БИС
микрокалькуляторов.
Дешифратор реализует на выходах минтермы входных пере-
менных или инверсии миитермов (макстермы). При п = 2т дешиф-
ратор называется полным, так как на его выходах образуется
полный набор мннтермов (макстермов) входных переменных. По-
Т а й л н п а 3.1
Таблица истинности шифратора «из 10 в 4> (дешифратора «из 4 в 10»)
1 X. х, X, X, Х4 Xj Х-в Хт X, X» a, at а1 ае
0 0 1 1 1 1 1 1 1 1 1 0 0 0 0
1 1 0 1 1 1 1 1 1 1 1 0 0 0 1
2 1 1 0 1 1 1 1 I 1 1 0 0 1 0
3 1 1 1 0 1 1 1 1 1 1 0 0 1 1
4 1 1 1 I 0 1 1 1 1 1 0 1 0 0
5 1 1 1 1 1 0 1 1 1 1 0 1 0 1
6 1 1 I 1 1 1 0 1 1 1 0 1 1 0
7 1 1 1 1 1 1 1 0 1 1 0 1 1 1
8 1 1 1 1 1 1 1 1 0 1 1 0 0 0
9 1 1 1 1 1 1 1 1 1 0 1 0 0 1
Т а г, лица 3.2
Таблица истинности полного дешифратора «из 3 в 8»
.1 в с г» F, F, F, F, F, F, F,
ООО 0 0 1 0 1 0 о 1 1 1 0 0 1 0 1 1 1 0 —. 1 1 1 0 1111111 10 1 1 11 11 110 11111 1110 1111 1 11 10 1 11 111110 11 1111110 1 11111110
133
этому логическое выражение для i-й выходной функции полного
дешифратора имеет вид
/\ = т, = Л7„_,_| или = = (3.3)
где mt. Mi — соответствующие минтерм и макстерм. Так, полный
дешифратор «из 3 в 8» (табл. 3.2), реализующий макстермы трех
переменных, имеет следующие выходные функции:
Fo =Л \/В\/С=М7 = т0 = ЛВС,
Fl^A\'B\'C = Mti = mi=ABC,
F2=A\/B\/C — Ms = fn2—ABC,
F3 = A\/B\/C=Mi = m3=ABC,
Fa=a\/ В\/С=Мз = гп4 = АВС,
F3 — A\/B\/C=M2 = in5 = ABC,
F2=A\/B\/C=Ml = mt=ABC,
Fl=A\/B\j,C=Ml> = rn7=ABC.
Для примера рассмотрим проектирование схемы такого дешифра-
тора на базе ЭСЛ. Если в качестве базового используются эле-
менты ИЛИ—HE/ИЛИ (см. рис. 2.26,а), то на их неинверсных
выходах выполняются функции Ео, •••, если подать на входы
соответствующие переменные или их инверсии. Таким образом,
при элементной реализации получаем логическую схему, приве-
денную на рис. 3.4,а.
Компонентная реализация дешифратора в виде многоярусной
схемы ЭСЛ позволяет существенно улучшить его характеристики.
Используем методику синтеза, описанную в § 2.3. Обобщенное
выражение (2.38) дает набор функций Fo, ..., F7, если принять Д =
=Z°o=Z'o = 2oi = Z'i, В=Ко=Т|, С = Х, а коэффициентам p't, g4
дать следующие значения:
В
p°o = p1o = poi=^oo = ^1o=g°i = grli = l, р’1 = 0
p°o = p1o = po1=p1I=goo = g1o = g°i= 1, g‘l = 0
p°o = p'o = pli=^oo = ^1o = goi = ^1i= 1, р°1 = 0
p°o = p'o = p°i=p1i=^oo = g1o=gii= 1, g°i=0
P<,O = POl=P'l=g0O=g,O=g°l=gil= 1, р‘о = О
p°o = plo = p1)i=p1i=g1)o=g0i = ^1i=l, g‘o = 0
p1o=p0i = pli=g0o = g1o = g0i=g‘i= 1, p°0 = 0
p% = p'o = p°i=p1I=gIo = g°i = g1i= 1, g°o = O
соответствии с полученными значениями
для реализации Fo,
для реализации Fi,
для реализации fj,
для реализации Ез,
для реализации Ft,
для реализации Fs,
для реализации F&,
для реализации F7.
pit, g’i обобщенная
схема трехъярусного элемента ЭСЛ (см. рис. 2.24) преобразует-
ся согласно правилам табл. 2.3. При этом каждая из функ-
ций реализуется на выходе 0 или 1 одного из четырех ПТ верх-
него яруса. В результате на выходах этих ПТ получаем все необ-
холимые функции Fo, ..., F7 (см. рис. 3.4,6). В данной схеме вклю-
чены эмиттерные повторители на выходах, а также на входах ПТ
первого и второго ярусов, выполняющие функции ФП (сдвиг уров-
134
a) t)
Рис. 3.4. Логическая схема дешифраторов <из 3 и 8» на элементах ИЛИ— HE/ИЛИ (а) и его реализация в виде
трехъярусного элемента ЭСЛ
ней потенциала), и транзисторные ИТ в эмиттерных цепях ПТ
и входных повторителей.
Полученная схема дешифратора «из 3 в 8» имеет приблизи-
тельно такие же значения мощности Рп и задержки как один
элемент ИЛИ—HE/ИЛИ ЭСЛ, и занимает на кристалле такую
же площадь, как четыре элемента ЭСЛ. Поэтому данная схема
обеспечивает снижение потребляемой мощности в 10 раз, задерж-
ки переключения в 2 раза и уменьшение площади, занимаемой иа
кристалле, в 2...3 раза по сравнению с дешифратором на рис.
3.4,а, построенным на одноярусных элементах ЭСЛ. Таким обра-
зом, если напряжение питания П„п = 5 В, что позволяет использо-
вать схемы ЭСЛ с числом ярусов до трех, то следует применять
схему на рис. 3.4,6, которая даст значительное улучшение основ-
ных показателей. При напряжениях питания С7,1п = 2... 3 В, когда
число ярусов в схемах ЭСЛ не может превышать одного (см.
§ 2.3), дешифратор реализуется на элементах ИЛИ—HE/ИЛИ в
соответствии с логической схемой на рис. 3.4,а.
Если на выходах реализуется неполный набор минтермов
(макстер.мов), то дешифратор называется неполным. Для непол-
ных дешифраторов имеются безразличные наборы входных пере-
менных, которые можно использовать при минимизации выходных
функций. В виде СИС в составе современных серий микросхем
ТТЛ выпускается, например, неполный дешифратор «из 4 в 10»,
который используется в устройствах вывода информации, чтобы
обеспечить десятичную индикацию или печать двоично-десятичных
чисел. В дешифраторе используются элементы ТТЛ с открыты;*
коллектором (см. рис. 2.19,6), которые при логическом 0 на соот-
ветствующем выходе замыкают электрическую цепь, в которую
включены индикаторные лампы пли обмотки реле цифропечатаю-
щего устройства. Таким образом, дешифратор функционирует в
соответствии с табл. 3.1, где а0, а.з служат входными перемен-
ными. Согласно табл. 3.1 имеется шесть безразличных наборов
входных переменных а:а?а,а0, которые можно использовать для
минимизации логических выражений выходных функций х0, ..., х9.
Для минимизации используем карты Карно, с помощью которых
получим выражения, удобные для реализации иа элементах И—
НЕ:
Хо — О.зЯ2<31 <Зо> =
Л'1 = ^0, ^4=^2^1^0,
1Q 0, х$ = й2Й10о,
Хв~ <12^1^0» =
X? = 1G01
х8 = а3ао.
Соответствующая логическая схема дешифратора приведена на
рнс. 3.5.
136
Широко распространенным ти-
пом функциональных узлов, выпус-
каемых "в виде микросхем средней
степени интеграции, являются деши-
фраторы двоично-десятнчных кодов
в семисегмеитиый код. Такие деши-
фраторы применяются в устройст-
вах визуальной индикации десятич-
ных цифр на световых табло (рис.
3.6), использующих светоизлучаю-
щие диоды, индикаторы на жидких
кристаллах, электролюминесцент-
ные или электровакуумные прибо-
ры. Логическое функционирование
такого дешифратора определяется
табл. 3.3, где обозначения выход-
ных функций соответствуют семи
сегментам Fo ... Ft индикатора (рис.
3.6,а). Используя данную в § 3.1
методику, нетрудно получить логи-
ческую схему дешифратора (рис.
3.66), реализуемую на элементах
Рве. 3.5. Логическая схема де-
шифратора «из 4 в 10»
И—ИЛИ—НЕ ТТЛ. В схе-
ме использованы элементы с открытым коллектором на выходе
(см. рис. 2.19,6), поэтому сегменты будут светиться при низком
потенциале на соответствующем выходе: F<=0.
Помимо устройств индикации дешифраторы широко использу-
ются в устройствах управления, где они в соответствии с посту-
пающим кодом (адресом) формируют управляющий сигнал, вклю-
чающий (или выключающий) один из блоков, подключенных к его
выходам. Например, если включение блока обеспечивается пода-
чей на его управляющий вход логического 0, то дешифраторы в
Сенисегментный
""сегментный (б)
индикатор (а) и дешифратор из двоичного кода в се«
137
Т а б л н ц a 3.3
Таблица истинности дешифратора и семисегментный код
aa aa flj a> F, Ft Ft Ft Ft F, F,
0 0 0 0 0 0 0 1 0 0 10 0 0 11 0 10 0 0 10 1 0 110 0 111 10 0 0 10 0 1 0 0 0 0 0 0 1 1 0 0 1 1 I 1 0 0 1 0 0 1 0 0 0 0 0 1 1 0 10 0 110 0 0 10 0 1 0 0 0 1 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0
соответствии с табл. 3.1 и 3.2 формируют сигнал включения толь-
ко для того блока, номер которого соответствует поступившему на
их входы двоичному коду.
3.3. МУЛЬТИПЛЕКСОРЫ
И ДЕМУЛЬТИПЛЕКСОРЫ
Мультиплексором (селектором) называется функциональны!
узел, обеспечивающий передачу информации, поступающей по нес-
кольким входным линиям связи, на одну выходную линию. Выбор
той или иной входной линии А( осуществляется в соответствии с
поступающим адресным кодом So, Si, .... При наличии п адресных
входов можно реализовать М = 2п комбинаций адресных сигналов
Sj, каждая из которых обеспечивает выбор одной из Л1 входных
линий. Чаще всего используются мультиплексоры «из 4 в 1» (М®
= 4, п=2), «из 8 в 1» (М = 8, п = 3), «из 16 в 1» (М=16, п = 4).
Если допустить наличие избыточных комбинаций адресных сигна-
лов, то можно спроектировать мультиплексоры с любым числом
входных линий М^2П.
Используя табл. 3.4, описывающую функционирование мульт»-
плексора «из 4 в 1», получаем выражение для его выходной функ-
ции:
Е=Ло(515о)\^1 (5iSo) уЛ 2 (SiSo) V^3 (SiS0),
где в скобках помещены минтермы адресных переменных So, S».
В общем виде выходная функция мультиплексора «из М в 1»
м
F= S А,т>, (3.4)
(-1
где т< — минтерм п адресных переменных So, Si, .... S„-i;
= log2 M.
138
Мультиплексирование прн большом числе Таблица 3.4
входных линий М можно выполнять пирами- Таблица истинное*
дальним каскадированием мультиплексоров. На ти мультиплексо-
рис. 3.7 приведен пример мультиплексирования «из 16 в 1» с помощью каскадирования мульти- ра <из 4 в 1>
я •% р
плексоров «из 4 в 1». В качестве примера схемотехнической реали-
л
зашш на рис. 3.8 показана логическая и элект- 0 1 Яэ Да
рическая схемы мультиплексора «из 4 в 1» на базе элемента И—ИЛИ—НЕ. который выпуска- 1 0 1 1 ^3
ется в виде микросхемы ТТЛ средней степени
интеграции. В микросхеме используется слож-
ный выходной инвертор, обеспечивающий большой коэффициент
разветвления .V^IO и высокое быстродействие прн работе на зна-
чительную емкостную нагрузку (см. § 2.2). В качестве входных
инверторов и элемента И—ИЛИ—НЕ включаются схемы ТТЛ с
упрошенным инвертором, которые имеют достаточно высокий по-
рог переключения Vn для получения необходимых значений поме-
хоустойчивости и~и. °
Наиболее эффективная реализация аналогичного мультиплек-
сора на элементах ЭСЛ получается при использовании трехъярус-
ной схемы. Для синтеза этой схемы функция F представляется в
конъюнктивной форме (2а, табл. 3.2), а затем преобразуется к ви-
ду, соответствующему обобщенному выражению (2.38):
F= HoV-SoVSi) HiVSoVSi) (Л2VSoV^i) •
• (A3VS0VS1) = [SoV (S1VA3) (S1VA1)] •
• [SoV(Si\Mo)(S,VA2)].
В соответствии с § 2.4 трехъярусная схема ЭСЛ будет реализо-
вать эту функцию, если на ее входы подать сигналы S0=X, St =
= >c.= Ki, A0 = Z°i, At=Zln, A2=Z1i, A3 = Z°o и обеспечить значения
п-"ек1.ир(,в^аСКад11Р°|Ванне мУльтиплексоРов <из 4 в 1> для реализации мульти-
139
4m Ji
Рис. 3.8. Логическая схема мультиплексора «из 4 в 1» (а) и ее схемная реали-
зация на элементах ТТЛ (б)
Рис. 3.9. Схема мультиплексора «из 4 в 1» иа трехъярусиом элементе ЭСЛ
140
коэффициентов p% = p’o = p°i =p‘i = 0, gQo^g'o = gai = g'\ = 1. При
этом из обобщенной схемы (см. рис. 2.24) получим электрическую
схему (рис. 3.9), где функция F реализуется путем монтажного
объединения выходов 0 переключателей тока верхнего яруса на об-
щем резисторе R. В схему включены входной и выходной эмит-
терные повторители и транзисторные ИТ, задающие эмиттерные
токи. Полученная схема потребляет приблизительно в 5 раз мень-
шую мощность, имеет в 2 раза меньшие задержку переключения
и площадь, чем схема мультиплексора, построенная из односту-
пенчатых элементов ЭСЛ.
При необходимости можно, подключив резисторные ФП к ин-
версным выходам ПТ верхней ступени (показано штриховыми ли-
ниями на рис. 3.3), получить па дополнительных выходах функ-
ции
/ । = Лo5o5i, /'2=Л[5о51,
/?3 = ЛзЗоЗь F4 = A 3S qS I
s«
So
•г
So
А}
мульти-
в I» из
I s'o !
Рис. 3.10. Схема
плексера «на 4
К.МДП-транзпсторах
либо реализовать любую конъюнкцию этих функций путем мон-
тажного объединения соответствующих инверсных выходов.
Как показано в § 2.5, функцию мультиплексора «из 2 в 1» в
схемах КМДПТЛ выполняют два транзистора (см. рис. 2.37,в).
Путем каскадирования этой схемы реализу-
ется мультиплексор «из 4 в 1» (рис. 3.10),
который имеет задержку переключения и
площадь, занимаемую на кристалле, при-
близительно такие же, как один элемент
ИЛН—НЕ КМДПТЛ.
В современных цифровых системах
мультиплексоры часто используются для
формирования различных логических функ-
ций. Как следует из выражения (3.4), вы-
ходная функция мультиплексора содержит
все минтермы п переменных, поэтому при
подаче на входе соответствующих значений
переменных /1, можно получить па выходе
любую логическую функцию п переменных.
7 ели исходная функция F представлена в
виде СДНФ (см. § 1.2). то для ее реали-
зации с помощью мультиплексора достаточ-
но подать па информационные входы упра-
вляющие переменные где /,— значение функции при набо-
ре входных переменных, соответствующем минтерму т,-, а на ад-
ресные входы 5 — входные переменные.
Чтобы реализовать логическую функцию иа мультиплексорах,
меющцх п адресных входов, необходимо преобразовать ее сле-
дующим образом.
< В МДНФ функции выделить п переменных, имеющих наи-
Вь'сШ11е ранг|[
141
2. Преобразовать МДНФ таким образом, чтобы обеспечить
вхождение выделенных переменных во все импликанты. Преобра-
зование осуществляется путем умножения импликант на (х,+
+ х,), где Xj выделенная переменная, не входящая в соответствую-
щую импликанту.
3. Выполнить факторизацию полученной ДНФ путем вынесе-
ния за скобки минтермов выделенных переменных.
В результате получаем выражение исходной функции, которое
выполняется мультиплексором «нз Л1 = 2П в 1>\ если па его адрес-
ные входы подать выделенные переменные, а на информационных
входах реализовать логические выражения, заключенные в скоб-
ках. Если эти выоажения равны 0, 1 нли одной из входных пере-
менных, то каких-либо дополнительных схем для выполнения за-
данной функции не требуется. Если выражения в скобках пред-
ставляют собой функции двух и более переменных, то их необхо-
димо реализовать с помощью дополнительных логических схем.
Можно использовать для их реализации мультиплексоры. В этом
случае каждое выражение в скобках преобразуется по описанной
выше методике и выполняется с помощью мультиплексоров, вы-
ходы которых подключаются к информационным входам мульти-
плексора, реализующего заданную функцию.
Рассмотрим пример реализации с помощью мультиплексора
«из 4 в 1» логической функции
f=abde\/ade\/acd\/Cd\/bC.
1. Определим ранги переменных: гд — гс = 3, Гк==гЕ = 2,
Так как для мультиплексора «из 4 в 1» число адресных входов
п = 2, выбираем две переменные с наибольшими показателями:
D и С.
2. Преобразуем МДНФ, вводя выделенные переменные во все
импликанты:
F=ABDE(C\/C) \/(ADE) (C\/C)\/ACD\/CD\/
\/5C(D\/D) = ABCDE\/ACdE\/ACD\/CD\/SCD.
3. Выполняем факторизацию, вынося за скобки минтермы пе-
ременных С п D:
F — CD (АВЕ\/аЕ) V (A) CD\/CD V (Б) CD.
Полученное выражение реализуется согласно (3.4) мультиплексо-
ром «из 4 в 1», если на его входах Ait S> поступают следующие
переменные и функции:
So = C, S,=D. А„=АВЕ\/ДЕ,
Ai=A, А%= 1, А, = В.
Функция До выполняется с помощью мультиплексора «нз 4 в 1»
или логических элементов. Схема включения мультиплексоров по-
казана на рис. З.И.
Для восстановления мультиплексированной информации ис-
пользуются демультиплексоры, которые в соответствии с принятым
142
Таблица 3.5
Таблица истинности демультиплексо-
ра <из 1 в 4>
S, 3, F. F, F, F,
о О А О О О
0 1 О А О О
10 О О А О
11 О О О А
Рнс. 3.11. Включение мульти-
плексоров для реализации за-
данной логической функции
адресом направляют информацию в одну из М выходных линий
(табл. 3.5). При этом на остальных выходных линиях поддержи-
вается логический 0. Выходные функции демультиплексора «из 1
в М» имеют вид
Е,=Дт4. (3.5)
В качестве примера рассмотрим реализацию демультиплексора
«из 1 в 4» па элементах ИЛИ—НЕ. В соответствии с методикой,
описанной в § 3.1, преобразуем выходные функции (3.5) демуль-
типлексора к виду
/?о = Д(5()5|) =AVSoV-S(,
/?1 = ^(S0Si)=A\/SoVSi.
А2 = Д(50\) = Jv’SoVS1(
Е3 = Л(5051) =AVSoV5i.
Логическая схема, выполняющая данные функции, показана на
рис. 3.12,а. Схема может быть реализована на элементах ИЛИ—
а;
3 Демультиплексор «из
ексцрования «из 1 в !fi»
1 а 4» (а) И их каскадирование для демульги"
113
НЕ ЭСЛ (см. рис. 2.26) илн КМДПТЛ (см. рис. 2.35,6). При боль-
шом числе М демультиплексирование осуществляется с помощью
каскадного соединения демультиплексоров с малыми значениями
М. На рис. 3.12,6 показан пример включения демультиплексоров
сиз 1 в 4» для демультиплексирования сигнала «из 1 в 16» выход-
ных линий.
При А = 1 демультиплексор выполняет функции полного де-
шифратора, реализуя на выходах минтермы т: адресных перемен-
ных So, ..., Sn-i. При А=0 на всех выходах устанавливается со-
стояние Fo, ..., /\м-1 = 0. Таким образом, демультиплексор «из 1 в
М» можно использовать в качестве дешифратора «из п в М», в
котором на вход А поступает стробирующий сигнал, разрешающий
или запрещающий формирование мннтермов.
Путем последовательного включения мультиплексоров и де-
мультиплексоров реализуются различные схемы коммутаторов,
соединяющих источники и приемники информации в соответствии
с поступившими адресами. Па рис. 3.13 показана схема коммута-
тора, соединяющая любой из четырех источников И, информации
с любым из восьми приемников П,. Адрес (номер) источника I
задается поступающим двоичным кодом (SiS0), адрес (номер)
приемника / — кодом (S^S'iS'o).
Для одновременной передачи многоразрядных чисел использу-
ется параллельное включение рассмотренных выше одноразрядных
мультиплексоров (см. рис. 3.8) и демультиплексоров (см. рис.
3.12). Прн этом с помощью демультиплексора «из 1 в 3» можно
осуществить сдвиг многоразрядного числа вправо или влево на
один разряд. Например, в схеме сдвнгателя на рис. 3.14 одна из
комбинаций сигналов SiSo(OO) обес-
печивает передачу числа А без
сдвига: А; = х<, другая комбинация —
сдвиг вправо: At — xt-i, третья комби-
нация— сдвиг влево: А<=х,и-1. Такой
способ сдвига чисел широко исполь-
зуется в микропроцессорах, умножи-
телях и ряде других цифровых БИС.
Рис. 3.14. Использование
демультиплексоров Д-,|Я
сдвига операндов
4/ J# S] 37 Sg Sp
Рис 3.13. Реализация коммутаторов
на мультиплексоре и демультиплек-
соре
144
3.4. одноразрядный сумматор
Основной операцией при выполнении арифметических действий
в современных цифровых системах является сложение (см.
§ 1.1). Поэтому основным блоком операционных устройств обычно
является сумматор, который используется также для вычитания,
умножения, деления, преобразования чисел в дополнительный код,
код «с избытком 3» и в ряде других операций.
Суммирование многоразрядных чисел производится путем их
поразрядного сложения с переносом между разрядами (см.
§ 1.1). Поэтому основным узлом многоразрядных сумматоров яв-
ляется комбинационный одноразрядный сумматор, который выпол-
няет арифметическое сложение одноразрядных двоичных чисел
A,, Si н перенос из младшего разряда С;, образуя па выходах
значения суммы S, и переноса в старший разряд Ci+i (табл. 3.6).
Функции Si и С;+1 после минимизации имеют вид
S^A^iCiVAiB.CiVAiSiC, V AiBiCi= (А.ФЙОФСй (3.6)
С+1 =A1BiCiVAiSiCiVAiB,CiVAiBiCi= A.SiVAiCiVBiCi.
(3.7)
Как следует из (3.6) и (3.7), функция S,- имеет более сложное
выражение, чем С>+1, так как представляется в виде СДНФ, т. е.
не минимизируется. Функцию S, удобно реализовать с помощью
двух схем Исключающее ИЛИ, которые часто называют полусум-
маторами.
Используем выражения (3.6) и (3.7) в качестве исходных при
проектировании схемы одноразрядного сумматора. Преобразовав
согласно методике, описанной в § 3.1, эти выражения к виду,
удобному для реализации па элементах И—НЕ, получим
5,- = (.4,BiCi) (А7в,;с7) (Х7в7с7) (АТвТсТ), (з.ба)
с. ч = (A.Si) (А7с7) (BiCi). (3.7а)
Логическая схема (рис. 3.15,а), реализующая эти функции, содер-
жит три входных инвертора и девять элементов Й—НЕ, имеет
потребляемую мощность Ps— 12РЭ, задержки сигнала на выходах
суммы С = 3/а и переноса t? = 2t3.
Таблица 3.6
Таблица истинности одноразрядного сумматора
'' Bi ci sl cl+l At st ci sl ci+l
0 0 0 0 0 1 0 1 0 0 1 1 0 0 1 0 1 0 0 1 I 0 0 I 0 1 1 1 0 1 1 1 1 0 0 J 0 I 1 1
145
Рис. 3.15. Варианты логической схемы одноразрядного сумматора на элементах
ИЛИ—НЕ (а), И—ИЛИ—НЕ (б), И—НЕ (в), Исключающее ИЛИ (г)
При реализации сумматора на элементах И—ИЛИ—НЕ пре-
образуем выражения (3.6) и (3.7) к виду
Si=AiCi+t\/BiCw\/CiCi+iyAiBiCi, (3.66)
С<+1 =AiCi\/BiCi\/AiSi. (3.76)
Схема сумматора, построенная на элементах И—ИЛИ—НЕ в со-
ответствии с этими выражениями, показана на рис. 3.15,6. Сумма-
тор с такой структурой реализуется на элементах ТТЛ. КМДПТЛ.
Третий вариант сумматора можно получить, реализуя функцию
Si с помощью элементов Исключающее ИЛИ. При этом выраже-
ние (3.7) преобразуем к виду
СЖ=Л.В(\/(Л(®Я4)С1= (Л(В,) (Л^В,)С;. (3.7в)
Соответствующая схема сумматора показана на рис. 3.15,в. Если
реализовать операцию Исключающее ИЛИ с помощью четырех
элементов И—НЕ, то получим схему сумматора (рис. 3.15,г), со-
держащую минимальное число элементов н их соединений. Такой
сумматор потребляет мощность Р, = 9Р, и имеет задержки пере-
ключения /я = 6/э и fc = 5/3.
Используя различные способы минимизации логических функ-
ций, можно получить структуры сумматоров, отличающихся по
числу элементов, мощности и быстродействию, которые реализуют-
ся на различной элементной базе. С помощью метода токовых гра-
фов (см. § 2.2) синтезируем варианты электрических схем сумма-
торов на базе ТТЛ и ЭСЛ.
146
Для получения более простой схемы проведем факторизацию
выражения (3.66), а затем преобразуем (3.66) и (3.76) по теоре-
ме де Моргана, чтобы реализовать функции S,-, С(+1 с помощью
монтажного объединения выходов элементов ТТЛ (Монтажное И):
S, = (AiBtCi) С,+1 (AiBiCt), (3.6г)
С,,i = (Oi) (X?i) (BiCt). (3.7г)
В соответствии с выражениями (3.6г) и (3.7г) получим токовый
граф сумматора, показанный иа рис. 3.16,а. При использовании
диодных объединителен ОТ на входах ТК включают диодные
ФП, чтобы обеспечить выполнение условий переключения (2.14).
При переходе к электрической схеме сумматора используем ре-
зисторные источники ИТ и монтажные объединители ОТ на вы-
ходах ключей ТК, в качестве которых служат п-р-п транзисторы.
3 16 Токовый граф (а) н схемная реализация (б) одноразрядного сумма-
Рис
Тора
147
Диодные ОТ и ФП на входе каждого ключа совмещаем в один
компонент — МЭТ. В результате получаем схему сумматора, при-
веденную на рис. 3.16,6.
При реализации сумматора иа элементах ЭСЛ наиболее эф-
фективно использовать трехъярусные схемы, для которых функ-
ции представим в виде (см. § 2.4)
si=[A,v(BiVCi)(BiVCi)IA.V(BiVCi)(B.V^)l> (З.бд)
Ci+1 = [A,XjBi VC,] [AiVflf (5iVC,)]. (3.7д)
Используя обобщенное выражение (2.38), получаем, что трехъ-
яруспая схема ЭСЛ выполняет функцию S, при р°о = р'\ — g°i =
=Я‘о = 0, p'o = p0i =g°o = £li = 1, а функцию Ci+1 при раа = g°a=g'0 =
= g°i=l, p'o = p°i=p't = gli = O- В соответствии с методикой проек-
тирования, описанной в § 2.4, получаем схему из двух трехъярус-
пых элементов ЭСЛ, реализующую функции сумматора (рис.
3.17). В этой схеме транзисторы верхнего яруса, имеющие непос-
редственно соединенные базы и коллекторы (VT1 и VT7; VT3 и
1'7'5; VT2 и VT8; VT4 и VT6- VT10, VT12 и VT14), для экономии
площади можно совместить в двух- и трехэмиттерныс транзисто-
ры. По сравнению с сумматором, построенным иа одноярусных
элементах ЭСЛ, эта схема имеет в 4 раза меньшую мощность, в
2 раза меньшую площадь, в 2 раза более высокое быстродейст-
вие.
Один из вариантов сумматора на элементах КМДПТЛ можно
получить, используя элементы Исключающее ИЛИ, Равнознач-
ность, которые реализуются с помощью мультиплексора «из 2 в
1» (рис. 2.37,в) на парс р- и и-каиальных транзисторов. При этом
схема сумматора на рис. 3.15 преобразуется к виду, показанному
на рис. 3.18,а, ее схемотехническая реализация приведена на рис.
3.18,6. По сравнению с вариантами сумматора иа элементах И—
Рис 3.17. Схема одноразрядного сумматора на трехъярусных элементах ЭСЛ
148
Рис. 3.18. Логическая («) и электрические (б) схемы одноразрядного сумматора1
на КМДГЬтранзисторах
ИЛИ—НЕ КМДПТЛ данная схема при близких значениях быст-
родействия содержит в 1,5 ...2 раза меньше транзисторов и зани-
мает существенно меньшую площадь на кристалле.
3.5. СХЕМЫ СРАВНЕНИЯ
(ДВОИЧНЫЕ КОМПАРАТОРЫ)
Для сравнения операндов в цифровых системах часто используют специаль-
ные схемы — двоичные компараторы. Простейшим вариантом компараторов
являются схемы для определения равенства двух операндов А и В. Равенство
одноразрядных операндов определяется с помощью логической операции Рав-
нозначность (см. табл. 1.6): В=1 прн А = В, F = 0 прн Л=#=В. Примеры схемной
149
реализации операции Равнозначность даны в § 2.5. Для определения равен-
ства многоразрядных операндов выполняется конъюнкция результатов срав-
нения отдельных разрядов:
= ...Fn-i = HoBoVAo5o) (AiBi VAiB,) ... (Лп-iB..iVMn-i) =
= FoV^iV-V^n-i= (AoBoVAoBo) V (Ai5i V^Bi) V ...
V (An—i^n—iХ/Лп—iBft—i). (3.8)
Более сложными являются схемы сравнения для определения неравенства
л-разрядных операндов А и В'
fl прн А>В fl прн A<ZB,
(о придав, <39) Я=ЦиЛ>в. (310)
Для одноразрядных операндов Ао и BQ функции сравнения реализуются с по-
мощью операций Запрет (см. табл. 1.5):
Fo = AqBo, Ho~A0Bq.
Для двухразрядных операндов А=А1А0 и B = B\Bq функции неравенства Ft
и Нх определяются таблицей истинности (табл. 3.7). Минимизируя выражения
функций с помощью карт Карно, получаем
F1«AiS1VA1Ao5oVAo50S1=AJ5jV(^Blj’Fo,
Л71=XiBi VAi-IqBo VA&BoBi = A[Bi V (AiBi)Hq.
Аналогично представляются функции сравнения n-разрядных операндов:
Fп-t =An-iBn-i V (An-iBn-i)Fn-2= (An-tBn-i) (Лп-iBn—i)Fn-2, (3.11)
7/n-i = 4n-iBn-i V (An—iBn-i)77n-2= (Дп-tBn-i) (An-iSn-i)//n—2, (3.12)
где Fn_2, Hn-2 — функции сравнения (n—1) младших разрядов.
Согласно выражениям (3.11), (3.12) сравнение операндов можно произ-
водить последовательно, начиная с младших разрядов Ао, 5о- Пример много-
разрядного компаратора с последовательной структурой, реализованного в
соответствии с выражением (3.11), дан на рис. 3 19,а. Общая задержка фор-
мирования сигнала F для этой схемы составляет tp = 2nt3. Поэтому при боль-
шом числе разрядов (л>4...8) компараторы с последовательной структурой
имеют низкое быстродействие.
Таблица 3.7
Таблица истинности схемы сравнения двухразрядиых чисел (А(А0) н (FJiSo)
Л] Ло Bl в. Ft л0 в, в. F, и.
0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0 0 0 1 I 0 1 I 0 0 0 1 1 0 1 1 0 0 0 1 0 1 0 I 1 0 0 0 0 1 0 1 1 0 1 0 1 0 I 0 1 1 I 1 1 1 1 I 0 0 0 1 1 0 1 1 0 0 0 1 1 0 I 1 1 0 1 0 0 о 0 1 1 0 1 0 1 0 0 о
J50
Рис. 3.19. Схемы компараторов с последовательным (а) и параллельным (6)
сравнением разрядов
В быстродействующих компараторах реализуется одновременное (парал-
лельное) сравнение всех разрядов операндов в соответствии с выражениями
(3.11а), (3.12а). Эти выражения получаются из (3.11), (3.12) подстановкой
функций fn-2, •••» fo или Нп-2, Но-
F— 1 =Лл—iBn—1V (Л«—iBn—|) (Ля—гЯя—2) V V (An-i^n—1) (Лд-гВп-г)
... (ДдВг) (AtBi) (AqBq) ; (3.11а)
^Л|—1=Лп— iBn— 1V (Л«—15п—i) (А„-2В„-2) V —
... V (Лп-ifln-i) (Ля-аЛя-2) ... (AxSjtAiSi) (До#о). (3.12а)
Схема четырехразрядного компаратора с параллельной структурой показана иа
рис. 3.19,6. Задержка формирования сигнала F для компаратора с параллельной
структурой составляет /г=4/л независимо от чясла разрядов. Однако в схеме
требуются логические элементы с числом входов л+1, реализация которых
при п>4...8 затруднительна. Поэтому в виде С ИС выпускаются четырех- или
восьмиразрядные компараторы с параллельной структурой.
3.6. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ
МАТРИЦЫ (ПЛМ)
Типовая структура ПЛМ (рис. 3.20) содержит три каскада ло-
гических элементов, между которыми располагаются два комму-
тационных поля, где осуществляется необходимое соединение вы-
водов элементов (программирование ПЛМ) для реализации за-
данного набора функций. Первый каскад повторителей-инверторов
выдает поступившие переменные в прямой и инверсной форме. Во
втором каскаде размещаются элементы И, входы которых соеди-
няются с соответствующими шинами переменных для реализации
импдикаит, входящих в ДНФ заданных функций. Число исполь-
зуемых элементов И равно общему числу различных импликант
в ДНФ всех выходных функций. Третий каскад состоит из элемен-
тен ИЛИ, входы которых соединяются с выходами элементоз И
151
предыдущего каскада для
получения на выходе задан-
ных функций. Число элемен-
тов ИЛИ определяет число
логических функций, одно-
временно реализуемых на
выходах ПЛ'Л. Каскад эле-
ментов И вместе с комму-
тационным полем образует
программируемую матрицу
конъюнкций ,И|, каскад эле-
ментов ИЛИ с коммутаци-
онным полем — матрицу ди-
зъюнкций М2.
Таким образом, ПЛМ.
выполняет набор логических
функций, задаваемых в ди-
зъюнктивной форме. Для
уменьшения числа исполь-
зуемых элементов п упро-
щения их коммутации ис-
ходные функции задаются
в виде МДНФ. полученных
Рис. 3.20. Общая структура ПЛМ с помощью методов совме-
стной минимизации (см. §
1.4). Так как с помощью ПЛМ обычно реализуются достаточно
сложные функции большого числа переменных, то для их совме-
стной минимизации используются специальные программы, реали-
зуемые па ЭВМ.
Различные варианты ПЛМ выпускаются в виде отдельных
микросхем либо входят в состав микропроцессоров и ряда других
типов БИС. В серийно выпускаемых ПЛМ число входных пере-
менных т^8...22, число выходных функций л = 8... 16, число од-
новременно реализуемых импликант — несколько десятков (обыч-
но 50... 100). Для ПЛМ. используемых в современных микропро-
цессорах п ряде других БИС, эти числа часто в 5... 10 раз больше.
Элементы И, ИЛИ в составе ПЛМ имеют 8... 10 и более входов.
Все эти показатели ограничивают число и сложность функций, вы-
полняемых ПЛМ. Если заданный набор функций после миними-
зации не может быть реализован одной ПЛМ, то производится
разделение набора или декомпозиция наиболее сложных функций
так, чтобы обеспечить их выполнение с помощью параллельного
пли последовательного включения нескольких ПЛМ. Методы ми-
нимизации и декомпозиции функций, используемые при разработ-
ке цифровых устройств на базе ПЛМ, описаны в [30].
Программирование, т. е. коммутация выводов элементов в
ПЛМ для реализации заданных функций, выполняется различны-
ми способами;
152
разработкой соответствующей топологии металлических соеди-
нений;
разрушением металлических соединений («пережигание» пере-
мычек) между определенными входами и выходами элементов;
изменением состояния (проводящее илн непроводящее) тран-
зисторов, через которые соединены элементы различных каскадов
ПЛМ.
При первом способе соединения элементов ПЛМ, обеспечиваю-
щие получение на выходах заданного набора функций, создаются
в процессе изготовления микросхемы с помощью специально раз-
рабатываемого фотошаблона. Такой способ программирования из-
готовителем широко применяется при создании ПЛМ, входящих в
состав серийно выпускаемых БИС, например микропроцессоров,
контроллеров периферийных устройств (дисплеев, цифропечати и
др.).
Второй способ программирования ПЛМ состоит в использова-
нии плавких перемычек для получения необходимой конфигура-
ции соединений элементов. Эти перемычки, которые обычно изго-
товляются из нихрома, включаются в соединения между элемен-
тами и разрушаются (перегорают) при подаче на них импульса
напряжения достаточно большой амплитуды (обычно 12...20 В) и
определенной длительности. В режиме программирования на ло-
гических входах устанавливаются комбинации адресных перемен-
ных в соответствии с которыми импульс повышенного напряжения
поступает на определенную перемычку, которая при этом пере-
горает. Таким образом, последовательно нарушаются все ненуж-
ные соединения и остаются только те, которые позволяют реали-
зовать заданные функции. Такой способ программирования потре-
бителем широко используется для создания специализированных
комбинационных схем, которые выполняют набор функций для
решения определенных задач. Потребитель программирует ПЛМ
с помощью специального программатора, формирующего сигналы
для разрушения тех или иных перемычек в соответствии с задан-
ным набором реализуемых функций.
Третий способ программирования также осуществляется потре-
бителем, но вместо плавких перемычек в соединении включены
МДП-транзнсторы. В закрытом состоянии они разрывают соответ-
ствующие соединения, в открытом — замыкают. При этом исполь-
зуются специальные МДП-структуры1, в которых проводящий ка-
чал индуцируется под действием заряда, накапливаемого на гра-
H1IUe раздела двух диэлектриков под затвором или на изолиро-
ванном («плавающем») затворе при подаче программируемого
Импульса напряжения. Накопленный заряд сохраняется в течение
ГТ п\°льких лет> обеспечивая необходимое соединение элементов
ся Перед программированием все МДП-структуры переводят-
п0.В Г1Сзроводящее состояние путем облучения ультрафиолетом или
~лачей специального электрического сигнала. Затем с помощью
Эти МДП-структуры описаны в § 6.5.
153
программатора формируются сигналы, переводящие определенные
МДП-структуры в проводящее состояние путем образования в них
индуцированных каналов. При этом возможно многократное прог-
раммирование (репрограммирование) ПЛМ длн реализации раз-
личных наборов функций.
На рис. 3.21 показаны типовые варианты реализации каскадов
ПЛМ в биполярных и МДП-микросхемах. Диодные объединители
(рис. 3.21,а,б) выполняют операции конъюнкции или дизъюнкции
в зависимости от направления протекания тока (см. § 2.2). Путем
объединения выходов эмиттерных (рис. 3.21,в) или истоковых
(рис. 3.21,г) повторителей реализуется операция Монтажное ИЛИ.
Объединение выходов транзисторных ключей (рис. 3.21,д,е) вы-
полняет операцию Монтажное И. При подаче инверсных значе-
ний входных переменных такое включение транзисторов реализу-
И (д, е) в ПЛМ
Рис. 3.22. Схема ПЛМ, про-
граммируемой путем разруше-
ния перемычек электрическ
ми сигналами
Рис. 3.21. Варианты схемной реализации
элементов И (о), ИЛИ (б—г), Монтажное
154
ет функцию И, а при подаче пеннверсных переменных — функ-
цию ИЛИ с инверсией. Программирование с помощью фотошаб-
лонов, плавких перемычек (рис. 3.21,а—д) или МДП-структур с
накоплением заряда (рис. 3.21,г,е) обеспечивает вхождение тех
или иных переменных в выходные функции. В биполярных микро-
схемах обычно применяются диодные элементы (рис. 3.21,а) для
реализации матрицы А1, и транзисторные (рис. 3.21,в) для реа-
лизации матрицы М2. В МДП-микросхемах чаще всего использу-
ются схема на рис. 3.21,е в матрице 1ИЬ схема иа рис. 3.21,г в
матрице М2.
На рис. 3.22 приведен пример реализации ПЛМ на базе ТТЛ.
Элементы Исключающее ИЛИ на выходах позволяют получить
инверсное или неинверсное значение выходной функции. Они со-
держат сложный выходной ТТЛ-инвертор (см. § 2.3), обеспечи-
вающий значительный коэффициент разветвления и высокое быст-
родействие при работе на емкостную нагрузку.
Наличие двух программируемых матриц Mt и М2 (см. рис.
3.20) требует использования значительного числа коммутирующих
компонентов (плавких перемычек, МДП-структур), которые сни-
жают быстродействие и увеличивают площадь кристалла ПЛМ.
Поэтому ПЛМ, программируемые пользователем, часто выпуска-
ются с одной программируемой матрицей Mi. Вместо матрицы М2
осуществляется фиксированное соединение элементов ИЛИ третье-
го каскада с выходами элементов И второго каскада. Такие ПЛМ
называются схемами программируемой матричной логики (ПМЛ).
По сравнению с обычными ПЛМ реализуемый ими набор функ-
ций более ограничен, одиако они имеют меньшие задержку пере-
ключения и площадь, занимаемую на кристалле.
КОНТРОЛЬНЫЕ ВОПРОСЫ И УПРАЖНЕНИЯ
1. Синтезируйте логические схемы, выполняющие заданные
функции:
a) F1=aBE\/ABDE\/aBCD\/aBc\/ (J5E\/DE')\/ABE(Cd\/Cd)
на трехвходовых элементах И—НЕ; элементах И—ИЛИ—НЕ,
имеющих по четыре входа И, три сборки ИЛИ;
б) F2 = BcBE\/ABDE\/BCDE\/ABE\/ACDE\/aCDE\/aBE'<
X (CD\/CD) на четырехвходовых элементах ИЛИ—НЕ; четырех-
входовых элементах ИЛИ—НЕ, монтажное ИЛИ;
2. Постройте трехъярусную схему ЭСЛ, реализующую функ-
f>=A(B\/C)\/AC(D\/E)\/DE(A\/B\/C)-,
fi = AB\/AC\/BD\JCD.
3. Синтезируйте на элементах И—НЕ, И—ИЛИ—НЕ логичес-
хо' СХемУ трехвходового мажоритарного элемента, состояние вы-
Да которого соответствует состоянию большинства входов (схе-
голосоваиня). Синтезируйте схему, формирующую сигнал М =
155
= 1 при несовпадении состояний входов мажоритарного элемента
(сигнал ошибки).
4. Спроектируйте логическую схему преобразователя из четы-
рехразрядного дополнительного кода в прямой иа четырехвходо-
вых элементах И—НЕ; иа элементах И—ИЛИ—НЕ, имеющих по
три входа И и четыре сборки ИЛИ.
5. Спроектируйте на четырехвходовых элементах ИЛИ—НЕ
логическую схему шифратора, обеспечивающего ввод десятичных
чисел 0... 9 в коде «с избытком 3».
6. Постройте на элементах ТТЛ схему дешифратора из допол-
нительного кода в семисегментный код с индикацией знака.
7. Реализуйте логическую функцию F = ABE\/AE на мульти-
плексорах «из 2 в 1» и «из 4 в 1». Сравните результаты с рис.
3.11.
8. Спроектируйте схему КМДПТЛ, выполняющую функции
мультиплексора «из 4 в 1».
9. Спроектируйте трехъярусную схему ЭСЛ, выполняющую
функции демультиплексора «из 1 в 4».
10. Реализуйте на мультиплексорах «из 4 в 1» в демультиплек-
сорах «из 1 в 4» коммутатор, выполняющий соединение любого
из 8 источников с любым из 24 приемников информации.
11. Докажите эквивалентность логических выражений (3.6) и
(3.66), (3.6г) для суммы Si, выражений (3.7) и (3.76), (3.7в),
(3.7г) для переноса С,+ь
12. Спроектируйте ПЛМ, реализующую функции сумматора
двухразрядпых чисел.
Глава 4. ТРИГГЕРЫ И ДИНАМИЧЕСКИЕ
ЭЛЕМЕНТЫ
Помимо логических элементов для построения цифровых сис-
тем требуются элементы памяти, осуществляющие хранение дво-
ичной информации в течение требуемого времени. В зависимости
от способа хранения информации элементы памяти делятся на
статические и динамические. Элементы памяти, которые могут
хранить информацию сколь угодно долго, называются статичес-
кими. В качестве статического элемента памяти в цифровых мик-
росхемах используется бистабильная ячейка (БЯ), представляю-
щая собой два инвертирующих логических элемента (чаше всего
ИЛИ—НЕ или И—НЕ), соединенных перекрестными связями:
прямой и обратной. Элементы памяти, хранящие информацию в
течение ограниченного, ожосигелыю короткого промежутка вре-
мени называются динамическими. Динамические элементы памя-
ти, используемые в цифровых микросхемах, состоят из компонен-
156
а> накапливающего заряд (конденсатор, транзистор или диод), И
транзисторных ключей, управляющих процессами его зарядки и
разрядки.
На основе элементов памяти строятся триггеры — электронные
схемы, имеющие два устойчивых состояния, которые устанавли-
ваются при иодаче соответствующей комбинации сигналов иа уп-
равляющие входы триггера и сохраняются в течение заданного
времени после окончания действия этих сигналов. В зависимости
от типа используемых элементов памяти триггеры подразделяются
на два класса: статические и динамические1.
4.1. СТРУКТУРА И КЛАССИФИКАЦИЯ
СТАТИЧЕСКИХ ТРИГГЕРОВ
В микроэлектронных цифровых устройствах используется боль-
шое число различных триггеров, которые классифицируются по
ряду признаков: способу записи информации, логической структу-
ре, типу функционирования, элементной базе.
Общая структура статических триггеров показана на рис. 4.1,
где в качестве выходного элемента памяти используется БЯ- Пе-
реключение БЯ осуществляется сигналами S' (set — установка),
R' (reset- -сброс), поступающими с выходов схемы управления.
Логическое значение сигналов S', R' зависит от комбинации сиг-
налов на внешних управляющих входах А' триггера и от состояния
выходной БЯ, которое определяется значением сигнала Q, посту-
пающего с выхода БЯ по цепи обратной связи.
Если используются два взаимопнверсных выхода БЯ (Q и Q
па рис. 4.1), то данный триггер имеет парафазный выход. Если
используется только один выход, то триггер имеет однофазный
выход.
Состояние триггера определяется значением выходного сигна-
ла Q. Если изменение Q, т. е. переключение триггера, происходит
только при поступлении синхронизирующего сигнала (синхроим-
пульса) на специальный вход синхронизации С (clock — время-
за.шющий), то триггер называется синхронным. Триггеры могут
а
Рис. 4.1.
тичсского
Общая структура ста-
триггера
синхронизироваться уровнем или фронтом синхроимпульсов. Jpur-
теры, синхронизируемые уровнем, могут изменять свое состояние
в течение длительности синхроимпульса (уровня синхросигнала)
при поступлении соответствующих управляющих сигналов X, т. е.
могут переключаться несколько
l,;t l за время действия одного
синхроимпульса. В течение пау-
J,J между синхроимпульсами со-
стояние такого триггера сохраня-
йся при любых изменениях уп-
равляющих сигналов. Триггеры,
СК11е В некоторых триггерах совместно используются статические и динамиче-
Мементы памяти. Такие триггеры называются статико-динамическими.
157
синхронизируемые фронтом, изменяют свое состояние при поступ-
лении на синхронизирующий вход соответствующего фронта (по-
ложительного или отрицательного) синхроимпульса, а затем это
состояние сохраняется при любых изменениях управляющих сиг-
налов X. За время действия одного синхроимпульса триггер, син-
хронизируемый фронтом, может переключиться только один раз.
В асинхронных триггерах отсутствует вход синхронизации. Поэто-
му переключение асинхронных триггеров происходит, как только
на управляющие входы поступает соответствующая комбинация
управляющих сигналов X.
В зависимости от комбинации управляющих сигналов X, вызы-
вающих изменение состояния, триггеры подразделяются на нес-
колько функциональных типов.) Тип триггера определяется по его
характеристическому уравнению или таблице состояний, которые
указывают значения выходного сигнала Qn+l после переключения
триггера (в момент времени /п-н) в зависимости от значений уп-
равляющих сигналов X и выходного сигнала Qn до переключения
триггера (в момент времени tn). Наиболее часто используются
триггеры 7?S-, JK-, Т-, D-типов и некоторые их разновидности.
Буквами 7? и S, 1 и К, Т, D и другими принято обозначать управу
ляющие входы (X) триггеров соответствующих типов.
RS-триггер (рис. 4.2,а) имеет два управляющих входа1 S и R,
с помощью которых выполняются функции установки триггера в
состояние Q=1 (при S=l, R = 0) и сброса в состояние Q — 0 (при
3 = 0, 7?=1). При S=R = 0 триггер работает в режиме хранения,
т. е. сохраняет ранее установленное состояние: Q = 0 либо Q = l.
Комбинация входных переменных S=J?= 1 (установка и сброс од-
новременно) является запрещенной, так как может привести к не-
определенному (непредсказуемому) состоянию выхода Q: может
быть ф = 0, а может быть и ф=1. Во избежание возникновения
сбоев в цифровых системах комбинацию 7? = S=1 исключают, по-
этому она является нереализуемой. Полная таблица состояний
(табл. 4.1) представляет собой табличное описание функциониро^
Таблица 4.1 Таблица 4.2
Полная таблица состояния PS-триггера Таблица состояний Р5-трнгго>
ра
Я s 0" Qn+l
Я S
0 0 0 0
0 0 0 1 1 0 1 1 0 0 Q"
0 1 1 1 0 1 1
1 0 0 0 1 о 0
1 0 1 0
1 1 0 X 1 1 X
1 1 1 X —
1 Обозначения входов приняты в соответствии с поступающими иа них ул*
равляюшими сигналами установки S и сброса R.
158
Рис 4.2. Асинхронный (а), синхронизируемый уровнем (б) и синхронизируемый
фронтом (в) Я$-триггеры
ванпя .RS-триггера. Нереализуемая комбинация входных перемен-
ных S=R = 1 дает два безразличных набора переменных (S, /?,
Qn), для которых значение функции Qn+1 не определено. Миними-
зировав функцию Qn+‘ — f(S, R, Qn), получим характеристическое
уравнение RS-триггера:
Qn+i^s + RQ". (4.1)
Как видно из табл. 4.1, при S=R = 0 (режим хранения) состояние
выхода триггера не изменяется: Qn^' = Qn. Поэтому полную таб-
лицу состояний путем объединения строк и исключения столбца
Qn можно преобразовать в более компактную форму (табл. 4.2).
RS-триггеры могут быть асинхронными (рис. 4.2,а) или синхрон-
ными, синхронизируемыми уровнем (рис. 4.2,6) либо фронтом
(рис. 4.2,а) синхросигнала. Наглядное представление об их функ-
ционировании дают временные диаграммы (рис. 4.2,а—а), кото-
рые показывают изменения состояния выходов при последователь-
ном поступлении различных комбинаций управляющих н синхро-
низирующего сигналов. Синхронизация триггера, временные диаг-
раммы которого приведены на рис. 4.2,6, производится уровнем
С=1. Синхронизация триггера, диаграммы которого даны на рис.
4.2,а, производится положительным фронтом сигнала С. Как вид-
но из диаграмм, триггер, синхронизируемый уровнем, чувствителен
к изменениям управляющих сигналов S, R в течение всего вре-
мени, когда С=1. Триггер, синхронизируемый фронтом, реагирует
159
Таблица 4.3
Таблица состояний УК-триггера
J л
0 0 Qn
0 1 0
1 0 1
1 I Q"
)
Рис. 4 3. Условное обознснеиие
синхронизируемого фронтом У/f-
триггера (о) п Т-трнггера (б)
только на те значения S, R, которые имеются на входах в момент
поступления положительного фронта С.
JK-триггер характеризуется таблицей состоянии 4.3. Он отли-
чается от /(S-триггера тем, что при поступлении па входы комби-
нации / = /(=1 меняет состояние выхода на противоположное:
Qn+' = Qn Таким образом, //(-триггер не имеет запрещенных ком-
бинаций входных сигналов, которые следовало бы исключать при
работе цифровых систем. Его характеристическое уравнение имеет
вид
Q" + 1=/Q" + KQ". (4.2)
Подставив и это уравнение все возможные комбинации входных
переменных /, Д, получим значения функции Qn+’, приведенные в
табл. 4.3. Таким образом, характеристическое уравнение (4.2) И
таблица состояний 4.3 дают эквивалентное описание функциони-
рования триггера. Так же как /?5-трпггер, /Д-триггер может быть
асинхронным, синхронизируемым уровнем или фронтом. На прак-
тике обычно используются //(-триггеры, синхронизируемые фрон-
том (рис. 4.3,а).
Т-триггср (рис. 4.3,6), называемый часто счетным триггером,
характеризуется таблицей состояний 4.4. Состояние его выхода
меняется на противоположное при поступлении на вход счетного
сигнала Т = 1 и сохраняется неизменным при Г = 0. В соответствии
с табл. 4.4 характеристическое уравнение /-триггера имеет вид
Q^' = TQ’‘^fTQ‘l. (4.3)
Из табл. 4.3 видно, что при / = Д=1 состояние /Д-триггера, синх-
ронизируемого фронтом, будет изменяться на противоположное
Q;i+i = qu ПрИ поступлении каждого синхроимпульса. Таким обра-
Таблица 4.4
Таблица состояний Т-
триггера
т
о Q"
1 Qn
Таблица 4.5
Таблица состояний D-
триггера
D
0 0
1 1
160
зом, /К-триггер в этом случае функционирует как Т-триггер при
подаче счетного сигнала Т на вход синхронизации С.„
D-триггер имеет таблицу состояний 4.5, в которой отсутствует
состояние, соответствующее режиму хранения. .D-триггеры бывают
только синхронными, и в соответствии с табл. 4.5 они после по-
ступления синхросигнала устанавливаются в состояние
Qn~'‘ = D. (4.4)
Выражение (4.4) является характеристическим уравнением D-
григгера. D-триггер выполняет функцию задержки информации,
поступающей па управляющий вход D, на один период синхросиг-
налов (такт машинного времени). В микроэлектронной аппаратуре
широко используются D-триггеры, синхронизируемые фронтом
(рис. 4.4,а), и синхронизируемые уровнем1 (рис. 4.4,6).
Согласно таблицам состояний 4.3 и 4.5 синхронный /K-триг-
гер будет выполнять функции D-триггера, если исключить комби-
нации, при которых J = K. Это достигается соединением входов
J и К через инвертор (рис. 4.4,в). В свою очередь, D-триггер, син-
хронизируемый фронтом, выполняет функции Т-триггера, если сое-
динить вход D с инверсным выходом Q (штриховая линия на рис.
4.4,6).
Как следует из данного описания функционирования триггеров,
их состояние Qn+1 в каждый момент времени определяется как
значениями управляющих и синхронизирующего сигналов, так и
состоянием Qn в предыдущий момент времени, т. е. триггер «пом-
нит» свое предыдущее состояние. Так как предыдущее состояние
зависело от ранее имевшейся комбинации входных сигналов, то
можно сказать, что состояние триггера определяется последова-
юльностью сигналов, поступа_ющих на входы, т. е. порядком их
следования по времени. Триггеры являются простейшими узлами
последовательностного типа (см. § 1.5), на базе которых строятся
более сложные функциональные узлы и блоки, рассмотренные в
;л. 5, 7.
Изменения состояний триггера при поступлении различных по-
1 ледова гсльностей входных (управляющих и синхронизирующих)
сигналов представляются с помощью графа переходов. На рис.
4 5 показаны графы переходов для КЗ-триггеров, синхронизируе-
мых высоким уровнем (С— 1) и положительным фронтом (С=0->-
а) 1) в)
Рис. 4.4. D-триггеры, синхронизируемые уровнем (о), и фронтом (б), реализо-
ванные на базе //(-триггера (в)
----------'
’,11 д'тРиггеР. синхронизируемый уровнем, часто называют триггер-заимка
Рис. 4 5. Графы переходов A’S-триггсра, синхронизируемого уровнем (а) и фрон-
том (6J
—>-1) синхросигнала. Кружками, в которых указаны значения вы-
ходного сигнала Q, обозначены устойчивые состояния триггера.
Стрелками показаны переходы триггера из одного состояния в
другое при поступлении соответствующих комбинаций входных
сигналов. Если данная комбинация не вызывает изменения Q, то
стрелка замыкается па исходном состоянии. Графы состояний пол-
ностью соответствуют временным диаграммам на рис. 4.2, т. е.
описывают функционирование триггера во времени. Триггер, синх-
ронизируемый фронтом, имеет по два различных состояния, соот-
ветствующих Q = 0 и Q = 1, которые помечены индексами А, В. Из-
менение значения Q происходит при поступлении перепада С=0->-
->•1, если предварительно при С=0 на управляющих входах ус-
тановлены соответствующие комбинации (см. табл. 4.2): S/?=10
или 01. Поэтому граф переходов (рис. 4.5,6) имеет промежуточ-
ные состояния 0в, 1л, в которые триггер переводится перед пере-
ключением. Схема управления такого триггера должна содержать
Ряс. 4.6. Графы переходов О-триггера, синхронизируемого уровнем (а), фрон-
том (б, в) и Т-триггера (а)
161
Рис. 4.7. flS-триггер (а), /К триггер (б), D-триггер (в), выполняющие логи-
ческие функции на входах
элементы памяти, имеющие различные значения выходных сигна-
лов Y для состояний, полученных индексами А, В. На рис. 4.6
показаны графы переходов D-триггеров, синхронизируемых высо-
ким уровнем и положительным фронтом синхросигнала, и 7-триг-
гера, переключаемого отрицательным фронтом счетного сигнала.
Вместо индексов «А», «В» иа рис. 4.6,б,в использованы двоичные
коды 00, 01, 11, 10, приведенные для каждого состояния в виде
знаменателя дроби.
Триггеры часто проектируются так, чтобы обеспечить выпол-
нение логических операций И либо ИЛИ над входными перемен-
ными. Например, на входах ряда триггеров, выпускаемых в виде
микросхем, реализуются функции: /?= (К1К2), S=(S|S2) (рис.
4.7,а), J=(J,J2J3), К=(К1К2Кз) (рис. 4.7,6) D=(DA/D2) (рис.
4.7,е) и др. Такие триггеры обладают расширенными логическими
возможностями, и их использование в цифровых системах позво-
ляет уменьшить количество требуемых элементов.
Отметим, что из KS-триггера, имеющего два и более входов,
можно получить JK-триггер, введя обратные связи с выхода Q на
один из входов R и с выхода Q на один из входов S (штриховые
линии на рис. 4.7,а). В этом случае при подаче 1 иа все остальные
входы R, S получим взаимоинверсные значения входных функций
R = Q, S = Q, которые приведут согласно табл. 4.2 к изменению
состояния Q на противоположное. Таким образом, получаем JK-
триггер, где в качестве J служат оставшиеся входы S, а в качест-
ве К — входы R.
В синхронных триггерах различных типов часто вводят входы
предварительной установки Sa и сброса Ra (см. рис. 4.23, 4.26).
При поступлении сигналов на эти входы изменяется состояние вы-
хода в соответствии с табл. 4.1 до прихода синхроимпульсов, т. е.
асинхронно.
4.2. СТРУКТУРНЫЕ ВАРИАНТЫ ТРИГГЕРОВ
И МЕТОДЫ ИХ ПРОЕКТИРОВАНИЯ
В зависимости от типа БЯ и структуры схемы управления име-
ется ряд вариантов триггеров, используемых в микросхемотехнике.
6* 163
a)
6) б)
Рис. 4 8. Дизъюнктивные БЯ с управлением по входам (а) и по выходам (б),
конъюнктивные БЯ с управлением по входам (н) и выходам (г)
Типы БЯ и особенности их функционирования. На рис. 4.8 по-
казаны два основных типа ЕЯ: дизъюнктивная, реализованная на
элементах ИЛИ—НЕ либо ИЛИ, НЕ; конъюнктивная на элемен-
тах И—НЕ либо И, НЕ. Управляющие сигналы S', R', переклю-
чающие ячейку, поступают на входы БЯ (рис. 4.8,a,s) либо на
выходы БЯ (рис. 4.8,б,г). В последнем случае выходные функции
Q н Q' образуются с помощью операций Монтажное ИЛИ (рис.
4.6,6) либо .Монтажное И (рис. 4.6,г), которые выполняются над
управляющими сигналами 5', R' и сигналами па выходах инвер-
торов БЯ.
Задержки переключения БЯ определяются с помощью времен-
ных диаграмм, примеры которых для дизъюнктивных БЯ (рис.
4.8,а,6) приведены на рве. 4.9,а,б. Как видно из диаграмм, БЯ,
управляемые по входам, переключаются за время
tr~2t3 (4.5а)
после поступления соответствующих управляющих сигналов, где
— средняя задержка переключения элемента БЯ. Для БЯ, уп-
равляемых по выходам, время переключения
tn = t3. (4.56)
Таким образом, применение БЯ, управляемых по выходам, позво-
ляет получать более быстродействующие структуры триггеров.
При поступлении управляющих сигналов S' = /?'=l дизъюнк-
тивные БЯ будут иметь состояние выходов Q = Q' = 0, т. е. взаимо-
инверсиость выходов нарушается; Q¥=Q'. Если затем поступят
а) <9
Рис. 4.9. Временные диаграммы переключения дизъюнктивных БЯ с управлени-
ем по входам (а) и по выходам (б)
164
Таблица 4.6
Поли» таблица состоавай и функций переходов дизъмнктнивой и ховъюиктш-
иой Й u „ ,,
S' R- О'* Дизъюнктивная Бя Ковъаояктпвая ВЯ
гч </Ч-1 гч
0 0 0 0 0 X
0 0 1 1 1 X —
0 1 0 0 0 0 0
0 1 1 0 V 0 у
1 0 0 1 д 1 А
1 0 1 1 1 1 1
1 1 0 X — 0 0
1 1 1 X — 1 1
сигналы S'^R' (R'=0, S'=l или R'=l, S'=0), то произойдет
установка БЯ в состояние Q=1 либо Q=0 в соответствии с табл.
4.6. Если же после 7?'=3'=1 управляющие сигналы примут зна-
чения R'=S’=0, то оба элемента БЯ будут стремиться переклю-
читься в состояние Q = Q'=1. Такое состояние не может реализо-
ваться, так как при этом было бы нарушено логическое функцио-
нирование Элементов БЯ. Поэтому на практике переключается
только один из элементов, а другой сохраняет состояние 0 на вы-
ходе. Какой из элементов БЯ переключится, а какой сохранит
свое состояние, зависит от их параметров, которые имеют разброс
даже для однотипных элементов. Состояние БЯ будет зависеть
от разброса параметров элементов и не может быть определено
однозначно, т. е. можно получить Q=l, Q'=0 либо Q = 0, Q'=0.
Таким образом, неопределенность состояния БЯ
вызывает не комбинация сигналов 3'7?= И (при
этом состояние выходов определено: Q=Q' = 0), а последова-
тельность сигналов S'R' = 11-»-00.
Последовательности управляющих сигналов, приводящие к не-
однозначным состояниям последовательностных устройств, назы-
ваются критическими. Чтобы избежать ошибок прн обработке ин-
формации, критические последовательности при проектировании
цифровых устройств должны быть исключены. Наиболее простым
способом исключения критической последовательности S'R —11-»-
7-00 в дизъюнктивной БЯ является запрещение поступления ком-
бинации S'R'=l\, как это показано в табл. 4.6. Аналогичным ана-
лизом нетрудно показать, что для конъюнктивной БЯ критической
является последовательность З'Я^ОО-И 1, исключить которую
можно, запретив использование комбинации S'R'=00 (см. табл.
4.6).
Функционирование дизъюнктивных и конъюнктивных БЯ с за-
прещенными комбинациями описывается таблицей состояний 4.6.
Как показывает сравиеиие табл. 4.6 и 4.1, дизъюнктивная БЯ вы-
полняет функции асинхронного ЛЗ-триггера, конъюнктивная БЯ
163
выполняет функции /?5-триггера, т. е. триггера, имеющего такие
же состояния, как RS, которые реализуются при инвертированных
значениях сигналов (RS). Таким образом, БЯ являются простей-
шими триггерами.
При проектировании функциональных узлов на основе БЯ
удобно использовать так называемую функцию переходов БЯ, ко-
торая указывает изменение (или сохранение) состояния Q в зави-
симости от значений управляющих сигналов. Эта функция Fq оп-
ределяется с помощью полной таблицы состояний и принимает
следующие значения:
Fq = A — переход из состояния Qn = 0 в Qn+1 = l,
Fq=V— переход из состояния Qn=l в Qn+1 = 0,
Fq = 0 — сохранение состояния Qn=Qn+1 = 0,
Fq=1 — сохранение состояния Qn = Q"+1 = l.
Получим функцию перехода для дизъюнктивной БЯ, которая
имеет полную таблицу состояний 4.6. В каждой строке таблицы
даны значения Qn и Q"+1, в соответствии с которыми определяется
значение функции перехода Fq. Составим таблицу, которая указы-
вает, какие значения управляющих сигналов вызывают тот или
иной переход Q. Например, из табл. 4.6 следует, что /7(? = Д, если
R' = 0, S'=l. Значение будет при R' = 0 и любом S' (либо
О, либо 1). Определив аналогичным образом значения S', R', со-
ответствующие Fq = V и Fq = 0, получим табл. 4.7, которая назы-
вается словарем переходов дизъюнктивной БЯ- С помощью полной
таблицы состояний конъюнктивной БЯ (см. табл. 4.6) также по-
лучим ее словарь переходов, приведенный в табл. 4.7.
Можно использовать БЯ, имеющие несколько входов S' и R'
(показаны штриховыми линиями на рис. 4.8). При этом над вход-
ными переменными выполняются логические функции дизъюнкции
в дизъюнктивной БЯ: -S'iVS'jV • •• =$', RW/R'tV =R' и конъ-
юнкции в конъюнктивной БЯ: S'iS'2... =S', R'iR's .. =R'.
Таблица 4.7
Словари переходов дизъ-
юнктивной н конъюнктив-
ной БЯ
Рис 4.10. Общая структура триггеров, синхрони-
зируемых уровнем (а) и фронтом (о):
/ — выходная БЯ; 2 — входная комбинационная схем»:
3— промежуточные ключи; 4—управляющая БЯ
166
Основные структурные варианты триггеров. Различные типы
триггеров отличаются главным образом структурой схемы управ-
ления. Наиболее простую структуру имеют асинхронные и синхро-
низируемые уровнем триггеры, которые состоят из БЯ того или
иного типа и входной комбинационной схемы (рис. 4.10,а). Вид
комбинационной схемы зависит от функционального типа тригге-
ра, способа синхронизации и элементной базы.
Триггеры, синхронизируемые фронтом, содержат в схеме уп-
равления статические (БЯ) или динамические элементы памяти.
В статических интегральных триггерах этого класса чаще всего
используется структура с управляющей БЯ, показанная на рис.
4.10,6. Такие триггеры содержат два БЯ, на выходах которых ус-
танавливаются состояния Qi=f(C, Q2), Q? = f(X, С', Qi). При од-
ном из значений синхросигнала, например С' = 0, входная комби-
национная схема в соответствии с управляющими сигналами X н
Q. вырабатывает значения S' и R'i, устанавливающие на выходе
управляющей БЯ то значение Q2, которое согласно таблице со-
стояний триггера должно быть на выходе Qi после поступления
фронта синхросигнала С. На вход С промежуточных ключей при
этом поступает сигнал, устанавливающий на их выходах значения
S'j = /?'i = O для дизъюнктивной выходной БЯ, S'\=R'\=\ для
конъюнктивной выходной БЯ. Таким образом, при данном значе-
нии сигнала происходит установка управляющей БЯ в соответст-
вии с заданной таблицей состояний, а выходная БЯ сохраняет
свое состояние, установленное во время предыдущего периода
синхросигнала.
Прн поступлении положительного фронта синхросигнала, ког-
да устанавливается С'—1, входная комбинационная схема при
любых значениях X и Qi вырабатывает сигналы S'2 = T?'2 = 0 для
дизъюнктивной управляющей БЯ либо S'2 = /?'2=l для конъюнк-
тивной управляющей БЯ. В результате управляющая БЯ при С' =
= 1 будет сохранять свое состояние при любых изменениях сиг-
налов X и Q|. На вход С промежуточных ключей подается сигнал,
который обеспечивает пропускание сигналов Q2, q2 на входы вы-
ходной БЯ: S'i = Q2, R'i = Q2. В результате выходная БЯ после по-
ступления положительного фронта синхросигнала С принимает
такое же состояние, что и управляющая БЯ, т. е. значение Q, ус-
танавливается в соответствии с таблицей состояний триггера.
При поступлении отрицательного фронта синхросигнала, когда
устанавливается С' = 0, промежуточные ключи снова запираются
сигналом С (т. е. устанавливается S/ = 7?,1 = 0 или S'i = /?'i=l),
отключая выходную БЯ от управляющей. Вследствие этого выход-
Кан БЯ сохраняет свое состояние до прихода следующего положи-
тельного фронта С. Входная комбинационная схема при С'=0
Формирует сигналы S'2, R'2, устанавливающие состояние управ-
ляющей БЯ в соответствии со значениями сигналов X и Qi.
Таким образом, триггер этого типа синхронизируется положи-
ельным фронтом. В течение первой части периода синхросигнала
4 —0) производится установка состояния управляющей БЯ (при-
167
ем информации) в соответствии с управляющими сигналами X и
состоянием Qi выходной БЯ. При поступлении положительного
фронта синхросигнала происходит передача информации из управ-
ляющей БЯ в выходную, т. е. установка состояния Q, триггера
согласно заданной таблице состояний. В течение второй части пе-
риода синхросигнала (С=1) триггер не реагирует на изменения
управляющих сигналов.
Для триггеров, синхронизируемых отрицательным фронтом,
прием информации в управляющую БЯ происходит при С= 1, пе-
редача информации в выходную БЯ — прн поступлении отрица-
тельного фронта синхросигнала, а при С = 0 сохраняются устано-
вившиеся состояния управляющей и выходной! БЯ прн любых зна-
чениях .¥ и Qi.
Как видно из рис. 4.10,о,(5, управляющая БЯ с входной комби-
национной схемой п выходная БЯ с промежуточными ключами
имеют такую же структуру, как триггер, синхронизируемый уров-
нем. Поэтому триггер с управляющей БЯ можно представить в
виде соединения двух триггеров — ведущего и ведомого ‘, синхро-
низируемых противоположными уровнями синхросигналов С=С'.
Чтобы однозначно определить состояние триггера, необходимо за-
дать значения управляющих сигналов Д', синхросигнала С и со-
стояния всех входящих в него БЯ. т. с. значения Qi, Q2. В отли-
чие от внешних переменных .V н С логические значения сигналов
<2i, Qj называются внутренними переменными. Таким образом, со-
вокупность внешних и внутренних переменных полностью опреде-
ляет текущее состояние триггера. Изменение состояния триггера
при поступлении новых значенй внешних переменных зависит от
имеющихся значений внутренних переменных: Q"~‘ = /(X, Q"i,
Q">). Каждому состоянию соответствуют определенные значения
внутренних переменных, которые образуют код состояния. Прн
этом различные состояния на графе переходов отличаются своим
кодом.
Для нормального функционирования триггеров, синхронизируе-
мых фронтом, необходимо исключить опасные состязания. Состя-
занием называется эффект неодновременного изменения перемен-
ных Д’, Q\, Q’, иа входах триггера пли БЯ, входящих в его состав,
вызванный разбросом задержек переключения элементов цифро-
вых систем. Из-за этого разброса трудно обесиечшь одновремен-
ное изменение тех или иных переменных, так как фактически одна
из них всегда будет изменяться несколько раньше другой. Если
разница времени изменения переменных будет превышать время
переключения БЯ, то возможна ее установка в состояние, которое
не должно реализоваться при нормальной работе триггера. В ре-
зультате может произойти ложное переключение триггера. Состя-
зания, вызывающие ложное переключение, называются опасными.
1 Соответствующие английские термины: master (хозяин) и slave (раб). По-
этому триггеры с данной структурой часто называют master-slave (,И-5-тригге-
рами).
168
Опасные состязания внутренние переменных Q,. Qt устраняют-
ся при соответствующем кодировании состояний триггера. Если при
переходе триггера из одного состояния в другое одновременно
меняются обе переменные Q,, Qt, то в триггере с управляющей
БЯ (сМ Рис- 4-Ю,б) состязания Qi, Qi синхросигналов С, С' могут
вызвать ложное переключение БЯ, т. е. оказываются опасными.
Если же переход происходит между состояниями, коды которых
отличаются значением только одной переменной (Q, илн Qj), то
опасных состязаний не возникает. Поэтому триггеры необ-
ходимо проектировать так, чтобы при их пере-
ключении из одного состояния в другое не про-
исходило изменение значений обеих внутрен-
них переменных. Пример такого кодирования состояний
£)-триггера, синхронизируемого положительным фронтом син-
хросигнала С, дан на рис. 4.6,6, где значения внутренних пе-
ременных Qi, Qi указаны для каждого состояния в знаменателе
дроби, числителем которой служат значения выходного сигнала
Q, триггера.
Выявление опасных состязаний входных переменных X и С производится
путем анализа графа переходов. На графе выделяются цепи переходов, выз-
ванные последовательностями взаимоинверсных входных переменных. Напрв-
иер, для состоянии QiQi=OO D-трнггера (рис. 4.6,6) выделяем следующие по-
следовательности и переходы:
a: CD=0O-»-ll, переходи Q,Qi=00-4)l-*ll,
б: CD=0M0, —«— (2,(21=00-4)1-4)0,
в: CD= 10-4)1, —<— Q,Qi=00-4)0-4)1,
e: CD= 11-4)0, —«— Q,Qi=0O-4X)-4)l,
Для каждой последовательности составляются альтернативные варианты, об-
разующиеся из-за состязаний входных переменных, и определяются соответ-
ствующие цепи переходов. Так, для последовательности а получаем следую-
щие альтернативные варианты:
a,: CD=00-4)l-»-ll, переходы Q,Qi=00-4)l-4)l-»-ll,
а2: СО=00-*Ю-*11, —«— Q,Qi=00-4)l-4)0-4)0.
Состязание, образующее последовательность а, (переменная D меняется рань-
ше С), нс является опасным, так как переключает триггер в состояние Q,Q»=
= 11. как это происходит и при отсутствии состязаний (последовательность а,
С it D меняются одновременно). Состязание, образующее последовательность
°- (переменная С меняется раньше D), является опасным, так как триггер
пРи этом остается в состоянии Q,Qi—00 вместо переключения в состояние
QiQa=ll. Выполнив анализ альтернативных вариантов для последовательно-
стей б, в, г, находим еще одну возможность неправильного функционирования:
б,: CD=01-41-40, переходы Q,Qi-=00-4)l-»-ll-»-ll.
Эт°т вариант показывает, что состязание переменных С и D (С меняется
Раньше D) приводит к переходу в состояние Q,Qi—11 вместо требуемого
сохранения состояния Q,Q=00. Аналогично проверяется наличие опасных состя-
заний для остальных состояний триггера: QiQi=01, И, 10.
10»
Опасные состязания входных переменных возникают только
при одновременном изменении X и С. Поэтому наиболее радикаль-
ным способом борьбы с ними является запрещение одно-
временного изменения управляющих перемен-
ных X и синхросигнала С. Данное условие выполняется,
если запретить какие-либо изменения X в течение некоторого про-
межутка времени Д/ перед поступлением фронта синхросигнала.
При этом граф переходов £)-триггера имеет вид, показанный на
рис. 4.6.г. С помощью аналогичной процедуры анализа можно убе-
диться в отсутствии опасных состязаний. При выполнении данного
условия переключение БЯ происходит уже при установившихся
значениях управляющих переменных X и не возникает ложных
переходов. Величина At должна превышать реальный разброс вре-
мени поступления сигналов X и С, который может быть в цифро-
вой системе. Введение запасов времени приводит к соответствую-
щему увеличению периода следования синхросигналов Гс на 2Д<
и уменьшению максимальной частоты переключения fmax- Таким
образом, исключение опасных состязаний достигается ценой сни-
жения быстродействия.
В цифровых устройствах часто запрещаются изменения пере-
менных X при определенном уровне синхросигнала: С=1 для триг-
геров, синхронизируемых отрицательным фронтом; С = 0 для триг-
геров, синхронизируемых положительным фронтом. Длительность
синхросигнала /С = Д/ обеспечивает необходимый запас времени,
исключающий опасные состязания входных переменных.
Общая методика схемотехнического проектирования триггеров.
При схемотехническом проектировании триггера требуется произ-
вести выбор структурного варианта и типов используемых БЯ, по-
лучить структуру входной комбинационной схемы и промежуточ-
ных ключей, а затем разработать их схемную реализацию. Исход-
ными данными прн разработке триггера служат заданные описа-
ние его логического функционирования и требования к основным
электрическим параметрам. Для проектирования логической схе-
мы триггеров используем словарный метод, основанный иа приме-
нении словарей переходов БЯ (см. табл. 4.7). В качестве исходной
информации удобно использовать граф переходов, который дает
наглядное и компактное описание функционирования триггера.
Общая методика схемотехнического проектирования триггеров со-
стоит из следующих этапов, выполнение которых рассмотрим на
примере разработки синхронизируемого отрицательным фронтом
(С= 1—»-0) УК-триггера.
1. Получение графа переходов и кодирование состязаний. Граф
переходов проектируемого триггера может быть задан или пост-
роен по временным диаграммам, словесному или табличному опи-
санию его функционирования. Граф переходов синхронизируемого
отрицательным фронтом УК-триггера с управляющей БЯ показан
на рис 4 11,а, где в кружках указаны значения выходной перемен-
ной Q, (числитель дроби) и принятый для данного состояния код
значения внутренних переменных QiQj (знаменатель дроби). Для
170
исключения состязаний внутренних переменных кодирование со-
стояний проведено так, чтобы при переходах менялось значение не
более одной переменной: Qi или Q2. Возможны два варианта та-
кого кодирования, один из которых приведет на рис. 4.10,а.
В соответствии с табл. 4.3 прн отрицательном фронте С=1->-0
триггер переходит из состояния QiQ2 = 01 в состояние QiQ2=11
либо из Q,Q2=10 в QiQ2 = 00, т. е. изменяет значение Qi прн J=l,
Х = 0 (установка Qi = l), / = 0, К=1 (установка Qi = 0) и / = К=1
(инвертирование Qi). При J = K = 0 триггер сохраняет установлен-
ное состояние QiQ2=H либо QiQ2 = 00. Разрешенные переходы из
одного состояния в другое при поступлении соответствующих ком-
бинаций переменных С, /, К показаны стрелками. Отметим, что на
графе нс показаны переходы из состояния QiQ2 = 01 при поступ-
лении комбинаций С7К = 000 или 001; эти комбинации являются
запрещенными, так как они образуются из комбинаций С/К=110,
111, обеспечивающих переход в данное состояние путем одновре-
менного изменения значений С и 1. Как показано выше, одновре-
менное изменение переменных вызывает опасные состязания. По
той же причине запрещено поступление комбинаций С/К=000 н
011 для состояния QiQ2= 10.
2. Определение функций переходов Fqi, Fq2 для внутренних
переменных. Функции переходов представляются в виде карты
(рис. 4.11,6), каждая строка которой соответствует определенному
состоянию QiQ2 триггера, а столбцы — поступающим комбинаци-
ям входных переменных CJK. В клетках карты указываются зна-
чения функции переходов: 0, 1, Л, V , показывающие изменение
внутренней переменной при поступлении данной комбинации CJK.
Запрещенные комбинации отмечаются прочерком в соответствую-
щей клетке.
3. Выбор типа БЯ (управляющей и выходной), получение и
минимизация функций, входов БЯ. Выбор типа БЯ определяется
базовым элементом, на основе которого предполагается реализа-
ция триггера. Например, в триггерах ТТЛ обычно используется
конъюнктивная БЯ, в триггерах ЭСЛ — дизъюнктивная БЯ-
После выбора типа БЯ на основании составленных на этапе 2
карт функций переходов FQI, FQ2 определяются входные функции
R'i и S', R'2 для выходной и управляющей БЯ. Функции S',
R' = t(X, С, QIt Q2) представляются на картах Карно, размещение
переменных X, С, Q2 на которых аналогично картам функцией
переходов Fqi, Fq2.
Заполнение карт Карно для функций S', R' производится сог-
ласно словарю переходов для выбранных БЯ. При этом для каж-
дого значения Fq в карте функции перехода (0, 1, Л или V) с
помощью операторного словаря переходов определяются значе-
ния функций S', R' (0, 1 или X), которые и проставляются в со-
ответствующих клетках карт Карно (см. рис. 4.9,6). Для клеток,
rie вместо значения Fq поставлены прочерки, значения S', R'
принимаются безразличными (нереализуемые состояния) и отме-
чаются знаком X в карте Карно. Минимизация логических выра-
171
XJK
a,Q^\wo ox on ою no tn an /00
X X X X ' X т X X
1/ X / / , х X X х 1
Т7~ / / ТГ 1 / г 1
X 0 0 X L / d
Рис. 4.11. Граф переходов (а) и карты
ключения (д) //(-триггера
в)
функций переходов (б), карты Карно
жений функций S', R' на входах БЯ производится с помощью карт
Карно ранее описанным методом (см. § 1.3).
Пример заполнения и минимизации функций входов S', R' для
БЯ, на которых будет реализован //(-триггер, показан на рнс.
4.11,(?.
4. Составление логической схемы триггера выполняется после
преобразования полученных выражений функций S', R' к виду,
удобному для реализации на выбранной элементной базе. Спосо-
бы такого преобразования описаны в § 3.1. Затем строятся комби-
национные схемы, реализующие функции S', R' для БЯ, входя-
щих в триггер. Путем соединения входов и выходов БЯ н комби-
национных схем составляется схема триггера. Например, для /К-
172
функции входов (в), логическая схема (г) и временные диаграммы пере-
триггера с помощью карт Карно на рис. 4.11,6 получим минимизи-
рованные выражения функций S', R', которые приводим к виду,
удобному для реализации на элементах И—НЕ:
S'i = CVQ2 = CQ2,
/?'> = CVQ2 = CQ7
s'2 = cv/QiVkQi = C(75J (Ж),
R'. = С\/jq 1V KQ, = С (Ж) (Ж) •
Соединив выходы комбинационных схем, построенных в соответ-
ствии с полученными выражениями, со входами S'i, R't и S'2l R'i
173
выходной и управляющей конъюнктивных БЯ, получим логическую
схему триггера на рис. 4.11 ,г.
5. Анализ полученной логической схемы производится с целью
проверки правильности ее функционирования. При этом по полу-
ченной схеме составляют логические выражения для функций вхо-
дов S'i, R\ и S', R'2. Затем в соответствии со словарями перехо-
дов, используемых БЯ (см. табл. 4.7), определяют значения Qi и
Qa для всех разрешенных комбинаций переменных С, X. По ре-
зультатам анализа составляют граф переходов пли временные ди-
аграммы, которые сравниваются с исходными. Таким образом, по-
лучены временные диаграммы, иллюстрирующие работу /К-триг-
гера (рис. 4.11 ,<9).
С помощью полученного графа переходов по описанной выше
методике проверяется наличие опасных состязаний входных пере-
менных. Если такие состязания обнаруживаются, то соответствую-
щие последовательности переменных С, X запрещаются. Если про-
верка показывает, что полученная логическая схема функциониру-
ет в соответствии с заданием, то выполняется следующий этап
проектирования.
6. Составление электрической схемы триггера и определение
его параметров производятся на основе полученной логической
схемы с помощью описанных в § 2.1 методов схемного синтеза.
Особенности схемной реализации различных типов триггеров, ис-
пользуемых в цифровых микросхемах, рассмотрены в § 4.2 и 4.3.
При реализации триггера на элементах И—НЕ, ИЛИ—НЕ и др.
логические уровни (7°, U', порог переключения Vn, помехоустой-
чивость Б'+п, и~п будут равны аналогичным параметрам элементов
(см. гл. 2), составляющих триггер. Коэффициент разветвления N-,
па выходе триггера равен коэффициенту разветвления .V элемен-
тов выходной БЯ, уменьшенному на число подключенных обрат-
ных связей; обычно jVT = Ar—1 или A'T=-,V—2. Мощность Рт, пот-
ребляемая триггером, равна сумме мощностей элементов Р3.
Быстродействие триггеров характеризуется следующими пара-
метрами:
временем t„, необходимым для переключения триггера из сос-
тояния Qi=0 в 1 пли наоборот при поступлении соответствующего
синхросигнала;
максимальной частотой переключения /та1.
Эти параметры зависят от значения задержек t3 элементов, на
которых построен триггер. Определение значений /п, fmax произ-
водится с помощью временных диаграмм триггера с учетом за-
держек элементов, входящих в состав БЯ, входной комбинацион-
ной схемы и промежуточных ключей.
Как следует из логической схемы и временных диаграмм спро-
ектированного JK-триггера (рис. 4.11,г,д), для изменения выходной
переменной Qi после поступления отрицательного фронта С тре-
буется время, равное сумме задержек переключения инвертора
синхросигнала, промежуточного ключа и выходной БЯ: /п = 4/3,
где К — задержка элемента И—НЕ.
174
Максимальная частота переключения триггера
Max=l/Tcmin=l/(/0 cmin +/ с min) » (4.6)
где Temin — минимальная длительность периода синхросигнала;
min, t'emin — минимальные значения длительностей отрицатель-
ного (С=0) и положительного (С=1) полупериодов синхросигна-
ла, при которых обеспечивается требуемое переключение триггера.
Как видно из рис. 4.11,д, длительность tlc синхросигнала С=1
должна быть достаточной, чтобы после поступления положитель-
ного фропта С переключились входная комбинационная схема и
управляющая БЯ, т. е. установилось необходимое значение Q2:
?с = 3/3. Длительность /°с синхросигнала С = 0 должна быть доста-
точной для установки необходимого значения Qu /°с = /п=4/3. В
результате находим для данного триггера TCmin = 7/3, /mai=l/7G
при потребляемой мощности /Зт=13/’э, В случае реализации триг-
гера на элементах ТТЛ, имеющих Рэ=1 мВт, /3 = 4 нс, получаем
Рт=13 мВт, fmax = 36 МГц. Таким образом, зиая параметры эле-
ментов, нетрудно определить параметры построенного на них триг-
гера.
4.3. АСИНХРОННЫЕ И СИНХРОНИЗИРУЕМЫЕ
УРОВНЕМ ТРИГГЕРЫ
Асинхронные триггеры. Из асинхронных триггеров в цифровых
микросхемах используются AS- или ^5-триггеры, представляющие
собой дизъюнктивную пли конъюнктивную БЯ (см. рис. 4.8), ко-
торая построена на элементах ТТЛ, ЭСЛ или КМДПТЛ. На рис.
4.12,а,б приведены структурная и электрическая схемы /?5-тригге-
ра с управлением по выходам БЯ на элементах ТТЛ с простым
инвертором. Схема Я5-триггера (рнс. 4.12,в) на таких же элемен-
тах имеет структуру, показанную на рис. 4.8,в. Триггер устанав-
ливается в состояние Q, = 1 при сигналах на входах 5 = 0, £=1, в
Рис 4 12. Логическая схема асинхронного Я$-триггера с управлением по выхо-
дам БЯ (а), электрические схемы асинхронных RS (б) и RS- (в) триггеров на
175
Рис. 4.13. Схема асинхронного RS- триггера на элементах ЭСЛ:
а — исходный вариант; б — вариант с совмещенными транзисторами
Qi = 0 при S=l, 7? = 0, поэтому в структуре на рис. 4.6,в S=J?',
R=S'.
Схема ^S-триггера, построенного на элементах ПТЛ в соответ-
ствии со структурой на рис. 4.8,а, дана на рис. 4.13,а, где вместо
источника Uo„ базы опорных транзисторов VToi, VTo2 подключе-
ны к инверсным выходам элементов (см. § 2.3). В этой схеме по-
тенциалы объединенных эмиттеров транзисторов обоих элементов
(точки а и а') равны при любых состояниях триггера. Поэтому
можно электрически соединить точки а и а' на рис. 4.13,а и ис-
пользовать один общий резистор в эмиттериой цепи. Так как при
этом транзисторы VToi и VT12, VTa2 и VT11 оказываются вклю-
ченными параллельно, то можно заменить каждую из пар одним
транзистором. В результате получаем схему 7?5-триггсра (дизъ-
Рис. 4 14. Проектирование синхронизируемого уровнем D-трнггера:
а — карта нереходов внутренних переменных; б—карты Карно функций S'. R' выходной
БЯ; в — логическая схема; г — временные диаграммы
176
фиктивной БЯ), показанную на рис. 4.13,6. Как видно из сравне-
ния схем на рис. 2.26,а и 4.13,6, полученный RS-триггер содержит
приблизительно столько же компонентов и поэтому занимает поч-
ти такую же площадь на кристалле, как элемент ЭСЛ. Потреб-
ляемая мощность и задержка переключения данного триггера та-
кие же, как для элемента ЭСЛ. Таким образом, можно построить
ЕЯ и а одном переключателе тока, используя обратные связи меж-
ду его парафазиыми выходами. Использование таких БЯ позво-
ляет существенно повысить быстродействие, снизить мощность и
сократить площадь триггеров и других последовательностных уз-
лов. Поэтому БЯ (асинхронные RS-триггеры) на одном переклю-
чателе тока широко применяются в микросхемах ЭСЛ.
Триггеры, синхронизируемые уровнем. Из числа триггеров,
синхронизируемых уровнем, в цифровых микросхемах наиболее
широко используются D- и УК-триггеры. Проектирование .тригге-
ров этого класса с помощью словарного метода проиллюстрируем
па примере D-триггера, синхронизируемого уровнем С=1. В со-
ответствии с графом переходов (см. рис. 4.6,а) составляем карту
функции переходов Fq (рис. 4.14,а). Выбрав для реализации триг-
гера конъюнктивную БЯ, с помощью словаря переходов (см.
табл. 4.8) получаем карты Карно для функций входов R', S' =
= f(C, D, Qi) (рис. 4.14,6). После минимизации преобразуем по-
лученные функции S', R' для реализации на элементах И—НЕ:
R' = CVD = CD,
S' = С \/D = С V CD = "CR7,
Соответствующая логическая схема D-трнггера приведена на рис.
4.14,в, где показаны также дополнительные входы асинхронной
установки и сброса Sa, Ra.
Используя полученную схему, строим временное диаграммы
(рис. 4.14,г) с учетом задержек /а составляющих ее элементов
И—НЕ. Полученные диаграммы показывают, что данная схема
действительно функционирует как D-триггер, синхронизируемый
уровнем 0=1. Определяем по диаграммам время переключения,
необходимое для установки требуемых значений Qi, 5i на выхо-
дах триггера: /п = 3/3. Если сокращать период следования синхро-
сигналов Гс= (/%+/’<;), то уменьшается длительность импульсов
‘и, образующихся на выходах Qi, Qi триггера. Длительность t*
снижается до минимального допустимого уровня f«min=is при пе-
риоде синхросигналов Тст1п=4/Э. Поэтому в качестве максималь-
ной частоты переключения обычно принимается fmax— VTCmin=
~ l/4/з. Отметим, что при частоте синхросигналов /с< 1/Э/я значе-
нии Qi, 5i не успевают поменяться, т. е. триггер не переключается.
Аналогично могут быть получены структуры D-триггеров на
Другой элементной базе, примеры которых даиы на рис. 4.15. D-
трпггер иа рис. 4.15,а построен иа элементах ИЛИ—НЕ, соеди-
ненных так же, как на рис. 4.14,г. Триггер синхронизируется низ-
Им уровнем С (С=0), имеет задержку переключения ta=3t, и
177
а) б) 6) з)
Рис. 4 15. Варианты синхронизируемых уровнем О-триггеров на элементах
ИЛИ—НЕ (а), ИЛИ—НЕ, Монтажное ИЛИ (б), И—ИЛИ—НЕ (а). И—
ИЛИ (г)
может реализоваться на элементах ЭСЛ. Для повышения быстро-
действия в триггерах па элементах ЭСЛ можно использовать уп-
равление по выходам БЯ (рис. 4.15,6) с помощью Монтажного
ИЛИ (см. § 2.3). При этом задержка переключения уменьшается
до tn = 2t3. Снижения потребляемой мощности и сокращения пло-
щади кристалла для триггеров на элементах ЭСЛ можно достичь,
используя в качестве БЯ переключатель тока с обратными связя-
ми (см. рис. 4.13,6). На рис. 4.15,в приведена схема .О-триггера,
синхронизируемого высоким уровнем (С=1) на элементе И—
ИЛИ—НЕ. Для синхронизации триггера требуется парафазный
синхросигнал, причем прн изменении подключения сигналов синх-
ронизации С и С триггер будет синхронизироваться низким уров-
нем (С = 0). Данная схема реализуется па элементах ТТЛ,
КМДПТЛ. Исключением инверторов в структуре иа рис. 4.15,в
получаем D-триггер на элементе И—ИЛИ (рис. 4.15,г).
Логические схемы синхронизируемых уровнем /?5-триггеров, в
которых используются конъюнктивные БЯ с управлением по вхо-
дам и по выходам, показаны на рис. 4.16,а,6. Выполняя анализ
функционирования приведенных схем с помощью методики, опи-
санной в § 4.2, найдем выражения для функций S'i, 7?'i на входах
БЯ: /?'i=SC, S' = RC, а затем с помощью словаря переходов БЯ
(см. табл. 4.8) получим граф переходов триггеров, который имеет
вид, показанный иа рис. 4.5,а. Таким образом, приведенные логи-
ческие схемы действительно выполняют функции ЯЗ-триггеров.
а)
Рис. 4.16. Синхронизируемые уровнем
БЯ (а) и по выходам БЯ (б)
7?3-триггеры с управлением по входам
178
Электрическая схема /?3-триггера, реализованная иа элементах
ТТЛ с простым инвертором согласно структуре на рис. 4.16,6, име-
ет вид, приведенный на рис. 4.12,6, где штриховой линией пока-
зано подключение цепи синхросигнала С. Данная схема имеет за-
держку переключения £п = 2/3, что в 1,5 раза меньше по сравнению
с триггером, реализованным на таких же элементах согласно
структуре на рис. 4.16,а. Эта схема потребляет меньшую мощ-
ность и содержит меньше компонентов, т. е. занимает меньшую
площадь на кристалле.
Примеры синхронизируемых уровнем 7?S- и 1?5-триггеров на
элементах других типов приведены на рис. 4.17. Синтез этих
структур можно произвести с помощью словарного метода (см.
§ 1.2). Структурные схемы на рис. 4.17,а,б аналогичны показан-
иыч иа рис. 4.16,а,б, но построены на элементах ИЛИ—НЕ и
Монтажное ИЛИ. Как показывает анализ, эти схемы выполняют
функции TjS-триггеров, синхронизируемых уровнем С = 0. Такие
триггеры можно реализовать па одноступенчатых элементах ЭСЛ.
На рис. 4.17,0 приведена структура /?3-триггера на элементах
И —ИЛИ—НЕ, который имеет задержку переключения /п = 2'/,3,
где Кз — задержка элементов И—ИЛИ—НЕ (обычно t'3 больше,
чс: задержка элементов И—НЕ, ИЛИ—НЕ при равной пот-
ребляемой мощности). Такие триггеры реализуются на элементах
Т1Л со сложным инвертором, а также на элементах КМДПТЛ.
Рассмотрим примеры синтеза RS- и D-триггеров, синхронизи-
руемых уровнем, с помощью метода токовых графов (см. § 2.2).
О. на из структурных схем D-триггера, синхронизируемого высо-
ким уровнем (С=1), приведена па рис. 4.18,а. Триггер построен
на базе БЯ, управляемой по выходам с помощью Монтажного И.
При С = 0 элементы БЯ сохраняют установленное на выходе триг-
гера состояние Q_npn любых изменениях сигнала иа входе D. При
С—1 на выходе Q устанавливается состояние Q=D-1 = D, которое
передается на выход Q через инвертор: Q — D — D. Таким образом
происходит установка схемы в соответствии с таблицей состояний
D триггера. Можно представить схему триггера в виде, показан-
ном на рис. 4.18,6, где БЯ построена на элементах, выполняющих
операцию импликации. Эту операцию можно реализовать с по-
Рнс. 4 17 варИанты /?.$. и RS-триггеров на элементах ИЛИ—НЕ (а), ИЛИ—
НЬ, .Монтажное ИЛИ (б), И—ИЛИ—НЕ (в)
179
Рис. 4 18. Синтез D-триггера ня элементах ТТЛ:
а—исходная логическая схема: б — ее модификация; «--токоиыЙ граф: г- первична!
схема; д — схема после совмещения компонентов
мощью транзисторного ключа, управляемого по базе и эмиттеру
(см. рис. 2.5). С помощью методики, описанной в § 2.2, получим
токовый граф (рнс. 4.18,в), соответствующий данной структурной
схеме. При переходе к электрической схеме используем резистор-
ные ИТ, монтажное ОТ на выходах триггера и двухэмитгерный
транзистор в качестве ОТ на входе D. В результате получим схе-
му, приведенную на рис. 4.18,г. Совместив диоды, а также тран-
зисторы VT2 и VT4, имеющие общие базы и коллекторы, в двух-
эмиттериые транзисторы VT5 и VT2, получим окончательный ва-
риант электрической схемы (рис. 4.18,<5).
С помощью электрического анализа схемы нетрудно убедиться, что она
действительно выполняет функцию D-триггера, синхронизируемого уровнем С=1«
При транзистор VT2, а также эмиттерный переход Э2 транзи’тора VT5
запираются. Если D = 0, то транзистор 1Т-? закрыт, эмиттерный переход
транзистора VT5 открыт и этот транзистор находится в насыщении. На выхо-
дах триггера устанавливаются значения Q — D-ft, Q=D=1. Если D=l, то
открыт и насыщен транзистор 1'77, а оба эмиттерных перехода \'ТЗ закрыты.
При этом па выходах получаем Q=D=1, £ = D-0 Таким образом, при С = 1
выполняется установка требуемого состояния триггера При С=0 транзистор
VT1 закрыт при любых значениях D. Транзисторы VT2 и VT3 сохраняют со-
стояния, установленные при С=1, поэтому значения Q и Q остаются неиз-
менными.
180
Полученная схема содержит в 2 раза меньше компонентов и
соответственно занимает вдвое меньшую площадь на кристалле
по сравнению со схемой D-триггсра, построенной па элементах
ТТЛ с простым инвертором согласно структурной схеме па рис.
4.14,в. Кроме того, данная схема имеет в 1,5 раза меньшую за-
держку переключения и потребляет в 2 раза меньше мощности.
Поэтому такие триггеры находят широкое применение в цифровых
БИС на базе ТТЛ.
Для синтеза /^-триггера на многоярусных элементах ЭСЛ или
ПТЛ используем функции Q, Q, соответствующие схеме на рис.
4.17,в, которые преобразуем согласно методике, описанной в
§ 3.4:
Q=7?CVQ=(CVQ)(CV
Q=SC\7Q = (C\/Q) (су (S\/Q)).
Полученные функции реализуются путем двухъярусного соедине-
ния ПТ, показанного в обобщенном виде на рис. 4.19,а. Так как
переключатели ПТ1 и ПТ4 нижнего яруса выполняют одинаковые
Рис. 4 19. Синтез Т?5-трнггера на базе двухъярусного элемента ЭСЛ:
° ~ токовый граф; б — схема после совмещения компонентов
181
функции, их можно заменить одним ПТ, соединив узлы а и а'
(штриховые линии на рис. 4.19,а). Вместо опорного напряжения
11,п2 на базы опорных транзисторов переключателей ПТ2, ПТЗ,
ПТ4 можно подать парафазные сигналы Q, Q с выходов элемен-
тов (штрнхпунктирные линии на рис. 4.19,а). Соответствующая
электрическая схема tfS-триггера, полученная путем замены ПТ
их схемными реализациями, исключения лишних транзисторов, не
участвующих в формировании функций Q, Q и физической интег-
рации транзисторов, имеющих общие базы и эмиттеры, в двух-
эмиттерпые структуры, показана на рис. 4.19,6. При С=1 тран-
зистор VT1 и переходы Э1 транзисторов VT4, VT5 закрыты. Тран-
зистор VT2 открыт и служит источником тока для БЯ на тран-
зисторах VT3—VT6, схема которой аналогична приведенной на
рис. 4.13,6. Под действием сигналов па входах R, S происходит
установка соответствующих значений Q и Q па выходах БЯ (триг-
гера). При С = 0 закрываются транзисторы VTI, VT3, VT6 и пе-
реходы Э2 транзисторов VT4, VT5. Транзистор VT2 и переходы
Э1 транзисторов VT4, VT5 открыты. Эти транзисторы образуют
БЯ, которая сохраняет состояния Q н Q неизменными при любых
значениях R и S. Таким образом, анализ схемы подтверждает, что
она функционирует как /?5-триггер.
Аналогично можно получить электрические схемы синхронизи-
руемых уровнем D-триггсров. Схемы .D-триггеров на двухъярусных
элементах ЭСЛ и ПТЛ приведены иа рис. 4.20,а,б.
Полученные схемы 1?S- и D-триггеров имеют такие же значе-
ния задержки переключения, мощности и занимаемой на кристал-
ле площади, как соответствующие двухъярусные элементы ЭСЛ.
По этим параметрам они дают выигрыш приблизительно в 2 раза
по сравнению с триггерами на одноярусных элементах ИЛИ—НЕ
ЭСЛ (см. рис. 4.15,а и 4.17,а). В полученных триггерах можно
изменить уровень синхронизации на С=1, подав синхросигнал на
базу транзистора VT1, а опорное напряжение на базу VT2. Быст-
Рис. 4.20. Схемы D-триггеров на двухъярусных элементах ЭСЛ (а) и ПТЛ (®)
182
родействие этих триггеров повышается приблизительно в 1,5 раза,
если вместо опорного напряжения С70П1 подавать инверсный синх-
росигнал С, т. е. использовать парафазную синхронизацию.
4.4. ТРИГГЕРЫ, СИНХРОНИЗИРУЕМЫЕ
ФРОНТОМ
В цифровых микросхемах чаще всего используются JK- и 25-
триггеры, синхронизируемые фронтом. Методика их проектирова-
ния с использованием управляющей БЯ описана в § 4.2 на приме-
ре УК-триггера.
Логическая схема УК-триггера существенно упрощается, если
запретить изменение переменных У, К во время действия синхро-
сигнала. В этом случае при синхронизации отрицательным фрон-
том граф переходов будет иметь вид, показанный на рис. 4.21,а.
По сравнению с графом на рис. 4.11,а здесь исключены переходы
из состояния QiQa = 01 в Q,Q2 = 00 при СУК=100 или 101, из
(3,(22=11 в QiQ2=10 при СУК=100 или 110, так как они были
вызваны запрещенными изменениями переменных У, К во время
действия синхросигнала С=1. Карты функции переходов внутрен-
них переменных Q,, Q2, соответствующие данному графу, показа-
ны на рис. 4.21,6. Определив с помощью словаря переходов конъ-
юнктивной БЯ (см. табл. 4.8) функции входов S'j, и S'2, R't
(рис. 4.21,в), после минимизации получаем
Szi — С\/Qz CQi, R'i = C\/^2 — CQz,
s'z^cvrvq^ckq;,
R'2 = C\/jyQl='c7Q'l.
Соответствующая логическая схема УК-триггера, реализованная
на элементах И—НЕ, дана на рис. 4.21,а. По сравнению с УК-
триггером на рис. 4.11,<5 данная схема содержит приблизительно в
1,5 раза меньше элементов и соответственно потребляет меньшую
мощность. Анализ временных диаграмм показывает, что триггер
имеет максимальную частоту переключения /тах=1/7/8.
Чтобы получить УК-триггер, синхронизируемый положительным
фронтом, необходимо изменить подключение прямого С и инверс-
ного С синхросигналов, как указано на рис. 4.21,г в скобках. Час-
то в триггере используются дополнительные входы У и К (показа-
ны штриховыми линиями на рис. 4.21,г). При этом на входах вы-
полняется логическая функция И: У=(У,У2У3), К=(К,К2К3), ис-
пользование которой позволяет упростить структуру узлов на та-
ких триггерах (см. гл. 5).
В триггере можно исключить использование инверсного синх-
росигнала С. если подать на входы промежуточных ключей вместо
С сигналы 3'2, R'z (штрихпунктирные линии на рис. 4.21,г). Элект-
рические связи, которые вводятся при этом между входной комби-
183
нацнонной схемой и промежуточными ключами, называются за-
прещающими. В этом случае имеем
5', = S'.R'iQ. = \ZQ?;
R\ = S'2r'2q2 ^(kq^jq^c) v Q2.
6)
6)
Риг 4 2]. Проектирование синхронизируемого фронтом JA'-трнггера с управля-
ющей ЬЯ:
а — гр.1ф переходов; б — карты функций переходов Fqj. Fq2; в — карты функций вхо-
дов S'i, Б'! и S'., Б'а; г — логическая схема
184
При С=0 промежуточные ключи передают (с инверсией) сигналы
с выходов управляющей БЯ на входы выходной БЯ: S'i = Q2,
R'i = Q2- При С=1 выходная БЯ не изменяет своего состояния,
так как оказывается S'i=Q2, R't = Q2 в тех случаях, когда значе-
ния / п К не должны изменять состояния Qi (т. е. при / = К=0,
j = Qi = 0, A' = Qi = 0), п S'1=/?/i=l в остальных случаях (т. е. при
/ = К=1, K=Qi=l, Z = Qi=l).
Как видно из рис. 4.21,г, структурную схему /К-триггера, синх-
ронизируемого фронтом, можно представить как последовательное
соединение двух КЗ-триггеров, синхронизируемых уровнем (см.
рис. 4.16,а). Соответствующая структура KS- и JK-триггеров, син-
хронизируемых фронтом, даиа на рис. 4.22,а, где штриховыми ли-
ниями показаны обратные связи, превращающие КЗ-триггер в JK-
ipnrrep. Диалогичные триггеры с однофазной синхронизацией (рис.
4.22,6) получаются, если ведущий и ведомый ^S-триггеры синхро-
низируются разными уровнями синхросигнала С. Таким образом,
для реализации синхронизируемых фронтом КЗ- и //(-триггеров
можно использовать разнообразные варианты синхронизируемых
уровнем КЗ-триггеров, описанные в § 4.3. При этом ведущий и ве-
домый триггеры могут отличаться по структуре и электрической
схеме. В результате получим различные электрические схемы триг-
геров, используемых в микросхемах ТТЛ, ЭСЛ, КМДПТЛ.
В качестве примера па рис. 4.23,а приведена схема JK(RS)-
грштера, в котром ведущий триггер, синхронизируемый уровнем
С —0, построен на элементах И—ИЛИ--НЕ, а ведомый триггер,
синхронизируемый уровнем С=1, — на элементах Импликация н
11—НЕ. На рис. 4.23,6 дана электрическая схема этого триггера,
реализованная иа элементах ТТЛ типа И—НЕ со сложным ин-
вертором (см. рис. 2.18), И—ИЛИ—НЕ с упрощенным инвертором
п транзисторных ключах, выполняющих операцию Импликация
(см. рис. 2.9,о). Такие триггеры выпускаются в составе современ-
ных серий микросхем ТТЛ. По сравнению со схемой УК-триггера
на рис. 4.21,с, реализованной па элементах ТТЛ, данная схема
обеспечивает уменьшение потребляемой мощности, площади крис-
талла н повышение быстродействия в 1,5 ...2 раза за счет сокра-
щения числа компонентов.
а) #)
Рис 4 22. Структуры синхронизируемых фронтов RS- и /К-трнггсров на базе
с,1н.хрони.зирусмых уровнем ^-триггеров с парафазной (а) н однофазной (6)
С1|чхро:пнацней
183
Элемент Лллнежутеч- Элемент
нь/е «лмчи м-ллл-не
6)
Рис. 4 23 Логическая (а) и электрическая (б) схемы JK(RS)-триггера на базе
элементов ТТЛ
Используя описанный метод синтеза, можно получить и раз-
нообразные варианты D-триггеров с управляющей БЯ. Так, логи-
ческую схему синхронизируемого фронтом D-триггера на элемен-
тах ИЛИ—НЕ можно спроектировать, взяв в качестве исходного
граф переходов на рис. 4.24,а. Кодировка внутренних состояний
проведена в соответствии с данными в § 4.2 правилами. На графе
исключены переходы из состояния QiQ2 = 01 в QtQ2= 11 при CD —
= 10, из QiQ2= 10 в QiQ2 = 00 при CD=11, так как данные пере-
ходы соответствуют одновременному изменению значений С и D,
при котором состязания входных переменных становятся опасны-
ми (см. § 4.2). Соответствующие данному графу карты функций
переходов внутренних переменных даны на рис. 4.24,6. Выберем
в качестве базовых элементы ИЛИ—НЕ. Тогда, используя сло-
варь переходов дизъюнктивной БЯ (см. табл. 4.7), получим карты
Карно функций входов S'i, R't для выходной БЯ и S'2, R'i для
управляющей БЯ (рис. 4.24,в). После минимизации имеем
S'ii=C\/^2, R'i — C\/Qt,
s', = cvd=r'2vc, r’2=c\/d.
В соответствии с полученными выражениями реализуем логичес-
кую схему D-триггера иа элементах ИЛИ—НЕ (рис. 4.24,г).
1Я6
е)
с 1.24. Проектирование синхронизируемого фронтом О-триггера:
Инд Гр'?Ф переходов; б—карты переходов внутренних переменных-, в — карты Карно функ-
енн S П' для управляющей я выходной БЯ; г —логическая схема; Э—структура иа
,хРонизируемых ураввем В-триггерах; в —на D- н RS-трнггерах
187
Штриховыми линиями на рисунке показаны запрещающие связи,
введение которых позволяет не использовать инверсный синхро-
сигнал С. Схема содержит столько же элементов, сколько и
УК-триггер (см. рис. 4.21,г), и имеет такое же значение fmnx=\/7t>.
Как видно из рис. 4.24, D-триггеры этого класса можно пред-
ставить в виде соединения синхронизируемых уровнем D и .RS-
триггеров (см. рис. 4.15 и 4.17). В качестве ведущего используется
D-триггер, а в качестве ведомого — D- или .RS-триггер (рис.
4.24, д,е).
Максимальное быстродействие обеспечивают триггеры, постро-
енные из синхронизируемых уровнем RS- и D-триггеров па двух-
ярусных элементах ЭСЛ (см. рис. 4.19 и 4.20). При этом синхро-
низируемые фронтом RS-, JK-, D-триггеры обеспечивают tn — t3 и
/тах=1/2/3, где t3 — задержка элемента ЭСЛ. Такие триггеры
имеют максимальную рабочую частоту до fmax=l— 2 ГГц.
В цифровых микросхемах применяются также синхронизируемые фронтом
D- н Т-трнггсры, в схеме управления которых включены две БЯ, называемые
коммутирующими. На рис. 4.25,а показана логическая схема D-трнггера, со-
стоящего из выходной (БЯ1) и коммутирующих (БЯз и БЯз) бистабильных
ячеек Штриховыми линиями показаны входы Sa и Ra для асинхронной уста-
новки триггера в Qi = l и сброса в Qi = 0.
При синхросигнале С=1 иа выходах коммутирующих БЯ устанавливаются
значения Qz = Q3=0 и БЯ1 в соответствии с табл. 4.6 сохраняет состояние Qi
при любых зиачеииих сигнала D. Состояния других выходов БЯ: и БЯз в
этом случае принимают значения Q'2=D, Q.’i=D. При поступлении отрица-
тельного перепада синхросигнала С=1-*О на входах БЯз устанавливаются зна-
чения S'i = Qs=D, l?'i = Q3=D. В результате состояние триггера после отри-
цательного фронта синхросигнала становится Qi—D.
Прн С=0 установившееся состояние Qi, Q2, Qt будет сохраняться. Если
были установлены значении Qa=l, Q3=0, Q'2=0 при любых значениях D, т. е.
триггер не реагирует на изменения сигналов на этом входе. Если были уста-
новлены значения Q3—0, Q3=l, то, несмотря на возможные изменения D я
Q'3=D, значения Q'3--Qi=Qs=0 будут сохраняться, т. е. триггер не переклю-
чается. Таким образом, после переключения отрицательным фронтом синхро-
сигнала триггер С=0 не меняет состояния при любых изменениях D.
Рие. 4.25. Логическая схема (а) и временные диаграммы (б) синхронизируемо-
го фронтом D-триггера с коммутирующими БЯ
188
При поступлении положительного перепада синхросигнала С=0->-1 на вы-
ходам БЯа, БЯ» снова устанавливаются значения Q»=DS—0, обеспечивающие
сохранение установленного состояния Qt. Состояния других выходов иоммути-
руюших БЯ принимают значения Q'»«=D, Q'S=D, которые при поступлении
отрицательного перепада С—1-М) установят триггер в состояние Qi=D. Таким
образом, данная схема функционирует как D-триггер, синхроиизруемый отри-
цательным фронтом.
Временные диаграммы, иллюстрирующие его работу, приведены на рис.
4.25.6. Интересно отметить, что коммутирующие БЯ в этом триггере при оп-
ределенных комбинациях сигиалов С, D имеют значения входных переменных
для которых Qz=Q'>—0 или Q»=Q'»—0 (см. рнс. 4.25/5). Однако
критические последовательности S'R'— 11-НЮ (см. § 4.2) прн данной логичес-
кой схеме не реализуются и неопределенностей состояния коммутирующих БЯ
не возникает. Таким образом, для дизъюнктивных БЯ, используемых в каче-
стве коммутирующих, значения S'=R'— 1 являются разрешенными, хотя па-
рафазиость выходных сигналов Qi, Q'i или Qa, Q'j при этом нарушается.
Анализ временных диаграмм показывает, что время переключения триггера
/и = /’с mtn=3/., а максимальная рабочая частота 1/6/«, где /«—задержка
элемента ИЛИ—НЕ. По потребляемой мощностя (РТ=6Р9) и быстродействию
данный триггер имеет иа 15... 20% лучшие показатели, чем триггер с управ-
ляющей БЯ (см. рнс. 424,г), построенный нз таких же элементов.
Схема D-трнггера, приведенная иа рнс. 4.25,а, может быть построена на
элементах ЭСЛ или КМДПТЛ. Для реализации в микросхемах ТТЛ аналогич-
ная схема D-триггера строится на элементах И—НЕ. При этом триггер будет
Z-я коннутирующая 6Я
1-я коннутирующая БЯ
1 я коннутирующая БЯ БопоВкая БЯ
Рнс 4 26. Схема D-триггера с ком-
"Утгрующими БЯ на элементах ТТЛ
"с 4.27. Логическая схема (о) и
Ременные диаграммы (б) Г-тригге-
ра с коммутирующими БЯ
189
синхронизироваться положительный фронтом синхросигнала С. Соответствую-
щая электрическая схема показана иа рис. 4.26, где в коммутирующих БЯ
использованы элементы И—НЕ ТТЛ с простым инвертором, в эмиттерные цепе
которых включен днод VD1, чтобы повысить пороги переключения и помехо-
устойчивость триггера (см. § 2.1). В выходной БЯ используются элементы
ТТЛ со сложным иверторои.
Схему Т-трнггера можно получить на базе D-триггера, подключив выход
ко входу D (см. рис. 4.4,6). Другой вариант структуры Т-триггера приведен на
рис. 4.27,а, временные диаграммы, иллюстрирующие его работу, показаны на
рис. 4.27,6. Триггер обеспечивает рабочую частоту 1/5/3, т е. на 20%,
выше, чем D-триггер иа рис. 4.25,а.
4.5. ДВУХФАЗНЫЕ ДИНАМИЧЕСКИЕ
ЭЛЕМЕНТЫ И ТРИГГЕРЫ
Особенностью МДП-транзисторов по сравнению с биполярны-
ми является высокое входное сопротивление. Благодаря этому в
микросхемах на МДП-транзисторах достаточно просто реализуется
динамический принцип хранения информации, применение которо-
го позволяет снизить потребляемую мощность и уменьшить пло-
щадь последовательностных устройств. Использование этого прин-
ципа позволило создать на МДП-транзисторах динамические логи-
ческие элементы, которые обладают способностью сохранять уста-1
иовившееся значение логической функции в течение достаточно
долгого времени /хр после изменения входных сигналов. Таким
образом, динамические элементы помимо логических функций
выполняют динамическое хранение информации (задержку сигна-
ла). ' ,
По истечении времени хранения (задержки) /хр состояние ди-
намического элемента изменяется, т. е. хранившаяся информация
теряется. Поэтому необходимо ее периодическое восстановление
путем подачи последовательности внешних импульсов, период ко-
торых f„«/xP. Эти импульсы одновременно выполняют функции
синхронизации, поэтому цифровые устройства на динамических
элементах являются синхронными. В таких устройствах использу-
ется несколько сдвинутых по фазе последовательностей синхроим-
пульсов, причем синхронизация осуществляется путем подключе-
ния (и отключения) соответствующих элементов к цепи питания.
При этом элементы потребляют мощность от источника питания
периодически, в течение относительно коротких промежутков вре-
мени, когда производится переключение элементов или восстанов-
ление информации. В результате устройства на динами-
ческих элементах потребляют малую мощность
прн низких частотах переключения.
В современных цифровых микросхемах чаще всего используют-
ся двухфазная или четырехфазиая синхронизация. В данном па-
раграфе рассматривается несколько типовых вариантов схем двух-
фазных динамических элементов.
190
рнс. 4.28. Схема двухфазного динамического элемента «с отношением» (а), его
структура (б) и времепнь’е диаграммы (в)
Двухфазные динамические элементы «с отношением» и тригге-
ры на их основе. Схема такого динамического МДП-элемента
(рис. 4.28,а) состоит из логического элемента — инвертора (тран-
зисторы VT1, VT2) и промежуточного ключа (транзистор VT3),
который вместе с запоминающими емкостями Сз1 и С32 обеспечи-
вает необходимую задержку выходного сигнала, т. е. выполняет
функции динамического элемента памяти (рис. 4.28,6). На затво-
ры нагрузочного транзистора VT2 и ключевого транзистора VT3
подается последовательность синхроимпульсов С. Работа элемен-
та иллюстрируется временными диаграммами иа рис. 4.28,в.
Прп возрастании потенциала Пвх па входе D выше порога пе-
реключения 1/п = С'о, где Uо — пороговое напряжение МДП-тран-
зистора, открывается транзистор VT1 и емкость С3, разряжается
до низкого потенциала Сд®0. При поступлении синхроимпульса
амплитудой Uc>Uo открываются транзисторы VT2 и VT3 и на
выходе Q устанавливается низкий потенциал П°= П0СТ1 + £70стз, где
U. _т — остаточное падение напряжения между стоком и истоком
МДП-транзисторов VT1, VT3, работающих в крутой области сто-
ковых характеристик. Так как через транзистор VT3 ток не про-
текает, то t/OCT3~0. Поэтому
0'» = Пост1=/с2/Ь1(У>—(/») = (62/6,) (Uc—H0)2/(UJ—Uo), (4.7)
где bt, b2 — удельная крутизна транзисторов VT1, VT2; U1 — вы-
сокий уровень сигнала, поступающего на вход D от предыдущего
элемента. По окончании синхроимпульса, когда устанавливается
потенциал С7с = 0, транзисторы VT2, VT3 запираются. Заряд на
емкости С32 и соответственно низкий уровень потенциала Ua на
выходе Q будут сохраняться в течение времени хранения /°хр, дли-
тельность которого определяется процессом заряда емкости Сз2
токами утечки: /ХРлт3 = /?уСз2, где Ry — сопротивление утечки.
*Ри типовых значениях Сз2 = 0,1 ... 1 пФ, /?у=108... 109 Ом получим
J=10... ЮО мкс. Чтобы не произошло потери информации, т. е.
*ожного переключения элемента в состояние С\ых> 14 ~ U<j, несв-
одимо подать новый синхроимпульс G раньше, чем потенциал
191
t'nux вследствие заряда Сэ2 возрастет до уровня Uo, т. е. cnyi
время
/°с«°хр«тз(ио/ига). (4.8а)
Очередной синхроимпульс, открывая транзисторы VT2 и \'ТЗ,
обеспечивает разряд Сз2 до потенциала U^^U0, т. е. восстанав-
ливает информацию.
При уменьшении потенциала на входе D до низкого уровня
[7зх = £70<[70 транзистор VT1 запирается. При поступлении синх-
роимпульса С| через открывающиеся транзисторы VT2, VT3 ем-
кости С31, Сз2 заряжаются до высокого потенциала СА>ых=^,=
= [7С—Uo- Если синхроимпульс имеет достаточно большую ампли-
туду Uc>UKa+Uo, то выходное напряжение достигает величины
U1 = ияп. По окончании синхроимпульса VT2, VT3 запираются и
потенциал иа выходе поддерживается в течение времени £‘.хр, пока
емкость Сз2 сохраняет достаточный заряд. Поэтому необходимо
обеспечить выполнение соотношения
t\<t^x.s=(Ul-Uo)lU'. (4.86)
Следующий импульс Ct открывает транзисторы VT2, VT3 и подза-
ряжает емкости до уровня U'. При выполнении условий (4.8) ди-
намический элемент функционирует как синхронизируемый уров-
нем D-триггер (см. § 4.3). Имеются два режима работы элемента:
при Ci = 1 — прием (запись) информации (с инверсией), при
С( = 0 — ее хранение.
Для обеспечения достаточно высокой помехоустойчивости ди-
намических элементов следует уменьшать 62/6i — отношение
удельной крутизны нагрузочного VT2 и управляющего VT1 тран-
зисторов, чтобы выполнялось условие Ua<V„—Un, где Un — тре-
буемое значение помехоустойчивости. Используя выражение (4.7),
получаем следующее ограничение на величину отношения 62, й|:
bolbi^U'-Uo) (Uo-UJ/fUn-Uo)!. (4.9)
При типовых значениях Ul, Uc, Uo получаем следующее требова-
ние: 62/&,^0,1. Таким образом, относительная крутизна транзис-
торов VT1 и VT2 должна значительно различаться. На практике
это достигается использованием МДП-траизнсторов с различны-
ми геометрическими размерами. Так как удельная крутизна b
пропорциональна отношению ширины канала к его длине (1Гк,Т.к),
то транзистор VT1 изготовляется с коротким и узким каналом,
транзистор VT2 — с более длинным и широким.
Длительность синхроимпульсов /‘с должна быть достаточной,
чтобы емкости С3[ и С32 за это время успевали заряжаться до
уровня U1 или разряжаться до уровня £7°. Так как Ь2<^Ьг, то за-
ряд емкостей через транзисторы VT2, VT3 происходит значительно1
медленнее, чем разряд через транзисторы VTI, VT2. После по-'
ступления синхроимпульса амплитудой UC>UO транзисторы VT-
и VT3 открываются и происходит заряд суммарной паразитной
192
емкости Cn=(C»i + C8J) током истока транзистора VT2, работаю-
щего в пологой области характеристик:
*и» (О " Ь* (^зи — ^«)* “^1 U» “»ых (О)*'
Изменения выходного потенциала при этом определяются из урав-
нения
dUsux/dt=i (t)/Cn=b2[l7c—I/о—Ubux(^) ] 2!Cx-
Проинтегрировав это уравнение, получим
«,и,(0 = fl/c-l/o) (</т2)/[1 + .а/т,)],
где т2=Сп/Ь2(17с— Uq). Если (Ue—U0)>Um, то выходное напря-
жение возрастает до уровня иВых=^«п за время нарастания
/я=т2^(г/е-17о-1/ип). (4.10а)
Если Uс,—Uo<.Um, то время нарастания определяется по достиже-
нию выходным напряжением некоторого промежуточного уровня,
близкого к U1:
=a(Ue—Uо) Vn+ Un= Uo-i-Ujt,
где а^1. При этом
/к=Т217пр/.(1/с-ио-17вр) =Л»/(1-а). (4.106)
Например, при типовых значениях Ue=5 В, 170=1 В, Un=2 В,
a = 0,75 получаем 1н=3т2-
Минимальная длительность синхросигнала, необходимая для
нормальной работы элемента,
ilcmin=i«- (4-П)
Как следует из выражений (4.10), повысить быстродействие дина-
мических элементов можно путем увеличения Ue- Поэтому в мик-
росхемах на динамических элементах значение Uc часто состав-
ляет 10... 15 В и значительно превышает напряжение питания
иип.
Мощность, потребляемая динамическим элементом, состоит из
двух составляющих. Мощность Po=UmP>u определяется протека-
нием тока I°u=Ici = bi(Ul—ий)2 при высоком потенциале U1 на
входе элемента. Однако этот ток протекает только в течение дли-
тельности синхроимпульса fic и мощность, усредненная в течение
всего периода Тс,
P0 = bdJm(Ul-U0)2(P<JTc). (4.12)
Динамическая составляющая мощности Рл обусловлена периоди-
ческим зарядом паразитной емкости Сп до потенциала U1
Рл=Спити'/Тс. (4.13)
Используя параллельное и последовательное включение управ-
ляющнх транзисторов VT1, подобно тому, как это делается в эле-
ментах КМДПТЛ (см. рис. 2.35), получаем динамические элемен-
7-66 193
a-)
6,
Рис, 4.29. Схема лпухфазного
динамического э.-емепта И—
ИЛИ—НЕ (а) и его условное
обозначение (б)
ты, выполняющие логическую опера»
цню И—ИЛИ—НЕ (рис. 4.29, а,б).
При соединении динамических эле-
ментов (рис. 4.30.а) необходимо в по-
следовательно включенных элементах
разделить во времени фазы приема и
хранения информации. Для этого ис-
пользуются две последовательности
синхроимпульсов: С( и С2 (рис.
4.30.6). Каждый такт работы устрой-
ства, соответствующий одному пе-
риоду синхроимпульсов Тс, состо-
ит из двух фаз. В течение фазы
Элемент f Элемент 2 Элемент /
Рис. 4.30. Схема динамического ^-триггера на двухфазных элементах <с отно-
шеяием» (а), его структура (б) н временные диаграммы (а)
194
Ф1 происходит переключение элементов 1 (синхронизируе-
мых импульсов CJ, а элементы 2 (синхронизируемые импульсами
С2) находятся в режиме хранения. В течение фазы Ф2 переклю-
чаются элементы 2, а элементы 1 сохраняют информацию. После-
довательное включение динамических элементов, синхронизируе-
мых одной и той же последовательностью, не допускается, так как
при этом режимы работы элементов совпадают во времени. В
результате несколько элементов будут одновременно работать в
режиме приема информации, которая за время действия синхро-
импульса /'с будет проходить через q = t'dts последовательно
включенных элементов, число которых зависит от их задержки
переключения t3. Так как на практике значения /'с и /3 имеют
значительный разброс и зависят от внешних условий (темпера-
туры, напряжения питания), то величина q оказывается непо-
стоянной. Соответственно логическое состояние цифрового узла
при таком включении элементов будет изменяться под влиянием
внешних условий и разброса значений /'с, t3, т. е. в его работе
возникают сбои. Поэтому для нормального функционирования
цифровых узлов необходимо, чтобы элементы 1 переключались
только сигналами от элементов 2, а элементы 2—сигналами от
элементов 1.
Работа последовательно включенных элементов иллюстрирует-
ся временными диаграммами на рис. 4.30,в. Как видно из диа-
грамм. выходной сигнал Qi принимает такое же значение, кото-
рое имел входной сигнал D в предыдущем периоде следования
синхроимпульсов (такте машинного времени). Таким образом,
последовательное соединение двух динамических элементов реа-
лизует функции синхронизируемого фронтом .D-триггера (см. §4.1).
Такие триггеры называются динамическими. Их структура
(рис. 4.30,6) представляет собой соединение синхронизируемых
логических элементов (инверторов) и элементов памяти (задерж-
ки), осуществляющих задержку сигнала на 1/2 периода синхро-
импульсов. Отметим, что динамические триггеры этого типа по
структуре близки к триггерам с управляющей БЯ (см. рис. 4.10,6),
так как логические элементы выполняют функции входной ком-
бинационной схемы и промежуточных ключей, а элементы за-
держки— функции хранения информации (вместо БЯ).
Быстродействие микросхем на динамических элементах опре-
деляется максимальной частотой синхронизации fmax = 1/Те min.
Период синхроимпульсов
7’cSs7’cm<n = 2(Pc + A0, (4.14)
где Л/ — промежуток времени между синхроимпульсами Сг и Cs
(рис. 4.30,в), который необходим, чтобы избежать возможного
наложения импульсов из-за нестабильностей генераторов импуль-
сов. Из выражений (4.14), (4.11), (4.106) при Uas>=U0 опреде-
ляем максимальную рабочую частоту:
fmax = 1 /2т|t1 с min = 62 (t/c—l/o) (Uc-2U0)/2r\Ut(Cti + C,2), (4.151
где q = 1 + (А///1,.) — коэффициент запаса, определяемый стабиль-
ностью генераторов синхроимпульсов (обычно т]«к1,5 ... 2).
Минимальная частота синхронизации определяется из условия
(miп “ 1/(/'< !-/Зр) ~ 1Дхр. (4.16)
Динамический элемент реализует логическую функцию И—ИЛИ_______
НЕ за половину периода синхроимпульсов. Поэтому среднее
время задержки выполнения этой операции
/з = 7’с/2. (4.17)
В рассмотренном динамическом элементе предъявляются противо-
речивые требования к величине отношения Ь21Ь{. Для улучшения
статических характеристик 17°, U п следует уменьшать величину
b^b^. Однако при уменьшении &2 согласно (4.15) снижается быст-
родействие, а возможности повышения Ь\ ограничены конструк-
торско-технологическими факторами. Динамические элементы,
параметры которых существенно зависят от величины Ь2/Ъ}, назы-
ваются элементами «с отношением'». При проектировании таких
элементов приходится искать значения Ь21ЬЪ обеспечивающие
удовлетворение указанных противоречивых требований. Компро-
мисс достигается ценой некоторого ухудшения тех или иных па-
раметров, например снижения быстродействия. Во многих случа-
ях предпочтительнее использовать динамические элементы «без
отношения», параметры которых не зависят от отношения вели-
чин Ьг!Ьх.
Двухфазные динамические элементы «без отношения» и триг-
геры на их основе. Наиболее распространенный вариант динами-
ческого элемента «без отношения» показан на рис. 4.31,а. Рас-
смотрим работу двух последовательно включенных элементов это-
го тина, используя временные диаграммы па рис. 4.31,6.
Пусть в исходном положении на вход D подан низкий потен-
циал ULi~0. Тогда на емкостях С31, С;2, С34 устанавливается низ-
кий потенциал UA = Uq2 = Uq\ =0, а на емкости Сз3—высокий по-
тенциал Ub = U1. Если иа вход D поступит высокий потенциал
UD=U'>Un, то при подаче синхроимпульса Ci (фаза Ф,) тран-
зистор VT1 откроется, емкость Сз; зарядится до UA~U'. Тран-
зисторы VT2 и VT3 открываются, и емкость С32 заряжается до
потенциала UQ2 = U' = UC—U?. После окончания синхроимпульса
С, емкость Су, через открытый транзистор VT2 разряжается до
Uq2~0, При поступлении синхроимпульса С2 (фаза Ф2) откры-
ваются транзисторы VT4 и 1 Тб. Емкость Сз3 через открытые
транзисторы VT2 и VT4 разряжается до 1/п~0, и транзистор VT5
запирается. В дальнейшем при неизменном Ud=U\ потенциал иа
емкостях С3| и Сэ< сохраняется высоким, а потенциал С 3—низ-
ким. Емкость С 2 при поступлении каждого синхроимпульса G за-
ряжается до Uq: = U\ а после его окончания разряжается до
£7е2 = 0. Низкий потенциал С’в = 0 сохраняется иа емкости С33. и
транзистор VT5 остается закрытым. Прн поступлении импульса
С2 емкость Сз4 заряжается до уровня UQ[ = U''. При поступлении
196
6)
Рис. 4.31. Схема динамического D-триггера иа двухфазных элементах «без от-
ношения» (о) н его временное диаграммы (б)
импульса Ci заряд емкости Сэ« распределяется между ней и ем-
костью Са5 в элементе-нагрузке. На выходе Qi устанавливается
уровень U'min, который должен быть достаточным для отпира-
ния следующего МДП-транзистора:
U'min= (Uc-^ 1Л>)Сз«/(С.«+Сзб)>£Л1. (4.18)
Выполнение соотношения (4.18) достигается соответствующим вы-
бором амплитуды синхроимпульсов Uc. Для снижения требуемой
величины ис топологию элемента следует проектировать так, что-
бы обеспечить достаточно большое отношение
Сз4/Сз6 = Сз2/Сз3> U0/(Uc~2U0). (4.19)
После установления на входе потенциала Ud^O и поступле-
ния синхроимпульса С] (фаза Ф]) емкость С31 разряжается через
транзистор VT1 до UA«О, и транзистор VT2 запирается. Емкость
С32 через открытый транзистор VT3 заряжается до потенциала
1/02 = [Д который сохраняется после окончания синхроимпульса
Ci. При поступлении синхроимпульса С2 (фаза Ф2) откры-
вается транзистор VT4 и заряд емкости С32 перераспределяется
между емкостями С32 и С31, В результате на емкостях С32 и
Саз устанавливается потенциал 17q2« Ub~ Ulmin. На выходе вто-
рого элемента Q2 формируется последовательность импульсов ам-
плитудой U1, каждый из которых образуется прн поступлении
импульса С2. Аналогично работают элементы и в том случае, ког-
197
да на вход вместо постоянного потенциала UD = 0 поступает по-
следовательность импульсов, синхронизированных с синхроим-
пульсами С2 (штриховые линии на рис. 4.31,6).
Таким образом, значение Uq = U° на выходе динамических эле-
ментов поддерживается только во время паузы между синхроим-
пульсами соответствующей последовательности (С} или С2), а в
течение действия синхроимпульса Uq=Ul. Однако вследствие ис-
пользования двухфазной синхронизации последующий элемент
воспринимает (считывает) только «истинное» значение информа-
ции, которое имеется на выходе предыдущего элемента во время
паузы между синхронизирующими импульсами. Возникновение
на выходе «ложных» импульсов амплитудой U' не совпадает во
времени с режимом записи информации в последующем элементе
и поэтому не влияет на работу устройства.
Схема на рис. 4.31,а выполняет функции D-триггера. Парамет-
ры элементов не зависят от отношения b3fb2, поэтому схема проек-
тируется так, чтобы все транзисторы имели одинаковое, по воз-
можности, высокое значение удельной крутизны. В рассмотренном
элементе все транзисторы имеют одинаковую геометрию и отсут-
ствуют металлические шины питания и «земли»1, что существен-
но упрощает проектирование топологии и экономит площадь
кристалла. В элементах отсутствует потребление мощности, свя-
занное с протеканием сквозного тока в инверторе. Средняя мощ-
ность, потребляемая от генератора синхроимпульсов, расходуется
на заряд емкости С32 до уровня U';
P3=C3iU'UzlTz. (4.20)
Требования к длительности синхроимпульсов /‘с н их периоду
Тс определяются теми же факторами, что и для элемента «с от-
ношением». Используя выражение (4.106), где вместо L>np следу-
ет поставить U‘niin, получаем с учетом (4.19) ограничение на ве-
личину l'z:
= Сз2 (Сз2|/Сзз) /^3 ( Uz—Uо)
SsC32Do/63(t'e-2t7o) (£7с—£7о) - (4.21)
Транзисторы VT3, VT6 в элементах «без отношения» имеют такую
же крутизну, как управляющие транзисторы: b2~b3, т. е. значи-
тельно большую, чем в элементах «с отношением». Поэтому для
элементов «без отношения» характерны меньшие значения и
и большая максимальная рабочая частота /тож.
Таким образом, по быстродействию и площади, занимаемой на
кристалле, элементы «без отношения» имеют существенно лучшие
показатели, чем элементы «с отношением». Однако для синхрони-
зации динамических элементов «без отношения» необходимо ис-
пользовать достаточно мощные высокочастотные генераторы им-
пульсов, которые должны за время t'z перезаряжать значительную
1 Функции шины «земли» в микросхемах иа таких элементах выполняет
одложка p-типа, которая подключается к низкому потенциалу.
108
суммарную паразитную емкость Сп всех подключенных к нему
k динамических элементов: Са=ЛСз2 + Сс, где Сс — общая пара-
зитная емкость, подключенная к шине синхронизации (металли-
зация, емкости затворов ключевых транзисторов, емкость исток —
подложка нагрузочных транзисторов).
Различные логические функции реализуются на динамических
элементах «без отношения», как и в элементах «с отношением»,
комбинацией последовательного и параллельного включения уп-
равляющих транзисторов с подключенными к их затворам клю-
чевыми транзисторами (рис. 4.32). Для выполнения сложных
логических функций без снижения быстродействия, т. е. без уве-
личения требуемого числа периодов синхросигналов, между ди-
намическими элементами «без отношения» можно включать до-
полнительные элементы (рис. 4.33,а), схема которых приведена
на рис. 4.33,6. Данный элемент выполняет логическую инверсию
без дополнительной задержки сигнала, т. е. в течение того же
периода синхроимпульсов С,, С2; когда реализуются логические
операции предыдущим и последующим динамическими элемен-
тами «без отношения».
Работа элемента «без задержки» иллюстрируется временны-
ми диаграммами на рис. 4.33,в. При поступлении синхроимпуль-
са Ci открываются транзисторы VT2, VT4 и емкость Сз2 заряжа-
ется через VT4 до уровня Uq = U'. По окончании импульса С] все
транзисторы запираются и емкость Сэ2 сохраняет потенциал U'.
При поступлении синхроимпульса С2 открывается транзистор
VT1. Если потенциал на входе Ud=IP, то емкость C3i заряжа-
ется до потенциала UA=U' и открывается транзистор VT3. Ем-
кость Сз2 разряжается до потенциала Uq~Q. На выходе Q1 по-
следующего элемента, синхронизируемого С2 (см. рис. 4.33,6),
С,(М
Q ABVD
ГП"\--------L
Рнс. 4 32. Схема двухфаз-
ного
та И—ИЛИ—НЕ «без отно-
шения:»
динамического элемен-
Рис. 4.33. Схема динамиче-
ского элемента «без за-
держки» (а), его условное
обозначение и способ вклю-
чения (б), временные диаг-
раммы (в)
жщ •
Цинаническиа Элепент ^''Динамический .
элемент 1 дез задержка элемент 2 и)
• а)
<га
6)
Ч,
а
~Сп
199
устанавливается потенциал LiQ' = U'. При сохранении на входе
значения UD=U' потенциал Uij будет возрастать до U' при по-
ступлении импульсов С| и падать до U° при поступлении С2. Та-
ким образом, на выходе образуется последовательность импуль-
сов, соответствующая логическому 0. На выходе последующего
динамического элемента при этом будет поддерживаться потен-
циал Uqt = U'.
При поступлении на вход D последовательности импульсов,
синхронизированных с Сь на емкости С31 поддерживается посто-
янный потенциал UA~0 н транзистор VT3 находится в закрытом
состоянии. Емкость С32 в момент времени t"t заряжается импуль-
сом С| до высокого потенциала Uq = U2 и сохраняет его.
Как видно из временных диаграмм (рис. 4.33,о), элемент «без
задержки» вместе с последующим динамическим элементом за
1/2 периода синхроимпульсов реализует две последовательные ло-
гические операции (инверсии) с общим временем задержки t3 =
= 0,5 Гс.
Можно включать элемент «без задержки» и в том случае,
когда предыдущий элемент синхронизируется импульсами С2, а
последующий С,. При этом надо изменить порядок подключения
синхросигналов в элементе, как указано в скобках на рис. 4.33,а,б.
Используя параллельное и последовательное включение управляю-
щих транзисторов (с ключевыми транзисторами VT1 и VT2 на вхо-
дах), можно получить элементы, реализующие логическую опера-
цию И—ИЛИ—НЕ.
4.6. ЧЕТЫРЕХФАЗНЫЕ ДИНАМИЧЕСКИЕ
ЭЛЕМЕНТЫ И ТРИГГЕРЫ
Помимо двухфазных широкое применение имеют четырехфаз-
ные динамические элементы «без отношения», в которых отсутст-
вует эффект перераспределения заряда между емкостями, вызы-
вающий уменьшение потенциала иа затворах управляющих тран-
зисторов и снижение быстродействия.
Основные варианты чстырехфазных динамических элементов
показаны на рис. 4.34,л. б. Более широкое применение находят эле-
менты, показанные па рис. 4.34,6, так как они не содержат шип
питания и «земли». Поэтому в дальнейшем будут описаны устрой-
ства, построенные па элементах этого типа, хотя все приведенные
схемы могут быть аналогично реализованы на элементах, представ-
ленных на рис. 4.34,а.
Рассмотрим работу динамического элемента (рис. 4.34,6) при
подаче двух последовательностей синхроимпульсов С, и С2 (рис.
4.34,а). В исходном состоянии потенциал на входе L’d= L'°< UD,
транзисторы VTI, VT2, VT3 закрыты, емкости СА, С32 заряжены
до высокого потенциала Ua ~ Ь’о = U'. При подаче положительного
потенциала L’1 открывается транзистор \Т1 и емкость Сц раз-
ряжается до потенциала Uл ~0. При поступлении импульса Ci
200
Рис. 4.34. Варианты схемы четырехфазных динамических элементов (а, б), ус-
ловное обозначение (а) н временные диаграммы (в)
транзистор VT1 запирается, а потенциал Uq сохраняется на преж-
нем низком уровне. Импульс С2 открывает транзистор VT2 и ем-
кость С32 разряжается до потенциала t/4 = Z7°«O через открытые
транзисторы VTJ и VT2. При поступлении следующего импульса
Ci открывается транзистор VT3 и емкость Сз3 заряжается до потен-
циала Uq=Ul. После окончания импульса Ci транзистор VT3 за-
пирается и потенциал Uq сохраняется. Следующий импульс С2
открывает транзистор VT3, и емкость Сз2 снова разряжается до
низкого потенциала U°.
При поступлении на вход потенциала Ud=U° транзистор VT1
запирается. Импульс Ci открывает VT3 и заряжает С32 до уров-
ня Uq = Ux. Последующие импульсы Ct и С3 открывают соответ-
ственно транзисторы VT3 и VT2 и обеспечивают подзаряд емко-
стей С,,. Сз2, разряжаемых токами утечки, до уровня U1.
Элемент имеет такие же уровни [7°, U1, помехоустойчивость
47+п и потребляемую мощность Рэ, как и двухфазный динамиче-
ский элемент «без отношения» (см. рис. 4.3,а). Минимальная дли-
тельность синхроимпульса определяется выражением (4.11) и ока-
зывается меньше, чем для двухфазного элемента «без отношения».
Элемент может работать и при наложении синхроимпульсов
С, и С2 (штриховые линии на рис. 4.34,в). Во время одновремен-
ного действия импульсов Ci и С3 транзисторы VT2 и VT3 откры-
ты, и поэтому до высокого потенциала заряжаются обе емкости:
С31 и С32. В остальном элемент работает так же, как в случае ие-
наложениых синхроимпульсов.
Таким образом, четырехфазный динамический элемент работа-
ет последовательно в трех режимах: заряд, когда при поступле-
нии синхроимпульса С! емкость Сз2 заряжается до потенциала 1Л;
переключение, когда при поступлении синхроимпульса С2 емкость
Разряжается до Uq — U° либо сохраняет потенциал UQ = Ul в за-
висимости от значения входного сигнала; хранение, когда при от-
сутствии синхроимпульсов Ci и С3 емкость Сз2 сохраняет высокий
или низкий потеициал. Необходимая очередность режимов рабо-
ты элемента задается с помощью соответствующей системы син-
хронизации, состоящей из четырех последовательностей синхроим-
пУльсов.
301
Рассмотрим работу двух последовательно включенных динами-
ческих элементов (рнс. 4.35,а). Временные диаграммы их пере-
ключения даны на рис. 4.5,а. Как видно из диаграмм, состояние
выхода элемента 2 изменяется при поступлении импульса С2, эле-
мента 4 — прн поступлении С4, т. е. номер элемента соответствует
номеру последовательности, изменяющей состояние его выхода. В
течение фазы Ф2 сигнал с выхода элемента 4 может переключать
элемент 2 (считывание информации нз элемента 4 и запись в эле-
мент 2), в течение фазы Ф4— наоборот. При неизменном входном
сигнале низкий потенциал на выходе элементов в течение одной
из фаз (Ф, для элементов 2, Ф3 для элементов 4) меняется на
высокий, а в следующей фазе восстанавливает низкое значение.
Таким образом, в одной нз фаз «истинное» значение выходного
сигнала нарушается. Однако эти «ложные» сигналы не воспри-
нимаются последующим элементом, который в данной фазе рабо-
тает в режиме хранения, и не влияют на работу цифрового уст-
ройства. Как следует из временных диаграмм, два последова-
тельно соединенных четырехфазмых динамических элемента вы-
полняют функцию D-триггера, структура которого показана на
рис. 4.35,6. Аналогичные функции выполняют эти элементы и при
использовании наложенных синхроимпульсов (штриховые линии
на рис. 4.35,в).
Рнс. 4.35. Схема динамического D-триггера на четырехфазных элементах (я)-
его структура (б) н временные диаграммы (в)
202
Максимальная частота синхронизации для четырехфазных циф-
ровых систем без наложения синхроимпульсов
Лпах=1/4(^с-ЬА0 = 1/4ЛРс» (4.22а)
а для систем с наложением синхроимпульсов
/ max = 1/2(2/'с+Д0 = 1/4т)/У1с. (4.226)
Таким образом, использование синхронизации второго вида
(штриховая линия на рис. 4.35,6) обеспечивает повышение быст-
родействия устройств за счет уменьшения коэффициента запаса:
<<>!•
Для выполнения необходимых логических операций входные
транзисторы VT1 в инверторах можно заменить параллельно-по-
следовательным соединением транзисторов. При этом каждый
динамический элемент реализует функции элемента И—ИЛИ—НЕ,
т. е. за один период синхронизации выполняются две операции
И—ИЛИ—НЕ. Среднее время выполнения одной операции t3 =
= Гс/2.
КОНТРОЛЬНЫЕ ВОПРОСЫ И УПРАЖНЕНИЯ
1. Постройте временные диаграммы, иллюстрирующие пере-
ключение конъюнктивных БЯ на рис. 4.8,е,г. Определите задерж-
ки их переключения.
2. Проанализируйте наличие опасных состязаний для графов
переходов на рис. 4.5,6 и 4.6,г. Введите в графы изменения, ис-
ключающие опасные состязания.
3. Синтезируйте логическую схему Т-триггера, переключаемого
отрицательным фронтом импульса, па элементах ИЛИ—НЕ, Мон-
тажное ИЛИ. Постройте его временные диаграммы и определите
максимальную рабочую частоту.
4. Постройте временные диаграммы, иллюстрирующие работу
KS-трпггеров иа рис. 4.16,л,6. Определите их времена переклю-
чения.
5. Определите, каким уровнем синхронизируется KS-триггер
на рис. 4.17,в.
6. Объясните функционирование D-триггеров, схемы которых
показаны на рис. 4.20,а,б. Определите, каким уровнем они синхро-
низируются.
7. Введите в схему УК-триггера на рис. 4.21,г цепи асинхрон-
ной установки Sa и сброса У?а.
8. Покажите, что при введении обратных связей Qi—и 5i—
—S2 KS-триггер на рис. 4.22,а выполняет функции УК-трнггера.
9. Поясните принцип работы и постройте временные диаграм-
мы УК-триггера на рис. 4.23,а.
10. Постройте временные диаграммы, иллюстрирующие работу
^•триггера на рис. 4.24,г, и определите его максимальную рабо-
чую частоту.
203
11. Введите в схему D-триггера на рис. 4.24,г цепи асинхрон-
ной установки Sa н сброса R„.
12. Покажите, как изменятся временные диаграммы динами-
ческого D-триггера в случае /°СЖР. При каком значении t°c на-
рушается работоспособность этого триггера?
Глава 5. ЦИФРОВЫЕ ФУНКЦИОНАЛЬНЫЕ
УЗЛЫ ПОСЛЕДОВАТЕЛЬНОСТНОГО
ТИПА
Для построения цифровых систем кроме комбинационных уз-
лов, рассмотренных в гл. 3, требуются функциональные узлы по-
следовательностного типа1, логическое состояние которых опреде-
ляется последовательностью поступления входных сигналов.
Основными типами последовательностных функциональных уз-
лов, выпускаемых в виде отдельных интегральных микросхем ли-
бо входящих в состав БИС и СБИС, являются регистры, счетчи-
ки и генераторы кодов. Регистром называется функциональный
узел, выполняющий хранение операндов и их сдвиг на определен-
ное число разрядов. Счетчиком называется узел, на выходах ко-
торого образуется число, соответствующее количеству поступив-
ших на вход импульсов. Генератором кодов (числовых последова-
тельностей) называется узел, дающий па выходах заданную по-
следовательность кодов (двоичных чисел). В настоящей главе
рассмотрены методы схемотехнического проектирования и приме-
ры реализации этих последовательностных узлов.
5.1. СТРУКТУРА И МЕТОДЫ
ПРОЕКТИРОВАНИЯ
В последовательностных функциональных узлах используются'
статические или динамические элементы памяти, в качестве ко-
торых служат бистабильные ячейки, динамические элементы или
триггеры различных типов.
Структура и способы описания функционирования. Общая
структура микроэлектронных последовательностных узлов имеет
вид, показанный на рис. 5.1,а. Она содержит несколько элемен-
тов памяти (ЭП) н управляющую комбинационную схему (УКС),
которая вырабатывает сигналы Z, управляющие нх переключе-
нием. На вход УКС поступают внешние сигналы X, а также сиг-
1 В литературе функциональные узлы н устройства последовательностного-
типа часто называются конечными автоматами.
204
Pne. j l. Структурные варианты последовательностных устройств (а, 6) и триг-
гер графа переходов (в)
налы У с выходов (всех или части) элементов памяти. Состояние
последовательностного узла определяется совокупностью состоя-
ний всех ЭП, т. е. значениями Уо, Уь ..., Ут-1 (т — разрядное
число У), которые называются внутренними переменными. Пере-
ход узла из состояния, в котором У=УЛ, в состояние с У=У”+1
происходит при поступлении соответствующих управляющих сиг-
налов X. Вследствие обратных связей значение У||+1 зависит как
от внешних сигналов Д, так и от имевшегося ранее значения
У" . —fjY, уп) Выходы ЭП (всех или части) подключены ко
входам выходной комбинационной схемы (ВКС), на которую по-
ступают также сигналы Д'. На выходах ВКС вырабатываются
выходные сигналы QU = G(X, У"). В синхронных цифровых уст-
ройствах изменение значений У и Q происходит только при по-
ступлении соответствующего уровня или фронта синхросигнала на
вход С (штриховые линии на рис. 5.1,а).
Последовательностные узлы и устройства со структурой, пока-
занной на рис. 5.1,а, относятся к классу конечных автоматов, на-
зываемых автоматами Мили. В другом классе конечных автома-
тов— автоматах Мура выходные сигналы Qn = G (У"), т. е. оп-
205
ределяются только внутренними переменными. В теории конеч-
ных автоматов доказана эквивалентность автоматов Мили и Му-
ра, т. е. любое последовательностное устройство может быть реа-
лизовано как в виде автомата Мили, так и автомата Мура. В
частном случае автомат Мура может нс содержать ВК.С, т. е.
использовать в качестве выходных сигналов Q все или часть внут-
ренних переменных У (рис. 5.1,6). Функциональные узлы с такой
структурой очень часто применяются в цифровых микросхемах,
поэтому в данном параграфе излагается методика их проектиро-
вания. Если внутренние переменные У не соответствуют требуе-
мым значениям выходных сигналов Q, то, используя описанную в
§ 3.1 методику проектирования комбинационных схем, нетрудно
разработать ВКС, выполняющую необходимое преобразование
кодов Y->-Q.
Наиболее наглядной формой представления функционирования
последовательностных узлов являются временные диаграммы. Од-
нако для узлов с большим числом внешних п внутренних перемен-
ных А’, У временные диаграммы оказываются весьма громоздки-
ми. Поэтому чаще всего функционирование последовательностных
узлов представляется в виде графа переходов (рис. 5.1,в) или
таблицы состояний (табл. 5.1). На графе кружками обозначают-
ся все возможные состояния узла S,-, для каждого из которых в
виде дроби даются значения Q (числитель) и У (знаменатель).
Стрелками указываются переходы между состояниями, происхо-
дящие при поступлении тех или иных комбинаций внешних пере-
менных X, значения которых даиы около соответствующей стрел-
ки. Синхронный функциональный узел, граф которого приведен
на рис. 5.1,в, при входных сигналах Х:Х2=10 последовательно
ПРОХОДИТ СОСТОЯНИЯ Sc—*-S|-->$2->-S3->-So, ДЛЯ КОТОРЫХ 919о=У|УП =
= 00->01->-10->-11—*-00 ..., причем каждый переход происходит пос-
ле поступления положительного фронта синхросигнала С = 0->-1.
При XiX2= 11 переходы производятся в обратной последователь-
ности: So—<-S0. При Xi=0 состояние не меняется при
поступлении синхросигналов. Таким образом, при ХТХ2= 10 это
последовательностное устройство работает как счетчик, образуя
Таблица 5.1
Таблица состояний последовательностного узла (реверсивного счетчика)
X Yn = Qn yn+l-Q'I+l X Yn = Q" yn 4-1 = Qrt+l
X. ?х, 0. Q, Ch <?«' xt x, Qi Q. Qi Q.
0 X 0 0 0 0 0 X 1 0 1 0
1 0 0 0 0 1 1 0 1 0 1 1
1 1 0 0 1 1 1 1 1 0 0 1
0 X 0 1 0 1 0 X 1 1 1 1
1 0 0 1 1 0 1 0 1 1 0 0
1 1 0 1 0 0 1 1 1 1 1 0
206
на выходах двоичные эквиваленты чисел 0—1—2—3—0—... при
поступлении очередного импульса на вход С. После каждого
четвертого импульса счет пачинаекя заново. При А1А'2=11 число
QiQl. уменьшается на единицу после прихода очередного импуль-
са, т. е. производится обратный счет. Сигнал А'г=0 запрещает
счет при любых значениях А2. В таблице состояний (табл. 5.1) для
каждого текущего состояния У" и Q'1 указано состояние У~пт' =
= в которое переходит счетчик при данной комбинации
внешних сигналов X после поступления соответствующего синхро-
сигнала.
Методика проектирования последовательностных узлов на ос-
нове триггеров. Если в качестве ЭП попользуются синхронизи-
руемые фронтом триггеры, то проектирование наиболее просто
выполняется с помощью словарного метода. При этом использу-
ются словари переходов триггеров, на основе которых будет стро-
иться проектируемый узел. Так как в цифровых микросхемах ча-
ще всего используются 7?S-, JK-, D-триггеры и реже Т-триггеры,
то определим их словари переходов, как это сделано в § 4.2 для
БЯ.
/?5-триггер имеет такую же таблицу состояний (табл. 4.1), как
дизъюнктивная БЯ, поэтому их словари переходов полностью
совпадают. Словарь переходов //(-триггера получается из его
полной таблицы состояний 4.11. Определив для каждого из зна-
чений Eq соответствующие ему значения входных переменных J и
К, получим словарь, данный в табл. 5.2. Аналогично на основе
полной таблицы переходов D- н Г-триггеров получаются их сло-
вари переходов (см. табл. 5.2). При проектировании последова-
тельностных узлов словарным методом выполняется та же после-
довательность этапов, как при разработке триггеров (см. § 4.2).
В качестве примера разработаем схему делителя частоты на 5,
на выходе Qn которого образуется положительный импульс после
поступления каждого пятого импульса на синхронизирующем вхо-
де С (табл. 5.3). Такой узел генерирует на выходе Qo последо-
вательность чисел 0—0—0—0—1.
I. Составление таблицы состояний или графа переходов и ко-
дировка состояний узла значениями внутренних переменных У.
Если узел имеет s различных состояний, то для их кодировки тре-
Таблица 5.2
Словари переходов основных типов триггеров
207
Таблица 5.3
Таблица состояний делителя частоты и один из вариантов кодировки
внутренних переменных
Таблица состояний Кодировка внутренних переменных функции Переходов
5i <эп У2 у? у2 уп+1 2 уп+1 уп-Н 0 FY2 fyi Fvo
So 0 0 0 0 0 0 0 1 0 0 А
St 0 0 0 0 1 0 1 1 0 А 1
St 0 0 0 1 1 0 1 0 0 1 V
s; 0 1 0 1 0 1 1 0 А 1 0
S, 1 0 1 1 0 0 0 0 V V 0
буется тГдИордя внутренних переменных, т. е. т элементов памя-
ти триггеров. В качестве всех пли части внутренних переменных
обычно используются выходные сигналы узла Qi=Y„ так как при
этом нс требуется включения ВКС (если все Q,- реализуются на
выходах триггеров), либо ВКС оказывается более простой. Зна-
чения внутренних переменных, которые не являются выходными
функциями, для каждого из состояний S; могут выбираться про-
извольно. При этом двоичные коды У,- = (У,, Уц У,.,) для всех
состояний должны быть различными. Таким образом, во многих
случаях имеется ряд возможных вариантов кодировки состояний.
Для рассматриваемого примера таблица состояний (см. табл. 5.3)
имеет число строк (состояний) s = 5, поэтому число внутренних
переменных должно быть т^З. Приняв выходную функцию Q
в качестве одной из внутренних переменных У2, выбираем значе-
ния двух остальных переменных: У'1 Уо. Один из возможных вари-
антов кодировки приведен в табл. 5.3, где для каждого из состо-
яний 3; указаны значения внутренних переменных У", а также
значения Уп+1 для следующего состояния S;-t, в которое перехо-
дит узел после поступления синхросигнала С=1. Соответствую-
щий граф переходов показан на рис. 5.2,</. Так как состояние 34
отличается от остальных значением 9=У2, то внутренние пере-
менные Уь Уо в этом состоянии могут иметь любые значения. В
табл. 5.3 принят одни из четырех возможных вариантов кодировки
состояния 34. Состояния St,-S4, для которых У2 = 0, должны раз-
личаться значениями У,, УГ|. Так как имеются четыре различных
значения (У|Уо = ОО, 01, 10, II). то общее число их перестановок
41 = 24, Таким образом, для проектируемого узла возможно 4-24 =
= 96 различных вариантов колировки состояний.
Каждый из вариантов кодировки состояний приводит к одной
из возможных логических схем проектируемого узла. Целесооб-
разно использовать тот вариант, который позволяет получать
схему, обладающую наилучшими показателям!! по быстродейст-
вию, экономичности, площади кристаллов. Однако достаточно
простые и эффективные методы, позволяющие однозначно выби-
рать наплучшин вариант кодировки, к сожалению, огс\тс!вуют.
208
С-0
б)
frt
*)
Рис 5.2. Проектирование последовательностного устройства:
42?граФ переходов;* б—карта состояний; в — карты переходов ввутреиннх переменных;
гр^^рты Карво функций входов D-трмггеров; д —логическая схема; в — временные два-
209
Поэтому при относительно небольшом числе вариантов кодировки
рекомендуется выполнить их полный перебор и сравнительный
анализ всех получаемых структурных схем с целью выбора наи-
лучшей. При большом числе вариантов проектировщик обычно
рассматривает только часть вариантов, которые он отбирает эв-
ристически. Наиболее удачные варианты получаются, если ис-
пользовать следующие правила кодировки.
Для состояний S,-, Sj выбираются коды отличающиеся
значением только одной внутренней переменной Гл, если при оп-
ределенных комбинациях входных переменных X:
1) из них происходит переход в одно и то же
состояние S\ либо
2) в эти состояния про исходит переход из одно-
го итого же состояния S;.
При выполнении этих правил граф переходов реализуется с
минимальным числом изменений значений внутренних переменных
У*. Поэтому УКС, которая формирует сигналы вызывающие
изменения j, будет иметь более простую логическую схему.
Если прн кодировке не удается выполнить оба правила, то сле-
дует в первую очередь обеспечить выполнение правила 1.
Состояния Si, Sj, для которых выполняется правило 1 или 2,
называются логически смежными. Для нахождения оптимальной
кодировки смежных состояний удобно использовать карту Карно
для переменных , У 2, Уо (см. рис. 5.2,6), в клетках которой
указываются состояния Sn, кодируемые соответствующей комби-
нацией У". Для выполнения правил 1 и 2 логически смежные со-
стояния Si, S, размещаются в соседних клетках карты Карно, до-
пускающих их объединение в соответствии с правилами миними-
зации (см. § 1.4).
Для каждого состояния S,- графа переходов на рис. 5.2,а смеж-
ными являются состояния Sin (при С=1) и Si (при С = 0). По-
этому при кодировке можно выполнить правило 2, если выбрать
для каждого следующего состояния код П-н, отличающийся от
кода К,- предыдущего состояния значением только одной перемен-
ной У*. Например; У = 001 ->011 ->010-^110-И00->000. Однако при
этом нарушается условие Q=y2, т. е. для реализации заданной
функции Q необходимо включать ВКС (см. рис. 5.1,а).
Проведем кодировку таким образом, чтобы получить мини-
мальное число изменении Ук при соблюдении условия Q= И2,
торое позволяет реализовать функцию Q без ВКС (рис. 5.1,®)-
Для нахождения оптимального варианта кодировки используем
карту Карно (рис. 5.2,6), где смежные состояния постараемся
разместить в соседних клетках. Это условие не удается выполнит»
только для состояния S«, при переходе из которого в So приходит
ся изменять значения двух переменных: У2 и У:. На карте отмене
иы также три неиспользуемых состояния (коды 100, 101, 111). к<>
торые называются нештатными.
II. Определение функций переходов Fn для каждого i-ro трит
гера производится на основании полученной таблицы внутренн®
210
состояний (см. табл. 5.3) или графа переходов (рис. 5.2,а) по
методике, описанной в § 4.2. Для рассматриваемого примера зна-
чения функций Fyi, Fy2, Fn приведены в табл. 5.3, а соответст-
вующие карты этих функций — на рис. 5.2,в.
III. Выбор типа триггеров, получение и минимизация функций
их входов выполняются на основании составленных карт функций
Fyi с помощью словарей переходов (см. табл. 5.2). Для реализа-
ции проектируемого делителя частоты выберем О-триггеры, син-
хронизируемые положительным фронтом. Используя их словарь
переходов, получим карты Карно дли функций входов Do, Dit Ь2
(рис. 5.2,г). Для нештатных состояний приняты неопределенные
значения Do, D\, D2, которые доопределяются при минимизации.
В результате получаем функции
Ро = У1; Д| = УоУЪУ1 = ЪУР1У<>;
Л2=Р2У1РО = У2УР1УУО.
IV- Составление логической схемы выполняется на основе по-
лученных выражений для функций входов, которые преобразуются
к виду, удобному для реализации на заданной элементной базе.
Построив УКС, реализующую функции Ро, Дь Дг на элементах
ИЛИ—НЕ, И—ИЛИ—НЕ, н подключив к ней Д-триггеры, вы-
ходные сигналы которых служат внутренними переменными Уа,
У1, У2, получим схему делителя, показанную на рис. 5.2,<3. Следу-
ет отметить, что в данной схеме необходимо использовать тригге-
ры, синхронизируемые фронтом, так как иначе (при С=1) после
установки требуемых значений Уп+1 будет происходить переклю-
чение делителя в следующее состояние и т. д. В результате за
время действия одного синхроимпульса пройдет несколько состоя-
ний делителя, т. е. его функционирование не будет соответство-
вать заданию.
V. Определение основных параметров спроектированного узла
производится путем анализа синтезированной логической схемы.
При этом используются временные диаграммы (рис. 5.2,е), под-
тверждающие правильность ее функционирования. По известным
параметрам используемых логических элементов (ЛЭ) и тригге-
ров определяются потребляемая мощность и быстродействие.
Мощность равна сумме мощностей, потребляемых входящими в
схему ЛЭ и триггерами. Максимальная рабочая частота определя-
ется выражением
fтаах== 1/ (1кс max с min+^c min), (5.1)
где /’с
mln, f’c mln — параметры триггеров (см. § 4.2); ^КСЯШЯ -
максимальная задержка переключения УКС. Для спроектирован-
ного делителя /KCmax=i'a, где f's — задержка переключения эле-
мента И—ИЛИ—НЕ, которая обычно больше, чем задержка эле-
мента ИЛИ—НЕ. Например, при использовании элементов ЭСЛ,
оеспечивающнх fs»l нс, t°Cmin = (1Спкп=2 нс, делитель имеет
^« = 200 МГц.
211
Необходимо иметь в виду, что наличие нештатных состояний
может привести к нарушению нормального функционирования
узла. Если под влиянием внешних помех узел установится в одно
из нештатных состояний, то его дальнейшее поведение становится
неоднозначным. Например, делитель па рис. 5.2,<9, попав в одно
из нештатных состояний S5, S6, S? (им соответствуют У" = 100
101, 111), при поступлении очередного синхроимпульса может ока-
заться в состоянии Si, S2 или S3. Некоторые схемы, попав под
действием помех в одно из нештатных состояний, далее осуществ-
ляют циклические переходы в другие нештатные состояния, не
возвращаясь в рабочие состояния. Чтобы избежать этих неприят-
ностей, последовательностные узлы обычно проектируются так,
чтобы при попадании в нештатное состояние автоматически обес-
печивалась их асинхронная или синхронная установка в исходное
состояние. Асинхронная установка реализуется с помощью допол-
нительной комбинационной схемы, которая при установке како-
го-либо нештатного состояния вырабатывает сигнал Ла асинхрон-
ного сброса триггеров. Например, для схемы на рнс. 5.2,д доста-
точно реализовать функцию /?< = У2 ( F2V Тл) = F2\/ То-
Синхронная установка обеспечивается, если граф переходов
делителя представить в виде, показанном на рис. 5.3,а (на
графе не показаны фиктивные переходы прн С = 0). Исполь-
зуя описанную выше методику проектирования, можно получить
схему делителя (рис. 5.3,6), которая прн попадании в любое из
нештатных состояний S3, Sg, S? возвращается в исходное состоя-
ние So после поступления очередного синхроимпульса С.
Методика проектирования последовательностных узлов на ос-
нове БЯ. Словарный метод можно также использовать при раз-
работке последовательностных узлов, в которых в качестве ЭП
о) 6)
Рис. 5.3 Последовательностное устройство с ароматическим оолвр?.тпх< в исхаД"
ное состояние прн сбоях:
а—граф переходов; б — логическая схема
212
Таблица 5.4
Таблица состояний одного разряда универсального регистра
А о X, nn-vn Qo—Yo n^+1__vrI4-1 Qo => о fq x„ X1 x, n ,,'1 Qo=' о nn+l_yn+l <?o вУ0 fq
0 0 0 0 0 0 1 0 0 0 0 0
0 0 0 1 0 V 1 0 0 1 0 V
0 0 1 0 0 0 1 0 1 0 1 A
0 0 1 1 0 V 1 0 1 1 1 1
0 1 0 0 1 Д 1 1 0 0 0 0
0 1 0 1 1 1 1 1 0 1 0 V
0 1 1 0 1 A 1 1 1 0 1 A
0 1 1 1 1 1 1 1 1 1 1 1
служат БЯ. Рассмотрим особенности проектирования таких узлов
на примере одного разряда универсального регистра, функциони-
рование которого описывается таблицей состояний 5.4. Если А'о =
= 0, то данный разряд принимает состояние Q0 = ^i при любых Х2,
если Л'о=1, то Q0 = X2 при любых
I. Составление графа переходов (рнс. 5.4,а). Так как возмож-
ны всего два состояния проектируемой схемы, то кодируем эти
состояния значениями одной внутренней переменной Fo = Qo-
II. Определение функции переходов Fq производится на осно-
вании табл. 5.4, или рис. 5.4,а ио методике, описанной в § 4.2.
Р||с. 54. Проектирование универсального pemcipa (одни разряд):
г и Переходов; 6 —карта переходов; в —корты Карно лля функций S', Н'; г — ло-
**-,-кая схема
213
Значения функции переходов FQ = f(Xa, Хь Х2, Qn) для каждого
из состояний указаны в табл. 5.4. В соответствии с этой таблицей
составляем карту функции Fq (рис. 5.4,6).
III. Получение и минимизация функций входов БЯ выполняет-
ся на основании составленной карты функции Fq с помощью сло-
варей переходов БЯ (см. табл. 4.8) по методике, данной в § 4.2.
Полученные таким образом функции S', 7?'=#=f(C) соответствуют
функциям входов асинхронного регистра. Для синхронных регист-
ров, наиболее часто используемых в цифровых микросхемах, тре-
буется сформировать функции входов БЯ, учитывающие действие
синхросигнала С-. S'c = f(S', С), R'c = f(R', С). Для управления
дизъюнктивной БЯ
S'c = S'C, R'c=R'C, (5.2а)
где С=С прн синхронизации высоким уровнем синхросигнала С =
= 1; С = С при синхронизации низким уровнем С = 0. Таким обра-
зом, при С = 0 получим S'c=R'c = 0, т. е. БЯ и соответственно ре-
гистр будут сохранять ранее установленное состояние при любых
значениях внешних переменных X (т. е. Хо, Хь А'2). При С=1 по-
лучим S'C = S', R'.^R' и БЯ (регистр) устанавливается в состоя-
ние Qon+I, соответствующее таблице состояний. Для управления
конъюнктивной БЯ
S'c = S'VC, R'c = R'\/C- (5.26)
Выбрав для реализации проектируемого регистра дизъюнктивную
БЯ, получим карты Карно для функций S', R' (рис. 5.4,в),-Кото-
рые после минимизации имеют вид 5' = Х0Х|\/^'о^2, R'=X0Xi\/
VA’o.Y2. Чтобы синхронизировать переключение регистра низким
уровнем С = 0, примем С —С в выражении (5.2а). В результате
получим
S'c=ХоХ)С\/ XqX2C, R'с=XqX 1 С\/ XqX2G,
IV. Преобразуем функции S'c, R'c для реализации на элемен-
тах ИЛИ—НЕ п дизъюнктивной БЯ, выполняющей на входах
операцию ИЛИ:
S'c=xBxlc\/xDx2c= (XoXMlVQ V (W^VC) -
/?'c = XoX,CVXoX2C= (W^VC)V(-WWC).
Составляем логическую схему в соответствии с полученными ло-
гическими выражениями (рис. 5.4,г). Если необходимо, чтобы
изменение значения Q в последовательностном узле происходило
только при поступлении фронта (синхронизация фронтом), то к
выходам БЯ в каждом разряде подключают синхронизируемый
уровнем 7?S- илн D-триггер. Синхронизирующие уровни сигнала
С для БЯ и этого триггера должны быть противоположны. При
этом каждый разряд данного узла будет иметь такую же струк-
туру и принцип работы, как синхронизируемый фронтом триггер
с управляющей БЯ (см. § 4.4). Такое подключение триггера по-
казано на рис. 5.4,г. При С = 0 происходит установка БЯ в со-
стояние, определяемое табл. 5.4. ftS-триггер, синхронизируемый
высоким уровнем С=1, при этом сохраняет ранее установленное
состояние. При поступлении сигнала С=1 (положительный фронт)
на входах БЯ устанавливаются значения S'c = 7?'c = 0 и ее состоя-
ние не будет меняться при любых изменениях А'о, Х2, 7?5-триг-
гер устанавливается в такое же состояние, как и БЯ, и сохраняет
его до прихода следующего положительного фронта синхросиг-
нала С.
5.2. РЕГИСТРЫ
Регистры являются наиболее распространенным типом после-
довательностных узлов в современных цифровых системах. По
способу приема и выдачи информации регистры делятся на сле-
дующие группы: с параллельными приемом и выдачей (рис. 5.5,а),
с последовательным приемом и последовательной выдачей (рис.
5.5,6), с последовательным приемом и параллельной выдачей
(рис. 5.5,в), с параллельным приемом и последовательной выда-
чей (рис. 5.5,г), комбинированные с различными способами прие-
ма и выдачи (рис. 5.5,<9).
Регистры с параллельным приемом и выдачей (рис. 5.5,а) слу-
жат для хранения информации и называются регистрами памяти.
Изменение хранящейся информации (ввод новой информации)
происходит после соответствующего изменения сигналов па вхо-
дах А при поступлении определенного уровня (С = 0 или С=1)
илн фронта синхросигналов. В качестве разрядов регистра памя-
ти используются синхронизируемые уровнем или фронтом триг-
геры: D-триггеры (рис. 5.6,а), если информация поступает в виде
однофазных сигналов, или 7?5-триггеры (рис. 5.6,6), если инфор-
мация поступает в виде парафазных сигналов. Предварительная
«очистка» регистра, т. е. установка всех выходов в состояния
0
Рисч 5.5. Основные типы регистров
215
Рис. 5.6. Регистры хранения, синхронизируемые уровнем (а) п фронтом (6)
Q = 0, производится с помощью асинхронных входов сброса триг-
геров /?а.
Регистры с последовательным приемом или выдачей инфор-
мации (рис. 5.5,6—д) называются сдвиговыми регистрами. В ре-
гистре с последовательным приемом и выдачей (рнс. 5.5,6) пер-
вый разряд вводимого числа Ло подается на вход одного, край-
него слева, разряда регистра Pm-t п вводится в него при поступ-
лении первого синхроимпульса Qm-^Лп. При поступлении сле-
дующего синхроимпульса значение Ло, поступающее с выхода раз-
ряда вводится в разряд .р„,_2, т. е. устанавливается Q4_2.=
= Д0, а в разряд Л,,-, поступает следующий разряд числа At:
устанавливается и т. д. Таким образом производится
последовательный сдвиг поступающей на вход информации на
одни разряд вправо в каждом такте синхросигналов. После пос-
тупления tn синхроимпульсов весь регистр оказывается заполнен-
ным разрядами числа А и первый разряд числа (Ло) появляется
на выходе регистра. В течение последующих m синхроимпуль-
сов производится последовательный поразрядный вывод из ре-
гистра записанного числа, после чего регистр оказывается пол-
ностью очищенным.
Сдвиговые регистры обычно реализуются на D-трнггерах (рис.
5.7,а) или 7?5-трнггерах (рис. 5.7,6), где для ввода информации
в первый разряд включается инвертор: 5П=Л, 7?0=А.
Параллельный вывод информации нз сдвигового регистра (рис.
5.4,в) осуществляется при подключении выходов всех разрядов
регистра к отдельным выводам.
При проектировании сдвиговых регистров
обязательным является применение триггеров,
216
Рнс. 5.7. Регистры сдвига на D-триггерах (а), PS-триггерах (б) и универсаль-
ный регистр (в)
синхронизируемых фронтом. Ведь во время действия
синхросигнала изменяются состояния выходов триггеров, которые
подключены ко входам последующих триггеров. Таким образом
изменяется состояние входов последующих триггеров, и если син-
хроимпульс еще не кончился, то триггеры, синхронизируемые
уровнем, переключаются в новое состояние. В результате за вре-
мя действия одного синхроимпульса (один такт) информация в
регистре продвигается более чем на одни разряд, т. е. нормаль-
ное функционирование регистра — сдвиг на один разряд за одни
такт — нарушается. Использование триггеров, синхронизяруемых
положительным или отрицательным фронтом, обеспечивает нор-
мальную работу регистра.
Сдвиговые регистры, показанные на рнс. 5.5,г, д, могут рабо-
тать в двух режимах: параллельного ввода информации н сдвига
.(последовательного ввода). Пример проектирования одного раз-
ряда Рк таких регистров дан в § 5.1. Если в схеме на рис. 5.3,г
на вход Xi подавать инверсию одного из разрядов (й-го) числа
как внешний сигнал А*, а вход Хг подключить к выходу Q*-i пре-
дыдущего разряда Рь-1, то при Хо=0 будет производиться ввод
Лл> а при Хо= 1 — сдвиг вправо, т. е. прием информации с выхода
предыдущего разряда Pk-i, Qk=Qk-i и передача 4* в следующий
Разряд РА+1. Таким образом, управляющий сигнал Хо определяет
217
режим работы регистра. Используя словарный метод (см. § 5.1),
можно спроектировать аналогичные регистры на триггерах того
или иного типа. На рнс. 5.7,в показана схема комбинированного
регистра па синхронизируемых фронтом D-триггерах.
Сдвиговые регистры могут быть реверсивными, т. е. выпол-
няющими сдвиг в любом направлении: слева направо или наобо-
рот. Направление сдвига определяется значением управляющего
сигнала ,Y0. Реверсивный регистр можно получить, если в схеме
комбинированного регистра (рис. 5.7,в) вместо внешнего сигнала
Ak подключить выход последующего разряда Qx+i, как указано
в скобках. Сдвиг вправо выполняется при значении сигнала А'о=1,
сдвиг влево — при Хо = О.
Как видно нз проведенного рассмотрения функций регистров,
они могут выполнять храпение и преобразование информации.
Сдвиг числа влево или вправо на один разряд соответствует его
умножению или делению па два. Поэтому регистры сдвига ис-
пользуются для построения умножителей и делителей. Регистры
выполняют также различные преобразования информации: после-
довательное накопление с последующей одновременной выдачей
или одновременный прием с последующей последовательной (раз-
вернутой во времени) выдачей. Регистры с последовательным
вводом и выводом осуществляют задержку передачи информа-
ции на т тактов машинного времени. Таким образом, регистры
являются многофункциональными узлами цифровых систем.
5.3. СЧЕТЧИКИ
Основным параметром счетчика является модуль счета ЛА—
максимальное число импульсов, которое может быть сосчитано
счетчиком. После поступления Кс импульсов счетчик должен воз-
вращаться в исходное состояние. Значение Кс равно числу устой-
чивых состояний счетчика. Счетчик, содержащий т разрядов
(триггеров), может иметь 2т устойчивых состояний, поэтому его
модуль счета Kcs^2m. Количество поступивших на счетный вход
импульсов представляется на выходе счетика в виде двоичного
числа в том или ином коде: прямом, дополнительном, цикличес-
ком (см. § 1.2). Обычно счетчики имеют дополнительные входы
установки S, позволяющие предварительно установить на выходе
счетчика заданное число, или входы сброса R, сигнал на которых
переводит счетчик в исходное состояние.
Частота импульсов на выходе последнего разряда счетчика
Л"с раз меньше частоты импульсов, поступающих на вход. Поэто-
му счетчики используются в качестве делителей частоты, обеспе-(
чивающих на выходе в ЛА раз меньшую частоту сигнала, чем ив
входе. I
По типу функционирования различают счетчики суммирующие^
вычитающие и реверсивные. Суммирующий счетчик выполняеи
прямой счет, т. е. при поступлении на вход очередного импульсе,
число на выходе счетчика увеличивается на единицу. Вычитаю*)
218 1
щий счетчик производит обратный счет, т. е. при поступлении
счетного импульса число на выходе уменьшается на единицу. Ре-
версивный счетчик может работать в режимах прямого и обрат-
ного счета.
Счетчики широко используются в устройствах управления циф-
ровых систем для подсчета числа выполненных операций, в связ-
ной и контрольно-измерительной аппаратуре, для определения
числа поступивших сигналов и уменьшения нх частоты и др. По
структурной организации счетчики делятся на параллельные, по-
следовательные и параллельно-последовательные *, которые раз-
личаются способами подачн счетных импульсов на входы раз-
рядов.
Параллельные счетчики. В счетчиках этого типа считываемые
импульсы Т одновременно (параллельно) поступают на синхро-
входы С триггеров во всех разрядах. Параллельные счетчики
обычно строятся на базе 7?S-, JK-, .D-триггеров, синхронизируемых
фронтом.
Структурное проектирование таких счетчиков выполняется с
помощью словарного метода (см. § 5.1). В качестве примера вы-
полним синтез структуры суммирующего параллельного счетчика
с модулем счета Кс = 10 на JK-триггерах. Для реализации счет-
чика требуется не менее т = 4 триггеров; в этом случае 2*=16>КС,
а при /лг = 3 имеем 23=8<КС. Чтобы получить структуру с мини-
мальным числом триггеров, примем ш=4 (четырехразрядный счет-
чик). Прн этом 2"'—Кс = 6 состояний счетчика будут нештатными.
Используя таблицу состояний счетчика (табл. 5.5), находим функ-
ции переходов Fq для каждого разряда, карты которых даны на
рис. 5.8,а. С помощью словаря переходов УК-триггера (см. табл.
5.2) получаем карты Карно для функций входов У- и К-триггеров
Таблица 5.5
Таблица состояний декадного счетчика
1 <?" Q2 Qi «3 «3 q3+1 Q?+1 пП+1 Qo FQ3 FQ2 fQ1
1 0 0 0 0 0 0 0 1 0 0 0 Д
0 0 0 1 0 0 I 0 0 0 Д V
s, 0 0 I 0 0 0 1 1 0 0 1 Д
0 0 1 1 0 1 0 0 0 Д V V
& 0 1 0 0 0 I 0 1 0 1 0 Д
0 I 0 1 0 1 1 0 0 I Д V
s, 0 1 1 0 0 1 1 1 0 I 1 Д
0 1 1 1 1 0 0 0 Д V V V
1 0 0 0 1 0 0 1 1 0 0 Д
1 0 0 1 0 0 0 0 V 0 0 V
Иногда параллельные счетчики ‘синхронными. называют синхронными, а последователь*
219
0)
Рис. 5.8. Проектирование декадного счетчика:
а — карты функций; б — карты Карно функций J, К: в — логическая схема
в каждом разряде (рнс. 5.8,6). После минимизации функции вхец
дов имеют вид
/о=1, /i = QoQ3> A = QoQi> ^3=QoQiQ2>
Хо=1, Kl = Qo, K2=Q1Qo. 7G = <2o.
При использовании УК-триггеров, выполняющих операцию И *а
входах, структура декадного счетчика, построенная в соответст-
вии с полученными выражениями, имеет вид, показанный на рнс-
S.7,в. Каждый разряд счетчика прн этом реализуется ил одном
УК-триггере без дополнительных логических элементов, т. •
входная комбинационная схема триггера (см. рис 4.8) служи
одновременно УКС для разряда счетчика.
При попадании в нештатные состояния 5ю—Sis, имеющие НС'
используемые коды, начиная с <2=1010, схема также работает
220
как счетчик, переходя при поступлении импульсов в очередное не-
штатное состояние Q=1011, и т. д. до состояния Sis, имеющего
код Q=llll. Очередной импульс Т переводит счетчик из состоя-
ния Sis в исходное состояние So.
В параллельных счетчиках все триггеры переключаются одно-
временно (синхронно). Максимальная рабочая частота счетчика
fmax ие зависит от числа разрядов и определяется выражением
(5.1). Для счетчика на рис. 5.8,в частота fmax такая же, как для
используемых /^триггеров.
Аналогичным методом проектируются структуры счетчиков на
триггерах других типов. При этом счетчики на ^S-триггерах бу-
дут иметь большее число связей между входами н выходами раз-
рядов, чем прн использовании /^триггеров. При использовании
D-триггсров в разрядах счетчика включаются дополнительные ло-
гические элементы, вследствие чего возрастают потребляемая
мощность и площадь кристалла, а также уменьшается максималь-
ная рабочая частота. Поэтому параллельные счетчики обычно
реализуются иа /К-триггерах.
Во многих цифровых системах требуются счетчики с перемен-
ным модулем счета, значение Кс которых определяется внешни-
ми управляющими сигналами М. Методику их проектирования
рассмотрим на примере счетчика1, имеющего Лс=10 при М=0
и Кс=11 при М=1. В качестве элементной базы используем
/К-триггеры и элементы И—НЕ.
I. Составление карт функций переходов Fq и входных функций
триггеров Y=f(Qo, .... Qm-i) при всех заданных значениях Кс вы-
полняется, как описано выше. Для проектируемого счетчика функ-
ции Fq для АСс = 10 даны на рис. 5.8,а, для Кс=11 — иа рис. 5.9,а.
II. Получение карт Карно обобщенных входных функций У=
= (М, <2а, .... Qm-1) для каждого разряда выполняется объедине-
нием карт функций У, составленных для различных Кс, каждому
из которых соответствует заданное значение М. Для рассматри-
ваемого примера эти карты приведены на рис. 5.9,6, причем ле-
вая половина каждой из карт, где значение М=0, соответствует
^с=10 (т. е. совпадает с картами на рис. 5.8,6) а другая поло-
вина карт, где М=1, соответствует ЯС = П (т. е. получена из карт
на рис. 5.8,а).
III. Минимизация выражений обобщенных функций У и по-
строение структурной схемы счетчика производится так же, как
описано в § 5.1. Используя карты Карно на рис. 5.9,6, получаем
•^°=<21<2з, Ji=Qo(AJQs)> Ja=QoQi,
J3=QoQiQ3,
Kq=1, Кз= (5oQi) (^IQo)-
n 1 Такие счетчики широко используются в современной аппаратуре связи для
цЛтР°СННя синтезаторов частоты — устройств генерирующих периодические сиг-
лы с заданным рядом частот.
221
б)
Рис, 5.9. Проектирование счетчика с переменным модулем счета Xc=10/Hl
а — карты функций Гр для Кс-11; б —карты Карно обобщенных функций входов Л
K-flM. Qa. Qi, Qi, 01); в—логическая схема
Соответствующая структурная схема счетчика приведена на рис.
5.9,в. По аналогичной методике проектируются и различные типы
реверсивных счетчиков, выполняющих при одном значении М пря*
мой счет, а при другом — обратный.
Распространенной разновидностью параллельных счетчиков яв*
ляются кольцевые счетчики, строящиеся на базе сдвиговых реги*
стров. Пример простейшего кольцевого счетчика дан на рис. 5.10,<ь
222
Рис, 5.10. Схемы кольцевых счетчиков на D-триггерах и JK(RS)-триггерах с чет-
ным (а, в) и нечетным (б, а) модулями счета
Как видно из табл. 5.6, схема имеет шесть устойчивых состояний,
после прохождения которых она возвращается в исходное состоя-
ние Q2Q1Qo=OOO. Таким образом, данная схема выполняет функ-
ции счетчика с модулем /Сс=6. Числа на выходе счетчика пред-
ставлены в закодированном виде1 (табл. 5.6). Чтобы преобразо-
вать их в двоичный код, к выходам счетчика необходимо подклю-
чить сответствующую ВКС.
Если регистр содержит т триггеров, то счетчик, получаемый
после замыкания обратной связи с выхода 5m-i на вход Do, имеет
Кс-2т. Для получения нечетных значений Ке необходимо исклю-
чить одно из устойчивых состояний. Обычно исключают состояние,
когда Qo=Qi= — ”Qm-i = l. Как видно из табл. 5.6, чтобы исклю-
чить состояние 4, необходимо обеспечить £>р=0 (ввод 0), когда
Qm-i = l или Qm—2=1, т. е. De=Qm-t + Qm-i- Схема кольцевого
счетчика с произвольным нечетным модулем Кс=2т—1 показана
на рнс. 5.10,6. Аналогичные схемы счетчиков реализуются на /?<$-
Таблица 5.6
Таблица состояний кольцевого счетчика с модулем счет* К»=6
Номер состояииж «0 «1 Ч» 1 Чо 0;+»
1 б 0 • 1 0 0
2 1 0 0 1 1 0
3 1 1 0 1 1 1
4 1 1 1 0 1 1
5 0. 1 1 0 0 1
6 0 0 1 ° 0 0
' В литературе такое представление чисел часто называют кодом Джопсо-
а кольцевые счетчики данного вила — счетчиками Джексона.
223
или ^-триггерах (рис. 5.10,в,г). Для установки счетчиков в ис-
ходное состояние So используются асинхронные входы 7?а триг-
геров (на рис. 5.10 не показаны).
Кольцевые счетчики достаточно просты, надежны в работе,
обладают высоким быстродействием. Однако при Кс>7 для их
построения требуется большее число триггеров (от=Кс/2), чем для
ранее рассмотренных обычных счетчиков. Кроме того, для получе-
ния на выходе информации в стандартных двоичных кодах (см.
табл. 1.1 и 1.2) необходимо включение ВКС (см. рис. 5.1,а).
При увеличении модуля счета, т. с. числа разрядов т, в па-
раллельных счетчиках возрастают количество ЛЭ и триггеров,
число их входов, существенно усложняется система соединений.
Поэтому параллельные счетчики с т^6...8 используются редко.
Для получения модулей Лс>16 обычно применяются последова-
тельные илн параллельно-последовательные счетчики.
Последовательные счетчики. В счетчиках этого типа счетные
импульсы Т подаются только на вход триггера первого разряда.
Для каждого из последующих разрядов сигналы переключения
поступают с выхода предыдущих разрядов. В результате проис-
ходит последовательное переключение разрядов счетчика.
Последовательные счетчики с модулями счета Кс = 2?" обычно
реализуются последовательным соединением т Т-триггеров, каж-
дый из которых работает как счетчик с Кс=2. Структурная схе-
ма н временная диаграмма такого суммирующего счетчика с — &
показана на рис. 5.11. При подаче сигнала R = \ протводится
сброс счетчика в исходное состояние QoQiQ2 = 000. Отметим, что
данная схема будет работать как вычитающий счетчик, если вход
Т каждого последующего (А-го) триггера подключить к Лпнвер-
тпрующему выходу Qfc—i предыдущего триггера, а асинхронные
входы Sa использовать для установки какого-либо начального
числа. Реверсивный счетчик можно реализовать, включив на счет-
ном входе каждого из триггеров элемент И—ИЛИ—НЕ, выпол-
няющий функцию 7's = A!Qmi4-MQii-i.
Последовательные счетчики с /Cc=H=2m, не требующие включе-
ния дополнительных ЛЭ, получаются при использовании JK-триг-
V
Рис. 5.11. Схема последовательного счетчика иа Г-триггерал (а) и его времени:
диаграммы (б)
224
Qi
Q,
Kz‘5
Ka~(2-5)*t-lt
6)
Рис. 5.12. Схема последовательного счетчика с модулем счета Лс = 2т + / laf-
временные диаграммы счетчика с Лс = 3(б); схема счетчика с ЛС = И (в)
геров. На рис. 5.12,а показано, как подключение дополнительного
/Л'-триггера к счетчику с модулем /Сс = 2т позволяет получить
счетчик с модулем /G = 2m+1. На рис. 5.12,6 даны временные
диаграммы, иллюстрирующие работу такого счетчика с модулем
Хс = 3. Различным образом комбинируя включение последователь-
ных счетчиков с дополнительными /^триггерами, можно полу-
чить любые значения Кс (рис. 5.12,б).
Недостатком последовательных счетчиков является их относи-
тельно низкое быстродействие, так как для установления соответ-
ствующего числа на выходах требуется последовательное пере-
ключение всех т триггеров. Поэтому максимальная рабочая час-
тота СЧетЧИКа f max = fmax/m.
Как видно из временных диаграмм на рис. 5.11,6, триггеры
в последовательном счетчике работают с различной частотой пе-
реключения. Максимальную частоту имеет первый триггер, а час-
тоты переключения каждого следующего — вдвое меньше. Поэто-
му с целью экономии мощности (пли повышения быстродействия),
можно использовать в счетчике триггеры с различными парамет-
рами. Первый триггер должен иметь максимальное быстродейст-
вие и соответственно повышенную потребляемую мощность. Быст-
родействие и мощность каждого последующего триггера можно
вдвое уменьшить для снижения максимальной рабочей частоты
сигналов Т.
Для повышения быстродействия последовательных счетчиков
используется ускоренное формирование сигналов переноса между.’
Разрядами. Как видно из диаграмм на рис. 5.11,6, сигнал пере-
носа T*+i=l, переключающий (fc+ 1)-й триггер, образуется в пре-
дыдущем А-м триггере при Поэтому если во внутренней
структуре й-го триггера имеется точка, где функция QhTk обра-
зуется раньше, чем изменяется состояние его выхода, то эту точ-
ку можно использовать в качестве выхода сигнала Тк+>- В Т-триг-
гере с управляющей БЯ (см. рис. 4.28) на выходе S'2 входной
комбинационной схемы образуется функция TkQk~Tk-i-t. В Г-триг-
гере с коммутирующими БЯ (см. рнс. 4.28) на выходе одной из
них образуется функция Q'3 = 7\VQ2VChVCjii- которая при Т*=1
равна QhTk- Прн использовании этих триггеров можно построить
шоследовательные счетчики с ускоренным переносом, два разряда
жоторых показаны на рис. 5.13,а, б. Так как задержка сигнала Т
в цепи переноса таких счетчиков составляет 2/3 на каждый раз-
ряд, то максимальная рабочая частота счетчиков fmax= l/(2mf3).
Это приблизительно в 3 раза выше, чем в последовательных счет-
чиках без ускоренного переноса (см. рнс. 5.10,а). Для реализации
ускоренного переноса в вычитающих счетчиках используется сим-
метрично расположенные выходы, где формируются сигналы
3~'k+j = T)iQil (рис. 5.13,а, б). Отделение цепей переноса 7\ от вы-
ходных цепей Qk повышает также устойчивость работы таких счет-
чиков благодаря исключению влияния помех, возникающих в вы-
ходных цепях. Если имеется счетчик с модулем счета Л'с, то лю-
бое необходимое значение Лс<Л'с можно получить, исключив
/('<.—Кс рабочих состояний, т. е. сделав их нештатными. Для этой
цели удобно использовать асинхронные входы триггеров, при
поступлении сигнала 7?=1 на которые счетчик устанавливается в
исходное состояние So- Например, если в четырехразрядном счет-
чике с Кс= 16 исключить состояния Sio—Sis, то получим декадный
Рис. 5.13. Формирование
ускоренного переноса
последовательных счет-
чиках на Т-триггерах •
управляющей (а) и ком-,
мутирующими бнстабилН
нымн ячейками (б)
226
счетчик; состояния Зю—Sls становятся нештатными, если при ус-
тановке любого из них на входы всех триггеров поступает
сигнал Я=1, сбрасывающий счетчик в 30. Представив функцию
Л(<2з. <2г. Со) в виде таблицы истинности или карты Карно,
получим после минимизации /? = Qs (Q2VQi) = <2зVQ2Qi Эта функ-
ция реализуется элементом И—ИЛИ—НЕ, включив который меж-
ду выходами Qa, Q2, Qi триггеров и общим входом их асинхрон-
ного сброса R, получим декадный счетчик.
Аналогичным способом можно построить счетчики с перемен-
ным модулем счета. При этом сначала составляются карты Карно
функций сброса Rk для каждого заданного значения Кс, которому
соответствует определенное значение управляющих сигналов Л1.
Затем полученные карты Карно объединяются, как описано в
§ 5.3, и после минимизации определяется обобщенная функция
R = Qo, Qm-i). Для примера на рис. 5.14,а показана карта
функции R счетчика, реализующего Кс= 10 при М = 0 и Кс=11 при
Л1=1. После минимизации обобщенная функция имеет вид /? =
= QiVQsV^QiQo. Управляющая комбинационная схема (рис.
5.14,6) образует сигнал R, подаваемый на общий вход R четырех-
разрядного последовательного счетчика.
Необходимо отметить, что па выходах счетчиков с данной
структурой в течение некоторого времени сохраняется нештатное
состояние, пока не произойдет сброс триггеров в исходное состоя-
ние. Это время равно Z'a + /n, где У3 — время переключения ком-
бинационной схемы, реализующей функцию R; t„ — время пере-
ключения триггера по входу Ла, н составляет от единиц до десят-
ков наносекунд. В ряде случаев это не приводит к ошибкам в
функционировании цифровой системы. Если, например, информа-
nQ,Qs . fy-ft
QjO^OOOOft P01 OtO tfO tt! tQt Ю0
6)
Рис. 5.14. Последовательный счетчик с переменным модулем счета К« = 10/11:.
“ — карта Карно обобщенной функция В; б —логическая схема
22Т
Рис 5.15. Каскадирование декадных счетчиков
«ия с выхода счетчика подается на световые индикаторы или дру-
гие устройства со значительной инерционностью, то нештатные
состояния не успевают ими фиксироваться. Если же информация
со счетчика поступает на быстродействующее цифровое устрой-
ство, то между ними включается схема, запрещающая передачу
или прием этой информации до установки счетчика в рабочее
состояние.
Для получения больших значений обычно используется
каскадное соединение счетчиков. На рнс. 5.15 дан пример каска-
дирования декадных счетчиков. Если каждая из декад представ-
ляет собой параллельный счетчик, переключаемый отрицательным
фронтом сигнала, то представленная схема является параллельно-
последовательным счетчиком с 100. Такие счетчики имеют
более высокое быстродействие, чем последовательные, и не тре-
буют включения дополнительных ЛЭ, как параллельные счет-
чики.
5.4. ГЕНЕРАТОРЫ КОДОВ
Последовательностные узлы этого гнид называют также рас-
пределителями сигналов (импульсов), так как образуемая на их
выходах последовательность двоичных чисел часто используется
в цифровых системах как последовательность сигналов, управля-
ющих работой других узлов. Число состояний генератора назы-
вается длиной последовательности чисел Ln, которая определяет-
ся как число тактов машинного времени (периодов синхросигна-
лов), после которого последовательность чисел па выходе гене-
ратора повторяется. По своей структуре генераторы чисел близки
либо к счетчикам, либо к регистрам.
Генераторы на основе счетчиков. Любой счетчик можно рас-
сматривать как генератор определенной последовательности чи-
сел, имеющей /-п = Кс. Например, счетчик с модулем счета К<- = 8
(см. рис. 5.11,а) является генератором последовательности чисел
О—1—2—3—4—5—6—7. Пример структурного проектирования
генераторов кодов этого типа с помощью словарного метода дан
в § 5.1. Аналогично можно получить структуры генераторов лю-
бой последовательности чисел. При этом требуемое число разря-
дов (триггеров) равно числу двоичных разрядов пг в генерируе-
238
мых числах. Если zn>log2Ln, то для уменьшения числа исполь-
зуемых триггеров структура генераторов несколько изменяется.
В этом случае генератор целесообразно строить в виде соедине-
ния счетчика с модулем счета K.z=Ln и подключенной к его вы-
ходам ВКС (см. рис. 5.1,а), реализующей требуемые значения
двоичных чисел.
В качестве примера рассмотрим генератор чисел 3—2—12—8,
временная диаграмма работы которого дана на рис. 5.16,а. Так
как Дп = 4, то в качестве основы генератора используем двухраз-
рядный параллельный счетчик с модулем Дс = 4, на выходах Qo,
Q} которого образуется последовательность чисел 0—1—2—3.
Подключив к выходам счетчика ВКС, выполняющую преобразо-
вание кодов в соответствии с табл. 5.7, получим структуру гене-
ратора (рнс. 5.16,6), образующего заданную последовательность
чисел. Проектирование такого генератора по описанной в § 5.1
методике без ВКС потребовало бы применения четырех УК-триг-
геров. В результате потребляемая генератором мощность и за-
нимаемая на кристалле площадь возросли бы в 2 раза.
Генераторы на основе сдвиговых регистров. Таким способом
можно реализовать генераторы циклических последовательностей
Рнс. 5.16. Временные диаграм-
мы (а) и логическая схема (б)
генератора кодов 0011—0010—
1100—1000—...,
0)
Рис. 5.17. Проектирование генератора ко-
дов на основе сдвигового регистра:
а — возможные графы переходов трехразрядного
регистра; 5— переходов генератора кодов
000—001—Oil—III—ПО—101—010—100—...; в — кар-
ты функции г — карты Карно функции De;
д — логическая схема
229
Таблица 5.7
Таблица истинности преобразователя кодов 0—1—2—3 в 3—2—12—8
Qi Q. С. с, с, с, Q. Q. с4 с, с, с.
0 1 0 0 0 0 11 0 0 0 0 1 1 1 0 1111 0 10 0
чиселв которых каждое последующее число образуется путем
сдвига предыдущего числа, записанного в регистре, на один раз-
ряд и введением в освободившийся первый разряд 0 или 1. Для
этого ко входу первого разряда регистра подключается комбина-
ционная схема, образующая необходимый управляющий сигнал
Zo. Например, регистр (кольцевой счетчик) на рис. 5.10,а генери-
рует циклическую последовательность 0—1—3—7—6—4.
Если имеется m-разрядный сдвиговый регистр, то можно ге-
нерировать циклические последовательности длиной LB=Sj2m. На
рнс. 5.17,а приведен граф состояний трехразрядного регистра со
сдвигом вправо, где показаны все возможные переходы при вводе
в первый разряд значений Zo = O или 1. Как видно из рис. 5.17,а
имеется значительное число возможных последовательностей чи-
сел, реализуемых с помощью регистра. Одной из этих последо-
вательностей 0—1—3—7—6—5—2—4 соответствуют граф состоя-
ний на рис. 5.17,6 и таблица состояний 5.8. Граф состояний со-
держит ту же информацию, что и таблица, но отличается боль-
шей наглядностью. Рассмотрим методику структурного проектиро-
вания генераторов этого типа на примере реализации данной по-
следовательности. При этом выполняются следующие этапы раз-
работки.
I. Составление карты функции переходов Fqg для первого раз-
ряда регистра производится на основе графа или таблицы со-
стояний. Для рассматриваемого примера карта функции Fq0, по-
лученная непосредственно из графа на рис. 5.17,6, приведена на
рис. 5.17,в.
Таблица 5.8
Таблица состояний генератора кодов 0—1—3—7—в—5—2—4
Л -П „1 „П-Ц ЛП+1 ЛП+1
Qj <?i Qo Qs Qi Qo
0
I
3
7
б
б
I
4
0 О
о о
О 1
1 1
1 1
1 о
О 1
I о
о
1
1
I
о
1
о
о
о о
О I
1 1
1 1
1 о
О 1
1 О
о о
I
1
1
о
I
о
о
о
А
1
1
V
А
8
о
1 Такне генераторы называются кольцевыми.
230
II. Получение и минимизация функций входов триггера в пер-
вом разряде регистра производится, как описано в § 5.1, с по-
мощью словаря переходов (см. табл. 5.2) для выбранного типа
триггеров. Обычно в сдвиговых регистрах используются 77-триг-
геры, поэтому для проектируемого генератора получаем карту
Карно для функций Zo=D0, показанную на рис. 5.17,г. После ми-
нимизации
20 = Do = Qo Q2 v Qx Q2 V Qo Qx Q2 = QoQ2VQxQ2VQoQxQ2.
III. Составление логической схемы генератора выполняется
построением управляющей комбинационной схемы, реализующей
полученные на этапе II функции входов (управляющие функции
Fy), и ее подключением ко входу первого разряда сдвигового ре-
гистра, содержащего m = log2Ln разрядов. При использовании
элемента И—ИЛИ—НЕ получаем структуру проектируемого ге-
нератора (рис. 5.17,<Э).
Для получения циклических последовательностей длиной
L„<2"' из графа исключают часть состояний. Например, после-
довательность 1—3—7—6—4 можно получить, исключив состоя-
ния QJQ1Qo = OOO, 001, 010 из графа на рис. 5.17,6. Используя опи-
санную методику, получаем, что данная последовательность об-
разуется, если управляющая комбинационная схема реализует
функцию ZB — Da=QtQ2. Кольцевые генераторы часто использу-
ются для получения числовых последовательностей максимальной
длины. В качестве примера на рис. 5.18 показана схема генерато-
ра с УКС, реализующей функцию Z0=Q3®Q2, который формирует
последовательность из 15 четырехразрядных чисел. Порядок их
появления 8—4—2—9—12—6—3—5—2—13—14—15—7—3—2 мож-
но считать случайным, а повторение чисел происходит через 2'"—1
так]'?в, где m — число разрядов регистра. Поэтому такие схемы
называют генераторами псевдослучайных последовательностей.
Сдвиговый регистр может обеспечить формирование нескольких
псевдослучайных последовательностей максимальной длины L„—
= 2П—1. Например, четырехразрядный регистр (см. рис. 5.18)
генерирует четыре различные последовательности длиной Ln=15
при Z0 = Q3®Q2, Zi = Q3~Q2, Z2=Q3®Qo, Z4=Q3~Qo- Запуск ге-
Рис. 5.18. Схема генератора псевдослучайной последовательности кодов
231
нератора производится сигналом М= 1, разрешающим поступление
синхросигналов на входы регистра.
В генерируемую последовательность не входит число
Q3Q2QiQo = 0000, так как генератор, попав в это состояние, прек-
ращает формирование других чисел и далее вырабатывает толь-
ко код 0000-^-0000 .... Чтобы избежать прекращение генерации при
попадании схемы в это состояние, включают дополнительную схе-
му (штриховые линии на рис. 5.18), которая обеспечивает значе-
ние Zo= \ при QiQiQiQo — OOOO;
Zo=Q3®Q2VC3Q2C1Q0= C?3®Q2 VQsCi^O-
При увеличении т длина псевдослучайных последовательнос-
тей быстро возрастает. Например, 10-разрядный регистр форми-
рует последовательность длиной Ln= 1023 при Zo=Q9®Qc, 16-раз-
рядный — последовательность с Лп = 65535 при Zo = QI5®QN®Q.2®
©Q.?. При m = 20 количество чисел в последовательности превы-
шает 106. Генераторы, имеющие т>10, широко используются в
цифровой аппаратуре для формирования множества тестовых сиг-
налов, необходимых для контроля и диагностики неисправностей.
На основе сдвиговых регистров относительно просто получа-
ются управляемые генераторы, образующие различные последо-
вательности кодов в зависимости от комбинации внешних управ-
ляющих сигналов М. При разработке структуры таких генерато-
ров сначала по описанной выше методике определяются функции
Z; управляющей комбинационной схемы, необходимые для полу-
чения всех k заданных последовательностей (OsCisCt—1). Затем
по методике, описанной в § 5.3, образуется обобщенная управ-
ляющая функция Z = f(Z0,..., Zk-i, Af) =/(Qo, - , Qm-i, M). После
минимизации функции Z строится реализующая УКС, которая
при заданной комбинации внешних сигналов М будет давать на
выходе ту или иную управляющую функцию Z,, необходимую для
формирования требуемой последовательности чисел.
При другом способе построения управляемых генераторов ко-
дов на входе сдвигового регистра включается мильтиплексор (см.
§ 3.3). На информационные входы мультиплексора поступают
требуемые функции Zo, .... Z^-i, каждая из которых образуется
соответствующей комбинационной схемой, а на адресные входы —
внешние управляющие сигналы М, определяющие выбор функции
Z(, необходимой для формирования требуемой последователь-
ности.
Достоинством генераторов данного типа является использова-
ние сдвигового регистра, построенного из однотипных триггеров,
благодаря чему существенно упрощается топологическое проекти-
рование генератора н уменьшается требуемая площадь кристал-
ла. Значительным преимуществом является также простота по-
строения управляемых генераторов Оанако генераторы на основе
регистров образуют только циклические последовательности чи-
сел. Для реализации любых нециклических последовательностей
требуется использовать дополнительный комбинационный преоб-
23!
разователь кодов, включаемый иа выходе генератора. При этом
основные параметры генератора (быстродействие, мощность, пло-
щадь кристалла) несколько ухудшаются.
Генераторы кодов широко используются в устройствах управ-
ления, где они формируют последовательности сигналов, управ-
ляющие работой различных узлов н блоков цифровых систем.
При этом каждый из генерируемых кодов представляет собой
микрокоманду, которая вызывает выполнение определенных мик-
роопераций узлами н блоками системы. Последовательность ко-
дов обеспечивает выполнение ряда микроопераций, которые в со-
вокупности производят определенную процедуру преобразования
двоичной информации. Управляемые генераторы кодов (УГК)
обеспечивают реализацию определенного набора процедур, каж-
дая из которых выполняется при подаче определенных управляю-
щих сигналов Л1, которые образуют команду, вызывающую фор-
мирование соответствующей последовательности микрокоманд.
Таким образом, на базе УГК можно реализовать устройство уп-
равления (УУ) цифровой системой (см. § 1.5). Такие УУ назы-
ваются аппаратно-реализованными1. Они обеспечивают поочеред-
ное выполнение последовательности команд — программы, посту-
пающей пз ЗУ или от внешних устройств, например с пульта опе-
ратора.
Если алгоритм функционирования системы представить в виде
последовательности выполняемых микроопераций, то ее УУ мож-
но построить на базе обычного генератора кодов — микрокоманд.
Такое УУ, реализующее фиксированный алгоритм управления, на-
зывается контроллером (или микроконтроллером) с жесткой логи-
кой управления. Эти контроллеры используются для реализации
относительно несложных алгоритмов управления, так как иначе
схема генератора кодов оказывается слишком громоздкой. Для
выполнения более сложных алгоритмов чаще используется про-
граммное управление (см. § 1.5), которое можно обеспечить с по-
мощью аппаратно-реализованного УУ иа базе УГК.
5.5. ФУНКЦИОНАЛЬНЫЕ УЗЛЫ
НА ДИНАМИЧЕСКИХ ЭЛЕМЕНТАХ
Как показано в гл. 4, динамические элементы реализуют ло-
гические операции И—НЕ, ИЛИ—НЕ, И—ИЛИ—НЕ, а также
выполняют функции £)-триггера. Поэтому структурное проектиро-
вание динамических узлов выполняется в две стадии. Г1а первой
стадии получаем логическую схему проектируемого узла на эле-
ментах И—НЕ, ИЛИ—НЕ, И—ИЛИ—НЕ и Д-триггерах с по-
мощью методов, описанных в § 3.1 и 5.2. На второй стадии сна-
чала производится выбор типа динамических элементов, а затем
полученная логическая схема преобразуется к виду, реализован-
ному на выбранных динамических элементах.
Другой вариант реализации УУ-микропрограммный рассмотрим в § 7,4.
233
Выбор типа динамического элемента производится с учетом
требований, предъявляемых к проектируемой микросхеме. При
проектировании относительно несложных микросхем, содержащих
сотни элементов, обычно применяют двухфазные элементы «без
отношения», которые имеют более простую систему синхрониза-
ции, чем четырехфазпые. Для реализации сложных микросхем,
содержащих тысячи и более элементов, часто используют четы-
рехфазные элементы, которые обеспечивают более высокое быст-
родействие.
При проектировании дешифраторов, сумматоров и других уз-
лов, описанных в гл. 3, каждый элемент И—НЕ, ИЛИ—НЕ,
И—ИЛИ—НЕ в исходной логической схеме заменяется соответ-
ствующим динамическим элементом, а затем осуществляется не-
обходимая синхронизация элементов путем их подключения к ши-
нам Ci, С2 и т. д. Так как динамические элементы обладают свой-
ством памяти, то реализуемые на них узлы являются последова-
тельностными. Если, например, построить на этих элементах
узел, выполняющий функции дешифратора или сумматора, то
этот узел сохраняет в течение времени txp значе-
ние выходной функции, т. е. будет обладать ди-
намической памятью. Такой узел эквивалентен соответст-
вующему комбинационному узлу, к выходам которого подключен
регистр хранения.
В качестве примера рассмотрим реализацию дешифратора
«из 2 в 4», исходная логическая схема которого показана на рис.
5.19,а. При реализации на двухфазных динамических элементах
«без отношения» (рис. 5.19,6) последовательно соединенные кас-
кады элементов синхронизируются чередующимися последовав
Рис. 5.19. Реализация динамического дешифратора:
а— исходная схема; б — схема дешифратора иа двухфазных элементах; «—схема дешвф-
ратора на четырехфазных элементах
234
тельностями синхроимпульсов С1( Сг. Если же иа вход элемента
поступают сигналы с выходов двух предыдущих каскадов (Л и
А, В и В на рнс. 5.19,а), то один из каскадов следует реализовать
на динамических элементах «без задержки» (см. рис. 4.33,а). При
этом будет обеспечиваться синхронность поступления сигналов с
выходов этих каскадов на вход последующих элементов, что не-
обходимо для нормального функционирования узла. Пример та-
кого применения элементов «без задержки» показан на рис. 5.19,6.
Данный дешифратор имеет время образования выходных функ-
ций (переключения) ta = Tc. Дешифратор содержит столько же
динамических элементов, сколько статических элементов в исход-
ной схеме (см. рнс. 5.12,а), н обеспечивает приблизительно такое
же быстродействие. Однако динамический дешифратор имеет су-
щественно меньшую потребляемую мощность и обладает способ-
ностью хранения результатов дешифрации.
При реализации функциональных узлов на четырехфазных ди-
намических элементах последовательно соединенные элементы
подключаются к цепям синхронизации так, как показано на рис.
5.20,а. Соответствующие временные диаграммы (рис. 5.20,6) по-
казывают, что при таком включении выполняются функции син*
и,
6)
Рис 5 20. Последовательное соединение четырехфазных элементов (а), времен-
е диаграммы их работы (б) и граф управления (в)
235
хроиизируемого фронтом D-триггера. Так как при параллельно-
последовательном включении управляющих транзисторов каждый
из элементов реализует операцию И—ИЛИ—НЕ, то за один пе-
риод синхронизации (такт) может выполняться четыре такие опе-
рации, а время выполнения одной операции /3 = Тс/4. В течение
такта каждый элемент одну фазу синхронизации работает в ре-
жиме заряда, когда соответствующий синхросигнал открывает
транзистор VT3, и емкость С31 на выходе элемента заряжается
до высокого уровня Qi=l. Во время следующей фазы элемент
работает в режиме переключения. Когда транзистор VT3 закрыт,
транзистор VT2 открывается при поступлении синхросигнала на
его затвор и на выходе элемента устанавливается уровень
определяемый значением сигнала на затворе транзистора VT1.
Во время двух последующих фаз элемент работает в режиме хра-
нения, когда сохраняется ранее установленный уровень Q-. По-
следовательность режимов работы элементов дана в табл. 5.9. где
номер элемента i соответствует номеру синхросигнала С,, обеспе-
чивающего предварительный заряд емкости C3i на выходе эле-
мента. В каждой фазе происходит переключение одного из эле-
ментов, т. е. реализуется одна логическая операция во избежание
сбоев. Элемент, от которого поступает переключающий сигнал,
должен в этой фазе работать в режиме хранения.
Согласно табл. 5.9 с выхода элемента I можно подавать пе-
реключающие сигналы только на входы элементов t+l и Z-b2.
Данное условие можно представить в виде графа управления*
(рис. 5.20,в), где стрелками показаны допустимые варианты по-
дачи переключающих сигналов между динамическими элемента-
ми с различными номерами (т. е. различным способом подклю-
чения к цепям синхронизации).
На рис. 5.19,в показана схема дешифратора на четырехфазных
динамических элементах, соединенных в соответствии с графом
управления (рис. 5.20,а). Для реализации выходных функций в
дешифраторе требуется прохождение трех фаз (Фь Ф2, Фз). по-
этому время переключения tn = 3TJ4.
При проектировании динамических регистров, счетчиков, ге-
нераторов кодов с помощью словарного метода (см. § 5.1) полу-
Таблица 5.9
Последовательность режимов работы элементов на рис. 5.20
Номер элемента Ф1 ф, Ф, Ф*
1 Заряд Переключение Хранение Хранение
2 Хранение Заряд Переключение Хранение
3 Хранение Хранение Заряд Переключение
4 Переключение Хранение Хранение Заряд
1 Возможны также другие варианты подключения цепей синхронизации в
соответственно другие виды графов управления [22],
236
Рнс: 5.21. Схема универсального двухфазного динамического регистра
чают логическую схему узла на синхронизируемых фронтом
/^-триггерах с однофазным выходом и элементах И—НЕ,
ИЛИ—НЕ, И—ИЛИ—НЕ, образующих комбинационные схемы
для реализации необходимых входных функций. Комбинационные
схемы должны иметь четное число последовательно включенных
каскадов. Затем логические элементы в комбинационных схемах
заменяются двух- или четырехфазиыми динамическими элемента-
ми, к которым подключаются цепи синхронизации, как описано
выше. Так как два или любое четное число последовательно сое-
диненных динамических элементов работают как синхронизируе-
мый фронтом £>-триггер (см. § 4.1 и 4.2), то полученная струк-
тура функционирует как последовательностный узел заданного
типа без введения дополнительных Д-триггеров. Если же исход-
ная структура содержит только Д-триггеры (без логических эле-
ментов на входах), то они заменяются динамическими £)-трпгге-
рами.
В качестве примера на рис. 5.21 показана реализация двух
разрядов комбинированного регистра иа двухфазных динамичес-
ких элементах. Для согласования фаз сигналов М и Я в качест-
ве инвертора используется динамический элемент «без задержки»
(см. рис. 4.33). Аналогичная схема на статических триггерах
(рис. 5.19,а) содержит в каждом разряде элемент И—ИЛИ—НЕ
и триггер, который можно построить на четырех таких элемен-
тах. Так как число компонентов в динамическом элементе приб-
лизительно такое же, как в статическом ЛЭ, то площадь кристал-
ла, занимаемая динамическим регистром, в 2... 3 раза меньше,
чем площадь статического регистра.
По аналогичной методике выполняется схемотехническое про-
ектирование разнообразных динамических функциональных узлов,
выпускаемых в виде отдельных микросхем или входящих в состав
БИС и СБИС.
КОНТРОЛЬНЫЕ ВОПРОСЫ И УПРАЖНЕНИЯ
1. Постройте временные диаграммы, иллюстрирующие функ-
ционирование декадного счетчика (рис. 5.8,а).
237
2. Проанализируйте функционирование счетчика (см. рис.
5.9,в) при Кс=11 в случае его попадания в нештатные состояния
Su—S,5.
3. Синтезируйте схему параллельного счетчика с Кс=13 с ав-
томатическим сбросом из нештатных состояний в So = OOOO на ба-
зе: а) УК-триггеров; б) .D-триггеров. Сравните полученные схемы
по быстродействию и потребляемой мощности.
4. Синтезируйте схему параллельного декадного счетчика на
триггерах с представлением чисел в коде «с избытком 3» (табл.
1.2). Предусмотрите сброс счетчика из нештатных состояний в
состояние So = OOOO с помощью асинхронных входов Ка- Оцепите
длительность возникающих при этом на выходах ложных сигна-
лов.
5. Синтезируйте на УК-триггерах параллельный счетчик с Кс =
= 16, представляющий числа в коде Грея (см. табл. 1.1). По-
строите временные диаграммы, иллюстрирующие его функциони-
рование.
6. Спроектируйте последовательный счетчик с Кс = 27 иа
JK-триггерах. Синтезируйте схему сброса счетчика из нештатных
состояний в состояние So с помощью асинхронных входов Ка-
7. Спроектируйте кольцевой счетчик с Кс = 9 на .D-триггерах.
Определите нештатные состояния, проанализировав его функцио-
нирование при попадании в эти состояния. Синтезируйте ВКС,
обеспечивающую представление чисел на выходе в двоичном ко-
де. Постройте временные диаграммы, иллюстрирующие функцио-
нирование счетчика с ВКС.
8. Спроектируйте генератор кодов 1—5—8—11—3—4—13—0—14
на базе: а) счетчика на УК-триггерах; б) сдвигового регистра на
£)-триггерах. Постройте временные диаграммы синтезированных
генераторов, сравнте их по быстродействию и потребляемой мощ-
ности.
9. Спроектируйте генератор кодов 0- 2 -3—7—2—5 на базе
счетчика, реализованного на: а) УК-триггерах; б) D-тригге-
рах. Сравните полученные схемы по быстродействию и потреб-
ляемой мощности. Проанализируйте поведение генератора при по-
падании в нештатные состояния. Синтезируйте схему, обеспечи-
вающую асинхронный сброс генератора из нештатных состояний
в состояние So.
10. Спроектируйте на УК-триггерах генератор четырехфазиых
последовательностей импульсов Ci—С2—С3—С, для синхрониза-
ции динамических элементов на МДП-трапзисторах (рис. 5.20,6).
И. Найдите последовательность чисел, генерируемых четырех-
разрядным кольцевым генератором (рис. 5.18), в котором УКС
выполняет функции: a) Zi = Q3tcQ2; б) Z2 = <?3®Qo-
12. Спроектируйте схему одноразрядного сумматора на дина-
мических элементах: а) двухфазных; б) четырехфазных. Построй-
те временные диаграммы, иллюстрирующие функционирование
сумматоров.
238
Глава 6. МИКРОСХЕМЫ ПАМЯТИ
Одной из основных функциональных частей цифровых систем
является запоминающее устройство (ЗУ), которое служит для
приема, хранения и выдачи информации (см. § 1.5) и характери-
зуется числом единиц (бит) хранимой информации. Требования к
объему памяти ЗУ определяются структурой и функциональным
назначением цифровых систем и поэтому меняются в весьма ши-
роких пределах. Например, для микро-ЭВМ объем памяти состав-
ляет десятки и сотни килобит (1К бит = 210=1024 бит), а для
больших вычислительных комплексов требуемый объем памяти
достигает Ю10... 10й бит. Следует отметить, что увеличение объе-
ма памяти расширяет функциональные возможности цифровых
систем, поэтому развитие вычислительной техники требует непре-
рывного роста объема ЗУ.
Однако при увеличении объема памяти возрастает время за-
писи информации в ЗУ и ее выдачи, что приводит к снижению
производительности цифровых систем. Чтобы избежать этого, в
системах с большим объемом памяти применяется иерархическая
структура ЗУ. При этом в систему включается несколько видов
ЗУ разного объема и быстродействия, информация между кото-
рыми распределяется в зависимости от частоты ее использования
при вычислениях. Информация, подлежащая текущей переработ-
ке, заносится в быстродействующее ЗУ с относительно небольшим
объемом. Основной массив информации, ожидающий обработки,
хранится в ЗУ большой емкости с более низким быстродействием.
В цифровых системах используются внешние и внутренние
ЗУ. Внешнее ЗУ служит для хранения больших объемов инфор-
мации: массивов данных и программного обеспечения системы.
Их емкость для различных систем составляет 107... 1011 бит. В та-
ких ЗУ в настоящее время используются магнитные носители ин-
формации: магнитные ленты, жесткие или гибкие магнитные дис-
ки, включенные в соответствующую электромеханическую аппа-
ратуру (магнитофоны, дисководы). Они подключаются к цифро-
вой системе через интерфейсные устройства (см. § 1.5). Достоин-
ством магнитных носителей является сохранение информации при
отключении питания. Однако такие внешние ЗУ довольно громозд-
ки и имеют большие времена записи-считывания (0,01 ... 10 с).
Перспективы микроминиатюризации и повышения быстродействия
ЗУ большого объема связаны с разработками микросхем памяти
емкостью 106... 107 бит иа цилиндрических магнитных доменах
(ЦМД) п созданием оптической (голографической) памяти.
Из внешних ЗУ отдельные массивы информации, подлежащие
текущей обработке, поступают во внутренние ЗУ, которые служат
также для хранения программы, управляющей процессом обра-
ботки. Чтобы обеспечить высокую производительность системы,
бытродействне внутренних ЗУ должно быть близким к быстро-
239
действию операционного н управляющего устройств. Так как пос-
ледние выполняются на современных цифровых микросхемах,
имеющих высокое быстродействие, то внутренние ЗУ реализуются
на полупроводниковых микросхемах памяти, обеспечивающих
достаточно малые времена записи-считывания (от единиц до со-
тен наносекунд).
6.1. КЛАССИФИКАЦИЯ И ОСНОВНЫЕ
ПАРАМЕТРЫ МИКРОСХЕМ ПАМЯТИ
По выполняемым функциям внутренние ЗУ делятся на опера-
тивные и постоянные. Оперативные ЗУ (ОЗУ) выполняют запись,
хранение и считывание произвольной двоичной информации. Пос-
тоянные ЗУ (ПЗУ) осуществляют хранение и выдачу постоянно
записанной информации, содержание которой в ходе работы си-
стемы не изменяется. Информация представляется в виде двоич-
ных чисел, каждое из которых хранится в отдельной яечпке па-
мяти (ЯП).
Оперативное ЗУ является основным устройством памяти циф-
ровых систем, в котором хранятся программы, определяющие
процесс текущей обработки информации, и массив обрабатывае-
мых данных. В зависимости от назначения п структуры системы
ОЗУ имеют емкость 102... 103 бит. Если быстродействие ОЗУ не
обеспечивает требуемой производительности системы, то допол-
нительно вводится сверхоперативное ЗУ, быстродействие которого
должно соответствовать скорости работы основных функциональ-
ных блоков системы.
Применение ПЗУ увеличивает логические возможности, повы-
шает быстродействие и надежность ЭВМ, уменьшает емкость
ОЗУ. ПЗУ служат для хранения информации, содержание кото-
рой не изменяется в ходе работы системы. Это используемые в
процессе работы стандартные подпрограммы и микропрограммы,
табличные значения различных функций, константы и др. Если
необходимо периодически менять информацию в ПЗУ, то исполь-
зуются репрограммируемые ПЗУ (РПЗУ). Объем ПЗУ обычно
составляет от 102 до 10е бит, причем оно должно сохранять ин-
формацию при отключении питания.
В современных цифровых системах ОЗУ и ПЗУ строятся из
специализированных микросхем памяти. Сверхоперативные ЗУ
обычно состоят из регистров храпения, которые объединяются в
соответствующий функциональный блок (см. § 7.3).
В состав микросхем ОЗУ и ПЗУ входят накопитель информа-
ции и схемы обслуживания. Накопитель содержит множество эле-
ментов памяти (ЭП), каждый из которых хранит один разряд
записанного двоичного числа. Схемы обслуживания обеспечивают
выбор определенных ЭП и выполнение в них записи или считы-
вания информации. В БИС памяти накопитель занимает до
вО... 90% площади кристалла, схемы обслуживания — 10... 20%.
Каждая ячейка памяти ЗУ содержит ЭП, число которых рав-
240
но разрядности хранящихся чисел. При этом ЭП, входящие в
ячейку, могут размещаться на одной или нескольких микросхе-
мах памяти.
Микросхемы памяти реализуются на различной элементной
базе. В накопителе используются ЭП со статическим пли дина-
мическим хранением информации. Статические ЭП строятся иа
основе простейших бистабильных ячеек (см. § 4.2), которые реа-
лизуются иа элементах ТТЛ, ЭСЛ, КМДПТЛ и др., модифици-
рованных с учетом специфики построения ЗУ. В динамических
ЭП используются накопительные емкости, а в качестве ключевых
элементов — МДП-транзисторы. В схемах обслуживания испОЛБр-
зуются различные тины ЛЭ, которые обеспечивают согласование,
микросхем памяти по логическим уровням U°, (Л и порогу пере-
ключения с другими типами цифровых микросхем. В состав схем
обслуживания включаются усилительные каскады для усиления
малых сигналов, считываемых с ЭП.
По способу записи-считывания информации устройства памя-
ти подразделяются на ЗУ с произвольной и последовательной вы-
боркой. В ЗУ с произвольной выборкой можно в произвольный
момент времени выполнить запись или считывание информации
в любой ячейке памяти (ЯП). В ЗУ с последовательной выбор-
кой содержимое каждой ЯП может записываться или считывать-
ся только через определенные периоды времени То, называемые
периодом обращения. Период Го делится на отдельные такты,
число которых равно числу ЯП. За время каждого такта проис-
ходит считывание одной ЯП. Аналогично производится запись
информации в отдельные ЯП, последовательно подключаемые ко
входам записи. Таким образом, информация в ЯП меняется с пе-
риодом Гр/Уя, где Уя — число ЯП. Время записи или считыва-
ния информации для различных ЯП может составлять от 0 до То
в зависимости от того, в каком такте поступает сигнал выборки.
Поэтому ЗУ с последовательной выборкой имеют меньшее быст-
родействие, чем ЗУ с произвольной выборкой.
Последовательная выборка осуществляется во внешних ЗУ, в которых маг-
нитный носитель (лента или диск) перемещается относительно головкн, вы-
полняющей запись нли считывание информации в отдельных областях ферро-
магнитного материала, служащих в качестве ЯП. При этом под головкой по-
следовательно проходят все ЯП, а время выборки заданной ячейки опреде-
ляется ее начальным положением и скоростью перемещения носителя.
Внутренние ЗУ с последовательной выборкой реализуются на кольцевых
сдвиговых регистрах, построенных на статических D-триггерах или динами-
ческих элементах (см. § 5.2 и 5.5). В таких регистрах записанная информация
непрерывно циркулирует с периодом обращения Tz=N„/ic, где Л'я — число
Разрядов регистров (ЭП); — частота синхросигналов.. Ввод (запись) ин-
формации в ЗУ и ее вывод (считывание) производятся в одном из разрядов
Pei Петра.
В микросхемах памяти обычно реализуется произвольная вы-
борка.
241
Основными параметрами микросхем памяти являются инфор-
мационная емкость, быстродействие и потребляемая мощность.
Информационная емкость Л'и — максимальный объем хранимой
информации, определяется числом ЭП и непрерывно возрастает
с повышением степени интеграции. В настоящее время емкость
выпускаемых микросхем памяти достигает 106 бит= 1М бит.
В зависимости от структуры микросхем памяти организация
выборки в них может быть поразрядной, когда осуществляется
выборка только одного ЭП, или словарной, когда одновременно
выбирается /г-разрядное число (слово), хранящееся в нескольких
ЭП (обычно k = 4 или 8). Например, микросхема памяти емко-
стью 4096 бит = 4К бит может иметь организацию 4096X1,
1024X4, 512x8, 256Х 16 бит и т. д.
Для оценки быстродействия микросхем памяти чаще всего
пользуются следующими параметрами: время выборки tB — ин-
тервал времени между моментом подачи сигнала выборки и появ-
лением информации на выходе микросхемы памяти; время цикла1
записи-считывания — минимально допустимое время между по-
дачей сигнала выборки прн записи и сигнала выборки для сле-
дующей операции считывания.
Потребляемая мощность для ряда типов микросхем памяти
существенно зависит от режима нх работы. В режиме хранения
мощность ЭП может снижаться до минимального уровня, доста-
точного для сохранения в них информации, а схемы обслужива-
ния отключатся от источника питания. В режиме выборки вклю-
чаются схемы обслуживания, а мощность выбираемых ЭП часто
увеличивают, чтобы обеспечить малые значения tB и tu. В резуль-
тате мощность, потребляемая в режиме хранения (Р*?), оказы-
вается существенно меньше мощности в режиме выборки (Рв).
Соотношение РхрСРв выполняется также для микросхем памяти,
реализованных на элементах КМДПТЛ. Применение таких мик-
росхем в цифровых системах обеспечивает значительную эконо-
мию мощности.
Остальные параметры микросхем памяти — логические уровни
Ua, U1, помехоустойчивость, коэффициент разветвления на выхо-
де —• определяются так же, как для других типов цифровых мик-
росхем.
Значения всех параметров определяются выбором элементной
базы, используемой в накопителе и схемах обслуживания. Наи-
большее быстродействие обеспечивают микросхемы памяти, реа-
лизованные на биполярных транзисторах. Однако они потребляют
значительно большую мощность, чем микросхемы памяти иа
КМДП-траизисторах, и имеют в несколько раз меиьшую инфор-
мационную емкость, чем динамические микросхемы на МДП-
транзисторах. Поэтому выбор элементной базы производится с
учетом конкретных требований к Л’и, tB, ta, Рхр, Рв проектируе-
1 Этот параметр не используется для ПЗУ, в которых запись ииформацни
ие выполняется.
242
мой микросхемы памяти. В ряде случаев для удовлетворения по-
ставленных требований целесообразно использовать различные
типы элементов в накопителе и схемах обслуживания (комбини-
рованная элементная база).
6.2. СТРУКТУРА МИКРОСХЕМ ПАМЯТИ
Типовая структура микросхем памяти с произвольной выбор-
кой показана иа рис. 6.1. Накопитель представляет собой прямо-
угольную матрицу ЭП, содержащую Пх строк и Пу столбцов. Та-
ким образом, емкость накопителя 1\!к = ХхПу- Каждый ЭП подклю-
чен к адресным (АШ) и разрядным (РШ) шинам. Выбор необ-
ходимого ЭП осуществляется путем подачи определенной комби-
нации адресных переменных (Ат_ь ..., Alt Ао). Адресные дешиф-
раторы строк (ДШ.х) и столбцов (ДШу) формируют сигналы вы-
борки на соответствующих АШ, которые определяют строку и
столбец накопителя, в которых расположен выбираемый ЭП. Та-
ким образом, т адресных входов позволяют выбирать один из
Аи = 2’п элементов памяти. При большой емкости Аи^16Кбит
накопитель для удобства размещения на кристалле делится на
несколько секций (2, 4 или более), которые адресуются отдель-
ными дешифраторами.
В качестве ДШх, ДШу используются полные дешифраторы
(см. §3.2). На их входах включаются каскады инверторов-повто-
рителей, выполняющих функции входных трансляторов. Выходные
каскады дешифратора ДШХ используются в качестве адресных
формирователей, обеспечивающих на АШ^ уровни U°A, U'A, не-
обходимые для выборки ЭП накопителя. Эти каскады должны
также иметь высокую нагрузочную способность, так как к выхо-
ду каждого из них подключены пу элементов памяти и длинная
Рнс 6.1. Общая структура (а) и временные диаграммы (б) микросхемы памяти
с произвольной выборкой
243
АШ, проходящая через весь накопитель. На входы ДШх Посту-
пают тх адресных переменных, выбирающих одну из nx=2m«
строк накопителя.
Запись или считывание информации в выбранном ЭП осуще-
ствляется с помощью Пу формирователей сигналов записи-считы-
вания (ФЗС), каждый из которых подключается к РШ одного
из столбцов накопителя. Выходные сигналы дешифратора ДШ,
определяющие столбец, в котором производится выборка ЭП,
поступают по АШ на ФЗС, разрешая работу одного из них в ре-
жиме записи или считывания. В режиме записи выбранный ФЗС
формирует на подключенный к нему РШ сигнал, устанавливаю-
щий ЭП, расположенный в строке, на которую подан сигнал вы-
борки с выхода ДШх, в состояние Q = 0 или 1, в зависимости от
потенциала (U° или U'), поступающего па вход данных DI (DA-
TA INPUT). В режиме считывания соответствующий ФЗС вос-
принимает сигнал, поступающий на РШ от выбранного ЭП. Этот
сигнал, указывающий состояние ЭП ((2 = 0 или 1), усиливается
ФЗС и передается иа выход данных DO (DATA OUTPUT) через
буферный каскад (БК), в качестве которого обычно используют-
ся каскады с открытым коллектором (стоком для МЛП-микро-
схс.м) или с тремя состояниями (см. гл. 2). В микросхемах па-
мяти на элементах ЭСЛ в качестве выходного БК служит эмит-
терный повторитель. БК обеспечивает на выходе DO такие же
значения уровней U°, U2, какие имеют цифровые микросхемы
ТТЛ, ЭСЛ или КМДПТЛ.
Режим работы микросхемы определяется сигналами выбора
микросхемы CS (CHIP SELECT) и записи-считывания WR/RD
(WRITE/READ). При подаче низкого потенциала иа вход выбора
CS = 0 схема управления (СУ) разрешает формирование сигиа-
лов выборки на АШх. Если при этом сигнал на выход IV7?/RD = O,
то СУ формирует управляющий сигнал, при котором ФЗС обеспе-
чивает запись в выбранной ЭП информации, поступающей на
вход DI. Выход DO в этом случае находится в отключенном со-
стоянии, т. с. выходные транзисторы закрыты. Если сигнал
\VR/RD = 1, то СУ переключает ФЗС в режим считывания, при
котором информация из выбранного ЭП передается на выход DO.
В данном случае состояние входа DI не влияет на работу мик-
росхемы.
При CS=1 микросхема находится в режиме хранения, т. е.
состояние ЭП не меняется при любых сигналах на входах
(Am-i.... Ло), DI, WR/RD. Выход DO находится в отключенном
состоянии.
В некоторых типах микросхем памяти имеется несколько вхо-
дов CS: CSi, CS2.... При этом выбор микросхемы производится
при выполнении определенной логической функции, например
CS=CS;CS;=1.
244
Типовые временные диаграммы, иллюстрирующие работу мик-
росхем памяти, показаны на рис. 6.1,6. Адресные сигналы А и
сигнал WRIRD обычно устанавливаются иа входах микросхемы
до поступления сигнала выбора. При WR/RD = 0 микросхема пос-
ле подачи сигнала CS = 0 работает в режиме записи и выбранный
ЭП устанавливается в состояние, соответствующее значению DI.
При CS=1 реализуется режим хранения записанной информа-
ции. Считывание производится при WP/RD=l после поступления
сигнала выборки CS = 0.
Время выборки (относительно сигнала CS) при данной струк-
туре микросхемы
/в~/су+/дш+/эп+/зс, (6.1)
где /Су, /дш, /эп, /эс — задержки переключения схемы управления,
дешифратора адреса, ЭП и входящей в ФЗС схемы записи-считы-
вания (вместе с БК). Время цикла
/ц ~ /дш4“^эп+^ас+£вс* (6-2)
где /Вс — время восстановления состояния, необходимое для пе-
рехода схем записн-счнтываиия и связанных с ними РШ из со-
стояния, обеспечивающего выборку, в состояние хранения.
Из выражений (6.1) и (6.2) следует, что быстродействие мик-
росхем памяти в значительной степени определяется схемами об-
служивания. Поэтому при проектировании микросхем памяти за-
данная общая мощность Рп = Р» + Ро распределяется между нако-
пителем (Р„) и схемами обслуживания (Ро) так, чтобы обеспе-
чить минимальные значения /в, /ц.
Так как ДШХ и ДШГ н ФЗС функционируют только в режи-
ме выборки, то в режиме хранения их можно отключать от ис-
точника питания. При этом потребляемая мощность значительно
снижается. После поступления сигнала выбора СУ вырабатывает
управляющие сигналы, обеспечивающие подключение этих узлов
к источнику питания, в результате чего мощность возрастает. Та-
кая организация питания называется активно-пассивной. В ре-
жиме выборки необходимые схемы обслуживания и накопитель
находятся в активном состоянии, потребляя мощность Ра, Рл,
необходимую для обеспечения требуемого быстродействия. В ре-
жиме храпения накопитель и часть схем обслуживания перево-
дятся в пассивное состояние с пониженной потребляемой мощно-
стью Р'о, Р'я. Для этого обычно используются управляемые ИТ,
включаемые в цепи питания. При этом ток питания накопителя
снижается до минимального значения, при котором еще сохраняет-
ся записанная информация. Для ряда схем обслуживания токи
питания могут быть снижены до нуля. Переключение токов ИТ
осуществляется поступающими от СУ сигналами. В результате
мощность Р'о + Р’я, потребляемая микросхемой в режиме храпе-
ния, оказывается в несколько раз меньше мощности Ро + Рн в ре-
245
В)
EPROM
0)
г)
Рис. 6 2. Условные обозначения микросхем памяти для оперативных (а, б, в)
постоянных (г, д) запоминающих устройств
жиме выборки. Значения t^, tu возрастают не очень значительно
на время включения ИТ.
Микросхема, условное обозначение которой показано на рис.
6.2,а, обеспечивает поразрядную выборку, т. е. имеет организа-
цию .Vi, = .Vcxl, где Nq — число хранящихся слов (одноразряд-
ных чисел). Прн словарной выборке ЭП в накопителе объединя-
ются в группы по k элементов. ЭП одной группы выбираются од-
новременно, т. е. записывается или считывается й-разрядное чис-
ло. Для уменьшения числа выводов обычно используются комби-
нированные (двунаправленные) выводы DIO (рис. 6.2,6), кото-
рые прн записи работают как входы DI, а при считывании — как
выходы DO. При этом часто вводится дополнительный вход раз-
решения выдачи ОЕ (OUTPUT ENABLE). При сигнале ОЕ=1
выход DO находится в отключенном состоянии, а при ОЕ = 0 про-
изводится выдача считываемой информации. Микросхемы со сло-
варной выборкой имеют организацию NcXk = NK, т. е. хранят X»
/г-разрядных чисел.
246
Для уменьшения числа адресных выводов используется их
временное мультиплексирование, т. е. разделение во времени по-
дачи адреса строки и адреса столбца. При этом иа входах ДШх,
ДШг включаются регистры RGX, RGY, в которые заносятся ад-
реса строки или столбца в зависимости от значения поступающих
стробирующих сигналов RAS (ROW ACCESS STPOBE) или CAS
(COLUMN ACCESS STROBE). Вначале на входах А устанавли-
вается адрес выбираемой строки, который заносится в RGX при
подаче сигнала RAS = 0. Затем поступает адрес выбираемого
столбца, который заносится в RGY при нодаче CAS = 0. Одновре-
менно устанавливается сигнал WR/RD—0 или 1 и производится
запись или считывание информации в выбранном ЭП. При
RAS = CAS=1 или 7?AS = ], CAS = 0 микросхема работает в ре-
жиме хранения. Таким образом, сигналы RAS, CAS обеспечивают
выбор микросхемы (вместо CS). Условное обозначение таких
микросхем дано на рис. 6.2,в.
При выборке ЭП одной строки ее адрес достаточно занести
в регистр RGX один раз, а затем, устанавливая различные адре-
са столбцов и подавая сигналы CAS = 0, осуществлять обращение
к различным ЭП. Такой режим, называемый страничной выбор-
кой, позволяет уменьшить времена ta.
Микросхемы ПЗУ также имеют структуру, показанную на
рис. 6.1,а. Отличие состоит только в том, что вместо ФЗС исполь-
зуются схемы считывания (СС), а вход WR/RD отсутствует (рис.
6.2,г). Микросхемы РПЗУ содержат дополнительные схемы, ко-
торые формируют сигналы, обеспечивающие запись информации
в ЭП (программирование). Режим программирования задается
специальным сигналом PR (рис. 6.2,<Э). Имеется также дополни-
тельный вывод Upr, на который подается импульс программирую-
щего напряжения с повышенной амплитудой. В микросхемах
РПЗУ также часто используется вход разрешения выдачи ОЕ.
В микросхемах ПЗУ, РПЗУ обычно реализуется словарная
выборка 4-, 8- или 16-разрядных чисел (рнс. 6.2,г, д).
6.3. СТАТИЧЕСКИЕ МИКРОСХЕМЫ ОЗУ
Особенности различных типов микросхем памяти определяют-
ся используемыми в них схемами ЭП, ФЗС, БК и ДШх, ДШУ.
В большинстве статических микросхем памяти эти схемы реализу-
ются на базе элементов ТТЛ, ЭСЛ или КМДПТЛ *.
Микросхемы памяти на основе элементов ТТЛ. На рис. 6.3
показана схема ЭП типа ТТЛ вместе с основными схемами об-
служивания: разрядными формирователями (РФ0 и РФ1), опреде-
ляющими потенциал РШ, дешифратором адреса ДШх и уснлн-
1 В некоторых микросхемах памяти используются инжекционные или ти-
ристорные ЭП [33].
247
Рис. 6.3 Схемотехническая реализация элементов и узлов микросхем памяти
ТТЛ:
а — входные трансляторы н дешифраторы; б — элемент памяти с усилителем эапнеи-
г.шывания
телем считывания (УС). Дешифратор ДШх (рис. 6.3,а) состоит
из тх инверторов-повторителей, формирующих сигналы А,, А<,
ие (hCisC (шх—1), поступающие на входы пх адресных дешиф-
раторов-формирователей (АДФ), выход которых подключей к
шинам АШл-. Каждый АДФ реализован на базе М.ЭТ в диодном
включении VT1, выполняющего логическую операцию И над по-
ступающими на эмиттеры адресными сигналами At, .4,. Эмиттер-
ный повторитель на транзисторе VT2' служит в качестве форми-
рователя сигналов на АШх. В режиме хранения на один из входов
дешифратора поступает низкий потенциал CS = 0. Соответствую-
щий эмиттернын переход VT1' открыт, и иа всех шипах АШх ус-
танавливается потенциал U°A= U* + UUUI~ 1 ... 1,2 В. В режиме вы-
борки (CS = 1) на всех адресных входах одного из АДФ устанав-
ливается высокий потенциал. При этом открывается переход Э1
транзистора VT1' данного АДФ и потенциал на его выходе повы-
шается до уровня
СДа=2{Д+С/'Я2 = 21/*+7?/2(С/ип-3(/*)/(7?',+Г2), (6.3)
где U'R2 — падение напряжения иа резисторе R2’. Остальные
шх—1 АДФ имеют низкий потенциал хотя бы на одном из адрес-
ных входов. Переходы Э1 транзисторов VT1' в этих АДФ остают-
ся закрытыми, и на подключенных к их выходам АШх сохраняет-
ся пониженный потенциал UaA.
248
Режим работы ЭП определяется потенциалами, которые уста-
навливают на шинах РШ0> РШ, формирователи РФ0, РФ, (рис.
6.3,6). Эти потенциалы зависят от значений управляющих сигна-
лов Zo, Z\, которые вырабатываются дешифратором ДШу в соот-
ветствии с адресными сигналами Aj, где Osi/si (mY—1), и внеш-
ними сигналами CS, WRIRD, D1.
В режиме хранения (CS = 0) сигналы Zo = Zi = O, транзисторы
VT5 и VT6 закрыты, на шинах РШа, РШ, поддерживается потен-
циал U°p^2U*. Так как U°P>U0A, то переходы Э1 транзисторов
VTI, VT2 закрыты. При этом ЭП сохраняет ранее установленное
состояние. Если транзистор VT1 открыт и насыщен, то 1/к! =
= UdQ—U°A+UKui- Так как U°q— U°a<U', то транзистор VT2 зак-
рыт и потенциал на его коллекторе l/K2= U2q = U°a + О*. В этом
случае ЭП находится в состоянии Q = 0, Q=l.
В режиме выборки потенциал АШх возрастает до U'A- При
считывании информации (WRIRD=0) сохраняются значения Zo,
Zi = 0. В этом случае переход Э1 насыщенного транзистора VT1
открывается и на шине PUk устанавливается потенциал С/‘Р =
= 1РА>иар. Переход Э1 транзистора VT2 должен при этом оста-
ваться закрытым, для чего должно выполняться условие
(7бэ2= Е/к1-и°р= =
= U'-Um + U'M<U'. (6.4)
Для выполнения данного условия схема АДФ проектируется так,
чтобы
U'M=R'i {U^-W^KR’i+R'i) < Um-
При этом потенциал PHU остается равным U°P. Таким образом,
на адресных шииах возникает разность потенциалов Д1/Р =
= UlP—U°P= (Дяг^ОД ... 0,3 В, которая поступает на входы пере-
ключателя тока, используемого в качестве усилителя считывания,
и вызывает его переключение. Если ЭП имеет состояние Q — 0,
то повышение потенциала до UlP происходит на РШ0 и на выходе
УС устанавливается потенциал
и\=иип—IoR«— LP>V'tt,
где У'„ — порог переключения последующей схемы (БК). Если
Q= 1, то до UlP повышается потенциал РШ| и потенциал на вы-
ходе W:
^°.= Um-Io (R,+Rf)-U*>V'„.
Таким образом, логический сигнал на выходе является инверс-
ным по отношению к состоянию ЭП: W'i = 3i- Так как в качестве
БК используется инвертор (рис. 6.4), то на выходе микросхемы
устанавливается сигнал DO, соответствующий состоянию считы-
ваемого ЭП: DO=®'t = Qi.
Сигнал выборки U‘P на шине АШх поступает одновременно
на все ЭП в строке накопителя, й сигналы W, соответствующие
249-
Рис 6 4. Варианты схем выходных каскадов ТТЛ
'иЛ
состоянию этих ЭП, образуются на выходах всех пх УС. Выход-
ные сигналы ДШу определяют, какой из УС подключается к БК.
При одном из способов выбора в эмиттерной цепи УС исполь-
зуется управляемый ИТ, который отключается при поступлении
соответствующего управляющего сигнала с выхода ДШу. При от-
ключении ИТ ток /о —О и на выходе УС устанавливается высокий
потенциал (Uz=l). Дешифратор ДШУ разрешает включение ИТ
только в том УС, который подключен к шинам РШ0, РШ] выби-
раемого столбца ЭП. Этот УС и формирует сигнал соответ-
ствующий состоянию считываемого ЭП. На остальные Пу—1 УС
поступают сигналы, отключающие их ИТ, поэтому на нх выходах
значение IV'= 1. Выходы всех УС подключаются к диодной сборке
иа входе БК (см. рис. 6.4), реализующей операцию И. При счи-
тывании СУ формирует сигнал разрешения выдачи М = 1 и сиг-
нал на выходе DO определяется значением Wt на выходе выбран-
ного УС: DO=W{. В режимах хранения и считывания сигнал
А1 = 0 и БК переходит в отключенное состояние, когда все его
транзисторы закрыты. Приведенные на рис. 6.4 схемы БК имеют
порог переключения V'n = 3l/*—В.
При записи (WR/RD = 1) дешифратор ДШу в зависимости от
поступившего значения DI формирует управляющий сигнал Zo=l
или ZT = 1 иа входах РФ выбранного столбца. Если £)/ = 0, то для
установки ЭП в состояние Q = 1 поступают сигналы Z0=l, Zi = 0.
Прн этом на РШ0 сохраняется потенциал U°p, а потенциал РШ]
понижается до уровня U'P = U*+ 1/нш +J7n3 = 2[/* +Улз—1/’ш, где
Дяз — падение напряжения на резисторе R3. Транзистор VT2
открывается и входит в насыщение, если 1/'Р<(7К1—U*=U2A +
+ UHISJ. Используя выражение (6.3), получаем условие переключе-
ния ЭП:
UR3=R3lU„-2U‘-Uaa)[(Rt+R3) <U’R1. (6.5)
250
При выполнении условия (6.5) на коллекторе VT2 устанавли-
вается низкий потенциал, транзистор VT1 запирается и ЭП уста-
навливается в состояние Q=l, Q = 0. Установленное состояние
сохраняется прн хранении н считывании, когда Zo=Zl = O, и РФр,
РФ, поддерживают на РШ потенциал U0?. Мощность, потребляе-
мая каждым ЭП в режиме хранения,
Р.„= Uaa[(UKn-U‘-U°A) + (U^U'-U0A+Um)]/£,, (6.6)
где R] — сопротивление резисторов Rl, R2. Общая мощность на-
копителя и эмнттерных повторителей АДФ
Pn=(UmIA)nx, (6.7)
где 1А — ток ИТ, подключенных к АШ.
При использовании транзисторных ИТ (см. табл. 2.1) ток 1А
можно регулировать, изменяя напряжение смещения Uctl на базе
транзистора. В режиме хранения (CS=1) устанавливается такое
значение Uc, при котором обеспечивается ток 7'а«пг/пmm, где
In т<п — минимальное значение тока ЭП, обеспечивающее сохра-
нение установленного состояния <2 = 0 или 1. Для сохранения со-
стояния разность потенциалов на коллекторах VT1 и VT2 должна
быть | Uki— £7к2 i = t/*ni^/nminPi. Таким образом, ток ЭП можно
СНИЗИТЬ ДО Значения /nmin = [/‘ш/Pi. Обычно выбирают /п min —
= 10... 20 мкА.
В режиме выборки СУ вырабатывает сигнал, вызывающий по-
вышение напряжения Uc. Токи АШ возрастают до значения 1А,
которое в несколько раз превышает 1'А. Увеличение тока уско-
ряет перезаряд значительных паразитных емкостен, подключен-
ных к АШ, обеспечивая сокращение времен ta.
Общая мощность, потребляемая микросхемой памяти в режи-
ме выборки, составляет
РВ = ЩРНнЧ-^РдШ-}-^А-\-2ПХИпп (/p-f-7'p) 4“
(/c-f-/»)t (6.8)
где Рнн, Рдш, Рсу, Р6к — мощности, потребляемые инвертором-
повторителем, дешифратором, схемой управления, буферным кас-
кадом. С целью сокращения потребляемой мощности источники
разрядного тока в режиме хранения отключаются, т. е. /р = /о =
= /э=0. Поэтому мощность микросхемы в этом режиме
Рдр=тРИи-}-2РЛШ-}- пх С1яп1'А-}-2пу11 яяРр-}-Р вкЧ-Рсу- (6.9)
Время выборки после подачи сигнала CS = 0 при установлен-
ном адресе (см. рис. 6.1,6) составляет
^в = (6.10)
где /су, /дш, /эп, tyc, tf,K — задержки переключения СУ, ДШХ, ЭП,
УС и БК. Времена перезаряда АШ^ и РШо, РШр
^4=СпвАС7л/7л, 6>= СпрДС/р//р,
Где СаА, С„р — паразитные емкости, подключенные к АШ, РШ.
25!
.Длительность цикла превышает tPB на время восстановления по-
тенциала РШо, PUIi: /ц = /в + 1р. Если время переключения вход-
ных инверторов-повторителей /ии>/су, то при расчете 1Ц вместо tcy
используется величина
Так как быстродействие функциональных узлов пропорцио-
нально их мощности, то при проектировании микросхем памяти
находится оптимальное распределение заданной мощности Р„
между отдельными узлами, чтобы обеспечить минимальные зна-
чения tB, 1Л. Современные микросхемы памяти этого типа имеют
информационную емкость до 16... 64 Кбит и прн Рр=500...
... 1000 мВт обеспечивают ZB = 40... 50 нс.
Микросхемы памяти на основе элементов ЭСЛ. Повышение
быстродействия микросхем памяти достигается при использова-
нии ЭП и схем обслуживания, реализованных на элементах ЭСЛ.
На рис. 6.5,а показан фрагмент такой микросхемы, содержащий
ЭП и ФЗС.
На адресных входах микросхемы включены элементы ЭСЛ
(инверторы-повторители), преобразующие сигналы с перепадом
Uл ~0,8 В во внутренние сигналы, имеющие пониженный перепад
С"л=а0,3... 0,4 В. Дешифраторы ДШх, ДШу реализуются на ос-
Рис 6.5. Схемотехническая реализация элементов и узлов микросхем памяти
ЭСЛ:
а — элемент памяти с формирователями записи-считывания; б—усилитель считывании
с выходным каскадом
252
нове каскадного включения двухъ- илн трехъярусных схем ЭСЛ
(см. § 3.2). В режиме хранения (CS=1) СУ вырабатывает уп-
равляющие сигналы, в соответствии с которыми ДШх поддер-
живает на всех шинах АШх низкий потенциал UQA =—(U’ + и'л),
а ДШу обеспечивает высокий потенциал U'a ———Uo на вхо-
дах всех ФЗС: Z0=Zi = l. При этом разрядные токи I? протекают
через открытые транзисторы VT3, VT4, и на РШ0, РИД поддер-
живается потенциал £7°р=—2L'*—I^Rt. Если VT1 открыт, a VT2
закрыт, то L'ki = Ucq= U°A—IBRi, Uk2= U'qIPa, что соответствует
состоянию Q = 0, Q = l. Инверсное состояние Q = l, Q = 0 реали-
зуется при закрытом транзисторе VT1 и открытом VT2, когда
Uh = U'q, UK2=UaQ. При проектировании ЭП значения /о, вы-
бираются такими, чтобы обеспечить IaR} = U'.i. Если выполняется
условие хранения информации
U°A~ U' Р=— (и*+и'л) +21Л+/'фЯ4=Г/‘+/ф/?4-С//л< V*,
(6.11)
то переходы Э1 транзисторов VTI, VT2 заперты и ЭП сохраняет
ранее установленное состояние.
Выполнение условия (6.11) обеспечивается, если /ф/?и<(7'л.
Обычно при проектировании выбирают такие значения I$Rit что-
бы /ф/?4«0,5б//.п. При этом на выходах Vo, Vi формирователей
устанавливаются низкие уровни Д'°в=—U*—IpRi, где значения
7г, R_ выбираются так, чтобы l0R2=U'A.
В режиме выборки ДШх формирует на шине АШх выбирае-
мой строки высокий потенциал Д'1л =—U*. Соответственно воз-
растают и потенциалы на коллекторах транзисторов VTI, VT2:
L’yr—и'л—U'.-,, UK2=U'a в состоянии Q = 0, Q=l. Считывание
осуществляется, если на входах ФЗС0, ФЗС, поступают сигналы
Z. = Z, = 1. При этом выполняется условие считывания
б/К2—(7<р=—(7*4-(2[/*+Z0/?4) = t/*+M4»t/‘+O,5t//B>t/‘.
(6.12)
В результате открывается переход Э1 открытого транзистора
VT1 и потенциал на шине РШ0 повышается до (7’Р =—2(7*. Тран-
зистор VT3 запирается, и ток 1р шины РШ0 течет через VT1, по-
нижая потенциал tZKi- Так как обычно !р^>1в, то падение напря-
жения на резисторе R1 достаточно для отпирания диода VD1:
^Ri>U*>U'JI=lt>Ri. Прн этом потенциал коллектора VT2 фик-
сируется на уровне (7Ki =—2(7*. Фиксирующие диоды VD1, VD2
служат для ограничения перепадов потенциала при переключе-
нии ЭП: Д(7К={7*. В результате уменьшается время включения
(эп « 0,5СпкА =0,5Сп U*/Io, (6.13)
где Спк — паразитная емкость па коллекторе VT1 или VT2.
Вследствие запирания VT3 потенциал на выходе ФЗСо повы-
шается до уровня (7’в«—(7‘, т. е. формируется сигнал Vo=Q=l.
Переход Э1 транзистора VT2 остается закрытым, так как
253
Qki—Uop<U'. Поэтому на шине PIUi и выходе ФЗС[ сохраняют-
ся потенциалы Uap и U°B, т. е. Ki = Q = 0. Таким образом, на выхо-
дах Уо, У1 образуется разность потенциалов (7‘в—Д°в=[/'л, кото-
рая поступает на схему считывания (СС). В качестве СС исполь-
зуются элементы ЭСЛ с парафазными входами Vo, Vi (рис. 6.5,6),
управляемые сигналами поступающими от ДШу. На СС, об-
служивающую выбранный столбец накопителя, при считывании
поступает сигнал А1( = 0, а на остальные л у—1 невыбранных
СС — сигнал Л4, = 1. В режимах хранения или записи Af{= 1 по-
ступает на все СС. При Mt = 0 на выходе СС устанавливает 1У,=«
= Qi, где Qi — состояние считываемого ЭП. При Л4,= 1 устанав-
ливается 1У, = 0 для любых значений Vo, Vi. Резисторы R2' вклю-
чаются, чтобы обеспечить запирание транзистора VT2 и отпира-
ние VT1 при поступлении сигналов Л4,= 1/1 = 1. Для этого его соп-
ротивление выбирается таким, чтобы I,Rr2~0,l ...0,2 В.
Выходы всех СС соединяются, обеспечивая реализацию
операции Монтажное ИЛИ на входе БК (рис. 6.5,6). В резуль-
тате на выходе DO микросхемы при считывании устанавливается
потенциал, соответствующий состоянию выбранного ЭП: DO —
= W'i = Q1-. При этом реализуются значения выходных уровней
£/°=—U*—DR"\, U' =—U*, такие же, как в серийных микросхе-
мах ЭСЛ: Ua — — (1,6... 1,8) В, U' =—(0,8 ...0,9) В. В режиме хра-
нения н записи на всех входах БК п его выходе устанавли-
вается низкий потенциал £>О=1У( = 0. Это соответствует отклю-
ченному состоянию выхода DO, так как прн этом потенциал под-
ключенной к выходу общей шииы (ОШ) будет равен U0 или U1
в зависимости от состояния выходов других микросхем, подклю-
ченных к ОШ.
Для записи поступающей на вход D1 информации дешифратор
ДШу устанавливает на входах ФЗСо, ФЗС] выбранного столбца
соответствующие сигналы: Z0 = DI, Zi=DI. При этом потенциал
одной из разрядных шин (РШ0 или РШ;) понижается, переход
Э1 подключенного к ней транзистора ЭП открывается и на его
коллекторе устанавливается низкий потенциал. Вследствие этого
закрывается другой транзистор ЭП, на коллекторе которого уста-
навливается высокий потенциал.
Рассмотрим процесс записи информации в ЭП, находящийся
в состоянии Q; = 0, при поступлении входного сигнала £)/ = !.
В этом случае ДШу формирует сигналы Z0=l> Zi = 0, на РШ0 со-
храняется высокий потенциал [/'Р, а потенциал на РИД понижа-
ется до уровня Uap = —2U*—hitRz + Ri). Для записи информации
должно выполняться условие
t/KI_[/°p = ulA-U°P-U\= [/*—1/'л+7Ф (7?з+7?4) > U*. (6.14)
Прн этом открывается переход Э1 транзистора VT2, запирает-
ся транзистор VT3 и ток /Р течет через VT2, понижая потенциал
Uy2 на его коллекторе. Как отмечалось выше, IPRt>U*, поэтому
открывается днод VD2 и устанавливается потенциал Um—
= U'a—U* ——2U*. Так как общий потенциал на эмиттерах Э2
254
транзисторов VT1, VT2 равен U32=UaP, то для запирания пере-
хода Э2 транзистора VT1 необходимо выполнение условия
UK1—Uэг =—2£/*—С/°р = /ф(/?3+/?4) <t/‘. (6.15)
Из (6.14) и (6.15) получаем ограничения i/*>/p(/?3+/?4) >[/'л.
Как указано выше, обычно lPRi~0,5U'.1 и данные ограничения
выполняются прн IPRt~U'r.. При этом обеспечивается запирание
транзистора VT1, на коллекторе которого устанавливается потен-
циал = L'л> Пк.2-
Таким образом, в процессе записи состояния транзисторов
VT1 и VT2 изменились на противоположные, что соответствует
установке ЭП в состояние Q,= l вместо Qj = O. Аналогично произ-
водится запись в ЭП информации Dl=Qi=l. На входах ФЗС
невыбрапных столбцов накопителя в режиме записи сохраняются
значения Zo = Zi=l. Изменения состояния ЭП в этих столбцах не
происходит.
Общая мощность, потребляемая микросхемой памяти,
Р п = тР ИН-|-2^>ДШ_|_^3су4-Я.Х^Ип/А-^-^И^Ип/о-)-
+ 2пу(7ип(/р+/ф) +Пг(7ип(3/э+/с) + Рбк, (6.16)
где токи /А, Л, /р, /ф. /г. /» задаются соответствующими источ-
никами тока (см. рис. 6.5). Время выборки приближенно опреде-
ляется выражением (6.1).
Микросхемы памяти на основе ЭСЛ имеют такую же инфор-
мационную емкость A/я, как и микросхемы памяти ТТЛ. Прн jVa =
= 16...64К бит они обеспечивают времена выборки /в = 20... 40 нс.
Таким образом, их быстродействие в 1,5... 2 раза выше, так как
используемый перепад й'л меньше, чем в микросхемах памяти
ТТЛ, а элементы ЭСЛ в схемах обслуживания имеют меньшие
задержки переключения. Однако потребляемая мощность для
этих микросхем несколько больше, чем для микросхем памяти
ТТЛ. Можно уменьшить потребление тока, включив в схему уп-
равляемые ИТ, с помощью которых реализуется активно-пассив-
ный режим питания. Однако времена tB, ta при этом увеличатся.
Микросхемы памяти на КМДП-транзисторах. Так как элемен-
ты КМДПТЛ обеспечивают минимальное потребление мощности,
то реализация на нх основе микросхем памяти позволяет значи-
тельно сократить энергопотребление ЗУ. Поэтому разработка
микросхем памяти на КМДП-транзисторах ведется особенно ин-
тенсивно.
Наиболее распространенный вариант ЭП, состоящего из двух
перекрестно соединенных инверторов на КМДП-транзисторах,
приведен на рнс. 6.6. В режиме хранения (CS=1) дешифратор
ДШХ поддерживает на АШх низкий потенциал. Проходные тран-
зисторы VT5, VT6 закрыты и ЭП сохраняет ранее установленное
состояние, например Q = 0, Q=l. В режиме выборки потенциал
на шине АШх выбираемой строки повышается, открывая тран-
зисторы VT5, VT6. При этом иа шинах РШо, РШ] устанавлива-
ла
Рис. 6.6. Элемент памяти на комплемен-
ются потенциалы U°«О или
U'^Unn, соответствующие со-
стоянию ЭП Q = 0, Q=l, или
наоборот. Сигналы с шин
РШ0, РШ] выбранного столб-
ца поступают па БК с тре-
мя состояниями, подключен-
ный к выходу DO микро-
схемы. Таким образом осу-
тарных МДП-транзисторах ществляется считывание ин-
формации.
При записи информации дешифратор ДШу в зависимости от
значения поступившего сигнала DI формирует на шинах РШ0,
РШ] выбранного столбца парафазные сигналы. Через открытые
транзисторы VT5, VT6 эти сигналы поступают на входы ЭП, ус-
танавливая его в требуемое состояние Q = DI. Если Dl = 0, то на
РШ0 устанавливается низкий потенциал Е/°~0, а иа РШ] — вы-
сокий потенциал U'^UKn. При этом открываются транзисторы
VT1 и VT4, запираются транзисторы VT2 и VT3. В результате
устанавливается требуемое состояние ЭП: Q = 0, Q=l. Если
DI=\, то подаются потенциал (71 на шину РШ0 н потенциал
на РШ], которые обеспечивают переключение ЭП в состояние
Q— 1, Q = 0. Выходы дешифратора ДШу, соединенные с разряд-
ными шинами невыбираемых столбцов, в режиме записи устанав-
ливаются в отключенное состояние. Поэтому на выходе ДШу
используются каскады с тремя состояниями.
Все схемы обслуживания (дешифраторы, формирователи за-
пнси-считывания, схема управления) также реализованы на эле-
ментах КМДПТЛ. Методы проектирования этих схем и их основ-
ные параметры рассмотрены в гл. 2 и 3.
В настоящее время информационная емкость статических
КМДП-мпкросхем памяти достигает сотен килобит. В режиме
хранения мощность, потребляемая этими микросхемами, опреде-
ляется токами утечки и обычно составляет Ряр^ 1 мВт. При об-
ращении к памяти с частотой /Р~1 А\Гц потребляемая мощность
возрастает до 102 мВт, но остается в несколько раз меньше, чем
для ЭСЛ- или ТТЛ-микросхем памяти.
Значительно (иа 1...2 порядка) превосходя остальные микро-
схемы памяти по экономичности, КМДП-микросхемы уступают
биполярным микросхемам по быстродействию. Это определяется
повышенной величиной логического перепада (Дп«5 В), который
иа порядок превышает перепад в биполярных микросхемах (L.-~
~0,3...0,5 В). Для ускорения перезаряда паразитных емкостей
на величину U.t в КМДП-микросхемах приходится увеличивать
ширину канала МДП-транлисторов, что приводит к возрастанию
размеров микросхемы и паразитных емкостей. Поэтому времена
Za, /ц для КМДП-микросхем в 2... 5 раз выше, чем для ТТЛ-мнк-
росхем.
256
6.4. ДИНАМИЧЕСКИЕ МИКРОСХЕМЫ ОЗУ
Так как накопитель занимает большую часть площади крис-
талла микросхем памяти, то для увеличения их информационной
емкости необходимо уменьшать размеры ЭП. Сокращение площа-
ди ЭП достигается при использовании динамического способ»
хранения информации в виде заряда, накопленного на паразит-
ной емкости (см. § 6.1). Обычно динамические ЭП реализуются
на МДП-транзисторах, так как прн этом обеспечивается доста-
точно длительное время хранения (несколько миллисекунд) беа
регенерации.
Один из вариантов трехтраизисторного динамического ЭП с
раздельными шинами для записи и считывания показан на рис.
6.7. Информация хранится в виде заряда емкости С3~0,1 пФ.
В режиме записи сигнал выборки (высокий потенциал У1) от де-
шифратора ДШх поступает по адресной шине заряда АШ3 на все
ЭП выбранной строки накопителя. Формирователь записи—реге-
нерации (ФЗР), управляемый сигналом Mi, поступающим от де-
шифратора ДШу, вырабатывает на шине РШ3 сигнал записи,
соответствующий ноступнвшему значению £>7=0 пли 1. Транзис-
тор VT1 открывается, запоминающая емкость С„ заряжается да
потенциала шины РШ3 (77° или С1). Таким образом устанавли-
вается требуемое состояние ЭП: Qt=DI=0 или 1. По окончании!
сигнала выборки потенциал на шине АШ3 понижается, транзис-
тор VT1 запирается и потенциал, установившийся на емкости С3>1
сохраняется достаточно долго (приблизительно 10-2 с).
При считывании . информации сигнала производится предва-.,
рительный заряд разрядной шины считывания РШС до высокого
потенциала 7/°р. Для этого от СУ поступает сигнал М2, открыва-
ющий транзистор VT4, через который емкость Ср заряжается до
С'р (см. рис. 6.7). Затем транзистор VT4 закрывается сигналом
М2 и на адресную шину считывания АШС подается сигнал выбор-
ки (высокий потенциал), отпирающий транзистор VT3. Если ЭП
установлен в состояние Q=1 (С3 заряжена до высокого потен-
циала), то транзистор VT2 открыт. При этом емкость Ср через
открытые транзисторы VT2, VT3 разряжается до потенциала
^°р = 0. Если состояние Q<=0, то транзистор VT2 закрыт и иа
емкости Ср сохраняется высокий
потенциал Ulp. В качестве схемы
считывания (СС) используется
инвертор, имеющий порог пере-
ключения Т/ОрСУнССПр. На вы-
ходе СС получаем сигнал, соот-
ветствующий состоянию выбран-?1^
ного ЭП W\=Q{. Значение №{,1аю3
полученное на выходе СС задан-.
кого столбца, выбирается с помо- J '
10 ДШГ и через БК поступает
«а выход DO микросхемы. Рис, 6,7. элежвт жнюгг»
9—66 .J,
2ST
РШС гп
рц/,
АШ,
Так как с течением времени заряд емкости С, уменьшается,
то снижается установленный на ней потенциал: — При
уменьшении потенциала Uq ниже напряжения отпирания Uo тран-
зистор VT2 запирается. В этом случае при считывании будет по-
лучено значение DO —0 вместо ранее записанного Dl=Q(=l,
Чтобы избежать таких сбоев, в динамических микросхемах па-
мяти производится периодическая регенерация (восстановление)
информации.
В режиме регенерации сигналы выборки подаются на обе ад-
ресные шины: АШС, АШ3. Сигналы Wt, считанные в каждом из
.столбцов накопителя, через ФЗР поступают па входы выбранных
[ЭП. При поступлении Wzi=l потенциал на емкости С3 восстанав-
ливается до первоначального высокого уровня U'q. Так одновре-
менно производится регенерация информации в одной из строк
накопителя. Для выполненья полной регенерации необходимо на
адресные входы последовательно подать адреса всех строк. Та-
ким образом, для ретенерацни требуется пх тактов времени (по
яислу строк). Для большинства микросхем регенерацию необхо-
димо .производить через каждые 2 мс.
Еще меньшую площадь на кристалле занимает однотранзи-
сторный ЭП (рис. 6.8). Запоминающая емкость С3 подключена к
шине РШ1 через транзистор VI1, который открывается прн по-
ступлении от дешифратора ДШх сигнала выборки (высокий по-
тенциал) на шину АШх. При записи разрядный формирователь
(РФ) подключается к шипе РШЬ подавая на нее потенциал С7*₽
или в зависимости от поступающего на микросхему сиг-
нала DI=l или 0. Такой же потенциал устанавливается на ем-
кости С3 н сохраняется на ней после окончания выборки, когда
транзистор VT1 запирается. Таким образом, в выбранный ЭП
записывается значение Qi = D/.
При считывании информации РФ отключен от шипы РШ[, на
которой усилитель-регенератор (УР) устанавливает пром ежу точ»
Ряс. 6.8. Одиотраизисторный элемент вамяти с усилителем- регистратором
358
ный опорный потенциал UPq, значение которого U'P> UPo>UeP^0-..
Когда поступающий на шину АШт сигнал выборки открываем
транзистор VT1, происходит перераспределение зарядов, накоп-
ленных на емкостях С3 и СРЬ Суммарный заряд при этом сохра-
няется, т. с, выполняется условие
<2c»+Qcp=£>^c»4**-'Pi^po=Qcc== (C>-f-Cpi) Ue, (6.1 ‘)
где исз — потенциал на емкости С3 в режиме хранения инфор-
мации; Qcc — суммарный заряд емкостей С3, Ср,; Uc — потен-
циал, устанавливающийся на шине РШ1 при считывании. При
LC3=G’,p (хранение Qi=l) считываемый на РШ, потенциал
(7'с = (t7p0+zLPp)/(l+x), (6.18).
где х=С3/СР1. При (Л3 = (7°р = 0 (хранение Q< = 0) считывается по-
тенциал (7°с=(70р/(1+х). Обычно х«1, так как СР1 — общая па-
разитная емкость PLLIj п подключенных к пей транзисторов зна-
чительно превышает емкость хранения С3, ограниченную разме-
рами ЭП. Вследствие этого разность потенциалов при считыва-
нии 0 и 1 мала:
Д[/с=[/,с—L/°c=x£/,P(14-x) ~xt/'P«200 ... 300 мВ. (6.19;;
Для усиления считываемого сигнала используется УР (см'.,
рис. 6.8), который представляет собой бистабильную ячейку (БЯУ
из двух перекрестно соединенных инверторов. Одно плечо БЯ
соединено с РШ,, к другому подключен «фиктивный» элемент па-
мяти (ФЭ), с которого при считывании поступает промежуточный
потенциал UPB. Перед считыванием от СУ поступает сигнал М?
(высокий потенциал), открывающий транзистор VT6. При этом
БЯ оказывается в промежуточном состоянии, когда все транзис-
торы VT2—VT5 открыты. На обеих плечах БЯ устанавливается
промежуточный потенциал
БР0 = [t/оу4-Л (и'яп-иоя) ]/(1+Л),
(6.20)
где А= У bv/by\ b„, Ьу и Uo„, UPy — относительная крутизна и на-
пряжение отпирания нагрузочных транзисторов VT4, VT5 и уп-
равляющих транзнсюров VT2, VT3. Напряжение U'„n и парамет-
ры транзисторов выбираются такими, чтобы обеспечить UPB^
^0.5Б"Р. Одновременно такой же потенциал UP0 поступает на ем-
кость С* в ФЭ.
.При считывании одновременно с поступлением па шины АШД;
лЩ сигналов выборки запирается транзистор VT6. БЯ оказы-
вается в неустойчивом состоянии н стремится перейти в какое-
• 1..(")> устойчивое состояние, когда один из управляющих транзц-
'-проз (VT2 или VT3) открыт и работает в круто:", области ха-
рактеристик, а другой закрыт. Величина заряда емкости С,, под-
ключаемой к РШ,, определяет направление переключения БЯ
-ели выбранный ЭП имеет состояние Q* = 0 (т. е. Бсз==0), то на.
затвор транзистора VT3 поступает более низкий потенциал, чем-
а затвор VT2: U°C<U°P. Ток стока VT3 уменьшается, вызывая'
25»
повышение потенциала на затворе VT2. Его ток стока возрастает
вследствие чего потенциал на затворе VT3 еще более снижается.
Так происходит процесс переключения БЯ. в результате которого
транзистор VT3 запирается, a VT2 отпирается. На шннс PTHt
устанавливается низкий потенциал Б'°в, который с выхода Wi выб-
ранного столбца поступает на БК, формирующий сигнал DO —
— »i=Qi = 0 на выходе микросхем. Величина U°B равна падению
напряжения на транзисторе VT2, работающем в крутой области
характеристик:
(Ьи/Ьу) (и'иа-иоя)У(и'и„-ит-иау). (6.21)
"Отношение bB!bv выбирается так, чтобы значение Б'°в составляло
десятые доли вольта. Такой же потенциал устанавливается иа
емкости С3 и сохраняется после окончания считывания.
Если выбранный ЭП имеет состояние <2;=1 (т. е. JAj — t/1?),
то потенциал на затворе VT3 в процессе считывания выше, чем на
затворе VT2: U,c>UPo- Это вызывает запирание транзистора
УТ2, а открытый транзистор VT3 попадает в крутую область ха-
рактеристик. На шине РШ1 установится высокий выходной по-
тенциал Б’1В= [/'ип—t'UH. Такой же потенциал поступает на ем-
кость С,, сохраняясь на ней после окончания выборки.
Таким образом, благодаря использованию УР в процессе счи-
тывания формируются необходимые уровни сигналов USB,
которые поступают на БК, а также заносятся в ЭП. Аналогично
выполняется и регенерация информации в накопителе. При этом
сигналы U", в БК и на выход DO не поступают, а производится
только восстановление потенциалов С°в или U'B на запоминающих
емкостях С3 во всех ЭП.
В динамических микросхемах памяти адресация обычно про-
изводится в мультиплексном режиме (см. § 6.1) с использова-
нием стробирующих адресных сигналов RAS и САЗ. При выпол-
нении регенерации па адресных входах устанавливается адрес
строки и подается стробирующий сигнал/?.4S = 0. На входах C71S
и WRIRD сохраняются значения сигналов, соответствующие 1.
При этом производится выборка всех ЭП данной строки, усиле-
ние считанного на РШ; сигнала с помощью УР и его перезапись
в ЭП, Так как сигнал C.4S=1, то выборка столона не произво-
дится и выход DO микросхемы остается в отключенном состоя-
нии. Путем последовательной установки адресов строк, задавае-
мых с помощью счетчика, и подачи сигналов осущест-
вляется регенерация информации во всех их строках накопителя.
Динамические ЭП занимают в несколько раз меньшую пло-
щадь на кристалле, чем статические. Поэтому информационная
емкость динамических микросхем памяти в несколько раз выше
и в настоящее время достигает Л'>, ~ 106... 107 бит. Быстродействие
этих микросхем несколько ниже, чем статических КМДП-микро*
схем памяти. В режиме хранения накопитель динамических мик-
росхем практически не потребляет мощности. Поэтому их мой")
260
ность в этом режиме более чем иа порядок меньше, чем для би-
полярных микросхем памяти. В режиме выборки мощность зна-
чительно возрастает, но остается в несколько раз ниже, чем для
биполярных микросхем.
Динамические микросхемы памяти обеспечивают наиболее вы-
сокую информационную емкость при достаточно хороших значе-
ниях других параметров. Однако необходимость регенерации ин-
формации усложняет структуру ЗУ на нх основе и требует опре-
деленных затрат времени. Ведутся разработки динамических
микросхем памяти с внутренней регенерацией, которая реализует-
ся в промежутках времени между выборкой. С точки зрения поль-
зователя такие микросхемы ие отличаются от статических, поэто-
му оин называются квазистатическими. Одиако введение допол-
нительных схем для автоматической регенерации информации
увеличивает площадь кристалла микросхемы и потребляемую ею
МОЩНОСТЬ.
6.5. МИКРОСХЕМЫ ПЗУ И РПЗУ
Микросхемы ПЗУ делятся на два класса: с однократной
записью информации или с многократной записью. В микросхе-
мах ПЗУ производится однократная запись информации в микро-
схему перед началом ее эксплуатации и далее в процессе работы
производится только ее периодическое считывание. В микросхе-
мах РПЗУ допускается определенное количество актов перезапи-
си информации. Однако в отличне от ОЗУ в микросхемах РПЗУ
для записи новой информации необходимо реализовать специаль-
ный режим программирования с использованием повышенных
напряжений (обычно 10 В и более). Этот режим обеспечивается
в программаторах, в которые включают микросхему для записи
информации. Таким образом, для записи необходимо отключить
микросхемы РПЗУ от цифровой системы на достаточно большое
время, которое при значительной информационной емкости мо-
жет составлять единицы секунд и более.
Микросхемы ПЗУ по способу записи в них информации под-
разделяются иа микросхемы, программируемые изготовителем в
процессе их производства и программируемые потребителем пе-
ред началом их применения с помощью специального програм-
матора. В качестве ЭП в таких микросхемах используются диоды
или транзисторы, а значение хранящейся информации задается
путем их подключения к шинам (РШ или АШ) или отключения
от них (рис. 6.9). Обычно подключение ЭП к РШ соответствует
записи в нем 0, а отключение — 1.
В ПЗУ, программируемых изготовителем, запись информации
обычно реализуется в процессе создания контактов к соответст-
Ующнм областям диодов и транзисторов. Для этого использует-
я специализированный фотошаблон, с помощью которого в окис-
е на поверхности кристалла получают «окна» (отверстия) для
итактов. В зависимости от записываемой информации фотошаб-
М1
АШ FIB
АВ! PH)
Рнс. 6.9. Элементы памяти ПЗУ (а, б,в), плавкая перемычка (а), интегрировав*
ные элементы памяти (д, е)
лон обеспечивает образование «окна», т. е. создание контакта^
соединяющего ЭП с АШ или РШ (запись 0), Если «окно» для
контакта не создается, то ЭП остается неподключенным (запись
1). Таким образом, для записи в ПЗУ определенного массива ин*
формации необходимо изготовление фотошаблона с соотвегству*
ющим рисунком, который «программирует» соединение соответ*
ствующих шин (АШ или РШ) с анодом или катодом диода (рис.
6.9,а), базой или эмиттером биполярного транзистора (рис. 6.9,6),
затвором, стоко:л или истоком МДП-транзистора (рис. 6.9,я/.
В микросхемах ПЗУ, программируемых пользователем, в ис*
ходном состоянии все ЭП подключены к шинам (запись 0). Од*
нако в соединения включены плавкие перемычки (рис. 6.9,г), ко*
торые могут быть разрушены при протекания тока повышенной
величины. Такие перемычки изготовляются из материала с новы*
шенным сопротивлением, чаще всего из нихрома, титановольфрамо*
вого сплава или лолпкристаллического кремния. Ток программи*!
роваиия обычно составляет десятки миллиампер. При этом в пе* I
ремычке происходят различные физико-химические процессы, вы*
зывающие нарушение сс проводимости: расплавление и разрыв*,
перемычки, если она нагревается выше температуры плавлении},
окисление металлов при нагревании с образованием иепроводя*<
262
тих окислов; электромиграция атомов металла при высоких
плотностях тока под действием движущихся электронов, приводя-
щая к разрыву перемычки. В зависимости от характеристик пе-
ремычки и режима программирования тот или иной процесс
вызывает разрушение соответствующей перемычки (запись 1).
Такие микросхемы ПЗУ называются программируемыми (ППЗУ).
Запись информации в микросхемах ППЗУ осуществляется при
их включении в специальное устройство — программатор. В ре-
жиме программирования напряжение питания повышается до
6'„р=10... 15 В, производится последовательная выборка (адре-
сат: л) ЭП, а на выход микросхемы подают сигналы, вызываю-
щие при записи 1 протекание через перемычку в выбранном ЭП
имг.ульса программирующего тока длительностью в несколько
десятков микросекунд. Обычно выполняется 2... 3 цикла програм-
мирования, чтобы повысить вероятность правильной записи ин-
формации. Иногда при повторных циклах увеличивают амплиту-
ду или длительность импульсов тока, чтобы обеспечить разрыв
перемычек, которые ие полностью разрушились при первоначаль-
ное: программировании. С помощью программатора выполняется
также контроль правильности записанной информации путем счи-
тывания и визуальной индикации состояния ЭП.
В процессе последующей эксплуатации возможно восстанов-
ление проводимости некоторых перемычек, если при программи-
ровании они оказались разрушенными не полностью. Поэтому пе-
ред использованием микросхем в аппаратуре обычно проводят
их электротермотренировку. Опа производится при максималь-
ной рабочей температуре в течение 100... 200 ч путем последова-
тельного считывания всех ЭП с частотой от десятков герц до
нескольких мегагерц. После этого выполняется проверка храня-
щейся информации. При появлении ошибок микросхема повторно
программируется.
Для уменьшения площади, занимаемой накопителем, отдель-
ные ЭП интегрируются путем их физического совмещения в еди-
ную полупроводниковую структуру. Так, путем совмещения п-р-п
транзисторов в ЭП, подключенных к общей АШ, получаем МЭТ,
реализующий функции целой строки накопителя (рис. 6.9,д).
Аналогично можно интегрировать р-п-р транзисторы в ЭП одной
строки и получить МЭТ типа р-п-р с общим коллектором, в ка-
честве которого служит р-подложка микросхемы (рнс. 6.9,е).
Схемы обслуживания в микросхемах ПЗУ (ППЗУ) реализу-
ются на базе элементов ТТЛ, ЭСЛ или КМДПТЛ. На рис. 6.10
показан фрагмент ППЗУ иа базе ТТЛ. Дешифратор ДШх реа-
лизован на МЭТ, на эмиттеров которого поступают сигналы
с адресных инверторов-повторителей, (тх + 1)-й эмиттер под-
ключен к выходу инвертора сигнала выборки CS, а (тх + 2)-й
эмиттер — к опорному напряжению UOB= t/HUI+2t/*«2 В. При вы-
°Ре соответствующей шины АШх на ней устанавливается высо-
Ии потенциал U'A = U0B+U*. При сохранении плавкой перемыч-
963
X СС
Рис. 6.10. Фрагмент ППЗУ на базе ТТЛ
; РШ.
ки (запись 0) на соответ*
ствующую РШ поступает
потенциал С/‘р = С/оП” Вьи
бор столбца осуществля-
ется дешифратором ДШП
который выдает сигнал,
отпирающий транзистор,
VT4. При этом открыва-
ется транзистор VT3, ко-
торый вместе с резисто-
л sk ром R3, R4 образует схе-
му считывания (СС). На
выходе СС устанавлива-
ется низкий потенциал,
который указывает, что в
выбранном ЭП записан
0. В РШ при этом проте-
кает ток /Р= U*/ (Ri + R'),
где R' — сопротивление
перемычки. Обычно значение /Р составляет единицы миллиампер,
что недостаточно для разрушения перемычки в ЭП.
т
При записи 1 перемычка в ЭП разрушена п ток в выбранной
РШ не протекает. Транзистор VT5 закрыт, что соответствует со-
стоянию 1 на выходе СС. Выходы СС всех столбцов накопителя
соединены для реализации функции Монтажное И и подключены
к БК. Так как выходы СС невыбранных столбцов находятся в
состоянии 1, то сигнал на входе БК и на его выходе DO опреде-
ляется состоянием выбранного ЭП.
К выходу DO микросхемы подключена схема программирова-
ния, реализованная на транзисторах VT6—VT8. В режимах хра-
нения и считывания транзистор VT6 и эмиттерный переход VT7 ।
закрыты. Транзистор VT8 открыт, обеспечивая необходимое зна-
чение напряжения Uon. В режиме программирования напряжение
питания повышается до U'm —10... 15 В, такое же напряжение
поступает на выход ДО. Смещенный в обратном направлении диод
VD1 работает как стабилитрон, имеющий напряжение стабилиза-
ции б’ст~0...8 В. Прн этом VD1 и VT6 открываются, VT8 запи-
рается. Диод VD2 также работает как стабилитрон, и потенциал
выбранной шины АШх возрастает до U'A= (7СТ + 3(7'«9... Ю В.
Разрядный ток для выбранной РШ увеличивается до I'p^ |
(1.;ст + 2О'*ш)/(/?' + 2гк), где (7*щ — напряжение на диодах
Шотки, шунтирующих коллекторные переходы VT4 и VT6\ ‘
сопротивление области коллектора этих транзисторов. Сопротив-
ление R' выбирается таким, чтобы ток обеспечивал разрушение
перемычки. При программировании устанавливаются адреса толь-
ко тех ЭП, в которых должна быть записана 1.
В микросхемах ПЗУ (ППЗУ) на базе ЭСЛ используются
диодные или транзисторные ЭП (см. рис. 6.9,а, 6, д), а схемы
264
Рис. 6 12. Фрагмент ПЗУ на базе
КМДПТЛ
осе 1',живания реализуются на
элементах ЭСЛ. На рнс. 6.11 по-
ка:',,'! фрагмент такого ПЗУ, пред-
ставляющий двухъярусную схе-
ме ЭСЛ. В верхнем ярусе вклю-
че.и-i ЭП и опорное плечо (тран-
зистор VT2, резистор Rl),c кото-
рого производится считывание
информации. На транзисторы VT3, VT4, ... нижнего яруса посту-
пают сигналы с дешифратора ДШу. Транзистор, подключенный к
выбираемой РШ, отпирается, а остальные Пу—1 транзисторов за-
пираются. Таким образом, ток /с течет только в РШ выбранного
столбца. Выборка строки осуществляется подачей на соответст-
вующую шину АШх потенциала и'А>иоп. Для остальных пх—1
строк потенциал адресных шин U°A<Uon. Если в выбранном ЭП
перемычка отсутствует (запись 1), то на выходе считывания 1Г
устанавливается низкий потенциал Uo——loRi- При наличии пе-
ремычки (запись 0) ток /0 переключается в транзистор VT1 и
потенциал на выходе считывания С71 * * * * * ~0. Выходы W всех столбцов
соединяются на общем резисторе R1 для реализации операции
•М.штажное И и подключаются к БК, выполняющему инверсию.
В результате на выходе DO устанавливается состояние, соответ-
стну ющее информации, записанной в ЭП.
В микросхемах ПЗУ на базе КМДПТЛ используются ЭП на
"-канальных МДП-транзпсторах, а схемы обслуживания реали-
зуются па элементах КМДПТЛ. Фрагмент такого ПЗУ показан на
Р'11’. 6.12. При подаче сигнала выборки CS = 0 на затвор р-ка-
нштыюго транзистора VT1 поступает отпирающий импульс от СУ.
11 выходе И7 В * * 11 устанавливается высокий потенциал: 1Г=1. Затем
гупает адрес выбираемого ЭП, в соответствии с которым ДШу
И’Рмнрует высокий потенциал на соответствующей шине АШх,
юепечивая подключение этого ЭП к выходу W. Если затвор ЭП
одключен к АШ (запись 0), то на выходе W устанавливается
265
низкий потенциал 5/°«0, если не подключен (запись 1),то сохра-
няется высокий потенциал U'^UKn. После этого СУ вырабаты-
вает сигнал, разрешающий считывание информации и БК уста-
навливает на выходе DO микросхемы состояние, соответствующее
W. В режиме хранения в микросхеме ие протекают токи, поэтому
потребляемая мощность весьма мала.
Следует отметить, что ППЗУ на МДП-транзисторах реализу-
ются редко1, так как для пропускания значительного тока в ре-
жиме программирования необходимы большие размеры транзи-
сторов. В результате возрастает площадь кристалла и снижается
быстродействие. Значительно большее применение нашли РПЗУ
иа МДП-транзисторах.
Постоянные ЗУ, программируемые фотошаблоном, использу-
ются во внутренней структуре СБИС микропроцессоров и микро-
контроллеров для хранения микропрограмм и стандартных про-
грамм. Выпускаются также микросхемы ПЗУ, в которых инфор-
мация заносится по заказу в процессе изготовления. Такие мик-
росхемы, реализованные на n-канальных МДП-транзисторах, при
информационной емкости 10‘... 105 бит имеют iB порядка сотен
наносекунд при Рв = 200... 500 мВт. Микросхемы ПЗУ на КМДП-
транзисторах потребляют в несколько раз меньшую мощность, а
микросхемы на базе ТТЛ обеспечивают Л, = 50... 100 нс. Микро-
схемы ППЗУ имеют меньшую емкость: A/„=1...64K бит. Эти мак-
росхемы, реализуемые на элементах ТТЛ, обеспечивают /в = 50...
...80 нс, на элементах ЭСЛ <в=20... 30 нс при Рв = 500... 1000 мВт.
Выпускаемые микросхемы ПЗУ, ППЗУ имеют организацию
NcXk, где = 4 илн 8.
Микросхемы РПЗУ программируются пользователем путем по-
дачи внешних электрических сигналов. Можно выполнить стирание
записанной информации с помощью облучения ультрафиолетовым
светом или подачей электрических сигналов. После этого микро-
схема может быть снова запрограммирована. Допустимое число
циклов перезаписи зависит от типа ЭП и составляет от нескольких
десятков до десятков тысяч. В ЭП микросхем РПЗУ используютс»
МДП-транзисторы, имеющие структуру металл—нитрид—окисел—
полупроводник (МНОП) или «плавающий» (не подключенный)
затвор (рис. 6.13).
МНОП-транзистор с р-каиалом (рис. 6.13,а) имеет подзатвор-
иый диэлектрик, состоящий из тонкого слоя окисла SiCh толщи-
ной около 2 нм и слоя нитрида кремния SiaN4 толщиной десятки
нанометров. В исходном состоянии транзистор имеет высокое по-
роговое напряжение U't> = — (10... 15) В. В режиме программирова-
ния на затвор транзистора подается импульс амплитудой
15 ... 20 В и длительностью несколько миллисекунд. Под действи-
ем высокого электрического поля отрицательные носители заряд»
туннелируют через тонкий слой окисла и захватываются ловушкам»
1 Имеются разработки микросхем ППЗУ, в которых используется ЭП на бш-
полярных транзисторах и схемы обслуживания иа элементах КМДПТЛ,
266
a) б) б)
Рис. 6.13. МДП-транзисторы со структурой металла — нитрид окисел — полупро-
водник (а) с «плавающим» затвором (б), с «плавающим» и управляющим затво-
ром (в)
на границе раздела SiOj—S13N4. На этой границе образуется от-
рицательный заряд, частично компенсирующий положительный за-
ряд поверхностных состояний на границе SiOj—Si. В результате
пороговое напряжение снижается до значения t/0 = —1...2 В, ха-
рактерного для обычных МДП-транзисторов. Такое состояние
транзистора в ЭП (см. рис. 6.9,б) соответствует записи 0. При
поступлении на АШ низкого потенциала р-канальиый
МНОП-траизистор переходит в проводящее состояние. Протека-
ние разрядного тока /Р воспринимается схемой считывания и вы-
зывает формирование иа выходе микросхемы состояния DO — 0.
Если МНОП-траизистор не подвергался программированию, то
его напряжение отпирания С/о остается высоким. При выборке
ЭП такой транзистор остается закрытым, так как его напряже-
ние затвор—исток и°А—Uan~—5В>(/'о. Разрядный ток не про-
текает, что воспринимается усилителем считывания как состоя-
ние 1. Соответственно иа выходе микросхемы формируется сиг-
нал DO= 1.
В режиме стирания на затвор транзистора подается импульс
отрицательного напряжения {7С1~—15... 20 В. Заряд на границе
SiO2—Si3N4 нейтрализуется поступающими положительно заря-
женными носителями, и восстанавливается высокое пороговое
напряжение МНОП-транзистора U'a. Такое состояние транзистора
в ЭП соответствует записи 1. При программировании микросхемы
РПЗУ производится стирание ранее записанной информации пу-
те-; установки всех ЭП в состоянии 1. Затем последовательно вы-
бираются ЭП, в которые следует записать 0, и МНОП-транзи-
сторы этих ЭП переводятся в низкопороговое состояние подачей
на ; атвор импульсов высокого потенциала.
Необходимо отметить, что в процессе считывания разность
инициалов межДу затвором и истоком МНОП-транзистора в
выбранном ЭП отрицательна: U3—U«„ = U°A—ияп~—ияп. При
этом заряд на границе StO2—Si3N4 несколько уменьшается. При
мнсгократном считывании заряд нейтрализуется и МНОП-тран-
зистор переходит в высокопороговое состояние, т. е. записанная
информация стирается. Поэтому при использовании таких ЭП
267
yl!
ЭП
/^1-4—
J VT3
и Двухграизнс-
рцс- Эшмент памяти
тоРнЫ
допускается ограниченное число циклов
считывания (до 109 ... 10'°).
Это число значительно возрастает при
использовании двухтранзисториых ЭП (рис.
6.14), в которых адресные сигналы посту-
пают на транзистор выборки VT1, а запи-
санная адресная информация определяется
состоянием запоминающего МНОП-транзи-
стора, VT2. В режиме программирования и
стирания по управляющей шине (УШ) на
затвор VT2 подаются импульсы напряже-
ния L'nn>0 или {7ст<0, а в режиме хране-
ния и считывания постоянный потенциал
С/сч~2,5 ... 3 В<иип—Но, который обеспечи-
вает отпирание МНОП-трапзистора, если
ХоД11тСЯ в низкопороговом состоянии. Так как (7Сч>0, то при
оН иане происходит разрушения заряда, благодаря чему допуска-
эТ0>1 боЛьшое число циклов считывания. Транзистор \'ТЗ, управ-
eTcfl сигналом ДШУ, осуществляет выбор столбца ЭП.
.1ЧбОугне варианты ЭП используют МДП-транзистор с «плава-
затвором (см. рис. 6.13,6, в). Программирование осуще-
10 яется путем подачи между стоком и истоком высокого нап-
сТ®7„ния ^пр~15...2О В, при котором происходит пробой стоко-
р*,)! перехода. Электрическое поле в р-n переходе ускоряет
8%, которые преодолевают потенциальный барьер на границе
giO,, попадают в окисел и достигают «плавающего» затвора,
^цем" накапливается положительный заряд, вызывающий воз-
^а.„овение /z-канала. Так как этот затвор изолирован (окружен
Я'^-дом), т0 заряд и индуцированный им канал сохраняются в
(Д1 е длительного времени (несколько лет) после окончания
те’еграМ^иРования-
ПР пля стирания записанной информации можно использовать-
,'Tqeinie ультрафиолетовым светом (см. рис. 16.13,6). Для это-
осл*||1кросхсма размещается в корпус с «окном», пропускающий
г° Тпаф11олетовь1в свст- Стирание производится при освещении-
5'1Ь-посХе'1ы светом кварцевой лампы. При этом в окисле обра-
5,11 тся носители заряда (электронно-дырочные пары). Электро-
3- двигаясь под Действием поля в окисле, попадают на «пла-
й* нй» затвор, нейтрализуя хранящийся положительный заряд.
3 ез\'-1ьтате уничтожается заряд на «плавающих» затворах все*
В Р 1СТоров, т. е. производится общее стирание информации (за-
тРа во всех ЭП микросхемы. Транзисторы с «плавающим»
^opOJl выполняют роль перемычки в ЭП (см. рис. 6.9,и), раз-
" ия И-11' запрещая протекание тока при подаче адресного енг-
РеШ] на затвор транзистора.
*!3*Iflpn использовании МДП-транзисторов с двумя затворами
драющим» и управляющим, см. рис. 6.13,я) можно получить
'и'без транзисторов выборки. На рис. 6.15,а показан фрагмент
опптеЛЯ иа таких ЭП, который представляет собой матрицу
Рис. 6.15. Фрагмент накопителя иа МДП-транзисторах с «плавающим» н управ-
ляющим затворами:
—топология; б —схема соединения ЭП (МДП*транзнсторов); а — подключение схе»
считывания
восьмиугольных областей и-типа, образующих с соседними облас-
тями по четыре МДП-транзистора с «плавающим» затвором. Уп-
равляющие затворы из поликристаллического кремния, который
является проводником, напыляются вместе с шинами АШх, со-
ставляя единое целое с ними. Сверху кристалл покрывается изо-
лирующим окислом SiOo, на который наносятся металлические
щины АШХ и РШ. Отверстия в окисле обеспечивают соединение
Этих шин с n-областями, каждая из которых является общим
истоком или стоком для четырех МДП-траизисторов с «плаваю-
66»
яцнм» затвором (рис. 0.15,6). Таким образом, каждая ячейка на-
копителя содержит четыре однотранзисторных ЭП.
Считывание информации осуществляется при подаче на соот-
ветствующие шины АШх, АШу адресных сигналов с выходов
ДШх, ДШУ (рис. 6.15,в). При поступлении высоких потенциалов
U'a иа шины АШл, АШп открываются транзисторы VT5 н
VTI, VT2. Нагрузочные транзисторы VT8—VT10 постоянно нахо-
дятся в открытом состоянии. Если транзистор VT1 находится в
проводящем состоянии (запись 0), то на шине РИТ устанавли-
вается низкий потенциал. Если транзистор VT2 находится в не-
проводящем состоянии (запись 1), то иа РШ2 сохраняется высо-
кий потенциал. Через транзисторы VT6, VT7, управляемые ад-
ресными сигналами АШу, информация с РШ поступает на схемы
считывания, которые устанавливают на выходах .микросхемы зна-
чения DO| = 0, £>О2=1. Таким образом, одновременно произво-
дится считывание двух разрядов хранящегося в РПЗУ слова.
Описанная реализация накопителя обеспечивает очень малую
площадь ЭП, что позволяет получать высокую информационную
емкость (около 105 бит).
Стирание информации путем облучения ультрафиолетовым
светом имеет определенные недостатки: применение специально-
го дорогостоящего корпуса с «окном», необходимость извлечения
микросхемы из устройства, где она используется, для помещения
под кварцевую лампу, возможность случайного стирания инфор-
мации при сильном внешнем освещении. Эти недостатки устраня-
ются при электрическом стирании информации, которое можно
выполнять с помощью управляющего затвора (см. рис. 6.13,в).
На таких транзисторах реализуются ЭП (см. рис. 6.14), в кото-
рых сигналы, поступающие на управляющий затвор по УШ, вы-
полняют стирание информации, записанной в транзисторах VT2
г «плавающим» затвором. Ввиду большей площади ЭП микро-
схемы РПЗУ с электрическим стиранием имеют в 2... 4 раза мень-
шую информационную емкость, чем микросхемы со стиранием
ультрафиолетовым светом.
Схемы обслуживания (дешифраторы, схемы считывания и уп-
равления, БК) в микросхемах РПЗУ обычно реализуются на
л-каиальных или комплементарных МДП-транзисторах. Исполь-
зование КМДП-схем позволяет сократить мощность, потребляе-
мую в режиме хранения, до десятков микроватт. Современные
микросхемы РПЗУ имеют информационную емкость до 256К бит,
потребляемую мощность при выборке 102... Ю3 мВт, время вы-
борки — несколько сотен наносекунд. В микросхемах РПЗУ, так 1
же как в ПЗУ (ППЗУ), реализуется словарная выборка, при ко- I
юрой считывается число, имеющее 4, 8 или 16 разрядов.
КОНТРОЛЬНЫЕ ВОПРОСЫ И УПРАЖНЕНИЯ .
1. Нарисуйте структуру ЗУ с последовательной выборкой на
базе регистров: а) иа статических D-триггерах; б) на динами-
ческих элементах. 1
270
2. Спроектируйте на элементах ТТЛ схему управления, вь»>
рабатывающпе управляющие сигналы для РФ, УС и БК в мик-
росхемах памяти ТТЛ (см. рис. 6.3).
3. Получите аналитические выражения для мощности, потреб-
ляемой буферными каскадами иа рис. 6.4.
4. Спроектируйте на базе двухъ- и трехъярусных элементов
ЭСЛ адресные дешифраторы ДШ.т, ДШу и схему управления
для микросхемы памяти емкостью 1024X1 бит (рис. 6.5).
5. Спроектируйте па базе элементов КМДПТЛ схемы обслу-
живания для микросхем памяти.
6. Постройте временные диаграммы изменения заряда иа за-
поминающей емкости С3 в динамическом ЭП (см. рис. 6.8) прн
выборке элемента
7. Постройте временные диаграммы изменения сигналов А,
RAS, CAS, WR!RD, DR DO для динамических микросхем памяти.
8. Объясните, почему плавкие перемычки включаются в эмит-
терные или стоковые цепи транзисторных ЭП (рис. 6.9,6, в), а не
в цени базы или затвора.
9. Получите аналитические выражения для мощности, потреб-
ляемой схемами ДШ.У, ЭП, СС микросхемы ППЗУ (см. рис. 6.10У
в режиме считывания.
10. Постройте временные диаграммы изменения потенциалов
при считывании информации в схеме на рис. 6.12.
11. Постройте временные диаграммы изменения потенциалов
в узлах накопителя (см. рис. 6.15,в) при считывании информа-
ции. Укажите факторы, определяющие время выборки.
12. Проведите качественное сравнение достоинств и недостат-
ков различных вариантов реализации микросхем ОЗУ и ПЗУ
(ППЗУ, РПЗУ), рассмотренных в данной главе.
Глава 7. ФУНКЦИОНАЛЬНЫЕ БЛОКИ
ЦИФРОВЫХ СИСТЕМ
На базе комбинационных и последовательностных узлов, рас-
смотренных в гл. 3 и 5, строятся крупные функциональные блоки-
(ФБ), из которых создаются цифровые системы. Эти ФБ выпол-
няют преобразование и хранение многоразрядных чисел, кото-
рые являются командами, данными пли их адресами. В зависв-
мости от архитектуры системы и выполняемых ею функций фор-
мы и способы преобразования и хранения чисел могут быть са-
мыми различными. В данной главе рассматриваются несколько
примеров типовых ФБ, наиболее широко используемых в микро-
электронных цифровых системах.
271
7.1. СУММАТОРЫ
В цифровых системах обычно обрабатываются многоразряд-
ные числа (операнды), поэтому в их состав в качестве отдельно-
го блока часто включаются многоразрядные сумматоры, которые
строятся на базе одноразрядных сумматоров (см. § 3.4), соеди-
ненных цепями переноса. Простейшая структура «-разрядного
двоичного сумматора с последовательным переносом приведена
иа рис. 7.1,а.
Вычитание в цифровых системах выполняется суммированием
чисел в обратном или дополнительном коде. Поэтому в арифме-
тическом устройстве обычно используются универсальные сумма-
торы-вычитатели, выполняющие обе эти операции. Структура
сумматоров-вычитателей зависит от выбранного алгоритма вы-
читания.
При вычитании с использованием дополнительного кода струк-
тура сумматора-вычитателя имеет вид, показанный на рис. 7.1,6.
Поступающие числа А= (An-i... АМо), В= (Вп_, ... BiB0) и ре-
зультаты операции S= (Sn-i... SiSo) представлены в дополни-
тельном коде, если они отрицательны (2=1), н в прямом, если
положительны (2 = 0). Включенный на входе сумматора преоб-
разователь в обратный код на элементах Исключающее ИЛИ при
выполнении вычитания (А1=1) инвертирует число В (вычита-
емое), а при сложении пропускает его па вход сумматора без из-
менения. Аналогично преобразуются и суммируются знаковые
разряды ZA, Zb чисел А, В, образуя знаковый разряд результа-
та Zg. При вычитании с использованием обратного кода числа
А и В поступают на вход сумматора-вычитателя в обратном ко-
де, если они отрицательны, и в прямом, если положительны. В
таком же коде образуется и результат операции S. При этом для
Рве, 7.1, Структура л-разрядпого сумматора (а) и сумматора-вычитателя (б)
272
получения правильного результата вводится цепь циклического пе-
реноса (штриховая линия на рис. 7.1,6). Использование допол-
нительного кода позволяет исключить циклический перенос. Бла-
годаря этому время выполнения операции сокращается вдвое,
так как не требуется повторение суммирования после поступле-
ния в младший разряд циклического переноса. Однако для пре-
образования чисел в дополнительный код требуются более слож-
ные схемы преобразователей.
При сложении двух чисел со знаком может возникать ошибка,
связанная с переполнением сумматора. Например, прн сложения
положительных чисел ZA = ZB=0 может образоваться перенос
Cs=l в знаковый разряд ZS=CS=1, т. е. результат операции
оказывается отрицательным. Аналогично при сложении двух от-
рицательных чисел ZA=ZB=1, представленных в дополнительном
коде, результат может оказаться положительным (Zs=0). По-
этому в сумматорах-вычитателях обычно включают дополнитель-
ную схему контроля переполнения, которая реализует функцию
1/=СпФС3. В этом случае при возникновении переполнения бу-
дет устанавливаться сигнал У=1.
Существенным недостатком сумматоров с последовательным
переносом является большая задержка (ten) выходного сигнала
Сп в цепи переноса, связанная с его последовательным прохож-
дением через все одноразрядные сумматоры, каждый из кото-
рых имеет задержку переноса tc. В результате ten = ntc, а задерж-
ка образования л-го разряда суммы <вп=^в+(л—где ts —
задержка суммы одноразрядного сумматора. При числе разрядов
п>4... 8 времена tgn, ten оказываются весьма значительными,
поэтому для повышения быстродействия в сумматорах обычно
применяются ускоренные способы формирования переноса.
Наиболее часто используется одновременное формирование пе-
реноса для нескольких разрядов. При этом вводятся вспомога-
тельные функции Gi=AiBit Pi= (Ai\/B() в соответствии с выра-
жением (3.7):
С(+1 = 01уЛС<=РД7^СГ (7.1)
Сигналы переноса в каждом разряде формируются одновремен-
но в соответствии с выражением
Ci = Go\/ PqCq = PDy GoCo,
С? = Gi\yPiGо\/PiPoCо = Pi\/Gi (Pt>\JCoCo).
В обобщенном виде получаем
с'+1 = Gt V Р, Gf_. V Pt Pi-i Gi-2 V - V Pi P,-i-P.PtPoC.-
= Pi V G, Р^ V G. Gf_i Л-2 V - V Gi Gj-i ...Gx (Pa V Go C„). (7.2)
Для образования переносов Ci, Ct,..., C4 необходимо предвари-
тельно получить функции Pt я Gi для каждого разряда. Как вид-
но из выражения (7.1), сложность функции и соответственно схем
273
формирования переноса C<+i быстро возрастает прн увеличении
I, поэтому данный способ используется при 1^4. Функция S, об.
разуется в соответствии с выражением (3.6) в следующей форме:
S(= (Л£ФВ,)Ф^ = (ЛФС<)ФС(=
= (PiGi)®Ci=(Pi~Gi)^Ci. (7.3)
Логическая схема сумматора с ускоренным переносом показана
иа рис. 7.2,а. Сигналы переноса, поступающие в первый разряд
(Со) и получаемые на выходе четвертого разряда (£<), представ-
лены в инверсной форме, причем перенос Ci формируется с по-
мощью вспомогательных функций X, Y, определяемых выраже-
ниями (7.5):
Ci = Y\JXCo= YlCaGiCiCoCo). (7.4)
При построении многоразрядных сумматоров (л=8, 12, 16,...)
разряды объединяются в группы, обычно по два или четыре раз-
ряда. В зависимости от требований к быстродействию использу.
Рис. 7.2. Логическая схема четырехразрядного сумматора с ускоренным
сумматора на его основе (б)
274
ется последовательный или ускоренный перенос внутри групп и
между группами. В виде СИС выпускаются двухразрядиые сум-
маторы с последовательным переносом и четырехразрядные сум-
маторы с ускоренным переносом. Для организации ускоренного
переноса между группами из четырех разрядов используются
вспомогательные функции X, Y (рис. 7.2,а), формируемые в каж-
дой из групп:
X—GsGjGtGo =0лУ61\/02\/0з,
у=р3\/5зР2\/^з^2^ GsV^sGjV (7.5J:
VPsPiGtVPsPiPtPo.
Переносы между группами образуются с помощью формиро-
вателя ускоренных переносов, реализующего функции
С»=С4=У1%1\/>'.С0,
С2„ = С3=УЛуГМ\/ЪУ10о. (7.6)
с»»=С|»=У,Х3 V у3ул V Уз у2 У.Х1 V у» у» У1Со.
о
переносом (а) и структура 16-разркдного
где Xi, У1, Хз, У« — вспомо-
гательные функции на выхо-
дах 1-й, 2-й и т. д. групп.
Формирователи переносов
выпускаются в виде СИС.
На рис. 7.2,6 показана стру-
ктура 16-разрядного сумма-
тора, построенного на мик-
росхемах четырехразрядных
сумматоров и формировате-
ля переносов. Таким обра-
зом, повышение быстродей-
ствия сумматоров при орга-
низации ускоренного пере-
носа достигается за счет ус-
ложнения структуры, что
приводит к увеличению мо-
щности и площади кристал-
ла.
275
7.2. АРИФМЕТИКО-ЛОГИЧЕСКИЕ
УСТРОЙСТВА
Арифметико-логическим устройством (АЛУ) называется функ-
циональный блок, выполняющий заданный набор арифметичес-
ких и логических операций над двумя многоразрядными операн-
дами. АЛУ является основным блоком операционных устройств
большинства современных цифровых систем.
Набор операций, выполняемых АЛУ, определяется в зависи-
мости от предполагаемой области его использования. Обычно АЛУ
выполняют полный набор логических функции двух переменных
или его часть, состоящую из наиболее часто используемых функ-
ций: конъюнкция, дизъюнкция, инверсия, Исключающее ИЛИ и
др. В состав арифметических операций обязательно входят сло-
жение и вычитание. В виде отдельных микросхем либо в составе
БИС выпускаются секции АЛУ, выполняющие операции над 2-,
4-, 8-, 16-разрядными операндами. Для обработки операндов
большей разрядности параллельно включаются несколько секций
АЛУ, входы Со и выходы С„ переноса которых могут соединять-
ся последовательно (последовательный перенос), как в суммато-
ре на рис. 7.1. Для повышения быстродействия переносы Сп меж-
ду секциями АЛУ можно получать с помощью описанных выше
формирователей переноса. При этом многоразрядные АЛУ име-
ют структуру, аналогичную показанной на рис. 7.2,6, где вместо
сумматора включаются четырехразрядные секции АЛУ. Выбор
выполняемой операции определяется комбинацией сигналов на
управляющих входах Ма, М\,..., Мт-\, число которых ffi=log2.Vo,
где Na — общее число операций.
Для примера в табл. 7.1 приведен типовой набор из 16 логи-
ческих (Ел) и 16 арифметических операций (Еа) над операндами
А и В, выполняемый серийно выпускаемыми микросхемами АЛУ.
При выполнении арифметических операций учитывается значе-
ние переноса Со, поступающего в младший разряд АЛУ. Тип вы-
полняемой операции (логическая или арифметическая) задается
значением управляющего сигнала Afo. Остальные управляющие
сигналы (АГ1—Af<) определяют выбор одной из 16 возможных
операций. Отметим, что в набор арифметических операций входят
перевод операнда А в дополнительный код (операция Е3а прн
значении Со = О) и удвоение — умножение операнда А на два
(операция Еа1 = при значении СТ = 0), т. е. сдвиг Л на один разряд
влево. Таким образом, при использовании таких АЛУ достаточ-
но просто реализуются практически любые арифметические и ло-
гические преобразования информации.
С целью упрощения АЛУ арифметические операции Еа реали-
зуются на базе логических функций Е., в соответствии с выраже-
нием
Ea(=Eai ^-С^Ел.ФС,-, (7.7)
где Ea,=f(A„ Bt, С^, Fxi=f(Ai, Bt) — арифметические и логиче-
276
Таблица 7.1
Набор операций АЛУ и соответствующих мм вспомогательных функций
л<, м, Логические операции (Мо-=1) Арифметические операции G- p'i
0 0 1 1 Г°Л = О Г°.= 1+С„ 0 I
1 0 I I F'a=AB Га = ИВ)+ 1 +Со АВ 1
0 1 1 1 F\=AB /г2а= (АВ) + 1 +С0 АВ I
1 1 1 1 F\i=A =А+1 4- Со А I
0 0 1 0 F‘^=aB F*l=(AVB) + Ca 0 АуВ
1 0 1 0 F^=B = (Л VВ) +Л/?4- Cq АВ AVB
0 1 1 0 F6B=A®B F\=A + B + Ca АВ АуВ
1 1 1 0 F\ = A\/B Я.= (АуВ)+А+С0 А АуВ
0 0 0 1 Рлу=А\/В Г8а= (A VB)+С0 0 AVB
1 0 0 1 F^=A~B л —А +В + С0 АВ АуВ
0 1 0 1 F".-, = B r°.= (AvB) + (AB) + Co АВ АуВ
1 I 0 1 F"„=AyB P'.= (AVB)+A + C0 А АуВ
0 0 0 0 Г2л=Д r12a=A + Co 0 А
1 0 0 0 Г3Л = А\/В Г\ = А+(АВ).+С0 АВ А
0 1 0 0 F‘S=AB F14, =А + (АВ) + Со АВ А
1 1 0 0 Г’., = 1 Г6.=А+А + С0 А А
ские функции, выполняемые иад t’-ми разрядами; С, — арифмети-
ческий перенос из предыдущего разряда. Так как наиболее часто
выполняемой арифметической операцией является сложение, тс
структура АЛУ проектируется таким образом, чтобы реализовать
эту операцию с наибольшим быстродействием при минимальном
числе логических элементов. Поэтому в АЛУ используются уско-
ренные методы формирования переноса, для чего в каждом раз-
ряде образуются вспомогательные функции Р\ и G',-, которые при
выполнении арифметического сложения определяются выражени-
ем (7.1): P\ = Pit G'i = Gt. Вид функций Р',, Bit Mi, ...
..., Mm_|) зависит от комбинации управляющих сигналов, т. е. от
выполняемой арифметической операции. Например, для каждой
из арифметических операций АЛУ, приведенных в табл. 7.1, име-
ется соответствующий набор функций Р\, G'i, данный в этой таб-
лице.
Общая структура АЛУ имеет вид, показанный на рис. 7.3,а.
Для каждого разряда имеются схемы формирования логических
Функций (СФЛФ) и вспомогательных функций (СФВФ). Схема
формирования переноса (СФП) при выполнении арифметических
операций (,Мо=О) обеспечивает ускоренное образование пе-
реноса С( для всех разрядов АЛУ. При выполнении логических
операций (Af0= 1) все переносы С, = 0. Можно образовать логи-
ческие функции Гл,- из P'i, G'i в соответствии с выражением
Гл(=Р',©0\ = Р'(оз G'i=P'Gi=P'i+G'i. (7.8)
277
Рис. 7.3. Структуры АЛУ с параллельным (а) и последовательным (б) формж*
рованием вспомогательных н логический функций
Прн этом структура АЛУ упрощается и имеет вид, показанный
на рнс. 7.3,6, где СФЛФ представляет собой схемы, реализующие
согласно (7.8) функцию Исключающее ИЛИ или Запрет. Ком-
бинационные схемы, входящие в состав АЛУ (СФЛФ, СФВФ,
СФП), проектируются с помощью методов, изложенных в § 3.1.
Рис. 7.4. Логическая схема четырехразрядного АЛУ
578
Для реализации четырехразрядного
АЛУ требуется около 70 элементов
14—НЕ либо ИЛИ—НЕ.
Для примера на рис. 7.4 пока-
зана схема четырехразрядного
АЛУ, выполняющего набор опера-
ций, данный в табл. 7.1. Схема со-
ответствует структуре на рис. 7.3,6
и удобна для реализации на базе
элементов ТТЛ. В качестве СФЛФ,
реализующих функцию Запрет (ин-
версия импликации), используются
транзисторные ключи (см. рис.
2.9,е), выполняющие операцию Им-
пликация с последующим инверто-
ром. АЛУ, которые имеют рабочие
регистры (РР) для хранения посту-
пающих для обработки операндов,
называются регистровыми АЛУ
Рис. 7.5. Структура регистро-
вого АЛУ
(рис. 7.5). При проведении вычислений результат предыдущей опе-
рации часто служит операндом для следующей операции. Поэтому
в ряде случаев одни из РР используется для накопления результа-
тов операций АЛУ и называется аккумулятором (А). На рис. 7.5
штриховыми линиями показано включение одного из РР в качест-
ве аккумулятора. При этом иа входе аккумулятора включают мно-
горазрядный мультиплексор «из 2 в 1>, который в зависимости от
управляющего сигнала пропускает число, поступающее с внешне-
го входа А или выхода АЛУ.
Помимо арифметических и логических операций АЛУ часто
выполняет сдвиг двоичных чисел влево или вправо. Для реали-
зации сдвигов обычно используется сдвигатель-мультиплексор
(СД), включенный на выходе АЛУ (см. рис. 7.5) или входе ак-
кумулятора. При поступлении внешних управляющих сигналов
СД осуществляет сдвиг результата операции или операнда вле-
во или вправо иа один разряд. Сдвиг на несколько разрядов мож-
но выполнить последовательно за несколько тактов (микроопе-
раций сдвига). Управление выполняемыми функциями произво-
дится с помощью сигналов Qi—Qt, поступающих от устройства
управления.
7.3. УМНОЖИТЕЛИ
Умножение является одной из наиболее распространенных опе-
раций, выполняемых в современных цифровых системах. Во мно-
гих случаях умножение производится путем последовательного
выполнения операций сложения и сдвига в течение п тактов мя-
шинного времени, где п — разрядность операндов (см. § 1.2).
днако время умножения при етом оказывается весьма значи-
179
тельным, что является недопустимым для ряда применений. По-
этому разработаны различные варианты быстродействующих од-
иотактиых умножителей, которые выпускаются в виде отдельных
микросхем либо входят в состав БИС в качестве операционных
узлов.
Существуют различные типы однотактных умножителей. На-
иболее распространенными являются матричные умножители с
однородной структурой. В качестве примера на рис. 7.6 приведе-
на схема «-разрядного матричного умножителя, реализующего
слгорптл частичных произведений. В данном умножителе матри-
ца элементов И одновременно формирует разряды всех частичных
Рис 7.6. Схема матричного умножителя, реализующего алгоритм частичных про*
наведений
280
произведений, которые затем складываются с помощью матрицы
одноразрядных сумматоров. Каждая строка одноразрядных сум-
маторов преобразует три входных слагаемых в два выходных. По-
учаемые на выходе матрицы сумматоров два числа называю! :с
двухрядным кодом произведения. Произведение формируется пу-
тем сложения этого кода с помощью n-разрядного сумматора .
ускоренным переносом, включаемого на выходе умножителя.
Топологически матрицы одноразрядных сумматоров и элемен-
тов И совмещены в единую матрицу, каждая ячейка которой с_>-
держит одноразрядный сумматор с подключенным к одному из
его входов элементом И. Высокая однородность структуры тако-
го умножителя упрощает его топологическое проектирование и
уменьшает занимаемую на кристалле площадь. Для повышен..л
быстродействия матричных умножителей применяются алгоритмы,
позволяющие одновременно формировать частичные произведе-
ния множимого на несколько разрядов множителя. Это уменья
ет число генерируемых частичных произведений и, следовательно,
сокращает число каскадов одноразрядных сумматоров, необходи-
мых для формирования двухразрядного кода произведения.
Одним из наиболее эффективных алгоритмов матричного ум-
ножения является модифицированный алгоритм Бута. Процесс
умножения двух восьмиразрядных чисел с помощью данного ал-
горитма иллюстрируется на рис. 1.1,а. При этом формируются час-
тичные произведения множимого А на двухразрядные группы мно-
жителя В— (bnbn-i... &]&о) в соответствии с выражением
Ri=A(—bi+^+bi+bi-^, t=0, 2, 4,..., п. (7.9)
При (=0 значение предыдущего разряда i = й., = 0. Возмож-
ные значения частичных произведений для различных значений
разрядов множителя приведены в табл. 7.2. Частичные произве-
дения R,- в соответствии с их знаком представляются и сумми-
руются в дополнительном коде. Их суммирование осуществляет-
ся с по.мошью матрицы одноразрядных сумматоров и сумматор'
двухрядного кода произведения, как в умножителе на рис. 7.6.
В качестве примера выполним умножение чисел Л =п-;а;а..а0 =
^'0И .ч B=b:, !>zb,h , = 1001. Для (=0 имеем b i,7>-i = 010 и в
соответствии с табл. 7.2. 7?о=Л = 1О11. Для (=2 значение &.".Ь2Ь,=
— 100 и R2=—A-2i+I — —1011000. В дополнительном коде Rz —
Таб.игп 7.2
Частичные произведения для модифицированного алгоритма Бута
-Ji+' bi ь.+г ь‘~1 Ri
S
0 0 0 0 1 0 0 -24
0 0 1 А 1 0 1 —А
0 1 0 А 1 1 0 —А
и - __ 1 1 +2А 1 1 1 0
281
Рис, 7.7 Матрич-
ный умножитель,
реализующий ал-
горитм Бута
2а 2Л 2fJ 2п 2п 2*° ?9 2* Z7 26 2* 2J 2* 2*
весовые
нозффцциенты
й7 as a* вз аг oj ао
67 6s $5 6^ 6j 6г Si 6д
Множимое А
Множитель В
"09 "09 "09 "ОЗ "09 "09 "09 "ов "07 "Об "05 "ОЬ "03 "02 "01 "00 - Яр
"/9 "79 "f9 "t3 ">9 "78 "77 ">6 "75 "7Ь "7J "72 "77 "ю - Я,
"29 "29 "29 "28 "27 "26 "25 "2k "23 "22 "27 "20 - В2
"39 "38 "37 "30 "35 "3k "33 "32 "37 "30 -ffj
"k? "k6 "65 "kk "k3 "k2 "kl "kO - Яф
Частичные
произведена»
У/5 Sjj S12 Sit Sm Sg
$8 Sj $s 5i Sj
3*2 5» S(f
Произведение S*AB
a)
--10101000. Для i=4 b5b4b3=001 и ^4=4-2'= 10110000. Все ос-
тальные частичные произведения равны 0. В результате сумми-
рования получаем произведение:
00001011 : J?o
+ 10101000 : Rj
+ 10110000 : Rt
01100011 : Р=АхВ
‘ Структура восьмиразрядного умножителя, реализующего ал-
горитм Бута, показана на рис. 7.7,6. Каждая ячейка матрицы
содержит одноразрядный сумматор и схему, формирующую раз-
ряд частичного произведения согласно выражению (7.9). Если по-
лученное значение Ri положительно (см. табл. 7.2), то оно по-
ступает на входы одноразрядных сумматоров без изменений. Ес-
ли же частичное произведение отрицательно, то перед поступле-
нием в сумматор оно инвертируется, а в младший разряд сумма-
тора поступает сигнал переноса Со = 1. Так осуществляются пред-
ставление и суммирование частичных произведений в дополни-
тельном коде. Реализация алгоритма Бута позволяет почти в 2
раза сокращать число каскадов одноразрядных сумматоров в схе-
ме сложения частичных произведений, соответственно уменьшая
время умножения.
7.4. РЕГИСТРОВЫЕ БЛОКИ
Для промежуточного хранения операндов и результатов опе-
раций в цифровых системах широко используются регистровые
блоки, играющие роль сверхоперативных ЗУ. При этом каждый
регистр служит в качестве ячейки памяти, хранящей многораз-
рядное число. Как и в обычных ОЗУ, в таких блоках может быть
реализована произвольная или последовательная выборка реги-
стров.
На рис. 7.8 показана типовая структура регистрового блока1
с произвольной выборкой, который состоит из т п-разрядных ре-
гистров, т. е. служит для хранения т двоичных «-разрядных чи-
сел. В режиме записи «-разрядное число D поступает на входы
зсех регистров. Однако запись производится только в один из
них, выбор которого осуществляется в соответствии с поступаю-
щим адресом (Ло... Лл_1), где b^Igim. В случае b = lg2m исполь-
зуется полный дешифратор, на одном из выходов которого уста-
иав.тпвяется сигнал выборки У,= 1. При этом сигнал разрешения
записи Р3~\ поступает на выбранный регистр, в который зано-
сится число D. Регистры обычно реализуются на О-трпггерах.
с-сли используются D-триггеры, синхронизируемые уровнем, тс
сигнал РЗ подается непосредственно на вход синхронизации С,
Разрешая или запрещая запись числа в регистр. Если синхрони-
Тякие блоки часто называются регистровыми файлами.
283
зация выполняется фронтом, то синхросигнал подается на от-
дельный вход синхронизации С (штриховые линии на рис. 7.8).
В режиме считывания адрес Во... Вл-i выбираемого регистра по-
ступает на входы многоразрядного мультиплексора, на выходах
которого устанавливается н-разрядное число Q, считанное с вы-
ходов этого регистра. Буферный каскад (БК) с тремя состояни-
ями (см. § 2.3) при поступлении сигнала разрешения считывания
РС=\ передает считанное число на выход блока. Если считыва-
ние запрещено (ВС=0), то выходы блока отключаются от на-
грузки (устанавливаются в состояние с высоким сопротивлением).
В цифровых системах такие ФБ используются для промежу-
точного хранения информации и называются регистровыми или
«блокнотными» ЗУ. Объем памяти этих ЗУ обычно составляет
десятки .ч сотни бит. Время выборки числа зависит от элементной
базы и имеет типовые значения от единиц наносекунд (для ми-
кросхем ЭСЛ) до десятков наносекунд (для микросхем ТТЛ,
КМДПТЛ), что существенно меньше, чем для микросхем памя-
ти большой емкости (см. гл. 6).
Регистровые блоки с последовательной выборкой реализуют-
ся на сдвиговых регистрах статического или динамического типа.
Пример такого блока дан на рис. 7.9,а. Число регистров равно
разрядности чисел п, а число разрядов в регистрах—числу хра-
нимых чисел т. При разрешении записи (Р3=1) число D со
входов блока при поступлении соответствующего фронта синхро-
сигнала С заносится в первые разряды регистров. При поступле-
нии следующего синхроимпульса это число сдвигается на один
ратряд к выходам блока, а в первые разряды вводится очеред-
ное число. Так введенное число появится на выходе через т пе-
риодов синхросигнала С. При РЗ=0 ввод нового числа запре-
щен, а в первые разряды регистров переписывается число из их
284
Pi’c 7.9. Регистровые блоки с последовательной выборкой
последних разрядов. Таким образом введенные числа будут хра-
ниться, циркулируя в сдвиговых регистрах. Считывание опреде-
ленного числа производится, когда оно поступает в последние
разряды регистров. При этом подается сигнал разрешения счи-
тывания РС—1 и число с выходов Q-триггеров в последних раз-
рядах через буферные каскады (БК) поступает на выходы блока.
При запрещении считывания (РС=0) выходы БК переходят в
вы.окоомное состояние, отключая блок от нагрузки.
При использовании динамических элементов и триггеров при-
меняется двухфазная или четырехфазная синхронизация. Так как
эти триггеры занимают в несколько раз меньшую площадь, чем
статические, то блоки на динамических регистрах имеют больший
объем памяти — до единиц кбит и более.
Одной из разновидностей регистровых ЗУ с последовательной
выборкой является стековое ЗУ (рнс. 7.9,6). В этом ЗУ исполь-
зуются реверсивные регистры (см. § 5.2), которые при поступле-
нии синхросигналов С сдвигают записанные числа вправо пли
влево в зависимости от значения сигнала загрузки-выгрузки (ЗВ).
При разрешении работы стека (сигнал РР—1) внешние синхро-
сигналы С поступают иа регистры. Б режиме загрузки стека на
лок подается сигнал ЗВ = 0, при котором регистры принимают
285
в первые разряды поступившее иа вход число Do... Dn-:, а зате^
последовательно сдвигают его вправо — на один разряд за каж«
дый период синхросигналов. Буферный каскад БК при этом на»
ходится в отключенном (высокоомном) состоянии. В режиме вц.
грузки стека (сигнал ЗВ=1) введенные числа сдвигаются влево,
на один разряд при поступлении каждого очередного сннхрисщч
нала С и последовательно выводятся из стека с выходов Qo... Qn~^
первых разрядов регистров через БК, который при этом откры-
вается. В результате число, принятое в стек последним, будет
выведено из него первым. Поэтому такое ЗУ называется стеком
типа «последний пришел — первый ушел» (LIFO: LAST IN —
FIRST OUT).
Отметим, что регистровое ЗУ иа рис. 7.6,а также иногда на-
зывают стеком типа «очередь» или «первый пришел — первы*
ушел» (FIFO: FIRST IN—FIRST OUT).
7.5. ПОСЛЕДОВАТЕЛЬНОСТНЫЕ
ФУНКЦИОНАЛЬНЫЕ БЛОКИ
В состав цифровых систем входят различные типы последо-
вательных ФБ, выполняющих различные процедуры обработки
информации и управления этим процессом. Эти блоки имеют та-
кую же структуру (см. рис. 5.1,а), как функциональные узлы, ре-
ализующие относительно простые процедуры хранения, счета нли1
генерации кодов (см. гл. 5), однако выполняют существенно бо-
лее разнообразные и сложные функции. Поэтому при нх разра-
ботке используются специальные методы проектирования и спо-
собы реализации, обеспечивающие улучшение технических харак-
теристик ФБ. При схемотехническом проектировании ФБ выпол-
няется последовательность этапов, которую рассмотрим на при-
мере разработки логической схемы числового анализатора. Назо-
вем так ФБ, анализирующий информацию, последовательно по-
ступающую на вход X, и вырабатывающий выходной сигнал Q=>
= 1 после приема четырех бит информации, если поступившее
двоичное число Х=х3х2х1хо^: 1010, где xf — значение очередного
бита. Такие ФБ используются, например, для анализа поступаю-
щих данных в измерительной технике (фиксации чисел, больших
10) или в телеметрической аппаратуре для контроля правильно-
сти последовательной (побитовой) передачи двоично-десязпчных
чисел, значение которых не может превышать 1001, т. е. 9 (см.
§ 1-1).
1. Составление графа переходов или таблицы состояний, про-
изводится так, как описано в § 5.1. Исходный граф переходов
анализатора показан на рис. 7.10,а, где для каждого состояния
даны значения Q (в кружке), а стрелками показаны переходы
при поступлении сигналов Х==х(. Перед приемом очередных че-
тырех битов информации (х3, х,. х,, х0) анализатор может нахо-
диться в состоянии So, когда Q=0, или Si, когда <2=1 (преды-
дущее число Х^ЮЮ). При поступлении на вход X определен-
286
ООО 0 л 0 0 л & 0 0 А А 7 0 0 ъ 4
001 0 0 0 0 1 V V V ZJ 0 V 1 А ! V 0
он Л X X 7 X X X 7 X X X 1 X X X Q
010 X X X X X X X X X X X X X X X X
но X X X X X X X X X X X X X X X X
W X X X 7 X X X 1 X X X 7 X X X 0
Ю1 0 0 0 О t V V 1 0 0 7 7 Л f t 0
юо 0 А 0 0 й А 0 0 & Л V 0 0 7 А
6)
LL ЛЕ
1,1
X X X 1
X П7 X X
X [Z X X
X X X 1
ш 1 £
Рис, 7,10, Проектирование анализатора:
*"" сходный граф переходов; 6 — сояращенвый граф переходов; в — карты функций
1ереходов внутренних переменных; а —нарты Карпо входных функций D-трнггероа
287
йоРб зйачеййя & диализатор переходит в одно из состояний S,
53, S4 или Sf, при которых Q=0. После приема всех четырех би;
х3, xj, Xi, х0 устанавливается состояние So или Si, при котором вы
ходкой сигнал Q=0 или 1 указывает, выполняется ли услоэщ
хахаХ1Хо>1010. Функционирование анализатора можно опр-где.
лить также соответствующей таблицей состояний1 * * (табл. 7.3).
2. Сокращение числа состояний S производится с целью уи^нь.
шение m — числа ЭП, необходимых для реализации проектору,
емого ФБ, так как m^logaS (см. § 5.1). Сокращение осу.
ществляется путем объединения (совмещения)
состояний, которые имеют одинаковую последи,
вательиость состояний, следующих за совмеща-
емыми. Так, на графе переходов (см. рис. 7.10,а) можно совме-
стить состояния Si», Sis, Sis, Sn, а также Su, Sis, Sis, Sis; S6, S5;
S7, Sio; S8, Sn; S2, S4; S3, Se. В результате получаем граф с умень-
шенным числом состояний (9 вместо 20), определяющий фуннци.
оннрование ФБ в соответствии с исходным заданием, для реали-
зации которого требуется четыре ЭП (вместо пяти). Совмещение
состояний с помощью табл. 7.3 производится путем объединения
идентичных строк. В варианте 1 (см. табл. 7.3) путем совмеще-
ния строк S12, Si3, Sie, Si? и Si4, Sis, Sis, S|9 получены строки
(состояния) S'i2 н S'I4. Последующие процедуры совмещения строк
Se, Se; S7, Sio; S3, 5ц, а затем S2, S4; S3, Ss дают строки (состоя-
ния) S'e, S'r, S'e и S4, S's. Полученная таблица состояний (вари-
ант 3) соответствует графу переходов на рис. 7.10,6.
3. Кодировка состояний выполняется с учетом правил, реко-
мендованных в § 5.1. Еще одно правило кодировки, обеспечива-
ющее упрощение схемы ФБ, состоит в том, чтобы для кодиро-
вания состояния с большим числом связей с пре-
дыдущими состояниями (больше входных стре-
лок-переходов) использовать код с большим чис-
лом 0. Так, для графа на рис. 7.10,6 наибольшее число входных
связей (по 3) имеют состояния S'i2, S'14, наименьшее (по 1) — со-
стояния So, Sb S'e. Одновременно выполнить все три правила ] та-
ется лишь для некоторых типов ФБ. Поэтому на практике t ле-
дует рассмотреть несколько вариантов кодирования, по возмож-
ности удовлетворяющих этим правилам, и сравнить характеристи-
ки ФБ, реализующих тот или иной вариант, с целью выбора схе-
мы с наилучшими параметрами.
Для кодировки состояний графа на рис. 7.10,6 требуется че-
тырехразрядных код У1=(/з(/гУ1(/о. Принятые варианты кодиров-
ки состояний указаны в соответствующих кружках (в знаменпе-
ле) и табл. 7.3 (вариант 3). При такой кодировке Q=y>. После-
дующие этапы синтеза логической схемы синхронного ФБ, реали-
зующего полученный граф переходов или таблицу состояний, В 'Л-
1 Данная таблица аналогична таблицам состояний в гл. 5, но вместо ко"’9
состояний У, указаны их обозначения S,, так как кодировка (этап 3) еш* |,е
проведена.
288
востыо аналогичны описанных в § 5.1 этапам проектирования по-
следовательностных узлов. На рис. 7.10,в приведены таблицы
Функций переходов ЭП, на выходах которых реализуются внут-
ренние переменные yit yt, yi, у<>. Клетки, соответствующие неис-
°льзуемым состояниям, отмечены крестиком. В качестве ЭП ис-
10-66 2ЯЧ
290
пользуем синхронизируемые фронтом D-триггеры. С помощью сло-
варя переходов (см. табл. 5.2) составляем карты Карно для функ-
ций входов триггеров (рис. 7.10,г), минимизируя которые получаем
Do=У г 01V 02»i0oV Ху а до; о»=у 100 V0201 Vo V ХугУо',
Di=Xyo Х/УгУаХ/у^У», Dz=yayiya.
Соответствующая логическая схема анализатора показана на
рис. 7.11,о. На этой схеме штриховыми линиями показано вклю-
чение элементов, обеспечивающих начальную установку и запуск
анализатора. При Я = 1 анализатор устанавливается в начальное
состояние S'io (узу2у1уо=0000). Запуск анализатора производит-
ся сигналом 1?=0. В течение первого периода синхронизации прн
любом значении X (стартовый бит) схема переходит в состояние
So и далее анализирует последующие биты, вырабатывая сигнал
Q за каждые четыре периода. Временные диаграммы анализатора
приведены на рис. 7.11,6.
Если анализатор под влиянием помех или неисправностей в
схеме попадет в одно из неиспользуемых состояний, то происхо-
дит нарушение его функционирования (сбой). Для контроля сбо-
ев используется специальная схема (СК), которая вырабатывает
сигнал ошибки ER=l при установке одного из семи неиспользу-
емых внутренних состояний: У4=1000, 1001, 1010, 1011, 1100, 1101,
1111. Для этого СК должна выполнять функцию £Д=У3(У2\/
V^iV^o). При появлении сигнала ER=1 анализатор должен
отключаться сигналом /?=1, а затем запускаться повторно.
Для сокращения числа состояний удобно использовать таблицу совме-
стимости, определяющую различные варианты совмещения состояний. На рис.
7.12,а дана таблица совместимости для ФБ, функционирование которого зада-
но в табл. 7.4. В этой треугольной таблице крестиками отмечены клетки, соот-
ветствующие двум несовместимым состояниям S{, Sj, указанным по горизон-
тальной и вертикальной осям, которые имеют различные значения Q. Если
состояния S(, S; совместимы при условии совместимости каких-либо других
пар, то эти пары указываются в клетках. Такие пары S<t Sj называются
условно совместимыми. Клетки, соответствующие безусловно совместимым па-
рам, оставляем пустыми (состояния Si, S« в табл. 7.4). Затем проверяем вы-
полнение условий совместимости. Если хотя бы одно нз указанных в клетке
условий не выполняется (соответствует несовместимым состояниям), то соот-
Таблица 7.4
Таблица состояний ФБ (рис. 7.18)
Состояния Xi X, X. «
•$8 ft _ S. СоИСоСоСоСо СИ А и и и СоСоСоСоСоСО S. 5, S, Si С0С0С0С0С0СО • » • • •“ 1
10*
291
Рис. 7.12. Таблица совместимости (а), граф переходов (б) и временные диаг-
раммы функционального блока (табл. 7.4).
ветствующие состояния также совместимы и клетка отмечается штриховым
крестом (рис. 7.12,а). После проверки всех условий оставшиеся неперечеркну-
тыми клетки указывают вам все вопарио совместимые состояния: Si—S3,
—Se, S3—Sr,, Si—Sa.
Для определения различных вариантов совмещения состояний использугт-
ся следующая процедура. В таблице совместимости выбирают самый правый
столбец, имеющий клетки без крестов, и выписывают соответствующие пары
(Si, Sj) совместимых состояний (столбец S,=Se на рис. 7.12,а, состояния
(Se, S3)). Для следующего столбца S'{ с совместимыми состояниями опре-
деляем соответствующие клеткам без крестов значения S'j. Если S'j^Si, Sj,
уже имеющимся в списке совместимых, то в список добавляются совместимые
пары (S't, S';). Для рассматриваемого примера (рис. 7.12,а) для столбца
S'i=Sj имеем совместимую пару S'i, S'j=Sa, Se. Так как (5'1=5»)^
ф (Si=Se), (Sj=Ss), то получаем список совместимых nap {(Se, Ss), (S3, Se)}-
Для следующего столбца S"(=Si имеются две совместимые пары (S"(, 3"Д =
= (Si, Зе) и (Si, За). Для этих пар S"3=Sj, Se совпадют со значениями
S',=»Si, S'j=Se одной из пар списка. Таким образом, состояния Si, Sa, 5»,
входящие в эти три пары, оказываются попарно совместимы. Поэтому их можно
совместить в одно (Si, Sa, Se). Состояние S2 не совмещается с каким-либо
другим. Таким образом, полученный в результате совмещения список состояний
имеет вид {(Si, Sa, Se), (Se, S5), S3}. Соответствующий граф переходов по-
казан на рис. 7.12,6.
На рис. 7.12,в приведены временные диаграммы, иллюстрирующие рабонУ
ФБ в соответствии с графом на рис. 7.12,6. В качестве входного сигнала
используется двухразрядный код, принимающий значения Хе“00, Xi=01, XJ=
292
= 10 Хз=П. При поступлении Хо блок сохраняет постоянные значения Qi (в
состоянии S':) или (в состоянии S'c). При сигнале X, значение выходного
сигнала изменяется: и Qi-^Qz — в каждом периоде синхронизации.
Если сигнал Л': поступает, когда ФБ находится в состоянии S'i, то его со-
стояние далее не изменяется. В противном случае ФБ в каждом периоде пере-
солят из состояния S2 в S'c и обратно с соответствующим изменением Q.
Прн поступлении Хз блок сохраняет установленное состояние S'f, S2 или S'*.
Таким образом, рассмотренный ФБ работает как генератор сигналов (им-
пульсов), управляемый кодом на входе X. Такие ФБ могут использоваться
также в качестве схем управления (контроллеров), управляющих работой
какого-либо устройства с помощью сигнала Q. Входные сигналы X могут
поступать с пульта управления, определяя режим функционирования устрой-
ства. или от датчиков, определяющих результат его работы. Такие сигналы
обратной связи могут включать или выключать устройство, менять режим его
функционирования в зависимости от полученных результатов, фиксируемых
соответствующими датчиками.
Используя описанную методику проектирования, можно вы-
полнить схемотехническую разработку различных операционных
и управляющих ФБ, входящих в состав цифровых систем. Выход-
ным сигналом Q таких блоков может быть многоразрядное дво-
ичное число, принимающее различные значения в зависимости от
состояния ФБ. Формируемые на выходе ФБ числа Q могут ис-
пользоваться как микрокоманды, управляющие работой других
устройств и блоков системы. Необходимые значения Q=f(Y)
реализуются с помощью выходной комбинационной схемы (ВКС),
подключаемой к выходам ЭП (см. рис. 5.1).
На практике некоторые состояния и значения Q при опреде-
ленных входных сигналах X могут быть неопределенными (неис-
пользуемыми). При этом в соответствующих клетках таблицы со-
стояний ставятся прочерки. При объединении строк прочерк за-
мещается значением 5,- или Q, из другой строки. Оставшиеся про-
черки при проектировании схемы ФБ доопределяются в соответ-
ствующих картах Карно для получения наиболее простых функ-
ций входов.
Описанную в данном параграфе методику проектирования син-
хронных ФБ можно использовать и для разработки асинхронных
устройств. В качестве ЭП в таких устройствах используются асин-
хронные ^S-триггеры, т. е. бистабильные ячейки (см. § 4.1). Ко-
тировка состояний при проектировании асинхронных ФБ долж-
на выполняться так, чтобы исключить опасные состязания (см.
§ 4.2). Для этого необходимо выполнять следующее правило:
при переходе из одного состояния в другое дол-
жна меняться только одна внутренняя перемен,
и а я. Если данное правило не удается выполнить, то вводятся
Дополнительные (промежуточные) состояния и осуществляется
избыточная кодировка с увеличением числа внутренних перемен-
ных. Число используемых ЭП и соответственно сложность ФБ
при этом возрастают.
293
В качестве УКС в последовательностных ФБ могут применять-
ся ПЛМ (см. § 3.5). Используя ПЛМ п регистр хранения в ка-
честве ЭП, можно построить последовательностные устройства,
выполняющие различные функции управления и обработки ин-
формации. В настоящее время выпускаются БИС, программиру-
емые для реализации таких функций. Эти БИС (рис. 7.13) содер-
жат ПЛМ, к каждому выходу которой подключен синхронизиру-
емый фронтом .D-триггер. Мультиплексор MUX1 выбирает сиг-
нал со входа Dj или выхода у,- триггера и подает их на выход
DIOi микросхемы через буферный каскад (БК) с тремя состоя-
ниями. Управление состоянием БК и асинхронный сброс триггера
Ri производятся выходными сигналами ПЛМ. Второй мультиплек-
сор MUX2 позволяет подавать на вход ПЛМ сигнал yt либо DIO,,
если этот вывод используется в качестве входа.
Подача сигналов Mi и Л12 (0 или 1) на адресные входы муль-
типлексоров программируется, чтобы обеспечить необходимый ре-
жим работы микросхемы. Таким образом можно запрограммиро-
вать работу ФБ в качестве комбинационной схемы (сигнал Df
поступает на выход DIOi), комбинационной схемы с регистром
хранения результата (обратная связь с выхода у, не использу-
ется), последовательностной схемы с обратной связью. При ра-
боте в режиме последовательностного устройства ПЛМ програм-
мируется так, чтобы на ее выходах реализовались функции вхо-
дов Di соответствующих ЭП. При использовании DIOi в качестве
входа ПЛМ программируется так, чтобы ее выходной сигнал £<
отключал БК. Логический выход Dt при этом не используется.
Программирование таких БИС осуществляется фотошабло-
нами или электрическими сигналами, как и для ПЗУ (§ 6.5). Ис-
пользование репрограммпруемых ПЛМ с электрическим или уль-
трафиолетовым стиранием позволяет изменять функции, выпол-
няемые микросхемой. Выпускаемые БИС такого типа имеют до
десяти ЭП и могут реализовать функции сложных последова-
тельностных ФБ с числом состояний до 1024.
Рнс. 7 13 Последовательностный функциональный блок на базе ПЛМ
294
7.6. МИКРОПРОГРАММНЫЕ КОНТРОЛЛЕРЫ
Как указано в § 7.5, последовательностные ФБ могут выпол-
нять в цифровых системах функции контроллеров. Если задан
закон функционирования контроллера в виде графа переходов
или таблицы состояний, то его проектирование выполняем по
описанной выше методике (см. § 7.5). Функционирование кон-
троллера должно обеспечить выполнение заданного алгоритма уп-
равления. Рассмотрим методику получения закона функциониро-
вания контроллера по заданному алгоритму управления.
Наиболее наглядной формой представления алгоритма управ-
ления является граф-схема алгоритма (ГСА), которая представ-
ляет собой ориентированный связанный граф, имеющий одну на-
чальную и одну конечную вершины и произвольное количество
операторных и условных вершин (рис. 7.14,а,б). Операторные вер-
шины представляют микрооперации, последовательное выполне-
ние которых обеспечивает определенную процедуру обработки
информации в управляемых коитроллером операционных уст-
f)
^нс. 7.14. Содержательная (а) н формальная (б) граф-схема алгоритма конт-
роллера в его граф переходов (в)
296
ройствах или отдельных его ФБ. Условные вершины представля-
ют процедуры проверки определенных условий, в зависимости от
выполнения которых реализуется та или иная последователь-
ность микроопераций.
Необходимо отметить, что выход операторной вершины может
соединяться с ее входом только через промежуточные условные
вершины. В противном случае в работе системы произойдет «за-
цикливание»—бесконечное повторение одних и тех же процедур
обработки без получения конечного результата. При соединении
одного из выходов условной вершины с ее входом получаем воз-
вратные вершины. Такие вершины обеспечивают задержку даль-
нейшего процесса обработки информации до выполнения соответ-
ствующего условия.
При проектировании контроллеров сначала составляется со-
держательная ГСА, в вершинах которой указываются выполня-
емые микрооперации и проверяемые условия. На рис. 7.14,а про-
ведена содержательная ГСА для умножения двух «о-разрядных
операндов методом частичных произведений со старших разря-
дов (см. § 1.2). В качестве операционного устройства использу-
ются регистровое АЛУ (см. рис. 7.5) и реверсивный счетчик с
модулем счета Кс=«о- При этом АЛУ и регистр А (аккумуля-1
тор) должны иметь 2«о разрядов, а регистр В должен иметь zw
разрядов. Для исходного сдвига операнда В на п0 разрядов вы!
ходы регистра В подключаются к старшим разрядам входа В
АЛУ, а на младшие разряды этого входа подаются 0. В соответ!
ствии с выбранным алгоритмом умножения сначала в регистры
А и В принимаются операнды, а в счетчик заносится число nd
Затем в зависимости от значения младшего разряда ао числа
аккумуляторе выполняются микрооперации сложения со сдвигов
результата на один разряд вправо или только сдвиг (передача
операнда А через АЛУ без суммирования). Результат заносится
в аккумулятор, а содержимое счетчика л'=ио уменьшается па 1.
Данная процедура повторяется п0 раз, после чего в аккумулято-
ре образуется произведение АхВ, а в счетчике устанавливается
0. Последней микрооперацией является вывод произведения из
аккумулятора на выход W.
Для реализации данного алгоритма контроллер должен фор-
мировать микроприказы, управляющие отдельными узлами: gI —
прием данных в регистр A; q?— прием данных в регистр В; q3~
хранение данных в регистре В; д4— установка счетчика в состо-
яние п0; <7s — передача операнда А через АЛУ без суммирования;
qt, — суммирование операндов А и В; — сдвиг результата впра-
во; <?в — прием результата в регистр A; qs— декремент счетчика
(уменьшение содержимого иа 1); qio— передача результата без
сдвига. Если микроприказы (микрооперации) выполняются одно-
временно (в одном такте машинного времени), то они совмеща-
ются в одну микрокоманду. Если микроприказы должны выпол-
няться в различные такты времени (например, сначала запис!
результата, затем выполнение следующей микрооперации), то на
296
ГСА они помещаются в отдельные операторные вершины. Каж-
дой операторной вершине соответствует один такт машинного вре-
мени, в течение которого выполняются указанные для этой вер-
шины микрооперации. Во время этого такта контроллер должен
формировать соответствующую микрокоманду, обеспечивающую
выполнение указанных микроопераций.
Таким образом, для реализации умножения микроконтроллер
должен формировать микрокоманды
Qi=<7i<7a<73, Сз=<7з<7б<77<7в<7а, Q4=<76<7e<7io-
Сигналами условий служат: Х0=а0 — значение младшего раз-
ряда числа в аккумуляторе; Xt=Z — признак нуля, т. е. сигнал,
формируемый счетчиком в зависимости от его содержимого (Z=
= ], если содержимое равно О, Z=0, если ие равно 0).
После определения микрокоманд и сигналов условий выпол-
няется переход от содержательной к формальной ГСА (рис.
7.14,6). При этом начальная и конечная вершины отмечаются
символом Si, а все остальные операторные вершины — символа-
ми Sa, S3,..., S*.. Полученная формальная ГСА однозначно со-
ответствует графу переходов контроллера (рис. 7.14,в). При этом
условные вершины определяют значения входных сигналов X,
вызывающие переход из одного состояния в другое. Безусловные
переходы St-»-Si, Si-*-S2 выполняются при любых значениях X.
Соответствующая таблица состояний контроллера имеет вид
табл. 7.5.
На практике в алгоритм управления вносятся некоторые до-
полнения. Обычно вводится дополнительный сигнал запуска Хг,
прн поступлении которого начинается выполнение умножения,
т. е. переход Si-r*-S2 происходит при условии Х2 = 1 (или 0). На
выходе регистрового АЛУ (РАЛУ) включается БК, который от-
крывается в состоянии Ss (вывод результата) отдельным микро-
приказом <7н. Так как в состоянии Si БК отключает РАЛУ, то
контроллер при этом может формировать любые микроприказы
узлам РАЛУ. Во многих цифровых системах контроллер (УУ)
в состоянии Si (перед началом работы) выдает микроприказы
сброса в 0 всех регистров.
Используя методику, изложенную в § 7.5, по полученному
графу переходов или таблице состояний синтезируется схема
Таблица 7.5
Таблица состояний контроллера (рнс. 7.14)
Состояния х» 0
0 ! 0 1
СОСОСОСОСО S’ 1 1 && СОСО 1 1 СО со 1 co'cfco' СО 1 co-coV 1 Q<
контроллера'. При этом микрокоманды, соответствующие опре-
деленным состояниям контроллера, формируются с помощью
ВКС, подключенной к выходам ЭП (см. рис. 5.1,а), которая вы-
полняет функцию Q=j(Y). Различные методы преобразования
ГСА позволяют сократить количество операторных и условных
вершин [26]. В результате уменьшается сложность проектиру-
емого контроллера и улучшаются его характеристики.
Особенно удобно реализовать контроллеры на базе ПЛМ или
репрограммируемых ПЛМ (см. рис. 7.13). В этом случае разра-
ботчик, подавая соответствующие электрические сигналы, прог-
раммирует контроллер для реализации заданного алгоритма уп-
равления [30]. Программируя подключение ЭП с помощью муль-
типлексоров MUX.1, MUX2, можно обеспечить выполнение одной
частью ПЛМ функций УКС (формирование входных сигналов
Di для ЭП), а другой частью — функций ВКС (формирование
микрокоманд Qi на выходе микросхемы).
Формируемая контроллером микрокоманда Q представляет
собой двоичное число, отдельные разряды или группы разрядов
которого управляют работой различных узлов и блоков, т. е. яв-
ляются микроприказами. Обычно микрокоманда представляется
в виде совокупности полей, каждое из которых содержит микро-
приказ для отдельного ФБ или узла (рис. 7.15). Последователь-
ность формируемых контроллером микрокоманд образует микро-
программу. На рис. 7.15 показана микропрограмма умножения,
соответствующая рассмотренному алгоритму. Прочерками отме-
чены неопределенные значения мпкроприказов.
Для сложных цифровых систем, содержащих большое число
узлов и блоков, длина микрокоманды составляет десятки разря-
дов (до 100 и более). Для многих состояний часть микроирика-
зов оказываются неопределенными (рис. 7.15), и можно сокра-'
тить длину микрокоманд путем их шифрании (см. § 3.2), Одна-
ко в этом случае микрокоманды, поступающие на управляемые
узлы и блоки, необходимо дешифровать с помощью дополнитель-
ных комбинационных схем.
Можно спроектировать отдельные контроллеры для управле-
ния различными группами узлов и блоков цифровой системы.
При этом одни контроллеры в соответствии с поступающими сиг-
налами могут включать или выключать другие. Таким образом*
общее УУ такой системы представляет собой композицию нес-
кольких контроллеров. Данная организация управления повыша-
ет живучесть системы, которая при выходе из строя части кои-,
троллеров продолжает выполнять некоторые функции. ‘
Управляющие микропрограммы цифровых систем во многой
похожи на обычные программы (см. § 1.5). Их также можно за-<
1 Описанная в данном параграфе методика преобразования ГСА позволяет
получить кон।роллеры, функционирующие как автоматы Мура (см. § 5.1). Ме-
тодика преобразования ГСА, обеспечивающая реализацию автоматов Мили, опи-
сана в [26].
298
Регистр Рггвстр ' Счев-к
л В АЛУ Сдвиг чик 6Н
— — — — — Чп
Чг Чг — — Чч Чп
Че Чз 4s ч? Чз Чп
Че Чз 9s Ч? Че Чп
Че — 4s Чп Чп
Рнс. 7.15. Микропрограмма умноженвя
нести в ЗУ или ПЗУ и последовательно вызывать для управле-
ния работой системы. Можно запрограммировать для реализации
требуемой микропрограммы ПЛМ, входящую в состав контрол-
лера (см. рис. 7.13). Контроллеры, которые можно программиро-
вать для реализации заданных микропрограмм или наборов ми-
кропрограмм, называются микропрограммными.
В большинстве современных ЭВМ и микропроцессоров УУ
также представляет собой микропрограммный контроллер, вы-
рабатывающий определенный набор микропрограмм, записанных
в отдельную память — микропрограммное ЗУ (МПЗУ). Выбор
выполняемой микропрограммы определяется поступающей коман-
дой. Общая структура такого микропрограммного УУ показана
на рис. 7.16,а.
Поступающая команда заносится в регистр команд (РК) и
расшифровывается дешифратором (ДШК), который вырабаты-
вает командный код (КК), определяющий соответствующую ми-
кропрограмму. Выбор микропрограммы осуществляется схемой
формирования адреса микрокоманд (СФАМК). При поступле-
нии КК эта схема формирует адрес первой микрокоманды соот-
ветствующей микропрограммы. Микрокоманды (МК) хранятся в
ячейках МПЗУ и при поступлении соответствующего адреса вы-
бираются и заносятся в регистр микрокоманд (РМК). Кроме
МК в ячейке памяти хранится также адресный код (АК)> опре-
деляющий расположение следующей МК микропрограммы. АК
поступает на СФАМК и обеспечивает формирование адреса сле-
дующей МК. Если МК в микропрограмме размещены в последо-
вательно расположенных ячейках памяти, то для их адресации
часто используется микропрограммный счетчик' (МПС), в ко-
торый заносится адрес очередной выбираемой МК. После вы-
бора МК содержимое МПС увеличивается на 1. При поступле-
нии соответствующего АК содержимое счетчика выдается иа вы-
ход СФАМК в качестве адреса следующей МК, которая выбира-
1 Имеются структурные варианты микропрограммных УУ, в которых МПС
ие используется.
299
ется из соседней памяти МПЗУ. Если в микропрограмме реали-
зуются условные или безусловные переходы, то АК обеспечивает
формирование адреса МК, к которой выполняется переход. Внеш-
ние сигналы X могут изменять порядок следования МК. Напри-
мер, при выполнении условных переходов в микропрограмме один
из сигналов А, может определять условие перехода. В зависи-
мости от значения %! = () или 1 СФАМК формирует различные
адреса следующих МК, т. е. осуществляется ветвление микро-
программы.
В результате последовательного выбора микропрограммы иа
МПЗУ на выходе РМК образуется последовательность МК, ко-
торые поступают на остальные узлы и блоки системы, обеспечи-
вая выполнение очередной команды. Последняя МК микропро-
граммы содержит ЛК, который разрешает выполнение следую-
щей команды, поступившей в РК. Прн этом СФАМК принимает
новый КК и формирует адрес первой МК микропрограммы, обес-
печивающей выполнение этой команды. Такое УУ представляет
собой последовательностное устройство (см. рис. 5.1), в котором
СФАМК и МПЗУ выполняют функции УКС, а АК служит в ка-
честве внутренних переменных Y. Существуют различные вари-
анты реализации микропрограммных УУ. Если в качестве МПЗУ
использовать ПЗУ (см. § 7.5), то УУ будут обеспечивать выпол-
нение фиксированного набора микропрограмм, соответствующих
фиксированному набору выполняемых команд. Если используЧ
300 I
ется РПЗУ, то содержание микропрограмм и соответственно на-
бор выполняемых команд можно менять.
Часто используется вариант реализации МПУУ, в котором
вместо МПЗУ и СФАМК включается ПЛМ (рис. 7.16,6). ПЛМ
программируется так, чтобы при поступлении команды, АК и
чсловпй X на се выходе формировались определенная МК и но-
вый АК'. Полученный на выходе матрицы АК' заносится в ре-
гистр связи РС1 н в следующем такте синхронизации переписы-
вается в регистр РС2, обеспечивая формирование следующей
_МК. Поступающие значения условий X хранятся в регистре ус-
ловий 1 (РУ). Данное МПУУ содержит однородные блоки с ре-
гулярной (повторяющейся) структурой, поэтому при реализации
оно занимает меньшую площадь па кристалле.
Описанные структурные варианты УУ широко применяются
также для реализации различных микропрограммных контролле-
ров, обеспечивающих управление разнообразными приборами,
механизмами, технологическими установками, робототехнически-
ми комплексами и другими объектами.
7.7. РЕАЛИЗАЦИЯ ФУНКЦИОНАЛЬНЫХ
БЛОКОВ В ВИДЕ МАТРИЧНЫХ БИС
В современных цифровых системах используется широкая но-
менклатура разнообразных сложнофункциопальпых блоков, ко-
торые выпускаются в виде специализированных БИС. Если тре-
буемый объем выпуска БИС относительно невелик (до десятков
|ысяч штук), то наиболее эффективной является их реализация
па основе базовых матричных кристаллов (БМК). Такие БИС
называются матричными2 (11].
БМК состоит нз трех основных частей (рис. 7.17);
комплекта базовых (топологических) ячеек, располагаемых
на кристалле в виде прямоугольной матрицы;
трассировочного пространства, в котором размещаются трас-
сы металлических проводников, соединяющих БЯ в функциональ-
но закопченную БИС;
периферийной области, где расположены необходимые вспо-
могательные схемы, обеспечивающие работу БИС, и контактные
площадки для подключения внешних выводов.
Базовая ячейка (БЯ) представляет собой набор, содержа-
щий от 4...5 до 20 ... 30 расположенных рядом компонентов: ре-
зисторов, биполярных или МДП-транзисторов.
Компонентный состав БЯ выбирается достаточным для реали-
зации на его основе простейшего илн сложнофуикционального ло-
гического элемента. При этом компоненты соседних БЯ могут
1 Условия X часто называются признаками или флагами, а РУ — регистром
признаков (флагов).
2 В зарубежной литературе эти БИС называются «полузаказнымн» (Semi —
Custom).
301
Рис. 7.17. Вариант топологии БМК:
/ — базовые ячейки; 2 — вспомогательные схемы: 3 — контактные площадки; 4— тополо-
гические ячейки; 5 — вертикальные трассы; б — горизонтальные трассы
совместно формировать элемент нли функциональный узел более
высокой сложности—макроэлемент.
Для удобства топологического проектирования несколько со-
седних БЯ (чаще всего четыре) группируются в топологическую
ячейку (ТЯ). Все ТЯ в БМК имеют одинаковую топологию и
размещаются в виде матрицы, форма которой близка к квадрат-
ной. Между ТЯ остаются каналы для проведения соединений
элементов и цепей питания (см. рис. 7.1). Такая конструкция
БМК упрощает автоматизированную разработку топологии объе-
динений БЯ прн проектировании БИС.
Трассировочное пространство представляет собой систему ор-
тогонально расположенных трасс, по которым проводятся метал-
лические проводники для передачи логических сигналов между
элементами, подводки питания и других цепей. Обычно созда-
ются 2... 3 уровня расположенных друг над другом проводников,
которые разделятся слоями диэлектрика (S1O2). Общее число
трасс jVt, которое требуется для соединения в функциональный
блок всех элементов, реализованных иа БМК, приближенно оце-
нивается выражением
NTr=Nx+NT=n,BNPl>., (7.Ю)
где Nj^^Ny — число трасс в горизонтальном и вертикальном на-
правлениях; Nex — число БЯ в БМК; л«, — число логических вхо-
302
и выходов элемента (простого или сложнофункцнонального),
Реализуемого на базе одной БЯ; р to 0,50 ... 0,75.
"е При двухуровневой разводке на первом (нижнем) уровне вы-
полняются соединения компонентов ТЯ, реализующие схемы тре-
буемых элементов и макроэлементов, и вертикальные отрезки
соединений между ними. Трассы первого уровня проходят в ка-
налах между ТЯ *. Во втором (верхнем) слое проводятся гори-
зонтальные отрезки соединений между элементами и металлжче-
ские шины для подачи иа них напряжений питания и др. Трассы
второго уровня размещаются по всей поверхности БМК. Толщи-
на металла па верхнем уровне существенно (в 1,5... 2 раза) боль-
ше, а сопротивление проводников соответственно меньше, чем на
нижнем уровне. Поэтому проводка шины питания и земли на верх-
нем уровне позволяет снизить падение напряжения на них, что
дает возможность уменьшить логический перепад или повысить
помехоустойчивость схем. Для уменьшения падения напряжения
эти шины имеют существенно большую ширину, чем сигнальные
линии. На этом же уровне в случае необходимости проводятся
шины для подачи опорных напряжений, смещения.
При трехуровневой системе соединений иа верхний (третий)
уровень выносятся шины питания. При этом возрастает число
сигнальных трасс иа втором уровне, что упрощает разработку
соединений и уменьшает падение напряжения на шинах, так как
можно существенно увеличить их ширину.
На периферийной части БМК располагаются схемы — транс-
ляторы, осуществляющие согласование внутренних сигналов БИС
с сигналами, передаваемыми во внешних линиях связи между
БИС. Помимо трансляторов иа периферии размещаются различ-
ные вспомогательные схемы. Например, в БМК на элементах
ЭСЛ на периферии реализуются схемы источников опорных на-
пряжений и смещения С7ОП, Uctl (см. § 2.4). Металлические кон-
тактные площадки, к которым подключаются внешние выводы
БИС, также располагаются на периферии кристалла на верхнем
уровне металлизации.
Число требуемых внешних выводов (контактных площадок)
V„ определяется числом контактов, необходимых для подключе-
ния логических (сигнальных) входов-выходов Nn и шин питания
Лп: ,VB=JV„-|-Arn. Требуемое число сигнальных выводов N„ мож-
но оценить с помощью эмпирического соотношения
Л^^Лвв^Мвя)’,
(7.П)
rje а — коэффициент использования БЯ; ?=0,6... 0,8. Типовое
значение а в матричных БИС составляет а=0,5...0,8, так как
обычно используется только 50... 80% имеющихся иа кристалле
г>Я. Если имеющееся число выводов корпуса, в который помеща-
ппп ' В некотоРых типах БМК каналы между ТЯ отсутствуют, их соединения
яаии^ятся непосредственно над теми компонентами, которые при реализации
а нпои ЬИС остаются неиспользованными (избыточными).
ЭИ
ется матричная БИС, не обеспечивает выполнения соотношения
(7.11), то для многих типов ФБ, которые можно реализовать на
данном БМК, не хватит внешних выводов для ввода-вывода ло-
гических сигналов. Проблему нехватки сигнальных выводов мож-
но решать с помощью мультиплексирования-демультиплексирова-
ния сигналов, использования комбинированных (двунаправлен-
ных) входов-выходов.
Число выводов питания А'п зависит от рассеиваемой БМК
мощности и типа логических элементов, реализуемых на осно-
ве БЯ. Расположение этих площадок на периферии кристалла
осуществляется так, чтобы минимизировать падение напряжения
на шипах. Применение в БМК элементов ЭСЛ. имеющих малую
помехоустойчивость, требует введения до Агп=20...40 площадок
питания. Для БМК, использующих элементы ТТЛ или КМДПТЛ
с большим запасом помехоустойчивости, допускается меньшее
число А'п.
Компонентный состав и топология БЯ определяются типом
базового элемента, который будет реализовываться на ее осно-
ве. БМК, на которых создаются БИС ТТЛ, обычно имеют БЯ,
содержащие до 3... 4 транзисторов и до 4... 5 резисторов (рис.
О О Ш
Г1" J J J
ооооооо
f)
"1^ • • • -1Е- -1^
_1^ _1^ • • • JE-
Ч
Рис. 7.18. Компонентный состав базовых ячеек БМК ТТЛ (а), ЭСЛ (б),
КМДПТО (в)
304
7.18,а). Вместо нескольких транзисторов иногда вводится один
МЭТ. Такой компонентный набор обеспечивает реализацию эле-
мента И—НЕ ТТЛ с простым инвертором (см. § 2.3) и числом
входов до Л1 = 3... 4. В некоторых типах БМК ТТЛ в состав БЯ
включены диоды для реализации фиксирующих цепочек. Для ре-
ализации БИС ЭСЛ используются БМК., имеющие до 15... 18
транзисторов п 10 резисторов (рис. 7.18,6). Такой набор компо-
нентов позволяет создавать на базе БЯ двухъ, ц трехъяруспый
элемент И—ИЛИ/И—ИЛИ—НЕ с числом входов до 6...8 (см.
§ 2.4). БМК, па КМДП-трапзнсторах обычно содержит ряды нз
попарно расположенных п- и р-канальпых транзисторов, между
которыми проходят каналы для горизонтальных соединений (рис.
7.18,в). Несколько рядом размещенных МДП-транзисторов сое-
диняются в схему элемента, т. е. служат в качестве БЯ. Путем
параллельного пли последовательного включения резисторов (рис.
7.18,а,6) или МДП-транзисторов (рнс. 7.18,в) можно получить
из компонентов БЯ элементы с различными значениями тока пи-
тания, потребляемой мощности и задержки переключения.
Соединяя компоненты БЯ, входящих в состав одной ТЯ, мо-
жно создавать функциональные узлы значительной сложности —
макроэлементы. В БМК ЭСЛ, например, па базе ТЯ реализуют-
ся макроэлементы, эквивалентные 10... 20 элементам И—НЕ ли-
бо ИЛИ—НЕ. При этом соединения компонентов макроэлемента
выполняются по возможности в нижнем слое металлизации, ме-
жду или над компонентами БЯ, чтобы не занимать трассы в ка-
налах, используемые для соединения элементов и макроэлемен-
тов в схему ФБ, создаваемого в виде матричной БИС.
Для сокращения сроков и повышения качества разработки
матричных БИС их проектирование ведется с помощью функ-
циональных библиотек (см. Введение), которые содержат до
50... 100 различных элементов и макроэлементов. Типовой состав
библиотеки включает:
до 30 ...40 типов логических элементов, реализующие опера-
ции И, ИЛИ, НЕ, И—НЕ, ИЛИ—НЕ, И—ИЛИ—НЕ, Исключа-
ющее ИЛИ и др. с различным числом входов;
до 10... 15 типов триггеров, чаще всего D-, RS-, Л/С-типов, от-
личающиеся числом входов, видом синхронизации, способом ус-
тановки и сброса и др.;
до 40... 50 типов функциональных узлов, включая различные
варианты мультиплексоров в демультиплексоров, дешифраторов,
сумматоров и АЛУ, регистров, счетчиков с числом разрядов 1 ... 8,
фрагменты ПЛМ и ПЗУ и др.
Для каждого элемента (макроэлемента) в библиотеке со-
держатся справочные данные, где приведены его структура и ло-
гическая функция, число занимаемых нм БЯ, потребляемая мощ-
ность, задержка переключения, коэффициент разветвления на вы-
ходе. Используя данные сведения, разработчик может спроекти-
ровать схему матричной БИС и оценить ее основные характе-
ристики.
3($
Для каждого элемента и макроэлемента разрабатывается то-
пология соединений компонентов БЯ. Таким образом создается
библиотека готовых топологических реализаций. При последую-
щей разработке топологии матричной БИС современные САПР
производят размещение топологических реализаций используемых
элемепюв (макроэлемснюв) на БМК и проектируют систему
необходимых соединений между ними, используя трассировочное
пространство.
Использование готовых библиотечных решении и САПР поз-
воляет сократить срок проектирования .матричных БИС до I ... 2
недель. Для их производства применяются в качестве полуфаб-
рикатов готовые БМК. Для получения необходимой специализи-
рованной БИС достаточно изготовить только фотошаблоны для
создания рисунка металлических соединений и контактных отвер-
стий и выполнить последние операции технологического цикла,
обеспечивающие реализацию системы электрических соединений
и размещение в корпус. В результате полный цикл проектирова-
ния и создания образцов матричных БИС составляет 6... 8 не-
дель.
В настоящее время широко практикуется выпуск матричных
БИС различной степени сложности на базе семейств БМК, кото-
рые включают несколько кристаллов, имеющих степень ннтегра.
цид от 500... 1000 до десятков тысяч элементов. БМ1< одного се-
мейства имеют единую элементную базу: ТТЛ, ЭСЛ или КМДПТЛ,
общую функциональную библиотеку, одинаковые значения вы-
ходных уровней и порогов переключения, напряжения питания,
И’мпературнып диапазон. Однако быстродействие п потребля-
емая мощность элементов (макроэлементов) для разных БМК
семейства могх г отличаться. Матричные БИС различной функ-
циональной сложности, реализованные на различных БМК одно-
го семейства, могут совместно использоваться для построения
цифровых систем, обеспечивая улучшение их характеристик.
КОНТРОЛЬНЫЕ ВОПРОСЫ И УПРАЖНЕНИЯ
1. Спроектируйте на элементах II—НЕ схему ускоренного
переноса для четырех разрядов сумматора.
2. Проверьте с помощью табл. 7.1 и выражений (7.7), (7.8)
правильность реализации указанных логических функций я
Ра, Рл н Ра, Р5л И F'5,.
3. Определите необходимую разрядность сигналов Qt—Q»
для управления узлами РАЛУ (см. рис. 7.5).
4. Предложите варианты практического использования стеко-
вых ЗУ типа LIFO п FIFO в конкретных электронных устрой-
ствах.
5. Оцените время умножения и потребляемую мощность вось-
миразрядных умножителей (см. рис. 7.G и 7.7) в случае их реа-
лизации на типовых элементах ТТЛ, ЭСЛ, КМДПТЛ (см. § 2.3—
2.5).
366
6. Спроектируйте последовательностную схему, реализующую
граф переходов на рис. 7.12,6. Получите ее временные диаграм-
мы if сравните с рис. 7.12,в.
7. Спроектируйте схему контроллера реализующего граф-
переходов (рис. 7.14,в) на базе логических элементов и 7К-триг-
геров. Постройте его временные диаграммы.
8. Постройте с использованием ПЛМ и D-триггероз согласно
рис. 7.13 схемы, реализующие графы переходов на рис. 7.12,в и
7.14,в.
9. Какой способ синхронизации регистров (уровнем, фрон-
том) необходимо использовать, чтобы обеспечить работоспособ-
ность МПУУ на рис. 7.16,а,6.
[О. Выполните соединение компонентов четырех БЯ ТТЛ (рис.
7.18.а), входящих в ТЯ, для реализации синхронизируемого уров-
нем .W-триггера (см. § 4.3). Определите число используемых и
неиспользуемых компонентов ТЯ.
11. Выполните соединение компонентов БЯ ЭСЛ (рис. 7.18,6)
тля реализации двухъярусного элемента, выполняющего функ-
цию F=AB-\-CDE (см. § 2.4). Определите число используемых
и неиспользуемых компонентов БЯ.
12. Укажите варианты соединения резисторов и транзисторов
з БЯ (см. рис. 7.18), которые позволяют повысить быстродействие
элементов ТТЛ, ЭСЛ, КМДПТЛ, реализуемых на их базе, ценой
повышения потребляемой мощности.
Глава 8. МИКРОПРОЦЕССОРЫ
И МИКРОПРОЦЕССОРНЫЕ СИСТЕМЫ
Микропроцессором (МП) называется программно-управляе-
мое устройство для обработки цифровой информации и управле-
гия процессом обработки, реализованное в виде одной пли нес-
кольких БИС. Таким образом, МП выполняет в цифровых систе-
мах функции процессора (см. § 1.5). По сравнению : аналогич-
ными процессорами, реализованными на МИС и СИС. стоимость,
масса и габариты МП оказываются на 2 ... 3 порядка ниже. Это
обусловило широкое внедрение МП в различную электронную
аппаратуру.
В настоящее время выпускаются десятки типов МП, обеспе-
чивающих реализацию цифровых систем различного функциональ-
ного назначения и производительности. Организация массового
выпуска МП значительно снизила нх стоимость, сделав экономи-
чески выгодным их использование в промышленной автоматике,
транспорте, бытовой технике и т. п. Создание дешевых МП с ши-
рокими функциональными возможностями обеспечило преиму-
307
щества цифровым методам обработки информации, что стимули-
ровало их внедрение в такие отрасли, как телефония и радио-
связь, измерительная техника. Поэтому разработка и организа-
ция промышленного производства МП является одним из важ-
нейших достижений микроэлектроники. Современные МП, вместе
с БИС памяти, матричными БИС и БИС программируемой логи-
ки (на основе ПЛМ) служат основной элементной базой для вы-
числительной и информационно-измерительной техники, систем
автоматизации и управления.
8.1. ОБЩАЯ СТРУКТУРА
И КЛАССИФИКАЦИЯ МИКРОПРОЦЕССОРОВ
И МИКРОПРОЦЕССОРНЫХ СИСТЕМ
Большинство микропроцессорных систем (МПС) имеет маги-
стрально-модульную структуру (см. § 1.5). Для уменьшения чис-
ла выводов МП часто используют мультиплексирование (совме-
щение) шин адресов и данных (рис. 8.1), при котором они пере-
даются по общей (мультиплексной) шине AD с разделением во
времени: сначала адрес, а потом адресованные данные. При этом
адресуемое устройство (ЗУ, ИУ) должно сначала принять адрес,
записав его в регистр адреса (РА), после чего на шипу AD вы-
даются данные. Можно использовать в МПС общий РА, после
которого шины А и D разделяются (см. рис. 8.1).
Типовая структура МПС с мультиплексной шиной АО приве-
дена па рис. 8.1. Устройство управления, входящее в состав МП,
представляет собой последовательностное устройство, реализо-
ванное на логических элементах (аппаратная реализация) или на
базе ПЗУ, ПЛМ (микропрограммная реализация). Структура И
Рис. 8.1. Общая структура микропроцессорных систем
308
методы проектирования таких устройств описаны в § 7.5 и 7.6.
В качестве операционного устройства в МИобычио использует-
ся регистровое АЛУ со сдвигателем (см. рис. 7.5). Для реализа-
ции умножения, деления и некоторых других сложных операций
используются специальные микропрограммы управления РАЛУ
(см. § 7.6). Иногда для ускорения выполнения таких операций
в ОУ вводятся специализированные ФБ: умножители (см. § 7.3),
многоразрядные сдвпгателп-нор.мализаторы и др. В состав МП
часто включается регистровое 35' (РЗУ) для хранения проме-
жуточных результатов (см. § 7.4). Его объем памяти обычно не
превышает 8... 16 слов. Объем памяти ОЗУ определяется разряд-
ностью адреса, формируемого МП. Современные МП имеют
разрядность адреса и соответственно шины А (или AD) от 16
до 24. Наиболее распространенное МН с 16-ра.зрядпой адреса-
цией обеспечивает реализацию МПС с объемом ОЗУ до 641\ байт.
Некоторые типы 32-разрядных микропроцессоров позволяют ис-
пользовать ОЗУ объемом до сотен мегабайт. Помимо O3i в сис-
тему может включаться ПЗУ для хранения коистант пли стан-
дартных программ.
Через ИУ к системе подключаются внешние устройства, ко-
торыми могут быть пульт оператора, внешняя память на магнит-
ных дисках пли лентах, периферийное оборудование (дисплей,
принтер), разнообразные источники (датчики) и приемники ин-
формации, объекты управления. При обмене информацией то
пли иное ИУ (внешнее устройство) адресуется МП ио шине D
(AD). При этом также формируются сигналы управления на ши-
не С, определяющие режим обмена.
В МПС часто включается программируемый таймер (ПТМ),
который через определенные промежутки времени вырабатывает
управляющие сигналы, включающие или выключающие системы
или отдельные устройства либо изменяющие режим их работы.
Дополнительные устройства — контроллеры прерываний и прямо-
го доступа к памяти — обеспечивают соответствующие режимы
работы МПС. Общие принципы функционирования МПС такие
же, как и для других программно-управляемых цифровых систем
(см. § 1.5). МПС имеет четыре основных режима работы.
В режиме выполнения основной программы входящий в УУ
программный счетчик (ПС) выдаст на шипу AD адрес очередной
выполняемой команды, которая хранится в ОЗУ или ПЗУ. Адрес
заносится в РА, н в следующем такте времени выбранная коман-
да выдается на шину AD и принимается в регистр команд УУ
(см. рис. 7.16), которое вырабатывает последовательность микро-
команд. Соответствующие разряды микрокоманд (мпкроприказы)
поступают в ОУ, а также по линиям тины управления С в дру-
гие устройства системы, обеспечивая выполнение очередной
команды. Если выполняется команда перехода, то в ПС заносит-
ся поступающий адрес команды, к которой производится переход.
Эта команда затем выбирается из ОЗУ (ПЗУ) в качестве сле-
дующей.
309
В режиме обращения к подпрограмме поступающая команд
вызова подпрограммы вызывает занесение в ПС адреса первй
команды подпрограммы. Однако предыдущее содержимое ПС прз
этом должно сохраниться, чтобы после выполнения подпроград,
мы осуществить возврат к очередной команде основной проград-
мы. Обычно содержимое ПС заносится в стековое ЗУ.
Иногда стековое ЗУ реализуется на регистрах с последов!,
тельным вводом-выводом информации (см. § 7.4), однако при
этом его объем ограничен числом и разрядностью регистров. Ча-
ще используется реализация стекового ЗУ на базе ОЗУ. Для эт:-
го в состав УУ вводится специальный регистр — указатель степ
(УС). В УС заносится адрес первой ячейки памяти того сегмен-
та ОЗУ, который отведен для стека. При записи данных в ста
содержимое УС уменьшается на 1 (декремент) и выдается н
шипу А (пли AD), обеспечивая выборку следующей ячейки сте-
ка. Таким образом, стек заполняется «снизу вверх» в сторон
уменьшения адресов ячеек. При этом УС содержит адрес вер!-
ней заполненной ячейки стека. При считывании из стека содер-
жимое УС выдается па шину А (пли AD), обеспечивая адреса-
цию верхней ячейки стека. После ее считывания содержимое УС
увеличивается на 1 (инкремент).
Последней командой подпрограммы должна быть команда воз-
врата, прн поступлении которой осуществляется считывание из
стока адреса очередной команды основной программы к выпол-
нению которой должна вернуться МПС. Если при выполнени
подпрограммы поступила команда вызова другой подпрограмма
(рнс. 8.2), то текущее содержимое ПС заносится в следующую
ячейку стека. По окончании этой подпрограммы выполняете!
команда возврата, которая выберет из стека и занесет в ПС ад-
рес очередной команды ранее выполнявшейся подпрограммы. По-
сле ее завершения команда возврата обеспечит продолжение вы-
полнения основной программы.
Таким образом с помощью стекового ЗУ осуществляется еле
женив подпрограмм, т. е. возможность обращения в процессе вы-
полпенни подпрограмм к другим подпрограммам. Прн такой ре-
ализации стековой памяти ее объем может быть весьма большии'
Основная Равпрп^памма, 1 Оовпрсгрзмнс 2
программа
Рнс 8.2. Последовательный вызов (вложение) подпрограмм
310
(ограничивается объемом ОЗУ), -поэтому кратность вложения
подпрограмм также достаточно велика.
При обращении к подпрограмме может оказаться необходи-
мым сохранить не только содержимое ПС, но и некоторые про-
межуточные результаты, которые требуются для продолжения
основной программы. Эти результаты, хранящиеся в регистрах,
также необходимо занести в стек, а при возвращении к основной
программе снова вернуть на прежние места. При этом в боль-
шинстве случаев требуются также хранение в стеке и последую-
щее восстановление содержимого РП (признаков).
В режяме прерывания МПС также переходит к выполнению
определенной подпрограммы, но не прн поступлении соответст-
вующей команды программы, а по запросу внешнего устройства.
Причиной такого запроса может быть необходимость срочного
выполнения какой-либо процедуры, например ввода илн вывода
некоторой информации. Поступление этого запроса прерывает вы.
полнение программы и вызывает переход к специальной подпро-
грамме обслуживания прерывания. При этом также заносится в
стек текущее содержимое ПС и другая необходимая информация
из регистров МП, которая возвращается на место после выпол-
нения подпрограммы.
Запретить прерывание программы илн ее фрагмента можно
путем включения в нее специальной команды. Другая команда
разрешает прерывание следующей за ней части программы. С
помощью этих двух команд можно в случае необходимости за-
щитить от прерывания фрагменты выполняемой программы или
всю ее полностью. Такая операция называется маскированием
прерываний. Однако некоторые причины могут потребовать обя-
зательного выполнения прерывания. Такой причиной могут быть
возникновение какой-либо аварийной ситуации в работе МПС
или управляемых ею устройств, недопустимые отклонения напря-
жения питания и др. Соответствующие сигналы поступают на
специальные входы МП и вызывают немаскируемые прерывания,
которые нельзя запретить какими-либо командами.
Если запросы на прерывания поступают от нескольких уст-
ройств, то необходимо определить приоритет их обслуживания.
Для этого в систему может включаться специальный контрол-
лер прерываний1 (КПР), который сравнивает приоритеты по-
ступивших запросов и вырабатывает необходимые команды, по-
ступающие на шину ЯЛ, и сигналы управления на шине С. В со-
ответствии с ними МП переходит к выполнению подпрограммы
обслуживания запроса с наивысшим приоритетом.
Число входов для подачи запросов с разными приоритетами
называется числом уровней прерывания. Обычно МП имеют от
1 до 4 уровней прерывания н соответственно от 1 до 4 входов для
’ Могут использоваться также другие методы реализации приоритетных пре-
рываний, например с помощью цепочек, блокирующих сигнал разрешения преры-
вашш (15. 171.
311
запросов. Включение КПР позволяет увеличить число уровней
до 8... 64.
Режим прямого доступа к памяти (ПДП) используется, если
необходимо произвести обмен значительным массивом информа-
ции между ОЗУ и каким-либо внешним устройством, от которого
поступил запрос на ПДП. В этом случае МП заканчивает вы-
полнение очередной команды и отключается от шины AD. Управ-
ление системой принимает на себя контроллер ПДП (КПД), ко-
торый формирует адреса выбираемых ячеек ОЗУ и вырабатывает
необходимые управляющие сигналы, обеспечивающие запись пли
считывание ОЗУ, ввод пли вывод данных через соответствующее
ИУ. По окончании передаваемого массива КПД вырабатывает
сигнал включения МП, который продолжает далее выполнение
программы. Если запрос па ПДП поступает одновременно от не-
скольких устройств, то КПД обеспечивает их поочередное обслу-
живание в соответствии с определенным приоритетом.
Входящие в МП устройства и их ФБ могут быть реализованы
в виде одной или нескольких БИС (однокристальные пли много-
кристальные МП). Однокристальные МП обычно выполняют фик-
сированный набор из 50... 150 операций (команд), которые про-
изводятся над 4-, 8-, 16- или 32-разрядными операндами. Разряд-
ность операндов определяется числом разрядов РАЛУ и для дан-
ного МП является фиксированной. Операнды большей разряд-
ности могут обрабатываться только по частям, последовательно
поступающим в МП. При этом производительность МПС суще-
ственно снижается, а требуемый объем памяти возрастает. Набор
(система) команд, выполняемых однокристальным микропроцес-
сором, определяется схемой его УУ и не может быть изменен.
Различные типы МП реализуют разные наборы команд, ориен-
тированные на наиболее эффективное решение задач в опреде-
ленной области применения.
В многокристальных МП, реализуемых на нескольких БИС,
операционное устройство часто строится из отдельных секций,
выполняющих операции над несколькими разрядами. Каждая
секция выпускается в виде БИС, параллельное включение кото-
рых позволяет обрабатывать операнды требуемой разрядности.
Таким образом можно получить МП с любым необходимым чис-
лом разрядов. Такие МП с наращиваемой разрядностью называ-
ются секционированными. Выпускаемые в виде отдельных БИС
секции обычно имеют четыре или восемь разрядов. В секциони-
рованных МП используется микропрограммное УУ, которое так-
же реализуется на нескольких БИС. При этом путем замены или
перепрограммирования МПЗУ можно менять микропрограммы,
определяющие функционирование МП. Сменив содержимое
МПЗУ, можно изменить набор команд, выполняемых МП. Такие
мпкропрограммируемые МП можно ориентировать на наиболее
эффективное решение тех или иных классов задач, обеспечивая
реализацию соответствующего набора команд.
312
По функциональному признаку команды, выполняемые МП,
делятся на несколько групп. Команды пересылки обеспечивают
обмен операндами между регистрами и ОЗУ. Команды арифме-
тико-логических операций обеспечивают выполнение сложения и
вычитания, а для части МП—также умножения и деления, нес-
кольких логических операций (обычно Конъюнкция, Дизъюнк-
ция, Инверсия, Исключающее ИЛИ), сдвигов влево или вправо
на один разряд (в некоторых МП — на несколько разрядов).
Обычно производятся циклические сдвиги, когда младший раз-
ряд сдвигаемого вправо числа помещается на место старшего,
а старший разряд сдвигаемого влево—на место младшего. Ло-
гические операции выполняются над значениями каждого раз-
ряда операндов.
При выполнении арифметико-логических операций произво-
дится анализ полученного результата, в соответствии с которым
устанавливаются признаки1. Значение признака указывает на
определенное качество результата. Признак нуля Z=1 устанав-
ливается, если в результате операции получен 0. Признак знака
(старшин разряд результата) 5 = 1 указывает па получение от-
рицательного числа. Признак переноса С=1 устанавливается при
выполнении операции, если образуется перенос из старшего раз-
ряда. Признак переполнения У=1 указывает на переполнение
разрядной сетки прн операциях над числами со знаком. Приз-
нак четности Р=\ устанавливается, если результат содержит
четное число единиц. В различных МП могут формироваться эти
или некоторые другие признаки. Их значения после выполнения
операции заносятся в специальный регистр признаков (РП).
Команды управления обеспечивают выполнение условных и
безусловных переходов и обращение к подпрограммам. В качестве
условий переходов используются значения тех или иных призна-
ков, хранящихся в РП, либо результаты определенной логичес-
кой операции над некоторыми признаками. Вызов подпрограммы
и возвращение к выполнению основной программы также осуще-
ствляются соответствующими условными или безусловными
командами. К этой же группе относятся команды останова вы-
полнения программы и отсутствия операции («пустая» коман-
да), при поступлении которой каких-либо действий не выполня-
ется. Команды ввода-вывода реализуют обмен данными между
МП п внешними устройствами через ИУ. Кроме того, каждый
МП выполняет некоторые вспомогательные команды: изменение
признаков, обмен данными со стековым ЗУ и др.
Команда представляет собой многоразрядное двоичное число,
состоящее нз двух основных частей (рис. 8.3,а): кода операции
(КОП) и кода адресов операндов (КАД). Разрядность КОП и
КАД определяется типом МП и видом выполняемой команды.
В безадресных командах КАД отсутствует. При этом обрабаты-
ваемый операнд либо отсутствует (например, команды «Останов».
В зарубежной литературе признаки называются флагами (flag).
313
в___________________о
коп
s)
КАД
(адрес)
КАД
(адрес)
в)
Рис. 8.3. Примеры форматов команд
«Отсутствие операции») либо имеет фиксированное местополо-
жение (например, аккумулятор), которое определяется КОП. В
одноадресных командах КАД определяет размещение одного из
операндов, а в двухадресных — двух операндов. При этом резуль-
тат операции помещается по адресу одного из операндов или по
некоторому фиксированному адресу, определяемому КОП. Та-
ким образом, КАД определяет расположение источников операн-
дов и приемника результата. В качестве КАД либо непосредст-
венно указывается адрес операнда, либо дается необходимая ин-
формация, с помощью которой УУ вырабатывает этот адрес. В
ряде команд вместо КАД непосредственно дается один из операн-
дов. Число п размещение разрядов КОП и КАД определяются
форматом команды (см. рис. 8.3). При этом разрядность коман-
ды может превышать число разрядов шины D (AD) н ячеек па-
мяти ОЗУ (ПЗУ). В этом случае команда размещается в несколь.
кпх расположенных друг за другом ячейках н выбирается из ЗУ
последовательно, например по 8 или 16 разрядов в соответствии
с разрядностью шины А или AD.
В современных МПС чаще всего используются следующие
способы адресации источников и приемников информации:
регистровая: в КАД зчшывается номер регистра, хранящего
операнд;
непосредственная: в поле КАД указывается значение опе-
ранда;
прямая (абсолютная): в поле КАД указывается адрес опе-
ранда;
индексная: адрес образуется путем сложения базового адре- (
са с индексом, хранящимся в специальном индексном регистре;
базовый адрес указывается в поле КАД команды илн содержит-
ся в базовом регистре (иногда такой способ называется базовой |
адресацией);
относительная: адрес образуется путем сложения содержи-
мого ПС и смещения — числа, указанного в поле КАД;
косвенная: в поле КАД указывается адрес ячейки памяти, В
которой содержится адрес операнда;
косвенно-регистровая: в КАД указывается номер регистра, в
котором хранится адрес операнда;
314
косвенно-индексная и косвенно-относительная: с помощью ин-
дексной пли относительной адресации определяется адрес ячей-
ки памяти, в которой содержится адрес операнда.
Возможность использования нескольких способов адресации
упрощает решение различных задач, уменьшает объем необходи-
мых программ и время их выполнения. Большинство МП реали-
зует ту или иную часть из приведенных способов адресации. В
соответствии с полученной командой (КОП и КАД) в МП фор-
мируется соответствующий адрес, который выдается на шину А
(AD) в начале каждого цикла работы системы.
Выполнение команды занимает один пли несколько циклов
работы /МПС. Машинным циклом называется промежуток вре-
мени между двумя обращениями МП к ЗУ (ОЗУ или ПЗУ) илн
внешним устройствам (ВУ). В первом цикле выполнения каждой
команды производятся выборка команды (КОП) из ЗУ, прием
ее в УУ и расшифровка. Если для выполнения команды не тре-
буется дополнительных обращений к ЗУ илн внешним устройст-
вам, то она выполняется в этом же цикле. Если команда разме-
щается в нескольких ячейках памяти, то для ее выборки произ-
водится несколько циклов считывания ЗУ. В случае необходи-
мости после цикла выборки команды выполняются другие цик-
лы, в течение которых производится прием данных в МП от ЗУ
или ВУ либо их выдача в обратном направлении.
Выполнение большинства команд занимает не более 4... 5
циклов, однако некоторые команды (умножение, деление, много-
разрядные сдвиги и др.) требуют на порядок больше времени.
Каждый машинный цикл обычно занимает лт=3... 5 тактов, в
'сченпе которых выполняются соответствующие микрокоманды,
вырабатываемые УУ. Длительность циклов составляет /ц=ПтТс,
где 7’с=1/('с—период, a fc — частота синхронизации. Для боль-
шинства МПС среднее число циклов для выполнения одной
команды программы составляет 2... 3, а среднее число тактов —
около 10. Поэтому производительность МПС приближенно мож-
но оценить соотношением И7пр=0,1/с [операций/с].
Таким образом, производительность МПС определяется эле-
ментной базой, на которой реализованы МП, ЗУ, ИУ. Макси-
мальная частота синхронизации МП /с тах= 1/<7^з, где t3 — сред-
няя задержка переключения элементов БИС. Каскадность их
включения обычно составляет <7=10... 20. Зная значения t3 для
элементов, используемых в МП, можно оценить величину [стах
и производительность И7Пр. Большинство БИС МП реализуется на
базе динамических элементов на МДП-транзисторах (см. гл. 4),
элементов ТТЛ, ЭСЛ или КМДПТЛ (см. гл. 2). Современные
МПС иа базе ЭСЛ обеспечивают производительность (5... 10)-10е,
на базе ТТЛ (2... 5) -I06, на базе динамических элементов и
КМДПТЛ (0,5 ... 3) • 106 операций/с.
Общая классификация МП по различным признакам дана на
рис. 8.4. Как видно, современные МП делятся на два больших
315
Микропроцессоры
Однокристальные Г Многокристальные
Рис. 8.4. Общая классификация микропроцессоров
класса как по разрядности и набору выполняемых команд, так н
но элементной базе. МПС также делятся на два класса:
микроЭВМ, предназначенные для выполнения широкого кру-
га задач в соответствии с программами, поступающими в ОЗУ;
микроконтроллеры, предназначенные для реализации фикси-
рованных алгоритмов в соответствии с программой, записанной
в ПЗУ.
В настоящее время выпускается широкая номенклатура одно-
кристальных микроконтроллеров, которые наряду с МП содержат
ПЗУ, в которое заносится программа их работы, ОЗУ данных,
2 ... 1 простейших ИУ для подключения внешних устройств. Раз-
рядность обрабатываемых данных составляет 4, 8 или 16 разря-
дов, объем внутреннего ПЗУ программ 1 ...4К байт, объем внут-
реннего ОЗУ данных — несколько десятков слов (обычно от 64
до 256). Производительность этих микроконтроллеров до 105 ...
... 10G операцнй/с. На кристалле микроконтроллера располагают-
ся также генератор синхросигналов и программируемый таймер.
Таким образом, один такой микроконтроллер представляет собой
законченную МПС, которая выполняет несложные алгоритмы уп-
равления или обработки данных. Эти микроконтроллеры широко
используются для управления станками и технологическим обо-
рудованием, в робототехнике, контрольно-измерительной и быто-
вой аппаратуре.
Обычно такие микроконтроллеры выпускаются в нескольких ва-
риантах: с ПЗУ, программируемыми изготовителем; с рспрограм-
мпруемыми ПЗУ; без внутреннего ПЗУ с включением вместо не-
го внешнего ЗУ программ. В зависимости от характера решаемых
задач, требуемого объема выпуска и необходимых технических
характеристик разработчик может выбрать для реализации МПС
соответствующий вариант микроконтроллера.
Сравнительно небольшой объем ПЗУ программ и ОЗУ, есте-
ственно, значительно ограничивает сложность решаемых задач.
316
Однако в ряде микроконтроллеров возможно подключение допол-
нительных внешних ЗУ программ и данных объемом до десятков
килобайт. Такие микроконтроллеры могут эффективно использо-
ваться для выполнения достаточно сложных функций управления
и обработки информации.
Наряду с однокристальными и многокристальными МП одно-
кристальные .микроконтроллеры являются в настоящее время од-
ним из основных видов изделий микропроцессорной техники.
8.2. ОДНОКРИСТАЛЬНЫЕ
МИКРОПРОЦЕССОРЫ
Рассмотрим этот класс МП на примере наиболее распростра-
ненного восьмиразрядного микропроцессора структура которо-
го дана иа рис. 8.5. Операционное устройство данного МП со-
стоит из АЛУ, аккумулятора А, рабочего регистра (РР) и ре-
гистра признаков (РП), в который при выполнении арифметиче-
ских и логических операций заносятся признаки Z,S,C,P, а так-
же признак вспомогательного переноса АС. Он принимает зна-
чение АС=1, если образуется сигнал переноса из младшей тет-
рады в старшую, т. е. между четвертым и пятым разрядом АЛУ.
Этот признак используется при выполнении команды десятичной
коррекции DAA (табл. 8.1), которая необходима для получения
правильного результата при сложении двоично-десятнчных чисел
(см. § 1.2).
Кроме аккумулятора А для хранения промежуточных резуль-
татов могут использоваться восьмиразрядные регистры В, С, D,
Е, Н, L. При выполнении ряда команд этн регистры объединя-
ются в пары: В—С, D—Е, Н—L для хранения 16-разрядных чи-
Рис. 8.5. Структура восьмиразрядного однокристального микропроцессора
1 Рассмотренный МП соответствует микропроцессорам типа INTEL 8085
(США) и типа К1821 (СССР).
317
w сз Сз 1сз сз > > со сл се сл ь а. зь ъ ъ сь. со >со>г->ьз;1йS:> = ^q*55*£SS§Sg§2RRSgg № 5 ^£='5^2 “* я в «п СГ о М Р*С* о-- * ’ » J? Сгы _ Г °- »“*»-' йю л в в - Мнемокод
Koi 01ПППИИИ 01ППП110 01 ионии оопппно 00110110 О0ПР0О01 00111010 00110010 00101010 00100010 00ПР1010 00ПР0010 10001011 (омаиды лрпфме юоооиин 10000110 11000110 1000111ИИ 10001110 11001110 10010ИИИ 10010110 11010110 юониии 10011110 11011110 оопппюо 00110100 00ППП101 00110101 00ПР0011 00ПР1011 00ПР10О1 00100111 ( + )—установка 10100ИИИ 10100110 11100110 10101ИИИ 10101110 11101110 10110ИИИ 10110110 11110110 ю Двоичный код
+++++++++я +°| 1++++++++++++++++» III 1 1 1 1 1 1 1 1 1 1 g и g >3 Признака
Ж ““ КЗ — •— ЬЭ — — Ю — — =2 — — fs3 — — to — to — в— to —в— X — >— — W WWWWMM-- — 3 x * Число байтов
Пересы 5 7 7 7 10 10 13 13 16 16 7 7 4 Н ЛО1 4 7 7 4 7 7 4 7 7 4 7 5 Ю 5 10 5 5 10 4 <звако2 4 7 7 4 7 7 4 сл Число тактов
1ЛКИ 1 (Г,)-^) 2 (г)ч-((Я/.)) 2 ((//£) )т-(г) 2 (r)—(fr2) 3 ((/7L))-(M з (гя)<-(Ьз); 4 (A)*-(b3, b2) 4 ((b,. Й2))*-М) 5 (L)^((ft3. ft2)); (.,/)^((Сз+ + Й3) +1) 5 ((is, t>2))—(L); ((t>3, (’;') + ^l-(W) 2 (Л)-((гр)); Гр-{В, O’ 2 ((гР))^Л, rp={B, О) 1 (В) —(О); (0)^(0) 'нческих операций 1 1.4|-(Я)^-г 2 (Л)ч-(Л) + ((//Л)) 2 (Л)ч-(Л) + (Й2) 1 (Л)ч-(4) + (г) + (С) 2 (Л)^(Л) + ((//7))Ч-(С) 2 (,!)-(.4)-г (1'2) — 1 С) 1 (,4)^(Л)-(г) 2 (Л)^(,4)-((//,’|) 2 (4)^04)--(1м. 1 (.4)^(4)-(г) — iC) 2 (4) — М)- ((Ши— С 2 (Д)^(Д)_ (Ьг)-(С) 1 (Г>—(Г) + 1 з ) + 1 1 (ги-(г) — 1 3 ((///.) )^( (/0.11-1 1 ('•г'-‘-(''р) + 1 1 (Гр)*-(Тр1- 1 3 (//L)x-(OL)+гр 1 Десятичная коррекция (Л) 1, кроме С. 1 (Л)-И)(Г) 2 (4)^(4) ((HL)) 2 (Л)х-(Д) (й2) 1 (Л)^(Л)Ф(г) 2 (Л)<-(4)®((//7)) 2 (4)ч-(4)®(6;) 1 (.4)ч-(/|)\/(Н 2 (4)-(4)V((WB)) 2 M)4-(4)V(i2) С7> Число циклов
-Ч О В i € а
Таблица 8.1
Система команд микропроцессора
Окончание табл. 8.1
I 1 3 4 5 8 7
CMP г ' 10111ИИИ + 1 4 1 (A)-(r)
CMP м 10111110 + 1 7 2 (A)-l(HL))
СР! Ья 11111110 + 2 7 2 (A)—(bt)
ГМА 00101111 1 4 1
STC 00110111 c 1 4 1 (С)м-1
СМС 00111111 c 1 4 1 (С)ч-(С)
RLC 00000111 c 1 4 1 Сдвнг влево циклической
RRC 00001111 c 1 4 1 Сдвиг вправо циклический
RAL 00010111 c 1 4 1 Сдвиг влево циклически! через перенос
RAR 000Н1И c 1 4 1 Сдвиг вправо циклический через перенос
Команды v пвамешш
IMP ьл 11000011 — 3 10 3 (РС)н-(Ь^ Ь,)
11УУУУ010 3 10 3 Если условие выполняется,
то (РС)-*-(Ьъ bt}, иначе — переход и следующей
команде
CALL b,b, 11001101 — 3 17 5 ((SP)-1)*-(PCB);
5/3 ((SP)—2)-«-(PCi,V, (SP)*(SP)—2; (PC)-(b,.bt)
Сусж Ml 11УУУ100 — 3 17/11 Если условие выполняется, то как в CALL, иначе —
переход к следующей ко- манде
RET 11001001 11УУУООО — 3 10 11/5 3 (РСх,)ч-((5Р)); (РСЖ)«- -‘-((SP) +1); (SP)-*-(SP)+2
Rt.h — I 3/1 Если условие выполняется, то как в RET, иначе — пе-
реход к следующей ко- манде
RST n 11ЛЛЛ111 — 1 11 3 asp)-i)-(pcx), ((spy- -2)и-(РСь), (SP)-(SP)-
11101001 —2; (РС)*-8л
SPHL — I 5 1 (SP)^-(HL)
Специальные команды
PUSH r. ПРП0101 11110101 -— 1 11 3 ((SP)-l)^(re), ((SP)— —2)-*-(Гь), (SP)-(SP)- —2; TyfiSP; ((SP)—1М»)
PUSH PSW — I 11 3 ('(SP)—2)—PSV, (SP)^(SP)— 2
11РП0001
POP r, — I 10 3 (ru)*-((SP)). (гн)*-
11110001
POP PSW + 1 10 3 (F)~((SP)) = PSV, (4)*- *-((SP) + l), (SP)*-(SP)+2
11100011
XTHL — 1 18 5 (L)*>((SP)),H**((SP) + 1
PCHL 11111001 — 1 5 1 (PCB)~-(H), (PCl)—(L)
IN Порт 11011011 2 10 3 (А)—-(Порт)
OUT Порт El 11010011 11111011 2 1 10 4 3 1 (Порт)-^(А) Разрешение прерывания
DI 11110011 — 1 4 1 Запрет прерывания
HLT 01110110 1 7 2 Останов
NOP 00000000 —— I 4 1 Нет операции
RIM 00100000 — 1 4 1 Ввод маски прерывания
SIM 00110000 — 1 4 1 Выдача маски прерывания
319
сел. Два 16-разрядных регистра используются как УС и ПС. Опе-
рации инкремента (+1) и декремента (—1) над содержимым ре-
гистров выполняет схема декремента-инкремента (СДИ). В ре-
гистр адреса (РА) заносятся 16-разрядные адреса, которые че-
рез буферный каскад (БК) с тремя состояниями выдаются на
шипу AD. Младшие разряды шины ADo—AD7 служат также для
передачи восьмиразрядных данных.
Принятая по шине AD0—AD7 команда поступает в РК, а за-
тем через дешифратор (ДШК) — в блок управления и синхро-
низации (БУС), который в течение необходимого числа машин-
ных циклов и тактов вырабатывает последовательность микро-
команд, обеспечивающих выполнение данной команды. Для фор-
мирования синхросигналов иа вход Ci необходимо подавать по-
следовательность импульсов с частотой в 2 раза больше рабочей
частоты микропроцессора. Можно подключить к выходам G,
Сг кварцевый резонатор, LC- или 7?С-цепочку, которые будут за-
давать частоту внутреннего генератора синхросигналов. Эти син-
хросигналы поступают также на выход СС и могут быть исполь-
зованы для синхронизации других устройств МПС.
В БУС от других устройств системы поступает ряд сигналов,
которые влияют на работу МП. В свою очередь, БУС формирует
ряд сигналов, задающих режим работы других устройств. Вход-
ной сигнал сброса1 В.СБР устанавливает ПС в нулевое состоя-
ние. При этом МП вырабатывает сигнал сброса С.СБР, синхро-
низированный с синхросигналами, для установки в начальное
состояние других устройств системы. Адресный строб ACT вы-
рабатывается при выдаче адреса на шину AD и используется в
качестве синхросигнала для регистра (см. рнс. 8.1), в который
этот адрес заносится.
Для обеспечения обмена информацией используются несколь-
ко сигналов. Входной сигнал готовности ГТ поступает от внеш-
них устройств пли ЗУ, если опн готовы к обмену информацией с
МП. Вид обмена устанавливает МП, вырабатывающий сигнал
чтения ЧТ при считывании информации с ЗУ или ВУ пли сигнал
записи ЗП при записи в них информации. При этом формируется
также сигнал на выходе ВУ/ЗУ, высокий потенциал, на котором
устанавливается при обмене с ВУ, низкий — прн обмене с ЗУ.
Кроме того, МП вырабатывает два сигнала (So, S,). которые
вместе с сигналом ВУ13У определяют тип машинного цикла, вы-
полняемого в данный момент (см. табл. 8.4). Два вывода служат
для последовательного (побитного) приема (ППМ) и выдачи
(ПВД) информации; эти сигналы поступают в МП через блок по-
следовательного обмена (БПО).
Для реализации режима ПДП служат два сигнала: входной
ЗПД—«Запрос на ПДП», поступающий от внешнего устройства,
1 Знак инверсии над обозначением сигнала указывает, что соответствующее
действие производится при поступлении иа этот вход низкого потенциала IP.
320
й ВЫкбДйой ППД — «Подтверждение ПДП», вырабатываемы#
после получения запроса перед тем, как МП отключается от шив,
предоставляя их для обмена информацией между ЗУ и ВУ.
Несколько сигвалов обеспечивают режим прерывания: пять
запросов от ВУ и сигнал подтверждения прерывания ППР, вы-
рабатываемый МП при переходе к обслуживанию запроса. За-
просы отличаются уровнем приоритета и процедурой их обслу-
живания. Наивысший приоритет имеет сигнал НПР^ — немаски-
руемый запрос иа прерывание. Этот запрос не может быть за-
прещен («маскирован») каким-либо другим сигналом или коман-
дой. Маскируемые прерывания МПРз—МПР4 имеют приоритеты,
соответствующие их номерам, и могут быть запрещены специаль-
ной командой DI (см. табл. 8.1). При поступлении этих запросов
МП переходит к выполнению подпрограмм обслуживания, при-
чем для каждого запроса имеется фиксированный адрес, в ко-
тором должна размещаться первая команда подпрограммы. Сиг-
нал запроса ЗПР имеет самый низкий приоритет и также может
маскироваться командой D1. Его поступление в МП должно со-
провождаться подачей на шину AD специальной команды пре-
рывания RST (см. табл. 8.1). Эта команда содержит трехразряд-
ный код, определяющий адрес первой команды подпрограммы
обслуживания прерываний. Код определяет восемь различных
начальных адресов подпрограмм. Таким образом, в зависимости
от модификации поступающей команды RST обеспечивается во-
семь вариантов обслуживания. Обслуживаться могут запросы иа
прерывания от восьми различных ВУ. Команда RST формирует-
ся после получения сигнала ППР специальной схемой, анали-
зирующей поступающие от ВУ запросы.
Набор выполняемых МП команд дан в табл. 8.1, где обозна-
чены: Ьз, Ьз — второй и третий байты команды; г—регистр; г9—1
пара регистров В—С, D—Е или Н—L\ Л1 — обращение к памяти
(запись или чтение операнда из ОЗУ); порт — номер ВУ, к ко-
торому обращается МП. Для каждой команды даиы мнемониче-
ское обозначение (мнемокод) и двоичный код, являющийся ее
первым байтом (fti). Этот байт содержит КОП, а также КАД
(полностью или частично), определяющий используемый в коман-
де способ адресации. Команды имеют длину от 1 до 3 байтов,
занимая соответственно 1, 2 или 3 ячейки ОЗУ. Одиобайтовой
является, например, команда ADD г — сложение содержимого
аккумулятора и регистра, номер которого определяется кодом
грех младших разрядов команды (НИИ — исТбчник). Двухбай-
товыми являются команды, в которых второй байт (fc2) задает
значение одного из операндов (непосредственная адресация) или
номер ВУ, с которым производится обмен информацией. Напри-
мер, команда MVI г, bt обеспечивает пересылку байта bi в ре-
гистр, указанный в качестве приемника кодом (ППП) в трех раз-
рядах команды. В трехбайтовых командах байты bt, Ьз задают:
адрес операнда (например, команда LDA— загрузка в аккуму-
лятор содержимого ячейки ОЗУ с адресом ЬзЬг) или следующей
"-66 зп
команды при переходах в программе или вызовах подпрограммы
{например, команда JMP Ь3Ь2 — безусловный переход к коман-
де, размещенной по адресу fe3b2).
При выполнении большинства арифметико-логических опера-
ций в РП заносятся устанавливаемые признаки результата. Из-
менение установленного признака С можно осуществлять коман-
дами STC, СМС. Значения признаков Z, S, С, Р служат услови-
ями выполнения команд условных переходов /уел, условных вы-
зовов подпрограммы Сусл и возвратов из нее Русл. В табл. 8.2
приведены соответствующие коды условий (УУУ), которые ука-
зываются в трех разрядах байта bi команды. Обозначения усло-
вий (AZ, Z, NC, С, РО, РЕ, Р, М) включаются в мнемокод со-
ответствующей команды, например Jy^—rJNZ b2b3— переход к
.команде, размещенной по адресу (й3б2), если Z=0 (результат^
^0); Русл-^РР—возврат к основной программе, если 3 = 0 (по-
дученный результат >0).
Команды СМР г, CMP М, CPI Ь2 осуществляют сравнение
двух Операндов, один из которых хранится в аккумуляторе, пу-
тем их вычитания н установки соответствующих признаков. Ус-
тановка Z=1 указывает на равенство операндов, установка
S=0 (положительная разность)—на то, что содержимое акку-
мулятора больше другого операнда, a S=1 (отрицательная раз-
ность) — что содержимое аккумулятора меньше. 1
Команды RLC, RRC и RAL, RAR существляют циклические
сдвиги содержимого аккумулятора на один разряд влево или
вправо без включения или с включением в цепь сдвига разряда
С регистра РП. Реализация сдвигов иллюстрируется рис. 8.6,0.
При загрузке стека по команде PUSH в две последовательно рас-
положенные ячейки ОЗУ, адресуемые содержимым УС, заносится
содержимое указанной в команде пары регистров нли слово сос-
тояния процессора PSW (Processor State Word), которое пред-
ставляет собой содержимое аккумулятора и РП. Содержимое
РП представляется в виде байта, формат которого приведен на
рис. 8.6,6. При выгрузке стека по команде POP содержимое двух
ячеек стека заносится в пару регистров нли аккумулятор и РП.
Установить необходимое содержимое УС можно с помощью
команд LXI гр, Ь3, Ь2 при задании кода ПР-11 (загрузка в УС
Таблица 8.2
Коды условий перехода
ГУУ Маемо* «« Условно УУУ Мнемо- код Условие
ООО NZ Неравенство нулю Z = 0 100 РО Нечетность Р=0
00! Z Равенство нулю Z = I 101 РЕ Четность I
010 NC Отсутствие переноса по Р Плюс 5 = 0
с=о 111 М Минус 5 = 1
Oil С Наличие переноса С=«1 —
ЯП
I
Таблица 8.3
Коды регистров и пар
регистров
Код (ИИИ.
ППП)
ООО
001
010
011
100
101
111
В
С
D
Е
Н
L
А
Кед (РРР)
Пара
регистров
00
01
10
11
D—Е
H—L
УС(8Р)
байтов Ь3, Ь3), SPHL (загрузка в УС содержимого пары регнст.-
ров Н—L). По команде XTHL осуществляется обмен содержимым*
двух верхних ячеек стека (адресуются содержимым УС) и пары*
регистров Н—L.
Изменение содержимого ПС выполняется командами JMP b3bt
(загрузка байтов Ьг, Ь3 в ПС) и PCHL (загрузка в ПС содержи-
мого пары регистров Н—L).
Специальные команды разрешают (ЕГ) или запрещают (DI)
прерывать исполнение программы при поступлении запросов
МПР3—МПРз, ЗПР, что обеспечивается установкой специального
триггера разрешения прерывания в состояние РПР= \ или РПР=
=0. Состояние этого триггера служит «маской», т. е. определя-
ет маскирование иных запросов иа прерывание. Отметим, что
сигнал начального сброса В.СБР=0 устанавливает состояние
триггера РПР=Ъ, т. е. запрещает обслуживание прерываний, кро-
ме НПР>. Для последующего разрешения этих прерываний надо
подать команду Е1.
Обмен информацией с ВУ осуществляется двухбайтовыми
командами IN (ввод) и OUT (вывод), в которых байт Ь3 явля-
ется адресом ВУ (порта), к которому производится обращение^
Содержимое этого байта выдается на шину AD0—ADy, обеспечи-
вая выбор одного нз подключенных ВУ, число которых может
Достигать 256. При этом устанавливается управляющий сигнал
ВУ/ЗУ=1.
Команды SIM и RIM позволяют устанавливать или считывать
состояния триггеров, разрешающих или запрещающих обслужи-
вание прерываний МПРз—МПР^, ЗПР. Таким образом, в МП.'
вводится или выводится маска прерываний (см. $ 8.4). Команда-
П* 32»
SIM позволяет также последовательно (поразрядно) выводить
содержимое аккумулятора на выход SOD, а команда RIM —
вводить в старший разряд аккумулятора значение сигнала на
входе SID.
В рассматриваемом МП реализуется четыре способа адреса-
ции. При регистровой адресации команда содержит трсхразряд-
ный код регистра, являющегося источником (ИИИ) или прием-
ником (ППП) операнда, либо двухразрядный код пары регист-
ров (ПР), содержимое которых служит операндом (табл. 8.3)'.
Примером могут служить команды: МОГ rt, г, — пересылка в ре-
гистр Г1 (приемник) содержимого регистра г2 (источника); DCX
fp — декремент содержимого указанной пары регистров. Косвен-
но-регистровая адресация определяет размещение операнда с по-
мощью пары регистров, содержимое которых является его адре-
сом (например, команда LDAX гр — загружающая в аккумулятор
содержимое ячейки, адрес которой хранится в паре регистров
В—С или D—Е). При непосредственной адресации операндом
служит байт Ь2 команды. Например, Л.\'1 Ь2— конъюнкция соот-
ветствующих разрядов числа, хранящегося в аккумуляторе и во
второй из двух ячеек памяти, содержащих команду (второй байт).
Прямая адресация дает адрес операнда в байтах Ьз, Ь: (старшие
и младшие разряды) команды.
Выполнение команды занимает от 1 до 5 машинных циклов.
Первый цикл (Ml), в котором выбирается байт Ь, и, если не тре-
буется других циклов, выполняется команда (одиобайтовая), со-
держит от четырех до шести тактов. Остальные циклы состоят
из трех тактов. Временная диаграмма выполнения в течение трех
циклов команды, например MVIМ, Ь2 и OUT Порт, показана на
рис. 8.7. В первом такте Ti каждого цикла на шине AD устанав-
ливается адрес, а на линию ACT выдается строб-сигнал, разре-
шающий его прием во внешний регистр (см. рис. 8.1) для адреса-
ции ОЗУ пли ВУ. Старшие разряды Л]5—Л8 адреса сохраняются
до конца цикла, а младшие А7—А,— до начала такта Т-„
В такте Т2 МП проверяет готовность ОЗУ или ВУ к обмену
информацией (наличие сигнала ГТ=\). В этом же такте уста-
навливаются сигналы ЗП и ЧТ, соответствующие виду обмена
информацией, происходящего в данном цикле. Если сигнал ГТ=
=0 (неготовность к обмену), МП переходит в режим ожидания,
т. е. не перехо.дит к обмену информацией (такт Т3). Период ожи-
дания (Тож) продолжается произвольное число тактов, пока не
поступит сигнал готовности ГТ=1.
После этого МП выполняет обмен информацией в течение
такта Т3. При этом по линиям AD?—AD0 в МП пли из него по-
ступает восьмиразрядное число (команда или операнд). В такте
Tt производятся его дешифрация и формирование первой микро-
команды, обеспечивающее его выполнение. Если для этого не
требуется других циклов обращения к ОЗУ нли ВУ (выбор бай-
тов Ь2 или Ьз, прием или выдача операндов пли адресов), то
324 . • Л
Рис. 8.7. Временные диаграммы циклов микропроцессора
команда выполняется в течение тактов Т$, Ть, для чего БУС фор-
мирует необходимые микрокоманды. Если необходимы дополни-
тельные циклы, то выполнение команды завершается в такте Т3
последнего цикла.
В такте Т3 МП анализирует также наличие запроса иа ПДП.
При поступлении сигнала ЗПД=\ МП завершает очередной
цикл, после чего вырабатывает сигнал подтверждения ППД=1
и отключается от шины AD. Выходы ЗП, ЧТ, ВУ/ЗУ при этом
переводятся в третье отключенное состояние. В такте Т3 послед-
него цикла выполнения каждой команды, МП проверяет также
наличие запросов на прерывание. При поступлении запроса
Таблица 8.4
Сигналы, определяющие тип цикла
ВУ/ЗУ S, 3,
Тип цикла
Тип цикла
Запись ЗУ
Считывание ЗУ
Вывод в ВУ
Ввод из ВУ
1 1 Выборка bt команды
I 1 Прерывание
О 0 Останов
X X Режим ПДП
Примечание. X — произвольное значение.
* — откяючеквое состоиихе.
325
НПР{ = 1 или какого-либо из запросов МПР1—МПР^, ЗПР, вы*
полнение которого не запрещено (маскировано), МП после за-
вершения цикла переходит к выполнению команды PST нли
CALL Ь3, Ьз, обеспечивающей переход к соответствующей под-
программе обслуживания (см. § 8.4).
На выводах ВУ/ЗУ и Si, S2 в течение всего цикла поддержи-
ваются значения сигнала, указывающие на вид выполняемой про-
цедуры (тип цикла). Эти сигналы (табл. 8.4) могут использо-
ваться для включения или отключения ОЗУ и ВУ, в качестве
информации о текущей работе МП, используемой при наладке
и контроле функционирования МПС.
8.3. ИНТЕРФЕЙСНЫЕ УСТРОЙСТВА
И ОРГАНИЗАЦИЯ ВВОДА-ВЫВОДА
Интерфейсное устройство, служащее для подключения к МПС
одного ВУ, обычно называется портом. В простейшем случае
порт представляет собой регистр данных с буферным каскадом
на выходе, отключающим его при поступлении соответствующего
сигнала от МПС. На рис. 8.8,а показаны варианты включения
Рнс. 8 8. Варианты подключения к микропроцессору портов ввода н вывода (а)
схема формирования управляющих снгналов чтения и записи (б)
326
регистра для ввода и вывода информации. Порт вывода прини-
мает данные с шины D при поступлении сигнала ЗП.ВУ=0. По-
лучаемый от ВУ сигнал разрешения считывания РС=1 включа-
ет буферный каскад БК1, выдающий данные. Порт ввода прини-
мает данные при поступлении от ВУ строба СТ=1. Выдача
данных на шину D производится через БК2 при поступлении сиг-
нала ЧТ.ВУ=0. Прием данных в регистры данных РД1, РД2
разрешается сигналом адресной выборки ABi, поступающим от
дешифратора ВУ. Общий сигнал сброса С.СБР, формируемый
микропроцессором, производит начальную установку в 0 всех ре-
гистров.
Сигналы ЗП.ВУ и ЧТ.ВУ записи и чтения ВУ вместе с анало-
гичными сигналами ЗП.ЗУ, ЧТ.ЗУ для ЗУ вырабатываются сиг-
нальной схемой (рис. 8.8,6) в соответствии с получаемыми от МП
сигналами ЧТ, ЗП, ВУ/ЗУ. Двунаправленный буферный каскад
БКЗ осуществляет выдачу данных от МП иа шину D или прием
в МП в соответствии с сигналами ЧТ, ЗП.
Более сложные процедуры обмена реализуются с помощью
специализированных ИУ, называемых адаптерами. В виде интер-
фейсных БИС выпускаются программируемые адаптеры, которые
могут осуществлять различные режимы передачи информации в
соответствии с командами, получаемыми от МПС. На рис. 8.9
показана типовая структура программируемого адаптера для па-
раллельного обмена *.
Адаптер содержит три восьмиразрядных порта А, В, С, при-
чем порт С можно использовать как два отдельных четырехраз-
рядных порта Cl и Св. К шине D адаптер подключен через дву-
Рве. 8.9. Структура БИС параллельного интерфейса (а) и реализация иа ее ос-
нове портов стробируемого ввода и вывода (б)
Такую структуру имеет БИС параляелиого интерфейса типа КР580ВВ55
МТ
направленный буферный каскад БК. Блок управления (БУ) оп-
ределяет режимы работы портов в зависимости от управляющих
слов и сигналов, поступающих от МП. Сигналы ЗП.ВУ, ЧТ.ВУ
формируются схемой, показанной на рис. 8.8,6. Выборка микро-
схемы осуществляется сигналом ЛВ4=0, поступающим на вход
ВМ от ДШ ВУ (см. рис. 8.8). Сброс всех регистров адаптера в
состояние 0 производится сигналом С.СБР=1. Разряды адрес-
ной шины Ло, Л] обеспечивают обращение к одному из четырех
адресатов: портам Л, В, С или регистрам БУ в соответствии с
табл. 8.5. В состав БУ входят регистр управления (РУ) и регистр
состояния (PC). Управляющее слово УС1, определяющее режимы
работы портов, заносится в РУ. Управляющие слова УС2, оп-
ределяющие значения сигналов на выходах порта С, устанавли-
вают соответствующие состояния разрядов PC.
Слово УС1 (рис. 8.10,а) определяет функции и режимы пор-
тов Л, CL (разряды De—D3), В, Си (разряды D2—До). Функции
задаются значениями разрядов De, D3 для портов А, Си, Dt, Do—
для В, CL (см. табл. 8.5). Адаптер реализует три возможных ре-
жима обмена (0, 1 или 2), устанавливаемых разрядами De, De
D2 (см. табл. 8.5).
Слово УС2 (рис. 8.10,6) обеспечивает установку постоянного
сигнала РС, = 0 или 1 на выходе порта С, номер которого i за-
дается разрядами D3—Dt. При поступлении УС2 устанавливает-
ся определенное состояние заданного разряда регистра PC, ко-
торое передается на соответствующий выход PCj. Это состояние
РС, задается значением 0 или 1 разряда Do. .Каждое слово УС2
определяет значение одного выхода РС{, поэтому для установки
нескольких выходов требуется подать в адаптер нужное количе-
ство слов УС2. С помощью УС2 иа выходах порта С могут быть
заданы коды, определяющие режим работы ВУ. Эти коды могут
меняться путем подачи от МПС новых слов УС2, т. е. програм-
мным способом. Таким образом, на выходах PC?—РС3 можно
сформировать необходимую последовательность кодов, управля-
ющих работой ВУ.
Ввод УС1, УС2 в адаптер производится МП при выполнении
команды OUT, где в качестве Ь2 указывается адрес программи-
Таблица 8.5
Функции и режимы портов Я, С я. В, Cl
Функции А. Сн, в. cL С Режимы л. сн Режимы В. cL
1 Ввод 00 0 0 0
0 Вывод 01 1 1 1
10 2
Рис. 8.10. Форматы управляющих
слов БИС параллельного интерфейс»
828
руемого адаптера (разряды А7—Л2) и код регистров БУ (раз-
ряды Л1Ло=Н). Так как по команде OUT на шину D выдается
содержимое аккумулятора, то предварительно в него необходимо
занести требуемое слово УС1 или УС2. Для этого можно исполь-
зовать команду Л(У/ b2 (см. табл. 8.1), где <в качестве Ь2 должно
быть записано УС1 или УС2. В зависимости от значения разря-
да Dj (см. рис. 8.10) это слово либо поступит в РУ, либо вызо-
вет установку соответствующего разряда PC и выхода РС<. Та-
ким образом, программирование адаптера можно произвести, по-
следовательно выполняя команды:
MVI Ь2, где (di) =УС1 или УС2;
OUT Порт, где (порт) =D7DbDsD,D2D2ll, (Dr—D2) — адрес
адаптера.
Основной режим 0 адаптера обеспечивает выполнение любым
из четырех портов (Л, В, Св, Сь) функции ввода или вывода ин-
формации. При вводе поступающая от ВУ информация записы-
вается в регистры портов. Выдача ее на магистраль D произво-
дится при выполнении МП команды IN, когда формируется сиг-
нал ЧТ.ВУ=0 и устанавливаются сигналы До, Ah ВМ=АВ(, вы-
бирающие определенный порт (табл. 8.6) данного адаптера. Вы-
вод информации осуществляется при выполнении МП команды
OUT, когда устанавливаются соответствующие сигналы Ло, Ль
ЛВ,- и ЗП.ВУ. При этом данные с шины D поступают на выходы
адресованного порта.
В режиме 1 стробируемого ввода-вывода передача информа-
ции сопровождается обменом управляющими сигналами, опре-
деляющими порядок взаимодействия МП и ВУ. В режиме 1 мо-
гут работать только порты Л и В. Линии порта Си используются
для передачи управляющих сигналов, обслуживающих порт Л,
линии порта Cl — порт В.
Если порт выполняет функцию ввода, то запись в его регистр
поступающей от ВУ информации производится только при полу-
Таблица 8.6
Функции адаптера параллельного обмена
Л) Л. ЧТ, ву ЗП. ВУ вм функция адаптера
0 0 0 1 0 Порт Я-►шина D
0 1 0 1 0 Порт В-►шина D
I 0 0 1 0 Порт С-►шина D
I 1 0 1 0 Запрещено
0 0 1 0 0 Шина D-^порт А
0 1 1 0 0 Шива D-гпорт В
1 0 1 0 0 Шина D—►порт С
1 1 1 0 0 Шина Dr* регистры БУ
X X X X 1 Шина D отключена
329
чении строб-сигнала СТ=0. После записи формируется выходной
сигнал подтверждения приема ППР = \ (рис. 8.11,а), который
информирует ВУ о том, что информация принята и запрещает
поступление новых данных, пока не произойдет считывание при-
нятых. При этом ВУ вырабатывает сигнал СТ=1, т. е. действие
строб-сигнала прекращается. Если триггер разрешения прерыва.
ния (ТРП) установлен в состояние 1, то на выходе запроса адап-
тера формируется сигнал ЗПА=1, который используется как за-
прос прерывания (ЗПР) для МП. При поступлении этого запро-
са МП может перейти к выполнению подпрограммы обслужива-
ния, которая содержит команду IN, обеспечивающую прием ин-
формации от данного порта. При этом на адаптер поступают не-
обходимые сигналы ЧТ.ВУ, Л1, Ло, АВ^ — ВМ, сигнал «Готовность
данных» снимается (устанавливается ГГД=0). После окончания
ввода данных в МП на выходе адаптера устанавливается сигнал
ППР=0, разрешающий поступление от ВУ новых данных.
Если порт выполняет функции вывода, то при поступлении
команды OUT, когда МП устанавливает адресные сигналы At,
Ао, АВ{=ВМ и формируется сигнал ЗП.ВУ=й, данные с шины
D заносятся в регистр (рис. 8.11,6). При этом выходные сигналы
«Прием данных» (ПРД) и «Запрос адаптера» (ЗЛА), имевшие
значение 1, устанавливаются в 0. Сигнал ЗПА=0 формируется,
если соответствующий триггер (ТРП) установлен в состояние 1.
Сигнал ПРД служит запросом на прием данных в ВУ. Когда ВУ
начинает прием, оно вырабатывает сигнал подтверждения ПДТ=
=0, вызывающий установку сигнала ПРД=\, т. е. сброс запро-
са на прием. По окончании приема, когда устанавливается
ПДТ=\, адаптер вырабатывает сигнал ЗПА = \, если триггер
ТРП установлен в состояние 1. Этот сигнал используется как за-
прос прерывания (ЗПР), вызывающий с помощью соответствую-
щей подпрограммы обслуживания очередной цикл вывода.
Рис. 8.11. Временные диаграммы стробируемого ввода (а) и вывода (б) инфор-
мации
ззв
На рис. 8.9,6 показана схема формирования управляющих сиг-
налов для режима 1, когда порт А выполняет функции ввода, порт
В — вывода. Запросы ЗПА могут иметь различный приоритет, и
последовательность их обслуживания определяется КПР (см.
рис. 8.2). Если А и В используются в качестве портов ввода, то
сигналы СТ поступают на выводы РС4, РС2\ ППР — на выводы
PCs, РСс ЗПА — на выводы РС3, РСо. Если А и В — порты вы-
вода, то сигналы ПРД поступают на выводы РС2, РСг, ПДТ —
на выводы PCs, РС2; ЗПА — на выводы РС3, РС0. Установка или
сброс ТРП, разрешающих формирование запросов ЗПА=1, про-
изводится с помощью УС2. Для порта А состояние ТРП устанав-
ливается как значение РС4 при вводе, PCs при выводе, для пор-
та В — как РС2 при обеих функциях.
В режиме 2 двунаправленного стробированного обмена мо-
жет работать только порт А. При этом пять линий порта С ис-
пользуется для обмена управляющими сигналами: СТ — вход РС4,
ППР — выход PCs, ПРД — выход РС2, ПДТ—вход PCs, ЗПА —
выход РС2. Состояние триггера ТПР, разрешающего формирова-
ние запроса ЗПА=\, устанавливается с помощью УС2 как зна-
чение выхода РСа (код D2D2Di = 100, рис. 8.10,6). В режиме 2
порт А реализует ввод информации, когда сигнал ЧТ.ВУ=0 (МП
выполняет команду IN), или вывод, когда ЗП.ВУ=0 (МП вы-
полняет команду OUT). При этом временные диаграммы функ-
ционирования имеют вид, показанный на рис. 8.И,а,6.
Режимы работы разных портов могут комбинироваться. При
работе портов А, В в режимах 1 и 2 оставшиеся две (РСе, РС2
на рис. 8.9,6) или три линии порта С могут использоваться для
ввода или вывода информации в режиме 0. При работе порта
А в режиме 2 порт В может функционировать в режиме 1.
При работе портов А, В в режимах 1 и 2 можно выполнить
контроль их текущего состояния, считав содержимое порта С с
помощью команды IN. В соответствующих разрядах слова сос-
тояния, поступающего при этом на шину D, будут указаны теку-
щие значения сигналов ППР, ПРД, ЗПА, а также установленные
состояния триггеров ТПР. Эта информация может быть исполь-
зована для анализа процесса обмена и оперативного управления
этим процессом.
Процедура передачи информации, сопровождаемая обменом
между абонентами, управляющими сигналами, которые задают
начало и конец передачи, называется квитированием'. Сигналы
квитирования СТ, ППР, ЗПА и ПРД, ПДТ, ЗПА определяют го-
товность абонентов к обмену, его начало и окончание. Такая ор-
ганизация позволяет избежать потери информации из-за неготов-
ности абонентов или поступления новых данных до окончания
предыдущего цикла передачи. Квитирование совместно с режи-
1 В зарубежной литературе такая процедура обмена называется «рукопожа-
тием» (handshaking).
331
мом прерывания позволяет организовать эффективное взаимо-
действие МПС с ВУ, имеющими низкие скорости работы (кла-
виатура, принтеры и др.).
Стандартная последовательность и взаимозависимость форми-
рования сопровождающих обмен сигналов называется протоко-
лом обмена. Этот протокол представляется временными диаг-
раммами (рис. 8.11), определяющими порядок формирования со-
ответствующих сигналов.
Рассмотренный параллельный адаптер обеспечивает эффек-
тивную организацию обмена информацией с квитированием (ре-
жимы 1, 2) или без него (режим 0). Путем репрограммирования
адаптера можно оперативно менять функции и режимы портив в
процессе работы МПС. Такие адаптеры широко используются для
подключения к МПС различных ВУ. Однако они требуют для пе-
редачи сигналов многожильных кабелей. При увеличении рассто-
яния между МПС н ВУ стоимость таких линий связи быстро
возрастает.
Для соединения удаленных абонентов обычно используется
последовательная (поразрядная) передача информации, требую-
щая не более 2... 3 соединительных линий. Единицей информа-
ции, передаваемой при последовательном обмене, является сим-
вол, содержащий от 5 до 8 бит. Примером пятибитного представ-
ления символов является телеграфный код семибитного пред-
ставления— код КОИ-7 (см. табл. 1.3). Каждый бит представ-
ляется наличием или отсутствием тока в линии либо высоким илн
низким потенциалом. Применяются два режима последователь-
ного обмена: асинхронный или синхронный.
Формат передачи данных при асинхронном режиме показан
на рис. 8.12,а. До начала передачи па линии поддерживается со-
стояние 1 (высокий потенциал), начало передачи каждого сим-
вола определяется установкой на линии состояния 0 (низкий по-
тенциал) в течение времени т (период передачи). Этот началь-
ный период называют старт-битом. Затем последовательно пере-
дается необходимое число (5... 8) информационных битов, пред-
ставляющих символ. После них обычно следует контрольный
бит, указывающий четность или нечетность числа единиц в пе-
редаваемом символе. Затем на линии устанавливается 1 до на-
чала передачи нового символа. Минимальный промежуток вре-
мени между окончанием предыдущего и началом передачи сле-
дующего символа обычно составляет от т до 2т. Этот промежу-
ток называется стоп-битами. Если поступление нового символа
начинается до окончания заданного числа стоп-битов, то возни-
кает ошибка, называемая нарушением кадра (формата). Эта
ошибка происходит из-за того, что приемник не успевает закон-
чить прием предыдущего символа п возникает их наложение
Таким образом, при асинхронном режиме одновременно с ин-
формационными передаются служебные биты, доля которых мо-
жет составить свыше 40%. Для ускорения передачи значитель-
ных массивов информации число служебных символов можно су*
332
ll.
5-8 информационны!
битов (символ)
а)
'«"М
Информационный массив (п символов}
Ц)
Информационный массой (п Символов)
Символ! Символ 2 Символ в Символ ♦'
Символ п
t—
Рис. 8.12. Последовательная передача данных в асинхронном (а) н синхроиаок
(б, в) режимах
щественно сократить, используя синхронный режим передачи. На
практике применяются две модификации этого режима: с внут-
ренней и внешней синхронизацией.
При внутренней синхронизации (рис. 8.12,6) перед началом
обмена передатчик .выдает на линию одни или два синхросимво-
ла, следом за которыми идут информационные биты, не разде-
ленные старт- или стоп-битами. После каждого символа (5... 8
бит) может идти контрольный бит либо в конце массива переда-
ется общая контрольная сумма. По окончании очередного масси-
ва информации передатчик снова выдает сннхросимволы до на-
чала нового массива. Приемник работает в режиме поиска, при-
нимая и анализируя сигналы с линии. При обнаружении синхро-
символов следующие за ними биты приемник воспринимает как
информационные и контрольные. При новом поступлении син-
хросимвола прием информации прекращается и приемник пере-
ходит в режим поиска.
При внешней синхронизации (рнс. 8.12,в) используется до-
полнительный строб-сигнал (СТС), определяющий моменты на-
чала и окончания массива информации, в котором символы идут
без старт- и стоп-битов. Этот сигнал поступает от передатчика
к приемнику по отдельной линии.
При любом режиме обмена для синхронизации приемника в
передатчика одновременно с информацией по отдельной линии
передаются синхроимпульсы, частота которых /с^/0=1/т. Еди-
333
Pec. 8.13. Структура БИС последовательного интерфейса
виней скорости (частоты) передачи информации служит 1 бод=
= 1 бит/с.
На рис. 8.13 приведена типовая структура программируемого
адаптера для последовательного обмена. Адаптер содержит блок
.передачи (БПД) и блок приема (БПР) с управляющими схе-
мами (УПД, УПР). Эти блоки представляют собой регистры
сдвига (см. § 5.2) с параллельным приемом и последопательиой
выдачей (БПД) и с последовательным приемом п параллельной
выдачей (БПР). Данные, поступающие в БПД через БК с шины
D, заносятся в буферный регистр, а затем с помощью регистра
сдвига выдаются в последовательном коде на выход передатчика
(ВПД). Данные, поступающие в последовательном коде на вход
приемника (ВПР), заносятся в сдвиговый регистр, а затем выда-
ются через буферный регистр на шину D. Синхроимпульсы, со-
провождающие передачу, подаются на входы синхронизации пе-
редачи (СПД) и синхронизации приема (СПМ). Адаптер реали-
зует синхронный и асинхронный режимы обмена 1 с различными
длиной передаваемых символов и видами их контроля.
Обмен информацией между адаптером и МП определяется
сигналами ЗП.ВУ, ЧТ.ВУ (рис. 8.8,6) и синхронизируется сигна-
лами СС (см. рис. 8.5). На вход выбора микросхемы ВМ посту-
пает сигнал выборки АВ{ от ДШ ВУ (см. рис. 8.8,а). Один из
разрядов адреса используется в качестве сигнала «Управление/
Данные> У1Д, который определяет выбор адресатов: регистры
БПД или БПР при У1Д=Д) (обмен данными) либо регистры бло-
ка управления (БУ) при У1Д=\ (обмен управляющей информа-
цией). Функции адаптера задаются этими сигналами в соответ-
ствии с табл. 8.7.
1 Такие адаптеры часто называют универсальными синхронно асинхронными
приемопередатчиками — УСАПП (USART).
334
Таблица 8.7
Функции адаптера последовательного обмена
У/Д вм функции адаптера
ЧТ. ДУ зп. ву
0 0 1 0 Регистр БПР-«-шина D
0 1 0 0 Шина D ->- регистр БПД
1 0 1 0 PC--шина D
1 1 0 0 Шина О--РУ, РСС1, РСС2
X X X 1 Шина D отключена
Для связи МПС с удаленными обеъктами часто используются те-
лефонные линии, информация по которым передается в виде си-
нусоидальных сигналов определенной частоты. Например, 0 пред-
ставляется сигналами с частотой 1070 Гц, а 1—частотой 1270 Гц.
Преобразование двоичной информации, представленной электри-
ческими потенциалами U°, U1, в синусоидальные сигналы и об-
ратно осуществляется специальными схемами, которые называют-
ся модемами (модулятор-демодулятор). При этом сигналы ВПД
подаются на вход модема для последующей передачи по телефон-
ной линии, а сигналы, принятые с этой линии, поступают иа вход
ВПР адаптера для ввода в МПС. Обмен информацией между
адаптером и модемом сопровождается сигналами квитирования
ГТМ, ГТА и зла, ~РПЛ.
Если инициатором обмена является модем, имеющий информа-
цию для передачи в МП, то он подает сигнал «Готовность моде-
ма» ГТМ = 0. При этом устанавливается в 1 разряд Dr в регистре
состояний (PC), содержимое которого считывается в МП по коман-
де /.V (см. табл. 8.1). Если МП разрешает обмен с модемом, то он
по команде OUT вводит в адаптер командное слово, устанавлива-
ющее сигнал «Готовность адаптера» ГТА—0. Это сигнал разреша-
ет модему посылки данных на ВПР.
Если МП имеет информацию для передачи через модем, то по
команде OUT в адаптер вводится командное слово, устанавливаю-
щее на выходе «Запрос адаптера» сигнал 3/7Л=0. Этот запроа
принимается модемом, который в случае готовности к об-
мену выдает сигнал «Разрешение передачи адаптера» РПА = §. По-
ступление этого сигнала разрешает адаптеру вывод данных на ли-
нию ВПД.
Помимо сигналов управления вводом-выводом и модемом
(УВВ, УМД, рис. 8.13) адаптер вырабатывает сигналы «Готов-
ность передатчика» (ГПД) и «Готовность приемника» (ГПР). Сиг-
налы ГПД—\ и ГПР=) устанавливаются при поступлении дан-
ных в БПД пли БПР. Они обычно используются как запросы пре-
рывания (ЗПР) для .МП. в соответствии с которыми МП заносят
в буферный регистр новое число для передачи в ВУ (при ГПД—Х)
либо принимает данные, поступившие в БПР адаптера (при ГПР=
336
= 1). Если передача данных на выход ВПД начинается до поступ-
ления в буфер следующего передаваемого числа, то адаптер выда-
ет сигнал «Конец передачи» КПД=\.
Двунаправленный вывод внешпой-внутренней синхронизации
ВВС используется в зависимости от установленного типа синхро-
низации. Если синхронизация внутренняя, то адаптер устанавлива-
ет сигнал ВВС=1 в течение времени передачи информационных
символов, т. е. между моментами поступления синхросимволов в
начале и конце передачи. При внешней синхронизации адаптер,
запрограммированный как передатчик, формирует значение ВВС =
= 1 в течение времени передачи информационных символов. Для
адаптера, запрограммированного как приемник, ВВС служит вход-
ным сигналом, стробирующим прием необходимой информации.
Программирование адаптера осуществляется путем ввода в БУ
управляющих и командных слов, выдаваемых МП по команде
OUT. Управляющее слово, поступающее в регистр РУ с шины D
при адресном сигнале У/Д=1, определяет:
режим передачи: синхронный (£>i£)o = 00) и асинхронный с раз-
личным отношением частот: fjfn=l при Д1£>о = 01; К//п=16 при
DiDo= 10; /у//п = 64 при £)|£>о = 11;
число информационных бит: 5 при £)3£)2 = 00; 6 при £>3£>2 = 01;
7 при D3D2= 10; 8 при D2D2= 11;
наличие (£>< = 1) или отсутствие (£>4=0) контрольного бита и
тип контроля: на четность (£>3=1) или нечетность (£>5 = 0);
число стоп-битов при асинхронном режиме: 1 при £>7£)б = 01;
1,5 при РтДб=Ю; 2 при £>7£>6=11 либо способ синхронизации при
синхронном режиме: внешняя при £)0=1, внутренняя с одним (при
Е>7Йб=10) или двумя (при £>:£>6 = 00) сипхроспмволами.
При внутренней синхронизации (£>6 = 0) следом за управля-
ющим словом в адаптер вводятся один пли два снпхросимвола,
которые хранятся в регистрах РСС1, РСС2.
Непосредственно перед началом обмена в адаптер вводится
командное слово, разряды которого имеют следующие значения:
Da (разрешение передачи); D-> (разрешение приема) разре-
шают передачу или прием пои Do, D<--1 и запрещают при О0,
£>s=0;
Qi, Ds устанавливают значения выходных сигналов ГТА=0
и ЗПА =0 при D]= 1 и Ds= 1, соответственно;
£>з=1 устанавливает на выходе ВПД—Q (воспринимается
ВУ как разрыв линии), при £>3 = ! производится обычная пере-
дача;
£>4=1 сбрасывает в 0 триггеры, фиксирующие ошибки при-
ема информации;
Рб=1 сбрасывает в 0 регистр РУ, после этого для програм-
мирования адаптера необходимо ввести новое управляющее слово;
D7 = } при синхронном режиме адаптера переводит его в сос-
тояние поиска синхросимволов на входе ВПР.
336
В процессе приема адаптер контролирует поступающую ин-
формацию, фиксируя в регистре состояний (PC) наличие следу-
ющих ошибок;
ошибка кадра устанавливается в асинхронном режиме, если
в конце символа не обнаружен стоп-бит заданной длительности;
ошибка переполнения фиксируется, если поступивший символ
не был считан МП до прихода следующего;
сшибка четности устанавливается, если четность поступивше-
го символа не соответствует значению принятого за ним кон-
трольно: о бита.
Микропроцессор может проконтролировать наличие или от-
сутствие ошибок, считав содержимое PC в виде слова состояния,
которое выводится из адаптера по команде Z;V при адресном
сигнале У/Д=1. Наличие ошибок четности, переполнения, кадра
определяется значением 1 в разрядах D3, £><, D5 слова состоя-
ния. В остальных разрядах этого слова указываются текущие
значения сигналов на некоторых выводах адаптера: ГПД (раз-
ряд До), ГПР (£>,), КПД (D2), ВВС (D6), ГТМ (Dr).
Pir 8,14 Временные диаграммы асинхронного последовательного приема (а) и
выдачи (б) информации
337
Временные диаграммы, иллюстрирующие процесс последова-
тельного обмена в асинхронном режиме, приведены на рис. 8.11.
По окончании ввода символа в БПР формируется сигнал Г ПР
(рис. 8.14,а), используемый как запрос прерывания МП. Получив
его, МП выполняет подпрограмму ввода, содержащую команду
IN. При выполнении этой команды формируются адрес адаптера
(сигналы У/Д = 0, BM — Q) и сигнал ЧТ.ВУ=0. В цикле М3 команды
IN адаптер выдает на шину D принятый символ. Одновременно
в регистре PC фиксируются ошибки приема, если они обнару-
жены.
Последовательный вывод (рнс. 8.14,6) производится после по-
лучения адаптером с шины D передаваемого символа, который
вводится в буферный регистр при поступлении сигнала ЗП.ВУ =0.
Этот сигнал вызывает также установку КПД=ГПД = <3. Установка
ЗП.ВУ=\ вызывает формирование старт-бита, т. е. начало пере-
дачи символа. При этом устанавливается значение ГПД=\, кото-
рое служит запросом прерывания МП. Поэтому запросу выполня-
ется подпрограмма вывода, содержащая команду OUT, н в буфер-
ный регистр адаптера поступает следующий символ. Если МП не
удовлетворяет запрос и в БПД ие загружается очередной символ,
то после окончания передачи (формирования стоп-бита) устанав-
ливается сигнал КПД = \.
8.4. КОНТРОЛЛЕРЫ ПРЕРЫВАНИИ
И ПРЯМОГО ДОСТУПА
Для реализации режима прерываний в МПС включаются спе-
циальные устройства — контроллеры (КПР), которые прн полу-
чении запроса выдают в МП команду RST пли CALL (см. табл.
8.1), вызывающие соответствующую подпрограмму его обслужи-
вания. Наиболее универсальными и эффективными являются
КПР, формирующие команду CALL. Структура такого КПР по-
казана на рис. 8.15.
Контроллер подключается к шине D и содержит регистр за-
просов (РЗП), который принимает восемь запросов, имеющих
различный приоритет. При поступлении запроса ЗП схема управ-
ления прерывания (СУПР) вырабатывает сигнал ЗПР—\, иду-
щий в МП. Если прерывание разрешено, то после выполнения те-
кущей команды МП формирует сигнал подтверждения ППР = й.
Получив его, КПР выдает на шину D команду CALL, поступаю-
щую в МП. Приняв ее, МП еще два раза формирует сигналы
ППР — 0, по которым КПР выдает Ь2, Ь-. команды CALL, задаю-
щие адрес подпрограммы обслуживания соответствующего запро-
са. В регистре обслуживаемых запросов (РОЗ) после этого уста-
навливается в состояние 1 триггер, соответствующий поступивше-
му запросу. Анализатор приоритетов (АП) сравнивает приоритеты
вновь поступающих и обслуживаемого запросов. Если поступив-
ший запрос имеет такой же или меньшпй приоритет, чем обслу-
338
Pi'<- 8 15. Структура контроллера прерываний
жизаемый, то он не вызывает прерывания. Если же его приори-
тет выше, то формируется сигнал ЗПР и прерывается выполнение
подпрограммы обслуживания. Регистр маски приоритетов (РМП)
содержит восьмиразрядный код маски. Значение 1 в том или ином
разряде маски запрещает (маскирует) обслуживание запроса с со-
ответствующим номером ЗП0...ЗП7.
Программирование КПР производится путем посылки в него
из МП специальных управляющих и командных слов. Эти слова
выдаются МП по команде OUT и заносятся в соответствующие
регистры ВУ. При этом иа КПР подаются сигнал ЗП.ВУ = й и сиг-
нал выборки ABt = BM = 0 от ДШ ВУ (см. рис. 8.8). Адресный сиг-
нал .40 определяет регистр КПР, в который поступает данное сло-
во (табл. 8.8). Сначала в КПР необходимо ввести два управляю-
щих слова УС1, УС2, которые задают адреса подпрограмм обслу-
живания прерывания. Для каждой подпрограммы отводится че-
тыре или восемь рядом расположенных ячеек памяти. Число яче-
ек задается определенным разрядом УС1. Подпрограммы обслу-
живания размещаются в ОЗУ в виде общего массива объемом 32
Тз блица 8.8
Адресация регистров КПР
-40 вм Выполняемая передача1
ЧТ. ВУ зп. ву
0 0 1 0 (РЗП), (РОЗ) илн (КВП)->-шииа D
I 0 1 0 (РМП) ->• шина D
0 1 0 0 Шипа Л —УС1, КС2 или КСЗ
1 1 0 0 Шина Л—-УС2, УСЗ или КС1
X х X 1 Шни» D отключена
: Адресация регистров КПР определяется последовательностью поступления илн со-
держанием УС, КС.
339
разрешения прямого доступа ПД = 0 вырабатываются КПД, когда
он обеспечивает этот режим для ВУ, подавшего запрос.
В режиме программирования МП по команде OUT загружает
в БУ контроллера управляющее слово, которое содержит маску
-опросов (разрешает или запрещает обслуживание любого из че-
тырех ВУ;; задает вид приоритета (фиксированный или цикличе-
ский); обеспечивает при необходимости копирование передавае-
мой информации.
При копировании передача массива информации по запросу
ЗП2 повторяется, если запрос сохранился. Копирование реализу-
езся путем загрузки в регистры БОЗЗ такой же информации, как
БО32. После окончания передачи массива содержимое РАЗ, РСЗ
загружается в РА2, РС2 и передача повторяется, если есть за-
прос ЗП2=\. КПД программируется иа копирование только для
ЗП2, запрос ЗП2 при этом не обслуживается. Помимо управляю-
щего слова Л1П вводит в КПД содержимое регистров РА и РР,
PC, адресуемых с помощью сигналов Ао—А] (табл. 8.9). Для
программирования каждого БОЗ требуется два 16-разрядиых чис-
ла, т. е. выполняется четыре команды OUT. При этом сначала за-
п ужаются младшие восемь разрядов регистра, затем — старшие.
Микропроцессор может с помощью команды IN считать из
лПД слово состояния (СС), которое показывает, для каких БОЗ
передача закончена и установлен ли для ЗП2 режим копирова-
ния Запись в КПД содержимого регистров, УС и считывание СС
управляются сигналами ввода-вывода (УВВ) (см. рис. 8.16), по-
ступающими от МПС, в соответствии с табл. 8.9.
В режиме ПДП контроллер выдает адрес выбираемой ячейки
ОЗУ, формирует управляющие сигналы (УПД, рис. 8.16), а так-
же принимает от ВУ сигнал готовности ГТ. Цикл передачи со-
держит четыре такта. В первом такте младшие разряды адреса
устанавливаются на выходах Ао—А7, а старший байт выдает КПД
а шину D. Одновременно устанавливается сигнал выдачи адреса
Та 5лнш 89
Адресация регистров КПД
7Т. ВУ зп. ву Л, л, Л, л. Выполняемая передача
I 0 0 0 0 0 Шина D—PA1
I ГО 0 0 0 0 —» -РР1, РС1
1 0 0 0 1 0 Шина D -* РА2
1 0 0 0 1 1 —» -РР2, РС2
1 0 0 1 0 0 Шина Л —РАЗ
1 0 0 1 0 1 —— РРЗ, РСЗ
1 0 0 1 1 0 Шина D-*-PA4
I 0 0 1 1 1 _»_ — ppi, РС4
1 0 1 0 0 0 Шина О->-УС
0 I 1 0 0 0 СС —*-шнна D
342
СВА = 1, разрешающий запись этого байта во внешний регистр ад-
реса, который хранит его до конца цикла. Во втором и третьем
тактах устанавливаются необходимые управляющие сигналы
ЧТ.ВУ, ЗП.ВУ и ЧТ.ЗУ, ЗП.ЗУ. В третьем такте проверяется так-
же сигнал ГТ. Если ГТ = 0, то КПД переходит в режим ожидания
до получения ГТ=\. Передача данных по шине D производится в
четвертом такте. Сигнал «Конец передачи» КПД = \ устанавливает-
ся, когда соответствующий PC оказывается в пулевом состоянии.
Сигнал «Конец блока» КБ=\ вырабатывается после передачи
каждого блока информации объемом 128 байт.
Таким образом, КПД реализует режим ПДП при поступле-
нии запроса от одного из четырех ВУ. Возможность считывания
состояния и репрограммирования КПД позволяет реализовать
различные способы обслуживания ВУ и оперативно изменять их
в случае необходимости.
8.5. СЕКЦИОНИРОВАННЫЕ
МИКРОПРОЦЕССОРЫ
С МИКРОПРОГРАММНЫМ УПРАВЛЕНИЕМ
Для построения высокопроизводительных МПС с разрядностью
16 и более используются МП с секционированным операционным
устройством. Управление этими МПС обычно осуществляется с
помощью микропрограммных УУ (см. § 7.4). Для реализации та-
ких МПС выпускаются комплекты микропроцессорных БИС, ре-
ализующих функции операционных секций или блоков МПУУ
Пример структуры одной четырехразрядной операционной сек-
ции (процессорная секция) приведен на рис. 8.17. Секция содер-
жит АЛУ, блок из 16 четырехразрядных регистров общего назна-
чения (РОН) и аккумулятор Q. Блок РОИ имеет два выхода, на
которые выдаются операнды из регистров, выбираемых с по-
мощью четырехразрядных адресов А и В. Данные, записываемые
в РОН или аккумулятор, могут сдвигаться вправо или влево на
одни разряд с помощью сдвигателей — мультиплексоров (см. рис.
3.14). Мультиплексоры M.UX1, M.UX2 выбирают операнды Ro,
поступающие в АЛУ. Результат F может выдаваться на выход У
через буферный каскад по сигналу «Разрешение выдачи» (РБД-1)
и заноситься в РОН или аккумулятор. АЛУ формирует также
признаки результата: переноса из старшего разряда С4, нуля Z,
знака S, переполнения 1/=С3ФС4 (см. § 7.1).
Для обработки и храпения многоразрядных операндов секции
включаются параллельно. При этом входы-выходы Р/?о, PR., и
PQo, PQt сдвигателей R и Q соседних секций соединяются после-
довательно для сдвига операндов. При реализации последова-
тельного переноса так же соединяются входы Cs и выходы С, со-
седних секций. При реализации ускоренного переноса в МПС
включается специальная схема формирования переносов, на вхо-
343
Y
Рис. 8.17. Структура БИС процессорной секции
ды которой поступают от АЛУ сигналы Р, G (см. § 7.1). Общая
синхронизация осуществляется сигналом СС.
Выполняемые секцией операции определяются микроприказа-
ми !о—h (табл. 8.10), поступающими от МПУУ. Микроприказ
—]? управляет мультиплексорами MUX1, MUX2, которые выби-
т'.дют операнды нз РОН, аккумулятора или с входа данных D.
Номера выбираемых РОН задаются адресами А, В. В качестве
одного из операндов может быть выдан 0. АЛУ выполняет сло-
жение и вычитание операндов и пять основных логических опера-
ций (над каждым разрядом операнда). Выбор операции АЛУ
производится микроприказами 73—/5. Размещение результата опе-
рации определяется микроприказами Д—Л- При этом можно
произвести сдвиг результата или содержимого аккумулятора на
один разряд влево илн вправо. Микроприказ управляет также
мультиплексором MUX3, который выдает на выход результат
операции либо содержимое РОН, выбираемого адресом А.
Таким образом, процессорная секция выполняет набор микро-
операций, достаточный для реализации любых алгоритмов обра-
ботки информации. Для этого на нее и другие устройства МПС
должна поступить необходимая последовательность микрокоманд,
сформированная МПУУ. Для реализации МПУУ используются
несколько блоков, основным нз которых является блок выбора
244
Таблица 8.10
Операции, выполняемые процессорной секцией
Мнкропрн- кая Выбор операн- дов1 Микропрн- каэ Функции АЛУ Микропрн- каз Размещение, сдвигt
Л А Л «о so /. 1, 1, A 1. РОН Q V
0 0 0 А Q 0 0 0 K+S 0 0 0 F-+Q F
0 0 1 А В 0 0 1 S-J? 0 0 1 —— F
0 1 0 О Q 0 1 0 R—S 0 1 0 F->-B .4
0 1 1 О в 0 1 1 R\JS 0 1 1 F—B — F
1 0 0 О А I 0 0 RS 1 0 0 F/2-+B Q/2-Q F
1 0 1 D А 1 0 1 RS 1 0 1 F/2-+B F
1 1 0 D Q 1 1 0 R®S 1 1 0 2F-»-B F
1 1 1 D о 1 1 1 R^S 1 1 1 2F->-B — F
‘ А, В — регистры, адресованные входами А, В.
2 F/2, Q/2 — результат (F) или содержимое аккумулятора, сдвинутое на один рзпм .
вправо (деление на 2); 2F. 2Q — результат или содержимое аккумулятора, сдвинутое на
один разряд влево (умножение на 2).
адресов (БВА), на выходе которого устанавливается адрес s ei>-
ки МПЗУ, из которой выбирается следующая микрокоманда.
Структура БВА (рис. 8.18,я) содержит мультиплексор, выби-
рающий адрес -V от одного из четырех возможных источник; =.
Управление выбором осуществляют сигналы ЛБ, Л/п. Адрес можно
получить с внешних входов АЛ1 или из регистра адреса (РА). в
который ои предварительно заносится со входов .И. Источниками
адреса могут также быть микропрограммный счетчик (МПС) и.
регистровый стек. Стек реализован иа четырех четырехразря_-
ных регистрах сдвига РА—RD, в которые загружается содержим.'.е
МПС, если поступают сигналы «Разрешение стека» РС=1, а ' ,-
чение сигнала «Запись/Считывание» 3IC — Q. Схема сброса адреса
(ССА) при поступлении сигнала «Сброс» СБР-1 формирует зна-
чение адреса М = 0. Адрес поступает на выход БВА через БК, ко-
торый открывается сигналом «Разрешение выдачи адреса» РВА -- 1.
Адрес очередной микрокоманды с выхода MUX заносится также
в МПС с инкрементом (увеличение иа 1) при сигнале С'о=1 или
без него при С'о = О. Увеличение на 1 выполняется пнкременгор
(ИНК). ЕслиЛШХ выберет в качестве источника адреса МПС, ю
в следующем такте из МПЗУ будет выбрана очередная микроко-
манда микропрограммы, если выполнен инкремент, либо повторит-
ся текущая микрокоманда, если инкремента ие было.
Одна микросхема БВА формирует четыре разряда адрес-.
Для адресации МПЗУ, хранящих микропрограммы из сотен и ты-
сяч микрокоманд, параллельно включаются несколько микросхем
БВА. При этом входы С'о и выходы С'4 в МПС включаются г. -
следовательно, чтобы обеспечить передачу сигналов переноса при
инкременте.
На основе БВА можно построить МПУУ, один из варнак, щ
структуры которого показан на рис. 8.18,6. Микропрограммы запп-
34с
Рве. 8.18. Структуры блока выбора адреса (а) и микропрограммного УУ на его
основе (б)
саны в ППЗУ объемом 4096 слов. Поэтому для выбора микроко-
манд используется 12-разрядный адрес (АМК), который формиру-
ется тремя параллельно включенными БВА. Схема управления
выбором адреса (СУВ) вырабатывает сигналы управления для
ДШК, БВА и регистра микрокоманд (РМК) в зависимости от че-
тырехразрядиого управляющего кода, поступающего из РМКВ, и
значения сигнала «Условие выбора> (УД).
После получения очередной команды ДШК формирует адрес
ячейки, где хранится первая микрокоманда (МК) из последова-
тельности МК, обеспечивающих ее выполнение. Последняя МК из
микропрограммы выполнения предыдущей команды содержит уп-
равляющий код, который, поступая в СУВ, вызывает появление
сигнала «Выбор начального адреса> (ВНА) и выдачу кода Л4[Л4о>
34С
обеспечивающего выбор входов AM в качестве источника адреса.
Таким образом, адрес первой микрокоманды, выданный ДШК на
внутреннюю шину AM, через БВА поступает иа адресные входы
МПЗУ. Эта МК поступает на выход МПЗУ и в следующем такте
заносится в РМК, если СУВ выдает сигнал «Прием микрокоман-
ды» (ПМК). Адрес МК после инкремента заносится в МПС и по-
зволяет адресовать следующую МК микропрограммы.
Если очередная МК размещается не в следующей г.-мТ...е
МПЗУ, а в какой-либо другой ячейке, то предыдущая МК долж-
на содержать ее адрес. Этот адрес из РМК выдается на внутрен-
нюю шину AM, и БВА по сигналам СУВ выбирает его в качестве
адреса следующей МК. Если управляющий код указывает на вы-
полнение условного перехода в микропрограмме, то СУВ фор-
мирует сигналы в зависимости от значения сигнала «Условие вы-
бора» (УВ). Выбор условия осуществляется мультиплексором, ко-
торый управляется определенными разрядами Л1К. Элемент Исклю-
чающее ИЛИ позволяет инвертировать условие, обеспечивая вы-
полнение переходов по наличию или отсутствию переноса (С=1
или 0), нулевому или ненулевому результату (2=1 или 0), поло-
жительному или отрицательному результату (5 = 0 или 1), возник-
новению или отсутствию переполнения (У=1 пли 0). Помимо при-
знаков С, Z, S, V в качестве условий могут использоваться, на-
пример, запросы прерываний или ПДП, сигналы готовности ВУ
и др.
С помощью стека, имеющегося в БВА, можно реализовать пе-
реход к подпрограммам, записанным в МПЗУ. При этом в стек
по сигналам PC, 3jC заносится текущее содержимое МПС. Адрес
первой МК подпрограммы, указанный в предыдущей МК, выдает-
ся из РМК на шину AM, выбирается БВА по сигналам СУВ и
поступает иа МПЗУ. Так как стек содержит четыре регистра, го
допускается четыре уровня вложения подпрограмм.
Таким образом, МК содержит: разряды, указывающие адрес
AM следующей МК; управляющие коды, определяющие выбтр
условий и формирование сигналов СУВ; микроприказы, задаю-
щие функции процессорной секции (см. табл. 8.10): адреса А, В
ее регистров, а также управляющие работой других блоков и уст-
ройств (ЗУ, ИУ и др.). Поэтому МК, хранящиеся в МПЗУ и и
ступающие в РМК, содержат несколько десятков разрядов (обыч-
но 50... 100).
Общая структура МПС с микропрограммным управлением,
реализованная на процессорных секциях, показана на рис. 8.19.
Схема формирования адреса МК, построенная на базе БВА i
СУВ, приведена на рис. 8.18,6. Операционное устройство на четы-
рех четырехразрядных секциях выполняет обработку 16-разряд-
иых операндов. Регистры, входящие в состав секции (см. р;:г
8.17), служат для хранения операндов и промежуточных резуль-
татов, а также используются в качестве программного счетчш.а,
указателя стека и других вспомогательных регистров. В регисто
347
P u 8 19. Структура секционированного микропроцессора с микропрограммным
унизЕлепием
г'ичнаков (РП) поступают сигналы С, Z, S, I7 от операционного
устройства, а также запросы па прерывание и МДП.
В описанной структуре операционное устройство формирует
т же адреса операндов. Для повышения быстродействия МПС
формирование адресов производится дополнительным адресным
устройством. При этом можно совместить операции обработки
данных и образования адреса, что повышает производительность
МПС.
Данная структура выполняет функции 16-разрядпого МП. На-
бор выполняемых им команд определяется содержимым МПЗУ
(микропрограммами). Путем изменения этого содержимого можно
реализовать различные наборы команд, которые обеспечивают
наиболее эффективное решение того или иного класса задач, по-
зволяю г повысить производительность МПС. Однако данная МПС
содержит значительное число БИС и СИС (несколько десятков),
ее проектирование и наладка требуют значительного времени и
высокой квалификации разработчиков. Это ограничивает область
применения таких систем.
КОНТРОЛЬНЫЕ ВОПРОСЫ И УПРАЖНЕНИЯ
1 Объясните, в чем различие режимов обращения к подпро-
грамме, прерывания и прямого доступа к памяти.
2 Укажите, в каких командах микропроцессора (см. табл. 8.1)
реализуется непосредственная, прямая и косвенно-регистровая
адресация.
й Определите команды микропроцессора (см. табл. 8.1), при
котсрых производится изменение содержимого ПС, УС, РП (см.
рнс 8.5).
4. Какие операции производит МП при выполнении команды
ДА А (см. табл. 8.1)? Как при этом используется признак ДС?
348
5. Какие циклы реализуются при выполнении команд МК/ М,
li., DCR, Л1, СМ Ь3Ьг, POP PSW (см. табл. 8.1), каковы при этом
значения сигналов ВУ13У, S\, S3? Нарисуйте временные диаграм-
мы, иллюстрирующие выполнение этих команд.
6. Составьте схему двунаправленного порта ввода-вывода, ре-
ализованного на регистрах и БК.
7. Составьте программу, обеспечивающую работу параллельно-
го адаптера в режимах: 0—порты A, CL используются для ввода,
порты В, Сн — для вывода; 1 — порт А используется для ввода,
порт В — для вывода; 2--для порта А, 0 — для портов В (ввод),
С ।вывод). Введите в программу команды установки постоянных
значений некоторых разрядов порта С.
6. Составьте программу, обеспечивающую работу последова-
тельного адаптера в режимах приема и передачи данных. Преду-
смотрите несколько вариантов программ, реализующих различ-
ные виды синхронизации, число информационных битов и др.
9. Приведите последовательность команд, необходимых для
программирования КПР и КПД.
10. Нарисуйте временные диаграммы изменения сигналов, ил-
люстрирующие процесс перехода МПС в режимы прерывания (с
использованием КПР) и ПДП (с использованием КПД).
11. Составьте последовательность мпкроприказов Д—Д, обес-
печивающих реализацию с помощью процессорных секций (см.
рис. 8.17) умножения двух четырехразрядиых чисел (см. § 1.2).
12. Нарисуйте временные диаграммы изменения основных сиг-
налов (AM, АЛ1К, МК, М, ВНА, ПМК), иллюстрирующие процесс
выбора нескольких микрокоманд в МПУУ (рис. 8.18,6), определи-
те нежимы работы основных узлов: ДШК, СУВ, БВА, МПС,
МПЗУ, РМК.
Глава 9. АНАЛОГОВЫЕ ПРОЦЕССЫ,
ФУНКЦИИ И ПОДСХЕМЫ
Аналоговые процессы окружают нас повсюду. Разнообразные
проявления этих процессов воспринимаются нли реализуются тех-
ническими системами. Можно говорить о том, что аналоговый мир
подарен нам природой в отличие от созданного человеком мира
цифр (и иных символов).
Технологический прогресс в равной мере отражается иа разви-
тии как цифровых, так и аналоговых (цифроаналоговых) средств.
Полому их удельные доли (80 и 20% соответственно) в промыш-
ленности стран с развитой электроникой примерно постоянны уже
и течение многих лет. Вместе с тем функции, выполняемые циф-
ровыми ИС (ЦИС), с одной стороны, и аналоговыми и цифроана-
349
логовыми ИС (АИС, ЦАИС), с другой, динамично изменяются.
Этому способствует разница в схемотехническом использовании
растущих ресурсов технологии.
В цифровой технике, где схемотехнические базисы могут счи-
таться фиксированными, почти все эти ресурсы тратятся на уве-
личение функциональной сложности аппаратуры (путем наращи-
вания степени интеграции ИС). В схемотехнике АИС н ЦАИС
есть и другая цель расходования ресурсов технологии — воплоще-
ние «избыточности» качества. Она заключается в оптимизации
(нли достижении рекордных уровней) таких показателей, как точ-
ность, быстродействие, энергопотребление, эксплуатационные па-
раметры.
Запасы по совокупности этих показателей и позволяют идеали-
зировать аналоговые и цифроаналоговые преобразования, т. е.
свести их к процедурам, для реализации которых используются
композиции «почти» идеальных функций (операций). Эти анало-
говые функции (АФ) реализуются с помощью подсхем, составля-
ющих основу современных высококачественных АИС и ЦАИС.
9.1. КОНЦЕПЦИИ ИДЕАЛИЗАЦИИ
И МАКРОМОДЕЛИРОВАНИЯ СТРУКТУР
Разнообразие АИС н ЦАИС обусловлено как обилпем физических явлений
и технических средств их использования, так н необходимостью перекрыть
растущий диапазон применений и условий эксплуатации электронных систем.
Справочная литература по схемотехнике [13, 50, 52] поражает почти беспре-
дельным разнообразием вариантов аналоговых и цифроаналоговых структур.
Поэтому многие авторы, например [50], считают схемотехнику искусством.
Однако эвристический аспект аналоговой мнкросхемотехники не исключает, а
скерее стимулирует поиски ее методической основы. Эта основа, необходимая
для автоматизации цикла создания аналоговой и цифроаналоговой аппарату-
ры, может базироваться на концепциях идеализации и макромоделнрования
подсхем.
Концепция идеализации подсхем является средством блочного
проектирования их композиций. Суть концепции: любая (в том
числе аналоговая и цифроаналоговая) аппаратура создается для
вполне определенной цели, эта цель допускает декомпозицию на
подцели (иначе проектирование невозможно!). Подцели последо-
вательно расчленяются на еще более простые подцели, которые
допускают реализацию с помощью известных схемотехнику про-
цедур. Функции (операции), формирующие процедуры, записыва-
ются в виде формул. Эти формулы реализуются с помощью так
называемых аналоговых функций (АФ) и аналоговых эталонов
(АЭ), воплощаемых в виде подсхем АИС и ЦАИС. Композиции
основных АФ (ОАФ) образуют более сложные подсхемы или схе-
мы, идеализируемые в виде специальных аналоговых функций
(САФ) и (или) процедур, состоящих из ОАФ и (или) САФ.
350
Реализующие эти процедуры структуры (цепи), спроектированные на ос-
нове АФ и АЭ, могут быть воплощены в виде:
АИС (БИС, СБИС), скоммутнрованных вместе;
библиотечных подсхем (элементов) для матричных аналоговых или циф-
роаналоговых СБИС;
композиций библиотечных подсхем, реализованных в кристалле СБИв.
Практичность результатов блочного проектирования проверяется на этапе
моделирования. На этом участке учитываются неидеальностн (ошибки, погреш-
ности) реальных схемотехнических структур — цепей с АИС и ЦАИС.
Концепция макромоделирования является средством итератив-
ного анализа цифровых и цифроаналоговых структур. Суть кон-
цепции: ЛИС представляются как наборы типовых подсхем (на-
пример, дифференциальные, выходные, промежуточные каскады,
отражатели тока, формирователи уровней и др. [48]). Каждая из
этих подсхем заменяется их описаниями (макромоделями), учи-
тывающими те или иные неидеальности.
По степени учета неидсальностей можно различать четыре уровня слож-
ности макромоделей:
первый; неидеальностн АФ в эталонов не учитываются;
второй: учитываются неидеальностн, оговоренные техническими условиями
(ТУ);
третий: учитываются неидеальностн как указанные в ТУ, так и отсутствую-
щие в ннх; при построении макромоделей используются модели некоторых
элементов ИС;
четвертый: учитываются «тонкие:» свойства структур путем использования
моделей всех элементов подсхем.
Таблица 9.1
Иерархия понятий и структур, соответствующих концепциям идеализации
и макромоделирования
Концепция Понятия Структуры
Идеализация Процессы, композиции про- цедур Процедура (композиция функций) Функция (АФ), операция Основная функция (ОАФ) Специальная функция (САФ) Эталон (АЭ) Аппаратура Набор микросборок, плат, прибор аппаратуры Плата, микросборка, ИС, подсхема ИС, подсхема Плата, мнкросборка Подсхема (цепь), ИС, мик- росборка, плата
Макромоделнрованне Макромодель I уровня Макромолель П уровня Макромодель III, IV уров- ней ИС, подсхемы идеальные ИС, подсхемы «почти» иде- альные ИС, подсхемы нендеальные
351
Множества (библиотеки) макромоделей подсхем структуриру-
ются в виде баз данных ЭВМ, создавая основу машинного анали-
за композиций макромоделей, необходимого для сокращения объ-
ема натурного (экспериментального) макетирования.
Библиотека макромоделей пополняется за счет новых компо-
зиций подсхем (АФ), т. е. типизации все более сложных САФ или
нх наборов (процедур).
Иерархия понятий и структур, соответствующих концепциям
идеализации и макромоделирования, иллюстрирована табл. 9.1.
Особенностью развивающейся техники АИС и ЦАИС является то, чго бла-
годаря «избыточности качества» применимость результатов блочного проекти-
рования структур возрастает. Во многих случаях объем интерактивного ана-
лиза может быть ограничен использованием макромоделей I уровня.
Таким образом, составление моделей отражает знания (а в
ряде случаев и искусство) разработчика. Контролем корректно-
сти моделирования служит заданная степень совпадения ре^ ль-
татов исследований макромоделей с данными эксперимента (или
более строгой теории). При этом вместо физического эксперимен-
та вполне пригодны результаты машинных расчетов, использую-
щих модели большей универсальности, сложности, точности.
9.2. ОСНОВНЫЕ II СПЕЦИАЛЬНЫЕ
АНАЛОГОВЫЕ ФУНКЦИИ. ЭТАЛОНЫ.
НОМЕНКЛАТУРА АНАЛОГОВЫХ МИКРОСХЕМ
Рассмотрим пять ОАФ: усиление, сравнение, ограничение, пе-
ремножение, частотную фильтрацию. Выбор перечисленных ОАФ
удобен, так как они воплощены в виде АИС, получивших матео-
вое распространение. Пять ОАФ в совокупности образуют н .пор
операций, аналогичный какой-либо функционально полной или из-
быточной системе переключательных функций цифровой техники.
Такие ОАФ, как усиление, сравнение, перемножение, соответ-
ствуют распространенным схемотехническим тинам АИС, серий-
но выпускаемых промышленностью. Например, функцию усиле-
ния реализуют ИС операционных усилителей (ОУ), широкополос-
ных усилителей видеочастот, полосовых усилителей радиотехниче-
ского диапазона волн; функцию сравнения реализуют ИС ОУ и
компараторов напряжения; функцию перемножения—ИС г..'ре-
множителей на разные частотные диапазоны, аналоговые комму-
таторы и т. д. Ограничение присутствует во всех АИС, и его з
ряде случаев необходимо отдельно учитывать, например при мо-
делировании нелинейных искажений. Для реализации ОАФ огра-
ничения совместно с цепями АИС (операционными усилителями,
компараторами, перемножителями) включают такие нелинейные
компоненты, как диоды, стабилитроны, транзисторы.
Основные аналоговые функции частотной фильтрации в соче-
тании с ОАФ усиления образуют радиотехнические цепи, специа-
352
лизированные для того или иного диапазона волн, значений реак-
тивных параметров, полосы частот, стабильности, мощности, ди-
намического диапазона. Множество сочетаний перечисленных по-
казателей обусловливает большое число САФ избирательного уси-
ления и (в слхчае применения регенеративной обратной связи) ге-
нерации сигналов.
Основные аналоговые функции фильтрации в диапазоне низ-
ких частот выполняются на основе ОУ (в виде активных фильт-
ров)1. В радиотехническом диапазоне частот для фильтрации при-
меняются колебательные контуры, состоящие из катушек индук-
тивности и конденсаторов (в прецизионных устройствах исполь-
зуются твердотельные пьезоэлектрические фильтры). В диапазо-
не СВЧ колебательные системы имеют вид микрополосковых ли-
ний. Таким образом, ОАФ частотной фильтрации практически реа-
лизуется с помощью изделий (микросхем, микросборок) частно-
го применения, т. е. их проектирование п изготовление являются
неотъемлемой частью производства каждого прибора микроэлект-
ронной аппаратуры (МЭА), в который они входят. Рассмотрим
подробнее перечисленные выше разновидности основных АФ.
Основная АФ усиления. Под ОАФ усиления будем понимать
увеличение напряжения (нли тока) точно в К'и раз в неограничен-
ной полосе частот без нелинейных искажений сигнала. Такую
функцию приближенно реализует ОУ, условное обозначение кото-
рого приведено на рис. 9.1,а. Усилитель имеет два2 входа, соответ-
ствующие напряжениям Ut и t/2. Сигнал на выходе ОУ можно за-
писать в виде
Увых = K'uUy = К'и (U2-U,),
(9.1)
где Uv = U2—Ui = 2UK— виртуальная 3 разность входных напряже-
Рис. 9.1. Условные обозиа «енмя х^тройстз, выполняющих пять основных анало-
говых функций:
а — оперАцки.пю: v усилителя: о — усилителя с одним входом; в — компаратора- г — ог-
раничителя; д — двустороннего ограничителя; г — перемноизпеля; ж — полосового пастот
ного фильтра; з — ВЧ фильтра; и—НЧ фильтра
1 В последние годы для этой цели стали применяться так называемые ана-
логовые микропроцессоры.
2 В MaciriOM случае один m дифференциальных входов усилителя может от-
сутствовать (рис. 9.1.6).
3 Прилагательное «виртуальный» (от virtue — англ.) употребляется в зна-
чении «фактический*, «заранее отмеченный».
12- 66 353
ний (удвоенный дифференциальный сигнал ил= (U2—б/,)/2); К'и—
коэффициент усиления ОУ по напряжению без обратной связи.
Значение К'и указывается в технической документации на ОУ. Как
правило, оно достаточно велико (К'и~ Ю5... 107 и выше). Обычно
ОУ охватывают цепью отрицательной обратной связи (ООС), сни-
жающей усиление до величины Ки— коэффициента усиления с
включенной цепью ООС. Поскольку чаще всего Ки^К'и, то ОУ в
таких схемах ведет себя так, как если бы он обладал К'и = °°.
Поэтому считают, что идеальный ОУ имеет бесконечно большой
коэффициент усиления К'и- В этом предельном случае усилитель
ие уподобляется генератору, поскольку регенеративная (г.иложн-
тельная) обратная связь (ОС) предполагается полностью отсутст-
вующей.
Модифицируя ОС, на основе идеального ОУ можно построить
большое число цепей, приближенно выполняющих специальные
аналоговые функции (САФ)—своеобразное семейство усилитель-
ных, генераторных и преобразующих схем самого различного на-
значения. Прн этом отличие К'и от бесконечности на работе цепей
практически не сказывается.
будем поочередно на входы 1 и 2 {рнс. 9.1,а) подавать сигнал U,,, По-
скольку прн 1Л = 0 справедливо УВЫх=—К'ь'Унх, а при У, =0 соответственно
У.ых = К'сС/.1, т. е приращения б»ых равны по величине и противоположны
по знаку, входы ОУ называются дифференциальными.
Одновременная подача Ut = U2=- С,, одинакового (синфазного) сигнала УВ1
иа входы /, 2 идеального ОУ не приводит к изменению напряжения на его вы-
ходе Узых. Этот эффект, присущий идеальному ОУ, называется подавлением син-
фазного сигнала (у реального ОУ синфазный сшнал полностью не подавляет-
ся. а существенно ослабляется).
Если положить Ui=Ual—-Ut, a Ut = —UtI=—Uт. е. подать иа входы I
и 2 равные по величине, но противоположные по зка..у напряжения (Диффе-
ренциальный сигнал), то получим
У.ых—K'u-2U^=!K'aUt,
т. с. приращения от входных напряжений (Л n на выходе ОУ складыва-
ются. Таким образом, наличие дифференциальных входов приводит к суще-
ственной разнице в прохождении синфазной н дифференциальной составляющих
реального сигнала ’, тем большей, чем симметричнее входы.
Основная АФ сравнения. Функция сравнения позволяет сопо-
ставить величины и 67 2 с некоторой точностью Л. Прн совпаде-
нии Ui и U? функция сравнения отождествляется с одним из со-
стояний двузначной логики — нулем илн единицей. Например, ес-
ли при совпадении =А, то при отсутствии совпадения сос-
тояние считается противоположным, т. е. UabI7 : =А. Поскольку фи-
зически на выходе компаратора (рис. 9.1,в), приближенно рсали- 1 * *
1 Ниже более подробно г,оказывав.сн полезность бисекции, т. е. представле-
ния реальною аналоговою сигнала в виде суперпозиция со синфазной и диф-
ференциальной составляющих.
354
зующего ОАФ сравнения, может присутствовать при одном из двух
напряжений (7'вых или (высокое и низкое), этим напряжени-
ям присваиваются булевы символы TRUE, FALSE. Например,
[7ВЫХ:=А при <9.2)
;увих:=д при Ui, расположенном вне интервала +
Знаками «: =» обозначена известная из курса программирования
операция присваивания.
Идеальный компаратор реализует (9.2) с А = 0, т. е. с нулевой
погрешностью:
Ubuz : =А при Ui = Ut; (g 2aJ
Uiux : =A при Uj=^=L7j.
Условное обозначение идеального компаратора приведено на
рис. 9.1,е; оно отличается от символа ОУ вертикальной чертой
внутри треугольника и малой латинской буквой «с» (compare —
сравнивать — глагол, от которого произошло название «компа-
ратор»).
Подобно ОУ, компаратор имеет два дифференциальных входа
(С'1 и U2). Присваивание выходной величине UBblx булевых значе-
ний (А и А) реализуется специальной схемой, формирующей вы-
ходной сигнал, соответствующий логическим уровням используе-
мых цифровых цепей (например, ТТЛ, ЭСЛ или др.).
Многоцелевое применение идеального компаратора позволило
единообразно решать задачи импульсной техники, связанные а
Формированием сигналов нужной формы и длительности, а так-
же измерений п преобразования аналоговой информации в циф-
ровую.
Основная АФ ограничения (рис. 9.1,г) преобразует зависимость
U.(U|) в функцию, состоящую из трех участков:
U2 =/(£/,) при U'2<U2<U"2;
U2=17", при U2>U"2; (9.3)
U2=U'2 при UjegU'j.
Ограничитель (рис. 9.1,д) используется для изменения формы сиг-
нала.
С помощью идеальных функций усиления и ограничения мож-
но хорошо описать нелинейные искажения в реальном ОУ, если
Допустимый диапазон сигналов, подаваемых на их входы, окажет-
ся превышенным. В этом случае перепад напряжения U"2—U'3 на
выходе определяет динамический диапазон реального ОУ1.
• Динамический диапазон реального ОУ тем самым характеризует едиу из
Разновидностей ошибок (подробнее о неидеальностях АИС см. ниже),
12’ 355
Основная АФ перемножения определяет результат Г/яых умно-
жения аналоговой величины U (рнс. 9.1,е) на другую величину У;
U^x=kUV, (9.4)
где k — масштабный коэффициент, не зависящий от U и V.
Идеализированная формула (9.4) с той или иной точностью реализуется
с помощью АИС перемножителей. Их аппаратурное применение позволило
унифицировать разнообразные АФ радиотехнических преобразований (такие,
как модуляция, умножение, деление, гетеродинирование н демодуляция час-
тот). В измерлгельвой технике А1!С перемножителей о^ществляют калибров-
ку и масштабирование сигналов.
Основная АФ частотной фультрации реализует выделение тре-
буемого диапазона частот из полного спектра, подвергаемого пре-
образованию. К традиционным фильтрам в виде LC-контуров,
пьезокварцевым пли электромеханическим резонаторам микро-
электроника добавила специфические устройства фильтрации в
виде активных 7?С-цепен и устройств на основе поверхностных
волн н приборов с зарядовой связью. Условные обозначения иде-
ализированного полосового фильтра, а также проходных фильтров
высоких и низких частот показаны на рис. 9,1,.ж—и.
Аналоговые эталоны (АЭ) также являются составными под-
схемами аналоговых структур. Существуют также АИС-эталоны,
например стабилизаторы (регуляторы) напряжения. Таким обра-
зом, АЭ — конфигурации, которые в условиях решаемой задачи
могут без ущерба для синтеза или анализа более сложных струк-
тур, в которых они используются, замещаться одним из идеаль-
ных элементов электрической цепи. К таким элементам относятся
источники токов и ЭДС, резисторы с пропорциональными (согла-
сованными) номинальными значениями, автогенераторы со ста-
бильной и точно определяемой частотой колебаний и др.
Внешние (сигнальные) цепи эталона присоединены к его вы-
водам. Все параметры АЭ описывают неидеальности, т. с. опреде-
ляют области, в которых эти структуры могут использоваться как
эталоны.
Простейшими АЭ являются часто применяемые при анализе
цепей источники сигналов, ЭДС и тока (рис. 9.2,а,б). Если тре-
буется получить постоянное напряжение номинала E0<zE, то при-
меняют р-п переходы, используемые как стабилитроны (рис.
(рис. 9.2,е), или прямосмещенные диоды (рис. 9.2,г). Выходы це-
пей рис. 9.2,в,г могут считаться выходами эталонов и замещаться
источником Ео (рис. 9.2,<3) лишь тогда, когда точности подсхем>
присоединяемых к АЭ, заведомо меньше точности самого эталона.
Примером АЭ может служить цепь стабилизатора постоянного напряже-
ния. Структурная схема такого АЭ (рис. 9.2,е) состоит из делителя 1, про-
ходного элемента 3 и усилителя сигнала ошибки 2. Сигналом ошибки являет-
ся разность между эталонным напряжением Еа н напряжением Е"а~
= E'aRd(Ri+Rz) в средней точке делителя. Разность Uv = U2—Ut=Ei>—E\
356 1
Рнс. 9.2. Аналоговые эталоны:
Л—источник синусоидальной ЭДС; б —источник постоянного (/) и синусоидального (^)
токов; в — реализация напряжения /?о из напряжения 1-, г — использование диодов в при*
мом включении; 0 — источник постоянной ?ДС Ес, е — стабилизатор постоянного напря-
жения, — резисторная матрица (РМ)
усиливается, и, воздействуя на проходной элемент, изменяет напряжение Е'о
на выходе линейного стабилизатора1 так, чтобы L'v свелось к минимальному
значению (в идеале к нулю). Таким образом, конфигурация иа рнс. 92,е со-
держит цепи ООС, подаваемой с выхода на вход.
Еше одним примером схемной реализации АЭ может служить резисторная
матрица (рнс. 9.2,ж), коммутируемая с несколькими эталонами — источниками
сигнала (£i—Es). Анализ цепи на рис. 9.2,ж, называемой матрицей R—2Rt
□оказывает, что выходное напряжение E0Ux АЭ оказывается равным
£.ыж-^-(^+; {^+т[£«+ 2 (£‘+т£‘)П)
(9.5)
и ие зависит от абсолютной величины сопротивлений резисторов. К перечис-
ленным выше примерам АЭ можно добавить эталоны тока, генераторы ста-
бильных частот и др.
Специальные аналоговые функции (САФ) образуют с помощью
структур, состоящих нз ОАФ, эталонов п навесных компонентов.
Комбинации САФ определяют процедуры аналоговой МЭА и от-
носятся к области проектирования специализированных узлов и
БИС частного применения (мпкросборок).
Номенклатура АИС. Наиболее распространенными разновид-
ностями АИС широкого применения являются ОУ и компараторы
напряжения, осуществляющие ОАФ усиления и сравнения. Боль-
шое распространение получили также АИС перемножителей
(ОАФ), стабилизаторов напряжения и взаимного преобразования
' Помимо линейных стабилизаторов (рис. 9.2,в.г,е,) известны АЭ импульс-
ных стабилизаторов, основанные иа регулировании длительности широтио-модули-
рованного сигнала с целью повышении КПД.
357
аналоговых и цифровых величин1. Последние две разновидности
АИС осуществляют САФ, так как основаны на применении АЭ
напряжения (в виде стабилитронов и высокоточных резисторных
матриц) в сочетании с ОАФ, реализуемых ОУ или компарато-
рами.
Что касается сравнительно мощных («силовых») цепей и МЭА
радиосвязи (в том числе СВЧ диапазона), то в этой области ана-
логовой микросхемотехники доминируют специализированные
АИС, осуществляющие САФ радиотехнических преобразований
(смесители, модуляторы, умножители, делители частоты и др.)
и выделяющие в нагрузке полезную мощность в диапазоне от по-
стоянного тока (источники вторичного электропитания) до СВЧ
(радиопередающие устройства).
В последнее время появились такие многоцелевые аналоговые БИС, как
программируемые ОУ, таймеры и аналоговые микропроцессоры. Программируем
мые ОУ состоят из одного или нескольких ОУ, перестраиваемых на два нлв
более режима работы (например, на мнкромошный н быстродействующий). За
счет внешней коммутации и применения ОС таймеры настраиваются на раз-
личные типы САФ, характерные для импульсной техники. Аналоговые микро-
процессоры являются СБИС, состоящими из аналого-цифрового преобразова-
теля, цифровой ЭВМ п цифроаналогового преобразователя (с коммутаторам»
иа входе н выходе). СБИС этого типа перекрывают большое число АФ (филь-
трации, преобразования и др.) н непосредственно встраиваются в технически»
устройства.
9.3. ДВА ПРИНЦИПА СХЕМОТЕХНИКИ
АНАЛОГОВЫХ МИКРОСХЕМ.
ДИФФЕРЕНЦИАЛЬНЫЕ КАСКАДЫ
Два принципа схемотехники АИС отражают специфику техно-
логии их группового производства и тенденцию роста степени ин-
теграции их элементов: принцип взаимного согласования цепей и
принцип схемотехнической избыточности при ограничении разме-
ров полезной площади подложки или кристалла.
Принцип взаимного согласования цепей (структур) заключа-
ется в такой их конструктивно-технологической реализации, при
которой требуемые электрические параметры оказываются про-
порциональными (в частном случае равными) друг другу в широ-
ком интервале эксплуатационных воздействий (старение, измене-
ния температуры питающих напряжений и т. п.). Применение
принципа взаимного согласования позволило создать высоксточ-
1 Иногда компараторы, перемножптелн, стабилизаторы напряжения и СБИС
взаимного преобразования аналоговых и цифровых величин относят к катего-
рии «инструментальных» АИС. осуществляющих специализированные высокоточ-
ные преобразования аналоговых сигналов. От ОУ инструментальные АИС отли-
чаются наличием в структуре последних цифровых цепей (наряду с аналоговы-
ми) либо специальных внутренних обратных связей, реализующих стабнлизаци»
требуемых электрических параметров АИС,
358
ные структуры дифференциальных каскадов (ДК), эталонов тока
и напряжений с параметрами, не реализуемыми в традиционной
компонентной транзисторной схемотехнике. Взаимное согласова-
ние схемотехнических структур осуществляется за счет близкого
оасположения соответствующих элементов их топологии на под-
ложке кристалла. Достигаемая при этом идентичность (или стро-
гая пропорциональность) параметров в полном интервале эксплу-
атационных воздействий обусловлена тем, что исходные материа-
лы и процессы технологической обработки для таких элементов
(пли структур) практически одинаковы.
Принцип схемотехнической избыточности заключается в услож-
нении схемотехники АИС для улучшения их качества, мнними’л-
ции площади кристалла и повышения технологичности. Поэтому в
АИС избегают применения конденсаторов, занимающих большую
площадь подложки, предпочитая решать проблемы согласования
уровней каскадов и стабилизации их режима в пределах более
технологичной, хотя и усложненной, схемотехники структур с не-
посредственными связями.
Стремление как можно точнее с помощью АИС реализовать
АФ привело к созданию многотранзисторных структур, обладаю-
щих большой избыточностью усиления. Для стабилизации экс-
плуатационных и точностных характеристик в схемотехнике АИС
широко применяются ОС; для повышения надежности АИС их
элементы обычно используются в существенно недогруженных ре-
кимах. Сказанное выше объясняет, почему цепи АИС так отли-
;аются от традиционных электрических цепей на транзисторах.
Упомянутые выше принципы схемотехники хорошо видны на при-
мере структур, общих для различных АИС, таких, как цепи ДК,
эталонов тока, входных и выходных цепей.
Взаимосогласованная пара биполярных транзисторов (БТ). На
'ис. 9.3,а представлены два электрически несоединенных друг с
тругом БТ, изготовляемых групповым способом на одном крис-
талле кремния. Идеально согласованная пара имеет транзисторы
о строго одинаковыми параметрами в полном диапазоне внешних
оздействий и условий эксплуатации. Если использовать извест-
но ю Т-образную низкочастотную линейную модель БТ (рис. 9.3,6),
") условиями идеального согласования являются соотношения
₽oi = Po2==Po = ao/(l—сю), Гб1=/б3 = гв;
гК|=Гж2=Г|[; r,i = r,2=r,=<fT/I,. (9.6)
Идеальный ДК получается добавлением к рассмотренной выше
гаре БТ взаимосогласованных резисторов (отвечающих точному
равенству /?'н = /?п) и идеального источника тока /0. Свойства иде-
ального ДК изучим на его линейной (малосигнальной) модели,
причем источники приращений внешних сигналов Н, и Hi пред-
-т.чвим в виде эквивалентных генераторов с разными ЭДС S’, и
1 Разница |^2—й";| ие должна быть чрезмерно большой (для сохранения
соответствия линейной модели ее реальному прототипу).
359
Рнс. 9.3. Согласованные структуры;
а — пара биполярных транзисторов (БТ); б — малоенгнальная Т-образная модель БТ; в —•
идеальный дифференциальный каскад (ДК): г — малоенгнальная модель входной цеп
ДК; д—малоенгнальная модель выходной цепи ДК относительно постоянных нлпряже»
пий Е- н Е2
S4, но совершенно одинаковыми внутренними сопротивлениями
Лп=Лг2 = Лг (рис. 9.3,г).
Если коллекторному контакту Т\ присвоить название «выход
ДК», то по отношению к <2/Вых = 0о5'бЛв вход t/2=<2Z2 (рис. 9.3,а,г)
будет неинвертирующим, а вход C/t=<2/1 — инвертирующим.
Напряжение большого сигнала иа выходе ДК запишем (рис.
9.3,<?) в виде
^»ых=Дг;—/оЛв/2+0о^в7?н. (9.7)
Приращение %ых напряжения Uaux при изменении тока З'»
выразим как
(9.8)
Поскольку З'б= (S'2—#1)/2[7?г+гв+г8(0о-1-1)], в предполо-
жении 0о» 1 найдем
<?^вы«=(^2—(9-9/,
где
П=''э+(/?г+гб)/0о- (9.10)
Представим ЭДС входных сигналов й", и &2 в виде выраже-
ний
ёг=£с+$л, (9.11)
содержащих синфазную и дифференциальную составляю-
щие:
/2, <Гд=(<Г2+<Г,)/2. (9.12У
360
Подставив (9.11) в (9.9), получим, что сигнал на выходе иде-
ального ДК пропорционален дифференциальной составляющей
«Уд входного сигнала:
<?/вых = К'с7^Д> (9.13)
где коэффициент передачи напряжения
К/1/=Лк/г1=5о7?я (9.14)
пропорционален величине нагрузки и множителю
меющему смысл и размерность крутизны
Зо=б//к/йЕд=5'^Гд.
Из выражения (9.9) видно, что коэффициент усиления идеаль-
ного ДК для дифференциальной и синфазной составляющих сиг-
нала равны:
Кд^^вых/^д; (9.16)
Кс=<ггвых/<8’с=о. (9.17)
Отношение
KOCC = |Ka/Kc|, (9.18)
называемое коэффициентом ослабления синфазной составляющей,
для идеального ДК составит КОСС = оо.
Квазиидеальная макромодель ДК. Бисекция. Простейший
квазиидсальнын ДК полностью соответствует симметричной кон-
фигурации, в которой вместо идеального источника тока /0 вклю-
чен резистор R1 (рис. 9.4,а). Такой ДК уже не будет полностью
подавлять синфазный сигнал, в чем нетрудно убедиться, рассмот-
рев его линейную макромодель (рис. 9.4,6), отличающуюся от мо-
дели на рнс. 9.3,г тем, что в схему введен резистор, сопротивле-
ние которого и, следовательно, в ней 7?вых<гк (рис.
9.4,6). Действительно, из анализа 7-образной схемы транзистора
следует, что
#вых = г* Г1 - “о Н----—--------1 • (9-19)
L ° 1+(г0+Лгл'/?1 J V ’
Подставив в эту формулу предельные значения Rr=oo и 7?г=0,
убедимся, что /?вых может уменьшаться от значения гк до ги/(Ро+
+ 1).
Введя в (9.12) синфазную и дифференциальную составляющие
ЭДС &4 и и предположив 7?н^7?Вых, расчленим модель на рис.
9.4,6 на две (рис. 9.4,в,г), описывающие прохождение сигналов
<3”с и <§ГД порознь. Приращения токов Зъ\ и Два в цепи резистора
^:(Ро+!) при действии синфазного сигнала (рис. 9.4,в) складыва-
ются. В то же время дифференциальный сигнал вызывает такие
приращения Зъ\ и Зъг, при которых суммарный ток в цепи 7?; (0о-г
361
Рис. 9.4. Квазипдеальный дифференциальный каскад:
а — структура; б—линейная макро?,модель квазиидсального ДК с резистором !•: -- мо*
дель для синфазной составляющей тока; г—'/.одель для дифференциальной . шляхи
щей тока
+ 1) (см. рис. 9.4,в) оказывается полностью скомпенсированным,
т. е. равным нулю, что отражено на рис. 9.4,г коротким замыка-
нием.
Выражения для коэффициентов передачи
Кс = %ЫХ.«/<Ус; ^Сд==<^ВЫХ.д/^Д
получим из рис. 9.4,г. Имеем
Л ^»ых.с‘2 Rn . If _______^вых.д’2 RB
---------^2~ “ п + 2/?Г’ - ^2---------- (9 °’
откуда
КОСС-1-^ 1 = ^+1. (9.21)
I *С I П
Расчет режима квазиидеального ДК по постоянному току. Для
такого расчета представим источники Si и Si закороченными, а
R'r=Rr (рис. 9.5,а).
В предположении полной симметричности плеч ДК, т. е. —
= 7?н, заменим правое плечо ДК током, посылаемым транзистором
VT1 в резистор Ri. Поскольку этот ток равен эмиттерному току
транзистора VT2 (lai = lai = l3, учтем правое плечо ДК удвоением
номинала R] (рис. 9.5,6), т. е. перейдем к одиночному каскаду.
Расчет такого каскада существенно упрощается, если принять во виим*-
ине, что напряжение между базой н эмиттером кремниевого транзистора, на-
ходящегося в линейном активном режиме, U*»0,7 В (рис. 9.5,6). Отсюда
27?! + г» + (г» + 7?г)/й»
362
Рис 9.5 К расчету режима дифференциального каскада и оценки его неснммет-
рии:
а—исходная цепь для расчета режима ДК по постоянному току; б — преобразованная
цепь; в — малосигнальная модель для оценки неенмметрни ДК
В первом приближении можно пренебречь разницей между коэффициентом
усиления постоянного тока Во по цепи коллектор—база и таким же малосиг-
иальиым коэффициентом, т. е. считать Во®₽о. Поэтому
где
Г< = Г(1 = Г!1 = Г•+ (/?гЧ“Гв)/Ро,
Пользуясь (9.22), нетрудно определить
/в=/х/Во«/./₽0; Ун=£>-/./.; У.=£.+2/,/?<;
Ув.=£г-£«-/. (Я.+2Я,); U»=ItRr ® /Л/р,.
Пример. Если £:= + 10 В, £[ =—10 В, 7?в = 7?г=1О кОм, 7?i = 20 кОм, ₽о =
= 100, то, считая rl<$;2Rl, найдем
/, = (10—0,7) /40® 0,232 мА;
/в «232/100 = 2,32 мкА;
У. = 10-0,232-10 = 7,68 В;
У.=0,23-40—10 = 9,2—10=—0,8 В;
1/., = 7,74-0,8=8,5 В;
У« = 2,32-10-Ю"’—23,2 мВ.
Потенциал на выходе ДК. Сдвиг уровня. Из рис. 9.5,6 видно,
что если Lre — 0, то ия =—U* и постоянное напряжение между
коллектором и землей (коллектором и базой) транзистора плеча
ДК составит
= (9.23)
Это напряжение должно быть заведомо больше нуля (чтобы
переход коллектор—база был закрыт). Под потенциалом UK0
окажется база следующего каскада, а его коллектор — под еще
большим потенциалом и т. д. В то же время напряжение на вы-
ходе АИС при отсутствии входного сигнала должно быть пример-
но равным нулю.
363
Отсюда возникает необходимость сдвига уровня постоянного
напряжения. Без этого сдвига «вниз» невозможно каска, ирование
в схемах с непосредственными (безъемкостными) связя.::;. Сдвиг
может быть осуществлен, например, с помощью специальных кас-
кадов. Однако применение этих каскадов сопряжено с ростом фа-
зовых искажений, усложняющим цепи обеспечения устойчивости
АИС (эти цепи иногда называют цепями коррекции частотно-фа-
зовой характеристики АИС). Поэтому используют ДК на р-п-р
транзисторах; такие ДК хорошо сочетаются с выходными цепями
АИС н не требуют специальных цепей сдвига уровня.
Дифференциальный каскад на р-п-р транзисторах изображен
на рис. 9.6,а. Технология полупроводниковых ИС дает возмож-
ность изготовления БТ в виде боковых структур с достаточно
низкими значениями |30- Поэтому вместо р-п-р транзистора (рис.
9.6,6) применяют составную конфигурацию (рис. 9.6,е), образо-
ванную из БТ с малым усилением [Jo и БТ п-р-п типа (VTI). При
таком соединении получается эквивалентный р-п-р транзистор с
результирующим значением |3отез = ₽оп-р-п-аор-п-р, мало отлича-
ющимся от такого же показателя п-р-п транзистора. В качестве
транзистора может быть использован БТ с тонкой базой На рис.
9 6,<? такой! БТ, обладающий сверхвысоким усилением тока (около
50 тыс.), но малым пробивным напряжением, обозначен с неза-
крашенной областью базы. «Супербета» - транзисторы часто
применяются во входных каскадах современных ОУ.
Для обеспечения малых напряжений на переходе коллектор —
база «супербетах-транзпстор применяют в сочетании с высоко-
вольтными транзисторами с обычной (толстой) базой. Одно из
таких сочетаний (составной транзистор во включении общий кол-
Рнс. 9.6. Варианты дифференциального каскада и подсхем, входящих в него:
а — нг р-п-р транзисторах: б — р-п-р транзистор, входящий в подсхс?/у па р:;: ? Е.л;
подсхема, эквивалентная высококачественному р-п-р транзистору; г — включ< пне «супер»
бета»-транзистора \'Т! (с «тонкой» базой) в подсхему, эквивалентную р-п-р транзистору?
д — работа БТ па эталон тока; е—модель БТ; ж—применение каскодных подсхем •
усилителях на БТ
364
лектор — общая база — ОК—ОБ) показано на рис. 9.6,г. В ДК
высокоточных ОУ «супербета»-транзистор используется также в
нижнем плече каскада.
Дифференциальное усиление квазиидеального ДК. Из схемы иа
рис. 9.4,г видно, что
Кд = R ..-^V+T) • (9 24)
л Зд Kp -г гб "г '• Фо "г Ч
Чаще всего ДК входных цепей АИС используется в режиме
микротоков. В этом случае
г.(Ро+1)>Яг+гв; (9.25)
(926)
<рт 2<рт
Для увеличения Кд надо увеличивать 1о и (или) /?н. Увеличе-
ние /о приводит к уменьшению Rbx- Поэтому основным методом
достижения высоких значений Кл является увеличение 7?и. При
достаточно больших значениях Ra начинает сказываться конеч-
ность выходного сопротивления цепи с БТ, т. е. /?гых¥=с».
Учет /?Вых¥=оо в выходной цепи квазиидеального ДК. Правая
часть схемы, являющаяся выходной цепью, содержит 7?Вых, соот-
ветствующее (9.19). Наименьшее значение RBtix получается при
7?i = 0 и (или) Rr=oo. В этом случае
^bui—1—cto) = ^*x/(Po"f~l) т*к/₽0. (9.27)
dUK
Малосигиальное значение этой величины /?пн» =- связано с током /к [13,
стр. 27, 41] соотношением
4^=4^- <9-28>
а‘к 'я
в котором коэффициент фя (напряжение Ирли) не зависит от UK и 1, и лежит
в диапазонах
Ф»==80,.,200 В для л-р-л транзисторов;
Фе = 40... 150 В для р-п-р транзисторов.
Для увеличения Rbui, как следует из (9.19), надо увеличивать Rt, что так-
же необходимо для увеличения КООС [см. (9.21)]. Таким образом, приходим
к подсхеме эталона тока в эмиттерных цепях ДК, т. е. к под схеме идеального
ДК.
Повышение Кд достигается при R„-*-oo, т. е. при замене резисторов в пле-
чах ДК эталонами тока.
Работа БТ на эталон тока. Обратившись к рис. 9.6,3, вычислим
малосигпальный коэффициент усиления Kv—UBuxIVm одиночно-
го каскада, нагруженного на источник (эталон) тока. Заменив
БТ его низкочастотной малосигнальной моделью (рис. 9.6,е) и
составив уравнения Кирхгофа
&=3 1 (/?г4-г e-f-г») -\-3 %г 9;
0=31 (г>—вот») s-f-т к (1—ао) ] > (9.29)
365
в предположении ra<rK и /?и->оо получим
7 я?
* ад ’
(9.30,
Д> fK
откуда
If t Яя «'•'Н /ОО!\
*и~—»—/?;+\+7- (9-31>
Считая а—1 гэ3>/?г+''в, что справедливо для режима микро-
токов, получаем предельное значение усиления ДК, нагруженно-
го на эталон тока (при /?н=оо):
KV пред ~. (9-31а)
г»
Реально можно обеспечить Ru = rK, и в этом случае (согласования
RB и гк)
Яуеогл-4- —’ (9.316)
2 г9
Пример. Если Гк = 10в Ом, Rr — 0, ге = 200 Ом, /а=Ю мкА, то
г8= 25/0,01 = 2500 Ом, гэ»г6 и соответственно
Кп«р.д=10в/1,5.103 = 400.
При RB = r* получим Ки СОГЛ — 200.
Наибольшие значения RBBx-^rB и RB-*rK можно получить, при-
менив каскоды в качестве усилителя (драйвера) и нагрузки (ле-
вая часть рис. 9.6,ж). Питание базы драйвера VT2 (Е') и баз Е",
Е'" каскода-нагрузки (VT3, VT4) можно реализовать с помощью
цепи, использующей прямосмещенные диоды (правая часть рис.
9.6,ж).
Точность расчетов КОСС по квазиидеальной макромодели. Для лого чтобы
оценить, с какой точностью по формуле (9.21) может быть рассчитан КОСС,
рассмотрим несимметричную модель ДК (см. рис. 9.5,в). Общей ленью двух
контуров в левой части рис. 9.5,в служит резистор R. Совместное действие двух
несимметричных контурных токов 5"oi и Зег приводит к тому, что резистор RI,
через который протекает ток 3ai+3S2, пересчитывается в базовую цепь через
коэффициент (S,si+S,s2)/(5,»i + 5'»2). Таким образом,
/?=/?< (J’.l+J’.j)/(Д'»1 +5'»,) .
Введя обозначения
t — Д
^62 001
где &3<s =Зц— Звг\ Д0=0о2—001, запишем (9.32) в виде
„ '+51'2-1-5/2
1+?1/2 •
Считая ii.'2<sc 1 и g/2<K I, запишем R в виде
Я=0»1Я1 (1+51/2-51/2+5/2), т. е. /?=(1+5/2).
(9.32)
(9.33)
(9.34)
(9 35»
366
Ошибка £1=Д5'в/5'и из-за яесимметрии токов, таким образом, скомпенси-
ровалась. Поправка ро/?«^/2, связанная с весимметрней плеч ДК, оказалась про-
порциональной взаимной неточности
^др^ждр/ро (9.36)
по усилению P«i, ₽ог транзисторов VT1 я VT3.
Величина р» в (9.36) имеет смел среднего арифметического зяачеип* роз
в Ро,-
Ра®» (₽и+₽«)/2.
С помощью решения уравнения Кирхгофа для приращения цепа на
рнс.. 9.5,в можно получить
&вых — Pai Ям ж Ян, (9-37)
'и (* + л) + 'tt
где
'и “Гм-f- [г«1+Ян)/Во;
П. = 'а. + -£&±&1-5 О-38)
Ра
*“₽ОГ41/Я.
Выражение для Ипа можно записать в иначе, введя коэффициенты пере-
дачи Xi, Ki ЭДС сигналов ЛГз и
«.Mi.KUn+Kaff,. (9.39)
Отсюда
К1 = - ; *1=-*,(!+ж). (9.40)
'11 (1 +*) + о,
Подставив в выражение
^ыж—Ко4Га4”Ял^д (9.41)
значения я В* из (9.12), нетрудно найти
K. = Ki+Ka;
Отсюда с учетом (9.40) получям
Ко Kiz;
Яж=К»(2+ж). (943)
Из (9.35) и (9.33)
I Ко | X Ре
косе»-M±O^»L + 1. (9Д4)
Не
Сопоставив последнее выражение с (9.21) для квазиидеальной макромо-
Дели ДК, нетрудно оценить относительную погрешность расчетов КОСС по это!
модели (считаем КОСС>1):
КОСС* — КОСС
КОСС
(9.48)
Неточность взаимного согласования коэффициентов усиления р» и рн тран-
зисторов VT1 и VT2 оказалась в этом случае показателем, оценивающим сим-
метрию ДК. Что же касается качества ДК, то ее мерой служит КОСС (9.21),
оценивающий степень приближения к идеальному ДК (с источником тока 1ц
имеющим —оо). Из (9.21) видно, что КОСС тем больше, чем больше Rilrn
Основным способом повышения КОСС оказывается, таким образом, увелпаа
ние Я1. Для этого в эмнттериой цепи ДК вместо применяют цепи атомное
токов.
Нелинейная макромодель идеального ДК. В ряде приложений
ДК, например в технике АИС перемножителей, используются не-
линейные свойства идеального ДК. Изучим их, применив модель
иа рис. 9.7,а, в которой каждый из транзисторов VT1 и VT2 пред-
ставлен диодом и зависимым источником agZg. Предполагаем
по-прежнему, что взаимные согласования параметров транзисто-
ров VT1 и VT2, с одной стороны, и резисторов RB и R'B, с дру-
гой, являются идеальными. Тогда эмиттериые токи' транзисторов
можно отобразить приближенными уравиеннями вольт-амперных
характеристик диодов Д3 и Д'3.
7,-7,еи/’т; /»=/1еф*/’*, (9.46)
записанных в предположении, что /Э2>Л, 1вГб<^ДД, 1'вТб<&
Из схемы на рис. 9.7,а видно, что
/„ = /,+Л =- I,еи‘г^ [ 1 + (9.47)
Имеем также
4 = «о4-«оЛеи1/’’. (9-48)
Рве. 9.7. Модели дифференциального каскада:
а—для изучения нелинейностей идеального ДК; б — нормированные передаточные вольт*
амперные характеристики ДК для большого сигнала
1 Токи большого сигнала обозначены латинскими печатными буквами /«
7», /к. I'*, 1ч. /'о в отличие от их приращений За, 3,. 3’», Зв, З'к, обозна-
ченных рукописными буквами.
368
Для построения передаточных вольт-амперных характеристик, со-
поставив (9.47) с (9.48), получим
I.------------—--------------[1 - th ((/./Ф,)].
1 + ехр ((У, - 2 1 *
(9.49)
Аналогично
4-^[l+th((/x/Vt)J. (9.50)
Здесь Ut= (Uz— Ut)l2.
По формулам (9.49) н (9.50) построим нормированные передаточные вольт-
амперные характеристики (см. рис. 9.7,6) для относительных величин токов
/к/(а*/о). 7'к(а»/«). Из графиков иа рис. 9.7,6 видно, что наибольшая абсолют-
ная величина наклона передаточных характеристик соответствует началу коорди-
нат, т. е. точке, в которой переменная (U,—Ut)tpt=2U,Jtp,=0.
Из рис. 9.8,6 можно также заключить, что
^bhx = ^i — = ~~ Ия th (Уд/фт)>
откуда
_ Д/»ыя „ _______1 п кп
• 2<р, " сЬЧУд/фт) • ' )
Аналогично
л СЬ>/в 1
Максимальные абсолютные значения |ХД| и |К'ж| соответствуют точке
У»=0. Из (9.51) и (9.52) найдем
(9.53)
Сравнив |5опшх| с (915) для линейной модели БТ в предположении ге-*9
a Rr-*Q, можно убедиться в практическом совпадении этих выражений. Опи-
сываемая (9.53) пропорциональность между крутизной Sinox и током исполь-
зуется прн построении аналоговых перемножителей. С помощью нелинейной
макромодели можно оценить динамический диапазон ДК.
Динамический диапазон ДК определяется нелинейными иска-
жениями, получаемыми при прохождении входного сигнала ил с
мгновенным значением
(/) = Um sin at
через цепи с вольт-амперными характеристиками (9.49) и (9.50).
369
Обозначив х=— и использовав соотношение sin3o>/ =—since/—
j Фт 4
—— sin Зш/ и аппроксимацию
th* = *---—х'...хх—(9.54)
3 15 317 3
для коэффициента хДк нелинейных искажений ДК, приближенно
определяемого в данном случае отношением амплитуд третьей
первой гармоник, получим
(9.55)
Аналогичные выкладки для простого усилителя с входной харак-
теристикой вида
?„=/оеу/ф’—/ое* (9.56)
дадут следующее выражение для коэффициента хи₽ост нелинейных
искажений, приближенно равного отношению xs амплитуд второй
гармоники к первой:
Хпрост;~Х2==х/4. (9.57J)
Таким образом,
Хдрост/Хдж = */12. (9.58J
Пример. Пусть С/т=2,5 мВ, т. е. *= С/т/фт = 0,1. Тогда х2"
= 2,5%, хз = 0,021%, т. е. в 120 раз меньше.
Видно, что ДК обеспечивает существенно меньшие линейные
искажения сигнала, т. е. гораздо больший динамический диапа-
зон, чем простой усилитель с одиночным (не дифференциальным)
входом.
В общем случае коэффициент нелинейных искажений определяется фор*
мулой
в числителе которой — обобщенная амплитуда высших гармоник (вычисляе-
мая по формуле, аналогичной теореме Пифагора).
9.4. ЭТАЛОНЫ ТОКА
Ошибки простейшей токозадающей цепи с БТ. Рассмотрим традиционнее
включение БТ в цепь усилителя с двумя внешними источниками Е\ и Еа (рае-
9.8,а). Анализ модели этой цепи (рис. 9.8,6) с тремя источниками температур-
ной нестабильности (ДУ*, ДР/р, ДЛ<о) показывает, что
s _ + _ СЧ, (Et - У*)+ /и, (£»+£,) )
370
с многоколлежторным БТ; з —«зеркало» (отра-
жатель) тока на трех транзисторах
Для кремниевых БТ доминирующим источником нестабильности является
изменение величины U*.
Обычно аа=1, /,:o(^t + Rs)<£i—И*, #о(1—ао)*®;#,, поэтому
/.«/.«(£-[/•)//?„ (9.61)
Изменение dU*для кремниевых БТ составляет
4-dl/*/dr=—2,5 мВ/° С.
Введя понятие коэффициента температурной нестабильности
dl,ldU‘xdlnldU‘ = — 1/#,, (9.62)
аетрудио получить выражение для температурного коэффициента вариации ра-
'•чей точки, определяющей точность схемы на рнс. 9.8,а, если рассматривать
ее как эталон токов /», 1«:
(9.63)
ТК 9 " dt° dU* df R, R, *C ‘
Токозадающая цепь с двумя согласованными БТ — простейший эталон
тока. Существенное ослабление температурной зависимости достигается вклю-
чением в базовую цепь БТ дополнительного электропио-дырочного перехода,
согласованного с переходом база—эмиттер БТ. Два варианта цепи (с диодом
в источником тока, рнс. 9.8,в, и с БТ н источником напряжения, рис. 9.8^)
371
воплощают простейший АЭ — подсхему, известную под названием отражатель
или зеркало тока (current mirror — англ ).
Анализ простейшего АЭ тока. Из рпс. 9.8,в имеем
= + (9.64}
Ку Кц
Считаем, что ток базы /в мал по сравнению с токами Ue./'Ri и
(С/6—(7*1)//?д. При этом — + —U*i/Ri, т. е.
Зная это напряжение, из рис. 9.8,в согласно выражению
/э=(Цв-Ц*2)/Л (9.66)
можем получить
к ч-------------&--------, (9-67>
R& R9
откуда
тк / - rf/a = 1 1 dU' _ J'El
Э“ dt° R, L H-(Rn/Ri) Л» dt»
При взаимном согласовании dU*ddt° — dU,2ldf>=k =—2,5 mB/°Cf
так что
ТК /„ « ТК /,
k______1
Rn 1 + (Ri/^д)
Обычно делают R1^>R^, что ослабляет температурную зависи-
мость токов /к и 7Э на порядок и более по сравнению с токами цепи
на рис. 9.8,а. При этом согласно (9.67)
/э«/к«Л/?д//?,. (9.69)
В реальной схеме на рис. 9.8,г обычно E — EJR^, поэтому и
ней
(9-68>
I^I^E-RJR.R,. (9.70)
Если внешний резистор в цепи эмиттера VT2 отсутствует, а
БТ VT1 и VT2 согласованы, то /?д = /?э = Гэ = д?т//о. При этом для
цепи эталона тока, содержащего R{=?t=oo, будем иметь
ТК/к=ТК/.=— k/Ri. (9.71)'
Сравнение этого выражения с (9.63) показывает, что включе-
ние согласованного БТ существенно уменьшает ТК/к = ТК(.„ по-
скольку RJ^>Ra.
Варианты эталонов тока. Еще одно изображение АЭ, показан-
ное на рис. 9.8,д, является вариантом цепи на рпс. 9.8,г. Цепь АЭ
предназначена для поддержания в коллекторной цепи БТ VT2 то-
ка /к с точностью, близкой к точности эталонного источника I. С
372
этой целью в базовую цепь VT2 включен транзистор VT1, взаим-
но согласованный с VT2. Назначение VT1 — компенсация измене-
ний напряжения U*2 между базой и эмиттеров1 VT2 в полном ди-
апазоне изменений температуры и иных эксплуатационных харак-
теристик (старение, вариация номиналов напряжений и т. п.). Из
рис. 9.8,<Э видно, что
/1'=/К1+7б1+/б. (9.72)
Вследствие малости базового тока 15 и транзисторного эффек-
та в VT1, проявляющегося, несмотря на то, что напряжение меж-
ду его коллектором и эмиттером мало; UK3I = U6 — U*i = 77*2. мож-
но положить /б1<С/к1, /б^7к1, т. е. Но поскольку VT1 и
VT2 согласованы, U*i = U*i=U* и, следовательно, 1К\=1\ незави-
симо от абсолютной величины U*. Для задания тока Ц может
использоваться цепь, состоящая из источника Et^>U* и резисто-
ра /?] (рис. 9.8,е), осуществляющая преобразование
Аналоговый эталон — генератор пропорционального тока (ГПТ). Соотноше-
ние между токами /„ и /В1 можно варьировать выбором геометрических раз-
меров транзисторов VT1 и VT2. Если геометрические размеры разные, то коэф-
фициент
6»/«//«« (9.73)
отличен от единицы, но сохраняется постоянным в диапазоне температур
других эксплуатационных характеристик. Прн этом начертание схемы на рнс.
9 8,6 не меняется, но сама эта цепь будет являться ГПТ.
Схема ГПТ с «расщепленным» коллектором. Использовав многоколлекториы*
боковой р-п-р транзистор, можно сделать токи и (рнс. 9.8,ж) пропорцио-
нальными друг другу:
6, =/«//„,. (9.74)
Коэффициент пропорциональности 61 зависит от соотношения геометричес-
ких размеров коллекторных областей К, и (рис. 9.8,яе).
Оценка «зеркальных свойств АЭ тока (рис. 9.8,0) производит-
ся путем нахождения коэффициента «отражения» А'т=/к/7|. Токи
/о и /б1 будем полагать конечными и равными
7б—7 к/So, /ei ==7Ki/Soj.
Из (9.67) видно, что
/i = /Ki(l + l/Bol)+/K1/Bo. (9.75)
Положив B01=Bo = Poi = Po и введя по формуле, аналогичной
(9.74), коэффициент пропорциональности (разбаланса) токов б =
= 7к//к1, запишем (9.75) в виде
71 = [ 1 /6+1 /Ро6+1 /ро],
1 Изменение L" с температурой, как указывалось выше, является основной
причиной не. лабильности режима 17л. /„, /б> (/ь.а) кремниевого БТ; другими прн-
инами температурной нестабильности (обратным током 1п0 перехода коллек-
тор— база и вариациями усиления рс~Во) для кремниевых БТ обычно можно
пренебречь.
373
It
откуда можно дать оценку «зеркальных» свойств схемы на рис.
9.8, д:
Z-~ 1/в+1/М + 1/Ь
(9.76)
В случае идеального согласования транзисторов VT1 и VT2 б
=7к//к1 = 1; при этом
Л, = —-------!— « 1 - —,
Л Ц-2/Р, ₽»
(9.77)
Из (9.70) н (9.76) видно, что качество АЭ оценивается усиле-
нием и взаимным параметром 6. Степень близости к единице
определяется тополого-технологическими факторами. Что каса-
ется ро, то эффективное значение этой величины может быть
увеличено на 1 ... 2 порядка схемотехническими средствами —
введением избыточных активных элементов (см. ниже).
«Зеркальны» свойства АЭ с «расщепленным» коллектором (рнс. 9 8,Ж). Из
рве. 9.8,ас видно, что h = I<s +Im-
Toy. базы /с можно выразить через инверсный коэффициент передачи боко-
вой миогоэмиттерной структуры р,«2/к//о (рис. 9.8,яс) в виде
(/«•+/«>)/₽!.
Введя £1, получим
7в=М(1+в1)₽г.
Учтя предыдущие два выражения, имеем
•ткуда найдем коэффициент передачи тока в виде
= 1+(18+61~р;- (9-78)
Из (9.78) видно, что для того, чтобы коэффициент Ki не зависел о (J/,
этот показатель должен удовлетворять условию pi>l+6i. При этом Kiel
»e,[l-(l+«i)/₽d-
В частном случае при 6< —1 имеем
Лг«1-2/₽„ (9.79)
что напоминает (9.77).
Более сложная цепь. Введя вместо перемычки, соединяющей на рио. 9.8,д
базу VT1 с его коллектором, транзистор VT3 (повторитель напряжения), по-
лучим трехтранэисториую цепь эталона тока (рис. 9.8,з).
Улучшенная цепь («двойное зеркало). Прибегнув к «транзис-
торному» начертанию цепи на рис. 9.8,5 и заменив перемычку, со-
единяющую базу VT1 с его коллектором — переходом база —
эмиттер вводимого вновь транзистора VT3, получим трехтранзис-
торную цепь «двойного» зеркала (рис. 9.8,з). Введем коэффициен-
ты отражения
*л=/к2/Л; (9-80)
= (9.8П
374
Для нахождения этих коэффициентов, считая /б1 = /б2 = Л> и Poi =
= Ро2=Ро> составим зависимости
/к1=Ро/в1 = ₽о-^2-=Р.-^2-; (9.82)
11=/бз+Ла. (9.83)
Из (9.81) найдем
/вз=/ж1-2/р20. (9.84)
Аналогично 7бз = Л<2-2/р2о, поскольку /ki=/k2- Подставив (9.84) в
(9.83), получим
/,=/х1(1+2/р20). (9.85)
Отсюда из (9.80) и (9.81) найдем
Яг,_2». = /(,1 = 1«=-----1----л;1-—. (9.86)
'1 Z> 1 + 2/₽2 Pj
Таким образом, ток / «отражается» 2 раза в виде Ц и /2. Это
свойство «двойного» зеркала используется при построении ДК с
«парными» нагрузками.
9.5. ПОДСХЕМЫ АНАЛОГОВЫХ МИКРОСХЕМ
Элементы схемотехники входных и промежуточных каскадов
АИС ДК на р-п-р транзисторах с тремя эталонами токов. Эта
подсхема, изображенная на рис. 9.9,а, является основой входных
каскадов АИС. Варианты этих каскадов могут отличаться спосо-
бом выполнения плеч VT2 и VTI (например, см. рис. 9.6,а—г), ви-
дом отражателей токов, цепей питания эмиттерных цепей тран-
зисторов и т. п.
Составной транзистор по схеме Дарлингтона (рис. 9.9,6) при-,
меняется для увеличения входных сопротивлений плеч ДК. Точки
К', Б', Э' на рис. 9.9,6 являются выводами составного транзисто-
ра, эквивалентного соединению VT2 с VT1. Коэффициент усиления
тока составного транзистора будет равен (рис. 9.9,6)
Ki+l=/,2//ei. (9.87J
Поскольку К/>1, 1, РгЗ’Е усиление подсхемы составит
К/ = Р' = Р1Р2. (9.88)
Входное сопротивление составного транзистора, вычисленное в предположе-
нии, что токи ft: и hi малы настолько, что можно пренебречь сопротивлением
баз VT1 и VT2, составит
Л.ж«₽1 ["Г- + Р. -р-]- (9.89)
L ‘81 ‘82 J
378
Отсюда входное сопротивление н крутизну можно выразить в виде
/?» = ₽, + =2₽!Р, -^- = 2₽'-^-; (9.90)
L '•! J *99 *92
dig dl9t d/вж Kf ^ai
d(/Bx dl n Rux 2p фх 2фт
Комплементарная цепь Дарлингтона, изображенная на рис.
9.9,6, использует р-п-р транзистор, вместо которого, в свою оче-
редь, могут быть применены подсхемы на рис. 9.6,в, г.
Усиление, входное сопротивление н крутизна цепи составят
К< = ₽'=/,»//»!; (9.92)
/?и=₽!/.. = ₽!₽»/.!=₽7„; (9.93)
5 = /«/ф». • (9.94)
Выходное сопротивление схем Дарлингтона можно оценить с
помощью простой макромодели на рнс. 9.9,г. Предполагается, что
на входах транзисторов VT1 (в цепях на рис. 9.9,б,в) осуществля-
ется режим холостого хода, при котором выходное сопротивление
минимально и равно rBj/Pi-
Но согласно (9.28)
г к1/Р1 = <РеДк1=<Ре//62 = ФеР2Д»2 = Гк2Р2/Р2 = Г к2- (9.95)
Следовательно, выходное сопротивление схем Дарлингтона не
превышает величины
^ых = -^-4-- <9-96)
2 Pi
Pi:u. 9.9. Подсхемы аналоговых микросхем:
а— ДК с тр?мя эталонами тока; о— схема Дарлингтона на р-п-р транзисторах; в—
комплементарная схема Дарлингтона; г — .макромодсль для расчета выходного сопро*
тввления схем Дарлингтона
376
Рис. 9.11. Комплементарный
выходной каскад с общим
эмиттером
Рис. 9.10. Подсхемы сдвига
уровня:
а — с резисторами; б — со стаби-
литроном; в — с эталоном тока
Подсхемы сдвига уровня. Простейший делитель напряжения
(рис. 9.10,а), обеспечивая сдвиг постоянного напряжения
(9,97)
1 “|- Aj/Aj
пропорционально ослабляет приращения полезного сигнала. От
этого недостатка свободны подсхемы со стабилитроном и этало-
ном тока на рис. 9.10,б,в.
Элементы схемотехники выходных каскадов АИС. Комплемен.
тарный выходной каскад с общим эмиттером изображен на рис.
9.11. Этот каскад обеспечивает УВЫх = 0 при Увх = 0, т. е. он вос-
производит приращения тока /в=/2—Л^О.
Имеем
= -L- -[/*] = t/”/-4-+?gz4~t7*; (9.98)
- _L rg~Ax _ (Я = -u^ + eh-u'. (9 99)
/?1 L 4 J Rt
Отсюда
/в=/2-/,.-----1ЛМ. (9.100);
Схема будет работать таким образом лишь при условии, когда нет пере-
грузок ни по выходу, ни по входу. Из выражений (9.98), (9.99) следует
Е
---U*. (9.101)
Отсюда
|1/»| <£—«/•; (9.102)
при U* -0,75 В получается
It/.xKfF-S) [В]. (9.103)
u(t)
г)
Рнс. 9.12. Простейшие под-
схемы выходных каскадов
аналоговых микросхем:
а — эмвттерный повторитель
(ЭП); б — модель при мини-
мальных мгновенных значениях
uHX(t); в — комплементарный
ЭП; г — его передаточная ха-
рактеристика
Иначе — надо ограничить величину
i | Е!2, чтобы транзисторы VT1 и
насыщения.
'fauj: например, можно потребовать
VT2 заведомо не попадали в режим
Эмиттерный повторитель (ЭП) как усилитель мощности. Обыч-
на:! цепь ЭП (рис. 9.12,а) может рассматриваться как усилитель
мощности, когда сигнал на входе uBx<t> уже не является малым.
Будем предполагать, что при минимальных мгновенных значениях
напряжения unx(1) транзистор Т отключается. При этом минималь-
ное значение напряжения и(1) и тока iH(Z) на выходе ЭП будут
umln (0 “ ^ягл mln Е D i D ’
/\1 т <\|
ТЗЗГ1 (9Л04)
Ai -f-
Максимальное значение напряжения u(t), соответствующее на-
сыщению транзистора VT, будет
W (I) — Пвых max — Е—Uа Д* £7 вых mln-
(9.105)
Следовательно, если иВ1(/) = {7BXsin cof, u(t) = (7msin uit, то мощ-
ность в нагрузке Рв при максимальной неискаженной амплитуде
на выходе j (7вь1х m,n | ~Е ^~/?н
составит
РЯ — iInl»lUa>l«(0la" 2 Е1 (R 4-я )1
* еДМ -f- Kaf
(9.106)
Максимальная мощность PB=Pvmax получается при согласовании,
когда R =Р„:
A.max=£Wl.
(9.Ю7)
Если амплитуда выходного сигнала Um, то мощность Ра, выделяемая в
нагрузке
1 Um
Pb = TX-. (9-108)
Мощность, рассеиваемая на транзисторе VT,
(9.109)
При и {t) = U„ sin <at имеем
рз j и2 1 и2
р [-• 1 т i т
На резисторе R1 рассеивается мощность
(9.110)
(9.111)
Таким образом, от источника ±Е потребляется мощность
₽«.= Р«+₽т+Р1 = 2—. (9.112)
Л1
Эта мощность не зависит от уровня входного сигнала.
Максимальный коэффициент полезного действия (КПД) т| = г]тах соот-
ветствует Ритах- Из (9.107) и (9.112) имеем
^=^ = <-lF-=17“6'25- (9,13>
Этот КПД соответствует так называемому режиму (классу) А, при котором
ток через транзистор протекает в течение всего периода колебания, а суммар-
чая мощность, отдаваемая источником питания, постоянна. Мощность, рассеи-
ваемая резистором является в этом случае «вредной».
Комплементарный ЭП. Для устранения этой «вредной?-- мош-
ости, т. е. увеличения КПД, резистор R.1 заменяется р-п-р тран-
истором VT2 (рис. 9.12,6), что обеспечивает переход в тт< назы-
аемый режим (класс) В с поочередным (двухтактным) ьключе-
.нем транзисторов VT J н VT2.
Из рис. 9.12,6? видно, что прн положительных .мгновенных зна-
-нпях Ивх(0 транзистор VT1 находится в активном режиме, г.
ранзисюр VT2 заперт; при мВг(/)<0 транзисторы VT 1 г- \'Т2
.еняются местами. Размах выходного сигнала иВ1(1) составляет
очти ±£. Разность значений uBX(t)—ивы>(1) = и* не зависит от
, и, следовательно, мощность в нагрузке обратно прииорцио-
‘.длина А?п и не имеет максимума при изменении Яя.
Максимальная мощность в нагрузке Рв=Рптах получается при
тзмахе выходного сигнала ±Е:
Ре max==E2/2RB, (9.114)
лта величина в 4 раза больше аналогичного значения (9.107), по-
•‘Ученного для режима А.
379
Мощность, рассеиваемая на транзисторе VT1, составит
= dt. (9.115)
Если = Um sin ч>1, то
При Um=E
2 4 ~~ л
Pi------£’-------= 2-0,0683 —
R K 4я 2
Отсюда максимальный КПД составит
Чите ° Р +Т--------- = 9 п'шХЛ-П г = 78'5%- <9Л17>
"Т1Тгвтм 2-0,0683 + 0,5
Прн большой частоте переключения нз-за инерционности транзисторов VT1
и VT2 оии могут одновременно оказаться включенными. В этом случае через
цепь VTI, VT2 протекает сквозной ток и может произойти самовозбуждение
каскада. Для устранения возможности самовозбуждения последовательно с
эмиттерами VT1 и VT2 (рис. 9.12,в) включают два токоограничнвающих рези-
стора.
Переходные искажения в комплементарном ЭП. В то же вре-
мя если частота переключения достаточно низка, то в окрестно-
сти Unx(()=0 °ба транзистора (VT1 и VT2) отключаются. Токи
покоя этих транзисторов, как видно из передаточной характерис-
тики на рис. 9.12,г, оказываются близкими к нулю. Характеристи-
ка на рис. 9.12,г свидетельствует о нелинейных искажениях вблизи
начала координат (так называемых переходных искажениях уси-
лителя класса В).
Рис. 9.13. Усложненные подсхемы выходных каскадов аналоговых микросхем:
а -с диотамн VD1 и VD2 для ностроении переходных искажений и токоограчячиваюшкмя
резисторами Rl. R2; б— с заменой VD1 н VD2 на БТ VT3. VT4, согласованные с тран-
зисторами VTI, VT2; а — с транзисторами Г'Т0 вместо источника тока h
380
Устранение переходных искажений использованием режима
АВ осуществляется с помощью диодов VD1, VD2, соединенных с
.источниками токов /j и /2 (рис. 9.13,а). Вместо диодов могут ис-
лользоваться транзисторы VT3, VT4, согласованные с комплемен-
тарной парой VT1, VT2. Резисторы R1,R2 подсхем на рис. 9.13,а—в
включены как токоограннчивающне элементы.
Замена источника тока 1г транзисторной цепью (рис. 9.13,в) со-
пряжена с переносом точки приложения входного сигнала в катод
диода VD2; этот перенос возможен благодаря малости динамиче-
ских сопротивлений <рт//ь присущих диодам VD1 и VD2.
9.6. ПРОСТЕЙШИЙ ОПЕРАЦИОННЫЙ
УСИЛИТЕЛЬ
Простейший операционный усилитель (ОУ, рнс. 9.14,а) состо-
ят из дифференциального каскада VT1, VT2, схемы сдвига уровня
(стабилитрона VD) и выходного каскада — эмиттерного повтори--
теля VT3.
При отсутствии входного сигнала на базах VT1 и VT2 напря-
жение на выходе ДК (на коллекторном контакте VT1) должно
соответствовать середине линейного участка О, Е, т. е. составлять
Е/2. Поскольку напряжение на выходе при этом должно состав-
лять УВых=0, сдвиг уровня напряжения, обеспечиваемый стаби-
литроном, должен быть
U^E/2—U*. (9.118)
Диапазон сигнала UBm на выходе прн этом должен состав-
лять ± (Е/2).
Простейший ОУ в следящем режиме., Схема, изображенная на
рис. 9.14,6, выполняет операцию UBUx = UBz.
Оба резистора цепи на рис. 9.14,а заменены (рис. 9.14,6) ис-
точниками тока; отпадает надобность в стабилитроне н повыша-
ется петлевое усиление.
Потенциал U3 точки Э на рис. 9.14,6 составит
[/*. (9.119)
Рве. 9.14, Схемы простейшего ОУ (а) в следящей ОУ (б)
881
При этом потенциал базы Utt транзистора VT3 составит
Uta ==i\i=1Лии+ U*.
Напряжение между коллектором и эмиттером транзистора VT2
составит
U = U tia—Ut.
Предположив Um = ию, из (9.119) получим
Uoi=U*.
Аналогично
1/к.. = ибз—Uа = U .„+ U *—U„+ U*=2U*. (9.120>
Таким образом, UK3i и Uk& не зависят от уровня 1/вв и обес-
печивают работоспособность схемы в диапазоне изменения Un.
Цепь на рис. 9.14,6 обладает высоким /?вх и малым Сш.
9.7. СТАНДАРТНЫЙ ОПЕРАЦИОННЫЙ
УСИЛИТЕЛЬ
Основные требования к такому усилителю:
пригодность для усиления постоянного напряжения;
обеспечение С/Вых=0 при Un^0 (режим покоя) с достаточной
точностью, т. е. малость напряжения (ошибки) смещения нуля;
обеспечение /?'В1->оо, /?вых-»0, Ки->-<х>, т. е. близость к «иде-
альному» ОУ;
стандартная форма частотно-фазовой характеристики.
Рассмотрим типичную структуру такого усилителя (рис. 9.15,а).
Входной каскад ОУ собран на паре р-п-р транзисторов VTI, VT2,
образующей ДК и питающейся от эталона тока Л=20 мкА. На-
грузками ДК служат коллекторные цепи VT3, VT4, «зеркально»
отражающие ток Л/2.
Выходной ток ДК
/в.=/кз—/«1. (9.121)
Нагрузкой ДК служат подсхема Дарлингтона, построенная иа транзисто-
рах VT5, VT6. Ток этой подсхемы создается эталоном /1—300 мкА.
Если р'=50 ООО, Гм=10 МОм, Р«—160, то низкочастотные значения вход-
ного и выходного сопротивлений составят
₽и - 2-^.60 000 = 8,7 Мвм;
0,3
10* 1
Лвых.Дарл = 160 * 2 =31,2 ж0“’
Крутизна эквивалентной нагрузки и усиление ДК составят
/, 20
5 = —1— ----= 0,38 мА/В;
2*, 2-26
Ав—гв‘1г««1Лвж.д,м.
882
Ь-ЗООжЛ
Jec. 9.15. Стандартный операционный усилитель:
j — структура ОУ; 6—макромодель для расчета усиления ОУ; в — подсхема выходного
аасяада с защитными транзисторами VT//, VT12
Приняв Гм = Гк2= Ю МОм, получим
Я.—5Ц8,7=3.2 МОм;
К„,-=0,38-3,2 = 1210.
Крутизна каскада Дарлингтона при /j=300 мкА составит
/, 0,3
S =----— =-------1000 = 5,77 мА/B.
2q> 26-2
Вюдное сопротивленце эмиттериого повторителя (на транзисторах VT7,
'ТВ} прн Rn = 2 кОм составит
/?.!,.»= 160-2 «Ом.
Эквивалентная нагрузка цепи на рис. 9.15,6 будет
31,2-320
й»ыж.Д«»л11 #tx.n — 320 + 31,2 — 28 '4 к0“’
Саедовательно, усиление подсхемы VT5—VT8 составит
Кд = К Д1 Кд; -12/0 • 5,77 • 28,4 -2 • 10*.
Защита выходных цепей ОУ. На рис. 9.15,в выходной каскад
ЭДполнен защитными транзисторами VT11 и VT12. Эти транзис-
383
торы при отсутствии перегрузок отключены и не влияют на ра.
боту подсхемы. При замыкании ЬВых на Е, или Е2 токи через
VT7 или VT8 увеличиваются. Падения напряжения на R1 или R2
открывают \'Т 11 и \'Т12. Через открытый защитный транзистор
ответвляется часть базового тока VT7 или так что падение
напряжения на R1 или R2 не превысит U*. Следовательно, ток
выходного каскада будет ограничен величиной t/*/Ki,2, где
д, 2=Я/=Д2.
Внутренняя цепь частотной компенсации состоит из конденса-
тора С = 30 пФ, подключенного между коллектором и базой цепи
Дарлингтона (VT5, VT6). С помощью емкости С, входящей в со-
став ИС, частотную характеристику ОУ можно сделать однопо-
люсной (подробнее об этом см. ниже).
Внешняя юстировка нуля. С помощью выводов 3 и 4 (рис.
9.15,а) .'ложно сбалансировать ОУ в номинальном режиме. Тем
самым удается установить нулевое напряжение на выводе б/выж
при отсутствии сигналов (Д и t/2 и скомпенсировать разбаланс
плеч ОУ.
КОНТРОЛЬНЫЕ ВОПРОСЫ И УПРАЖНЕНИЯ
1. Каким образом в технике аналоговых ИС реализуется «из-
быточность» качества и для чего эта избыточность нужна?
2. В чем суть концепций идеализации подсхем и макромоде-
лирования структур? Какова иерархия понятий и структур, со-
ответствующих этим концепциям?
3. Охарактеризуйте основные аналоговые функции и основные
типы аналоговых ИС.
4. Что отображают аналоговые эталоны и как они реализу-
ются?
5. Охарактеризуйте основные принципы схемотехники анало-
говых ИС.
6. Что такое идеальный дифференциальный каскад и каковы
его параметры?
7. Что такое квазиидеальный дифференциальный каскад и ка1
его рассчитать?
8. Как усовершенствовать схему реального дифференциально-
го каскада?
9. Почему неточность взаимного согласования плеч дифферен-
циального каскада влияет на значение коэффициента ослабления
синфазного сигнала?
10. Как используется нелинейная макромодель дифференци-
ального каскада?
11. Опишите свойства известных Вам вариантов эталонов
тока.
12. Какие подсхемы аналоговых ИС Вы знаете? Опишите эти
подсхемы.
384
13. Опишите свойства известных Вам вариантов выходных
каскадов аналоговых ИС.
14. Охарактеризуйте структуры простейшего операционного
усилителя (ОУ) и стандартных ОУ.
15. Что такое сдвиг уровня в аналоговых ИС?
16. Какие нетрадиционные для транзисторной техники схем-
ные решения и компоненты применяются в каскадах аналоговых
ИС?
17. Приведите примеры сложных аналоговых функций.
Глава 10. ИНТЕГРАЛЬНЫЕ ОПЕРАЦИОННЫЕ
УСИЛИТЕЛИ И ИХ ПРИМЕНЕНИЕ
Операционный усилитель (ОУ) является многоцелевой анало-
говой структурой. Интегральная реализация ОУ сделала его уни-
версальным средством схемотехники; специализация аналоговых
цепей достигается с помощью подсхем обратных связей (ОС),
внешних по отношению в ОУ. При этом ОУ может быть пред-
ставлен макромоделями (в виде идеального или квазиидеально-
го ОУ).
10.1. ДВА ОСНОВНЫХ ВКЛЮЧЕНИЯ
ОПЕРАЦИОННОГО УСИЛИТЕЛЯ
Существуют два основных включения ОУ: неинвертирующее
и инвертирующее (рис. 10.1).
Б\дем считать, что ОУ квазиидеальный, т. е. реализует ОАФ
= (^4 — = ^д>
причем усиление К/сг=-А-Кд весьма велико.
Неинвертирующее включение ОУ. На рис. 10.1,а показано
включение ОУ в цепь неинвертирующего усилителя. В этой схеме
входной сигнал UBX подается на вход U2 и усиливается до уровня
БВых без изменения фазы (коэффициент передачи напряжения со-
ставляет Ки= £/Bblr/£/BI).
Часть выходного напряжения передается во входную цепь в
виде сигнала обратной связи
(10.1)
Фаза сигнала Ut, как видно из рис. 10.1,а, противоположна
фазе UBX, т. е. ОС отрицательна, виртуальная разность f/y=6'2—
13-66 J35
Рис. 10 1. Варианты включения операционного усилителя:
а — ненпвертнрующес; б — модель иеинвертнрующего включения; в — инвертирующее; г —
модель инвертирующего включения
— С71=2С7Д весьма мала и тем меньше, чем больше собственный
коэффициент усиления К'и:
Uv=U^IK'v. (Ю.2)
Виртульный нуль. Поскольку виртуальная разность С/у-»-0
(при /Сг-^оо), эту величину называют виртуальным нулем.
Определение идеального ОУ. По определению, идеальный ОУ
имеет K'v = °o*, = /?'вых = 0 (символы со штрихами пока-
зывают, что перечисленные параметры относятся к ОУ без об-
ратной связи). Согласно (10.2) идеальный ОУ имеет Uv = 0, т. е.
равные между собой потенциалы входов ОУ:
(10.3)
откуда
У.ых=£/,/К/г=С/.«/К"г;; (Ю.4)
K'u=UtmIU„==l/K"u='l + (R!lRi). (Ю.5)
Из (10.5) видно, что, поскольку ОУ идеален, усиление струк-
туры (см. рис. 10.1,а) зависит лишь от подсхемы ООС, т. е. от
коэффициента обратной передачи /("г. Символы без штрихов по-
казывают, что параметры относятся к включениям с отрицатель-
ной ОС (ООС).
Схема замещения идеального ОУ, охваченного ООС, изобра-
жена на рис. 10.1,6. Источник ОС П'вых, введенный во входную
цепь, подчиняется условиям
• Предположением /Сц = оо мы будем оперировать следующим образом Вве-
дя для квазипдеалыюго ОУ К'и как достаточно большую величину, ио не рав-
ную бесконечности, и выполнив вычисления, будем устремлять К'и к пределу,
т. е. считать К'и = °°.
386
если ОС включена;
U'bu*=0, если ОС отключена.
В первом случае сигнал ОС U} = K"uU™x пропорционален вы-
ходному напряжению и вводится во входную цепь последова-
тельно с входным сигналом, так что результирующий сигнал
Up= Uv = U2— Ui, также получается в виде напряжения. Поэтому
схема на рис. 10.1,а осуществляет ООС по напряжению с резуль-
тирующим сигналом по напряжению. Снова прибегнув к понятию
о квазиидеальном ОУ, т. е. считая К'и весьма большим, но ие
равным бесконечности, введем понятие коэффициента усиления
при отключенном генераторе ОС, определив этот коэффициент как
= ^2-. (10.6)
II/,-0 UV
Предельный переход к идеальному ОУ даст №и = °о.
Поскольку в общем случае энергия усилителя в большей или
меньшей степени расходуется на нагревание резисторов эквива-
лентной схемы (выходного сопротивления усилителя, входного и
выходного сопротивлений цепи ОС), величина К^и^К'и. В цепи
на рис. 10.1,6 Я'Вых = 0, а цепь ОС не потребляет мощности, по-
этому в этой цепи реализуется предельный случай К’и —К'и.
Для квазиидеального ОУ введем понятие о петлевом усиле-
нии, или возвратном отношении
Т = £»«. = ---= - /с° К'и, (10.7)
<4х
определяемом как коэффициент передачи сигнала, подаваемого
в виде ЭДС и'выг и измеряемого на выходе (1Дых) при отсутст-
вии входного сигнала (т. е. при t7BX = 0).
В выражении (10.7) использовано равенство U\ =—Uy, спра-
ведливое для цепи на рис. 10.1,6 при t/BX = t/2 = 0.
Знак возвратного отношения Т является знаком ОС. Величина
Т определяет глубину ОС. Отрицательная ОС является глубо-
кой, если справедливо неравенство —Г3>1.
Поскольку у идеального ОУ KQv = K'v = oo, то 7—>-со и ООС,
охватывающая такой усилитель, заведомо является глубокой.
Глубокая ООС. как известно, и при К'и=£=°о позволяет реализо-
вать схемы, в которых параметры не зависят от характеристик
усилительного элемента, а определяются только цепью ООС. Это
обстоятельство и оправдывает моделирование реальных схем с
помощью идеального ОУ.
Инвертирующее включение. На рис. 10.1,в идеальный ОУ по-
казан в схеме, в которой сигнал ООС вводится параллельно вход-
ному сигналу. В самом деле, входной сигнал представлен током
!i = UBx[R}, а сигнал ООС — током J2 = L/BMX//?2 (рнс. 10.1,г).
Поскольку ОУ идеален, Ur=0 и Zj — — /2) т. е.
У.х/Я1=—£/вы>/Яг. (10.8)
13* 387
Поэтому
Ku=Utux/Uax=—R2IR1;
K"z7=-l/Ku=J?i/J?2.
Для квазиидеального ОУ вычисление К°и и Т дает
_ ^вых I г йк Ку
i/вх I ивых-° 1 A-R^/R^
Из (10.11) ВИДНО, ЧТО При /?|//?2>0 | К°У | <К'и, т.
зисторе (?2, входящем в цепь ООС, рассеивается часть
передаваемого сигнала. Вычисление возвратного отношения дает
j1 __ ^вых I ___jpO V-* _ _ Ry (Rd Rj}
kx=°“ u u~ i+ №/«,)’
Входное и выходное сопротивления идеального ОУ относи-
тельно выводов С7ВХ, (7ВЫХ инвертирующего усилителя составляют
= /?вых = 0.
(10.9)
(10.10)
(10.11)
е. на ре-
мощпости
(10.12)
10.2. ВАРИАНТЫ ПРИМЕНЕНИЯ
ОПЕРАЦИОННОГО УСИЛИТЕЛЯ
Возможности ОУ как основы аналоговой схемотехники опре-
деляются многообразием вариантов его использования в анало-
говой аппаратуре в цепях с ООС. Ниже приводятся примеры
включений ОУ в безынерционные линейные цепи (табл. 10.1),
безынерционные нелинейные цепи (табл. 10.2) и инерционные ли-
нейные цепи (табл. 10.3).
Приведенные в таблицах формулы и их доказательства, по-
лученные в предположении, что ОУ идеален, хорошо подтверж-
даются на практике (при соблюдении правил, проводимых для
каждого конкретного типа ОУ в руководствах по их примене-
нию) .
10.3. ПАССИВНЫЕ ЯС-ЦЕПИ,
ИХ ПРЕДСТАВЛЕНИЕ АСИМПТОТИЧЕСКИМИ
ДИАГРАММАМИ
Низкочастотное звено—НЧ проходной фильтр. Комплексная
передаточная функция Ку такого фильтра (рис. 10.2,а) имеет
вид
V * 1^ВЫХ — J________
V и„ 1+laRC
(10.13)
Введя
о » ' 1 е 1
—- т ,
(10.14)
388
Таблица 10.1
Включения ОУ в безынерционные линейные цепи
Нмвачеиие цепи формула операции
Инвертор с регулиру- емым усилителем ^вых — —
Вычитатель-усили- тель У вых = К (СЛ — ^1) и
Преобразователь ток — напряжение (7Вых = -IR
Сумматор инвертиру- ющий i/вых = — 2 l^i (=1 и R и
Вывод формулы Цель
/, = /.. RU = PR,. K~Ro/Rpt ^вых= —p^Ci/вх
l _ _ l ui ^0 _ U0~ ^BIJX 1 ” R RR жл-у;;(к + 1)= - t/вых . . к в-иа-и2 , Uam-K(U,-Ut) l\ -f- I 5Гг$«
/ + /i = /o = O, /= _/1= -Ь™, „=0 R v Р^/'вы.
J 1 ^3 [ I | | ^вых --I R +...+ R +...+ R uv = 0, зых = — (Ui + + ••• + Ui + ... + t/u) z~Cj- -CO-??
£
Назначение пепв Ф ормула операции
Сумматор неикверти- рущий с усилителем t/вых ~ К S t/(, (-1 где „ 1 + RJRx л — п
Прецизионный атте- нюатор Увых-Увх 1 + ₽1/₽>
Повторитель напря- жения t/вых = t/Bx
Окончание табл. 10.1
Вывод формулы Цепь
и.-и’и^-Ц^ ,.и--и0 _п + ф = и, R R R U1 + Ut + -+Un = nU'a. R Uo-Uo-Ub^ R> + Ri . UBux = K(U1 + Ut + ... + Un) ft УИг С1л’/
Uv = 0, поэтому Ubx Ri + R, ~Ua,a I—(/. Г 1 1 rb^TI*7 ПЛ?
Я о в X Л а С О 1 " 1 — Л> Л> ро "l 8 —и. **wl
Таблица ,'U.J
Включения ОУ в безынерционные нелинейные цепи
Нипачение цепи формула операции
Аити логарифмиру- ющий уснлшсль , Ubi ^ВЫХ — фт In , К/ а kT фт — Я
Прецизионный вы- прямитель ИВЫХ = *“ НВХ (0 ПРН ЦВХ (0 с 0’ выпрямляется отрицательная полу- волна “яых(0’0 прн пвх(0 >0
Логарифмирую- щий усилитель Unr In Увых= - ——+ фт
Компаратор Увых; = лог. I, если U1>U1; Увых: = лог- °, если У,
Выиод формулы Цепь
/„=/,е "выт^т, е <ивых/’,т> » j, _^вх = / е“с'вых/фт 1п ^вх _ _ вых R ‘ l,R Фт 4^1. А —* "в^ЕХ'1
Фаза инвертируется ^йыя _Д-1_СйИ <
’ll $ s3 ” Iй II J II ' = "| „ с: Л J3 1 Я < и 1 ~ 5 • ? if • « Гт ¥ Ji j_ j4
^ных = (^1 — ^1)» Ку °°» при_0 U дых .^огр "4Ф|-
Jg Таблица 10' м Включение ОУ инерционные линейные цели
Назначение цепи формула операции
Аналоговый ин- тегратор «вых(0= КС о
Дифференциа- тор , dUBX(t) UBWX (0 — &С
Фазовраща- тель = к е/ ф , U РХ q,_„-2arctg , /0 _ , при 0 < Г< ОО , л <<р<0
Вывод формулы
— —/(1)СС/ВЫХ,
Г\
у_____
ивых- /шЛС
Увх/'шС=
/\
Увых= —/шЛСУвх
^ВХ — Un _ Un ^вых
R R
(^вых ~ — UbX'
но и0 = и0 = Увх ] +/шгС
поэтому i/вых = — Увх ! , ',ШГСГ
Назначение цепи формула операции
Активный ЛС-фильтр НЧ Если С\ = С, = С, Rt=Rt=R, то К(Р) = ~л J 1. » (1 +рт)’ t = RC, fa = !— , '° 2nRC ’ Ф = — 2arctg — /»
Активный по- лосовой RC- фильтр Р т К(">-- (1 + рх? К(/ш) = К(ш)е' ”, <р = я — 2 arctg — , fo 1 2nRC
Окончание таил. IU.3
Вывод формулы Цепь
/1 = /1+/о. = + (и, - и,Ы1) Ri R2 но — ^2- = Uaj ш С,, откуда К(/Ш) = ^гщ = Ь'вх 1 c,p?, + /?a) 1 /, 4
Г1^
к. а 0 -20 -1)0 уо -Т)Ц ']сг Е 0,tfofo10to f KaSa
i Xi/te I । \l шкапа
Rj^CiC, ЛЛСА — это фильтр 2-го порядка .Ди л°г i i\i шкала .-j-Л— ✓ । t ।
К - Z" - R л“ ~ Z~ ( 11 \ ’ откуда р т KW--(1+PT). т = ЯС у 2Г рС7>~|
Рве. 10.2. Низкочастотное (НЧ) звено — НЧ проходной фильтр:
в ~ структура; б — амплятудно-частатнвя характеристика (штрихован лниня) н ее асим-
птотическая диаграмма; в — фазо-частотная характеристика н ее асимптотическая диа-
грамма
можно получить
1
1+/(///.)•:
(10.15)
(10.16)
<p=-arctg(f/fo). (10.17)
Аппроксимация характеристик НЧ проходного фильтра. Мо-
дуль. Выражение (10.16) может быть представлено в логарифми-
ческом масштабе и аппроксимировано
Ки, ДБ - - 20 log У 1+(Ша~
0 при
— 201og(//f0) при
(10.18)
Аппроксимация (10.18) изображена на рис. 10.2,6 в виде двух
прямых лучей с наклонами 0 и —201og 10=20 дБ/декада1 и точ-
кой излома, соответствующей f/fo=l. Аппроксимируемая функция
mod(Xtz) =Ки, дБ=—201ogy l + OZ/o)2 изображена штриховой
линией на том же рнс. 10.2,6.
Фазовый угол. Выражение (10.17) на полулогарифмической
плоскости (рис. 10.2,б) аппроксимируется тремя отрезками пря-
мых:
( 0 при f<(fo/lO);
-45°[l+log(///0)] при (/о/Ю)</<1О/о;
( —90° при /^lOfo-
(10.19)
1 Декада — отношение f/fo=lO. По отношению к двухкратной разнице час-
тот (октаве fl!o=2) тот же наклон составит —20 log 2 = —6,02 дБ/октава,
394
Рис. 10 4. Структура проходного ши-
рокополосного /?С-фильтра второго
порядка
Рис. 10 3. Высокочастотное (ВЧ) зве-
но— ВЧ проходной фильтр:
а — структура; б — асимптотическая диа-
грамма модуля j у-; в — асимптотическая
диаграмма фазы j г—асимптотичес-
кая диаграмма .модуля амплитудной ха-
рактеристики ВЧ-звена — результат супер-
позиции диаграммы на рис. 10.3.6 и НЧ-
звена: и — асимптотическая диаграмма фа-
зо-частотиой характеристики ВЧ-звепа —
результат суперпозцнн диаграмм иа рве.
Ю.З.в и НЧ-звсна
Аппроксимируемая функция (10.17) изображена штриховой
линией иа том же рис. 10.2,6.
Дуальное ВЧ-звено (рис. 10.3,а). Произведя замену
R на С и С на R,
(10.20)
получим выражение
, (10.21)
(УдХ 1 -j- / (О
связанное с (10.13) соотношениями замены
ja>RC на (1//соЯС); (10 22)
(IfjtoRC) на jioRC,
являющимися следствиями (10.20).
Асимптотические диаграммы для модуля Ки, дБ = 20log(f/fo)
и фазы <f = arctg(///)o) =90° числителя выражения (10.21) изо-
бражены на рис. 10.3,6, в. Аналогичные выражения для знамена-
теля нам уже известны (см. рис. 10.2,б,б).
Суммарные асимптотические диаграммы (рнс. 10.3,г,<5) полу-
чаются с помощью алгебраического сложения диаграмм числи-
теля и знаменателя (рис. 10.3,г,д).
SM
Полосовой проходной широкополосный фильтр. Комплексная
передаточная функция такого фильтра (рис. 10.4) имеет вид
к °* Z'
А Уо - 21 + 2» = (/шт)а + 3 (/шт) + 1 •
Заменой /ют на Р получим функцию цепи
(10'24)
Коэффициент при Р в выражении (10.24) или, что то же са-
мое, при /ют в выражении (10.23) носит название затухание или
коэффициент демпфирования. В данном случае затухание равно
3, а добротность — величина, обратная затуханию: Q=l/3. При
такой малой добротности фильтр считается широкополосным.
Знаменатель выражения (10.24) можно разложить на множители
Р»+ЗР+1=(Р—₽1)(₽—Pi), (10.25)
где Р, я Рг определяются нз решения квадратного уравнения
Р’+ЗР+l— 0. (10.26)
Имеем для корней (10.26):
п 3 1/1 7 3 уТ
Р1.2=—^-± V
3 l/fT
Pi = — ~2~ + —2—** — 0,382;
3 Уб
Р,= - — — Jy-» —2,618. .
Этим корням соответствуют частоты Ш1 и Ша, так что
Ра /Ш1Т=™ —0,382;
Л=/шаТ=—2,618,
Отсюда
®,=—(0,382//т);
<o1=—(2 618//т).
Произведя замену Р на /шт в выражении
*(Р)° (р-р;)(р-р,)--
волучвы
/ ФТ
Х = ------;----—------------. (10.28>
(/ ФТ — / ©j Т) (/’(ОТ — / ©t т)
Отсюда
к=-------------------, (10.29>
0,382-2,618[1 4-/(///i)l [1 +/(//Wl 1
396
Поскольку по теореме Виета для корней квадратного уравнения справедливо
PiPt^l, имеем
(////о)__________
U+ /(///.)! U + 1 (///.)] ’
(10.30)
где
f, = 0,382/», />=2,618/о. (10.31)
Очевидно,
Асимптотические диаграммы для модуля н фазы выражения (10.30) при-
ведены на рис. 10.5,а,б соответственно.
Сбалансированный мост Вина — Робинсона. Дополнив цепь на
рис. 10.4 параллельной резисторной ветвью, получим мост Вина—
Робинсона (рис. 10.6,а), в котором
Рис. 10.5. Асимптотическая диаграм-
ма проходного широкополосного
фильтра второго порядка:
а — для модуля амплитудыо-часилной ха-
рактеристики; б —для фазового угла
Рис. 10.6. Сбалансировав-
иый мост Вина — Робинсо-
на:
а — структура: б — амплитуд-
но-частотной характеристики;
в — фазочастотная характерис-
тика
397
Напряжение в диагонали моста составит
fj _fj _ __Уо________1 + (/шт)*
21 3 (/ шт)* + 3 (/ шт) + 1
Отсюда
К _ U* — _>___*___1 (ит)______ /in 331
* U, 3 1 —(шт)’4-Зшт • (lu.dd)
Модуль и фаза этого выражения составят
.(Ui — Ut \_ 1 I—(///о)’ . пладт
mod -2-г,—— ) - (10.34)
\ и<> / 3 Vii-a/^’i’-sc/z/o)*
ф - 180’ - arctg (Ю.35)
Выражение (10.35) иа частоте f = f0 имеет скачок фазы (рис.
10.6,в). Амплитудная характеристика зависимости mod ( )
от частоты в окрестности fo имеет вид резонансной кривой поло-
сового заграждающего (режекторного) фильтра (рис. 10.6,6).
10.4. АКТИВНЫЕ ЯС-ФИЛЬТРЫ
Соединив подсхему пассивной 7?С-цепи с операционным усили-
телем, мы получим много дополнительных возможностей, таких
как синтез заданных значений амплитудно-фазовых характерис-
тик, полосы пропускания фильтра, степени его колебательности.
Такое управление свойствами фильтра становится возможным
лишь тогда, когда знаменатель функции цепи фильтра имеет
комплексные корни. Расположение корней зависит от параметров
,/?С-подсхемы. Мнимая (колебательная) часть полюсов функции
цепа создается активной цепью в виде ОУ с обратными связями.
Эта активная часть может имитировать действие индуктивностей,
менять знак комплексного сопротивления, управлять номиналом
реактивного элемента.
Низкочастотный проходной фильтр 1-го порядка. Соединив
рассмотренное выше НЧ-звеио с ОУ в иеиивертирующе.м вклю-
чении (рис. 10.7,а), получим цепь, в которой реализуются следу-
ющие соотношения:
<10-36)
Заменив jaiRC иа Р и нормировав НЧ-усиленне, получим
функцию цепи
/С(Р) =-----. (Ю.38)
k ’ l + №/₽i) V
398
Рис. 10.7. Активные /?С-фпльтры 1-го порядка:
а —структура проходного НЧ-фильтра; б — асн?лптотические диаграммы этого фильтра;
в — структура дуального проходного ВЧ-фильтра; г — асимптотические диаграммы этого
фильтрч; д — ндеали <ирчваняг.я ачплит'.мо-час’к’тная характеристика проходного НЧ-
фильтра; е — идеализированная амплитудно-частотная характеристика проходного ВЧ-
фильтра; ж — идеализированная амплитудно-частотная характеристика полосового фильт-
ра на рис. 9.7.J, с
Асимптотические диаграммы такого вида нам уже знакомы (рис.
10.7.6).
Дуальная структура — проходной ВЧ-фильтр 1-го порядка.
Заменив в цепи на рис. 10.7,a R^C и в выражении (10.38) Р на
1/Р, получим дуальную структуру (рис. 10.7,б), отвечающую
функции
= (Ю.зэ)
Асимптотические диаграммы такого вида на рнс. 10.7,г иам уже
встречались ранее (см. рис. 10.3,6).
Суперпозиции фильтров. На рис. 10.7,6,е представлены идеали-
зированные амплитудно-частотные характеристики проходных
НЧ- и ВЧ-фильтров в обычном (нелогарифмическом) масштабе.
Если предположить, что эти фильтры соединены каскадно, то
399
результирующая амплитудно-частотная характеристика K(f) бу-
дет иметь вид К\Кг (рис. 10.7,ж). Такая же суперпозиция имеет
место при переходе к реальному фильтру (имеющему покатые
склоны) и (или) в случае использования логарифмического мас-
штаба (требующего не умножения, а сложения амплитудно-час-
тотных характеристик миожителей Ki и Кг}-
Простейший полосовой проходной фильтр. Соединив структу-
ры проходного ВЧ- и НЧ-фильтра, получим двухкаскадную схе-
му (рис. 10.8,а), для которой нормированная функция цепи и со-
ответствующая ей передаточная функция будут иметь вид
_____» _ 1 .
14-Р 1+Р (1+Р)* ’
j. =ftaRC__________________ /О .
(10.40)
(10.41)
fi=(J?C=(//fo).
Похожие выражения (10.24) и (10.23) нам уже встречались,
однако выражению (10.40) отвечают два одинаковых (кратных)
корня Р1.2=—1- Эта структура соответствует фильтру 2-го поряд-
ка с так называемым критическим, затуханием.
Асимптотические диаграммы фильтра с критическим затуханием приведе-
ны на рис. 10.8,6. Расположение кратных полюсов на плоскости иллюстрирует-
ся рис. 10.8, в.
С ростом кратности л увеличивается крутизна склонов амплитудно-частот-
ных характеристик фильтра (на рнс. 10.8,г показан высокочастотный склон
фильтра при разных л). Значение безразмерной частоты й, соответствующей
mod(K)=—3 дБ, при л=1 составляет Qi = l. С ростом л значение й„, как вид-
но из рис. 10.8,3, падает.
Рис. 10.8. Простейший полосовой /?С-фнльтр:
в — двухкаскадная структура; 6 — асимптотические диаграммы И их компоненты: в—
расположение полюса кратности л-2 иа комплексной плоскости P=S+jQ: е — увеличе-
ние крутизны склонов амплитудно-частотных характеристик полосового ЛЗ-фильтра С
увеличением кратности п полюса
400
Значение Qn прн л=2 можно определить» составив иа основании (10.41)
выражение
°°dW = V(l_J)> + 4a» • 00.42)
Приравняв mod(/() = l/|/ 2, из решения уравнения
2-(1—Q«)’+4Q«
получим четыре корня
п0=± V— I ±у?,
нз которых годным является один корень
Q2 = /1/2 — 1 = 0,6436. (10.43)
При произвольном целом л> 1 имеем
Qn = y»2—1. (10.44)
Рис. 10.9. Проходные фильтры 2-го порядка (структура Саллеиа я Кея):
л — НЧ-структура: б — дуальная ВЧ-структура: в — расположение полюсов; г — увелнче-
ынр цплрЛятрл^млгтн нормированной переходной характеристики при передви-
жения полюсов вправо (1-М/ I 2) и переходе к фильтру Баттерворта; д — увеличение
крутизны ВЧ склона амплитудно-частотной характеристики фильтров Баттерворта с рос-
том кратности л
401
Низкочастотный проходной фильтр 2-го порядка. Цепь такого
фильтра, называемая иногда структурой Саллена и Кея [50],
изображена на рис. 10.9,а. Из этого рисунка видно, что
(10.45)
-CQ/wC. (10.46)
₽ + (1//<оС) R
Выразим и"вх через 0Вых. Из
U‘„-i(R + -±-:\, (10.47)
\ i <оС }
l=U'BIjaC; (10.48)
J]' ^вых Un~ к. (10.49)
получим
(10.50)
Подставив (10.50) в (10.46), заменив j<nRC=P и ВЫЧИСЛИВ
нормированное значение
X'},’ —, (10.51)
Ав Ав
получим
к’--------------!--------. (10.52)
Р« + (3 - К,) Р +1 v '
Как мы знаем, коэффициент d = 3—Ко при первой степени Р
многочлена знаменателя К(,)(Р) называется затуханием или ко-
эффициентом демпфирования. Как видно из (10.52), затухание
может регулироваться выбором
Эта возможность позволяет сделать структуру многоцелевой
(прототипной) и применять ее при различных требованиях к ко-
лебательным свойствам фильтров, изменяя номиналы Rl, R2.
Дуальный высокочастотный проходной фильтр Саллена и Кея.
Заменив R^C, получим дуальную структуру (рис. 10.9,6), для
которой К(1)(Р) получается нз (10.52) заменой Р-+\1Р. Имеем
ЯЩ------------Р-------. (10.53)
Р*-Н3-Ко)₽+ 1
Фильтры Баттерворта. Нормированная функция цепи (10.52)
может быть переписана в виде комплексной передаточной функ-
ции. Обозначив коэффициенты при Р и Р2 через Я! и о2 и заме-
нив Р на /й, получим выражение, содержащее многочлен в зна-
менателе
(/ ’ l+e^Ql + eiyQ)1
(10.54)
402
В частном случае цепи, описываемой (10.52), имеет место
<ц = 3—Ко, а2=1. Модуль выражения (10.54) имеет вид
^l'?1',oa)i-Vl,_.J.1.+,.,0,.- <*»•»>
Потпебуем, чтобы при п — 2 выполнялось условие
mod [Л(1) (/□)] = -у==—• (10.55а)
Сопоставив (10.55) и (10.55а), получим
ах— У2, а2 = 1. (10.56)
С учетом (10.56) знаменатель (10.54) будет являться полино-
мом Баттерворта для п — 2. Переходя обратно к функции цепи,
прн 11 = 2 получим
/С(1>(Р)-------J------. (10.57)
' Р« + 1/2Р+1 '
Аналогично, потребовав для полинома порядка п выполнения ра-
венства
mod(K(1)(/Q)l = 1 (10.58)
У Щ!?
для функций вида
к“’(Р) =;------д--------------5- (10.59)
l+fllP + flipi + ... +апРп
при п = 1 получим Я] = 1, а2 = а3= ... =ап =0, т. е.
K<i)(P) = l/(l+P). (10.60)
При п = 3, а,~2, а2 — 2, я3=1, а<= ... =ап = 0, т. е.
К(|> (Р) =---------!-----. (10.61)
1 + 2Р + 2Р2 + Р* ' '
Поделив многочлен в знаменателе выражения (10.61) на множи-
тель 1+Л стоящий в знаменателе функции (10.60) цепи поли-
нома Баттерворта 1-го порядка, при л = 3 получим
К(” (Р) =------!---------. (Ю.62)
(1 + Р) (1 + Р + /») v ’
Выражение (10.62), эквивалентное (10.61), показывает воз-
можность представления полинома Баттерворта 3-го порядка в
виде двух каскадов (1-го и 2-го порядка).
Аналогично:
при п = 4
№1 ’ (Р) =------------!---------------; (10.63)
(Р« + 0,765Р+ 1)(1 + 1.848Р+1) ’ V ’
403
при л=5
(Р+ 1)(Р’ + 0,618/3 + 1)(/”+ 1.618Р+ 1)’
(10.64)
при п = 6
№”(Р) =
(Р* + 0.518Р + 1) (Р» + 1,414Р+ 1) (Р’ + 1.931Р + 1)
(10.65)
и т. д. Таким образом, при любом п удастся использовать прото-
типиые структуры 1-го и 2-го порядка, изменяя в последних лишь
значение коэффициента демпфирования (затухания).
С увеличением п крутизна склонов характеристики
mod[X(1)(/Q)] растет (рис. 10.9,д).
Рис. 10.10. Активные РС-филыры:
а— проходной НЧ-фильтр Баттерворта 4-го порядка: tf—проходной НЧ-фнлътр Баттер-
ворта 5-го порядка: а — расположение полюсов фильтров Бесселя с критическим затуха-
вкем, Баттерворта. Чебышева; а — укиверсадькак прототипвак структура
404
Сравнение колебательных свойств фильтра Баттерворта с
фильтром критического затухания показывает, что полюсы функ-
ции цепи фильтра Баттерворта расположены правее точки Р ——1
и имеют сопряженные мнимые части (рис. 10.9,в). На переходной
характеристике фильтра Баттерворта видна небольшая колеба-
тельность (рнс. 10.9, г).
Пример 1. Пусть необходимо спроектировать проходной НЧ-фильтр Бат-
терворта 4-го порядка с частотой среза fo = l кГц.
Решение. Берем два каскада прототипной структуры 2-го порядка (рис.
10.10,а). Из формулы (10.63) выписываем коэффициенты при первой степени
Р (0.765 и 1,848). Этн коэффициенты надо реализовать с помощью выражений
вида (10.52), в которых под Ко будем понимать: для 1-го каскада Koi, для
2-го каскада Ког.
Имеем
3—К01=0,765;
3—Koi= 1,848.
Отсюда Koi = 2,235, Ко2 = 1,152. Поскольку Koi = l + (Pi/Pi), имеем Pi/Pi= 1,235.
Аналогично из Ког= 1 + (Р2/Р1) получим P2/Pi = 0,152.
Если выбрать /?i=7?'i, определим
R,= 12,35 кОм, Л'2= 10-0,152= 1,52 кОм.
Поскольку f0= 1/(2лКС), то, выбрав С = 0,1 мкФ, при /о=1 кГц получим
2nftC ~ 2я- 1О’-О,1 -10“6 — 1,6 кОм-
Пример 2. Пусть необходимо спроектировать фильтр 5-го порядка. Доба-
вив третий прототипиый каскад 1-го порядка (рис. 10.10,6), аналогично пре-
дыдущему найдем из (10.64)
3—Kos=O,618= l-f-KS/KV,
3-К„-1,618-1+Л"1/Л’..
Выбрав Ki = K'i=K"i = 10 кОм, найдем К'2=13,82 кОм, 7?"2=3,82 кОм. Для
fo=l кГц, выбрав С=0,01 мкФ, найдем
К =---------=-------------,-_д = 15,92 кОм.
2п/0С гп-Ю’-О.ОЫО-6
Положив результирующий НЧ коэффициент передачи Ко=5, т. е.
Ко=-ТТ^—К^КмКо.—Когг,382-1,382=5,
С/вх
найдем
5
*♦! = „ чяо < ЧЯ9 °1.519=1+(PVK1);
Z,иОХ'1
Л1—Ki(Koi—!) —10-0,519 = 5,19 кОм.
Сравнение фильтров различных видов. Фильтры Баттерворта
реализуют компромисс между противоречивыми требованиями к
крутизне склонов амплитудно-частотных характеристик, с одной
стороны, и неравномерностью фазо-частотной характеристики — с
405
другой. Неравномерность фазо-частотной характеристики—от-
клонение этой характеристики от прямой линии в полосе прозрач-
ности фильтра — мера зависимости времени запаздывания спект-
ральных составляющих сигнала, проходящих через фильтр, от
частоты.
Расположение полюсов функций цепи фильтра Баттерворта по
сравнению с фильтрами критического затухания Чебышева и Бес-
селя при п=2 показано на рис. 10.10,в. Как видно, фильтры Че-
бышева обладают большим и варьируемым диапазоном колеба-
тельности (полюсы расположены «справа»). Фильтры Бесселя, по-
люсы для которых располагаются «слева», колебательностью не
обладают п обеспечивают пропорциональность фазового сдвига
частоте — равномерность фазо-частотных характеристик, т. е. не-
зависимость от частоты f группового времени задержки trv =
= ~dr^idf.
Универсальная прототипная структура. На рис. 10.10,г показан
вариант прототиппой структуры 2-го порядка, отличающейся от
рассмотренной выше цепи значениями R!^R2, С1^С2. Эта струк-
тура в зависимости от номиналов компонентов может являться
фильтром Бесселя, Баттерворда или Чебышева. При /0=1 кГц:
для фильтра Бесселя R1 =7?2=10,8 кОм; С/ = 0,0133 мкФ;
С2=0,01 мкФ;
для фильтра Баттерворта Rl=R2=10,8 кОм; С1 = 0,02 мкФ;
0.2 = 0,01 мкФ;
для фильтра Чебышева с неравномерностью 3 дБ R1 = R2=
= 49,4 кОм; С/ = 0,01 мкФ; 02=1470 пФ.
Резонансная проходная LCR-цепь. На рис. 10.11,а изображе-
на такая резонансная LCR-цепь, подключенная к неинвертирую-
щеп цепи ОУ. Напряжение U' на неинвертирующем входе ОУ
(рис. 10.11,а) составит
BI R + /mL+(l//mC) ‘
Имеем
Овь1х=К0иО',
где К°и= 14-(7?а/7?1).
Подставив (10.66) в (10.67), найдем
(7ВЫ1 = Ки-----------₽(1/Л)/и>------
и (lv>y + (R/L)jv> + (l/LC)
Обозначив
<о2о=1/ОС;
Q = cooi/^,
т. е. R/L=u0/Q,
406
(10.66)
(10.67)
(10.68)
(10.69)
(10.70)
(10.71),
Рис. 10.11. Резонансные цепи и преобразователи полного сопротивления на ос-
нове операционного усилителя:
а — резонансная проходная LCH-цепь; б — «резонансный» полосовой проходной активный
КС-фнльтр; в — конвертор полного сопротивления Z (преобразует z в —Z); г —умножи-
тель емкости (преобразует C'->CBT — C(KS/Ki+1); д —модель входной цепи структуры Z;
е — гиратор (преобразует Z в 1/Z)
получим передаточную функцию полосового фильтра 2-го поряд-
ка:
----------. (10.72)
(/<d)»-H“o/Q)/“ + “о
Определяемая по уровням 1/р^ 2 = 0,707 (3 дБ) полоса пропус-
кания фильтра составляет
= (10.73)
Эта полоса тем уже, чем выше добротность Q.
Поделив числитель и знаменатель выражения (10.72) на
<о2о, получим
/ (“/«>•) —д—
К=-------------------5-------- (10.74)
I (“/«•)* +1 (co/а») -у + 1
407
Заменим безразмерный оператор /(ш/шо) на Р и пронормируем
X; функцию цепи запишем в виде
1 > (Р)--=-------------Р----
(Ku/Q) Р-р)
Q
(10.75)
Сравнивая (10.75) с (10.24), (10.53), видим, что структура этих
выражений одинакова при условии известной связи затухания d
с добротностью Q:
d=l/Q. (10.76)
«Резонансный» полосовой проходной активный RC-фильтр. Эта
структура, не содержащая L (рис. 10.11,6), полностью имитирует
предыдущую цепь. Считая ОУ идеальным, т. е. £/у = 0, найдем
Из условия /|+/з = /4 + /2 получим
^^+^ = (tf'-t/BUX)fuC + -£-. (10.78)
Подставив (10.77) в (10.78), после преобразований найдем
-------Н2—i—
где
*1 + Я.'
Сравнивая (10.79) с (10.72), видим, что для эквивалентности це-
пей на рис. 10.11,а,б необходимо от параметров схемы на рис.
10.11,6 потребовать
(10.80)
2//?зС=Шо/<2. (10.81)
Резонансная частота too, добротность Q и полоса пропускания
2Д/ для цепи на рис. 10.11,6, вычисленные на основе этих выра-
жений, составят
"° с :
/") ^3 С 1 ,
4 2 “ 2 Г J?' ’
ton 2
2Д^ = “о“= RtC
(10.82)
(10.83)
(10.84)
408
10.5. ПРЕОБРАЗОВАТЕЛИ ПОЛНОГО
СОПРОТИВЛЕНИЯ
Конвертор полного сопротивления , (рис. 10.11,в). Эта цепь
изменяет знак полного сопротивления Z. Из рис. 10.11,в имеем
K°v=l-BR/J?=2;
О ВЫХ = 2£^Bxi
/«= (U^-Dm)/2=-U.JZ-,
(10.85)
Умножитель емкости (рис. 10.11,г). Эта цепь может обладать
входной емкостью, значительно превышающей С. Из рнс. 10.11^
имеем
(10.87)
Подставив (10.87) в (10.86), получим
г /<вС(1 + Rf/Rj) /щ оях
“ “ 1+/<оЯ,С < • >
Отсюда
7 -г , 1-Ь/в»/?»С 1 Г1Д.;«Г ЛПЯ<П
ZbI /„ /оси + ₽./ДО /ФС„ 11 * <1а89> где С„=С(1+ДО//?1); (10.90)
Р = ** (10.91)
*'* 1 + Я,//?, ’
Если ДО2>/?1, то
С ~ С - вх Я1 ’ (10.92)
(10.93)
(рис. 10.11,6). Пример. Пусть ДО =10 МОм, ДО = 10 Ом, С.х=0,1^ =0-1 Ф <’)• С=0,1 мк. Тогда
Добротность такой емкости оказывается в нашем случае на частоте fo— 1 Гц найдем низкой. Например,
о - » 1— = о,1б. R» t.^hRiCn
Обычно выбирают ДО=ДО из соображений минимизации оши-
бок, связанных с собственными входными токами и напряжения-
ми смещения нуля ОУ.
409
Гиратор (рис. 10.11,е). Эта цепь позволяет осуществить пре-
образование вида 1/Z.
Имеем
^1 = ^х(1+4-) = 2£7в- (Ю-94)
(10.95)
Подставив в (10.95) значение Oi, полученное из (10.94), най-
дем
(10.96)
AJ
Из выражения
/„=-v6'1 + ипг"г <10-97>
AJ Aj
используя (10.96), найдем
= (Ю.98)
*вх &
Произведение R-,R2 является коэффициентом преобразования
(гирации).
Подключив вместо Z в цепи на рис. 10.11,е емкость С, полу-
чим эквивалентную индуктивность LB. Имеем
Z= l/jwC;
ZBT=j<i)CRiR2=j<xiL,.
Пример. Пусть нужна индуктивность £=1 Гн (!). Имеется
R1 = R2—10 кОм. Необходима емкость
C=L//?i7?2=1/10s = 104 пФ.
Как видим, с помощью сравнительно небольшой емкости мо-
жет быть имитирована достаточно большая индуктивность.
10.6. АВТОГЕНЕРАТОР СИНУСОИДАЛЬНЫХ
КОЛЕБАНИИ
Одним из наилучших вариантов автогенератора является
схема на основе моста Вина — Робинсона, рассмотренного выше
(см. § 10.3). Особенностью этого моста является скачок фазы на
резонансной частоте f0, т. е. — I = оо. К сожалению, при
df
f=f0 mod( f =0. Поэтому необходимо отступить отточ-
ной балансировки моста и реализовать mod | при до-
\.2 о, /1/— /,
410
Рис. 10.12. Авюгенера.ор синусоидальных колебаний иа основе операционного
усилителя:
а — структура; б — расстроенный мост Вина—Робинсона e—l/Q—d>0; в — амплитудно-час»
тотная характеристика расстроенного моста Вина—Робинсона; г — фазочастотная харак-
теристика расстроенного моста Вина—Робинсона
- d <р |
статочно высоком, но меньшем бесконечности значении —
<*/ lf-f.
Безразмерная величина е>0 расстройки моста — это отклонение
отношения Ri/Rt от значения 2 (рис. 10.12,а). Поэтому
№ = 1+-у-”3 + 8:
____________________/ сот »
Zi 4- Отт)14“ 3 (/ сот) + 1
К"(Р) =-------—.
' Р1 + зр + 1
Здесь d = 1/Q = 3 — затухание.
(10.99)
(10.100)
(10.101)
Чтобы найти возвратное отношение t, запишем отношение Ог=
= (t?i—Oij/Utui. Имеем
= ^“а 34-8 '
и «5
Отсюда
411
Используя (10.100), получаем
_ 1 (/^)«-в(/а>т) + 1 _ (10.102)
Ушк 3 + 8 </шт'* + 3 (М) + 1
Но Ubui = K'vOv, поэтому
--------------------------(/Шт)>-в(/у)+_!_
и' и и'------------------3 + в (/шт)* + 3 (/шт) +1
w вых вых
Вблизи резонанса (Оо---— = •
т RC ’
Т = _ к'и (/иг)‘-е(/^)+.!_ . (10.104)
3+в 3 (/сот)
Модуль modi?) и фазовая характеристика такой функции идут тем круче,
чем больше добротность Q=l/e. На резонансной частоте fo (рис. 10.12,в)
= (10-10б)
причем <р = 0.
Уравнение фазовой характеристики получается из (10.103) в виде
<р=180°—arctg 8 — — arctg —-----------• (10.100)
Ф !-(///»)* В 1 —(///о)"
Это выражение иллюстрировано иа рис. 10.12,г.
В отличие от обычного колебательного контура фазовый угол
<р при большой расстройке частоты f относительно fa не ограни-
чивается ±90°, а достигает +180°. Это обусловливает хорошее
подавление высших гармонических составляющих в спектре ге-
нерируемого сигнала.
Условием самовозбуждения при f=fo является баланс фаз
Ф=0 (10.107)
и баланс амплитуд
1. (10.108)
В этом случае колебания нарастают до такой величины, при
которой mod (Г), равный отношению амплитуды первой гармони-
ки на выходе к амплитуде входного синусоидального сигнала,
упадет до 1 вследствие нелинейных искажений. Следовательно,
стационарный режим автоколебаний! принципиально связан с не-
линейными искажениями, которые, однако, невелики, если неве-
лик запас выполнения неравенства (10.108).
412
вблизи границ допус-
и выходных сигналов;
самовозбуждения ОУ;
переходным и частот-
10.7. МИНИМИЗАЦИЯ ОШИБОК
ОПЕРАЦИОННОГО УСИЛИТЕЛЯ
Существуют следующие виды неидеальностей, обусловливаю-
щих ошибки ОУ:
статические иеидеальности, описываемые неравенствами вида
/?'ЕХ=0=оо, Я'вЫх#=оо и определяющие отклонения ОУ от
его идеальной макромодели;
инфранизкочастотные шумы — дрейф;
нелинейные искажения, появляющиеся
тимого динамического диапазона входных
возможность потери устойчивости, т. е.
инерционность ОУ (оцениваемая по его
ным характеристикам).
Перечисленные ошибки описываются показателями, приводи-
мыми в технических условиях. Этн показатели могут служить
исходными данными для макромоделирования схем, содержащих
ОУ. Применение полного набора параметров для расчета показа-
телей схем, использующих ОУ, является задачей машинного мо-
делирования. Достоинством машинных моделей является их срав-
нительная универсальность, недостатком — громоздкость (часто
излишняя с точки зрения получаемых результатов). Качество
схем практически оценивается ограниченным числом показателей,
зависящих от одной — двух (реже трех) неидеальностей ОУ. По-
этому для инженерных расчетов используют квазиидеальные мо-
дели ОУ.
Квазиидеальные модели ОУ учитывают один, два или несколь-
ко показателей его неидеальности. Можно говорить о квазииде-
альном ОУ, т. е. об ОУ с ограниченным числом его отличий от
идеальной модели.
Простейшая макромодель с одной неидеальностью. В треуголь-
ный контур, обозначающий квазиидеальный ОУ, будем помещать
индекс его параметра — показателя неидеальности. Например, иа
рис. 10.13,а обозначен ОУ, имеющий К'и=/=оо. Смысл рис. 10.13,а
поясняется эквивалентной цепью на рис. 10.13,6 с Uv = U^lK'u^
=0=оо. Рассмотрим включение такого ОУ в неинвертирующую
цепь (рис. 10.13,в). Считаем входное сопротивление ОУ бесконеч-
но большим. Поэтому /, = /2, откуда с учетом U-!II = Ui, Ut = UBX—
—Uy следует
^ВХ— Uy Свых— (Свх — Uy)
(10.109)
Ri R2
Равенство (10.109) можно преобразовать к виду
(1+-J- 4-+4-V^вх (1+4-” У
к *1 Ки Кц) \ R1 /
Введя коэффициент
*1__ 1
I +Я./Я!
(10.110)
и Ri + R,
(10.111)
413
Рис. 10.13. Нсидеальности ОУ макромодслнровання ОУ с одной и двумя иеиде-
альиостямн:
а — обозначение нендеэльности Х'^ч^оо; б—макромоделъ ОУ с X'L-¥=oc; в —неинверти*
руюшее включение ОУ с Х'^^оо; г — макромодель неиявертнрующего включения ОУ с
Х'^ч^во; д — инвертирующее включение ОУ с Х'^ч^»; е— макромодель инвертирующего
включения с Х'^ч**»; ж — ьтакромодель с одной вендеальностью (Я'В1=»=°с); э—макро
модель с двумя неидеальностямн (Нсч^оо, й'вхч^«); и — макромодсль с двумя невдеаль-
ностями (Х'^ч^оо, л — макромодель с двумя неидеальностямн (Х'^-чМо,
л'.ыт^о) ;
передачи сигнала цепью обратной связи, запишем выражение для
усиления
= =_________* + (Rt/Ri)_______ f । । Rt \_______1_______
У» 1 + (1/<,)(1 + /?,//?!) к Ri / 1+ 1 _
Ки
(10.112)
414
Правый сомножитель этого выражения является поправкой, за-
висящей от неидеальности К'и^°о.
Считая К'иК"и~Э>0 и обозначив
Т=-К'иК"и, (10.113)
запишем (10.112) в виде
Яи~Кцвд(1+-^, (Ю.И4)
где
Пример. Пусть Л%/=Ю4, J?2/-/?i=9. Тогда Л%' = 9,99. Если К'и
возрастет в 2 раза, то усиление Ки составит 9,995, т. е. изменится
всего на 0,05%.
Макромодсль иеинвсртирующего включения ОУ с одной не-
идеальностью приведена на рис. 10.13,г. Эта макромодель состо-
ит из входной и выходной цепей. Во входной цепи действуют
зависимый генератор напряжения U\llxK"u с полярностью, про-
тивоположной полярности [7ВХ. Алгебраическая сумма входного
сигнала и сигнала отрицательной обратной связи — результирую-
щий сигнал (Лк— (—С'ьы.хК"г-) — усиливается в выходной цепи в
К'и раз. Зависимый генератор K'uUv в выходной цепи описыва-
ет усилительные свойства квазпидеального ОУ. Генератор напря-
жения ОС зависим от следующих свойств U'suy.:
U’ _ если ОС включена
*ых 10, если ОС отключена.
При отключенной ОС усиление К°и цепи на рис. 10.13,г соста-
вит
К°и=К'и- (10.115)
Равенство (10.115) свидетельствует о том, что в усилителе на
рнс. 10.13,г цепь ОС не потребляет мощности.
Простейшая макромодель с одной неидеальностью в инг.еоти-
оующем включении показана на рис. 10.13,сЗ. Макромодель (рис.
Ю.13,е) содержит во входной цепи генераторы тока, управляемые
входным сигналом и сигналом ОС (А = UKX/Ki, соот-
ветственно) .
Из рис. 10.13,с видно, что при отключении генератора ОС, т. е.
при (7'вых = 0, будет иметь место выражение
vy =, ^выт I t ____(10.116)
U„ 1+RRR,
Видно, что | йД К'и, т. е. цепь ОС потребляет мощность
сигнала. При уменьшении до нуля ЭДС входного сигнала можно
Найти возвратное отношение
415
T=£!H5_1 ^K°uKu<0, (10.117)
кх=°
где
К"и=—RtIRi. (10.118)
Из анализа цепи на рис. 10.13,5 или ее эквивалента (рис. 10.13,е)
можно получить
^^ц.д(1+1/Т), (10.118а)
что совпадает с (10.114); при этом
Килл=—!{K"u*=RtlRt- (10.119)
Из анализа макромодели на рнс. 10.13,е следует, что
(10.120)
Формула (10.120) справедлива также и для макромодели иа
рис. 10.13, г.
Функции чувствительности. Эти функции полезны для оценки
точностных свойств АИС и структур на их основе.
Условимся называть функцией чувствительности величину
0vx, показывающую, во сколько раз отличается малое относи-
тельное изменение функции \yly~dyly от относительного измене-
ния аргумента Дх/х=»5х.'х. Имеем
6₽ = -^- = 2L (10.121)
dx/x у dx
Функцию 0ИХ целесообразно использовать для оценки эффектив-
ности стабилизирующего действия ООС.
Используя (10.120), вычисляем функцию чувствительности
0„У для неинвертирующего включения ОУ. Имеем
“и
dKv (1-Г)-/ф[4(1-Т)/^] _ l-T + tyldT/dKl)
dKl ~ О-Г)’ “ (1-TJ*
(10.122)
Предположив изменение собственного коэффициента усиления
единственной причиной нестабильности цепи с ООС, для неин-
вертирующего усилителя на ОУ с
7 =------------- (10.123)
1 + (/?«/Л1)
будем иметь
dr/d№u=-[l+J?2/J?(]->;
KMWn) =-/CW(l+*s/Ki) = T-t
dKn/dK°a=l/(l—iy.
416
Используя (10.121), для схемы неинвертирующего усилителя
па ОУ получаем
6^' = dKu = =. (10.124)
Ъ «и dKl d-П’ 1-Т
Пример. Определить требуемый коэффициент усиления неинвертирующего
усилителя с разомкнутой петлей ООС, если при замыкании ООС усилитель
должен обеспечить коэффициент усиления 60 дБ и чувствительность к измене-
Ке-
нию усиления не хуже О^о = 4%.
ки
Решение. Имеем 9^ = 0,04» I; (-Т), отсюда
А'=1000»А°и/(—Т), К°и =1000(-Т) =25000.
Таким образом, требуемое значение KQu для усилителя с разомкнутой
петлей ООС должно быть не менее
К°и. AB=201og25 000=20(34-log25)=20-4,4=88«X,t7.
Для инвертирующей цепи на ОУ из (10.117) и (10.118) получим
К° dT- Я1
и ЧК°и =К°и-£ = Т; (10125)
к„ 1
е/ (10.126)
ки 1 — 1
что совпадает с (10.124).
Отмстим, что аппарат функций чувствительности является средством ана-
лиза любых аналоговых цепей.
Еще одна простейшая макромодель ОУ, содержащая единст-
венную пепдеалыюсь вида ^'пх^=со, представлена на рис.
10.13, ж.
Более точной макромоделью для учета свойств входной цепи
(рис. 10.13,з) является макромодсль с двумя неидеальностями
(К'в*У=°о, ^'с¥=°°). Составляющая 2А’С учитывает синфазную со-
ставляющую входного сопротивления. Обычно что по-
зволяет пренебречь R'c по сравнению с R'b*.
Часто используемая макромодель ОУ с двумя неидеальностя-
ми вида 7?'ux#=cc, R'l^oo приведена на рнс. 10.13,и. Включение
лой макромодели в цепь инвертирующего усилителя позволяет
уточнить еГо анализ. Оказывается, что для инвертора-усилителя
Кц=--7---------------Ц--------• (10.127)
К'и К'и
Поправка------, связанная с R'bx=£°°, учитывается в
Кй*и
14—66
417
выражении
Ки =----------?--------- (10.128)
1 + (/?Я/Л?1) + (Я./С)
Ясно, что
Т - КЪ Ки =-------------; (10.129)
1 + (Я2/R1) + ( Rs/RM)
Ku^KUet(\+-^\
где
Ku„t=-(R2lRi),
что совпадает с (10.114) и (10.119).
Макромодель ОУ с двумя неидеалыюстями вида /Сут^оо,
Я'пых=/=оо приведена на рис. 10.13,к, из которого видно, что
J1=/J=/s,
Поэтому
С^вх 4" Uy —UV— б^вых l^Biax — Ку Uy
Ri Rs Rbux
Исключив Uv = /J2—U^Usbix/K'u, получим
Ku~ ---------------?----,
Ri i + (i/(Ky^))
что совпадает с (10.127). При этом
Ки -------!--------?--------.
1 + №//?1) 1 + (Явых/Т?2)
Выражения (10.114) и (10.119) по-прежнему
если
т_________Ki__________1
> + №//?.) I Д- (R’^/Rs) '
При этом
р _ ^вых
nBUI — . _ •
(10.130)
справедливы,
(10.131)
(10-132)
Три неидеальности. Неинвертирующее включение. Макромо-
дель ОУ в неинвертирующей цепи на рис. 10.14,а при R'a*/5>Ri
дает
t/v=t/„-[/BUxK"l,-; (10.133)
Ки = —— =---------------; (10.134)
Ri + R, 1 + (R,/RJ
Um- ------------------г- (101®
418
Рис. 10.14. Макромоделнропапне основных включений операционного усилителя
с тремя неидеальностями Я'ных^О).
а — неинвертпрующсе включение — макромодель: б — замена ОС эквивалентным генера-
тором (принято Я"ИЫх*^ R'wd' 0 — модель входной цепи; г — модель вь.ходной цепи; о —
инвертирующее включение ОУ — макромозель: е — замена цепи ОС по входной я выход-
ной цепях макромоделя «5» эквивалентными генераторами напряжения: ж — замена ге-
ператоров напряжения макромодели *е» на генераторы тока: з — эквивалент входной це-
пи инвертирующего включения ОУ: и — к интерпретации механизма действия ООС в
инвертирующем включении ОУ: к — модель выходной цепи инвертирующего включения ОУ
Второй член (10.133), вычитающийся из 1)т, является напряжением ООС.
Из (10.135) можно найти
uv = -^ (1 + -(10.136)
Ки
Это выражение при 7?'вых = 0 иам хорошо знакомо; при Л'ь=оо напря-
жение Ur — 0.
14* 419
которую будет иметь эквивалентную модель на рис. 10.14,ж с ге-'1
иераторами тока (здесь обозначено l?' = ./?ill (/?2+^'вЫх) ||/?вх). Поль-
зуясь моделью на рнс. 10.14,е, нетрудно записать
Uv = R’-------bvKv R,
R^- Rt + Явяж
Поэтому
1+ХуЯ7(/?,+/?вых)
Из рис. 10.14,ж найдем
Увых=-у/ —
[(10.157)
R’/Ri
(10.155)
т. e.
t/вых =~Un
/?вы]с
+4-
(10.159)
R’ Ri ' . Г R "Г пвых ’_ [я.ця:ых||яп]
1 + яуя7(я,+/?;ых)
откуда Ки= UwxIUbx окажется равным
, яввх
_А. +
ЯвВХ l~-R* ( —+
1 + 1 вых \ Rt +
(10.160)
Ri + Sum
K’VR'
(10.161)
Из модели на рис. 10.14,е можно получить
----------------------^—<0- (10.162)
—— + Л- 1 .А"
Яв + Явых Явх +/?2ц/?ц
T = /Си Ки, (10.163)
. и, ^„-0
где
K'u^Ri/kRi+R'Bux). (10.163а)
«-О;-.
Сопоставив (10.161) — (10.163а), нетрудно убедиться, что ос-
новное соотношение
Ku=K°ul (1—Т)
выполняется.
422
Входное сопротивление неидеального ОУ в инвертирующем
включении определим, рассмотрев модель входной цепи ОУ без
ОС (рис. 10.14,з). Из этой модели
ивх=/„/?,+и„. (10.164)
Анализируя цепь на рис. 10.14,и, можно вость формулы Uy = U ВыХ[К°и (с учетом того, что К°и<.0)- Использовав (10.164) и (10.165), найдем доказать справедли- во.^)
£Ах—Uвых/К°и = /вх₽Ь откуда (10.166)
U„-(UMK°u) =/»/?!. Введя RBX=UBX/IBX, из (10.167) найдем Явх 1 ]=₽1( (1 —Т)Х* J откуда т. е. Явх==Я1(1+1/-7). (10.167) (10.168) (10.169) (10.170)
Показатель R'BX в (10.170) входит в выражение для поправки
-- 1/Г, слабо влияющей на величину /?вх.
Физическая интерпретация коэффициента обратной передачи и
возвратного отношения. В цепи на рис. 10.14,и примем R'BX—°o,
L'v = 0. Тогда /|4-/2 = 0.
Под генератором U'B в цепи на рис. 10.14,и подразумеваем
внешнюю ЭДС, действие которой обусловит зависимую ЭДС UBX.
Значение UBX при этом должно быть пропорционально U'B так, что
условие /, + /2 = 0 сохранится при любых U'B. Поэтому коэффици-
I
ент пропорциональности ~ и будет являться К"и. Имеем
UB
Ки = ~- . (10.171)
ив /,+/,=о
Из рис. 10.14,е получим
^вх/Д1 = U'B! (/^гН-Л'вых),
Поэтому
К"С,=Л1/(Д2+Л'ВЫХ), (10.172)
Что совпадает с ранее полученным выражением (10.163а).
423
Для интерпретации Т будем считать, что внешний источник
сигнала Ь'вых приложен к выходу цепи на рис. 10.14,ж, а ЭДС|
(7вх = 0. Под действием внешней силы (7ВЫХ начинает работать за-
висимый генератор U,, включенный последовательно с l/BU< (рис.
10.14,к).
Величина и знак [/3, очевидно, будут определяться соотноше-
нием
U3=UBmK°uK"u=UmT,
т. е.
Т=-^-1
«вых |ивх=°
Возвратное отношение в схеме па рис. 10.14Д имеет отрица-
тельный знак, так как в этой схеме К°и<0.
Выходное сопротивление. Использовав модель выходной цепи
на рис. 10.14л п учтя полярности источников [73, [7Пых, получим
[/вых— Из - кЛхХ = L вых ( I — Т) .
Введя Ruu х — [^выхУ/вых, найдем
/?вЫх = Я'вых/(1—Г). (10.173)
Таблица показателей двух основных включений ОУ с тремя
неидеальностями. Результаты этого параграфа систематизированы
в табл. 10.4 и 10.5.
Точностные свойства ОУ можно оценить, использовав его мо-
дель, содержащую источники ошибок — ЭД С Vo результирующего
напряжения смещения нуля, приведенного к входу ОУ, и входные
токи /1 и /2. Величина Vo называется напряжением смещения нуля
ОУ. Этот параметр зависит от изменения температуры А/.
Вычислим приращение напряжения [7пЫх при температурных из-
менениях ЭДС Vo и источников токов 7, и /2.
Имеем
Vo=V'o+V(A/, (10.174)
где V'o — напряжение смещения нуля при /о=+25°С; =
Vt = dV0/dt — средний температурный коэффициент.
Из рис. 10.15,а нетрудно найти
(Л+Л) Rt=727?2-|- Уо;
(7) +/з) Ri +IaRz = (/вых,
откуда Uвых — Vo (1 Ps/Pi) + /2^2 (1 4-RsiRi) —7iRs-
Поскольку Ii — Ц, сопротивления резисторов выбирают так, что-
бы обеспечить R2(1 + R3IR,) =R3, т. е.
R2 — R1R3/ (R1 + R3) — -7?! ||7?з-
При этом [/Вых= V0(l +R3/Ri) +/о/?з, где 70 является разностью
входных токов, показателем неидеальности ОУ:
/0 = /2-/|.
424
Таблица 10.4
Показатели неинвертирующего включения ОУ
Параметр Степень приближения
Точное выражение Приближенное выражение Выражение для иде- ального ОУ
Напряжение вир- ; уального нуля U? * * + S а Ь II у _E»j« Ku uv=o
Коэффициент уси- ления с закорочен- ным генератором ООС, К>и К'и- j X 1 + *ВХ/Я1“Н?вх//?1 К'и х и 1 + _^!_ Я1+ ^2 yj-0 KU ^+RBM/(Ri+R,) 8 II II II
Коэффициент об- ратной передачи напряжении К." и . 1 Ки = - 1+Я,/(1//?1+1//?вх) . i Ku~ 1 +R1IR1 ки — 1 14-/?,//?!
Возвратное отно- шение Т Т= -К^Ки T=— |+(«1+Явых)/Я1 7=—оо
Усиление с вклю- ченной ООС, Ки Ки~ 1 + R,/R, 1 Глг+/?ВЬ1Х 1+ , D +1 Ku R1 J + "1 - +
Входное сопротив- ление Явх RBI= Л'х(1-Т) _ . Кц X + Ri/Rl Rn=°°
Выходное сопро- тивление /?вих Явых=ЯВыХ/(1 —74) D «. Al / А ВЫХ К'и #ВЫХ=С
425
Таблица 10.5
Показатели инвертирующего включения ОУ
Параметр Степень приближения
Точное выражение Приближенное выражение Выражеиц для нде- ального ОУ
Напряжение вир- туального нуля Uy ,Г .. \ ^2 ^ВЫХ / __ ^вых. Uv~ к' Ур=о
v ' / 1 ”1 \ Ки ( • "Ь - I \ W /
Коэффициент уси- ления с закорочен- ным генератором ООС К°и Л»= X Л, 1+ , + X 1+^вых''^г i+Mi+i) К°и= -К'и 1+Л1/№+^ых) к°„= -*и 14-Я1/Я." = 00
Коэффициент об- ратной передачи напряжения К"и к-,= L Rz О+^вых/Яа) яё| 0; II > i <£| а? 1[ *!<
Возвратное отно- шение Т Т=К°Х’ Т=- 1+Л?2/Л?1 Т=—00
Усиление с вклю- ченной ООС Ки X <?" 7 II t 1 J-L — ± + + * * 1 - * S > 5; и 1 » г >- X- я q . Jo X ~ X 1 х 1+2+^i К'и к _ «* R,
1+±Л+Ш»ь« + к'а \ Квх
Я8Н- #вых
Входное сопротив- ление /?вх Rbx = RiO + 1/Л RSI=R1+—-~ Ки ^ВХ=^1
Выходное сопроти- вление Хвых О-Г) /?вых = Kb __—
426
Рнс. 10.15. К оценке точностных свойств операционного усилителя:
2 — модель для анализа точностных свойств ОУ; б — обозначение квазиндеального ОУ с
лООС"=Лот^зо
Представим эту разность в виде
/о = 7/о4~7,Д/, .(Ю.175)
где /'о — значение разности 12—Л при температуре /о=+25°С;
At = t—/0; Л = Д/о/Д£ — температурный коэффициент.
Сделав такие предположения, нетрудно получить выражение
для приращения выходного напряжения ДС70ыХ при изменении
ДЛ
ДСЛшх =—VtM(Ku— 1) +ltRsM. (10.176)
Пример. Определить сдвиг нуля на выходе ОУ 153УД2 в схеме инверти-
рующего усилителя при Rl = l кОм, /?3=50 кОм, V'o=4 мВ, V,—
= 3 мкВЛС, /, = 0,015 нА/°С, Д/=/—/„=20 °C.
Решение. Имеем Kv=—RslRi =—50, тогда ДС/»ых=—3-20-(—51)+0,015х
х20-50лЗ,1 мВ.
Приведенная ко входу абсолютная величина сдвига нуля инвер-
тирующего включения составит
|ДС/< вх| « Vt+ItRx. (10.177)
Для рассматриваемого ОУ 153УД2 (табл. 10.6)
|Д1У(вх| = 3-10-6+0,015-10-9-103 = 3,01 мкВ/0 С.
Входное напряжение Уо смещения нуля (при комнатной тем-
пературе /0) в выражение (10.177) для сдвига нуля не входит;
величина У'о может быть уравновешена внешней цепью баланси-
ровки ОУ. Одни нз вариантов подключения такой цепи показан
ла рис. 9.15,а.
Интерпретация коэффициента ослабления синфазного сигнала
(КОСС) как меры симметрии входов ОУ. Чтобы дать еще одну
интерпретацию КОСС, рассмотрим ОУ, имеющий КОСС=ло. Не-
идеальность ОУ, символизируемая в этом случае значком л» внут-
ри контура ОУ, может, как это будет видно из дальнейшего, ха-
рактеризовать меру песимметрни ОУ по двум его входам. Пред-
положив, что коэффициенты передачи ОУ по входам U2 и рав-
ны К2 и К;, видоизменим выражение (9.1), придав ему вид
ивых = К2и2— /ССД. (10.178)
427
Таблица 10.6
Параметры ОУ 153УД2
Группы параметров Параметр Значение Примечание, режшщ измерения при приемосдаточных исьытаниях
мини- маль- ное типо- вое макси- маль- ное
НЧ усилитель- ные и интер- фейсные (без ОС) Коэффициент уси- ления, К'и, тыс. Входное сопротив- ление кОм Выходное сопроти- вление /?'выХ, Ом 50 25 300 150 100 800 50 /j —25° С, 5'ви1 = = 10 В, 7?, -2 кОм. /=—60... +125°С, 6r»b,x=--tl0 В, /?„ = 2 кОм. /0 = 25°С. 0 = 25° С.
Точностные Входное напряже- ние смешения ну- ля V'o, мВ Средний темпера- турный коэффици- ент смешения нуля l't, мкВ/сС Входной ТОК /вх. пЛ т /1 + /3 — 2 4 6 200 300 50 100 86 ±12,5 ±12 5 6 500 1500 200 500 10 = 25°С. /?н = 10 кОм. Z — —60 ... + 125°С, /?,,= 10 кОм, । Гарантируется* В зоне г = — 60 ... ... +125° С 0 = 25° С, / = —60 ... + 125°С 0 = 25° С, / = —60 ... +125°С £Л.х.е = -И2 В, R, С Ю кОм, 0 = 25° С, /о = 25° С, /?п 2 кОм, / = -60...+ 125" С, R„-2 кОм.
;“1- 2 Разность входных токов нА Коэффициент осла- бления синфазного входного сигнала КОСС. дБ Максимальное вы- ходное напряже- ние Umax, в 70 + 11 ±10
Динамические .Макси- мальные входные напряже- ния, в Синфаз- ное ±(/с Диффе- ренциа- льное ±2УД — — ±15 +30 Гарантируется •
Энергетические Рабочий диапазон питающих напря- жений ±£|,2в = £2-£:, В Ток, потребляемый ОУ по цепи пита- ния /max, МА — 1.6 2 +20 3 4 Гарантируется * Го-250 С, / = —60 ... + 125 С,
пии imaxi
• Гарантируемые параметры при приемосдаточных испытаниях ИС не проверяются
Измерение этих параметров осуществляется прн конструкторских или периодических
пытаниях путем выборочного контроля ИС. ..—
428
Формула (10.178) при Кг^К\ = К'и переходит в (9.1). В рас-
сматриваемом же случае коэффициенты усиления К2 и К] близки,
но не равны друг другу.
К2 = К\+ХК\ Кг = К'и—Л.К,
где
Л"г= (К, -i Л':)/2; ДК= (К2-К,)/2.
Если U2= Ut = Uc, сигнал является синфазным, а синфазное
выходное напряжение
t/nblx - - (Л'2-К:) и с = 2XKU..
В случае U2-— U-,=— U д сигнал является дифференциальным;
при этом напряжение на выходе
U„UI = Е'вь.х.д = (Кг + Ki) t/д = 2K'uUn. (10.179)
Коэффициент ослабления синфазного сигнала КОСС показы-
вает, во сколько раз (по модулю) усиление К- — CfUH.;.A;'UA больше
усиления Л'с = L’nux.c/t/c.
Иными словами, КОСС тем болыйе, чем меньше отношение
ДК/Кп:
КОСС = л0 = 1-^-1= -,^ВЫ1-Л = + = (10.180)
I Ко I ^вых.с Кг-Kt ЛК
Пример. Для ОУ 153УД2 типовое значение КОСС составляет S6 дБ. Най-
ти ДК=(К--К,)/2.
Решение. Считая, что лс, дБ=20 log(K'u!&K), будем иметь
log(K'uM) =ло/2О=4,3.
Отсюда
(KWA/0 = 10‘'’®2-10‘.
Положив K't,-=103, получим
10s
ДК=К'п/(2-Ю‘)= -^-5.
Динамические свойства ОУ можно описать следующими па-
раметрами: ±(7выхтах — максимальные (по модулю) значения
выходных напряжений; ±t/BxmaX — максимальные входные на-
пряжения. При этом значения ±Usxmax зависят от полярностей
напряжений, подаваемых на входы ДК ОУ. Если эти полярности
одного знака, то вх max =±UC, т. е. входные сигналы синфаз-
ны. Прн разных знаках приращений входных напряжении послед-
ние образуют дифференциальный входной сигнал ±2С/Д.
У современных ОУ допустимое значение 2ид~>ис, что обес-
печивается специальной схемой защиты (см., например, рис.
9.15,в).
Возможность самовозбуждения, т. е. потерн устойчивости уси-
лителя, обусловлена существованием диапазона частот, в кото-
429
(10.181)
ром функция Т'(ы) = (mod 7')е'ф’ имеет следующие совместные
значения величин фазового сдвига и модуля:
фт>=±2лп (n-=0, 1, 2...);
mod(T)> 1.
За исключением специального случая полной внутренней час-
тотной коррекции (рассмотренного ниже), ОУ выпускаются по-
тенциально неустойчивыми. Отрицательная обратная связь поз-
воляет обеспечить устойчивость ОУ лишь в том случае, если
функция
К = К°/(\-Т) (10.182)
не имеет полюсов в правой полуплоскости с полярными коорди-
натами mod(X), <рк (критерий Найквиста). Выполнение крите-
рия Найквиста и равноценной ему системы неравенств обозна-
чает, что усилитель устойчив тогда, когда при всех <рг=±2лп (п =
= 0, 1, 2, ...) справедливо неравенство [mod(f)], дБ = 201одХ
X[mod(T)]<0.
Пример. Пусть собственный коэффициент К'и усиления ОУ составляет на
частоте (=0 величину
Из-за неидеальностн каскадов ОУ имеет три точки излома: ft, ft-
Используется инвертирующий вход ОУ без цепи ОУ, поэтому
На рис. 10.16,а приведена асимптотическая диаграмма этого
выражения, из которого видно, что mod (Хи) = 1, т. е. составляет
0 дБ при Если полюсы независимы, т. е.
то на частоте fu>fi
Ф <—180°—90°—90°—45’ = — 2л—45о.
Отсюда следует, что имеется область, в которой mod (Ху) > 1
и <р=£2л. В окрестности ф=2лл для самовозбуждения усилителя
достаточно небольшого «просачивания» сигнала с выхода на
вход. Таким образом, усилитель является потенциально неустой-
чивым. Для коррекции, т. е. уменьшения или ликвидации этой
потенциальной неустойчивости, можно использовать:
включение фильтров, видоизменяющих частотно-фазовую ха-
рактеристику цепи с OV;
отрицательную обратную связь.
Включение фильтров позволяет сохранить большую величину
mod (Хи) на низких частотах, но изменить форму характеристик
так, чтобы в окрестности частоты, соответствующей mod (Ху),
'близкому к 0 дБ, дополнительный фазовый угол был бы допу-
стимым. Например, можно потребовать, чтобы при mod(/<y)^
^0 дБ усилитель был однополюсным устройством. При этом раз*
430
mod(Ку]
moa (Кц,)
nodf
modf/jy,
конденсация
Рис. JO.16. Компенсация неустойчивости операционного усилителя;
а —варианты компенсации — асимптотические диаграммы; б — подключение к ОУ фильтра*
компенсатора с доминантным полюсом в — подключение к ОУ фплырч.компенсатора
«полюс—нуль»
личают два случая частотной коррекции (компенсации нестабиль-
ности) усилителя: компенсацию с доминантным полюсом и ком-
пенсацию «полюс—нуль».
Компенсация (коррекция) с доминантным полюсом. На рис.
10.16,6 к усилителю, имеющему /Су согласно (10.183), присое-
динен фильтр, имеющий
*ф1~ И + /(№) ’
где fd=\/2nRC — частота доминантного полюса.
Таким образом, результирующий коэффициент усиления сос-
тавит
Лш = Ки КФ1 =--------------------——-------------------.
Ф [1 -Н (///<*)] [1+1 (//Will - / WM (1 -- / (///,) J
(10.184)
Частоту доминантного полюса выбирают такой, чтобы в точке
имело место равенство mod(Kiu) =0. При этом и в
рабочей области, где mod(Xiu)^!, усилитель является однопо-
люсным, т. е. соответствует выражению
Xiu«--------——• (10.184а)
1 + (////н)
В случае однополюсной характеристики усилитель потенци-
ально устойчив, т. е. нестабильность является скомпенсированной.
431
Про такую частотную коррекцию говорят, что она является
полной.
Компенсация «полюс — нуль» связана с добавлением «лиш-
него» нуля в числитель выражения (10.183) и ликвидацией пер-
вого полюса fi с помощью этого нуля. Частотная характеристика
видоизменяется с таким расчетом, чтобы на частоте fs второго
полюса результирующая функция К2о=Х(/Хф2 пересекла ось ор-
динат, т. е. соответствовала бы 0 дБ.
Из рис. 10.16,в имеем
К:и = КиКф2',
к _ + (/№)
фз i+07/Ы’
где
f =______’___•
,z 2nRzC’
f 1
P 2n(R + Rz)C
(10.185)
(10.186)
Положив fz=fl, получим
(10.187)
Частота fP выбирается так, чтобы при f=f2 mod(K2v) =0дБ.
При этом усилитель в рабочей области превращается в однопо-
люсное устройство (рис. 10.16,а). Такая компенсация (коррек-
ция) также является полной. Иными словами, в рабочей области
*28- ---
1+/77
Пример. При fs>fi и f=ft имеем
~Ки
\ fp /
Ки fp
откуда нз равенства i = ———
V2 f,
~KUfP е-/135= _
У2(,
получим fp = ;-.
1'и
,е~/135,
Считая Ri заданным, из (10.186) найдем
К’ц 1
2л/аУТ 2яЛ
Rz
R,= 2п\С ’
432
Отрицательная обратная связь в усилителе с полной частот-
ной коррекцией. Вспомним выражение для коэффициента усиле-
ния модели ОУ с К'иг<х> в двух основных включениях:
в неинвертирующем:
в инвертирующем:
Заменив в этих выражениях Ки на Ки, К'и на
К’и
где /о — точка излома однополюсного усилителя с полной кор-
рекцией, получим для неинвертирующего усилителя
(10.188)
где
= (10-189)
‘+1
При Т?2 = 0, 7?] = оо (повторитель) имеем
f3=foK'u- (10.190)
де
Аналогично для неинвертирующего включения при К'и^> —»
К»
1 получим
_ А
Ri
. f ’
1 f3
(10.191)
(10.192)
433
Скорость нарастания выходного сигнала, указываемая в тех-
нических условиях на ОУ, обычно измеряется в схеме повтори-
теля. Она определяется как
Р = ( ~ (° ) (Ю.193>
\ и* /тпах
при условии подачи единичного ступенчатого сигнала на вход
повторителя. В этом случае
где x=2nfoK'u-
Отсюда
Р = Л" е-//тЬ=0 _ 2л/0 К’и- (10.194>
Если fo, кГц; К'и, тыс. ед., получим р, В/мкс.
Пример. При f»=0,01 кГц, К'и=104
р=2п/оХ'сг = 2я-О,О1 • 10‘=0,63 В/мкс.
Фазовый запас. Обратившись к трехполюсной системе, описы-
ваемой выражением (10.183) при /1 = 100 кГц, /2=1 МГц, /з =
= 10 МГц, К'и=105, т. е. 100 дБ, получим
Ки = ---------/ <7 ~'7~\/----------ГТ' Е(10Л9б)
(1 + ’ То»") \1 +'То*) (1 +'го»)
Асимптотические диаграммы для модуля mod (Хи) и фазо-
вого угла ф этого выражения приведены на рис. 10.17. Из диаг-
раммы видно, что иа частоте 4 МГц фазовый сдвиг составля-
ет —2л, а усиление mod (Хи) = 60 дБ. Следовательно, усилитель
обладает потенциальной неустойчивостью (нестабильностью).
нестабильности может быть выполнена
в виде обратной связи так, чтобы при
<р = —2л модуль возвратного отношения
составил mod (Г) <1. С помощью ОС
можно сделать mod(7') = l на частоте,
меньшей 4 МГц. В этом случае при
mod(7’) = l фазовый угол будет меньше
—2л. Абсолютную величину разницы ме-
жду —2л и фазовым сдвигом при
mod(7') = l называют фазовым запасом.
Чаще всего фазовый запас выбирают рав-
Рнс. 10.17. Асимптотические диаграммы выраже-
ния
1П5
434
ным45°, реализуя тем самым компромисс между усилением схе-
мы и ее устойчивостью. Таким образом, для рассматриваемого уси-
лителя необходимо так спроектировать цепь ОС, чтобы mod(7') = l
при фазовом угле <р=—315°. Из рис. 10.17 видно, что такой фазо-
вый сдвиг соответствует частоте 1 МГц.
КОНТРОЛЬНЫЕ ВОПРОСЫ И УПРАЖНЕНИЯ
1. Охарактеризуйте два основных включения ОУ (типы ОС,
методики вычисления Kv, К°и, К"и, Т, Rn, RBtu, значения двух
показателей).
2. Какие применения ОУ Вы знаете (линейные, нелинейные,
инерционные цепи) ?
3. Нарисуйте асимптотические диаграммы НЧ-, ВЧ- и поло-
совых фильтров. Что такое дуальность фильтровых звеньев?
4. Что такое затухание и добротность полосового фильтра и
как эти показатели влияют на его функцию цени?
5. Каковы свойства и варианты использования сбалансиро-
ванного и расстроенного моста Вина—Робинсона?
6. Нарисуйте структуры простейших активных 7?С-фильтров
и опишите их.
7. Охарактеризуйте фильтры критического затухания, Баттер-
ворта, Бесселя, Чебышева.
8. Нарисуйте прототипные структуры Саллена и Кея, пока-
жите дуализм этих структур.
9. Какова методика получения коэффициентов многочленов
функций цепи для фильтров Баттерворта?
10. Какова структура резонансной проходной £С1?-цепи и ее
эквивалента в виде активного /?С-фильтра?
11. Какие преобразователи полного сопротивления Вы зна-
ете? Что такое конвертор полного сопротивления, умножитель
емкости, гиратор?
12. Охарактеризуйте работу автогенератора синусоидальных
колебаний на основе ОУ (самовозбуждение, стационарный ре-
жим, нелинейные искажения, частота автоколебаний, ее стабиль-
ность, связь с крутизной наклона частотно-фазовой характерис-
тики) .
13. Какие ошибки (неидеальности) ОУ и модели их учета Вы
знаете?
14. Что такое функции чувствительности и для чего они при-
меняются?
15. Какие точиостиые параметры ОУ Вы знаете?
16. В чем проявляется потенциальная неустойчивость ОУ?
17. 0пишите методы коррекции частотных характеристик ОУ.
Что такое фазовый запас?
18. Какие параметры ОУ Вы знаете? Каковы методы их из-
мерения?
435
Глава 11. ИНСТРУМЕНТАЛЬНЫЕ АНАЛОГОВЫЕ
И ЦИФРО-АНАЛОГОВЫЕ
МИКРОСХЕМЫ И ИХ ПРИМЕНЕНИЕ
Инструментальные АИС производят специализированные вы-
сокоточные преобразования аналоговых сигналов (сравнение,
стабилизацию и формирование уровней, перемножение).
Цифро-аналоговые ИС осуществляют преобразования цифро.
вых сигналов в аналоговые или наоборот.
11.1. ИНТЕГРАЛЬНЫЕ КОМПАРАТОРЫ
Под интегральными аналоговыми компараторами понимают
цепи на основе ОУ, выполняющие ОАФ сравнения сигналов (ча-
ще всего напряжений), и специализированные конфигурации ИС,
реализующие те же ОАФ, но спроектированные с учетом приме,
нения ИС в цепях сравнения. В последнем случае в упрощен-
ную структуру ОУ вводят подсхемы для реализации ОАФ огра-
ничения (формирования выходных уровней), защиты и ускорения
переходных процессов.
Компараторы являются основными элементами современной
импульсной техники, а также класса цифро-аналоговых схем вза-
имного преобразования аналоговых и цифровых сигналов.
Управление уровнями выходного сигнала идеального ОУ. Рассмотрим сов-
местное действие двух основных аналоговых функций (ОАФ): усиления и ог-
раничения. На рис. 11.1 показаны варианты реализации такого совместного
действия с помощью ОУ: ограничение снизу (рис. 11.1,а, б); ограничение сверху
(рис. 11.1,в,г); ограничение и снизу, и сверху (рис. 11.1,<?,е).
В первых двух вариантах функцию ограничения выполняет р-п переход,
замыкающий цепь ООС, охватывающую идеальный ОУ. Так, в цепи на рве.
Рис. 11.1 Управление уровнями выходного сигнала идеального операционного
усилитечя
436
11.1, а при выполнении условия L'bux^IA, где Uo — опорное напряжение, при-
кладываемое к неинвертирующему входу, диод VD закрыт и 1/аы1=!/вх (см.
рис. 11.1,6) *.
При (Л>х<(Л диод VD открывается (по-прежнему Йудем предполагать, что
диод идеален) и цепь ООС фиксирует ИСЫ1 иа уровне По, т. е. (7пы, = (7и (см.
рнс. 11.1,6).
Аналогично в цепи па рис. 11.1,0 выполняются соотношения
Uв их - Пвх при Uв их С7о!
С/вих=3По при С/вых^>С/о.
Для перехода к реальному диоду следует в приведенных выше выраже-
ниях заменить параметр По на Uo + U*. Аналогичные рассуждения можно пов-
торить для двустороннего ограничителя (рис. 11.1,6).
В цепи иа рис. 11.1,6 стабилитроны VD1, VD2 фиксируют выходном сиг-
нал на уровнях
Пв В1— — t/j-j-I/*, (11.1)
где U, — напряжение лавинного пробоя стабилитрона, смещенного в обрат-
ном направлении; И* — прямое падение напряжения на стабилитроне.
На рис. 11.1,е показана характеристика цепи на рис. 11.1,6, из которой
видно, что в окрестности нуля (Аых=Кц(Ли, где Ки=—Ri/Rt. Иными словами,
П.ых=—U.MR1
при
р р
-(иг + и')-^-<иВ1<(иг+и*)--(11.2)
*\2 1X2
В цепях иа рис. 11.1 использовалось инвертирующее включение ОУ, охвачен-
ного ООС. Применяя ОУ без ОС, можно эффективно использовать переклю-
чательные свойства ОУ с К'и-^со.
На рис. 11.2,а показан ОУ без ОС в компараторном включении. Для фик-
сации уровней выходного сигнала использованы два встречно включенных
стабилитрона (как и в предыдущей схеме на рис. 11.1/5, эти стабилитроны
реализуют ОАФ ограничения и формируют выходной сигнал с двумя состоя-
ниями) :
U93 = Utl+U\ U01 = ~(П.3)
где Uzl и Uzi — напряжения стабилизации VD1 и VD2.
Роль резисторов /?/, R2, R3 в схеме компараторного включения ОУ. Для
идеального ОУ и идеального стабилитрона можно положить RI =R2=R3=0.
п/ Рнс. 11.2. Операционный yen- литель в компараторном ^32 qfl/Z2 включении; [ J VD1 Ф Ut1 а — структура; б — перс дато’иия " характеристика J ® ' 1 Условие UBux^C’u соответствует допущениям UY = U* = 0 (идеальный диод). <7 &0Г ~~ S) 0 (идеальный ОУ) и
437
На практике (см. § 10.6) из-за конечной величины разности Го=1г—Ii входных
токов ОУ и обязательного наличия внутреннего сопротивления R1 источника
сигнала (Rr = RI) возникает напряжение ошибки I\Rl, которое компенсируется
регулировкой R2. При регулировке уровень переключения цепи на рис. 11.2,а де-
лается совпадающим с t/BX = 0. Сопротивление R3 выбирается таким, чтобы
стабилитроны VDI и VD2 работали при рекомендуемых для них уровнях токов.
11.2. СХЕМОТЕХНИКА И ПАРАМЕТРЫ
РЕАЛЬНЫХ МИКРОСХЕМ КОМПАРАТОРОВ
Аппаратурное использование компараторных микросхем свя-
зано с необходимостью работать прн больших уровнях входных
сигналов, насыщающих транзисторы компаратора. Мерой каче-
ства компаратора поэтому может служить способность цепи к
быстрому восстановлению первоначального состояния при пода-
че на соответствующий вход сигнала, выводящего транзисторы
входных и выходных цепей из насыщения. Уровни выходных на-
пряжений ИС компараторов соответствуют диапазонам уровней
логических сигналов нуля и единицы, используемых в сериях сов-
ременных цифровых ИС.
На рис. 11.3 приведена электрическая схема интегрального
компаратора. Входной каскад компаратора содержит уже изучен-
ные нами подсхемы дифференциального каскада, и отражателя
тока. Для усиления сигнала, снимаемого с выхода входного кас-
када, между ним п выходной цепью включен промежуточный
ДК: VT3 и VT4.
Стабилитрон VD1 (с опорным напряжением +6,2 В) введен для согласо-
вания уровней напряжении каскада VTI, VT2 и каскада VT3, VT4. Потен-
циалы баз VT3 и VT4 при отсутствии сигнала на входе составляют 6,2-f-0,7=
= 6,9 В. Это гарантирует возможность подачи иа входы VT1 и VT2 максималь-
ных сигналов не менее +5 В без перехода транзисторов VT7 и VT2 в режим
Рис ИЗ Принципиальная электрическая схема интегрального компаратора
438
насыщения. Стабилитрон VD2 обеспечивает понижение иа 6,2 В постоянной
составляющей напряжения, снимаемого с эмиттерного повторителя VT9 вы-
ходного каскада (до потенциала, близкого к нулю). Уровни напряжения иа
выходе компараторов согласованы с потенциалами сигналов нуля и единицы
ТТЛ. Отражатель тока первого каскада (\'Т6, VT7, R6^R8) питается от ис-
точника сигнала стабилизирующей ООС — полного тока выходного каскада.
Напряжение лог. 1 на выходе фиксируется на уровне +4 В транзистором
VT8. При С/Г1Ых>4 В VT8 в диодном включении замыкает дифференциальный
выход промежуточного каскада. Тем самым предотвращается попадание VT9
в режим насыщения и повышается быстродействие выходного каскада. Пара-
метры интегрального компаратора 521СА2 приведены в табл. 11.1.
В более совершенных компараторах, например типа521САЗ*
(рнс. 11.4), значения входных токов уменьшены более чем на два
порядка п расширен допустимый диапазон входных дифференци-
альных н синфазных сигналов. Выходные сигналы таких компа-
раторов совместимы с уровнями цифровых ИС. Диапазон пита-
Таблица 11.1
Параметры интегрального компаратора 521СА2
Параметры Значения
минималь- ное типовое максима- льное
Напряжение смешения нуля V',, мВ, при /0=25°С Входной ток /.х= мкА: при: — 1,0 5
1. = 25° С —— 25 75
t =_ 60° с Разность входных токов /'о=|Л—/а|, мкА, прн: — — 150
(7,ых=1,4 В, /,-25° С 3 10
!Увы1 — 1 В, 125° С — 20
£'вых = 1,8 В, / = —60°С Коэффициент усиления К'и при: — — 20
/ = 25° С 750 1200 ——
t=—60 ... 125° С 500 — —
Напряжение сигнала высокого уровня при *0 = 25° С, 1~Ь мА, В 2,5 — 4,0
Напряжение сигнала низкого уровня при t=—60 ... 125е С, В —1 — —
Выходной ток сигнала низкого уровня при С/.ых = 0, /Э = 25°С, /%ь.х, мА 1,6 2,0 —
Время задержки включения (выключения) при /о=25° С, т, нс — 60 —
Предельно допустимое дифференциальное вход- ное напряжение ±(/Вх.д max, В —5 — 5
Предельно допустимый диапазон синфазных вход- ных напряжений, В —4 — 5
• Микросхемы компараторов 521СА2 и 521САЗ имеют зарубежные аналоги
уА710 п LM111 соответственно. Эти компараторы выпускаются десятками фирм
разных стран и имеют обширную, до сих пор развиваемую схемотехническую
документацию, облегчающую аппаратурное использование таких ИС в большом
числе конкретных применений.
439
*троБиро8аниъ
балансировка
Рис. 11.4. Принципиальная электрическая схема интегрального компаратора
521 САЗ
ющих напряжений расширен до +20 В, точностные характеристи-
ки улучшены благодаря большому коэффициенту усиления и на-
личию специальных выводов внешней балансировки нуля.
11.3. ИМПУЛЬСНЫЕ ЦЕПИ НА ОСНОВЕ
МИКРОСХЕМ КОМПАРАТОРОВ
Детекторы уровня. Два основных варианта таких цепей (рис.
11.5,а,о) различаются формой передаточных характеристик (рис.
II.1,6,г) и называются соответственно инвертирующим (рис.
11.5,а) и неннвертирующим (рис. 11.5,в) детекторами. От схемы
рис. 11.2 они отличаются лишь применением специализированных
ИС компараторов и подачей опорного напряжения Цх=#0 (на рис.
11.2 <7х=0). Величина Ux (рис. II.5,а—г) может быть как поло-
жительной, так и отрицательной. Сигналы на выходах компара-
тора, соответствующие уровням лог. 1 и 0, составляют t/oi, Uoi-
Детектор уровня с гистерезисом (триггер Шмита, рис. 11.5,6).
Как видно из рис. П.5,е, при uBX(t)>Uxz напряжение на выхо-
де компаратора фиксируется на уровне 1/оь При уменьшении зна-
чения uBX(f) уровень Uoi сохраняется до значения uBX(t) = Uxi,
причем Uxi<zUxi. Достигнув значения uBX(t) = Uxi, входное на-
пряжение uBX(t) вызовет срабатывание пороговой схемы.
Чтобы найти зависимость порогов срабатывания (7х1 и Uxn от
сопротивлений резисторов Rl, R2, R3, рассмотрим эквивалентную
схему на рис. 11.5,ж. Пользуясь этой схемой, запишем
Et-Ux Et-Ux U0 — Ux /Ц 4)
R, Rt R, 1
откуда
ц (Et!Rt) + (Ej/R^ + UB/RB
x~ (l/«i)+(l/^2) + (l//?9)
440
Pirc II ". Импульсные cxcvw па основе микросхемы компаратора:
а— входной сигнал подан на неинвертирующий вход ИК; б — передаточная характерис-
тика (инвертирующее включение компаратора); в — яспнвертнрующее включение 11К; г —
передаточная характеристика (нсиивсртиругощее включение ПК): д — триггер Шмита: с—
эпюры напряжений триггера ШмиИ; лс — модель для расчета уровней срабатывания триг-
гера Шмита
Поскольку напряжение Uo принимает значения U0! и U02, им
соответствуют пороговые значения Uxl и Uxi'.
Um/Rx
Uxi = Uxv +
(1/£1) + (1/£2)+(1/£г)
^х2=^хо +
1 (1/Лх)-i-(!//?,)-I-(1//?,)
— ^хо +Д*1!
(И-5)
— ^хо + ДХ2‘
Величина
и (E,/R,) + (E,/Rl)
10 (l/Rt) + (URt) + (i/R,)
является средним уровнем срабатывания.
Значение | Ux2—Uxt | — | Дх2—ДХ] | является гистерезисом по-
роговой схемы.
Пример. Пусть £/ = 10 кОм, £2=5,15 кОм, £3=34 кОм. Компаратор 1 имеет
b’Ci =—11 В, 6'02= +11 В. Отсюда по формуле (11.15)
(1/10)+ (1/5,15)+ (1/34)
1 Такой компаратор можно построить, например, на основе типового ОУ
(см. гл. 10).
441
Вычислим значения Axi и Дх2. Согласно (115) имеем
д х --------“и!**----- ~ _ 1 в;
(1/Я1) + (1/Я») + (1/Яз)
-------ад»--------- ~ + 1 в.
’ (1/Ri)+ (!/₽») +(!/«»)
Таким образом, Uxl = 2 В, У»2=4 В. Поэтому гистерезис
Дх=|Дх1—Дх»|=(Лв— l/,i=2 В.
Формулы для расчета R2 и R3 по значениям UOb (Да, U„, Uxi
имеют вид
(t/xa — SiX^oa uxi) (t/xi £j) (^oa £\a) (116)
R RtWm-Uxi)
3 Яа(Уха-£1)+Уха-£а’
Ждущий мультивибратор. Применение простейшего компара-
тора в схемах одностабильного (ждущего) мультивибратора ил-
люстрируется на рис. 11.6,а. При подаче отрицательного им-
пульса Ubx на инвертирующий вход компаратора схема форми-
рует положительный импульс на выходе, причем уровень напря-
жения переброса равен внешнему опорному пороговому напря-
жению Ei и фиксируется с точностью ф-Ю мВ в диапазоне вход-
ных напряжений управления +5 В.
При £i<0 схема формирует положительный импульс дли-
тельностью ти при отрицательном запускающем коротком импуль-
се Uв*. Если поменять полярность Ei и сделать Ei>0, то схема
будет формировать отрицательный выходной сигнал из запуска-
ющего положительного импульса UBX. Обозначим, как и ранее,
напряжение на выходе компаратора через Uo (причем Uo? — наи-
большее, a Uqi — наименьшее значение Uq). Для мгновенного
значения тока через конденсатор С1 имеем i(f) = Ci (duci/Л),
где иС1 — напряжение на конденсаторе С1. Пусть в состоянии по-
коя Uo=Uoi, что соответствует U'ci = Uoi—Ei. При (=0 на ин-
Рис. 11.6. Ждущий мультивибраюр:
а — структура; б, в — эпюры тока к напряжена
442
вертнрующий вход компаратора поступает отрицательный им-
пульс Ubx. Напряжение на выходе компаратора сделается (бу-
дем считать, что мгновенно) равным Uq = Uo2- Напряжение на
конденсаторе при этом должно измениться от U'ci до U"ci =
= Ua.-E,.
Ток i(t) будет изменяться по закону (рис. 11.6,6)
i(t) = ^'с|)/(Л2 + Л3)]ехр(—Цх) =
-[(Уо2-Т'о1)/(Л2 + Лз)]ехр(-//т), (11.7)
где т= (Яг+Яз)^!.
Напряжение на инвертирующем входе компаратора u2(f) =
= £14-г(t)R2 и будет изменяться от £i+(<7o2—Uo^RiKRi+Ri)
до £i (рнс. II.6,в).
Иными словами,
U2(/)=£,+ [(£02-H01)/(l+^2)]exp(-f/T). (11.8)
Поскольку на инвертирующем входе сигнала нет, переключе-
ние компаратора будет иметь место тогда (при /=/и), когда
мгновенное значение u2 (t) будет равно нулю. Таким образом,
при t=t„ u2(t„) = 0, т. е.
—£ = [(£<,:—£01),,'(1 +£з/£2)]ехр(—/и/т).
Логарифмируя это выражение, находим длительность импуль-
са, вырабатываемого ждущим мультивибратором:
tK— т1п[(£п2—£ci)(—Е1)] [ 1/(1 + R^Ri)]. (11.9)
Полученная формула (11.9), базирующаяся на представлении
об идеальном компараторе, хорошо подтверждается на практике.
Пример. Пусть для схемы иа рис. 11.6,a R2—1 кОм, £3=9 кОм, С/ =
= 510 пФ, Е,=—0,1 В.
Компаратор имеет Усц = 0, Е'ог=3 В. Таковы уровни у ИС компаратора
широкого применения 521СА2. Они соответствуют логическим уровням боль-
шинства цифровых микросхем (например, ТТЛ). Требуется определить Ти.
Решение. Имеем т= 10-10’-510- 10~|г = 5,1 мкс. Из (11.9) имеем Т« =
= 5,1 1п[3/0,1 • (1 + 9)] =5,1 1п 3 = 5,6 мкс.
Приведенные примеры иллюстрируют общий подход к анализу схем им-
пульсной техники, базирующейся на представлении о компараторе как идеаль-
ном устройстве сравнения.
11.4. ЦИФРО-АНАЛОГОВЫЕ МИКРОСХЕМЫ.
простейший цифро-аналоговый
ПРЕОБРАЗОВАТЕЛЬ
К цифро-аналоговым относят структуры для взаимного преоб-
разования цифровых и аналоговых величин — цифро-аналоговые
(ЦАП) и аналого-цифровые преобразователи (АЦП).
Простейшей структурой ЦАП является преобразователь с ре-
зисторами веса на входе (рис. 11.7). Каждый из аналоговых клю-
443
Рис. 11.7. Простейшая структура ци-
фро-аналогового преобразователя с
резисторами веса на входе
чей Ко—Кз может находиться в
одном из двух состояний: закры-
том или открытом. Для простоты
на рис. 11.7 изображен четырех-
разрядный (,\ ~ -1) ЦАП с двоич-
ным ВХОДНЫМ СЛОВОМ KoKsKlKo-
Сопротивления резисторов, соот-
ветствующнх разрядам входного
слова, отличаются в 2 раза при
переходе к соседнему биту. Токи
резисторов суммируются на вхо-
де ОУ; на выходе ОУ получается аналоговый эквивалент двоично-
го числа KzKiKiKo-
Пример. Пусть слово К3К2К1К0 составит 0001. Это будет обозначать ра-
зомкнутое состояние ключей Л'3, Л'=, Д’, и замыкание Л». Как видно нз рис.
11.7, в этом случае через входную ветвь, состоящую из резистора 8R и клю-
ча Ко, потечет ток
, __ Е ____ б'вЬЦ
SR ~ Ro ‘
Отсюда
ийЫХ = Е-^-. (11.10)
о К
Если замкнуть КоКз, а остальные ключи по-прежиему оставить разомк-
нутыми, то слову ООН будет соответствовать напряжение
Наконец, слову 1111 будет соответствовать
3
8
Выбрав Йо, /?, Е такими, чтобы было справедливо равенство
*44=*-
R 8
получим ЦАП, переключающийся с 1-й по 15-ю градацию, т. е. имеющий
2Н состояний.
Точность простейшей структуры на рис. 11.7 определяется ре-
зисторами веса и аналоговыми ключами.
Перепад сопротивлений резисторов веса в 2-v '1 раз при боль-
шом N, необходимом для точного цифро-аналогового преобразо-
вания, трудно обеспечить технологически.
11.5. ПАССИВНЫЕ МИКРОСХЕМЫ
РЕЗИСТОРНЫХ МАТРИЦ
Технологически удобно изготовлять резисторы ио возможно-
сти с одинаковыми и пропорциональными сопротивлениями. Оди-
444
Рис. 118 Пассивные микросхемы резисторных матриц
наковость или пропорциональность сопротивлений при этом обес-
печиваются топологией АИС. Например, на рис. 11.8,а показан
цепной делитель, состоящий из идентичных звеньев с резистора-
ми R и £б (индекс б означает безразмерный, определяемый фо-
тошаблоном коэффициент пропорциональности). Частным и на-
иболее распространенным вариантом такой структуры делителя
является так называемая матрица R—2R, в которой 6 = 61 = 1/2.
Показанные на рис. 11.8,а источники £i, £2,..., Ет обычно реали-
зуются цифровыми выходами коммутаторов; эти источники, на-
пример, можно предположить имеющими два уровня напряже-
ния: О и Е.
Перенумеруем узлы звеньев резисторной матрицы (РМ) на
рис. 11.8,а цифрами: т, т—1, ..., Г,..., 2, 1. Введем понятия о
левых и правых сопротивлениях узлов 1, 2,..., т. Для i-узла, по-
казанного в центре рис. И.8,а штрихпунктирной рамкой, правое
и левое сопротивления л?г,- и №i являются эквивалентными ча-
стей РМ, расположенных справа и слева от штрихпунктирных
линий (рис. 11.8,6). Самое левое сопротивление Я1т расположено
445
левее ти-узла и равно Л (рис. 11.8,в), самое правое сопротивле
иие расположено правее узла 1. Таким образом,
S?'m = R, 5?ri = oo. (И.11)
Для вычисления можно ненспользовать эквивалентнук
цепь на рис. И.8,г, из которой следует
#'т-1=Я||#'т + Яб = Я '(y + 6)' (Н.12)
Аналогично для i-узла (рис. 11.8,<5)
Ж=Ж-м4Яб. (11.13)
Пример. Определить левые сопротивления матрицы R—2R с б = 6< —1/2.
Решение. Имеем
m^=R> ^‘m_l = R\^lm+R6 = _ _R_ ~ 2 (11.14)
»it=R,
&‘^R.
Таким образом, у матрицы R—2R любые левые сопротивле-
ния одинаковы и равны
... =да,=/?. (11.15)
Правые сопротивления вычисляются аналогично. Для узла 2
имеем (рис. 11.8,а)
Я’-2 = /?б + Л||оо=/?(1+6). (11.16)
Для узла 3 соответственно найдем (рис. И.8,ж)
1 + 3. 4- 6*
ffr3 = R6 4RII#r2 = R 2^6----. (11.17)
Для i-узла получим
= R6 + R|[5?ri-! (11.18)
и т. д.
Пример. Определить правые сопротивления матрицы R—2R.
Решение. Имеем при 6=61=1/2
Яг1 = оо,
ЛЧ«Я(1+в)-Я-|-’ 1 + Зв + 6’ 11 ^з — R 24-6 ~ 10 * 1 + 66 + 58* + 8* 43 = R 3 4-46 4-6* (11.19)
446
Таблица 11.2
Нормированные правые сопротивления для матрицы R—2R
1 1
2 1,500000000 9 1,000045766
3 1,100000000 10 1,000011441
4 1,023809523 11 1,000002860
5 1,005882352 12 1,000000715
6 1,001466275 13 1,000000178
7 1,000732300 14 1,000000044
8 1,000183083 15 1,000000011
16 1,000000002
Результаты расчетов при i=l... 15, подобные описанным, но
выраженные в десятичной форме для нормированных значений
(Dr
= ——, приведены в табл. 11.2.
Из табл. 11.2 видно, что с ростом i величина правого со-
противления РМ приближается к номиналу R.
Выходное напряжение РМ. Теперь предположим, что £2 =
=Е3= ... =£,= ... — Е=0, a Et = E (рис. 11.8,а). При этом
i/Ji’z = Е-------. (11.20)
R +
Для матрицы R—2R
£/''>вих=£/2. (11.21)
Если Ei=E3 = E; = ... = Ет— ... =0, а £2 = £, то
Г И 2) — с- R (11.22)
Я + -^|И R+Rt
Считая №2=R и подставив сюда из (11.19) выражение для
найдем
д.+к+д„+в. +•
(11.23)
Для матрицы R—2R при 6=1/2 получим
Г/&=Е/4. (11.24)
Рассуждая аналогично, при Е3=Е и Е1=Е3 = Е4=Е1... =
=£т=0 для матрицы R—2R найдем
U^=E/8.
(11.25)
447
Применив принцип суперпозиции, запишем выражения для
ЦВых в функции от напряжения на входах резистивной матрицы
R-2R:
= ^bL’x + U& + ^ы’х + - + (11.26)
Использовав (11.21), (11.24), (11.25) и аналогичные им выраже-
ния, найдем
^=4* +Jr + v + - +JF' (11-27>
что согласуется с ранее написанной без доказательства формулой
(9.5).
Из (11.27) следует, что в матрице R—2R напряжение (7ВЬ1Х ие
зависит от абсолютной величины R. Чем выше идентичность в
звеньях матрицы, тем с большей точностью реализуется форму,
ла (11.27).
Аналогичные свойства присущи Р.Ч с другими 6. Повторив
выкладки, аналогичные предыдущим, найдем:
для 6=62=8,1
^7вых = 0,9Z?i + 0,09£2 + 0,009£34- ... +9*10—тЕт\ (11.28)
для 6=6з=4/3
ивы^^Е^^Е^^Е3+...+^-Ет. (11.29)
Выбирая 6, мы можем, таким образом, сконструировать РМ с
различными весовыми коэффициентами при Ei, Е?,, Е,,. Точ-
ность осуществления этих коэффициентов определяется тополо-
гией РМ и технологическими процессами их изготовления.
11.6. ЦИФРО-АНАЛОГОВЫЕ
ПРЕОБРАЗОВАТЕЛИ С МАТРИЦАМИ R-bR
На рнс. 11.9,а изображена структура ЦАП, содержащая опор-
ное напряжение Е, аналоговые ключи, ОУ в иеинвертирующем
включении и матрицу R—6R, аналогичную рис. 11.8,а при 6=1/2;
£,=/<,£; £,=^£; £. = А1£; Ет=КтЕ, где К,, К,,..., Ki,..., Кт-
булевы переменные. По аналогии с (11.27), считая ЦВых=
= (1+/?з//?1) Ui н 6=1/2, для подсхемы на рис. 11.9,а находим
Увых= [-^ + -у- + - + £г] 0 130)
где
(11.31)
Из (11.30) видно, что ЦАП (рис. 11.9,а) является умножителем аналого-
вой величины Е на аналоговый эквивалент цифрового кота, помешенный
квадратных скобках выражения (11.30). Структура одного из распространен-
448
ных схемотехнических вариантов 10-разрядного монолитного ЦАП — ИС
К572ПА1 * показана на рнс. 11.9,6. ЦАП состоит из резистивной матрицы, со-
держащей резисторы сопротивлением 10 и 20 кОм (такая матрица имеет струк-
туру /?—2/?), и токовых ключей /G—Лю, выполненных на КМДП-транзисторах.
Один нз таких ключей (Ki), показанный на рнс. 11.9,е, имеет вход 1, сов-
местимый с уровнями логических цепей типа ТТЛ, ДТЛ, КПДПТЛ. МДП-
транзнсторы VT1 н VT2 (рис. 11.9,в
Они управляют двумя инверторами,
VT4, VT5 и VT6, VT7t которые, в
свою очередь управляют токовыми
ключами (МДП-транзисторы VT8,
VT9). С помощью положительной
обратной связи, выполненной на
транзисторе VT3, время переключе-
ния уменьшено до 0,5... 1 мкс и по-
лучена величина гистерезиса для
входного сигнала примерно 0,2 В.
Резистивная цепь R-2R изготовле-
на нз тонкопленочных резисторов
(SiCr) с толщиной клепки, соответ-
) переключаются при потенциале 1,4 В.
выполненными на МДП-транзнсторах
а)
Рис. 11.9. Цифро-аналоговые преобразователи с матрицами R—2R
* Соответствует широко распространенной ИС ЦАП типа AD7520, имеющей
обширную документацию по аппаратурному использованию.
15—66 449
Таблица 11.3
Параметры монолитного цифро-аналогового преобразователя
Параметры Значения,параметров
Дифференциальная нелинейность ±0,05 для 10-раэрядио-
го ЦАП
Время установления выходного тока 1,5 мкс
Опорное напряжение ±10 в
Входное сопротивление для источника опорного на- 10 кОм
пряжения
Напряжение источника пнтаиня +5... ±15 В
Параметры цифровых входных сигналов:
высокого уровня 2,4 В
низкого уровня 0.8 В
Входной ток (при переходе от низкого уровня к 1 мкА
высокому)
Суммарная мощность рассеивания 20 мВт
ствущей 1 кОм/О. Температурный коэффициент сопротивления резисторов со-
составляет 150-10"“/°С, а разброс не превышает 10_“/°С.
Параметры монолитного ЦАП К572ПА1 приведены в табл 11.3. ЦАП
имеет внутренний резистор обратной связи /?о, используемый при включении
ЦАП совместно с ОУ (рис. 11.9,г).
• 11.7. ПРОСТЕЙШИЙ АНАЛОГО-ЦИФРОВОЙ
ПРЕОБРАЗОВАТЕЛЬ
Наиболее экономичная и простая структура АЦП (рис. 11.10,а)
состоит из компаратора, ЦАП и счетчика, включенных в цепь с
обратной связью. Выходом АЦП служат показания тактируемо-
го бинарного счетчика с начальной установкой в нуль (сбросом).
Обозначим диапазон входных аналоговых сигналов, подвергаю-
щихся преобразоьанию (напряжение шкалы), через йш. Если
диапазон проходится АЦП за N тактов генератора СР
(см. рис. 11.10,а), о размер аналоговой градации составит
y=U„JN. (11.32)
Работа АЦП заключается в сравнении измеряемого напря-
жения А = ЦВХ на входе с аналоговым эквивалентом X цифро-
вого кода
। ^» । |. । t Хт
2 + 4 + 2‘ +"' +
Имеем
x = mi[^!-+'Ti+- +TL+-^L]' <1L33)
где ffti — масштабный коэффициент, имеющий размерность на-
450
Рис. 11.10. Простейший аналого-цифровой преобразователь:
а —структура: б — временная диаграмма; в — алгоритм I
пряжения А. Для ЦАП на рис. И.9,а значение Ш\ определяется
по формуле (11.31).
После команд (сигналов) Сброс и Пуск, подаваемых на АЦП
(рис. И.10,а), импульсы Ср внешнего тактового генератора нач-
нут увеличивать показания счетчика, а следовательно, согласно
(11.33) и X ступеньками по у.
Компаратор (рис. 11.10,а) определяет разницу £ между X и
А, т. с. производит сравнение этих двух величин.
Если $ = Х—А<0, то подача следующего импульса на счет-
чик изменит его показание с X наА-)-у. В противном случае ком-
паратором вырабатывается команда (сигнал) Стоп и генератор
тактов Ср отключается от счетчика, который останавливается и
индицирует ближайшее с точностью у число, большее А (рис.
11.10,6), такое, что
As^AsgA+y. (11.34)
Алгоритм работы простейшего АЦП иллюстрируется структурной
схемой на рис. 11.10,в.
Поскольку АхХ, а А' определяется формулой (11.39), выход
АЦП — цифровой эквивалент приближенно является частным от
деления измеряемого числа А на масштабный коэффициент Оть
V + 2r+-(1L35)
Таким образом, АЦП является делителем аналоговой вели-
чины А на масштабный коэффициент mi, имеющий ту же размер-
ность, что и А.
Основной недостаток простейшей структуры АЦП — невысо-
кая точность и большое (и притом непостоянное) время преоб-
разования.
15* 451
11.8. ВЫСОКОТОЧНЫЙ АЦП
С ДВОЙНЫМ ИНТЕГРИРОВАНИЕМ
Повысить точность АЦП ценой снижения быстродействия мо-
жно путем перехода к структуре с двойным интегрированием
(рис. 11.11,а). Она содержит аналоговый ключ Л и интегратор
на одном из входов компаратора. На другой вход компаратора
подано нулевое напряжение (такая цепь иногда называется
нуль-компаратором). В отличие от простейшей структуры на
рис. 11.10,а цепь на рис. 11.11,а содержит встроенный автогенера-
тор Аг с кварцем, обеспечивающий получение тактовой сетки Ср.
С помощью делителя (ДЕЛ) формируется интервал /н сигнала
Ui(/), управляющего аналоговым ключом К (рис. 11.11,а).
Абсолютная величина пилообразного напряжения пи(/) на
выходе интегратора (рис. 11.11,а,6) нарастает в течение интер-
вала времени от 0 до до значения (/, 2 или 3), определяемого
уровнем входного измеряемого сигнала A = UBX, который по от-
ношению к интервалу С предполагается весьма медленно меня-
ющимся, т. е. постоянным.
В момент аналоговый ключ К отключает источник А = 1/„
от входа интегратора и подключает последний к земле через эта-
лонный резистор R,2. Начинается спадание абсолютной величины
Ии(0. По достижении нулевого уровня, т. е. при ии(Л)=0, в мо-
мент времени нуль-компаратор останавливает счетчик.
Таким образом измеряемый сигнал А преобразуется в цифро-
вой эквивалент временного интервала [0, ^].
Синхронизовав частоту отсчетов (т. е. сигналы Сброс, Пуск
н частоту автогенератора СР), можно резко увеличить точность
преобразования напряжения в код. В частности, если АЦП пи-
тается от сети, то, синхронизовав указанные выше сигналы с ча-
Рнс. 11.11. Высокоточный АЦП с
двойным интегрированием:
а — структура; б —временные диаграммы
452
стотой пульсации переменного тока, можно избавиться от наво-
док по цепям питания.
Используя перечисленные выше приемы, можно довести точ-
ность интегрирующего АЦП до 16 двоичных разрядов (т. е. 1/216=
= 1,5-10-5).
Время одного отсчета в интегрирующих АЦП составляет
0,5 ... 2 с.
11.9. АЛГОРИТМИЧЕСКИЕ МЕТОДЫ
СОКРАЩЕНИЯ ВРЕМЕНИ
ПРЕОБРАЗОВАНИЯ АЦП
Другим путем совершенствования АЦП является переход к
более сложному, чем простой счет, алгоритму преобразования,
например к алгоритму формирования X путем последователь-
ных приближений (прогрессивной аппроксимации). Временная
диаграмма, показывающая изменение X при прогрессивной ап-
проксимации, изображена на рис. 11.12,а. Алгоритм преобразо-
вания с прогрессивной аппроксимацией приведен на рис. 11.12,6.
Для контроля работы преобразователя в структурной схеме на
рис. 11.12,6 предусмотрен индикатор для числа X в момент окон-
чания взвешивания и стек ..., G, в который зано-
сится двоичный результат сравнения
v л (если t;<0, то С : = 1;
? = л— А с нулем!
(если 5^0, то С : =0.
Структура, требующаяся для осуществления АЦП с прогрес-
сивной аппроксимацией, отличается от простейшего АЦП (см. рис.
11.10,а) заменой счетчика на более сложное цифровое устройство,
реализующее алгоритм преобразования на рис. 11.12,а.
В отличие от простейшей структуры АЦП цепь, реализующая
алгоритм прогрессивной аппроксимации, имеет постоянное время
преобразования, определяемое числом итераций IV.
За счет свойств алгоритмов прогрессивной аппроксимации вре-
мя преобразования уменьшается на порядок по сравнению с про-
стейшей схемой (сравниваются структуры, обеспечивающие оди-
наковую точность АЦП).
11.10 ПАРАЛЛЕЛЬНЫЙ АЦП
Для максимального повышения скорости преобразования ана-
логового сигнала в цифровой код применяется наиболее слож-
ная параллельная структура АЦП (рис. 11.13).
В этом АЦП для осуществления .V-разрядного преобразова-
ния требуется 2х—1 компараторов. В частности, структура на
рис. 11.'13 обеспечивает Лг=3 и состоит из семи компараторов.
Из рис. 11.13 видно, что цепь резисторов, к которым присоеди-
нены входы компараторов имеет суммарное сопротивление 16Д.
453
--1—1____1
D t 2я Зя tx Зя t
a)
s)
Рис, 11.12. К пояснению ра-
боты АЦП на основе про-
грессивно/! аппроксимации:
а — временная диаграмма; б —»
алгоритм
Рнс. 11.13 Параллельный АЦП. Структура
и трехбитовая (rf2c/1c/f.) кодировка уровней
Поэтому напряжение иа узлах аь а2,..., а? соответственно сос-
тавит
F * F — F *1 F —
0 16 ’ 0 16 ’ 0 16 ’ 0 1б‘
Результат преобразования получается в циклическом коде Грея в
соответствии с таблицей на рис. 11.13.
Пример 1. Пусть A = uBI(/) таково, что
9 11
—£о < «вх (0 < —£».
10 10
Тогда С7=С6=0, С5=С4 = СЗ=С2=С1 = \.
454
Поэтому выходное слово АЦП составит dididu=111, т. е. согласно таб-
лицы на рис. 11.13 будет соответствовать уровню 5.
5 7
Пример 2. Если—£o<Un(O <~то С7=С6=С5=С4=0, СЗ=С2^
16 16
= С1 — 1, поэтому d2dido = 011, т. е. соответствует уровню 2.
Для осуществления восьмиразрядного АЦП по параллельной структуре
требуется 28—1 = 255 компараторов.
Очевидно, что мощность, потребляемая параллельной струк-
турой, из-за этого будет получаться большой. Снижение мощно-
сти, потребляемой каждым компаратором, при этом оказывается
очень важным.
Одна из разработок монолитных параллельных восьмиразряд-
ных АЦП (TDC1007 фирмы TRW) состоит из 20 000 элементов,
интегрированных на кристалле размером 6,8X6,3 мм. Эта ИС спо-
собна обеспечить скорость 35 ис/слово, что удовлетворяет требо-
ваниям непосредственного преобразования телевизионного сигна-
ла в цифровой код.
11.11. ИНТЕГРАЛЬНЫЕ СТАБИЛИЗАТОРЫ.
ПРОСТЕЙШИЙ СТАБИЛИЗАТОР
НАПРЯЖЕНИЯ
Основная функция интегрального стабилизатора (регулято-
ра) 1 — реализация эталонов, предназначенных для работы в це-
пях питания, автоматики, схемах на ОУ и т. п. Стабилизаторы
регулируют напряжение (или ток) таким образом, чтобы стаби-
лизировать этн величины, сделать их не зависимыми от уровня
нагрузок в диапазоне условий эксплуатации.
Простейшей схемной реализацией является трехтраизисторная
цепь (рис. 11.14,а) с дифференциальным усилителем на транзи-
сторах VTi, VT2 и транзистором УТ3, включенным в качестве
проходного элемента. Дифференциальный усилитель применяет-
ся для усиления разности сигналов Uv—U2—1Ц = Е0—Е"о.
Будем предполагать, что на входе цепи включен эталон, на-
пряжение которого Ев строго постоянно. Цепь VTI, VT2, VT3
вносит погрешность, вследствие которой выходное напряжение
отличается от напряжения входного датчика Цвх=£'о.
Проведем анализ точностных показателей цепи.
Анализ точности простейшей схемы. По сравнению со струк-
турой на рис. 9.2,е, содержащей идеальный ОУ, простейшая цепь
на рис. 11.14,а содержит транзисторы VTI, VT2, VT3, вносящие
погрешности в работу стабилизатора. На примере этой цепи изу-
чим обшне приемы анализа точностных показателей цепей с ООС,
основанные на методах теории обратной связи. Проведем этот
анализ в несколько этапов.
1 Термин «regulator» доминирует в иностранной литературе и для АИС яв-
ляется синонимом терминал «стабилизатор».
455
Рис. 11.14. К анализу простейшего стабилизатора напряжения:
а — нсходиая схема; б — модель для анализа; в — модель при отключенной обратной связи
Этап 1. Замена транзисторов их моделями. Применив модель
идеального ДК, образуем цепь на рис. 9.2,6, элементы которой
и 7?"вых символизируют соответственно генератор и вы-
ходное сопротивление ООС. Коэффициенты усиления тока тран-
зисторов VT1 и VT2, образующих плечи ДК, примем одинаковы-
ми и равными poi = po2-
Эмиттерный повторитель иа транзисторе VT3 заменим мо-
делью, обведенной на рис. 11.14,6 штриховой линией. Эта модель
состоит из управляемого генератора С7бз, выходного сопротивле-
ния R'Bux и нагрузки /?„ == R,+7?2.
Выходное сопротивление правого выхода ДК йвш । составит
гк; пересчет этой величины в сопротивление R'bux эквивалентного
генератора выходной цепи дает 7?'вых=7?вых1/роз=гк/роз, где Роз"
усиление тока транистора VT3.
Внутреннее сопротивление генератора ООС 7?"ВЫх составит
Rm--' (R* + R™\ (Ц.36)
4“ Явых
Коэффициент передачи цепи ООС
----!----. (11.37)
1 + R./R1
456
Этап 2. Определение параметров при отключенном генерато-
ре ОС. Положив У/вых = 0, представим цепь иа рис. 11.4,6 цепью
на рис. 11.14,в, введя
Я°ВХ=ЯГ+Я
ВЫХ + 2[гб + гэ(ро1 +1)];
Rni = RBux 1II [Гб + РоЗ^?] > = } (11.38)
7?°вых=7?'вых1|/?н. J
Из (11.37) видно, что при отключенном генераторе ОС вход-
ное сопротивление 7?°вх учитывает сопротивления генератора Rr
н выхода цепи ОС R"BUx- Аналогично выходное сопротивление
/?°вых учитывает действие нагрузки R„.
Подчеркнем, что отключение генератора ОС следует рассма-
тривать как условную операцию, в результате которой исследу-
емая цепь унифицируется и рассматривается относительно иде-
альных генераторов Увх и У„мх (для входного и выходного со-
противлений соответственно). Таким образом, R°BX является со-
противлением, подключаемым к генератору напряжения UBX на
входе цепи. Резистор вх является сопротивлением, подключа-
емым к источнику напряжения на выходе цепи при закорочен-
ных входных генераторах (т. е. при UBX=0, У'вых=0).
Вычислим теперь
Ь-0 1^ВЫХ I
U ип 1 %«=0'
Из рис. 11.14,в имеем
Ля = Увх/7?°вх, U&3 = Ро 1 UBxRui/R°Bx‘>
П — R __
ивых
^вых + Rh
(11.39)
и„,
«’.в
Poi
откуда
*?/ = ₽01
Ян1
i + R'^IRb RSx
Этап 3. Определение возвратного отношения. Заменив
на рнс. 11.14,в Увх на —K"uU'BBIx, при Увх=0 найдем
= __________Pot_____Л111
Ц„=° 71 + Явых/Яи Я°х
(11.40)
в цепи
т = иНЬ|Х
1/'ых
Подставив (11.37) в (11.41), найдем
т = -р01------*--------!----Аь.
1+Ла/Л1 1+Лвых^н Я°вх
(П-41)
(11.42)
Этап 4. Определение параметров цепи с ОС. Из общих вы-
ражений для цепи, охваченной ООС по напряжению с резуль-
тирующим сигналом по напряжению
Ац = №,а/(1-Г),7?в1=Лов1(1-Т),7?вых=Л°вых/(1-Г)1 (11.43)
457
для анализируемой схемы простейшего регулятора (см. рис.
И.14,а) нетрудно записать
Ки--------------------------=
4+^, М‘-1/П
=-----------------1 + Ri/Ri------------; <41.44)
1 + (1/₽01) [1 + Rt/Ri] [ 1 + /?;НХ/Лв]
R ял Ra ( — Т)= ^°х в" .
р ^вых Rbux ^вх Г1 , Rl 1 Г < , RtMX 1
ЯВЫХ ~ — =~ — [1 +— ] р + —J.
11.12. простейший стабилизатор тока
Для реализации цепи стабилизатора тока требуются эталон
напряжения Ео и ОУ (рис. И. 15,а). Считая ОУ идеальным, оп-
ределим напряжения £7, и Uz на входе ОУ:
1Л= UBM (Rq+Л|);
(11.45)
(11.46)
U% = Eq—/2^2-
Из рис. 11.15,а видно, что
^3 = ^вых /2» ^7вых = /3Л3 "Ь ^вых^ц',
I — ВЫХ /?Н
2 Яг+Яп
Рнс. 11.15. Стабилизатор тока в заземленной нагрузке:
в — электрическая схема; 6 — модель выходной цепи с генератором напряжения; в — мо-
дель выходной цепи с генератором тока; г — модификация цепи на рис. 11.8,о
458
Исключая из (11.45) напряжение UBblXr получаем
t/вых = /пых (Яз + /?н) —/2^3;
вых ^8 — Л ^3 /11 А 7\
1 1 +«„//?! ' ' ' '
Положив и} = и2, из (11.45) и (11-47) найдем
(Ео—I2R2) (1 + Ro/R\) =Л>ых(Яз+Ян)—liRi- (11.48)
Иными словами,
/2 р?з-*2 ('1 + )] = /вых (Я, + Ян) - Ео ( 1 +-g-).
Используя (11.46), исключим ток/2:
? р *" ~ М 1 + -iM 1 °+ Яи) - 1 + у
''s 1' I \ Ki / J \ «I /
откуда
/вых[(Яз + Яи) +-^— [Я3-Я2(1+-^Ш =
I Аа + лп L \ <м / J J
т. е.
। Ro__________(1 +
J _______ С ____________R\___________Rj 4~ ________________
'
\ ..Kj + Кц /
(11.49)
Для того чтобы ток /вых не зависел от нагрузки Ян. требуется
выполнение условия
R2 (1 Rq/Ri) — R3 __ । Rs "I" /?ц т. е. Яг (Я0/Я1) =|Яз + Яп- Прн этом (11.49) можно упростить: (11.50) (11.51)
/вых = £оЯо/Я|Яз- (11.52)
Проектируя цепь на рис. 11.15,а, обычно выбирают тогда условие (11.51) можно записать в виде Яо =|Яз + Яп- R1 — (11.53)
При точном выполнении условия (11.51) ток /ВЫх не будет
зависеть от 7?и, т. е. RBbtx будет близко к бесконечности. Для то-
го чтобы определить реальные значения 7?ВЫх. требуется рассмо-
треть чувствительность схемы к нарушению условия (11.51).
45S
Обозначим малое отклонение через
__I Rt (1 -У RjRJ — R, ____R3 -Б Rn 4~Rs (Rt/Ri)
Ra + Rn____________________Ra ~b Ro
Тогда из (11.49) получим
t p (RoIRi) + X
° R, + R*x '
Приняв x^Ro/Ri, выражению
j Rq Rq
Ri 7. [Rs/x + RhI
(11.54)
(11.54) можно придать вид
(11.55)
н интерпретировать в виде эквивалентных цепей с генератором
напряжения (рис. 11.15,6) и тока (рнс. 11.15,в). Выходное сопро-
тивление рассматриваемой схемы, как это следует из (11.55) и
рис. И.8,в, окажется равным
Rbmx ~ Rsfy-
11.13. ТИПЫ СТАБИЛИЗАТОРОВ ТОКА
Стабилизатор тока заземленной нагрузки. Прн реализации
цепи стабилизатора тока (см. рис. 11.15,6) эталон Ео формиру-
ется из входного иестабнлнзированного напряжения Евх при по-
мощи стабилитрона VD, ОУ и повторителя напряжения, с низко-
омного выхода которого снимается напряжение Ео- На выходе
используют мощный транзистор УТ, максимально допустимая рас-
Рис. 11.16. Стабилизаторы тока:
а — упрощенный вариант стабилизатора тока в неэаземленной нагрузке; 6 — полная стрУ<'
тура той же цепв; в — структура ключевого стабилизатора
460
сенваемая мощность которого Ртах определяет наименьшее допус-
тимое значение номинала Rj-
Считая RH<^R3, из условия
Евх1ъых = Р ,пах + 72вь,х/?з (11.56)
получаем нижнюю границу возможных значений R3. Имеем
^^^вх/вых-Ртах (11.57)
/вых
Из (11.57) можно определить максимально допустимое для
схемы значение R„max. Пренебрегая током в резисторе Rn, за-
пишем £»/вых(7?з+/?п). Отсюда
Rn max — Ев^/вых—7?з. (11.58)
Резисторы Ro, Rn, R1=R2 выбирают из приведенных ниже
соотношений прн выбранных значениях R3 и Ro100/?3:
*я = Яо-Яз, R^R^E,- R° , Ri = ^^, (11.59)
£вх“£о
где Л — оптимальный ток стабилитрона.
Сопротивления резисторов R1 = R2 выбирают нз условия
^вых max — ЕВх. При этом
р 7/вых max
откуда
7?1 = /?2 = £о/?о/(£вх-£о). (11.60)
Стабилизатор тока незаземлеиной нагрузки. Упрощенный ва-
риант такого стабилизатора показан на рис. И.16,а. Из этого
рисунка видно, что нагрузка Rx к земле не присоединена и по-
тенциалы на ней составляют ивых и 1/0. Если справедливо нера-
венство R<CS>Rs и ОУ идеальный, то
/вых — /з = Uo/R3;
Ui = Uo—Ril(Ri + Ro) =Ец. (11.61)
Из (11.61)
4«x-^-(l+W). (11.62)
откуда видно, что ток /вых не зависит от нагрузки RK (в преде-
лах динамического диапазона ОУ). Вариант цепи (рнс. И.16,а),
представленный на рис. 11.16,6, содержит R4 для формирования
эталона Ео и мощный транзистор VT на выходе ОУ.
11.14. КЛЮЧЕВОЙ СТАБИЛИЗАТОР
НАПРЯЖЕНИЯ
Ключевой стабилизатор применяется в тех условиях, когда
необходимо достичь наибольшего коэффициента полезного дей-
461
ствия (КПД) при стабилизации напряжения. С этой целью ис-
пользуется режим переключения проходного транзистора. Одна из
разновидностей цепи ключевого стабилизатора показана на рнс.
11.16,в. Проходным транзистором в этой схеме служит компле-
ментарная пара БТ VTI, VT2, работающих в режиме переклю-
чения тока 1вх(0- Частота переключения тока iBX(0 для нормаль-
ной работы схемы должна зависеть от входного нестабилизиро-
ванного напряжения Евх. С помощью дросселя L и конденсатора
С эта частота устанавливаетя в пределах 5... 100 кГц (из сооб-
ражений получения наибольшего КПД с учетом потерь в тран-
зисторах и магнитном материале дросселя).
Цепь иа рнс. 11.16,6 работает следующим образом. Предположим, что
мгновенное значение напряжения и,(/) на инвертирующем входе ОУ растет
и превысило уровень u2 = Ei + V, где V — падение напряжения на резисторе R2\
Ев — эталонное напряжение. Как только начнет выполняться условие
м1(0>£.+ У, (11.63)
ОУ начнет запирать транзисторы VT3, VT2, VT1. Ток iBI(/), протекавший
через цепь VTLRB, не может прекратиться после запирания транзистора VT1.
Накопленная в индуктивности дросселя L энергия обусловливает ток через
днод >д(/), который (рис. 11.16,в) начинает течь при прекращении тока
Затухание тока 1д(/) вызовет уменьшение мгновенного значения £пы1. В свою
очередь, уменьшение вызовет уменьшение щ. При этом ОУ начнет откры-
вать транзисторы VT3, VT2, VT1 н ток дросселя снова начнет увеличиваться
за счет роста 1В1(/). Этот рост будет продолжаться до тех пор, пока снова не
начнет выполняться условие (11.63), после чего описанный цикл будет повто-
ряться.
Ключевые стабилизаторы широко используются в аппаратуре.
11.15. ИНТЕГРАЛЬНЫЕ АНАЛОГОВЫЕ
ПЕРЕМНОЖИТЕЛИ
Интегральными аналоговыми перемножнтелями (АП) явля-
ются: цепи на основе ОУ, выполняющие операцию аналогового
перемножения в различных цепях, и специализированные конфи-
гурации ИС, выполняющие те же функции. В последнем случае в
структуру АИС вводят цепи, уменьшающие ошибку перемноже-
ния.
Перемножители являются основой широкого класса радиотех-
нических преобразователей. Высокоточные и сравнительно низко-
частотные перемножители применяются в измерительной технике
и аппаратуре, выполняющей вычислительные преобразования над
аналоговыми величинами. Высокочастотные перемножители слу-
жат основой нелинейных радиотехнических преобразований. При-
менение АП стандартизует радиотехнические цепи. Широкое ис-
пользование АП возможно лишь при том уровне качества взаим-
ного согласования их компонентов, которое обеспечивается сов-
ременной технологией полупроводниковых ИС.
462
Перемножение аналоговых сигналов в дифференциальном
каскаде. Вспомним формулу (9.53), описывающую зависимость
максимального значения крутизны ДК |SOmax| от тока ДК:
1 С I ___ Z0
1^0 mexl о
При подаче на входы ДК приращений &U2 = AU, — вы-
ходное напряжение между симметричными выходами ДК получит
приращение
|Д(/ВЫ1| = |2Д(/50т„/?н| = |Д(/|^^. (11.64)
<рт
Для управления током /0 можно использовать транзистор
(рис. И. 17,а). При выполнении условия
/о7?о>(7* (11.65)
справедливо приближенное равенство I~VIR$ и, следовательно,
д 7/вых = ЕА£_. (11.66)
фт Rb
Недостатком схемы на рис. 11.17,а является слишком малый
динамический диапазон перемножения, осуществляемого по фор-
муле (11.66). Этот диапазон ограничивается неравенством (11.65),
т. е. условием
V»U*.
Для увеличения динамического диапазона ДК по входу за-
меним на рис. 11.17,а транзистор VT3 на ДК VT3, VT4 и рас-
смотрим цепь на рнс. 11.17,6, в которой V—V2—Vlt т. е. сигнал
представлен в такой же дифференциальной форме1, как и сигнал
U. Нагрузки плеч VT3 и VT4 второго ДК в этой схеме явно не-
симметричны, поэтому коэффициент подавления синфазного сиг-
Рнс. 11.17. Интегральный аналоговый перемножитель:
а—упрощенная цепь; б — цепь, реализующая соотношение V—V,—V,
1 Динамический диапазон при этом увеличивается во много раз из-за того,
что ограничение (11.65) для ДК снимается, поскольку синфазные напряжения
t/a»i н U<s4 транзисторов VT1 н VT2, равные V*, взаимно компенсируются.
463
нала по входам и Vj не может быть доведен до уровня, ха-
рактерного для цепей ОУ (см. гл. 10).
Для устранения этой несимметрни в цепь перемножители вво-
дят еще один ДК (рис. 11.18,а), резко увеличивающий КОСС по
входам V] и V2-
ИС перемножителя. На рис. 11.18,а представлена схема ана-
логового перемножители 526ПС1, отличающаяся от цепи на рис.
11.17,6 использованием дополнительного дифференциального кас-
када VT5, VT6 для расширения диапазона сигналов V=V2—
Улучшение подавления синфазного сигнала перемножителя
достигается тем, что каждому плечу VT5, VT6 на рис. 11.18,а со-
ответствуют ДК VTI, VT2 и VT3, VT4. Иначе говоря, параллель-
но ДК РТ/, VT2 в цепи на рис. 11.11,я включен дополнительный
ДК VT3, Р'7’4.
Обозначив U=U2—Ut, V~V2—Vt и приняв во внимание вы-
ражения
= 1(4 + 4) - (4 + 4)] = 1(4 - Л) + (Л - 4)1 (11 -67)
Л-Л^Уао/в/фт; (11.68)
/с-/з = С1ао/5/<рт, (11.69)
(11.70)
(Н.71)
получим
УВИх=-^У(4-4).
Фт
Однако
/e-/5=2(V2-V1)So = 2P'5o,
Рис. 11.18. Интегральный
аналоговый пере.миожи-
тель 526ПС1:
а — электрическая схема;
б — условное обозначение
АП, работающего на нагруз-
ку (колебательный контур)
464
Таблица П.4
Параметры ИС526ПС1
Параметры Значения Примечания
Диапазон рабочих частот, МГц Коэффициент передачи в схеме пре- образователя частоты, дБ Коэффициент подавления напряже- ния гетеродина в схеме преобразова- теля, дБ Напряжение питания В Ток, потребляемый от источника Е, мА 0...40 >14 >30 6±10% 5 Измеряется иа частоте сиг- нала /о=Ю МГц прн Яв=1 кОм; Iс = 10 МГц; U=UC = 5 мВ, у = Vo = 500 мВ
где 5о«/о/фт соответствует среднему току
/о=(/5 + /6)/2, (11.72)
задаваемому в эмиттеры VT5, VT6 схемой эталона тока на VT7,
VT8. Из (11.67), (11.70) и (11.71) получим
1/Вых=[(2ао/ф=т)/^в]1/К (11.73)
Стоящий в квадратных скобках масштабный коэффициент про-
порциональности k= 2^° I0R можно регулировать изменением
<₽’т
нагрузки RB и тока /о-
Описанные выше способы улучшения низкочастотных точност-
ных параметров позволили сделать перемножитель 526ПС1 прак-
тически идеальным, т. е. выполняющим соотношения (9.4) и
(11.73), причем
Фт
с пренебрежимой погрешностью в широком диапазоне сигналов
Ult U2, Й, V2 во всех четырех квадрантах изменения величин U
и V при токах 1п и нагрузках R, оговоренных техническими ус-
ловиями. При таких условиях основные нендеальности АИС пе-
ремножителя (табл. 11.4) описывают поведение этой АИС в ра-
диотехническом диапазоне частот (для 526ПС1 это диапазон
4 ... 400 МГц).
11.16. РАДИОТЕХНИЧЕСКИЕ
ПРЕОБРАЗОВАНИЯ НА ОСНОВЕ
АНАЛОГОВЫХ ПЕРЕМНОЖИТЕЛЕЙ
Балансный модулятор. Предположим, что на входах L' и V' пе-
ремножителя (рис. II.19,а) действуют периодические колебания
U = u(t) = L'rnCOS (lilt, V=u(t) = VmCOS (Bit. (11.75)
16—66 465
Рис. 11.19. Цепи на основе аналогового перемножнтеля:
а — подача сигналов в балаясном модуляторе; б — спектр колебаний на выходе баланс-
ного модулятора; в — амплитудный модулятор, не создающий побочных частот; г — струк-
тура однополосного модулятора
Согласно (11.73) сигнал на выходе перемножнтеля
W = цВЫ1 (/) = 0,5kUmVm [cos (ш2—Ш1) I + cos (со2 -г W1) /]. (11.76)
Из (11.76) видно, что спектр А (ш) колебаний на выходе пере-
множителя состоит из двух составляющих, соответствующих раз-
ностной ш2—wi и суммарной a>2 + ci>i частотам. Амплитуды А| и
А2 составляющих спектра (рис. 11.19,6) одинаковы и равны
A,=A2=0,5kUmVm. (11.77)
В то же время составляющие с частотами ы, и ы2 в спектре
Л (40) отсутствуют. Их подавление наряду с получением спектров
А, и Аг (см. рис. 11.19,6) и является функцией идеального ба-
лансного модулятора.
Амплитудный модулятор, не создающий побочных частот. По-
дав на схему рис. 11.19,а сигналы
U = и (t) = Umcos j [ j 7g)
И= v(t) = Vm(l+m cos a2t),
на выходе получим сигнал
и7 = ивы1 (/) =kUmVmcos 40114-0,5 /nl?C/mVm[cos (wj—coj)/-!-
+ cos (401 + coj) f] • (11.79)
Спектр сигнала на выходе состоит из несущей частоты <x>i и
двух боковых частот coi—со2 н 4i>i + w2 (рис. II. 19,а).
Однополосной модулятор. Такое включение (рис. 11.19,г) по-
зволяет использовать возможность балансной работы двух пере-
множителей с целью подавления ие только несущей, но и боко-
вых частот. По существу, в этом случае происходит фильтрация
нужной частоты.
Пусть нам необходимо из сигналов
ll(t) ={/mCOS40i?, ц(/) = VmCOS ti>2t
получить сигнал с частотой «щ+соз и подавить остальные состав-
466
ляющие спектра. Зафиксировав на рис. 11.19,г точки 1 и 2, для
сигналов в этих точках uI и и2 получим
U, =—kUm lAnSin COCCOS “2 = —WmKnSin W21COS 0_>|/
(коэффициенты передачи перемножителей полагаются одинако-
выми и равными — k).
Обозначив коэффициент передачи ОУ в схеме инвертирующего
сумматора через —К, получим выражение для выходного напря-
жения в виде
Ц7 (/) =/:X(7ml/mSin (coi +ш2)Л (11.80)
Выражению (11.80) соответствует одна спектральная линия
частоты ел + со2.
Удвоитель частоты. В этом включении умножитель осуществ-
ляет возведение входного сигнала в квадрат; иа выходе цепи ис-
пользуется фильтр, пропускающий высокие частоты (рис. 11.20,а).
Имеем
u(t) =V (t) = UmCOS Ы;/ Uj (t) = fe{72mCOS2O>it.
Поэтому
u, (t) =0,5feL/2m[l + cos2oj1t]. (11.81)
Постоянная составляющая kU2m]2 через фильтр не пройдет,
поэтому сигнал на выходе окажется равным
w(t) = 0,5fet/2mcos2w,/. (11.82)
Из (11.81) и (11.82) видно, что в спектре на выходе не содер-
жится составляющая с частотой он. Отфильтровать же постоян-
ную составляющую обычно не составляет труда.
Делитель частоты. В этом включении использован фильтр, за-
держивающий входную частоту coi, но пропускающий низкие час-
тоты, и применена регенеративная обратная связь с выхода схемы
на один из входов умножи1еля (см. рис. 11.20). Коэффициенты
передачи звеньев петли положительной ОС подобраны так, что ус-
ловия самовозбуждения выполняются лишь в присутствии входного
. /!-------1--------------
г)
Рис. 11.20. Радишехнические преооразования, выполняемые с помощью анало-
гового перемножителя:
а—удвоитель частоты; б —делитель частоты; в—фазовый детектор; г — эпюры сигна-
лов бифазного модулятора
16* 467
-if.
сигнала u(t) д.ля колебаний частоты <о(/2, близкой к половине
частоты входного сигнала.
Если u(t) = t/mcos а на выходе фильтра возник малый сиг-
нал
u'2(f) = f>'2cos (Ш]£/2), (11.83)
то после усиления на вход умножителя поступит
о(0=^(1+^г)созт-Л
Мгновенное значение сигнала в точке 1 на выходе умножителя
составит
(11.84)
Фильтр пропустит лишь низкочастотную составляющую этого
сигнала так, что
и, (/) - 4 kK* (14- 4- 'j <4. l/J cos-^-t, (11.85)
где Кф — коэффициент передачи фильтра.
Сравнивая (11.85) с (11.83), видим, что для самовозбуждения
необходимо выполнение условия
= + '• (и.8б)
2 \ /
Фазовый демодулятор (детектор). Эта цепь (рис. 11.20,s) со-
держит фильтр низких частот; на один из входов умножителя по-
даются напряжение u(t), подлежащее детектированию, и опорный
сигнал v(t) с фиксированной фазой:
U = и (t) = Un cos (wo^ + <p);
И=ц(/) = V'mCOS u>at.
Сигнал в точке 1 определится как
Fut(/)= [cos(2ш0/ + ф)4-cos<p]. (11.87)
Сигнал, описываемый первым слагаемым (11.87), через фильтр
низких частот не пройдет, таким образом,
w (i) = cos ф. (11.88)
Бифазный модулятор. Основная функция этого устройства —
сдвиг на 180° (рис. 11.20,г) фазы мгновенного значения сигнала в
момент смены значения переключательной функции:
’(О-
468
Прн этом (см. рис. 11.20,6)
«l(/) = to(0«(0=| ^mCOS“1Z’ (11.89)
( — kum COS фх t,
что соответствует временным диаграммам на рис. 11.20,а.
Бифазный демодулятор (детектор). Основная функция этого
устройства — выделение модулирующей двоичной функции пере-
ключения из модулированного сигнала вида (11.89), т. е. из
U(t) = ± UmCOS
Для работы демодулятора на вход V умножителя (рис. 11.21,а)
необходимо подать опорный сигнал v (/) = Vmcos (щ/ той же час-
тоты Ш.
На выходе перемножителя (в точке /) при этом получим
Ui (/) = ±0,5fe(/mVm[l +cos2col/].
(11.90)
Напряжение ш(/) на выходе фильтра, пропускающего низкие
частоты, составит
W' = w(t) = ±0,5kUmVmKb, (11.91)
т. е. это напряжение принимает два значеиня, соответствующие
логическим уровням модулирующего сигнала.
Линейный амплитудный демодулятор (детектор). Основная
функция этого устройства — выделение низкочастотной огибаю-
щей Um(i) входного модулированного сигнала:
u(t) =(An(/)coscoi/. (11.92)
Это напряжение подается на умножитель вместе с сигналом,
снимаемым с выхода ограничителя (точка 2 на рис. 11.21,6):
и(0 = Vocosw]?. (11.93)
Амплитуда Vo в широких пределах может быть сделана посто-
янной. Из (11.92) и (11.93) найдем временную диаграмму сиг-
нала на выходе умножителя (точка /):
ui (/) = 0,5C/m(() Vak[I 4-cos 2coi/]. (11.94)
На выходе фильтра (рис. 11.21,6) из приведенных выше двух
слагаемых останется лишь низкочастотная составляющая
w(t) =0,5VokK^Um(.t), (11.95)
пропорциональная огибающей
Рис. 1121. Демодуляторы (детекторы):
в — бифазный; 6 — линейный амплитудный; в — квадратичный амплитудный
469
Квадратичный детектор. Основная функция этой цепи — ш
лучение сигнала, пропорционального квадрату огибающаей (т. J
мгновенной мощности) входного сигнала. Д
Эта цепь (11.21,в) отличается от ранее рассмотренной (см.
рис. 11.21,6) тем, что не содержит ограничителя. Повторив ана-1
логичные (11.92) — (11.95) рассуждения для <>(!), получим
со (0 =0,5АКф1/2т. (11.96)
Низкочастотное значение со (t) оказалось пропорциональным.
квадрату Um, т. е. мощности входного сигнала. Линейные и квад-,
ратнчные детекторы, осуществляющие с помощью АИС преобра-
зования (11.94) и (11.96), широко используются в измерительной
технике при создании современных высокочастотных вольтметров. 1
Описанные выше применения АП позволяют говорить о нем '
как об универсальном элементе — основе большого числа нели-
нейных специальных аналоговых функций, характерных для со- ,
временной радиотехники. Эта универсальность реализуется от j
низких частот до частот 10... 50 МГц.
В более высокочастотном диапазоне применяют специализиро-
ванные радиочастотные ИС, не являющиеся в явном виде перемно-
жителями, но реализующие перечисленные выше нелинейные САФ.
КОНТРОЛЬНЫЕ ВОПРОСЫ И УПРАЖНЕНИЯ
1. Охарактеризуйте работу операционного усилителя в компа-
раториом включении. Каковы особенности схемотехники и пара-
метры специализированной структуры ИС компараторов?
2. Охарактеризуйте работу детекторов уровня напряжения. Как
определить гистерезис триггера Шмита?
3. Опишите функционирование ждущего- мультивибратора, по-
строенного иа основе интегрального компаратора.
4. Опишите структуру и механизм работы простейшего цифро-
аналогового преобразователя с резисторами веса иа входе.
5. Каковы принципы изготовления, расчета и применения инте-
гральных резисторных матриц?
6. Опишите структуру и механизм работы ЦАП и АЦП с мат-
рицами /?—2R.
7. Каковы пути повышения точности и быстродействия АЦП?
8. Охарактеризуйте структуру и механизм работы параллельно-
го АЦП.
9. Какие структуры стабилизаторов напряжения и тока Вы
знаете?
10. Опишите работу ключевого стабилизатора напряжения.
11. Опишите принципы схемотехнического построения инте-
гральных аналоговых перемножителей.
12. Какие радиотехнические преобразования можно выполнить
на основе аналоговых перемножителей?
470
Глава 12. ИНТЕГРАЛЬНЫЕ РАДИОЧАСТОТНЫЕ
ЦЕПИ И ИХ АППАРАТУРНОЕ
ИСПОЛЬЗОВАНИЕ
Радиочастотные цепи применяются в технике передач сооб-
щений (радиосвязи) в приемопередающнх устройствах. Для ра-
диочастотных цепей характерно использование линейной специ-
альной аналоговой функции (САФ) частотной селекции, реали-
зующей усиление и фильтрацию избранного диапазона частот.
Такая функция может быть представлена как комбинация основ-
ных аналоговых функций (ОАФ) усилении и фильтрации. Разбие-
ние САФ частотной селекции на две ОАФ дает возможность стро-
ить радиочастотную МЭА из стандартных усилительных блоков и
фильтров, специализированных применительно к используемому
в радиолиниях связи диапазону частот (волн). Другая САФ, ха-
рактерная прежде всего для СВЧ диапазона, — согласование
полных сопротивлений в требуемой полосе частот. Это согласо-
вание заключается в такой трансформации, при которой актив-
ные части комплексных сопротивлений или проводимостей ге-
нератора и нагрузки делаются равными, а реактивные—равны-
ми и противоположными по знаку.
САФ согласования полных сопротивлений на низких частотах
реализуют с помощью трансформаторов; в радиочастотном диа-
пазоне для этой цели используют колебательные контуры с не-
полным включением генератора или нагрузки. В диапазоне СВЧ
согласование осуществляют с помощью пассивных микрополос-
ковых линий передач, являющихся специализированными цепями
и выполняемых по технологии гибридных ИС.
12.1. ИНЕРЦИОННЫЕ СВОЙСТВА
БИПОЛЯРНЫХ ТРАНЗИСТОРОВ
В РАДИОЧАСТОТНОМ ДИАПАЗОНЕ.
ВКЛЮЧЕНИЕ С ОБЩЕЙ БАЗОЙ
Модель БТ. Для изучения инерционных свойств БТ его низко-
частотная линейная модель модифицируется. В модифицирован-
ной линейной схеме замещения транзистора (рис. 12.1,а) величи-
ны ZK, Ze, Zs — комплексные, а частотно-фазовая характеристика
коэффициента аппроксимируется той или иной комплек-
сной функцией передачи, например функцией
. - '.у-w . (12.1)
Экспоненциальный член ехр(—/<од)нехр(—/хсоТа) в числите-
ле выражения (12.1) учитывает дополнительный фазовый сдвиг,
СП
Рис. 12.1. Высокочастсиная модель биполярного транзистора и сс использова-
ние для анализа схемы с обшей базой
вносимый БТ на частотах, приближающихся к граничной частоте
fa == Ша/2я 1/2лТД.
Показатель х=та/та зависит от напряженности электрическо-
го поля в базе БТ. У бездрейфового БТ х = 0,21, у дрейфового
х = 0,4 ... 0,9.
В рабочем диапазоне а>та = хсота, т. е.
/Cfd=fa/x. (12.2)
При этом экспоненту ехр (—/шта) можно заменить двумя пер-
выми членами ее разложения в ряд ехр(—/шта)=ехр(—/шхта)«
= 1/(1+/шта) и интерпретировать нормированный комплексный ко-
эффициент передачи а(1) = а/а0 в виде двузвенного фильтра
а(|) = [(1+/wtJ (1-|-/a>Td)]_| . (12.3)
Диаграммы Боде для модуля aP) = moda(1) и фазы <р этого
выражения приведены на рис. 12.2,а,б.
Перемножив выражения в скобках знаменателя (12.3) и за-
менив та на хта, получим
a*1’= a/a0 = [1 — х (шТд)1+ /ш (1 + х) то]-1 . (12.4)
Рис. 12.2. Диаграмма Боде для биполярного транзистора:
a—амплитудная; б — фазовая
472
Приняв во внимание, что условия (12.2) и гарантируют
х(шта)«1, приведем (12.4) к выражению для однозвенного
фильтра:
а(|) == а/а0 — 1/14-/штт, (12.5)
где тт= (1 +х)то=та+та, т. е.
Л = а>т/2л«^/(1+х). . (12.6)
Разумеется, интерпретация а(,) в виде однозвенного фильтра
справедлива лишь тогда, когда условие (12.2) выполняется.
Пример. Пусть z = 0,2, f = O,4fa. Найти погрешность в опреде-
лении модуля и фазы а(|) по формуле (12.5) для однозвенного
фильтра.
Решение. Из (12.5) имеем
«(!)„ „ТУ1 °_________!------
“• У1+(///т)’
<р =—arctg (///,).
Учтя (12.6), при f = 0,4fa=0,4, /т(14-0,2), fasO,48fT получим
«(>= .^2=-= 0,90152; ®- —arctg0,48----------25,64*.
Vl 4-0,48* > v
По более точной формуле (12.1)
а<*> - -- 1 - 0,92848;
У14-(0,4)«
Ф = —arctg(f/fa)—arctg (xf/fa) = —arctg 0,4—arctg 0,08= —26,4°.
Таким образом, погрешности определения модуля и фазы не-
велики (лежат в пределах 3%).
БТ в схеме с общей базой (ОБ). Исходная цепь для состав-
ления уравнений Кирхгофа изображена на рис. 12.1,е. Источник
тока пересчитан в этой схеме в источник ЭДС с тем
же внутренним сопротивлением ZK.
Составим уравнения Кирхгофа для комплексных амплитуд
токов:
«’ = ^i(Zr4-Z34-Z6)— j<2Z6; (12.7)
cu9f|ZK = —5f(Ze4-5f2 (Ze 4-Zk 4-Zn). (12.8)
Перенесем член aSf ^ZK в правую часть равенства:
0 = —У1 (aZ«4-Z6) 4- (Ze 4-ZK4- ZB) (12.9)
и решим (12.7) и (12.8) совместно. Имеем
IS -z6 I
у 10 "1“ 4” 1 Aj . (12 10)
' 1 A ' "»
A A
I 4- + Zg <£ |
y = |-(Z64-gZB) o| _ A, ’ 2 A A ’ (12.11)
473
где
д = + Z, + Zo — ZB
— (a2K + Z6) z6+z„+za
(12.12)
— определитель системы уравнений (12.7) и (12.9).
Коэффициент передачи тока схемы с ОБ. Из (12.10) и (12.11)
нетрудно получить выражение для коэффициента передачи схемы
с ОБ по току:
7я _ 1 4~ (Zg/t* Z„)
.7Y ' ~Ь" (^с/^к) + (2в/^и)
(12.13)
Обсуждение формулы (12.13). 1. Рассмотрим условие, при ко-
тором в выражении (12.13) можно ие учитывать влияние сопро-
тивления базы. Очевидно, что при этом должно выполняться не-
равенство тос!(/б/2к) С 1.
Положив 2б = г'б, ZK=l/(/coCK), перепишем это неравенство в ви-
де Шг'вСк«1, т. е. где
fe= 1/2лг'бСк. (12.14)
При этом (12.13) примет вид
Как будет видно из дальнейшего, условие реализуется
практически в полном диапазоне частот, при которых применя-
ются БТ.
2. На весьма низких частотах ZK~rK. Для этого должно вы-
полняться условие где
fK=l/2nrKCK. (12.15а)
При ZH=7?H будет справедливо выражение
поскольку выполнение условия f«CfK заведомо гарантирует спра-
ведливость неравенства f<^fT. Обычно 7?Н/Гк<^1, так что на весь-
ма низких частотах Х’1^а0.
3. На низких частотах справедливость JK’j — ao сохраняется и
при дальнейшем повышении частоты, когда условие ока-
жется нарушенным, но будет выполнено соотношение mod(ZH/
ZK)cl. Считая Zii = /?H, ZK=l/(/wCK), получаем ы/?пСк< 1, т. е.
fC/в, где
fH= 1|/2лтн= 1/2л/?„Ск. (12.17)
4. На средних частотах нижняя граница этого диапазона опре-
деляется неравенством При этом ZK= 1/(/(оСк). Считая ZH =
=7?к и подставляя в (12.14) выражение (12.5), справедливое при
получим
М, = ------—Д5-------------. (12.18)
1 — C1J* /?в Ср Ц- / (£)19
474
Если <й2/?„Скт<С1, то
(12.19)
где
/н= 1/(2л/?«Ск); Ск=1/(2лтн); (12.19а)
•УС i ~ ао/ (1 4-/<втэ)» (12.20)
Тэ==Тг + /?пСк — эффективная постоянная времени каскада, оцени-
вающая влияние сопротивления нагрузки /?н и емкости коллекто-
ра Ск иа частотные свойства БТ; ей соответствует эффективная
граничная частота
f» = 1/(2лтэ) = 1/[2лтт + 1?ВСк)].
Таким образом, диапазон средних частот определяется неравен-
ствами
ZK«f«min[fa, f6, /та (12.21)
где /б, /к, /т, /и определяются формулами (12.14), (12.15а), (12.6),
(12.19а).
Чтобы учесть влияние второго полюса, следует отказаться от
неравенства (12.19), что соответствует работе в диапазоне частот
/K</<min[/a, /б]. (12.22)
При этом передаточная функция может быть представлена в виде
-------------. (12,23)
(1 4-/а>тт)(1 4-/W Яа сн)
Пример. Для каскада с /?я = 200 Ом на транзисторе с (т=500 МГц, Ся=
“2 пФ, rK=l МОм, г'о=25 Ом найти постоянные времени и соответствующие
нм граничные частоты и определить диапазоны частот, в которых справедливы
выражения (12.20) и (12.23).
Решение. Имеем
/и =
т«=г«С,= 10’-2-10-<’=2 мкс;
1 1000
------— = —-— « 80 кГц;
2плн Сж 2я
т.=/?.Ск=200-2 10-1’=0,4 нс;
/н = -----= 398 МГц;
2яти
-----=0,318 нс;
2я/т
1________1000
э 2птв 2л-0,718
= 222 МГц;
гв = г'вСи=0,05 нс; fo = ~Z----=3184 МГц.
2лтб
475
Считая х=-0,44, найдем
та=Тт/(1+х)=0,318/1,44 = 0,221 нс;
fe=fT(l+x) =500-1,44 = 720 МГц;
/d = fafx=l,64 ГГц,
Выражение (12.20) справедливо при выполнении неравенств (1221)
80 кГц</< УМГ=446 МГц,
т. е. в диапазоне частот 0,5... 100 МГц. Для справедливости двухполюсной
функции (12.23) необходимо выполнение условий (12.22), т. е.
80 KTn<f<min[720 МГц; 3,1 ГГц],
что равносильно диапазону /=0,5... 500 МГц.
Входное сопротивление цепи с ОБ. Из (12.10) для ZBX =
= (й”—hZr)fh нетрудно получить
Z„ =---------——-Zr,
zB + ги+zH
т. е.
ZBI=Z, + ZB[1----г, ] (12.24)
L 1 + ZB/ZK + Za/ZK J
Учтя (12.13), получим
ZBx=Za+Ze(l—Xt). (12.25)
Обсуждение формулы (12.25). 1. На весьма низких частотах
в диапазоне /<С/В справедливо Xj — oq, так что при Za=ra = <pT//a
Zbx = /?bx=га+Гб/(Ро+1), (12.26)
где Ро=ао/(1—ао); Ро+1 = 1/(1—ао)~Ро-
Пример. Пусть /э=3 мА, г'б = 200 Ом, 0о=1ОО. Имеем гэ =
= <Рт//а = 9 Ом, /?вх = 9 + 2=11 Ом.
2. В диапазоне средних частот, определяемом условиями
(12.21), справедлива формула (12.20), так что
1 — X, = I1 — U + / <от<х/( 1 — а,)] ~ 1 + / соРр-с,
' 1 + / “Та ~ ₽а
Таким образом, на средних частотах
Zbx = гэ+г'о/Ро + /<отэг,б. (12.27)
Формула (12.27) соответствует модели (рис. 12.1,г) входной
цепи, содержащей индуктивность
7- = таг,6 (12.28)
с добротностью
0. =---------= ----------------- (12.29)
Гэ+Гб/Ро /э4"Г(/Рв
476
Пример. Прн числовых данных, уже использованных в предыдущих вычис-
лениях, найти L, г, Q цепи с ОБ. Принять /,=3 мА, ро —100, а рабочую час.
тоту ) = 50 МГц.
Решение. Имеем
г.= <f,H, = 25/3=8,3 Ом;
г.+л'в/Ро=8,3+0,25=8,55 Ом.
При rs = 0,718 нс, г'в=25 Ом индуктивность и добротность составят
£=0,718-10-’-25=0,018 мкГн.
= 0,66.
Q= *°125
222-8,55
Крутизна. Определим комплексную крутизну цепи (см. рис.
12,1,е) выражением
g = _Л_ = Л = #/
$ -7i(ZBI + ZP) ZBX + 2r
Используя (12.25), получаем
g = ?a_+_2r+_Zg । 1—*
ЛГ, б]
(12.30)
(12.31)
Обсуждение формулы (12.31). 1. Низкие и весьма низкие час-
тоты соответствуют диапазну так что
X1 « ЙО.
Считая ZT=Rr, нз (12.31) найдем
§ = S, =-----------?— -------. (12.32)
го + Яг + ( Гр /Pt)
2. Средние частоты. При выполнении справедливо выражение (12.20), подставив 2а = га, — Zr = ^r> получим неравенства (12.21) которое в (12.31) при
S= 1 Л» + Яг + 'б — —!+/“*• L 1
или
$ — Sa/ ( 1 + /<0Тд) , где So определяется выражением (12.32), а (12.33)
ге I (12.34)
га + Яг + Гд/Ро 2n(s Назовем
Г - ГэЧ-Яг4-/'б /₽о IS /э гб (12.38)
477
граничной частотой по крутизне, тз—постоянной времени кру-
тизны.
Как видно из (12.35), граничная частота fB подчиняется нера-
венству и зависит от сопротивления генератора RT и
тока /в, определяющего величину та.
Усиление по напряжению. Определим коэффициент усиления
по напряжению выражением
В диапазоне низких и средних частот при Zn = Ru имеем
Пример. При параметрах БТ, использованных в двух предыдущих приме-
рах, найти комплексную передаточную функцию усиления по напряжению при
Яг—10 Ом.
Решение. При та+ (г'в/Ро) =8,55 Ом имеем
30= 1/(8,55+10) =54 мА/В;
Кро=ЗвЯя=54*О,2= 10,81
fs=( 18,55/25) 222—165 МГц.
Таким образом,
- 10'8
и 1+/(//165-10‘)
Выходное сопротивление и обратная передача сигнала в схеме
с ОБ, Определение этих параметров связано с анализом обобщен-
ной схемы в случае, когда источник малого синусоидального на-
пряжения с амплитудой й” перенесен в выходную цепь, а внутрен-
нее сопротивление этого источника Zr включено во входную цепь
(см. рис. 12.1,д). Такой прием позволяет следующим образом
определить выходное комплексное сопротивление схемы: ZBb,x =
=^/Л.
Аналогично определяется выходная проводимость
у=^2/^ = 1/гВЫЛ.
Параметры обратной передачи найдем с помощью следующих
формул:
при Zr=0 (обратная крутизна);
при Zr=oo (коэффициент обратной передачи напря-
жения).
Составим уравнения Кирхгофа для цепи, изображенной на
рис. 12.1, д:
0 = Д’ i (Zi +Zj-f- Ze) +^ 2Zj;
& —3\ (Ze + aZK) +/72(Zg+Zk),
478
(12.36)
откуда
10 Z6 I
j1 = -1.у_гл+г«к; (12.37) А
1 2Г Я- Z3 4" ^б 0 1
J2» । ~(Zfi 4 ^к> ; (12.38)
A_IZr+Z!, + Z0 Zo (12.39)
|—(Zg+aZJ Z0 + ZK
Для вычисления выходного сопротивления ZBux=S’/5f2 исноль-
зуем выражение (12.38):
г,ых^(2„ + 2б)Г1--- 28 1. (12.40) L 4- Zf J
Параметры обратной передачи и Йи можно найти, устре-
мив Zr к предельным значениям (0 или со). Имеем
у 1 1 м
* (Z. + Ze)(Zi+Ze)-Ze(aZ„ + Ze)
« ——Д—- ; (12.41)
2ц[1 — а + Z9/Z6)
Й™ У, Ъ ~ 1+ZK/Ze (12.42)
Обсуждение формул (12.40) — (12.42). 1. Низкие частоты.
Считая ZK = rKS>mod 7б = Тб, получаем
£ 'н t 1 4” 4" гв) у Ро (12.43 (12.44)
rR U + г8 Ро/Гб) н = гб
(12.45)
1 + >а
Из выражения (12.43) тока (#г=оо) следует, что при работе от генератора
^вых —Тк.
2. Средние частоты. В диапазоне, определяемом неравенства-
ми (12.21), выражения (12.40) — (12.42) можно представить так:
7 — гб + 0//“ Ск) /1олс\
1+<С/(т.+Яг) ’ (КЛ6)
У1, = / ш С„ ----'+/<DTr---, (12.47)
" 1 + /штр(р|)+ 1) v
479
где
; а,=-------(12.48)
[-аУ И-г8/'б
Й\2= j($r'gCkJ (1 + /Ъг'бСк). (12.49)
Из выражения (12.46) видно, что, поскольку /С/б,
+ (12.50)
^12 = /ь)ГЛб^к. (12.51)
Таким образом, выходное сопротивление цепи с ОБ на сред-
них частотах носит емкостный характер. Выходная емкость
СВых = Ск максимальна при Rr-^ao. Считая, что Rr-+co, можно
изобразить эквивалентную схему выходной цепи (рис. 12.1,е)
для низких и средних частот. Более полная модель выходной це-
пи (рис. 12.1,s) для частот, близких к /г, содержит индуктивность
вывода LB, активное сопротивление
I 3" гб/{г9 + Rv)
(12.52)
и емкость
Свых — Ск [ 1 + г'е/(гэ+Rr) ] • (12.53)
Цепи обратной передачи сигнала при Rr->-oo соответствуют
выражение (12.51) и эквивалентная цепь на рнс. 12.1,ж. На фор-
муле (12.51) базируется метод экспериментального определения
произведения г'бСк, при котором сигнал подается в выходную
цепь каскада с ОБ, а измеряется в эмпттерной цепи, включенной
в режиме холостого хода. При этом рабочая частота f выбирается
из условия (12.19). Включая последовательно с базовым выво-
дом резистор R1, можно двумя замерами (прн включенном и за-
короченном резисторе) обеспечить определение г'ъ и Ск.
Характерные частоты БТ. Чтобы систематизировать введенные
выше характерные частоты, на рис. 12.3 приведена диаграмма, по-
казывающая диапазоны использования БТ. Эта диаграмма основы-
вается на приведенном выше анализе цепи с ОБ, однако ее можно
использовать в двух других основных включениях БТ. С этой целью
на диаграмму нанесены характерные частоты fp=fT/(Ро+1) и fa.
Частоты fs для включений с ОБ и ОЭ имеют различные числовые
значения (как это будет показано ниже). Пояснение понятия о
максимальной частоте генерации нанесенной па диаграмму
рис. 12.3, будет дано ниже.
Применение БТ с ОБ в ВЧ диапазоне. Под ВЧ диапазоном
использования БТ мы в соответствии с рнс. 12.3 будем понимать
частотную область, в которой рабочая частота f соизмерима с
характерными частотами fs, f-,, fa. При использовании БТ в СВЧ
диапазоне необходимо учитывать индуктивность выводов БТ и
монтажа и паразитную емкость соединений.
480
Рис. 12.3. Характерные частоты биполярного транзистора
Схемы замещения каскадов, учитывающие все перечисленные
выше факторы, отличаются большой сложностью, поэтому для
различных участков частотного диапазона эти схемы упрощают.
В качестве примера па рис. 12.4,а показана схема замещения для
включения с ОБ в СВЧ диапазоне колебаний. Номиналы элемен-
тов этой цепи определяют экспериментально с помощью измери-
телей полных сопротивлений.
Для согласования полных сопротивлений в СВЧ каскадах
применяют добавочные реактивные элементы (рис. 12.4,6). При
f<l ГГц нх реализуют в виде элементов с сосредоточенными
постоянными (напыленных индуктивностей и емкостей). При
^1 ГГц используют распределенные структуры в виде микропо-
лосковых линий. В СВЧ ИС чаще всего применяются несиммет-
ричные микрополосковые линии (рис. 12.4,в), состоящие из ди-
электрической подложки / с большим и дозированным значением
диэлектрической проницаемости е. Нижняя поверхность подлож-
ки покрывается слоем металлизации 2. На верхнюю поверхность
подложки наносится проводник 3 (обычно медь).
481
Геометрические размеры (на рис. 12.4,в у, h, £, d, W) микро-
полоскового элемента определяются технологией его изготовле-
ния и топологическим расчетом СВЧ ИС.
12.2. ПРОСТЫЕ КАСКАДЫ
Анализ биполярного транзистора в схеме с общим эмиттером
в радиочастотном диапазоне. Рассмотрим включение высокочас-
тотной модели БТ (см. рис. 12.1,а) в схему с ОЭ (рнс. 12.5,а).
Составим для цепи на рис. 12.5,а уравнения Кирхгофа:
S=if \ (Zr+Ze+Zs) -T-S^aZg; 1 (12 54]
0=^i (—aZK4-Ze) a]ZK( 1—о) +Z3-(-Zn]. f
Эти уравнения решим аналогично тому, как это уже делалось
в § 12.1. Имеем
I» Z, I
10 (1 — a) 4- ZB -f- ZB |,
1 Д
IZP + Zj + Zg 81
у I — cc Z8 0 |,
Zr4-Ze4-Z3 Z3
A = . .
aZK4-Z3 Z B(1—a)4-Z34-ZB
Коэффициент усиления цепи с ОЭ составит
X, = =.-----a-K~Zi>----. (12.55)
31 ZH(1—a)4-Ze4-ZB
Считая |Z3|«|ZK(1—a) |, будем иметь
Xt---------—--------. (12.56)
1 — a 4~ (ZB/Zg)
482
в) е) *)
Рис. 12.5. Биполярный транзистор в схеме с общим эмиттером в радиочастот-
вом диапазоне
Обсуждение формулы (12.56). 1. Короткозамкнутая нагрузка.
Считая Zn = 0, найдем
_ Ро____________ г Ро_______
‘ 1 + /UTS l + /(f//s)’
где
td=tt (1 +Ро);
/р =/т/( 1 + Ро) -
2. Весьма низкие частоты. При /<С/к и
_____________Ро______
'= 1 + [Лв(1 + PoJ/'-k]
3. Низкие частоты. В диапазоне
(12.57)
(12.58)
(12.59)
(12.60)
Гж</<(/э/Ро) (12.61)
прн ZH = flB, во»1, Z, =—!— будем иметь
I шСв
Л'т = Ро/(1+/<отэро). (12.62)
4. Средние частоты. При оггаРоЗ>1, т. е. в диапазоне частот
<min [fa, fB, //ТИ, (12.63)
Ре
483
модуль modJif/ составит
При Ra=0
что можно использовать для экспериментального
Л-
Входное сопротивление. Имеем
Z — *
^йт —
(12.64)
(12.65)
определения
(12.66)
q 2к — Z8
ZrO — <*) + ?э H"
(12.67)
(12.68)
частоты. При
Считая
modZ,,<;mod[ZK(l—а)],
получаем
Znx = 26 + 20(l+J4fj).
Обсуждение формулы (12.68). 1. Весьма низкие
f<CfK, Z6 = ra и 2э = гэ = фт//э, используя (12.60), будем иметь
Z„ = *вх « 'о +-------—------• (12-69)
1 + (1+Р0)ЛнДн
Входное сопротивление схемы с ОЭ значительно больше, чем
схемы с ОБ. Оно больше, чем прямое сопротивление перехода
эмиттер-база, за счет усилительных свойств выходной цепи.
2. Низкие частоты. С повышением частоты модуль входного
сопротивления схемы с ОЭ за счет уменьшения величины
падает. Используя выражение (12.61), будем иметь
ZBx ’ г'б + гв[ 1 + Ро/ ( 1 +/®РоТэ) ] ,
что соответствует эквивалентной цепи на рис. 12.5,6.
из рисунка, полное входное сопротивление схемы ZBX
костный характер и падает с повышением частоты.
3. Средние частоты. В диапазоне (12.63) при Zt = r'f,, Za = ra о
учетом (12.64) найдем
(12.70)
Как видно
носит ем-
(12-71)
х 6 / “ (т8/гэ)
Выражению (12.71) соответствует цепь на рис. 12.5,6 при от-
сутствующем резисторе рс/а-
Крутизна. Определим, как п выше, комплексную крутизну
S=5'2/<g’=^J/(ZBX + Zr). (12.72)
Для включения с ОЭ имеем
§ j_________!________
Ze + (ZB + Zr)/(l-^{)
(12.73)
484
Обсуждение формулы (12.73). 1. Весьма низкие частоты. При
имеем
S = S0 =----------Ц------. (12.74>
Тц + + '6)/₽0
Сравнив (12.74) с (12.32), нетрудно видеть, что в цепи с ОЭ
крутизна значительно больше. Разница в крутизне между вклю-
чениями с ОБ и ОЭ проявляется тем сильнее, чем больше /?г.
2. Низкие частоты. В диапазоне (12.61) справедливо выраже-
ние (12.62). Положив Zr = Rr, = Ze, = r'6, найдем
£ = SJ (1 + jo>ts) .
Здесь So определяется формулой (12.74), а
гв 4- 1
т5 = тэ----------------------------.
б> + ( '-6J-/?r)/₽o 2nfs
Граничная частота ОЭ по крутизне
. ( гэ + ( гв "Р Лг)/Ро
I s = I я------;-------
rc + Rr
зависит от /?г и максимальна при /?г = 0:
fs(Rr = O) = f, Гз-+А^.-.
(12.75)
(12.76)
(12.77)
(12.78)
Если /?г->оо, то fs=M₽o=/₽-
Усиление по напряжению определяется известным выражением
= На весьма низких частотах при f <^fs
'У/' __ 'ЧР о п
Л и — Ли —
Выходное сопротивление и обратная передача схемы с ОЭ.
Исходная схема для сопротивления уравнений Кирхгофа изо-
бражена на рис. 12.5,е. Имеем
0=.7i (Zr + ZeH-Zn) +^2^3; 1 (12 79)
&(ZQ—aZK) (ZK—Z-,—aZK), j
откуда
1° z, I )
|y ZK(l-g) + ZBl . |
Л ' (12.80)
I Zp ~|- -|- Zq 0 1
.v I Z8 — a ZK % I
J2-------------- ,
где
д___\Zr + Zo + Zo Zo
| Zj—aZK ZK (I- a) +z3
485
Имеем
Z-ых = — = ZK (1 - а) + Za + *
/2 Zr + Zc+Ze
«ZH(l-a) + a— У» .
Zr Zg -f- Z8
Положив
i = Z3f (Z3 + Zs + Zr),
из (12.SI) найдем
ZB»y/ZK = 1—d*v,
где a*,, = a(l—j).
При Z3 = r3, Zr = Rr, Zf> = r6 имеем
• • a
a» =---------------
1 + r»/(r6 + Re)
Ha частотах f<^fa
Z-^- = 1 -a* = 1---------.
Z'< 1 + <э/(<+Яг)
X12.81)
(12.82)
(12.83)
(12.84)
(12.85)
Эквивалентная схема выходной цепи изображена на рис.
12.5,г. Ее элементы зависят от коэффициента
1//И* _1_П 1 • 1 — “в + Тэ/^б +Дг) „
1/(Р v+ *) — '—a v~;---------------------• (12.86)
1 + ri/(rg + Rr)
Очевидно, при /?г = о° справедливо a*v = ao, P*v = ₽o- С умень-
шением Rr величины а*у и p*v уменьшаются. При Rr=0
a'v = av, P*v = Pv>
где ац и ру определяются полученными ранее выражениями
(12.48).
Постоянная времени выходной цепи тт(₽\+1) на средних
частотах соответствует граничной частоте /т(1—a*v), примерно
равной fs для ОЭ прн Ra — 0.
Обратная передача сигнала. Из (12.79) найдем
(2р 4~ 2б 4~ Z3) [ZK (1 Ct) 4- Zg] -f- Zg (aZ„ Zg)
Пренебрегая \Z3\ по сравнению c |ZK(1—a) | и проведя преобра-
зования, для У12 = \ будем иметь
® 1ZP=O
Ylt =------!----------------------------------------. (12.88)
2к 14-Тб/ГэР. 1 + /OJTT [(!/₽„) + (тэ/г;)]-’
486
Построенная в соответствии с этим выражением цепь (рис.
12.5,д) для вычисления тока — (знак минус определяет на-
правление тока, см. рис. 12.5,s,d) отвечает формуле
'+^0'° (12.89)
V12 Ск W С„
Пример. Оценка предельных усилительных своиств транзисто-
ра по критерию максимальной частоты генерации. Для оценки
транзистора применяется еще один критерий — максимальная
частота генерации. Этот параметр соответствует топ максималь-
ной частоте, при которой наступает срыв колебаний в усилителе,
охваченном положительной ОС. При этом считается, что внутрен-
няя ОС в усилителе отсутствует (каскад нейтрализован), внешняя
ОС чисто реактивная п обеспечивает требуемое фазирование и
полное согласование сопротивлений. Коэффициент усиления кас-
када для ОС по мощности Кг, полученный при таких предполо-
жениях, зависит только от параметров транзистора.
Для получения Кг используем формулы (12.64), (12.75) в
предположении O/s, При этом
ЛГр=|^/| = (12.90)
В выражении (12.90) следует положить J?h=tt/Ck (из условий
согласования на высоких частотах, см. рис. 12.5,а), при этом
т, = т,+ЯвСн=2тт, <12'91)
В соответствии с (12.74), (12.77), (12.91) при J?r=O макси-
мальное значение Sofs составит
г(4\,,б . <««>
откуда
? а
Р max — ~’ т— •
8л р (1 + х) гб
При #Р=1, f = fmax имеем
(12.93)
(12.94)
(12.95)
720 МГц, х=0,41, тв = 25 Ом, С„=2 пФ,
720-10е
25-1,44-25-2-10-‘2 = 632 МГ“’
т. е.
fmax^VfJe-
Пример. Подставив в 112.94) f =
получим
487
Максимальная частота генерации fmax нанесена иа шкалу
характерных частот БТ (см. рис. 12.3).
Анализ биполярного транзистора в схеме с общим коллекто-
ром. Формулы для включения транзистора с общим коллек-
тором (ОК) могут быть получены распространением на этот
случай результатов анализа схем с ОБ и ОЭ. В частности, за-
менив в числителе выражения (12.55) Z9 на Z8+ZH, получим для
Xi при включении с ОК
jp _ а^К Z3 а — (Zn/ZK)
ZK (1 — а) Д- Za ZB I — a -f- (Z„/ZK)
Произведя такую же замену в (12.68), будем иметь
= Zo 4- (Z34- Zu) (1 4-JSfj),
(12.96)
(12.97)
откуда видно, что входное сопротивление каскада с ОК растет с
увеличением сопротивления нагрузки и может быть сделано до-
вольно большим.
Частный случай. Низкие и средние частоты. При
л,«/« min [fa, fe,
считэя Z$ = r б» 2э = Гэ» Ztt = /?н> тэ=Тт"Ь^?нСк, наидем
------•
1 + / “Тэ р8
(12.98)
Zbx — г'б 4-г84-7?и4- (гэ + 7?пРо)/[ 1 +/сотэРо] > (12.99)
что соответствует модели на рнс. 12.5,е.
Для нахождения ZBMI каскада с ОК рассмотрим рис. 12.1,в
для входной цепи с ОБ. Из выражения (12.24), считая ZH = 0 и
заменив Ze на Ze+Zr, получим
Z„,-Z. + (Z. + Z,)[l--,“^g±g//-»]. (12.100
Из рис. 12.1,а упомянутой выше заменой можно получить мо-
дель выходной цепи ОК (рнс. 12.5,ж), нз которой видно, что вы-
ходное сопротивление каскада с ОК мало п имеет индуктивный
характер; наименьшее значение 2ПЫХ соответствует Zr = /?r = 0; с
увеличением /?,. выходное сопротивление каскада с ОК увеличи-
вается.
12.3. КАСКАДЫ НА СОСТАВНЫХ
ТРАНЗИСТОРАХ В РАДИОТЕХНИЧЕСКИХ
СХЕМАХ И СУБСИСТЕМАХ
Основным недостатком простых каскадов является существен-
ная внутренняя обратная связь (прохождение сигнала с выхода
на вход усилится). Борьба с этим явлением обусловлена необхо-
димостью обеспечить устойчивость усилительных каскадов; паи-
488
более радикальным средством уменьшения внутренней ОС явля-
ется применение составных БТ1. Использование составных БТ
также позволяет улучшить свойства радиочастотных ИС.
Каскодное включение является наиболее распространенным
вариантом применения составных БТ. На рис. 12.6,а показана
конфигурация каскада вместе с нагрузкой — колебательным ЕС-
контуром и двумя источниками питания (£i и Е?) с соответствую-
щими фильтрами (R1C1, R2C2). Емкости конденсаторов С1 н С2
выбираются такими, чтобы на рабочей частоте f обеспечить эф-
фективное заземление сигнала. Поэтому на частоте f цепь на
рис. 12.6,а является двухкаскадным усилителем; первый каскад
на транзисторе VT1 включен по схеме с ОЭ, второй каскад (тран-
зистор VT2) — по схеме с ОБ. ___
На частоте, близкой к резонансной (а>0= 1/ К ЕС) контур ЕС
можно заменить активной нагрузкой RH, учитывающей суммар-
ные потери, вносимые в контур выходным сопротивлением тран-
зистора и потребителем сигнала, подключенным к контуру (рис.
12.6,6).
Для коллекторной цепи VT1 эмиттерный вход VT2 в диапазо-
не низких и средних частот практически представляет собой ко-
роткое замыкание. Поэтому входная емкость тт/г;, каскода на
рис. 12.6 меньше соответствующей величины тв/гэ каскада с ОЭ.
Крутизна S, входящая в цепь на рис. 12.6,6, соответствует ко-
роткому замыканию выхода каскада с ОЭ, в этом случае fs мак-
симальна и равна
/в=/т[тэ + (г'о + Rr)/₽о] / (т'о + Rr), (12.101)
т. е. больше, чем fs в схеме с ОЭ [см. формулу (12.77)].
В то же время для каскада на транзисторе VT2 выходная
цепь VT1 практически является холостым ходом, т. е. соответ-
Рис. 12.6. Каскодное
включение биполярного
транзистора в радиочас-
тотном диапазоне
-9
1 Альтернативой составным БТ служат малонадежные цепи нейтрализации
внутренней ОС, требующие индивидуальной подстройки; в современной МЭА
нейтрализация практически не используется.
489
ствует f?r = oo. При этом ток коллектора VT2 можно считать
равным току коллектора VT1, выходная емкость VT2, как видно
из (12.50), не превышает Ск (рис. 12.6,6).
Цепь обратной передачи сигнала в каскоде (рис. 12.6,в) яв-
ляется двузвенным фильтром. Правое звено г'еСк соответствует
передаче сигнала каскадом с ОБ при холостом ходе на его входе.
Левое звено иа рис. 12.6,в соответствует передаче сигнала цепью
ОЭ при малых значениях Rr- Таким образом, составной транзис-
тор ослабляет обратную передачу в соответствии с коэффициен-
тами передачи двух фильтров, изображенных на рнс. 12.6,в
(практически в 50... 100 раз по сравнению с простыми каска-
дами).
Каскод как многоцелевая радиочастотная ИС. Распространен-
ный схемотехнический вариант каскодной ИС радиочастотного
диапазона изображен на рис. 12.7,а. Гибридные ИС, построенные
по такой конфигурации — элементная основа трактов радиопри-
емников в диапазоне 0,5... 800 МГц (рис. 12.7,6). На рис. 12.7,а
показано включение широкополосной ИС в схему резонансного
усилителя (колебательный контур и входной транзистор являют-
ся навесными). Такие же ИС могут быть использованы в схемах
смесителя (рис. 12.7,а) и кварцованного гетеродина (рис. 12.7,г).
Высокочастотные субсистемы. На основе структуры, подобной
рис. 12.7,а, могут быть построены сложные аналоговые суб-
системы (рис. 12.8) радиоприемных устройств, выполненных по
супергетеродинной схеме.
Рис. 12.7. Каскодное включение биполярного транзистора в многоцелевой радио-
частотной микросхеме:
а — электрическая цепь гибридной ИС; б — амплитудно-частотная характеристика; в —
включение в цепь смесителя; г—включение в цепь кварцованного автогенератора
490
Усилитель 8ысо- Усилитель промежуточной
кой частоты частоты усилитель
Спектр Детектор низкой
А У^стоты f до частот»
Спектр
частот
/с
От
антен-
ны
Гетеродин
Рнс. 12.8. Высокочасто!ная субсистема радиоприемного устройства
Сигнал
нч
Для простоты на рисунке показана субсистема с однократ-
ным преобразованием частоты. Значения частот Д (сигнал), fP
(гетеродин) и /и (промежуточная частота) связаны друг с дру-
гом выражением
fn = I m/с ± я/г I,
зависят от условий решаемой аппаратурной задачи и соответст-
вуют трем фильтрам (сигнала, промежуточной и низкой частот).
Усилители, показанные на рис. 12.8, выполнены на основе од-
нотипной многоцелевой ИС и не содержат элементов селекции
частот /с, /г, /п. Таким образом, па основе многоцелевого усилите-
ля можно построить множество различных вариантов приемни-
ков, в том числе супергетеродинных с многократным преобразо-
ванием частоты, приемников прямого усиления в др.
Полупроводниковые ИС, предназначенные для построения вы-
сокочастотных каскадов, часто выполняются в виде дифференци-
альных усилителей, дополненных каскодными схемами, включен-
ными на выходе. Такое включение позволяет добиться сочетания
хороших частотных свойств, присущих дифференциальной схеме,
с высоким входным сопротивлением каскодного включения и ма-
лой величиной внутренней ОС. Последнее обстоятельство упро-
щает настройку усилительных цепей и повышает их стабильность.
На рис. 12.9 приведена структура высокочастотного резонансно-
го усилителя. В основе конфигурации лежит активный прибор,
выполненный в виде полупроводниковой схемы и состоящий из
трех транзисторов (VT1—VT3) и
одного диода VD (обведены штри-
ховой линией).
В целом резонансный усили-
тель выполнен в виде микросбор-
ки. Входом усилителя является
база транзистора VT1. Этот тран-
зистор работает в активном режи-
ме за счет смещения, получаемого
от источника Е,, резистора R1 и
диода VD. Диод включен для
компенсации изменения напряже-
ния между базой и эмиттером
Рис. 12.9. Полупроводниковая высо-
кочастотная ИС в схеме резонанс-
ного усилителя
491
транзистора VT1 в температурном диапазоне. Конденсатор С1 яв-
ляется блокировочным. Транзисторы VTI и VT3 образуют каскод-
ную пару, на выход которой включен колебательный контур
L0Co. Делителем E2.R3 задается рабочая точка транзистора VT3.
Коллекторное питание осуществляется источником Е2. Цепочка
.R4C2 является фильтром. Транзистор VT2 использован для авто-
матической регулировки усиления (АРУ). Напряжение АРУ по-
дается на базу транзистора VT2 и изменяет ток, текущий через
него. При этом эмиттерный ток транзистора VT1 не изменяется.
Такой способ осуществления АРУ позволяет добиться постоянства
входного сопротивления схемы, тем самым ликвидируется воз-
можность расстройки высокочастотных цепей и поддерживается
неизменность полосы пропускания во всем диапазоне работы
АРУ.
КОНТРОЛЬНЫЕ ВОПРОСЫ И УПРАЖНЕНИЯ
1. Какие модели биполярного транзистора, пригодные для ра-
диочастотного диапазона, Вы знаете?
2. Каковы специфические параметры радиотехнических кас-
кадов на основе БТ? Как их вычислить и измерить?
3. Каковы характерные частоты и постоянные времени радио-
частотных каскадов на БТ?
4. Каковы методы уменьшения обратной передачи сигналя в
каскадах на БТ?
5. Как рассчитать параметры входной и выходной цепей при
включениях БТ в схемы с общим эмиттером, общей базой, общим
коллектором?
6. Каковы оценки усилительных свойств БТ в радиочастот-
ном диапазоне?
7. С какой целью применяются каскады с составными БТ?
8. Какие основные блоки радиопередающих устройств Вы
зиасте?
СПИСОК РЕКОМЕНДУЕМОЙ ЛИТЕРАТУРЫ
1. Степаненко И. П. Основы микроэлектроники.—М.: Сов. радио, 1980 —
424 с.
2. Ефимов И. Е., Горбунов Ю. И., Козырь И. Я. Микроэлектроника. Физиче-
ские и технологические основы, надежность. — М/ Высшая школа, 1986.—
464 с.
3. Ефимов И. Е., Горбунов Ю. И., Козырь И. Я. Микроэлектроника Проекти-
рование, виды микросхем, новые направления. — М.: Высшая школа, 1987.—
312 с.
4 Наумов Ю. Е., Аваев Н. А., Фролкии В. Т. Основы микроэлектроники. —
М.: Радио и связь, 1988.
5 Технология СБИС: В 2-х кн.: Пер. с англ./Под рсд. С. Зп.—М.: Мир,
1986. - 404 с.
6. Броудай И., Мерей Дж. Физические основы мпкротехнологии. — М.: Мир,
1985. — 494 с.
92
7. Таруи Я. Основы технологии СБИС. — М.: Радио и связь, 1985. — 479 с.
8. Преснухнн Л. Н., Воробьев Н. В., Шншкевич А. А. Расчет элементов циф-
ровых устройств.—М.: Высшая школа, 1982. — 384 с.
9. Шагурнн И. И. Транзисторно-транзисторные логические схемы. — М.: Сов.
радио, 1974.— 160 с.
10. Шагурнн И. И., Петросянц К. О. Проектирование цифровых микросхем на
элементах инжекционной логики. — М.: Радио и связь, 1984. — 232 с.
11. Быстродействующие матричные БИС и СБИС/Под ред. Б. И. Файзулаева
и И. И. Шагурина. — М.: Радио и связь, 1989. — 304 с.
12. Тнлл У., Лаксон Дж. Интегральные схемы; материалы, приборы, изготов-
ление.— М.: Мир, 1985. — 504 с.
13. Титце У., Шенк К. Полупроводниковая схемотехника. — М.г Мир, 1982.—
512 с.
14. Применение интегральных микросхем в электронной вычислительной техни-
ке: Справочник/Под ред. Б. И. Файзулаева и Б. В. Тарабрина. — М.: Радио
и связь, 1987. — 384 с.
15. Хвощ С. Т., Варлннский Н. И., Попов Е. А. Микропроцессоры н микро-ЭВМ
в системах автоматического управления. — Л.: Машиностроение, 1987.—
640 с.
16. Поспелов Д. А. Логические методы анализа и синтеза схем. — М.: Энергия,
1974.-368 с.
17. Микропроцессоры. В 3-х кн./Под ред. Л. Н. Преснухина.—М.: Высшая
школа, 1986.
18. Уокерли Д. Архитектура и программирование микро-ЭВМ; В 2-х кн. — М.:
Мир, 1984.
19. Соботка 3., Стары Я. Микропроцессорные системы. — М.: Энергоиздат,
1981. —496 с.
20. Будннскнй Я. Логические цепи в цифровой технике. — М.: Связь, 1977.—
392 с.
21. Караханян Э. Р. Динамические элементы ЭВМ со структурой МДП. — М.:
Сов. радио, 1979.-254 с.
22. Интегральные схемы на МДП-трапзнсторах: Пер. с англ./ПоД ред.
А. И. Кармазниского. — М.: Мир, 1975. — 527 с.
23. Букреев И. Н., Мансуров Б. М., Горячев В. И. Микроэлектронные схемы
цифровых устройств.— М.: Сов. радио, 1975. — 368 с.
24. Норенков Й. П., Маннчев В. Б. Системы автоматизированного проектирова-
ния электронной н вычислительной аппаратуры. — М.: Высшая школа,
1983.— 272 с.
25. Системы автоматизированного проектирования в радиоэлектронике; Спра-
вочник/Под ред. И. П. Норенкова. — М.: Радио и связь, 1986.— 368 с.
26. Баринов С. И. Синтез микропрограммных автоматов. — Л.: Энергия, 1979.—
232 с.
27 Кармазннскнй А. И. Синтез принципиальных схем цифровых элементов на
МДП-транзисторах. — М.: Радио н связь, 1983. — 256 с.
28. Фридман А., Менон П. Теория и проектирование переключательных схем.—
М.: Мир, 1978. — 580 с.
29. Автоматизация схемотехнического проектированпя/Под ред. В. Н. Ильина.—
М.: Радио и связь, 1987. — 368 с.
30. Баранов С. И., Скляров В. А. Цифровые устройства на программируемых
БИС с матричной структурой. — М.: Радио и связь, 1986. — 272 с.
31. Проектирование цифровых систем на комплектах микропрограммпруемых
БИС/Под ред. В Г. Колесникова.—М.: Радио и связь, 1984. — 240 с.
32. Полупроводниковые запоминающие устройства и их прнменепие/Под ред.
А. Ю. Гордонова. — М.: Радио и связь, 1981.— 343 с.
33. Валиев К- А., Орликовский А. А. Полупроводниковые интегральные схемы
памяти на биполярных транзисторах. — М.: Сов. радио, 1979. — 256 с.
34. Схемотехника БИС постоянных запоминающих устройств/О. А. Петросян,
И. Я- Козырь, Л. А. Колсдов, Ю. И. Щетнннн. — М.: Радио и связь, 1987.—
304 с.
493
35. Алексенко А. Г., Галицын А. А., Иванников А. Д. Проектирование электрон-
ной аппаратуры на микропроцессорах. — М.: Радио и связь, 1984. — 272 е.
36. Балашов Е. П., Григорьев В. Л., Петров Г. А. Микро- н мнни-ЭВМ.—Л.|
Энсргиатомиздат, 1984. — 376 с.
37. Хоуп Г. Проектирование цифровых вычислительных устройств на интегралу
них схемах. — М.: Мир, 1984. — 400 с.
38. Голдсуорт Б. Проектирование цифровых логических устройств. — М.: Ма-
шиностроение, 1985. — 288 с.
39. Киносита К., Асада К., Карану О. Логическое проектирование СБИС: Пер.
с япон. — М.: Мир, 1988. — 309 с.
40. Мурога С. Системное проектирование СБИС: В 2-х кн. — М.: Мнр, 1985.
41. Черняев В. Н. Технология производства интегральных микросхем и микро-
процессоров.— М.: Радио и связь, 1987. — 464 с.
42. Березин А. С., Мочалкнна О. Р. Технология и конструирование интеграль-
ных микросхем.—М: Радио и связь, 1983. — 232 с.
43. Калабеков Б. А., Мамзелев И. А. Цифровые устройства и микропроцессор-
ные системы. — М: Радио и связь, 1987. — 400 с.
44 Алексенко А. Г., Коломбет Е. А., Стародуб Г. И. Применение прецизионных
апалоюьых микросхем.— 2-е изд. — М.: Радио н связь, 1985. — 224 с.
45. Фолкенберрн. Применение операционных усилителей и линейных ИС: Пер.
с англ —М.: Мир, 1985. — 572 с.
46. Функциональные устройства иа микросхемах/В. 3. Нандеров, А. И, Голова-
нов. 3. Ф. Юсупов и др. — М.: Радио и связь, 1985.— 127 с.
47. Даннлии В. Н., Кушниренко А. И., Петров Г. В. Аналоговые полупровод-
никовые интегральные схемы СВЧ. — М.: Радио н связь, 1985.— 192 а.
48 Макромоделнрованне аналоговых интегральных микросхем/А. Г. Алексенко,
Б. И Зуев. В. Ф. Ламекнн, И. А., Романов. — М.: Радио и связь, 1983.
49. Херли М. Аналоговые интегральные схемы; Пер. с англ. — М.: Радио
связь, 1983. — 41G с.
50. Хоровиц П, Хилл У. Искусство схемотехники: В 2-х т.: Пер. с англ. — М.|
Мир. 1983.
51. Мнгулин И. Н., Чаповский М. 3. Интегральные микросхемы в радиоэлек-
тронных устройствах. — 2-е изд. — Киев: Техника, 1985. — 232 с.
52. Булычев А. Л., Галкин В. И., Прохоренко В. А. Аналоговые интегральные
схемы: Справочник. — Минск: Беларусь, 1985. — 285 с.
53. Угрюмое Е. П. Проектирование элементов и узлов ЭВМ. — М.: Высшая
школа 1987. — 318 с.
ОГЛАВЛЕНИЕ
Предисловие ............................................ 3
Введение.............................................................. 4
Глава 1. основы цифровой техники...........................И
1.1. Способы представления информации.................................12
1.2. Выполнение арифметических операции...............................18
1.3. Основы булевой алгебры...........................................23
1.4. Преобразования логических функций................................31
1.5. Структура и элементная база цифровых систем......................42
Контрольные вопросы и упражнения......................................51
Глава 2 базовые логические элементы.......................53
2.1. Основные параметры и характеристики логических элементов 53
494
2.2. Общая методика схемотехнического проектирования логических эле-
ментов ................................................................62
2.3. Элементы транзисторно-транзисторной логики (ТТЛ)..................74
2.4. Элементы эмиттсрной связанной логики (ЭСЛ)........................89
2.5. Элементы на комплементарных МДП-транзисторах (КМДПТЛ) . 106
2.6. Элементы на полевых транзисторах с барьером Шотки . . . . 117
Контрольные вопросы и упражнения.....................................125
Глава 3. функциональные узлы комбинационного типа 125
3.1. Методика проектирования комбинационных узлов.................126
3.2. Преобразователи кодов, шифраторы и дешифраторы . . . , 131
3.3. Мультиплексоры и демультиплексоры............................138
3.4. Одноразрядный сумматор.......................................145
3.5. Схемы сравнения (двоичные компараторы) 149
3.6. Программируемые логические матрицы (ПЛМ).....................151
Контрольные вопросы и упражнения..................................155
Глава 4. триггеры и динамические элементы .... 156
4.1. Структура и классификация статических триггеров..............157
4.2. Структурные варианты триггеров н методы их проектирования . 163
4.3. Асинхронные и синхронизируемые уровнем триггеры..............175
4.4. Триггеры, синхронизируемые фронтом...........................183
4.5. Двухфазные динамические элементы и триггеры..................190
4.6. Четырехфазиыс динамические элементы и триггеры...............200
Контрольные вопросы и упражнения..................................203
Глава 5. ЦИФРОВЫЕ ФУНКЦИОНАЛЬНЫЕ УЗЛЫ ПОСЛЕДОВА-
ТЕЛЬНОСТНОГО ТИПА.................................................204
5.1. Структура и методы проектирования............................204
5.2. Регистры.....................................................215
5.3. Счетчики.....................................................218
5.4. Генераторы кодов.............................................228
5.5. Функциональные узлы на динамических элементах................233
Контрольные вопросы и упражнения..................................237
Глава 6. микросхемы памяти........................................239
6.1. Классификация и основные параметры микросхем памяти 240
6.2. Структура микросхем памяти...................................243
6.3. Статические микросхемы ОЗУ 247
6.4. Дииамнческне микросхемы ОЗУ..................................257
6.5. Микросхемы ПЗУ н РПЗУ........................................261
Контрольные вопросы и упражнения..................................270
Глава 7. ФУНКЦИОНАЛЬНЫЕ блоки цпфорвых систем 271
7.1. Сумматоры ...................................................272
7.2. Арифметико-логические устройства.............................276
7.3. Умножители ... 279
7.4. Регистровые блоки............................................283
7.5. Последовательностные функциональные блоки....................286
7.6. Микропрограммные контроллеры ... 295
7.7. Реализация функциональных блоков в виде матричных БИС . 301
Контрольные вопросы и упражнения..................................306
Г л а в а 8. микропроцессоры и микропроцессорные систе-
мы 307
8.1. Общая структура и классификация микропроцессоров и микропроцес-
сорных систем ....................................................308
8.2. Однокристальные микропроцессоры..............................317
495
8.3. Интерфейсные устройства и организация ввода-вывода . . , . 326
8.4. Контроллеры прерываний и прямого доступа...................... 3^
8.5. Секционированные микропроцессоры с микропрограммным управлением 343
Контрольные вопросы и упражнения................................. 343
Глава 9. аналоговые процессы, функции и подсхемы 349
9.1. Концепции идеализации и макромоделировання структур 350
9 2. Основные и специальные аналоговые функции. Эталоны. Номенкла-
тура аналоговых микросхем..........................................352
9 3 Два принципа схемотехники аналоговых микросхем. Дифференциаль-
ные каскады........................................................358
9.4. Эталоны тока..................................................370
9.5. Подсхемы аналоговых микросхем.................................375
9.6. Простейший операционный усилитель.............................381
9.7. Стандартный операционный усилитель............................382
Контрольные вопросы и упражнения...................................384
Глава 10. интегральные операционные усилители и их
ПРИМЕНЕНИЕ...........................................................385
10.1. Два основных включения операционного усилителя.................385
10.2. Варианты применения операционного усилителя....................388
10.3. Пассивные ЯС-Цепн, нх представление асимптотическими диаграммами 388
10.4. .Активные /?С-фнльтры..........................................398
10 5. Преобразователи полного сопротивления.........................409
10.6. Автогенератор синусоидальных колебаний.........................410
10.7. Минимизация ошибок операционного усилителя.....................413
Контрольные вопросы и упражнения.....................................435
Глава И. ИНСТРУМЕНТАЛЬНЫЕ аналоговые н ЦИФРО-АНАЛО-
ГОВЫЕ МИКРОСХЕМЫ И ИХ ПРИМЕНЕНИЕ .... 436
11.1. Интегральные компараторы.......................................436
11.2. Схемотехника и параметры реальных микросхем компараторов 438
11.3. Импульсные цепи на основе микросхем компараторов .... 440
11.4. Цифро-аналоговые микросхемы. Простейший цифро-аналоговый пре-
образователь ........................................................443
11.5. Пассивные микросхемы резисторных матриц..................444
11.6. Цифро-аналоговые преобразователи с матрицами R—6R . 448
11.7. Простейший аналого-цифровой преобразователь..............450
11.8. Высокочастотный АЦП с двойным интегрированием .... 452
11.9. Алгоритмические методы сокращения времени преобразования АЦП 453
11.10. Параллельный АЦП..............................................453
11.11. Интегральные стабилизаторы. Простейший стабилизатор напряжения 455
11.12. Простейший стабилизатор тока..................................458
11.13 Типы стабилизаiоров тока.......................................460
11.14. Ключевой стабилизатор напряжение..............................461
11.15. Интегральные аналоговые перемиожнтели.........................462
11.16. Радиотехнические преобразования иа основе аналоговых перемно-
жителей .............................................................465
Контрольные вопросы и упражнения.....................................470
Глава 12. интегральные радиочастотные цепи и их ап-
паратурное ИСПОЛЬЗОВАНИЕ ........................................... 471
12.1. Инерционные свойства биполярных транзисторов в радиочастотном
диапазоне. Включение с общей базой............................471
12.2. Простые каскады................................................482
12.3. Каскады на составных транзисторах в радиотехнических схемах
и субсистемах..................................................... 488
Контрольные вопросы и упражнения.....................................492
496