Микропроцессорный комплект БИС серии К1815 для цифровой обработки сигналов - Белоус А.И., Подрубный О.В., Журба В.М.

1. Особенности построения систем ЦОС на СБИС
1.2. Алгоритмы ЦОС и методы их реализации
1.3. Общие вопросы построения элементной базы для ЦОС
2. Архитектура и алгоритмы работы БИС комплекта К1815
2.2. БИС микропроцессора для реализации БПФ К1815ВФ3
2.3. БИС ортогональной регистровой памяти К1815ИР1
2.4. БИС восьмивходового сумматора К1815ИМ1
2.5. БИС преобразователя входов К1815ПР1
2.6. БИС специализированного АЛУ К1815ИА1
2.7. БИС накапливающего сумматора К1815ВФ2
3.2. Схемотехника БИС на основе элементов ТТЛШ
3.3. Конструктивное оформление БИС комплекта К1815
4. Схемы включения и электрические характеристики БИС комплекта К1815
4.2. Методика оценки динамических параметров
4.3. Методика и схемы измерений статических параметров
4.4. Учёт особенностей электрических параметров ТТЛШ БИС при проектировании печатных плат
5. Применение БИС комплекта К1815 в устройствах ЦОС
5.4. Вопросы проектирования межсхемных соединений в устройствах ЦОС
Автор: Белоус А.И. Подрубный О.В. Журба В.М.
Теги: электротехника вычислительная техника микропроцессоры цифровая обработка сигналов обработка сигналов цифровая техника издательство радио и связь
ISBN: 5-256-00461-1
Год: 1992
Текст
                    
РАДИО И СВЯЗЬ •

СПРАВОЧНИК

А. И. БЕЛОУС
О. В. ПОДРУБНЫЙ
В. М. ЖУРБА


МИКРОПРОЦЕССОРНЫМ
КОМПЛЕКТ
БИС серии KI8I5
ДЛЯ ЦИФРОВОЙ
ОБРАБОТКИ
СИГНАЛОВ

СПРАВОЧНИК
А. И. БЕЛОУС
О. В. ПОДРУБНЫЙ
В. М. ЖУРБА
МИКРОПРОЦЕССОРНЫЙ
КОМПЛЕКТ
БИС серии К1815
ДЛЯ ЦИФРОВОЙ
ОБРАБОТКИ
СИГНАЛОВ
ПОД РЕДАКЦИЕЙ
А.И.СУХОПАРОВА
МОСКВА „РАДИО И СВЯЗЬ”
1992
ББК 32.97
Б43
УДК 621.385.832(03)
Рецензенты: доктор технических наук И. И. Шагурии,
кандидат технических наук Н. Н. Щелкунов
Редакция литературы по электронике
Белоус А. И. и др.
Б43 Микропроцессорный комплект БИС серии К1815
для цифровой обработки сигналов: Справочник/
А. И. Белоус, О. В. Подрубный, В. М. Журба; Под
ред. А. И. Сухопарова. — М.: Радио и связь,
1992. — 256 с.: ил.
ISBN 5-256-00461-1.
Приведены архитектура и функциональные схемы быстро-
действующего микропроцессорного комплекта, рассмотрены ал-
горитмы их работы, основные вопросы системотехники, схемо-
техники и конструктивного оформления БИС. Подробно опи-
саны схемы включения микросхем, методики измерения их
динамических и статических параметров. Рассмотрены вопро-
сы применения БИС микропроцессорного комплекта К1815.
Для инженерно-технических работников.
Б
2302030700-019
046(01) 92
30-92
ББК 32.97
ISBN 5-256-00461-1
© Белоус А. И., Подрубный О. В.,
Журба В. М., 1992
Предисловие
Современный этап развития вычислительной техники характери-
зуется разработкой микропроцессорных средств. Микропроцессоры
(МП) используются в качестве элементной базы для реализации уст-
ройств обработки данных. При этом каждая сфера применения МП
предъявляет свои специфические требования к их составу и струк-
туре. Особенно ярко эти требования выражены в области цифровой
обработки сигналов (ЦОС), методы и средства которой широко ис-
пользуются в настоящее время в самых различных отраслях народ-
ного хозяйства, науки и техники от радио- и гидролокации до бы-
товой аппаратуры.
Как правило, задачи ЦОС требуют выполнения больших объе-
мов вычислений над большими массивами данных в реальном мас-
штабе времени. При этом важность таких задач делает целесооб-
разной разработку специализированных устройств для их решения.
До недавних пор такие спецпроцессоры разрабатывались на микро-
электронной элементной базе общего назначения, в результате чего
эффективность их применения была низкой. Возрастание требований
к технико-экономическим характеристикам современных систем ЦОС,
расширение областей их применения и усиливающаяся тенденция
к параллельным (конвейерным) методам их организации привели
к необходимости создания быстродействующей элементной базы,
ориентированной на построение систем ЦОС с предельными для су-
ществующего уровня технологии значениями технических характери-
стик. В нашей стране одним из первых быстродействующих комп-
лексов БИС, предназначенных для построения систем ЦОС, наряду
с К1802, К1804 и др., явился микропроцессорный комплект К1815,
рассмотрению принципов организации и использования которого по-
священа настоящая книга.
Основная цель книги состоит в том, чтобы дать полное и систе-
матизированное изложение опыта, накопленного в ходе разработки
и применения комплекта К1815, принципов его организации и функ-
ционирования, показать широкие возможности использования БИС
комплекта К1815 па примере конкретных систем ЦОС, в том числе
систем, реализующих конвейерные методы обработки данных.
Предисловие, введение, гл. 1, § 2.1, 2.3—2.5 написаны О. В. Под-
рубным; § 2.2 написан А. И. Белоусом; § 2.6 — А. И. Белоусом со-
вместно с В. М. Журбой; гл. 3, 4 — А. И. Белоусом; гл. 5 — А. И. Бе-
лоусом совместно с В. М. Журбой.
1*
3
Введение
Использование методов цифровой обработки сигналов позволяет
относительно легко обеспечить высокую помехоустойчивость систем
обработки данных, необходимую точность и разрешающую способ-
ность, простое сопряжение подсистемы обработки сигналов с управ-
ляющей машиной, стабильность параметров тракта обработки дан-
ных и ряд других преимуществ. Поэтому за последние 20—25 лет
процессоры ЦОС в том или ином виде стали неотъемлемой состав-
ной частью вычислительных комплексов, предназначенных для науч-
ных исследований или решения задач управления.
Существующая в последние годы в цифровой вычислительной
технике тенденция к распараллеливанию вычислений связана с не-
прерывным ростом требований к производительности вычислитель-
ных средств. Среди методов обработки данных наиболее оптималь-
ными для микроэлектронной реализации считаются методы, извест-
ные под общим названием систолических. Эти методы ориентированы
на параллельно-конвейерное выполнение наиболее трудоемких вы-
числительных операций и позволяют эффективным образом реали-
зовать широкий класс вычислительных алгоритмов и задач путем
обеспечения предельной для данного уровня технологии производи-
тельности вычислительных средств и максимальной плотности упа-
ковки микросхемы. За рубежом в настоящее время разработаны
и выпускаются несколько типов микросхем, реализующих систоли-
ческий принцип обработки данных, однако они в основном являются
узкоспециализированными устройствами, что ограничивает возмож-
ности их использования.
К практическим аспектам разработки элементной базы для па-
раллельно-конвейерных систем ЦОС относится широкий круг вопро-
сов, включающих:
1.	Определение перечня базовых операций, реализация которых
целесообразна в виде СБИС.
2.	Разработку и выбор алгоритмов выполнения базовых опера-
ций и соответствующих структур процессорных элементов (ПЭ).
3.	Определение возможных структур систолических сетей, реа-
лизацию которых должна обеспечивать создаваемая элементная ба-
за и выбор соответствующих протоколов обмена данными между
ПЭ внутри структуры, между структурой и внешними устройствами.
4.	Выбор форматов представления данных при их вводе, выво-
де и обработке.
5.	Проработка вопросов точности представления данных, мас-
штабирования, нормализации данных с целью устранения возможных
переполнений при выполнении операций с фиксированной запятой.
При решении этих вопросов необходимо учитывать специфику
конкретной области применения создаваемой системы ЦОС. Основ-
ным критерием при выборе тех или иных решений является уровень
производительности, который достигается системой обработки либо
отдельным ее блоком, реализованным на основе заданной техноло-
гии. Этот показатель тесно связан с эффективностью использования
4
аппаратных ресурсов системы, т. е. соотношением суммарного вре-
мени, в течение которого узел или блок системы выполняет полез-
ную функцию обработки данных, к суммарному времени, в течение
которого этот узел или блок «простаивает», ожидая момента поступ-
ления входных данных или момента, когда можно будет выдать ре-
зультат операции в следующий блок обработки.
Производительность системы, ее габаритные размеры и потреб-
ляемая мощность тесно связаны с требуемой точностью вычислений,
которая определяется форматами используемых данных, диапазоном
частот входных сигналов, объемами обрабатываемой информации
и типами используемых'алгоритмов.
Рассмотрим с этих позиций некоторые, наиболее характерные
области применения методов ЦОС.
1.	Обработка звуковых сигналов, включая анализ, распознава-
ние и синтез речи, телекоммуникации, сжатие данных при их пере-
даче по каналам связи. В большинстве случаев удовлетворительные
результаты обеспечивает формат данных с фиксированной запятой
и длиной слова 16 бит. При повышенных требованиях к качеству
обработки возможен переход к 32-разрядному формату с плаваю-
щей запятой. Диапазон частот входных сигналов для задач обра-
ботки речи составляет 100 Гц — 4 кГц, поэтому частота дискретиза-
ции во многих случаях выбирается порядка 8 кГц. При обработке
и передаче звуковых сигналов вообще, в том числе музыки, верхняя
граница диапазона частот расширяется до 20—40 кГц. Частота дис-
кретизации достигает в таких случаях 112 кГц и более. Используе-
мые алгоритмы включают цифровую фильтрацию, спектральный ана-
лиз сигналов (вычисление дискретного (ДПФ) или быстрого (БПФ)
преобразований Фурье), корреляционный анализ, обратную свертку,
а также специальные алгоритмы типа линейного предсказания, дина-
мического программирования для задач распознавания и т. д. Если
реализуются блочные алгоритмы обработки данных, то размер бло-
ков составляет от 128 до 256 выборок. Требуемая производитель-
ность в задачах обработки звуковых сигналов может достигать
6-Ю5—6-106 умн./с, что предполагает разработку параллельных
структур на основе специальной элементной базы.
2.	Обработка изображений. Целями обработки изображений яв-
ляются улучшение изображений, содержащих шумы, сжатие инфор-
мации для передачи и хранения, распознавание образцов. Восстанов-
ление и улучшение изображений осуществляются фильтрацией с по-
мощью инверсной свертки. Поскольку размеры обрабатываемых дан-
ных в этом случае достаточно велики (типовые значения 256X256
отсчетов, 512X512 отсчетов), то для решения задач линейной филь-
трации изображений широко используются алгоритмы БПФ. При об-
работке изображений алгоритмы фильтрации, вычисления свертки
и БПФ являются двумерными. Важный класс задач, связанных
с восстановлением и улучшением изображений, возникает при ана-
лизе объектов различной природы методами проникающего излуче-
ния. Восстановление трехмерной структуры объекта по его проек-
циям осуществляется путем вычисления преобразований Фурье от
проекций, формирования набора сечений объекта и вычисления об-
ратного преобразования Фурье. Для улучшения качества таких
изображений применяются методы пространственно-частотной филь-
трации. Другой класс алгоритмов улучшения изображения образуют
точечные операции, в том числе преобразование контрастности, вы-
деление контуров, методы статистической обработки изображений.
Для сжатия информации при передаче и хранении изображений
5
используются различного рода преобразования. Наиболее эффектив-
ным в статистическом смысле является преобразование Карунена —
Лоэва, однако оно требует больших объемов вычислительных опера-
ций и не имеет быстрых алгоритмов выполнения. В отличне от пре-
образования Карунена — Лоэва ортогональные преобразования
типа преобразования Фурье, Адамара, Уолша допускают быструю
реализацию и обеспечивают достаточно эффективное сжатие исход-
ных изображений, что является причиной их широкого распростра-
нения для решения таких задач.
Задачи распознавания образов для обработки изображений ре-
шаются теми же способами, что и для распознавания речи, однако
объемы массивов данных при этом значительно возрастают и дости-
гают 105—10е отсчетов. Разрядность данных, как правило, невелика
и составляет 4—8 бит. Требуемая производительность оценивается
цифрами 10э—1012 оп./с н обеспечивается в реальном масштабе вре-
мени только на основе параллельно-конвейерных методов.
3.	Системы радиолокации выполняют поиск и обнаружение объ-
ектов в пространстве, определение координат и динамических пара-
метров этих объектов и их классификацию. На основе полученных
данных осуществляется принятие решения и управление соответст-
вующими комплексами. Основным содержанием обработки данных
в РЛС является согласованная фильтрация сигналов, поступающих
от датчика-антениы. Диапазон частот входных сигналов составляет
10 МГц—10 ГГц. Во многих случаях фильтрация осуществляется
в частотной области на основе алгоритмов БПФ. Размеры преобра-
зований могут достигать 2“ комплексных точек, однако существуют
задачи, в которых массивы данных имеют умеренные размеры 1024,
512 и менее точек. В системах с фазированной антенной решеткой
(ФАР) для формирования диаграммы направленности используется
макрооперация скалярного произведения векторов (иногда называе-
мая весовым суммированием). Разрядность входных данных в на-
стоящее время составляет 6—8 бит, однако существует тенденция
к ее увеличению до 10—12 бит и более. Требования по быстродей-
ствию оцениваются цифрами порядка 108—109 умн./с.
4.	Задачи гидролокации включают в основном те же операции,
что и задачи радиолокации, т. е. формирование диаграммы направ-
ленности, спектральный анализ, корреляционный анализ и свертку,
вторичную обработку сигналов для вывода информации на устрой-
ства отображения и решения задач управления. Соответственно ис-
пользуются такие алгоритмы, как скалярное произведение вещест-
венных и комплексных векторов, одномерные прямые БПФ и обрат-
ные БПФ, двумерные (пространственно-временные) БПФ,
вычисление корреляционных функций, одномерная и двумерная
свертки и матричные операции, включая умножение матриц, обра-
щение матриц и решение систем линейных уравнений. Особенностью
гидроакустических сигналов является нх более низкочастотной диа-
пазон (2—40 кГц). С другой стороны, высокая зашумленность этих
сигналов требует построения многоканальных систем с АР, поэтому
в современных гидролокационных системах объем вычислительных
операций имеет такой же порядок, как и в РЛС (10®—108 оп./с).
Размеры массивов данных при блочной обработке относительно не-
велики (2е—210), однако число параллельных каналов достигает
2е—27. Используемое представление данных включает отсчеты с фик-
сированной запятой длиной 12—16 бит в устройствах первичной об-
работки и данные с плавающей запятой в формате 16 бит для алго-
ритмов БПФ, корреляции и свертки, и 32 бит для матричных опе-
6
раций. В последнем случае требования по производительности зна-
чительно ниже и составляют 103—105 оп./с.
Анализ изложенных выше требований по функциональным воз-
можностям аппаратуры ЦОС, форматам данных, производительности
позволяет выделить следующие основные моменты, которые встре-
чаются часто и реализация которых представляется необходимой на
первом этапе работ.
Используемые алгоритмы: фильтрация, вычисление свертки,
БПФ. Форматы данных: 8 и 16 бит с фиксированной запятой. Про-
изводительность 10s—1010 оп./с типа сложение — умножение.
Наиболее широко из существующих универсальных микропро-
цессорных комплектов используются для решения задач ЦОС мик-
росхемы серий К588, К1800 и КД 802, что связано с наличием в этих
комплектах специализированных БИС умножителей. Эти умножите-
ли позволяют проектировать с приемлемыми параметрами спецпро-
цессоры ЦОС, в которых операции выполняются в основном после-
довательно. Соответственно быстродействие этих процессоров отно-
сительно низкое, что ограничивает диапазон обрабатываемых сигна-
лов низкочастотными областями (обработка акустических сигналов).
Построение параллельных систем на основе таких компонентов свя-
зано с большими трудностями реализации необходимого числа свя-
зей между элементами параллельной системы (поскольку ввод, вы-
вод и обработка данных выполняются в параллельном коде). Кроме
того, эффективность использования аппаратных ресурсов в таких
системах является крайне низкой в связи с принципиальной невоз-
можностью обеспечить непрерывное выполнение полезных функций
всеми элементами системы, свойственной машинам фон Нейманов-
ского типа. Так, по данным [1], реализация цифрового фильтра 2-го
порядка на базе микропроцессора (МП) К1810ВМ86 (аналог Intel
8086) обеспечивает работу с частотой дискретизации не более 1 кГц.
В то же время подключение к МП общего назначения матричного
умножителя типа КР1802ВР5 позволяет реализовать цифровые филь-
тры 2-го порядка за время порядка 2,5 мкс, что соответствует час-
тоте дискретизации 400 кГц. Это один из лучших показателей для
микропроцессорных комплектов общего назначения.
Улучшить быстродействие можно за счет перехода к параллель-
ным и конвейерным методам обработки данных. Этот подход исполь-
зован в [1] для построения процессорного элемента спецвычцелите-
лей БПФ. Там же представлена временная диаграмма работы этого
процессорного элемента при выполнении базовой операции БПФ, из
которой следует, что основные аппаратные ресурсы процессорного
элемента (умножитель и сумматор) большей частью простаивают.
Например, умножитель работает только в течение 4-х тактов из
каждых 10, сумматор загружен еще меньше. Все это говорит о том,
что элементная база должна быть оптимизирована для выполнения
задач конкретной проблемной области, в данном случае — области
ЦОС. Основным критерием оптимизации должно быть повышение
загруженности аппаратных ресурсов на кристалле. В этом случае
специализация позволит повысить быстродействие систем ЦОС и сни-
зить аппаратурные затраты на их реализацию в несколько раз, что
особенно актуально для параллельных систем.
В настоящей книге представлены результаты разработки спе-
циализированной элементной базы для параллельно-конвейерных си-
стем ЦОС, которая позволяет практически решать вопросы эффек-
тивной реализации систем такого типа с приемлемыми параметрами
по габаритным размерам и потребляемой мощности.
7
Глава 1.
Особенности построения систем ЦОС
на основе СБИС
1.1. Влияние технологии СБИС на структуру
вычислительных систем
Технология изготовления вычислительных систем определяет
основные технические характеристики: быстродействие, габаритные
размеры, потребляемую мощность, функциональные возможности и,
в конечном счете, архитектуру проектируемых вычислительных си-
стем различного назначения. С одной стороны, постоянный рост тре-
бований к технико-экономическим характеристикам современной
аппаратуры приводит к необходимости совершенствования извест-
ных и разработки новых алгоритмов и новых структур вычислитель-
ных систем. В свою очередь новые архитектурные решения стиму-
лируют развитие работ в области создания соответствующей микро-
электронной элементной базы. Большое научное и практическое
значение имеют вопросы выбора элементной базы для создания со-
временных систем ЦОС, высокие требования к производительности
которых можно обеспечить только на основе нетрадиционных парал-
лельных методов и средств обработки информации. Достигнутый
прогресс и темпы развития технологии СБИС общеизвестны. С дру-
гой стороны, возможности микроэлектронной элементной базы со-
временных вычислительных устройств, обеспечивая эффективную
реализацию традиционных вычислительных структур (однопроцес-
сорных машин с архитектурой фон Неймана) оказывают обратное
влияние на принципы организации цифровых устройств и методы
(алгоритмы) обработки данных в этих устройствах. Это влияние
проявляется в активизации работ в области поиска новых архитек-
турных решений систем обработки данных и новых методов органи-
зации параллельных вычислений, позволяющих максимально исполь-
зовать все возможности современной микроэлектронной технологии.
Рассмотрим основные моменты этого взаимного влияния, которое
проявляется как на начальных этапах проектирования СБИС, так
и на этапах изготовления и отладки вычислительных систем на их
основе.
В общем случае принято считать, что эффективность той или
иной системы, реализованной на СБИС, определяется прежде всего
стоимостью этой системы, соотнесенной с важностью решаемых ею
задач. Стоимость системы Cs складывается из стоимости ее разра-
ботки Cd, стоимости ее изготовления Ср и стоимости ее эксплуата-
ции Сд Cs = Cd+СР+С(.
Стоимость изготовления Ср и эксплуатации С; системы слабо
связаны со структурой вычислительной системы. Основными факто-
рами, влияющими на Ср, С(, являются размер кристалла, используе-
мая технология, процент выхода годных и надежность микросхем.
Рассмотрим более подробно факторы, влияющие на слагаемое
Cd. Разработка микросхем, несмотря на большой прогресс, достиг-
нутый в этой области, является все еще весьма трудоемкой про-
цедурой. Эта трудоемкость в первую очередь определяется стоимо-
стью интегральной системы, т. е. числом ее элементов (степенью
интеграции БИС), которое непрерывно возрастает по мере совер-
8
шенствования технологии. Стоимость проектирования системы, со-
держащей п элементов, в общем случае определяется соотношением
Cd=kn,	(1.1)
где к — коэффициент пропорциональности, соответствующий трудо-
емкости размещения на кристалле БИС одного элемента (транзи-
стора). Значения к и С,< обычно измеряются в человеко-часах, чело-
веко-днях и т. д. Реализация систем, содержащих несколько десят-
ков или сотен тысяч транзисторов на кристалле БИС, предполагает
соответствующее размещение каждого из этих транзисторов на кри-
сталле, определение электрических режимов работы этого транзи-
стора, определение его связей с другими элементами БИС. При сте-
пени интеграции, превышающей 104 транзисторов на кристалле, эта
задача выходит за рамки психофизиологических возможностей чело-
века-разработчика. Величина С1( для современных микропроцессоров
выражается в нескольких сотнях человеко-лет. Использование САПР
позволяет сократить сроки и повысить качество проектирования
БИС. Пересмотр основных принципов организации и архитектуры
систем, в составе которых эти БИС применяются, позволяет в общем
случае сократить цикл проектирования. Суть метода, который позво-
ляет резко снизить стоимость и сократить сроки проектирования
БИС, состоит в использовании однородных вычислительных струк-
тур, состоящих из малого числа базовых типов элементарных моду-
лей, соединенных между собой короткими и регулярными связями.
Такой метод позволяет разработать один или несколько базовых
функциональных модулей и затем мультиплицировать их для фор-
мирования системы, реализующей необходимую функцию. Стоимость
проектирования в этом случае резко снижается и зависит от коли-
чества типов модулей, размеров этих модулей и их общего, числа.
Например, если N элементов системы состоят из 1 одинаковых моду-
лей по nj = N/l элементов в каждом, то выражение (1.1) принимает
вид:
Cd-kni + kl.	(1.2)
Здесь для упрощения принято, что трудоемкость размещения эле-
мента внутри модуля и трудоемкость размещения модуля на кри-
сталле одинаковы. Из выражения (1.2) следует, что при фиксиро-
ванном N существует некоторый оптимальный размер п, модулей,
образующих систему, а также их оптимальное число 1, при котором
величина Cd минимальна: l=ni=>^N. На рис. 1.1 представлена за-
висимость Cd(l) при фиксированном N.
Если система содержит не один, a t различных типов функцио-
нальных модулей, то выражение для оценки стоимости проектирова-
ния Cd принимает вид:
t	t
Cd = '2lkini+'2lki}i,	(1.3)
1=1	I-H
где ni=N,/l,' — число элементов в одном модуле i-ro типа; 1( — чис-
ло модулей i-ro типа; SN, = N. В этом случае также можно постро-
ить зависимость Са от числа модулей в системе, однако анализиро-
вать такую зависимость сложнее в связи с тем, что она является
многомерной. Например, для 1 = 2 функция Cd(li, 12) будет задавать-
ся некоторой поверхностью в трехмерном пространстве. Используя
выражения (1.2), (1.3), можно строить оптимальную стратегию про-
9
оптирования системы, для которой известны N(N,) и значения ко-
эффициентов к,.
На этапе изготовления и эксплуатации модульность и регуляр-
ность структуры вычислительной системы позволяют легко адапти-
ровать ее для эффективного решения задач, обрабатывающих раз-
личные объемы данных с различными скоростями. Это значит, что,
Рис. 1.1. Зависимость стои-
мости разработки Q от
числа одинаковых функцио-
нальных модулей в системе
во-первых, стоимость такой системы можно сделать пропорциональ-
ной требуемой производительности, а во-вторых, эта стоимость мо-
жет быть распределена на большое число потребителей, решающих
различные задачи, что еще больше повысит экономическую эффек-
тивность разработки, поскольку конечная цена изделия будет более
виз кой.
Важным аспектом влияния микроэлектронной технологии иа
архитектуру вычислительных систем является то, что традиционный
подход к оценке эффективности той или иной вычислительной си-
стемы, основанной на учете только числа активных компонентов
в составе этой системы (транзисторов, логических элементов и т. п.),
с переходом к СБИС перестает отражать реальное положение ве-
щей. Известно несколько аналитических качественных моделей
СБИС, которые используются для оценки эффективности различных
архитектурных решений при реализации их на кристалле и сравне-
ния этих решений между собой [2, 3], и все эти модели учитывают
геометрические, динамические и другие параметры не только актив-
ных элементов, но и связей между ними.
Например, модель СБИС, предложенная Томсоном [2], содержит
следующие основные положения:
1.	Ширина любой связи на кристалле равна единице.
2.	В любой точке кристалла могут пересекаться не менее двух
связей.
3.	Площадь активного элемента транзистора равна единице.
Связь не может проходить через область активного элемента и ак-
тивный элемент не может быть расположен в области связи.
4.	Каждая связь обеспечивает передачу одного бита информа-
ции за единицу времени, равную времени переключения активного
элемента.
5.	Задержка переключения связей пренебрежимо мала.
6.	На входы системы поступают N входных переменных, каждая
из которых может принимать одно из М различных значений. Общее
10
число равновероятных комбинаций значений входных переменных
составляет MN.
7.	Величина N является целочисленной степенью 2.
8.	Значения входных переменных представляются словами, име-
ющими длину log2M бит. Используются стандартные двоичные ко-
ды: прямые, обратные, дополнительные и т. д.
9.	Каждая входная переменная поступает на вход системы и фик-
сируется во входном регистре только один раз в начале каждого
цикла вычислений. Каждая входная переменная поступает только
в один входной регистр.
10.	Время цикла Т системы, состоящей из набора активных эле-
ментов и связей, определяется минимально допустимой величиной
промежутков времени между подачей на входы системы двух после-
довательных наборов входных данных для выполнения двух после-
довательных циклов вычислений и формирования и выдачи на выхо-
ды двух наборов выходных результатов.
Эта и ей подобные модели широко используются для получения
асимптотических оценок параметров различных архитектурных ре-
шений по возможной площади As кристалла, которая потребуется
для их реализации, и предполагаемому быстродействию Ts, которое
может быть обеспечено данным структурным решениям. Очевидно,
что оценки площади As кристалла, полученные на основе таких мо-
делей, будут зависеть от числа и размеров активных элементов не
в меньшей степени, чем от числа и размеров связей между активны-
ми элементами. На практике связи могут занимать более 50 % пло-
щади кристалла, что соответственно увеличивает стоимость разра-
ботки, изготовления и эксплуатации СБИС.
Отметим, что приведенная модель СБИС является упрощенной,
поэтому в каждом конкретном случае необходимо учитывать, на-
сколько точно используемая модель соответствует конкретным физи-
ческим и конструктивным параметрам н ограничениям используемой
технологии, специфике задачи, для решения которой предполагается
применять данную систему, протоколам ввода-вывода данных и т. д.
Например, при уменьшении размеров активных элементов пропор-
ционально увеличивается их быстродействие, и в этом случае начи-
нают играть заметную роль задержки переключения связей (меж-
соединений), которые становятся сравнимыми с временем переклю-
чения активных элементов. При этих условиях перестает выполняться
положение 5 модели Томпсона. При переходе к более быстродей-
ствующим компонентам, например на основе CaAs, задержки рас-
пространения вдоль длинных связей также начинают ограничивать
быстродействие системы, а попытка уменьшить эти задержки за
счет использования более мощных формирователей, работающих на
длинные связи, увеличивает площадь кристалла и общую мощность
потребления микросхемы. Учет всех этих моментов может сущест-
венно изменить значения показателей (Л,, Ts и т. п.), полученных
на основе аналитической модели СБИС. Поэтому для более точной
оценки и сравнения между собой архитектур различных вычисли-
тельных систем необходимо использовать и ряд других показателей.
В частности, всегда полезно уточнить постановку задачи на поиск
оптимального решения, поскольку применяемый во многих случаях
критерий минимальной величины произведения R=ASTS (называемой
также суммарными аппаратно-временными затратами) может при-
вести к выбору такой структуры системы, которая не обеспечивает
решения поставленной задачи либо не реализуема на основе имею-
щейся технологии. В этом случае можно применить два подхода.
1. Оптимальным считать решение, которое обеспечивает требуе-
мое быстродействие Ts и при этом требует минимальных аппаратур-
ных затрат As (реализуется на кристалле с минимальной площадью).
2. Оптимальным считать решение, которое обеспечивает мини-
мальное время решения задачи Т, при допустимых аппаратурных
затратах As.
Кроме того, на практике необходимо оценивать такие показа-
тели, как суммарную производительность Р2 аппаратных ресурсов,
которые можно разместить на кристалле БИС с использованием дан-
ного технического решения, коэффициент загрузки К аппаратных ре-
сурсов вычислительной системы, скорость ввода-вывода данных
G =(l/Ts)(IF+ VF),	(1.4)
где If — количество информации (в битах) во входном массиве дан-
ных, над которыми система S выполняет операцию F, Vf— количе-
ство информации в выходном массиве данных, который формирует
система S в результате выполнения операций F. Для того чтобы
определить коэффициент загрузки К, считают, что система S, реша-
ющая некоторую задачу F за промежуток времени T,s, содержит 1
аппаратных модулей М„ 1=1, 2,..., 1. Каждый нз модулей М, харак-
теризуется аппаратными затратами (площадью) А, и может выпол-
нять некоторую операцию I,- за время t/, при этом задача F явля-
ется суперпозицией S операций Б:
i
F = S(f!"i> ),	(1.5)
где п/ — число операций G, которые модуль М/ выполняет за про-
межуток времени tz при решении задачи F. Очевидно, что суммар-
i
ные аппаратные затраты As= Аг-,а показатель суммарных аппа-
i=i
ратных временных затрат определяется соотношением
/
к = az.	(1.6)
i=i
В этом случае целесообразно ввести также показатель полезных
аппаратно-временных затрат
i
Г=2 П! tj А;	(1.7)
1=1
и определить коэффициент загрузки аппаратных ресурсов системы:
I
г :___1
Легко видеть, что при заданных аппаратных затратах А.,, чем
большее значение показателя К„ тем выше производительность Р2
системы (меньше время цикла Ts).
Показатель Gs участвует в оценке структурных решений вычис-
12
лительной системы в виде ограничения сверху на максимально допу-
стимую скорость ввода-вывода, которая определяется характеристи-
ками внешних устройств, взаимодействующих с проектируемой систе-
мой, а также быстродействием и числом портов ввода-вывода си-
стемы.
Скорость вычислений должна быть согласована с возможной
скоростью выполнения операций ввода-вывода и не превышать ее.
Нет смысла наращивать вычислительную мощность на кристалле
СБИС, если нет возможности достаточно быстро вводить и выво-
дить данные из системы. Скорость ввода-вывода СБИС ограничи-
вается также числом и качеством внешних выводов микросхемы.
Влияние внешних выводов СБИС (в первую очередь — задержка
переключения внешних связей, нагруженных на эти выводы) начи-
нает играть заметную роль для сверхбыстродействующих систем.
Известно, что в ЗУ на основе GaAs для решения проблем согласова-
ния сравнительно медленных внешних устройств и связей с высокой
скоростью работы внутренних узлов микросхемы используется прин-
цип конвейера для адресации памяти, выборки данных из нее и вы-
дачи данных, что позволяет повысить эффективность ввода-выво-
да [4].
На рие. 1.2, а представлено ЗУ, в котором время цикла опреде-
ляется тремя основными величинами: Б — временем переключения
°)	5)
Рис. 1.2. Принцип организации ЗУ конвейерного типа
адресных шин, t2—временем выдачи информации на выход ЗУ; t3—
временем переключения выходных информационных шин ЗУ: Ti =
= tl+t2 + t3.
При реализации матрицы запоминающих ячеек ЗУ на основе
GaAs t2«0,5—2,0 нс [5], в то время как значения ti, t3 могут дости-
гать 10—20 нс и более, в зависимости от емкости внешних шин, под-
ключенных к микросхеме. Включение па входе адресации ЗУ и на его
выходе буферных регистров НА и RV (рис. 1.2, б) позволяет сокра-
тить цикл обращения к ЗУ до величины Tj = max(t j, t2, t3), где
t'j =ti+tsu; t2 =tp + t2 + tsu; t3 = tP4-t3. Здесь tsl< — время предуста-
новки информации по входу регистра относительно фронта синхро-
сигнала SYN, по которому происходит запись информации в регистр;
tp — время выдачи информации на выход регистра относительно
фронта синхросигнала.
Поскольку регистры также реализованы на основе GaAs, то tsu
и tp пренебрежимо малы по сравнению с tt и t3, т.е. t j «ft, t3«t3.
Время внутреннего цикла ЗУ (t2) несколько увеличивается, однако
оно все равно останется меньше, чем ti, t3. Таким образом, цикл об-
ращения к ЗУ Т j (полагая ti«t3) сократится примерно в два раза за
13
счет конвейерного выполнения микроопераций адресации, чтения дан-
ных из ЗУ и выдачи данных на выход микросхемы (рис. 1.3).
Второй областью, где представленный подход может быть по-
лезен и эффективен, являются устройства, реализованные на тради-
ционной кремниевой технологии, в которых конвейерная организация
вычислений приводит к предельно короткому циклу обработки дан-
ЗГМ
Рис. 1.3. Временные диаграммы работы ЗУ с конвейерным принци-
пом выполнения микроопераций
ных как внутри СБИС, так и в системе, построенной на этих СБИС.
К такого рода устройствам относятся параллельно-конвейерные
микросхемы комплекта К1815, рассмотрению принципов построения
которых посвящена данная книга. Применение конвейерного подхода
позволило существенно улучшить значения динамических парамет-
ров входных и выходных каскадов БИС комплекта за счет исполь-
зования буферных элементов памяти. Уменьшение численных значе-
ний таких динамических параметров, как времена предустановки,
удержания и выдачи информации по входам и выходам БИС упро-
щает организацию конвейерного режима работы систем, в составе
которых такие микросхемы используются (см. гл. 2, 5).
Что касается числа внешних выводов микросхемы, то оно
в большой степени зависит от способа разбиения задачи на части
(хотя существуют задачи, которые вообще не поддаются разбиению
с приемлемым числом внешних выводов микросхемы), а также от
способа организации обмена данными между микросхемами, который
определяется форматом данных и необходимой скоростью их ввода-
вывода. Поиск компромисса между требованием обеспечить возмож-
но большую скорость ввода-вывода и ограничением на допустимое
число внешних выводов корпуса микросхемы нередко приводит
к мультиплексированию магистралей данных. Повысить эффектив-
ность ввода-вывода можно также за счет его совмещения с вычис-
лительными операциями.
Во многих случаях заранее определить возможную скорость
обмена в сложной вычислительной системе довольно трудно, поэто-
му необходимо предусматривать возможность изменения скорости
вычислений за счет изменения числа модулей, которые их выпол-
няют. Это является еще одним аргументом в пользу модульности
конструкции.
Характеристики ввода-вывода системы определяют также объем
внутренней памяти СБИС. В связи с этим необходимо отметить, что
14
особенно важными вопросы ввода-вывода становятся в том случае,
когда вычислительная задача с большим объемом данных решается
с помощью СБИС, каждая из которых не имеет внутренней памяти
достаточного размера, чтобы разместить весь объем необходимых
данных, либо не имеет достаточного количества вычислительных ре-
сурсов, чтобы выполнить весь объем вычислений. В этом случае вы-
числительная задача разбивается на части и решается либо с помощью
нескольких СБИС, последовательно реализующих различные этапы
решения задачи и передающих данные друг другу в конвейерном
режиме либо посредством одной СБИС, последовательно выполня-
ющей различные этапы задачи над введенными в нее данными. Пре-
имуществом второго подхода по сравнению с первым является зна-
чительно меньший требуемый суммарный объем операций ввода-вы-
вода. Однако, если в первом случае задача может быть решена
с помощью набора микросхем, каждая из которых выполняет какой-
то фиксированный алгоритм, то второй подход предполагает исполь-
зование программируемой структуры.
Кроме того, система из нескольких специализированных СБИС
обеспечивает значительно более высокую производительность при
решении поставленной задачи, чем одиночный программируемый мик-
ропроцессор. Например, алгоритм БПФ может быть реализован на
основе широко известной БИС процессора цифровой обработки сиг-
налов типа TMS 320, при этом вычисление БПФ длиной 64 точки
потребует 740 мкс. Скорость обработки можно увеличить, если ор-
ганизовать конвейер вычислений за счет ввода буферных ЗУ, которые
позволят выполнять обмен данными между блоками процессора од-
новременно с арифметическими операциями. Возможная структура
такого микропроцессора представлена на рис. 1.4 и содержит эле-
Рис. 1.4. Структура микропроцессора с конвейерной организацией
вычислений на основе буферных ЗУ
менты, входящие в большинство существующих микропроцессоров
ЦОС: шину ввода-вывода данных DIO, умножитель-накопитель
МАС, сумматор-вычитатель SM, память данных DM, программ РМ
и коэффициентов КМ, блок адресации AU, программный счетчик PC
и генератор синхросигналов SG. Дополнительно к ним МП содержит
15
три буферных ЗУ DB1—DB3. Для вычисления БПФ с помощью та-
кого микропроцессора необходимо в течение N тактов осуществить
загрузку входного массива данных длиной N действительных слов
в память данных DM, выполнить (N/2)log2N циклов вычисления
базовой операции БПФ (если используется алгоритм по основанию
2), и в течение 2N тактов выгрузить N комплексных отсчетов вычис-
ленных коэффициентов Фурье входного массива данных. Базовая
операция БПФ («бабочка») имеет вид
д(2) = ДСП + B(l) W>
В(2> = А(1) — В(1) W,	(1.9)
где А*1*, В*1’ — входные комплексные данные; А<2>, В<2)— выходные
комплексные данные; W — комплексный поворачивающий коэффи-
циент;
А(1> = аР + Jaj1’, В<‘> = b£> + jb'1»,
А(2) =ap + jap. В(2) = bP + jbp, (1.10)
W = wR + jwz .
Один цикл вычисления «бабочки» микропроцессором на рис. 1.4
потребует в этом случае восемь тактов, в течение которых выпол-
няются следующие операции:
1.	Выдача b Р из DM в DB1.
2.	Выдача wn из КМ на вход МАС, формирование bpwn, вы-
дача bP из DM в DB1, фиксация bP wK в регистре МАС.
3.	Выдача из КМ на вход МАС, формирование b^'w/, фор-
мирование Sl = bp Wa — bp W/, запись S1 в DB2, выдача ар из
DM в DB1.
4.	Выдача wB из КМ на вход МАС, формирование bpwB, фик-
сация bP wn в регистре МАС, выдача аРиз DM в DB1, вычисление
аР = аР +S1 в SM, запись а Р в DB3.
5.	Выдача w; из КМ на вход МАС, формирование bpw;, фор-
мирование S2=bp W/4-bp wH, запись S2 в DB2, вычисление Ьр=
= зр — S1, запись bP в DB3, выдача аР из DB3 в DM.
6.	Вычисление ap=aP+S2, запись а}2) в DB3, выдача Ьр из
DB3 в DM.
7.	Вычисление Ьр=ар — S2, запись Ьр в DB3, выдача ар
из DB3 в DM.
8.	Выдача bР из DB3 в DM.
Временные диаграммы выполнения базовой операции БПФ уст-
ройством на рис. 1.4 показана на рис. 1.5. Общее число тактов для
вычисления БПФ составит таким образом L=3N + 4N log2 N. При
N=64, L= 1728, т. e. при длительности такта Т=200 нс (такую же
длительность такта имеет TMS 320 [1, 21]) время Ts выполнения
БПФ длиной 64 точки составит примерно 345 мкс, что более чем
в 2 раза меньше, чем для TMS 320. Отметим, что для структуры на
16
рис. 1.4 возможно дальнейшее повышение производительности, по-
скольку из временных диаграмм на рис. 1.5 легко заметить, что
арифметические блоки МП МАС и SM выполняют полезные функ-
ции только в течение четырех тактов из восьми, т. е. коэффициенты
загрузки Kmac = Ksm = 1/2. Предельная производительность будет
при KMAC=KSM =1, при этом время вычисления БПФ длиной 64
точки составит Ts=173 мкс.
F. а/дач а из ОМ
Прием 6 ОМ
Прием в net
в МА L
Выдача из DB1
Й SM
Выдача из 081
Прием в 082
Выдача из DB2
Прием В ОВЗ
Выдача из ОвЗ
Выдача из Км
МАС
SM
Т-й такт Ьр	2-ц такт ь]	, 3-й । такт I , 1 aR	такт я1!	, 5-й । такт i	6-й такт	7-й такт 1 1 1	8-и . такт J 1 1
		1		1 г2 1	bi	„2 1 ai 1	1
ь1р	Ь1,	1	1 I а/7	я1,	I		1 |	 1 1
	ь’р	1 1 z	ь.				1
		1	а>р	I я'р		п 1 1 g/ 1	1 1
		1 31		|	S2		1	1 1
-		1 1	31		82	S2 |	1
		1	ар	!	я/		1 1
		1 1	1		। «р		а,2 1	*/2 1
	"р	1	1	Wp	।		1	1
	bp'wp		wp			1 1	1 1
		1	1		! ь°	а*	Ь2 1 ‘ 1	1 1
		1 1		I I		1	й
Рис. 1.5. Временные диаграммы выполнения операций быстрого пре-
образования Фурье
Дальнейшее повышение производительности может быть достиг-
нуто иа основе отказа от программируемых однопроцессорных архи-
тектур и перехода к параллельно-конвейерным специализированным
процессорам. Для алгоритмов БПФ один из вариантов такого про-
цессора представлен на рис. 1.6. Процессор состоит из log2N про-
цессорных элементов РЕ, выполняющих «бабочку», и logs N—I бло-
ков коммутации К, выполняющих перестановки данных в соответ-
ствии с графом реализуемого алгоритма. Он обеспечивает непрерывную
обработку последовательности массивов входных данных по N от-
счетов в каждом и формирование соответствующей последователь-
ности выходных массивов комплексных коэффициентов Фурье по N
комплексных отсчетов в каждом. Если аппаратные затраты процес-
сора на рис. 1.4 принять за единицу, т. е. положить As=l, то грубая
оценка для системы на рис. 1.6 дает величину Ap = 4 1og2N, посколь-
ку каждый РЕ содержит в простейшем случае четыре умножителя
и шесть сумматоров, т. е. требует примерно в четыре раза больших
аппаратных затрат, чем процессор на рис. 1.4. Быстродействие кон-
вейерных систем оценивается периодом ввода двух последователь-
ных массивов входных данных, при котором система обеспечивает
корректное выполнение заданной операции. Для системы на рис. 1.6
период Tp=Nt, где t — длительность такта. При t=200 нс, N=64,
Тр= 12,8 мкс.
Рост быстродействия достигается за счет параллельной работы
log2 N ПЭ, при этом коэффициенты загрузки всех ПЭ Кев=1. Вто-
Рис. 1.6. Структура линейного параллельно-конвейерного процессора
быстрого преобразования Фурье
рым существенным моментом, определившим резкий скачок произво-
дительности, является углубление специализации системы обработки
данных. Если МП на рис. 1.4 может быть использован для реализа-
ции других алгоритмов ЦОС (например, для фильтрации), то струк-
туру на рис. 1.6 можно использовать только для вычисления БПФ.
В связи с этим отметим, что еще одной проблемой, которая должна
быть решена при разработке систем на СБИС, является необходи-
мость определить приемлемый баланс между жесткой специализаци-
ей системы на определенный алгоритм или класс алгоритмов и воз-
можностью программирования таких систем для реализации различ-
ных алгоритмов. Подробнее этот вопрос будет рассмотрен ниже,
отметим здесь только, что специализированные устройства позволя-
ют достичь максимальной производительности при решении задачи,
на которую они ориентированы, однако стоимость их разработки
удовлетворяет сравнительно узкий круг потребителей, что является,
экономически неэффективным и оправдано только в исключительных
случаях. С другой стороны, программируемые системы позволяют
решать широкий круг задач, однако имеют свои недостатки, которые
состоят в более низкой производительности и в более сложной аппа-
ратной реализации таких систем. В этой связи уместно заметить, что
для систем ЦОС подавляющее большинство алгоритмов, которые
они должны выполнять, может быть сведено к некоторому базовому
набору операций. Эта общность может быть изучена и использова-
на затем для упрощения аппаратуры при сохранении достаточной
степени гибкости.
Рассматривая общие вопросы проектирования СБИС и систем
на их основе, необходимо выделить проблему синхронизации боль-
шого числа функциональных модулей, работающих параллельно в вы-
числительной системе, реализованной на СБИС, и взаимодействующих
друг с другом. Можно выделить два аспекта этой проблемы: син-
хронизация отдельных модулей на кристалле СБИС и синхрониза-
ция самих кристаллов СБИС между собой. Простейшим способом
синхронизации является глобальная синхронизация, однако для боль-
18
ших структур необходимо предпринимать специальные меры, для
того чтобы обеспечить работоспособность всей системы. Это связано
с тем, что различные взаимодействующие модули могут получать
синхросигналы по различным цепям, в результате чего существует
возможность сбоя из-за разброса динамических параметров этих
цепей. Этот сбой может быть устранен понижением частоты синхро-
сигнала и/или добавлением задержек в цепи, соединяющие модули
между собой, что приводит к ухудшению быстродействия. Задача
реализации больших систем, управляемых глобальным синхросигна-
лом, является, таким образом, нетривиальной, однако при существу-
ющих плотностях упаковки СБИС эта проблема может быть пока
решена за счет различных способов улучшения динамических пара-
метров цепей синхронизации и использования многослойной метал-
лизации. Для некоторых специфических структур, таких как линейная
цепь модулей, показано, что глобальная синхронизация может быть
эффективно реализована даже при наличии больших задержек рас-
пространения по цепи синхронизации в сколь угодно больших систе-
мах [6]. Конкретные вопросы и трудности, возникающие при органи-
зации цепей синхронизации на кристалле БИС, а также способы
преодоления этих трудностей рассмотрены далее на примере БИС
К1815ВФ1.
Альтернативным решением проблемы синхронизации является
такое техническое решение, когда модули синхронизируют обмен
между собой локальным образом, используя один из вариантов кви-
тирования [7]. Под модулем здесь понимается ПЭ или другое уст-
ройство, реализованное в виде СБИС. Самосинхронизируемые систе-
мы требуют дополнительных аппаратурных затрат и увеличивают за-
держку в каждом модуле, но эти недостатки перекрываются тем
преимуществом, что время, необходимое для обмена данными между
двумя модулями, не зависит от размеров всей системы и разброса
динамических параметров элементов различных ее частей.
Таким образом, можно выделить ряд основных проблем, свя-
занных с реализацией вычислительных систем на основе СБИС, ко-
торые можно кратко сформулировать следующим образом;
1.	Обеспечение модульности, регулярности и однородности вы-
числительной структуры.
2.	Обеспечение локальных связей внутри структуры.
3.	Обеспечение оптимального баланса возможностей интерфейса
ввода-вывода системы с ее вычислительными возможностями.
4.	Решение комплекса вопросов, связанных с обеспечением про-
граммируемости системы и с организацией ее синхронизации.
Если решение вопросов, отмеченных в п. 4, зависит от класса
конкретной решаемой задачи, то первые три пункта являются общи-
ми и обязательными для достижения наиболее эффективной реали-
зации вычислительной структуры на основе СБИС. Анализ известных
архитектур вычислительных систем с этих позиций позволяет выде-
лить в качестве наиболее пригодных для микроэлектронной реализа-
ции параллельно-конвейерные системы, частным случаем которых
являются так называемые «систолические» структуры [8].
Систолические структуры представляют собой множество иден-
тичных функциональных модулей ПЭ, соединенных между собой
в сеть посредством локальных связей; каждый ПЭ соединен только
с ближайшими соседними ПЭ для передачи данных. Для реализации
различных вычислений потоки данных в систолических системах мо-
гут двигаться конвейерным образом в различных направлениях
с различными (но фиксированными) скоростями, пересекаясь и взаи-
2*
19
модействуя внутри ПЭ. Основным принципом систолической системы
является то, что все данные регулярно и ритмически проходящие
через массив ПЭ, используются многократно. Это позволяет значи-
тельно повысить эффективность и достичь высокой вычислительной
производительности за счет распараллеливания вычислений и сокра-
щения обмена систолической системы с внешними устройствами,
который осуществляется через ограниченное число пограничных ПЭ,
расположенных па краях массива. Аналогичным образом организо-
ваны вычисления и в параллельно-конвейерных системах, однако
в этом случае к архитектуре вычислителя не предъявляются жесткие
требования по однородности состава аппаратных ресурсов и локаль-
ности связей между ПЭ. Указанные требования являются теорети-
ческой идеализацией и на практике трудно выполнимы, особенно если
ставится задача построения устройства обработки, наиболее эффек-
тивно использующего все имеющиеся в нем ресурсы. Ниже, говоря
о систолических структурах, будем подразумевать и параллельно-
конвейерные, если не указано обратное. Для правильной работы си-
столической системы необходимо обеспечить такую организацию вы-
числительного процесса, чтобы все операнды, которые должны быть
обработаны ПЭ, оказались бы в соответствующих ПЭ в соответст-
вующем цикле вычисления. Этот вычислительный процесс называ-
ется систолической обработкой.
Математические алгоритмы, которые можно реализовать на си-
столических архитектурах, называют систолическими алгоритмами,
Эти алгоритмы должны обладать следующими основными свойст-
вами.
1.	Алгоритм может быть описан с помощью небольшого количе-
ства типов операторов.
2.	Алгоритм позволяет широко использовать мультиобработку
и конвейерные методы. В результате этого большое число ПЭ, реа-
лизующих операторы алгоритма, являются активными в каждый мо-
мент времени, что позволяет согласовать скорость вычислений с объ-
емом и скоростью поступления данных.
3.	Потоки данных и управляющие связи между операторами
являются простыми и регулярными, чтобы ПЭ могли быть объеди-
нены в сеть с локальными регулярными межсоединениями.
Как правило, систолические алгоритмы могут быть записаны
в виде рекурсивного выражения. В конкретной реализации систоли-
ческой системы функции ПЭ и их взаимосвязи определяются клас-
сом решаемых задач. Каждый ПЭ может, например, выполнять
функцию сложение-умножение и состоять из умножителя, сумматора
и нескольких регистров. Для других применений может быть ис-
пользована значительно более простая ячейка, содержащая несколь-
ко логических элементов. Типичная систолическая структура, выпол-
няющая операцию умножения и суммирования матриц C = AB+t),
представлена на рис. 1.7. Она содержит сеть процессорных элемен-
тов РЕ; соединенных локальными связями, и буферные ЗУ на вхо-
дах и выходах этой сети, предназначенные для организации требуе-
мого порядка ввода-вывода данных в структуре.
В настоящее время известно большое число систолических алго-
ритмов и структур для решения самых разнообразных задач обра-
ботки данных. Все эти структуры можно классифицировать с точки
зрения их гибкости (программируемости), форматов представления
и обработки данных, топологии расположения ПЭ и связей между
ними. Рассматривая эффективность реализации систолических (па-
раллельно-конвейерных) методов обработки информации на основе
20
СБИС, необходимо остановиться на этих характеристиках систоли-
ческих систем более подробно.
Вопросы программируемости систолических систем можно рас-
сматривать как на уровне системы в целом, так и на уровне состав-
ляющих ее компонент — ПЭ. Наиболее очевидным способом реали-
зации систолического алгоритма является построение специализиро-
ванного процессора, выполняющего только этот алгоритм. Пример
такого процессора рассмотрен выше (рис. 1.7). Такой подход целё-
bv (t) = bt (t- -1)
c(f) =n(t) + ai (t-1)	-1)
Рис. 1.7. Типовая систолическая структура, выполняющая операцию
C=AB+D
сообразен в том случае, если выполняется хотя бы одно из следую-
щих условий.
1.	Производительность процессора играет решающую роль, важ-
ность выполняемых процессором задач позволяет пренебречь его
стоимостью.
2.	Процессор будет использован в больших количествах, несмот-
ря на его узкую специализацию.
3.	Стоимость разработки и изготовления мала — это возможно
для систолических матриц, состоящих из малого числа типов про-
стых ячеек и при наличии развитой системы автоматизированного
проектирования (САПР).
Промежуточное положение между специализированными и про-
граммируемыми процессорами занимают многоцелевые (проблемно-
ориентированные) систолические системы, которые могут реализо-
вать определенный набор систолических алгоритмов. Возможность
такого решения следует из того, что многие систолические алгорит-
мы (вычисления свертки и умножения матриц) могут быть выпол-
нены на систолических системах с очень похожей внутренней струк-
21
турой. В этом случае такая структура с небольшими дополнитель-
ными затратами для обеспечения необходимой гибкости может вы-
полнять достаточно широкий набор функций.
Еще более гибкие программируемые систолические системы мо-
гут быть построены за счет программируемости либо ПЭ, либо свя-
зей между ними, либо того и другого.
Вопрос о программируемости ПЭ систолических систем должен
решаться также исходя из конкретной реализуемой задачи или клас-
са задач. Поиск путей создания программируемых ПЭ стимулиру-
ется, в частности, необходимостью обеспечить возможность реали-
зации широкого круга систолических систем, каждая из которых са-
ма по себе не является достаточно важной, чтобы оправдать
индивидуальное заказное проектирование. Кроме того, в некоторых
систолических конструкциях операция, которую ячейка должна вы-
полнять, зависит сложным образом от информации на входах ячейки
и от состояния ячейки. Некоторые общие функции, такие как умно-
жение с последующим суммированием, необходимы для большого
числа систолических систем. Поэтому можно построить элементар-
ные процессоры, которые будут выполнять несколько широко ис-
пользуемых функций, и затем соединять эти ПЭ, чтобы получить
разнообразные параллельные процессоры различных размеров
и форм. Такой подход представляется оптимальным с точки зрения
унификации элементной базы и приводит к концепции макропрограм-
мируемых ПЭ. Здесь чрезвычайно важен с точки зрения получения
эффективной конструкции ПЭ правильный выбор множества реали-
зуемых функций. Основным критерием для такого выбора должны
являться минимальные различия в составе и конфигурации связей
аппаратных средств, обеспечивающих реализацию выбранных
функций.
Топологические структуры систолических и параллельно-конвей-
ерных систем бывают весьма разнообразными—линейными, ортого-
нальными, гексагональными, треугольными, кольцевыми и т. д. Можно
тем не менее выделить три типа топологических структур, которые
отличаются отношением числа вычислительных операций, выполняе-
мых системой в единицу времени, к числу операций ввода-вывода
с внешними устройствами за то же время.
1.	Двумерные систолические системы типа ортогональной и гек-
сагональной матриц. В каждом цикле в таких системах, состоящих
нз п ПЭ, порядка п (далее будем использовать обозначение О(п)),
ПЭ выполняют вычисления, в то время как О(>/~п) граничных ПЭ
выполняют функции обмена информацией с внешними устройствами.
Отношение числа вычислительных операций к числу операций ввода-
вывода составляет О п).
2.	Вырожденные двумерные системы, т. е. одномерная цепь ПЭ,
в которой в каждом цикле О(п) ПЭ выполняют вычисления и О(п)
выполняют ввод-вывод. Отношение вычислительных операций к опе-
рациям ввода-вывода составляет 0(1).
3.	Линейные систолические системы, для которых в каждом цик-
ле 0(п) ПЭ выполняют вычисления и только два крайних ПЭ вы-
полняют ввод-вывод, т. е. отношение вычислений к операциям ввода-
вывода составляет 0(п).
Там, где ограничены возможности обмена данными между внеш-
ними устройствами и систолической системой, предпочтительной яв-
ляется линейная систолическая система, которая облегчает органи-
зацию ввода-вывода. Кроме того» линейные системы легче синхро*
22
низируются. Для облегчения решения проблем ввода-вывода в
двумерных систолических системах ПЭ, осуществляющие ввод-вы-
вод, могут быть снабжены буферной памятью.
Основным признаком, по которому данная топологическая
структура мультипроцессорной системы позволяет классифицировать
эту систему как систолическую, в отличие от параллельно-конвейер-
ной, является локальность связей между ПЭ и регулярная структу-
ра этих связей. Локальность связей в мультипроцессорной системе,
состоящей из п процессорных элементов P/(i=l, п), означает, что
существует некоторая константа С, не зависящая от п, такая, что
для любой пары ПЭ Р; и Р/, связанных между собой, длина этой
связи d/j не превышает величины С (d/j^C). Однако существует ряд
ситуаций, когда условие локальности не выполняется, а система тем
не менее обеспечивает предельную производительность при реализа-
ции заданного алгоритма. Например, введение одной или нескольких
глобальных (трансляционных) связей, которые обеспечивают одно-
временную передачу входных или промежуточных данных на входы
множества ПЭ, в ряде случаев позволяет резко повысить эффектив-
ность работы системы по сравнению с чисто систолической структу-
рой. В этом отношении необходимо выделить древовидные структу-
ры, которые, будучи связаны с быстрыми алгоритмами вычислений,
не являются систолическими в смысле локальности связей, т. е. длина
связей между ПЭ в системе, состоящей из п ПЭ, пропорциональна
р п. Однако для умеренных значений п (п^210) длина связей в дре-
вовидных структурах не влияет существенно на скорость обмена
между ПЭ, допускается эффективная конвейерная реализация таких
структур для выполнения параллельно-конвейерных алгоритмов в ка-
честве альтернативы линейным и матричным структурам. При этом
древовидные структуры обладают достаточно однородным составом
процессорных элементов, сложность (количество) операций обмена
данными с внешними устройствами для древовидных структур такая
же, как для линейных, и, что особенно важно, в ряде случаев (на-
пример, при выполнении операции суммирования множества чисел,
см. гл. 2) древовидные структуры позволяют резко снизить требова-
ния к точности представления данных (разрядности чисел) и обеспе-
чивают эффективное выполнение операций масштабирования.
Для параллельных структур типа систолических очень важными
в практическом плане являются вопросы выбора форматов представ-
ления данных, вопросы переполнения, масштабирования и округле-
ния результатов вычислений, формируемых ПЭ. В большинстве из-
вестных работ, носящих теоретический характер, эти вопросы не рас-
сматриваются — считается, что данные представлены в формате, ис-
ключающем возможность переполнения. Это действительно выполня-
ется, если используется формат с плавающей запятой либо формат
с фиксированной запятой, в котором заложена достаточно большая
избыточность (большое число старших резервных разрядов). Пред-
ставление данных с плавающей запятой позволяет получить вполне
удовлетворительные результаты в таких приложениях, как обработ-
ка речевых сигналов, где требуется высокая точность вычислений,
Связанная с большим динамическим диапазоном входных сигналов,
а объем вычислений сравнительно большой, однако не требует обе-
спечения предельно высокой производительности вычислительных
Средств (размеры выборок сигнала составляют 25—2е, частота вход-
ного сигнала не превышает 20—40 кГц). Что касается большинства
задач радиолокации, обработки изображений, то в них использова-
23
ние арифметики с плавающей запятой не оправдано требованиями
по точности вычислений. В частности, для решения задачи обнару-
жения методами радиолокации наземных объектов размерами 10—
30 м со спутника, двигающегося со скоростью 6800 м/с на высоте
700 км над поверхностью земли достаточно 6-разрядиого представ-
ления входных данных. Естественно, что применение арифметики
с плавающей запятой в таких случаях резко снизит скорость обра-
ботки данных, поэтому используется арифметика с фиксированной
запятой.
Еще один аспект в проблеме выбора формата представления дан-
ных связан с выбором между представлением данных в последова-
тельном коде и в параллельном. В большинстве известных работ,
посвященных вопросам построения параллельно-конвейерных систем,
неявно предполагается, что данные представлены в параллельном
коде. Между тем существует ряд соображений, по которым целесо-
образно для представления и обработки данных в таких системах
использовать последовательный код. Прежде всего, это связано
с ограничением числа внешних выводов микросхем, что резко сокра-
щает возможность реализации на одном кристалле законченной па-
раллельно-конвейерной структуры, состоящей из множества ПЭ.
Например, процессорный элемент, выполняющий базовую операцию
БПФ, должен иметь шесть входов данных и четыре выхода. Если
использовать 16-битовый формат для представления данных, то
микросхема должна будет иметь не менее 160 выводов, ие считая
входов управления, синхронизации и питания. Достигнутый уровень
степени интеграции позволяет разместить иа одном кристалле два
таких ПЭ, однако очевидно, что изготовить микросхему с числом
выводов около 350 значительно труднее, чем изготовить микросхему
с числом выводов 30—40 (при использовании последовательного
кода). Проблемой является также разместить такую микросхему на
плате и развести надлежащим образом все эти 350 выводов. Кроме
того, использование последовательного кода позволяет резко со-
кратить аппаратные ресурсы, необходимые для выполнения одной
операции обработки данных. Например, сложение двух чисел в по-
следовательном коде обеспечивается одноразрядным полным сумма-
тором независимо от их разрядности, в параллельном коде для этого
потребуется устройство, состоящее не менее чем из п таких одно-
разрядных сумматоров, где п — разрядность данных. Можно пока-
зать, что снижение суммарной производительности вычислительных
ресурсов, размещенных на кристалле, при использовании последова-
тельного кода не произойдет в связи с тем, что увеличивается обще;
число одновременно выполняемых операций, при этом конвейерная
обработка последовательных кодов может выполняться с макси-
мальной для данной технологии скоростью. С другой стороны, об-
работка данных в последовательном коде является более сложной
в плане управления и синхронизации вычислительных операций.
В последнее время все более активно ведутся исследования воз-
можностей создания микроэлектронных систем ЦОС следующего по-
коления, так называемых ультра-БИС, содержащих от 500 тыс. до
5 млн. транзисторов и более, размещенных на единой кремниевой
подложке. Единственным способом получения отличного от нуля
процента выхода годных таких сверхсистем является резервирова-
ние всех элементов (как процессорных модулей, так и каналов свя-
зи между ними) и реконфигурация систем с целью отключения от-
казавших блоков. Очевидно, что если пытаться резервировать маги-
страли обмена данными, представленными в параллельном коде, то
24
площадь, занимаемая этими магистралями, катастрофически возрас-
тет, возрастет н сложность цепей, обеспечивающих реконфигурацию.
Все это может свести на нет эффект от резервирования, поэтому для
ультраБИС, реализуемых как в виде системы на пластине, так и в
виде суперкристаллов, единственно приемлемым представлением дан-
ных, как для обмена между блоками системы, так и для обработки,
является последовательный код. В этом отношении целесообразно
использовать последовательный код для обработки данных уже на
уровне БИС и СБИС с тем, чтобы обеспечить преемственность по-
лученных технических решений при переходе в будущем к созданию
ультраБИС.
Таким образом, можно выделить параллельно-конвейерные (си-
столические) системы как наиболее оптимальные для реализации
с помощью микроэлектронной технологии. Эти системы обладают
свойствами регулярности, модульности, однородности и локальности
связей. Они легко поддаются тестированию в процессе изготовления
и эксплуатации. Высокая регулярность и однородность позволяют
простыми средствами обеспечить высокую отказоустойчивость сис-
толических систем, а в некоторых случаях дает возможность повы-
сить процент выхода годных за счет ввода избыточных ПЭ на кри-
сталл. По указанным причинам при разработке комплекта БИС
К1815 в качестве основного был выбран параллельно-конвейерный
принцип обработки данных. Для повышения эффективности исполь-
зования аппаратных ресурсов на кристалле большинство БИС ком-
плекта являются узкоспециализированными и выполняют в парал-
лельно-конвейерном режиме малое число базовых операций, выбран-
ных по результатам анализа типовых алгоритмов ЦОС (см. § 1.2).
Параллельно-конвейерная обработка ведется как на уровне слов
данных, так и на уровне отдельных битов. Синхронизация операций
внутри БИС и между ними выполняется посредством общего гло-
бального синхросигнала. Используются три типа форматов данных:
последовательно-параллельный код (ввод, вывод и обработка ведут-
ся по два разряда в такте), последовательный знакоразрядный код
и параллельный код (подробнее представление информации и обос-
нование выбора форматов данных для каждой БИС рассмотрены
в гл. 2).
1.2. Алгоритмы ЦОС и методы их реализации
- 1.2.1. Первичная и вторичная обработка сигналов
Сигнал, как известно, является носителем информации. В связи
с этим, основным содержанием обработки сигналов, в том числе и
цифровой, является извлечение из них полезной информации отно-
сительно объекта, который является источником сигнала, либо от-
носительно среды, через которую сигнал распространялся. Сложность
алгоритмов, используемых для обработки сигналов, определяется та-
кими факторами, как структура сигналов, их количество, частотный
диапазон, необходимая разрешающая способность, тип источников
обрабатываемых сигналов, условия распространения (передачи) сиг-
налов от источников на вход системы обработки и т.д. Под струк-
турой сигнала понимается совокупность всех его параметров и их
связь с информацией, содержащейся в сигнале. Очевидно, что в об-
щем случае сигнал имеет достаточно сложную структуру, поскольку
на всех этапах прохождения сигнала от источника через среду рас-
25
пространения и входные датчики в систему обработки параметры
сигнала так или иначе изменяются.
Рассмотрим в качестве примера процесс формирования входного
сигнала для активной радиолокационной системы (РЛС) с раздель-
ными передающим и приемным модулями (рис. 1.8). Обозначим че-
рез So — совокупность параметров сигнала, излучаемого антенной
передающего модуля, S<—совокупность параметров зондируемого
объекта, Si—совокупность параметров сигнала, несущего инфор-
мацию об объекте. Очевидно, что S/ представляет собой некоторую
суперпозицию Sy и So:
S7 = S(«S0.	(1.11)
Для учета характеристики среды распространения можно ввести
функцию фт, описывающую изменение параметров сигнала в зависи-
Рис. 1.8. Формирова-
ние структуры радио-
локационного сигнала
на входе приемного
модуля РЛС:
Л — зондируемый объ-
ект; В — передающий
модуль РЛС; С — при-
емный модуль РЛС
мости от параметров среды вдоль траектории Т прохождения сиг-
нала. В этом случае выражение (1.11) примет вид
Sz = «P^[St • ФЛВ(5О)].	(1.12)
Если в зоне наблюдения РЛС находится множество объектов, то
сигнал на входе приемной станции будет иметь вид:
s/=£4\c[°<(. * 4\B(So)]-	О'13)
i
Аналогично можно рассмотреть работу в одном и том же райо-
не нескольких РЛС (как наземных, так и воздушных), учесть по-
мехи (естественные н искусственные) п т. д. В конечном итоге пара-
метры сигнала на входе системы обработки можно записать в сле-
дующем виде:
S/=O(Sf);	(1.14)
и в этом случае система ЦОС должна реализовать обратную опе-
рацию
St = Ф-1 (5/ ) = R (S/ ),	(1-15)
где оператор Р = Ф~1 определяет алгоритм обработки данных.
С точки зрения получения полезной информации относительно
излучаемого (наблюдаемого) объекта либо относительно окружаю-
щей среды операцию (1.15) можно представить в виде двух этапов.
1. Выделение из совокупности параметров S; сигнала, поступа-
ющего на вход системы, множества S; параметров этого сигнала,
26
которые непосредственно зависят от параметров интересующего нас
объекта или от интересующих нас параметров среды:
s; = r*(sJ.	(Мб)
2. Определение на основе S; собственно искомых параметров S<.
S(=R'(s;j.	(1.17)
Операцию (1,16) обычно называют первичной обработкой сигна-
ла, а операцию (1.17)—вторичной обработкой. Соответственно си-
стемы обработки сигналов обычно содержат подсистемы первичной
и вторичной обработки. Подсистемы первичной обработки выполня-
ют выделение сигналов на фоне шумов, преобразование сигналов из
одного вида в другой, устранение избыточности содержащейся в них
информации (сжатие информации), определение спектральных, фа-
зовых, энергетических, статистических параметров сигналов и т. д.
Подсистемы вторичной обработки выполняют распознавание и клас-
сификацию информационных данных, поступающих с выхода под-
системы первичной обработки, преобразуют форму представления
данных к виду, удобному для вывода на устройство отображения
и на решающее устройство. Основной объем операций обработки
данных (90 % и более) выполняется подсистемой первичной обра-
ботки, в связи с чем к таким подсистемам всегда предъявляются са-
мые высокие требования по производительности. При использовании
цифровых методов обработки сигналов в подавляющем большинст-
ве практически важных случаев подсистемы (процессоры) первичной
обработки могут обеспечить требуемую производительность только
на основе специализированной элементной базы, в то время как
задачи вторичной обработки во многих случаях могут быть реализо-
ваны с помощью МП общего назначения. Поэтому ниже будут в ос-
новном рассматриваться вопросы реализации алгоритмов первичной
обработки сигналов.
1.2.2. Иерархия задач и операций ЦОС
Не пытаясь охватить все многообразие применений методов
и средств ЦОС, которое освещено в имеющейся литературе по циф-
ровой обработке сигналов [9—12] и непрерывно расширяется, введем
понятие системной задачи, решаемой данным комплексом аппарат-
ных и программных средств ЦОС. Системная задача прямо или кос-
венно отражает целевое назначение указанного комплекса, объем
и виды сигналов, поступающих на вход, источник сигналов, вид
и форму представления информации на выходе комплекса и т. д.
В качестве типовых примеров системных задач можно рассматривать
задачи, решаемые радиолокационным комплексом диспетчерской
службы аэропорта; задачи, решаемые системой обработки и анализа
речевых сигналов; задачи получения изображений скрытых объектов
в системах цифровой томографии и т. д. Таким образом, системная
задача является комплексной проблемой самого верхнего уровня
иерархии, которая определяется оператором R из выражения (1.15)
и решается всей совокупностью программно-аппаратных средств си-
стемы обработки данных. Отметим, что одним из основных преиму-
ществ методов ЦОС является то, что различные системные задачи
могут решаться па основе идентичных или весьма похожих аппарат-
27
ио-программных средств, которые, по существу, будут отличаться
типами датчиков сигналов на входах системы и структурой подси-
стем вторичной обработки. Этот момент является весьма важным
с точки зрения разработки элементной базы для систем ЦОС, по-
скольку позволяет рассматривать и решать вопросы создания уни-
фицированной элементной базы, обеспечивающей построение систем
(или, по крайней мере, процессоров первичной обработки сигналов)
для решения наиболее широкого круга задач ЦОС.
Системная задача, задаваемая оператором R, решается путем
выполнения определенных процедур ЦОС, которые образуют следу-
ющий уровень иерархии задач ЦОС. Если говорить о первичной
обработке сигналов, то число процедур, используемых для этих це-
лей, не слишком велико. Среди них можно выделить четыре основ-
ных категории, применяемые наиболее часто, реализация которых
представляется наиболее важной: свертка и фильтрация; преобра-
зования Фурье; матричные вычисления.
Данные процедуры выполняются в операционных устройствах,
которые входят в состав процессоров первичной обработки. В зави-
симости от предъявляемых требований (производительности, допу-
стимых аппаратных затрат, энергопотреблении и др.) операционные
устройства (ОУ) могут быть реализованы на основе программируе-
мых процессоров сигналов типа TMS 320, либо на основе параллель-
но-конвейерных специализированных структур, либо на основе мо-
дульных микропроцессорных комплектов, ориентированных на задачи
ЦОС (типа AMD 29500).
Процедуры ЦОС представляют собой совокупность арифметиче-
ских операций над входными и промежуточными данными. Арифме-
тические операции образуют третий уровень иерархии задач ЦОС.
Наиболее часто применяются операции умножения и сложения.
Отдельные процедуры, связанные с решением систем линейных урав-
нений, обращением матриц, используют операции деления, извлечения
квадратного корня, однако доля таких операций весьма незначи-
тельна. Ниже будем рассматривать только процедуры, использующие
операции умножения и сложения-вычитания. Аппаратно арифмети-
ческие операции реализуются посредством соответствующих ариф-
метических устройств (АУ), структура которых определяется фор-
матами входных и выходных данных, протоколами обмена данными
с внешними устройствами, а также алгоритмами выполнения ариф-
метических операций, реализованными в АУ. Следует отметить, что
в качестве промежуточного уровня иерархии можно выделить типо-
вые макрооперации ЦОС, представляющие собой совокупность опре-
деленным образом упорядоченных арифметических операций. При-
мерами макроопераций является базовая операция БПФ, звено циф-
рового фильтра 1-, 2-го порядка, весовое суммирование, операции
с комплексными числами. Выделение макроопераций в качестве от-
дельного уровня иерархии связано с тем, что современная микро-
электронная технология позволяет разместить на кристалле СБИС
несколько АУ, выполняющих одинаковые или разные арифметические
операции и связанных между собой. Такие возможности требуют ре-
шения вопроса об оптимальном выборе состава и структуры аппарат-
ных ресурсов на кристалле, который сводится к анализу типовых
процедур ЦОС и разбиению их на совокупность макроопераций,
реализация которых возможна на кристалле СБИС. Параллельно-
конвейерные системы содержат множество АУ, связанных между
собой, которые, как правило, выполняют макрооперации и называют-
ся в этом случае ПЭ.
28
Опускаясь на следующий уровень иерархии, переходим к ариф-
метическим и логическим операциям над отдельными битами данных.
Сюда относятся как простейшие булевые функции от битовых пере-
менных {конъюнкция, дизъюнкция, отрицание, исключающее ИЛИ),
так и более сложные операции типа суммирование нескольких бито-
вых переменных с одинаковыми или разными весами, мажоритация,
формирование сигналов ускоренного переноса и т. д. Аппаратными
средствами на этом уровне являются логические элементы и их со-
вокупности — комбинационные схемы ограниченных размеров.
Любая информационная система (в том числе и система ЦОС)
кроме собственно операций обработки данных всегда выполняет так-
же и операции хранения входных и выходных данных, промежуточ-
ных результатов, коэффициентов и программ. В соответствии с при-
веденной выше иерархией операций обработки в системах ЦОС мож-
но построить иерархию средств хранения данных в следующем виде.
1.	Системный уровень. Включает главную память комплекса,
в которой постоянно хранятся прикладные управляющие программы,
необходимые константы и коэффициенты, операционная система об-
щего назначения и другие компоненты, обеспечивающие решение
системной задачи в целом. На этом же уровне можно выделить опе-
ративные ЗУ данных для временного хранения входной, выходной
информации и промежуточных результатов, и оперативные ЗУ про-
грамм для временного хранения текущих (выполняемых в данный
момент времени) программных модулей.
2.	Уровень операционных устройств. На данном уровне струк-
тура ЗУ определяется типом ОУ. Если используется ОУ однопроцес-
сорного типа, то структура памяти аналогична структуре памяти на
системном уровне и содержит главную память ОУ, хранящую про-
грамму работы ОУ, необходимые данные и коэффициенты (в ряде
случаев главная память ОУ может совпадать с оперативными ЗУ
на системном уровне) и средства для оперативного хранения данных
в виде рабочих регистров общего назначения и буферных регистров,
включенных между блоками ОУ. Если ОУ реализует параллельно-
конвейерные методы обработки данных, то главная память как та-
ковая отсутствует, а запоминающая среда является распределеииой
и реализована в виде конвейерных регистров, ограниченное число
которых содержится в каждом из ПЭ операционного устройства.
3.	Уровень арифметических устройств (ПЭ). Хранение данных
осуществляется в рабочих регистрах АУ (ПЭ). Структура рабочих
регистров, их число, порядок приема и выдачи информации опреде-
ляются используемыми форматами данных и операциями, выполняе-
мыми АУ или ПЭ.
4.	Уровень битовых операций. Для хранения минимальных еди-
ниц информации — битов данных — используются триггерные уст-
ройства различного типа.
В сжатом виде описанная иерархия операций ЦОС ц соответ-
ствующих им аппаратных средств приведена в табл. 1.1. В остав-
шейся части параграфа мы рассмотрим более подробно второй и тре-
тий уровень этой иерархии, поскольку на этих уровнях наиболее ярко
выражена специфика ЦОС как отрасли науки и техники, и для этих
уровней наиболее актуальны вопросы создания эффективной эле-
ментной базы. Кроме того, на этих уровнях выполняется основной
объем вычислительных операций, необходимых для решения систем-
ной задачи, поэтому анализ различных методов выполнения опера-
ций ЦОС на уровне операционных и арифметических устройств поз-
волит выбрать наиболее эффективные по заданным критериям под-
29
Таблица 1.1
Иерархия операций и аппаратных средств ЦОС__
Уровни операций ЦОС	Аппаратные средства обработки данных	Аппаратные средства хранения данных
Системная за-	Системный	комплекс	Главная память ком-
дача	ЦОС, включающий уп- равляющую ЭВМ, про- цессор первичной и вто- ричной обработки, вход- ные датчики сигналов, устройства отображения и управления, решающие устройства, исполнитель- ные устройства	плекса (память прог- рамм, память констант и коэффициентов), опера- тивные ЗУ программ и данных
Процедура	Операционные устройст-	Запоминающие устрой-
ЦОС	ва, включающие модули обмена данными с дру- гими блоками системно- го комплекса, арифмети- ческие устройства (одно или множество) илн ПЭ, цепи управления и син- хронизации	ства для хранения про- грамм, данных и коэф- фициентов, рабочие и буферные регистры, бло- ки адресации и синхро- низации
Арифметичес- кие операции (макроопера- ции)	Арифметические устрой- ства (умножители, сум- маторы,	вычитатели, блоки преобразования кодов и т. д.), процес- сорные элементы	Регистры
Операции над битами данных	Логические элементы, комбинационные схемы	Триггеры
ходы, после чего вопросы построения системного комплекса и вопросы
проектирования на нижнем уровне иерархии можно будет решать
с учетом выбранных методов реализации процедур ЦОС и арифме-
тических операций. Отдельные вопросы построения системных комп-
лексов будут рассмотрены в гл. 5.
В гл. 2 рассмотрена реализация некоторых операций обработки
данных на битовом уровне, вопросы оптимального выбора типа
триггерных устройств для использования в параллельно-конвейерных
интегральных системах рассмотрены в гл. 3.
1.2.3. Типовые процедуры и аппаратные
структуры ЦОС
Задачи фильтрации сигналов решаются в том или ином виде
любой системой обработки сигналов. В общем случае в системах
ЦОС фильтром называется устройство, на вход которого поступает
сигнал а/n, имеющий определенную совокупность параметров. S,„=
30
={Si, Sj, ...}> причем значения этих параметров лежат в заданных
диапазонах d,= (di!, dzj), т. е. dzicSzcdz?, а на выходе устройства
формируется сигнал Av = f(ain), причем сигнал Av имеет туже сово-
купность параметров Sv, что и входной сигнал: Sv = Sin=S. Эти
параметры имеют значения в диапазонах D/=(Dzi, D,2) и существу-
ет, по крайней мере, один параметр Sz.eS, для которого d/=/=DF.
Целью фильтрации является расщепление сложной параметрической
структуры входного сигнала на составляющие и удаление из сигнала
компонент, параметры которых не несут полезной информации
(например, помех, шума). Для этих целей в подсистемах первичной
обработки сигналов оказывается достаточно манипулировать с пара-
метрами сигналов, представленных как функции времени t либо
частоты w. Соответственно используются временные и частотные
фильтры.
Временные фильтры можно рассматривать как усилители с пе-
ременным коэффициентом усиления, который задается функцией
f(t). Сигнал y(t) на выходе временного фильтра равен произведению
входного сигнала x(t) на функцию f(t):
y(t) = x(t)f(t).	(1.18)
В устройствах ЦОС входной, выходной сигналы и функция f(t)
являются дискретными, поэтому выражение (1-18) принимает вид
у (пТ) = х (nT) f (пТ),	(1.19)
где Т — период дискретизации.
Операцию (1.19) иногда называют взвешиванием сигнала,
а функцию f в этом случае — весовой. Временная фильтрация обе-
спечивает выделение из последовательности отсчетов сигнала, посту-
пающего на вход, тех отсчетов, которые расположены в заданном
промежутке времени (рис. 1.9, а). Весовая функция может иметь
прямоугольный вид и равняться 1 в заданном промежутке времени
Т и 0 вне интервала Т. В этом случае временная фильтрация реа-
/ ? «.У
Рис. 1.9. Временная фильтрация дискретизированного сигнала Sn(t)
прямоугольной весовой функцией h„(7):
а —диаграммы входного SnO), выходного Sn(0 сигналов и весовой функ-
ция, (/); б — простейший временной фильтр


31
лизуется посредством простейшего коммутатора в виде элемента И,
иа один вход которого поступает сигнал х, а на другой — функция f
(рис. 1.9,6). Такой подход при минимальных аппаратных затратах,
однако, вносит дополнительные высокочастотные составляющие
в спектр выходного сигнала. Поэтому часто применяют весовую
функцию с подавлением на краях интервала Т (рнс. 1,10, а). В этом
Рис. 1.10. Временная фильтрация с подавлением высокочастотных со-
ставляющих в спектре выходного сигнала:
а— диаграммы входного Sn(O, выходного Sn(t) сигналов и весовой функции
hn(t); б — аппаратная реализация фильтра на основе умножителя
случае временная фильтрация выполняется с помощью умножителя
(рис. 1.10,6). Временная фильтрация используется в основном на
входах подсистем первичной обработки для формирования входных
массивов данных. Для выделения информационных параметров сиг-
нала значительно более полезной оказывается частотная фильтрация,
когда сигнал на входе и выходе фильтра, а также характеристика
фильтра рассматриваются как функция от частоты w. В этом случае
будем обозначать их с помощью прописных латинских букв соот-
ветственно X(w), Y(w) и F(w), а эквивалент выражения (1.18) для
частотной фильтрации имеет вид
Y(w) = X(w)F(w).	(1.20)
Поскольку сигналы, поступающие от входных датчиков, всегда яв-
ляются функцией времени, а не частоты, то для частотной фильтра-
ции в виде выражения (1.20) необходимо перейти от временного
представления сигнала к его частотному представлению (спектру)
с помощью преобразования Фурье (см. ниже). Однако в ряде случаев
оказывается более удобным использовать свертку для частотной
фильтрации. Возможность такого подхода основана на известной тео-
реме Планшераля, которая гласит, что преобразование Фурье от
свертки двух функций равно поточечному произведению преобразо-
32
ваний Фурье от каждой из функций, входящих в свертку, и наобо-
рот, т. е. если обозначить через * операцию свертки, а через Ч' —
преобразование Фурье, то
Y(w) = X(w)F(w) = T[x(t) . f(t)].	(1.21)
Взяв обратное преобразование Фурье от обеих частей уравнения
(1.21) и переходя к дискретному представлению сигналов, получим,
что
п
у(пТ) = х(пТ) * f(nT) = 2 x(iT)f[(n-i)T],	(1.22)
i=i
где x(nT), n=0, 1,..., N—1—последовательность отсчетов сигнала,
поступающего на вход фильтра; f(nT), n=0, 1,..., L—1—последо-
вательность отсчетов импульсной характеристики данного фильтра;
у(пТ), п = 0, 1,..., L+N—1 — последовательность отсчетов сигнала,
формируемого на выходе фильтра. Таким образом, свертка является
способом вычисления сигнала на выходе устройства, выполняющего
фильтрацию в частотной области. Импульсная характеристика f (пТ)
фильтра представляет собой сигнал на его выходе (отклик фильтра),
который формируется при подаче на вход фильтра б-импульса (им-
пульса единичной амплитуды, длительность которого стремится к ну-
лю). Импульсная характеристика f(nT) полностью определяет па-
раметры фильтра при рассмотрении его работы во временной области.
Анализ работы фильтра в частотной области выполняется на основе
амплитудно-частотной характеристики (АЧХ) фильтра, которая яв-
ляется преобразованием Фурье от импульсной характеристики f(nT)
и в уравнении (1.21) задается функцией F(w).
В общем случае основными параметрами цифровых фильтров,
определяющими их быстродействие и аппаратные затраты, являются
длина L импульсной характеристики (порядок фильтра), число от-
четов N входного сигнала х(пТ), поступающее на обработку, разряд-
ность коэффициентов и данных, способ представления данных. Ука-
занные параметры определяются в ходе проектирования цифровых
фильтров, удовлетворяющих поставленным требованиям к АЧХ,
точности вычислений и т. п. Методы проектирования цифровых филь-
тров хорошо изучены и описаны в литературе [11, 12, 15], поэтому
здесь ограничимся только кратким обзором широко используемых
алгоритмов цифровой фильтрации и соответствующих аппаратных
структур с тем, чтобы сформировать требования к элементной базе
устройств цифровой фильтрации.
На рис. 1.11 представлен возможный вариант последовательного
спецпроцессора цифровой фильтрации, который реализует выраже-
ние (1.22) с помощью многократного выполнения базовой операции
умножения с накоплением
St = Sz-i + а( bt,	(1.23)
где St — промежуточная сумма, которая формируется сумматором
SM и хранится в буферном регистре R2; at, bt — очередные отсчеты
соответственно входных данных и коэффициентов, поступающие на
входы умножителя МР из памяти данных DM и памяти коэффици-
ентов СМ. Конвейерный буферный регистр R1 позволяет сократить
время цикла процессора за счет параллельного выполнения операций
умножения и сложения. Микропрограмма работы спецпроцессора оп-
ределяется структурой блока управления CU, который формирует
последовательности адресов для загрузки-выгрузки данных и коэф-
3—777
33
фициентов, а также формирует сигналы управления и синхронизации
арифметических блоков и регистров процессора. Друюй возможный
вариант спецпроцессора, позволяющего решать задачи фильтрации,
рассматривался выше (см. рис. 1.4). Еще несколько вариантов уст-
ройств такого типа рассмотрены в [1]. Время вычисления каждого
выходного отсчета посредством такого процессора определяется чис-
Рис. 1.11. Спецпроцессор цифровой фильтрации последовательного
типа:
DM — память данных; СМ — память коэффициентов; РМ — память программ;
SD — шина ввода-вывода данных; AD — шина адреса данных; АС — шина ад-
реса коэффициентов; AS — генератор последовательностей адресов; JCU —
блок управления; МР — умножитель; SM—сумматор; Rl, R2 — буферные ре-
гистры
лом умножений, которые необходимо при этом выполнить. Для вход-
ного массива из N отсчетов общее число умножений составит LN,
время обработки такого массива (без учета временных затрат на
ввод-вывод данных)—LNT, где Т—время цикла процессора, опре-
деляемое быстродействием умножителя и сумматора. Аппаратные
затраты, необходимые для реализации такого спецпроцессора, допус-
кают его однокристальную реализацию для умеренных значений L, N
(L, N=2e—2е).
Для получения более высокой производительности используют-
ся параллельно-конвейерные (систолические) структуры, несколько
вариантов которых представлены на рис. 1.12. Структура иа рис.
1.12, а [13] содержит линейный конвейер умножителей и сумматоров,
обрабатывающих данные и коэффициенты в параллельном коде.
Входные отсчеты х„ поступают непрерывным потоком, скорость вво-
да определяется быстродействием одного каскада конвейера. С такой
же скоростью формируются выходные отсчеты у„. Память коэффи-
циентов может быть реализована на основе регистров, которые за-
гружаются перед началом работы системы, что позволяет легко из-
менять параметры реализуемого фильтра.
Двумерная систолическая структура на рис. 1.12,6 выполняет
блочную обработку данных. Каждый ПЭ содержит умножитель
и сумматор, а также конвейерные регистры на входах (выходах).
Для обработки входного вектора данных Х= (х0, хь .... xw-]) струк-
тура содержит матрицу NxL процессорных элементов, где L — дли-
на импульсной характеристики реализуемого фильтра. Вектор отсче-
тов входного сигнала вводится в матрицу ПЭ снизу и передается от
одного ПЭ к другому вдоль диагональных связей. Коэффициенты
импульсной характеристики вводятся слева и передаются между ПЭ
34
по горизонтальным связям. Результаты вычисления свертки форми-
руются путем накопления промежуточных результатов вдоль верти-
кальных связей снизу вверх и выдаются с выходов верхних в каждом
столбце ПЭ. В данном случае конвейер организован на уровне слов
данных.
Реализация операции свертки посредством систолической струк-
туры, которая представляет собой конвейер на уровне отдельных би-
тов, представлена на рис. 1,12, в [14]. Каждый ПЭ в данной струк-
туре содержит полный однобитовый сумматор, цепь формирования
побитовых произведений обрабатываемых операндов и конвейерные
регистры (триггеры). Входные отсчеты вводятся в последовательном
коде младшими разрядами вперед и последовательно проходят через
все ПЭ, взаимодействуя с разрядами коэффициентов импульсной ха-
рактеристики. Указанные коэффициенты загружаются в систему перед
началом работы и циркулируют в соответствующих конвейерных ре-
гистрах ПЭ каждой строки. Одна строка ПЭ представляет собой, по
существу, умножитель чисел в последовательном коде, причем ре-
зультат умножения суммируется с результатом, поступающим из
предыдущей (верхней) строки, и выдается в последующую (нижнюю)
строку. Суммирование выполняется без приведения переносов, что
позволяет до предела повысить тактовую частоту системы, оконча-
тельный результат формируется отдельным сумматором, размещен-
ным в нижней строке матрицы.
Наконец, на рис. 1.12, г представлена еще одна параллельно-
конвейерная структура для вычисления свертки, которая содержит
набор умножителей, формирующих произведения входных отсчетов
х„, на коэффициенты импульсной характеристики h;, конвейерных
регистров и конвейерного многовходового сумматора. Входные дан-
ные хп поступают на вход первого умножителя н далее последова-
тельно передаются от одного умножителя к другому через конвей-
ерные регистры, обеспечивающие необходимую синхронизацию пото-
ков данных. Коэффициенты h; поступают на входы умножителей ре-
гистров коэффициентов, которые загружаются перед началом работы
и могут изменять свое содержимое в процессе вычислений (если реа-
лизуются алгоритмы адаптивной фильтрации). Результат формиру-
ется на выходе многовходового сумматора, который в данном случае
имеет древовидную структуру. Можно рассматривать, по крайней
мере, два варианта структуры на рис. 1.12, г, которые обрабатыва-
ют данные в последовательном или в параллельном коде.
Представленные структуры и их различные модификации можно
сравнивать между собой, используя критерии, введенные в § 1.1
(1.4)—(1.8). Пример такого анализа для оценки различных структур
многовходовых сумматоров представлен в § 2.6; здесь отметим
только, что сравнение параллельно-конвейерных процессоров на рис.
1.12, а — г по упомянутым критериям показывает предпочтительность
древовидных структур, обрабатывающих данные в последовательном
коде (рис. 1.12, г).
Уравнение (1.22) описывает так называемый фильтр с конечной
импульсной характеристикой (КИХ) [15]. Широко используются так-
же фильтры с бесконечной импульсной характеристикой (БИХ), или
рекурсивные фильтры, которые задаются выражением
п	п
У(п) = 2 x(n—i)f(i) 4- 2 У(п —k)g(k),	(1.24)
i=o	fe=i
где f(i), i=0, 1,.... I—1, g(k), k=0,1,... К—1 — коэффициенты им-
3*
ЗУ коэффициентов
а)
==оП=О — буферный регистр ;обеспечи6ает задержку
, U	на 1 такт
хо
^—процессорный элемент в каждый момент
времени	^1>Уо-уГ1+ЬГхГ'‘
д)
Рис. 1.12. Параллельно-конвейерные структуры цифровых фильтров:
а — линейная цепь ПЭ, данные представлены в последовательном коде; б —
двумерная матрица ПЭ, данные представлены в параллельном коде; в — дву-
мерная матрица однобитовых ПЭ, используется последовательный код; г —
устройство для вычисления свертки с древовидной структурой многовходово-
го сумматора
36
Выход
Триааеры cs S
cV-*r- SL
Oy—*~
p=cs® ax-частичное произведение
разрядов данных
коэффициентов
S(л=3 ©р ® с- частичная сумма
с
а
Триааеры cv=ps+pc + sc-перенос
CS -управляющий сигнал
в)
37
пульсной характеристики фильтра, x(n—i)—входные отсчеты, опре-
деленные для 0«п—id, у(п—к) — выходные отсчеты, определенные
для 0<п — к<К.
Алгоритмы вычисления выражений (1.22), (1.24) удобно пред-
ставлять с помощью графовых структур, содержащих операции ум-
ножения, суммирования и задержки, размещенные в вершинах ори-
ентированного графа, дуги которого определяют порядок выполнения
этих операций, т. е. для каждой операции определяют предшествую-
щие операции, результаты которых являются входными аргументами
для данной операции и последующие операции, использующие ре-
зультат выполнения данной операции в качестве своих входных
аргументов. На рис. 1.13 представлены варианты таких графовых
Рис. 1.13. Графовые представления алгоритмов цифровой фильт-
рации:
а — фильтр с конечной импульсной характеристикой (нерекурсивный); б —
филыр с бесконечной импульсной характеристикой (рекурсивный); в — кано-
ническая структура рекурсивного цифрового фильтра
структур, описывающие алгоритмы вычисления (1.22), (1.24). На ос-
нове этих графов можно непосредственно синтезировать реализую-
щие (1.22), (1.24) аппаратные структуры заменой операций соответ-
ствующими аппаратными блоками прн сохранении структуры связей
(сравни рис. 1.12 и рис. 1.13). Таким образом, могут быть получены
комбинационные (не конвейерные) процессоры цифровых фильтров.
Синтез конвейерных структур для нерекурсивных фильтров вы-
полняется путем размещения конвейерных буферных регистров вну-
три комбинационных цепей, имеющих большую задержку переклю-
чения, таким образом, чтобы минимизировать общее время цикла
устройства. Отметим, что конвейерные регистры могут одновременно
выполнять функции элементов задержки. Правильная синхронизация
потоков данных внутри таких конвейерных структур обеспечивается
достаточно просто в связи с отсутствием в них обратных связей.
Для рекурсивных фильтров реализация конвейерных вычислителей
38
на основе структур рис. 1.13 сильно затрудняется наличием обратных
связей, в результате чего время цикла для таких устройств не может
быть сделано меньше, чем задержка переключения обратной связи.
Отсюда следует, что в конвейерных системах предпочтительно ис-
пользовать рекурсивные фильтры с короткой обратной связью, т. е.
с малыми значениями К. Развитием этой идеи является метод реа-
лизации цифровых фильтров на основе стандартных звеньев малых
порядков, который является привлекательным также с точки зрения
сокращения номенклатуры элементной базы.
Как отмечалось выше, еще один подход к реализации цифровых
фильтров основан на использовании ДПФ, которое определяется
выражением
N-1
VI	I 2л \
X (k) = ^7;х(п)ехр[ — j—nkj,	(1.25)
n=0
где X(k), k=0,1 N—1—коэффициенты Фурье; x(n), n=0,1,...,
N—1—отсчеты входного сигнала. Коэффициенты X(k), по сущест-
ву, представляют собой амплитуды синусоид с частотами <в* =
= 2jtk/N, сумма которых однозначно задает входной сигнал, т. е.
справедливо соотношение
N—1
1 V	/ 2л \
х(п)= ТГ 7i X(k)exp j— пк .	(1.26)
s=o
Уравнение (1.26) задает обратное преобразование Фурье. Коэффи-
циенты Х(к) могут быть интерпретированы как спектральные со-
ставляющие сигнала х(п), в связи с чем преобразование Фурье часто
используется также для спектрального анализа.
Алгоритмы ДПФ в задачах ЦОС могут быть реализованы как
непосредственно, путем вычисления (1.25) для каждого коэффициен-
та Фурье Х(к), так и на основе быстрых алгоритмов (алгоритмов
БПФ), использующих свойства симметрии и периодичности функций
ехр(—j(2n/N)nk) относительно индексов кип.
В первом случае для вычисления N-точечного ДПФ нужно вы-
полнить (N—I)2 операций комплексного умножения и N(N—1) опе-
раций сложения комплексных чисел. Если записать выражение (1.25)
в рекурсивном виде, то легко заметить, что в качестве базовой
операции для его реализации можно вычислить операцию, аналогич-
ную (1.23) с тем отличием, что операнды и результат операции ста-
новятся комплексными величинами. В общем случае, при вычислении
ДПФ на основе прямых методов, указанную базовую операцию не-
обходимо выделить N раз для каждого из N вычисляемых коэффи-
циентов Фурье. Для значений N, достигающих величины 210 и боль-
ше, объем вычислений при использовании прямых методов оказыва-
ется чрезмерно большим, что ограничивает быстродействие системы,
диапазон частот обрабатываемых сигналов, точность вычислений
и т. д. В алгоритмах БПФ базовой операцией является операция
(Г.9), (1.10), которая рассматривалась выше с точки зрения ее реа-
лизации на основе программируемого процессора (см. рис. 1.4).
В общем случае, для выполнения БПФ массива отсчетов входного
сигнала, содержащего N точек, необходимо выполнить (N/b)logdN
базовых операций, где b — основание алгоритма БПФ. Наиболее
часто используются значения Ь=2, 4, 8. Выражение (1.9) определя-
39
ет базовую операцию БПФ по основанию 2, которая состоит из од-
ного умножения комплексных чисел и двух комплексных сложений.
Легко определить, что для N = 2'° объем вычислений при использо-
вании алгоритма БПФ по основанию 2 по сравнению с прямым алго-
ритмом вычисления ДПФ сократится примерно в 200 раз по числу
операций комплексного умножения н примерно в 100 раз по числу
операций сложения. Платой за этот выигрыш является более сложная
организация структур данных при вычислении БПФ и соответствен-
но более сложное управление процессом вычислений.
С точки зрения аппаратных структур для вычисления преобра-
зования Фурье можно рассматривать методы реализации обоих рас-
смотренных подходов на основе программируемых процессоров по-
следовательного типа и на основе параллельно-конвейерных структур.
Рассмотренный в § 1.1 программируемый спецпроцессор для эффек-
тивного выполнения базовой операции БПФ по основанию 2 позво-
ляет реализовать алгоритм БПФ полностью, а также может быть
запрограммирован для выполнения базовой операции типа (1.23)
с комплексными данными и реализации прямых алгоритмов вычис-
ления ДПФ. Рассмотрим более подробно несколько параллельно-
конвейерных структур для вычисления преобразования Фурье.
На рис. 1.14 представлен вариант линейной систолической струк-
туры, содержащий N процессорных элементов, каждый из которых
выполняет базовую операцию (1.23) с комплексными величинами,
К1 К2 кз к< к5
Рис. 1.14. Линейная систологическая структура для вычисления дис-
кретного преобразования Фурье
Отсчеты входного сигнала х(п) вводятся последовательно на вход
первого слева ПЭ и далее передаются систолическим образом от од-
2л
ного ПЭ к другому. Матрица значений [ехр(—j ~)]"k=wn'1 вводится
в ПЭ сверху, результаты промежуточных вычислений передаются сле-
ва направо таким образом, что окончательные результаты Х(к) (ко-
эффициенты Фурье) накапливаются в процессе вычислений и выда-
ются с выхода N-ro ПЭ. Возможны различные модификации данной
структуры, отличающиеся направлением потоков данных, орга-
низацией хранения и перемещения промежуточных результатов,
порядком ввода-вывода входных данных и результатов, загрузкой
ПЭ, форматом используемых данных и т. д. Большое число систоли-
ческих структур для вычисления ДПФ рассмотрено в [16].
Параллельно-конвейерная реализация БПФ предполагает наличие
в системе кроме арифметических устройств, выполняющих базовую
40
операцию, некоторых средств для организации необходимых переста-
новок результатов промежуточных вычислений. На рис. 1.15 показан
спецпроцессор БПФ, содержащий log2 N процессорных элементов,
в котором перестановки промежуточных результатов осуществляются
посредством сдвиговых регистров различной длины и коммутаторов,
управляемых соответствующими сигналами. Параллельно-конвейер-
Рис. 1.15. Конвейерный спецпроцессор быстрого преобразования
Фурье:
К — коммутатор; W — поворачивающие коэффициенты;
BF — блок, выполня-
ющий базовую операцию, в котором сдвиговый регистр R обеспечивает за-
держку в L тактов
ная структура на рис. 1.16 обеспечивает требуемые перестановки
данных за счет соответствующей топологии связей между ПЭ. Дан-
ная структура обеспечивает максимальный параллелизм при выпол-
нении алгоритма БПФ, однако для нее достаточно сложно решать
вопросы ввода-вывода данных. Предложено достаточно много парал-
лельно-конвейерных структур для вычисления БПФ [17]. Выбор
конкретной структуры определяется спецификой решаемой задачи
и входит в компетенцию разработчика аппаратуры.
Что касается определения требований к элементной базе, то
проведенный краткий анализ основных требований ЦОС и аппа-
ратных структур для их реализации позволяет выделить основные
используемые арифметические операции — умножение н суммирова-
ние, и некоторые их комбинации (макрооперации), используемые
в рассмотренных алгоритмах ЦОС.
В качестве макрооперацнй можно выделить базовую операцию
БПФ, комплексное умножение и сложение, операцию (1.23) для дей-
ствительных и комплексных данных, операцию вычисления суммы
произведений (как составную часть комплексного произведения и ал-
горитмов цифровой фильтрации). Отдельно следует отметить макро-
операции стандартных звеньев цифровых фильтров малых порядков,
позволяющие строить эффективные параллельные и каскадные струк-
туры цифровых фильтров. Можно выделить следующие типы стан-
дартных звеньев, которые в совокупности обеспечивают реализацию
практически любых цифровых фильтров, представимых в виде
(1.22), (1.24).
1.	Нерекурсивное звено 1-го порядка (НРФ1), определяемое вы-
ражением
Уп = Хт)+ах„-1.	(1.27)
2.	Нерекурсивное звено 2-го порядка (НРФ2)
Уп = хп + а1хп_1-|-а2хп_2.	(1.28)
41
Рис. 1.16. Двумерная па-
раллельно-конвейерная
структура для вычисле-
ния быстрого преобра-
зования Фурье:
ПЭ — процессорные элемен-
ты, выполняющие базовую
операцию БПФ
Рис. 1.17. Аппаратная реализация стандартных звеньев цифровых
фильтров:
а — нерекурсивное звено 1-го порядка; б — нерекурсивное звено 2-го поряд-
ка; в — рекурсивное звено 1-го порядка; г — рекурсивное звено 2-го порядка;
д — биквадратное звено
42
3.	Рекурсивное звено 1-го порядка (РФ1)
Уп = *п+ byn_v	(1.29)
4.	Рекурсивное звено 2-го порядка (РФ2)
Уп =	+ bt Уп-i + Ь2 Уп-2.	(1.30)
5.	Биквадратное звено
Уп = хп + °1 хП-1 “Г а2 хп—2 Ч~ bi уп—1 + Ьа Уп—2-	(1-31)
На рис. 1.17 представлены возможные варианты аппаратных
структур, обеспечивающих реализацию (1.27) — (1.31). Указанные
аппаратные структуры, состоящие из умножителей, сумматоров и
блоков задержки могут быть реализованы в виде отдельных СБИС,
которые необходимо объединять в каскадные (рис. 1.18; а) или па-
раллельные (рис. 1.18,6) структуры для построения цифровых
фильтров более высоких порядков. Передаточные функции таких
составных фильтров описываются выражениями
Hs = n н(.	(1.32)
1=1
Рис. 1.18. Построение цифрового фильтра высокого порядка на осно-
ве стандартных звеньев:
а—каскадная структура фильтра 6-го порядка на основе биквадратных звень-
ев; б — параллельная структура фильтра 8-го порядка на основе биквадрат-
ных звеньев. БН — блоки нормализации
43
для каскадных структур н
п
Нр = 2н.	(1.33)
(=1
для параллельных структур, где Н;— передаточные функции от-
дельных стандартных звеньев.
Коэффициенты в стандартных звеньях определяются на основе
известных методов проектирования цифровых фильтров таким обра-
зом, чтобы обеспечить в итоге реализацию заданной АЧХ с требуе-
мой точностью. Возможны также комбинированные каскадно-парал-
лельные структуры на основе типовых звеньев малых порядков.
Очевидно, что использование рассмотренного подхода к построению
устройства цифровой фильтрации позволяет применять конвейерные
методы для повышения скорости вычислений. При этом конвейер
может быть организован как на уровне стандартных звеньев (бу-
ферные конвейерные регистры вводятся между отдельными блоками
каскадных структур цифровых фильтров), так и на более низких
уровнях (на уровне арифметических операций или даже на уровне
операций обработки отдельных битов данных при использовании
последовательных кодов).
Таблица 1.2
Типовые макрооперации ЦОС
Выполняемая макрооперация	Тип данных	Форматы
Весовое суммирование Ув= У. Xjai	Вещественные, комплексные	Fl, F2, F3, F4
Свертка Уп~ 2 а*хп—i	Вещественные, комплексные	Fl, F2, F3, F4
Набор умножителей у( =Х|Э1 + С| Нерекурсивный фильтр 1-го порядка Уп=Хп -F ахп—1 Нерекурсивный фильтр 2-го порядка у,, = хп+Э1ХП-i+a2xn_2 Рекурсивный фильтр 1-го порядка у„=Хп4-аХп-1+Ьуп-1 Рекурсивный фильтр 2-го порядка у11 = Хп+Ь1Уп-1+Ь2Уп-2 Биквадратное звено у п—Хп + а । х„_ j -|- a2Xn—2“l“ b i у n-i + + ЬгУп-2 «Бабочка» 1-го типа	Вещественные, комплексные Вещественные » » Комплексные	Fl, F2, F3, F4 F3, F5 F3, F5 F3, F5 F3, F5 F3, F5 Fl, F3
Е=А+ВС, D=A—ВС «Бабочка» 2-го типа	Комплексные	Fl, F3
Е=(А + В)С, D-А—В		
44
Указанная возможность определяется тем, что в цифровых
фильтрах (1.27) — (1.31) цепь обратной связи либо отсутствует, либо
является достаточно короткой, что облегчает синхронизацию пото-
ков данных при переходе к конвейерной обработке и позволяет
в общем случае достичь самой высокой производительности парал-
лельно-конвейерных устройств цифровой фильтрации.
Подводя итоги анализа типовых алгоритмов ЦОС можно сфор-
мировать множество макроопераций, обеспечивающих выполнение
этих алгоритмов, для которых имеет смысл рассматривать возмож-
ность разработки специализированных СБИС для их реализации.
Это множество представлено в табл. 1.2, которая содержит пере-
чень макроопераций, типы данных (вещественные и комплексные)
и форматы входных и выходных данных, используемые при выпол-
нении указанных макроопераций. Минимальную разрядность вход-
ных данных целесообразно установить равной 8 бит. Точность
представления входных отсчетов может быть увеличена до 16 бит
за счет объединения двух 8 битовых модулей (например, двух 8-би-
товых умножителей) в один 16-битовый, при этом соответственно
уменьшится количество функциональных ресурсов. Кроме того, при
решении задач фильтрации (макрооперации 4—8) разрядность вход-
ных данных в зависимости от области применения может составить
16 и 32 бит. Выходные данные могут быть представлены с одинар-
ной или двойной точностью, т. е. с точностью 8, 16, 32 бит, в зависи-
мости от разрядности входных данных и режима вычислений. В этом
случае можно выделить пять комбинаций форматов входных и вы-
ходных данных, которые представлены в табл. 1.3. Анализ макро-
операций с точки зрения возможных и необходимых форматов вход-
ных и выходных данных при их выполнении, дает результаты, пред-
ставленные в 3-й графе табл. 1.2.
Таблица 1.3
Форматы входных и выходных данных
Обозначение	Формат входных данных, бит	Формат выходных данных, бит
F1	8	8
F2	8	16
F3	16	16
F4	16	32
F5	32	32
1.3.	Общие вопросы построения микроэлектронной
элементной базы для систем ЦОС
В настоящее время существуют следующие основные направле-
ния развития элементной базы для систем ЦОС (в том числе для
выполнения макроопераций, перечисленных в табл. 1.2):
1.	Заказные микросхемы, ориентированные на выполнение задан-
ной макрооперации ЦОС (например, звено фильтра [181, коррелятор
[19], комплексный умножитель [20]).
2.	Программируемые процессоры ЦОС типа TMS320, MPD7720
и др. [21].
45
3.	Компоненты систем ЦОС в виде отдельных микросхем (умно-
жителей, сумматоров, АЛУ) или микропроцессорных комплектов ти-
па 29500 фирмы AMD.
Очевидно, что наибольшую эффективность реализации алгорит-
мов ЦОС обеспечивает первый подход, в котором принципы специа-
лизации и параллельно-конвейерной обработки, отмеченные в §1.1
в качестве основных методов повышения производительности систем
обработки данных, могут быть реализованы наиболее полно и по-
следовательно.
Однако с точки зрения сокращения номенклатуры элементной
базы, наиболее предпочтительным решением является разработка
одной СБИС, обеспечивающей выполнение всех перечисленных мак-
роопераций для всех необходимых форматов данных. Такую зада-
чу решают программируемые процессоры ЦОС типа TMS320 (вто-
рое направление), однако производительность таких процессоров во
многих случаях является недостаточной в связи с тем, что алгорит-
мы вычислений реализуются в них в основном последовательно.
Известны попытки объединить принцип программируемости средств
обработки данных и параллельно-конвейерные методы организации
вычислений [22], однако стремление обеспечить предельную универ-
сальность элементной базы приводит, с одной стороны, к необхо-
димости построения программируемых структур и создания соот-
ветствующего математического обеспечения, а с другой — к чрезмерно
большой избыточности аппаратных средств, реализованных в вычисли-
тельной системе. При этом очевидно, что такие универсальные
СБИС при выполнении каждой заданной операции не будут исполь-
зовать часть своих ресурсов, предназначенных для реализации дру-
гих операций. Кроме того, при таком подходе чрезвычайно возраста-
ет сложность блока управления и системы коммутации, обеспечива-
ющих настройку СБИС на заданную операцию.
Альтернативное решение состоит в том, чтобы разбить исходное
множество макроопераций на малое число групп по структурному
признаку и для каждой группы разработать отдельную СБИС.
Основной признак, по которому макрооперация может быть отнесена
к данной группе: минимальное число изменений, которые нужно
внести в некоторую базовую аппаратную структуру для обеспечения
этой макрооперации. Анализ с этих позиций содержимого табл. 1.2
позволяет выделить следующие группы операций:
1.	Вычисление сумм произведений действительных чисел — весо-
вое суммирование, свертка, набор умножителей.
2.	Вычисление сумм произведений комплексных чисел — весовое
суммирование, свертка, набор умножителей.
3.	Набор действительных цифровых фильтров — НРФ1, НРФ2,
РФ1, РФ2, биквадратное звено.
4.	Базовая операция БПФ с комплексными числами.
Известны задачи обработки сигналов, требующие построения
комплексных цифровых фильтров, однако эти алгоритмы обработки
имеют свою специфику. Оптимальной представляется реализация
выделенных четырех групп макроопераций с соответствующими
форматами входных и выходных данных с помощью четырех СБИС,
которые можно условно назвать СБИС весового суммирования дей-
ствительных чисел (ДВС), СБИС весового суммирования комплекс-
ных чисел (КВС), СБИС действительных фильтров (ДФ), СБИС
базовой операции БПФ.
Для построения законченных систем ЦОС, содержащих опера-
ционные устройства на основе параллельно-конвейерных спецпроцес-
46
соров, кроме перечисленных выше многофункциональных ПЭ, пред-
ставляется необходимым создание ряда специализированных СБИС,
использование которых позволяет существенно повысить эффектив-
ность реализации спецпроцессоров. Например, в ряде случаев в за-
дачах ЦОС встречается необходимость выполнения только операции
сложение-вычитание (без умножения). Такая ситуация возникает,
в частности, и при построении параллельно-конвейерных фильтров вы-
сокого порядка (N=2“—212), когда произведения отсчетов входных
данных на коэффициенты могут быть вычислены с помощью СБИС
типа ДВС и частично просуммированы, после чего необходимо сфор-
мировать окончательную сумму этих произведений. Другой пример
связан с реализацией алгоритмов БПФ, когда на первом или на по-
следнем из log N этапов вычислений поворачивающие коэффициенты
вырождаются в единицу и базовая операция БПФ сводится к сум-
мированию-вычитанию комплексных чисел. В таких случаях целесо-
образно использовать специальные ПЭ, выполняющие только опера-
ции суммирования-вычитания.
Кроме операций умножения и суммирования-вычитания в алго-
ритмах ЦОС встречается также операция деления. Поэтому в соста-
ве элементной базы для систем ЦОС необходимо предусмотреть
СБИС, выполняющую операцию деления. Конкретная конфигурация
такого ПЭ может быть определена в результате дополнительного
анализа алгоритмов, использующих эту операцию.
Наконец, отметим, что, решая задачу разработки элементной
базы для параллельно-конвейерных систем ЦОС и имея конечной
целью эффективную реализацию вычислительных комплексов, ре-
шающих системную задачу (задачу высшего уровня иерархии, см.
§ 1.2), необходимо предусмотреть также средства для организации
ввода-вывода данных в параллельно-конвейерных спецпроцессорах,
средства для контроля состояния (исправности) процессора и его
инициализации, а также средства для сопряжения спецпроцессора
с главной ЭВМ системы. В числе этих средств наиболее необходимы-
ми представляются СБИС специализированного контроллера парал-
лельно-конвейерных спецвычислителей и СБИС многофункциональ-
ного буферного ЗУ. Буферное ЗУ выполняет прием данных от дат-
чиков или от главной ЭВМ, преобразование форматов данных,
организует ввод данных в спецпроцессор и вывод данных из процес-
сора в главную ЭВМ. Число портов в буферном ЗУ должно быть не
менее 2. В отдельных случаях буферное ЗУ может хранить постоян-
ные коэффициенты, используемые в реализуемом алгоритме ЦОС.
Структура СБИС спецконтроллера должна быть оптимизирована для
управления буферным ЗУ, для осуществления периодического или
постоянного контроля исправности процессора и поддержки интер-
фейса между главной ЭВМ и спецпроцессором.
Еще один класс задач, решение которых необходимо обеспе-
чить соответствующей элементной базой, включает всевозможные пре-
образования форматов данных: из параллельного кода в последова-
тельный и обратно, из формата с плавающей запятой в формат
с фиксированной запятой и обратно, из дополнительного кода в пря-
мой и обратно, масштабирование, нормализацию и т. п. Наличие
специализированных элементов, обеспечивающих выполнение указан-
ных операций, позволит оптимальным образом выбирать способы
представления данных иа каждом этапе обработки с учетом задан-
ных требований по быстродействию, точности вычислений и аппарат-
ным затратам.
Таким образом, в качестве микроэлектронной элементной базы
47
параллельно-конвейерных процессоров ЦОС, наиболее необходимым
является создание следующих типов СБИС.
1.	Макропрограммируемые СБИС процессорных элементов, вы-
полняющие основные макрооперации и содержащие умножители,
сумматоры-вычитатели, средства для приведения формируемых
результатов вычислений к базовому используемому формату данных
(блоки округления, нормализации, преобразования кодов и т. п.)
и цепи коммутации для настройки ПЭ на одну из типовых операций
(см. табл. 1.2).
2.	Специальные процессорные элементы для выполнения опера-
ций суммирования-вычитания и деления.
3.	Спецконтроллер параллельно-конвейерных процессоров.
4.	Средства для хранения данных (многофункциональное буфер-
ное ЗУ) и для преобразования их из одного формата в другой.
В состав такого комплекта можно также вводить специализиро-
ванные СБИС, выполняющие одну из широко используемых опера-
ций ЦОС (операции свертки, корреляции и т. д.).
Понятно, что пути создания достаточно полной номенклатуры
микроэлектронных элементов, обеспечивающих практическую реали-
зацию рассмотренных выше общих алгоритмов, структур и принци-
пов построения устройств обработки данных определяются конкрет-
ной решаемой задачей (конечной целью проекта) и уровнем конкрет-
ной используемой технологии.
В последующих главах книги представлены основные результаты
работ по созданию элементной базы для параллельно-конвейерных
систем ЦОС высокой производительности. Конечной целью проекта
является создание ряда спецпроцессоров, высокая производитель-
ность которых обусловила необходимость использования параллель-
но-конвейерных методов обработки данных на основе соответствую-
щего специализированного комплекта БИС К1815. При создании
этого комплекта необходимо учитывать ряд существующих ограни-
чений на быстродействие и функциональные возможности разраба-
тываемой элементной базы, наложенных уровнем технологического
базиса. Рассмотрим эти ограничения на примере центральной БИС
серии К1815 — процессорного элемента К1815ВФ1, структура кото-
рой в большой степени определила структуру других БИС комп-
лекта.
При разработке микросхемы К1815ВФ1 стояла задача создать
процессорный элемент для параллельно-конвейерных систем ЦОС,
обрабатывающий данные в последовательном коде и обеспечиваю-
щий выполнение типовых операций ЦОС (прежде всего, вычисление
свертки, суммирование произведений и т. п.). Дополнительные тре-
бования: ПЭ должен обеспечивать обработку непрерывного потока
входных операндов, поступающих со скоростью не менее одного
8-битового слова за 0,5 мкс; необходимо также обеспечить ряд до-
полнительных функциональных возможностей ПЭ, в том числе —
возможность загрузки коэффициентов во внутренние регистры мик-
росхем и хранения их там, возможность выполнения операции
суммирования над результатами, поступающими с выходов ПЭ, воз-
можность реконфигурации для обработки 16-битовых слов. Сущест-
венным при разработке микросхемы было также ограничение на
потребляемую мощность — не более 1 Вт. Это ограничение в сово-
купности с функциональными возможностями с заданными парамет-
рами быстродействия обусловило выбор биполярной технологии
интегральной инжекционной логики (И2Л) в качестве технологиче-
ского базиса. КМОП-базис не обеспечивал требуемую скорость
48
обработки данных в последовательном коде и не удовлетворял
требованиям по максимальной мощности на предельной частоте —
в конвейерной схеме в каждом такте переключаются не менее 50 %
всех элементов БИС. Быстродействие И2Л базиса тоже оказалось
недостаточным для обработки информации в чисто последовательном
коде. Время задержки переключения логического элемента в диапа-
зоне температур и напряжений питания для коэффициента развет-
вления п = 4 составляло т=15—18 нс, откуда минимальное время
цикла Tmjn=6T = 90—108 нс (более подробно см. § 2.1), т. е. время
обработки 8-битовых слов достигало T = 8Tmin = 720—800 нс и более.
Это обусловило использование представления и обработки данных
в последовательно-параллельном коде.
Другим технологическим ограничением, повлиявшим на архи-
тектуру БИС, явилось ограничение существующее на период разра-
ботки БИС по степени интеграции: 3,5—4,0 тыс. вент. для серийно-
пригодных БИС. В связи с этим пришлось отказаться от попыток
реализовать полный набор макроопераций, рассмотренных в § 1.2,
и ограничить функциональные возможности ПЭ микроопераций вы-
числения суммы произведений двух пар 8-битовых чисел с возмож-
ностью реконфигурации для обработки 16-битовых чисел. Ограниче-
ния по степени интеграции не позволили также в комплекте К1815
реализовать умножение чисел в дополнительном коде, что потребо-
вало введения преобразователей прямого кода в дополнительный
как в состав БИС К1815ВФ1, так и в состав комплекта (БИС
К1815ПР1). При этом операция умножения выполняется с мини-
мальными аппаратными затратами в прямом коде, а последующие
операции сложения — в дополнительном. Таким образом, основной
операцией, выполняемой БИС К1815ВФ1, является операция
S=2a;b;	(1.34)
i=l
для п=2. Для п>2 операция (1.34) выполняется с помощью БИС
многовходового сумматора К1815ИМ1, имеющего древовидную
структуру. На основе БИС К1815ИМ1 можно строить каскадные
древовидные структуры многовходовых сумматоров со сколь угод-
но большим числом входов Преобразование форматов данных из
параллельного кода в последовательный и обратно выполняет БИС
ортогональной памяти К1815ИР1. Перечисленные четыре микросхе-
мы (К1815ВФ1, К1815ИМ1, К1815ИР1, К1815Г1Р1) образуют ядро
комплекта К1815 и в совокупности обеспечивают выполнение первой
группы операций из табл. 1.2, т. е. операций, связанных с вычисле-
нием сумм произведений действительных чисел. Указанные микросхе-
мы можно применять и для реализации остальных макроопераций
табл. 1.2 (операций с комплексными данными, операций цифровой
фильтрации), однако в этом случае необходимо использовать допол-
нительные внешние элементы малой степени интеграции для органи-
зации управления процессом вычисления и синхронизации потоков
данных [23], что снижает эффективность вычислений в плане соотно-
шения получаемой производительности и аппаратных затрат, требу-
емых для построения устройств обработки.
Кроме микросхем, выполняющих основные операции арифмети-
ческой обработки и преобразования данных, в состав комплекта
входят две микросхемы вспомогательного назначения: БИС накап-
ливающего сумматора К1815ВФ2 и БИС специализированного АЛУ
К1815ИА1.
4—777
49
о
Основные параметры БИС серии К1815
Таблица 1.4
Тип БИС	Функциональное назначение	Форматы данных	Время цикла, 1 нс	|	Техно- логия	Напряжение питания	Потребляе- мая мощ- ность, мВт	Степень ин- теграции	Число ВЫВО- ДОВ	Тип корпуса
К1815ВФ1	БИС процес- сорного эле- мента	Входные: 8,16 раз- рядов,	последова- тельно-параллельный прямой код; выход- ные: 16, 32 разряда, последовательно-па- раллельный допол- нительный код	118	и=л	+5В± 10 %; 4-ЗВ±5 %	1275	13 520	24	Плоский ме- таллокерами- ческий 4131.24-3
К1815ИМ1	БИС 8-входно- го сумматора	Разрядность любая, последовательно-па- раллельный код	118	ттлш	+5В+10 %	770	2079	24	Плоский метал- локерамический 4118.24-3
К1815ПР1	БИС преобра- зователя кодов	8, 16, 32 разряда, последовательно-па- раллельный код	118	ттлш	+5В±10 %	660	1172	16	Плоский ме- таллокерами- ческий 402.16-21
* К1815ИР1
БИС ортого-
нальной регист-
ровой памяти
4, 8 разрядов
К1815ВФ2	БИС накапли-	Входные: 24 разряда;
	вающего сум-	выходные: 12 разря-
	матора	дов, параллельный дополнительный код
К1815ИА1	БИС специали-	Однобитовые логи-
	зированного АЛУ	ческие переменные
К1815ВФЗ
БИС микропро-
цессора БПФ
Последовательный
знакоразрядный код,
длина входных и вы-
ходных слоев до 24
разрядов
118 472	ттлш И2Л	+5В±10 % +5В±10 %	990 907	1770 5610	28 28	Плоский метал- локерамический 4119.28-1 Плоский метал- локерамический 4119.28-1
120	ттлш	4~5В±10%	825	1371	42	Плоский метал- локерамический 429.42-1
100	И2Л	1,0—1,7 В	420— 510	14 098	24	Планарный ме- таллокерами- ческий 405.24-2
Рис. 1.19. Устройство для вычисления свертки на основе БИС серии
К1815 при Р2 =65-10° оп./с
Основными операциями, выполняемыми БИС К1815ВФ2, явля-
ются загрузка данных, поступающих в 8-битовом параллельном ко-
де на входную магистраль, во входные регистры, суммирование
содержимого входных регистров и выдача результата на 12-разряд-
ную выходную магистраль. БИС К1815ВФ2 может использоваться
в выходных каскадах устройств первичной обработки данных для
выполнения операций накапливающего суммирования выходных
результатов. Кроме того, данную микросхему можно использовать
для формирования регулярных последовательностей адресов в под-
системах вывода результатов обработки на устройства отображения
52
и т. п. БИС К1815ИА1 представляет собой 4 однобитовых АЛУ,
дополненных регистрами для приема и хранения обрабатываемых
данных. Реализуемая этими АЛУ система команд является подмно-
жеством системы команд широко известной микросхемы К155ИПЗ.
БИС предназначена для выполнения битовых операций в подсисте-
мах вторичной обработки, в частности, в подсистемах формирова-
ния и улучшения изображений.
Отдельно следует выделить БИС К1815ВФЗ, в которой реализо-
ван достаточно широкий набор наиболее часто используемых опера-
ций ЦОС, включая умножение, суммирование, масштабирование,
определение модуля числа и др., а также различные комбинации
этих операций. Указанная БИС была разработана в ходе уже упо-
минавшихся выше исследований по созданию многопроцессорных
систем с перестраиваемой структурой [22] и представляет собой по-
пытку сочетания универсальности элементной базы с параллельно-
конвейерными методами обработки данных. Элементарный анализ
системы команд БИС К1815ВФЗ, приведенной в § 2.2, подтверждает
сделанный ранее вывод об избыточности имеющихся в микросхеме
аппаратных ресурсов при выполнении отдельных команд из имею-
щейся их совокупности. Тем не менее БИС К1815ВФЗ позволяет
строить достаточно эффективные спецпроцессоры для выполнения
алгоритмов БПФ и алгоритмов цифровой фильтрации, в которых
избыточность аппаратных ресурсов этой БИС является минималь-
ной. Другой особенностью БИС К1815ВФЗ является использование
знакоразрядного последовательного кода для представления и об-
работки данных. Этот код требует удвоенных по сравнению с обыч-
ным двоичным кодом аппаратных затрат для реализации соответ-
ствующих устройств обработки, однако позволяет осуществлять об-
работку данных, начиная со старших разрядов, при этом в общем
случае позволяет обеспечить минимальную (1—3 такта основного
синхросигнала) задержку выдачи результатов. Последнее обстоятель-
ство в целом ряде случаев позволяет улучшить быстродействие си-
стем обработки данных.
Общий перечень микросхем комплекта К1815 и краткое описа-
ние основных их функций и характеристик приведено в табл. 1.4.
Детально структура, выполняемые функции, алгоритмы работы,
форматы данных, временные диаграммы работы рассмотрены в гл. 2.
На рис. 1.19 представлен пример реализации на основе БИС се-
рии К1815 устройства для вычисления свертки непрерывно поступа-
ющих 8-битовых отсчетов входного сигнала с 16-точечной импульс-
ной характеристикой. Для реализации устройства необходимо иметь
четыре микросхемы К1815ИР1, восемь микросхем К1815ВФ1, две
микросхемы К1815ИМ1, память коэффициентов объемом 16X8 бит
и простые цепи управления, т. е. блок можно реализовать на плате
размером 10X10 см2. При этом достигается суммарная производи-
тельность Р2«65 млн оп./с и обеспечивается обработка входных
данных, поступающих со скоростью более 2 млн отсч./с.
53
Глава 2.
Архитектура и алгоритмы работы БИС
микропроцессорного комплекта К1815
2.1. Большая интегральная микросхема
процессорного элемента К1815ВФ1
2.1.1. Функции и форматы данных БИС
Большая интегральная схема (БИС) предназначена для исполь-
зования в высокопроизводительных системах ЦОС с конвейерным
принципом обработки информации [24]. Требование высокой произ-
водительности определяет многопроцессорную структуру вычисли-
тельной системы для обработки сигналов, а для многопроцессорных
структур, как показано в гл. 1, наиболее целесообразна обработка
информации в последовательных кодах. БИС процессорного элемен-
та (ПЭ) выполняет перемножение двух пар 8-р азрядных чисел и сум-
мирование полученных произведений:
Ct = Ах ВхАа В2,	(2.1)
где Ai, А2, Bi, В2— 8-разрядные операнды, непрерывно поступающие
на входы БИС; Ci—16-разрядный результат, числа представлены
в последовательно-параллельном коде.
Требование высокой точности, предъявляемое к современным
системам ЦОС, обуславливает необходимость обработки информаци-
онных слов удвоенной длины, поэтому в БИС типа К1815ВФ1 пре-
дусмотрена возможность структурной перестройки для обработки
16-разрядных операндов, что позволяет унифицировать элементную
базу при разработке аппаратуры ЦОС. Для 16-разрядных входных
операндов БИС выполняет операцию
С = АВ,	(2.2)
где А, В—16-разрядные операнды, непрерывно поступающие на
входы БИС; С — 32-разрядный результат, числа представлены в по-
следовательно-параллельном коде.
При реализации цифровых фильтров, а также при выполнении
БПФ параллельными методами возникает необходимость умножать
данные, непрерывно поступающие на умножитель от предыдущих
каскадов системы ЦОС, на постоянный множитель (Коэффициент),
который хранится в памяти. Чтобы уменьшить число обращений
к основной памяти коэффициентов, в этом случае оказывается целе-
сообразным использовать локальную память перемножителя для
хранения постоянного коэффициента. В связи с этим в БИС ПЭ
введен режим хранения операндов А, который позволяет в опреде-
ленный момент времени прекратить прием новых значений операн-
дов А в рабочие регистры БИС, а умножение поступающих операн-
дов В производить на последнее значение операнда А, загруженное
до перехода в режим хранения. Режим хранения может быть ис-
пользован при выполнении как операции (2.1), так и (2.2).
Для представления данных в цифровой вычислительной технике
используется двоичный код. БИС ПЭ должна обрабатывать как по-
ложительные числа, так и отрицательные, т. е. данные, поступающие
на входы БИС ПЭ, имеют знак. Существует три формы представ-
54
Знаки сенно жителей
Рис. 2.1. Схема выполнения операции (2.2)
сл
VI
Сомножители А и В
б прямом коде
со знаками на входах БИС
Сомножители А и В
в прямом коде дез знаков
(старшие разряды
содержат нули)
на входах умножителя
Произведение в прямом коде
без знака С=Ав,
два старших разряда
содержат нули
Произведение
б дополнительном коде
Режим	Вывод	Код	
(2.1)	Входы	Прямой	
	Выходы	Дополнительный	
(2.2)	Входы	Прямой	
	Выходы	Дополнительный	
ления данных со знаком: прямой, обратный и дополнительный дво-
ичные коды. Известно, что операция умножения для чисел, пред-
ставленных в двоичном последовательном коде, наиболее просто вы-
полняется с использованием прямого кода, при этом знаковые раз-
ряды обрабатываются отдельно. Операция сложения требует пред-
ставления чисел в дополнительном коде, при этом отдельных цепей
для обработки знаковых разрядов не требуется. Поэтому для пред-
ставления данных, поступающих на входы БИС К1815ВФ1, выбран
прямой последовательный код, в котором знак операнда содержится
в старшем разряде. Результаты умножения в режиме (2.1), полу-
ченные также в прямом коде, необходимо преобразовать в допол-
нительный код для последующего суммирования. Результат сумми-
рования будет представлен уже в дополнительном коде.
Алгоритмы ЦОС требуют в общем случае вычисления сумм
большого числа произведений, в то время как БИС ПЭ в силу изве-
стных ограничений на степень интеграции, позволяет' вычислить
в лучшем случае сумму двух произведений. Поэтому результаты
с выходов БИС ПЭ далее должны подаваться на сумматоры. Для
обеспечения операции суммирования данные с выходов БИС долж-
ны выдаваться в дополнительном коде как в режиме (2.1), так и
(2.2). В режиме (2.1) результат суммирования произведений пред-
ставлен в дополнительном коде и его можно непосредственно выда-
вать на выходе БИС В режиме (2.2) произведение двух 16-разряд-
ных чисел вычисляется в прямом коде, поэтому его необходимо
преобразовать в дополнительный, после чего это произведение мож-
но выдавать на выход.
Чтобы избежать потери знака из-за переполнения разрядной
сетки, которое может иметь место при выполнении операции сумми-
рования, целесообразно выдавать информацию на выходе БИС ПЭ
с использованием так называемого модифицированного дополни-
тельного кода. При этом для представления знака отводится два
старших разряда, а не один, как в обычном дополнительном коде.
Легко видеть, что в режиме (2.2) модифицированный дополнитель-
ный код получается автоматически, т. е. два старших разряда в лю-
бом случае являются незначащими и их можно использовать для
представления знака (рис. 2.1). В то же время в режиме (2.1) в ре-
56
Таблица 2.1
Формат данных
Зн 7 6 5.321
Зн	Зн	14 13... 98765432 1
Зн 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1
Зн	Зн	30 29 28 27 26 25 24 23 22 21 ... 4 3 2 1
зультате сложения произведений может произойти «переполнение»
разрядной сетки, т. е. во втором разряде слева в результате может
появиться единица (рис. 2.2). В связи с этим, в режиме (2.1) необ-
ходимо предусмотреть масштабирование результата, при котором
результат сдвигается на один разряд влево, младший разряд теря-
ется, а на освободившееся место в старшем разряде записывается
знак.
ПроизвеЗения
\oo\i i о i о 111 о о о о 11 | \oo\i он 0111 о 01 о 01 \ .<в< и А?-Вг
-------------------------1 1---1---------------------' б дополнитель-
ном коде
А, В, |/Zg11 10101 1 1 0 00 0 1 11
А г <?2	\0 0\ 10110111 001 0Ш\
\oi\10 00111 OOO11 ОО\
„переполнение* \OO\11 OOQ111 OOO11 О\
Суммирование
произведений
МасштабироВание
результата
Рис. 2.2. Получение модифицироваииого дополнительного кода ре-
зультата при выполнении (2.1)
Таким образом, общий алгоритм работы БИС можно предста-
вить в виде блок-схемы на рис. 2.3, где MOI, МО2 — сигналы управ-
ления работой БИС, причем МО1—сигнал выбора режима работы:
МО1-0 — выполняется операция (2.1); МО1-1—выполняется опера-
ция (2.2), МО2 — сигнал управления записью операндов А в рабо-
чие регистры; МО2-1—рабочий режим, все поступающие операнды
А принимаются в рабочие регистры. Форматы входных и выходных
Данных представлены в табл. 2.1.
Как видно из рис. 2.3, из общего алгоритма работы БИС ПЭ
можно выделить пять основных алгоритмов обработки информации.
1.	Вычисление произведений двух чисел, представленных в пря-
мом последовательном коде.
57
2.	Определение знака вычисленного произведения.
3.	Преобразование прямого кода в дополнительный.
4.	Вычисление суммы двух чисел, представленных дополнитель-
ным кодом.
5.	Нормализация (масштабирование) результата.
В данном параграфе рассмотрены отмеченные алгоритмы с уче-
том требований, предъявляемых к быстродействию БИС ПЭ.
Рис. 2.3. Общая блок-схема алгоритма работы БИС процессорного
элемента
2.1.2.	Вычисление произведения двух чисел
Операнды А и В, поступающие на входы умножителя, можно
представить в виде
п—1	и—1
A=2af2‘, B = 2bfe2*,
i=0	ft=B
где af, b* — разряды чисел А и В. Показатели i и k степени числа 2,
на которую умножаются разряды а, и ЬА, называются весами этих
разрядов; так, а0 имеет вес 0, at — вес 1 и т. д. Произведение чисел
68
А и В представляется в виде
п—1	п—1	п—-1 п—1
С=АВ = 2	Ьд2*=2 2 з;Ьа21'+*.
г=о	*=о	i=o *=о
Таким образом, для того чтобы определить произведение С двух
сомножителей А и В, необходимо найти попарные произведения
каждого разряда операнда А на каждый разряд операнда В и сло-
жить их с соответствующими весами. Этот принцип лежит в основе
всех существующих алгоритмов умножения двоичных чисел.
В БИС ПЭ реализован алгоритм умножения последовательных
чисел, который позволяет с минимальными дополнительными затра-
тами обеспечить возможность структурной перестройки БИС ПЭ для
выполнения (2.1) или (2.2) и не требует для своей реализации слиш-
ком больших аппаратурных затрат. Аппаратурные затраты остаются
приемлемыми даже при переходе к конвейерным методам построе-
ния БИС, что вызвано необходимостью достижения высокого быст-
родействия.
Алгоритм основан на использовании дерева сумматоров, которое
формирует произведение входных операндов из частичных побито-
вых произведений разрядов сомножителей. Упрощенная структурная
схема, поясняющая выбранный алгоритм умножения для 8-разряд-
ных операндов, представлена на рис. 2.4. Эта схема содержит ре-
гистр РА операнда А, образованный триггерами ТА1—ТА8, сдвиго-
вый регистр РВ операнда В, образованный триггерами ТВ1—ТВ8,
схемы И, распределитель импульсов, управляющий записью инфор-
мации в РА, и дерево сумматоров, образованное одноразрядными
полными сумматорами SM1—SM7 с запоминанием переноса. Тригге-
ры на входах сумматоров служат для обеспечения конвейерного
режима работы. С целью упрощения цепи синхронизации на рис. 2.4
ие показаны. Данные на входы А и В устройства поступают, начиная
с младших разрядов. Распределитель импульсов поочередно выдает
на свои выходы VI—V8, импульсы, разрешающие запись очередно-
го разряда операнда А в соответствующий триггер регистра РА
согласно временной диаграмме иа рис. 2.5, т. е. в первом такте в ТА1
записывается разряд а0 операнда А, во втором такте в ТА2 записы-
вается разряд ai операнда А и т. д.
Операнд В последовательно записывается в РВ, при этом в каж-
дом такте ранее принятые разряды операнда В сдвигаются в регист-
ре РВ на один разряд, а в освободившийся триггер ТВ1 записыва-
ется очередной разряд операнда В.
Элементы И служат для формирования частичных побитовых
произведений разрядов операндов А и В. В табл. 2.2 представлены
состояния выходов элементов И и веса соответствующих частичных
произведений. Из этой таблицы видно, что за цикл работы устрой-
ства элементы И формируют все необходимые попарные произведе-
ния разрядов операнда А на разряды операнда В. Эти частичные
произведения подаются на входы сумматоров первого яруса
SM1—SM4, при этом взвешивание осуществляется за счет выдачи
с выходов элементов И на входы сумматоров величин, имеющих
последовательные веса, в последовательные моменты времени: в пер-
вом такте выдается величина с весом 0, во втором — с весом 1,
в третьем — с весом 2 и так далее. Первый ярус сумматоров, обра-
зованный сумматорами SMI—SM4 за один такт из 12 (с учетом
триггеров хранения переносов ТЗ) входных величин с весом i, фор-
мирует четыре выходных величины с весом 1, которые подаются па
59
Ci
©
Вх.А Вх.В
Рис. 2.4. Структур-
ная схема умножи-
теля 8-битовых чи-
сел в последова-
тельном коде
Рис. 2.5. Временные диаграммы работы умножителя 8-битовых чисел в последовательном коде
Таблица 2.2
о
to
Номер такта	И1		И2		из		И4		И5		И6		И7		И8	
		Вес	ро	Вес	ри	Вес	ро	Вес	ри	Вес	ри	| Bee	PiJ	1 Bee	Pii	Bee
1	aobo	0	0	—	0	—	0	—.	0			0	—>	0			0	—
2	aobi	1	а1Ьо	1	0	—	0	—	0	—	0	—	0	—•	0	—
3	з«Ь2	2	aibi	2	а2Ь0	2	0	—	0	—.	0	—	0	—	0	—
4	ЗоЬз	3	а1Ь2	3	a2bi	3	ЭзЬ0	3	0	—	0	—	0	—	0	—
5	а0Ь4	4	ajbg	4	agba	4	азЬ1	4	а4Ь0	4	0	—	0	—	0	—
6	а(|Ь.5	5	aib4	5	ЭгЬз	5	азЬг	5	a4bt	5	asbo	5	0	—	0	—
7	а0Ь6	6	aib5	6	а2Ь4	6	азЬз	6	Э4Ь2	6	asbi	6		6	0	—
8	ЯоЬ?	7	адЬв	7	ааЬ8	7	asb4	7	а4Ь3	7	a&b2	7	aeb4	7	a7b0	7
9	0	—	aib,	8	а2Ьв	8	азЬ8	8	а4Ь4	8	a&b3	8	aeb2	8	a7b4	8
10	0	—	0	—	ЭдЬ7	9	азЬв	9	э4Ь5	9	asb4	9	aeba	9	37bg	9
11	0	—	0	—	0	—	а3Ь7	10	а4Ь6	10	аоЬо	10	a6b4	10	a7b3	10
12	0	—	0	—	0	—	0	—	а4Ь7	11	ar,b6	11	aebs	11	a7b4	11
13	0	—	0	—	0	—	0	—	0	—	a5b7	12	a6b6	12	a7bs	12
14	0	—	0	—	0	—	0	—	0	—	0	—	a6b7	13	a7bg	13
15	0	—	0	—	0	—	0	—	0	—	0	—	0	—	a7b7	14
16	0	—	0	—	0	—	0	—	0	—	0	—	0	—	0	—
Примечание. P’J = а1/Ь * —частичные произведения разрядов операндов.
второй ярус сумматоров, и четыре выходных величины с весом 1+1
(переносы), которые запоминаются в триггерах переносов ТЗ и в сле-
дующем такте суммируются с очередными входными величинами,
поступающими с элементов И и имеющими веса i+1. Аналогично,
второй ярус сумматоров, образованный сумматорами SM5, SM6, из
шести входных величин с весом i (четыре из них получены от пер-
вого яруса сумматоров, два хранятся в триггерах хранения перено-
сов ТЗ) формирует две выходных величины с весом I, которые по-
ступают на вход SM7, и две выходных величины с весом i+1, ко-
торые запоминаются в триггерах переносов ТЗ. Таким же образом
работает и третий ярус сумматоров (сумматор SM7), при этом с вы-
хода S сумматора SM7 последовательно выдается произведение
операндов А и В, начиная с младших разрядов.
Численный пример умножения двух 8-разрядных операндов на
описанном устройстве приведен на рис. 2.6, где каждая группа нз
пяти чисел представляет собой состояние входов и выходов соответ-
ствующих сумматоров в соответствующих тактах. Номера тактов
указаны в крайнем левом столбце, номера сумматоров — в самой
верхней строке. Верхние три цифры в каждой «пятерке» соответст-
вуют состояниям триггеров Т1—ТЗ данного сумматора, нижние две
цифры — состоянию выхода переноса Р и выхода суммы S этого же
сумматора. Передача данных между сумматорами показана стрел-
ками между строкой 1-го и строкой 2-го такта и соответствует
структуре дерева сумматоров на рис. 2.4. Триггеры TI, Т2 суммато-
ров SM1—SM4 в каждом такте записывают информацию с выходов
соответствующих элементов И, поэтому на рис. 2.6 состояния этих
триггеров в каждом такте определяются с помощью табл. 2.2, в ко-
торой вместо а,, Ь; необходимо подставить конкретные значения
разрядов перемножаемых операндов А= 11111111 и В= 10110101.
В крайнем правом столбце на рис. 2.6 отмечены цифры результата,
который последовательно выдается с выхода S сумматора SM7
младшими разрядами вперед, начиная с третьего такта. Сумматор
SM в 17-, 18-м тактах и сумматор SM5 в 18-м такте начинают обра-
ботку следующей пары операндов, поэтому на рис. 2.6 состояния
соответствующих триггеров этих сумматоров отмечены звездочками.
В связи с тем, что при умножении двух n-разрядных чисел ре-
зультат будет иметь 2 п разрядов, рассмотренное на рис. 2.4 устрой-
ство не может обеспечить непрерывную обработку данных. Под не-
прерывной обработкой в данном случае понимается непрерывный
прием операндов по входам А и В, когда после прихода старших
разрядов предыдущих операндов в следующем такте приходят
младшие разряды следующих операндов. При умножении с помощью
устройства на рис. 2.4 между приходом старших разрядов предыду-
щих операндов и младших разрядов следующих операндов необхо-
димо выдержать п тактов (8 тактов для п = 8), как показано на рис.
2.5. Для того чтобы устранить этот недостаток, необходимо исполь-
зовать два канала обработки данных, т. е. два устройства типа,
представленного на рис. 2.4; при этом входные данные подаются
поочередно на одно и второе устройство. Однако в одноканальном
умножителе каждый из элементов И в течение цикла работы умно-
жителя (цикл в данном случае равен 16 тактам) половину времени
(8 тактов) формирует частичные произведения, а вторую половину
времени «простаивает». То же самое можно сказать и о регистрах
РА и РВ. Отсюда следует, что для уменьшения аппаратурных за-
трат РА, РВ и элементы И могут быть общими для обоих каналов.
В этом случае на выходах элементов И необходимо включить комму-
63
SW SM2 SM3 3M4
рЗтаЗ ртТЗ \ТЗТ2П \13Т2Т1\
l£jJ \Р 51 ]р 51 \р 5|
SM5 SMS
В3 ЕР
SM7
УЗТ2ГЛ
\Р 5|
таторы, которые позволяют организовать попеременную выдачу
частичных произведений в первый либо второй канал. Соответствую-
щая структурная схема приведена на рис. 2.7, где РА и РВ — реги-
стры входных операндов, организованные и работающие аналогично
РА и РВ на рис. 2.4, 1- и 2-й каналы полностью идентичны и пред-
ставляют собой деревья полных одноразрядных сумматоров с запо-
минанием переноса, аналогичные дереву сумматоров на рис. 2.4.
Триггеры на входах сумматоров и цепи переносов на рис. 2.7 не по-
казаны. Коммутатор представляет собой 8-разрядное устройство
(для умножения 8-разрядных чисел), работа которого однозначно
определяется табл. 2.2 с учетом того, что каждый элемент И полови-
ну цикла работы умножителя формирует частичные произведения
64
11-й \о о о] такт10 Q\	ЕР	ЕР	10 0 11 10 1Г	Io 1 0\ \о 7П	EP	на,
12-й\0 0 0] такт ]о о Г	ЕР	Е?	Е?	Io 0 0] lo or	EP	EP,
15-й 10 0 0] такт I о ol	10 0 0] lo О\	ЕР	ЕР	ЕР	EP	11 0 0] lo 1Г1
14-d 10 0 0] такт lo оГ	\0 0 0] \о оГ	ЕР	ЕР	to о о] loor	lo 0 0] 1ооГ	EP,
15-aid 0 0] такт ]о Qi	\0 0 0] \о Q\	lo 0 0] loor	ЕР	lo ool loor	\0 10] lo 1Г	И?,
15-010 0 0] такт 1о оГ	\0 0 0] 1оОГ	IO 0 0] klr	Io 1Г	toool	10 0 0] loor	’g 0 1] ]0 1]Zf
						
17-al 0 О «| такт ]О *|	!0 0 0] 1££Г	[ПР	\0 0 0] \Р_ОГ	lo ool loor	IO 0 1] lo 11	10 0 0] loo^o
*] (пакт	^0 0^0]	jg 0 0]	\0 0 01	EP	10 0 0] loor	EP,
	Результат' C = 1011010001001011
4 = X e =	11111111 10110101
С - 1011010001001011
Рис. 2.6. Пример умножения двух 8-битовых чисел
одной пары операндов, которые необходимо выдавать в 1-й канал,
а вторую половину цикла — частичные произведения второй пары
операндов, которые необходимо выдавать во 2-й канал. Подробнее
работа коммутатора описана ниже.
Выше рассматривался случай вычисления произведения 8-раз-
рядных операндов. На рис. 2.8 представлена схема 16-разрядного
умножения, структура которого и принцип работы аналогичны умно-
жителю на рис. 2.4. Сравнивая устройства на рис. 2.4 и 2.8, легко
заметить, что если взять два 8-разрядных умножителя на рис. 2.4,
объединить 8-разрядные регистры РА первого и второго умножите-
лей в один 16-разрядный регистр, то же самое сделать с регистрами
РВ обоих умножителей, цепи формирования частичных произведе-
ний и дерево сумматоров каждого умножителя оставить без изме-
нений, выходы деревьев сумматоров исходных умножителей включить
на входы общего полного одноразрядного сумматора с запоминани-
ем переноса, то получится 16-разрядный умножитель, представлен-
ный на рис. 2.8. Именно это обстоятельство позволяет эффективно
осуществлять структурную перестройку БИС ПЭ для выполнения
операций (2.1) или (2.2).
5—777
65
Структурные схемы на рис. 2.4, 2.7, 2.8 имеют ярко выраженный
конвейерный характер. Как известно, минимальный период Т,„|П
синхросигнала (и соответственно максимальная производитель-
ность) конвейерной системы определяется максимальной задержкой
распространения сигнала от одного элемента памяти к другому (от
триггера к триггеру) и динамическими параметрами элементов памя-
выход 1-го канала	выход 2-го канала
Рис. 2.7. Структурная схема двухканальиого умножителя 8-битовых
чисел в последовательном коде
ти. Используемый в БИС ПЭ D-триггер имеет время предустановки
tsu = т, время переключения tp — 4г, где т — среднее время пере-
ключения базового элемента, используемого для реализации как
триггера, так и всей БИС. Комбинированные схемы, включенные
между триггерами на рис. 2.4, 2.7 и 2.8, представляют собой элемен-
ты И с задержкой в т и полные одноразрядные комбинационные
сумматоры, которые выполняются так, чтобы задержка распростра-
нения через них была минимальной и составляла тоже т. Таким
образом, минимальный период следования синхросигнала для рас-
смотренных схем составляет Tm,7I = tsu+tp+tsM = 4T+T-|-T=6T.
Архитектура БИС ПЭ такова, что позволяет производить прием,
обработку и выдачу информации по два разряда в каждом такте.
Такое решение приводит к некоторому росту аппаратурных затрат,
66
однако позволяет значительно смягчить требования к быстродейст-
вию инжекционного логического элемента (ЛЭ), что в конечном ито-
ге приводит к увеличению выхода годных БИС (см. § 2.4).
Структурная схема одноканального 8-разрядного умножителя
с обработкой по 2 разряда за такт представлена на рис. 2.9. Схема
содержит 8-разрядный регистр РА, образованный триггерами
Рис. 2.8. Структурная схема умножителя 16-битовых чисел в после-
довательном коде
ТА1—ТА8, 8-разрядный регистр РВ, образованный триггерами
ТВ1—ТВ8, распределитель импульсов, управляющий записью дан-
ных в РА, блоки формирования частичных произведений МР1—MP4
и дерево сумматоров, образованное 2-разрядными полными комби-
национными сумматорами SM1—SM7 с запоминанием переносов.
На входах сумматоров, как и в схемах, рассмотренных выше, стоят
триггеры ТО—Т4 для обеспечения конвейерного режима. Данные на
входы устройства поступают по два бита в такте, начиная с млад-
ших разрядов, как показано на рис. 2.10. При этом в каждом так-
те на входы Al, В1 поступают нечетные разряды операндов А и В,
на входы А2, В2 — четные разряды операндов А и В. Вес нечетных
разрядов в каждой паре на единицу меньше веса четных разрядов.
Далее нечетные разряды будут обозначаться индексом L, четные —
индексом М. На рис. 2.10 представлены также информация на вы-
ходе устройства и временная диаграмма работы распределителя
импульсов. В соответствии с этой диаграммой в первом такте
в TAI, ТА2 записываются соответственно 1- и 2-й разряды операн-
5*
67
00
Рис. 2.9. Структурная схема одноканального умножителя 8-битовых чисел с обработкой по два разряда в
вхв!
вхвг
такте
да А, поступающие на входы А1 и А2, во втором такте 3- и 4-й
разряды А записываются в ТАЗ, ТА4 и т. д. Регистр РВ, по сущест-
ву, представляет собой два отдельных сдвиговых регистра, один из
которых образует триггеры ТВ1, ТВЗ, ТВ5, ТВ7 (триггеры нечетных
разрядов), другой — триггеры ТВ2, ТВ4, ТВ6, ТВ8 (триггеры четных
разрядов). В каждом такте информация в этих сдвиговых регистрах

а.в
V1
V2
V3
xzzzxzzxszx
V4

1,2
SYN - синхросигнал ’ A,B -входы операндов ,’ V1 — V4~ выходы
распределителяP-выход результата^,2,...,14-разряды операнда
Рис. 2.10. Временные диаграммы работы умножителя, представлен-
ного на рис. 2.9
сдвигается на один разряд, а в освободившиеся триггеры ТВ1, ТВ2
записываются два очередных разряда операнда В, поступающие по
входам Bl, В2.
Для формирования частичных произведений служат блоки
МР1—MP4. Так как обработка сомножителей А и В производится
по два разряда в такте, то блоки МР1—MP4 в каждом такте долж-
ны формировать по четыре частичных произведения. Структура этих
блоков представлена на рис. 2.9 в правом нижнем углу, при этом
на вход AL каждого блока МР включен выход соответствующего
триггера нечетного разряда операнда А, на вход AM — выход триг-
гера четного разряда операнда А, на входы BL, ВМ — соответствен-
но выходы триггеров нечетного и четного разрядов операнда В Час-
тичные произведения, сформированные блоками МР1—MP4, необхо-
димо просуммировать с учетом их весов. Состояния выходов блоков
МР1—MP4 и веса соответствующих величин представлены в табл.
2.3. Из таблицы видно, что в i-м такте каждого цикла работы
умножителя с выходов блоков МР1—MP4 выдаются частичные про-
изведения, имеющие веса 2i (выходы Р4), 2 i— 1 (выходы РЗ, Р2)
и 2i—2 (выходы Р1).
Для того чтобы организовать суммирование частичных произве-
дений с использованием дерева 2-разрядных полных сумматоров,
данные на входы сумматоров SM1—SM4, образующих первый ярус
сумматоров, должны поступать в определенном порядке с учетом их
весов, а именно в 1-м такте поступают величины с весом 0 и 1, во
2-м такте — величины с весом 2 и 3 и т. д., в i-м такте — величины
с весом 2 i—2 и 2i—1. Чтобы обеспечить такой порядок выдачи дан-
ных, на выходах Р4 блоков МР1—MP4 включены триггеры задерж-
69
СТ	МР1								MP2							
к ст	р		р	2	РЗ		Р4		p		P2		P		P‘	
с" 1	сС	о о CQ	оГ	о 01 CQ	0?		ciT			at CQ	of	at CQ	clT	о 41 CQ		О V m
1 2	ЭцЬр а0Ь2	0 2	a,bu a,bt	1 3	anbi	1 3	aib, a,b,	2 4		2	^3^0	3	a2bt	3	a,bi	4
3	^оЬ<	4	аЛ>4	5	a»b,	5	a,bB	6	a2b2	4	a3b2	5		5		6
4		6	aib«	7	a„b7	7	axb7	8	a2bt	6	asb4	7	a2bB	7	a,b6	8
5 6 7 8									a2be	8	a3bri	9	a2b7	9	a3b2	10
Примечание. Pt/- — частичные произведения
разрядов операндов.
ки TD1—TD4, которые задерживают величины с весом 2i на один
такт. Выход любого триггера задержки может быть включен на вход
триггера Т1 любого сумматора первого яруса. В реальной схеме
оказалось удобным включать их так, как показано на рис. 2.9, при
этом из-за того, что старшие разряды сомножителей служат для
представления знаков операндов и обрабатываются отдельно, при
умножении старшие разряды операндов содержат нули: а7=0, Ь?=0
(см. рис. 2.1). Отсюда следует, что выход Р4 блока MP4 в этом слу-
чае постоянно будет находиться в состоянии «О» (табл. 2.3), следо-
вательно, триггер TD4 можно удалить из схемы, при этом можно
упростить также сумматор SM1 за счет того, что на вход триггера
Т1 этого сумматора постоянно подается «О».
Дерево 2-разрядных полных сумматоров на рис. 2.9 работает
аналогично дереву сумматора на рис. 2.4, с той лишь разницей, что
на рис. 2.9 каждый сумматор принимает две пары величин с весами
2i—2 и 2i—1, выдает одну пару величин с весами 2 i—2 и 21—1
и запоминает в триггере переноса ТО величину с весом 2 i. Резуль-
тат выдается с выходов S1 и S2 сумматора SM7. Численный пример
умножения, аналогичный примеру на рис. 2.6, приведен на рис. 2.11.
Двухканальный и 16-разрядный умножители получаются из схе-
мы на рис. 2.9 аналогично, как для обработки по одному разряду
данных в такте. Таким образом, разработанный алгоритм умноже-
ния с обработкой по два разряда в такте обеспечивает необходимое
быстродействие умножителя, что и обусловило его выбор для реали-
зации в БИС ПЭ.
2.1.3.	Определение знака произведения
Для представления знака числа в прямом коде используется
старший разряд, при этом для положительных чисел в знаковый
разряд подставляется «О», для отрицательных чисел «1». Знак про-
изведения ZC определяется в соответствии с табл. 2.4, откуда вид-
но, что ZC = ZA(DZB, где ZA. ZB — знаки сомножителей; знак ф
означает суммирование по mod 2.
В БИС ПЭ знаковые разряды вводятся по тем же входам дан-
70
Таблица £.3
	MP3								MP4							
	Р1		Р2		РЗ		Р4		Pl		P2		P3		P4	
	оГ	Вес 1	оГ	Вес J	о?*	Вес	d~	Вес |	оГ	Bee |	d~		0?	Bee |	dT	1 Bee
	а3Ь0 а.Ь,	4 6	а3Ьв	5 7	а4Ь, а.Ь3	5 7	a5bt asb3	6 8		6	a7b0	7	a«b.	7	a7b.	8
	а4Ь3	8	asb4	9	а4Ь6	9	a5b6	10	a„ba	8		9	aob„	9	a7bg	10
	а,Ь„	10	а5Ьй	11	а4Ь,	11	a5b,	12	a„b4	10	a,b4	11	a„b6	11	a,bs	12
									a6b„	12	a,b6	13	a„b,	13	a7b7	14
ных, что и остальные разряды, т. е. на рис. 2.9 знаковые разряды
будут вводиться по входам А2 и В2. В связи с этим возникает две
проблемы: необходимо выделить знаковые разряды из остальных;
при поступлении знаковых разрядов, которые могут принимать зна-
чения «О» или «1» и будут обрабатываться отдельной схемой знака,
на умножитель необходимо подать старшие разряды операндов,
равные «О» (см. рис. 2.1).
Для решения этих проблем оказалось целесообразным ввести
дополнительные буферные триггеры на входах, по которым посту-
пают знаковые разряды (входы А2 и В2 на рис. 2.9) н дополнитель-
ный синхросигнал CS1, импульсы которого поступают в момент
подачи знаковых разрядов. По импульсам синхросигнала CS1 проис-
ходит запись знаковых разрядов операндов А и В в триггеры TZA
и TZB схемы знака (см. рис. 2.12) и сброс в «О» буферных триггеров
ТАМ и ТВМ на входах А2 и В2. Чтобы выровнять задержку четных
и нечетных разрядов сомножителей, поступающих на умножитель,
в схему необходимо ввести буферные триггеры и по входам Al, В1.
2.1.4.	Преобразование прямого кода в дополнительный
Из алгоритма на рис. 2.3 видно, что после того как вычислены
произведения А1-В1 и А2-В2 или А В в режиме (2.2), их необходи-
мо преобразовать в дополнительный код, для того чтобы выполнить
операцию суммирования. Как известно, дополнительный код поло-
жительного числа совпадает с его прямым кодом, а чтобы получить
дополнительный код отрицательного числа, необходимо проинверти-
ровать все разряды прямого кода этого числа и добавить единицу
в младший разряд полученной величины. Для последовательных
кодов более удобен способ, при котором дополнительный код отри-
цательного числа получается из прямого кода этого числа, в кото-
ром оставлены без изменения крайние справа (младшие) нули и пер-
вая единица за ними, а все цифры левее (старше) этой единицы
проинвертнрованы.
В БИС ПЭ числа поступают в прямом последовательном коде,
начиная с младших разрядов, поэтому схема преобразования кода
71
3-й \О 0 1 1 И такт 17 / z?|	\O~O1 1 0\	\0 01 1 01	\0 ООО 0\	[оТ7 7 7|	\0 0 0 0 0\	\0 1 01 (Л \0 1 1\	\01 1\	\0 0 ОГ^	\1 0 1\	loo ol	Io 1 7|—7	1
4-й 17 000 71 такт \0 1 71	_______	_ _______	7 \0 1 1 1	1\ \0 01 1	о\ \0 01 0 0\	\1 1 1 О1\	\О 1 01 О\	\о 0 01 (Л h он Io 1 il io 1 о\	[11 ol	Io 111	к f?Г~	0
5-й \0 0 0 00\ такт jo О Oj		 	 	 	 1	» 1 \1 1 0 01\	\О 11 1	1! \0 01 0 0!	\1 1 0 1 1\	\01 1 1 о\	VoTioil 1100]	Il 0 0I	Io 1 Of	|7 0 1!	h 0 Ol	I 7 0	q
5-й \о 0 QQ (ft такт jo о of			, 			 ,				 ,	, I * 0 \l 0 0 0(K	17 10 01!	\01 1 0 11	11 00 001	11 0 1 1	Ol 11 О P 10l 101 0l~	h 0 of	17 0 Of	Io 1 01	17 0 0\ lO 1 1f~^	f
7~й \0 0 00 Ol такт jp о р\			, 			 			 ,		 ,	,	L/...X } \O 0 0 0 Q!	|7 0 00	0! \1 1 00	1l IPO 1 OOl	11 0 0 0 0\	I 0 1 0 Olh Io OOl	Iz? 1 ol	\1 о Qj	Io 1 Of	Io 7 01
8-й lo 0 00 Ol такт \0 0 0\				 			 			 ,	e 			 , * ~*r 0 \0 o5 00!	Ю0 0 0 0!	\1 0 00 0\	\OOOOQ\	Ю 1 0 00!	\O 1 1 00\ Io 0 0f~^	loo Of	!o 1 0\	Io pol	Io 1 ol	15 51f~^	Q
9-й Р 1***1 1П0А07 I* * * |				 ,	, 			 			 ,	, __!=z^ 1 !o 0 0 00!	ЮОО OO\	Ю 0 000!	ю О ООО!	Ю 0 1 00!	Ю 01 00! . |Z7		 [££0j	 IPPPI	loPPf	\P1 ol	Io 1 Qj 1
1О-й [*'р * * *| такт |* * * |—	t		,	. 			 .	e 		 I 0 i z? * * » *J	Ю0 OOO\	ю 0 0 0 0!	\Q^ 0^0!	Io 0 0 OOl	\0 0 1 ooi I* * *|—	Ol—	lOPOl	IZ7*	loo Ol	Io 1ОГ~_	J CEzx 0 Результат : C = 0101100111001011
/ ’	виши
В =	10110101
Р= ОЮ1Т01Т1001011
Таблица 2.4
ZA	ZB	zc
0	0	0
0	1	1
I	0	1
I	1	0
Рис. 2.11. Пример умножения двух
8-битовых чисел умножителем,
представленным на рис. 2.9
72
должна иметь элемент памяти (триггер управления), который фикси-
рует первую пришедшую единицу данного числа и управляет комму-
татором, выдающим прямые (до прихода первой единицы) или ин-
версные (после прихода первой единицы) значения разрядов обра-
батываемого числа. Так как данные поступают непрерывно, то
сразу после выдачи старшего разряда предыдущего операнда триг-
AZ А1 В2 61	CS1
На умножитель
Рис. 2.12. Схема обработки знаковых разрядов входных операндов
гер управления одновременно с поступлением младшего разряда
следующего числа должен устанавливаться в исходное состояние
(в «О»), т. е. схема преобразования кода требует для своей работы
управляющий строб, сопровождающий приход младшего разряда
очередного операнда. Для достижения максимального быстродейст-
вия на информационных входах преобразователя кода должны
стоять триггеры, обеспечивающие конвейерный режим.
С учетом того, что данные с выхода умножителя поступают по
два разряда в такте, схема преобразователя кода принимает вид,
как на рис. 2.13, где TCL, ТСМ — триггеры нечетных и четных раз-
рядов данных, TZ — триггер знака, который принимает знак со схе-
мы знака, ТК — управляющий триггер, KML и КММ — коммутато-
ры нечетных и четных разрядов. SA — схема анализа. Строб RS,
поступающий одновременно с младшими разрядами очередного чис-
ла, которые записываются в триггеры TCL и ТСМ, устанавливает
триггер ТК в «О» и записывает в триггер знака TZ знак, выдавае-
мый схемой знака. Если TZ=1, т. е. поступает отрицательное число,
и в триггере TCL, или в ТСМ, или в обоих появляется «1», то схема
анализа SA выдает на выход V2 сигнал, который в следующем так-
те переключит триггер ТК в состояние «1». Если в обоих триггерах
TCL н ТСМ записаны «О», то триггер ТК не переключается (остается
в «О»). Если TZ=0, т. е. поступает положительное число, то триггер
ТК независимо от состояния TCL и ТСМ остается в «О».
Коммутатор KML управляется триггерами ТК, при этом при
ТК=0 информация на выход DCL проходит с прямого выхода R
триггера TCL, а при ТК= 1 информация на выход DCL проходит
73
с инверсного выхода I триггера TCL. Коммутатор КММ управляется
триггером ТК и сигналом с выхода VI схемы анализа SA. Когда
ТК=1, информация на выход DCM проходит с инверсного выхода
триггера ТСМ. Когда ТК=0, информация на выходе DCM определя-
ется сгиналом на выходе VI блока SA, который в свою очередь
зависит от знака числа и состояния триггера TCL. При TZ=0 на вы-
Рис. 2.13. Структурная схема пре-
образователя прямого кода в до-
полнительный при обработке двух
разрядов за такт
ход DCM проходит прямая информация с выхода R триггера ТСМ,
при TZ=1 и TCL=1 происходит то же самое, а при TZ = 1 и TCL=1
на выход DCM проходит инверсная информация с выхода I тригге-
ра ТСМ. В сжатом виде этот алгоритм преобразования записан
в табл. 2.5, где представлены состояния DCL и DCM в зависимости
от состояния очередных разрядов числа, триггера знака и триггера
управления; TKi — состояние триггера управления в текущем такте,
TKi+i — состояние этого триггера в следующем такте.
Таблица 2.5
TZ	CL	см	ТК,	DCL	DCM	
0	—	—	0	с	СМ	0
	0	0	0	0	0	0
	0	1	0	0	1	1
	1	0	0	1	1	1
	1	1	0	1	0	1
1	—	—	1	сь	см	1
74
2.1.5.	Вычисление суммы двух чисел
Устройства для вычисления суммы двух чисел (сумматоры)
и алгоритмы их работы достаточно широко известны и их выбор
определяется формой представления данных, которые необходимо
суммировать. Информация с выходов преобразователей кода посту-
пает в дополнительном коде младшими разрядами вперед по два
разряда в такте, поэтому сумматор должен быть 2-разрядным с за-
поминанием переноса. Структура такого сумматора представлена на
рис. 2.14, где триггеры TL1, TL2, ТМ1, ТМ2 предназначены для
Рис. 2.14. Структур-
ная схема двухраз-
рядного конвейерного
сумматора с запоми-
нанием переноса
ЯСН2 ПСМ1	UCL2 DCL1
организации конвейерной работы, ТР — триггер хранения переноса,
SMI, SM2 — полные одноразрядные комбинационные сумматоры, ра-
ботающие в соответствии с таблицей истинности (табл. 2.6), на вхо-
ды DCL1 и DCM1 поступает
первое слагаемое, на входы
DCL2 и DCM2—второе. В каж-
дом такте из величин с весом
i, записанных в триггерах TL2,
ТЫ и ТР, сумматор SMI фор-
мирует величину с весом i на
выходе VL и перенос с весом
i+1 на выходе Р, поступаю-
щий на вход С сумматора SM2.
Сумматор SM2 из величин с
весом i+1, записанных в триг-
герах ТМ2, ТМ1, и переноса
с таким же весом, пришедшего
с выхода Р сумматора SM1,
формирует на выходе VM ве-
личину с весом i+1 и перенос
с весом i+2 на выходе Р, ко-
Таблица 2.6
А	в	с	S	р
0 1 0 1 0 1 0 1	0 0 1 1 0 0 1 1	0 0 0 0 1 1 1 1	0 1 1 0 1 0 0 1	0 0 0 1 0 1 1 1
торый включен на вход триггера переноса ТР. В следующем такте
в триггер ТР запишется перенос с весом i+2 из предыдущего так-
та, в триггеры TL1, TL2 запишутся очередные нечетные разряды
слагаемых с весом i + 2, в триггеры ТМ1, ТМ2 — очередные четные
разряды слагаемых с весом i+З и процедура повторится.
75
Если одноразрядный сумматор обеспечивает задержку распрост-
ранения т3, то двухразрядный сумматор, показанный на рис. 2.14,
обеспечивает задержку 2т3. Необходимо отметить, что сумматоры,
образующие дерево сумматоров на рис. 2.9, имеют такую же струк-
туру, как на рис. 2.14.
2.1.6,	Нормализация данных
Под нормализацией числа понимается процедура, при которой
число сдвигается на один разряд вправо, младший разряд теряется,
а на освободившееся место в старшем разряде записывается знак.
Порядок следования разрядов чисел до нормализации и после нее
с учетом того, что данные выдаются с выхода сумматора по два
разряда в такте и старший разряд содержит знак числа, представлен
в табл. 2.7, где VL и VM — нечетные и четные разряды исходного
Таблица 2.7
Рис. 2.15. Структурная схе-
ма блока нормализации
числа, RL и RM — нечетные и четные разряды пронормированного
числа. Из табл. 2.7 видно, что для нормализации числа необходимо
нечетные его разряды выдавать по шине четных, четные разряды
выдавать с задержкой на один такт по шине нечетных, а знак числа,
задержанный на такт, должен выдаваться в следующем такте по
76
обоим шинам. Отсюда блок нормализации имеет вид, представлен-
ный на рис. 2.15, где триггеры TL и ТМ обеспечивают конвейерный
режим работы, TD — триггер задержки, К—коммутатор, STZ —
строб управления выдачей знака.
2.1.7.	Структурная схема БИС типа К1815ВФ1
Структурная схема БИС ПЭ определяется функциями, которые
она должна выполнять, соответствующими алгоритмами и схемами,
рассмотренными в предыдущих параграфах. В общем виде струк-
турная схема БИС представлена на рис. 2.16 [25] и содержит:
четыре	2-разрядных входных магистрали данных D1 [0, 1], D2
[О, 1], D3 [0, 1], D4 (0, 1];
входны	е буферные триггеры Т1—Т8;
8-разря	дные (2 по 4) рабочие регистры RAI, RA2, RBI, RB2,
предназначенные для приема и хранения входных операндов;
распред	елители импульсов STI, ST2;
схемы	формирования частичных произведений МР1, МР2, состоя-
щие из элементов И и триггеров задержки (см. рис. 2.9);
коммута	торы частичных произведений КМ1, КМ2;
блоки	сумматоров S1—S4, каждый из которых является трехъ-
ярусным деревом сумматоров, аналогичным дереву сумматоров на
рис. 2.9;
схемы	преобразования прямого кода в дополнительный RK1—
RK6;
полные	2-разрядные сумматоры с запоминанием переноса SM1,
SM2;
блоки	нормализации Nl, N2;
схему	знака UZ;
блок	управления UC;
коммута	торы К1—КЗ;
выходны	е буферные триггеры T9—Т12;
вход	синхросигнала SYN;
вход	сигнала сопровождения знака («конец слова») CS1;
вход	сигнала начальной установки SR;
вход	выбора режима работы МО1;
вход	выбора режима хранения МО2;
двухразрядные выходные магистали данных DO1 [0, 1], DO2
[0,1].
Сигналы	синхронизации и управления на рис. 2.16 не показаны
с целью упрощения.
Схема на рис. 2.16 является устройством конвейерного типа, что
позволяет получить максимальное быстродействие Буферные триг-
геры Т1—Т8 образуют 1-й уровень конвейера, рабочие регистры
RAI, RA2, RBI, RB2 — 2-й уровень конвейера, первый ярус сумма-
торов в блоках S1—S4 — 3-й уровень конвейера, второй ярус сум-
маторов в блоках S1—S4 — 4-й уровень, третий ярус сумматоров
в блоках S1—S4 — 5-й уровень, преобразователи кода RK1—RK4 —
6-й уровень, сумматоры SMI, SM2 — 7-й уровень, блоки нормализа-
ции Nl, N2 — 8-й уровень, преобразователи кода RK5, RK6 — 9-й
уровень, выходные буферные триггеры T9—Т12—10-й уровень кон-
вейера. Это означает, что информация на выходах БИС будет
появляться с задержкой в 10 тактов.
Для обеспечения обработки непрерывно поступающих операндов
и выдачи результата двойной точности в БИС ПЭ реализованы два
канала обработки данных, аналогично устройству на рис. 2.7.
77
Рис. 2.16. Структур-
ная схема БИС про-
цессорного элемента
К1815ВФ1
Блоки SI, S3, RK1, RK3, SMI, Nl, RK5 и выходные буферные
триггеры T9, Т10 образуют первый канал обработки данных, блоки
S2, S4, RK2, RK4, SM2, N2, RK6 и выходные триггеры Til, Т12
образуют второй канал обработки данных.
Входные 2-разрядные магистрали данных D1 [0, 1], D2 [0, 1], D3
[О, 1], D4 [0, 1] предназначены для ввода операндов в прямом после-
довательно-параллельном коде со знаком, начиная с младших раз-
рядов. Знак каждого операнда вводится по четному разряду соот-
ветствующей входной магистрали одновременно с вводом старшего
разряда этого операнда по нечетному разряду этой же магистрали.
Буферные триггеры Т2, Т4, Тб, Т8 и схема знака UZ служат для
обработки знаковых разрядов.
По сигналу сопровождения знака CSI, приходящему одновре-
менно с появлением знаковых разрядов на входах БИС, происходит
сброс триггеров Т2, Т4, Тб, Т8 в «О» и разрешается запись знаковы?’
разрядов в схему знака. Этот же сигнал запускает и синхронизиру-
ет работу распределителей импульсов STI, ST2 и блока управления
UC. Буферные триггеры Т1, ТЗ, Т5, Т7 служат для выравнивания
задержек четных и нечетных разрядов входных операндов.
Регистры RBI, RB2 организованы п работают аналогично реги-
стру RB на рис. 2.9. В режиме (2.1) регистр RB2 принимает инфор-
мацию с магистрали D3 [0, 1], регистр RB2 принимает информацию
через коммутатор К1 с магистрали D4 [0, 1]. В режиме (2.2) реги-
стры RB1 и RB2 соединяются через коммутатор К1 в один регистр
двойной длины и принимают информацию с магистрали D3 [0, 1],
с магистрали Д4 [0, 1] информация не принимается.
Регистры RAI, RA2 являются статическими и работают анало-
гично регистру RA на рис. 2.9, т. е. запись производится по мере
поступления информации, которая вводится по два разряда в каж-
дом такте: в 1-м такте после подачи сигнала CS1—в первую пару
разрядов RAI (RA2), во 2-м такте — во вторую пару и т. д. Управ-
ление записью информации в регистры RAI, RA2 осуществляется
распределителями импульсов STI, ST2, которые запускаются и синх-
ронизируются сигналом сопровождения знака CSI. Распределители
импульсов STI, ST2 реализованы на основе сдвиговых регистров.
Это позволяет организовать управление работой коммутаторов час-
тичных произведений КМ1, КМ2 без дополнительных аппаратур-
ных затрат за счет использования сдвиговых регистров, входящих
в состав распределителей (см. рис. 2.16).
Запись в регистры RAI, RA2 происходит при МО2=1. При
МО2=0 информация с магистралей D1 [0, 1], D2 [0, 1] в регистры
RAI, RA2 не принимается, а операция выполняется над ранее за-
помненными в регистрах RAI, RA2 операндами. Это достигается
путем подачи на распределители импульсов STI, ST2 управляющего
сигнала V2, который блокирует выдачу импульсов разрешения запи-
си с выходов распределителей на триггеры регистров RAI, RA2.
Сигнал V2 формируется блоком управления UC в зависимости от
значения сигнала МО2.
В режиме (2.1) регистр RA1 принимает информацию с магист-
рали D1 [0, 1], регистр RA2 принимает информацию с магистрали
D2 [0, 1]. В режиме (2.2) коммутатор КЗ включает на входы триг-
геров регистра RA2 магистраль D1 [0, 1], коммутатор К2 включает
на вход запуска распределителя импульсов ST2 вместо сигнала
CSI выход сдвигового регистра распределителя ST1. В результате
этого два распределителя ST1 и ST2 образуют один распределитель
удвоенной разрядности, который управляет записью 16-разрядных
79
операндов, поступающих с магистрали D1 [0, 1], в регистр двойной
длины, образованной регистрами RA1.RA2. Информация с магистра-
ли D2 [0, 1], в этом случае не принимается.
Коммутаторы К1—КЗ, обеспечивающие возможность структур-
ной перестройки БИС для выполнения (2.1) или (2.2), управляются
сигналом VI, который формируется блоком управления IJC в зави-
симости от значения сигнала выбора режима работы МО1.
Блоки МР1 и МР2 формируют частичные произведения разрядов
входных операндов в соответствии с алгоритмом умножения с обра-
боткой по два разряда в такте, рассмотренным в п. 2.1.2. Коммута-
торы КМ1 и КМ2, управляемые сдвиговыми регистрами, входящими
в распределители ST1 и ST2, поочередно выдают частичные произве-
дения в 1-й канал обработки данных для нечетных (после подачи
сигнала начальной установки SR) пар операндов и во 2-й канал
обработки данных для четных пар операндов.
Каждый из блоков S1—S4 представляет собой трехъярусное
дерево 2-разрядных полных сумматоров с запоминанием переноса,
аналогичное дереву сумматоров на рис. 2.9. В режиме (2.1) на вы-
ходах этих блоков формируются произведения входных операндов
в прямом последовательно-параллельном коде. Преобразователи ко-
да RK1—RK4, работающие в активном режиме, преобразуют прямые
коды в дополнительные в соответствии с- рассмотренным ранее алго-
ритмом. Входы Z1—Z4 преобразователей кода RK1—RK4 служат
для приема знаков произведений, поступающих со схемы знака. На
управляющие входы RS1—RS4 этих преобразователей, которые со-
ответствуют управляющему входу RS преобразователя кода на рис.
2.13, из блока управления UC поступают сигналы, по которым проис-
ходит запись знака в преобразователь и сброс его управляющего
триггера в исходное состояние. Эти операции должны осуществлять-
ся одновременно с записью в блоки RK1—RK4 младших разрядов
произведений. Преобразователи кода RK1—RK4 находятся на шес-
том уровне конвейера обработки данных, т. е. младшие разряды
произведений поступают на эти блоки в шестом такте после начала
ввода соответствующих операндов по входным магистралям БИС.
Поэтому развернутые временные диаграммы сигналов RS1—RS4
имеют вид, как на рис. 2.17.
Блоки SMI, SM2 являются 2-разрядными полными сумматора-
ми с запоминанием переноса и в режиме (2.2) служат для формиро-
вания суммы произведений. Структура таких сумматоров представле-
на на рис. 2.14. Легко видеть, что при сложении старших (знаковых)
разрядов отрицательных произведений в режиме (2.1) возни-
кает единица переноса, которая в следующем такте зафиксируется
в триггере переноса и при сложении следующих двух произведений
добавится в младший разряд их суммы, в результате чего произой-
дет Потеря точности. Чтобы избежать таких ситуаций, необходимо
в режиме (2.1) после сложения старших разрядов предыдущей пары
произведений, в следующем такте, когда в сумматор принимаются
младшие разряды следующей пары произведений, подать на сумма-
тор сигнал, обеспечивающий запись в триггер переноса числа «О».
Такие сигналы R1 и R2 формирует блок управления БИС согласно
временным диаграммам на рис. 2.17 с учетом того, что сумматоры
SM1 и SM2 находятся на 7-м уровне конвейера обработки данных.
Блоки нормализации Nl, N2 при выполнении (2.1) работают
в активном режиме и осуществляют нормализацию результата со-
гласно алгоритму, рассмотренному выше. После этого данные посту-
пают на выход БИС через преобразователи RK5, RK6, работающие
80
а>
STZf		1	1—'*	*1	1	t*			I	| I	J L_ ~|		”1	 r~i	i—|	 _j—1	
STZ2		ГП	F~l	ГП	.	r~I	г
#35	
	_J~L 	1—1	ГП	ГП	Г~~1
зхл/	
	_n	n		П	n	 П	
	
PS2	[—j	1—1	f—t
&S3	r-i	f—|
r PS*	_r~i	m	r~i
e)	
Q2	
S7Z1	г-]	। “*]
STZ2	г-!	I-“i.
#S5	1—1	.	Г""”1
ffse	|—1	 ,  1 1	rn.,	
Рис. 2.17. Временные диаграм-
мы управляющих сигналов
БИС процессорного элемента:
а—режим (2.1); б — режим (2.2)
00
в пассивном режиме (т. е. данные проходят через блоки RK5, RK6
без изменений), и через выходные буферные триггеры T9—Т12.
Сигналы управления выдачей знака STZ1, STZ2 поступают на блоки
Nl, N2 из блока управления UC в соответствии с временной диа-
граммой на рис. 2.17,а, которая сформирована с учетом того, что
эти сигналы должны появляться в момент выдачи старших (знако-
вых) разрядов результата из блоков Nl, N2 на блоки RK5, RK6
и с учетом того, что блоки Nl, N2 находятся на восьмом уровне
конвейера обработки данных.
При выполнении операции (2.2) блоки RK1—RK4 работают
в пассивном режиме и пропускают информацию без изменения,
в этом случае блоки S1, S3 и SM1 образуют четырехъярусное дере-
во сумматоров, которое формирует на выходе SM1 произведения не-
четных пар 16-разрядных операндов в прямом последовательно па-
раллельном коде. Аналогично блоки S2, S4 и SM2 тоже образуют
четырехъярусное дерево сумматоров, формирующее произведения
четных пар 16-разрядных операндов на выходе SM2. Нормализацию
результатов в режиме (2.2) выполнять необходимости нет, поэтому
блоки Nl, N2 работают в пассивном режиме и пропускают информа-
цию с выходов SMI, SM2 на входы соответственно блоков RK5,
RK6 без изменений. Преобразователи кода RK5, RK6, работающие
при выполнении (2.2) в активном режиме, преобразуют произведе-
ния 16-разрядных операндов из прямого в дополнительный код
и выдают их через буферные выходные триггеры T9—Т12 на выхо-
ды БИС. Временные диаграммы управляющих сигналов при работе
БИС ПЭ в режиме (2.2) приведены на рис. 2.17,6.
Управление активностью блоков Nl, N2 осуществляется сигна-
лом VI, который блок управления UC формирует в зависимости от
сигнала выбора режима работы М01. Управление активностью
преобразователей кода RK1—RK6 осуществляется путем манипуля-
ций со значениями знаков Z1—Z6, выдаваемых схемой знака UZ на
эти блоки. Возможность такого решения следует из алгоритма пре-
образования кода, согласно которому, если на блок преобразовате-
ля поступает значение знака Z=0, то информация проходит со вхо-
да этого блока на его выход без изменения (см. первую строку табл.
2.5). Для того чтобы использовать это обстоятельство для управле-
ния активностью блоков RK1—RK6 на схему знака UZ заведен уп-
равляющий сигнал VI, при этом схема знака выдает сигналы на свои
выходы в соответствии с табл. 2.8.
Таблица 2.8
Режим	zl	Z2	Z3	Z4	Z5	Z6
МО1=0 М01=1	ZAieZBl б	ZAlgZBl 0	ZA2@ZB2 0	ZA2@ZB2 0	0 ZAiezBl	0 ZA2@ZB2
Триггеры T9—Т12 предназначены для улучшения динамических
параметров БИС, точнее, для уменьшения задержки переключения
выходов tpt, tP2 (см. временную диаграмму на рис. 2.18).
2.1.8. Временные диаграммы работы БИС типа К1815ВФ1
Работа БИС ПЭ синхронизируется двумя внешними синхросиг-
налами SYN и CS1. Запись в регистры БИС осуществляется перед-
82
00
ш
В*. CSI (05)
Bx.Dl(p,f\,D2[03l]
V3[0,l]tD4 &,7]
\У,Ч,ч-г If,,,,
(14-17,10,21-23)
Вх. М02 (13)
Вых. 001 [0,1]
(02,03)
Вых.пог [0,1]
(10, В)
BxS0(07)
Вх. SYH (04)
Вх. CS! (OS)
вх.П1[0,1],ПЗ[0,1]
(19,21-23)
вх. мог (13)
вых. mi [a,i]
(02,03)
Вых. пог [о,1]
(10,11)
©ж®»»®®»:©:®
Рис. 2.18. Времен-
ные диаграммы
работы БИС про-
цессорного эле-
мента:
а — режим (2.1); б —
режим (2.2)
в». зр(ет)
Bx.SYN(04)
	
	“7
4	'IM
		
	2sw г	
	1°Tglc	

* Сказанные разряды 6 радрчие регистры RA1,W. с входных магистралей D1,02 не принимаются
'*	' п' сигнала М02)
iнр
Тнз
Г„3 ъ-30 нс
гн* > 53 нс
(Высокий уроЗени
Т'т.с* тнс
30 НС
t„1 "9- 50 нс
^SU2 20нс
TL. 55нс
t зов*15 м
t„6 45 нс
tp 4, 110 нс I)
19
16
17
22
s:
14
09
13
04
05
07
Л 1.0 1.1 2.0 2.1 3.0 3.1 4.0 4.1	MPL	ЛО 1.0 1.1 2.0 2.1
М01 М02		
SYN CSI SR		
02
03
11
10
Рис. 2.19. Графическое обозначение
БИС К1815ВФ1
ними фронтами синхросигнала SYN.
Синхросигнал CS1 подается вместе с
синхросигналом SYN одновременно с
поступлением на входные магистрали
знаков операндов.
Работа БИС ПЭ начинается с по-
дачи сигнала SR, который устанавли-
вает БИС в начальное состояние. По-
сле прихода первого импульса син-
хросигнала CSI необходимо подавать
операнды для выполнения операции,
заданной сигналами MOI, МО2.
Временные диаграммы работы
БИС К1815ВФ1 приведены на рис. 2.18.
В табл. 2.9 представлены обозначения и функциональное назначе-
ние выводов БИС К1815ВФ1 (корпус 4131.24-3). На рис. 2.19 по-
казано графическое обозначение БИС.
Таблица 2.9
Назначение выводов БИС типа К1815ВФ1
Номер вывода	Назначение	Номер вывода	Назначение
01	Общий OV	13	Вход «Выбор режи-
02	Выход магистрали дан-	14	ма хранения МО»
	ных D01.0		Вход	магистрали
03	Выход магистрали дан- ных D01.1	15	данных D4.1 Вход магистрали дан- ных D4.0
04	Вход	синхросигнала	16	Вход магистрали дан-
	SYN		ных D2.0
05	Вход сигнала «Сопрово-	17	Вход магистрали дан-
	ждение знака» CSI		ных D2.1
06	Общий OV	18	Питание UCC2 ( + 3 В)
07	Вход сигнала «Общий	19	Вход	магистрали
	сброс SR»		данных D1.0
08	—-	20	Общий OV
09	Вход «Выбор режима	21	Вход магистрали дан-
	работы МО1»		ных D1.1
10	Выход магистрали дан-	22	Вход магистрали дан-
	ных D02.1		ных D3.1
11	Выход магистрали дан-	23	Вход магистрали дан-
	ных D02.1		ных D3 0
12	Общий OV	24	Питание UCci (+5 В)
84
2.2. Большая интегральная микросхема
микропроцессора для реализации БПФ К1815ВФЗ
Большая интегральная схема К1815ВФЗ [26] предназначена для
реализации процессоров БПФ.
2.2.1. Представление информации в БИС типа К1815ВФЗ
Числа, передаваемые внутри БИС типа К1815ВФЗ, представля-
ются в форме с фиксированной запятой в двоичной знакоразрядной
системе счисления и записываются в следующем виде:
х = , хх х2.. ,хп = хх 2—1-f- х2 2-2+.. .-f-xn 2—п,
€ {— 1,0, + 1], 1 = 1,2,..., п.
Отрицательные цифры обозначаются чертой сверху.
1. При таком представлении информации ие требуется знаково-
го разряда, так как знак числа входит в его цифровое изображение
и определяется по старшей значащей цифре, например:
х = ,0Г11-*х<0
х =, 0000 -+ х = 0
х = ,О0П->х>0
Двоичное зиакоразрядное число удобно трактовать как состоя-
щее из двух чисел: положительного х+=х]*' х^~... х+ , xf ={0, 1}
и отрицательного х-=х~х^~.. .х~, х^“е{0, —1}, i=l, 2, ..., п.
В этом случае можно записать x=x+-j-x~, причем:
если х< = 1, то х~~=0, х + = 1,
если х,= 1, то х+ =0, х~ = 1,
если х>=0, то xf = х~ =0.
Перевод из двоичной в двоичную знакоразрязную систему для
всех чисел осуществляется довольно просто. Если число в двоичной
системе записывается через: х*=(знак) 0, xtx2.. .хп, то в знакораз-
рядную систему оно переводится по следующему правилу:
* * * +	.. .
,	Xj х2.. .хп, если х 0,
х =
,	х1 х2.. .хп, если X < 0.
Например: х*=+0,010111->-х= ,010111,
х* = — 010И01->-х= ,1011017
Для осуществления обратного перевода число рассматривают
состоящим из положительного и отрицательного слагаемых и в дво-
ичную систему его переводят путем суммирования этих слагаемых
по правилу:
х* = 0, х]*-	• .х+ -J- 0.x]- xJT-. .х“ =
= 0, х]1-х^...х+ — | 0,xf xJ-.-.x^ | .
85
Например:
х = , ОШ -*х* = 0,0100 >- О,ООП = 0,0100 —
— 0,0011 =--0,0001,
х =— "1001->х* = 0,0001 +0,1000=—0,0111-
Знакоразрядная система является избыточной: одно и то же чис-
ло может быть записано множеством различных комбинаций цифр
— 1, 0, +1. Это следует из определения числа в знакоразрядной си-
стеме счисления как суммы положительной и отрицательной состав-
ных его частей.
Таким образом, любое число (например, х* = 0,0001) определя-
ется рядом равенств:
0,0001 = 0,0010 — 0,0001,
0,0001 = 0,0100 — 0,0011,
0,0001 = 0,1000 — 0,0111.
Этим равенствам соответствуют и различные записи в знакораз-
рядной системе:
х* =, 0001 =, ООН = , 0 1 ГГ= , 1Г1Т
Информация в БИС передается посредством двух шин — поло-
жительной х+ и отрицательной х~. Положительная часть числа пе-
редается по положительной шине, отрицательная — по отрицатель-
ной, а запятая — по обеим шинам. Запятая кодируется маркером,
для которого используется четвертое состояние на шинах: х+ = 1,
х~ = 1. Например, число х= ,0101 на шинах х+, х_ в зависимости от
моментов времени i будет представлено следующим образом:
1 = 01234
х =, 0 1 0 Т
х+ = 1 0 1 0 0
х- = 1 0 0 0 1
При выполнении арифметических операций операнды на функ-
циональные блоки БИС типа КР1815ВФЗ поступают синхронно, т. е.
цифры с одинаковыми весами приходят одновременно. При выпол-
нении операции умножения допускается исключение, если рассогла-
сование весов не приводит к неопределенности, например, в отноше-
нии местоположения запятой. Представление чисел в двоичной зна-
коразрядной системе счисления позволяет эффективно использовать
обработку информации старшими разрядами вперед. Суть ее заклю-
чается в передаче чисел между процессорами и между памятью и про-
цессорами в виде двоичных последовательных кодов, начиная со
старших разрядов.
Подобной обработке присущи достоинства последовательной и
параллельной обработки информации, в том числе простота процес-
соров и системы универсальной пространственной коммутации, вы-
сокая производительность, почти полное совмещение обменов и об-
работки информации.
86
2.2.2. Алгоритм обработки информации старшими
разрядами вперед
Основными арифметическими операциями, выполняемыми бло-
ками БИС, являются сложение (вычитание) и умножение. При циф-
ровой обработке сигналов требуется выполнять некоторые логичес-
кие операции, например выделение большого числа, получение моду-
ля действительного числа. Здесь будут описаны алгоритмы этих
четырех операций [26, 27J.
Сложение двух чисел, начиная со старших разрядов, основано
на экстраполяции значения переноса в получаемую цифру при усло-
вии распространения переноса не более, чем на два разряда. Это
определяет глубину конвейера операции, равную двум, и те значения
промежуточной суммы слагаемых операндов, по которым определя-
ются соответствующие цифры результата.
Таким образом, пусть требуется вычислить старшими разряда-
ми вперед сумму c=a-f-b, где с= (cic2...cn), а= (aia2...an), b=
(bjbj.-.bn).
В каждом такте i, начиная с первого, например, из некоторого
запоминающего устройства, поступают два числа. Процесс этот мож-
но записать в виде таблицы:
i = 1 2...П 
а == ai а2... atn
b = bi b2.  • bn
С учетом сказанного в каждом такте будут выполняться следу-
ющие действия:
первый такт: s’ = ai±bi;
второй такт: поступают цифры а2, Ь2, веса которых в два раза
меньше весов аь Ьь эти цифры прибавляют к s1 следующим обра-
зом: s2=2s4-(a2±b2);
третий такт: s3 = 2s2+(a3±b3).
Здесь определяют первую цифру Сц очевидно, что если s3 в двоич-
ном коде имеет вид НО, или 101, или 100, то Ci должно быть при-
нято равным 4-1, если же s3 имеет вид —110, или —101, или —100,
то ci следует принять равным 1 (нужно отметить,_что |s3| <110),
кроме этого, Ci = l и при s3 = 011. Точно так же Ci = 1 при s3 = —011,
в этих двух случаях экстраполируется перенос, т. е. допускается, что
при s’=011 (s3 = —011) может быть а4=1 и Ь4=1 (а4=1 и Ь4=1),
что в четвертом_такте также дает s4 = 1000 (s‘1=—1000) и что озна-
чает ci = l (ci = l). Поэтому, не ожидая четвертого такта, экстрапо-
лируют и значение цифры С[ соответствующим образом: Ci = l, s3 =
=011 и Ci=l, если s3= — 011. Таким образом, объединяя все воз-
можные случаи, можно вывести формулу для получения первой
цифры:
1, если s8 > 011,
С1 _. . 0, если | s3 | <• 011,
1, если s8 < — 011.
Так как ci принимается за истинное значение первой цифры суммы
с=а-|-Ь, то значение промежуточной суммы s3 необходимо скоррек-
тировать:
s3* = s3 — (Ci 00).
87
Если воспользоваться десятичной записью для s’ и (С|00), то по-
следние два выражения могут быть представлены в более удобном
виде:
' 1, если s3 > 3,
Cj = 0, если | s3 | < 3 ,
1, если s3 <— 3;
четвертый такт аналогичен третьему, за исключением выраже-
ния для s4:
s* = 2s3* + (а4 ± Ь4),
' 1, если s4 > 3, •
с2 = 0, если | s* | <3 3,
Т, если s4 <— 3,
s4* = s4 — 4с2;
i-й такт, i=5, 6..и,
si = 2s<<-1>* + (аг + ьр,
 1, если s‘ > 3,
сг_2= если I s‘ I <3,
Т, если s‘ <— 3.
s1* = sl — 4c(-_2;
(n-j-l )-й такт необходим для получения (п—1)-й цифры резуль-
тата и отличается от предыдущего тем, что an+i=bn+1=0, поэтому:
s"+i = 2srt*,
' 1, если s”+x > 3,
cn_4 = • 0, если | s”+1 | <3 3,
1, если s”"!*1 <— 3,
s(«+l)’ = s«+l_4Cn_i:
п-|-2-й такт необходим для получения последней цифры резуль-
тата сп и аналогичен (п4-1)-му такту:
srt+2 __
’ 1, если s"+? .> 3,
сп = 0, если | s"+? | <3,
1, если s"+? <— 3,
s(n+2)* = s«+2_4Cn = 0.
Весь этот сложный алгоритм сложения можно записать в более
упрощенном виде:
s’ = га'1’1)* 4- (аг ± ьг), 
88
1, если s‘ > 3,
сг_а= 0» если I s‘ I < 3,	(2.3)
1, если s1' <— 3,
S1'* == s‘ — 4сг—2,
s = 1,2,.. ., п, п + 1, п 4- 2; s°* = О, с_t = О, с0 = q>,
где Со=<р означает, что если Со¥=О, то имеет место переполнение.
Пример сложения двух чисел прн п=11.
i= 0 1 23456789 10 11 12 13
а = , 11 1 1 О I 1 Т 1 1 О
ь = , 11 1 о 1 Т I I Г о 1
s= 2 2 6 3142663324
s* = 02221 1 0222 112 0
сг_ 2== , 1 1 0 1 0'1 1 1 1 О 1
Проверка:
а= 1 Т 1 1 О Т I f Т 1 0 =, 1010000001 о—,
010101 1 1 100 = 0, 010010001 1 0;
Ь=,11101111101=,10101000001—
— ,010001 1 1 100=0 ,01 100000 101;
с = , 11010111101 =
= ,1 1000000100—,00010111001=
= 0, 1 0 1 0 1 0 0 10 11;
откуда
а* = 0,01001000 11 0;
Ь* = 0,01 100000101;
с* = 0,10101001011;
а* 4- ь* = 0 ,010010001 104-0 ,01 100000 101 =
= 0,10101001011;
то есть: с* = а*4-Ь*, что подтверждает правильность решения при-
мера.
Операция вычитания сводится к сложению путем изменения зна-
ка у вычитаемого Ь:
— ь = —(, br..b„)=-(, b+...b++, bf...b7) =
=-,b+...b+-, bf...b7 = , ь+..b+4-, bf... b7 =
= .b1..-b„,
где b+=—b+, b~ =—b~, bi=—bi.
Например: —(, 011)= —,011= ,011,
89
Умножение, которое начинается со старших разрядов сомно-
жителей и при котором так же, как и при сложении, цифры резуль-
тата формируются с глубиной конвейера операции, равной двум, ос-
новано на представлении о числах, передаваемых поразрядно, как
о некоторых функциях, передаваемых в виде единичных приращений
(разностей) с логарифмическим изменением их весов, начиная с 2-1
и кончая 2~п.
Подобное представление о числах позволяет воспользоваться
разностными методами для вычисления разности (приращения) про-
изведения, а именно:
V (a*' b1') = а‘ Ь' — а'-1 Ь'-1 = (а'-1 + 2~{ аг) (b1'-1 + 2~1 Ьг) —
— а'-1 Ь1-1 = (аг Ь‘—1 Ьг а‘-1) 2~!,
где a1 = ,aia2...аг, b'=,bib2-..bi являются i — разрядными числами,
i=l, 2, п.
Алгоритм умножения строится аналогично алгоритму сложения
в предположении, что частичные произведения а>Ь'-1 и Ь<аг—1 рас-
сматриваются в качестве соответствующих цифр слагаемых, только
многоразрядных. Поэтому, опуская все промежуточные выкладки,
получаем следующий алгоритм:
s1 = 2s<i—!)• + (аг Ь‘ + Ьг а'-1),
сг-2 = ф(8‘).
s1* = s1— 4сг-2>	(2-4)
i = l, 2,..., 1; s°* = 0; 0—2 = 0; с0 = <р,
1 > п + 2.
Здесь для i указан предел 1, означающий, что произведение мо-
жет быть получено с большим, чем п, числом разрядов. Кроме это-
го, для получения с,-2 вместо конкретной формулы дана общая
функция Ф, такая что
Ф (sz) 6 {Т, 0, 1}.
Соотношения (2.4) характеризуют собой общую идею алгорит-
ма умножения старшими разрядами вперед. Выражение (2.4) вклю-
чает параллельное по всем разрядам сложение многоразрядных чи-
сел 2s<‘~1>*, a;bl‘, Ь.а*-1, на что могут потребоваться либо чрезмер-
ные временные затраты, либо неприемлемо большие аппаратные
средства для ускоренной реализации этой операции. Эффективный
выход из подобного затруднения состоит в использовании знакораз-
рядной системы счисления с тем, чтобы избавиться от длинных цепей
переноса при сложении параллельных кодов чисел. Осуществляя
сложение параллельных кодов в знакоразрядной системе, можно до-
биться весьма высокой скорости выполнения этой операции незави-
симо от разрядности слагаемых. Поэтому в операции умножения
сложение параллельных кодов чисел 2s(l—^*, агЬ‘, bia’-1 осущест-
вляется как и при сложении старшими разрядами вперед с распро-
странением переносов не более чем на два разряда.
Пусть требуется сложить параллельные коды чисел
Т = а+р,
Y=. Yi-.-Tn; а = , av.On; P=,Pi...₽nf
«i- MO- 0/ 0>
90
таким образом, чтобы перенос распространялся не более чем на два
разряда. Для этого нужно построить соответствующие таблицы
истинности и по ним получить необходимые выражения промежу-
точных сумм, переносов и результата для i-ro разряда:
р, если at 4-	> О,
nT_j = <
[ 0, если at +	< 0.
( 1, если | at 4- В, | = 1,
S~=	1	(2.5)
| 0, если | at 4. f(. |	1,
_	( Т, если af + Sf + Il+ < О,
П_; = (
[ 0, если а(. 4-	+ nt > О,

1, если | а(- 4- Sf 4- lit j = 1,
О, если | а~ 4~ ST 4- nt | 4 1 ,
V, = 2,+ + nF ’
i = 1, 2,... »п, Пп = 0,
где П|, lit, ПТ, S~, st—переносы из i+1-го в i-й разряд и проме-
жуточные суммы i-ro разряда. Структурная схема полученного ал-
горитма показана на рис. 2.20.
Рис. 2.20. Алгоритм сло-
жения параллельных ко-
дов в избыточной знако-
разрядной системе счис-
ления
На рис. 2.21 приведена структурная схема сложения п-разряд-
ных параллельных кодов чисел. На ней- изображены сумматоры S,
построенные по схеме рис. 2.20. Как и прн сложении старшими раз-
рядами вперед, цифра у0 может служить сигналом переполнения.
На основе схемы рис. 2.21 и алгоритма (2.5) можно построить
91
Рис. 2.21. Структурная схема сложения n-разрядных параллельных
кодов чисел
соответствующую схему вычисления s' из алгоритма (2.4), где s* —
сумма частичных произведений. На рис. 2.22 представлена структур-
ная схема получения этой суммы. Последовательные коды a,-, Ь,
преобразуются в параллельные коды а‘_| = , a]...a(-i, b" = , bi...b,-, ко-
торые умножаются на Ь,-, а, соответственно. Частичные произведе-
ния azb*, b,a’-' складываются, в результате чего получается число,
которое в общем случае из-за экстраполяции переносов будет иметь
разряд в целой части. Частичная сумма а;Ь*-|-Ьга’~1 подсуммирует-
ся к предыдущей сумме s'-1 — получают текущую сумму частичных
произведений s’ = 2s’-1-|-aib’-|-biai~l.
Если строго следовать алгоритму 2.4, то на схеме вместо s’-1
нужно было бы писать	Но так как та часть схемы, в кото-
рой обрабатываются старшие разряды s’ и	и формируются
цифры произведения с,-2, не показана, то это не имеет принципи-
ального значения. Обозначим не показанную на схеме рис. 2.22 стар-
шую часть s’ через S’, а старшую часть si-1, а точнее s*’-1**, через
S(i-I)*. Ее можно получать так же, как это делалось при суммиро-
92
вании старшими разрядами вперед (2.3), что возможно благодаря
тому, что перенос Ilfs") и старший разряд 2(s’-1) в процессе вы-
полнения операции от i—1 до i=l представляют собой не что иное
как последовательные коды некоторых чисел:
, П (s1) П (s2).. .П (s') = , ПХП?...П';	(2.6)
, П (s°) 2 (s1). . .2 (s'-1) 2' = , 02122... 2'.	(2.7)
Отсюда следует
S' = 2S('-D* + П' 4- 2'-1.
Для определения цифры произведения с;-2 необходимо анали-
зировать либо все выражение 2Si+s’, либо только его целую часть,
как при суммировании, 2S'+So(sq —первый слева от запятой раз-
ряд). Анализ 25'+з' из-за большого числа разрядов и вследствие
этого из-за его сложности практически неприемлем. Использование
2S’+sJ также усложнено ввиду того, что величина 2SY-|-So факти-
чески получается как сумма трех слагаемых: 2s J-1 переноса в це-
лую часть aib'+bja'-1 переноса из s$ в Sy (рис. 2.22). Поэтому по.
значению 28‘+ЗдМожно будет определять не с(-_2, a ct-_3, т. е. про-
водить операцию умножения с глубиной конвейера, равной трем
тактам. Такая же глубина конвейера, но с более простым алгорит-
мом формирования, а точнее, с алгоритмом, полностью совпадаю-
щим с (2.3), получается в том случае, когда суммируются по фор-
муле (2.7) старшими разрядами вперед числа (2.6). Их сумма и бу-
дет представлять собой искомое произведение.
Глубина конвейера равна трем по следующей причине. Величи-
на 2S’-|-Sq является целой частью промежуточной суммы. Если бы
2sy-|-Sq получалась по двум слагаемым, то глубина конвейера была
бы равной двум, как при сложении старшими разрядами вперед.
В действительности же 2S’-)-Sg есть сумма трех слагаемых. Суммой
двух слагаемых является величина S’, но она несет информацию
о более старших разрядах, начиная с сг_3в сторону младших раз-
рядов с;—2, c.-i, ci, ... Поэтому алгоритм (2.6) суммирования чисел
(2.5) позволяет получать цифры произведения с глубиной конвейера,
равной трем:
S' = 2S(‘-D ‘ + Н' + 2'-1,
1, если S' > 3,
О, если | S' | < 3,
1, если s' < — 3,
s'* = S' — 4Cj_3.
С учетом изложенного полный алгоритм умножения может
быть записан следующим образом:
а' —а'—1 -ф 2~' аг,
Ь' = Ь'-1 + 2-' bj,
sj + s' = 2s‘—1 +аг b': + Ьг a'"1,	(2.8)
93
S1' = s', П‘ = П (s'),
S' = 2S('-1)‘ + П' + S'-1,
1, если S' 3,
О, если | S' | < 3,
1, если S' < — 3,
S'* = S'-4ct_3.
Получение модуля и выделение большего числа при обработке
информации старшими разрядами вперед производится фактически
без задержки, т. е. с нулевой глубиной конвейера. При этом обеспе-
чивается такое же быстродействие, как и при обработке информации
параллельными кодами. При передаче и обработке информации
младшими разрядами вперед сначала надо принять «-разрядные
коды чисел и только после этого выполнить данные операции.
Для получения модуля числа с=|а| необходимо определить
знак числа, по которому результат принять равным а или —а по
формуле:
( а, если а > 0,
с = <
( — а, если а < 0.
В знакоразрядиой системе счисления знак числа определяется по
старшей ненулевой цифре. Обозначив знак числа через т, а событие
прихода старшей ненулевой цифры — через ш*, получают следую-
щий алгоритм для модуля числа:
ГЛ =	(1, если аг-_! #=0, m* = ! . (m*, если а,--! = 0, f 1, если (tn* = 0) Д а( > 0,	д> 1 0, иначе,
аг-, если m — 1,
— аг, если ш О.
Начальное состояние:	т‘ = 0, т 6 {0, 1}.
Пример 1.	il 23456 0<а 0 0 1 11 1 т* 0 0 0 0 1 1 1 т 0 1 1 1 1 1 1 с = | а | 0 0 1 0 Т 1
Пример 2.	1 1 2 3 4 5 6 0>а00101Т т* 0 ОТО 1 1 1
94
m О 1 1OOOO
c= |a | О О 1 0 1 1
Для выделения большего числа из двух с=тах(а, Ь) достаточ-
но определить знак разности исходных чисел:
(а, а — b > О,
t Ь, а — b < 0.
Однако в энакоразрядион избыточной системе счисления это
- связано с определенными сложностями. Дело в том, что знак раз-
ности определить заранее нельзя. Например, из двух чисел:
а = , 1111111
Ь=,0000010
большим является Ь, но при обработке текущий знак разности та-
ков, что он указывает на число а как на большее. Другими словами,
знак разности а—b может изменяться в процессе поступления инфор-
мации. Теи не меиее можно построить алгоритм, позволяющий осу-
ществить выделение большего числа в темпе поступления информа-
ции.
Алгоритм для операции max (а, Ь) синтезируется следующим
образом. Пусть разность а—b вычисляется с помощью алгоритма
суммирования (2.7) и пусть первые цифры аь bt таковы, что их зна-
чение равно одному из возможных значений 0, ±1, ±2. Тогда для
первой цифры метод тривиален:
sl = <0 = (а — Ь)1 = 0 — > с1 = at <=< ct = b1(
s1 — 1 = < (a — b)1 > 0 = > c, = alt
sl = 2 = < (a — b)1 > 0 => C! = a1(
s1 =— 1 V= 2 => (a — b)1 < 0 =< Cj = b1,
где (a—b)1 — значение разности a—b, состоящей из одной старшей
дробной и, возможно, целой цифры. В виде формулы данную запись
можно представить следующим образом:
Рассмотрим алгоритм получения i-й цифры результата.
Введем функции: а4—признак того, что знак разности (а—Ь)‘
меняться не будет; R,—текущее значение знака разности (а—Ь)‘,
Эти функции могут принимать значения:
о* 6 {0, 1}, R; 6 {+ 1. -И-
При поступлении i—х цифр чисел а, b получают
s£ = 2s<"-n* + а2 — bf,
(а — Ь)г-2 =
0, если | $‘ | <3 3,
1, если s£ <— 3,
(2.11)
s‘* = s1 — 4 (а — Ь)г-2.
95
Если 0Z-I=1, то Ri изменяться не будет и будет равно Ri-t.
Соответственно цифра с,- будет равна:
( at, если Rz = + 1,
( b;, если R; = — 1.
(2.12)
При 0{-' = О следует вначале определить новые значения о{ и Ri,
рассмотрев возможные переходы s от s'-1 к s’ при различных зна-
Таблица 2.10
Пары значений s’/(a—b)/_2 в зависимости
от si-1 и аг—bi
S	—2		0	1	2
—2	—6/1	-5/1	—4/1	—з/Т	—2/0
—1	—4/Т	- 3/Т	—2/0	-1/0	0/0
0	—2/0	-1/1	0/0	1/0	2/0
1	0/0	1/0	2/0	3/1	4/1
2	2/0	3/1	4/1	5/1	6/1
чениях разности входных цифр а’—Ь*. Учитывая, что если oi-1=0,
то |si-,|<2, нетрудно составить табл. 2.10 пар значений s*| (а—b)i-2
в зависимости от s’~' и at—bi.
По табл. 2.10 и по выражениям (2.11) можно построить табли-
цу 2.11 пар значений <з‘/Я‘ = о(((а—b)i-2)/Roi, s‘j.
Таблица 2.11
Пары значений a7R’ = a((a—b)i_2)/R(a’, s1)
S	—2	—1	0	1 1	2	
—2	1/Т	1/1	1/1	1/1	0/1
—1	1/1	1/1	0/1	0/1	0/Ri-1
0	0/1	о/Г	0/Ri-1	0/1	0/1
1	0/Ri-1	0/0	0/1	1/1	1/1
2	0/1	1/1	1/1	1/1	1/1
Полученные таблицы позволяют сконструировать соответствую-
щие выражения для <т‘ и R,:
( 1, если (а — Ь);-2 + 0,
[О, если (а — Ь)г_2 = 0,
(2.13)
-f- 1, если (о1 = 0) Д (s‘ > 0),
R;_1( если (о1 = 1) V (s( = 0),
— 1; если (о1 = 0) Л (s‘ < 0).
96
Сравнивая (2.10) и (2.12) с учетом (2.13), можно сделать вы-
вод, что выражение (2.12) справедливо и для 1=1. Учитывая, что
из а’-1 = 1, следует <г*==1, выражение (2.13) для а1 можно перепи-
сать следующим образом:
а.= М, если (а-Ь)г_2^О,
( а'-1, если (а — Ь)г— 2 = 0.
Объединив соотношения (2.10) — (2.14), легко получить алго
ритм логической операции max (а, Ь):
s'= 2s(»-D*+af —Ьг,
(а — Ь);-2 =
1, если s1 > 3,
0, если | s‘ | < 3,
1, если — 3,
(2.15)
1, если (а — Ь)г—2 ¥= 0,
о1-1, если (а — Ы;-2 = 0,
+ 1, если (о1 — 0) Л (s1 > 0),
R;-i, если (а‘ < 0)V (s‘ = 0),
— 1, если (с/ = 0) Л (а1 < 0),
( аг, если =+ 1,
( Ь;, если R; =— 1,
s1* = s‘ — 4 (а — Ь)г_2,
начальное состояние
Пример
s°*=0, о°=0, Roe{—1; +1}.
i, 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20
a, oioiioiiTooiiiOioi
b, 1010‘1 0001000010 1 00
sll 1100110001 10024124
(a — b) 00000000000000 1 0 0 Г
s* 011 1 10011000110020120
a 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1
RiTTllHiiiiiTiiriii
c, 1010101 1 i 0 0 0 0 1 0 1 0 1
Проверка;
c* = max (a*; b*) = max (0,010110000111110011;
0,010110000111101100) -= 0,010110000111110011;
С= ,101010Г11000010101 = ,100000100000000100 —
—, 001010011000010001 =, 010110000111110011 =
= 0,10110000111110011 =c*.
7—777
97
Таким образом можно определить все основные алгоритмы об-
работки информации старшими разрядами вперед: сложение после-
довательных кодов (2.3); сложение параллельных кодов (2.6); умно-
жение последовательных кодов (2.8); получение модуля (2.9); вы-
деление максимального числа (2.15).
2.2.3. Структурная схема БИС типа К1815ВФЗ,
временные диаграммы работы, система команд
Проведенный анализ схем алгоритмов позволяет выделить ти-
повую часть процессора, включающую блок суммирования См, блок
умножения МнУ суммы двух чисел на третье и блок управления
операциями БУОп. Соответствующая структурная схема этой части,
которую в дальнейшем будем называть микропроцессором (МП),
представлена на рис. 2.23.
Рис. 2.23. Структурная
схема БИС К1815ВФЗ
Микропроцессор выполняет унифицированную совокупность опе-
раций, на основе которой может быть реализована каждая из круп-
ных операций ЦОС и ряд других операций.
На рис. 2.24 представлена структурная схема реализации широ-
ко распространенных операций цифровой обработки сигналов — БПф,
комплексного умножения и сложения. При выполнении БПФ — А* =
=А, В*=В, а при сложении и умножении комплексных чисел А*=
=С, B* = D.
При использовании данного микропроцессора для построения
процессоров БПФ необходимо учесть следующее. Выходная инфор-
мация МП получается в результате выполнения различных операций
(см. рис. 2.23). Так, а' = а±Б, b'=(c±d)g. Это приводит к тому, что
если операнды на вход МП будут Поступать синхронно, то резуль-
таты на выходе будут появляться асинхронно, как это представлено
на обобщенной временной диаграмме работы МП (рнс. 2.25).
На рис. 2.26 представлена временная диаграмма работы БИС
в режимах БПФ и комплексного сложения-умножения, из которой
видно, что комплексное число А' получается на выходе раньше чис-
ла В', т. е. А' имеет один масштаб, В' —другой.
При реализации БПФ в соответствии с рис. 2.24 информация
98
на выходе процессора БПФ должна быть в одном масштабе, для
чего результат А' достаточно задержать на пять тактов (разрядов).
При решении других задач может потребоваться, чтобы информа-
Рис. 2.24. Структур-
ная схема реализации
операций БПФ, комп-
лексного умножения
и сложения
a iiiiimmTTTTTTi

o’ lllllllllllllllllll
с ппттпнпптт
л И1ПТППШГ1ГП
в lllllllllllllllin
A lllllllllllllllllll
iiiiiiiiiiiiiiiiii
nnminiiiiiiii
/Г lllllllllllllllin___________L
в+ iiiiiiiiiiiiiiiiii_________L
в 1ГТТГТТНП11ПТР L
И iiiniiiiiiiiiiiiri__________I
d lllllllllllllllllll
t
t
Рис. 2.25. Обобщенная времен-
ная диаграмма работы БИС
К1815ВФЗ
Рис. 2.26. Временные диаграм-
мы работы процессора в режи-
мах БПФ и комплексного сло-
жения-умножения
ция на выходе имела масштаб числа В' на диаграмме рис. 2.25. Ес-
ли для упрощения принять, что сумматор и множительное устройст-
во имеют одинаковую задержку, равную D, то, с учетом вышеизло-
женного, БИС должна выполнять следующие операции:
1)	а' = D(a±b), b' = 2D (с ± d) g;
2)	а' = 2D (а ± b), b' = 2D (с ± d) g;
3)	a’ = 3D (а ± b), В' = 2D (с ± d) g.
7*
99
Таблица 2.12
Операции микропроцессора
м		м	
Операции, выполняемые блоком суммирования БСм	Операции, выполняемые блоком умножения БУм	Операции, выполняемые блоком суммирования БСм	Операции, выполняемые блоком умножения БУм
a'(D) = D(a±b)	b' = 2D (с ± d)q	a'(D) = D(a ± Ь)-2—1	b' = 2D(c±d)q-2-3
a' (D) = 2D (а ± Ь)	b' = 2D (с ± d)q	a'(D) = 2D(a±b)-2-5	b' = 2D (с ± d)q-2~?
a' (2D) = 3D(a±b)	b' — 2D (с ± d)q	a' (2D) = 3D(a±b)-2-s	b' = 2D (с ± d)q-2~?
a' (D) = D (а ± Ь)	b' — 2D (с ± d)q	a' (D) = D(a±b)-2-1	b' = 2D(c±d)q-2-s
a' (D) =2D(a±b)	b' = 2D (с ± d)q	a' (D) = 2D(a±b)-2-?	b' =2D(c±d)q-2~?
a'(2D) = 3D(a±b)	b' = 2D (с ± d)q	а' (2D) = 3D (a ±b)-2-3	b' = 2D(c±d)q-2~2
a (D) = Отах (а> Ь)	b' =2D(c±d)q	a (D)~Dmax(a* Ь) ^"1	b' = 2D(c±d)q-2-«
a' (D) = 2Dmax (а, Ь)	b' =2D(c±d)q	a' (D) = 2Dmax (а, Ь)-2—?	b' = 2D(c± d)q-2-2
а' (2D) — 3Dmax (а, b)	b' =2D(c±d)q	аЛ (2D) = 3Dmax (а, Ь)  2—3	b' = 2D (с ± d)q-2—2
Здесь символы D, 2D, 3D перед операцией означают, что резуль-
тат данной операции образуется с задержкой на D, 2D, 3D тактов
соответственно по отношению к поступающим операндам.
Чтобы БИС выполняла данную совокупность операций, блок
суммирования должен содержать управляемый блок задержки, ко-
торый можно настраивать на задержку т, равную О, D, 2D с помо-
щью кодов операций.
При сложении чисел в БИС К1815ВФЗ могут возникать пере-
полнения. Для их устранения обычно применяют методы масштаби-
рования задач, исключающие любые переполнения. Однако это иног-
да приводит к снижению точности. Чтобы одновременно избавиться
от переполнений и снижения точности применяют оптимальные ме-
тоды масштабирования в процессе решения. В БИС с этой целью
вводится модификация операций — признак масштабирования М.
При М=0 переполнения не допускаются. Если М=1, то запятая
в результате сдвигается в сторону старших разрядов. Причем в опе-
рации b'=(c±d)g переполнение в избыточной знакоразрядной си-
стеме счисления может происходить на два разряда. Поэтому, что-
бы все разряды и запятая результатов а' и Ь' сдвигались одинако-
вым образом (веса разрядов одного из результатов смещены на
некоторое число разрядов г относительно весов разрядов другого ре-
зультата), на это же число разрядов должны быть смещены и за-
пятые результатов.
В табл. 2.12 представлены в символической форме все операции.
Логические операции могут выполняться только блоком суммирова-
ния. Запись a'(D), a"(D), a'(2D) указывает на то, что результат
a,b,c.dyg
а'(И) ~Р (а *Ь)
d(D) -2D(a*b)
д'(2D) =3D(a*b)
b'=2D(c±d)g
D
7
ПП
,4ополнителыая ладвржка
a’(D)-D(a*b)2~'
а'(1})-2Р(д*Ь)2'г
a(2D)~3D(a*b) 2'3
b'^2D(c±d) д 2~2
D-J
И
П
П
1111 1ПП
.nil ..........~nni_L
j и и rinrri
,T II Ilin
D-1
2(D-1)
Рис. 2.27. Временные диаграммы работы БИС микропроцессора для
всех операций без масштабирования (М—0) и с масштабированием
(М=1)
101
получается без дополнительной задержки, с дополнительной задерж-
кой, с дополнительной двойной задержкой соответственно.
На рис. 2.27, а показаны временные диаграммы работы БИС для
всех операций без масштабирования (М = 0) и с масштабированием
(М=1). Рассмотрена работа блока суммирования БСм без допол-
нительной задержки a'(D) и с задержкой a'(D), а'(2D). Для опе-
раций блока суммирования введено обозначение а* be{(a±b),
|аД-Ь|, max (а, Ь)}.
Необходимо также отметить некоторые дополнительные свойст-
ва операций БИС К1815ВФЗ:
линейность оператора задержки D
D(ax * bj * D(aa * b2)) = DD((a1 * bj * (aa * b2)) —
= 2D ((a! * bx) * (a2 * b2)),
аддитивность (суммируемость) оператора задержки
D(D(aj » bj) * D(a2 к b2)) = DD (at * bx) * DD(a2 * b2) =
= 2D(aj * bj) * 2D (a2 » b2).
В табл. 2.13 представлены обозначения и функциональное на-
значение всех выводов БИС К.1815ВФЗ (24-выводной корпус 405.24-Й),
на рис. 2.28, а дано условно-графическое обозначение БИС.
Таблица 2.13
Назначение выводов БИС типа К1815ВФЗ
Номер вывода	Назначение	Номер вывода	Назначение
01	Вход «Записи кода операции» CWR	13	Вход синхронизации SYN
02	Вход данных DG-	14	Выход результата блока умножения DBO~
03	Вход данных DG+	15	Выход результата блока умножения DBO+
04	Вход данных DB~	16	Вход кода операции COD1
05	Вход данных DB+	17	Вход кода операции COD2
06	Вход данных DA~	18	Вход кода операции COD3
07	Вход данных DA+	19	Вход кода операции СО D0
08	Вход данных DD+	20	Вход кода операции COD5
09	Вход данных DD "	21	Вход кода операции COD4
10	Вход данных DC"	22	Выход результата блока суммирования DAC+
11	Вход данных DC+	23	Выход результата блока суммирования DAC-
12	Общий OV	24	Вывод питания от источ- ника тока инжектора 1о
102
Рис. 2.28. Графическое обозна-
чение БИС К1815ВФЗ
2.3.	Большая
интегральная микросхема
ортогональной
регистровой памяти
К1815ИР1
БИС ортогональной регист-
ровой памяти (ОРП) предназ-
начена для приема, хранения и
выдачи данных в двоичном ко-
де разрядностью 8 или 4 бита
[28]. Основной областью при-
менения БИС являются парал-
лельно-конвейерные высокопро-
изводительные системы ЦОС, однако БИС ОРП может использовать-
ся в вычислительных системах общего назначения для организации
быстродействующих стеков типа FIFO, буферных сверхоперативных
ЗУ, построения генераторов псевдослучайных чисел, блоков переста-
новки данных и т. п.
Структурная сх-ема БИС ОРП представлена на рис. 2.29, а. БИС
содержит регулярный массив из 32 запоминающих ячеек, организо-
ванных в прямоугольную матрицу размером 4x8. Функциональные
схемы всех ячеек одинаковы и представлены на рис. 2.29,6. Запо-
минающая ячейка содержит статический D-триггер, реализованный
на логических элементах El—Е6, и входной мультиплексор, реали-
зованный на логическом элементе Е7. D-триггер построен по схеме
трех триггеров и срабатывает по фронту синхросигнала SYN. За-
держка переключения триггера из «О» в «1» определяется суммой
задержек переключения элементов Е2, Е5 и Е6, а при переключе-
нии из «1» в «О» — суммой задержек переключения элементов ЕЗ,
Е6 и Е5. Время предустановки информации по входу D-триггера
(по входу элемента Е4) определяется суммой времен переключения
элементов Е4 и Е1. Прямой выход D-триггера (выход элемента Е5)
соединен с выходами VI и V2 запоминающей ячейки. Использование
тактируемого триггера, построенного по схеме трех триггеров, обес-
печивает наиболее высокое быстродействие параллельно-конвейер-
ных структур, простейшей из которых является рассматриваемая
микросхема. Мультиплексор на входе D-триггера в запоминающей
ячейке обеспечивает прием информации в триггер либо со входа D2
ячейки (при высоком уровне сигнала на входе МО), либо со входа
D1 (при низком уровне сигнала на входе МО). Соответственно при
МО=1 происходит прием 4-битовых слов данных со входов D1
БИС ОРП (см. рис. 2.29, а), горизонтальный (слева направо) сдвиг
принятых ранее 4-битовых слов и их выдача на выходы D02. Легко
видеть, что при МО = 1 запоминающие ячейки объединяют в четы-
ре 8-битовых регистра, поэтому принятые данные поступают на вы-
ходы через 8 тактов после записи их в первый слева столбец мат-
рицы запоминающих ячеек. Временные диаграммы работы микросхе-
мы в этом режиме представлены на рис. 2.30, а. Аналогичным обра-
зом при МО=0 происходит прием 8-битовых слов данных со вхо-
' 103
D01.1 BQ1.2 Л01.3 D01.4
D01.5 П01.6 DOI.7 D01.8
и)
мо
S)
Рис. 2.29. Структурная схема БИС К1815ИР1 (а) и функциональная
схема базовых ячеек БИС К1815ИР1 (б)
104
дов D2, сдвиг принятой ранее информации и ее выдача на выходы
D01. В этом случае микросхема имеет конфигурацию-«восемь 4-бито-
вых сдвиговых регистров», принятые данные поступают на выходы
D02 через четыре такта после их приема в первую снизу строку
запоминающих ячеек. Временные диаграммы работы микросхемы
при МО=0 представлены на рис. 2.30,6.
Рис. 2.30. Временные диаграммы работы БИС К1815ИР1
Следует отметить, что время предустановки tstz информации по
входам DI (D2) микросхемы относительно рабочего фронта син-
хросигнала SYN определяется динамическими параметрами тригге-
ров запоминающих ячеек и параметрами входных каскадов микро-
схемы, включенных на входы данных н входы синхронизации. Если
принять задержки переключения всех элементов, образующих D-триг-
гер, примерно одинаковыми и равными т, то время предустанов-
ки по входу D-триггера относительно фронта синхросигнала SYN на
входе синхронизации этого триггера составит 2т. Упрощенная струк-
турная схема входных каскадов микросхемы по одному из входов
данных и по входу синхронизации представлена на рис. 2.31, а,
а временные диаграммы, описывающие задержки переключения при
прохождении соответствующих сигналов, приведены на рис. 2.31,6.
Условия обеспечения необходимой величины предустановки на
D-входе триггера можно записать в виде
t1 + 2T=tsl/+t2.	(2.16)
Учитывая, что задержка ti переключения сигнала от входа дан-
ных D1.1 до входа D-триггера определяется суммой задержки пере-
ключения входного каскада (ею и задержки переключения мульти-
плексора Imp : 11 = 1ер+1мр, а задержка переключения сигнала по
цепи синхронизации t2=tEsi+tES2 соотношение (2.16) принимает вид
1ео + 6ир-|- 2т= tESl + tES2+tsn. Откуда tsu — tBD + 1м Р + 2т-tcs,-tfS2.
Аналогичным образом можно определить время удержания tB
105
информации по входу данных микросхемы относительно фронта
синхросигнала SYN в виде tH=t2—ti (поскольку время удержания
информации по входу D-триггера относительно фронта синхросигна-
ла на входе С этого триггера равно 0), а также время выдачи ин-
формации на выходе микросхемы относительно фронта внешнего
синхросигнала tp = t2+3T-i-tEv, где Зт — задержка переключения
триггера; tsv — задержка переключения выходного каскада. Время
Рис. 2.31. Упрощенная схема входных каскадов микросхемы по одно-
му из входных данных и по входу синхронизации (а) и схема про-
хождения основных сигналов (б) в основном режиме работы БИС
К1815ИР1
цикла Tclc внешнего синхросигнала, а также длительности верхних
t„ и иижиих ti, «полок» синхросигнала ие зависят от параметров
входных и выходных каскадов и определяются в основном динами-
ческими параметрами используемых элементов памяти и глубиной
комбинационных схем, включенных между ними. В данном случае
комбинационная схема представляет собой просто мультиплексор,
задержку переключения которого можно принять равной т, поэтому
минимальное время цикла можно оценить величиной Тт<п=6т. Сле-
дует, однако, отметить, что в приведенном анализе не учтены эф-
фекты, связанные с различными значениями времен переключения
элементов микросхемы из 0 в 1 и из 1 в 0. Эти эффекты могут по-
влиять на минимальные длительности «полок» синхросигнала. На-
пример, возможна ситуация, когда внутренние элементы микросхе-
мы нормально работают при некотором ты, однако из-за разброса
времен переключения t®1 и по чеци синхронизации синхросигнал
с такой длительностью нижней «полки» не сможет пройти со вход-
ного контакта микросхемы через буферные элементы ESI и ES2 на
106
Рис. 2.32. Графическое обозначе-
ние БИС К1815ИР1
входы синхронизации триггеров запомина-
ющихся ячеек. Это возможно, если
1 Ъ — *2 I TL1"
Для устранения таких ограничений необхо-
димо при разработке входных каскадов
обеспечить схемотехническим путем равен-
ство значении t2 и t2 .
Графическое обозначение БИС ОРП
представлено на рис. 2.32. Микросхема раз-
мещена в 28-выводном металлокерамичес-
ком корпусе типа 4119.28-1 с планарным
расположением выводов. В табл. 2.14 дано
назначение выводов корпуса БИС ОРП.
Таблица 2.14
Назначение выводов БИС типа К1815ИР1
Номер вывода	Назначение	Номер вывода	Назначение
01	Вход данных D1.2	15	Выход данных D02.0
02	Вход данных D1.3	16	Вход	синхронизации SYN
03	Выход данных D01.0	17	Вход управления прие-
			мом информации МО
04	Выход данных D01.1	18	Вход данных D2.7
05	Выход данных D01.2	19	Вход данных Q2.6
06	Выход данных D01.3	20	Вход данных 02.5
07	Выход данных D01.4	21	Вход данных D2-.4
08	Выход данных D01.5	22	Вход данных Q23
09	Выход данных D01.6	23	Вход данных D£.2
10	Выход данных DO1.7	24	Вход данных D2.1
11	Выход данных D02.3	25	Вход данных D 1.0
12	Выход данных D02.2	26	Вход данных ДЖО
13	Выход данных D02.1	27	Вход данных D 1.1
14	Общий OV	28	Питание UCc
2.4.	Большая интегральная микросхема
восьмивходового сумматора К1815ЙМ1
Большая интегральная схема восьмивходового сумматора пред-
назначена для организации суммирования множества слагаемых в
параллеьно-конвейерных системах обработки данных. Данная опе-
рация выполняется практически всеми параллельно-к.о.нвейерными
спецпроцессорами, ориентированными на решение задач ЦОС, ли-
нейной алгебры, матричных вычислений, а также реализуется при
107
умножении двоичных чисел, делений, выполнении специальных опе-
раций, В связи с этим имеет смысл рассмотреть операцию
5=2 аг	(2.17)
;=1
более подробно для изучения возможности ее реализации отдель-
ным функциональным модулем в виде БИС или блока БИС, а так-
же для оценки параметров возможных структурных решений и вы-
бора наиболее приемлемого подхода. Ниже рассмотрены с этой точ-
ки зрения две основных структуры многовходовых сумматоров —
линейная цепь и дерево двухвходовых конвейерных сумматоров.
Линейная цепь двухвходовых сумматоров используется в по-
давляющем большинстве разработанных параллельно-конвейерных
(систолических) процессоров для выполнения (2.17) как составной
части операций умножения матриц, вычисления свертки, ДПФ и т. д.
Многовходовый сумматор такого типа представлен на рис. 2.33. Для
в] <52
6’4 В5
Рис. 2.33. Схема многовходового сумматора для параллельно-конвей-
ерных систем ЦОС

параллельного суммирования N элементов последовательно поступа-
ющих векторов входных данных Аг-, структура содержит N конвей-
ерных сумматоров, организация и характеристики которых определя-
ются используемым форматом представления данных. Нас интере-
сует выполнение операций в формате с фиксированной запятой, при
этом возможны два основных способа ввода обработки и вывода
данных — в параллельном коде и последовательном. Рассмотрим оба
способа.
При использовании параллельного кода процессорные элементы
на рис. 2.33 имеют структуры, показанные на рис. 2.34, а, и состоят
из входных регистров РХ и РУ, обеспечивающих прием и хранение
слагаемых X и У, и комбинационного сумматора KSM, формирую-
щего сумму 2 = Х+У. В общем случае, если слагаемые X и У пред-,
ставлены с точностью i разрядов, то ширина разрядной сетки ре-
зультата Z должна быть равной 1+1, чтобы гарантировать отсутст-
вие переполнения. Поэтому в линейной структуре на рис. 2.33 раз-
рядность результатов возрастает слева направо. Детальный анализ
роста разрядности промежуточных результатов в линейной цепи
108
сумматоров показывает, что для сумматора с номером К, где К= 1,
N; N—число сумматоров в линейной цепи, разрядиость результата
на выходе определяется выражением
^ = 1|^(Ч,ах)] = 'о--Н1о82(К)1,	(2.18)
где 10 — разрядность элементов вектора А,; атах=21'1	— макси-
мально возможное значение элементов вектора А1, [.] означает ми-
нимальное целое число, большее либо равное выражению в квадрат-
Рис. 2.34. Конвейерный сумматор параллельных кодов (а) и одно-
разрядный конвейерный сумматор для запоминания переноса (б)
1^1
Рис. 2.35. График зависимости	••••......*
числа сумматоров от разрядно- / °
сти элементов	10
1 3 5 7 9 11 1315 17 К
ных скобках. График зависимости (2.18) представлен на рис. 2.35,
откуда видно, что устранение эффектов переполнения с одновремен-
ной минимизацией аппаратных затрат приводит к неоднородной
структуре многовходового сумматора на рис. 2.33. Для приближен-
ной оценки аппаратных затрат будем считать, что один триггер в
составе статического регистра данных требует для своей реализации
шесть логических элементов, а один разряд комбинационного сум-
матора требует для своей реализации восемь логических элементов.
В данном случае рассматриваем комбинационные сумматоры парал-
лельных кодов без цепей ускоренного переноса, поскольку послед-
ние требуют значительных дополнительных аппаратных затрат, в свя-
зи с чем необходимо проводить оптимизацию по допустимым аппа-
ратным затратам с учетом требуемого быстродействия. Подробнее
принципы построения комбинационных сумматоров параллельных
кодов будут рассмотрены в § 2.7, в котором описана БИС К1815ВФ2.
Отметим, что для сумматоров без ускоренного переноса быстродей-
ствие (максимальная задержка Ts выдачи разрядов суммы на вы-
ходы сумматора от момента одновременной подачи на его входы
всех разрядов слагаемых) определяется суммарной длиной цепей
109
формирования переносов из младших разрядов в старшие. Для при-
ближенной оценки быстродействия можно использовать выражение
Тв = 1т,	(2.19)
где 1 — разрядность сумматора; т—задержка переключения логи-
ческого элемента в составе сумматора.
Аппаратные затраты на реализацию линейной цепи из N сум-
маторов при использовании параллельного кода А] можно оценить
в виде:
N
А1=2АЛ>	(2-20>
Л=1
где Ак — аппаратные затраты на реализацию К-го сумматора. Учи-
тывая, что разрядность К-го сумматора определяется выражением
(2.18), а также то, что 1к-разрядный сумматор содержит два lx-раз-
рядных регистра RX и RY и 1к-разрядный комбинационный сумма-
тор KSM (см. рис. 2.34), т. е. апаратные затраты на [^-разрядный
конвейерный сумматор можно оценить величиной 2-6/1k-J-81k=201k,
получим
N—L	N-1
Ai= 2 20U= 2 20 (i0 + [iog2K]) =
Л=1	Л=1
Д'-l
= 2O(N-l)lo+ 2 (10g2K).	(2.21)
К-1
Быстродействие конвейерной системы, т. е. минимальный период
Т поступления на ее входы последовательных наборов входных дан-
ных, определяется параметрами элементов памяти (триггеров), ко-
торые обеспечивают конвейерный режим обработки данных, н мак-
симальной задержкой переключения комбинационных схем, вклю-
ченных между триггерами внутри системы. В нашем случае задержку
переключения tn статического триггера можно принять равной 4т,
время предустановки информации tsu на входе триггера относи-
тельно фронта синхросигнала можно принять равной т, а макси-
мальная задержка переключения комбинационных схем внутри мно-
говходового сумматора определяется быстродействием комбинаци-
онного сумматора, имеющего наибольшую разрядность 1тах=10-|-
+[log2 NJ. Тогда
+ tsiz + TSmax = 4T + 1т (l0 -J- [Iog2 N]) T =
= (5 + lo + tloga NJ) t.	(2.22)
Оценивая коэффициент загрузки К аппаратных ресурсов в
структуре на рис. 2.33, можно рассматривать два уровня иерархии:
уровень процессорных элементов (сумматоров параллельных кодов
В>) и уровень одноразрядных сумматоров внутри процессорных эле-
ментов. На уровне ПЭ коэффициент загрузки изменяется от K.v=l
для ПЭ с номером N до Ki= (5+l0)/(5+lo+[log2N]) для ПЭ с но-
мером 1. Эта неравномерность загрузки связана с ростом разряд-
ной сетки при увеличении номера ПЭ, в результате чего ПЭ с ма-
лой разрядностью вынуждены простаивать некоторое время в каж-
дом цикле вычислений, до тех пор, пока отработают ПЭ с большей
разрядностью. На уровне однобитовых сумматоров внутри ПЭ ко-
110
эффициент загрузки еще ниже. Если считать, что комбинационная
часть однобитового сумматора переключается за время tn— 1т, то
полный цикл работы однобитового сумматора в конвейерном режи-
ме составит Тв=6т, и в этом случае коэффициент загрузки аппа-
ратных ресурсов на уровне однобитовых сумматоров составит:
KB =6/(5+l0 + [log2NJ).	(2.23)
Например, для 10= 16, N = 15, Кв=0,24. Отметим, что для этих зна-
чений 10 и N реализация многовходового сумматора на одном кри-
сталле потребует ~6 тыс. логических элементов (в соответствии с
выражением (2.21), что достижимо, однако суммарное число внеш-
них выводов такой микросхемы составит около 280, что делает ре-
ализацию такого проекта нереальной и нецелесообразной. Кроме
того, структура на рис. 2.33 требует достаточно сложной организа-
ции ввода данных в нее, когда К-й отсчет i-ro вектора входных дан-
ных А поступает на вход К-го ПЭ на 1 такт позже, чем (К-1)-й
отсчет этого вектора входных данных поступает на вход (К—1)-го
ПЭ. Такая организация ввода данных связана с конвейерным режи-
мом работы структуры на рис. 2.33' и требует использования специ-
альной буферной памяти на входах суммирующей структуры.
При обработке данных в последовательном коде ПЭ на рис.
2.33 представляют собой конвейерные сумматоры с цепью запомина-
ния переноса, структура которых показана на рис. 2.34,6, где ТХ
и ТУ — входные конвейерные триггеры данных; SM — комбинаци-
онный однобитовый сумматор; ТР — триггер переноса; S — выход
суммы однобитового сумматора, он же выход результата Z; Р —
выход переноса. Особенностью обработки данных в последователь-
ном коде является необходимость формирования в системе обработ-
ки управляющего сигнала «конец слова» CS1, который приводит
блоки такой системы в некоторое начальное состояние каждый раз,
когда данный блок начинает обрабатывать разряды нового множе-
ства входных отсчетов. Например, на рис. 2.34 сигнал CSI устанав-
ливает в нуль триггер переноса ТР перед началом ввода в ПЭ но-
вой пары операндов X и У в последовательном коде. Легко видеть,
что аппаратные затраты на реализацию ПЭ в данном случае не за-
висят от разрядности обрабатываемых данных и составляют 26 ло-
гических элементов. При этом, однако, разрядность данных сильно
влияет на время обработки отдельного набора входных операндов.
Время цикла такого ПЭ, как отмечалось выше, составляет 6т, а вре-
мя суммирования двух операндов 6/к т, где 1к — разрядность опе-
рандов.
Аппаратные затраты для построения многовходового суммато-
ра последовательных кодов составляет A; = 26(N—1) логических
элементов, где N—число элементов во входном векторе А<. Быст-
родействие в данном случае определяется минимальным периодом
ввода на входы суммирующей структуры слов данных, относящихся
к последовательным входным векторам Аг и Ai+i
Та = 6(le + [logNJ) т.	(2.24)
Очевидно, что в течение промежутка Т2 на внешние входы ПЭ
поступают за 10 тактов ^-разрядные мантиссы элементов вектора А/,
после чего оставшиеся [log N] тактов на входы ПЭ поступают раз-
ряды расширения, которые при использовании дополнительного кода
совпадают со знаковыми разрядами соответствующих элементов
входного вектора. Такой порядок ввода данных гарантирует отсут-
ствие переполнения и правильное выполнение конвейерных вычисле-
щ
ний. Поскольку для последовательных кодов разрядная сетка в ли-
нейной цепи ПЭ растет так же, как для параллельных кодов и опи-
сывается выражением (2.18), то можно утверждать, что К-й ПЭ об-
рабатывает значащие цифры слагаемых в течение не более 1о+
4-[log К] тактов, а остальное время в пределах интервала Т2 К-й
ПЭ выполняет трансляцию разрядов расширения кодов слагаемых.
Поэтому коэффициент загрузки ПЭ с номером К можно записать
в виде:
Кв =(l0[logK])/(l0 + [logN]).	(2.25)
В данном случае в отличие от предыдущего существует только один
уровень иерархии, и он совпадает с уровнем однобитовых суммато-
ров для структуры, обрабатывающей параллельные коды. При 10=
— 16, N = 16Kb2 изменяется от 0,8 до 1, что значительно выше, чем
в предыдущем случае.
Ограничения по числу внешних выводов многовходового сумма-
тора при использовании последовательного кода для ввода-вывода
данных являются значительно менее жестким, чем для параллель-
ных кодов, и зависят только от числа N элементов во входном век-
торе данных. Специфичность организации ввода этих элементов в
многовходовой сумматор с линейной структурой при использовании
последовательного кода сохраняется, при этом сдвиг между одина-
ковыми разрядами соседних элементов определяется временем цик-
ла однобитового конвейерного сумматора и составляет 6т.
На рис. 2.36 представлена древовидная суммирующая структу-
ра, которая при суммировании N входных операндов состоит из
Д , |	аг	ч3 а5 ад	а?	ga~l
Д, I g,	пг	а3	а* а5 ав	а7	о81
Рис. 2.36. Древовидная суммирующая структура на основе конвей-
ерных сумматоров
log N ярусов ПЭ, каждый из которых представляет собой конвей-
ерный сумматор, показанный на рис. 2.34 при использовании па-
раллельных кодов или на рис. 2.34,6 при использовании последова-
тельных кодов. Ниже будем считать, что N является целочисленной
112
степенью 2, что позволит упростить анализ характеристик-древовид-
ной структуры и не повлияет на результаты этого анализа.
Для древовидных структур также имеет место эффект возра-
стания разрядной сетки, однако закономерности этого роста несколь-
ко иные, чем для линейных структур. В каждом ярусе дерева сум-
маторов, обрабатывающего данные в параллельном коде, разряд-
ность всех сумматоров одинакова:
1д = 10 + К,	(2.26)
где 1о — разрядность входных данных; К=0, 1, ..., log (N—1)—но-
мер яруса сумматоров, т. е. разрядность сумматоров возрастает
с ростом номеров ярусов, на которых эти сумматоры расположены.
Число сумматоров в ярусе с номером К равняется N/2K. Максималь-
ную разрядность lmil.г имеет сумматор последнего яруса, причем эта
разрядность совпадает с максимальной разрядностью сумматоров
в линейной структуре. Однако если в линейной структуре разряд-
ность Imax имеют N/2 сумматоров, то в древовидной такую разряд-
ность имеет только один сумматор. Соответственно разрядность
(Imax—1) имеет в линейной структуре N/4 сумматоров, в древовид-
ной— два и т. д. Таким образом, аппаратные затраты на реализацию
древовидного многовходового сумматора можно оценить в виде:
log(JV-l)
Л3= V 20—J-do + K).	(2.27)
2д+1
д=о
Оценка для N = 16, 10=16 дает суммарные аппаратные затраты по-
рядка 5 тыс. логических элементов, что значительно ниже, чем для
линейной структуры, даже если учесть, что первый сумматор в ли-
нейной структуре является вырожденным (суммирует а, с нулем)
и потребует меньших аппаратных затрат, чем определяет выраже-
ние (2.21).
Быстродействие, коэффициент загрузки аппаратных ресурсов и
число выводов для древовидного сумматора при использовании па-
раллельного кода совпадают со значениями этих параметров для
линейной структуры (2.22), (2.23). Использование последовательно-
го кода для обработки данных в древовидной структуре позволяет
получить практически те же параметры, что и в линейной структуре
однобитовых сумматоров.
На рис. 2.37 представлены графики зависимостей производи-
тельности, которую обеспечивают линейные структуры при выполне-
нии суммирования N операндов, представленных в параллельном
коде разрядностью 10 = 8 бит и в последовательном коде такой же
разрядности. Видно, что в целом параллельный код обеспечивает
более высокую производительность, однако аппаратные затраты А,
которые также указаны на рис. 2.37, значительно выше, чем для
последовательного кода. Однако, если оценивать суммарную произ-
водительность Р2, которую можно обеспечить при одинаковых ап-
паратных затратах (одинаковых размерах кристалла БИС) для ли-
нейных суммирующих структур, обрабатывающих данные в парал-
лельном и последовательном коде, то преимущество последнего
подхода очевидно (рис. 2.38). Это объясняется более высоким ко-
эффициентом загрузки аппаратных ресурсов на уровне операций
с отдельными битами при использовании последовательного кода,
чем при использовании параллельного, что видно из выражений
(2.23) и (2.24). .	.
8—777	113
Рис. 2.37. Графи-
ки зависимости
производительно-
сти суммирования
на линейных
структурах с раз-
рядностью 8 бит в
параллельном ко-
де (кривая /) и в
последовательном
коде (кривая 2)
Рис. 2.38. Графики
суммарной произво-
дительности линей-
ных суммирующих
структур для обра-
ботки в последова-
тельном (кривая /)
и параллельном (кри-
вая 2) коде
Аналогичное сравнение параметров древовидных структур, об-
рабатывающих данные в параллельном н последовательном коде,
дает такие же результаты; в этом случае также предпочтительно
использование последовательного кода по критерию получения мак-
симальной суммарной производительности Р2 (тысяч операций в се-
кунду) при заданных ограничениях на степень интеграции устрой-
ства. Таким образом, задача выбора оптимального подхода к по-
строению многовходовых сумматоров сводится к сравнению линей-
ной и древовидной структур, обрабатывающих данные в последова-
тельном коде.
Поскольку выше уже отмечалось, что в последовательном коде
аппаратные затраты, быстродействие, число выводов, коэффициент
загрузки аппаратных ресурсов и другие показатели древовидных н
линейных структур в основном совпадают, то для выбора необходи-
мо учитывать дополнительные возможности, которые обеспечивает
тот или иной подход.
В связи с этим отметим, что древовидные структуры при их ис-
пользовании в параллельно-конвейерных системах позволяют значи-
114
тельио проще организовать в них загрузку входных данных, чем
линейные. Как видно из рис. 2.36, все элементы входного вектора
поступают на входы сумматоров первого яруса древовидной структу-
ры одновременно, в отличие от структуры на рис. 2.33, где элементы
входного вектора поступают на входы сумматоров в линейной цепи со
сдвигом на один такт. Поэтому загрузка и синхронизация потокод дан-
ных на входе древовидного сумматора может быть обеспечена пос-
редством простых буферных ЗУ типа, например, К1815ИР1 (см.
§ 2.3), управляемых минимальным числом дополнительных сигналов.
Другим важным преимуществом древовидных структур являет-
ся возможность эффективного выполнения операций масштабирова-
ния промежуточных и выходных результатов, что позволяет остано-
вить и ликвидировать рост разрядной сетки при суммировании мно-
жества операндов за счет некоторого ухудшения точности вычислений.
Попытка использовать этот подход для оптимизации параметров ли-
нейной суммирующей структуры приводит к тому, что масштабиро-
вание результата на выходе любого сумматора в линейной цепи
требует соответствующего масштабирования входных данных на
входах всех последующих сумматоров, что еще более усложняет
процедуру загрузки входных данных. При этом, если такое масшта-
бирование выполняется неоднократно с тем, чтобы удержать разряд-
ную сетку в заданных пределах, то для больших значений N резко
падает точность вычислений.
Масштабирование промежуточных результатов в древовидных
структурах выполняется поярусно и не требует каких-либо допол-
нительных манипуляций со входными данными. Для этого выход
каждого сумматора данного яруса подключают к соответствующему
блоку нормализации БН, который умножает результат суммирова-
ния на 2-1 (рис. 2.39). При использовании последовательного кода
Рис. 2.39. Общий случай
реализации масштабиро-
вания промежуточных
результатов
умножение на 2~* осуществляется путем задержки на один допол-
нительный такт сигнала CSI «Конец слова», поступающего на бло-
ки следующего яруса, и выдачи с выхода БН вместо младшего раз-
ряда следующего числа знакового разряда предыдущего числа.
Простейшей вариант выполнения суммирования с нормализаци-
8*	115
ей представлен на рис. 2.40, где содержится соответствующая струк-
турная схема (рис. 2.40, а) и временные диаграммы работы (рис.
2.40,6). На входы первого яруса сумматоров в последовательном
коде поступают 6-разрядные слагаемые. Существенно, что входные
операнды содержат два знаковых разряда, т. е. используется моди-
фицированный дополнительный код, что позволяет восстановить

CSit
А1,В1,А2,В2
81,S2
тп
Kt, К 2
Рис. 2.40. Простейший вариант реализации суммирования с нормали-
зацией
правильный знак результата при возникновении переполнения. Ре-
зультаты суммирования в первом ярусе сумматоров выдаются на
выходы S этих сумматоров с задержкой в один такт и поступают
на входы коммутаторов К н на входы триггеров задержки TD, где
они задерживаются еще на один такт. Коммутаторы К управляются
задержанным сигналом «конец слова» CSI2 и при низком уровне
116
CSh (CSl2=0) пропускают на свои выходы данные с выходов сум-
маторов первого яруса, при высоком уровне CSI2 (CSI2— 1) пропуска-
ют на свои выходы данные с выходов триггеров задержки. Из рис.
2.40,6 видно, что на входы сумматора второго яруса поступают
нормализованные результаты суммирования входных операндов пер-
вым ярусом сумматоров, в которых число знаковых разрядов снова
равно двум, а общее число разрядов не изменилось. Очевидно, что
блоки нормализации, образованные в данном случае коммутаторами
и триггерами задержки TD, вносят погрешность вычислений, связан-
ную с потерей младших разрядов промежуточных сумм. Точность
вычислений можно повысить, если вместо усечения использовать
округление.
Аппаратные затраты для структур такого типа можно оценить
как сумму затрат на реализацию однобитовых конвейерных сумма-
торов (рис. 2.34,6) и затрат на реализацию блоков нормализации,
включенных на выходах сумматоров. Считая, что коммутаторы реа-
лируются с помощью двух логических элементов, количество логи-
ческих элементов, необходимое для построения многовходового сум-
матора с N входами, составит
A = 34(N— 1),	(2.28)
что примерно на 30 % больше, чем для сумматоров без нормализа-
ции. Однако быстродействие и суммарная производительность при
вычислениях с нормализацией не деградируют с ростом N и опре-
деляются только разрядностью 10 входных данных:
Т2=Т11о = 6!от,	(2.29)
где Ti—время цикла синхросигнала SYN; т — задержка переклю-
чения логического элемента. Особенно эффективным такой режим
обработки оказывается для больших значений N, когда logN>l0.
Коэффициент загрузки аппаратных ресурсов в сумматорах с норма-
лизацией равен 1, поскольку разрядность данных не возрастает от
яруса к ярусу.
Отметим, что наличие блоков нормализации на выходах сумма-
торов позволяет организовать адаптивное масштабирование. Для
этого блоки нормализации необходимо делать управляемыми и пе-
реводить нх в активный режим (когда нормализация выполняется)
либо в пассивный (когда нормализация не выполняется) в зависи-
мости от результатов анализа промежуточных и выходных данных
на наличие переполнений. Такой подход позволяет повысить точ-
ность вычислений и не увеличивать при этом число разрядов обра-
батываемых данных.
Если все блоки нормализации в составе многовходового сумма-
тора работают в активном режиме, то на выходе структуры фор-
мируется результат

1=1
что представляет собой не что иное, как среднее арифметическое
от элементов входного вектора. Это свойство структуры на рис. 2.39
позволяет расширить область ее применения и решать на ее основе
задачи статистической обработки данных. Операция вычисления
среднего значения от множества отсчетов входного сигнала является
также одной из основных операций при выполнении известных пре-
117
образований Карунена •—Лоэва, позволяющих осуществлять эффек-
тивное сжатие данных при обработке изображений [10].
Таким образом, по совокупности характеристик аппаратных за-
трат, быстродействия, числа выводов, коэффициента загрузки, сум-
марной производительности наиболее предпочтительными с точки
зрения реализации на основе микроэлектронной технологии арифме-
тических устройств для использования в параллельно-конвейерных
системах ЦОС являются древовидные структуры многовходовых сум-
маторов, принимающие и обрабатывающие данные в последователь-
ном коде младшими разрядами вперед. Введение блоков нормали-
зации позволяет получить ряд дополнительных функциональных
возможностей, что вместе с простым интерфейсом ввода данных
обусловило выбор структуры на рис. 2.39 в качестве базовой.
До сих пор анализ различных вариантов решения поставленной
задачи проводился путем совместной оценки параметров аппаратных
затрат, быстродействия, суммарной производительности различных
структур, реализованных на уровне отдельного кристалла СБИС.
Между тем разработка специализированной элементной базы для
параллельно-конвейерных систем ЦОС требует комплексного подхо-
да, учитывающего по возможности максимальное количество фак-
торов на всех уровнях иерархии системы. Особенностью выделенного
выше в качестве оптимального подхода является ввод-вывод и об-
работка данных в последовательном коде. При этом обеспечение
необходимой производительности арифметических устройств, даже
с учетом параллельности выполнения операций, приводит во многих
случаях к необходимости осуществлять ввод-вывод и обработку
данных на частотах до 20 МГц и выше. С другой стероны, сущест-
вующие методы и средства конструктивного оформления аппарат-
ной части параллельно-конвейерных комплексов ЦОС, размеры ре-
шаемых задач и соответственно физические размеры (габариты) са-
мих комплексов, характеристики всей совокупности дискретных и
интегральных компонент, используемых для реализации спецвычис-
лителей, а также характеристики линий связи между этими компо-
нентами, накладывают жесткие ограничения иа предельно допусти-
мую скорость ввода-вывода и обработки данных, которая опреде-
ляется частотой основного синхросигнала SYN. В частности, обес-
печить приемлемое качество цепей распределения основного син-
хросигнала и соответственно работоспособность апппаратного моду-
ля уже на уровне стандартной стойки оказывается в настоящее
время возможным лишь на частотах до 10 МГц, что связано с боль-
шим разбросом задержек переключения формирователей, нагружен-
ных на длинные шины синхронизации, с большими задержками пере-
ключения самих этих шин, а также с эффектами физики СВЧ, кото-
рые начинают играть заметную роль на частотах 15—20 МГц и выше
и требуют применения специальных средств для согласования между
собой источников сигналов и нагрузок. Если ограничить максималь-
ную частоту основного синхросигнала величиной 10 МГц и выпол-
нять обработку данных в последовательном коде, то обеспечение
требуемой суммарной производительности системы может потребо-
вать использования методов сверхраспараллеливания, что приведет
к чрезмерному росту аппаратных затрат и усложнению управления.
Кроме того, обеспечение работы СБИС арифметического устрой-
ства на частотах 15—20 МГц требует технологии, которая должна
обеспечивать, с одной стороны, высокую степень интеграции (по-
скольку используются параллельно-конвейерные методы обработки),
а с другой стороны, высокое быстродействие базовых логических
118
элементов. Эти требования далеко не всегда совместимы, особенно
с учетом существующей во многих случаях необходимости обеспе-
чить работу микросхемы при пониженных и повышенных напряже-
ниях питания, при высоких температурах окружающей среды и т. д.
Компромисс между приведенными требованиями к системотех-
ническим аспектам построения элементной базы, связанными с воз-
можностями технологии и физическими ограничениями конструктив-
ного оформления аппаратной части параллельно-конвейерных ком-
плексов ЦОС, и асимптотической оптимальностью параллельно-кон-
вейерных методов обработки данных в последовательном коде млад-
шими разрядами вперед возможен за счет использования промежу-
точных между чисто последовательным и чисто параллельным фор-
матов для представления и обработки данных. В частности, для
БИС 8-входового сумматора К1815ИМ1 (а также для БИС
1815ВФ1, К1815ПР1) оказалось наиболее удобным использовать
последовательно-параллельный код, когда данные вводятся, обра-
СО
си
TD1
ТЛ2
тоз
T7D4
TD5
TUB
□l
ТЛ7
П1 272
|у|0?з1д<|
РОС
SM1.1
аоЛ
SYN
СОЗ.
.Z7o
275 П5
А В
SM2.1
|у|йф7|б8|
CO1 SM1.2
С02
А В
SM1.3
SYN
СО1
SCO
со*
SYN
СО?
D7 278
? ? П
A В
SM2.2
4 В
SM1.4
N2.2
о
SM3.1
С
ТВ1ТВ2


МО
о--
N3
TV1
TV2

SYN
о---
W|
Tsz fS2
Рис, 2.41, Полная структурная схема БИС К1815ИМ1
119
батываются и выдаются по два разряда в каждом такте, начиная
с младших разрядов. Такой код можно также называть четвертич-
ным.
В этом случае структура на рис. 2.40 в целом сохраняет свою
конфигурацию, однако однобитовые полные конвейерные суммато-
ры заменяются на двухбитовые, изменяется структура и алгоритм
работы блоков нормализации БН. Полная структурная схема БИС
К1815ИМ1 представлена на рис. 2.41 и содержит:
восемь 2-разрядных входных магистралей данных D1-D8;
16 входных буферных элементов В1—В16;
четыре двухбитовых конвейерных сумматора первого яруса
SM1.1—SM1.4;
четыре блока нормализации результатов первого яруса N1.1 —
N1.4;
два конвейерных сумматора второго яруса SM2.1—SM2.2;
два блока нормализации результатов второго яруса N2.1—N2.2;
выходной конвейерный сумматор третьего яруса SM3.1;
два промежуточных триггера ТВ1, ТВ2;
выходной блок нормализации N3;
два выходных буферных триггера TV1, TV2;
два выходных буферных элемента VB1, VB2;
вход основного синхросигнала SYN;
вход сигнала «конец слова» СО;
вход сигнала управления МО;
блок управления CU, содержащий сдвиговый регистр;
выходы результата S1 и S2.
Сумматоры всех трех ярусов идентичны и имеют функциональ-
ную схему, представленную на рис. 2,42. Каждый сумматор содер-
Рис. 2.42. Функциональная схема
базового сумматора БИС
К1815ИМ1
жит два входных триггера ТА1 и ТВ1, в которые принимаются не-
четные разряды входных операндов А и В, два входных триггера
ТА2 и ТВ2, в которые принимаются четные разряды входных опе-
рандов А и В (младший разряд входных операндов является пер-
вым— нечетным), триггер переноса ТР и комбинационный двухби-
товый сумматор, состоящий из двух комбинационных однобитовых
полных сумматоров КС1 и КС2. Слагаемые поступают на входы А1.
В1, А2, В2 сумматора по два разряда в каждом такте младшими
120
разрядами вперед в дополнительном модифицированном коде (с дву-
мя знаковыми разрядами) и записываются по фронту синхросигнала
SYN во входные триггеры TAI, ТВ1, ТА2, ТВ2 соответственно (рис.
2.43). Одновременно с подачей первых пар разрядов каждой оче-
зы TLЛJЯLЛLПTLЛJЪПJЯ^ГmJ^ГЪ
в



Рис. 2.43. Временные диаграммы работы базового сумматора БИС
редной пары слагаемых на вход СО сумматора поступает сигнал
«конец слова», что обеспечивает установку триггера переноса ТР
в состояние «О» по фронту синхросигнала SYN. Разрядность вход-
ных операндов определяется периодом сигнала «конец слова» СО.
На выходах Cl, С2 каждого двухбнтового конвейерного сумматора
последовательно формируются н выдаются пары разрядов резуль-
тата суммирования входных операндов. Указанный результат в об-
щем случае имеет один знаковый разряд, поэтому выходы суммато-
ров всех ярусов соединены со входами блоков нормализации N.
Блоки нормализации N выполняют преобразование форматов
промежуточных данных, представленное на рис. 2.44, а, т. е. мантис-
са (значащая часть) каждого очередного операнда сдвигается на
один разряд вправо, младший разряд усекается, а на освободившее-
ся место в старшем разряде записывается знак операнда. В резуль-
тате этого, из дополнительного кода числа А с одним знаковым раз-
рядом формируется модифицированный дополнительный код числа
А-21 с двумя знаковыми разрядами. Такая нормализация гаранти-
рует отсутствие переполнения прн любых значениях слагаемых, по-
ступающих на вход многовходового сумматора. Поскольку в БИС
К1815ИМ1 используется последовательно-параллельный код, т. е.
данные поступают и обрабатываются по два разряда в такте, то по-
рядок ввода-вывода данных в блоках нормализации можно пред-
ставить в виде таблиц на рис. 2.44,6 и 2.44, в соответственно. Из
этих таблиц видно, что на выход Y1 блока нормализации (выход не-
четных разрядов нормализованного числа) поступают с задержкой
в один такт четные разряды входного числа, приходящие на вход
Х2 блока нормализации, а на выход Y2 блока нормализации (выход
четных разрядов нормализованного числа) проходят нечетные раз-
ряды входного числа, поступающие на вход XI блока нормализации,
при этом в последнем такте обработки текущего операнда на выход Y1
блока нормализации вместо первого разряда следующего операнда
выдается знаковый разряд текущего операнда. Таким образом, таб-
лицы па рис. 2.44,6, в определяют структуру блока нормализации,
121
представленную на рис. 2.44, г. Блок нормализации содержит триг-
гер задержки TZ, управляющий вход СО, на который поступает
сигнал «конец слова», и коммутатор К- При низком уровне на входе
СО коммутатор К пропускает на свой выход Y2 данные со входа XI
блока нормализации, при высоком уровне на входе СО на выход
Y2 подключен выход триггера, в результате чего Y2=Y1=Z.
\z\987 65 4 3 2 1\
\ZZ\9 8 7 65 43 2\
а)
Рис. 2.44. Преобразование форматов промежуточных данных (а) и
порядок ввода-вывода данных в блоках нормализации (б), (в);
структура блоков нормализации 1- и 2-го ярусов (г), структура
блока нормализации № 3 (б)
Блок нормализации третьего яруса N3 может работать как в ак-
тивном режиме (нормализация выполняется), так и пассивном (дан-
ные проходят без изменений). В связи с этим N3 имеет несколько
отличную от остальных блоков нормализации структуру, представ-
ленную на рис. 2.44, д. Блок N3 содержит два триггера задержки
Т1, Т2, два коммутатора KI, К2, элемент И — НЕ, вход СО инверс-
ного сигнала «конец слова» и вход МО сигнала управления. При
М0=1 коммутатор К1 пропускает на свой выход Y1 сигнал с вы-
хода триггера Т2, элемент И — НЕ пропускает на свой выход сиг-
нал СО, в результате чего блок N3 работает в активном режиме
аналогично остальным блокам нормализации, имеющим структуру,
показанную на рис, 2.44, г. При МО=0 коммутатор К1 пропускает
122
на свой выход Y1 сигнал с выхода триггера Т1. Элемент И — НЕ
закрывается, на его выходе формируется постоянный высокий уро-
вень независимо от значения сигнала СО, в результате чего комму-
татор К2 постоянно пропускает на свой выход Y2 сигнал с выхода
триггера Т2. Таким образом на выходы блока N3 выдается с задерж-
кой в один такт та же информация, которая поступает на его вхо-
ды, т. е. блок N3 работает в пассивном режиме.
Легко видеть, что рассмотренная структура БИС К.1815ИМ1
не накладывает никаких ограничений на разрядность обрабатывае-
мых данных, которая определяется только периодом внешнего сиг-
нала СО. Обязательным требованием является использование моди-
фицированного дополнительного кода для представления входных
данных. Поскольку БИС во многих случаях выполняет суммирова-
ние произведений, сформированных микросхемой К.1815ВФ1, то в
последней предусмотрены специальные средства для обеспечения
необходимого формата данных на входах БИС К1815ИМ1. Возмож-
ность манипулировать активностью выходного блока нормализации
Таблица 2.15
Назначение выводов БИС типа К1815ИМ1
Номер вывода	Назначение	Номер вывода	Назначение
1	Общий OV	13	Вход магистрали данных D1.1
2	Вход	магистрали данных D8.2	14	Вход магистрали данных D2 1
3	Вход	магистрали данных D7.2	15	Вход магистрали данных D1.2
4	Вход	магистрали данных D8.1	16	Вход магистрали данных D2.2
5	Вход	магистрали данных D7.1	17	Выход магистрали дан- ных S2
6	Вход сигнала сихро- низации SYN	18	Вход выбора режима ра- боты МО
7	Вход сигнала «конец слова» СО	19	Вход магистрали данных S1
8	Вход	магистрали данных D3 1	20	Вход магистрали данных D6.2
9	Вход	магистрали данных D4.1	21	Вход магистрали данных 1)5.2
10	Вход	магистрали данных D3.2	22	Вход магистрали данных D6.1
11	Вход	магистрали данных D4.2	23	Вход магистрали данных D5.1
12	Общий OV	24	Напряжение	питания -|-5 В (4-Ucc)
Примечание. В обозначении магистралей данных 1 в последней
позиции соответствует младшим (нечетным) разрядам в каждой па-
ре разрядов операндов, 2 в последней позиции старшим (четным)
разрядам. Например, по входу D1.1 вводятся 1-, 3-, 5-, 7-й и т. д.
разряды операнда, по входу D1.2 2-, 4-, 6-, 8-й н т. д. разряды этого
же операнда.
123
Рис. 2.45. Временные диаграммы работы БИС К1815ИМ1
124
N3 в БИС К1815ИМ1 обеспечивает ее работу в двух основных ре-
жимах.
8
1. Вычисление величины S = 2~2 2 ai> где 31 " входные операн-
t=i
ды в модифицированном дополнительном коде; S —результат их
суммирования, промасштабированный с коэффициентом 2~2 и пред-
ставленный в обычном дополнительном коде (с одним знаковым
разрядом); выполняется при МО = 0.
8
2. Вычисление величины S = 2~3 2 а‘> гДе а> — то же> что в пре-
1 = 1
дыдущем случае; S — результат суммирования ai,
ванный с коэффициентом 2-3 и представленный
в модифицированном дополнительном коде (с дву-
мя знаковыми разрядами), выполняется при
МО=1.
Временные диаграммы работы БИС
К1815ИМ1 представлены на рис. 2.45, где приве-
дено взаимное расположение во времени потоков
входных, промежуточных и выходных данных, а
также управляющих сигналов. Из рис. 2.45 вид-
но, что общая задержка выдачи результата па
выходы SI, S2 составляет восемь тактов синхро-
сигнала SYN относительно момента поступления
младших разрядов соответствующих входных
данных на входы D1 —D8.
Отметим, что длительность цикла ТСьс син-
хросигнала SYN, которая в основном определя-
ет производительность микросхемы, установлена
согласно ТУ на микросхему не менее 118 нс, что
соответствует частоте синхросигнала f — 223 Гц,
однако использование схемотехники ТТЛШ поз-
воляет во многих случаях обеспечить работу
БИС и на более высоких частотах.
Микросхема размещена в 24-выводном метал-
локерамическом корпусе типа 4118.24-3. Графи-
ческое обозначение микросхемы показано па рис.
2.46, а функциональное назначение всех выводов
БИС К1815ИМ1 — в табл. 2.15.
промасштабиро-
Рнс. 2.46. Гра-
фическое обо-
значение БИС
К1815ИМ1
2.5.	Большая интегральная микросхема
преобразователя кодов К1815ПР1
Как указано в § 2.1, основной ПЭ комплекта К.1815 — микро-
схема К1815ВФ1 — принимает данные в последовательно- параллель-
ном прямом коде, а выдает в последовательно-параллельном допол-
нительном коде. Это связано с тем, что операцию умножения чисел
удобнее всего выполнять в прямом коде, а сложения—в дополни-
тельном. Таким образом, в параллельно-конвейерных системах ЦОС
на основе БИС К1815ВФ1 используются одновременно два способа
125
представления чисел, в связи с чем появляется необходимость вы-
полнять преобразование кодов чисел из прямого в дополнительный
и обратно. Для выполнения этой операции в состав комплекта вклю-
чена микросхема К1815ПР1, которая позволяет выполнять также
ряд других функций [29].
Микросхема К1815ПР1 принимает и обрабатывает данные в по-
следовательно-параллельном двоичном коде, поступающие по два
разряда в каждом такте младшими разрядами вперед. Разрядность
обрабатываемых данных устанавливается управляющими сигналами
СОЗ, СО4, причем комбинация СОЗ=1, СО4 = 0 соответствует 32-
разрядным операндам. СОЗ=0, СО4=1 — 16-разрядным операндам,
СОЗ=0, СО4=0 — 8-разрядным операндам.
Полцая структурная схема преобразователя кода представлена
на рис. 2.47 и содержит:
входы нечетных (D1) н четных (D2) разрядов операндов;
блок обработки знака UZ;
регистровые устройства RR1 и RR2 для промежуточного хра-
нения соответственно нечетных и четных разрядов входных операн-
дов;
два промежуточных буферных триггера ТВ1, ТВ2;
блок преобразования UCC;
два выходных буферных триггера TI, Т2;
выходы нечетных (D01) и четных (D02) разрядов преобразован-
ного кода;
вход СО1 сигнала «конец слова» (сигнал сопровождения знака);
вход СО2 признака инвертирования знака;
входы СОЗ, СО4 управляющих сигналов разрядности;
вход SYN основного синхросигнала.
Временные диаграммы работы микросхемы представлены на
рис. 2.48 для обработки 8-разрядных входных данных. При обра-
ботке 16- и 32-разрядных операндов временные диаграммы отлича-
ются периодом сигнала СО! (соответственно 8ТС и 16ТС), а также
задержкой Тл начала выдачи разрядов преобразованного кода от-
носительно момента загрузки младших разрядов соответствующего
входного операнда (tni6=10Tc, 1пз2=18Тс). Номинальное значение
периода основного синхросигнала SYN установлено Тс = 118 нс, т. е.
такое же, как для БИС К1815ВФ1, К1815ИР1, К1815ИМ1, что поз-
воляет использовать все эти микросхемы совместно для построения
параллельно-конвейерных спецпроцессоров.
Операнды поступают младшими разрядами вперед, знаковый
разряд является старшим и вводится соответственно в последнем
такте приема данного операнда. Поскольку преобразование кода
числа невозможно выполнять до того, как станет известен знак это-
го числа, в состав преобразователя кода введена регистровая память,
обеспечивающая прием и хранение разрядов кода операнда до тех
пор, пока не будет введен его знаковый разряд. Блоки регистровой
памяти RR1 и RR2 содержат сдвиговые регистры длиной 12 бит
каждый и трехвходовые коммутаторы К, управляемые сигналами
кода разрядности СОЗ, СО4. Коммутаторы К обеспечивают возмож-
ность выбора разрядности операндов равной 8, 16 или 32 бита пу-
тем подключения на входы блоков регистровой памяти выходов 4-,
8- или 16-го триггеров сдвиговых регистров соответственно (см. рис.
2.47).
Блок обработки знака UZ обеспечивает возможность инвертиро-
вания знака преобразуемого операнда. При низком уровне на управ-
ляющем входе СО2 блок UZ пропускает на свой выход Z все раз-
126
Рис. 2.47. Струк-
турная схема БИС
преобразователя
кода К1815ПР1
ряды входного операнда без изменения, включая знаковый. При
высоком уровне на входе СО2 блок UZ пропускает в блок регистро-
вой памяти RR2 все разряды входного операнда кроме знакового
без изменений, а знаковый разряд, который выделяется в общем
потоке информации высоким уровнем на входе СО1, проходит на
выход Z блока UZ с инверсией н записывается в первый триггер
блока регистровой памяти RR2. Кроме того, выход Z блока UZ со-
единен со входом блока преобразования UCC, как видно из рис.
2.47. Функциональная схема блока UCC представлена на рис. 2.49,
Преобразователь кода ПК1 содержит первый триггер фиксации TF1
и логические элементы ИЛИ (VI), И — НЕ (V2) и равнозначности
(V3). Преобразователь кода ПК2 содержит второй триггер фикса-
127
Рис 2.48. Временные диаграммы работы БИС К1815ПР1 при обра-
ботке 8-битовых операндов
ции TF2 и логические элементы ИЛИ (V4), И — НЕ (V5), И (V6)
и равнозначности (V7). Блок управления БУ содержит триггер зна-
ка TZ, триггер задержки TD, инвертор V8 и элемент И — НЕ (V9).
Входы В1 и В2 блока преобразования соединены с выходами бу-
ферных триггеров ТВ1 и ТВ2 соответственно, которые служат для
улучшения динамических параметров (времени цикла Тс) микросхе-
мы. Вход Z триггера знака TZ соединен с выходом блока обработ-
ки знака UZ, а вход V разрешения записи триггера знака TZ — со
входом СО1 сигнала «конец слова» (сигнала сопровождения знака).
Таким образом, в момент поступления знакового разряда на вход
D2 микросхемы, когда на входе СО1 появляется высокий уровень,
триггер знака TZ переводится в режим записи и записывает пря-
мой или инверсный (в зависимости от значения СО2) знак входного
операнда с выхода блока обработки знака UZ. В результате, после
завершения ввода разрядов очередного операнда в микросхему, что
отмечается появлением высокого уровня на входе СО1 сигнала «ко-
нец слова», нечетные разряды очередного операнда размещены
в блоке регистровой памяти RR1, четные — в блоке регистровой па-
мяти RR2. Кроме того, знаковый разряд очередного операнда за-
фиксирован в триггере знака TZ блока преобразования. При этом
промежуточные буферные триггеры ТВ1 и ТВ2 содержат старший
разряд мантиссы предыдущего числа и знаковый разряд предыду-
щего числа соответственно.
Преобразование кода из прямого в дополнительный основано
на том же подходе, который реализован в БИС К1815ВФ1 (см.
§ 2.1). При этом имеется ряд особенностей, связанных с тем, что
микросхема К1815ПР1 должна обрабатывать как положительные,
128
Рис. 2.49. Функциональная схема блока преобразования
так и отрицательные числа, представленные как в прямом, так и в
дополнительном коде, а блоки преобразования кода в микросхеме
К1815ВФ1 должны выполнять преобразование чисел, поступающих
только в прямом коде. Знаки чисел в БИС К1815ВФ1 формируются
и поступают в блоки преобразования по цепям, не связанным с це-
пями обработки и передачи разрядов мантиссы, в то время как
в микросхеме К.1815ПР1 и разряды мантиссы и знаковые разряды
входных операндов поступают по одной и той же входной магистра-
ли. Основное правило преобразования состоит (см. § 2.1) в том, что
если входной операнд является положительным (знаковый разряд
Z=0), то все разряды этого операнда проходят на выход блока
преобразования без изменения; если входной операнд является от-
рицательным (знаковый разряд Z=l), то без изменения на выход
блока преобразования проходят все младшие разряды входного
операнда до первой единицы включительно, а все остальные разря-
ды инвертируются. При этом, поскольку знаковый разряд поступает
в общем потоке разрядов кода числа, то необходимо принять спе-
9—777
129
цнальные меры, чтобы избежать инвертирование знакового разряда
заодно с разрядами мантиссы.
Блок преобразования работает следующим образом. После за-
грузки всех разрядов очередного числа в блоки регистровой памяти
и записи знакового разряда в триггер TZ по высокому уровню сиг-
нала СО1, этот же высокий уровень записывается в триггер задерж-
ки TD блока управления БУ. В результате на инверсном выходе
триггера задержки TD формируется низкий уровень, который про-
ходит на входы элементов И — НЕ V2 и V5 и обеспечивает появ-
ление на их выходах высоких уровней независимо от состояния ос-
тальных входов элементов V2 и V5. Таким образом, в следующем
такте триггеры фиксации TF1 и TF2 установятся в начальное со-
стояние, когда на их прямых выходах находится высокий уровень
сигнала, Если в триггер знака TZ записано значение Z=0, т. е. вход-
ной операнд является положительным, то низкий уровень на выходе
триггера знака TZ будет обеспечивать высокий уровень на входах
триггеров фиксации TF1, TF2, т. е. эти триггеры будут находиться
в начальном единичном состоянии до тех пор, пока в триггер TZ не
будет записан знак следующего операнда. Этот же низкий уровень
на выходе триггера знака TZ формирует высокий уровень на выхо-
де элемента И — НЕ V9, который совместно с высоким уровнем на
выходе триггера фиксации TF2 сформирует высокий уровень на вы-
ходе элемента И V6. Таким образом, на вторых входах элементов
равнозначности V3 и V7 будут все время присутствовать высокие
уровни, а поскольку первые входы этих элементов соединены с вы-
ходами буферных триггеров ТВ1 и ТВ2 соответственно, то на выхо-
ды элементов V3 и V7 будет проходить информация с выходов ТВ1
и ТВ2 без изменения, т. е. блок преобразования при обработке по-
ложительных чисел будет пропускать их на свои выходы без изме-
нения.
Рассмотрим теперь обработку отрицательных чисел. В этом слу-
чае по высокому уровню сигнала СО1 в триггер знака TZ запишется
величина Z=l. Начальная установка триггеров фиксации TF1 и TF2
происходит аналогично предыдущему случаю. После завершения
начальной установки на инверсный выход триггера задержки TD
будет выдаваться высокий уровень, так как СО1 имеет низкий уро-
вень все время, кроме момента поступления знакового разряда. По
этой же причине высокий уровень будет на выходе инвертора V8.
Таким образом, состояние выхода элемента VI будет определяться
сигналами на входах В1 и В2 блока преобразования (поскольку тре-
тий вход элемента VI соединен с инверсным выходом находящегося
в начальном состоянии триггера TF1 и имеет низкий уровень), со-
стояние выхода элемента V2 — сигналом на выходе элемента VI;
на выход К1 элемента V3 будет выдаваться информация со входа
В1 блока преобразования. Аналогично состояние выхода элемента
V4 будет определяться сигналами на входах Bl, В2 блока преобра-
зования, состояние выхода элемента V5 — сигналом на выходе эле-
мента V4, состояние на выходе элемента V9 — сигналом на входе
В1 устройства и этим же сигналом будет определяться состояние
выхода элемента V6 и режим работы элемента V7 (пропуск инфор-
мации со входа В2 на выход К2 с инверсией или без инверсии).
Возможны следующие ситуации:
а)	В1 = В2 = 0. Триггеры TF1 и TF2 находятся в начальном со-
стоянии. На выходах VI и V4 формируются низкие уровни, кото-
рые переключают выходы элементов V2 и V5 в состояние «1». На-
чальные состояния триггеров TF1 и TF2 сохраняются, элементы V3
130
и V7 пропускают на свои выходы К1 и К2 нулевые значения сиг-
налов на входах В1 и В2 без изменений. Этот режим работы будет
сохраняться, пока хотя бы на один из выходов В1 и В2 не при-
дет «1»;
б)	В1=0, В2=1. Триггеры TF1 и TF2 находятся в начальном
состоянии. Напомним, что на вход В1 поступают нечетные разряды,
на вход В2 — четные разряды операнда, т. е. в каждой очередной
паре разрядов на вход В1 поступает младший разряд, иа вход В2 —
старший. Если триггеры TF1 и TF2 еще не переключились, то значе-
ния В1 = 0, В2=1 должны пройти на выходы блока преобразования
без изменения, a TF1 и TF2 должны переключиться с тем, чтобы
все следующие разряды операнда инвертировались. Легко убедить-
ся, что это происходит на самом деле, поскольку сигналы на выхо-
дах VI и V4 становятся высокими, выходы V2 и V5 устанавливаются
в низкий уровень, что обеспечивает в следующем такте переклю-
чение в низкий уровень триггеров TF1 и TF2. Эти низкие уровни по-
ступают на вход элемента V3 и через элемент V6 — на вход эле-
мента V7, в результате чего элементы V3 и V7 начнут инвертиро-
вать сигналы на входах В1 и В2. В то же время, после того как
триггеры TF1 и TF2 переключаются в низкий уровень (состояние
«О»), высокие уровни на инвертных выходах заблокируют элементы
VI и V4, в результате чего триггеры TF1 и TF2 будут сохранять
свое нулевое состояние до тех пор, пока не произойдет их установка
в начальное состояние для обработки следующего операнда. Таким
образом, все последующие разряды текущего операнда будут инвер-
тироваться;
в)	В1 = 1, В2=0, триггеры TF1 и TF2 находятся в начальном
состоянии. В этом случае «1» на входе В1 должна пройти на выход
К1 без изменений, поскольку все предыдущие разряды текущего
операнда не переключили триггеры TF1 и TF2 из начального состоя-
ния, т. е. являлись нулями, и данная «1» на входе В1 является пер-
вой младшей единицей в коде числа; «О» на входе В2 должен быть
проинвертирован, поскольку первая младшая единица уже пришла
иа вход В1. Триггеры TF1 и TF2 должны переключиться. Передача
«1> со входа В1 на выход К1 и переключение триггеров TF1 и TF2
обеспечиваются аналогично предыдущему случаю. Что касается ин-
вертирования «О» на входе В2, то оно обеспечивается за счет фор-
мирования низкого уровня на выходе элемента V9 (при Bl = l, Z=1
все три входа этого элемента будут иметь высокий уровень). Низ-
кий уровень с выхода V9 проходит через элемент И V6 на вход эле-
мента V7 и переводит его в режим инвертирования;
г)	В1 = 1, В2=1, триггеры TF1, TF2 находятся в начальном
(единичном) состоянии. В этом случае блок преобразования рабо-
тает аналогично предыдущему;
д)	триггеры TF1, TF2 находятся в нулевом состоянии. Незави-
симо от значений сигналов на входах В1 и В2, элементы V3 и V7
выполняют инвертирование поступающих через эти входы разрядов
операндов.
Таким образом, функциональная схема блока преобразования,
представленная на рис. 2.49, обеспечивает реализацию алгоритма
преобразования прямого кода в дополнительный и обратно. Блоки-
ровка инвертирования знака операнда в блоке преобразования
обеспечивается инвертором V8, на вход которого поступает сигнал
СО1. При обработке разрядов мантиссы кода операнда на входе
СО1 находится низкий уровень, в результате чего высокий уровень
па выходе инвертора V8 не мешает выполнению основного алгорит-
9*
131
ма преобразования. При подаче иа вход СО1 высокого уровня
(а это происходит в момент поступления на входы микросхемы зна-
кового разряда следующего операнда, причем знаковый разряд те-
кущего операнда в это время находится в последнем активном триг-
гере блока регистровой памяти RR2) на выходе инвертора V8 фор-
мируется низкий уровень, который обеспечивает через элемент V5
появление высокого уровня на входе триггера TF2. В следующем
такте в первый триггер блока регистровой памяти запишется знако-
вый разряд следующего операнда, знаковый разряд текущего опе-
ранда перепишется из последнего активного триггера блока регист-
ровой памяти RR2 через коммутатор К в буферный триггер ТВ1,
а триггер фиксации TF2 установится в единичное состояние. Триггер
задержки TD также установится в единичное состояние. В резуль-
тате низкий уровень на его инверсном выходе обеспечит высокий
уровень на выходе элемента V9 и, соответственно, учитывая высо-
кий уровень на прямом выходе TF2, будет установлен высокий уро-
вень на выходе элемента V6. Это обеспечит перевод элемента V7
в режим передачи сигнала со входа В2 на выход К2 без изменений,
т. е. знак операнда инвертироваться не будет.
Микросхема К1815ПР1 позволяет кроме преобразования прямого
кода в дополнительный и обратно выполнять также ряд дополни-
тельных функций. В частности, выше уже указывалось на возмож-
ность инвертирования знака входного операнда с последующим пре-
образованием в дополнительный или прямой код. Эта операция бы-
вает необходима при вычитании чисел, а также при умножении
отрицательных чисел с помощью БИС К1815ВФ1.
Кроме того, микросхема К1815ПР1 позволяет выполнять пре-
образование чисел, представленных в чисто последовательном коде
разрядностью 4,8 или 16 бит. В этом случае число подается на вход
D2 микросхемы, а на вход D1 подаются нули. На остальные входы
(управление и синхронизация) сигналы поступают аналогично ос-
новному режиму работы. Результат преобразования выдается на
выход D2. Если на вход D1 подавать в этом случае не нули, а еди-
ницы, то на выходе D2 можно получить не дополнительный, а обрат-
ный код входного числа, поскольку в этом случае единица появится
уже в первом разряде параллельно-последовательного кода. Эта
единица переключит триггеры TF1 и TF2, что приведет к инверти-
рованию всех разрядов входного числа в последовательном коде.
Еще одним режимом, который позволяет реализовать микросхе-
ма, является транзитная передача информации со входов DI, D2 на
выходы DOI, D02 соответственно. Для этого необходимо подавать
все время высокий уровень на вход СО1, что обеспечит непрерывное
поддержание (или непрерывную установку) триггеров TF1, TF2
в начальном состоянии, а триггера задержки TD — в единичном
состоянии. В результате элемент V9 будет заблокирован
низким уровнем на инверсном выходе триггера TD и высокий
уровень на первых входах элементов равнозначности V3 и V7, ко-
торые будут в этом случае пропускать на свои выходы информацию
без инверсии. На вход СО2 в этом режиме необходимо подавать
нули. Если при транзитной передаче необходимо изменить знак чис-
ла, то достаточно в момент прихода знака подать на вход СО2 вы-
сокий уровень. В общем случае при транзитной передаче информа-
ция, проходящая со входа D1 на выход D02, не изменяет фазы не-
зависимо от состояния СО2, а информация, проходящая со входа
D2 на выход DO2, инвертируется все время, пока СО2=1, и ие ин-
вертируется при СО2 = 0.
132
Микросхема размещена в 16-выводном плоском металлокерами-
ческом корпусе типа 402.16-21. Графическое обозначение микросхе-
мы приведено на рис. 2.50, а функциональное назначение выводов
корпуса БИС К1815ПР1 —в табл. 2.16.
Таблица 2.16
Назначение выводов микросхемы	13 типа К1815ПР1	$2, /77’		В1 02	/г	001	10
Номер вывода	Назначение	«££— 12	СО1 СОЗ СО 4		002	09 00
01 02 03 04	• 05 06 07 08 09 10 11	03 Вход синхросигнала SYN	J2L. Вход информации четных раз- рядов числа D2 Вход управления инвертирова- нием знака СО2	Рис Вход сигнала «конец слова» ческ COI Выход инверсный четных раз- рядов результата DO2 Выход четных разрядов ре- зультата DO2 Питание Ucc Общий OV Выход инверсный нечетных разрядов результата DO1 Выход нечетных разрядов ре- зультата DOI Вход кода разрядности данных СОЗ	С02 SYH			OS'
		2.50. Графи- ое обозначе- ние БИС К1815ПР1			
12	Вход кода разрядности данных СО4				
13 14 15 16	Вход информационный нечет- ных разрядов числа D1 Общий OV Общий OV Питание				•
2.6. Большая интегральная микросхема
специализированного АЛУ К1815ИА1
Для построения процессоров с последовательно-параллельной
обработкой информации предназначена ТТЛШ БИС специализиро-
ванного АЛУ К1815ИА1 [30]. БИС содержит четыре одноразряд-
ных АЛУ с общим управлением. В состав каждого разряда входят
два буферных регистра RG1, RG2, одноразрядное АЛУ ALU, ре-
гистр «маски» RG3, регистр переноса RG4, три коммутатора S1—
S3 (рис. 2.51).
В буферные регистры RG1 и RG2 информация подается с ма-
гистралей DA и DB соответственно. Запись данных осуществляется
независимо: в RG1 по срезу сигнала SYN1, а в RG2 по срезу сиг-
нала SYN2. Содержимое регистра RG2 выдается на магистраль DQ.
133
DA.O-DA.B DV.O-OV.3 ЛВ.О-ИВ.З SYN2 СОВ
Рис, 2.51. Структурная схема БИС АЛУ К1815ИА1
Таблица 2.17
Таблица функций БИС типа К1815ИА1
Набор функций				, * О X - 4> >> 'Tg-S- и ч к =г	СО1-0, арифметическая функция	
D V 3	D V 2	D V 1	D V 0		Р-1	Р-0
0	0	0	0	А	А	А плюс 1
0	0	0	1	AVB	А+В	(А+В) плюс 1
0	0	1	0	АДВ	А+В	(А+В) плюс 1
0	0	1	1	0	минус 1	0
0	1	0	0	АВ	А плюс АВ	А плюс АВ плюс 1
0	1	0	1	В	(А+В) плюс АВ	(А+В) плюс 1 АВ плюс 1
0	1	1	0	А ф В	А минус В ми- нус 1	А минус В
0	1	1	1	АДВ	АВ минус 1	АВ
134
Продолжение табл. 2.17
Набор функций				. * 6 ®	СО1-0, арифметическая функция		
DV3	D V 2	D V 1	D V 0	ofe® = и«? « и	р-1		РО
1	0	0	0	AVB	А плюс АВ		А плюс АВ плюс 1
1	0	0	1	АфВ	А плюс В		А плюс В плюс 1
1	0	1	0	В	(А плюс плюс АВ	В)	(АфВ) плюс АВ плюс 1
1	0	1	1	АДВ	АВ минус 1		АВ
1	1	0	0	1	А плюс А		А плюс А плюс 1
1	1	0	1	AVB	(АфВ) плюс	А	(АфВ) плюс А плюс 1
1	1	1	0	А\/В	(А ф В) плюс	А	(АфВ) плюс А плюс 1
1	1	1	1	А	А минус 1		А
Примечание. Р — состояние триггера в регистре переноса RG4,
В зависимости от кода на управляющих входах DV и СО1 над
содержимым регистров RG1 и RG2 в ALU выполняются соответст-
вующие операции (табл. 2.17). В регистр RG3 по срезу сигнала
SYN3 записывается результат операции, выполняемой ALU. Возни-
кающий при выполнении арифметических операций перенос может
быть записан в RG4 по срезу сигнала SYN4.
Четырехразрядный коммутатор S1 обеспечивает передачу на
выходы DF0...3 сигналов с трех направлений: а) с выходов АЛУ
(при состоянии «О» триггеров «маски» RG3 [0—3] и значении «1»
сигнала СО2); б) со входов маски RG3 [0—3] (при значении
«1» сигнала СО2); в) со входов DD [0—3] при значении «О» сиг-
нала СО2.
Четырехразрядный коммутатор S2 обеспечивает передачу на
выход БИС DAL [0—3] информации с выходов АЛУ при значении
«О» триггеров «маски» RG3 [0—3]. Четырехразрядный коммутатор
S3 служит для выдачи на выходную магистраль DW состояния ре-
гистра «маски» RG3 при значении «О» сигнала СОЗ. В БИС пре-
дусмотрена установка в «О» регистров RG1, RG2, RG4 при состоя-
нии «1» на входе SR.
На рис. 2.52 представлено графическое обозначение микросхемы,
а в табл. 2.18 — фанкциональное назначение выводов 42-выводного
корпуса 429.42-1.
Временные диаграммы работы БИС представлены на рис. 2.53.
135
26 22 UL- IS- 39 41 ±SL 33 т. i 31 11 32 07	0HD 1 2 3	ALU	DAL 0 1 2 3	29 17 27
	0 О A 1 2 3			
	0 1 2		OF q 1 2 3	
				1
				3d 28 7T~ 14
	'оТЯ i 2 3		DO q 1 2 3	
	SYO1 SY* 2 SYN3 SY*4		DWq 1 2 3	
	СО1 СО2 СОЗ			
	R			
Таблица 2.18
Назначение выводов БИС
типа К1815ЙА1
Рис. 2.52. Графическое
обозначение БИС АЛУ
К1815ИА1
Номер вывода	Назначение
1—4	Входы приема информации DB.2, DA.2, DB.3, DA.3
5	Вход синхронизации SYN 2
6	Выход информационный DQ.2
7	Вход начальной установки
8	Выход информационный DQ.3
9, 10	Входы кода функции DV.3, DV.2
И, 12	Входы управления COI, СО2
13—15	Выходы информационные DAL.3, DW.3, DF.3
16	Вход информационный DD 3
17—19	Выходы информационные DAL.2, DW.2, DF.2
20	Вход информационный DD 2
21	Общий OV
22	Вход информационный DD1
23—25	Выходы информационные DF.l, DW.l, DAL.1
26	Вход информационный DD.0
27	Выход информационный DF.0
28, 29	Выходы информационные DW.O, DAL.0
30	Вход управления СОЗ
21, 32	Входы синхронизации SYN4, SYN3
33, 34	Входы кода функции DV.0, DV.1
35, 36	Выходы информационные DQ.O, DQ.1
37	Вход синхронизации SYN 1
38—41	Входы информационные DB.O, DA.O, DB.l, DA.1
42	Напряжение питания Ucc
136
n SYH1,SYN2
OXSYN3,SYN4
вх Ид,Be
[от SYN3,SYN2\
Вх С01,0 V
[от SYN3,SYN4\
Вх SP
вх СОЗ
BxOW
[от SYM3]
вх С01,0V
Вых OF, DAL
[от SYH1,SYN2,SYN4]
вых OF, Dal
[от S Y N3 ]
Bx C02,DD,Da
вых OO[om SYN2}
Рис. 2.53. Временные диаграммы работы БИС К1815ИА1
2.7. Большая интегральная микросхема
накапливающего сумматора К1815ВФ2
Операция накапливающего суммирования широко используется
в цифровой обработке сигналов для решения задач децимации
(прореживания) отсчетов, фильтраци, интегрирования и др. Кро-
ме того, в ряде случаев бывает удобнее вычислять сумму множест-
ва операндов с помощью одного накапливающего сумматора, чем
использовать для этих целей многоходовые параллельные суммато-
ры, рассмотренные в § 2.4. В связи с этим в состав комплекта БИС,
специализированных на решение задач ЦОС, включена микросхема
накапливающего сумматора К1815ВФ2 [31]. Рассмотрим возмож-
ные варианты структур такого сумматора прежде всего с точки зре-
ния использования различных форматов представления данных (по-
следовательный код-параллельный код). В отличие от многовхо-
дового древовидного сумматора, где рост разрядной сетки и угрозу
переполнения можно устранить с помощью масштабирующих уст-
ройств, включенных между ярусами дерева, в накапливающем сум-
маторе бороться с угрозой переполнения путем масштабирования
промежуточных результатов невозможно. Это приводит к необходи-
мости использования расширенной разрядной сетки, т. е. разряд-
ность сумматора увеличивается по сравнению с основным форма-
том данных, поступающих на вход устройства. При использовании
последовательных кодов для ввода-вывода и обработки данных на-
капливающий сумматор состоит из полного одноразрядного конвей-
J37
ерного сумматора SM и сдвигового регистра RG, включенного меж-
ду выходом конвейерного сумматора и одним из его входов (рис.
2.54, а). При этом длина L сдвигового регистра определяет мак-
симальную разрядность выходных данных, формируемых устрой-
ством, и быстродействие (производительность) устройства. Посколь-
ку L всегда превышает разрядность 1 входных данных, иногда в
несколько раз, происходит резкое снижение производительности
Вход {О ai l-t)
<0 а2 l-h
CSI
SYN
 Выход <.0 S1 = a1	L-lYTS2 = St + a2~L4YT
S)
Рис. 2.54. Накапливающий сумматор последовательных кодов (а) и
временные диаграммы его работы (б)
устройства и пропускной способности канала обработки, в состав
которого это устройство входит (временные диаграммы на рис.
2.54,6). Если предыдущие каскады вычислителя формировали не-
прерывный поток выходных результатов (а все рассмотренные вы-
ше микросхемы серии К1815 работают именно так), становится
практически невозможным обеспечить корректное выполнение опе-
рации накапливающего суммирования. Выходом является переход
к обработке данных в параллельном коде, что в данном случае не
противоречит выводам § 2.4, поскольку речь идет не о параллельной
системе, содержащей множество ПЭ (сумматоров), а об устройстве
однопроцессорного типа.
Возможный вариант структурной схемы и временные диаграммы
работы устройства, в котором данные поступают на вход в после-
довательном коде, преобразуются в параллельный, суммируются,
округляются, преобразуются обратно в последовательный код и
выдаются в последовательном коде, представлен на рис 2.55. Из
временных диаграмм (рис. 2.55, б) видно, что при непрерывном по-
токе данных на входе и выходе, подсуммирование 1-разрядного вход-
ного операнда к h-разрядному промежуточному результату должно
выполняться за время Ts==lT(, где Ti—период ввода-вывода одно-
го разряда данных в последовательном коде. При использовании
последовательно-параллельного кода Т8= (1Т|)/2, что при Ti = 118hc
(типовое время для БИС К1815ВФ1) и 1 = 8 составляет 472 нс. Для
небольших значений L требуемое быстродействие обеспечивают
простейшие параллельные комбинационные сумматоры со сквозным
138
переносом. Для больших значений L необходимое быстродействие
можно получить за счет использования различных версий схем фор-
мирования ускоренного переноса.
Приведенные соображения послужили основной для разработки
архитектуры БИС накапливающего сумматора К1815ВФ2, которая
предназначена для суммирования чисел в параллельно-конвейерных
системах обработки сигналов и имеет ряд дополнительных возмож-
Вход <0 а1 1-1*0 а2 l-ТКО аЗ 14М ах 14)
syn
СЗГ Г~1	Г~1	Г~1	Г~1
Вь/хад	<0	1 1-^0 S2 l-l'Ao S3
5)
Рис. 2.55. Накапливающий сумматор с преобразованием последова-
тельного кода в параллельный и обратно (а), временные диаграммы
его работы (б)
ностей, расширяющих область ее применения и выполняемые функ-
ции.
БИС можно использовать для однократного суммирования чи-
сел, поступающих на ее входы, либо для суммирования с накопле-
нием.
В первом случае БИС выполняет следующие операции,
1.	Последовательная побайтовая загрузка со входной магистра-
ли данных, представленных в дополнительном коде слагаемых, од-
но из которых может иметь до 24 значащих разрядов (загрузка
занимает три такта), второе — до 16 значащих разрядов (загрузка
занимает два такта). Указанные 16 разрядов второго слагаемого
являются младшими разрядами 24-разрядного слова, поступающего
на вход комбинационного сумматора, при этом восемь старших раз-
рядов этого слова являются нулями.
2.	Суммирование двух 24-разрядных чисел и формирование 24-
разрядного результата в дополнительном коде (переполнение и вы-
ходной перенос из старшего разряда не формируются).
139
Рис. 2.56. Структурная
схема БИС накапливаю-
щего сумматора
К1815ВФ2
3.	Выдача 12 стар-
ших разрядов результата
суммирования на выход-
ную магистраль данных.
Во втором случае
БИС выполняет следую-
щие операции:
1. Последовательная
побайтовая загрузка
входных операндов в до-
полнительном коде, по-
ступающих на входную
магистраль данных. Раз-
рядность 1 входных опе-
рандов (приращения)
может быть равной либо
8, либо 16 бит.
2. Формирование те-
кущей накопленной сум-
мы и запись ее в проме-
жуточный регистр за-
держки.
3. Выдача в каждом
такте 12 старших разрядов накопленной суммы на выходную ма-
гистраль данных. Переполнение и выходной перенос из старшего
разряда сумматора в этом случае также не формируются и не вы-
даются.
Структурная схема БИС представлена на рис. 2.56. БИС содер-
жит: входную 8-разрядную магистраль данных D1; пять 8-разряд -
ных регистров данных R1—R5; 16-разрядный регистр R6; 24-разряд-
ный регистр R7; 24-разрядный мультиплексор МР; 24-разрядный
комбинационный сумматор SM; выходную 12-разрядную шину дан-
ных DO, входную 3-разрядную шину микрокоманды А; вход синх-
росигнала SYN; блок дешифрации DC, формирующий сигналы уп-
равления VI—V7.
Таблица 2.19
Код микрокоманды	Выполняемые операции
ООО 001 010 он 100 101 их	R1=D1, R7 = SM R2 = D1, R7=SM R3 = D1, R7=SM R4=D1, R7=SM R5 = D1, R7=SM R7=R3||R4||R5, R6=R1||R2 R7=SM
140
SYN
НО
ТСЪ472 нс; t^lOO нс ,tpi 350 нс , tsu>ieoHc; tH>60 нс
Рис. 2.57. Временные диаграммы работы БИС К1815ВФ2
Рис. 2.58. Функциональная схема разряда мультиплексора (о) и
структурная схема сумматора с ускоренным переносом (б)

Операции, выполняемые микросхемой при различных кодах на
входах А [0—2], перечислены в табл. 2.19, однозначно определя-
ющей структуру блока дешифрации DC. Временные диаграммы ра-
боты БИС К1815ВФ2 представлены на рис. 2.57.
Регистры R1—R7 построены на основе обычных D-триггеров,
работающих по фронту синхросигнала. Двухвходовый мультиплек-
сор состоит из 24 одинаковых разрядов, на рис. 2.58, а представлен
один из них.
При низком уровне сигнала на входе V7 на выход мультиплек-
сора проходит информация со входа D1, при высоком уровне V7 —
на выход проходит информация со входа D2.
Сумматор SM является наиболее крупным и сложным блоком
микросхемы. Для повышения быстродействия БИС в сумматоре ис-
пользуется схема ускоренного переноса, т. е. сумматор SM по
существу состоит из двух блоков: собственно комбинационного сум-
матора KSM, формирующего выходной результат (сумму S), сиг-
налы генерации G и распространения Р переноса, и блока ускорен-
ного переноса FC, который из сигналов G и Р формирует сигналы
переноса С для блока KSM (см. рнс. 2.58, б). Это позволяет сделать
время формирования сигналов переноса одинаковым для всех раз-
рядов сумматора и значительно повысить его быстродействие. Оп-
тимизация по аппаратным затратам и быстродействию сумматора
привела к необходимости использовать групповой метод формирова-
ния ускоренного переноса, что позволило сократить число связей
и логических элементов для построения блока FC и при этом обес-
141
жений
Рис. 2.59. Базовая струк-
турная схема 2-разряд-
ного сумматора с цепями
ускоренного переноса
печать требуемое время
выполнения операций.
Блок KSM состоит из 12
групп 2-разрядных сум-
маторов, при этом внут-
ри каждой группы сиг-
нал переноса нз младше-
го разряда в старший
формируется обычным
образом (на основе зна-
чений разрядов входных
операндов), а входные
переносы С; для каждой
i-й группы формируются
схемой ускоренного пе-
реноса FC из сигналов генерации C,-i, С{_2 и распространения
Pi-t, Pi-2, ... переноса предыдущих групп путем реализации выра-
Сг = G,-—i + Ог_2 Рг_х + Gj-з Pj-2 P;-i +• • •+ Gx Рг_x.. .P2.
Для двухбитового сумматора, выполняющего сложение двухби-
тового кода a,i а/2 с двухбитовым кодом Ьц b,-2 с учетом входного
переноса Сг и формирующего двухбитовый код S,i S,3 и выходной
перенос Cz+i, сигналы распространения и генерации переноса опре-
деляются выражениями
&1 = ад bj2 ~1" (ад + Ьд) аи bfi>
Р/ — (а/2 + Ь;г) (aii + Ьд)-
Структурная схема 2-разрядного сумматора, из которых состо-
ит блок KSM, приведена на рис. 2.59. На этом рисунке триггеры
Л
В
л
в
Рис. 2.60. Сумматор по mod 2 на основе И2Л инверторов и монтаж-
ного ИЛИ (а) и блоки формирования сигналов генерации G и рас-
пространения Р переноса в 2-разрядных сумматорах (б)
142
Рис, 2,61, Графическое обозначение
БИС К1815ВФ2
TAI, ТА2 входят в состав регистра R6
микросхемы (см. рис. 2.56), мультиплек-
соры МР1, МР2 (см. рис. 2.58, а) входят
в состав МР, реализация сумматоров по
mod 2 (блоки D1—D4) на основе И2Л-
технологии представлена схемой на рис.
2.60, а. Инверсные значения входных си-
гналов, необходимые для реализации
этой функции, либо берутся в инверс-
ных выходов триггеров TAI, ТА2, ТВ1,
ТВ2, либо формируются с помощью спе-
циальных инверторов. Внутренний пере-
нос из младшего разряда 2-разрядного
сумматора в старший формируется бло-
ком IP в соответствии с выражением C1>=a1Ib1i+(aii+bii)C<.
Реализация блоков FG и FP представлена на рис. 2.60, б. От*
метим, что схема, представленная на рис. 2.59, является базовой, на
основе которой реализовано несколько различных версий, учитываю-
щих особенности расположения данного 2-разрядного сумматора
внутри блока KSM. Например, в младших двух разрядах этого бло-
ка отсутствует входной перенос С;, что позволяет исключить из схе-
мы сумматор по mod 2 D 2, значительно упростить блок IP и ис-
ключить блок FP формирования сигнала распространения переноса.
В восьми старших разрядах блока KSM отсутствуют входные дан-
ные, для хранения которых предназначены триггеры TAI, ТА2, что
позволяет исключить указанные триггеры и блок FG. В старших
двух разрядах сумматора отсутствуют блоки FG и FP формиро-
вания сигналов распространения и генерации переноса. Всего фор-
Таблица 2.20
Назначение выводов БИС типа К1815ВФ2
Номер вывода	Назначение	Номер вывода	Назначение
01	Выход данных DO. 19	15	Вход данных D1.3
02	Выход данных DO.18	16	Вход данных D1.2
03	Выход данных DO. 17	17	Вход данных D1.1
04	Выход данных DO.16	18	Вход данных D1.0
05	Вход адреса А.О	19	Выход данных DO.23
06	Вход адреса А.2	20	Выход данных DO.22
07	Вход синхронизации	21	Выход данных ЙО.21
	SYN		
•08	Вход адреса А.1	22	Выход данных DO .20
09	Вход данных D1.4	23	Выход данных DO. 12
10	Вход данных D1.5	24	Выход данных DO. 13
11	Вход данных D1.6	25	Выход данных DO. 14
12	Вход данных D1.7	26	Выход данных DO. 15
13	Питание Uco	27	Общий OV
14	Общий OV	28	Питание Ucc
143
мируется 8 сигналов генераци1£_переноса Р< и 10 сигналов распро-
странения переноса G,-, где i=l,8 для сигналов Р/, i=2,ll для сиг-
налов G/, i —номер группы (номер 2-разрядного сумматора в блоке
KSM, нумерация начинается с младших разрядов). Сигналы Gf и
Р/ поступают на схему формирования ускоренного переноса FC,
которая реализует выражение для С; прн i=l,l 1.
Микросхема конструктивно оформлена в 28-выводном металло-
керамическом корпусе типа 4119.28-1. Функциональное назначение
выводов БИС К1815ВФ2 приведено в табл. 2.20.
Графическое обозначение микросхемы представлено на рис. 2.61.
Г л а в а 3.
Схемотехника БИС комплекта К1815
Важнейшим требованием, предъявляемым к элементной базе
систем ЦОС, как отмечено в гл. 1, является высокое быстродейст-
вие. Это требование обусловлено необходимостью обработки сигна-
лов в реальном масштабе времени в широком диапазоне частот —от
единиц до десятков мегагерц. Анализ алгоритмов ЦОС налагает
требование повышенной функциональной сложности микросхем, ко-
торые должны выполнять широкий спектр операций — от перемно-
жения матриц по реализации функций рекурсивных, нерекурсивных
фильтров, дискретного и быстрого преобразований Фурье, свертки
и т. д. [27].
Существенным недостатком быстродействующих биполярных
БИС для ЦОС, реализуемых обычно на основе ЭСЛ схем, является
их большая потребляемая мощность (от 3 до 5 Вт на один корпус
БИС), что ограничивает возможности их применения в высокоэф-
фективных современных системах ЦОС, создавая проблемы обеспе-
чения тепловых режимов работы систем.
Одним из эффективных способов уменьшения потребляемой
мощности является использование маломощных схем на основе
ТТЛШ и И2Л [24].
Микропроцессорные БИС комплекта К1815 представляют собой
удобную элементную базу для проектирования высокопроизводи-
тельных систем ЦОС с конвейерными принципами организации ин-
формационных потоков и реализованы на основе схемотехники
И2Л, ТТЛШ, а также комбинированной схемотехники типа И2Л—
ТТЛ. БИС с повышенной функциональной сложностью реализова-
ны на основе быстродействующей схемотехники И2Л и И2Л-ТТЛ,
БИС с повышенными требованиями к быстродействию реализованы
на основе схемотехники ТТЛШ. Так, БИС процессорного элемента
К1815ВФ1 и БИС накапливающего 24-разрядного сумматора с
встроенным интерфейсом К1815ВФ2 реализованы на основе схемо-
техники И2Л-ТТЛ, БИС микропроцессора для реализации БПФ
К1815ВФЗ — на основе схемотехники И2Л, БИС быстродействую-
щего 16-разрядного сумматора последовательных чисел К1815ИМ1,
БИС быстродействующего арифметико-логического устройства
К1815ИМ1, БИС преобразователя кодов последовательных чисел
К1815ПР1 и БИС ортогональной регистровой мамяти К1815ИР1
реализованы на основе маломощной ТТЛШ схемотехники.
Все микропроцессорные БИС комплекта К1815 реализованы на
144
Таблица 3.1
Основные электрические параметры БИС комплекта К1815 '
Параметры и режим измерений	Буквен- ное обоз- начение	Значение	
		не менее	не более
Выходное напряжение низкого уров- ня, В: К1815ИМ1, К1815ИА1, К1815ПР1, К1815ИР1—при UCe=5,0B±10 %, U/l=0,8 В, Io=8 мА, Uih — 2,0 В; К1815ВФ1—При Ueel=5,0B±10 %, UCc2=3,0B±5 %, U/l = 0,8 В, U/k= =2,0 В, Iol==8 мА; К1815ВФЗ—при 1о=300 мА±10%, Urt=0,8 В, Ujh=2,0 В, Iot=8 мА	UOL	—	0,5 0,5 0,5
Выходное напряжение высокого уров- ня, В: К1815ИМ1, К1815ИА1, К1815ПР1, К1815ИР1 — при исс=5,0В±10 %, U/l=0,8 В, 1о=0,4 мА, и/я= =2,0 В; К1815ВФ1—при Ucci = 5,0B±10 %, UCe2 = 3,0B±5 %, 1он=—0,4 мА, Uit=0,8 В, Uih = 2,0 В	^ОН	2,4 2,4	—
Выходной ток высокого уровня, мкА: К1815ИМ1, К1815ИА1, К1815ПР1, К1815ИР1—при Uee=5,0B±10 %, U/h = 2,4 В; К1815ВФ1, К1815ВФ2 —при Ucc,= = 5,0В±10 %, Ucc2=3,0B±5 %, U/h= =2,4 В; К1815ВФЗ—при 1о = 300 мА±10%, U/H = 2,0 В	^1Н	—	40 40 40
Входной ток низкого уровня, мкА: К1815ИМ1, К1815ИА1, К1815ПР1, К1815ИР1—при UCc=5,0B±10 %, Un.=0,4 В; К1815ВФ1 —при Ucci=5,0B±10 %, Uce2=3,0B±5 %, Un. = 0,4 В; К1815ВФЗ —при 1о = 300 мА±10 %, Un.=0,4 В	hL		—200 —200 —200
10—777
145
Продолжение табл. 3.1
Параметры и режим измерений	Буквен- ное обоз- начение	Значение	
		не менее	не более
Ток потребления, мА, при Ucc = 5,0B± ±10 %, Utt,=0,4 В, UJH=2,4 В:			
К1815ИМ1 К1815ИА1, К1815ИР1 К1815ПР1 К1815ВФ2- при Ucci = 5,0B±10 %, Ucc2=3,0 В, U/b=0,4 В К1815ВФ1	Ice		140 150 100 165
вывод Ucci	СС1		60
ВЫВОД Ucc2	1СС1		300
К1815ВФЗ —при Ue=l,5±0,2 В, Uth=2,4 В, U/b=0,4 В	10		300
основе единой базовой библиотеки микропроцессорных БИС, вклю-
чающей функциональные, схемотехнические и топологические ре-
шения базовых элементов с полными паспортами (каталогами) их
статических и динамических характеристик, определенных во всем
рабочем диапазоне изменения температур и электрических режимов.
Наличие подобной библиотеки позволяет эффективно использовать
средства САПР БИС, сокращает сроки проектирования н обеспечи-
вает требуемую надежность БИС.
Библиотека базовых функциональных элементов БИС комплекта
К1815 содержит около пятидесяти типов элементов—от простых
логических элементов типа И—НЕ, ИЛИ—НЕ до триггеров D-типа,
DV-типа, многоразрядных регистров и законченных арифметико-
логических блоков (АЛУ).
По электрическим параметрам БИС комплекта К1815 полно-
стью совместимы как между собой, так и со стандартными микро-
схемами серий К1533, К1802, К1804, К1808, К1817, КПЗ, К589,
К564, К583, что обеспечивается применением специальных входных
и выходных согласующих каскадов, рассмотренных ниже.
В сводной табл. 3.1 представлены основные электрические па-
раметры БИС серии К.1815.
3.1.	Схемотехника инжекционных БИС
Появление инжекционных элементов (И2Л) позволило создать
элементную базу для реализации сложнофункциональных биполяр-
ных микросхем, по степени интеграции приближающихся к МОП
микросхемам. Уже первые отечественные инжекционные микропро-
цессорные БИС серий К583, К584 наряду с простой технологией из-
готовления отличались высокой степенью интеграции (до 40 тыс.
элем.), низкой рассеиваемой мощностью (до 0,1 мВт/элем.), широ-
ким диапазоном питающих напряжений (от 1,0 до 15,0 В) при дос-
таточно высокой тактовой частоте работы этих БИС (до 10 МГц).
Номенклатура отечественных инжекционных микропроцессорных
БИС в настоящее время составляет уже несколько десятков типа-
146
номиналов; они широко используются в различных устройствах вы-
числительной техники и систем управления.
В результате реализации комплекса конструктивно-технологи-
ческих и схемотехнических решений в 1985 г. появились первые
отечественные И’Л БИС второго поколения серии К1815, отличаю-
щиеся от ранее разработанных БИС более высокими техническими
характеристиками, и в первую очередь — быстродействием [24].
Действительно, успехи в развитии технологии быстродействующих
КМДП БИС поставили задачу разработки конкурентоспособных
И2Л БИС с тактовой частотой более 10 МГц. Эта задача в процессе
проектирования БИС серии К1815 была решена одновременно дву-
мя параллельными путями — увеличением быстродействия базовых
логических элементов И2Л БИС за счет реализации новых техноло-
гических решений [32, 50] и применением ряда новых схемотехни-
ческих решений [33]. В сводной табл. 3.2 представлены сравнитель-
ные технические характеристики И2Л БИС первого и второго поко-
лений.
Таблица 3.2
Основные технические характеристики И2Л БИС 1- и 2-го поколений
Параметр	l-е поколение И«Л БИС	2-е поколение И»Л БИС
Максимальное число коллекторов эле- мента	6	4
Средняя задержка переключения базово- го элемента для п=4, нс	15-24	5—15
Ток инжектора элемента, мкА	150—200	50—100
Ийерсный коэффициент усиления п-р-п транзистора элемента	1,5—3,0	4,0—6,0
ПлоЙцадь элемента для п=4, мкм2	1500—2000	600—1000
Напряжение питания БИС, В	1,0—5,0	5,0; 3,0и50
Максимальное число эквивалентных че- тырехколлекторных элементов в одной БИС Тактовая частота работы БИС, МГц	3-103	104
	1-10	10—16
Разрядность обрабатываемой информа- ции	4; 8; 16	8; 16; 24
Все многообразие инжекционных БИС в общем случае можно
классифицировать как по признакам конструктивно-технологической
реализации, так и по способам организации питания (рис. 3.1). По
типу используемых конструктивно-технологических решений И2Л
БИС подразделяются на две основные группы — со сплошными
скрытыми слоями п+-типа (так называемая неизолированная инжек-
ционная логика) и с локальными (раздельными) скрытыми п-
слоями [33]. К первой группе относятся БИС К1815ВФЗ, ко вто-
рой — БИС К1815ВФ1, К1815ВФ2. Достоинством первой группы
И2Л БИС является исключительная простота технологической реа-
лизации — для изготовления БИС требуется всего 4—6 операций
литографии, 'что определяет низкую стоимость изготовления БИС.
Недостатком являются ограниченные возможности выбора схемо-
технических решений.
10*
147
По способу организации внешней цепи питания И2Л БИС вто-
рого поколения, в свою счередь, подразделяются на три группы:
с питанием от генератора тока (или его эквивалентной схемы,
реализуемой с помощью источника напряжения Ucc = l,5—5,0 В и
последовательно включенного внешнего токозадающего резистора);
Рис. 3.1. Классификация инжекционных БИС
с питанием от одного источника напряжения Ucc = 5 В;
с питанием от двух источников напряжения Ucc = 5 В и Уссг=
=3 В, где источник Ucci предназначен для организации питания
ТТЛ элементов и буферных схем, a UCC2 — для питания И2Л эле-
ментов БИС.
К первой группе относятся разработанные ранее И2Л БИС
серий К583, К584, 1808, а также БИС микропроцессора для реали-
зации быстрого преобразования Фурье К1815ВФЗ [26]. Ко второй
группе относятся И2Л БИС, к которым не предъявляются повышен-
ные требования в части допустимой рассеиваемой мощности и обыч-
но имеющие сравнительно невысокую степень интеграции (до 5-
-103 логических элементов). Типовым представителем данной груп-
пы И2Л БИС 2-го поколения является БИС линейного наращивания
К1815ВФ2 [31]. К третьей группе относятся сложнофункциональ-
ные микропроцессорные БИС с повышенными требованиями к быст-
родействию и рассеиваемой мощности (БИС процессорного элемен-
та К1815ВФ1 [25]).
Все многообразие функциональных элементов И2Л БИС реа-
лизуется на основе минимального состава базовой библиотеки схе-
мотехнических решений, включающей несколько вариантов входных
и выходных буферных схем, базовых многоколлекторных И2Л эле-
148
ментов. В основу топологической реализации библиотеки положен
принцип максимальной однородности [34]. На кристалле БИС все
инжекторные, а также эмиттериые и коллекторные области бипо-
лярных транзисторов, как ТТЛ, так и инжекционных, выполняются
одинаковым образом, т. е. имеют одинаковые геометрические раз-
меры. При необходимости изменения нагрузочной способности эле-
мента соответствующим образом параллельно элементу подключа-
ется необходимое число таких же базовых «кирпичиков».
Если схемотехническая библиотека внутренних многоколлектор-
ных И2Л элементов является единой для двух групп конструктивно-
технологических решений И2Л БИС, то их буферные схемы суще-
ственно различаются. Действительно, введение в конструкцию И2Л
БИС локальных скрытых п+ слоев позволило на одном полупровод-
никовом кристалле БИС применить как схемотехнические решения
классических ТТЛ микросхем, так и схемотехнику элементов И2Л,
а также их различные комбинации: И2Л-ТТЛ.
Для второй группы БИС характерно применение в составе кри-
сталлов наряду с И2Л и ТТЛ элементов, причем элементы ТТЛ
используются для реализации быстродействующих буферных кас-
кадов с высокими помехоустойчивостью и нагрузочной способно-
стью, с расширенными функциональными возможностями, а также
для организации внутренних цепей управления синхронизации и
усиления сигналов.
Использование И2Л элементов для реализации внутренних опе-
рационных и управляющих блоков БИС позволяет обеспечить низ-
кую суммарную рассеиваемую мощность при высокой плотности
компоновки кристалла.
3.1.1.	Входные каскады И2Л БИС
Входные каскады БИС предназначены для надежного приема
цифровых сигналов от внешних устройств и преобразования их в
уровни напряжений (токов), необходимые для нормального функ-
ционирования внутренних элементов И2Л БИС. Поскольку входные
согласующие каскады не несут логической нагрузки и выполняют
только функцию преобразования уровней сигналов, основными тре-
бованиями к ним являются: минимальная потребляемая мощность;
минимальное время задержки преобразования входного сигнала;
максимальная помехозащищенность к положительным и отрица-
тельным помехам; обеспечение защиты от электростатического за-
ряда.
Входные каскады И2Л БИС со сплошным скрытым слоем. БИС
микропроцессора К1815ВФЗ реализована на основе неизолированной
И2Л, что обусловливает базовое схемотехническое решение входно-
го каскада, представленное на рис. 3.2, а. Входной каскад содержит
резистивный делитель R1R2 и инверсно-включенный п-р-п транзис-
тор VT1. Нагрузкой VT1 является р-п-р транзистор VT3 и много-
коллекторый инжекционный транзистор VT2. Каскад обеспечивает
электрическое согласование БИС по входным характеристикам с
выходными характеристиками как И2Л БИС, так и БИС ТТЛ [35].
Достоинством данного входного каскада является то, что он
потребляет мощность от внешнего источника питания.
На рис. 3.2., б представлена входная характеристика каскада
Ii = f(Ui). Если UicU/hb, где Ur — потенциал входного сигнала;
149
U iнв — напряжение порога включения (открывается транзистор
VT1), входной ток БИС определяется Iil=Uj/(Ri + R2).
При входном сигнале Ui>Uihb входной ток Нн= (Ui—Ub)/R,
где Us — напряжение прямосмещенного эмиттерного перехода VTL
При напряжениях входного сигнала Ui>U/hb инверсно-вклю-
ченный транзистор VT1 входит в насыщение, глубина которого, ха-
Рис. 3.2. Входной каскад И2Л БИС неизолированной логики (а)
и его входная характеристика (б), входные каскады с противонасы-
щающим коллектором (в) и ускоряющей емкостью (г)
растеризуемая параметром «степень насыщения», может быть оп-
ределена из выражения
_ fbv и/ ~ и /нв	.
1	R	"Г” ’
'ср	К1
где fS«—коэффициент усиления тока базы инверсно-включенного
n-p-п транзистора VT1; 1с₽ — ток коллектора р-п-р транзистора VT3.
Номиналы резисторов входного делителя определяются из вы-
ражения
*/тах
UE
₽2~R1 uwa-u£-(icp/M/Ri ’
где Птах — максимальный входной ток БИС.
Наличие режима насыщения обусловливает относительно невы-
150
сокое быстродействие каскада. Задержка включения tcs каскада
при поступлении на вход сигнала высокого логического уровня U/«
определяется из выражения
= [Ri R2/(*i + «а)] (Ufi /U/н) (C£ + nCe + Cp),
где Ce, Cc, Cp — емкости эмиттерного и коллекторного переходов,
а также суммарная емкость металлизации выводов монтажной пло-
щадки входа БИС.
Задержка выключения t®/ при поступлении на вход сигнала
низкого уровня Uil определяется степенью насыщения, точнее —
временем рассасывания избыточного заряда базы п-р-п транзистора
VT1: t^-=Taln(l+h«Ri/U£).
Для значений резисторов Ri = R2 от 10 до 20 кОм величина 1J®
составляет 15—25 нс, 1^=20—30 нс, что существенно ограничивает
скоростные характеристики И2Л БИС.
Улучшение динамических характеристик входного каскада И2Л
БИС на основе неизолированной логики может быть достигнуто пу-
тем применения в качестве VT1 транзистора с дополнительным про-
тивонасыщающим коллектором, как показано на рис. 3.2, е.
Степень насыщения S и номиналы Ri, R2 могут быть при этом
рассчитаны по тем же выражениям, что и для каскада на рис. 3.2, а,
где вместо коэффициента необходимо использовать параметр
ре/—эффективный коэффициент усиления: pe/ = ₽w/(l+₽s)> где03—
коэффициент усиления по коллектору обратной связи.
Применение противонасыщающего коллектора позволяет умень-
шить в 4—6 раз степень насыщения VT1 и ускорить процесс расса-
сывания накопленных носителей путем образования дополнительно
к резисторным цепям форсирующей цепи коллектора обратной свя-
зи. Для этого случая время выключения каскада можно определить
из выражения
,П1 ХН .
tv = In.............	.
cs l+₽s IC(1 + ₽,/P^)+Ib2
где I>i, 1в2—втекающий и вытекающий токи базы VT1.
Однако данному схемотехническому решению входного каскада
присущ и существенный недостаток — чувствительность к технологи-
ческому разбросу численных значений коэффициентов усиления р«,
Рз, выражающаяся в соответствующем неконтролируемом изменении
^cs^cs  Поэтому данный каскад целесообразно использовать во
входных цепях, некритичных к изменению динамических параметров.
В качестве основного входного каскада И2Л БИС К1815ВФЗ
широко используется схема рис. 3.2, г с ускоряющей емкостью С1,
включенной параллельно R1 ко входной контактной площадке кри-
сталла БИС (35]. Положительный эффект данного схемотехнического
решения заключается в том, что во время действия импульса вход-
ного сигнала высокого логического уровня емкость С1 заряжается.
После окончания импульса (что соответствует поступлению сигйала
лог. 0) эта емкость своим отрицательным выводом оказывается под-
ключенной непосредственно к базе транзистора VT1, ускоряя проте-
кание процесса рассасывания накопленного в режиме насыщения
заряда носителей. Применение ускоряющей емкости номиналом 2—
151
3 пФ позволяет уменьшить время выключения каскада почти на
порядок, до величины = 3—6 нс. Однако включение емкости С1
может снизить помехоустойчивость входного каскада за счет умень-
шения динамического значения его порогового напряжения включе-
ния: возможно ложное срабатывание каскада от «быстрых» динами-
ческих помех, когда длительность импульса помехи составляет
1—2 нс. При выборе оптимальных значений емкости С1 при задан-
ных длительностях фронтов входных сигналов можно использовать
следующее дифференциальное уравнение, описывающее переходные
процессы в данном входном каскаде:
dUE
dt
u/o
RrQ
JkS
Io
R3c3 сэ
е//тл 1
где C3=Ci + C2 (C2 —емкость эмиттерного перехода VT1); R3=
= RiR2/(Ri+R2); Tn — параметр экспоненты, представляющий вход-
ной импульс в виде U/ = U2O(1—-е *^п), 1о — обратный ток эквива-
лентного диода эмиттерного перехода VT1.
В практических расчетах входного каскада рис. 3.2, г данное
уравнение решается численным методом Эйлера, причем для каждо-
го заданного значения фронта импульса т„ и амплитуды U20 путем
расчета отклика цепи методом последовательных приближений опре-
деляется значение емкости С1, при котором импульсный сигнал на
базе VT1 не превышает заданного порогового напряжения отпирания
VT1. Полученные зависимости минимальной емкости Cimin> при
которой сигнал помехи еще не проходит на выход, от амплитуды
помехи и длительности входных фронтов сигнала позволяют выбрать
оптимальное численное значение С1.
Для входных каскадов микросхемы К1815ВФЗ таким оптималь-
ным значением является Ci= 1,5—2,0 пФ.
Конструктивное решение емкости имеет вид: первый слой метал-
лизации, соединенный с контактным к базе VTI, — межслойный ди-
электрик— второй слой металлизирующий, соединенный с контакт-
ной площадкой. В качестве дополнительных обкладок емкости С1
могут быть использованы полупроводниковые области структуры
резистора R1 или его изолирующего р-кармана.
Следует отметить, что в зависимости от требования конкретных
условий применения возможно управление порогом переключения
каскада Uib путем конструктивного изменения соотношения Ri/R2
(несимметричный входной каскад).
Входные каскады И2Л БИС с локальными скрытыми слоями.
Введение в конструкцию И2Л БИС локальных скрытых слоев позво-
лило реализовать на одном кристалле БИС как элементы И2Л, ТТЛ,
так и их различные комбинации. Необходимость такого конструктив-
ного решения обусловлена требованиями повышения быстродействия
нагрузочной способности и помехоустойчивости входных каскадов,
уменьшения входных токов с целью увеличения нагрузочной способ-
ности выводов И2Л БИС, расширения функционального состава
базовой библиотеки элементов БИС.
Основной особенностью преобразователей уровней (ПУ) являет-
ся то, что схема должна обеспечить электрическое согласование вы-
152
ходов И2Л элементов, характеризующихся микроамперными рабочи-
ми токами и логическим размахом AU«0,8 В, со входами ТТЛ эле-
ментов. Входные токи ТТЛ элементов достигают единиц миллиам-
пер, а различие входных напряжений лог. О и лог. 1 достигает 2—
3 В. Для обеспечения полного электрического согласования И2Л
и ТТЛ элементов с целью увеличения нагрузочной способности эле-
ментов И2Л, на практике используется каскадное (последовательное)
включение нескольких И2Л элементов, реализующих функции после-
довательного усиления рабочего тока от единиц микроампер до еди-
ниц миллиампер, т. е. не менее чем на три порядка [33, 36].
На рис. 3.3, а представлена эквивалентная схема для общего
случая согласования уровней элементов Э1 и Э2 различного типа
логики, отличающихся схемотехническими решениями. Основным
элементом схемы согласования является преобразователь уровня
ПУ, входной В1 и выходной В2, элементы которого обеспечивают
согласование выходного каскада Э1 предыдущей (управляющей)
микросхемы через ПУ со входом Э2 внутреннего логического элемен-
та управляемой микросхемы. Такие схемы называют иногда транс-
ляторами уровней сигналов. Фактически все входные каскады И2Л
БИС серии К1815 являются подобными трансляторами типа ТТЛ
И2Л, предназначенными для преобразования внешних входных уров-
ней ТТЛ во внутренние уровни И2Л.
На рис. 3.3, о—е представлены типовые схемы входных каскадов
И2Л-ТТЛ БИС серии К1815: К1815ВФ1 и К1815ВФ2. Так, на рис.
3.3, б представлена схема основного входного каскада — транслято-
ра уровня ТТЛ->-И2Л. Пользуясь определением общего случая со-
гласования (рис. 3.3, а), р-п-р транзистор VT1 выполняет функцию
входного элемента согласования В1, цепь на трансляторах VT2, VT3
и R1—R3 выполняет функции собственного преобразования уровня
ПУ, а двухэмиттерный п-p-n транзистор в нормальном включении
VT4 — функцию выходного элемента В2, формирующего рабочие
уровни И2Л. Дополнительный эмиттер VT4, соединенный с базой,
обеспечивает уменьшение степени насыщения транзистора, т. е. эле-
мента В2.
При поступлении на вход сигнала низкого уровня Пл р-п-р
транзистор открывается, на внешнем выводе (входе БИС) появляет-
ся вытекающий ток: 1ц,= (Ucc—Uil—Uep)/(₽p+1)Ri, где Uep—на-
пряжение прямосмещениого эмиттерного перехода р-п-р транзисто-
ра; рР — коэффициент усиления тока базы VT4.
Использование в качестве В1 р-п-р транзистора VT1 позволяет
обеспечить низкие значения входных токов, повысить тем самым
значение коэффициента объединения по входу. Значения электриче-
ских параметров БИС серии К1815, в том числе и входных токов,
представлены в гл. 4.
Чем больше значение 0Р, тем меньше величина I/д. В силу ряда
конструктивно-технологических ограничений в микросхемах серии
К.1815 выбрана не вертикальная, а горизонтальная структура р-п-р
транзистора, обеспечивающая типовые значения рр=10—15 в диапа-
зоне рабочих температур.
При включенном VT1 ток базы VT2 равен нулю. Транзистор
VT4 выключен, что соответствует уровню лог. 1. На выходе потен-
циал коллектора определяется характеристикой нагрузки р-п-р тран-
зистора нагрузочного элемента И2Л.
При поступлении на вход сигнала высокого уровня напряжения
Um, соответствующего уровню лог. 1, входной р-п-р транзистор VT1
153
Входной каскад
а)
Рис. 3.3. Входные каскады И2Л БИС с локальными скрытыми
слоями
154
закрывается, транзисторы VT2—VT4 открываются, транзистор VT4
входит в режим 'насыщения, обеспечивая выходное напряжение
UBbix=UcEs (напряжение коллектор-эмиттер в режиме насыщения).
Входной ток Iih определяется токами утечкн обратносмещениых пе-
реходов и составляет 10—20 мкА. Входной каскад является инвер-
тирующим по отношению к входным сигналам.
Диод VD, включенный между входом и общей шиной, выполня-
ет функцию ограничения отрицательных выбросов входных напря-
жений и защиты от помех отрицательной полярности.
На рис. 3.3, в представлен входной каскад ТТЛ-»-И2Л, у которо-
го вместо нормально включенного выходного п-р-п транзистора
используется многоколлекторный инжекционный п-p-n транзистор
VT4. Каждый коллектор VT4 управляет базой соответствующего
И2Л элемента, обеспечивая необходимую электрическую развязку.
При проектировании логических блоков БИС транзистор VT1 ис-
пользуется в составе этих блоков в качестве входного инвертора,
позволяя сократить логическую глубину БИС и повысить быстродей-
ствие.
Входной каскад рис. 3.3, б обеспечивает коэффициент разветвле-
ния по выходу N=10, т. е. к коллектору VT4 может быть подключе-
но до десяти баз инжекционных транзисторов, соединенных парал-
лельно. Коэффициент разветвления входного каскада на рис. 3.3, в
определяется числом коллекторов инверсно-включенного п-р-п тран-
зистора VT4 (N=4); к его выходу можно подключать четыре элект-
рически изолированные базы инжекционных транзисторов логических
блоков БИС. Для увеличения нагрузочной способности в два раза
параллельно транзистору VT4 подключается второй четырехколлек-
торный инверсно-включенный п-p-n транзистор, база которого сое-
диняется с базой VT4, при этом номиналы резисторов Rl, R5 должны
быть изменены.
Для организации мощных быстродействующих входных каска-
дов с высокой нагрузочной способностью, в первую очередь — вхо-
дов синхронизации и управления, используется входной каскад,
представленный на рис. 3.3, а. Схемотехническое решение каскада
соответствует стандартным решениям ТТЛ логики, использование
дополнительных эмиттеров, соединенных с собственными базами,
учитывает специфические особенности прямовключениых п-p-n тран-
зисторов в И2 Л БИС — высокие инверсные значения их коэффициен-
тов усиления. Выход каскада обеспечивает ток нагрузки до 20 мА
или возможность управления входами одновременно до ста инжек-
ционных элементов, что широко используется при организации вну-
тренней цепи синхронизации кристаллов И2Л БИС К1815ВФ1,
К1815ВФ2.
На рис. 3.3, д, е представлены модифицированные схемотехниче-
ские варианты входных каскадов И2Л БИС с локальными «скрыты-
ми» слоями, входящие в базовый состав библиотеки схемотехничес-
ких решений БИС серии К1815.
Так, резистивно-транзисторный входной каскад на транзисторе
VT1 (рис. 3.3,5) отличается предельной простотой, малой занимае-
мой на кристалле площадью и может быть использован в тех случа-
ях, когда требуется иепосредствеииое согласование И2Л БИС с мик-
росхемами серий К582, К583, К584, К1808 [35].
Входной каскад работает следующим образом. При увеличении
напряженного входного сигнала до Vihb, соответствующего порого-
вому напряжению включения, ток базы транзистора VT1 будет огра-
155
ничен величиной
_ ^VD2 + Ч> ~ иЕ
ь~ R2 “ R.i ’
где Uvz>2 — падение напряжения на ограничительном диоде VD2;
Ut> — напряжение на шине питания инжекторов И?Л элементов (со-
ответствует напряжение на переходе эмиттер — база открытого
транзистора р-п-р типа VT3).
Степень насыщения VT1 в этом случае ограничена и не зависит
от дальнейшего увеличения входного напряжения. Прн этом часть
входного тока, отдаваемого внешней управляющей схемой на вход
каскада, не расходуется бесполезно, а поступает в шину питания
И2Л БИС, способствуя повышению их быстродействия.
На рис. 3.3, е представлен входной каскад [23] повышенного
быстродействия. Введение в состав мощного входного каскада рис.
3.3, г дополнительного р-п-р транзистора VT8, база которого соеди-
нена со входом каскада, а эмиттер с дополнительным эмиттером
фазоразделительного транзистора VT3, позволяет существенно
уменьшить длительность переключения каскада при поступлении на
вход сигнала низкого уровня напряжения. При этом ток эмиттера
VT3 переключается из цепи основного эмиттера, соединенного с ба-
зой мощного выходного транзистора VT7, непосредственно в низко-
омную входную цепь. Формирует режим выключения выходного
транзистора VT7 н низкоомная цепь разряда накопленного заряда
базы, образуемая за счет включения р-п-р транзистора VT8. Данное
схемотехническое решение позволило уменьшить время перехода
выходного каскада из состояния низкого логического уровня в со-
стояние высокого логического уровня, что обеспечивает эффективное
применение этого каскада при организации системы синхронизации
кристалла И2Л БИС.
3.1.2.	Особенности расчета основных электрических
характеристик выходных каскадов
При выборе оптимальных для каждого конкретного случая при-
менения выходных каскадов особое значение имеет тип и электриче-
ские характеристики выходных каскадов, и в первую очередь харак-
теристики выходных каскадов. Известно четыре стандартных типа
выходных согласующих каскадов, используемых в биполярных мик-
росхемах: выходной каскад с активным выходом (АВ, рис. 3.4, а);
выходной каскад с открытым коллектором (ОК, рис. 3.4, в); выход-
ной каскад с открытым эмиттером (ОЭ, рис. 3.4, г); выходной кас-
кад с тремя состояниями выхода (ТС, рис. 3.4,6).
Рассмотрим особенности оценки численных характеристик дина-
мических параметров выходных согласующих каскадов всех четырех
типов.
Выходной каскад с активным выходом. Электрическая схема
и напряжения при переключении согласующего каскада приведены
на рис. 3.4, а. Допустим, что выходной каскад любого из перечислен-
ных типов нагружен входами микросхемы, характеризующейся
входными пороговыми напряжениями низкого Utz. и высокого
уровней. В этом случае суммарное время задержки включения вы-
ходного каскада Iphl образовано двумя составляющими: tj>HL =
156
Рис. 3.4. Выходные согласующие каскады с активным выходом (а),
открытым коллектором (в), с тремя состояниями выхода (б), с от-
крытым эмиттером (г)
157
—tpHLo+tr, где tpHLo “ собственное время задержки включения вы-
ходного каскада; V — длительность среза выходного сигнала.
Время задержки выключения каскада образовано также двумя
составляющими: tpz«=tpujo+tf, где Iplho— собственное время за-
держки включения выходного каскада; t/ — длительность фронта вы-
ходного сигнала.
Длительность среза выходного сигнала [22]:
uo (t) = U0L + (uo„ - U0L) (1 -	,
где Tz, = Roz,Cz, — постоянная времени открытого транзистора вы-
ходного каскада.
Полагая, что в выходном каскаде с активным выходом при до-
стижении значения выходного напряжения Uo(t)=Uzz„ t=tr, по-
лучим
мв_₽лвг ио//-иоь
V “ KOL Ч. 1П Тт тг
и/Л~' UOL
где Rq£— выходное сопротивление открытого выходного каскада;
С/,=Со+Сь—емкость нагрузки, в которой Со — выходная -емкость
каскада; Сд — внешняя емкость нагрузки.
Выходное сопротивление открытого выхода Roz. можно оценить
из выходной характеристики t/oz.=f (/oz.) : RqB=UolIIol, где /от,—
выходной ток открытого выхода.
Исходя из допущения, что при включении транзистора VT3
транзистор VT2 полностью закрыт, в диапазоне выходных напряже-
ний от Uo« до Un. выходной ток lot можно считать постоянным,
вследствие чего Roz. в этом диапазоне напряжений представляет со-
бой переменную величину. Поэтому для практических расчетов це-
лесообразно использовать усредненное значение выходного сопротив-
ления:
рлв ~ JL ( 2^1
KOL~ 2 I
Z \
U/£
JOL2
где lozi — ток открытого выхода при напряжении на выходе, равном
Uo«; lozz — ток открытого выхода при напряжении на выходе, рав-
ном UzZ.
Длительность фронта сигнала определим из известного выраже-
ния [36]:
uo (t) = U0H -(U0H- U0L) (1 - е-^н),
где tb=Ro«Cz — постоянная времени закрытого выхода.
Полагая, что в выходном каскаде с активным выходом при до-
стижении значения выходного напряжения U0(t)=Urfl, t=tz по-
лучим
if — R^c£in[(u0H- u0L)/(u0H —
где Rq®— выходное сопротивление каскада в закрытом состоянии.
Выходное сопротивление Rq® можно приближенно определить
158
по аналогии c R^f из выходной характеристики UoH=,(Io«)i
R
АВ
ОН
1 / Uot
2 \ Ьш
^ОН2 )
+
где Iohi — ток закрытого выхода при напряжении, равном Uotl
1он2—ток закрытого выхода при напряжении, равном Uih-
При расчете конкретных значений длительностей фронта t,
и среза t, необходимо выбирать типовые значения параметров Uo«,
Uoi, 1оя, lot, Ui«, Un, а для определения длительностей tfmox, tXngx
в диапазоне температур и напряжений потенциала — граничные зна-
чения параметров. Так, для выходного каскада с активным выходом
микросхем серии К1533, нагруженного на ТТЛ микросхему анало-
гичного типа при Cl=50 пФ: Ujl=1,1 В; Ujh=1,7 В; Ioli = 12 мА;
Iol2=12 мА; Uo„=3 В; UOI,=0,27 В.
Тогда длительность среза сигнала:
/ ЗВ
U2-10-SA
1,1В \
12-Ю-з А/
50-10-«Ф1п
ЗВ —0,27В
ЫВ-0.27В
« 8 нс.
Граничные значения параметров составляют: U«.=0,8 В; UJH=
=2,0 В; 1оы=4мА; 1оь2=4мА; Uoh=2,4B; Uoz,=0,4 В. Тогда пре-
дельное значение длительности среза выходного сигнала
1 / 2,4В	,	0,8В \	2,4В—0,4В
— 11 	4-------150 • 10~ Ф In---------- «
2 \4-Ю-?А	4-Ю-зА }	0,8В —0,4В

» 28 нс.
Выходной каскад с «открытым» коллектором. Электрическая
схема и эпюры напряжений при переключении каскада приведены
на рис. 3.4, в. Для этого типа каскада длительность среза сигнала
определяется так же, как для рис. 3.4, б, однако в отличие от выход-
ного каскада типа АВ необходимо учитывать, что в открытом со-
стоянии выходного транзистора VT2 через резистор нагрузки R*
протекает ток	(Ucc—Uo)/R*. Этот ток попадает в открытый
транзистор VT2 и уменьшает его выходной ток низкого уровня lor,
который разряжает выходную емкость CL, тогда
UZL“ UOL
Здесь выходное сопротивление
рок ~ _L ।	.
°L~ 2 Lbu I0L2-(Ucc-U/l)/Rk
где Ion — выходной ток при напряжении, равном Ucc; loia r- вы-
ходной ток открытого выхода при выходном напряжении;равном
Utl.
Длительность фронта выходного сигнала:
« Rg£c£ln [(исе-ио€)/(иоя-и/я)],
где Rg$ = R* — выходное сопротивление каскада в закрытом со-
стоянии.
150
^он~ 2
Выходной каскад с <открытым> эмиттером. Электрическая схема
и эпюры напряжений при переключении каскада приведены на рис.
3.4, г. Длительность среза выходного сигнала в этом случае опре-
деляется из выражения
~ Rof Q In [(ион— u0L)/(u/L - U0L)],
где Rol=Rs ~ выходное сопротивление каскада в закрытом состоя-
НИИ.
Длительность фронта выходного сигнала {^определяется с уче-
том того, что в открытом состоянии выходного каскада через резис-
тор R3 протекает ток I^3=U0/Ra, который уменьшает его выходной
ток 1он, заряжающий емкость Сд.
Тогда
« R°^ Cl In [(U0H —U0L)/(U0H —
где выходное сопротивление
UOL	игн
1оЯ1 ~’ ЧмТКэ ^OH2 ^IH^3
Здесь loai — выходной ток каскада при выходном напряжений, рав-
ном Uol; 1оя2 — выходной ток каскада при выходном напряжении,
равном Uih.
Выходной каскад с тремя состояниями выхода. Электрическая
схема и эпюры напряжений при переключении каскада приведены
на рис. 3.4, б. Выходной каскад с тремя состояниями выхода в актив-
ном режиме (переход из активного состояния низкого уровня в ак-
тивное состояние высокого уровня и обратно) имеет динамические
характеристики, аналогичные выходному каскаду типа АВ.
Динамические характеристики перехода из активного состояния
в третье состояние (выключено) определяется типом нагрузки. По-
скольку магистрали, к которым подключены выходы микросхем
с тремя состояниями выхода для фиксации ее потенциала, .обычно
подключают через дополнительный резистор к источнику питания, то
время перехода в третье состояние из активного состояния высокого
уровня н обратно:
= {pHZO + THZ ’ tpzH ~ tpZHO + xzn<
где tppzo, tpZHo — собственные задержки переключения выходного
каскада; Тнг, Тгн— длительность фронта и среза сигнала.
Длительность перехода из активного состояния низкого уровня
IpLz—tpLzo—TL2, где tpLzo — собственная задержка переключения вы-
ходного каскада; tlz— длительность фронта выходного сигнала
(время, в течение которого потенциал на выходе достигнет уров-
ня U™); ,
XLZ ~ ^OHCL 1п [(UOH — UOZ.)/(UOH — U/h)]-
Здесь R™ =R* — сопротивление нагрузки.
Длительность времени перехода каскада из третьего состояния
в активное состояние низкого уровня tpZL'—ipzLo+tzL, где tpzro — соб-
ственная задержка переключения выходного каскада; Tzz,— длн-
160
телыюсть среза выходного сигнала, в течение которого потенциал на
выходе спадает до уровня U/l,
= Rol Cl I” [(Ucc - UOL)/(U/Z. - U0L)],
где Rof «Rol и определяется ранее приведенным выражением:
Rql = °>5 (Uoh^OLI + UrL/I0L2)-
В [38] приведен сравнительный анализ основных параметров,
характеризующих быстродействие выходных каскадов типа АВ, ОК,
ОЭ и ТС, из которого следует, что наилучшими параметрами обла-
дают выходные каскады типа ТС. Выходной каскад типа АВ имеет
аналогичные динамические характеристики, однако обладает худши-
ми функциональными возможностями (не допускает работы .на ма-
гистраль). С другой стороны, имея худшие динамические параметры,
каскады типа ОЭ, ОК имеют большие функциональные возможности
за счет реализации «проводного» логического объединения.
3.1.3.	Выходные каскады И2Л БИС
Выходные каскады И2Л БИС обеспечивают преобразование
И2Л уровней электрических сигналов, сформированных внутренними
логическими блоками, в выходные сигналы с требуемыми стандарт-
ными ТТЛ уровнями. Поскольку выходные каскады не несут логи-
ческой нагрузки, т. е. решают только задачу преобразования
(трансляции) уровней электрических сигналов с целью обеспечения
повышенной нагрузочной способности, к ним предъявляют следую-
щие основные требования: минимальной мощности потребления;
минимального значения времени задержки преобразования сигнала;
максимальной нагрузочной способности; защиты выхода БИС от
разряда статического электричества.
Эти требования должны быть реализованы схемотехническими
способами. Рассмотрим схемотехнические особенности выходйых
каскадов И2Л БИС.
Выходные каскады И2Л БИС со сплошным скрытым слоем.
Все схемотехнические решения выходных каскадов И2Л БИС со
сплошным скрытым слоем относятся к типу ОК.
На рис. 3.5, а представлена эквивалентная схема выходного
каскада БИС К1815ВФЗ. Выходной каскад реализует функцию уси-
ления тока от рабочих уровней внутренних элементов И2Л (50—•
100 мкА) до требуемого выходного уровня (8—10 мА), инжекцион-
ный транзистор VT1 с увеличенной площадью коллектора выполня-
ет функцию каскада промежуточного усиления тока, транзистор
VT3 — функцию оконечного каскада усиления. Резистор R предна-
значен для повышения пробивного напряжения выхода (пробивное
напряжение выходного транзистора с резистором в цепи базы боль-
ше, чем в режиме «обрыв базы»).
Ограничения на количество выводов корпуса обусловили необ-
ходимость использования в современных сложнофункциональных
И2Л БИС двунаправленных каскадов: в зависимости от типа.выпол-
няемой комайды (микрокоманды) функциональное назначение выво-
да может изменяться: либо вход, либо выход. На рис. 3.5,6 пред-
ставлена схема двунаправленного согласующего каскада. При рабо-
те каскада в режиме входного буфера на управляющий вход А от
11—777
161
Рис. 3.5. Выходные каскады И2Л БИС со сплошным скрытым слоем
(а), с двунаправленными выводами (б), базовая схема мощного вы-
ходного каскада (б), каскада типа ТРС (г) и его модификации
(<?> е)
внутренней программируемой логической матрицы (ПЛМ) поступает
сигнал лог. 1. Транзистор VT1 включается, забирая ток базы мощ-
ного выходного транзистора VT3, который выключается и не влияет
на процесс приема в БИС информации с вывода С. При работе
каскада в режиме выходного буфера на управляющий вход А от
ПЛМ поступает сигнал с уровнем лог, 0, выключая транзистор VT1,
162
Состояние вывода С будет определяться информацией, поступившей
на информационный вход В от внутренних логических блоков,
В этом режиме вывод С работает по известной схеме выхода с от-
крытым коллектором. Эквивалентные генераторы тока In и 1гг на
рис. 3.5, б представляют собой токозадающие р-n-n транзисторы
соответствующих инжекционных транзисторов VT1—VT3.
Выходные каскады №Л БИС с локальными скрытыми слоями.
На рис. 3.5, в представлена базовая схема выходного каскада типа
И2Л->-ТТЛ. Каскад предварительного усиления тока на инжекцион-
ных транзисторах VT1, VT2 с увеличенной площадью коллектора
предназначен для усиления тока от присущей И2Л значений 20—
40 мкА до значений 100—400 мкА, необходимых для работы выход-
ного ТТЛ каскада на нормально включенных п-р-п транзисторах
VT3—VT6. Иногда с целью увеличения быстродействия каскада при
формировании на выходе уровня лог. 1 используется ускоряющая
связь: дополнительный коллектор инжекционного транзистора VT2 —
дополнительный эмиттер выходного мощного по п-р-п транзистора
VT6 (показана штриховой линией на рис. 3.5, в). При поступлении
на вход VT2 высокого уровня напряжения мощный основной и до-
полнительный коллекторы VT2 входят в режим насыщения, их по-
тенциал стремится к потенциалу «земли», создаются благоприятные
условия для ускорения процесса включения VT6. Повышенное быст-
родействие каскада обусловлено и тем, что при включении VT2
эмиттерный ток фазоразделительного транзистора VT3 переключа-
ется из цепи основного эмиттера, связанного с базой VT6, в низко-
омную цепь, состоящую из дополнительного эмиттера VT3 и коллек-
тора VT2. Эти схемотехнические решения обеспечивают уменьшение
времени выключения каскада, т. е. уменьшают время [39].
На рис. 3.5, г представлена схема выходного каскада типа
И2Л->ТТЛ с тремя состояниями выхода (ТРС) [40]. Особенностью
каскада является использование р-п-р транзистора VT3 в цепи со-
гласования выход элементов И2Л — вход преобразования уровня на
основе фазоразделительного транзистора VT4. Это решение позво-
лило исключить дополнительный каскад промежуточного усиления
(VT2 на рис. 3.5, в) и на практике в качестве выходного инжекцион-
ного транзистора VT1 использовать выходной элемент И2Л предше-
ствующего логического блока БИС.
Перевод выхода каскада в третье состояние «отключено» осуще-
ствляется подачей на дополнительный вход управления В сигнала
лог. 1. При этом двухколлекторный транзистор VT2 включается, за-
бирая иа себя базовые токи n-p-п транзисторов VT4 и VT7, транзи-
сторы VT8 и VT6 входят в режим 1б=0 с плавающим потенциалом
базы (режим «обрыва» базы), что соответствует состоянию выхода
каскада «отключено». Этот сигнал В может быть сформирован вну-
тренней ПЛМ И2Л БИС.
При подаче на управляющий вход В уровня лог. 0 схема осу-
ществляет прием сигнала по информационному входу А и его пре-
образование в выходной уровень ТТЛ без инверсии. Для ускорения
процессов выключения р-п-р транзистора VT3 в цепь коллектора
инжекционного транзистора VT1 можно включать резистор Ro (по-
казан штриховой линией на рис. 3.5, г).
На рис. 3.5, д, е показаны две модификации каскада ТРС рис.
3.5, г. Выходной каскад ТРС (рис. 3.5,5) отличается тем, что вместо
двухколлекторного нижекциониого транзистора VT2 в схеме исполь-
зуются два р-п-р транзистора VT2-1, VT2-2 с заземленным коллек-
тором и общей базой. Это схемотехническое решение выходного кас-
11*
163
када используется в том случае, если сигнал управления «третьим»
состоянием поступает на вход В от внешнего устройства, или этот
сигнал сформирован внутренней ПЛМ, но объединяет большое чис-
ло аналогичных входов А, что налагает ограничения на величину
нагрузочной способности источника сигнала по входу А. Вытекаю-
щий ток низкого уровня
1В == Е° ~	~ Ri +
1L (Pp+1) RjR2 '
Он не превышает 15—30 мкА.
Входной ток высокого логического уровня по входу В не
превышает 1 мкА.
Выходной каскад И2Л->ТТЛ (рис. 3.5, е) [41] характеризуется
повышенным быстродействием по входу В управления ТРС. Так, при
поступлении на управляющий вход В сигнала лог. 1 инжекционный
транзистор VT2 включается, создавая низкоомные цепи для эмит-
терных токов фазоразделительного транзистора VT4 и транзистора
VT7 схемы Дарлингтона. Принципиальным с точки зрения быстро-
действия моментом является то, что оба этих транзистора (VT4,
VT7) не выключаются, а, продолжая работать в активном режиме,
переключают свой эмиттерный ток из цепи основного эмиттера
в цепь дополнительных эмиттеров, соединенных соответственно
с первым и вторым коллекторами инжекционного транзистора VT2.
В силу этого выходные транзисторы быстро входят в режим «обры-
ва» базы, характерный для высокоомного состояния каскада' ТРС<
Аналогично, при поступлении иа управляющий вход В сигнала лог.
О, разрешающего прием и обработку информации, поступающей на
вход А, выход каскада быстрее выходит из высокоомного «третьего»
состояния в требуемое состояние лог. 1 или лог. 0 в соответствии
с состоянием информационного входа А.
3.1.4.	Базовые элементы И2Л БИС
Базовые элементы И2Л БИС комплекта К1815 реализованы на
основе единой базовой библиотеки, включающей три уровня пред-
ставления элементов: функциональный, схемотехнический и тополо-
гический. Полная функциональная библиотека включает в себя около
пятидесяти типов логических элементов с паспортами (каталогами)
их статических и динамических характеристик, определенных во всем
рабочем диапазоне температур и электрических режимов.
Функциональный состав базовой библиотеки И2Л БИС комп-
лекта К1815. Библиотека функциональных элементов И2Л БИС
должна обладать логической, электрической и конструктивной гиб-
костью. Логическая гибкость библиотеки обеспечивается использова-
нием прямых и инверсных сигналов большого числа модификаций
логических элементов, выполняющих одинаковые функции и отли-
чающихся числом информационных и управляющих сигналов, струк-
турой и характеристиками, а также использованием специальных
элементов, расширяющих логические возможности основных логиче-
ских элементов по входу и выходу цепей управления, установки,
стробирования, восстановления уровней. Электрическая гибкость
обеспечивается использованием в библиотеке логических элементов
с одинаковыми функциями, но отличающихся электрическими харак-
теристиками, в первую очередь — быстродействием и нагрузочной
164.
способностью, которые взаимосвязаны и определяют способность
элемента работать на заданную емкость нагрузки (число входов,
подключенных к выходу данного элемента, емкости трасс межсоеди-
нений и т. д.). Конструктивная гибкость библиотеки БИС К1815
обусловлена разработкой такой топологии логических элементов,
которая обеспечивает возможность подключения этого элемента
к другим (расположенным справа, слева, сверху, снизу), разрешая
также использовать его площадь для проведения горизонтальных
или вертикальных трасс соединений других элементов. В составе
функциональной библиотеки И2Л БИС К1815 имеется две группы
элементов: цифровые логические элементы, реализованные на стан-
дартных внутренних элементах И2Л, выполняющие стандартные
логические функции и функции конечных автоматов; вспомогатель-
ные элементы, реализованные на ТТЛ и И2Л элементах (входные и
выходные каскады, элементы согласования и преобразования уров-
ней).
Ко второй малочисленной группе элементов функциональной
библиотеки относятся следующие вспомогательные элементы: вход-
ные и выходные каскады, элементы согласования схем, работающих
от различных источников питающих напряжений (3 и 5 В), элемен-
ты защиты входов от электростатического разряда и другие.
В первой группе присутствуют все элементы, выполняющие ло-
гические функции от двух и трех переменных, а также наиболее
Рис. 3.6. Базовые схемы библиотеки триггеров И2Л БИС:
о — простейший асинхронный RS-триггер; б — синхронные RS- и D-триггеры;
в — синхронный RS-трнггер; г — синхронный D-триггер повышенного быстро-
действия
165
Рис, 3,7, Схемы синхронизируемых фронтом синхросигнала тригге-
ров RS-, JK-, D- и DV-типа
166
сложные функции четырех переменных. Элементы, выполняющие
функции от пяти и более переменных, представляются в виде кас-
кадного соединения элементов нижнего уровня с меньшим числом
входных переменных.
Функциональная библиотека элементов первой группы, в свою
очередь, включает два типа элементов: комбинационные элементы
и элементы памяти. К комбинационным элементам относятся про-
стейшие логические элементы типа ИЛИ—НЕ, полусумматоры, мно-
говходовые инверторы, а также макроэлементы: мультиплексоры,
дешифраторы, арифметико-логические устройства, многовходовые
сумматоры, макроблоки АЛУ, ПЗУ, ПЛМ.
В качестве запоминающих элементов для организации внутрен-
ней памяти регистров общего и специального назначения в И2Л
БИС серии К1815 используются различные модификации триггеров
[42]: синхронные RS-, D<- и DV-триггеры, а также ограниченно-
асинхронный RS-триггер. На рис. 3.6 представлен простейший асин-
хронный триггер RS-типа. Синхронные триггеры RS-и D-типа с уста-
новочными входами R и S показаны на одном рисунке (рис. 3.6, б)
с общим синхровходом С. В D-триггер запись информации по D-вхо-
ду осуществляется при С=0, максимальная частота переключения
триггера определяется выражением f=(l/3)x3 и для типового значе-
ния Тз = 10 нс составляет 33 МГц. Триггеры D- и RS-типа (рис.
3.6, в, г) отличаются повышенной рабочей частотой, но обладают
единичной нагрузочной способностью.
На рис. 3.7 представлены базовые триггеры, синхронизируемые
не уровнем, а фронтом синхросигнала С и построенные на базе вы-
ходных RS-триггеров. На рис. 3.7, а приведены схемы рекомендуе-
мых для использования в МП БИС типов синхронных триггеров: RS,
JK, D, DV с парафазией синхронизацией, в которых использованы
синхронизируемые уровнем базовые RS-триггеры. Триггеры синхро-
низируются положительным фронтом синхросигнала С. Изменением
цепи' включения инверторов синхросигнала (рис. 3.7, в, д) можно
легко реализовать синхронизацию отрицательным фронтом.
Асинхронные входы установки и сброса Sa, Ra выполняют уста-
новку выходных ступеней в состояния Q=l, Q=0 при Sa=l, Ra=O
нли сброс в состояние Q=0, Q=1 при Sa=O, Ra= 1. Комбинация
Sa=Ra=l (отключение входов Ra, Sa) не оказывает влияния на ра-
боту триггеров, комбинация Sa=Ra=O является запрещенной.
Особенности построения триггеров БИС типов К1815ВФ1,
К1815ВФЗ. Особенностью процессорных элементов ЦОС, организо-
ванных на основе конвейерной обработки информации, является вы-
сокий темп поступления входных данных. При проектировании
СБИС ЦОС с высокой производительностью особое значение приоб-
ретает выбор их архитектурных и схемотехнических решений, а так-
же специфические особенности организации системы синхронизации.
Микропроцессор ЦОС от входа до выхода представляет собой «кон-
вейер», состоящий из ряда последовательных ярусов, в каждом из
которых в течение одного такта происходит логико-арифметическая
обработка данных и сдвиг результата на один разряд.
В качестве основного элемента памяти микропроцессорной БИС
типа К1815ВФ1 используется D-трнггер (рис. 3.8), синхронизируе-
мый по фронту и реализованный на базе трех RS-триггеров. Этот
триггер наиболее надежен в работе и имеет достаточно высокое
быстродействие, а главное — расширенные функциональные возмож-
ности. Из анализа временной диаграммы работы этого триггера на
167
Рис. 3.8. Схема базового
D-триггера БИС
К1815ВФ1
другой такой же триггер
следует, что тактовая ча-
стота не может превы-
шать f= 1/6 т3, где тэ—
средняя задержка пере-
ключения элемента И2Л.
Время цикла подобного
конвейерного устройства
определяется длитель-
ностью «полочки» син-
хросигнала (Тд =3тэ) и
нижней «полочки» син-
хросигнала. При после-
довательном включении
только одного логичес-
кого элемента между вы-
ходом и входом рабочая
частота такой системы не
изменяется. В ходе тео-
ретических и экспери-
ментальных исследований было установлено, что при проектирова-
нии топологии такого D-триггера необходимо определенным образом
располагать коллекторы и базовые контакты по отношению к ин-
жектору для уменьшения вероятности сбоев при функционировании
и повышения предельной частоты трипера.
Для увеличения надежности работы D-триггера при записи
лог. 1, т. е. для уменьшения времени предустановки (вплоть до
достижения отрицательного значения) информации по D-входу от-
носительно активного фронта записи синхросигнала, необходимо
использовать топологию элемента VT4 с «ближним» расположением
коллекторов KI, К2 к инжектору. Это обеспечивает быстрое включе-
ние элемента и появление низкого логического сигнала на указанных
коллекторах. Коллектор К1 элемента VT5 при этом необходимо
топологически расположить возможно дальше от инжектора с целью
увеличения задержки включения по данному коллектору за счет
использования распределенного сопротивления базы п-р-п транзис-
тора элемента VT5. Триггер, у которого коллектор КЗ элемента VT3
имеет ближнее расположение к инжектору, обеспечивает дополни-
тельную защиту при смене информации на D-входе в момент по-
ступления фронта записи.
Для организации ускоренной записи низкого логического сигна-
ла в D-триггер специально предусмотрена относительная задержка
времени включения коллектора К1 элемента VT3 по сравнению с вре-
менем включения элемента VT2, при этом наличие у данного элемен-
та всего лишь одного выхода способствует минимизации площади
триггера и ускоренного перезаряда барьерных емкостей. Наличие
обратной связи у элемента VT4 обеспечивает защиту входа от
искажения входной информации, подавляет помехи с высоким уров-
нем сигнала в момент подачи импульса записи информации.
Для расширения функциональных возможностей D-триггера
входной мультиплексор базового элемента реализуется введением .
168
дополнительного элемента VT5-1, база которого подключена к до-
полнительному информационному входу D2, а его коллекторы сое-
динены с коллекторами К1 и К2 элемента VT5.
Выбор входа, по которому осуществляется запись в триггер, про-
исходит благодаря управляющему сигналу, подаваемому на элемен-
ты VT8, VT9. Такое решение не ухудшает быстродействия базового
D-триггера. Для уменьшения времени выдачи информации, что осо-
бенно важно при проектировании регистров, а также при работе
триггера на длинные линии с емкостной нагрузкой, в триггер вводят-
ся ускоряющие связи путем соединения дополнительных коллекторов
в элементах VT3, VT4 соответственно с коллекторами элементов
VT6, VT7. Для исключения условий образования временных «гонок»
управляющих фронтов синхросигналов при организации системы
синхронизации БИС, объединяющей сотии и тысячи триггеров, раз-
работана базовая библиотека технических решений, включающая
ряд элементов системы синхронизации. Основным элементом библио-
теки является мощный формирователь, работающий на общую шииу,
выполненный в базисе ТТЛ, который обеспечивает высокую нагру-
зочную способность и помехоустойчивость.
Возможность одновременного переключения абсолютно всех
триггеров СБИС от единой шины синхронизации достигается за счет
использования модернизированного варианта DV-триггера (рис. 3.8)
[43]. В таком триггере запрет-разрешение записи осуществляется
управляющим сигналом V, поступающим ие на вход синхронизации,
а иа информационный вход, где введен мультиплексор. За счет
раздельной подачи на отдельные входы триггера основного синхро-
сигнала С, управляющего сигнала V и информации D обеспечивает-
ся надежная работа всей СБИС.
Использование DV-триггеров в И2Л БИС ЦОС имеет ряд суще-
ственных особенностей. Для повышения тактовой частоты БИС при-
меняется конвейерный принцип обработки информации и многоярус-
ная организация триггерных схем, осуществляющих запись информа-
ции по фронту синхросигнала. Глубина логической цепи между
соседними ярусами выбирается минимальной н равной 1 = П1+П2, где
п,=4—5 — число логических элементов в критической цепи триггер-
ной"схемы, определяющей ее быстродействие; П2=1—2 — число ло-
гических вентилей, включенных между триггерными схемами сосед-
них ярусов. Так, для И2Л БИС К1815ВФ1 1 = 6, для БИС К1815ВФЗ
1 = 5. При этом изменяются классические функции используемых
триггеров: они не только принимают и хранят информацию, ио и уча-
ствуют в процессе ее обработки, выполняя часть логических опера-
ций.
Действительно, если между классическими DV-триггерами в це-
пи будет включен последовательно только один логический элемент,
то предельная тактовая частота работы такой БИС будет равна пре-
дельной частоте переключения DV-триггера: Fnp=l/6r3, где тэ — за-
держка переключений одного элемента. На рис. 3.9 представлен при-
мер такого DV-триггера с логикой, широко используемого в инжек-
ционных БИС второго поколения [33].
При подобной ярусной организации БИС сложная задача обес-
печения единой синхронизации- всех триггеров БИС (а их число до-
стигает 75—85 % от всей аппаратуры конвейерных БИС) решается
за счет того, что режим записи-запрета осуществляется единым для
яруса сигналом, поступающим не на входы синхронизации С, а на
информационный вход через дополнительно введенный в состав каж-
дого триггера мультиплексор,
169
Для расширения по ИЛИ применяется распараллеливание вхо-'
дов D-триггера, а для повышения нагрузочной способности — рас-
параллеливание И2Л-элементов выходных RS-триггеров базового
DV-триггера (рис. 3.10). Надежная временная синхронизация таких
БИС обеспечивается разделенной электрически и во времени подачи
на соответствующие входы базового триггера основного синхросиг-
нала, управляющего синхросигнала и информации (см. рис. 3.8).
'оАтз^1-
Рис. 3.9. D-триггер с логикой
на входе и его обозначение
Рис. 3.10. D-триггер с расши-
ренной нагрузочной способно-
стью и его обозначение
Инвертор Конъюнкция
d^a-bc
Р-триггер
Рис. 3.11. Условные обо
значения базовых эле
ментов БИС К1815ВФЗ
Особенности организации триггерных схем в составе БИС
К1815ВФЗ. На рис. 3.11 представлены условные обозначения базо-
вых элементов БИС К1815ВФЗ: инвертор (элемент ИгЛ), который
может иметь от одного до пяти выходов; проводное И—конъюнкция;
D — триггер — элемент памяти. В базисе И2Л логический инвертор
представляет собой простой транзистор с инжекционным питанием.
Наиболее надежным и имеющим достаточно высокое быстродействие
триггером БИС является несимметричный D-триггер [33, 42], схема
которого приведена на рис. 3.12.
При проектировании логических блоков БИС всегда важно рас-
полагать временными характеристиками всех базовых элементов,
170
для чего необходимо иметь временные диаграммы работы для них.
На рис. 3.13 представлены временные диаграммы работы реального
инвертора (а) и элемента конъюнкции (б), откуда видно, что инвер-
тор реагирует на входную информацию с задержкой т8. Учитывая
это, нетрудно построить временную диаграмму работы базового
D-триггера, которая представлена на рис. 3.14. Анализ диаграммы
рис. 3.14 показывает, что при работе основного триггера на такой
Рис. 3.12. Базовая схема несим-
метричного D-триггера БИС
К1815ВФЗ
Рис. 3.13. Временные диаграм-
мы работы реальных элемен-
тов инвертора и конъюнкции
Рис. 3.14. Временные диаграммы работы базового несимметричного
D-триггера
же триггер тактовая частота не может быть более 1/6т3, при этом
время цикла составляет 6тэ, где Зт3 — ширина импульса, ЗтЭ'—^дли-
тельность паузы.
Важно выяснить граничные возможности схем, состоящих из
многих D-триггеров, работающих в последовательной цепи друг на
друга через некоторое число логических вентилей. На рис. 3.15 изо-
бражена схема двух D-триггеров, последовательно соединенных че-
рез И2Л элемент,
171
Предельные возможности такой цепи можно оценить с помощью
временных диаграмм, учитывающих смещение во времени входной
информации (на D-входе) и разброс параметра т3, представленной
на рис. 3.16.
Если обозначить через С+ фронт импульса синхронизации на
выходе V7, а через D+ и D- фронт и спад информации, подаваемой
Рис. 3.15. Последовательное
соединение D-триггеров в со-
ставе БИС
Допустимое расположение
среза информации на Л-входе
Рис. 3.16. Временные диаграммы работы D-триггера, учитывающие
разброс времен входной информации и базовых ИгЛ элементов триг-
гера
на D-вход, то из диаграммы рис. 3.16 легко определить ограничения
на смещение во времени входной информации D-триггера относитель-
но синхронизации на выходе V7, а именно:
*£>+ “ fc+ 2тз ’	‘с+ “ о+ -	> 2тз’
to-_c+>2T3,	t-+-tD>3r3.
На рис. 3.17 показаны детализированные временные диаграммы
работы триггера со всеми возможными смещениями входной инфор-
мации на предельной частоте 1/6 т3. Из нее нетрудно сделать следу-
ющий весьма важный вывод; из анализа состояния информации на
входе D ц иа выходах V5, V6 (Q, Q) вытекает возможность усгой-
172
чивой работы одного D-триггера на другой через И2Л элемент (см.
рис. 3.15) на той же предельной частоте 1/т3, которая является
допустимой для D-триггеров, работающих друг на друга без проме-
жуточных элементов.
Полученный вывод позволяет сформулировать первое правило
проектирования функциональных схем И2Л БИС серии К.1815: для
Рис, 3.17, Временные диаграммы работы D-триггера на предельной
рабочей частоте
работы на предельной частоте 1 /6 тэ в цепях между D-триггерами
допускается последовательное включение не более чем одного (И2Л
элемента); для работы на частотах 1/(6+1)т3, где i=0, 1, 2,..., в по-
следовательных цепях между D-триггерами БИС допускается вклю-
чение не более чем i+1 элементов (это общее правило).
Второе правило состоит в допустимости расширения числа
D-входов триггера так, как это показано на рис. 3.18, где представ-
лена схема триггера с двумя D-входами. В результате выход D триг-
гера становится дизъюнкцией D-входов: Q(t + l)=Di(t)\ZD2(t).
Временные диаграммы работы триггера при этом остаются неизмен-
ными.
Данное правило позволяет весьма просто строить достаточно
сложные схемы с минимальной глубиной логической цепи, равной
одному логическому вентилю между D-триггерами. Для иллюстра-
ции примеиения этого правила на рис. 3.19 изображена триггерная
схема, реализующая функцию Г=аДЬ\/аЛЬ.
Третье правило проектирования И2Л БИС типа К1815ВФЗ рас-
ширяет функциональные возможности несимметричного D-триггера
и представляет собой аналогию методу расширения задач в ярусно-
параллельных формах представления. Только здесь вместо термина
«ярус» используется термин «временной слой». На рис. 3.12 показа-
но разбиение триггера по временным слоям, а именно — на три вре-
менных слоя. К первому слою относятся логические вентили VI, V2,
ко второму — V3, V4, к третьему — V5, V6. Элементы между отдель-
ными D-триггерамн БИС относятся к нулевому временному слою.
Выходные функции логических элементов связаны со входной инфор-
173
мацией D следующим образом:
в первом слое q = D, q = D,
во втором слое Q* = q = D, Q* = q = D,	(31)
в третьем слое Q = Q* = q = D, Q = Q* = q = D.
Вся остальная информация является управляющей:
на входах первого слоя — это обратные связи с выходов второ-
го слоя: с V3 на вход VI и с V4 на вход V2;
на входах второго слоя — это синхронизация С с V7 и инфор-
мация с V4 на вход V3;
Рис. 3.18. Схема D-триггера с Рис. 3.19. Схема D-триггера с ло-
двумя параллельными входами	гикой на входе
на входах третьего слоя — это обратные связи с V5 на V6 и
с V6 на V5.
По второму и третьему правилам можно любую схему построить
только в виде триггеров с расширенными функциональными возмож-
ностями. Для этого логические функции распределяются по времен-
ным слоям при строгом соблюдении отмеченного порядка включения
управляющей информации и соотношений (3.1). Реализованная с по-
мощью триггерной схемы рис. 3.19 функция 1=аДЬ\/аЛЬ может быть
получена с помощью триггеров, выполняющих более широкие логи-
ческие функции. На рис. 3.20 представлена схема образования функ-
ции Г=аДЬ\/аЛЬ на триггерах с расширенными функциональными
возможностями. Расширение возможностей заключается в том, что
триггеры переменных а, b имеют дополнительные элементы V4' и со-
ответственно выходы q = a, q=a и q=b, q=b, D-триггер с функцией
f как таковой отсутствует — требуются лишь его отдельные элементы
V3, V3', V4, V4', V5, V6 и V7. Логические операции функции f рас-
пределены по слоям следующим образом: V4' — во втором слое триг-
гера, элементы V3, УЗ', V4, V4' выполняют операции:
V3:a Д Б,
УЗ':аДЬ,
174
V4:aAb,
У4':аДЬ.
В третьем слое триггеров D-типа выполняются окончательные
операции требуемой функции:
V5:f = Q* = аДЬАаЛЬ = аАЬУаДЬ,
V6:I = Q* = a Ab А аДБ = а Д b Va А Ь.
Подобное построение схем характерно тем, что элементы одного
слоя всех триггеров переключаются в одни и те же моменты време-
ни относительно общего сигнала синхронизации БИС.
Рис. 3.20. Схема образования сложной логической функции на D-триг-
герах с расширенными функциональными возможностями
При сравнении схем рис. 3.19 и 3.20 нетрудно заметить, что эле-
менты V5 и V6 триггеров а и b на рис. 3.20 могут быть исключены.
Тогда число элементов в схеме рис. 3.20 будет составлять 19, что на
пять меньше по сравнению со схемой рис. 3.19, причем вторая схе-
ма позволяет получать функцию f на один цикл быстрее.
Таким образом, второе и третье правила проектирования позво-
ляют в ряде случаев создавать более экономичные и быстродейству-
ющие БИС ЦОС.
В соответствии с изложенным D-триггер может быть представ-
лен так, как показано на рис. 3.21, а.
Наконец, четвертое правило проектирования И2Л БИС для
ЦОС позволяет разделять стандартные D-триггеры на две независи-
мые части — коммутационную (коммутационный триггер ТК стан-
дартного D-триггера) и выходную (выходной триггер ТВ стандарт-
ного D-триггера). Такое разделение хорошо иллюстрирует рис. 3.20.
Действительно, триггер функции f на этом рисунке представлен вы-
ходным триггером ТВ, состоящим из двух элементов V5, V6, и четырь-
175
мя вентилями V3, V3', V4, V4', триггеры же переменных а и b могут
быть представлены, как уже говорилось, коммутационными триггера-
ми ТК, состоящими из элементов VI—V4, V4', V7. Триггер ТВ — это
стандартный RS-триггер с двумя установочными входами R и S. На
рис. 3.21,6, в показаны графические изображения триггеров ТК и ТВ.
В обобщенном виде изложенные правила проектирования крат-
ко могут быть сформулированы следующим образом:
Рис. 3.21. Графическое обозначение D-триггера на минимальном чис-
ле элементов (а), триггеров коммутационного типа ТК (б) и с уста-
новочными входами ТВ (в)
фазовыми элементами являются конъюнктор, инвертор, несим-
метричный D-триггер (рис. 3.11, 3.18);
в цепях между D-триггерами при работе на частоте 1/(6+1)т3
могут ставиться последовательности не более чем из (i+1) элемен-
тов (рис. 3.15, 3.16);
рекомендуется разбиение D-триггера на стандартные части, ком-
мутационную ТК и выходную ТВ (рис. 3.20, 3.21);
возможно расширять функциональные возможности триггеров
путем увеличения числа D-входов и распределения операций логи-
ческих функций по временным слоям D-триггера (нулевом, первом,
втором и третьем) при строгом соблюдении точек подключения
управляющей информации, как это показано на рис. 3.18—3.20.
3.1.5. Организация цепей синхронизации И2Л БИС
Выбор технических решений системы синхронизации БИС для
ЦОС во многом определяет как производительность системы ЦОС,
так и надежность функционирования БИС в системе. Технические
решения внешних цепей синхронизации БИС достаточно отработаны
и обеспечивают минимальный разброс времен задержек распростра-
нения синхросигналов, передаваемых по шинам синхронизации си-
стемы, между соответствующими входами синхронизации всех БИС
системы.
При организации внутренних цепей синхронизации кристаллов
Ц2Л БИС, имеющих высокую степень интеграции, содержащих боль-
шое число триггеров, связанных единой разветвленной шиной синх-
ронизации, возникает ряд проблем, связанных с необходимостью
устранения разброса времен поступления сигналов на синхровходы
триггеров, расположенных на различных участках поверхности кри-
сталла, разноудаленных от входа синхронизации БИС [33].
Особенностью И2Л БИС для ЦОС является использование в ка-
честве базовых элементов памяти триггеров с внутренней задержкой,
что обеспечивает возможность выполнения в одном такте операций
176
записи в триггер новой информации и чтения из него ранее записан-
ной (хранимой) информации.
Классические функциональные схемы синхронных DV-триггеров,
при нх применении в составе цифровых БИС, усложняют цепь синх-
ронизации кристалла БИС. Действительно, поскольку управляющий
V-сигнал такого триггера через инвертор поступает на вход синхро-
низации триггера, это означает необходимость использования раз-
дельных, электрически развязанных цепей синхронизации для пода-
чи тактовых импульсов на входы синхронизации каждого из тригге-
ров. Подключить такие DV-триггеры непосредственно к общей шине
синхронизации БИС нельзя, поскольку в этом случае управляющие
сигналы от каждого DV-триггера будут объединяться по ИЛИ с об-
щим синхросигналом БИС, что приведет к нестабильности работы
триггера.
Наличие раздельных шии синхронизации для таких DV-тригге-
ров приводит также к дополнительному разбросу во времени момен-
тов прихода тактовых и управляющих сигналов на соответствующие
входы триггеров. На практике невозможно обеспечить абсолютную
одинаковую задержку переключения по всем цепям синхронизации
как по технологическим причинам, так и в связи с различием харак-
тера и количества нагрузок каждой из цепей. В частности, такой
разброс при работе синхронизируемых от раздельных цепей DV-триг-
геров иа D-триггеры, синхронизируемые от общей шины синхрони-
зации БИС, порождает эффект гонок, который снижает не только
процент выхода годных БИС и надежность функционирования, но и
существенно ухудшает быстродействие БИС, и в первую очередь —
предельную тактовую частоту работы БИС.
Для исключения подобных нежелательных эффектов в И2Л БИС
серии К1815 при организации внутренней цепи синхронизации
используется способ управления работой DV-триггера не по входу
синхронизации, а по его информационному D-входу (рис. 3.9).
В результате такого решения обеспечивается возможность подклю-
чения DV-триггера непосредственно к общей шине синхронизации
без дополнительных развязывающих элементов. Под действием
сигнала, поступившего на вход V, триггер либо принимает новую
информацию со входа D, либо входит в режим перезаписи — инфор-
мация с прямого выхода триггера записывается в триггер снова
всякий раз с поступлением синхросигнала на вход С. Следовательно,
вместо классического режима управления работой DV-триггера по
синхровходу в БИС серии К1815 фактически используется управле-
ние по информационному входу [43]. При таком режиме вход синх-
ронизации С остается «чистым», его можно подключить к общей
шине внутренней цепи синхронизации кристалла. Входы С синхрони-
зации абсолютно всех триггеров подключаются к единой общей це-
пи формирователей. Импульсы синхронизации приходят на все
триггеры БИС практически одновременно, независимо от места их
расположения на кристалле БИС и возможного технологического
разброса динамических параметров отдельных элементов цепи
синхронизации.
3.1.6. Защита выводов И2Л БИС от перенапряжений
и статического электричества
Защита выводов от статического электричества необходима для
предотвращения выхода из строя И2Л БИС как на любой из финиш-
12—777
177
ных операций их изготовления, так и в процессе их помещения на
платы или при отладке. В конструкции БИС также должны быть
предусмотрены элементы защиты выводов от разрушения при появ-
лении несанкционированных импульсов напряжений (токов) положи-
тельной или отрицательной полярности. Наиболее известным и ши-
роко используемым в практике проектирования биполярных микро-
схем способом подобной защиты является обеспечение оптимальных
условий протекания тока разряда электростатического заряда (ЭСЗ)
на землю или на положительный вывод источника питающего напря-
жения.
Защитные интегральные элементы, работающие на этом прин-
ципе, должны удовлетворять следующим основным требованиям:
отсутствие влияния па работу защищаемого вывода микросхемы;
высокий допустимый уровень неразрушающего протекания тока
разряда или потенциала ЭСЗ;
высокое быстродействие по отношению к ЭСЗ или импульсу на-
пряжения, превышающего максимально допустимые рабочие уровни
по нормативно технической документации;
схема защитного элемента должна сработать быстрее, чем раз-
ряд достигнет активных или пассивных элементов микросхемы, сое-
диненных с защищаемым выводом.
Дополнительными требованиями к защитным элементам являют-
ся необходимость малой занимаемой на кристалле площади, возмож-
ность применения в И2Л БИС и в ТТЛШ микросхемах К1815. Как
было показано выше, простейшим элементом защиты является вход-
ной диод, включаемый в обратном направлении на всех входах,
а также на всех выходах И2Л БИС. Однако эффективность этого
элемента защиты ограничена отрицательными импульсами амплиту-
дой 1,5—2,0 В. На рис. 3.22, а представлена эквивалентная схема,
поясняющая общий принцип работы эффективного устройства защи-
ты, используемого в БИС серии К1815 для защиты выводов от поло-
жительных выбросов напряжений и от ЭСЗ путем образования низ-
коомной цепи разряда на землю [47].
Схема защиты включает п-р-п транзистор VT1 в нормальном
включении с заземленной через резистор R базой и п-р-п транзистор
VT2, используемый в режиме с «оборванной» базой. В основу рабо-
ты схемы защиты положено использование того известного факта,
что пробивное напряжение Ucr»r биполярного транзистора в режиме
плавающего потенциала базы всегда меньше, чем в режиме с фикси-
рованным потенциалом базы Ucer (база заземлена или соединена
с общей шиной через резистор конечной величины).
При появлении в момент времени f0 на выходе схемы положи-
тельного импульса напряжения помехи Up=f(t) (или потенциала
ЭСЗ), как показано иа рис. 3.22,6, первым в режим лавинного про-
боя цепи коллектор-эмиттер в момент времени fi входит транзистор
VT2, включенный по схеме с «плавающей» базой (напряжение Ui).
Появившийся в цепи эмиттера VT2 ток создает падение напря-
жения на резисторе R, приводящее к открыванию VT1. Транзистор
VTI из режима отсечки входит в активный режим работы (момент
времени t2 соответствует напряжению U2 на выходе схемы) с током
коллектора:
lVri_/jVT2
lC —I *СЕвг — J 0	’
где Un — напряжение эмиттер-база VTI; PVT1 — коэффициентусиле-
178
Рис. 3.22. Схема защиты (а), вольт-амперные характеристики, пояс-
няющие работу схемы (б), модернизированная схема защиты (в)
ния тока базы VT1 в нормальном включении; R — номинал резисто-
ра в цепи базы VT1.
Этот фиксированный ток обеспечивает неразрушающий разряд
ЭСЗ или импульса помехи, при этом амплитуда импульса помехи
будет ограничена на выходе схемы защиты величиной U2, определяе-
мой рабочей точкой В на выходной характеристике 1с = f(Uc®)
(рйс. 3.22,6).
На рис. 3.22, б кривая 1 соответствует характеристике пробив-
ного напряжения коллектор-эмиттер VT2, кривая 2 — пробивного
напряжения транзистора VT1 с резистором R в цепи базы, кривая
3-“для случая R=0. Если бы транзистор VT2 с «плавающей» базой
в составе схемы отсутствовал, то в момент времени t3 транзистор
V'Tl с резистором R в цепи базы вошел бы в режим лавинного про-
боя (точка С) с предельно допустимым током Iситах, последующее
12*
179
превышение которого может привести к разрушению активной струк-
туры.
Легко видеть, что для реализации рассмотренного принципа ра-
боты схемы защиты выходных каскадов И2Л БИС с открытым кол-
лектором необходимо между базой и коллектором выходно: о тран-
зистора включить дополнительно биполярный транзистор с плаваю-
щей базой.
Для повышения надежности работы схемы рис. 3.22, а в услови-
ях появления на защищаемом выходе отрицательных помех боль-
шой амплитуды базу VT2 целесообразно соединить с общей шиной
через обратиосмещенный диод VD (рис. 3.22, в). В этом случае до-
полнительно к работающему в прямом включении (открытому) пе-
реходу база — коллектор VT1 образуется вторая цепь защитного
разряда: общая шина — диод VD — коллекторный переход VT2, ко-
торая эффективно работает при уровне напряжения помехи
Up>2U£.
Для обеспечения необходимых предельных значений выходных
токов пробивное напряжение Ucb транзистора VT2 нс должно быть
ниже установленного в технической документации максимально до-
пустимого значения напряжения питания Uccmua:=5,25 В. Величина
Ucb регулируется конструктивно-технологическими методами.
Для обеспечения дополнительной защиты БИС от положитель-
ного разряда между выводом и источником питания (выводом пи-
тания), что предусматривается требованиями ряда международных
стандартов, используется схема защиты (рис. 3.23, а) [47], принцип
действия которой аналогичен рассмотренному. При появлении на
защищаемом выводе БИС положительного уровня напряжения по-
мехи или положительного потенциала ЭСЗ по отношению к шине
питания этой БИС (общая шина «земля» при этом находится в ре-
жиме обрыва) в первый момент образуется низкоомная цепь тока:
выход схемы защиты — резистор R2 — прямосмещенный коллектор-
ный переход VT3 — шина питания. За счет падения напряжения на
К бь/боду
питания БИС
Рис. 3.23. Схема защиты от положительного разряда ЭСЗ по цепи
вывод—источник питания (а) и выходной каскад И2Л ТТЛ с повы-
шенной устойчивостью к выбросам напряжения (б)
180
R2 эмиттерный переход VT3 смещен в обратном направлении, поэто-
му VT3 работает в активном инверсном режиме с постоянным вы-
ходным током; в его эмиттер втекает ток от источника помехи (или
ток разряда ЭСЗ). Поскольку инверсный коэффициент усиления то-
ка базы 3/ VT3 в несколько раз меньше прямого коэффициента Рлг,
ток коллектора VT3 в несколько раз меньше тока эмиттера. Так, для
БИС К1815ВФ1 величины |3у>100, ргз>5, следовательно, токи могут
отличаться более чем в двадцать раз, что приведет к ограничению
тока разряда («обрезание» сигнала помехи), что исключает возмож-
ность разрушения схемы и защищаемой цепи.
При появлении на защищаемом выводе БИС отрицательного на-
пряжения или потенциала ЭСЗ по отношению к шине питания VT4
первым входит в режим лавинного пробоя, появившийся в его эмит-
терной цепи ток создает на R2 падение напряжения, необходимое
для включения VT3, который из режима отсечки входит в активный
нормальный режим работы, обеспечивая низкоомную цепь разряда
с ограниченным током. Ток разряда ограничен усилительными свой-
ствами VT3, что исключает возможность разрушения как активной
структуры VT3, так и всей защищаемой цепи.
Использование во входных и выходных каскадах И2Л БИС
п-р-п транзисторов с «плавающим» потенциалом базы позволяет
повысить устойчивость БИС к случайным выбросам напряжений на
выводах. На рис. 3.23, б представлен фрагмент схемы выходного
каскада БИС типа И2Л ТТЛ с повышенной надежностью. Дополни-
тельный п-р-п-транзистор VT2 с «плавающей» базой защищает вы-
ход от разрушения при появлении положительных «всплесков» на-
пряжения по отношению к общей шине. Дополнительные транзис-
торы VT6 в выходных каскадах защищают БИС от разрушения при
возможных кратковременных «всплесках» напряжения во внешней
цепи питания за счет перевода в кратковременный активный режим
работы выходных транзисторов VT5, которые обеспечивают ограни-
чение суммарного тока разряда импульса перенапряжения.
3.2.	Схемотехника БИС на основе элементов ТТЛШ
3.2.1.	Схемотехника базовых элементов ТТЛШ БИС
комплекта К1815
В базовый состав библиотеки схемотехнических решений ТТЛШ
БИС комплекта К1815 входят следующие типы элементов; входные
каскады (ВК); выходные каскады; элементы, реализующие логиче-
ские функции и связанные непосредственно со входами БИС; вну-
тренние логические элементы; элементы, реализующие логические
функции и связанные непосредственно с выходом БИС; элементы
памяти.
Входные каскады ТТЛШ комплекта К1815. На рис. 3.24 пред-
ставлены схемы входных каскадов ТТЛШ БИС. На рис. 3.24, а —
схема неинвертирующего ВК ср схемой Дарлингтона. Каскад приме-
няется в том случае, когда требуется повышенное быстродействие при
работе выхода F на значительную емкостную нагрузку, в частности,
при организации внутренней цепи синхронизации кристаллов. Неин-
вертирующий ВК (рис. 3.24, б) используется в маломощных цепях
с пониженными требованиями к нагрузочной способности. Инверти-
рующий ВК (рис. 3.24, в) отличается минимальной площадью, зани-
маемой на кристалле, и обеспечивает ток-нагрузки не менее 4 мА.
181
Рис. 3.24. Входные каскады ТТЛШ БИС:
а — неинвертирующий каскад со схемой Дарлингтона; б — маломощный нс-
инвертирующий; в —маломощный инвертирующий; г — мощный инвертирую-
щий; д— маломощный парафазный каскад; е — мощный парафазный каскад
Инвертирующий быстродействующий ВК (рис. 3.24, г) о мощ-
ным выходом (Iol=16 мА) н схемой Дарлингтона используется при
организации внутренних цепей синхронизации кристаллов в тех слу-
чаях, когда требуется получить инверсию уровня синхросигнала, по-
ступающего на входы внутренних триггеров БИС.
В тех случаях, когда необходимо одновременно получить пря-
мое и инверсное значения входного сигнала А при условии ограни-
ченной мощности потребления ВК, используется схемотехническое
решение (рис. 3.24,3). Выходной ток этого ВК определяется выбо-
ром номиналов резисторов R4, R6 и обычно не превышает 1 мА, что
позволяет использовать его в качестве каскада с единичной нагру-
зочной способностью. Аналогичное назначение имеет и ВК на рис.
3.24, е, отличаясь более высоким быстродействием и уменьшенным
182
разбросом во времени появления прямого F=A и инверсного F=A
сигналов на выходе В К-
Кроме перечисленных выше в состав базовой библиотеки ТТЛШ
БИС серии К1815 входят и мощные быстродействующие парафазные
ВК, представленные на рис. 3.25. Выходной каскад на рис. 3.25, а
обладает повышенным быстродействием и обеспечивает ток нагруз-
ки lot не менее 16 мА, ВК (рис. 3.25, б) обладает повышенной на-
а)
Рис. 3.25. Мощные входные быстродействующие парафазные каска-
ды с током нагрузки 16 мА (а), повышенного быстродействия, сГто-
ком нагрузки 20 мА (б), комбинированный парафазный каскад с од-
ним мощным выходом (в)
183
грузочной способностью (IqlS>20 мА) и повышенным быстродейст-
вием при переходе выходов F=A, F=A в состояние лог. I. Парафаз-
ный ВК (рис. 3.25, в) используется в тех случаях, когда повышенная
нагрузочная способность и быстродействие при переходе выхода F
из низкого в высокое логическое состояние требуется только по
одному (прямому или инверсному) выходу. Все три типа ВК широ-
ко применяются в качестве усилителей синхросигналов.
Наличие на входах всех схем ВК ТТЛШ БИС транзисторов VT1
обеспечивает низкие значения входных токов низкого 1ц. и высокого
11н логических уровней (численные значения входных токов приведе-
ны в гл. 2), благодаря чему ТТЛШ БИС серии К1815 имеют высокое
значение коэффициента объединения по входу, что особенно важно
для системы ЦОС.
Выходные каскады ТТЛШ БИС комплекта К1815. С целью оп-
тимизации трактов передачи цифровых сигналов внутри БИС выход-
ные каскады «классических» схемотехнических решений в ТТЛШ БИС
серии К1815 в «чистом» виде не используются. Как правило, эти кас-
кады выполняют не только функции электрического и временного
согласования, но и реализуют различные логические функции. Исклю-
чением является выходной каскад с тремя состояниями выхода (рис.
3.26) [48].
Перевод выхода F в третье высокоимпедансное состояние осуще-
ствляется при поступлении на управляющий вход В сигнала низкого
логического уровня (В = 0). При этом транзисторы VT1, VT2 вклю-
чаются, переключая в свои эмиттерные цепи базовые токи фазоразде-
ляющих транзисторов V3, VT4 и первого транзистора VT6 схемы
Дарлингтона, транзисторы VT3, VT4 и VT6 выключаются, обеспечи-
вая отключение выхода F от нагрузки. Разделение классического
фазоразделительного транзистора на два (VT3 и VT4) способствует
уменьшению потребляемой мощности. Корректирующая цепочка R4,
R5, VT5 обеспечивает необходимый температурный запас по пара-
метру UCh. Диод Шотки VD2 решает задачу защиты микросхемы от
разрушения в тех редких, но возможных на практике в больших
системах случаях, когда имеет место кратковременное исчезновение
(или более позднее включение) питающего напряжения UCc при на-
личии на выходе F (соединенном с общей магистралью системы)
высокого напряжения.
Диод Шотки VD3 обеспечивает защиту выхода БИС от разру-
шения (необратимого пробоя) и ограничение амплитуды отрицатель-
ного импульса помехи или
отраженного от входа на-
грузки импульса напряже-
ния передаваемого сигнала.
Высокоомный резистор R6 в
цепи базы мощного выход-
ного транзистора Шотки
VT8 позволяет повысить
предельное значение напря-
жения пробоя цепи коллек-
тор-эмиттер VT8, т. е. пре-
дельно допустимое значение
Рис. 3.26. Выходной каскад
• с тремя состояниями
184
выходного напряжения БИС в состоянии лог. 1 на выходе.
Элементы, реализующие логическую функцию и связанные непо-
средственно со входами БИС. На рис. 3.27, а представлены схема
базового логического элемента ТТЛШ БИС комплекта К1815, на
рис. 3.27, б схема и условное графическое обозначение логического
элемента, выполняющего функцию 2И—2ИЛИ—НЕ, причем вход А
соединен непосредственно с выводом БИС, входы В, С, D соединены
с внутренними элементами БИС. По этому принципу проектируются
и другие необходимые логические элементы, с внешним выводом мо-
гут быть соединены непосредственно не один, а несколько входов
элементов в зависимости от требуемой функции.
Рис, 3,27, Схема базового логического элемента ТТЛШ БИС серии
К1815 (а), элемент 2И—2ИЛИ—НЕ (б)
185
В каждом конкретном случае, в зависимости от числа входов
И и ИЛИ, определяются необходимые номиналы резисторов R2—R5.
Вместо многоэмиттерного транзистора VT5 могут быть использованы
транзисторы с управлением по базе и общим заземленным коллек-
тором.
Логические элементы, связанные непосредственно с выходами
БИС. На рис. 3.28, а представлена схема логического элемента, реа-
лизующего на входе функцию ЗИ. Расширение входов по И осуще-
ствляется включением параллельно необходимого числа диодов
D1—D3 с соответствующим пересчетом номинала R1.
На рис. 3.28, б представлена схема логического элемента типа
И—ИЛИ—НЕ с мощным выходом F, который соединен непосредст-
Рис. 3.28. Схема элементов, свя-
занных непосредственно с вы-
ходами БИС ТТЛШ и реализу-
ющих функции ЗИ (а), И —
ИЛИ—НЕ (б), 2И (в)
веино с соответствующим выходом БИС. Входы A—D элемента
соединены с выходами логических элементов внутренних блоков
БИС. Число И входов А, В и С, D определяется номиналом резисто-
ров R1 н R2 и может изменяться в каждом конкретном случае.
На рис. 3.28, в представлена быстродействующая схема логичес-
кого элемента, выполняющего функцию 2И (без инверсии), мощный
выход которого соединен непосредственно с соответствующим выво-
дом БИС. Функция И на входе элемента реализуется на транзисто-
рах VT1.VT2. Особенностью схемы является то, что один из входов
(вход В) элемента соединен непосредственно с внешним выводом
БИС.
Внутренние логические элементы БИС. Базовые схемотехничес-
кие решения внутренних логических элементов ТТШЛ БИС серии
К1815 соответствуют рассмотренным в настоящей главе за исключе-
нием дополнительных элементов согласования во входных и выход-
ных цепях [49J. На рис. 3.29, а представлена типовая схема внутрен-
него логического элемента, выполняющего функцию типа И—ИЛИ—
186
НЕ, в данном случае 2И—2ИЛИ—НЕ, над входными переменными
А, В, С и D. Число входов И определяется в первую очередь номи-
налами RI, R2.
Нагрузочная способность логического элемента выбирается ис-
ходя из конкретной функциональной схемы разработанного логичес-
кого блока БИС и определяется также выбором необходимых номи-
налов резисторов базового элемента. На рис. 3.29 представлены
Рис. 3.29. Схемы элементов, реализующих функции 2И—2ИЛИ—НЕ
(а), упрощенные схемы выходных цепей логических элементов с то*
козадающим резистором (б), корректирующей цепочкой (в), элемен-
та неравнозначности (г, д)
Ш.
Таблица 3.3
Параметр	Вариант 1	Вариант 2	Вариант 3
loLf мА	4,0	10	20,0
Ri, кОм	20—40	20	10
Rs, кОм	1,5	8	4
Rs, кОм	9	5	3
R3_] , кОм	3	1,5	2
R3.2 , кОм	6	3	3
упрощенные схемы выходных цепей логических элементов с коррек-
тирующей цепочкой (рис. 3.29, а) и с токозадающим резистором
(рис. 3.29,6). Номиналы резисторов R1—R3, R3-1, R3-2 выбираются
в зависимости от требуемого значения выходного тока нагрузки lot
логического элемента. Результаты такого выбора могут быть пред-
ставлены в простом табличном виде [22] (табл. 3.3).
На рис. 3.29, г, д представлены два варианта схемотехнического
решения используемого в БИС одноразрядного АЛУ К1815ИА1 эле-
мента «Исключающее ИЛИ», которые используются в схеме контро-
ля четности. Вариант рис. 3.32, д характеризуется меньшим значени-
ем вытекающего тока по входам сравнения А, В, вариант рис. 3.29, г
обеспечивает более высокое быстродействие элемента.
Элементы памяти. На рис. 3.30, 3.31 представлены схемотехниче-
ские решения основных типов триггеров, используемых в ТТЛШ
БИС серии. На рис. 3.30 изображены схемотехнические решения
триггеров RS-типа. RS-триггер рис. 3.30, а является наиболее прос-
тым асинхронным триггером, оптимизированным по критерию мини-
мальной площади, занимаемой на кристалле БИС. На рис. 3.30, б
представлен асинхронный RS-триггер, управляющие входы которого
R и S соединены непосредственно с соответствующими внешними
выводами БИС (с контактными площадками кристалла).
Наиболее широко в ТТЛШ БИС комплекта К.1815 используются
синхронные RS- и D-триггеры. Так, на рис. 3.30, в представлена ба-
зовая схема синхронного RS-триггера, используемого для организа-
ции сдвиговых регистров в БИС, а на рис. 3.30, г схема синхронного
RS-триггера с мощным выходом Q, непосредственно соединенным
с выходом БИС. Единый для кристалла синхросигнал С поступает
на эмиттеры входного триггера первой ступени.
На рис. 3.31 представлены схемотехнические решения основных
типов синхронных D-триггеров. Простой тактируемый уровнем синх-
росигнала D-триггер (рис. 3.31, а) применяется в качестве основного
запоминающего элемента в специальных регистрах и регистрах
общего назначения. Синхронизируемый по фронту синхросигнала
D-триггер (рис. 3.31,6), используемый в составе регистра маски
и регистра переноса БИС К1815ИА1, отличается повышенной надеж-
ностью функционирования, устойчивостью к импульсным помехам
по информационному входу и по общей шине.
Более сложное схемотехническое решение синхронного D-триг-
гера с записью по фронту синхросигнала представлено на рис. 3.31, в.
Этот триггер с логикой на входе позволяет записывать по информа-
188
Рис. 3.30. Схемотехнические решения асинхронных RS-триггеров
(а, б), синхронных (в, г)
циоиному входу D результат выполнения логической операции типа
И—ИЛИ—НЕ над входными переменными А, В, С, D.
Такие схемотехнические решения широко используются в БИС
К1815ОД1, К1814ПР1 и позволяют сократить длину логической це-
пи, бпределяющей быстродействие БИС.
Для повышения надежности работы триггеров в составе ТТЛШ
БИС применены специальные схемотехнические решения, в том чис-
ле широко использован принцип физического разделения на кристал-
ле БИС общих шин согласующих входных и выходных каскадов
и общих шин триггеров.
189
Рис. 3.31. Схемотехнические решения синхронных D-Tf>SfrepOB:
а — тактируемый уровнем; б — тактируемый фронтом синхросигнала; в —с
записью по фронту синхросигнала
3.2.2.	Схемотехнические методы улучшения
характеристик согласующих каскадов ТТЛШ БИС ЦОС
Технические характеристики БИС ЦОС во многом определяются
характеристиками их интерфейсных схем — входных и выходных
согласующих каскадов. Рассмотрим методы улучшения характерис-
тик согласующих каскадов БИС, предназначенных для работы в си-
стемах ЦОС.
190
Входные согласующие каскады. Входные каскады ТТЛЦ1 БИС
должны обеспечивать возможность их работы на различные' линии
передачи информации, характеризующиеся определенным уровнем
помех и повышенными требованиями к коэффициенту объединения
по входу микросхемы при условии обеспечения высокого быстродей-
ствия. Одним из методов [36], позволяющих повысить помехозащи-
Рис. 3.32. Входные согласующие каскады ТТЛШ БИС с увеличенным
порогом переключения
щенность ВК, является введение в схему дополнительного каскада на
транзисторе VT1, резисторах Rl, R2 (рис. 3.32, а), что позволяет
увеличить порог переключения до уровня Ui=2U£ и одновременна
повысить коэффициент объединения по входу за счет использовании
191
более высокоомного резистора R1. При этом можно управлять быст-
родействием входного каскада, изменяя значение резистора R2 таким
образом, чтобы существенно не ухудшить коэффициент объединения
по входу. Дальнейшего повышения порогового напряжения можно
достичь введением резистивных делителей (рис. 3.32,6).
Наиболее эффективным методом повышения помехозащищенно-
сти В К БИС для ЦОС является применение каскадов с гистерезисной
характеристикой (триггер Шмитта), переключение которого в состоя-
ние высокого уровня происходит при повышенном напряжении
UIL>UTH=1,7—1,8 В, а в состояние низкого уровня —при понижен-
ном напряжении Utl = 0,7—0,8 В. Такой ВК имеет гистерезисную
характеристику с напряжением гистерезиса Uo = Uth—Utl =
= 0,8—1,2 В.
На рис. 3.32, в приведена электрическая схема ТТЛ входного
каскада с триггером Шмитта [36, 38], состоящая из входной части
(транзистор VT1, резистор R1), триггера Шмитта (обведен штрихо-
вой линией) и выходной части Н, согласующей уровни триггера
Шмитта с внутренними блоками схемы. Положительная обратная
связь в триггере осуществляется соединенными эмиттерами транзис-
торов VT2, VT3, благодаря чему оба эмиттерных тока протекают
через общий резистор R4. При низком уровне входного напряжения
задаваемый резистором R1 ток ответвляется во внешнюю цепь, тран-
зистор VT2 закрыт, a VT3 находится в открытом состоянии. Напря-
жение на выходе триггера соответствует низкому уровню Uql (рис.
3.32, г). При высоком уровне входного напряжения транзистор VT2
открыт, VT3 закрыт и напряжение на выходе триггера соответствует
высокому уровню. Вобластях переключения при Lt/h«Ut-h, U/l^Utl
транзисторы находятся в активном режиме за счет осуществления
положительной обратной связи в триггере. Входные пороговые на-
пряжения [36]:
1Т ~ Ucc— иКЭНТ2 р JT ~ икэНт1 р
U™--------RTH^------ 4’	------Ra+R,” *•
Недостатком такой схемы является зависимость пороговых на-
пряжений игй, Un, Ug от напряжения питания.
На рис. 3.32, д приведена электрическая схема входного каска-
да с гистерезисной характеристикой, свободного от этого недостатка.
Положительная обратная связь в триггере Шмитта, образованном
транзисторами VT3—VT6, диодами VD3, VD4, осуществляется через
транзисторы VT3, VT4. Входные пороговые напряжения:
= 2UD + U£rr21 UTL = 2UD + U£v7-3.
Одним из эффективных методов получения гистерезисной харак-
теристики является также использование во входных каскадах
инвертора на дополняющих транзисторах [36]. На рис. 3.32, е при-
ведена электрическая схема ТТЛ входного каскада с гистерезисной
характеристикой, в которой использован инвертор на дополняющих
транзисторах VT2, VT3.
В отличие от входных каскадов, определяющих помехозащищен-
ность микросхем, схемотехнические решения выходных каскадов
обеспечивают в первую очередь требуемую нагрузочную способность
Микросхем и их основные динамические характеристики. Выбор того
или иного схемотехнического решения выходного каскада определя-
ется конкретными условиями работы микросхем в системе ЦОС,
емкостью нагрузки, требованиями к фронтам, току нагрузки и т. д.
192
Выходной каскад с тремя состояниями выхода. Выходной кас-
кад с тремя состояниями выхода (ТРС) имеет электрические харак-
теристики, аналогичные выходному каскаду с активным выходом
(АВ), однако в отличие от него удовлетворяет требованиям органи-
зации двунаправленных магистралей. Простейшая схема каскада
с ТРС приведена на рис. 3.33, а и аналогична схеме выходного кас-
Рис. 3.33. Схемы выходных каскадов с тремя состояниями:
о — простейшая ТТЛ типа; б —с повышенным быстродействием; в —с пони-
жеиной потребляемой мощностью
када с АВ, но содержит дополнительный управляющий транзистор
VT6. При закрытом транзисторе VT6 каскад функционирует анало-
гично выходному каскаду с АВ. При включении транзистора VT6
потенциал коллектора транзистора VT6 снижается до уровня Uces =
= 0,2 В, обеспечивая тем самым закрытое состояние транзисторов
VT3 и VT4 и высокоимпедансное состояние выхода схемы, при кото-
ром выход схемы не отдает и не принимает тока нагрузки. Посколь-
ку в третьем состоянии ТТЛШ ИС переход коллектор-база смещен
в прямом направлении, с целью улучшения быстродействия и умень-
шения мощности потребления коллектор управляющего транзистора
VT6 соединяют с коллектором и базой транзистора VT2 через диоды
VD2, VD3 (рис. 3.3,6).
Недостатком большинства схем с ТРС является их повышенная
мощность потребления в третьем состоянии, большая, чем в основ-
ных логических состояниях, и определяемая номиналами резисторов
R1 и R2 (рис. 3.33,6):
и /	।
r? г	r2
где (Jo — напряжение на диодах VD1, VD2.
13—777
193
Рис. 3.34. Схемы каскадов ТРС с дополнительным п-р-п транзисто-
ром (а), с двухколлекторным р-п-р транзистором (б), с раздельной
нагрузкой фазоразделительного транзистора (в)
194
С целью устранения этого недостатка целесообразно использо-
вать известный метод (36], основанный на создании в цепи коллекто-
ра фазоразделительного транзистора VT1 (рис. 3.33,6) управляемой
нагрузки, повышающей свое выходное сопротивление при переходе
в третье состояние. На рис. 3.3, в приведена одна из таких схем,
в которой фазоразделительный транзистор VT1 состоит из парал-
лельно включенных транзисторов VT1-1, VT1-2, имеющих раздель-
ную нагрузку (резисторы R2-1, R2-2). В сравнении со схемой, при-
веденной на рис. 3.3,6, номиналы резисторов R2-1 и R2-2 в два раза
выше, чем R2. Вследствие этого при переходе в третье состояние
через диод VD3 будет протекать в два раза меньший ток и мощность,
потребляемая такой схемой, ниже. Аналогично функционирует и схе-
ма с ТРС, приведенная на рис. 3.34, а, но в ней управление нагрузкой
фазоразделительного транзистора осуществляется с помощью допол-
нительного транзистора VT7, исключающего протекание тока через
резистор R2-1.
Полностью устранить этот недостаток позволяет схема, приве-
денная на рис. 3.34, б, за счет применения двухколлекторного р-п-р
транзистора VT6, являющегося управляемым источником тока для
транзисторов VT1—VT3. При включенном транзисторе VT6 схема
функционирует аналогично известным схемам с ТРС, при его закры-
вании ток базы транзисторов VT1 и VT3 уменьшается практически
до нуля и мощность, потребляемая в третьем состоянии, практически
равна нулю Pz«0. Однако указанная схема требует специальных
конструктивно-технологических методов увеличения быстродействия
медленного р-п-р транзистора VT6.
Приведенные схемы с ТРС имеют пониженное быстродействие
при работе на большую емкостную нагрузку. Для ускоренного заря-
да емкостной нагрузки большинство ТТЛШ БИС для ЦОС использу-
ют иа выходе составной транзистор Дарлингтона (транзисторы VT2,
VT3 на рис. 3.34, а), а для ускоренного разряда большой емкостной
нагрузки между коллекторами транзисторов VT2 и VT4 вводится
дополнительный диод, включенный в направлении к коллектору
транзистора VT2. Однако для схем с ТРС введение такого диода
неприменимо, поскольку в третьем состоянии через этот диод, днод
VD3 и транзистор VT6 создается цепь отвода тока от информацион-
ной магистрали, на которой устанавливается потенциал: Uf=Uo +
+ Ueesfe + Uo3-
На схеме рис. 3.34, в возможность «посадки» магистрали при от-
ключении источника питания исключается применением диодов VD4,
VD5 и отделением диода VD3 от VD2, применением раздельной
нагрузки фазоразделительного составного транзистора VT1 (VT1-1,
VT1-2).
3.3.	Конструктивное оформление БИС комплекта К1815
Конструктивное оформление БИС серии К1815 ие имеет специ-
фических особенностей по сравнению с другими цифровыми микро-
схемами. Так же, как и у других микросхем, тип корпуса, его габа-
ритные размеры и используемые материалы определяются необходи-
мым количеством выводов, технологией изготовления кристалла,
требованиями к условиям эксплуатации и электрическим режимам.
Известно, что требуемый температурный диапазон работы микросхе-
мы определяет в общем случае выбор типа и материала корпуса.
13*
195
Функционирование БИС в диапазоне температур от —10 до +85 °C
обеспечивают как металлокерамические корпуса с вертикально или
горизонтально расположенными выводами, так и пластмассовые.
Металлокерамические корпуса обладают высокой механической проч-
ностью, обеспечивают большую допустимую рассеиваемую мощность,
а также характеризуются высокой герметичностью и влагостойкостью.
Это позволяет обеспечить микросхемам серии К1815 широкий спектр
применения.
В отличие от металлокерамических пластмассовые корпуса, при
условии обеспечения высокой механической прочности, отличаются
более низкой стоимостью и более низкой герметичностью и влаго-
стойкостью, а также повышенным тепловым сопротивлением, что
иногда является существенным фактором для проектируемой систе-
мы ЦОС. При необходимости может быть оперативно организован
промышленный выпуск БИС серии К1815 в бескорпусном исполнении,
в этом случае кристаллы БИС снабжаются жесткими или гибкими
(в зависимости от требований заказчика) выводами, предназначен-
ными для их монтажа в составе гибридных микросхем и макросбо-
рок. Так, в ряде случаев целесообразно использовать классический
гибридный метод конструирования БИС—кристаллы отдельных
БИС собирают на коммутационной плате гибридной БИС или мик-
росборки. Коммутационная плата обычно представляет собой ди-
электрическое основание с нанесенной многоуровневой разводкой,
создаваемой различными технологическими методами тонкопленоч-
ной или толстопленочной технологии. Широко используются, напри-
мер, коммутационные платы на металлическом основании с изоляци-
онным покрытием и последующей многослойной разводкой, что
обеспечивает снижение потребляемой мощности, повышение плотно-
сти упаковки и существенное упрощение конструкции печатной пла-
ты, а следовательно - снижение стоимости проектируемой системы
ЦОС. Гибридные БИС ЦОС, относящиеся к микросхемам частного
применения, расширяют область использования бескорпусных БИС
для задач ЦОС.
Одним из весьма перспективных методов конструктивного
оформления БИС для ЦОС является метод «кремниевой платы»: на
полупроводниковом кристалле больших размеров (не менее 5x5см)
создается система металлизированных межсоединений отдельных
кристаллов, объединяющих БИС в систему ЦОС, причем для каж-
дого кристалла БИС на «кремниевой плате» предусмотрено «поса-
дочное место» и обеспечена возможность их разварки с межсоеди-
нениями. Такая «кремниевая плата» изготавливается методами
интегральной технологии и оформляется в специальный крупногаба-
ритный корпусной носитель, что позволяет обеспечить весьма суще-
ственное улучшение массогабаритных характеристик проектируемой
системы ЦОС.
Наиболее широко используется конструктивное оформление БИС
серии К1815 для температурного диапазона от —10 до +85°C
в стандартных металлокерамических корпусах. БИС К1815ВФ1—в
24-выводном корпусе 4131.24-3, БИС К1815ВФ2— в 28-выводном
корпусе 4119.28-1, БИС К1815ВФЗ — в 24-выводном корпусе
405.24-2, БИС К1815ПР1 —в 16-выводном корпусе 402.16-21, БИС
К1815ИА1—в 42-выводном корпусе 429.42-1, БИС К1815ИР1 — в
28-выводном корпусе 4119.28-1, БИС К1815ИМ1 — в 24-выводном
корпусе 4118.24-3.
1S6
Глава 4.
Схемы включения и электрические
характеристики БИС комплекта К1815
4.1.	Принципы организации
функционально-динамического контроля
В процессе изготовления кристаллов БИС и после их сборки
в корпуса микросхемы комплекта К1815 подвергаются отбраковоч-
ным испытаниям, включающим функциональный и параметрический
контроль. Под функциональным контролем (ФК) понимается после-
довательность действий, в результате которых проверяется правиль-
ность выполнения микросхемой системы микрокоманд, приведенной
в нормативно-технической документации (НТД) на микросхему.
В зарубежной литературе широко используется аналогичный термин
«тестирование» — проверка по тестовым последовательностям с ис-
пользованием специально разработанных для этой цели автоматизи-
рованных измерительных систем (АИС) или тестеров. Существую-
щий традиционный подход к ФК микросхем малой и средней степе-
ни интеграции, .заключающийся в реализации некоторого набора
тестов, который обеспечивает проверку работоспособности микросхе-
мы во всех возможных состояниях, неприемлем для ФК БИС и
СБИС. Известно, чтобы осуществить полную проверку всех состоя-
ний БИС, содержащей порядка 100 триггеров, необходимо выпол-
нить не менее 2100 тестов. Такая проверка потребовала бы времени
от нескольких месяцев до нескольких лет — в зависимости от часто-
ты проверки. Поэтому в основу методологии ФК БИС серин К.1815
положена не проверка БИС во всех возможных состояниях, а поиск
возможных дефектов внутри БИС путем подачи на нее таких тесто-
вых последовательностей, которые ставят микросхему в условия, при
которых дефекты проявляются в виде ошибки (отказа).
При реализации ФК БИС серии 1815 на входы БИС подается
последовательность входных наборов сигналов (функциональных
тестов), формируется выходной эталонный набор сигналов и осуще-
ствляется логическое сравнение эталонного и выходного наборов сиг-
налов БИС. Последовательность функциональных тестов формиру-
ется в результате разработки логической модели БИС и выполнения
с помощью ЭВМ процедуры логического (или имитационного) моде-
лирования, причем используется алгоритмическая генерация тесто-
вых последовательностей и их эталонов. Последовательности функ-
циональных тестов хранятся в памяти ЭВМ, управляющей процеду-
рой ФК- Там же хранятся эталоны — отклики БИС на эти функцио-
нальные тесты. Процедура ФК позволяет выявить и исключить
микросхемы с внутренними дефектами, связанными с обрывами,
короткими замыканиями в металлизированных линиях связи, конс-
тантные неисправности транзисторов.
Функциональный контроль на пластинах. Первой операцией ФК
и измерений статических параметров БИС является контроль изго-
товленных кристаллов непосредственно на пластинах, до их разделе-
ния и сборки в корпуса. В качестве контрольной аппаратуры, как
правило, используются стандартные АИС, предназначенные для вы-
ходного или входного контроля и работающие совместно с зондовы-
ми установками типов «Зонд А-5», ЭМ-680, ЭМ-6020 и др.
197
Общим требованием к функциональному и параметрическому
контролю БИС на пластинах является максимальное число прове-
ряемых параметров и максимальная функциональная полнота тестов
ФК для обеспечения минимального коэффициента запуска корпусов.
Коэффициент запуска корпусов — отношение числа всех собранных
в корпусе кристаллов БИС к числу полученных годных микросхем.
Значение этого коэффициента желательно иметь близким к единице,
поскольку его уменьшение обеспечивает как экономию материалов
корпусов, так и снижение трудоемкости изготовления БИС в целом,
а тем самым снижение себестоимости БИС. С этой целью контроль
кристаллов БИС иа пластинах проводится по жестким нормам раз-
браковки параметров и на максимально возможном количестве
функциональных тестов. При выборе объема тестовых последова-
тельностей исходят как из степени полноты проверки внутренних
элементов и цепей БИС, так и соображений максимальной произво-
дительности операции выходного контроля пластин (длительности
проверки каждого годного кристалла).
Контроль статических параметров (токов и напряжений) непо-
средственно на пластине осложняется дестабилизирующим влиянием
на результат измерений переходных сопротивлений цепи контактиру-
ющий зонд—площадка для разварки вывода БИС. Это влияние
сказывается уже на токах порядка сотен микроампер — незначитель-
ные изменения качества контакта приводят к существенным измене-
ниям контролируемых уровней напряжений, ухудшению погрешности
измерений статических параметров. Наиболее высокие эксплуатаци-
онные параметры обеспечивают конструкции зондов с жесткой
топологией, так называемые фиксированные контактные устройства,
представляющие собой ряд игл специальной конструкции, располо-
женных жестко на изолированной плате, причем их располбЖение
жестко связано с топологией проверяемого кристалла БИС.
Для контроля качества контактирования непосредственно перед
измерением каждого кристалла БИС выполняется процедура провер-
ки контактных площадок по специальному тесту — при отсутствии
электрического контакта АИС останавливает процесс измерений пла-
стины. Подключение и отключение зондов к площадкам кристаллов
БИС в процессе контроля осуществляются только в обесточенном
режиме — во избежание обгорания (окисления) зондов при больших
токах, вызванных увеличением переходных сопротивлений цепей
в моменты перехода с одного кристалла на другой.
Значительное влияние на значение статических параметров, а в
ряде случаев и на работоспособность БИС, оказывает световое из-
лучение, воздействующее на кристалл (прямые солнечные лучи, элек-
трическое освещение, источники подсветки зондов). Для исключения
этого явления используются специальные экранирующие устройства,
подсветка кристалла от источника микроскопа зондовой установки
выполняется лишь один раз — в процессе ориентации пластины г,а
зондовом столике перед началом измерений, при установке зондов.
Процесс измерений и ФК осуществляются при затемненном крис-
талле.
При повышении частоты подачи на кристалл БИС тестовых пос-
ледовательностей до 0,3—1,0 МГц при ФК могут возникать явле-
ния ложных сбоев и паразитных генераций, обусловленные влияни-
ем взаимных паразитных связей и наводимых помех, особенно для
передаваемых и снимаемых сигналов с крутыми фронтами. Реше-
ние проблемы в данном случае сводится к ограничению предельных
частот проверки, использованию согласованных линий связи (двух-
198
проводные линии, витые пары, коаксиальные кабели, изолирующие
экраны и т. д.).
Функциональный контроль БИС. При ФК, собранных в корпуса
БИС серии К1815, используется известный метод контроля по задан-
ной программе. Метод основан на последовательной реализации
элементарных функциональных тестов при заданных электрических
режимах контроля. В общем случае модель контролируемой микро-
схемы с известным законом функционирования содержит внутрен-
ние запоминающие элементы (триггеры, регистры, ячейки ОЗУ
и ПЗУ), цепи питания, входные выводы (предназначены только для
приема сигналов), выходные выводы (предназначены только для
выдачи сигналов из микросхемы), двунаправленные (магистральные)
выводы (предназначены как для приема, так и для выдачи сигналов
в зависимости от кода микрокоманды нли управляющих цепей). На
выводы микросхемы могут подаваться в зависимости от алгорит-
ма и кода проверяемой микрокоманды как потенциальные, так н им-
пульсные сигналы. Соответствующие импульсные или потенциальные
сигналы могут появляться на выходах микросхемы: либо в текущем
такте контроля (в случае однонаправленных выводов), либо через
заданное число тактов (в случае двунаправленных выводов).
Каждый функциональный тест представляется в виде семейства
векторов вида:
{А, В, С, D, Е, F},
А — вектор входных сигналов потенциального типа, которому
ставятся в соответствие выводы БИС, предназначенные
только для приема сигналов;
В — вектор входных сигналов испульсного типа, которому
ставятся в соответствие выводы микросхемы, предназна-
ченные только для приема сигналов;
С — вектор сигналов для двунаправленных выводов БИС;
D — эталонный вектор, которому ставятся в соответствие вы-
воды БИС, предназначенные для считывания сигналов
контролируемой тестовой последовательности;
Е — вектор, компоненты которого определяют режим работы
двунаправленных выводов БИС в конкретном тесте;
F — вектор маскирования, компоненты которого разрешают
или запрещают контроль сигналов на соответствующих
выводах БИС.
Процедура ФК БИС серии К1815 может быть описана в виде
выполнения автоматизированной измерительной системой по задан-
ной измерительной программе следующих элементарных действий:
1.	Подача на соответствующие управляющие и режимные выво-
ды БИС в установленной последовательности сигналов, определяю-
щих выбранный режим проверки БИС.
2.	Расшифровка вектора Е, установка режима работы проверяе-
мых выводов на передачу или прием сигналов.
3.	Расшифровка входных векторов А, В, С, в результате чего
формируются необходимые комбинации потенциальных и импульс-
ных сигналов, включая управляющие коды микрокоманды и опе-
ранды.
4.	Формирование вектора D эталонных сигналов.
5.	Подача сформированных комбинаций сигналов на все выво-
ды контролируемой БИС.
6,	Сравнение выходных сигналов БИС с эталонными значениями
путем измерений электрических величин U/(t) выходных сигналов
199
и их сравнения с установленными значениями уровней лог. О и лог. 1
U.™ и U ‘m.
Значение формируемого выходного вектора U определяется вы-
ражениями:
и =
О, если u(- (t) < U®T,
1, если и, (t) > U^T,
Xi> если U^CU; (t) <U'T,
здесь xt — сигнал ошибки по f-му выводу, форма представления
которого определяется типом используемого измерительного обору-
дования.
Если в результате логического сравнения полученного вектора
U с эталонным вектором D (с учетом значения вектора маскирова-
ния F) выполняется условие U = D и отсутствует сигнал ошибки
Xi, результат элементарного функционального теста считается поло-
жительным, в противном случае микросхема бракуется.
При разработке измерительных программ для конкретных типов
контрольно-измерительного оборудования в управляющей подпро-
грамме устанавливаются дополнительные требования к заданию элек-
трических режимов ФК: уровни напряжений питания, входных и эта-
лонных сигналов лог. О и лог. 1, численные значения уровня, задер-
жек, длительностей и фронтов импульсных сигналов, длительность
тактового сигнала, задержки сигналов считывания выходной инфор-
мации и т. д.
Эталонные уровни U®m, U’m устанавливаются с учетом выполне-
ния условия:
(J0 = [J°	4-2fi IJ1 = I)1	.  26
эт еыхшлх^ 'гц иэт ивыхт1п
где вахтах ’ ^выхтлп — соответственно верхнее и нижнее гранич-
ные значения выходного статического параметра; 60, 61 — абсолют-
ные погрешности измерения численных значений выходных напря-
жений лог. О и лог. 1, определяемые характеристиками используемых
измерительных систем.
При выполнении операции выходного контроля каждая БИС се-
рии К1815 проверяется по всем тестам ФК по крайней мере трижды:
при номинальном значении питающего напряжения (тока) и при край-
них его значениях, установленных в технической документации
LUc вом = 5,0 В, Uocmin = 4,7 В, исс max=5,25 В на крайних значениях
установленного диапазона рабочих температур окружающей среды.
Особенности организации функционально-динамического контро-
ля БИС. В отличие от большинства серийно изготавливаемых оте-
чественных микропроцессорных БИС в технологическом маршруте
изготовления БИС, наряду со стандартными методами измерений ста-
тических и динамических параметров, используется метод функцио-
нально-параметрического контроля (ФПК). В литературе этот метод
известен как функциональный метод контроля динамических па-
раметров микросхем на предельной тактовой частоте. Сущность ме-
тода ФПК состоит в том, что в процессе реализации рассмотренно-
го алгоритма ФК одновременно контролируются практически все
динамические параметры, определяющие быстродействие БИС (време-
200
на установления, удержания, восстановления, задержек и т. д.). Вре-
менная диаграмма ФК формируется таким образом, что длитель-
ность тактового интервала между каждыми двумя последующими
функциональными тестами равна предельному циклу работы БИС
(предельной тактовой частоте). При этом все динамические пара-
метры в каждом элементарном функциональном тесте не измеряются
(не определяется их конкретное численное значение), а задаются
(устанавливаются) на временной диаграмме контроля в полном со-
ответствии с нормами их предельных значений, приведенных в НТД
на микросхему с учетом погрешности задания временных парамет-
ров. Следовательно, в процессе ФПК проверяется степень соответ-
ствия динамических параметров нормам, установленным в НТД, по
принципу годен — брак; если все динамические параметры проверя-
емой микросхемы соответствуют установленным нормам, результат
ФПК будет положителен, если не соответствует, микросхема браку-
ется.
Очевидно, что такой режим контроля БИС наиболее полно соот-
ветствует реальным условиям работы микросхемы в составе проек-
тируемой аппаратуры. Безусловно, реализация метода ФПК в ус-
ловиях серийного изготовления микросхем сопряжена с рядом труд-
ностей, и в первую очередь, с необходимостью исключения ложных
сбоев и паразитных генераций контролируемых БИС за счет рас-
согласований и электрических неоднородностей в цепях передачи
сигналов измеритель — вывод БИС, перекрестных помех и пара-
зитных связей. Эти трудности усугубляются высоким собственным
быстродействием БИС комплекта К1815, обеспечивающих крутые
фронты выходных сигналов с большим логическим размахом, низкие
значения собственных задержек распространения сигналов. Поэтому
метод ФПК реализуется только на собранных в корпуса микросхе-
мах комплекта К1815.
При реализации метода ФПК на оборудовании с низкими пре-
дельными частотами измерителей используется принцип многократ-
ного «прогона» тестовых последовательностей — каждый элементар-
ный функциональный тест повторяется два или три раза по задан-
ной временной диаграмме на предельной частоте работы БИС, а
измеритель подключается для контроля результатов с частотой, в
2—3 раза меньшей, чем предельная частота.
Использование ФПК позволяет существенно снизить вероятность
попадания к потребителю БИС, имеющих брак по динамическим па-
раметрам.
4.2.	Методика оценки динамических параметров
Для установления в программах ФПК БИС и в НТД конкретных
численных значений норм контролируемых динамических парамет-
ров, предварительно необходимо эти динамические параметры опре-
делить. Определить их можно как расчетным путем, так и на основе
анализа и обработки статистических данных. Наиболее достоверным
является второй путь. Для определения численных значений норм на
динамические параметры БИС К1815 использован функциональный
метод контроля задержек распространения сигналов и времен уста-
новки и удержания. Сущность метода заключается в том, что изме-
рение численных значений динамических параметров производится
в процессе ФК, на полном тестовом наборе.
Измерение времен задержек распространения сигналов. Измере-
201
иие времен задержек распространения сигналов лог. О и лог. 1 (t'9<
t°') осуществляется при реализации алгоритма ФК конкретной БИС
путем установки временного положения на временной диаграмме
контроля в тех интервалах (тестах), в которых обеспечивается пере-
дача необходимого фронта входного сигнала с заданного входа на
измеряемый вывод БИС (для каждого проверяемого вывода).
При установке временного положения (t) точек отсчета иа вре-
менных диаграммах ФК БИС необходимо принимать во внимание
заданный уровень отсчета, вид выходного сигнала (с инверсией или
без инверсии по отношению к исследуемому выводу), характер из-
менения (переключение из высокого уровня в низкий или наоборот).
Положение сигнала считывания (строба считывания) на диаграмме
можно определять по одному из приведенных ниже выражений. Для
неинвертированной передачи сигнала, переключающего вход из «О»
в «1»: t=t?* + t2' -М®.
fJ	UoM
Для случая с инверсией t = tp1ex+tj,°+<2ЗЛ(.
Аналогично, для передачи сигнала, переключающего вход из «1»
в «О» без инверсии на выходе: t=tp®x+t10+t“3J14 ,
Для случая с инверсией на выходе:
f  fЮ । f01 I il
l	*рвх I *P Ч13М’
здесь t®Jx, — задержки входных сигналов относительно начала
такта, зафиксированные для заданного уровня отсчета; определяется
положением фронта н скоростью нарастания входного сигнала;
— систематические временные задержки, вносимые устрой-
ством контроля уровней выходных сигналов напряжений «0» и «1»
соответственно; определяются типом используемого контрольно-из-
мерительного оборудования, приводятся в паспортных данных; t®1,
tp° —измеряемые времена задержек распространения сигналов, от-
считываемые по заданному уровню входного и выходного сигналов.
На рис. 4.1 представлен пример временной диаграммы, поясняю-
щий установку временного положения точек отсчета стробов времен
задержек распространения сигналов tj,®, t®1 (t,-, t1+i — моменты сме-
ны такта). Уровни отсчета параметров устанавливаются в НТД на
БИС и для серии К1815 определяются как половина суммы порого-
вых напряжений «1» и «О».
Так, при измерении t*° входной параметр определяется на уров-
не U„щ, = (U®op +и пОр )/2 по отношению к эталонному уровню
выходного сигнала. Измеренные численные значения времен задерж-
ки по каждому выводу (разряду) для всех исследуемых параметров
временной диаграммы обрабатываются по известным правилам ста-
тистической обработки и устанавливаются в НТД и программах
ФПК.
Измерение режимных параметров временных диаграмм ФПК.
К режимным параметрам временных диаграмм работы БИС отно-
сят времена удержания, предустановки, допустимых максимального
и минимального времен длительности «полок» управляющих сигна-
лов и синхросигналов, а также ограничения их взаимного временно-
го положения на временной диаграмме ФПК. Применение описанного
202
метода, используемого для измерений времен задержек распро-
странения сигналов, затруднено, а для ряда параметров и невозмож-
но. Поэтому эффективно применение так называемого функциональ-
ного метода определения режимных параметров.
Сущность метода заключается в следующем. Определяется пере-
чень режимных параметров и последовательность (очередность) их
измерений. При этом исходят из особенностей функционирования кон-
кретной микросхемы. В программе ФК устанавливается исходный,
Рис. 4.1. Пример
установки временно-
го положения точек
отсчета времен за-
держек распростра-
нения сигналов
максимально допустимый период подачи тактовых последователь-
ностей, значения всех режимных параметров устанавливаются таким
образом, чтобы обеспечить работоспособность БИС. Далее реализу-
ется следующий алгоритм.
1.	Выполняется контроль БИС по всем тестам программы. Ре-
зультат контроля должен быть положительным.
2.	Выбирается шаг (дискрет) изменения контролируемых пара-
метров.
3.	Первый контролируемый параметр уменьшается (или увеличи-
вается) на величину выбранного шага (дискрета), выполняется про-
грамма ФК, проверяется ее результат.
4.	Действие по п. 3 повторяется несколько раз до получения пер-
вого отрицательного результата ФК. Автоматически изменяется зна-
чение контролируемого параметра в обратную сторону на один шаг,
численное значение параметра фиксируется в памяти управляющей
ЭВМ измерительной системы. Это значение считается предельным
для контролируемой БИС.
5.	Второй контролируемый параметр изменяется на величину
выбранного шага (первый параметр остается зафиксированным пре-
дельным значением). Повторяются действия по пп. 3,4 до определе-
ния предельного значения параметра.
6.	Действия по п. 5 повторяются для всех оставшихся контро-
лируемых режимных параметров временной диаграммы ФК. Анало-
гично может быть определено предельное значение длительности
цикла работы БИС (предельное значение рабочей частоты).
203
7.	Действия по пп. 1—б повторяются в диапазоне изменения ра-
бочих температур и Цсс для всей измеряемой выборки микросхем.
Результаты измерений обрабатываются по известным правилам ста-
тистической обработки и устанавливаются в НТД и программы ФПК.
Для сложнофункциональных БИС ЦОС (К1815ВФ1, К1815ВФЗ и др.)
этот метод позволяет с высокой точностью определять также числен-
ные значения задержек распространения сигналов.
Схемы включения БИС при функционально-динамическом кон-
троле. Согласно принятому методу функционально-динамического
контроля временные диаграммы работы проверяемой БИС форми-
руются таким образом, что длительность тактового интервала меж-
ду двумя последующими элементарными функциональными тестами
устанавливается равной предельному циклу работы БИС. При этом
все динамические параметры как времена задержек распространения
сигналов, так и режимные параметры (времена установок, удержа-
ний, длительностей «высоких» и «низких» полупериодов синхросиг-
налов), должны устанавливаться на временной диаграмме контроля
в полном соответствии с нормами их предельных значений, приве-
денных в НТД (технических условиях) с учетом погрешности их за-
дания соответствующими генераторами-формирователями используе-
мой АИС. Как отмечено выше, фактически при выполнении функ-
ционально-динамического контроля необходимо обеспечить
максимально высокую степень приближения режимов работы БИС
реальным условиям и режимам работы БИС в составе аппаратуры.
Эта задача решается использованием соответствующей схемы вклю-
чения БИС. Под схемой включения понимают совокупность аппарат-
ных средств (генераторов сигналов, источников напряжений, измери-
телей электрических величин), их связей между собой и со всеми вы-
водами корпуса контролируемой микросхемы, позволяющих реали-
зовать заданную временную диаграмму функционально-динамическо-
го контроля.
На рис. 4.2 представлена упрощенная схема включения наиболее
сложной БИС серии К1815—БИС ПЭ К1815ВФ1. Здесь используют-
Рис. 4.2. Упрощенная схема включения БИС К1815ВФ1 при функ-
ционально-динамическом контроле
204
ся следующие обозначения: Gl, G3 — генераторы последовательно-
сти синхросерий; G2 — генератор последовательности входных дан-
ных; G4 — источник напряжения питания (3 В); G5 — источник на-
пряжения питания (5 В); G6 — источник постоянного напряжения
эквивалентов нагрузки выходов БИС (5 В).
Генераторы G1—G3 должны обеспечивать выполнение следую-
щих условий: амплитуда выходного напряжения ЗВ±5%; длитель-
ность фронта и среза не более 10 нс; частота формирования выходных
последовательностей сигналов равна 8,47 МГц для Gl, G2; час-
тота формирователя выходных последовательностей сигналов для ге-
нератора G3 равна 2,1 МГц в режиме умножения 8X8 и 1,05 МГц
в режиме умножения 16X16.
Емкости С1—С4 представляют собой входные (паразитные) ем-
кости компараторов автоматической измерительной системы и в
худшем случае не должны превышать 50 пФ каждая.
Коммутационное устройство S1 позволяет организовать с помо-
щью генераторов G1—G3 и общей шины необходимые комбинации
входных воздействий, коммутационное устройство S2 обеспечивает
проверку соетветствия выходных сигналов их эталонным значениям
с помощью безынерционного вольтметра PV1 постоянного напряже-
ния. Коммутационные устройства SI, S2 показаны условно, их функ-
ции выполняют соответствующие устройства, в состав которых вхо-
дят также устройства G1—G6 и PV1. Последовательность подклю-
чения генераторов сигналов к соответствующим входам БИС зада-
ется программой управляющей ЭВМ АИС иа основе раскрытых
тестовых наборов, полученных на «больших» ЭВМ в процессе логиче-
ского моделирования БИС на вентильном или регистровом уровне.
Измеренные с помощью PV1 численные значения напряжений выход-
ных сигналов БИС на эквивалентах резистивно-емкостной нагрузки
сравниваются с хранящимися в памяти ЭВМ для каждого теста эта-
лонами. Результаты сравнений, в зависимости от выбранного режи-
ма, выдаются оператору АИС в виде сигнала «годен—брак», в виде
номера первого отказавшего теста, в виде распечатки всех отказав-
ших тестов и т. д.
В соответствии с представленной схемой осуществляется реали-
зация установленных для БИС временных диаграмм работы, причем
выходной (сдаточный) функционально-динамический контроль на
крайних границах температурного диапазона работоспособности
БИС и входной контроль у потребителя осуществляются также па
основе этой схемы включения БИС.
4.3.	Методика и схемы измерений статических
параметров
Перечень основных статических параметров БИС комплекта
К1815 приведен в табл. 3.1. Значения статических параметров измеря-
ются по стандартной методике. Основной проблемой при измерении
выходного параметра (напряжения тока) является проблема уста-
новки контролируемых выходов в нужное логическое состояние.
На рис. 4.3 представлена обобщенная блок-схема алгоритма из-
мерений статических параметров БИС серии К1815. Последователь-
ность действий при измерениях любого статического параметра в об-
щем случае имеет следующий вид.
1.	Автоматическая измерительная система в соответствии с пред-
варительно разработанными установочными тестами с помощью фор-
205
мирователей сигналов и источников напряжений (токов) подаст на
проверяемую БИС вектор входных воздействий (ВВВ). Этот вектор
должен установить БИС в необходимое состояние по контролируемо-
му выводу (выводам). Конкретные состояния ВВВ разрабатывают-
ся на основе тестовых наборов ФК.
2.	Подача сигналов ВВВ на выводы БИС. Как правило, числен-
ные значения ВВВ выбираются равными пороговым значениям вход-
ных сигналов и*ор, И®ор с учетом погрешностей их задания.
3.	Задание режима на измеряемом выводе — подключение к вы-
воду эквивалента нагрузки, подача напряжения питания нагрузки,
подключение входа компаратора АИС.
4.	Временная задержка перед подключением измерителя напря-
жения (тока) к выводу для исключения фактора влияния на изме-
ряемое значение параметра переходных процессов.
Формирование
векторов входных
воздействий (В в в)
5. Измерение параметра (включе-
ние компаратора АИС по измеряемо-
му выводу БИС).
6. Анализ результата измере-
Яодача ввв
на выводы 6ИС
Задание режима
на измеряемом
выводе
временная
задержка
ния — сравнение полученного числен-
ного значения с эталонным значени-
ем, хранящимся в памяти управляю-
щей ЭВМ АИС. Если результат не со-
ответствует эталону, процесс измере-
ний прерывается, в зависимости от
заданного режима работы АИС либо
формирует сигнал «отказ» (в серий-
ном производстве), либо переходит к
специализированным диагностическим
тестам, целью которых является уста-
новить причину отказа. В диагности-
ческом режиме АИС может выпол-
нять запоминание и последующую об-
работку параметрических отказов.
Измерение
параметра
Гэден ?
Нет
7. Если результат соответствует
эталону, процедура измерений пара-
метра повторяется для всех осталь-
ных выводов. Если измеряются одно-
именные выводы БИС (другие раз-
ряды многоразрядного выходного
слова), то процедура повторяется с
Да
Гчден''
по всем
выводам?.
Нет
Да
Остановка
контроля
или переход
к диагностиче-
ским тестам
Годен?
Нет
Да
Окончание
контроля
Рис. 4.3. Блок-схема алгоритма изме-
рения статических параметров БИС
серии К1815
206
в. 5 алгоритма, если измеряются выводы различного функционально-
го назначения, то процедура повторяется с п. 1.
8. После завершения процедуры измерения одного параметра по
всем контролируемым выводам БИС процедуры п. 1—7 повторяются
для следующего измеряемого параметра. Если БИС по результатам
измерений соответствует заданным требованиям к численным значе-
ниям электрических параметров по всем проверенным выводам (вклю-
чая вывод питания БИС, микросхема считается годной.
Измерения статических параметров по приведенному алгоритму
осуществляется для всех БИС как при нормальных температурных
условиях, так и при крайних значениях рабочего диапазона темпе-
ратур окружающей среды. При задании электрических режимов
в процессе измерений действует принцип «наихудших условий» —
питающее напряжение (напряжения) задается для худшего случая
(при измерении Uol величина Uee устанавливается минимально до-
пустимой, при измерении тока потребления величина Ucc устанавли-
вается максимально допустимой и т. д.). Это позволяет уменьшить
вероятность отказов БИС в составе аппаратуры при наихудших со-
четаниях внешних воздействий и питающих напряжений.
Схемы включения БИС комплекта К1815 при измерении стати-
ческих параметров. Схемы включения БИС определяют минималь-
ный состав аппаратуры (источники напряжений, генераторы сигна-
лов, измерители тока или напряжения) и коммутационных устройств,
обеспечивающих подачу иа входы измеряемой БИС необходимых по-
следовательностей сигналов и проверку численных значений парамет-
ров на контролируемых выводах. Рассмотрим некоторые типовые схе-
мы включения БИС при измерениях статических параметров.
На рис. 4.4—4.6 приведены схемы включения БИС К1815ВФ1,
характерные для БИС комплекта К1815. Схема включения БИС
К1815ВФ1 при измерении параметров Uoi., Ион показана на рис.
4.4. С помощью источников постоянного напряжения G1 (LJ—0,8 В)
и G2 (U=2,0 В) и коммутационного устройства S1 на входы БИС
подаются воздействия, устанавливающие БИС в требуемые состояния
лог. О или лог. 1 на выходах. Питание БИС при этом осуществляет-
Рис. 4.4. Схема включения БИС
К1815ВФ1 при измерении па-
раметров Uqi, Uoh
Рис. 4.5. Схема включение БИС
К1815ВФ1 при измерении
входных токов низкого (1/1),
высокого (I™) уровней и «про-
бивного» тока 1л
207
гя с помощью источников G3 (Ц = 2,8 В) и G4 (Ц=4,75 В), ток на-
:рузки задается с помощью управляемого генератора постоянного
тока G5 (Ig5 = 8,0 мА при измерении Vol, Igs=0,4 мА при измере-
нии Uoh). Вольтметр PV1 подключается к измеряемому выводу с по-
мощью коммутирующего устройства S2.
На рис. 4.5 показана схема включения БИС К1815ВФ1 при изме-
рении входных токов — входного тока низкого (hz), высокого
(I/н) уровней и «пробивного» тока I/д (при U/a = 5,5 В). Источник
постоянного напряжения G1, включённый последовательно с измери-
телем тока РА1, с помощью коммутирующего устройства S1 подклю-
чается к измеряемым входам БИС (выходы БИС при этом могут
не подключаться к нагрузке). Величина выходного напряжения ис-
точника G1 программируется в зависимости от типа измеряемого
параметра: 0,4 В при измерении 1/г; 2,0 В при измерении 1/я; 5,5 В
при измерении Цл. Источники G2 и G3 задают питающие напряже-
ния соответственно 3,95 и 5,5 В (входные токи измеряются при наи-
худшИх значениях режима питания).
На рис. 4.6 представлена схема включения БИС К1815ВФ1 при
измерении статических токов потребления Icci, Icc2. С помощью ис-
Рис. 4.6. Схема вклю-
чения БИС
К1815ВФ1 при изме-
рении статических то-
ков потребления
led» ^СС2
точника G1 на входы БИС подается напряжение 0,4 В, включенные
последовательно источникам питающих напряжений G2 (3,15 В)
и G3 (5,5 В) измерители тока PAI, РА2 фиксируют численные зна-
чения токов, втекающих в цепи питания ТТЛ и И2Л блоков БИС.
Схемы включения других БИС серии, в том числе ТТЛШ БИС,
откичаются от приведенных на рис. 4.4—4.6 в общем случае только
нумерацией коммутируемых выводов БИС.
Области допустимого изменения значений электрических пара-
метров. При проектировании аппаратуры ЦОС на основе БИС не-
обходимо знать и учитывать изменение численных значений статиче-
ских параметров БИС в зависимости от температуры окружающей
среды, реальных значений токов нагрузки по выходам, допустимых
отклонений питающих напряжений и т. д. На рис. 4.7‘ показаны ти-
повые значения областей изменения значений основных статических
параметров БИС УПЭ К1815ВФ1. Эти зависимости являются типич-
ными для всех И2Л-ТТЛ БИС комплекта К1815. Области ограниче-
ны максимальными и минимальными значениями, средние значения
показаны штриховыми линиями.
208-
На рис. 4.7, а, б даны области изменения параметров Uol, Uoh
при Ucci = 4,5 В, исс2 = 2,85 В в зависимости от выходного тока на-
грузки по контролируемым выводам, определенные для нормальной
температуры окружающей среды (Т=25°С). На рис. 4.7, а, а показа-
ны области изменения параметров С'оь, Нон в зависимости от тем-
пературы окружающей среды, определенные соответственно для то-
Рис. 4.7. Области изменения параметров Uet, Uo« при Ucci*=4,5 В,
2,85 В от выходного тока (а, б) и температуры окружающей
среды (в, г) БИС К1815ВФ1
ков нагрузки 1о = 8,0 мА и 10 = —0,4 мА при Uc(;l = 4,5 В, Ue(!2 =
= 2,85 В.
На рис. 4.8, а представлена область изменения значений тока по-
требления Icci в зависимости от напряжения питания Ucci при фик-
сированном напряжении питания иСС2 = 2,85 В и повышенной темпе-
ратуре окружающей среды (Т=85°С). На рис. 4.8,6 показана область
допустимого изменения значений тока потребления инжекционной
части БИС Бе? в зависимости от ИСС2 при фиксированном Ucci =
= 5,5 В и Т=85°С. Зависимость 1сс1, 1СС2 от напряжений Ufci, Ucca
носит линейный характер.
Зависимости времени задержки распростраиеиия информации
tP от питающего напряжения Нсс1, емкости нагрузки' на выходах
БИС CL и температуры окружающей среды И2Л-ТТЛ БИС К1815ВФ1
даны на рис. 4.8, в— д. С увеличением питающего напряжения Ucci
быстродействие БИС улучшается за счет уменьшения задержек пере-
ключения ТТЛ входных и выходных каскадов БИС (рис. 4.8, в). За-
висимость t„ от емкости нагрузки носит практически линейный ха-
рактер для фиксированного тока нагрузки (рис. 4.8, г). С ростом ра-
14—777	209
бочей температуры среды время задержки распространения сигналов
БИС К1815ВФ1 возрастает, что обусловлено снижением быстродейст-
вия инжекционной части БИС за счет увеличения степени насыще-
ния базовых ИгЛ элементов (рис. 4.8, д). Однако во всех случаях
численные значения tp не выходят за пределы, установленные в НТД.
Рис. 4.8. Области изменения значений тока потребления Lei в зави-
симости от напряжения питания Ucci при фиксированном значении
U<x2=2,85 В (а), тока потребления 1Ссг в зависимости от Оссг при
фиксированном значении напряжения Ucci=5,5 В (б); зависимости
времени задержки распространения информации tp от питающего на-
пряжения Ucc] (в), емкости нагрузки Cl (г) и температуры окру-
жающей среды (д)
210
4.4.	Учет особенностей электрических
параметров ТТЛШ БИС при проектировании
печатных плат
Как известно, существует ряд особенностей электрических харак-
теристик биполярных микросхем, которые обычно не приводятся
в справочниках и даже в технических условиях на микросхемы, ио
являются настолько существенными на практике, что могут привести
к неработоспособности спроектированной и реализованной на плате
системы. Процесс накопления соответствующих практических знаний,
инженерного опыта требует длительного времени и осуществляется
методом проб и ошибок. Ниже изложен ряд практических рекомен-
даций и советов, которые могут помочь разработчику системы ЦОС
избежать возможных ошибок при проектировании блоков и узлов си-
стемы на уровне печатных плат. Рекомендации носят общий харак-
тер — могут быть использованы при проектировании систем ЦОС на
любых биполярных микросхемах, включая БИС серии К1815.
1.	При организации системы синхронизации основной причиной
неверного функционирования и сбоев является характер изменения
сигнала на тактируемом входе. Обычно для уменьшения чувстви-
тельности к наводимым помехам на динамических входах включают
узкополосные фильтры (рис. 4.9, а). Недостатком такого решения
Рис. 4.9. Схема включения узкополосного фильтра ко входу синхро-
низации
является увеличенное время нарастания или спада сигнала, что может
приводить к многократным срабатываниям (вплоть до генерации)
входного буфера синхронизации в тот момент, когда значение вход-
ного напряжения близко к пороговому значению напряжения пере-
ключения. Для информационных входов уменьшение крутизны вход-
ного сигнала может привести к неустойчивой работе (ложному сра-
батыванию) микросхемы на определенных комбинациях входных
сигналов. Подобные отказы и ложные срабатывания можно исклю-
чить использованием иа входах системы триггеров Шмитта (рис.
4.9, б).
2.	При использовании ТТЛШ БИС с входными р-п-р транзисто-
рами появление на выводах отрицательных выбросов напряжения
(помех) может привести к глубокому насыщению р-п-р транзисторов,
следствием чего явится значительное увеличение времени выключе-
ния входного каскада и сбой функционирования на высоких часто-
тах. Поэтому необходимо принимать меры к исключению отрицатель-
ных выбросов на входах БИС.
3.	При размещении БИС на платах не рекомендуется оставлять
неподключенные выводы (не задействованные в проектируемой си-
14*	211
стеме), так как они могут оказывать дестабилизирующее влияние на
работу БИС из-за того, что эти выводы внутри БИС могут быть сое-
динены с подложкой кристалла, связанной с общей шиной системы.
В зависимости от назначения неиспользуемые выводы БИС должны
подключаться либо к положительному выходу источника питания
через последовательный токоограничивающий резистор номиналом не
менее 1 кОм, либо к общему (нулевому) выводу. Допускается на
неиспользуемый вход ТТЛШ БИС подавать уровень лог. 1, форми-
руемый инвертором с гарантированным значением входного сигнала.
4.	Если в проектируемой системе используются такие частоты по-
ступления входных данных, которые приближаются к предельной
частоте работы базовых элементов БИС, целесообразно неиспользуе-
мые входы микросхем не подключать к постоянному уровню напря-
жения, а объединять их с используемыми входами. Это позволяет
уменьшить задержку распространения сигнала на 1—2 нс.
5.	Если необходимо соединить параллельно логические элементы,
входящие в состав различных микросхем, не рекомендуется соединять
элементы микросхем, отличающихся корпусным оформлением — вре-
менные, различия между элементами, находящимися в различных
корпусах, могут вызвать большие выбросы токов переходных про-
цессов по цепям питания. Если же нельзя избежать подобной ситуа-
ции, то необходимо возможно ближе к таким микросхемам иа плате
подключать керамический блокировочный конденсатор между поло-
жительным выводом питания и общей шиной.
6.	При организации межсоединений на плате нельзя использо-
вать линейные формирователи для непосредственного управления ло-
гическими элементами (рис. 4.10, в). Входы логических элементов,
Рис. 4.10. Неправильное подключение линейного формирователя для
управления логическими элементами (а), правильное подключение
через дополнительный развязывающий инвертор (б)
соединенные непосредственно с выходом линейного формирователя,
могут получать ложные входные сигналы, обусловленные отражени-
ями сигналов в рассогласованной линии или большими значениями
входной емкостной нагрузки логического элемента. Если необходимо
осуществлять управление логическими элементами сигналом, посту-
пающим из линии связи, сигнал на вход логического элемента не-
обходимо подавать со входа линейного формирователя через допол-
нительный развязывающий инвертор (рис. 4.10,6). На приемном кон-
це линии целесообразно между выводом питания и входом приемника
включать ограничивающий резистор R1 номиналом от 0,5 до 2,0 кОм,
способствующий ограничению наводок и улучшению фронта нарас-
тания сигнала. Аналогичной цели служит и согласующий резистор
R2 с номиналом от 27 до 47 Ом, подключаемый последовательно
212
выходу ТТЛШ элемента, используемого в качестве формирователя.
7.	Необходимо иметь в виду тот факт, что при работе ТТЛ и
ТТЛШ БИС на высоких частотах истинное значение коэффициента
разветвления по выходу всегда меньше приводимого в НТД на мик-
росхемы номинального коэффициента разветвления (при нулевой
частоте). Поэтому необходимо вводить коэффициент запаса, учиты-
вающий ухудшение параметров.
8.	Для устранения низкочастотных пульсаций на положительной
шиие питания платы целесообразно использовать танталовый фильт-
рующий конденсатор емкостью порядка 300 мкФ, устанавливаемый
непосредственно в точке входа шины Ucc в печатную плату. Высоко-
частотную помеху можно устранить набором керамических конден-
саторов емкостью от 10 до 100 пФ, располагаемых на плате из рас-
чета: один конденсатор на 3—5 корпусов.
9.	При выборе керамических конденсаторов необходимо учиты-
вать следующие соображения. Каждый конденсатор должен обеспе-
чивать пропускание импульса тока 200 мА длительностью 10 нс при
возмущениях по шине UC(! не более 50 мВ. Важные частотные ха-
рактеристики конденсатора определяются эквивалентным последова-
тельным сопротивлением и эквивалентной последовательной индук-
тивностью в диапазоне частот до 120 МГц для маломощных ТТШЛ
и до 70 МГц для И2Л-ТТЛ БИС.
10.	При использовании на плате однопроводных соединений не-
обходимо учитывать их низкую устойчивость к перекрестным поме-
хам и отражениям. Для И2Л-ТТЛ БИС допустимая длина проводни-
ка не должна превышать 15 см, для ТТЛШ БИС 10 см. При боль-
ших длинах необходимо использовать витую пару или коаксиальные
кабели.
Глава 5.
Применение БИС комплекта К1815
в устройствах ЦОС
5.1. Формирование диаграмм направленности
фазированной антенной решетки
Микропроцессорные БИС комплекта К1815 представляют собой
элементную базу для построения высокопроизводительных систем
и устройств ЦОС с использованием принципов распараллеливания
процесса обработки и конвейеризации вычислений в каждом парал-
лельном канале. Наиболее полно и наглядно возможности комплек-
та проявляются в радиотехнических цифровых устройствах форми-
рования диаграмм направленности фазированных антенных решеток
(ФАР). Учитывая, что цифровые методы формирования диаграмм
направленности являются новой и недостаточно освещенной в тех-
нической литературе областью техники ЦОС, приведем общее опи-
сание применяемых в этих устройствах алгоритмов.
Фазированная антенная решетка состоит из большого числа эле-
ментарных антенных элементов с независимым управлением фазой
излучаемых или принимаемых сигналов. В решетках подобного ти-
па используется электронное управление лучом, основанное на пос-
ледовательном изменении относительного сдвига фазы сигналов.
213
Каждый антенный элемент излучает сигнал, распространяющийся во
всех направлениях. Поле, возбуждаемое решеткой в любой точке
пространства, является наложением полей, возбуждаемых в этой
точке отдельными излучателями. Результирующая амплитуда электро-
магнитного поля зависит от амплитуд этих полей и фазовых соотно-
шений между ними. Амплитуды и фазы полей излучателей, в свою
очередь, определяются амплитудами и фазами питающих их токов
и расстояниями от каждого излучателя до точки наблюдения; При
изменении направления на точку наблюдения изменяется разность
расстояний от антенных элементов до точки наблюдения, и, следо-
вательно, изменяются фазовые соотношения между полями в точке
наблюдения. В результате в одних направлениях напряженность по-
ля увеличивается, в других уменьшается. Максимальной она оказы-
вается в том направлении, в котором все поля отдельных излучате-
лей окажутся синфазными. Это обстоятельство и лежит в основе
формирования лучей ФАР.
Сигнал на выходе n-го элемента приемной АР в момент времени
t можно представить в комплексной форме:
Sn (t, 0, <₽) = Ua exp {iw0 t -f- iT n(0, <p)},
где 0, <p — сферические координаты; U„ — огибающая принятого
сигнала; <о0 — несущая частота. Функция ЧМ0> <Р) зависит от на-
правления приема сигнала. Для формирования максимума луча ФАР
в направлении, определяемом угловыми координатами 0, <р, необхо-
димо произвести сдвиг фазы сигнала (5.1) каждого элемента решетки
на величину — '1ГЛ (0, ср). Комплексная диаграмма направленности
ФАР при приеме для каждого момента времени t определяется сум-
марным сигналом
N-1
F(t,0, <р)= 2 sn(t, 0, <p)exp{-iYn(0, ср)}.	(5.2)
в—О
Алгоритмы и схемы устройства ЦОС для формирования диаграмм
направленности приемных ФАР в общем виде предложены в [55, 56].
В этих работах отмечено, что физические операции изменения фазы
и объединения сигналов, принятых элементами решетки, осущест-
вляемые при аналоговых методах формирования лучей с помощью
фазовращателей и распределительных устройств, эквивалентны ма-
тематическим операциям, которые можно реализовать с помощью
цифрового вычислительного устройства. Структурная схема устрой-
ства формирования диаграмм направленности, реализующего пред-
ложенный алгоритм, показана иа рис. 5.1. Сигнал, принятый каждым
элементом ФАР, после преобразования с сохранением ампли-
тудно-фазовых соотношений поступает на два канала, в одни из ко-
торых включен фазовращатель с постоянным фазовым сдвигом на
90°. В результате, если в одном из каналов сигнал представить в ви-
де a„(t, 0, <p) = Un(t, 0, q>)Xcos[<Bnpt+4,n(0, гр)], то в другом канале
имеем сигнал b»(t, 0, <p) = Un(t, 0, гр) sin[(i)npt+4M0, <р)], где u>op —
промежуточная частота.
Сигналы каждого канала поступают на свои аналого-цифровые
преобразователи (АЦП), в которых осуществляется их преобразова-
ние в цифровые двоичные коды с периодом дискретизации Тл. Интер-
претируя цифровые коды, действующие на выходе АЦП, как реаль-
ную и мнимую части комплексного двоичного числа, результат ана-
лого-цифрового преобразования сигналов an(t, 0, <р) и bn(t, 0, g>)
для каждого дискрета времени можно записать в комплексном виде:
Sn (к) = а„ (к) +ib„ (к).
214
Рис. 5.1. Структурная схема цифрового устройства формирования
диаграмм направленности приемной ФАР
В соответствии с (5.2) для вычисления суммарного принятого
сигнала в цифровом устройстве для каждого дискрета времени в те-
чение периода ТЛ необходимо произвести математические операции,
определяемые формулой
N—1
F(k,0,<p) = £Sn(k)exp {-iTn(0,<p)},	(5.3)
«=0
M—l
WRe{F}= 2 Ian(k)cosYn(0, <₽) + bn (k) sin Yn (0, <p)];
n=0
N-l
Ini {F} = 2 (bn (k) cosTn (0, <p) — an (k) sin (0, <p)].
n=0
215
Эти операции выполняются на умножителях и сумматорах. Циф-
ровые коды фазовых коэффициентов cos US,, sin хранятся в запо-
минающем устройстве (ЗУ) и выбираются на операционные блоки
по заданной программе. Синхронизация работы операционных бло-
ков и ЗУ осуществляется устройством управления (УУ).
На рис. 5.2 приведен пример построения типового узла специа-
лизированного цифрового устройства формирования лучей приемной
ФАР на микросхемах серии К.1815. Типовой узел работает с 8-раз-
рядными входными данными, представленными в прямом коде, и про-
изводит вычисление суммы вида S = SAnCn. Временные диаграммы
работы узла приведены на рис. 5.3. Обработка сигналов с приемных
элементов ФАР в схеме осуществляется одновременно в конвейерном
режиме. Конвейер организован на двух уровнях — разрядов и слов.
Перед началом работы по магистралям D1.0—D1.3 в ортогональ-
ные сдвиговые регистры микросхем DD5, DD6 (К1815ИР1) записы-
ваются значения фазовых коэффициентов Сп. Фазовые коэффициен-
ты поступают в прямых параллельных кодах, причем нечетные раз-
ряды принимаются микросхемой DD5, четные — микросхемой DD6.
Запись производится в режиме работы схемы «сдвиг по строкам», за-
даваемом низким уровнем сигнала на входе МО микросхем.
Цифровые коды Ап с АЦП приемных каналов ФАР поступают
на регистры DD1—DD3 (К533ТМ9), выполняющие роль «защелок»
в конвейере и устраняющие временные сдвиги прихода информации
с разных элементов ФАР. Сигналы Ап представляются в прямом по-
следовательно-параллельном коде и передаются по два разряда в
каждом такте, начиная с младших. С выхода регистров DD1—DD3
информация подается на входы D3, D4 умножителей микросхем
К1815ВФ1. Одновременно с ортогональных регистров сдвига, кото-
рые переводятся в режим «сдвиг по столбцам», на входы DI, D2
умножителей поступают последовательно-параллельные коды коэф-
фициентов Сп младшими разрядами вперед. Прием и запись коэф-
фициентов осуществляются при подаче на вход МО2 микросхем
К1815ВФ1 низкого уровня сигнала. После записи коэффициентов во
входные регистры умножителей, сигнал на входе МО2 переводится
в высокий уровень, прн котором информация в регистры Сп не при-
нимается, а умножение вновь поступающих операндов Ап произво-
дится на ранее введенные в схему коэффициенты. После цикла об-
мена с умножителями микросхемы 1815ИР1 переводятся в режим
«сдвиг по строкам» для приема значений фазовых коэффициентов на
следующем временном интервале обработки. •
При выполнении умножения 8-разрядных операндов в схеме об-
разуется произведение двойной длины. Так как цифровые коды сиг-
налов с приемных элементов ФАР поступают непрерывно, то для
получения результата двойной разрядности процесс вычислений рас-
параллеливается на два канала обработки данных. С выходной маги-
страли D01 микросхем DD7—DD10 информация подается на входы
сумматора DD11. с магистрали D02 — на входы сумматора DD12.
В качестве объединяющих сумматоров используются микросхемы
К1815ИМ1.
Система синхронизации работы узла обработки — двухфазная,
тактирование работы микросхем осуществляется положительными
и отрицательными фронтами синхросигналов SYN. Микросхемы се-
рии К.1815 допускают работу с минимальным периодом следования
синхроимпульсов Т=120 нс. В этом случае достигается максималь-
ная производительность типового узла обработки, составляющая при-
мерно 1,6-107 умн./с.
216
2
1 26
2 27
T~7
£_£
01.0 SAM ‘
01.2
01.3
^VZO
&D2.1
SD2.2
<Ai)2.3
%-0vz.4
^П.5
16
17

'001.0
001.1
001.2
001.3 , ,
001.4 TFT
001.5
001.6
001.7 tf_8
10 a
•SX/V
 MO 005
5 26
6 27
E3
-,01.0
• DI. 1
01.Z
01.3
25
02.0
=^02.2
^02.3
ТоП2Л
^02.6
1£$2.7
1 ^6
3 9
4 10
5 H
6 1Z
7 13
3 /4
US
MJ
AM 001.0
001.1
001.2^
001.3
001.5
001.6
001.7
SYK
MO
006
P«c. 5?2. Пример- построения типового узла устройства формирования лучей приемной ФАР
на микросхемах серии К1815
A
jOQCZIXZX
^2 ^3 ^4 С$ ^6 Cj ^9
jOOOOOOOCX
03.0 -04.1 (007-0010)
01.0-02.1 (007—0010)
3YN

М0.2	\.
CSI-1 —J \.
D1.0-04.1 (DD11) ________
CSI.2	________
01.0 -04.1 (0012) _______
CSl. 0	________
S1.0,S1.1	________
32.0,32.1	________
Рис. 5.3. Временные диаграммы работы типового вычислительного узла
Для обеспечения возможности управлять положением луча ФАР,
значения фазовых коэффициентов Сл должны изменяться в соответ-
ствии с выбранной программой. Возможно два варианта организации
сканирования лучом. При первом варианте заранее рассчитанные фа-
зовые коэффициенты хранятся в ЗУ и выбираются из него на узел
обработки по определенной программе. Во втором варианте ко-
эффициенты каждый раз рассчитываются вновь для заданного поло-
жения луча. Последний способ более гфедпочителен, так как позво-
ляет построить антенную систему по адаптивному принципу.
Приведем пример построения схемы расчета фазовых коэффи-
циентов для цифрового устройства формирования лучей линейной
эквидистантной ФАР. Выражение для фазовых сдвигов сигналов ан-
тенных элементов в линейной решетке имеет вид: 4fn(t)=kdn sin 0(1),
где k=2n/X — волновое число; d — расстояние между антенными
элементами; п=0,1, .... N—1 — порядковый номер элемента; 0(t)—
изменяющийся при сканировании во времени угол отклонения луча
от нормали к решетке.
Собственно фазовые коэффициенты являются значениями триго-
нометрических функций от аргумента Vn(t) для данного момента
времени: Knc(t)-cos4'n(t), K«.(t)=sin ЧМО-
Соотношения, составляющие алгоритм управления положением
луча ФАР в пространстве, показывают, что основные вычислитель-
ные затраты при расчете фазовых коэффициентов связаны с триго-
нометрическими преобразованиями, Прййем эти преобразования не-
обходимо проводить в реальном масштабе времени. Разрядность, тре-
буемая для представления фазовых коэффициентов, в большинстве
практических задач не превышает разрядности представления выбо-
рок сигналов на выходе АЦП приемных каналов ФАР и составляет
6—10 двоичных разрядов. В этом случае вычисление Кяс Кл» сле-
дует производить табличными методами на микросхемах ПЗУ.
При расчете значений фазовых сдвигов Vn разрядность исходных
данных должна быть по крайней мере такой, чтобы при умножении
на номер элемента п, ошибка в представлении величин k, d, 0 ко-
нечным числом разрядов не перемещалась в младший разряд кода
величины Чгп, используемого в нахождении значений функций
cos Vn, sin Ч'п. Следовательно, и вычисление синуса от заданного
углового положения 0(t) луча должно вестись с повышенной разряд-
ностью. Обычно расчет тригонометрических функций осуществляется
приближенными методами, использующими разложение функций
в различные ряды. Однако эти методы требуют больших вычисли-
тельных затрат, и их непосредственное применение снижает опера-
тивные возможности цифровых устройств, предназначенных для ра-
боты в реальном масштабе времени.
В устройстве вычисления фазовых коэффициентов, структурная
схема которого показана на рис. 5.4, используется метод кусочно-
линейной апроксимации функций, позволяющий осуществлять рас-
чет фазовых коэффициентов с частотой, сравнимой с частотой дискре-
тизации сигналов в приемных каналах ФАР. Временной интервал,
в течение которого произв<Йи1ся полный цикл сканирования, раз-
бивается на L равных участков, на каждом из которых функция
ЧМО аппроксимируется линейной зависимостью fi(t); 1=0, 1.......
L—1 (рис. 5.5). Длительность участков линеаризации TL выбирает-
ся исходя из допустимой погрешности аппроксимации.
Значения линейной функции f;(t) рассчитываются как значения
ступенчатой функции	=fi(t0) + тДЬ, изменяющейся в момент
времени tm=mTi,/M, m=0,l М—1.
219
Устройство функционирует следующим образом. На интервале
Б), предшествующем рабочему, управляющая микроЭВМ вы-
числяет опорные значения функции Б и приращения этой функции
для всех приемных элементов ФАР, Вычисленные значения Б и ДБ
последовательно по общей шине данных заносятся в интерфейсные
регистры накапливающих сумматоров К1815ВФ2.
Рис. 5.4. Структурная
схема устройства вы-
числения фазовых ко-
эффициентов
По управляющей микрокоманде в момент времени Б в БИС про-
изводится перепись значений Б, ДБ в операционные регистры сумма-
торов, выполняющих суммирование с накоплением 24-разрядных
аргументов Б с 16-разрядными приращениями ДБ с тактом Тс=
— Tl/М. Интерфейсные регистры при этом освобождаются для при-
ема от управляющей микроЭВМ опорных значений f;+I и прира-
щений Д1Б+1 на следующий интервал линеаризации. Старшие Один-
надцать разрядов результата суммирования используются для
нахождения синусов и косинусов, причем из этих одиннадцати разря-
дов старшие два разряда поступают на схему определения знака,
а младшие девять разрядов подаются на адресные входы ПЗУ на
микросхемах К.Р556РТ5 для считывания табличных значений моду-
лей тригонометрических функций. Минимально возможный период
расчета фазовых коэффициентов в устройстве определяется предель-
ной тактовой частотой работы сумматоров К1815ВФ2 и составляет
Тс = 0,5 мкс.
Рассмотрим еще один возможный способ построения цифрового
устройства формирования лучей ФАР на микросхемах серии К1815.
Выражение (5.3) представляет собой общий алгоритм функциони-
рования цифрового устройства. Нетрудно заметить, что данное вы-
ражение аналогично ДПФ над массивом выборок сигналов на вы-
ходах приемных элементов ФАР для k-го момента времени
N—1
V4	( 2л 1
Fq (к) = sn (к) exp ’ — i — nqj,
п—О
q = 0,1...., N— 1,
220
причем аргументы базисных экспоненциальных функций преобразо-
вания равны фазовым сдвигам сигналов, принятых элементами ФАР:
(2n/N)nq= Тп(Оо, <р0).	(5.4)
В практических задачах при расчете ДПФ используется алгоритм
быстрого преобразования Фурье (БПФ), позволяющий резко умень-
шить необходимое для вычислений число операций умножения и сло-
жения. Применение алгоритма БПФ для формирования диаграмм на-
правленности ФАР позволяет одновременно получить веер лучей,
Рис. 5.5. Кусочно-линей-
ная аппроксимация
функции ЧМО
расположение которых в пространстве определяется равенством
(5.4).
Устройство, реализующее алгоритмы БПФ в целом, состоит из
p = log2N ступеней, каждая из которых содержит N/2 вычислительных
ячеек, выполняющих базовую операцию БПФ. Базовую операцию
можно представить следующим образом:
A* = A + W’B, В* = А — Wf/B	(5.5)
или
А*==АЧ-В, В* = (А — B)W’,	(5.6)
где А*, В*, А, В, Wq — комплексные числа.
Алгоритмы БПФ, использующие базовую операцию (5.5), называ-
ются алгоритмами с прореживанием по времени, так как при их реа-
лизации требуется перестановка отсчетов входной последовательности
Sn(k). Алгоритмы с базовой операцией (5.6) носят название алго-
ритмов с прореживанием по частоте в связи с тем, что они требуют
перестановки выходных отсчетов F9(k). По аналогии, применительно
к задаче обработки сигналов ФАР, первый класс алгоритмов можно
назвать алгоритмами с прореживанием по приемникам, а второй
класс — алгоритмами с прореживанием по лучам. Эффективность
этих двух разновидностей алгоритмов БПФ одинакова, применение
того или иного вида обработки сигналов определяется конкретными
техническими особенностями проектируемого устройства.
Рассмотрим вычислительную ячейку, осуществляющую базовую
221
операцию (5.5). Так как
А = а + ib; B=c4-id; A* = a*-f-iB*; B* = c* + id*.
( 2n 1	> •  2lW
W* = exp (i —— q}= cos ——— 4-1 sin ——- ,
(NJ N	N
то, обозначив <p=nq/N и подставив перечисленные значения в (5.5),
получим алгоритм вычисления базовой операции:
а* = а + (с cos <р — d sin <p), b* = b -j- (c cos <p -J- d sin <p),
c* = a — (c cos <p — d sin <p), d* = b — (c sin <p + d cos<p).
Схема вычислительной ячейки с использованием микросхем се-
рии К!815, выполняющей эту операцию, изображена на рис. 5.6. Ячей-
Рис. 5.6. Структурная схема вычислительной ячейки базовой опера-
ции БПФ
ка работает с 16-разрядными числами, представленными в формате
с фиксированной запятой, причем запятая зафиксирована после
крайнего левого разряда модуля числа. На вход ячейки операнды
поступают в дополнительном коде. Так как микросхема К1815ВФ1
производит умножение чисел в прямых кодах, дополнительные коды
чисел с, d преобразуются в прямые на преобразователях кодов
К1815ПР1. Поворачивающие коэффициенты хранятся в ПЗУ и зано-
сятся во входные регистры умножителей в прямых кодах. БИС
К1815ВФ1 функционирует в режиме умножения 16X16, прн этом
222
яа двух ее выходах поочередно образуются 32-разрядные произведе-
ния. Во избежание увеличения длины разрядной сетки при выполне-
нии'базовых операций в следующих вычислительных ячейках про-
изведения из 32-разрядных преобразуются в 16-ра^рядные методом
усечения результатов умножения. Операции суммирования и вычи-
тания выполняются на многовходовых сумматорах К1815ИМ1. Для
реализации операции вычитания дополнительный код вычитаемого
инвертируется и подается на сумматор с добавлением положитель-
ной единицы в младший разряд. Коды чисел а, b перед поступлением
иа сумматор задерживаются на необходимое число временных так-
тов на элементах задержки, в качестве которых используются сдви-
говые регистры К1815ИР1.
5.2. Цифровая фильтрация
Микросхемы серии К1815 могут найти широкое применение для
построения цифровых фильтров, устройств БПФ и систем ЦОС иа их
основе. Из схем серии наиболее ориентированным для этих целей яв-
ляется МП К1815ВФЗ. Возможность выполнять крупные операции
в конвейерном режиме с распараллеливанием процесса вычислений,
реализованный в схеме метод обработки «цифра за цифрой старши-
ми разрядами вперед», позволяют создавать на ее основе быстродей-
ствующие и экономичные устройства обработки сигналов с заданной
точностью вычислений. Подход к построению таких систем и особен-
ности использования БИС К1815ВФЗ подробно изложены в следую-
щем параграфе. В этом параграфе остановимся иа возможных при-
менениях при построении цифровых фильтров других схем комплекта.
Математически работа цифрового фильтра описывается разност-
ным уравнением
м	/о
У(пТ)=-2 а>у(пТ- ГТ)+ 5 Ь;Х(пТ—-1Т),	(5.7)
/=1	/=о
где х(пТ), у(пТ) — отчеты входного и выходного сигналов фильт-
ра; коэффициенты aj и Ь< представляют собой константы цифрового
фильтра с постоянными параметрами или переменные величины,
зависящие только от п (цифровые фильтры с переменными парамет-
рами). Цифровые фильтры делятся на два класса: нерекурсивные
и рекурсивные. Если в выражении (5.7) все коэффициенты aj равны
нулю, то фильтр, реализующий этот алгоритм, называется нерекурсив-
ные, и алгоритм его работы имеет вид:
N
У (пТ) = 2 Ьг х (пТ - IT).	(5.8)
1=0
Если в (5.7) хотя бы один из коэффициентов а, не равен нулю,
то такой фильтр называется рекурсивным.
При выборе конкретной формы реализации цифровых фильтров
используется математический аппарат z-преобразования и понятие
передаточной функции [57]. Передаточной функцией H(z) фильтра
называют отношение z-образов выходного Y(z) и входного X(z)
сигналов фильтра при нулевых начальных условиях. Применяя z-
нреобразова иие к левым и правым частям (5.7), (5.8). и используя
свойства z-преобразования, для рекурсивного и нерекурсивного филь-
223
тра получаем:
Л’—1
,§ь'2'
Hp(z)= — —--------------; HH(z)= 2b'2~Z- (5.9) (5.10)
1 + 2 ai z~’
/=1
Соотношения (5.9), (5.10) можно выразить различными спосо-
бами, каждый из которых порождает различные структуры для
H(z) и, соответственно, различные структуры фильтров. Для рекур-
сивных фильтров наиболее распространенными являются прямая, кас-
кадная (последовательная) и параллельная, структуры. Прямая
структура (рис. 5.7) соответствует непосредственной реализации
Рис. 5.7. Прямая структура рекурсивного фильтра
фильтра согласно (5.7) или (5.9). Каскадная структура (рис. 5.8)
представляет собой каскадное соединение однотипных звеньев, со-
ответствующее представлению H(z) в виде произведения:

х(пТ)
Рис. 5.8. Каскадная
структура фильтра
Отдельные звенья, каждое из которых имеет передаточную функ-
цию
н . . _ Pqa + Рц 2-1 + Pafe г~~
называются биквадратными блоками. Биквадратный блок является
универсальным звеном, пригодным для построения любых фильтров.
224
Параллельная структура (рис. 5.9) фильтра представляет собой па-
раллельное соединение, соответствующее представлению H(z) в виде
суммы:
1 + aU 2-1 + a2* Z~2
Каждое звено параллельной структуры может быть реализовано
в виде биквадратного блока, если положить р2л=0. Прямая н кас-
кадная формы реализации нерекурсивных фильтров строятся так же,
как и соответствующие формы реализации рекурсивных фильтров.
Рис. 5.9. Параллельная
структура фильтра
Рис. 5.10. Прямая структура нерекур-
сивного фильтра
Прямая структура (рис. 5.10) соответствует непосредственной реа-
лизации фильтра согласно (5.8) или (5.10), каскадная — реализации
фильтра согласно (5.11) при ац=а2;[=0.
Как видно из приведенных структурных схем, для непосредствен-
ного проектирования цифровых фильтров необходимы функциональ-
ные узлы, выполняющие три основные операции: задержку информа-
ции, умножение и сложение. Эти узлы можно эффективно реализо-
вать на БИС сдвиговых регистров К1815ИР1 (задержка, запомина-
ние), БИС весового суммирования К1815ВФ1 (умножение) и БИС
многовходового сумматора К1815ИМ1 (сложение). В качестве при-
мера на рис. 5.11 изображена функциональная схема нерекурсивного
фильтра, использующая прямую форму реализации, на перечислен-
ных выше БИС.
Цифровые коды временных отсчетов х(пТ) подвергаемого
фильтрации сигнала последовательно поступают на вход последова-
тельно-параллельного сдвигового регистра, образованного из реги-
стров БИС К1815ИР1. Длина отдельного звена регистра опреде-
ляется разрядностью входных кодов и составляет четыре разряда.
Через каждые четыре такта побитовой обработки, коды очередных
входных отсчетов подаются на умножители БИС К1815ВФ1, в кото-
рых выполняется их умножение на коэффициенты фильтра Ь/. Коэф-
фициенты фильтра заносятся во входные регистры умножителей пе-
ред началом работы и хранятся в них в течение всего периода об-
работки. Вычисленные произведения попарно суммируются в БИС
К1815ВФ1, затем полученные двойные суммы передаются для окон-
чательного суммирования на многовходовые сумматоры К1815ИМ1.
Для сохранения точности вычислений в схеме используются два па-
раллельно работающих сумматора, на выходе одного из них форми-
15—777
225
руются коды отсчетов у(пТ) выходного сигнала для моментов вре-
мени 2пТ, на выходе другого — для моментов времени (2п+1)Т. При
частоте тактовых импульсов 4 МГц и полной загрузке конвейера схе-
ма обеспечивает производительность 1,6-10’ умн./с.
Рис, 5.11. Функциональная схема нерекурсивного фильтра на БИС
серии К1815
5.3. Применение БИС К1815ВФЗ
5.3.1. Особенности реализации систем ЦОС
на основе элементарной цифровой комплексной ячейки
Основным алгоритмом при линейной обработке цифровой инфор-
мации является решение системы уравнений, которая в матричной
форме записи имеет вид:
Y = WX.	(5.12)
где X — вектор-столбец входных данных, представляющих собой
либо комплексные величины, либо квадратурные составляющие; Y—
вектор-столбец выходных данных в виде комплексных величин или
квадратурных составляющих; W — матрица комплексных весовых
коэффициентов или их квадратурных составляющих.
Из (5.12) видно, что задача обработки сигналов в общем слу-
чае сводится к повороту и изменению масштаба в многомерном про-
странстве вектора входных дайных. Очевидно, что матрица W ком-
плексных весовых коэффициентов может быть технически реализо-
226
вана различными способами. Нетрудно показать, что элементами
матрицы W являются коэффициенты передаточной функции цифро-
вого фильтра, описываемой в виде отношения полиномов требуемых
порядков иа z-плоскости:
K(z) = P(z)/Q(z).	(5.13)
Передаточная функция (5.13) может быть представлена либо
в виде произведения отношений полиномов первого порядка, либо
в виде их суммы, либо в виде суммы произведений. В зависимости от
вида записи выражения (5.13) различают последовательное, парал-
лельное и параллельно-последовательное соединение элементарных
звеньев, передаточная функция каждого из которых на z-плоскости
записывается в виде
„ , .	_ z — r0 exp {j<p0}
К (г)нр —	г • > ’
г — гр exp {j фр}
(5.14)
где го и фо — модуль и фазовый сдвиг простейшего нерекурсивного
фильтра — фильтра с конечной импульсной характеристикой (КИХ
фильтра); гр и фр — модуль и фазовый сдвиг полюса простейшего
рекурсивного фильтра — фильтра с бесконечной импульсной харак-
теристикой (БИХ фильтра).
Структурная схема элементарной цифровой ячейки, реализую-
щей выражение (5.14), на основе которой может быть получена пе-
редаточная функция (5.13), записанная в любом из указанных ви-
дов, изображена на рис. 5.12, а где двойные стрелки показывают, что
передаются коды комплексных чисел.
Данная элементарная цифровая ячейка представляет собой:
при гр = 0,4, фо=0, ro= 1 цифровой дифференциатор (простейший
КИХ фильтр);
при гР = 1 <рР=0, го=О цифровой интегратор (простейший БИХ
фильтр);
Рис. 5.12. Структурные схемы элементарной цифровой комплексной
ячейки с прямыми и обратными связями (а), базовой операции алго-
ритма БПФ (б) и фильтрации с помощью алгоритма БПФ (в)
15*
227
при rP=0, Фсг^О, г0=1 цифровой эквивалент аналогового по-
следовательного колебательного контура;
при Гр<1 <Рр=0, го=О цифровой эквивалент аналогового парал-
лельного колебательного контура (цифровой резонатор);
при Гр=1, го=О и q>j>=2nnk/N данная цифровая комплексная
ячейка производит вычисления точного значения коэффициента
ДПФ согласно выражению
у—1
VI ( 2лпк )
F*= 2jsnrexP	(5.15)
где N — число комплексных отсчетов входной реализации, Оспе
—1; Т — период дискретизации, определяемый из условия вы-
полнения теоремы Котельникова.
При расчете ДПФ с помощью рассмотренной цифровой ком-
плексной ячейки число независимых коэффициентов ряда Фурье опре-
деляется числом входных комплексных отсчетов, т. е. N = M. Отме-
тим также, что на основе указанной цифровой комплексной ячейки
можно построить цифровые фильтры с требуемыми амплитудно-
и фазо-частотными характеристиками, которые работают в режи-
ме «скользящее» окно. Однако указанная ячейка без принятия специ-
альных мер не позволяет проводить обработку сигнала в режиме рас-
параллеливания.
В случае, когда известны начало и конец входной реализации,
широкое применение находят различного вида алгоритмы быстрого
расчета ДПФ — алгоритмы БПФ. Выская производительность до-
стигается при решении задач быстрой свертки при структурной реа-
лизации вычисления БПФ за счет распараллеливания входной реа-
лизации и применения МП с одинаковым временем выполнения опе-
раций. Структурная схема реализации базовой операции алгоритма
БПФ представлена на рис. 5.12,6.
Известные априори начало и конец входной реализации при реа-
лизации алгоритма БПФ позволяют использовать различного вида
«весовые» окна во временной области, что существенно улучшает
важнейшие характеристики устройств ЦОС. Использование эквива-
лентности обработки сигналов во временной и частотной областях
позволяет проводить фильтрацию сигналов, находящихся во входной
реализации, за счет преобразования ее с помощью алгоритма БПФ
в частотную область, умножения всех полученных спектральных ком-
понент на соответствующие весовые коэффициенты, являющиеся пре-
образованием Фурье импульсной характеристики цифрового фильт-
ра, и обратного преобразования Фурье (ОБПФ) с целью получения
отфильтрованной выходной последовательности. Структурная схема
ячейки фильтрации сигналов с помощью алгоритма БПФ представ-
лена на рис. 5.12, в.
Метод цифровой фильтрации на основе алгоритма БПФ позволя-
ет эффективно обрабатывать процессы с полосой частот, намного
превышающей быстродействие входящих в многопроцессорную систе-
му блоков за счет распараллеливания входной реализации. Однако
этот метод имеет существенное ограничение, связанное с невозмож-
ностью обеспечения режима работы «скользящее» окно во времен-
ной области. Организация вычислений в режиме «скользящее» окно
на основе алгоритма БПФ приводит к неприемлемым затратам обо-
рудования. При ограничениях на массогабаритные характеристики
в режиме «скользящее» окно метод БПФ приводит к проигрышу по
228
полосе частот обрабатываемых сигналов относительно прямого ме-
тода расчета коэффициентов БПФ с использованием набора ком-
плексных цифровых ячеек, каждая из которых вычисляет свой ко-
эффициент ряда Фурье.
Одним из способов преодоления ограничений, связанных с не-
обходимостью обработки широкополосных сигналов на интегральной
элементной базе ограниченного быстродействия в режиме «скользя-
щее» окно, является построение фильтров на основе элементарной
цифровой комплексной ячейки с использованием распараллеливания
входной реализации.
Представим выражение (5.14) в виде следующего произведения:
vt-л -v ми гл z-roexp(j<po) z
К (z/нр — Ки (z) Кр (z)—	,(5.16)
z z —rpexp(jq>p)
где K„(z) = (z—roexp(j<po)/z — передаточная функция простейшего
нерекурсивного фильтра; Kp(z)=z/(z— rpexp(jtpp))—передаточная
функция простейшего рекурсивного фильтра.
Выражение (5.16) определяет каскадное соединение простейших
нерекурсивного и рекурсивного фильтров, как показано на рис. 5.13.
Рис. 5.13. Каскадное со-
единение простейших ре-
курсивного и нерекурсив-
ного фильтров
Нерекурсивные цифровые фильтры. Рассмотрим простейший не-
рекурсивный цифровой фильтр, построенный на основе распаралле-
ливания входной реализации и работающий в режиме «скользящее»
окно, полоса обрабатываемых частот в котором превышает произво-
дительность отдельных цифровых узлов.
Алгоритм работы простейшего нерекурсивного фильтра описы-
вается выражением yP=xnroexp(j<pd)-|-Xn+i.
При последовательном поступлении на вход отсчетов входной
реализации (х0, х(, хг,..., хп) на выходе, в соответствии с алгоритмом,
появятся отсчеты выходной реализации
у0 = х() г0 е/ф«,
У1 = xt г0 е'<р” + х0,	(5.17)
у2=х,г0 е/ф" + Xi,
Уп = xn r0 e'^-f-Xn-j
Положим, что входная реализация подвергается разбиению на
отрезки, в каждом нз которых содержится по 1 отсчетов, которые
229
последовательно записываются в последовательно-параллельное ОЗУ
и параллельно поступают на устройство обработки, т. е.
Xq X/	Х2/ Xkl •
Х1 xl+l	хг!+1 xkl -pl,
х2 х/+а х2?+2 ХА/ [-2 >
(5. 18)
X/+1, x2/_j, х3/-1...X(*4-1)Z—1.
Используя алгоритм (5.17) для параллельных отсчетов входной
последовательности, достаточно просто синтезировать устройство
в виде цифрового нерекурсивного фильтра, структурная схема кото-
рого может быть представлена в виде, изображенном на рис. 5.14, а.
О
Рис. 5.14. Структурные схемы нерекурсивного фильтра первого по-
рядка с 1-кратным распараллеливанием входных отсчетов (й) и ре-
курсивного фильтра с 1-кратным распараллеливанием (б)
Последовательным соединением подобных фильтров получают
нерекурсивные фильтры более высокоТо порядка. Производитель-
ность данного фильтра в 1 раз выше, чем нерекурсивного фильтра
первого порядка за счет увеличения затрат оборудования в 1 раз.
Рекурсивные цифровые фильтры. Рассмотрим простейший рекур-
сивный фильтр на основе распараллеливания входной реализации,
организованный аналогично как и для нерекурсивного фильтра.
Алгоритм работы простейшего рекурсивного фильтра описыва-
ется выражением:
yft = xn + rp е/<₽РУп-Г
(5.19)
230
Очевидно, что в случае последовательного поступления на вход от-
счетов входной реализации, выходные отсчеты поступают на выход
в соответствии с алгоритмом (5.19) в виде:
ун =	+ гр е'’Фр У«-1-
У«-Н = xfe/+i + rP е/ч,Р xki + гр е'2<₽Р Уи-р
У*/+2 = xki+2 + ГР е/ФР x*/+i + гр е/2фР хы + гр e'3<f,P У«-1 ’ <5- 2°)
У(fe+D/-i = x(fe+D/-i + rP е/ч>Р x(*+d/-2 + • • •+ r₽ e/e4,P Vki-V
В соответствии с алгоритмом (5.20) и условием (5.18) на рис. 5.14, в
представлена синтезированная структурная схема цифрового рекур-
сивного фильтра с 1-кратным распараллеливанием, работающего
в режиме «скользящее» окно.
Данный цифровой рекурсивный фильтр позволяет обрабатывать
сигналы с производительностью в 1 раз более высокой (соответст-
венно и имеющих в 1 раз более широкую полосу частот), чем цифро-
вой рекурсивный фильтр, изображенный на рис. 5.13. Следует от-
метить, что затраты оборудования при организации подобного вы-
числительного процесса в 1 раз больше, чем затраты оборудования,
необходимые для организации процесса по алгоритму (5.19),
работающего со входными отсчетами последовательно во вре-
мени.
Распараллеленные рекурсивные фильтры первого порядка позво-
ляют организовать процесс рекурсивной фильтрации в фильтрах бо-
лее высокого порядка путем последовательного соединения указан-
ных фильтров первого порядка. Фильтры, изображенные на рис. 5.14,
могут соединяться также в каскадное соединение, образуя
цифровую ячейку типа рис. 5.12, а с 1-кратным распараллелива-
нием.
Поскольку все элементарные функции (степенные, показательные,
логарифмические, тригонометрические, обратные тригонометриче-
ские, сложные, образованные с помощью перечисленных функций
и др.) могут быть представлены в виде отношения полиномов (5.13),
то, применяя указанную цифровую комплексную ячейку на рис.
5.12, а, можно легко вычислить эти функции при условии, что не-
зависимые переменные изменяются в области сходимости используе-
мых многочленов. Для этого необходимо организовать соединение
соответствующим образом нерекурсивных и (или) рекурсивных ча-
стей этой цифровой комплексной ячейки.
Помимо операций линейной обработки сигналов при решении
широкого круга практических задач выделения огибающей отфиль-
трованного процесса и обнаружения сигнала на фоне шума исполь-
зуются нелинейные операции вида «взятие модуля» и «выбор мак-
симального значения из двух сравниваемых величин».
Рассмотрим точный и приближенный алгоритмы вычисления
огибающей квадратурных компонент сигнала:
Увых Г^(Увых«е)2 + (УвыхМг)2,	(5.21)
231
Увых = max
I ^выхЯ< I ,
7	1
8 I ^BbixRt I + 2 । - riwx/m I >
1	7
2	I УвыхЛе I "b 8 । Уцы.\/"< I
(5.22)
(
Из выражения (5.21) следует, что для нахождения огибающей
на выходе над каждым квадратурным отсчетом нужно произвести
операции возведения в квадрат, суммирования и извлечения квад-
ратного корня, что требует достаточно больших аппаратурных и вы-
числительных затрат. Применение (5.22) позволяет обойтись при
некоторой потере в точности (расчетная ошибка в определении ам-
плитуды по этой формуле не превышает 2,98 % от ее истинного
значения) операциями суммирования и сравнения. Кроме того, не-
обходимость в операции сравнения двух чисел возникает при гы-
работке решения о наличии полезного сигнала в поступающей на
вход реализации. При этом в качестве одного сравниваемого числа
берется число, соответствующее уровню порога, выбираемого из
условия обеспечения заданной вероятности ложной тревоги.
Из рассмотрения задач и устройств, используемых для ЦОС,
следует, что для организации вычислительного процесса независимо
от рода и режима работы необходимо наличие цифровых суммато-
ров, цифровых устройств умножения двух чисел, узлов выбора мак-
симума и взятие модуля и элементов памяти, в которых должна
храниться как текущая информация, так и постоянные величины
(постоянные величины чаще всего представляют собой отсчеты дис-
кретной комплексной экспоненты).
5.3.2. Особенности построения устройств ЦОС
на основе МП 1815ВФЗ
Анализ архитектур разработанных в настоящее время МП и ис-
пользуемого ими набора операций показывает, что непосредственное
их применение в многопроцессорных системах ЦОС вызывает опре-
деленные затруднения. Можно сформулировать требования, которым
должен удовлетворять МП, используемый в современных многопро-
цессорных системах ЦОС. К таким требованиям можно отнести:
использование стандартного корпуса с минимально возможным
числом выводов при условии обеспечения минимальной потребляе-
мой мощности и максимальной степени интеграции БИС;
реализация макроопераций и использование языка высокого
уровня путем одновременного выполнения всех арифметическо-логи-
ческих действий в многопроцессорной системе за счет соединения
определенным образом отдельных МП по коду крупной операции;
применение принципа параллельности выполнения всех обменов
и арифметическо-логических действий, входящих в реализуемые МП
крупные операции;
применение конвейерной обработки информации при высокой
тактовой частоте работы МП.
Наиболее полно указанным требованиям удовлетворяет МП
К1815ВФЗ, который и предназначен для построения процессоров
БПФ, различного рода цифровых фильтров и многопроцессорных
232
вычислительных систем высокой и сверхвысокой производительности.
Цифровая часть упрощенной структурной схемы классической
радиолокационной системы, построенной на основе МП К1815ВФЗ,
может быть представлена в виде, изображенном на рис. 5.15. Ра-
ботает данная система следующим образом. С выходов АЦП коды
чисел поступают на коммутатор, с выхода которого отрезки реали-
Рис. 5.15. Цифровая часть радиолокационной системы на основе
БИС К1815ВФЗ
зации поступают поочередно на ортогональную регистровую память
(типа К1815ИР1), где преобразуются из параллельных кодов в по-
следовательный знакоразрядный код. Преобразованные коды па-
раллельно через ОЗУ и коммутатор поступают на вычислитель, гы-
полненный на МП К1815ВФЗ. Промежуточные результаты переза-
писываются в соответствующее ОЗУ, из которого этн результаты
могут поступать как на вычислитель, так и на ортогональную реги-
стровую память. В последнем случае результаты на выходе появ-
ляются в виде параллельных кодов, которые поступают далее па
исполнительное устройство.
На рис. 5.16, а приведена структурная схема сложения Х|+х2=
= yi и умножения х3Хх«=У2 комплексных чисел на микросхемах
К1815ВФЗ. Аналогичным образом можно реализовать изображенные
на рис. 5.13 рекурсивный и нерекурсивный фильтры, соединив соот-
ветствующим образом выводы МП с их входами через соответст-
вующие элементы памяти для согласования временных диаграмм
работы отдельных узлов между собой. Структурная схема реализа-
ции базовой операции БПФ на основе К1815ВФЗ изображена на
рис. 5.16,6. Подобным образом на основе К1815ВФЗ можно синте-
зировать любые виды комплексных фильтров различного порядка.
Построение действительных фильтров аналогично комплексным, по
в этом случае одна БИС К1815ВФЗ будет выполнять основную пару
операций — умножение и сложение действительных чисел.
233
234
Рис, 5,16. Структурная схема реализации умножения и сложения комплексных чисел (а) и базовой операции
БПФ (б) на микросхемах К1815ВФЗ
Таким образом, МП К1815ВФЗ позволяет эффективно реали-
зовать любые виды цифровых фильтров, организовать вычисление
различного рода функций, которые раскладываются в ряды, позво-
ляет реализовать цифровые фильтры с любой степенью распаралле-
ливания и добиться таким образом требуемой производительности
как в режиме «скользящее» окно (с помощью рассмотренных выше
алгоритмов), так и в режиме «скачущее» окно (с помощью извест-
ных алгоритмов БПФ).
Очевидно, что реализация рассмотренных структур и алгоритмов
может быть осуществлена на микропроцессорных наборах БИС
различных серий. Поэтому представляет интерес сравнение этих на-
боров по обобщенному критерию качества г), который включает про-
изводительность П, число корпусов для выполнения выбранного типа
операций К, число выводов каждого корпуса В и потребляемую од-
ним корпусом мощность Р
г] _----------- .	(5 23)
i; KfBiPi
i=i
Данный обобщенный критерий качества независимо от вида
сравниваемых устройств обработки, реализующих рассматриваемые
алгоритмы, позволяет оценить эффективность применяемых микро-
схем. Знак суммы в знаменателе выражения (5.23) характеризует
конструктивную неоднотипность используемых в какой-либо серии
микросхем.
Используя это выражение, приведем результаты сравнительного
анализа вариантов реализации операции БПФ на микросхемах се-
рии К.1802, также предназначенных для ЦОС, и микросхемах
К1815ВФЗ. При реализации алгоритма БПФ на микросхемах серии
К1802 с учетом 16-разрядного представления чисел для П = 5Х
ХЮ’ БПФ/с, К лу= 12, КУЛ1=4, Влу =42, Вул1=64, РлУ=1,2Вт,
Рул1 =4 Вт получим т]=3,1  103 БПФ/с-Вт.
При использовании микросхем К1815ВФЗ для П=(4,16—2,5)Х
XI0е БПФ/с, К=16, В = 24, Р = 0,4 Вт получим ц = (27—16,2) • 103
БПФ/с-Вт.
При 26-разрядном представлении чисел для серии К1802 не-
обходимо увеличение затрат оборудования для организации соот-
ветствующих вычислений: т] = 0,72103 БПФ/с-Вт (П = 3,3-10е БПФ/с,
КуМ=12, Ксм=24, Клу = 18; ВУЛ1=64, Вду =42, ВСЛ1=48,
Pyyt==3 Вт- Рлу=1,2 Вт, РСЛ1 = 1,2 Вт). При реализации анало-
гичного устройства на К1815ВФЗ т]=(18—10,8)-Ю3 БПФ/с-Вт (П =
= (9,7—5,8)-10е БПФ/с, К=56, В = 24, Р=0,4 Вт).
Таким образом, при прочих равных условиях микросхемы
К1815ВФЗ оказываются более эффективными (в 5—25 раз) по ука-
занному критерию качества. С учетом того, что при построении циф-
ровых фильтров также требуется использование операций умноже-
ния и суммирования, то и сравнение по другим алгоритмам обра-
ботки приведет к аналогичному результату.
На рис. 5.17 приведены в графическом виде обобщенные резуль-
таты сравнительного анализа по эффективности, массово-габаритным
и энергетическим характеристикам сравниваемых серий при решении
задач ЦОС.
235
1)Ю\бПФ/св1
Рис. 5.17. Графики сравнительного анализа эффективности микросхем
серий К1802 и К1815
5.4. Вопросы проектирования межсхемных соединений
в устройствах ЦОС
Одним из способов повышения производительности устройств
ЦОС, что чрезвычайно важно для систем, работающих в реальном
масштабе времени, является использование микроэлектронной эле-
ментной базы с максимально возможным быстродействием. В БИС
серии K18I5 реализованы технические решения, обеспечивающие
времена переключения базовых логических элементов и выходных
буферных каскадов, лежащие в пределах 5...10 нс для И2Л и 3...5 нс
для ТТЛШ. При проектировании цифровых устройств на основе
236
БИС с таким быстродействием возникает проблема: как объединить
быстродействующие элементы в систему с минимальными потерями
в скорости обработки информации. Дело в том, что быстродействие
цифровых устройств, построенных на высокоскоростных БИС, за-
висит от времени переключения их логических элементов и времени
передачи сигналов по межсхемным соединениям. Время передачи
сигналов складывается из двух составляющих: задержки распрост-
ранения, равной электрической длине соединения тл, и задержки,
вызванной искажением фронтов сигналов в линиях связи. Причем,
так как время установления переходных процессов в несогласован-
ных соединениях, определяющее длительность искажений, равно
нескольким тл, то именно искажения фронтов сигналов при прохож-
дении по межсхемным проводникам являются основной причиной
снижения производительности систем ЦОС.
Частично задача повышения эффективного быстродействия ло-
гических элементов в серии К1815 решена увеличением степени ин-
теграции схем, что дало возможность уменьшить габаритные раз-
меры устройства и тем самым сократить суммарную длину межсо-
единений. Однако достижимое при современном уровне развития
технологии интеграции схем и конструирования радиоэлектронной
аппаратуры уменьшение габаритных размеров оказывается недоста-
точным для полного устранения влияния межэлементных проводни-
ков на быстродействие устройства.
Проблема влияния линий связи особенно актуальна для высо-
копроизводительных систем ЦОС, в которых применяются парал-
лельные и конвейерные принципы обработки в реальном масштабе
времени, так как эти принципы вызывают необходимость проекти-
рования детерминированных с точки зрения временных задержек
логических цепей и предъявляют жесткие требования к системе син-
хронизации аппаратуры.
В этой ситуации анализ переходных процессов в трактах пере-
дачи, позволяющий предсказать, учесть или устранить влияние па-
разитных задержек сигналов на работу устройства, становится важ-
ным этапом его проектирования. Главным препятствием для про-
ведения такого анализа является отсутствие информации о методах
расчета переходных процессов, учитывающих специфику соедине-
ний в цифровых вычислительных устройствах. В данном параграфе
приводятся инженерные методы расчета переходных процессов в ли-
ниях связи логических элементов, позволяющие разработчику циф-
ровой аппаратуры точно оценить картину искажений информацион-
ных сигналов в трактах передачи и принять объективные решения
по организации, конструкции, типу и параметрам соединений в про-
ектируемой аппаратуре.
В последние годы широко применяются автоматизированные си-
стемы проектирования цифровых устройств. Автоматизация позво-
ляет существенно снизить трудоемкость, сократить сроки и повысить
качество,разработки. Однако вопросы электронного проектирования
связей логических схем и оценки динамических параметров спроек-
тированных логических цепей приходится решать разработчику. Раз-
работчик макетирует различные типы и конструкции соединений и на
основании полученных данных определяет общие правила организа-
ции связей. В силу того, что для экспериментального исследования
даже ограниченного числа типов соединений требуются большие за-
траты времени, а также из-за сложности введения разработанных
ограничений в алгоритмы логического и конструкторского проекти-
рования, эти правила являются слишком общими и не учитывают
237
всего многообразия межсоединений логических элементов, В ре-
зультате — потеря быстродействия системы ЦОС.
Временные диаграммы работы цифрового устройства рассчиты-
ваются на этапе логического проектирования, когда задержки сиг-
налов в межсоединениях схем можно задать весьма приближенно.
Численные значения задержек появляются на заключительных эта-
пах работы, а именно, после построения монтажа конструктивных
единиц (типовых элементов замены, блоков и т. д.). В итоге вре-
менные параметры логических цепей оказываются отличными от
расчетных, что приводит к сбоям в работе спроектированного циф-
рового устройства.
Рассматриваемые методы расчета переходных процессов инте-
ресны с точки зрения разработки машинных алгоритмов анализа ис-
кажений и задержек информационны^ сигналов, предназначенных
для автоматизации процесса исследований и проведения контроля
динамических свойств реальных схем на соответствие результатам
логического проектирования.
Влияние линий связи на работу цифрового устройства проявля-
ется в том случае, когда электрическая длина соединения т л состав-
ляет 0,05—0,1 длительности фронта сигнала 1.й. При отношениях
1л/(ф^ОЛ это влияние сказывается в интегрировании фронтов им-
пульсов на реактивностях линии. В этом случае анализ искажений
сводится к замене соединения собственными реактивностями и рас-
чету переходного процесса в схеме с сосредоточенными параметрами.
Погрешность анализа при таком подходе в диапазоне тл/1^^0,1 пре-
небрежимо мала [58].
Когда отношение тлД^>0,1—0,4, замена распределенных пара-
метров линии сосредоточенными реактивностями приводит к суще-
ственным ошибкам, так как на форме переходного процесса начи-
нают сказываться волновые процессы, характерные для длинных ли-
ний. Для микросхем серии К1815 и используемых совместно с ними
при реализации вспомогательных функций и построении цепей син-
хронизации схем серий К530, К1533, имеющих длительности фронтов
выходных сигналов 3—8 нс, критические длины соединительных про-
водников составляют 5—15 см. Таким образом, для основной массы
проводников в аппаратуре, построенной на БИС серии К.1815, ана-
лиз переходных процессов нужно проводить с учетом отражений
сигналов от неоднородностей в линиях связи.
Аналитический расчет искажений сигналов в межсхемных со-
единениях быстродействующих цифровых устройств с учетом отра-
жений практически неосуществим из-за необходимости детального
исследования схем как с сосредоточенными, так и с распределенны-
ми параметрами; сложной разветвленной системы связей логических
узлов и элементов; ярко выраженной нелинейности входных и вы-
ходных сопротивлений цифровых БИС.
Для расчета переходных процессов в линиях с нелинейными на-
грузками обычно широко используется графический метод [59], од-
нако с его помощью можно проводить анализ только схем соедине-
ний, состоящих из однородной линии связи и сосредоточенных на
концах линии нагрузок. Для более точного расчета искажений сигна-
лов в межсоединениях БИС серии К1815 необходимо использовать
модифицированный графический метод, позволяющий исследовать
переходные процессы в неоднородных линиях связи различной кон-
фигурации. Метод основан на последовательном графическом реше-
нии схем замещения длинной линии, получаемых из решения Де-
ламбера волновых уравнений длинной линии без потерь,
238
Рассмотрим в качестве примера расчет переходного процесса
в' двухлучевом соединении БИС серии К.1815 типа ТТЛ-И2Л, пока-
занном на рис. 5.18, а, при переключении БИС передатчика из со-
стояния с высоким уровнем напряжения на выходе Е] в состояние
с низким.
Рис. 5.18. Пример двухлучевого соединения БИС серии К1815 типа
ТТЛ-И2Л
Лучевые отрезки характеризуются волновым сопротивлением г,
электрическая длина одного равна Т,, второго Т2. Число нагрузок
на конце первого отрезка составляет гц, второго п2.
Предположим, что время переключения задающей схемы t$=0.
Как известно, решение Деламбера дает напряжение или ток в какой-
либо точке линии в виде суммы падающих волн, распространяющих-
ся от источника сигнала к приемнику, и отраженных волн, распро-
страняющихся в обратном направлении. На рис. 5.18,6 приведены
временные диаграммы, иллюстрирующие образование падайщих
и отраженных волн в рассматриваемом соединении, а иа рис. 5.19
показаны эквивалентные схемы замещения длинной линии для оп-
ределения электрических режимов в начале и на концах лучевых
отрезков. В этих схемах линия связи заменяется генератором с на-
пряжением, равным удвоенной амплитуде распространяющейся в ней
падающей (2Un) или отраженной (2Ut>) волны, и внутренним со-
противлением, равным волновому сопротивлению линии. Источники
напряжения Ej в эквивалентных схемах учитывают начальные усло-
вия переходного процесса. При изменении входного напряжения
в соединении начинают распространяться падающие волны:	—
в одном отрезке, uffl —в другом (рис. 5.18, б),Предположим, что
Т|<Т2, тогда в течение промежутка времени 2Т1 будет происходить
разряд линий через выходное сопротивление передающей схемы
Rea». Напряжение в начале соединения при этом можно определить
из эквивалентной схемы для момента времени t=0 (рис. 5.19, о).
Так как данная схема содержит три параллельных ветви, то суще-
ствуют три ее графических решения, каждое из которых соответст-
вует току, протекающему в отдельной ветви.
В рассматриваемом случае волновые сопротивления лучевых
отрезков равны. Первые падающие волны напряжения и тока оди-
наковы в обеих линиях. Чтобы найти их амплитуды, необходимо по-
239
. 5.19. Эквивалентные схемы за-
гения связи для моментов време-
1=0 (a), t=T,(T2) (б), t = 2T] (в),
t=3Ti (г), t=2T, + T2 (д)
строить ВАХ параллельного включения задающего элемента с одной
из ветвей, замещающих лучевые отрезки, и определить точку пере-
сечения этой характеристики (характеристика 1 на рис. 5.20) с на-
1рузочной прямой u=Ei+iz.
Для нахождения напряжения на входах нагрузок п, и п2 в мо-
менты прихода первых падающих волн следует из полученной точ-
ки Ао провести линию с наклоном — z. Эта прямая и=Е!-)-2ип1—iz
представляет собой ВАХ генератора первой падающей волны в эк-
гивалентной схеме для t=Ti(T2) (рис. 5.19,6). Следовательно, точ-
ки пересечения (Вь CJ с входными ВАХ нагрузок Usx(ni) иию(п2)
определяют режимы на концах линий в моменты времени Т1 и Т2.
На концах отрезков возникают отраженные волны Upp .
Так как Т(<Т2, то отраженная волна в первой линии приходит
к началу соединения раньше, чем во второй. Напряжение на выходе
передающего элемента в момент ее прихода задается эквивалентной
схемой для t=2Ti (рис. 5.19, в). Достигнув начала, первая отражен-
ная волна разделится на отраженную часть являющуюся вто-
рой падающей и распространяющейся к концу первой линии волной,
и преломленную волну U, двигающуюся к концу второго луча.
Чтобы иметь возможность найти волну U^p > нужно рассчитать схе-
му замещения относительно режима на входе первой линии. Для
этого требуется найти пересечение ВАХ параллельно включенных
выходного элемента и ветви, замещающей второй отрезок, с пря-
мой, проведенной из точки Bi с наклоном + z. Данная прямая имеет
240
уравнение u^E^ZU^’+iz и является ВАХ генератора первой от-
раженной волны в схеме на рис. 5.19, в. Следовательно, найденная
точка Aj1’ даст напряжение и ток в начале первой линии при t=2T,.
Для определения волны нужно рассчитать эквивалентную схе-
му для t=2Ti относительно тока во второй линии. С этой целью
строится интегральная ВАХ задающего элемента и ветви, замещаю-
щей первый отрезок (характеристика 2). Точка пересечения (точка
А(2-> ) построенной характеристики с ВАХ ветви, замещающей вто-
рую линию (прямой u = Ei—iz), задает режим в начале второго
луча. Зная режимы в начале каждого отрезка при t=2Ti, можно
решить эквивалентные схемы (рис. 5.19, г, д), соответствующие мо-
менту прихода вторых падающих волн U^’ и Up? к концу отрез-
ков. Расчет схем для 1=ЗТ, и t=2Ti + T2 заключается в проведении
из точек А}11, Ар’ прямых с наклоном—z, являющихся ВАХ ле-
вых ветвей схем, до пересечения с выходными ВАХ нагрузок ni и п2
(точки В2, С2). Продолжая последовательное графическое решение
эквивалентных схем, можно построить форму сигнала в начале и на
концах обеих линий до окончания переходного процесса.
Рассмотренный графический метод справедлив в предположе-
нии, что 10=0. Если ^¥=0 и выполняется условие <2Тт!П, где
Ттм — наименьшая из всех электрических длин однородных отрез-
ков соединения, то он позволяет получить достаточно точное зна-
16—777
241
чение амплитуд выбросов и помех, но в расчете не учитываются не-
линейные искажения фронтов сигнала.
При временах переключения логических схем около 3—5 нс
минимальная длина соединения, переходной процесс в котором мож-
но рассчитать графическим методом, составляет 30—50 см, т. е.
к подавляющему большинству соединений микросхем в устройствах
ЦОС, он, как и известный графический метод [59], в обычном виде
не применим. Точный анализ при Любом соотношении и Т с уче-
том нелинейных искажений фронтов можно провести с помощью
.модернизированного графического метода, позволяющего найти фор-
му напряжения и тока на концах линии с нелинейными нагрузками
при произвольной форме входного сигнала и любом соотношении
между 1ф и Т.
Обоснование метода вытекает из уравнений, полученных на ос-
нове теории Бержерона:
ik (t) - iH (t - T) =- (1/zfl) [uK (t) - ua (t - T)],
i„ (t) - ik (t - T) = (1 /zfl) [uH (t) — Ujfe (t — T)].
где iH, uH, i,c, uK —точки и напряжения в начале и конце линии.
Эти уравнения связывают режим в конце линии в момент вре-
мени t с режимом в начале линии в момент t — Т и режим в начале
линии в момент времени t с режимом в конце в момент t — Т. На
плоскости i — и точки с координатами iK (t), uR(t) и itt(t— Т)
uH(t — Т) лежат на прямой, имеющей наклон —l/z0; точки iK(t)
ии (t) и iK(t — Т), uK(t — Т)—на прямой с наклоном l/z0, где z0 —
волновое сопротивление линии связи. Кроме того, на концах линии
должны выполняться функциональные зависимости между током
и напряжением, задаваемые конкретной схемой, т. е. точки, опре-
деляющие режимы в начале и конце линии, лежат соответственно на
выходной ВАХ передатчика, изменяющейся в общем случае Но вре-
мени, и входной ВАХ приемника.
Процедура построения формы напряжения и тока на концах
линии состоит в следующем. Предположим, что источник При пере-
ключении меняет свою выходную ВАХ с ииап(0) на ии(Л1(1ф)
(рис. 5.21).
Рис. 5.21. Модернизированный графический метод:
а — аппроксимация входного сигнала; б — процесс построения формы напря-
жения и тока на концах линии связи
242
Очевидно, что ВАХ, соответствующая установившемуся вход-
ному напряжению, характеризует источник и во все последующие
моменты времени, т. е. ии(.т(1ф) =uUCTn(t>t^). Представим фронт
сигнала источника в виде ступенчато-изменяюшегося напряжения
в моменты времени At-|-2kT, k=0, 1, 2,... После каждого k-го скачка
напряжения генератор переходит в состояние с характеристикой
uUOT (At+2kT) = fft[i„fOT (At+2kT)]. Напряжение в начале линии
uH (At) определяется точкой Л1 пересечения характеристики uucm(0)
с нагрузочной прямой с наклоном l/z0, проведенной из точки пере,
сечения характеристик приемника иир и передатчика uUCTn(0). Точка
Bi, соответствующая режиму в конце линии в момент времени At-f-T,
находится как пересечение прямой с наклоном —l/z0, выходящей из
точки А|, с характеристикой приемника. Точка А2 для режима в на-
чале линии при At + 2T, есть точка пересечения прямой l/z0, выхо-
дящей из Вь и промежуточной ВАХ передатчика uucm(At-|-2T). Та-
ким способом определяется изменение режимов на концах линии
через временные интервалы 2Т в процессе нарастания входного на-
пряжения.
Напряжение и ток в линии после окончательного установления
входного сигнала (точки А3, В3, А4, В4, А3 на рис. 5.21) находится
обычным методом построения с помощью прямых с наклонами l/z0,
—1/zo, проведенных между ВАХ источника иист (t^t^) и ВАХ при-
емника U„p .
Выбор начального временного интервала At, от которого зави-
сит вид ступенчатой функции, аппроксимирующей форму входного
напряжения, совершенно произволен. Поэтому, изменяя величину At
и выполняя описанную выше процедуру построения для каждой из
аппроксимирующих функций, можно сколь угодно точно учесть
форму фронта сигнала и нелинейность оконечных нагрузок в линии.
Для применения модернизированного графического метода Не-
обходимо знать, как изменяется ВАХ источника в процессе измене-
ния выходного напряжения.
Выходное напряжение БИС изменяется, когда напряжение на
ее входе проходит через активную переключательную пороговую
зону шириной 100—200 мВ. Задавая с помощью высокостабильного
источника напряжения уровни входного сигнала в пределах зоны
переключения, можно получить промежуточные выходные состояния
схемы при ее переключении и снять соответствующие этим состоя-
ниям выходные ВАХ.
Семейство промежуточных характеристик и построение формы
сигнала в цепи связи ТТЛШ схем показаны на рис. 5.22, 5.23. Там
же приведены экспериментальные осциллограммы и расчетные кри-
вые напряжения, полученные обычным графическим методом. Из
сравнения результатов эксперимента и построения видно, что форма
передаваемого напряжения, рассчитанная предлагаемым методом,
близка к реальному сигналу на конце линии. Построение обычным
графическим методом может приводить к существенным ошибкам,
так как оно не учитывает искажения фронта сигнала, вызванное от-
ражениями от нелинейных оконечных сопротивлений в линии.
Применим модернизированный графический метод определения
допустимой длины несогласованных соединений в устройствах на
ТТЛШ БИС серии К1815. Выбор этой длины имеет большое значе-
ние по следующим причинам. От допустимой длины несогласован-
ных линий зависит, во-первых, быстродействие устройства, так как
16*
243
Рис. 5.22. Форма напряжения на конце линии связи при выключении
схемы-передатчика:
/ — модернизированный метод; 2 — обычный графический расчет; 3 — осцил-
лограмма
Рис. 5.23. Форма напряжения на конце линии связи ТТЛ-И2Л БИС
при включении схемы-передатчика:
1 — модернизированный метод; 2 — обычный графический метод; 3 — осцил-
лограмма
согласование трактов передачи резко снижает нагрузочную способ-
ность схем-передатчиков, что приводит к необходимости ставить до-
полнительные логические ступени для размножения сигналов и со-
ответственно увеличивает время обработки информации, во-вторых,
конструкция и экономичность устройства.
При включении схемы-передатчика переходной процесс в линии
связи носит колебательный характер (рис. 5.23). Возникающий при
этом отрицательный выброс напряжения, приложенный к одному из
входов схемы-приемннка, способен вызвать пробой другого р-n пе-
рехода входного транзистора, на который в данный момент подается
уровень лог. 1. Опасность обратного пробоя переходов транзистора
еще больше возрастает в том случае, если на его базу подается не
стандартный уровень лог. 1, а повышенный, вызванный искажением
244
сигнала в линии связи при передаче положительного фронта. Для
БИС серин К.1815 максимально допустимое напряжение между вхо-
дами установлено равным 5,5 В.
На рис. 5.24 показаны типичные зависимости максимального по-
ложительного напряжения и+ и амплитуды отрицательного выброса
ч~ на входе схемы-приемника в конце линии от длины соединения,
Рис. 5.24. Определение допус-
тимой длины несогласованных
соединений ТТЛ-И’Л, ТТЛШ
БИС:
1 — зависимость v«(l); 2— зави-
симость
Рис. 5.25. Цепь связи элемен-
тов И2-ТТЛ (а) и ее эквива-
лентная схема (б)
рассчитанные для худшего случая: волновое сопротивление наиболее
высокоомных из применяемых линий связи ТТЛШ БИС свитых пар
zo=130 Ом; нагрузка в конце линии п=1, напряжение питания
схем увеличено (ЦСс = 5,5 В). Точка пересечения кривых н+(1) и
u_ (1) дает допустимую длину несогласованных трактов связи 1 ()оп к,
~50 см. Использование несогласованных линий связи большей дли-
ны может привести к выходу из строя микросхем.
Возможность анализа с помощью графического метода разветв-
ленных схем соединений позволяет учесть влияние, оказываемое на
переходной процесс емкостными составляющими нагрузок. Идея
такого расчета высказана в работе [58], в которой показано, что со-
средоточенную емкость С можно адекватно представить разомкну-
тым на конце отрезком длинной линии и свести задачу к анализу
искажений сигналов в линии с отводом. Волновое сопротивление
zc эквивалентного отрезка выбирается равным At/2C, а электриче-
ская длина Тс — равной At/2, где At — временной шаг расчета, оп-
ределяющий погрешность вычислений.
Рассмотрим влияние емкости нагрузки на форму сигнала в со-
единении ТТЛШ схем, изображенном на рис. 5.25, а. Число нагру-
зок в начале линии П1 = 1, в конце п2=17. Передающая схема гене-
рирует линейный фронт длительностью 1^=8 нс, волновое сопро-
тивление линии связи z4=100 Ом, электрическая длина Тл=2 нс.
Схемы ТТЛШ имеют входные емкости порядка 3 пФ; суммарная
245
емкостная нагрузка в конце линии Сй=51 пФ. Выберем At=2 нс,
тогда исходную схему можно преобразовать в схему, приведенную
на рис. 5.25,6, где zc=19 Ом, Тс=1 нс. На рис. 5.26 показана по-
следовательность расчета переходного процесса в полученной схеме
замещения при переключении передающей схемы из состояния с низ-
ким выходным уровнем Ео в состояние с высоким с помощью модер-
Рис. 5.26. Графическая интерпретация переходного процесса в линии
связи ТТЛ-И2Л БИС с учетом влияния входных емкостей схем-при-
емников (а) и форма напряжений в начале (ин) и конце (ик) ли-
нии (б)
низированного графического метода. Как видно из расчета, нали-
чие сосредоточенной емкостной нагрузки на конце соединения при-
водит к сильному искажению формы сигнала в начале линии,
в результате чего задержка переключения схемы щ может превы-
сить задержку переключения схем, расположенных на конце линии
связи.
Волновые эффекты в линиях связи ТТЛШ схем проявляются
в том случае, когда время задержки от источника сигнала до источ-
ника отражения превышает 0,1—0,4 длительности фронта импуль-
са. В этом случае соединение должно рассматриваться как линия
передачи с распределенными параметрами.
При меньшей длине линия связи представляет собой электри-
чески короткую линию и характеризуется емкостным входным со-
противлением. В этом случае при построении временных диаграмм
работы схемы сначала определяют полную емкость нагрузки, состоя-
щую из собственной емкости линии связи и входных или выходных
емкостей микросхем, подключенных к линии, а затем по зависимо-
стям задержки переключения от емкости нагрузки, приводимым
в технических данных на микросхему, находят задержку сигнала
в данном межсоединении. Хотя зависимости t3a5 = f(CH) снимаются
с учетом нелинейности входных сопротивлений БИС, задержка вы-
ходного сигнала относительно входного измеряется по уровню на-
пряжения, соответствующему порогу переключения схем. Между тем
246
нелинейные искажения фронтов, проявляющиеся выше или ниже
уровня отсчета задержки, могут привести к значительному искаже-
нию нормальных логических уровней и потере помехоустойчивости
на время перезаряда емкости нагрузки.
Если известно изменение во времени выходной ВАХ передающей
схемы, то, перейдя к схеме замещения сосредоточенной емкости от-
резком длинной линии, можно графически оценить искажения сигна-
ла на выходе БИС при работе на емкостную нагрузку.
Рассмотрим возможные искажения фронта сигнала в соединении
БИС И2Л-ТТЛ (К1815ВФ1, ВФ2, ВФЗ), показанном на рис. 5.27, а.
Рис. 5.27. Схема электрически короткого соединения ТТЛ-И2Л
БИС (а), ее эквивалентные схемы замещения (б, в)
Напряжение на выходе ненагруженной передающей схемы при ее
переключении изменяется линейно, время переключения t^=8 нс.
Изменение выходной ВАХ передатчика характеризуется семейством
кривых uebiAr==f*(ieb£je)-
Для фронта 1ф=8 нс критическая длина линии лежит в преде-
лах 25—35 см. Для определенности будем считать, что в рассмат-
риваемой схеме наиболее удаленная нагрузка соединяется с пере-
датчиком линией длиной 10 см, и, следовательно, допустим переход
к сосредоточенным параметрам, а общая длина межсоединений 1 =
=25 см. Число нагрузочных элементов п=10. Полная величина ем-
кости, подсоединенной к выходу передающей схемы, С=1С0+СвЫА.+
4-пСвх, где Со — погонная емкость монтажных соединений; Свх
Свых— входная и выходная емкости микросхем. Считая Со=
=0,5 мФ/см (печатный проводник на плате без экранирующего
слоя земли), Свх =СвМА.= 3 пФ, получаем С=45,5 пФ. Выбрав At=
=2 нс и заменив емкость С эквивалентным отрезком длинной линии
с параметрами zc=20 см, Тс=1 нс, получим схему замещения, изо-
браженную на рис. 5.27, в, которую просто рассчитать графическим
методом.
Последовательность расчета и форма сигнала в цепи при вклю-
чении передающей схемы приведены на рис. 5.28. Характеристики
u=f(i) на входе эквивалентной линии получаются суммированием
247
токов каждой из выходных характеристик задающее элемента
и п входных характеристик нагрузок.
Расчет показывает, что из-за нелинейности входных ВАХ мик-
росхем происходит заметное затягивание фронта переключения.
Очевидно, что этот эффект будет выражен тем сильнее, чем меньше
усиление мощного n-p-п транзистора выходного каскада БИС
И’Л-ТТЛ.
Таким образом, рассмотренный графический метод расчета пе-
реходных процессов дает возможность исследовать искажения сиг-
Рис. 5.28. Форма сигнала в цепи ТТЛ-И2Л БИС при работе на ем-
костную нагрузку:
/ — сигнал на выходе ненагруженной схемы; 2— сигнал выхода при емкост-
ной нагрузке
налов в сложных разветвленных линиях связи. Расчет заключается
в построении временных диаграмм, образующихся в соединении па-
дающих и отраженных волн, получении схем замещения однородных
участков соединения, соответствующих каждой распространяющей-
ся волне, и последовательном графическом решении полученных схем
замещения. Такая последовательность анализа позволяет также
представить природу происходящего переходного процесса и выявить
факторы, приводящие к искажению передаваемого сигнала.
Список литературы
1.	Петровский А. А. Методы и микропроцессорные средства обра-
ботки широкополосных и быстропротекающих процессов в ре-
альном масштабе времени — Минск: Наука и техника, 1988.—
272 с.
2.	Thompson С. О. A Complexity Theory for VLSI: Ph. D. Thesis,
Dept, of Computer Science, Carnegi-Mellon Univ., Pittsburgh,
Penn., Sept. 1979.
3.	Brent R. P., Kung H. T. The area-time complexity of binary mul-
tiplication//}. of Ass. Comput. Mast. — July, 1981. — Vol. 28 —
p 521_____534,
4.	Gilbert В. K., Naused B. A., Hartley S. M., VanNurden W. K.
Exploitation of Parallelism and Ultraspeed Integrated Circuits
in the Next Generation of Distributed Super Signal Processors.//
IEEE Comput. Soc. Workshop Comput. Arhitect. Pattern Analy-
sis and Image Database Management. — Pasadena, Calif., Oct.,
1983. — P. 87—92.
5.	Multinovic V., Fura D., Helbig W. Impact of GaAs on Micropro-
cessor Architecture//Proceedings of the 1985 IEEE International
Conference on Computer Design: VLSI in Computers. — Port
Chester, New York, October, 1985.— P. 30—40.
6.	Fisher A., Kung H. T. Synchronizing Large VLSI Processor Arra-
ys//Conf, Proc. 10th Annu. Int. Symp. Comput. Architecture. —
Stockholm, 1983. — P 54—58
7.	Wann D. F., Franklin M. A. Asynchronous and Clocked Control
Structures for VLSI Based Interconnection Networks//IEE Trans,
on Computers. — 1983. — Vol. C-32, N 3. — P. 284—293.
8.	Foster M. J., Kung H. T. The Design of Special Purpose VLSI
Chips//Computer, 1980.—Vol. 13. — P. 26—40.
9.	Рабинер JI. P., Гоулд Б. Теория и применение цифровой обра-
ботки сигналов: Пер. с англ, под ред. Ю. Н. Александрова — М.:
Мир, 1978.— 848 с.
10.	Применение цифровой обработки сигпалов/Под ред, Э. Оппенгей-
ма: Пер. с англ, под ред. А. М. Рязанцева. — М.: Мир, 1980 —
552 с.
11.	Оппенгейм Э., Шафер Р. Цифровая обработка сигналов: Пер. с
англ. — М.: Связь, 1979. — 416 с.
12.	Цифровые фильтры и устройства обработки сигналов на интег-
ральных микросхемах/Ф. Б. Высоцкий, В. И. Алексеев, В. Н. Па-
чин и др. — М.: Радио и связь, 1984. — 216 с.
13.	Уильямс Ф. Цифровая интегральная схема для фильтрации ви-
деосигналов//Электроника. — 1983. — № 20. — С. 74—79.
14.	Wood D., Evans R. A., Wood К. W. An 8-bit Serial Convolver
Chip Based on a Bit Level Systolic Array//Proc. IEEE Int Cus-
tom Circuits Conf. — May, 1983. — P. 256—261.
15.	Введение в цифровую фильтрацию/Под ред. Р. Богнера и А. Кон-
стантинидиса: Пер. с англ. — М  Мир, 1976. — 216 с.
16.	Кухарев Г. А., Тропченко А. Ю., Шмерко В. П. Систолические
249
процессоры для обработки сигналов. — Минск: Беларусь, 1988.—
127 с.
17.	Wold Е. Н., Despain А. М. Pipeline and Parallel-Pipeline FFT
Processors for VLSI Implementation//IEEE Trans, on Compu-
ters. — 1984. — Vol. C-33, N 5. — P. 414—426.
18.	Adams P. F., Harbridge J. R., Macmillan R. H. An MOS Integra-
ted Circuit for Digital Filtering and Level Detection//IEEE J. of
Solid-State Circuits. — June, 1981. — Vol. SC-16, N 3.— P. 183—
190.
19.	Lamb K- CMOS Building Blocks Shrink and Speedup FFT Sys-
tems//Electronic Design.—August, 1987.— P. 101—106.
20.	Corry A., Patel K. Architecture of a CMOS Correlator//The GEC
Journal of Research. — 1983. — N 1. — P. 35—38.
21.	ТИИЭР.— 1987. — T. 75, № 4. Аппаратные и программные сред-
ства цифровой обработки сигналов.—212 с.
22.	Каляев А. В. Многопроцессорные системы с перестраиваемой ар-
хитектурой. — М.: Радио и связь, 1984. — 240 с.
23.	Подрубиый О. В., Лапицкий Р. Е. Параллельно-конвейерная реа-
лизация рекурсивных цифровых фильтров при обработке данных
в последовательном коде//Тез. докл. Шестой Всесоюзной школы-
семииара «Распараллеливание обработки информации». Ч. 2. —
Львов, 1987. — С. 222—224.
24.	Параллельная обработка информации. Т. 4. Высокопроизводи-
тельные системы параллельной обработки информации/Л. Б. Ав-
гуль, А. И. Белоус, А. И. Гречишников и др.; Под ред. В. В. Гри-
цыка. — Киев: Наукова думка, 1988. — 272 с.
25.	БИС универсального процессорного элемента К1815ВФ1/А. И. Бе-
лоус, О. В. Подрубный, В. М. Журба и др .//Микропроцессорные
средства и системы. — 1986. — № 2. — С. 9—13.
26.	Микропроцессор К1815ВФЗ для цифровой обработки сигналов/
В. А. Бобков, А. В. Каляев, О. Б. Станишевский и Др.//Микро-
процессорные средства и системы. — 1986. — № 2. — С. 21.
27.	Белоус А. И., Горовой В. В. Микропроцессорные системы цифро-
вой обработки сигналов.//Обзорная информация. Сер. 50.33.39
Процессоры. — Минск: БелНЙИНТИ, 1989. — 53 с.
28.	Микропроцессоры и микропроцессорные комплекты интегральных
микросхем: В 2 т./Б. Б. Абрайтис, Н. Н Аверьянов, А. И. Бело-
ус и др.; Под ред. В. А. Шахнова.— М.: Радио и связь, 1988.—
Т. 1—2.
29.	Силин А. В., Милованов А. И., Прибыльский А. В. БИС преобра-
зователя кодов К1815ПР1//Микропроцессорные средства и систе-
мы— 1986, — Ks 2. —С. 14.
30.	Медведев В. И., Прибыльский А. В, БИС специализированного
АЛУ К1815ИА1//Микропроцессорные средства и системы,—
1986. — № 2. — С. 20.
31	БИС накапливающего 24-разрядного сумматора с интерфейсом/
А. И. Белоус, О. С. Вайнилович, В. М. Журба и др.//Микропро-
цессорные средства и системы. — 1986. — № 2. — С. 19.
32.	Смолов В. Б., Хвощ С. Т., Белоус А. И. Инжекционные микро-
процессоры в управлении промышленным оборудованием. — Л.:
Машиностроение, 1985.— 182 с.
33.	Белоус А. И., Вайнилович О. С. Схемотехнические особенности
микропроцессорных инжекционных БИС второго поколения//Мик-
ропроцессорные средства и системы.— 1988. — № 4.— С. 79—82.
84. Исследование характера изменения коэффициента усиления тока
базы интегрального транзистора с пристеночным эмиттером при
250
масштабировании геометрическим размером/А. И. Белорус,
Э. П. Калошкин и др.//М.: ЦНИИ «Электроника», 1988.— С. 16.—
(Обзоры по электронной технике. Сер. 3, Вып. 3).
35.	Белоус А. И., Гриценко П. Г., Коноплев В. Г. Входные буферные
устройства ИгЛ БИС//Функциональные микроэлектронные устрой-
ства и элементы. — Таганрог: ТРТИ.— 1980.— Вып. 7.—
С. 23—29.
36.	Белоус А. И., Блинков О. Е., Силин А. В. Биполярные микросхе-
мы для интерфейсов систем автоматического управления. — Л.:
Машиностроение, 1990. — 215 с.
37.	А. с. 1109016 СССР. Интегральный элемент с инжекционным пи-
танием/А. И. Белоус, А. В. Силин. — Опубл. 1984, Бюл. № 7.
38.	Белоус А. И. Интерфейсы современных микропроцессорных сис-
тем//Обзорная информация. Сер. 50.33.39.— Минск: БелНИИНТИ,
1990.— 62 с.
39.	А. с. 1114301 СССР. Устройство согласования/А. И. Белоус.
А. В. Силин. О. С. Вайнилович, А. Л. Кондратюк. — Опубл. 1984,
Бюл. № 13.
40.	А. с. 1294269 СССР. Согласующее устройство/А. И. Белоус,
О. С. Вайнилович, А. Л. Кондратюк, А. В. Силин. — Опубл. 1985,
Бюл. № 19.
41.	А. с. 1409101 СССР. Устройство согласования/А. И. Белоус,
А. В. Силин, IO. П. Попов, В. В. Горовой. — ОгТ/бл. 1984,
Бюл. № 34.
42.	Шагурин И. И., Петросянц К. О. Проектирование цифровых мик-
росхем на элементах инжекционной логики. — М.: Радио и связь,
1984 —232 с.
43.	А. с. 4053927 СССР. Инжекционный DV-триггер с внутренней за-
держкой/А. И. Белоус, О. В. Подрубный, М Н. Яковлев. — Опубл.
1989, Бюл. № 16.
44.	Белоус А. И., Горовой В. В., Силин А. В. Особенности организа-
ции цепей питания инжекционных БИС//М.: ЦНИИ «Электрони-
ка», 1985. — С. 48—50.— (Обзоры по электронной технике,
Вып. 9).
45.	А. с. 646698 СССР. И2Л микропроцессор/А. И. Белоус, А. И. Су-
хопарой, В. П. Болдырев, Ю. И. Савотин. — Опубл. 1979, Бюл.
№ 37.
46.	Белоус А. И., Горовой В. В., Мельничук В. В. Исследование тем-
пературной зависимости динамических параметров элементов с
инжекционным питапием//Микроэлектроника. — 1984. — Т. 13,
Вып. 1, —С. 57—63.
47.	А. с. 1508929 СССР. Устройство защиты интегральной схемы/
А. И. Белоус. — Опубл. 1989, Бюл. № 13.
48.	А. с. 1503930 СССР. Устройство согласования с тремя состояния-
ми выхода/А. В. Силин, А. И. Белоус, А. В. Прибыльский и др. —
Опубл. 1988, Бюл. № 21.
49.	Шагурин И. И. Транзисторно-транзисторные логические схемы/
Под ред. Ю. Е. Наумова. — М.: Сов. радио, 1974.— 160 с.
50.	Конструктивно-технологические особенности инжекционных вен-
тилей второго поколения/Н. А. Долгий, В. А. Лабунов, В. М. Пи-
воваров и др.//Электронная промышленность. — 1985. — Вып. 7. —
С. 55.
51.	Проектирование и исследование библиотеки интегральных резис-
торов для расширенного диапазона рабочих температур и токов/
А. И. Белоус, В. В. Горовой, А. В. Силин и др.//ЦНИИ «Электро-
251
ника», 1987. — С. 49—55. — (Обзоры по электронной технике.
Сер. 3, Вып. 3).
52.	Кузьмин С. 3. Основы теории цифровой обработки радиолокаци-
онной информации. — М : Сов. радио, 1974. — 432 с.
53.	Лихачев В. А. Цифровые методы и устройства в радиолокации.—
М.: Сов. радио, 1973. — 456 с.
54.	Применение микропроцессора К1815ВФЗ в устройствах цифровой
обработки сигналов/А И. Белоус, В. А. Бобков, А. В. Каляев
и др.//Электронная	техника. — Сер. 10. — Микроэлектронные
устройства. — 1987. — Вып. 1, —С. 14—21.
55.	Богачев А. С. Алгоритм цифровой обработки сигналов при фор-
мировании диаграмм направленности приемных антенных реше-
ток//Радиотехника. — 1978. — Т. 33, № 6. — С. 59—65.
56.	Проблемы антенной техники/Под ред. Л. Д. Бахраха, Д. И. Вос-
кресенского. — М.: Радио и связь, 1989. — 368 с.
57.	Цифровые фильтры в электросвязи и радиотехнике/А. В. Брун-
ченко, П. Г. Бутыльский, Л. М. Гольденберг и др.; Под ред.
Л. М. Гольденберга. — М.: Радио и связь, 1982. — 224 с.
58.	Чурин Ю. А. Переходные процессы в линиях связи быстродей-
ствующих схем ЭВМ. — М.: Сов. радио, 1975. — 208 с.
59.	Бержерон Л. От гидравлического удара в трубах до разряда в
электрической сети. — М.: Машгиз, 1962.
Оглавление
Предисловие.................................................  3
Введение..................................................... 4
Глава 1. Особенности построения систем ЦОС на оснопе
СБИС..................................................... 8
1.1.	Влияние технологии СБИС на структуру вычисли-
тельных систем.......................................... 8
1.2.	Алгоритмы ЦОС и	методы их реализации ...	25
1.3.	Общие вопросы построения микроэлектронной элемен-
тной базы для систем ЦОС................................45
Глава 2. Архитектура и алгоритмы работы БИС микро-
процессорного комплекта К1815...........................54
2.1.	Большая интегральная микросхема процессорного эле-
мента К1815ВФ1.......................................54
2.2.	Большая интегральная микросхема микропроцессора
для реализации БПФ К1815ВФЗ.............................85
2.3.	Большая интегральная микросхема ортогональной ре-
гистровой памяти К1815ИР1...............................ЮЗ
2.4.	Большая интегральная микросхема восьмивходового
сумматора К1815ИМ1..................................107
2.5.	Большая интегральная микросхема преобразователя
кодов К1815ПР1.........................................125
2.6.	Большая интегральная микросхема специализирован-
ного АЛУ К1815ИА1......................................133
2.7.	Большая интегральная микросхема накапливающего
сумматора К1815ВФ2.....................................137
Глава 3. Схемотехника БИС комплекта К1815	. .	.	144
3.1.	Схемотехника инжекционных БИС......................146
3.2.	Схемотехника БИС на основе элементов ТТЛШ . .	181
3.3.	Конструктивное оформление БИС комплекта К1815 .	195
Глава 4. Схемы включения и электрические характеристи-
ки	БИС комплекта К1815............................197
4.1.	Принципы организации функционально-динамического
контроля ..............................................197
4.2.	Методика	оценки динамических	параметров	.	.	.	201
4.3.	Методика	и схемы измерений	статических	параметров	205
4.4.	Учет особенностей электрических параметров ТТЛШ
БИС при проектировании печатных плат .	.	.	.	211
Глава 5. Применение БИС комплекта К1815 в устройст-
вах ЦОС ...............................................213
5.1.	Формирование диаграмм направленности фазирован-
ной антенной решетки..................................213
5.2.	Цифровая	фильтрация.............................223
5.3.	Применение	БИС К1815ВФЗ............................226
5.4.	Вопросы проектирования межсхемных соединений в
устройствах	ЦОС................................236
Список литературы.........................................  249
253
Справочное издание
Белоус Анатолий Иванович
Подрубный Олег Владимирович
Журба Владимир Михайлович
МИКРОПРОЦЕССОРНЫЙ КОМПЛЕКТ БИС СЕРИИ KI815
ДЛЯ ЦИФРОВОЙ ОБРАБОТКИ СИГНАЛОВ
Справочник
Заведующий редакцией Ю. Н. Рысев
Редактор М. М. Лисина
Художественный редактор Н. С. Шеин
Технические редакторы Т. Н. Родина, Г. 3. Кузнецова
Корректор Т. В. Дземидович
ИБ № 2100
Сдано в набор 25,04.91. Подписано в печать 11.09.91. Формат 84Х108'/зг.
Бумага газетная. Гарнитура литерат. Печать высокая. Усл. печ. л. 13,44.
Усл. кр.-отт. 13,44. Уч.-изд. л. 18,03. __Тираж 50.000 экз, Изд, Ns 22897.
Зак. Ns 777. Цена договорная*
Издательство «Радио и связь». 101000, Москва, Почтамт, а/я 693
Владимирская типография
600000, г. Владимир, Октябрьский проспект, д. 7