Автор: Бойко В.И.
Теги: компьютерные технологии программирование электроника электротехника
ISBN: 5-94157-466-5
Год: 2004
Текст
УДК 681.3(075.8)
ББК 32.973-02я73
Б72
Бойко В. И. и др.
Б72 Схемотехника электронных систем. Цифровые устройства/
Авторы: В. И. Бойко, А. Н. Гуржий, В. Я. Жуйков, А. А. Зори,
В. М. Спивак, В. В. Багрий. — СПб.: БХВ-Петербург, 2004. — 512 с.: ил.
ISBN 5-94157-466-5
В книге рассматриваются следующие темы: теоретические основы син-
теза цифровых устройств, классификация и характеристика логических
элементов, синтез комбинационных схем и цифровых автоматов. Содержа-
ние теоретического материала соответствует программам подготовки бака-
лавров, инженеров и магистров направления "Электроника” специальностей
"Электронные системы" и "Физическая и биомедицинская электроника"
согласно требованиям государственных стандартов Украины и России. От-
ражены схемотехнические особенности современных цифровых элементов,
описаны алгоритмы проектирования комплексных цифровых систем.
Для студентов, преподавателей и специалистов
в области электронной и микропроцессорной техники
УДК 681.3(075.8)
ББК 32.973-02я73
Группа подготовки издания:
Главный редактор
Зам. главного редактора
Зав. редакцией
Редактор
Компьютерная верстка
Корректор
Дизайн обложки
Зав. производством
Екатерина Дондукова
Игорь Шишигин
Григорий Добин
Анатолий Хрипов
Натальи Смирновой
Наталия Першакова
Игоря Цырульникова
Николай Тверских
Затверждено М(нютерством осени i науки УкраТни як пщручнйк
для студенпа вищих навчальних заклала
Лицензия ИД Ng 02429 от 24.07.00. Подписано в печать 02.07.04.
Формат 70х100’/1в. Печать офсетная Усл. печ. л. 41,28.
Тираж4000 экэ. Заказ Ng 3400.
"БХВ-Петербург", 190005, Санкт-Петербург, Измайловский пр., 29.
Гигиеническое заключение на продукцию, товар Ng 77.99.02.953.Д.001537.03.02
от 13.032002 г. выдано Департаментом ГСЭН Минздрава России.
Отпечатано с готовых диапозитивов
в ГУП “Типография "Наука"
199034, Санкт-Петербург, 9 линия, 12
ISBN 5-94157-466-5
С ОМД Групп, 2004
С Оформление, издательство "БХВ-ПетербурГ, 2004
Содержание
Вступление................................................................................................................... 1
Глава 1. Математические основы цифровой схемотехники •••••«•••••••••••••••••••в 3
1.1. Системы исчисления. Правила перевода из одной системы исчисления
в другую................................................................................3
1.2. Коды с выявлением ошибок..........................................................9
1.3. Коды с исправлением ошибок.......................................................11
1.4. Двоичная арифметика..............................................................15
1.5. Формы представления чисел........................................................16
Контрольные вопросы и задания..........................................................20
Глава 2. Алгебра логики и теоретические основы синтеза
цифровых устройств................................................................................................23
2.1. Элементы математической логики..................................................23
2.2. Основные законы алгебры логики..................................................24
2.3. Формы логических функций и их использование для синтеза
логических схем........................................................................28
2.4. Логические элементы и схемы. Принцип двойственности.............................36
2.5. Классификация логических устройств..............................................39
Контрольные вопросы и задания..........................................................42
Глава 3. Методы минимизации булевых функций............................................ 45
3.1. Целые минимизации логических устройств..........................................45
3.2. Метод непосредственных преобразований...........................................45
3.3. Метод Карно—Вейча...............................................................47
3.4. Минимизация методом Квайна и Мак-Класки.........................................52
Контрольные вопросы и задания..........................................................56
Глава 4. Логические элементы цифровых устройств .......................................59
4.1. Классификация элементов и их сравнительная характеристика.......................59
4.2. Общие характеристики элементов цифровых устройств...............................63
4.3. БЛЭ транзисторно-транзисторной логики...........................................72
4.3.1. Состав, схемотехника и принцип действия БЛЭ.................................72
4.3.2. Разновидности схемотехники элементов ТТЛ....................................77
4.3.3. Способы повышения быстродействия............................................80
IV
Содержание
4.4. БЛЭ эмиттерно-связанной логики (ЭСЛ).............................84
4.4.1. Особенности схемотехники.....................................84
4.4.2. Принцип действия и функциональные возможности БЛЭ ЭСЛ........86
4.4.3. Способы повышения быстродействия.........................89
4.5. БЛЭ на МДП-транзисторах......................................90
4.5.1. Особенности использования МДП-транзистора................90
4.5.2. Схемотехника БЛЭ КМОП-типа...............................92
4.6. БЛЭ интегрально-инжекционной логики..........................95
Контрольные вопросы и задания.....................................98
Глава 5. Синтез комбинационных схем-------......._........._......_.......101
5.1. Этапы построения логической схемы...........................101
5.2. Синтез логических устройств в заданном базисе ЛЭ............102
5.3. Особенности построения логических устройств
на реальной элементной базе......................................104
5.4. Логические элементы для реализации сложных функций..........108
5.5. Мультиплексоры и демультиплексоры............................ПО
5.6. Синтез комбинационных схем на мультиплексорах...............116
5.7. Дешифраторы, дешифраторы-демультиплексоры и шифраторы.......120
5.8. Сумматоры...................................................133
5.9. Десятичные сумматоры........................................138
5.10. Компараторы................................................142
5.11. Преобразователи двоично-десятичного кода в двоичный код.........150
5.12. Преобразователи двоичного кода в двоично-десятичный код....157
5.13. Взаимное преобразование двоичного кода и кода Грэя.........164
Контрольные вопросы и задания....................................166
Глава 6. Триггерные элементы цифровых устройств............________........169
6.1. Основные понятия. Классификация и их общие характеристики........169
6.2. Асинхронный RS-триггер и его разновидности..................176
6.3. Асинхронные триггеры с одним входом.........................186
6.4. Синхронные триггеры.........................................190
6.5. Синтез произвольных триггерных структур на универсальных
D- и УК-триггерах................................................197
6.6. Примеры использования триггеров.............................200
Контрольные вопросы и задания....................................209
Глава 7. Синтез цифровых автоматов----.......-----...............-.....-.211
7.1. Регистры сдвига............................................ 211
7.2. Счетчики по mod М...........................................216
7.3. Счетчики на регистрах сдвига................................231
7.4. Реверсивные счетчики........................................239
7.5. Счетчики с переменным коэффициентом пересчета и цифровые
фазоинверторы....................................................245
Содержание
V
1.6. Последовательные двоичные сумматоры и цифровые интеграторы..................250
7.7. Последовательная схема равнозначности кодов.................................256
7.8. Последовательная схема сравнения двоичных чисел.............................258
Контрольные вопросы и задания....................................................261
Глава 8. Специальные элементы цифровых устройств .........._____________..................263
8.1. Логические расширители.....................................................263
8.2. Преобразователи уровней....................................................267
8.3. Генераторы и одновибраторы.................................................278
8.4. Разностные преобразователи и детекторы событий (фронтов)...................315
8.5. Интегральные таймеры.......................................................320
Контрольные вопросы и задания....................................................330
Глава 9. Полупроводниковые оперативные запоминающие устройства ...331
9.1. Микросхемы статических ОЗУ.................................................332
9.2. Микросхемы динамических ОЗУ................................................354
9.3. Применение микросхем оперативных запоминающих устройств....................366
Контрольные вопросы и задания....................................................376
Глава 10. Микросхемы постоянных запоминающих устройств ...................379
10.1. Микросхемы ПЗУМ...........................................................379
10.2. Микросхемы ППЗУ...........................................................387
10.3. Микросхемы РПЗУ...........................................................392
Контрольные вопросы и задания....................................................426
Глава 11. Особенности проектирования цифровых схем............................... 429
11.1. Переходные процессы в логических схемах...................................429
11.2. Гонки.....................................................................435
11.3. Гонки по входу............................................................442
11.4. Система двухфазной синхронизации..........................................443
11.5. Временные соотношения двухфазной синхронизации............................447
11.6. Однофазная синхронизация..................................................455
11.7. О проектировании схем с обратными связями.................................464
Контрольные вопросы и задания....................................................465
Глава 12. Применение цифровых интегральных микросхем........................ 467
12.1. Помехи и помехоустойчивость цифровых устройств.............................467
12.2. Рекомендации по монтажу интегральных микросхем.............................476
Контрольные вопросы и задания....................................................492
Список литературы ................................................................................................493
Предметный указатель ..........................................................................................497
Вступление
Обмен информацией в электронных системах происходит при помощи сиг-
налов. Носителями сигналов могут быть разнообразные физические величи-
ны — токи, напряжения, магнитные состояния, световые волны. Отличают
аналоговые (непрерывные) сигналы и дискретные.
Дискретные сигналы проще сохранять и обрабатывать, они меньше поддают-
ся искажению под воздействием помехи, такие искажения легче обнаружить
и исправить. Поэтому дискретные сигналы находят более широкое практиче-
ское применение, чем непрерывные. Существуют два типа дискретных сиг-
налов: первый получен за время дискретизации по уровню или по времени
непрерывных сигналов; второй — в виде набора кодовых комбинаций зна-
ков, чисел или слов. Преобразование непрерывного информационного мно-
жества аналоговых сигналов в дискретное множество называется дискрети-
зацией или квантованием по уровню. Второе представление в виде слов
является более универсальным и распространненым. Оно применяется для
кодирования человеческого языка на бумаге (письма), в математике, в циф-
ровой электронике.
Наиболее вероятно, что в недалеком будущем цифровая электроника займет
монопольное положение на рынке электронных систем и устройств. Сегодня
цифровые персональные компьютеры и контроллеры (ЭВМ) практически вы-
теснили аналоговые электронные вычислительные машины, которые были
созданы раньше. То же самое происходит с аппаратурой радиосвязи, радиове-
щания и телевидения (телевизорами, радиоприемниками, видеомагнитофона-
ми, звукозаписью, фотоаппаратурой).
Полностью вытеснить аналоговую технику цифровая в принципе не сможет,
т. к. физические процессы, от которых электронная система получает инфор-
мацию, имеют аналоговую природу. В этом случае необходимы на входе и вы-
ходе цифроаналоговые и аналого-цифровые устройства.
Цифровая схемотехника — область науки, техники и производства, которая
связана с разработкой, исследованием, проектированием и изготовлением
электронных систем, где преобразование и обработка информации происхо-
дят по закону дискретной функции. Промышленное развитие цифровой схе-
2
Вступление
мотехники имеет два направления: энергетическое (силовое), связанное с
преобразованием постоянного и переменного токов для нужд металлургии,
электротяги, электроэнергетики и информационное, к которому относятся
средства измерения, контроля и регулирования технологических процессов
производства, научных исследований в технических и гуманитарных сферах.
Из учебников Наиболее распространена монография американских специали-
стов П. Хоровица и У. Хилла "Искусство схемотехники" в трех томах [48],
которая в странах СНГ с 1980 года выдержала четыре переиздания. В них
объем материала значительно превышает требования программ, мало инфор-
мации о современном развитии схемотехники, в особенности цифровой.
Для анализа современных микропроцессорных систем знание технической
реализации алгоритмов исключительно важно. Например, в полупроводнико-
вых цифровых микросхемах, на которых построены контроллеры и персо-
нальные компьютеры, широко используют логические вентили на транзи-
сторно-транзисторной логике (TTL) и логике на комплектарных полевых
транзисторах КМОП (CMOS). Стандартные микросхемы серий К155 и К133
характеризуются средним энергопотреблением и быстродействием 10 нс.
Микросхемы с меньшими затратами энергии — К134 — имеют улучшенное
быстродействие. Серии К131 имеют повышенную выходную мощность.
Микросхемы с диодами Шоттки (ТТЛШ) (К531) при более высоких, чем в
стандартных, затратах имеют быстродействие в три раза выше (3 нс). Серия
маломощных микросхем ТТЛШ (К555) при том же быстродействии, что и
стандартные, потребляет мощность в несколько раз меньше. Перспективными
являются серии КР1531 (с быстродействием 3 нс) и КР1533 (с быстродействи-
ем 4 нс). Причем последняя имеет в два раза меньшее энергопотребление.
В результате изучения курса "Цифровая схемотехника" студент должен
знать: принципы построения и функционирования устройств цифровой схе-
мотехники; принципы выбора методов анализа и синтеза электронных уст-
ройств с заданными характеристиками, а также уметь: рассчитать электрон-
ные цепи; обобщить динамические показатели электронных устройств;
выполнить расчеты разнообразных электронных устройств с организацией
банка данных.
Глава 1
Математические основы
цифровой схемотехники
1.1. Системы исчисления.
Правила перевода из одной системы
исчисления в другую
Системой исчисления называют систему приемов и правил, которые позво-
ляют устанавливать взаимно однозначное соответствие между любым числом
и его представлением в виде совокупности конечного числа символов. В за-
висимости от способа изображения чисел с помощью цифр системы исчис-
ления делятся на позиционные и непозиционные [1, 13, 52].
В непозиционных системах любое число определяется как некоторая функ-
ция от численных значений совокупности цифр, которые представляют это
число. Цифры в непозиционных системах исчисления отвечают некоторым
фиксированным числам. Пример непозиционной системы — римская систе-
ма исчисления. В электронных цифровых устройствах применяются позици-
онные системы исчисления. Позиционной система исчисления называется
потому, что значение каждой входящей в число цифры зависит от ее поло-
жения в записи числа.
Любая позиционная система исчисления с основой q может быть представ-
лена в виде полинома
\q) = rnQn + rn-\qn~X + - + П91 + ro9° + »
где A — число в позиционной системе исчисления с основой q\ г, — коэф-
фициент; п — степень и индекс.
Позиционные системы исчисления бывают разными в зависимости от осно-
вы: десятичные с основой десять, восьмеричные с основой восемь, двоичные
4
Глава 1
с основой два и т. д. В дальнейшем, чтобы явно указать систему исчисле-
ния, которая используется, будем записывать число в скобках и в индексе
указывать основу системы исчисления.
В двоичной системе исчисления коэффициентами г,- являются цифры 0 и 1, а
основой — число 2. В общем виде число в двоичной системе исчисления бу-
дет записано как:
А2 = rn 2п + rn_| 2"-1 +... + q 2’ + r02° + 2’1.
Цифровые устройства используют элементы, которые имеют только два
устойчивых состояния, поэтому двоичная система исчисления приобрела
широчайшее распространение для представления и обработки информации.
Восьмеричная система применяется для выполнения вспомогательных функ-
ций, сокращает запись числовой информации и обеспечивает простоту пере-
вода в двоичную систему, поскольку любая восьмеричная цифра легко заме-
няется двоичным трехразрядным числом — триадой. Наиболее удобной и
короткой по записи является шестнадцатеричная позиционная система. Ос-
новой системы служит число 16, а как коэффициенты приняты цифровые и
буквенные символы: 0, 1,2,3,4, 5, 6, 7, 8, 9, А, В, С, D, Е, F.
Перевод из десятичной системы в любую позиционную систему исчисления
проводится методом последовательного деления на основу новой системы до
тех пор, пока остаток от деления не будет меньше основы системы. Число в
новой системе записывается в виде остатков от деления, начиная с послед-
него остатка, справа налево. Дробное число записывается в виде целых час-
тей чисел, которые получают при умножении только дробной части на осно-
ву, начиная сверху после запятой, и при этом задается точность вычислений.
Практический интерес представляют пересчеты с десятичной и в десятичную
системы. Алгоритм пересчета и некоторые примеры приведены в табл. 1.1—
1.2.
Для перевода числа из восьмеричной системы в двоичную следует любое
восьмеричное число заменить эквивалентным трехразрядным числом:
2 4 5 1 да
010 100 101 001 (2)
Двоичное число при переводе в восьмеричную систему делится на триады
справа налево, и каждая триада заменяется восьмеричным числом:
101 001 111®
5 1 7 да
Математические основы цифровой схемотехники 5
Аналогично выполняются переводы в шестнадцатеричную систему из дво-
ичной системы и обратно, только используются двоичные тетрады:
А 1 3 (16) 1000 1101 0101 (2)
1010 0001 1100 (2) 8 D 5 (16)
В двоичной — кодированной десятичной системе каждая десятичная цифра
представляется двоичным эквивалентом —
24(ю) — 0010 0100(дкдо
Таблица 1.1. Методы перевода целых и дробных чисел
из десятичной системы исчисления
Тип преобра- зования Целые числа Дробные числа
Деление данного десятичного числа на q. Остатки дают пре- вращенное число, которое читается в направлении стрелки Повторное умножение данного деся- тичного числа на q. Разряд перед запятой дает разряд превращенного числа. При дальнейшем умножении используется лишь дробная часть промежуточного результата
Десятичное в двоичное 108:2 = остаток 0 54:2 = остаток 0 27:2 = остаток 1 13:2 = остаток 1 6:2 = остаток 0 3:2 = остаток 1 1:2 = остаток 1 108(ю)= 1101100(2) 0.34-2 = переносится 0 0.68-2 = переносится 1 (1.36) 0.36-2 = переносится 0 0.72-2 = переносится 1 (1.44) 0.44-2 = переносится 0 0.88-2 = переносится 1 (1.76) 0.76-2 = переносится 1 (1.52) Прерывание 0.34(10) = 0.0101011(2)
Десятичное в восьмеричное 108:8 = остаток 4 13:8 = остаток 5 1:8 = остаток 1 Ю8(10)= 154(e) 0.34-8 = переносится 2 (2.72) 0.72-8 = переносится 5 (5.76) 0.76-8 = переносится 6 (6.08) 0.08-8 = переносится 0 (0,64) 0.64-8 = переносится 5 (5.12) Прерывание 0.34(10)= 0.25605(8)
6
Глава 1
Таблица 1.1 (окончание)
Тип преобра- зования Целые числа Дробные числа
Десятичное в шестнадца- теричное 108:16 = остаток 12 6:16= остаток 6 108(ю)= 6С(1в) 0.34-16 = переносится 5 (5.44) 0.44-16 = переносится 7 (7.04) 0.04-16 = переносится 0 0.64-16 = переносится 10 Прерывание 0.34(10) = 0.570 А(16)
Во многих практических приложениях [13, 44], например, при аналогово-
цифровом преобразовании данных, желательно пользоваться кодами, в кото-
рых все последовательные кодовые наборы отличаются один от другого
только одним разрядом. Такие коды называются циклическими кодами.
Особенно важным среди циклических кодов является код Грэя, который при-
веден в табл. 1.3.
Таблица 1.2. Методы перевода в десятичную систему исчисления
Тип преобра- зования Целые числа Дробные числа
Повторное умножение про- межуточного результата на q и сложение со значением разряда данного числа. Пер- вый промежуточный резуль- тат есть старший разряд Повторное деление промежуточного результата на q и сложение с разря- дом данного числа. Первый проме- жуточный результат есть последний разряд, разделенный на q
Двоичное в десятичное 1 1-2+1 =3 3-2+0 = 6 6-2+1 = 13 13-2+1 =27 27-2+0 = 54 54-2+0 = 108 1101100(2)= 108(10) 1:2 = 0.5 (0.5+1 ):2 = 0.75 (0.75+0):2 = 0.375 (0.375+1 ):2 = 0.6875 (0.6875+0):2 = 0.34375 (0.34375+1 ):2 = 0.67187 (0.67187+0):2 = 0.33593 0.0101011(2)= 0.33593 = 0.34(10)
Математические основы цифровой схемотехники
7
Таблица 1.2 (окончание)
Тип преобра- зования Целые числа Дробные числа
Восьмерич- ное в деся- тичное 1 1-8+5= 13 13-8+4 = 108 154(8)= Ю8(10) 5:8 = 0.625 (0.625+01:8 = 0.078125 (0.078125+61:8 = 0.75976 (0.75976+5):8 = 0.71997 (0.71997+21:8 = 0.33999 0,25605(8)= 0.33999 = 0.34(10)
Шестнадца- теричное в десятичное 6 6-16+12= 108 6С(16)= 108(1о) А:16 = 0.625 (0.625+01:16 = 0.039062 (0.039062+61:16 = 0.75976. (0.75976+7):16 = 0.71997 (0.71997+51:16 = 0.33999 О.57ОА(}6)= 0.33999 = 0.34(ю)
Код Грэя используется в механических шифраторах угла поворота вала, при
"параллельном кодировании" — методе быстродействующего аналогово-циф-
рового преобразования. Это позволяет предотвратить ошибки, поскольку в
этом случае при переходе между двумя закодированными значениями все
разряды никак не могут измениться одновременно. Если бы использовался
чисто двоичный код, то при переходе, например, от 7 до 8, на выходе можно
было бы получить число 15.
Коды Грэя могут содержать любое число разрядов. Существует простое пра-
вило для формирования состояний кода Грэя: начинать надо из нулевого со-
стояния, а потом для получения каждого следующего выбрать самый млад-
ший разряд, изменение которого приводит к образованию нового состояния,
и взять его инверсное значение.
Существует ряд других кодов, которые обладают интересными и полезными
свойствами, например, код "с остатком 3" или код "4221" (см. табл. 1.4). Для
того чтобы любую цифру от 0 до 9 записать в коде с остатком 3, надо приба-
вить к ней число 3, а потом выразить результат в 4-разрядном двоичном коде.
При использовании кода "4221" каждая цифра также записывается в виде 4-
разрядной группы. Однако ее разряды, начиная с левого, представляют ве-
личины 4, 2, 2 и 1.
в
Глава 1
Эти коды обладают одним весьма важным свойством: для того, чтобы для
какой-нибудь цифры получить его дополнение к 9, достаточно взять ее об-
ратный код. Это позволяет упростить десятеричную арифметику. Вместо
вычитания какого-либо числа достаточно провести сложение с числом, кото-
рое представляет собой дополнение к 9 начального числа плюс 1.
Таблица 1.3. Код Гсэя
Десятичное число Двоичный код Код Грэя
0 0000 0000
1 0001 0001
2 0010 0011
3 0011 0010
4 0100 0110
5 0101 0111
6 0110 0101
7 0111 0100
8 1000 1100
9 1001 1101
10 1010 1111
11 1011 1110
12 1100 1010
13 1101 1011
14 1110 1001
15 1111 1000
Таблица 1.4. Коды "с остатком 3" и "4221"
Десятичное число Двоичный код Код с остатком 3 Код 4221
0 0000 0011 0000
1 0001 0100 0001
2 0010 0101 0010
Математические основы цифровой схемотехники
9
Таблица 1.4 (окончание)
Десятичное число Двоичный код Код с остатком 3 Код 4221
3 0011 0110 0011
4 0100 0111 1000
5 0101 1000 0111
6 0110 1001 1100
7 0111 1010 1101
8 1000 1011 1110
9 1001 1100 1111
1.2. Коды с выявлением ошибок
Появление одиночной ошибки в одном из разрядов 4-разрядного двоичного
кода может привести к неправильному, но допустимому кодовому набору.
Если код такой, что появление любой одиночной ошибки превращает допус-
тимый кодовый набор в недопустимый кодовый набор, то его называют ко-
дом с выявлением (одиночной) кодовой ошибки. Два таких кода приведены в
табл. 1.5.
Выявление ошибки в любом из этих кодов проводится проверкой на чет-
ность. Эта проверка основана на присоединении к каждому набору дополни-
тельного разряда с тем, чтобы количество единиц в любом кодовом наборе
данного кода было нечетным или четным. Более целесообразно число единиц
в кодовом наборе с выявлением одиночной ошибки выбирать нечетным. То-
гда любое кодовое представление, в том числе и для нуля, будет иметь хотя
бы одну 1. Это даст возможность отличить полное отсутствие информации от
передачи нуля в том случае, если 1 отражает наличие электрического сигна-
ла, а О — его отсутствие.
Таблица 1.5. Коды с выявлением ошибки
Десятичное число Двоично-десятичный код с проверкой на четность Код "2 из 5"
8 4 2 1 Р 0 1 2 4 7
0 0 0 0 0 0 0 0 0 1 1
1 0 0 0 1 1 1 1 0 0 0
2 0 0 1 0 1 1 0 1 0 0
10
Глава 1
Таблица 1.5 (окончание)
Десятичное число Двоично-десятичный код с проверкой на четность Код "2 из 5"
3 0 0 1 1 0 0 1 1 0 0
4 0 1 0 0 1 1 0 0 1 0
5 0 1 0 1 0 0 1 0 1 0
6 0 1 1, 0 0 0 0 1 1 0
7 0. 1 1 1 1 1 0 0 0 1
8 1 0 0 0 1 0 1 0 0 1
9 1 0 0 1 0 0 0 1 0 1
Дополнительный разряд р называется контрольным разрядом четности. Код,
который состоит из всех 10 возможных комбинаций 5-разрядных кодовых
наборов с двумя единицами, называется кодом "2 из 5".
При построении корректирующих кодов часто прибегают к геометрической моде-
ли. Допустим, есть алфавит, который состоит из трех символов. Из них можно со-
ставить следующие комбинации: ООО, 001, 010, 011, 100, 101, 110, 111. В трехмер-
ном пространстве на осях найдем точки с координатами кода (рис. 1.1). Помеха
может исказить сигнал, т. е. вместо 0 появится 1 или наоборот. Очевидно, что если
кодовые комбинации отличаются одна от одной длиной ребра d = 1, то помеха
переведет один сигнал в другой и обнаружить ошибку в этом случае нельзя. Ее
можно обнаружить, если кодовые комбинации отстоят одна от одной на два ребра,
т. е. 000, 011,101, ПО. Для исправления необходимо, чтобы комбинации отлича-
лись на три единицы: 000, 111. Пространство, представленное на рис. 1.1, назы-
вается пространством Хемминга, а величина d — расстоянием по Хеммингу или
минимальным кодовым расстоянием. Например, минимальное кодовое расстояние
для кодов из табл. 1.5 равняется двум. Очевидно, что это расстояние всегда целое
число, равное числу разрядов, в которых отличаются двоичные числа, соответст-
вующие точкам в пространстве Хемминга. В общем случае пространство Хеммин-
га имеет п координат и изображается «-мерным кубом.
Для построения «-разрядного кода с выявлением ошибок нужно не больше
половины от 2” возможных комбинаций разрядов. Выбор кодовых наборов
проводится таким образом, чтобы при преобразовании одного допустимого
кодового набора в другой допустимый кодовый набор по крайней мере два
разряда имели противоположные значения.
Математические основы цифровой схемотехники
11
Рис. 1.1. Геометрическая интерпретация корректирующих кодов
1.3. Коды с исправлением ошибок
Не только обнаружить, но и исправить ошибку можно с помощью кодов, ко-
торые строятся следующим образом. Пусть есть ш-значный двоичный код.
Общее число комбинаций
N = 2m.
Каждый из таких кодов отличается один от другого хотя бы одним знаком.
Дополним код еще одним знаком, а число кодовых комбинаций оставим не-
изменным, тогда
N = 2n,=-2n
2
и можно так подобрать кодовые комбинации, что они будут отличаться дву-
мя знаками. При этом используется только половина всех возможных комби-
наций от 2", вторая половина образует запрещенные комбинации: любое по-
явление одиночной ошибки превращает ее в запрещенную и тем самым
ошибка обнаруживается. Дополним теперь код таким количеством знаков,
которое даст возможность двум кодовым комбинациям отличаться тремя
знаками при неизменном числе 7V=2'". Такой код позволит не только обна-
ружить, но и исправить одиночную ошибку. Действительно, если произошла
одиночная ошибка в какой-то комбинации, то эта комбинация от других бу-
дет отличаться на два знака, а от своей — на один, и ее легко исправить.
12
Глава 1
Определим общее число дополнительных знаков, необходимых для выявления
и исправления одиночных ошибок. Пусть из общего числа позиций п для пере-
дачи информации используется фиксированное число позиций т. Другие пози-
ции к = п - т используются как проверочные. Символы, которые ставятся на к
проверочных позициях, определяются при кодировании проверкой на четность
каждой А-ой группы информационных символов. Сигнал кодируется так, чтобы
в результате любой из проверок выходило четное число. На приемном конце
на некоторых позициях появляются единицы вместо нулей и нули вместо еди-
ниц. При приеме также проводится проверка на четность.
Построим код, который разрешал бы обнаружить и исправить одиночную
ошибку. Пусть принята кодовая комбинация с ошибкой или без нее. Сделаем
в ней последовательно к проверок. После каждой проверки запишем 0, если
результат свидетельствует об отсутствии ошибки на позициях, т. е. сумма
единиц четная. Результат свидетельствует о наличии ошибки, если сумма
единиц нечетная и тогда записывается 1. Запись справа налево полученной
последовательности единиц и нулей дает двоичное число. Отсутствию ошиб-
ки в принятой кодовой комбинации будет отвечать число, составленное из
нулей. Проверочное число должно описывать (т + к + 1) событий. Следова-
тельно, число А: определяется на основе неравенства 2к >т + к + 1, и посколь-
2"
ку п = т + к, то 2т <--.
п + 1
Это соотношение позволяет определить максимальное т при данном п
или минимальное п для данного т. Соответствующие значения приведены в
табл. 1.6.
Определим позиции, которые надлежит проверить в любой из к проверок.
Если ошибок нет, то на всех позициях, которые проверяются, будет 0, если в
низшем разряде числа стоит 1, то это означает, что вследствие первой про-
верки выявлена ошибка.
Таблица 1.6. Соотношения для корректирующих кодов
п m к п m к
1 0 1 6 3 3
2 0 2 7 4 3
3 1 - 2 8 4 4
4 1 3 9 5 4
5 2 3 10 6 4
Математические основы цифровой схемотехники 13
Будем при первой проверке проверять те номера позиций, двоичные пред-
ставления которых имеют в первом разряде единицы, т. е.
1 = 0001; 3 = ООН; 5 = 0101; 7 = 01 И; 9 = 1001 и т.д.
Таким образом, первая проверка охватывает позиции 1, 3, 5, 7, 9. Для второй
проверки выберем такие позиции, двоичные представления которых имеют
единицу во втором разряде — отвечающие числам 2, 3, 6, 7, 10. Для третьей
проверки выберем позиции, двоичные представления которых имеют единицу
в третьем разряде, т. е. имеем 4, 5, 6, 7,12,13,14.
Такой выбор позиций, которые проверяются, дает возможность определить
номер позиции, в которой возникла одиночная ошибка. Если возникла
ошибка на одной из позиций первой проверки, то в проверочном числе в
низшем (правом) разряде появится единица. Дальнейшую расшифровку
проверочного числа дает вторая проверка: если среди всех позиций второй
проверки ошибок нет, то появится ноль. Таким образом, любая одиночная
ошибка на любой позиции может быть устранена проверками, которые дают
проверочное число, равное номеру позиции, на которой возникла ошибка.
Выбор для проверки позиций 1, 2, 4, 8 ... обеспечивает появление хотя бы
одной из этих позиций в каждой проверке, и это позволяет независимо от
знаков числа, которое передается, получить в каждой проверке четное число
единиц.
Таким образом, основные принципы построения кодов Хемминга с исправ-
лением ошибок состоят в следующем. К каждому набору из ш информаци-
онных разрядов присоединяется к разрядов р\, рг-.рк проверки на четность.
Потом присваиваются десятеричные значения позиции любому с (т + к)
разрядов кодового набора, начиная со значения 1 для старшего разряда и
кончая значением (т + к) для младшего разряда. Проводится к проверок на
четность числа единиц в выбранных разрядах каждого кодового набора. Ре-
зультат проверки на четность записывается как 1 или 0 в зависимости от того,
выявлена ошибка или нет. По результатам этих проверок строится двоичное
число с'ь с'2, ... с к, равное десятеричному значению присвоенного местоположе-
ния ошибочного разряда. При отсутствии ошибки записывается ноль. Это число
называется номером позиции. Для определения контрольных разрядов независи-
мо друг от друга через информационные разряды первые размещают на позици-
ях 1,2,. . .2*"’. Минимальное расстояние для кода Хемминга равняется трем.
Корректирующую способность кода можно повышать и дальше: строя коды
для выявления r-ой кратной и исправления s-ой кратной ошибок. При этом бу-
дет расти число дополнительных знаков и общая длина кодовой комбинации
(при неизменном N = 2'" ). Очевидно, что d = 1 + г + s, r>s.
14
Глава 1
Возможности разных кодов видны из табл. 1.7.
Таблица 1.7. Возможности корректирующих кодов
d г 3 Возможности кода
1 0 0 Отличие одной комбинации от другой
2 1 0 Выявление одиночной ошибки
3 1 1 Выявление и исправление одиночной ошибки
2 0 Выявление двукратной ошибки
4 2 1 Выявление двукратной и исправление одиночной ошибки
3 0 Выявление трехразовой ошибки
5 2 2 Выявление и исправление двукратной ошибки
3 1 Выявление трехразовой и исправление одиночной ошибок
4 0 Выявление четырехразовой ошибки
Пусть, например, передана последовательность 1101001, но из-за ошибки в
пятой позиции принята последовательность 1101101. Положение ошибки
можно определить путем выполнения трех проверок на четность (табл. 1.8).
Таблица 1.8. Определение положения ошибки в коде
Позиция: 1 2 3 4 5 6 7
Pi Pi Рз Л?2 лтз т4
Полученное сообщение: 1 1 0 1 1 0 1
Проверка на четность позиций 4, 5, 6, 7 1 1 0 1 с, = 1, т. к. результат нечетный
Проверка на четность позиций 2, 3, 6, 7 1 0 0 1 с2 = 0, т. к. результат четный
Проверка на четность позиций 1, 3, 5, 7 1 0 1 1 с3 = 1, т. к. результат нечетный
Таким образом, полученный номер позиции равен 101, что означает наличие
ошибки в пятой позиции. Для ее исправления необходимо заменить пятый
разряд его дополнением, после чего будем иметь правильное сообщение
1101001.
Математические основы цифровой схемотехники
15
1.4. Двоичная арифметика
Арифметические действия над двоичными числами выполняются соответст-
венно приведенным ниже выражениям [30, 39].
Сложение Вычитание Умножение
0+0=0 0-0=0 0-0=0
1+0=1 1-0=1 1-0=0
0+1=1 1-1=0 0-1=0
1+1= 10 10-1=1 1(1=1)
Сложение двух многоразрядных двоичных чисел проводится поразрядно с
учетом единиц переполнения от предшествующих разрядов.
1011
+ 1011
10110
Вычитание многоразрядных двоичных чисел, аналогично сложению, начина-
ется из младших разрядов. Если занять единицу в старшем разряде, образу-
ются две единицы в младшем разряде.
1010
-ОНО
0100
Умножение представляет собой многоразовое сложение промежуточных
сумм и сдвиги.
10011
х 101
10011
00000
10011
1011111
Процесс деления состоит из операций вычитания, которые повторяются.
101010 111
- 111 ПО
0111
- Ш
0000
16
Гпава 1
1.5. Формы представления чисел
В ЭВМ применяются две основные формы представления чисел: полулога-
рифмическая с плавающей запятой и натуральная с фиксированным положе-
нием запятой.
При представлении чисел с фиксированной запятой положение запятой за-
крепляется в определенном месте относительно разрядов числа и сохраня-
ется неизменным для всех чисел, которые изображаются в данной разряд-
ной'сетке. Обычно запятая фиксируется перед первым (старшим) разрядом и
в разрядной сетке могут быть представлены только числа, которые по моду-
лю меньше 1. Для кодирования знака двоичного числа используется стар-
ший ("знаковый") разряд (ноль отвечает плюсу, единица — минусу).
При выполнении арифметических действий над правильными дробями мо-
гут получаться двоичные числа, по абсолютной величине больше или рав-
ные единице, что называется переполнением разрядной сетки, и старшие
разряды числа теряются. Для исключения возможности переполнения при-
ходится вводить масштаб величин, которые принимают участие в вычисле-
ниях. Числа, которые по абсолютной величине меньше единицы младшего
разряда разрядной сетки, также теряются и называются машинным нулем.
Недостатками представления чисел с фиксированной запятой являются:
П необходимость предшествующего расчета и введения в машину масштаб-
ных коэффициентов, что является довольно сложной работой (масштаб-
ные коэффициенты служат для уменьшения чисел, которые превышают
единицу или равны ей);
П зависимость относительной точности от значения поступающих чисел.
Максимальная относительная точность достигается при выполнении дей-
ствий с максимально возможными числами.
Использование представления чисел с фиксированной запятой позволяет уп-
ростить схемы машины, повысить ее быстродействие, но представляет опре-
деленные трудности для программирования. Поэтому представление чисел с
фиксированной запятой используется как основное только в микроконтрол-
лерах.
В универсальных ЭВМ основным является представление чисел с плавающей
запятой. Представление числа с плавающей запятой в общем случае имеет
вид:
А = m-qn,
где q — основа системы исчисления; п — целое число, называемое порядком
числа Л; т — мантисса числа A (|m| < 1).
Математические основы цифровой схемотехники 17
Поскольку в ЭВМ применяется двоичная система исчисления, то А = m -2п,
причем порядок и мантисса представлены в двоичной форме.
Если в записи числа старшая цифра отлична от нуля, число считается норма-
лизованным; если старшая цифра ноль — число не нормализовано. Нормали-
зация чисел в процессе вычисления выполняется в ЭВМ автоматически. При
этом мантисса числа сдвигается влево до момента появления в старшем раз-
ряде сетки ближайшей единицы. Здесь же проводится соответствующее
уменьшение порядка числа. В случае переполнения разрядной сетки, напри-
мер, при сложении нормализованных чисел одного порядка, проводится нор-
мализация вправо на один разряд. Нормализованное представление чисел
позволяет сохранять в разрядной сетке большее количество цифр и, значит,
повышает точность вычислений.
Преимуществом ЭВМ с плавающей запятой есть больший диапазон пред-
ставления чисел (причем без введения масштаба) по сравнению с ЭВМ с
фиксированной запятой. Так, если взять одинаковую разрядность и опреде-
лить количество разрядов в мантиссе через тц, то диапазон представленных
чисел в ЭВМ с фиксированной запятой будет равен:
2-Л| <|д|<1 —2-Л|,
в то время как для ЭВМ с плавающей запятой (для нормализованных чисел)
2-И1.2-(2"2-1) < |д| < (1 _ 2~"1) • 22"2"’,
где П2 — количество разрядов в порядке; (2”2 -1) — максимальное значение по-
рядка^-”1 — минимальное значение мантиссы (0,00...1...1);(1-2-Л1) — макси-
мальное значение мантиссы (0,11...1).
Сравнивая между собой приведенные соотношения, можно заключить, что
для ЭВМ с плавающей запятой диапазон представленных чисел больше. Ши-
рокий диапазон представления чисел с плавающей запятой удобен для науч-
ных и инженерных расчетов, но для выполнения действий нужны операции
отдельно с мантиссами чисел и отдельно с порядками, что усложняет цифро-
вые устройства и замедляет выполнение операций.
Цифровую информацию принято вводить в определенном формате, заданном
числом разрядов [30, 46]. Каждая двоичная цифра, т. е. один двоичный раз-
ряд числа, называется битом информации. Восемь бит образуют байт. Четыре
байта образуют 32-разрядное слово. Двойное слово содержит 64 двоичных
разряда. Используется также формат полуслова — два байта.
18
Глава 1
С целью упрощения схем вычитание в ЭВМ заменяется сложением специ-
ально построенных кодов чисел. Применяются следующие коды чисел: пря-
мой, обратный и дополнительный. Прямой код числа позволяет дать изобра-
жение числа с учетом знака. Поэтому прямой код положительного числа
совпадает с его записью, а прямой код отрицательного числа отличается от
обычной записи числа знаковым разрядом, в который заносится единица.
В ЭВМ прямой код применяется только для представления положительных
двоичных чисел. Для представления отрицательных чисел применяется или
дополнительный, или обратный код, поскольку над отрицательными числа-
ми в прямом коде неудобно выполнять арифметические операции.
Дополнительный и обратный коды положительного числа совпадают с его
прямым кодом. Правила для образования дополнительного и обратного кода
заключаются в следующем:
□ для образования дополнительного кода отрицательного числа необходимо
в знаковом разряде поставить единицу, а все цифровые разряды инверти-
ровать (заменить 1 на 0, а 0 — на 1), после чего прибавить 1 к младшему
разряду;
□ для образования обратного кода отрицательного числа необходимо в знако-
вом разряде поставить единицу, а все цифровые разряды инвертировать.
Пример:
Число Прямой код Обратный код Дополнительный код
Х= + 0,10101 [Х]ПР= 0,10101 [Х]ОБ=0,10101 [Х]ДОп = 0,10101
У=-0,01011 [У]ПР= 1,01011 [У]ОБ= 1,10100 [У]Доп= 1.Ю101
Прямой код можно получить из дополнительного и обратного кода по тем
же правилам, которые служат для нахождения дополнительного и обратного
кодов.
При сложении чисел в обратном коде разряды значащих чисел складываются
поразрядно справа налево, а знаковые разряды складываются как разряды
целых чисел; единица переполнения, которая получается в знаковом разряде,
прибавляется к младшему разряду суммы. Последнее действие носит назва-
ние циклического переноса.
При сложении чисел в дополнительном коде значащие разряды складывают-
ся поразрядно, знаковые разряды — как разряды целых чисел, а единица пе-
реполнения, которая получается в знаковом разряде, не учитывается.
Математические основы цифровой схемотехники
19
Если знаковый разряд результата равен нулю, то получено положительное
число, которое представлено в прямом коде. Если в знаковом разряде едини-
ца, то результат отрицательный и представлен в обратном или дополнитель-
ном коде.
Пример:
а) Прямой код Обратный код Сложение
[х]пр=0,10101 0,10101 0,10101
. Гу1пР=1,01001 v 1,10110 1,10110
[х+у]пр=0,01100 10,01011
1
х+у = 0,01100
Проверим в десятеричном коде эквивалентными целыми числами:
х = +21; у = -9; х + у = +12 = 01100(2)
б) Прямой код [х]пр=1,10101 [y]npEEOQ1001_ [х+у]пр= 1,01100 Обратный код Сложение 1,01010 1,01010 0,01001 0,01001 1,10011 [х+у ]об = 1,10011
Проверка: х = -21; у = +9; х + у = -12=1,01100(2)
в) Прямой код Сдвиг [х]пр=1,11010 1,011010 Гу1пп=1,01100 1,001100 Дополнительный код 1,100110 1,110100 Сложение 1,100110 1,110100
[х+у]доп =11,011010
Проверка: х = -26; в = -12; х + в = -38 = 1,100110(2)
Для того чтобы избежать ошибок при выполнении бинарных операций, перед
переводом чисел в обратные и дополнительные коды необходимо выравни-
вать количество разрядов прямого кода операндов.
20
Глава 1
При сложении чисел, меньших единицы, могут быть получены числа, по абсо-
лютной величине больше единицы. Для выявления переполнения разрядной
сетки в ЭВМ применяются модифицированные прямой, обратный и дополни-
тельный коды. В этих кодах знак кодируется двумя разрядами, причем знаку
"плюс" отвечает комбинация 00, а знаку "минус" — комбинация 11.
Правила сложения для модифицированных кодов те же, что и для обычных.
Единица переноса из старшего знакового разряда в модифицированном до-
полнительном коде отбрасывается, а в модифицированном обратном коде
передается в младший цифровой разряд.
Признаком переполнения служит появление в знаковом разряде суммы ком-
бинации 01 при сложении положительных чисел (положительное переполне-
ние) или 10 при сложении отрицательных чисел (отрицательное переполне-
ние). Старший знаковый разряд в этих случаях содержит истинное значение
знака суммы, а младший является старшей цифрой значащего числа. Для
коррекции переполнения число надо сдвинуть в разрядной сетке на один раз-
ряд вправо, а в старший знаковый разряд, который освободился, поместить
цифру, равную новому значению младшего знакового разряда. После кор-
ректирования переполнения мантиссы результата необходимо увеличить на
единицу порядок результата.
Пример:
Сложение
Х= 0,101011
+ Y= 0,110100
X+Y = 1,011111
Сложение в модифицированном коде:
Х=00,101011
+ Y= 00,110100
X+Y= 01,011111 —> 00,1011111
Контрольные вопросы и задания
1. В чем различия позиционной системы исчисления и непозиционной?
2. Каковы преимущества и недостатки десятичной, восьмеричной и двоич-
ной систем исчисления?
Математические основы цифровой схемотехники 21
3. Приведите правила перевода из десятичной системы исчисления в двоич-
ную систему и наоборот.
4. Приведите правила перевода из десятичной системы исчисления в вось-
меричную систему и наоборот.
5. Приведите правила перевода из десятичной системы исчисления в шест-
надцатеричную систему и наоборот.
6. Запишите двоично-десятичный код числа 21.
7. Превратите число 247(ю) по схеме (10) —> (2) —> (8) -» (10).
8. Как. представляются отрицательные числа в двоичном коде?
9. Используя двоичные коды, определите разность десятичных чисел 24 и 56.
10. В чем состоит особенность кода Грэя?
11. Объясните, как происходит выявление одиночной ошибки в одном разря-
де двоичного кода?
12. Какие основные формы представления чисел в ЭВМ?
13. Что такое нормализация чисел и переполнения разрядной сетки ЭВМ?
14. Приведите правила образования обратного и дополнительного кода.
Глава 2
Алгебра логики
и теоретические основы синтеза
цифровых устройств
2.1. Элементы математической логики
Математическая логика является частью формальной логики и служит теоре-
тической основой построения электронных вычислительных машин и цифро-
вых устройств. Наиболее широкое применение из области математической
логики получила алгебра логики [15, 28, 50, 55].
Базой алгебры логики являются понятия о высказывании, истинности и лож-
ности высказывания, связях между высказываниями. Высказывание или
логический аргумент в зависимости от значения бывают истинными или
ложными. Значение высказывания может изменяться с изменением обстоя-
тельств, и таким образом высказывание меняет оценку своей истинности.
С точки зрения логики, высказывания можно разделить на:
П высказывание истинно постоянно (математически их принимают равны-
ми 1);
П высказывание ложно постоянно (математически их принимают равными 0);
□ высказывание, которое может быть истинным или ложным в зависимости
от определенных условий, т. е. принимать значение 1 или 0 попеременно.
По смыслу высказывания бывают простые и сложные. Простое высказывание —
логический аргумент (переменная) — входит в состав сложного высказыва-
ния логической функции, которая зависит от истинности или ложности аргу-
мента. Обычно простое высказывание обозначается малыми буквами латин-
ского или русского алфавита: х, е, z, tn, р, а, Ь. Сложные высказывания или
логические функции, обозначают большими буквами латинского или русско-
го алфавита: A, F, Р, X, Y, S, Q. Связи между высказываниями-аргументами
24
Глава 2
по своей логике разные, и из-за этого значение сложного высказывания непо-
стоянное.
Разные комбинации значений входных переменных в логических функциях
называются наборами. Функция является полностью заданной, если указаны
ее значения для всех наборов значений входных переменных. Сопоставляя
каждому набору значение функции, равное 0 или 1, можно получить таблич-
ное задание данной функции, которое называется таблицей истинности или
таблицей соответствия.
Рассмотрим логические функции п аргументов, задаваясь набором аргумен-
тов и таблицей истинности, в которой определяется значение функции для
каждого сочетания аргументов. Для определения конечного числа функций
используется формула 2 , значит, для двузначной системы набор функции
двух переменных равняется 16, а одной переменной — 4. Логические двоич-
ные функции получили название булевых по имени английского математика
XIX века Дж. Буля. Наименование, обозначение и значение всех шестнадца-
ти функций Буля для двузначной системы двух переменных дано в табл. 2.1
вместе с названиями схем логических элементов.
2.2. Основные законы алгебры логики
В алгебре логики введена следующая система аксиом [9, 10], которая опре-
деляет свойства и отношения основных операций:
a+b=b+a
a(b + c) = ab + ac
a + bc-(a + b)(a + c)
a + a-1
a+a= b + b
da =bb
На основе этих аксиом выводятся все теоремы, которые выражают основные
законы алгебры логики. Их еще называют системой равносильных преобра-
зований функции или равнозначностями:
1. Законы нулевого множества
О-а-О
0 + a-a
0-adc...z = 0,
Алгебра логики и теоретические основы синтеза цифровых устройств
25
т. е. конъюнкция любого числа переменных обращается в ноль, если ка-
кая-нибудь одна переменная имеет значение 0, независимо от значений
других переменных.
2. Законы универсального множества
la = a
1 + а = 1
l + a + b + ... + z = 1,
т. е. дизъюнкция любого числа переменных обращается в единицу, если
хотя бы одна из ее переменных имеет значение 1, независимо от значений
других переменных.
3. Законы идемпотентности (повторения, тавтологии)
аа...а = а
а + а + .... + а = а.
Таблица 2.1. Значения булевых функций
Ns п/п Значения булевых функций в зависимости от аргументов х и у Обоз- начение функции Название функции Название или обозначение схемы логиче- ского элемента
X 0 0 1 1
У 0 1 0 1
1 F0(x, у) 0 0 0 0 0 Константа ноль Генератор нуля
2 Fi(x, у) 0 0 0 1 хлу Конъюнкция, логическое умножение, И Конъюнктор, И, &
3 F2(x, у) 0 0 1 0 хД у Запрет по х, от- рицание импли- кации Схема запрета
4 F3(x, у) 0 0 1 1 X Переменная х Повторитель х
5 Ых, у) 0 1 0 0 уД х Запрет по у, от- рицание импли- кации Схема запрета
6 Fs(x, у) 0 1 0 1 У Переменная у Повторитель у
7 F6(x, у) 0 1 1 0 X® у Сумма по мо- дулю 2, логиче- ская неравно- значность Сложение по модулю 2, М2
26
Глава 2
Таблица 2.1 (окончание)
№ п/п Значения Булевых функций в зависимости от аргументов хи у Обоз* начение функции Название функции Название или обозначение схемы логиче- ского элемента
X 0 0 1 1
У 0 1 0 1
8 FAx, у) 0 1 1 1 XV у Дизъюнкция, логическое сло- жение, ИЛИ Дизъюнктор, ИЛИ
9 FB(x, у) 1 0 0 0 хХу X vy Стрелка Пирса, отрицание дизъюнкции Элемент Пирса, ИЛИ-НЕ
10 F9(x, у) 1 0 0 1 хву Эквивалентность Равнозначность
11 Fo(x, у) 1 0 1 0 У Отрицание, инверсия у Инвертор НЕ
12 Fn(x, у) 1 0 1 1 у->х Импликация от ук X Элемент импликации
13 Fi2(x, У) 1 1 0 0 X Отрицание, инверсия х Инвертор НЕ
14 6з(* У) 1 1 0 1 х—> у Импликация отхк у Элемент импли- кации
15 Fi4(x, у) 1 1 1 0 х/у Штрих Шеффе- ра, отрицание конъюнкции Элемент Шеф- фера, И-НЕ
16 F15(x, у) 1 1 1 1 1 Константа еди- ница Генератор еди- ницы
4. Законы двойной инверсии
a = a,
т. е. двойную инверсию можно снять.
5. Законы дополнительности:
а) логическое противоречие
aa =0,
т. е. конъюнкция любой переменной и ее инверсии есть 0.
Алгебра логики и теоретические основы синтеза цифровых устройств 27
б) закон исключенного третьего
a + a =1,
т. е. дизъюнкция любой переменной и ее инверсии есть 1.
6. Коммутативный (закон перемещения) закон
ab — ba
a + b = b + a,
т. е. результаты выполнения операций конъюнкции и дизъюнкции не за-
висят от того, в каком порядке следуют переменные.
7. Ассоциативные (сочетательные) законы
a(bc) = (ab)c = abc
a + (b + c) = (a + b) + c = a + c + b,
t. e. для записи конъюнкции или дизъюнкции скобки можно опустить.
8. Дистрибутивные (распределительные) законы:
а) конъюнкции относительно дизъюнкции
a(6 + c) = ah + ac;
б) дизъюнкции относительно конъюнкции
a + be = (a + b)(a + с).
9. Законы поглощения
a(a + b) = a
a(a + b)(a + c)...(a + w) = a
a + ab = a
a + ab + ac + ... + aw = a
a(a + b) = ab
a + ab = a + b.
10. Законы склеивания (распространения)
ab + ab = a
(a + b)(a + b) = a.
2 Зак. 3400
28
Глава 2
11. Законы обобщенного склеивания
ab + ac + bc = ab + ac
(a + b)(a + c)(b + c) = (a + b)(a + c)
(a + b)(a +c') = ac + ab.
12. Законы де Моргана (законы инверсии):
а) для двух переменных
ab = a + b,
т. е. инверсия конъюнкции есть дизъюнкция инверсий;
a + b = ab ,
т. е. инверсия дизъюнкции есть конъюнкция инверсий;
б) для п переменных
abc...w = a + b + c+... + w
a + b + c + ... + w = abc...w.
13. Теорема разложения
F(a,b,...,w) = aF(l,b,...,w) + aF(O,b,...,w)
F(a,b,...,w') = [a + F(0,b,...,w)]x[a + F(l,b,...,w)]
aF(a,a,b,c,...,w) = aF(l,O,b,c,...,w)
aF(a,a,b,c,...,w) = aF(O,l,b,c,...,w)
a + F(a,a,b,c,...,w') = a + F(O,l,b,c,...,w)
a + F(a,a,b,c,...,w) = a + F(l,O,fe,c,...,w).
2.3. Формы логических функций
и их использование
для синтеза логических схем
Зависимость выходных переменных yh выраженная через совокупность
входных переменных x(x0 с помощью операций алгебры логики, но-
сит название функции алгебры логики. Для «-разрядного двоичного кода х„_ь...,
A jAo существует 2" разных значения у,.
Алгебра логики и теоретические основы синтеза цифровых устройств 29
Функция называется полностью определенной, если заданы 2" ее значений.
Если часть значений функции не задана, то она называется частично опре-
деленной или неполностью определенной.
Иногда известно, что по условиям работы устройства появление некоторых
входных кодов невозможно, и поэтому значения функции алгебры логики на
этих кодах не задаются. При этом возникают так называемые факультатив-
ные или необязательные значения функции, которые могут задаваться про-
извольными. Входные коды, для которых функция алгебры логики имеет
факультативные значения, называются запрещенными.
Для описания функций алгебры логики могут быть использованы разные
способы. Основными из них являются описание функций в словесной форме,
в виде таблиц истинности, алгебраических выражений, последовательностей
десятичных чисел, а также кубических комплексов:
1. Словесное описание функций алгебры логики. Словесный вид описа-
ния наиболее часто применяется для первичного, начального описания
поведения логического устройства.
Пример: Логическая функция трех переменных равняется единице, если
хотя бы две входные переменные равняются единице.
2. Описание функций алгебры логики в виде таблицы истинности. Таб-
лица, которая содержит все возможные комбинации входных переменных
xn-i,..., х\хо и соответствующие им значения выходных переменных у», на-
зывается таблицей истинности или комбинационной таблицей. В общем
случае таблица истинности содержит 2" строк.
Пример: Составим таблицу истинности для функций алгебры логики (см.
табл. 2.2) из предыдущего примера.
Таблица 2.2. Таблица истинности логической функции трех переменных
*2 *1 Хо У
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
30
Глава 2
3. Описание функций алгебры логики в виде алгебраического выраже-
ния. Алгебра логики позволяет создавать сложные функции, аргументы
которых есть функции других двоичных аргументов. Операция замены ар-
гумента одной функции другими, более простыми функциями носит на-
звание суперпозиции функции. Многоразовое использование принципа
суперпозиции дает возможность получить функции желательного числа
аргументов.
Элементарная конъюнкция получается конъюнкцией конечного множества
логических переменных и их инверсий.
Пример: P(x,y,z) = xyz.
Элементарная дизъюнкция получается дизъюнкцией конечного множест-
ва логических переменных и их инверсий.
Пример: Р(х,y,z) = х+ y + z
Количество переменных в элементарной конъюнкции (дизъюнкции) на-
зывается ее длиной и определяет ее ранг.
Пример: Р(х, y,z,w) = х+ у + z + w есть дизъюнкция четвертого ранга.
Минтермом называют функцию, которая принимает единичное значение
при одном из всех возможных наборов аргументов, а макстермом назы-
вают функцию, которая принимает нулевое значение при одном из воз-
можных наборов и единичное значение при всех других. Минтерм алгеб-
раически представляет собой конъюнкцию аргументов, а макстерм —
дизъюнкцию аргументов. Если используется двоичная система и число
наборов аргументов и, то число минтермов или макстермов А=2".
Дизъюнкция любого числа элементарных конъюнкций называется дизъ-
юнктивной нормальной формой (ДНФ).
Пример: a + bc + abc + abc.
Конъюнкция любого числа элементарных дизъюнкций называется конъ-
юнктивной нормальной формой (КНФ).
Пример: a(a + b)(b + с)(?7 + b + с ).
Нормальные формы логических функций принято называть канонически-
ми. Логическую функцию, заданную любым аналитическим выражением,
можно непосредственно превратить в нормальную дизъюнктивную (или
конъюнктивную) формы.
Алгебра логики и теоретические основы синтеза цифровых устройств 31
Для этого необходимо:
• выразить все операции через операции конъюнкции, дизъюнкции и ин-
версий;
• избавиться от инверсии над целыми выражениями, перейдя к форме, в
которой есть инверсии только отдельных переменных;
• раскрыть скобки, применяя закон дистрибутивности;
• привести конъюнкции (дизъюнкции) к элементарным.
Если в состав логической формулы входят наборы элементарных конъ-
юнкций одинакового ранга, связанные дизъюнкцией, то такая форма
представления логической функции носит название совершенной дизъ-
юнктивной нормальной формы (СДНФ). Правило образования СДНФ
функции п аргументов заключается в следующем.
• По каждому набору двоичных переменных, при котором функция при-
нимает значение единицы, составить элементарные конъюнкции (мин-
термы).
• В элементарную конъюнкцию записать неинвертированными переменные,
заданью единицей в таблице истинности, а инвертированными те перемен-
ные, которые в таблице истинности заданы нулем. Полученные соединения
называют конституентами единицы.
• Элементарные конъюнкции соединить знаком дизъюнкции.
Совершенной нормальной конъюнктивной формой (СКИФ) логической
функции принято называть такое ее выражение, которое содержит элемен-
тарные дизъюнкции одного ранга, связанные конъюнкцией. Правило обра-
зования СКНФ п аргументов заключается в следующем.
• По каждому набору двоичных переменных, при котором функция при-
нимает значение нуля, составить элементарные дизъюнкции (мак-
стермы).
• В элементарные дизъюнкции записать неинвертированными перемен-
ные, заданные нулем в таблице истинности, а инвертированными те
переменные, которые в таблице истинности заданы единицей. Полу-
ченные суммы называют конституентами нуля.
• Элементарные дизъюнкции соединить знаком конъюнкции.
Пример: Пусть таблицей истинности задана функция F(x2, %i, х0) (табл. 2.3),
и нужно образовать ее СДНФ и СКНФ.
32
Глава 2
Таблица 2.3. Таблица истинности функции F[x2, xu х0)
Значение аргумента Значение функции F СДНФ СКНФ
минтерм макстерм
*2 *1 Хо
0 0 0 0 — X2 + X, + x0
0 0 1 1 о к Ik” Ik —
0 1 0 1 X2XfXo —
0 1 1 0 — x2 + XI + Xo
1 0 0 1 X2XiX0 —
1 0 1 0 — x2 + Xi + XO
1 1 0 0 — x2 + Xf + x0
1 1 1 1 X2XiX0 —
По таблице находим, что функция F принимает значение единицы при че-
тырех наборах аргументов, поэтому функция F в СДНФ будет состоять из
логической суммы четырех минтермов:
F(x2,X] >хо) = *2*1х0 + *2х1*0 + х2*1-*0 + Л2х1х0 •
Функция F(x2, хь х0) в СКНФ принимает значение нуля при четырех набо-
рах аргументов и будет состоять из логического сочетания четырех мак-
стермов:
F(x2,Xj,x0) = (x2 +*1 +*о)(х2 +*1 +*оХ*2 +х1 +*о)(*2 +*1 +*о)-
СКНФ используется реже, чем СДНФ в процессе преобразования логиче-
ских выражений. Полученные формулы функции, если не применять ни-
каких преобразований, можно использовать для синтеза функциональных
схем логических устройств. Так, для реализации F(x0, хь х2) в СДНФ мож-
но принять схему рис. 2.1.
Алгебра логики и теоретические основы синтеза цифровых устройств
33
От любой ДНФ можно перейти к СДНФ функции с помощью равносиль-
ных преобразований. Такой переход называется развертыванием. Для это-
го необходимо:
• ввести отсутствующие переменные в каждую конъюнкцию умножени-
ем ее на равнозначность видая + а =1, где a — отсутствующая пере-
менная;
• раскрыть скобки, применяя коммутативный закон (ab—ba)',
• избавиться от конъюнкций, которые повторяются на основании закона
идемпотентности (я + a = я).
Пример: Пусть ДНФ функции имеет вид:
F = abc + ас .
Следуя изложенному правилу перехода к СДНФ, получим:
F = abc + ac(b + b) = abc + abc +abc .
Переход от КНФ к СКНФ осуществляется аналогично переходу от ДНФ
к СДНФ. Для этого необходимо:
• ввести отсутствующие переменные в каждую дизъюнкцию, используя
закон противоречия яя = 0 (я — отсутствующая сменная);
34
Гпава 2
• выполнить преобразования, применяя второй закон дистрибутивности
a + be = (a + b) (a + с) и коммутативный закон a + b- b + a\
• избавиться от дизъюнкций, которые повторяются, на основании закона
идемпотентности aa = a.
Пример: Развертывание КНФ вида:
F = (a + b)(b + с)(а + с)
в СКНФ осуществляется таким образом:
F = (а+ Ь + 0)(Ь + с + 0)(а + с + 0) =
= (a + b + cc)(b + с + da)(a +с +bb) =
= (а +b + c)(b +с + а)(а + с + b)(a + b + с ){Ь +с + а)(а +с + Ь).
4. Описание функций алгебры логики в виде последовательности деся-
тичных чисел. Иногда для сокращения записи функцию алгебры логики
представляют в виде последовательности десятичных чисел [27]. При
этом последовательно записывают десятичные эквиваленты двоичных
кодов соответствующих конституент единицы или нуля.
Пример: Записать в виде последовательности чисел функцию Г(х2, хь хп)
из предшествующего примера.
Решение. В СДНФ первая конституента "единица" отвечает двоичному
коду 001. Десятичный эквивалент этого кода равен 1. Аналогично запи-
сываются другие конституенты
F(x2, хь х0) = Е (1,2, 4, 7) = v(l, 2, 4, 7).
F(x2, ху, хо) = П(0, 3, 5,6) = л(0, 3, 5, 6).
5. Кубические комплексы. Основой кубической формы является представ-
ление каждого набора входных переменных в виде «-мерного вектора.
Вершины этих векторов геометрически могут быть представлены как
вершины «-мерного куба. Отмечая точками вершины векторов, для кото-
рых функция равняется единице, получаем геометрическое представление
функции в виде куба.
Пример: Задана функция Z(x2, Xi, хо) = 2 (3, 4, 5, 6, 7). Дать геометриче-
ское представление в виде куба [27].
Графическое решение задачи иллюстрирует рис. 2.2. Наборы переменных,
расположенные на концах ребер куба, отличаются только одной перемен-
ной и их принято называть соседними.
Каждую вершину куба, в которой функция принимает единичное значе-
ние, называют нулевым кубом (0-кубом). Записывается 0-куб последова-
Алгебра логики и теоретические основы синтеза цифровых устройств 35
тельностью входных переменных, которые образовали его, т. е. кодом, со-
ответствующим конституенте единицы. Множество нулевых кубов обра-
зовывает нулевой кубический комплекс Ко.
Рис. 2.2. Геометрическое представление функции
Если два нулевых куба комплекса Ко отличаются только по одной коор-
динате (переменной), т. е. два набора переменных, для которых функция
равна единице, являются соседними, то они образуют единичный куб (1-
куб). Геометрически это отвечает ребру начального «-мерного куба. Запи-
сывается 1-куб последовательностью общих элементов его 0-кубов с про-
черком в месте несовпадающих элементов. Множество единичных кубов
образует единичный кубический комплекс К[.
Аналогично, если два единичных куба комплекса К отличаются только по
одной координате (переменной), то они образуют двоичный куб (2-куб).
Геометрически это отвечает грани начального «-мерного куба. Записыва-
ется 2-куб последовательностью общих элементов его 1-кубов, а множест-
во двоичных кубов образует двоичный кубический комплекс К2. И т. д.
Размерность куба (его ранг) определяется числом несовпадающих коор-
динат, т. е. числом прочерков в его записи. Объединение кубических ком-
плексов Ко, Ki, ...,Km для функции логической алгебры «-переменных об-
разует ее кубический комплекс
K(z) = v(Ko,K},...,Km)...
Пример: Для логической функции Z(x2, х\, х0) = Z(3, 4, 5, 6, 7) записать
кубические комплексы.
Решение. Нулевой кубический комплекс содержит пять членов по числу
конституент единицы функции
ЛЬ = (011,100, 101,110, 111).
36
Гпава 2
Сравнивая записанные 0-кубы, можно увидеть, что 1-й и 5-й кубы отли-
чаются только первым членом. Поэтому они образуют 1-куб вида
-11 (рис. 2.3, а). Аналогично 2-й и 3-й, 0-кубы образуют 1-куб 10-
и т. д. Единичный кубический комплекс заданной функции будет иметь
вид:
Kt =(-11, 10-, 1-0. 11-, 1-1).
Аналогично может быть получен и двоичный кубический комплекс (рис.
2.3, б), что состоит из одного 2-куба:
/<2 = (1-)
а
Рис. 2.3. Кубические комплексы:
а — единичные; б — двоичные
2.4. Логические элементы и схемы.
Принцип двойственности
Соответственно перечню логических операций различают три основных ло-
гических элемента (ЛЭ): И, ИЛИ, НЕ. Условные графические обозначения
этих ЛЭ показаны на рис. 2.4.
Число входов элементов И, ИЛИ может быть произвольным, а элемент НЕ
имеет всегда только один вход.
При сравнении операций И, ИЛИ можно заметить, что, если в условиях, ко-
торые определяют операцию И, значения всех переменных и самой функции
Алгебра логики и теоретические основы синтеза цифровых устройств
37
заменить их инверсией, а знак логического умножения — знаком логическо-
го сложения, получим постулаты, которые определяют операцию ИЛИ:
если х, • х0 = у, то X] + х0 = у;
если X] + х0 = у, то X] • х0 = у.
Рис. 2.4. Условные графические обозначения логических элементов
Это свойство взаимного преобразования постулатов операций логического
сложения и умножения носит название принципа двойственности.
Две функции алгебры логики называются двойственными, если одна вытекает
из другой заменой каждой операции конъюнкции на операцию дизъюнкции, и
наоборот. Принцип двойственности формулируется так: если функции и F2
равносильные, то равносильны им функции F\ и F2.
Например, для функции F(a,b) = ab + ab двойственной является функция
F* (а, Ь) = (а + Ь)(а + Ь).
Нужно отличать двойственные формы функции от инверсных функций, ко-
торые вытекают из исходных их инвертированием. При этом не только все
операции заменяются на двойственные, но и все переменные заменяются их
инверсиями.
Например, для функции F(a,b) = ab + ab инверсной будет функция
F(a, b) = ab + ab = (а + b)(a + b).
Важным практическим следствием принципа двойственности есть тот факт,
что при записи логических выражений и, значит, построении логических
схем, можно обойтись только двумя типами операций. Например, операция-
ми И и НЕ или ИЛИ и НЕ.
Совокупность ЛЭ, которая позволяет реализовать логическую схему произ-
вольной сложности, называется функционально полной системой. Таким об-
38
Глава 2
разом, системы двух элементов И и НЕ, а также ИЛИ и НЕ, наравне с систе-
мой из трех элементов И, ИЛИ, НЕ, являются функционально полными. На
практике широкое применение нашли ЛЭ, которые совмещают функции эле-
ментов указанных выше функционально полных систем. Это элементы И-НЕ
и ИЛИ-HE (рис. 2.5), каждый из которых также образует функционально
полную систему.
ИЛИ-НЕ
И-НЕ
х0 1
Рис. 2.5. Условные графические обозначения
логических элементов И-НЕ и ИЛИ-НЕ
х,х0
х,+х0
х0 1
Рис. 2.6. Реализация логических операций И, ИЛИ, НЕ
на базе 2-х элементов ИЛИ-НЕ
Алгебра логики и теоретические основы синтеза цифровых устройств 39
Рассмотрим выполнение операций И, ИЛИ, и НЕ на элементах ИЛИ-НЕ.
В соответствии с принципом двойственности, если jq • х0 = z, то jq + х0 = z -
Инвертируя правую и левую части первого выражения, получа-
ем jq + х0 = z =Х]Х0, т. е. логическая операция И может быть заменена опе-
рациями ИЛИ и НЕ. На рис. 2.6 приведены примеры реализации основных
логических операций с использованием только элементов ИЛИ-НЕ.
На основании аналогичных соображений можно показать выполнение основ-
ных логических операций с использованием только элемента И-НЕ (рис. 2.7).
Рис. 2.7. Реализация логических операций
на базе 2-х элементов И-НЕ
2.5. Классификация логических устройств
Логические устройства могут быть классифицированы по разным признакам. По
способу ввода/вывода (информации) логические устройства делятся на последо-
вательные, параллельные и последовательно-параллельные.
40
Глава 2
Последовательным называется устройство, в котором входные переменные
подаются на вход, а выходные переменные снимаются с выхода не одновре-
менно, а последовательно, разряд за разрядом.
Параллельным называется устройство, в котором все разряды входных пере-
менных подаются на вход, и все разряды выходных переменных снимаются с
выхода одновременно.
В последовательно-параллельных устройствах входные и выходные пере-
менные представлены в разных формах. Или переменные подаются последо-
вательно символ за символом на вход, а с выхода они снимаются одновре-
менно, или наоборот.
По принципу действия все логические устройства делятся на два класса:
комбинационные и последовательные.
Комбинационными устройствами или автоматами без памяти называют ло-
гические устройства, выходные сигналы которых однозначно определяются
только действующей в данный момент на входе комбинацией переменных и
не зависят от значений переменных, которые действовали на входе ранее.
Последовательными устройствами, или автоматами с памятью, называют
логические устройства, выходные сигналы которых определяются не только
действующей в данный момент на входе комбинацией переменных, но и всей
последовательностью входных переменных, которые действовали в предше-
ствующие моменты времени.
Комбинационную схему можно представить в виде m-Л-полюсного элемента
(рис. 2.8). Входное слово (входной алфавит) комбинационной схемы задается
набором символов М = (т\ m2 ...т^, а выходное слово (выходной алфавит)
принимает значения из выходных символов К = (к\ k2...kj)...
Входное
слово
Рис. 2.8. Комбинационная схема
В дискретный момент времени совокупность выходных сигналов однозначно
определяется набором входных сигналов, которые поступили на вход в тот
Алгебра логики и теоретические основы синтеза цифровых устройств 41
же момент времени. Комбинационная схема может характеризоваться: чис-
лом входных сигналов, числом выходных сигналов, логической формулой
или таблицей истинности. Для управления работой комбинационной схемы
вводят управляющие тактовые сигналы, чтобы новый набор входных сигна-
лов поступил после окончания переходных процессов.
Если на выходные сигналы влияет не внутреннее состояние комбинационной
схемы, а только изменение входных сигналов, то такая схема называется ав-
томатом без памяти или примитивным автоматом.
Если на набор исходных сигналов К влияет не только набор входных сигналов,
но и внутреннее состояние комбинационной схемы, то такая схема называется
автоматом с памятью или полным автоматом. Автомат с памятью задается
тремя наборами переменных: М\ К\ Q, где Q — набор переменных, которые
отображают внутреннее состояние схемы (рис. 2.9).
Рис. 2.9. Полный автомат
В большинстве схем полных автоматов объединение комбинационных эле-
ментов позволяет составить такое устройство, сигналы на выходе которого
будут непосредственно зависеть не от входных сигналов, а лишь от объеди-
нения входных сигналов и внутреннего состояния автомата в момент посту-
пления сигналов на входе.
Поэтому для описания работы автомата в таблице истинности указывают
набор входных сигналов, набор соответствующих внутренних состояний и
набор выходных сигналов. Кроме того, обязательным является условие раз-
деления всех наборов сигналов по временным интервалам. Специально ого-
варивается внутреннее состояние автомата до прихода входного сигнала Qo,
42
Глава 2
внутреннее состояние автомата, которое изменяется с приходом входного
сигнала Qt, и внутреннее состояние автомата после нового изменения вход-
ного сигнала Qt+i.
Различают два типа автоматов. Автомат, у которого выходная переменная в
любом такте f, зависит от внутреннего состояния и от входной переменной,
называется автоматом Мили и задается уравнением Kj = f (Qi, М,). Автомат, у
которого выходная переменная в момент Г, зависит только от внутреннего
состояния в ti-м такте, называется автоматом Мура и задается уравнением Kj =
=f(Qi).
Контрольные вопросы и задания
1. Что называется булевыми константами и переменными в алгебре логики?
2. Почему логическое высказывание называется сложным?
3. По какой формуле определяется конечное число функций для двух аргу-
ментов двузначной системы?
4. Что отображают теоремы булевой алгебры? Сформулируйте теоремы де
Моргана, поглощения и склеивания.
5. Назовите основные операции булевой алгебры. Как они описываются с
помощью таблиц истинности; с помощью алгебраических выражений?
6. Какие функции заданы формулами xty, х/у, х—>у, х®у?
7. Что такое нулевой куб; единичный куб; двоичный куб; единичный и дво-
ичный кубические комплексы; кубический комплекс?
8. Приведите примеры описаний функций алгебры логики в виде: словес-
ной формы; таблицы истинности; алгебраического выражения; в дизъ-
юнктивной и конъюнктивной нормальных формах; последовательности
чисел; куба.
9. Составьте таблицу истинности для конъюнкции трех логических пере-
менных.
10. Что такое ранг функции?
11. Приведите условное графическое обозначение ЛЭ И, ИЛИ, НЕ.
12. В чем заключается принцип двойственности и какое его практическое
значение для построения схем логических устройств?
Алгебра логики и теоретические основы синтеза цифровых устройств
43
13. Приведите классификацию логических устройств по способу ввода/
вывода переменных; по принципу действия.
14. Какие алфавиты характерны для КС и автоматов?
15. Образуйте СДНФ и СКНФ функции, заданной таблицей
*3 х2 *1 F(x}
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
Глава 3
Методы минимизации
булевых функций
3.1. Целые минимизации
логических устройств
Логическую схему, которая реализует заданный алгоритм преобразования
сигналов, можно синтезировать непосредственно по выражению, представ-
ленному в виде СДНФ или СКНФ. Тем не менее, полученная при этом схема,
как правило, не оптимальна с точки зрения ее практической реализации. По-
этому исходную логическую функцию обычно минимизируют.
Целью минимизации логической функции является уменьшение стоимости ее
технической реализации. Критерий, соответственно которому выполняется
минимизация, далеко не однозначный и зависит как от типа задачи, так и
уровня развития технологии.
Основные требования к задаче синтеза: минимальное число элементарных
конъюнкций или дизъюнкций в логической формуле и однородность исполь-
зуемых операций. Кроме требований минимизации ставится ряд ограничений
и условий на выбор элементной базы для синтезированного устройства.
3.2. Метод непосредственных
преобразований
Непосредственное упрощение исходной логической функции, заданой в виде
СДНФ, выполняется в следующем порядке [10]:
1. Для каждой из возможных пар соседних конституент СДНФ применяется
операция полного склеивания. При этом из них исключается по одной пе-
ременной. Потом выполняется приведение подобных членов. Этот про-
46 Глава 3
цесс повторяется до тех пор, пока в полученном выражении не останется
конъюнкций, которые отличаются друг от друга значениями одной пере-
менной. Полученная таким способом форма называется сокращенной
нормальной формой. Конъюнкции, которые входят в сокращенную нор-
мальную форму, называются простыми импликантами. Каждой логиче-
ской функции отвечает лишь одна сокращенная форма.
2. Применяя к сокращенной нормальной форме операцию обобщенного
склеивания, исключают из нее лишние конъюнкции (импликанты). Полу-
ченная в результате последовательного ряда таких преобразований форма,
не допускающая дальнейших склеиваний, называется тупиковой формой
логической функции. Тупиковых форм для одной функции может быть
несколько.
3. Полученная тупиковая форма может случайно оказаться минимальной.
Минимальной формой является тупиковая форма минимальной длины.
В общем случае для поиска минимальной формы необходим перебор ту-
пиковых форм, который позволяет найти одну или несколько минималь-
ных форм логической функции.
Для исходной функции, заданной в виде СКНФ, минимизация методом непо-
средственного упрощения выполняется таким образом.
1. Сначала к членам СКНФ применяют операцию полного склеивания.
2. Пользуясь законом дистрибутивности, раскрывают скобки в полученном
выражении.
3. Приводят подобные члены и применяют операцию поглощения^
4. Полученную таким способом ДНФ минимизируют в указанном выше по-
рядке.
Пример: Найти минимальную форму функции, заданной СДНФ
F(a,b,c) = abc + abc + abc + abc + abc = abc.
Применяя операцию полного склеивания к сочетаниям каждой конституенты
со всеми соседними и приводя подобные члены, получаем сокращенную
нормальную форму:
F(a,b,c) — ab +bc + ac + ab + bc +ac.
Применение операции обобщенного склеивания к импликантам можно осу-
ществить в нескольких вариантах.
Методы минимизации булевых функций
47
Каждому из них отвечает одна из следующих тупиковых форм:
F] (a,b,c) = ac + bc + bc + ac\
F2(a,b,c) = ac + be + ab\
F3(a,b,c) = bc + ab + ac.
Очевидно, что анализируемой функции отвечают две минимальных нормаль-
ных формы F2(a,&,c) и F-3,(a,b,c).
3.3. Метод Карно—Вейча
Метод диаграмм Вейча, усовершенствованный Карно, применяется в том слу-
чае, если число аргументов не более 5—6 [23, 36]. Карты Карно — это графи-
ческое представление таблиц истинности. Каждой комбинации переменных
можно поставить в соответствие клетку карты Карно. В клетку записывается
значение функции (0 или 1) для данной комбинации входных переменных.
Входные переменные располагаются по внешним сторонам карты напротив ее
строк и столбцов. При этом значение каждой из входных переменных относит-
ся ко всей строке или столбцу и равняется 1, если напротив строки (столбца)
стоит под скобкой обозначение этой переменной; для других строк (столбцов)
значение этой переменной равняется 0.
Каждая из входных переменных делит по-своему любую карту Карно на две
равных части, в одной из которых значение этой переменной равняется 1, а в
другой 0. Каждой клетке карты отвечает определенная комбинация значений
всех входных переменных, а каждая сторона клетки представляет собой гра-
ницу между значениями переменных. Число клеток карты Карно определяет-
ся величиной 2", где п равняется числу входных переменных.
Пример: Для функции трех переменных F(a, b, с), заданой таблицей истин-
ности
Рис. 3.1. Карта Карно для функции трех переменных
48
Глава 3
Таблица 3.1. Значение функции F(a, b, с)
а ь с F(a, Ь, с)
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 1
1 . 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
Карта Карно для логической функции, заданной алгебраическим выражени-
ем, может быть составлена в следующем порядке:
□ по числу переменных, входящих в выражение заданной функции, строится
карта Карно и располагаются переменные; заданное алгебраическое вы-
ражение приводится к СДНФ;
□ в карте Карно для каждой конституенты единицы СДНФ находится соот-
ветствующая клетка (с таким же набором переменных), в которой записы-
вается 1, в другие клетки карты записываются 0.
Свойства карты Карно:
□ комбинации значений переменных для соседних клеток карты Карно раз-
личаются значением только одной переменной. При переходе с одной
клетки в соседнюю всегда изменяется значение только одной переменной
от ее прямого значения к ее инверсии, и наоборот;
□ соседними между собой являются крайние левые клетки карты Карно с
крайними правыми и крайние верхние клетки карты с крайними нижними
(как если бы карты были свернуты в цилиндры по вертикали и по гори-
зонтали).
Все клетки, которые отличаются значением только одной переменной, явля-
ются соседними, несмотря на то, что иногда они расположены не рядом (для
функций пяти переменных и более).
Пример: Рассмотрим карту для пяти переменных (рис. 3.2), не принимая во
внимание значения функции в клетках карты.
Методы минимизации булевых функций
49
е
। ।
d
I I
с с
1 । ........................................- ।
0 0 0 0 .1 0 0 0
0 0 1 0 0 1 о 0
0 0 1 0 0 1 0 0
0 0 1 0 0 1 0 0
Рис. 3.2. Карта Карно для функции пяти переменных
Выпишем комбинации значений переменных для клеток второй строки, сле-
дуя слева направо:
1. abcde . 3. abcde. 5. abcde . 7. abcde.
2. abcde. 4. abcde . 6. abcde. 8. abcde .
Клетка 1 является соседней с клеткой 2 (отличается значением переменной
е), с клеткой 8 (отличается значением переменной с) и с клеткой 4 (отличает-
ся значением переменной d). Клетка 5 является соседней с клеткой 4 (пере-
менная с), 6 (переменная е) и 8 (переменная d). Аналогично устанавливается
соседство других клеток.
Для некоторой логической функции, представленной с помощью карты Кар-
но, можно записать несколько алгебраических выражений разной сложности
в дизъюнктивной или конъюнктивной форме.
При этом следует руководствоваться рядом правил:
1. Все единицы (при записи функции в дизъюнктивной форме) и все нули
(при записи в конъюнктивной форме) должны быть замкнутыми в прямо-
угольные контуры. Единичные контуры могут объединять несколько еди-
ниц, но не должны содержать внутри себя нулей. Нулевые контуры могут
объединять несколько нулей, но не должны содержать внутри себя еди-
ниц. Одноименные контуры могут накладываться один на другой, т. е. од-
на и та же единица (или ноль) может входить в несколько единичных (ну-
левых) контуров.
50
Глава 3
2. Площадь любого контура должна быть симметричной относительно гра-
ниц переменных, пересеченных данным контуром. Другими словами, чис-
ло клеток в контуре равняется 2", где п — 0, 1, 2, 3, 4,..., т. е. число клеток
выражается числами 1, 2,4, 8, 16, 32,...
3. Во избежание получения лишних контуров их построение следует начинать
из тех единиц или нулей, которые могут войти в один контур. Лишними на-
зываются контуры, все клетки которых вошли уже в другие контуры.
4. В контуры можно объединять только соседние клетки, которые содержат
единицы или нули. Соблюдение этого правила в особенности необходимо
проверять при числе переменных, большем четырех, когда соседние клет-
ки могут быть расположены не рядом, и потому контуры могут испыты-
вать видимый разрыв.
5. Каждой единичной клетке отвечает конъюнкция входных переменных, ко-
торые определяют данную клетку. Каждой нулевой клетке отвечает дизъ-
юнкция инверсий входных переменных, что определяют данную клетку.
6. В контуре, который объединяет две клетки, одна из переменных изменяет
свое значение, поэтому выражение контура из двух клеток не зависит от
этой переменной, а представляется всеми другими переменными. Это пра-
вило относится и к контурам, которые охватывают число клеток более
двух, и имеет такую формулировку: выражения, которые отвечают конту-
рам, не содержат тех переменных, чьи границы пересекаются площадью,
ограниченной данным контуром.
7. Выражение логической функции может быть записано по соответствую-
щей ей карте Карно в дизъюнктивной или конъюнктивной форме. Дизъ-
юнктивная форма составляется в виде дизъюнкции конъюнкций, которые
отвечают единичным контурам, выделенным на карте для определения
функции; конъюнктивная — в виде конъюнкции дизъюнкций, которые от-
вечают нулевым контурам.
8. Для контуров, которые охватывают разное количество клеток, получаются
выражения разной сложности. Поэтому для данной логической функции
можно записать по ее карте Карно несколько алгебраических выражений,
которые отличаются по сложности. Наиболее сложное выражение отвеча-
ет случаю, когда каждой клетке отвечает свой контур. Это выражение
представляет собой СДНФ или СКНФ данной функции.
Для получения по карте Карно минимального выражения логической функ-
ции следует руководствоваться, кроме общих изложенных выше правил, пра-
Методы минимизации булевых функций
51
видом: единицы или нули должны объединяться минимальным числом наи-
больших контуров.
Иногда для некоторых наборов входных переменных значения функции
строго не определены и ее карта Карно содержит условные члены, т. е. такие
клетки, в которых значение функции можно считать равным единице или ну-
лю. Такие члены на карте принято обозначать знаком безразличного значе-
ния функции — "тильда". Пустая клетка отвечает условному (безразлич-
ному) значению функции.
Наличие знаков условного значения функции в клетках карты Карно позво-
ляет включать эти клетки в контуры с единицами или нулями (по усмотре-
нию проектировщика), что содействует получению минимальных алгебраи-
ческих выражений для данной логической функции.
Пример: Минимизировать функцию, представленную в виде карты Карно на
рис. 3.3.
е
' ,,,,, ।
d
г- ...... 1 I
Рис. 3.3. Карта Карно
Следуя правилам определения алгебраических выражений по карте Карно,
руководствуясь правилом минимизации и учитывая наличие условных значе-
ний функции, можно записать следующие выражения для данной логической
функции:
□ по единичным контурам
Z = ас + ad + cd + сё;
□ по нулевым контурам
Z — (а + с)(с + d)(a + d + ё).
52
Гпава 3
Метод минимизации с помощью карт Карно позволяет наглядно и до-
статочно просто осуществлять минимизацию логической функции четырех-
шести переменных, хотя иногда его применяют и для минимизации функций
большего числа переменных. Но при увеличении числа переменных приме-
нение карт Карно усложняется, т. к. появляются затруднения при определе-
нии соседних состояний (клеток).
3.4. Минимизация методом
Квайна и Мак-Класки
При увеличении числа переменных для минимизации функций алгебры логи-
ки используют методы, которые владеют однозначностью алгоритма, что яв-
ляется предпосылкой применения ЭВМ [27]. К таким методам относится ме-
тод Квайна и Мак-Класки.
Алгоритм поиска минимальной ДНФ этим мётодом сводится к следующему.
1. Находят покрытие П(г) заданной функции. Для этого формируют кубиче-
ский комплекс логической функции и в каждом i-м кубическом комплексе
отмечают кубы (импликанты), которые не образовали (i+l)-fi кубический
комплекс. Отмеченные импликанты, названные простыми, образуют по-
крытие заданной логической функции.
2. Строят таблицу покрытий матрицы Квайна. Строки указанной таблицы
отвечают простым импликантам, а столбцы — 0-кубам (конституентам
единицы) функции. На пересечении i-й строки и j-ro столбца ставится
метка, если импликанта i покрывает конституенту j. Отметим, что импли-
канта i покрывает конституенту j в случае, если она отличается от нее не-
зависимыми аргументами.
Определяют покрытия минимальной стоимости, для этого:
1. Выделяют ядро Квайна. Если 0-куб заданной логической функции покрыва-
ется только одной простой импликантой, то последняя является существен-
ной и входит в ядро Квайна и, значит, в покрытие минимальной стоимости.
2. Из таблицы вычеркивают столбцы и строки, покрытые импликантами ядра
Квайна. Если в полученной после вычеркивания таблице содержатся про-
стые импликанты, они также включаются в ядро Квайна с последующим
вычеркиванием соответствующих строк и столбцов.
3. Сжимают таблицу по столбцам, для чего из нее вычеркивают столбцы, в
которые целиком входит любой из оставшихся столбцов.
Методы минимизации булевых функций 53
4. Сжимают таблицу по строкам, для чего из нее вычеркивают строки, кото-
рые целиком включаются в любую из оставшихся строк.
5. Последовательно сжимая таблицу по строкам и столбцам, получают цик-
лическую таблицу, импликанты которой должны входить в покрытия ло-
гической функции минимальной стоимости.
На пересечении i-й строки циклической таблицы и импликант, которые обра-
зуют ядро Квайна, получают минимальную ДНФ заданной функции.
Пример: Минимизировать функцию алгебры логики
Z(x) = v (0, 1, 2,4, 5, 7, 8, 10, 12, 14, 15).
Решение.
1. Сформируем кубический комплекс К(г).
Формирование кубического комплекса удобно выполнять с помощью раз-
бивки конституенты функции на группы, которые содержат одинаковое
число единиц. Прй .таком представлении кубы более высокого ранга могут
образовывать только кубы, находящиеся в расположенных рядом группах.
В анализируемом примере для функции четырех переменных можно вы-
делить пять групп, представив их в виде таблицы (табл. 3.2).
Для заполнения таблицы каждый из кубов левого столбца поочередно
сравниваем с кубами правого столбца. Если сравниваемая пара образовала
куб более высокого ранга, последний записывается в соответствующий
столбец таблицы.
2. Кубы, которые не образовали куб более высокого ранга, являются про-
стыми импликантами и формируют покрытие функции:
II(z) = (01-1, -111,111-, 0-0-, -00, -0-0, 1-0).
Таблица 3.2. Формирование кубических комплексов
Ранг куба Номер группы
1 2 3 4 5
0-кубы 0000 0001 0101 0111 1111
0010 1010 1110
0100 1100
1000
54
Глава 3
Таблица 3.2 (окончание)
Ранг куба Номер группы
1 2 3 4 5
1-куб 000- 00-0 00-0 -000 0-01 -010 010- -100 10-0 1-00 01-1 -111
1-10 111-
1 • 11-0
2-куб 0-0- 1-0
0-0- 1-0
0-0-
0-0-
0-0-
0-0- 0-0-
3. С использованием П(г) построим таблицу покрытий Квайна (см. табл. 3.3).
4. Соответственно полученной таблице простыми импликантами являются 0-
0- и -0-0, т. к. только первая покрывает 0-куб 0001 и только вторая покры-
вает 0-куб 0010.
5. После вычеркивания важных импликант в таблице больше нет существен-
ных импликант. Поэтому сделаем сжатие по столбцам и строкам. Началь-
ное сжатие по столбцам не выполняется, т. к. в таблице отсутствуют
столбцы, которые целиком входят в любой из оставшихся.
Таблица сжимается по строкам, т. к. первая строка целиком входит во вто-
рую, а четвертая в пятую. Поэтому из таблицы вычеркиваются строки с но-
Методы минимизации булевых функций
55
мерами один и четыре. Таблица, которая осталась, может быть сжата по
столбцам, т. к. первый столбец целиком входит в четвертый, а второй стол-
бец — в третий. На основании этого из таблицы вычеркиваются третий и
четвертый столбики. Полученная таблица больше не может быть сжата ни по
строкам, ни по столбцам. При этом импликанта 111 — лишняя, т. к. она не
покрывает ни одну из оставшихся конституент единицы. Полученная после
ее исключения таблица (табл. 3.4) и является циклической.
Таблица 3.3. Таблица покрытий Квайна
Простые импли- канты 0-кубы функции
0000 0001 0010 0100 0101 0111 1000 1010 1100 1110 1111
01-1 * *
-111 i * *
111- * *
0-0- * * * *
-00 * *
-0-0 * * * *
1-0 * * * *
Таблица 3.4. Циклическая таблица функции
Простые импликанты 0-кубы
0111 1100 1110 1111
01-1 *
-111 * *
111- * *
-00 *
1-0 * *
56
ГлаваЗ
Просуммировав импликанты циклической таблицы и простые импликанты,
получим логическую функцию минимальной стоимости
z(x) = *3*1 + *2*0 + *2*1*0 + *3*0 •
Алгоритм сжатия по строкам и столбцам можно объяснить таким способом.
Из множества импликант, полученных после исключения существенных, не-
обходимо найти такое их минимальное подмножество, которое обеспечивает
покрытие всех оставшихся единиц. Поэтому, если существует i-я импликан-
та, покрывающаяся импликантой j, то импликанта j является лишней. 1
Описанный алгоритм без изменений позволяет минимизировать логическую ]
функцию любого числа переменных, в том числе и с применением ЭВМ. 1
, j
1 1
Контрольные вопросы и задания
1. В чем заключаются цель и принципы минимизации логических устройств? •>
2. В чем заключается минимизация функции алгебры логики (ФАЛ) методом
непосредственных преобразований? |
3. В чем заключается минимизация ФАЛ с помощью карт Карно—Вейча?
4. Приведите свойства карт Карно—Вейча.
5. Представьте карты Карно—Вейча функции трех, четырех и пяти переменных.
6. В чем заключается минимизация неполностью определенной ФАЛ?
7. К чему сводится алгоритм минимизации ФАЛ методом Квайна и Мак-
Класки?
8. Что такое импликанта и покрытие Квайна?
9. Минимизируйте функции, заданные в табличной форме, по единичному
значению функции.
Методы минимизации булевых функций
57
1 Х2
1 0 0 1
0 0 0 0
0 0 0 0
1 0 0 1
О
о
*4
О
о
0 0 1 0
1 0 0 1
1 0 0 1
0 0 1 0
*4
О
О
О
10. Минимизируйте с помощью карт Карно—Вейча функции, задание таблицей
Xi ъ Хз Fl 5 F3 F< Fs Fe F7 Fb Fs Fto
0 0 0 0 0 — 0 — 0 0 0 0 1
0 0 1 1 0 1 0 — 0 1 1 1 1
0 1 0 1 0 0 1 1 0 0 0 1 0
0 1 1 1 0 — — — 1 0 1 0 1
1 0 0 1 0 1 — 0 0 1 0 0 0
1 0 1 1 0 — 1 — 1 0 0 1 1
1 1 0 1 0 —- 1 1 1 0 1 0 0
1 1 1 1 1 1 0 0 1 0 1 0 1
Глава 4
Логические элементы
цифровых устройств
4.1. Классификация элементов
и их сравнительная характеристика
Цифровое устройство — устройство, предназначенное для приема, обработки и
выдачи цифровой информации. Любое цифровое устройство с произвольными
мерой сложности “и назначением выполняется на дискретных элементах, кото-
рые включают в себя интегральные схемы разной степени интеграции. Незави-
симо от функционального назначения элементов их схемотехнологические
реализации владеют рядом общих параметров и характеристик, которые опре-
деляют их работу в статическом и динамическом режимах [35].
Элементы цифрового устройства — наименьшие функциональные части, на
которые разбивается устройство при его логическом проектировании и техни-
ческой реализации. Поскольку принято считать, что наименьшие функцио-
нальные части цифрового устройства выполняют простейшие логические или
вспомогательные функции, можно сказать, что элементы цифрового устройст-
ва это электронные схемы, которые представляют собой некоторую совокуп-
ность определенным образом соединенных компонентов и выполняют одну
или несколько простейших логических или вспомогательных операций. Ком-
понентами элементов цифровых устройств являются интегральные схемы раз-
ной степени интеграции, транзисторы и диоды разного типа, резисторы, кон-
денсаторы и индукторы.
Элементы цифровых устройств принято разрабатывать и выпускать в виде сис-
тем или серий, которые включают в себя их разные модификации. Физически
полная система элементов — система, которая содержит специальные элемен-
ты, обеспечивающие возможность построения цепей управления, устройств
памяти и цепей связи. Последние обеспечивают работу электромеханических
узлов цифровых устройств типа реле, переключателей, механизмов перфора-
ции, печати и т. п., а также схем связи разных узлов цифрового устройства с
60
Гпава 4
устройствами ввода/вывода; элементы индикации информационных состояний
узлов цифрового устройства и генераторы тактовых сигналов [8,32,33].
Технически полная система элементов — система, которая удовлетворяет
требованиям функциональной и физической полноты.
Функционально полная система элементов — система, которая позволяет реа-
лизовать любые сложные функции переключения путем суперпозиции про-
стейших функций, которые выполняются элементами данной серии.
Элементом цифровой схемотехники называют устройство, которое выполня-
ет одну из задач реализации булевых функций: запоминание информации,
преобразование, формирование и усиление сигналов. Все виды элементов
цифровых устройств можно разделить на три группы: логические, функцио-
нальные и вспомогательные (рис. 4.1).
Рис. 4.1. Классификация элементов цифровых устройств
Логическим элементом называется устройство, которое реализует только од-
ну булеву функцию. Такие элементы называют однофункциональными в от-
личие от функциональных элементов, которые реализуют несколько булевых
функций. В функциональном элементе могут использоваться несколько ло-
гических элементов. Запоминающие элементы используют в устройствах,
которые сохраняют данные и программы в виде цифровых кодов.
Логические элементы цифровых устройств 61
Усилительно-формирующие элементы преобразовывают нестандартные сиг-
налы в разных цепях цифровых устройств до уровней логических элементов,
которые их обрабатывают. Кроме того, они иногда используются для увели-
чения нагрузочной способности логических элементов и т. д. Специальные
элементы включают в свой состав генераторы сигналов, преобразователи
уровней, элементы гальванической развязки и др.
Логические элементы цифровых устройств во многом определяют функ-
циональные возможности последних, их конструктивное исполнение, тех-
нологичность, надежность и т. д. Логические элементы выпускаются про-
мышленностью в виде серий, которые включают в себя широкую номенк-
латуру схем разной степени сложности. Тем не менее, в каждой серии вы-
деляется так называемая базовая схема, которая определяет в основном
статические и динамические параметры большинства других схем данной
серии.
По способу кодирования двоичные переменные элементов цифровых уст-
ройств делятся на импульсные, динамические, потенциальные, импульсно-
потенциальные и фазовые.
В импульсных элементах "1" представляется наличием электрического им-
пульса напряжения или тока, а "О" — отсутствием соответствующего им-
пульса.
В динамических элементах "I" представляется пачкой импульсов или потен-
циалом, который возобновляется через необходимый интервал времени, а "О" —
отсутствием импульсов (или наоборот).
В потенциальных элементах выходные и входные двоичные переменные ко-
дируются разной величиной электрического потенциала. Для потенциальных
элементов часто применяют понятие положительной и отрицательной логи-
ки, которое отображает принятый способ кодирования двоичной переменной
конкретной серии элемента. Под положительной логикой понимается коди-
рование "1" высоким потенциалом и "О" низким потенциалом, а под отрица-
тельной логикой кодирования "I" — низким потенциалом, "О" — высоким
потенциалом.
В импульсно-потенциальных элементах на входы элементов могут подавать-
ся как потенциальные уровни, так и электрические импульсы, причем выход-
ные сигналы, как правило, имеют импульсный характер. Распределение сиг-
налов на импульсные и потенциальные относительно. Принято тип сигнала
определять через продолжительность такта, в зависимости от частоты такто-
вого генератора цифрового устройства. Импульсный сигнал — сигнал с про-
62
Глава 4
должительностью, меньшей продолжительности такта. Потенциальный сиг-
нал — сигнал с продолжительностью не меньше продолжительности такта.
В фазовых элементах применяются сигналы в виде синусоидального напря-
жения, а значения "1" и "О" двоичных переменных кодируются фазой сину-
соидального напряжения относительно опорного напряжения. Фазовый
принцип кодирования двоичных переменных применяется, как правило, в
устройствах аналогово-цифрового типа.
Способ кодирования информации определяет не только специфику построе-
ния той или иной системы элементов, но и ее основные параметры. Напри-
мер, по уровню мощности рассеяния на первом месте стоят потенциальные
элементы, а на последнем импульсные; потенциально-импульсные элементы
занимают промежуточное место. С развитием микроэлектронных логических
схем из-за сложности построения схем на импульсных элементах, которые
требуют в ряде случаев наличия трансформаторов и конденсаторов, широко
используются потенциальные элементы.
В импульсных схемах при повышении быстродействия усложняется синхро-
низация сигналов, поскольку смещение их во времени может привести к
ошибочному срабатыванию. В схемах на потенциальных элементах нет спе-
циальных преобразований формы сигналов, кодирование основано на уста-
новлении уровней, отсутствуют жесткие требования к синхронизации, кото-
рая вообще предопределяет их высокую надежность.
По параметрам элементы можно классифицировать в зависимости от реали-
зации логических функций, нагрузочной способности, быстродействия или
времени задержки, предельной рабочей частоты, помехоустойчивости и по-
требляемой мощности. В зависимости от времени задержки сигнала инте-
гральные микросхемы делятся на устройства высокого и сверхвысокого бы-
стродействия.
По типам базовых элементов электронных ключей разделяют несколько ти-
пов схем, где наиболее распространенными являются следующие:
□ транзисторно-транзисторная логика (ТТЛ);
□ эмиттерно-связанная логика (ЭСЛ);
□ инжекционная интегральная логика (И2Л);
□ структуры металл-оксид-полупроводник p-типа (р-МОП);
□ структуры металл-оксид-полупроводник n-типа (и-МОП);
□ комплементарные МОП-структуры (КМОП);
□ динамические МОП-структуры.
Логические элементы цифровых устройств 63
Более старые виды схемотехники, такие как резистивно-транзисторная логи-
ка (РТЛ) и диодно-транзисторная логика (ДТЛ), в микропроцессорных сис-
темах практически не применяются.
Логические схемы, которые изготовляются на разной конструктивно-
технологической основе, значительно различаются по своим характеристи-
кам, даже если они реализуют одинаковые функции. У любого из указанных
видов схемотехники имеются свои преимущества. Так, ЭСЛ отличается вы-
соким быстродействием, хотя некоторые разновидности ТТЛ приближаются
к ней по этому параметру. Как p-МОП-, так и w-МОП-логика широко приме-
няются в микропроцессорах, а КМОП-схемотехника пользуется преимуще-
ством, если важно уменьшить потребляемую мощность.
Динамические МОП-структуры используются для построения различных за-
поминающих устройств; они имеют простую организацию, в которой логиче-
ское состояние определяется зарядом емкости, внутренне присущей логиче-
скому элементу. И2Л применяется в интегральных схемах.
4.2. Общие характеристики элементов
цифровых устройств
Амплитудная передаточная характеристика П,(ь1Х=/((/вх) определяет форми-
рующие свойства ЛЭ, его помехоустойчивость, амплитуду и уровни стан-
дартного сигнала. Вид характеристики зависит от типа логического элемента
и может изменяться в определенных границах в зависимости от разброса па-
раметров схем, изменений напряжения питания, нагрузки, температуры ок-
ружающей среды.
Рассмотрим типичную амплитудную передаточную характеристику (АПХ)
ЛЭ-инвертора (рис. 4.2). В статическом состоянии выходной сигнал ЛЭ мо-
жет находиться или на верхнем ({/„), или на нижнем (U„) уровне напряжения.
Ассимптотический верхний (точка В) и ассимптотический нижний (точка Я)
уровни логических сигналов находятся как точки пересечения АПХ (кривая 1)
с ее зеркальным отображением (кривая 2) относительно прямой единичного
усиления Uehlx-Um. Разность U”MX - U"x есть логический перепад U„ исходных
уровней ЛЭ. На практике из-за влияния помех и разброса амплитудных пере-
даточных характеристик для каждого типа ЛЭ устанавливается минимальный
логический перепад:
и =Utt -U"
л.min вых.пор вых.пор ’
64
Гпава 4
где Ueeha т)р и U"hix пор — соответственно верхний и нижний уровни выходно-
го напряжения порога. Выходные пороговые напряжения находят с помо-
щью пороговых точек в и а на характеристике, в которых дифференциаль-
ный коэффициент усиления по напряжению К и = -1.
Рис. 4.2. Амплитудная передающая характеристика ЛЭ инвертора
Зоны статической помехоустойчивости ЛЭ по нижнему (U нпер)' и верхнему
(иеперУ уровням напряжения в комбинационных логических схемах опреде-
ляются выражениями:
(UH у=и -и"
W пер > '-’кв вых.пор ’
(IIе у=ие -и ,
пер' вых.пер кв ’
где (ИпОЛ1У , (^помУ характеризуют максимально допустимые уровни статиче-
ской помехи на входе ЛЭ в комбинационных логических схемах; Ugblx nep —
порог выходного напряжения нижнего уровня; Ulb!X.nep — порог выходного
Логические элементы цифровых устройств
65
напряжения верхнего уровня; UKe — порог квантования. Однако из-за нали-
чия схем с положительной обратной связью в технической документации на
все ИС зоны статической помехоустойчивости по входу ограничиваются
входными напряжениями порога: UgXnop — по нижнему уровню и Ulxnop —
по верхнему. Эти пороговые напряжения называются, соответственно, на-
пряжением порога зоны переключения (порог зоны переключения) нижнего
уровня и напряжением порога зоны переключения верхнего уровня. В зоне
переключения, заключенной между напряжениями порогов, работа ЛЭ в ста-
тическом режиме запрещается.
Таким образом, статическая помехоустойчивость ЛЭ по нижнему уровню
входного сигнала определяется выражением = UgX_nop-Ugblxnop, а по
верхнему уровню входного сигнала выражением = = UgXnop ~Ugblxnop.
Статическая помехоустойчивость рассматривается как устойчивая работа
элемента при продолжительном влиянии потенциала помехи. '
Максимальная помехоустойчивость ЛЭ по нижнему и верхнему уровням
достигается при идеальной амплитудной передаточной характеристике, для
которой Uвх пОр — Uвх пор — Uке.
Реализация характеристик, близких к идеальным, связана с известными
трудностями вследствие технологического разброса параметров микросхем
при изготовлении, изменения напряжений порогов в зависимости от измене-
ния напряжения питания и температуры окружающей среды в процессе экс-
плуатации. Поэтому реально зоны статической помехоустойчивости для
каждого типа ЛЭ устанавливают на основе статистического анализа ампли-
тудных передаточных характеристик. Напряжения статической помехи ука-
зываются в паспорте логического элемента и гарантируются для худшего
случая работы данного элемента.
При сопоставлении амплитудных передаточных характеристик ЛЭ разных
типов часто используют не абсолютные значения статической помехоустой-
чивости, а их отношение к минимальному логическому перепаду:
jth — II* 111 Кв — IIе HI
iXnep пер пер пер' л
Чем ближе амплитудная передаточная характеристика к идеальной, тем
ближе значение этих коэффициентов к 0,5.
1. Статические параметры определяют условия формирования и значения
напряжений высокого и низкого уровней на выходе ЛЭ, его нагрузочную
66
Гпава 4
возможность, потребляемую мощность при заданных напряжении пита-
ния, нагрузке и температуре окружающей среды. J
К статическим параметрам ЛЭ относятся:
• выходные и входные напряжения логических "О" и "1"
(U° их и° и1 ) •
О-, вых ’ вых вх’>'-' вХ } •> ;
• входные и выходные пороговые напряжения логических "О" и "1"
(U° ,их и° Ux У
• входные и выходные токи логических "О" и " 1" (7° ,Iх ,7° , Iх );
' ЮЛ- ОЛ OOLl 001.1 х .
• токи потребления в состоянии логических "О" и " 1" (i„om, 1Хпот);
• потребляемая мощность (Р„ото). |
Малые отклонения входного напряжения от напряжения порога логиче- j
ского элемента Unop приводят к переходу логического элемента из состоя- ।
ния "1" в состояние "О" или обратно.
i
Выходное напряжение порога логического "О" есть максимальное или ]
минимальное (в зависимости от типа логики) выходное напряжение логи- j
ческого "О", что определяется точкой порога амплитудной передаточной
характеристики в области логический "О", в которой дифференциальный
коэффициент усиления по напряжению Ку - 1 для ЛЭ без инвертирования
и Ку = -1 для ЛЭ с инвертированием (см. рис. 4.2).
Выходное напряжение порога логической "1" есть минимальное или мак-
симальное (в зависимости от типа логики) выходное напряжение логиче-
ской " 1", определяемой точкой порога амплитудной передаточной харак-
теристики в области логической "1", в которой Ку = 1 для ЛЭ без
инвертирования, Ку = -1 для ЛЭ с инвертированием.
Порог зоны переключения логического "О" есть напряжение порога логи-
ческого "О", что определяется точкой порога амплитудной передаточной
характеристики в области логического "О", в которой Ку - 1 для ЛЭ без
инвертирования и Ку = -1 для ЛЭ с инвертированием (см. рис. 4.2).
Порог зоны переключения логической "1" есть напряжение порога логи-
ческой "1", что определяется точкой порога амплитудной передаточной
характеристики в области логической "1", в которой Ку = 1 для ЛЭ без ин-
вертирования и Ку--1 для ЛЭ с инвертированием.
Логические элементы цифровых устройств
67
Входной ток ЛЭ задается для неблагоприятного режима работы в грани-
цах допустимых температур окружающей среды и напряжения питания
как для уровня логического "О" (/fx), так и для уровня логической "1"
(/fJY). Выходные токи 1дЬ1Х, 1хвых характеризуют нагрузочную способность
ЛЭ. (Токи, которые втекают, имеют положительный знак, а токи, что выте-
кают — отрицательный знак.) Помехоустойчивость определяется относи-
тельно этих токов. Поэтому увеличение коэффициента разветвления приво-
дит к снижению помехоустойчивости.
l\x — входной ток логической "1", определяется как входной ток для на-
пряжения логической "1" на входе ЛЭ.
1дХ — входной ток логического "О", определяется как входной ток для
напряжения логического "О" на входе ЛЭ.
l\hix — выходной ток логической "1", определяется как выходной ток для
напряжения логической "1" на выходе ЛЭ.
— выходной ток логического "О", определяется как выходной ток
для напряжения логического "О" на выходе ЛЭ.
Ток, потребляемый от источника (источников) питанияя ЛЭ (Inom ), зави-
сит от типа ЛЭ. Для ЛЭ ЭСЛ он почти постоянный (если не принимать во
внимание нагрузку) и не зависит от его логического состояния, для ЛЭ
ТТЛ ток имеет разные значения для состояний "О" и "1". Кроме того, ЛЭ
ТТЛ имеют выбросы тока во время переходных процессов при переклю-
чении ЛЭ, что приводит к существенному увеличению тока потребления
на высоких частотах. Амплитуда и продолжительность выброса зависят от
характера и величины нагрузки, схемотехники выходного каскада ЛЭ
ТТЛ, длины линии связи и др. Мощность, потребляемая ЛЭ от источников
п
питания,Pnom = ^UiIi , где и = 1...и — напряжение i-го источника пита-
i=i
ния; I, — ток в соответствующей цепи питания.
Если потребляемая мощность зависит от выходного напряжения логиче-
ского "О" (Р„о„;) или "1" (Р„от), то как основной параметр используют
среднюю потребляемую мощность PW)mc/) =(/^„;+Р,г'о„2)/2. Для ЛЭ, ко-
торые потребляют значительную мощность при переключении, средняя
68
Глава 4
потребляемая мощность в технической документации задается в виде за-
висимости Р„отср - /(Гцмп), где Рцмп — частота прохождения импульсов.
Входное сопротивление логического элемента RKX — отношение прироста
входного напряжения к приросту входного тока (определяется для двух
значений входного сигнала: R0^ и
Выходное сопротивление логического элемента 7?яых — отношение при-
роста выходного напряжения к приросту выходного тока (определяется
для двух значений выходного сигнала: R°ebix и R'eux)-
2. Динамические параметры. Быстродействие ЛЭ при переключении опре-
деляется электрической схемой, технологией изготовления и характером
нагрузки. Для идентификации измерений динамических параметров в тех-
нической документации на ИС приводятся параметры эквивалентной на-
грузки, устанавливаются требования к амплитуде и продолжительности
фронта входного сигнала.
На рис. 4.3 показана временная диаграмма, которая объясняет изменение
характеристик выходного импульса в зависимости от параметров входно-
го импульса и свойств элемента.
Логические элементы цифровых устройств
69
Уровни отсчета напряжений для определения динамических параметров
устанавливаются относительно выходных напряжений порогов "1" и "О".
Основными динамическими параметрами ЛЭ являются: задержка рас-
пространения сигнала t3ad n при переключении и продолжительность по-
ложительного (нарастающего) и отрицательного (спадающего) фронтов
выходных сигналов.
Задержка распространения сигнала при переходе выходного напряжения
от "1" к "О" 13адп (ПРИ положительной логике это отвечает отрицательно-
му фронту, при отрицательной — положительному фронту выходного
сигнала) определяется как интервал времени между входным и выходным
сигналами ЛЭ, измеренный на уровне 0,5 логического перепада входного
и выходного сигналов.
Задержка распространения сигнала при переходе выходного напряжения
от "0" к "1" t^dn (для положительной логики это отвечает положительно-
му фронту, для .отрицательной логики — отрицательному фронту выход-
ного сигнала) определяется как интервал времени между входным и вы-
ходным сигналами ЛЭ, измеренный на уровне 0,5 логического перепада
входного и. выходного сигналов.
При расчете временной задержки сигнала последовательно включенных
ЛЭ используется средняя задержка распространения сигнала ЛЭ:
— _(t^ _fLO л/9
^зад.п.ср '1зад.п 1зад.п'
Время перехода ?’° "1" в состояние "0" — интервал времени, на протяже-
нии которого напряжение на выходе логического элемента переходит от
уровня "1" к уровню "0", измеренных при значениях 0,9 и 0,1 логического
перепада.
Время перехода t 1 на выходе логического элемента из состояния "0" в
состояние "1" — интервал времени, на протяжении которого напряжение
на выходе логического элемента переходит от уровня "0" к "1", измерен-
ных при значениях 0,1 и 0,9 логического перепада.
Время задержки включения логического элемента — интервал време-
ни между входным и выходным сигналами при переходе напряжения на
выходе логического элемента от напряжения "1" к напряжению "0", изме-
ренного на уровне 0,1 логического перепада входного сигнала и на уровне
0,9 выходного сигнала.
70
Гпава 4
Время задержки 1^д выключения логического элемента — интервал вре-
мени между входным и выходным сигналами при переходе напряжения на
выходе логического элемента от напряжения "О" к напряжению "1", изме-
ренного на уровне 0,9 логического перепада входного сигнала и на уровне
0,1 выходного сигнала.
Динамическая помехоустойчивость элемента рассматривается при работе
элемента в импульсном режиме и зависит от временных параметров им-
пульса помехи, его формы и амплитуды, скорости переключения логиче-
ских элементов.
Характеристика динамической помехоустойчивости — зависимость ампли-
туды помехи от ее продолжительности. Эта характеристика существенным
образом зависит от формы сигнала помехи, уровня статической помехо-
устойчивости и частоты переключения логического элемента. Сложность
получения семейства характеристик динамической помехоустойчивости
элементов не позволяет приводить их в качестве основного или справочного
материала в технических условиях на логические элементы.
Предельная рабочая частота элемента задает диапазон рабочих частот
сигналов, переданных элементом без искривления так, чтобы за время
одного такта в схеме успевали завершиться переходные процессы.
Частота переключения — максимальная частота, на которой в наихудших
условиях гарантируется срабатывание счетного триггера, составленного
из логических элементов данной серии.
Среднее время задержки увеличивается, если незадействован один из вхо-
дов логического элемента, а также при отключении нагрузки на выходе
логического элемента.
3. Схемотехнические й конструктивные параметры.
• Для построения разветвленных логических цепей необходимо, чтобы
каждый ЛЭ владел определенной нагрузочной способностью по входу
и выходу, то есть мог работать по нескольким логическим входам и
одновременно руководить несколькими входами других ЛЭ. Нагрузоч-
ную способность ЛЭ принято выражать коэффициентом объединения
по входу и коэффициентом разветвления по выходу.
О Коэффициент объединения по входу К„с, логического элемента — число
входов логического элемента, по которым реализуется логическая
функция, в том числе с учетом входов логического расширителя.
Логические элементы цифровых устройств
71
О Коэффициент разветвления по выходу КГ1П логического элемента —
число единичных нагрузок, которые можно одновременно подклю-
чить к выходу логического элемента. Единичной нагрузкой является
один вход базового логического элемента данной серии. Каждый ЛЭ
со стороны входа представляет собой нелинейную нагрузку, характер
и значение которой определяются комбинацией и значением сигналов
на других входах этого же элемента и разбросом параметров схемы
ЛЭ. Следует помнить, что для ряда элементов данной серии один вход
эквивалентен нескольким единичным нагрузкам.
• Количество источников питания, необходимое для работы данной се-
рии логических элементов, — их номиналы, допуск на номиналы, ве-
личины допустимых пульсаций.
• Тип корпуса (в том числе без корпуса). Габариты корпуса. Количество
выводов корпуса.
• Интенсивность отказов логических элементов, что, как правило, указы-
вается на микросхему в целом.
В реальной логической схеме каждый ЛЭ может быть нагружен на разное
число других ЛЭ и соединен с ними линиями связи разной длины и кон-
фигурации. В результате условия работы ЛЭ в разных схемах могут суще-
ственным образом отличаться, что не должно приводить к нарушению их
функционирования. Количество входов элементов другой серии специ-
ально оговаривается.
4. Интегральные параметры отображают уровень развития технологии и
схемотехники, качество цифровых ИС. Основными интегральными пара-
метрами ИС являются энергия переключения Рх и уровень интеграции N.
Энергия переключения Рт = Рпот£р • ^зад.П£р Как правило, при определе-
нии энергии переключения используют типичные значения задержки рас-
пространения и потребляемой мощности. (Если потребляемая мощность
выражается в милливаттах, а задержка распространения — в наносекундах,
то энергия переключения имеет размерность пикоджоуль.) По мере со-
вершенствования технологии и схемотехники, уменьшения размеров эле-
ментов на кристалле энергия переключения непрерывно снижается. При
заданной технологии и схемотехнике или при заданной энергии переклю-
чения ( Рт = const) можно создавать разные серии ИС, которые обладают
или высоким быстродействием (маленьким значением тэд„) и большой
потребляемой мощностью, или низким быстродействием и маленькой по-
требляемой мощностью. По этому параметру осуществляют оценку уров-
ня развития цифровой микроэлектроники и сравнение разных типов ИС.
72
Глава 4
Степень интеграции N логических цифровых микросхем (табл. 4.1) опре-
деляется числом простейших эквивалентных ЛЭ — обычно вентилей с
двумя входами — на кристалле. Иногда степень интеграции микросхем
измеряют числом элементов (резисторов, транзисторов, диодов) на кри-
сталле, но при этом совсем не учитывается специфика логических цифро-
вых ЭС, где связи между элементами занимают существенную часть пло-
щади кристалла. Функциональную сложность ИС запоминающих устройств,
которые имеют регулярную структуру, можно оценивать числом бит па-
мяти на кристалле.
Таблица 4.1. Степень интеграции логических цифровых микросхем
Условное обозначение Число вентилей на кристалл Число бит памяти на кристалл
ИС До ю До Ю2
сис Ю2 103
БИС '. 103 104
СБИС ю4 10s
СБИС более высокой сте- пени интеграции 10s—10® 106—107 '
4.3. БЛЭ транзисторно-транзисторной логики
4.3.1. Состав, схемотехника
и принцип действия БЛЭ
Этот вид схемотехники имеет, наверное, наибольшее число разновидностей,
т. к. продолжительность его использования позволила обнаружить много из
присущих ему ограничений и способы их преодоления. Относительно схемо-
техники большинство ИС, которые входят в состав серий ТТЛ, выполнены на
основе комбинации двух базовых схем: элемента И-НЕ (штрих Шеффера) и
расширителя по ИЛИ [32, 33, 40].
Элемент И-НЕ (рис. 4.4) может быть представлен последовательным соеди-
нением трех каскадов:
□ входного многоэмиттерного транзистора VT1 с резистором R1 и диодами
VD„— VDn_it которые реализуют логическую операцию И;
□ разделителя фаз на транзисторе V72, резисторе R2 и цепи нелинейной
коррекции R3, R4 и VT3-,
Логические элементы цифровых устройств
73
□ двухтактного выходного усилителя на транзисторах VT4 и VT5, резисторе
R5 и диоде VDn.
Расширитель по ИЛИ (рис. 4.5) по сути повторяет первые два каскада эле-
мента И-НЕ и содержит входной многоэмиттерный транзистор VT1 с рези-
стором R1 и транзистор VT2 разделителя фаз.
Рис. 4.4. Принципиальная электрическая схема ЛЭ И-НЕ ТТЛ
(штрих Шеффера)
Рис. 4.5. Принципиальная электрическая схема
расширителя ИЛИ серии ТТЛ
74
Глава 4
Объединение элементов И-НЕ и расширителя по ИЛИ путем соединения то-
чек а и б позволяет получить ЛЭ, который реализует последовательность
операций И-ИЛИ-НЕ.
Рассмотрим работу базового логического элемента И-НЕ (см. рис. 4.4). Пред-
положим, что хотя бы один вход элемента Хт..., Хп^ непосредственно под-
ключен к общей шине, т. е. на него подано напряжение логического "О". В
этом случае многоэмиттерный транзистор VT1 оказывается насыщенным то-
ком, который протекает от источника питания через резистор R1. Напряжение
на его коллекторе будет мало отличаться от нулевого. Поэтому транзистор VT2
разделителя фаз оказывается запертым.
Так как ток эмиттера транзистора VT2 практически равняется нулю, будет
заперт и транзистор VT5. Ток, который протекает через резистор R2, втекает
в базу транзистора VT4 насыщает его. Поэтому напряжение, присутствующее
на выходе У ЛЭ, равно напряжению питания и определяется выражением
^вых = Un ~IebixR5 K3VT4 ~^VD„
Таким образом, при наличии на любом из входов схемы напряжения низко-
го уровня напряжение на его выходе будет иметь высокий уровень. Пред-
положим теперь, что на все входы ЛЭ подан высокий уровень напряжения.
В этом случае все эмиттерные переходы многоэмиттерного транзистора
VT1 оказываются запертыми. При этом его коллекторный переход смеща-
ется в прямом направлении и в цепи резистора R1, коллекторного перехода
транзистора VT1 и последовательно соединенных переходов эмиттеров
транзисторов VT2 и VT5 будет протекать ток. Этот ток насытит транзисто-
ры VT2 и VT5, и на выходе в ЛЭ установится низкое напряжение, численно
равное напряжению насыщения транзистора VT5-.
Uвых ~ U K3VT5 - ^выхгвыхУТ5 •
Так как транзистор VT2 насыщен, то присутствующее на его коллекторе на-
пряжение оказывается недостаточным для прямого сдвига двух последова-
тельно включенных /7-м-переходов (переход эмиттера VT4 и диода У£>„).
Транзистор VT4 будет заперт.
Таким образом, если на всех входах схемы присутствует высокое напряже-.
ние, на выходе БЛЭ будем иметь напряжение низкого уровня.
Параллельное соединение нескольких выходов таких элементов недопусти-
мо, т. к. формирование на них сигналов разных уровней приведет к выходу из
Логические элементы цифровых устройств
75
строя транзисторов выходного усилителя мощности. Для положительной ло-
гики описанный алгоритм работы отвечает определению операции И-НЕ:
У = хох}хп_} .
Выполнение выходного каскада элемента по двухтактной схеме позволяет
одновременно решить две задачи:
1. Повысить быстродействие элемента. Нагрузка БЛЭ, как правило, носит
емкостной характер, и применение двухтактного выходного каскада по-
зволяет увеличить ток заряда емкости нагрузки.
2. Снизить потребление. В постоянном режиме логический "О" через выход-
ной каскад протекает только ток нагрузки.
Во входной цепи многоэмиттерного транзистора VT1 включены дополни-
тельные диоды VDn— VDn_i, которые защищают элемент от появления на его
входе недопустимых напряжений обратной полярности.
Нелинейная цепь коррекции R3, R4 и VT3 позволяет увеличить быстродейст-
вие элемента и приблизить его АПХ к прямоугольной. Последнее улучшает
свойства элемента. Рассмотрим его работу. Принцип действия данной цепи
основан на зависимости его сопротивления от состояния транзистора VT5.
Если этот транзистор заперт, то транзистор нелинейной цепи коррекции VT3
также заперт. Суммарное сопротивление цепи шунтирования эмитгерного
перехода транзистора VT5 в основном определяется сопротивлением рези-
стора R3, которое достаточно большое. Поэтому на начальном этапе форми-
рования на выходе элемента напряжения логического "О" весь эмиттерный
ток транзистора VT2 втекает в базу транзистора VT5, что форсирует его
включение. После включения VT5 насыщается и VT3, шунтируя эмиттерный
переход транзистора VT5 малым сопротивлением резистора R4. Это, во-
первых, уменьшает степень насыщения транзистора VT5 и, во-вторых, при
следующем выключении увеличивает ток, который удаляет из базовой облас-
ти этого транзистора избыточный заряд неосновных носителей. Оба этих
фактора содействуют снижению времени рассасывания транзистора VT5, что
повышает быстродействие элемента.
Следует отметить, что в момент переключения БЛЭ в его выходной цепи
протекает так называемый "сквозной ток", обусловленный тем, что на протя-
жении интервала рассасывания транзистора, который замыкается, оба тран-
зистора выходного двухтактного усилителя оказываются насыщенными. Это
приводит к тому, что ток потребления элемента имеет явно выраженный им-
пульсный характер. Поэтому с увеличением частоты переключения среднее
значение тока, потребляемого элементом, растет. Возрастает и его суммарная
потребляемая мощность. Кроме этого, протекание импульсов тока за счет
76
Глава 4
действия индуктивности соединительных проводов Lnp (рис. 4.6) может при-
вести к появлению ошибочных срабатываний соседних элементов (внутрен-
ние помехи).
Рис. 4.6. Шунтирование шины питания БЛЭ ТТЛ
дополнительными конденсаторами
Для ограничения величины "сквозного тока" в коллекторную цепь VT4 вклю-
чен резистор R5. Однако чрезмерное увеличение сопротивления этого рези-
стора, во-первых, увеличивает мощность, которая рассеивается в элементе и,
во-вторых, уменьшает его нагрузочную способность. Поэтому для исключе-
ния действия помех шины питания должны выполняться с малой собствен-
ной индуктивностью, и по всей длине предусмотрено шунтирование допол-
нительными конденсаторами Cdo„ с малой паразитной индуктивностью (как
правило, керамическими). Использование такого технического решения по-
зволяет свести к минимуму действие внутренних помех.
Следует отметить еще одну особенность применения БЛЭ ТТЛ. Соответст-
венно приведенному алгоритму работы, если вход элемента остается непод-
ключеным к источнику сигнала, можно считать, что на него подан сигнал
логической "1". Однако на практике неиспользованные входы элементов ТТЛ
рекомендуется не оставлять свободными, а через дополнительный резистор
подключать к выводу +U„. В противном случае, т. к. в состоянии логиче-
ской "1" по входу элемент обладает большим входным сопротивлением, рез-
ко увеличивается вероятность влияния на него помех, что снижает надеж-
ность работы логического устройства. Обычно один резистор используется для
подключения нескольких входов ЛЭ. В этом случае его сопротивление может
быть найдено из условия:
о U под ~ U exmin
Кдоп - j ’
и/
'11 ex max
где и — число входов БЛЭ, которые подключаются к резистору.
Логические элементы цифровых устройств
77
4.3.2. Разновидности схемотехники элементов ТТЛ
Кроме рассмотренных, универсальные серии ftc ’ТТЛ включают в свой со-
став некоторые специализированные элементы. Они предназначены для рас-
ширения функциональных возможностей этих серий. Рассмотрим некоторые
из них.
Элемент И-НЕ с открытым коллектором предназначен для согласования ло-
гических схем с внешними исполнительными и индикаторными устройства-
ми, например, индикаторами на световых диодах, лампочками накаливания,
обмотками реле и т. д. Его отличие от прежде рассмотренного состоит в ис-
полнении выходного усилителя мощности по однотактной схеме без собст-
венного нагрузочного резистора. Принципиальная электрическая схема тако-
го элемента приведена на рис. 4.7.
Рис. 4.7. Принципиальная электрическая схема ЛЭ И-НЕ ТТЛ
с открытым коллектором
В данном элементе также отсутствует цепь нелинейной коррекции. Это свя-
зано с тем, что элемент ставится на выходе логического устройства, и к нему
в меньшей степени выдвигают требование квантования сигнала. Обычно вы-
ходной транзистор VT3 схемы выполняется с большими допустимыми значе-
ниями коллекторного тока и напряжения, чем обычный элемент.
78
Гпава 4
В отличие от стандартных, элементы ТТЛ с открытым коллектором допус-
кают параллельное включение выходных выводов. При этом относительно
выходных сигналов каждого элемента реализуется логическая операция И:
У=у\ У2-уп.
Это позволяет решить две задачи:
□ упростить схему проектируемого устройства за счет исключения дополни-
тельных элементов, которые реализуют операцию И;
□ обеспечить роботу нескольких выходов на общую шину, т. е. реализовать
режим работы с делением информации во времени.
Элемент И-НЕ с повышенной нагрузочной способностью предназначен для
использования в случаях, если коэффициента разветвления стандартного
элемента ТТЛ недостаточно для передачи выходного сигнала всем потреби-
телям. Схемотехнически данный элемент отличается от стандартного испол-
нением выходного каскада (рис. 4.8).
Рис. 4.8. Принципиальная электрическая схема ЛЭ И-НЕ ТТЛ
с повышенной нагрузочной способностью
Для увеличения мощности сигнала логическая "1" в выходном каскаде ис-
пользована схема составного транзистора VT4. Коэффициент разветвления по
Логические элементы цифровых устройств 79
выходу для таких элементов в три раза превышает значение для стан-
дартного БЛЭ.
Элемент И-НЕ с третьим состоянием высокого импеданса предназначен для
общей работы нескольких элементов на общую шину. Принципиальная элек-
трическая схема элемента И-НЕ с третьим состоянием (высокого импеданса)
по выходу приведена на рис. 4.9.
Рис. 4.9. Принципиальная электрическая схема ЛЭ И-НЕ ТТЛ
с третьим состоянием (высокого импеданса)
В основном такая схема повторяет схемотехнику стандартного элемента И-
НЕ. Для организации третьего выходного состояния (с высоким импедансом)
многоэмиттерный транзистор VT1 обеспечивается л-м эмиттером, который
через вспомогательный транзисторный ключ V76 соединен с общей шиной.
Для управления транзисторным ключом используется схема, которая повто-
ряет входной каскад стандартного элемента ТТЛ. Она включает входной
транзистор VT7 и усилитель на транзисторе VT8, включенный по схеме эмит-
терного повторителя. Эмиттер транзистора VT7 является входом управления
третьим состоянием элемента (вход z). Его база через резистор R8 соединена
с шиной питания, а коллектор подключен ко входу усилителя на транзисторе
80
Гпава 4
VT8. Сигнал, который снимается с резистора R6, управляет состоянием тран-
зисторного ключа VT6. Дополнительно коллектор VT6 через диод VDn+i при-
соединен к базе транзистора VT4 выходного усилителя мощности.
Рассмотрим работу БЛЭ при разных значениях управляющего сигнала на
входе z. Если z= 1, то эмитгерный переход транзистора VT7 оказывается
смещенным в обратном, а коллекторный — в прямом направлении. Ток от
шины питания через резистор R8 втекает в базу транзистора VT8, насыщая
его. Одновременно насыщается и транзисторный ключ VT6. При этом один
из эмиттеров транзистора VT1 подключается к общей шине, что эквивалентно
подаче на вход элемента сигнала логического "О". Поэтому независимо от
значений других входных переменных элемент пытается сформировать на
выходе сигнал логической "1", т. е. его транзисторы VT2 и VT5 оказываются
запертыми. Транзистор VT4 также оказывается запертым из-за шунтирования
его входной цепи последовательно включенными прямо смещенным диодом
VDn+i и насыщенным транзистором VT6. Поэтому при z = 1 оба транзистора
выходного двухтактного усилителя мощности оказываются запертыми и ЛЭ
фактически отключен от выходного вывода. Это отвечает состоянию с высо-
ким импедансом, при котором выходной сигнал элемента при любых комби-
нациях его входных сигналов не попадает на его выход.
Если z = 0, то ток резистора R8 насыщает транзистор VT7. Транзисторы VT8
и VT6 оказываются запертыми, и на дополнительный вход многоэмиттерного
транзистора VT1 подается сигнал, который не влияет на работу элемента. В
этом случае выходной сигнал определяется исключительно комбинацией ло-
гических переменных, действующих на входах Хо,... ,х п-\ и работа элемента
аналогична работе стандартного ТТЛ БЛЭ.
4.3.3. Способы повышения быстродействия
Быстродействие БЛЭ серий ИС ТТЛ в основном определяется инерционными
свойствами применяемых биполярных транзисторов и нагрузки. Инерцион-
ные свойства, обусловленные параметрами нагрузки, зависят от конкретной
схемы и конструктивного выполнения логического устройства. Малое быст-
родействие связано, собственно, с частотными свойствами элементов БЛЭ и
может быть уменьшено изменением схемотехники и режимов работы самого
элемента. Основные причины недостаточного быстродействия транзистор-
ных ключей на биполярных транзисторах — это заряд его коллекторной ем-
кости и время рассасывания. Эти параметры определяются как технологией
изготовления транзисторов, так и режимами их работы в ключевой схеме.
В частности, уменьшения продолжительности переключения, обусловленной
Логические элементы цифровых устройств
81
зарядом коллекторной емкости при ее неизменном значении, можно добиться
уменьшением сопротивления коллекторной погрузки. Действительно, сум-
марная постоянная времени, которое обуславливает скорость изменения кол-
лекторного напряжения,
'tfiep ~ ^к^кб ’
Уменьшение 7?* уменьшает тпер, а, значит, и время изменения коллекторных
тока и напряжения транзистора.
Данное техническое решение, повышая быстродействие ключа, приводит к
увеличению тока коллектора, который протекает через насыщенный транзи-
стор и, значит, к увеличению мощности, которая рассеивается в БЛЭ.
Таким образом, повышение быстродействия БЛЭ ТТЛ за счет уменьшения
продолжительности заряда емкости СкГ1 связано с увеличением мощности,
которая рассеивается в элементе.
Данное техническое решение нашло применение, например, в ИС ТТЛ серии
531 повышенного быстродействия.
Желание уменьшить время рассасывания, которое при пассивном выключе-
нии составляет значительную часть времени выключения биполярного тран-
зистора, привело к применению в БЛЭ диодов и транзисторов Шоттки. На-
помним, что наиболее радикальным методом уменьшения инерционности
ключа на биполярном транзисторе, обусловленной рассасыванием неоснов-
ных носителей из базовой области, является использование ненасыщенного
режима его работы. Последнее наиболее просто достигается шунтированием
коллекторного перехода диодом Шоттки.
Диод Шоттки имеет существенно меньшее предельное напряжение откры-
вания, чем р-и-переход транзистора. Поэтому во время действия входного
импульса диод Шоттки открывается раньше, чем коллекторный переход
транзистора, предотвращая накопление избыточного заряда в его базовой
области. Накопление заряда в самом диоде Шоттки не происходит, т. к. ток
этого диода обусловлен переносом основных носителей заряда. Таким обра-
зом, включение параллельно коллекторному переходу транзистора диода
Шоттки при подаче входного напряжения автоматически фиксирует напря-
жение коллектор—база на уровне, близкому к нулевому. Транзистор при
этом работает у границы режима насыщения.
Работа транзистора с диодом Шоттки в активном режиме приводит к увели-
чению напряжения на его переходах, что немного снижает потребляемую
82
Гпава 4
элементом мощность и изменяет ассимптотические уровни логических "О" и
I» JII
Данное схемное решение реализовано в разновидности БЛЭ ТТЛ, именован-
ной ТТЛШ.
На рис. 4.10 приведена принципиальная электрическая схема БЛЭ ТТЛШ
серии 555. От схемы стандартного БЛЭ она отличается применением в вы-
ходном двухтактном усилителе мощности составного транзистора, который
содействует повышению быстродействия, и исполнением входного каскада,
который реализует логическую операцию И. Операция И в данном элементе
выполняется с использованием ключей на диодах VD1, VD2....VD2n-i, VD2n-
При подаче на все входные выводы элемента напряжения высокого уровня
парные диоды VD2,..., VD2n входных ключей на диодах смещаются в обрат-
ном направлении. Поэтому ток резистора R1 насыщает транзисторы VT1 и
VT5, формируя на выходе элемента сигнал низкого уровня.
Рис. 4.10. Принципиальная электрическая схема БЛЭ ТТЛШ серии 555
Логические элементы цифровых устройств
83
Если хотя бы на один вход схемы подано низкое напряжение, соответствую-
щий диод смещается в прямом направлении. Ток резистора R1 замыкается на
общую шину, минуя эмиттерные переходы транзисторов VT1 и VT5. Послед-
ние закрываются. При этом ток резистора R2 насыщает составной транзистор
VT4\ VT4, формируя на выходе напряжение высокого уровня.
Благодаря такому построению входные выводы элемента могут непосредст-
венно подключаться к шине источника питания, что не рекомендуется делать
для стандартных элементов ТТЛ.
Следует отметить, что повышение быстродействия, достигнутое применени-
ем в схеме БЛЭ диодов и транзисторов Шоттки, позволило разработать се-
рию ИС ТТЛ с уменьшенным потреблением при быстродействии, сравнимым
со стандартными элементами. Последнее важно с точки зрения повышения
функциональных возможностей ИС.
Действительно, при использовании заданного корпуса мощность, которую
может рассеять одна ИС при заданных параметрах окружающей среды, стро-
го задана. Это значит, что задано и то предельное количество полупроводни-
ковых приборов, которое может быть размещено в данной ИС независимо от
совершенства используемой технологии их изготовления. И значит, ограни-
чена и конечная функциональная сложность схемы, которая может быть реа-
лизована на этих элементах.
Мощность, необходимая для работы схем ТТЛШ с уменьшенным потребле-
нием, приблизительно в 5 раз меньше, чем у стандартной схемы ТТЛ. Поэто-
му, если позволяет технология, в том же корпусе можно разместить в 5 раз
больше полупроводниковых элементов и значительно повысить сложность
разработанной ИС и круг решаемых с ее помощью задач.
По этой причине при создании БИС и СБИС находит практическое примене-
ние только данный тип базовых схем.
Все ИС ТТЛ, которые выпускает отечественная промышленность в данный
момент, можно разделить на следующие группы [16, 33]:
□ стандартные — серия 155;
П быстродействующие с диодами Шоттки — серии 530, 531,1531;
□ маломощные с диодами Шоттки — серии 533, 555, 1533.
Элементы всех этих серий практически выполнены по единой схеме. Суще-
ствующие небольшие схемотехнические отличия были подробно рассмотре-
ны раньше. Основное расхождение данных серий состоит в их быстродейст-
вии и потребляемой мощности. Типичные параметры БЛЭ разных серий ТТЛ
приведенные в табл. 4.2.
84 Глава 4
Таблица 4.2. Параметры БЛЭ серий ТТЛ
Серия ИС ^зрпор3вн РСП, МВТ вы» В ЯЫШ В ВЫХ! МА вых> мА
К155 10 10 2,4 0,4 -0,4 16
К531 3 20 2,7 0,5 -1,0 20
К555 10 2,0 2,7 0,5 -0,4 8,1
Напряжение всех БЛЭ ТТЛ равняется +5В ± 5% ли +5В ± 10% в зависимости
от типа выполнения.
4.4. БЛЭ эмиттерно-связанной логики (ЭСЛ)
4.4.1. Особенности схемотехники
Причиной появления БЛЭ ЭСЛ стало желание повысить быстродействие
цифровых устройств. Это желание привело к использованию в них совсем
отличного от ТТЛ схемотехнического решения.
Основой БЛЭ ЭСЛ является токовый ключ, выполнений на двух транзисто-
рах (рис. 4.11) [33]. На базу одного из них, например VT2, подано некоторое
постоянное опорное напряжение Uo„. Изменение напряжения, поданного на
вход Хо, ниже или выше U,m, приводит к перераспределению постоянного то-
ка 1С, заданного стабилизирующим резистором R3, между транзисторами VT1
и V72. При этом транзисторы не попадают в режим насыщения и, значит, в
ключе принципиально отсутствует интервал рассасывания их неосновных
носителей. Таким образом, особенностью БЛЭ ЭСЛ является постоянство
потребляемого тока независимо от значения выходного сигнала ключа.
Эта особенность выгодно отличает БЛЭ ЭСЛ от БЛЭ ТТЛ, в котором в мо-
мент переключения ток, потребляемый элементом, резко возрастает, создавая
внутренние помехи, которые ухудшают помехоустойчивость цифрового уст-
ройства.
Общей шиной для элемента является шина +Un, в результате чего все потен-
циалы точек схемы отрицательны относительно общей шины. Однако в схе-
ме ключа тока так же, как и в схемах ТТЛ, реализован принцип положитель-
ной логики, при котором большему выходному напряжению отвечает сигнал
логическая "1", а меньшему — сигнал логический "0".
Быстродействие ключа тока очень большое, т. к. во-первых, транзисторы не
находятся в режиме насыщения и, во-вторых, малый логический перепад на-
пряжений между значениями логический "0" и логическая "1". Последнее
Логические элементы цифровых устройств 85
реализовано выбором малых сопротивлений резисторов и Т?*2 схемы, что
очень полезно с точки зрения уменьшения постоянной времени заряда вы-
ходной емкости транзистора.
Рис. 4.11. Принципиальная электрическая схема ключа тока БЛЭ
I . .
С токового ключа снимаются одновременно два сигнала — прямой и инверс-
ный, связанные с сигналом Хо на входе схемы соотношениями:
У1 =*о.
Уо = *о-
Выходное напряжение, которое снимается с выходов y'i иу0, всегда больше
т. к. транзисторы VT1 и V72 всегда работают в ненасыщенном режиме. Поэто-
му непосредственное последовательное включение нескольких таких ключей
невозможно. Для этого необходим каскад согласования. В качестве такового
используются схемы эмитгерных повторителей, включенных между выходами
токового ключа и выходами элемента.
Полная схема БЛЭ, выполненного на основе токового ключа, приведена на рис.
4.12 (элемент серии 500). Базовый элемент получен путем замены входного
транзистора VTI токового ключа группой параллельно включенных транзисто-
ров VT1— VTn. Функционально схему БЛЭ можно разбить на три узла:
П токовый ключ на транзисторах VT1— VTn+i и резисторе /?и+2;
П источник эталонного напряжения, который включает параметрический
стабилизатор на элементах Rn+4,VD1, VD2, Rn+5 эмитгерный повторитель на
VTn+2 И Rn+3'у
П выходные эмиттерные повторители на транзисторах УТ„+з и VTn+4.
86
Гпава 4
Цепи нагрузок транзисторов V7,i+3 и VTn+i вынесены из ИС БЛЭ, что содейст-
вует снижению в ней мощности рассеяния и расширению функциональных
возможностей.
Рис. 4.12. Принципиальная электрическая схема БЛЭ ЭСЛ
Диоды VD1, VD2 в цепи источника, который задает эталонное напряжение,
служат для термической компенсации напряжения Uon.
4.4.2. Принцип действия
и функциональные возможности БЛЭ ЭСЛ
Предположим, что на все входы схемы рис. 4.12 х0, ..., xn-i подано напряже-
ние, близкое к —Un. Тогда транзисторы VT1—VTn будут заперты. Весь ток ре-
зистора Rn+2 протекает через транзистор VTrt+i, к выводу базы которого при-
ложено напряжение Um. Этот транзистор поддерживается в активном режиме
работы за счет действия глубокой последовательной отрицательной обратной
связи по току. Если не учитывать обратные токи коллекторных переходов
транзисторов VT1—VTn, через резистор Rn протекает только базовый ток
транзистора VT„+3 выходного эмиттерного повторителя. Значит, напряжение
на выходе близко к нулевому. Uу2 - ~1 EVTn+з^п ~^бееТп+з- Численно напря-
жение Uy2 в идеале равняется -0,9 В.
Логические элементы цифровых устройств 87
Через резистор 7?п+1 кроме базового тока транзистора УТя+4 протекает ток 1К
ил+ъ что приблизительно равняется /э. Эти токи создают на резисторе 7?„+i
падение напряжения, равное
Uйл+1 =^Kn+i +^n+4^n+l =[(^£’^21Э)/(^21Э + !) + ^Б„+4 ]^л+1 atERn+l-
Это напряжение преобразуется выходным эмитгерным повторителем на тран-
зисторе УТ„+4в выходное напряжение Uyi, обусловленное выражением
Uу\ ~~иБЕЕТп+4 ~h-Rn+\-
Численно напряжение Uyi приблизительно равняется 1,7 В.
Если хотя бы на один из входов схемы Х0,...,Хп_\ подано напряжение, которое
превышает по уровню U„n (-1,3 В), то соответствующий транзистор VT пе-
рейдет в активный режим работы. Его ток будет равняться току 1Е что приве-
дет к изменению уровней выходного напряжения
Uу2 ~ БЕЕТп+3 ~1еКп ’
I .
Uyi = EVTn+4Rn+\ БЕЕТп+4-
Из сказанного вытекает, что рассмотренная схема реализует по выходу у2
операцию ИЛИ-HE, а по выходу у i — ИЛИ операцию
У1 =(х0+х1+... + х„_1),
у2 =(*о+Ч + —+ -Ч1-1)-
Резисторы Ro—Rn_i, включенью между базами транзисторов VT1— VT„ и вы-
водом -Um обеспечивают запертое состояние этих транзисторов при отсутст-
вии входного сигнала. Это позволяет не беспокоиться о подключении неис-
пользованных входов ИС к выводам источника питания. Особенностью
схемотехнического построения элементов ЭСЛ является использование для
подключения общей шины собственно переключателя тока и выходных
эмиттерных повторителей разных выводов ИС. Потребляемый ток, который
протекает в этих цепях, имеет качественно различный характер. Как было
отмечено раньше, в принципе работы токового ключа заложено потребление
постоянного тока, т. к. его работа связана с перераспределением тока рези-
стора Re эмиттера.
Эмиттерные повторители потребляют импульсный ток. К тому же для улуч-
шения частотных свойств сопротивления резисторов, которые подключаются
к выводам yi иу2 ИС, выбираются очень малыми (7?зда=75... 100 Ом). Поэтому
общее питание этих цепей из-за малой величины логического перепада мо-
88
Гпава 4
жет приводить к ошибочному срабатыванию соседних элементов, т. е. к по-
явлению сбоев при обработке информации (внутренних помех). Разделение
цепей питания позволяет устранить этот недостаток.
Раздельное питание токовых ключей и выходных эмиттерных повторителей
позволяет дополнительно решить задачу снижения мощности, которая рас-
сеивается в реальной аппаратуре. Так как выходное напряжение элемента
лежит в диапазоне -0,9.. -1,7В, то для питания внешних резисторов может
быть использовано напряжение, которое не превышает 2 В. Такое решение
при малых сопротивлениях R3ne позволяет значительно уменьшить напрасные
потери мощности.
Рассмотренные функциональные возможности БЛЭ ЭСЛ могут быть сущест-
венно расширены простыми схемотехническими приемами. Для этого, как
правило, используются два приема:
□ общее включение выходов нескольких элементов на общую нагрузку;
□ многоярусное включение переключателей тока.
Первый прием использует свойство эмиттерных повторителей поддерживать
высокий уровень выходного напряжения, если хотя бы один из параллельно
соединенных транзисторов включен (рис. 4.13). Логические операции, реали-
зованные при объединении выходов двух двухвходовых элементов, которые
работают с переменными хь*о, иу(,уо, иллюстрируются табл. 4.3.
Рис. 4.13. Общее включение выходов нескольких ЛЭ ЭСЛ
Логические элементы цифровых устройств
89
Таблица 4.3. Логические операции, выполняемые БЛЭ ЭСЛ
при объединении их выходов
Тип соединения Выходные сигналы Тип выполняемой операции
Инверсные выходы Z = (*l +Хо) + (У1 +Уо) = = (*1 +ХО)(У1 +Уо) НЕ
Прямые выходы z = x} +х0 + у1 +у0 ИЛИ
Второй прием базируется на последовательном (многоярусном) включении
токовых переключателей, что позволяет реализовать более сложные логиче-
ские функции.
Идея построения многоярусных переключателей заключается в использова-
нии нагрузочного элемента транзистора нижнего яруса дополнительного то-
кового переключателя, который образует следующий ярус схемы. При этом
для протекания тока через токовые переключатели высшего яруса должны
быть включены соответствующие транзисторы низшего яруса схемы.
Из приведенного выше можно сделать вывод, что особенностью схем ЭСЛ яв-
ляется широкое использование схемотехнических решений для получения в
ИС разных логических функций. При этом сама схемотехника является функ-
ционально гибкой и представляет широкие возможности для разработчика. Это
позволяет эффективнее, т. е. при более простых, чем в ТТЛ, схемотехнических
затратах, реализовать сложные функции алгебры логики. Данное свойство на-
шло широкое практическое применение при разработке БИС на основе базо-
вых матричных кристаллов.
4.4.3. Способы повышения быстродействия
Быстродействие, обусловленное временем рассасывания биполярного тран-
зистора, в БЛЭ ЭСЛ отсутствует, поэтому повышение быстродействия может
быть достигнуто только уменьшением входной емкости и суммарной емко-
сти коллекторного узла схемы. Данный способ реализован в так называемых
элементах Э2СЛ. Идея их построения заключается в отказе от применения
повторителей по эмиттеру в выходной цепи элемента и переносе их в его
входную цепь. При этом емкость нагрузки повторителя по эмиттеру, т. е.
собствено входная емкость токового переключателя при перечислении в его
90
Гпава 4
входную цепь уменьшается в h2i3 раз (Си = С„ / Л2|э). Элемент такого типа
имеет уменьшеную энергию переключения.
Другим способом повышения быстродействия является уменьшение уровня
логического перепада и напряжения питания. Это решение использовано при
разработке ЭСЛ для режима малого сигнала (МЭСЛ). Однако так как при
этом сильно падает помехоустойчивость БЛЭ, данное решение находит при-
менение только при разработке СБИС. При этом входные и выходные сигна-
лы самой ИС находятся на стандартном уровне ТТЛ. Типичные характери-
стики БЛЭ ЭСЛ разных типов приведены в табл. 21.4.
Таблица 4.4. Основные параметры БЛЭ ЭСЛ
Тип элемента Серия ^затпор’вю НС ^потр» МВт L'n.p, мВ <4, в и„,в
ЭСЛ 500 1500 2 25 130...160 0,8 5,2
Э2СЛ — 0,5...6,8. 5 130...160 0,6 5,2
МЭСЛ — 0,5... 0,8 5 40... 50 0,4 2...3
4.5. БЛЭ на МДП-транзисторах
4.5.1. Особенности использования
МДП-транзистора
Широкому распространению МДП-схемотехники оказали содействие сле-
дующие ее особенности:
□ более простая технология изготовления (технологический цикл изготов-
ления короче), что содействует повышению процента выхода пригодных
изделий;
□ меньшие геометрические размеры прибора и более простые схемотехни-
ческие решения, что при одинаковой с биполярной ИС площади кристалла
позволяет разместить на нем более сложную по выполняемым функциям
схему или при одинаковой функциональной сложности получить мень-
шую площадь кристалла, что также содействует повышению выхода при-
годных изделий (меньше влияние дефектов исходного полупроводника).
Логические элементы цифровых устройств
91
Вместе с тем при разработке ИС МДП приходится учитывать следующие
особенности данного класса приборов:
П МДП-транзистор владеет худшими ключевыми свойствами по сравнению
с биполярным транзистором. Это выражается в большем выходном сопро-
тивлении и, значит, в большем остаточном напряжении во включенном
состоянии;
П остаточное напряжение на включеном МДП-транзисторе значительно зави-
сит от управляющего напряжения. Относительно логических схем это озна-
чает сильную зависимость напряжения логический "О" от напряжения логи-
ческой "1". Ослабить эту зависимость можно уменьшением абсолютного
тока стока во включенном состоянии, что требует использования ключевого
режима МДП-транзистора с высоким сопротивлением нагрузки;
П необходимость применения собственной нагрузки с высоким сопротивле-
нием при фиксированной емкости (входной емкости аналогичного эле-
мента) увеличивает постоянную времени, что определяет продолжитель-
ности фронта и спада выходного напряжения ЛЭ. Это приводит к падению
его быстродействия;
П в силу рассмотренных выше особенностей (нестабильность выходных логи-
ческих уровней) для обеспечения достаточной помехоустойчивости ЛЭ на
МДП-транзисторах должны работать при больших значениях логического
перепада. Это также содействует падению быстродействия элемента.
Необходимость применения нагрузки с высоким сопротивлением имеет и
положительное свойство, что выражается в уменьшении мощности, которая
рассеивается в ключе на МДП-транзисторе.
Схемотехнические решения, используемые при построении ИС МДП, на-
правлены на устранение вышеописанных недостатков элементарного ключа.
Поэтому при построении ИС схема ключа с нагрузочным резистором не
используется. Широкое применение нашла схема ключа с нагрузочным
МДП-транзистором, что обеспечивает увеличение тока заряда емкости на-
грузки, а, значит, и быстродействия ключа. Это дополнительно позволяет уп-
ростить технологию изготовления ИС, т. к. из схемы исключаются все пас-
сивные элементы (резисторы) и она строится только на однотипных
элементах — МДП-транзисторах.
В зависимости от типа используемого транзистора различают ИС n-МОП и р-
МОП-типов [51]. Рассмотрим построение БЛЭ с использованием п-МОП-
транзисторов. На рис. 4.14 приведены принципиальные электрические схемы
БЛЭ с двумя входами, которые реализуют операции 2И-НЕ и 2ИЛИ-НЕ.
92
Глава 4
Обе схемы содержат по три транзистора, из которых VT1 выполняет роль ак-
тивной нагрузки, a VT2 и VT3 являются собственно транзисторными ключами,
которые реализуют логические операции. В схеме рис. 4.14, а, которая реали-
зует логическую операцию И-НЕ, транзисторы VT2 и VT3 включены последо-
вательно. Поэтому для появления на выходе схемы низкого напряжения на
затворы обоих транзисторов необходимо подать высокое напряжение, доста-
точное для протекания тока активной нагрузки. В схеме рис. 4.14, б транзисто-
ры VT2 и VT3 включены параллельно. Поэтому при подаче на затвор любого из
них высокого напряжения на выходе будет сформировано напряжение низкого
уровня.
-О
z=x1+x2
Рис. 4.14. Принципиальные электрические схемы БЛЭ
на МДП-транзисторах, 2И-НЕ (а) и 2ИЛИ НЕ (б)
Увеличение числа входных переменных элемента требует увеличения коли-
чества последовательно или параллельно включенных транзисторов.
Поэтому, используя описаный принцип с минимальными схемотехническими
затратами, можно легко построить логический элемент с необходимым чис-
лом входов.
4.5.2. Схемотехника БЛЭ КМОП-типа
Увеличение быстродействия ИС МДП требует увеличения токов перезарядки
емкости нагрузки. Однако это ограничивается ростом потребляемой мощно-
сти и увеличением нестабильности выходных логических уровней. Преодо-
леть указанное противоречие можно или технологическим путем, создавая
Логические элементы цифровых устройств
93
транзисторы с меньшей входной емкостью, или схемотехническим путем,
применяя схему ключа на транзисторах с каналами разного типа (комплемен-
тарные транзисторы). Эти ключи, с одной стороны, позволяют значительно
увеличить токи заряда емкости нагрузки, а с другой, максимально уменьшить
мощность, которая рассеивается в элементе. Напомним, что ключ на компле-
ментарных транзисторах при правильном выборе параметров входящих в не-
го элементов в статическом режиме работы практически не потребляет мощ-
ности от источника питания.
Потребляемая элементом мощность в статическом режиме равняется мощно-
сти, которая отдается им на нагрузку. А т. к. нагрузкой элемента являются
входные цепи аналогичных элементов, которые носят чисто емкостный ха-
рактер, то мощность, отобранная от источника питания, расходуется только в
динамическом режиме на заряд этой емкости, т. е. имеет минимально воз-
можное значение.
На рис. 4.15 приведена принципиальная электрическая схема транзисторного
ключа, используемого в ИС КМОП.
Рис. 4.15. Принципиальная электрическая схема
транзисторного ключа ИС КМОП
Она может быть разбита на три части: входной ограничитель напряжения с
диодами и резисторами; собственно ключ на КМОП-транзисторах; выходная
цепь диодов. Входное сопротивление транзисторов, используемых в схеме
ключа, достигает значений до 1012 Ом. При толщине изоляции между затво-
ром и полупроводником порядка 50...70 мкм его собственное напряжение
пробоя составляет порядка 150...200 В. Это предполагает введение в элемент
специальной схемы защиты от статического электричества, которое может
попасть на его вход в процессе монтажа или хранения. Роль этой схемы вы-
полняет входной ограничитель с диодами и резисторами на элементах VD1,
94
Гпава 4
VD2, VD3 и R1. Данная схема ограничивает напряжение на входе транзистор-
ного ключа в диапазоне от Un - 0,7 В до Un+ 0,7 В.
Элементы выходной цепи из диодов (VD4, VD5, VD6) образованы соответст-
вующими областями самого транзисторного ключа и с точки зрения его ра-
боты не являются обязательными. Наличие этих диодов накладывает допол-
нительные ограничения на использование элемента. Всегда должно
выполняться неравенство
|t/ex-t/eba !<(/„.
| оЛ OoiA | fl
В противном случае диоды входного ограничителя и выходной цепи могут
открываться, что вызовет шунтирование цепи питания элемента. Последнее
может быть причиной его пробоя. Поэтому напряжение питания на КМОП-
схемы должно всегда подаваться до включения и сниматься после отключе-
ния входного информационного сигнала.
Схематично БЛЭ КМОП-типа повторяют схемы элементов л-МОП- и р-
МОП-типов. Отличие состоцт в том, что всегда используются пары транзи-
сторов. При этом, если для реализации заданной логической функции транзи-
сторы с каналом n-типа включаются последовательно, то парные им транзи-
сторы p-типа включаются параллельно, и наоборот. В качестве примера на
рис. 4.16 приведены принципиальные электрические схемы, которые реали-
зуют логические операции 2И-НЕ и 2ИЛИ-НЕ. Для упрощения на приведен-
ных схемах не показаны элементы входных и выходных цепей ключа.
а
Рис. 4.16. Принципиальные электрические схемы БЛЭ КМОП-типа,
2И-НЕ (а) и 2ИЛИ-НЕ (б)
Логические элементы цифровых устройств
95
К особенностям схем БЛЭ следует также отнести отсутствие дополнительного
нагрузочного транзистора. Его роль выполняет один из транзисторов ключа.
Анализ схем позволяет сделать важный практический вывод о том, что ана-
логично БЛЭ ТТЛ для БЛЭ КМОП параллельное включение нескольких их
выходов запрещено.
В табл. 4.5 приведены наиболее важные параметры БЛЭ КМОП.
Следует также указать, что КМОП-элементы обладают высокой помехо-
устойчивостью — до 40% напряжения питания.
Таблица 4.5. Основные параметры БЛЭ КМОП
ма mln» В f/o в Сзат пор3 вн> НС F 'max» мГц 4ютр> мкА ип, в ^раз Свх, пФ
8 0,3 1 30(С„=15пФ) 100 (Сн=100 пФ) 1 0,1 3...15 (9) 50 5
4.6. БЛЭ интегрально-инжекционной логики
Для повышения технологичности изготовления желательно при разработке
ИС применять схемотехнические решения, которые используют только одно-
типные элементы, например, транзисторы. Этот путь, как было показано
раньше, реализован в ИС МДП, что наряду с другими преимуществами явля-
ется причиной их широкого распространения. Однако, как уже отмечалось,
ключ на биполярных транзисторах на сегодня имеет лучшие как ключевые,
так и частотные свойства. Это является предпосылкой к постоянному поиску
новых схемотехнических решений для реализации биполярных ИС. Такой
поиск привел к почти одновременной разработке фирмами Philips и IBM эле-
мента интегральной инжекционной логики (И2Л) [32]. Соответствующая ему
принципиальная электрическая схема БЛЭ И2Л приведена на рис. 4.17.
Особенности элементов И2Л:
□ отсутствие резисторов, что резко упрощает технологию производства ИС;
□ использование принципа "питание по току", при котором в ИС задается не
напряжение, а ток, непосредственно инжектируемый в область полупро-
водниковой структуры одного из транзисторов;
96
Глава 4
□ пространственное соединение в кристалле полупроводника областей, ко-
торые функционально принадлежат разным транзисторам. При этом струк-
тура располагается как по горизонтали (в плоскости), так и по вертикали.
Такое решение позволяет отказаться от применения специальных решений
для отделения областей, которые принадлежат разным элементам, как это
необходимо делать в элементах ТТЛ и ЭСЛ.
□ малое значение логического перепада, что позволяет максимально увели-
чить быстродействие элемента.
В приведенной схеме (рис. 4.17) многоколлекторный транзистор V72 выпол-
няет функцию инвертирования входного сигнала, а транзистор VT1 — генера-
тора (инжектора) базового тока транзистора VT2. К особенностям элемента
следует отнести также постоянство тока инжектора во всех режимах работы
элемента. Ток инжектора задается резистором R, который, как правило, вы-
полняется общим на группу элементов.
Рис. 4.17. Принципиальная электрическая схема БЛЭ И2Л
Важной особенностью элемента И2Л является возможность, варьируя ток
инжектора в широких границах, изменять его быстродействие. Реально ток
инжектора может изменяться от 1 нА до 1 мА, т. е. на 6 порядков. Поскольку
для заданной схемотехники энергия переключения элемента — величина по-
стоянная, в таких же границах может изменяться и быстродействие элемента.
Важно, чтобы для этого ненужно было никаких схематических изменений в
элементе.
Принцип действия схемы И2Л состоит в следующем. Допустим, внешний
сигнал, который отвечает сигналу логическая "1", на входе элемента (база
транзистора VT2) отсутствует. В этом случае ток инжектора, втекая в базу
транзистора VT2, насыщает его. На его коллекторах, а, значит, и на выходных
Логические элементы цифровых устройств 97
выводах элемента присутствует напряжение низкого уровня, которое равня-
ется напряжению насыщения транзистора VT2. Реально это 0,1 В...0,2 В.
Если база транзистора VT2 непосредственно или через насыщенный транзи-
стор подключена к общей шине, то выполняется условие U„x < U6m транзи-
стор VT2 заперт, т. к. ток инжектора замыкается на общую шину, минуя его
эмиттерный переход. В этом случае напряжение на его коллекторах опреде-
ляется внешними цепями. При последовательном включении нескольких ин-
верторов это напряжение равняется напряжению эмиттерного перехода сле-
дующего транзистора. Таким образом, для БЛЭ И2Л справедливы следующие
соотношения: С/° = 0,1...0,2 В; U1 = 0,6...0,7 В. Из приведенных соотношений
вытекает, что логический перепад для БЛЭ И2Л составляет 0,4...0,6 В.
С использованием приведенной схемы могут быть реализованы основные
логические операции И-НЕ и ИЛИ-HE. На рис. 4.18 показана логическая
схема, построенная на трех инверторах И2Л.
Рис. 4.18. Реализация логических операций 2И-НЕ
и 2ИЛИ-НЕ на БЛЭ И2Л
Особенностью элементов И2Л является возможность параллельного вклю-
чения нескольких их выходов. Из приведенной схемы вытекает, что при па-
раллельном включении нескольких выходов в общей точке относительно
входных переменных реализуется логическая операция ИЛИ-HE. Относи-
тельно выходных сигналов элементов реализуется логическая операция И.
98
Глава 4
Таким образом, если не нужно гальваническое деление между входными и вы-
ходными сигналами, то логическая операция И выполняется без каких-
нибудь дополнительных схемотехнических затрат простым объединением
соответствующих выходов БЛЭ. После инвертирования результата выпол-
ненной операции ИЛИ-НЕ дополнительным элементом относительно вход-
ных переменных реализуется логическая операция ИЛИ, а относительно вы-
ходных сигналов первых элементов — операция И-НЕ.
БЛЭ И2Л позволяет максимально унифицировать структуру ИС, снизив пло-
щадь ее кристалла, а также или уменьшить ее потребление, или повысить
быстродействие. Типичное время задержки распространения БЛЭ И2Л при
токе инжектора 0,1 мкА составляет 10 нс. При этом энергия переключения
для этого элемента на несколько порядков меньше, чем для элемента ТТЛ.
Из-за небольшой помехоустойчивости, обусловленной малым логическим
перепадом, БЛЭ И2Л используются исключительно в составе БИС и СБИС и
как отдельные ИС малой степени интеграции не выпускаются. При этом
входные и выходные цепи ИС, выполненных по технологии И2Л, делаются
совместимыми по логическим уровням с сигналами ТТЛ.
Контрольные вопросы и задания
1. Что общего и в чем различия потенциального и импульсного способов
представления логического "0" и логической "1"?
2. Изобразите амплитудную передаточную характеристику ЛЭ инвертора.
3. Чем определяется зона импульсной помехоустойчивости ЛЭ?
4. Перечислите динамические параметры ЛЭ.
5. Назовите основные схематические решения, применяемые при создании
базовых ЛЭ разных типов; сравните их по техническим параметрам.
6. Назовите и приведите схемные разновидности элементов ТТЛ. Какое их
назначение?
7. Чем поясняется широкое распространение элементов ТТЛ-типа?
8. -Почему уровни и U1 ТТЛ-элементов стали "стандартными" в цифровых
устройствах?
9. В чем особенность структуры многоэмиттерного транзистора в элементах
ТТЛ-типа?
Логические элементы цифровых устройств 99
10. Перечислите основные статические и динамические параметры и харак-
теристики элементов ТТЛ-типа.
11. Перечислите варианты модификаций элементов ТТЛ-типа и цели, для
решения которых они разработаны.
12. Каково назначение диодов и транзисторов Шоттки в схемах БЛЭ ТТЛШ?
13. Чем объясняется высокое быстродействие элементов ЭСЛ-типа?
14. Какие основные части можно выделить в схеме базового элемента ЭСЛ-
типа?
15. Приведите схему токового ключа как основы базового ЛЭ ЭСЛ. Какими
способами расширены функции базового ЛЭ ЭСЛ?
16. В чем состоят схематические способы повышения быстродействия базо-
вого ЛЭ ЭСЛ?
17. Проведите анализ статических характеристик элементов ЭСЛ-типа.
18. Какая схема является базовой для логических элементов МДП-типа? Пе-
речислите варианты ее выполнения.
19. В чем преимущества элементов КМДП-типа?
20. В чем особенности элементов И2Л-типа?
21. Приведите схему базового ЛЭ И2Л.
22. Проведите сравнительный анализ логических элементов по основным
классификационным признакам
Глава 5
Синтез комбинационных схем
5.1. Этапы построения логической схемы
Если опыт построения (синтеза) логических схем у разработчика небольшой,
то ему можно рекомендовать следующую последовательность действий [31].
□ Этап 1. Составление таблицы истинности. Наиболее сложный, но очень
часто встречающийся на практике способ задания схемы — это объясне-
ние ее работы на понятийном уровне в виде набора фраз обычного языка.
Сложность этапа связана с тем, что задача описывается неформальными
строками, которые допускают неоднозначное ее трактование. Основная
цель этапа — формализация задачи, в процессе которой нужно продумать
значения функции для каждой комбинации значений аргументов. Резуль-
тат этапа — таблица истинности. Это уже задача, неоднозначное толкова-
ние которой невозможно. Только если таблица из-за значительного числа
переменных оказывается слишком громоздкой или если функция простая,
и смысл ее абсолютно ясен, можно начинать непосредственно с написания
аналитической формулы.
□ Этап 2. Если функция определена не при всех наборах аргументов, то
нужно ликвидировать неоднозначность таблицы. При малом числе неоп-
ределенных значений лучше рассмотреть несколько вариантов. Если же
число безразличных значений или самих аргументов большое, то, воз-
можно, придется полностью определить функцию всеми нулями, или все-
ми единицами — так, чтобы в результате уменьшить число членов СДНФ
прямой функции или ее инверсии.
□ Этап 3. По целиком определенной таблице составить СДНФ. Если рас-
сматривается несколько вариантов или если есть вероятность, что инвер-
сия функции будет реализовываться лучше, то в дальнейшей работе будут
принимать участие несколько вариантов СДНФ.
102
Глава 5
□ Этап 4. Минимизировать СДНФ любыми доступными методами. На этом
этапе иногда нужна решительность, чтобы прекратить поиск лучшего ва-
рианта (которого, возможно, и не существует).
□ Этап 5. Реализовать найденные дизъюнктивные формы на логическом ба-
зисе заданной серии элементов. Попробовать варианты реализации на И-
ИЛИ-НЕ и на И-НЕ, ИЛИ-НЕ.
П Этап 6. Оценить двойственный вариант логической схемы с учетом изме-
нения числа входных и выходных инверторов.
□ Этап 7. Попробовать найти такую декомпозицию функции, чтобы каждый
фрагмент полученного разложения зависел от меньшего числа аргумен-
тов, чем исходная функция. Попробовать выполнить это разными спосо-
бами.
□ Этап 8. Выбрать из полученных на этапах 5, 6, 7 вариантов наиболее при-
годный с точки зрения поставленной цели.
Обычно по мере обретения опыта перечисленные этапы начинают взаимно
проникать друг в друга, некоторые этапы опускаются совсем, и все больше
оценок начинает выполняться очень быстро, почти на интуитивном уровне.
5.2. Синтез логических устройств
в заданном базисе ЛЭ
При построении логических устройств обычно не пользуются функциональ-
но полной системой ЛЭ, которую реализуют все три основные логические
операции: И, ИЛИ и НЕ. На практике с целью сокращения номенклатуры
элементов пользуются функционально полной системой элементов, которая
включает только два элемента, которые выполняют операции И-НЕ и ИЛИ-
НЕ, или даже только один из этих элементов [19, 27, 36]. Причем число вхо-
дов этих элементов, как правило, задано. Поэтому вопрос синтеза логических
устройств в заданном базисе ЛЭ имеет большое практическое значение.
Прежде чем перейти непосредственно к вопросам синтеза логических уст-
ройств в заданном базисе ЛЭ, составим таблицу (табл. 5.1), в которую для
удобства сведем возможные формы представления выходных сигналов эле-
ментов 2И-НЕ и 2ИЛИ-НЕ при условии, что на их входы поданы логические
переменные xi и хо.
Синтез комбинационных схем
103
Таблица 5.1. Форма записи основных логических операций
Элемент Условное обозначение операции Форма представления выходного сигнала
2И-НЕ (штрих Шеффера) X, |х0 хрс0: х,+х0
2ИЛИ-НЕ (стрелка Пирса) Xi 1х0 Xi+x0: хгх0
На основе данной таблицы любую ФАЛ можно записать в необходимом
базисе ЛЭ. При этом используются два технических приема: двойное инвер-
тирование исходного выражения или его' части и применение теорем де Мор-
гана.
Если нужно привести ФАЛ к базису ЛЭ И-НЕ, то указанными приемами
функция приведется к виду, который содержит только операции логического
умножения и инверсии. Далее она переписывается через условные обозначе-
ния операции И-НЕ. Аналогично делают при преобразовании ФАЛ к базису
ЛЭ ИЛИ-НЕ. В этом случае в выражении оставляют только операции логиче-
ского сложения и инверсии.
Пример: Задана ФАЛ z(x) = х3х0 + (х3х2х0)(х2 + xj). Привести к базисам
ЛЭ И-НЕ и ИЛИ-НЕ.
Решение. Базис ЛЭ И-НЕ:
z(x) = x3x0 + (х3х2х0)(х2 +xi) = x3x0-(x3x2x0)(x2 +xt) =
= Х3Х0 Х3х2хо х2х, = (х3 | х0) | ((х3 I х2 I х0) | (х2 | Xj)).
Базис ЛЭ ИЛИ-НЕ:
Z(x) = X3Xq+ (х3Х2 Xq )(х2 + X] ) = х3 + Хр + Х3Х2 Хр + х2 + X] =
= х3 + хо + х3 + х2 + хо + х2 + X] =
= (х3 X х0) X ((х3 X х2 X х0) X (х2 X Х1)).
104
Глава 5
5.3. Особенности построения логических
устройств на реальной элементной базе
Как уже отмечалось раньше, обычно заданы не только тип ЛЭ, но и число его
входов. Это значит, что задано число входных переменных, над которыми
выполняется логическая операция. При этом, как правило, реальное число
входов заданных логических элементов не отвечает числу переменных, полу-
ченных после соответствующего преобразования выражений. Возникает одна
из следующих ситуаций:
□ число входов ЛЭ больше числа переменных, входящих в реализованную с
их помощью ФАЛ;
□ число входов ЛЭ меньше числа переменных, входящих в реализованную с
их помощью ФАЛ.
Рассмотрим некоторые приемы, используемые для решения указанных про-
тиворечий.
□ Число входов ЛЭ больше необходимого. Для рассмотрения этого случая
введем понятия активного и пассивного логических уровней [27].
Активным логическим уровнем называется такое значение входной пере-
менной, которое однозначно определяет выходной сигнал ЛЭ.
Для выяснения того, какие логические сигналы для элементов И-НЕ и
ИЛИ-HE являются активными, рассмотрим таблицу истинности (табл. 5.2)
для этих элементов при условии действия на их входах двух логических
сигналов.
Таблица 5.2. Обобщенная таблица истинности основных логических операций
Х1 *2 хг-х2 Х1+Х2 xjx2 Х11Х2
0 0 0 0 1 1
0 1 0 1 1 0
1 0 0 1 1 0
1 1 1 1 0 0
Из таблицы видно, что для элемента И-НЕ активным логическим уровнем
является сигнал логического "О", т. к. наличие этого сигнала хотя бы на
одном входе этого элемента однозначно определяет получение на выходе
сигнала логической "1". Итак, сигнал логической "1" для этого элемента
является пассивным.
Синтез комбинационных схем
105
По аналогии со сказанным, для элемента ИЛИ-НЕ активным является сиг-
нал логической "1", что однозначно определяет появление на выходе сиг-
нала логического "О":
О — активный,
АБО-HI-^
1 — пассивный;
1 — активный,
О — пассивный.
Следует отметить, что ЛЭ с n-входами безразлично, сколько пассивных и
активных уровней присутствует на его входах. Важен факт наличия или
отсутствия на входах хотя бы одного активного логического уровня.
Из сказанного однозначно вытекает, что уменьшить фактическое число
входов ЛЭ можно, подавая на входы, которые не используются, сигналы
пассивных логических констант: 0 — для элементов ИЛИ-НЕ, 1 — для
элементов И-НЕ.
Другой прием уменьшения фактического числа входов ЛЭ базируется на
использовании теоремы, соответственно которой х + х = х и х-х = х, поэтому
на несколько входов ЛЭ можно подавать одну и ту же логическую пере-
менную (рис. 5.1).
б
Рис. 5.1. Уменьшение фактического числа входов элементов И-НЕ (а)
и ИЛИ-НЕ (б)
106
Глава 5
Следствием этого являются два практических вывода.
• Если на все входы n-входового элемента И-НЕ или ИЛИ-HE подать
один и тот же логический сигнал, то относительно этого сигнала эле-
мент превращается в инвертор.
• Если на п-\ вход n-входового элемента И-НЕ или ИЛИ-HE подать пас-
сивные логические сигналы, то относительно н-го входа элемент пре-
вращается в инвертор (рис. 5.2).
а
б
Рис. 5.2. Преобразование элемента ЗИ-НЕ (а) и ЗИЛИ-НЕ (б) в инверторы
□ Число входов ЛЭ меньше необходимого. Эта ситуация сложнее прежде
рассмотренной. Приведем два типичных решения.
• Члены исходной МДНФ содержат общие логические переменные.
В этом случае общие для нескольких элементарных произведений пе-
ременные могут быть представлены в виде общих множителей и выне-
сены за скобки.
Пример: Привести ФАЛ
z(x) = х3х0 + Х3Х2-Ч + Л2Л1 ло к базису ЛЭ 2И-НЕ.
Решение.
z(x) = Х3Х0 + Л3 X2Xf + Х2Х| х0 - хЗх0 + Х1 (х3 х2 + х2 х0 ) =
= х3х0 + Х^Хз • Х2 • х2 • Х0) = Х3Х0 + Х!((Хз | х2) I (х2 I х0)) =
= *3*0*1 (х3 I х2> I (х2 I хо) = (х3 I *о) I (*1 I ((*3 I х2> I (х2 I х0») =
= (х3 I х0) I (х, I («^ 11) I (х2 11)) I (х2 I (х0 11))).
Синтез комбинационных схем
107
Рис. 5.3. Логические схемы устройств, построенных
по исходному (а) и приведенному (б) выражениях
Члены исходной МДНФ не содержат общих логических переменных.
В этом случае можно воспользоваться одним из следующих тождеств:
х2 1ч 1Ч) =*2 Кч IЧ)) ’ Ч> 'l' Ч 'l' Ч) = Ч> 'l' (ч Ч))
108
Гпава 5
Приведенные тождества справедливы для любого числа входных пере-
менных. Так, для четырех переменных получаем:
х3 | х2 | %, | х0 = х3 | (х2 | *11 х0) = хз I (*2 I *11 *о) = I *г) I (*1*0)’
Х3 >1х2 'l'*! ~х3 ^(х2 '1'хо) = х3 ^(х2 '!'(•*] Л0)) =
= (х3 Хх2)'1'(л:1 '!'-*<))
Пример: Привести ФАЛ
z(x) = (х2 + *] + -*oXxi + хо)(х2 + X]. + х0) к базису элементов 2ИЛИ-НЕ.
Решение. Дважды выполнив инвертирование ФАЛ, найдем
z{x) = (х2 + *i + xq )(х2 + хо )(х2 + . + х0) =
= (х2 + jq + х0) + (х2 + *о) + (х2 +х1~+х0) =
— (х2 -^1 *0) С^2 х0 )С*2 *0 ) ~
= (х2 1 (х, 1 Х0)) 'I' (х2 i Х0) 1 (х2 1 (х, - 1 Х0))-
На рис. 5.3 приведены соответственно логические схемы устройств, построен-
ных по исходному и приведенному выражениям. Сравнивая эти схемы, можно
сделать вывод, что уменьшение числа входов, используемых ЛЭ, приводит к
увеличению их количества и, значит, усложняет реализацию устройства.
5.4. Логические элементы
для реализации сложных функций
При разработке сложных логических устройств приходится последовательно
выполнять однотипные операции типа И-ИЛИ-НЕ над разным числом пере-
менных. Для упрощения технической реализации и уменьшения числа внеш-
них соединений, что ведет к повышению надежности устройства, в сериях
ИС содержатся элементы, которые выполняют подобные последовательности
логических операций. В качестве примера на рис. 5.4 приведены некоторые
из них [41,42, 56].
Синтез комбинационных схем
109
Рис. 5.4. Логическая схема 4-2-3-2И-4ИЛИ-НЕ (а),
и ее условное графическое обозначение (К531ЛР9Г) (б);
логический элемент 2-3-3-2И-4ИЛИ-НЕ (К155ЛР13) (в);
логический элемент 2-4И-4ИЛИ-НЕ (К155ЛР4) (г);
два логических элемента 4-2-3-2И-4ИЛИ-НЕ (К155ЛР11) (б)
Довольно часто при разработке цифровых устройств используется операция
"сумма по модулю два", поэтому приведем ее определение и основные свой-
ства. Операция "сумма по модулю два" (исключающее ИЛИ, логическая не-
равнозначность) обозначается символом Ф и определяется соотношением:
x®y = x- yvx-y = (xvy)-(xvy).
Операция "сумма по модулю два" коммутативна, ассоциативна и дистрибу-
тивна относительно операции конъюнкции, т. е.
хФу = уФх,
X Ф (у Ф z) = (х Ф у) Ф z ,
х(у ф z) = ху Ф XZ .
110
Гпава 5
Для операции "сумма по модулю два" справедливы следующие тождества:
х©О=х, х©1 = х,х@х = 0, х©х = 1,
x©y = x- yvx-y = (xvy)-(xvy) = x©y = x@y.
Операция х © у называется операцией исключающее ИЛИ-НЕ.
Логические элементы, которые выполняют операции исключающее ИЛИ и
исключающее ИЛИ-HE, всегда имеют только два входа, т. е. операции всегда
выполняются только над двумя переменными.
Техническая реализация логического элемента исключающее ИЛИ в базисе
И-НЕ приведена на рис. 5.5. На этом же рисунке показано условное обозна-
чение элемента исключающее ИЛИ.
Рис. 5.5. Структурная схема реализации операции исключающее ИЛИ (а)
и ее условное обозначение (б), четыре 2-входовых логических
элемента исключающее ИЛИ (К155ЛП5, КМ555ЛП5) (в)
5.5. Мультиплексоры и демультиплексоры
Мультиплексором называется КС, которая имеет т+2т входов и один выход,
где т — число адресных входов, а 2й — число информационных входов
Синтез комбинационных схем
111
мультиплексора. Адреса представляются двоичным кодом и им присваива-
ется номер j. Каждому адресу с номером j отвечает свой информационный
вход Aj, сигнал из которого при данном адресе проходит на выход. Традици-
онное использование мультиплексоров заключается в управляемой передаче
данных от нескольких входных каналов в один выходной канал. Каждый из
входных каналов поочередно подключается к выходному под управлением
адресного сигнала. Таким образом, мультиплексор выполняет функцию
2m-1
f= V AjKjty), (5.1)
;=о 7 7
где v = (хь ..., х,„), хр— адресные сигналы; р = 1, 2, .... /и; Aj — входные ин-
формационные сигналы мультиплексора.
Входы мультиплексора делятся на две группы: информационные и управ-
ляющие (адресные). Принципиальная схема четырехканального мультиплек-
сора, который имеет два адресных входа xi и хъ, показана на рис. 5.6, а.
в
Рис. 5.6. Сдвоенный селектор — мультиплексор 4-1 К155КП2 (а),
селектор — мультиплексор на 8 каналов К155КП7 (б)
и на 16 каналов К155КП1(в)
В данное время промышленностью выпускаются серии микросхем, в состав
которых входят мультиплексоры, которые имеют число адресных входов m =
= 2, 3 и 4, причем при числе адресных входов m - 2 выпускаются сдвоенные
112
Глава 5
четырехканальные (2m=4) мультиплексоры, число входных информационных
сигналов которых равняется 2m+2m=8 (данные мультиплексоры имеют два
выхода, а адрес с номером j руководит двумя входными информационными
сигналами Aj и В,). Условное графическое обозначение сдвоенного четырех-
канального мультиплексора со стробированием приведено на рис. 5.7 (мик-
росхема 155КП2).
Рис. 5.7. Четырехканальный мультиплексор
Данный мультиплексор выполняет функции:
3 3
/, = V, ^AjKjiy), f2 =V2 vDjKjiy),
где v= (хь лг); Vj и V2 — входы стробирования. Входы стробирования использу-
ются для построения коммутаторов с к-2т информационными входами {к = 2, 3,
4, ...) на основе 2”’-канальных мультиплексоров. На рис. 22.8 показан 16-
канальный коммутатор, выполненный на восьмиканальных мультиплексо-
рах (микросхемы 155КП7). Данный коммутатор выполняет функцию;
15 _
/ = v DjKAv), где v=(xl5 X2,X3,X4), т. е. вход стробирования V употребится в
j=o J J
качестве дополнительного адресного входах].
Синтез комбинационных схем
113
Рис. 5.8. 16-канальный мультиплексор,
построенный на двух 8-канальных
селекторах-мультиплексорах К155КП7
Микросхема К155КП1 представляет собой 16-канальный мультиплексор со
стробированием (селектор-мультиплексор). Из двух микросхем К155КП1 по
указанному принципу можно выполнить 32-канальный мультиплексор. Для
получения 64-канального мультиплексора следует использовать четыре мик-
росхемы К155КП1 и ЛЭ И-НЕ, который имеет четыре входа, а управление
входами V необходимо осуществлять инверсным унитарным кодом с четырь-
мя разрядами, для получения которого удобно использовать четырехканаль-
ный дешифратор-демультиплексор К155ИД4 в режиме дешифратора. В этом
случае на выходах/, (и = 0, 1, 2, 3) в зависимости от значений адресных сиг-
налов Xi и Х2 будут выходить кодовые комбинации четырех разрядов 1110,
1101, 1011 и 0111, т. е. инверсный унитарный код по четырем разрядам.
Мультиплексоры можно выполнять на основе двунаправленных ана-
логовых ключей. Такие мультиплексоры выпускаются в сериях ИС со струк-
114
Гпава 5
турой КМОП, например, К564КП1 — сдвоенный четырехканальный мульти-
плексор и К564КП2 — восьмиканальный мультиплексор. В этих мультиплек-
сорах при значении сигнала стробирования V = 1 устанавливается высокий
выходной импеданс, который позволяет при построении коммутаторов с чис-
лом информационных входов к • 2'", где к = 2, 3, ..., 16 объединять выходы =
мультиплексоров с помощью "монтажного ИЛИ" (схема 16-канального ком-
мутатора подобна схеме рис. 5.9, за исключением того, что отсутствует эле- .
мент И-НЕ и мультиплексоры имеют соединенные вместе прямые выходы).
Строб —QD
Входы/
выходы
Рис. 5.9. Сдвоенный 4-канальный мультиплексор К564КП1 (а),
8-канальный мультиплексор К564КП2 (б)
При передачах данных по общему каналу с делением во времени нужны не
только мультиплексоры, но и устройства обратного назначения, которые
распределяют данные с одного канала между несколькими приемниками ин-
формации. Демультиплексоры выполняют функцию, обратную мультиплек-
сорам, т. е. производят коммутацию одного информационного входного сиг-
нала на 2т выходов, где т'— число адресных входов. Мультиплексоры,
выполненные на основе аналоговых двунаправленных ключей (например,
564КП1 и 564КП2), могут выполнять функции и демультиплексоров.
Синтез комбинационных схем
115
Построение демультиплексора "1 —> 4" на элементах И показано на
рис. 5.10. Работа демультиплексора описывается логическими выражениями
f. =xtni; i = 0,2"-l,
где m, — минтермы переменных.
В условных изображениях демультиплексор обозначается буквами DMX.
Относительно мультиплексоров и демультиплексоров пользуются также тер-
мином "селекторы данных" [47].
а
б
Рис. 5.10. Схема реализации (а)
и условное обозначение (б) демультиплексора
116
Гпава 5
5.6. Синтез комбинационных схем
на мультиплексорах
Кроме основного назначения (коммутации сигналов), мультиплексоры могут
быть использованы для построения постоянных запоминающих устройств
(ПЗУ) объемом 2mxl бит (т — число адресных входов) и для синтеза КС, ко-
торые выполняют любую функцию/(v) [34, 47]. При использовании мульти-
плексоров в качестве ПЗУ на информационные входы подаются не изме-
няющиеся во времени сигналы 0 и 1. Считывание данных сигналов
проводится подачей соответствующих сигналов на адресные входы. В этом
случае мультиплексор реализует некоторую функцию, представленную в со-
вершенной дизъюнктивной нормальной форме. Действительно, если в выра-
жении (5.1) положить Aj. = aj = 0 и 1, то мультиплексор будет выполнять
функцию
2т-1
/(v)= v ajKjiy), (5.2)
j=0 J J
где v = (ль..., хт).
Соотношение представляет собой СДНФ функции Др).
Рассмотрим методику синтеза КС на мультиплексорах. Пусть нужно реали-
зовать функцию/i(v), заданную диаграммой Вейча (рис. 5.11, а). Минималь-
ная нормальная форма (МНФ) данной функции в базисе И-НЕ имеет вид
f\(v) = х1х3х2х3х4х1х2х3х1х2х3 . (5.3)
Для реализации этой функции на восьмиканальном мультиплексоре адрес
будем определять числом J = e2e3e4 (х = эр = 0 или 1,р = 2, 3, 4). Нумерация
клеток диаграммы Вейча числами j показана на рис. 5.11, б. Каждому адресу
j = 0, 1, ..., 7 отвечает свой информационный вход Aj. Необходимо найти ми-
нимальную форму восьми функций Aj = fj{x\). Это легко выполнить с по-
мощью диаграммы Вейча на рис. 5.11, а учитывая то, что числа j выполнили
ее разбивку на восемь частей, т. е. на восемь диаграмм Вейча для одной пе-
ременной xi, которые состоят из двух клеток. Из рис. 5.11, а, б вытекает, что
Aq — X], Aj = xj , А2 = 1, А3 = Xj, Ад — 1, А3 = 0, А^ = Xj, А2 = Xj.
Синтез комбинационных схем
117
Рис. 5.11. Синтез комбинационных схем на мультиплексорах
Схема, реализующая функцию /i(v), приведена на рис. 5.12 (мультиплексор
564КП2).
Основной задачей при синтезе КС на мультиплексорах является оптималь-
ный выбор переменных, которые подаются на его адресные входы, т. к.
сложность функций Aj, а значит, и КС, в общем случае зависит от сделанного
выбора. В рассмотренном примере на информационные входы А; должны по-
даваться функции одной переменной хр(р = const): 0, 1, хр, хр, т. к. три из
четырех переменных подаются на адресные входы. Критерием оптимально-
сти выбора адресных переменных в данном случае может служить количест-
во функций Aj, равных 0 и 1, т. к. такие информационные входы не будут на-
гружать цепи, которые формируют сигналы хр и хр.
Правило выбора адресных переменных можно установить на основе рас-
смотрения МДНФ реализованной функции. Очевидно, что для наиболее ра-
ционального использования адресных входов на них следует подавать те пе-
ременные, от которых наиболее сильно зависит МДНФ функции.
118
Глава 5
Рис. 5.12. Комбинационная схема выполнена
на восьмиканальном мультиплексоре
Так, например, если в МДНФ функции какая-нибудь переменная хр вообще
не входит, то нет смысла использовать ее в качестве адресной переменной,
т. к. соответствующий адресный вход не будет нести никакой логической
нагрузки. Поэтому в качестве адресных переменных следует использовать те
переменные хр, которые входят в МДНФ наибольшее число раз как с ин-
версией хр, так и без нее хр. Из рис. 5.11, а вытекает, что МДНФ функции
/1 (v) имеет два представления
/1 (v) = ХХХ3 V Х2Х3Х4 V XiX2X3 V хгх2х4 = (5 4)
= ХгХ3 V Х2Х3Х4 V X]Х2Х3 V Х!Х3Х4.
Переменная х4 в оба представления МДНФ входит наименьшее число раз от-
носительно других переменных, поэтому в качестве адресных переменных
следует выбрать переменные хь х2, и х3. На рис. 5.11, а показана нумерация
клеток диаграммы Вейча числами j = eYe2e3 (хр = эр = 0 или 1, р = 1, 2, 3), ко-
торые разбивают диаграмму Вейча на восемь частей иначе, чем показано на
рис. 5.11. б. Из рис. 5.11, а, в вытекает, что
Aq = 1, А] — х4, А2 = х4, А3 = О, А4 — О, А5 = О, Ад = х4, А2 — 1.
В данном случае пять функций А, равны 0 и 1, в то время как в предшест-
вующем примере только три функции равны 0 и 1.
Синтез комбинационных схем
119
Рассмотрим общую минимизацию двух функций fi(y) и /2(v), заданных диа-
граммами Вейча на рис. 5.11, а, г, на сдвоенных четырехканальных мультип-
лексорах. Из рис. 5.11, г вытекает, что МДНФ функции:
/г(р) = -*1*2*3 v *2*3*4 v *1*2*з*4 • (5-5)
В данном примере основной задачей является также оптимальный выбор
двух переменных, которые подаются на адресные входы. Так как эти входы
руководят обоими частями сдвоенного четырехканального мультиплексора,
то следует отыскать те две переменные, которые суммарно входят в МДНФ
функций/i(v) h/2(v) наибольшее число раз. Из приведенных МДНФ функций
/i(v) вытекает, что такими переменными являются переменные х2и х3.
На рис. 5.11, д показана нумерация клеток диаграммы Вейча числами
j = е2е3 (хр = ер= 0 или \,р = 2, 3), которые разбивают диаграмму Вейча для
четырех переменных на четыре части (на четыре диаграммы Вейча для двух
переменных и х4.
Выполнив минимизацию функций Д =/(Х],*4) для функции ft(v) и
В, = <р(х1,х4)для функции f2(y), получим
Д =х1,А1 -х{х4,А2 = х4,А3 =X],Z?o = x4,Bt =х1х4,В2 = 0,Z?3 =x(.
Соответствующая этим функциям схема показана на рис. 5.13.
Рис. 5."13. Комбинационная схема, выполненная
на сдвоенном четырехканальном мультиплексоре
120
Глава 5
Аналогичным способом выполняется синтез КС, закон функционирования
которых задается и не целиком определенными функциями. При этом задача
синтеза может немного усложниться из-за появления большего числа эквива-
лентных представлений МДНФ функций.
Мультиплексоры могут быть использованы для преобразования параллель-
ного кода, подаваемого на информационные входы, в последовательный, ко-
торый снимается с выхода, если адреса задавать счетчиком, состояние кото-
рого изменяется тактовым сигналом.
5.7. Дешифраторы,
дешифраторы-демультиплексоры
и шифраторы
Дешифраторы и шифраторы принадлежат к числу преобразователей кодов.
С понятием шифрования связано представление о сжатии данных, с поняти-
ем дешифровки — обратное преобразование.
В условных обозначениях дешифраторов и шифраторов используются буквы
DC и CD (от слов decoder и coder соответственно).
Полным дешифратором называется КС, которая имеет п входов и 1п выходов и
реализует на каждом выходе функцию, которая представляет собой минтерм п
переменных F,(v), где v = (хь..., х„); xs — входные сигналы (s = 1, 2,..., и), и =
= 0, 1, 2, ..., 2„_i. В полном дешифраторе каждой комбинации значений вход-
ных сигналов отвечает сигнал, равный 1, только на одном выходе. Другими
словами, в зависимости от входного кода на выходе возбуждается одна из це-
пей. На рис. 5.14, а показана принципиальная схема дешифратора, который
имеет два входа a'i и хг и реализует четыре минтерма Fq, F\, Fz и Fz (дешифра-
тор 2x4). Условное графическое обозначение данного дешифратора приведено
на рис. 5.14, б. В левом поле указанны веса входных сигналов л, и х2 комбина-
ции значений которых рассматриваются как двоичные числа. Каждому вход-
ному двоичному числу отвечает сигнал, равный 1 только на выходе, номер ко-
торого, указанный в правом поле, совпадает с двоичным числом.
Дешифраторы могут быть неполными, реализующими т < 2" минтермов. Та-
кие дешифраторы используются, например, для преобразования двоично-
десятичного кода в код, предназначенный для управления десятичным инди-
катором (дешифраторы 4(10) На рис. 5.15 показано условное графическое
обозначение дешифратора- 4x10 (например, микросхемы К155ИД1 и
К564ИД1). Микросхема 155ИД1 предназначена для управления высоковольт-
ным десятичным индикатором (лампами с холодным катодом с системой
цифр от 0 до 9).
схем
Рис. 5.14. Дешифратор 2x4
Рис. 5.15. Дешифратор 4x10 (микросхема К155ИД1)
Дешифраторы являются преобразователями кодов, которые выполняют пре
образования двоичного и двоично-десятичного кодов в унитарный код. Уни
тарный код двоичного «-разрядного числа представляется 2я разрядами
только один из разрядов которого равняется 1. .
122
Гпава 5
Из приведенного видно, что дешифратор реализует частный случай демуль-
типлексора. Значит, схема дешифратора может быть получена из схемы де-
мультиплексора при исключении из нее информационного входа и использо-
вании адресных входов в качестве информационных. Эта схема является
одноступенчатой.
При разработке ИС нашли применение несколько логических структур де-
шифратора. Их основное отличие заключается в быстродействии и числе ис-
пользуемых элементарных ЛЭ.
Наиболее быстродействующим и в то же время наиболее сложным является
одноступенчатый или параллельный дешифратор. Если для реализации обра-
ботки одного входного логического сигнала нужна некоторая условная еди-
ница аппаратных средств, число единиц этих аппаратных средств для п-
разрядного дешифратора определяется выражением N = п-2П.
Если при проектировании основное требование — это простота схемного ре-
шения, находят применение другие структуры дешифраторов, например де-
шифраторы пирамидальной структуры, многоступенчатые дешифраторы. Од-
нако упрощение структуры достигается за счет понижения быстродействия.
Идея построения пирамидального дешифратора основана на том, что для по-
лучения дешифратора «-разрядного кода необходимо дважды повторить все
комбинации «-разрядного кода соответственно со значениями («+1)-го раз-
ряда 0 и 1. Схемотехническая реализация этого принципа на примере преоб-
разования 3-разрядного входного кода показана на рис. 5.16, где штриховой
линией выделена схема параллельного 2-разрядного дешифратора. По числу
необходимых элементарных ЛЭ данный дешифратор проще одноступенчато-
го. Число условных аппаратных единиц, необходимых для реализации этого
принципа «-разрядного дешифратора равняется:
^ = 22/I+(n-l)2z,_,. (5.6)
При больших разрядностях входного кода описанный принцип можно ис-
пользовать несколько раз. Если необходимо еще больше упростить схему
дешифратора, используют многоступенчатые структуры. Идея их построения
подобна идее построения пирамидальных дешифраторов. Однако повторе-
ние комбинаций «-разрядного кода переменных вырабатывается не для одно-
го разряда, а для другого «-разрядного кода. Реализация данного принципа на
примере дешифратора 4-разрядного кода показана на рис. 5.17. При данном
способе для построения дешифратора необходимо N = 2-2” + 2-(«/2)-2"/2
условных единиц аппаратных средств.
Синтез комбинационных схем
123
Рис. 5.16. Схема пирамидального дешифратора
124
Гпава 5
Рис. 5.17. Схема многоступенчатого дешифратора
Преимущества двух последних структур обнаруживаются при увеличении
разрядности входного кода. Широкое применение две последних структуры
находят при построении микросхем памяти. Так, при построении дешифра-
тора 20-разрядного входного кода (используется при построении ИС памяти
объемом 1 Мбайт) параллельный дешифратор требует 2,097-107 условных
аппаратных единиц. При однократном использовании принципа построения
пирамидального дешифратора потребуется 1,20-107, а при однократном ис-
пользовании принципа многоступенчатого дешифратора 2,118-106 таких же
условных аппаратных единиц.
В дешифраторах часто предполагается операция стробирования (тактиро-
вания), что позволяет выдавать выходные сигналы только в определенных ин-
тервалах времени. Стробирование может осуществляться введением дополни-
тельного входа параллельно информационным (рис. 5.18, а) в каждый элемент
Синтез комбинационных схем
125
дешифратора или блокированием всех элементов через одну из входных це-
пей (рис. 5.18, б).
Рис. 5.18. Способы стробирования дешифратора
В последнем случае при нулевом значении сигнала стробирования искусст-
венно формируются нули в цепях прямого и инверсного значений перемен-
ной, что обеспечивает наличие хотя бы одного нуля в числе входных величин
для каждого элемента дешифратора. При этом все выходы приводятся к ну-
левым значениям, т. к. любая переменная в прямом или инверсном виде по-
ступает на все элементы дешифратора. При единичном значении сигнала
стробирования восстанавливается нормальная цепь передачи переменной на
входы дешифратора.
Описанные варианты можно назвать стробированием по выходу и стробиро-
ванием по входу.
Время установления выходного сигнала
/г=тах(4°Л’),
т. к. при изменении состояния дешифратора на одном из выходов сигнал на-
рушения появляется, а на другом — исчезает.
При стробировании по выходу задержка относительно начала сигнала разре-
шения составляет ty -t3, а при стробировании по входу
ty=2t3+t°3'.
Нагрузка, создаваемая дешифратором на источник сигналов, вычисляется с
учетом того, что каждая переменная является присутствующей на входе каж-
126
Глава 5
дого элемента в прямом или инверсном виде, причем оба вида используются
в равной мере. Итак, к источникам сигналов будет подключено число вхо-
дов Кр-2п~1.
Одноступенчатый дешифратор — наиболее быстродействующий, но его реализа-
ция при значительной разрядности входного слова затруднена, поскольку требует
применения логических элементов с большим числом входов (п+1 для вариантов
со стробированием по выходу) и сопровождается большой нагрузкой на источни-
ки входных сигналов. Обычно одноступенчатыми выполняются дешифраторы на
небольшое число входов, обусловленное возможностями элементов применяемой
серии микросхем.
Возможность выполнения дешифраторов в одном корпусе ИС ограничивается
большим числом внешних выводов, главную часть которых составляют ин-
формационные выходы. Дешифратор на пять входов имеет не менее 40 внеш-
них выводов (5 входов, 32 выхода, вход стробирования, цепи питания и об-
щего вывода), если инверсии аргументов вырабатываются внутри схемы
дешифратора.
Появление дешифраторов с малым числом разрядов в виде СИС поставило во-
прос о применении их как средств построения дешифраторов большей разряд-
ности, что дает экономию аппаратурных затрат. Каждый нужный дешифратор
может быть построен по пирамидальной структуре. При этом входное слово
делится на поля, разрядность которых отвечает числу входов имеющихся СИС
дешифраторов, а потом из СИС строится пирамидальная структура.
В сериях ТТЛ имеются дешифраторы на 3 входа (К555ИД7), сдвоенные де-
шифраторы на 2 входа (К155ИД4), специальные дешифраторы для устройств
индикации и др. Дешифраторы на три входа имеются в сериях 100 и К500
и т. п. [32,42].
Схема дешифровки слова из шести разрядов на дешифраторах с тремя вхо-
дами со стробированием (рис. 5.19) состоит из девяти одинаковых ИС. Об-
щее стробирование осуществляется по входу С первого дешифратора (при
С=0 на всех выходах первого дешифратора вырабатываются нулевые сигна-
лы, поэтому нули будут вырабатываться и на всех выходах дешифраторов
второго яруса). На входы первого дешифратора поданы три старших разряда
входного слова, значение которых при С=1 определяет номер возбужденной
шины на выходе, которая отпирает один из дешифраторов второго яруса по
его входу стробирования. Выбранный таким образом дешифратор расшифро-
вывает три младших разряда слова. Например, для дешифровки слова
111011=59 имеем на выходе дешифратора первого яруса код 111, который
возбуждает ее седьмой выход и отпирает DC9. На входе дешифратора DC9
Синтез комбинационных схем
127
действует код 011, поэтому единица появится на его третьем выходе, т. е. на
59 выходе, что и необходимо.
Рис. 5.19. Схема наращивания разрядности дешифратора
В неполных дешифраторах часть входных наборов не является рабочей (не
используется). Это обстоятельство можно рассматривать как возможность
упрощения дешифратора — нерабочим наборам можно поставить в соответ-
ствие любое значение выходов.
На основе полных дешифраторов строятся дешифраторы-демультиплексоры,
которые выполняют функции/ - CKi(y), где v = (хь..., х„), и = 0, 1, 2,..., 2n-i,
т. е. используется дополнительный вход С, сигнал из которого подается на
все ЛЭ И полного дешифратора (рис. 5.20).
Микросхема К155ИДЗ представляет собой дешифратор-демультиплексор
(рис. 5.21), который выполняет функции
fi -C\C2Ki(x\,x2,x-i,x4),
(22.7)
128
Глава 5
где (и = 0,1, 2,..., 15), т. е. данный дешифратор-демультиплексор представля-
ет собой коммутатор, который передает сигнал С\С2 на один из 16 выходов
в зависимости от значений сигналов на четырех адресных входах 1, 2, 4 и 8.
При С] = С2— 0 микросхема 155ИДЗ выполняет функции дешифратора 4x16
с инверсными выходами. В левом верхнем поле (см. рис. 5.21) указаны веса
входных сигналов хр (р = 1, 2, 3, 4), комбинации значений которых рассмат-
риваются как двоичные числа. При Q = С2 = 0 каждому входному двоично-
му числу отвечает сигнал "0" только на выходе, номер которого, указанный в
правом поле, совпадает с двоичным числом.
Рис. 5.20. Четырехканальный
дешифратор-демультиплексор
Использование двух дополнительных входов Q и С2 позволяет довольно
просто построить 32-канальный дешифратор-демультиплексор и 64-каналь-
ный дешифратор с инверсными выходами (дешифратор 6x64). На рис. 5.22
показана схема 32-канальногб дешифратора-демультиплексора, построенного
на основе двух 16-канальных дешифраторов-демультиплексоров (микросхе-
мы 155ИДЗ). В этой схеме входы С2 используются в качестве пятого адрес-
Синтез комбинационных схем
129
ного входа, который имеет вес 16, а на вход С} подается коммутированный
на 32 выхода сигнал С, т. е. схема выполняет функции
Л = CKi (v)
и fj ~ fi+16 ~
(22.8)
(22.9)
где v = (xj, Х2, хз, Х4, xs); и = 0, 1, 2,..., 15.
Рис. 5.21.16-канальный
дешифратор-демультиплексор К155ИДЗ
При С — 0 данная схема представляет собой дешифратор 5x32 с инверсными
выходами. Для построения дешифратора 6x64 необходимо использовать че- -
тыре микросхемы 155ИДЗ, в которых все дополнительные входы С} и С2
должны быть адресными входами (на входы Q и С2 каждой микросхемы
следует подать одну из четырех комбинаций из прямых и инверсных сигна-
лов Ci и С2, причем все четыре комбинации должны быть использованы).
130
Гпава 5
Рис. 5.22. 32-канальный дешифратор-демультиплексор,
построенный на микросхемах К155ИДЗ
В виде микросхем выпускаются также сдвоенные четырехканальные
дешифраторы-демультиплексоры, например микросхема К155ИД4
(рис. 5.23, а). Данная микросхема выполняет функции ft = C]C2Kl(v~) и
Ф, = WiW2Ki(y'), где v = (хь х2); и = 0, 1, 2, 3. При С] =1^ = W2 =0 и С2 ^0
получается сдвоенный дешифратор 2x4 с инверсными выходами. Если же
положить С, = W, = С и С2 = W2 = Xj, где входы С2 и W2 используются в
качестве третьего адресного входа, то выйдет 8-канальный дешифратор-
демультиплексор (рис. 5.23, б), выполняющий функции f^CK^v) и
fj = fi+4 = CKi+4(y), где v =(хь х2, х3); и = 0, 1, 2, 3. При С = 0 данная схема
представляет собой дешифратор 3x8 с инверсными выходами.
Шифраторы выполняют функцию, обратную дешифраторам, т. е. превраща-
ют унитарный код в двоичный или в двоично-десятичный.
Синтез комбинационных схем
131
а
Рис. 5.23. Сдвоенный четырехканальный дешифратор-демультиплексор
К155ИД4 (а) и восьмиканальный дешифратор-демультиплексор, построенный
на микросхемах К155ИД4 (б)
Двоичные шифраторы превращают код "1 с N" в двоичный код, т. е. выполня-
ют микрооперацию, обратную микрооперации дешифраторов. При нарушении
одной из входных цепей шифратора на его выходах формируется слово, кото-
рое отображает номер возбужденной цепи. Полный двоичный шифратор имеет
2п входов и п выходов. Одно из основных применений шифратора — введение
данных с клавиатуры, при которой нажатие клавиши с десятичной цифрой
должно приводить к передаче в устройство двоичного кода данной цифры
(тетрады двоично-десятичного кода). В этом случае нужен неполный шифра-
тор "10-4", на примере которого рассмотрим принципы построения шифрато-
ров. Функционирование шифратора приведено в табл. 5.3.
Таблица 5.3. Таблица истинности функционирования шифратора
Возбужденный вход Выход
аз аг Яо
Fo 0 0 0 0
F 0 0 0 1
f2 0 0 1 0
F3 0 0 1 1
F< 0 1 0 0
f5 0 1 0 1
132 Глава 5
Таблица 5.3 (окончаний
Возбужденный вход Выход
a3 аг ai ao
Fe 0 1 1 0
f7 0 1 1 1
FB 1 0 0 0
F* 1 0 0 1
Из таблицы вытекает, что
ao-FivF3vFsvF/vF9 ; aj = F2 v F3 v F6 v Fj\ a2= F4v F5v F6v F7-,
«3 =F9 vF9.
Рис. 5.24. Схема шифратора "10-4'
Синтез комбинационных схем 133
Для реализации шифратора на элементах ТТЛ, часто применяемых в перифе-
рийных устройствах, следует выразить полученные соотношения через опе-
рацию И-НЕ. Тогда
«О = Fl F3FSF1F) '> al = F2F3F6F7 > a2 = F4F5F(>F7 ’ a3 = FSF9 •
На основании этих выражений строится шифратор, показанный на рис. 5.24.
5.8. Сумматоры
Сумматором называется комбинационное логическое устройство, предназна-
ченное для выполнения операции арифметического сложения чисел, пред-
ставленных в виде двоичных кодов.
Сумматоры являются одним из основных узлов арифметико-логического
устройства. Термин "сумматор" охватывает широкий спектр устройств, от
простейших логических схем до сложных цифровых узлов. Общим для всех
этих устройств является арифметическое сложение чисел; представленных в
двоичной форме. Классификация сумматоров может быть выполнена по раз-
ным признакам.
По числу выводов различают: полусумматоры, одноразрядные сумматоры,
многоразрядные сумматоры.
Полусумматором называется устройство, предназначенное для сложения
двух одноразрядных кодов, которое имеет два входа и два выхода и форми-
рующее из входных сигналов сигналы суммы, и переноса в старший разряд.
Одноразрядным сумматором называется устройство, предназначенное для
сложения двух одноразрядных кодов, которое имеет три входа и два выхода,
и формирующее из сигналов входных слагаемых и сигнала переноса из
младших разрядов сигналы суммы и переноса в старший разряд.
Многоразрядным сумматором называется устройство, предназначенное для
сложения двух многоразрядных кодов, которое формирует на выходе код
суммы и сигнал переноса в случае, если результат сложения не может быть
представлен кодом, разрядность которого совпадает с разрядностью кодов
слагаемых.
В свою очередь, многоразрядные сумматоры подразделяются на последова-
тельные и параллельные. В последовательных сумматорах операция сложе-
ния выполняется последовательно разряд за разрядом, начиная с младшего.
В параллельных все разряды входных кодов суммируются одновременно.
134
Глава 5
Различают комбинационные сумматоры — устройства, которые не имеют
собственной памяти, и накапливающие сумматоры с собственной внутренней
памятью, в которой аккумулируются результаты выполненной операции. При
этом каждое очередное слагаемое прибавляется к тому значению, которое
имелось в устройстве.
По способу тактирования различают синхронные и асинхронные сумматоры.
В синхронных сумматорах время выполнения операции арифметического
суммирования двух кодов не зависит от вида самих кодов и всегда остается
постоянным. В асинхронных сумматорах время выполнения операции зави-
сит от вида слагаемых. Поэтому по завершении выполнения суммирования
необходимо вырабатывать специальный сигнал завершения операции.
В зависимости от используемой системы исчисления различают двоичные,
двоично-десятичные и другие типы сумматоров [34, 47].
Для начала получим функции, которые описывают операцию арифметиче-
ского сложения двух одноразрядных двоичных кодов Х|, и хо. Алгоритм ее
выполнения поясняется таблицей истинности (табл. 5.4). В графе s приведено
значение результата сложения (суммы), а в графе р — полученное при этом
значение переноса в старший разряд. Следует обратить внимание на отличия
результатов, получаемых при арифметическом и логическом сложениях. При
логическом сложении в последней строке столбца s присутствовало бы значе-
ние 1. Это отличие результатов данных операций не разрешает применить для
арифметического суммирования элемент ИЛИ, а требует разработки специали-
зированного устройства.
Таблица 5.4. Таблица истинности сложения однорозрядных двоичных кодов
*1 Х0 S р
0 0 0 0
0 1 1 0
1 0 1 , 0
1 1 0 1
Значение сигнала переноса, равного единице в последней строке табл. 5.4, го-
ворит о том, что результат, полученный при выполнении операции арифме-
тического сложения, в этом случае не может быть представлен двоичным
кодом, разрядность которого равняется разрядности слов слагаемых. Для
представления результата необходимо слово, которое имеет на один разряд
больше, чем коды слагаемых.
Синтез комбинационных схем
135
Используя приведенную таблицу, легко записать систему функций алгебры
логики, которые описывают алгоритм операции арифметического сложения.
5 = xix0 + X] хо = Xj Ф х0;
P = XjX0.
(5.Ю)
Для ее технической реализации необходимы логические элементы И и ис-
ключающее ИЛИ (рис. 5.25).
Рис. 5.25. Полусумматор
и его условное обозначение
Способы выполнения арифметических операций сложения и вычитания с
помощью КС рассмотрим только для целых двоичных чисел, что значительно
облегчает изложение методики их синтеза. Целые положительные п-
разрядные двоичные числа обозначим через X = (х„,...Д1) и Y =
= (у„,...,у1), где х„ и уп— старшие разряды, а числа любого знака — теми же
буквами со штрихом. Тогда будем иметь: X' = ±Х, Y' = +Y, |Х'| = X, | У'| =Y.
КС, которые выполняют операции сложения и вычитания чисел, называются
комбинационными сумматорами, т. к. X- Y = X + (-У).
Операция сложения положительных двоичных чисел определяется правила-
ми двоичной арифметики:
П значение переноса zp+i в (р + 1)-й разряд равняется 1, если две или три
величины с хр, ур и zp равны 1, где хр и ур — разряды чисел X и Y, а
zp — перенос с (р - 1)-го разряда;
□ значение р-го разряда sp суммы чисел X и Y равняется 1, если нечетное
число величин хр, ур и zp равняется 1.
136
Глава 5 I
Для наглядности объясним эти правила примером:
6 5 4 3 2 1 — номера разрядов,
32 16 8 4 2 1 —веса разрядов,
+ 01 1001 ~Х = 25
+ 0 1 1 1 0 1 ~У=29
1 1 00 1 0 -Z— перенос,
1 1 0 1 1 0-5 = 54 — сумма.
Значение переноса в первый разряд всегда равняется 0, т. е. г = 0. Ес-
ли при сложении разрядная сетка не переполняется, то перенос в старший
(и + 1)-й разряд отсутствует (zn+i = 0). В общем случае необходимо делать
сложение и вычитание как положительных, так и отрицательных чисел.
Таблица истинности (табл. 5.5), которая описывает закон функционирования
одноразрядного двоичного сумматора, составляется на основании сформули-
рованного выше правила сложения положительных чисел.
Таблица 5.5. Таблица истинности одноразрядного двоичного сумматора
1 хр Ур 2р вр ^Х-1
0 0 0 0 о 0
1 0 0 1 1 0
2 0 1 0 1 0
3 0 1 1 0 1
4 1 0 0 1 0
5 1 ' 0 1 0 1
6 1 1 0 0 1
7 1 1 1 1 1
Синтез комбинационных схем
137
Из диаграммы Вейча для функций sp и zp+i (рис. 5.26) вытекает, что
зр = xp®yp®zp,
zp+i =хрУР vxpzp vypZp,
T’p+i хрур 'Xpzp ' уPZP-
(5.11)
УР
Ур
Рис. 5.26. Синтез одноразрядного двоичного сумматора
Рис. 5.27. Схема одноразрядного двоичного сумматора
138
Гпава 5
На рис. 5.27 показана КС, выполненная соответственно полученным формам
ФУНКЦИЙ Sp И Zp+i-
Для сложения двух «-разрядных чисел Хи У нужно использовать п однораз-
рядных сумматоров. На рис. 5.28 приведен сумматор для трехразрядных чи-
сел X (х3, х2, х>) и У = (уз, уг, У1). В данное время в виде микросхем выпуска-
ются одно- (К155ИМ1), двух- (К155ИМ2) и четырехразрядные (К155ИМЗ,
К564ИМ1) двоичные сумматоры.
Рис. 5.28. Схема трехразрядного двоичного сумматора
5.9. Десятичные сумматоры
Десятичные сумматоры применяются в тех случаях, если числа X' и У' пред-
ставлены в десятичной системе исчисления и нежелательно вводить преобра-
зования десятичных чисел в двоичные. В этом случае можно использовать
независимое преобразование каждой десятичной цифры в код с остатком 3.
Это проще выполнить, чем преобразование всего десятичного числа в двоич-
ный код.
Для представления любой десятичной цифры 0, 1, ..., 9 достаточно использо-
вать два символа 0 и 1. На практике широко применяется четырехразрядный
код 8-4-2-1 (двоично-десятичный код). Числа 8, 4, 2 и 1 являются весами раз-
рядов. Таким образом, запись десятичной цифры в коде 8-4-2-1 совпадает с
Синтез комбинационных схем
139
записью двоичных чисел от 0 до 9 (например, 0101 ~ 5), а «-разрядное деся-
тичное число представляется с помощью тетрад, каждая из которых состоит
из четырех двоичных разрядов (например, 283 ~ 0010.1000.0011). Такое
представление десятичных чисел будем считать исходным.
Код 8-4-2-1 неудобен для выполнения арифметических операций, в частности
из-за сложности выявления переноса в следующую тетраду если Хр +
+ Yp > 10 (Хр и Yp — /(-разряды десятичных чисел Хи Y). Код 8-4-2-1 для чис-
ла Хр + 3 называется кодом с остатком 3 числа Хр и обозначается через {А},}.
Для сложения четырехразрядных кодов {Хр} и {Yp} можно использовать че-
тырехразрядные двоичные сумматоры. Рассмотрим особенности сложения
положительных чисел Хр и Yp в коде с остатком 3.
Если Хр + Yp > 10, то {Хр} + {Ур} = Хр + 3 + Yp + 3 > 16 и на выходе двоичного
сумматора возникает перенос в следующий двоичный разряд, а остаток сум-
мы будет равняться {Хр} + {Ур} - 16, в то время как он должен равняться {Хр +
+ Yp - 10} =Л^+Ур-10 + 3 = {Хр} + {Yp} - 16 + 3. Поэтому к остатку суммы
{А^} + {Ур} - 16 следует прибавить число 3.
Если Хр + Yp < 10, то {Хр} + {Ур} < 16 и на выходе двоичного суммато-
ра перенос отсутствует, а сумма {Хр} + {Ур} = {Хр + Yp} + 3. Поэтому из сум-
мы {Хр} + {Ур} следует отнять число 3, чтобы получить величину {Хр + Ур,}
которая является кодом с остатком 3 суммы Хр + Yp. Вычитание какого-
нибудь числа эквивалентно сложению с его дополнением к 2", поэтому вме-
сто вычитания числа 3 можно прибавить число 24 - 3 = 13 = (1 10 1).
Таким образом, если перенос возникает, то к остатку суммы следует приба-
вить число 3, а если он отсутствует, то к сумме надо прибавить число 13. На
рис. 5.29 показана схема одноразрядного сумматора для чисел, представлен-
ных в коде с остатком 3, которая выполнена соответственно установленным
правилам.
На вход левого двоичного сумматора подаются коды разрядов чисел с остат-
ком 3 {Хр} = (хрА, хрЛ, хрЛ, ХрЛ), {Ур} = (ур,4. УР,з, УРл Ур.ц и перенос из предше-
ствующего десятичного разряда zp. Данный сумматор вычисляет сумму {Хр} +
+ {Ур}. Если перенос в следующий десятичный разряд Zp+i = 0, то на пра-
вый сумматор подается число (1 10 1)= 13, а если zP+i = 1, то подается
число (0 0 1 1) = 3' На выходе этого сумматора выходит значение суммы
{Sp} = (sp>4, 5р,з, Sp<2, Sp.i) разрядов Хр и Ур, представленной в коде с остатком 3,
с учетом переноса.
140
Гпава 5
Итак, одноразрядный сумматор для чисел, представленных в коде с остатком 3,
описывается соотношениями:
О, если
1, если
{хр}+{ур}+гр <16,
{Xp}+{yp}+zp>16,
{Хр}+{Гр}+*р + 13’ если *р+1 =0>
{Хр }+ kp }+ zp + 3’ если zp+i =
(5.12)
(5.13)
Zp+1
Ы=
Рис. 5.29. Схема одноразрядного десятичного сумматора для чисел,
представленных в коде с остатком 3
где Zp+i — перенос в следующий десятичный разряд; {Sp} — значение р-го
разряда суммы чисел X и К; zp = 0 или 1 — перенос из предшествующего де-
сятичного разряда (перенос из предшествующей тетрады). Сложение чисел 3
и 13 называется коррекцией суммы. Следует иметь в виду, что возникающий
при коррекции перенос теряется (не передается в следующую тетраду). С по-
мощью последовательного соединения п одноразрядных сумматоров (рис.
5.29) можно получить «-разрядный сумматор. Для перевода кода с остатком 3
Синтез комбинационных схем
141
в код 8-4-2-1 следует из кода с остатком 3 сделать поразрядное вычитание
числа 3, что эквивалентно прибавлению числа 13.
Рассмотрим пример [34], который объясняет работу сумматора для чисел,
представленных в коде с остатком 3. Пусть нужно составить два числа X =
= 326иГ = 475 (S = X + Р = 801).
Все операции по преобразованию числа описываются схемой:
0010 0101. 0111-Х=257(код 8-4-2-1)
+ 0011. 0011. 0011 — внесение слагаемого 3,
0101. 1000. 1010-{X},
0110.0100. 1000~Г=648
+ 0011. 0011. 0011 — внесение слагаемого 3,
1001.0111. 1011 ~{И,
ОНО. 1000. 0100-{У}
+ 0000. 0000. 0001 - 1,
ОНО. 1000. 0101-{W] = {r} + 1,
1.0110. 1000. 0101- [{У }]д
+ 0.0101. 1000. 1010-[{Х')]д,
0 1 о
1. 1100. 0000. 1111 - [{Х’)]д + [{У'}]д
+ 0. 1101. ООН. 1101—коррекция,
1.1001.0011. 1100-[{$'}]д.
142
Глава 5
Превратим [{5’}] в значение, представленное в прямом коде 8-4-2-1. Преоб-
разование определяется схемой:
1.1001.0011. 1100 ~[{5'}]д,
1.0110. 1100. ООП -{S7}
+ 0. 0000. 0000. 0001 - +1,
1.0110. 1100. 0100- [{5*}]п ={5'} + 1
+ 0.1101. 1101. 1101—перевод в код 8-4-2-1,
------------------;-- •
1.0011. 1001. 0001---391 (код 8-4-2-1).
Из рассмотренного примера видно, что все операции выполняются с помощью
ЛЭ исключающее ИЛИ и двоичных четырехразрядных сумматоров.
Поэтому одноразрядные десятичные сумматоры, показанные на рис. 5.29,
можно использовать как для сложения, так и для вычитания n-разрядных дво-
ичных чисел, если они представлены в дополнительном коде с остатком 3.
Отметим, что иногда возникает необходимость использования шестеричной
системы исчисления (например, при построении многоканальных таймеров
на основе оперативных запоминающих устройств). В этом случае сложение
и вычитание проще выполнять в дополнительном трехразрядном двоичном
(4-2-1) коде с остатком 1 или в дополнительном четырехразрядном двоичном
(8-4-2-1) коде с остатком 5. Эти коды имеют те же свойства, которые имеет
дополнительный код с остатком 3 для десятичной системы исчисления. До-
полнение W числа X в шестеричной системе исчисления определяется соот-
ношением: W=6n-X, где X— n-разрядное шестеричное число.
5.10. Компараторы
Цифровым компаратором называется комбинационное логическое устройст-
во, предназначенное для сравнения чисел, представленных в виде двоичных
кодов.
Синтез комбинационных схем
143
Компараторы (устройства сравнения кодов) выполняют микрооперацию опреде-
ления отношений между двумя словами: "равняется", "больше" и т. д. Число
входов компаратора определяется разрядностью сравниваемых чисел. Другие
отношения могут быть определены через основные. Так, признак неравенства
слов можно получить как отрицание признака равенства ( FA*B = FA=B ), от-
ношение "меньше" путем обмена местами аргументов в функции
FA>B ( fa>b ~ fb>a )> а нестрогие неравенства соответственно формулам
Fa>b = fa=b v ?а>в = fb>a >
fa<b ~ fa=b v fa<b = fa>b
Отношения широко используются как логические условия в микропрограм-
мах, а также в устройствах контроля и диагностики ЭВМ.
Устройства сравнения на равенство строятся на основе поразрядных опера-
ций над одноименными разрядами обоих слов. Признак г равенства разрядов
имеет единичное значение, если в обоих разрядах помещаются или единицы,
или нули, т. е.
r = jtyvjty=jtyvxy = x@y = .x@y = x@y.
Признак равенства слов R принимает единичное значение, если все разряды
равны, т. е.
R = ^-1^-2 •••'о •
Комбинационная схема, которая реализует функцию R(y), где v = (хь .... хп,
У1, •••, уп), которая равняется 1 только при хр= ур для всехр =1, 2,..., п, назы-
вается схемой равнозначности кодов. Разряды хр и ур равны только в том слу-
чае, если хр @ у р = 1, поэтому функция
п п
R(v) = Y[(Xp®yp)=^(Xp®yp), (5.14)
р=1 P=i
принимает значение "1" только при попарном равенстве всех одноименных
разрядов кодов. На рис. 5.30, а, б показаны две схемы, которые реализуют
функцию R(v) и построены для п - 4 на основании полученного выражения.
Рассмотрим построение схемы сравнения двоичных чисел. Пусть заданы два
«-разрядных числа X и Y. Введем для них символические обозна-
чения: X = (хп,Xi), Y = (у„, ..., уО, где х„ и уп — старшие разряды. Соотно-
144
Гпава 5
шение между числами X и Y описывается функциями: F(X>Y) и F(X=Y) или
F(X<Y) и F(X=n
Рис. 5.30. Схема равнозначности четырехразрядных кодов
Соотношения между числами в позиционных системах исчисления, в кото-
рых вес любого старшего разряда больше веса любого младшего разряда,
довольно просто могут быть установлены на основании после-
довательного сравнения их одноименных разрядов. Сравнение чисел можно
выполнять, начиная как с младшего, так и со старшего разряда. Первый вари-
ант сравнения чисел преобладающий, т. к. допускает наращивание их раз-
рядности (от младших разрядов к старшим).
Для описания схем сравнения двоичных чисел введем в рассмотрение функции
/„=Л(Х,У) =
О,
если X > Y-,
если X <Y;
1.
0, если X Ф Y-,
<Р« =Ф„(Х,П = -
1, если X = Y,
где X = (х„,..., Y = (у„, ..., ул), х„ и у„ — старшие разряды. Сравнение
чисел будем выполнять, начиная с младшего разряда. Из приведенных со-
отношений вытекает, что fntyn =0.
Синтез комбинационных схем
145
В табл. 5.6 заданы функции j\ и Ф1 для одноразрядных двоичных чисел X
и У (п = 1). Из данной таблицы вытекает, что функции
fl =Х1УХ, Ф1 =Х|Фур
Таблица 5.6. Таблица истинности для функций j\ и ф]
*1 У1 А Ф1
0 0 0 1
0 1 1 0
1 0 0 0
1 1 0 1
Пусть теперь имеются функции j\ и ф] для младших разрядов %i и уь а чис-
ла двухразрядные, то есть X = (х2, *i) а У = (у2, yi). Составим таблицу истин-
ности для функций /2 и Фг аргументами которых есть величины j\, Ф1, х2 и
у2 (табл. 5.7).
В строках с номерами и = 12, 13, 14, 15 значения функций не определены,
т. к. функции /1 и ф| не могут одновременно быть равными 1 (/„ф„ = 0).
Функция f2 = 1 если х2 < у2 (старший разряд числа X меньше старшего разря-
да числа У), а также если fx= 1 и х2 = у2. Функция ф2=1, только еслиф! = 1
и х2 = у2. Из диаграмм Вейча (рис. 5.31), построенных на основании табл. 5.7,
вытекает, что
fl = х2У1 vfi (х2 ® у2), ф2 = ф, (х2 Ф у2)
(функция^ представлена не в минимальной форме).
Таблица 5.7. Таблица истинности для функций f2 и (р2
1 А Ф1 *2 Уг 4 Ф2
0 0 0 0 0 0 0
1 0 0 0 1 1 0
2 0 0 1 0 0 0
3 0 0 1 1 0 0
146 Глава 5
Таблица 5.7(окончание) >
/ А <Р1 *2 Уг 4 <Р2
4 0 1 0 0 0 1
5 0 1 0 1 1 0
6 0 1 1 0 0 0
7 0 1 1 1 0 1
8 1 0 0 0 1 0
9 1 0 0 1 1 0
10 1 0 1 0 0 0
11 1 0 1 1 1 0
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
f2 <fe
Рис. 5.31. Синтез схемы сравнения двоичных чисел
Если теперь составить таблицу истинности для функций /3 и ср3, аргумента-
ми которых являются величины f2, <р2» хз и Уз, то она будет иметь такой же
вид, что и в табл. 5.4, а значит
/з = хзУз v /2(^3 ® Уз)» Фз = Фг(*з ® Уз) -
Синтез комбинационных схем~147
Из приведенных соотношений вытекает общая реккурентная формула
fn =хпУп V fn-l(*n ® У Л Фл = Фл-|Ол ©Ул).
в которой необходимо задать значения /0 и ф0, равные 0 или 1. Из общей
реккурентной формулы вытекает, что
/1 = Х1У1 v /о(*1 © У1). Ф1 =Фо(*1 © У1).
Фл=ФоП(*/,ФУр)-
Поскольку значения общей функции зависят не только от значений чисел X и
Y, но и от значений /0 и <р0, то целесообразно для них ввести обозначение:
/л=/л(^Л//о). Фл = Ф„(Х,У/ф0).
Введем в рассмотрение также функцию
£„(Х,У//0,ф0) = /п(Х,У//0)-ф„(Х,У/ф0).
Если в соотношения подставить значения/0 = 0, ф0= 1 и п = 1, то получим
соотношения j\(X,Y/0) = jqy,, ф](Х,У /1) = х, © у(, поэтому
jfn(X,y/O = F(X<y), ф„(Х,У/1) = НХ = Г), gn(X,Y/0, 1) = F(X>Y).
Подставив в выражения значения /0 =ф0 = 1 и и = 1, получим
/1(X,У/l) = x1y1vx1®y^=/t(X,У/O)vф1(X,У/l).
Из соотношений вытекает, что
/2(X,У/l) = x2y2v[/1(X,У/0)vф1(X,У/l)](x2Фy2) =
=/2(Х,У/0) v ф2(Х,У/1),
поэтому /п(Х,У/1) = /л(Х,У/0)уфп(Х,У/1) = ^(Х <У),
gn(X,YU, 1) = Г(Х>У).
При ф0 = 0 функция <р„(X,У/0)s0, поэтому можно получить
£„(Х,У//0. О) = /я(Х,У//о) =
F(X > У) при /0 = 0,
Г(Х>У) при /0=1.
Гпава 5
148
Таким образом, имеют место соотношения:
F(X < У), если /0 = О,
F(X < У), если /0 = 1,
ф„(Х,У/ф0) =
О, если <р0 = О,
F(X = У), если ф0 = 1,
(5.15)
5п(Х,У//0,ф0)
F(X > У),
F(X > У),
если /о = Фо = О,
если /о v<Po =1-
На рис. 5.32 показана КС, которая реализует функции у4(Х,У//0) и
ф4(Х,У /ф0), где каждый элемент выполняет элементарные функции f\ и ф|.
Недостатком этой КС является низкое быстродействие, т. к. сигналы х\ и уь
которые отвечают младшим разрядам сравниваемых чисел, последовательно
проходят через все элементы, которые имеют конечное быстродействие. Пре-
имуществом же данной КС является простота реализации функций У и ф[.
Рис. 5.32. Схема сравнения
четырехразрядных двоичных чисел
Из приведенных выражений видно, что совокупность fn , фп и gn позволяет
реализовать все соотношения между сравниваемыми двоичными числами.
Синтез комбинационных схем
149
Схемы сравнения двоичных чисел выпускаются в виде микросхем, например
К555СП1, К564ИП2 (рис. 5.33).
Рис. 5.33. Схемы сравнения
двоичных чисел а — К555СП1; б — К564ИП2
Микросхема К564ИП2 выполняет функции /П(Х,У//О), <рп(Х,У/<р0) и
Vgn{X,Y!/о’Фо) • Эта система функций отличается от приведенной системы
функций только введением сигнала строба V для разрешения и запрета
сравнений вида F(X > У) при /0 = <р0 = О и > Ю ПРИ fo v Фо - 1
На рис. 5.34 показана схема сравнения восьмиразрядных двоичных чисел,
которая выполнена на двух микросхемах К564ИП2. Таким же способом можно
построить схему сравнения (4 к) -разрядных чисел (к = 3,4, 5 ...). Стробирова-
ние функции осуществляется подачей сигнала V на вход V последней микро-
схемы. На все другие микросхемы можно подать значение сигнала V = 0 или 1.
150
Гпава 5
Наличие входов /0, (р0 и V позволяет осуществить микропрограммное
управление процессом сравнения чисел. Очевидно, что микросхемы
К564ИП2 можно использовать и для сравнения двоично-десятичных чисел.
Рис. 5.34. Схема сравнения восьмиразрядных двоичных чисел
5.11. Преобразователи
двоично-десятичного кода в двоичный код
Преобразователи кодов используются для шифровки и дешифровки цифро-
вой информации и имеют «-входов и ^-выходов. Соотношение между числа-
ми п и к могут быть любыми: n-к, п>к и п<к. Преобразователи кодов можно
разделить на два типа:
□ с невесовым преобразованием кодов;
□ с весовым преобразованием кодов.
Примером преобразователей первого типа являются широко известные пре-
образователи двоично-десятИчного кода в код индикатора из семи сегментов
десятичных цифр. Преобразователи второго типа используются, как правило,
для преобразования числовой информации.
Синтез комбинационных схем
151
Для построения преобразователь двоично-десятичного кода в двоичный код
необходимо спроектировать некоторый элементарный преобразователь кодов
и установить правила соединения таких преобразователей для получения
схемы, которая разрешает превращать многоразрядные двоично-десятичные
числа в двоичные числа. Преобразование двоично-десятичного кода в двоич-
ный легко выполняется с помощью операции сдвига числа в сторону млад-
ших разрядов и коррекции числа, получаемого после сдвига. Сдвиг двоично-
го числа на один разряд в сторону младших разрядов, т. е. на один разряд
вправо, эквивалентен делению числа на два без учета младшего разряда, ко-
торый теряется или поступает в другой сдвиговый регистр. При сдвиге дво-
ично-десятичного числа на один разряд вправо получаемое число не равняет-
ся исходному, деленному на два. Чтобы в результате сдвига получалось такое
число, необходимо делать коррекцию результата сдвига (табл. 5.8).
Таблица 5.8. Коррекция результатов сдвига
Десятичное число 9 6 5 3 Младший разряд
Вес 103 ю2 101 10°
8 4 2 1 8 4 2 1 8 4 2 1 8 4 2 1
Двоично- десятичное 10 0 1 0 110 0 10 1 0 0 11
Сдвиг 0 10 0 10 11 0 0 10 10 0 1 1
Коррекция 0 0 0 0 0 0 11 о о о о 0 0 11
Двоично- десятичное 0 10 0 10 0 0 0 0 10 0 110 1
Десятичное число 4 8 2 6
Если в старший разряд тетрады, которая имеет множитель 1(У, поступает
единица, то она приобретает вес 8- КУ. До сдвига эта единица имела вес 1(У+|,
поэтому для полученйя при сдвиге деления на два ей следует приписать вес
2-1-1(У+1. Из этого вытекает, что необходимо сделать коррекцию на число
8-1(У - 2’11(У+1, т. е. отнять число 31(У. Если в старший разряд какой-нибудь
тетрады поступает ноль, то коррекцию делать не нужно. Из табл. 5.4 видно,
что после сдвига числа 9653 и соответствующей коррекции действительно
выходит число 4826, что отличается от 9653- 2-1 на единицу, которая является
младшим разрядом Младшей тетрады двоично-десятичного кода и младшим
разрядом двоичного кода.
152
Глава 5
Если сделать еще один сдвиг и коррекцию, то будет получено число 2413, а
младший разряд младшей тетрады числа 4826 даст второй разряд двоичного
числа, т. к. младшие разряды двоично-десятичных и двоичных чисел всегда
совпадают. Если двоично-десятичное число состоит из т тетрад, то преобра-
зование двоично-десятичного числа в двоичное получается с помощью 4/и
сдвигов с соответствующими коррекциями при каждом сдвиге. Командой для
выполнения коррекции является поступление единиц в старшие разряды тет-
рад. Описанные операции можно выполнить также с помощью КС.
Пусть КС имеет четыре входа и четыре выхода. Операция сдвига реализуется
подачей на три входа КС трех старших разрядов j-й тетрады и на четвертый
вход — первого разряда (/+1)-ой тетрады. Установим, какие двоичные четы-
рехразрядные числа Х= (х4, х3, х2, xj) могут поступать на вход преобразовате-
ля кода. Эти числа легко определить, исходя из минимального ЛП11П = (О, О, О,
0) и максимального Лтах = (1, 0, 0, 1) чисел j-й тетрады и поступления или
непоступления единицы (bj =1) из младшего разряда (/+7)-й тетрады:
□ если bt = 0, то Xmin = (0,0, 0, 0) = 0, Хах = (0, 1, 0, 0) = 4;
П если b\ = 1, то Хп = (1, 0, 0,0) = 8, Хах = (1, 1, 0,0) = 12.
Таким образом, преобразователь кода должен выполнять функцию (с учетом
коррекции — вычитание числа 3 при b} = 1)
Y = f(X) =
X, если 0<Х <4;
Х-3, если 8<Х<12,
(5.16)
где Y — двоичное число, получаемое на выходе преобразователя кода.
Числа Х= 5,..., 7, 13,..., 15 не могут поступать на вход преобразователя.
На рис. 5.35 показано условное графическое обозначение рассмотренного
преобразователя кода. В левом и правом дополнительных полях указаны ве-
са, с которыми воспринимаются и выдаются входные и выходные сигналы.
Вес старшего входного разряда соответственно соотношению (5.16) на 3
меньше, чем вес выходного старшего разряда. В дальнейшем на схемах мно-
жители ПУ будем учитывать на основном поле преобразователей кодов.
Правило построения преобразователя двоично-десятичного кода в двоич-
ный объясним на примере преобразователя трехразрядного двоично-
десятичного числа в двоичный код (рис. 5.35). Так как самый младший раз-
ряд двоично-десятичного кода совпадает с младшим разрядом двоичного
кода, то этот разряд не превращается, т. е. подается из входа на выход.
Синтез комбинационных схем
153
Следующие по старшинству разряды подаются со сдвигом на входы двух
преобразователей кодов (осуществляется сдвиг на один разряд).
Рис. 5.35. Условное графическое обозначение
элементарного преобразователя двоично-десятичного кода
в двоичный с четырьмя входами и четырьмя выходами
Другой сдвиг на один разряд осуществляется с помощью двух преобразова-
телей кодов. Правила составления преобразователя двоично-десятичного ко-
да в двоичный можно сформулировать таким способом:
□ веса разрядов входных сигналов всех преобразователей кодов должны
находиться в соотношении 1:2:4:5;
□ так как каждый преобразователь кодов превратит только один двоично-
десятичный разряд в двоичный разряд (вес 5 изменяется на вес 8), то пре-
образователь двоично-десятичного кода в двоичный должен иметь пира-
мидальную структуру;
□ пирамида строится из преобразователей кода до тех пор, пока не будут
получены исходные сигналы со всеми весами 2Р, где р = 0, 1, 2, ... при
условии, что полученное двоичное число не меньше исходного двоично-
десятичного числа.
На рис. 5.36 цифрами 0 и 1, указанными на входах и выходах преобразовате-
лей кодов, показаны преобразования десятичного числа 853, представленного
в двоично-десятичном коде, в двоичный код.
154
Гпава 5
Рис. 5.36. Схема преобразователя
трехразрядного двоично-десятичного кода в двоичный код I
Сделаем синтез преобразователя кодов, который задается соотношением J
(5.16), которому отвечает таблица истинности (табл. 5.9). 1
Составив диаграммы Вейча для функций уь ..., у4, получим: 1
3
У! = X] @ Х4 , у2=Х2® XtX4, Уз = Х3Х4 V XjX2X4 V Х1Х3Х4 , у4 = х3х4 V Х]Х2Х4 . |
Таблица 5.9. Таблица истинности преобразователя кодов
i *4 *3 *г *1 У» Уз Уг У1
0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 1
2 0 0 1 0 0 0 1 0
3 0 0 1 1 0 0 1 1
4 0 1 0 0 0 1 0 0
8 1 0 0 0 0 1 0 1
9 1 0 0 1 0 1 1 0
10 1 0 1 0 0 1 1 1
11 1 0 1 1 1 0 0 0
12 1 1 0 0 1 0 0 1
Синтез комбинационных схем
155
Из соотношения (5.16) можно сделать вывод, что более экономичную схему
преобразователя кода можно получить на основе сумматора. Действительно,
если значение х4= 1, то от числа X = (х4, х3, хг, Xi) следует отнять число 3, что
эквивалентно прибавлению числа X =(0, хз, хг, xi) с дополнением числа 3 до
23, т. е. сложению с числом 5. Схема данного преобразователя кода, выпол-
ненная на сумматоре, показана на рис. 5.37.
Рис. 5.37. Схема элементарного преобразователя
двоично-десятичного кода в двоичный код
Преимуществом комбинационных преобразователей двоично-десятичного
кода в двоичный есть малое время преобразования, которое обуславливается
только суммарной задержкой в максимальном числе последовательно вклю-
ченных преобразователей кодов. В преобразователях же двоично-
десятичного кода в двоичный, выполненных на регистрах сдвига, время пре-
образования равняется 4-лгТ//, где m — число тетрад, Тн — период тактовых
сигналов. Минимальное значение Тн определяется быстродействием элемен-
тов памяти (ЭП), на которых выполнен регистр сдвига. Быстродействие ЭП
такого же порядка, как быстродействие преобразователя кодов. Недостатком
данного преобразователя является относительная сложность схемы.
Более экономичную схему преобразователя двоично-десятичного кода в дво-
ичный можно получить на основе преобразователей кодов, которые имеют по
пять входных и выходных сигналов, которые выполняют преобразования не
одного, а двух двоично-десятичных разрядов в двоичные. Условное графиче-
ское обозначение таких, преобразователей кодов показано на рис. 5.38, a
(сигналы с весами 5 и 10 превратятся в сигналы с весами 8 и 16). Такие пре-
156
Гпава 5
образователи выпускаются, например, в виде микросхем в серии 155 — микро-
схема К155ПР6 (рис. 5.38, б). Данная микросхема выполнена в виде постоянно-
го запоминающего устройства (ПЗУ) 32x8 бит, которое выполняет функцию
X, если 0< X <4;
Х-3,
если
если
16 < % <20;
X-9, если 24 < X <28,
где X = (х5. х4, Хз, Х2, Х1), У = (у5, Ь4, Уз, у2, У1).
Рис. 5.38. Условное обозначение элементарного преобразователя
двоично-десятичного кода в двоичный код:
а — с пятью входами и пятью выходами;
б — микросхема К155ПР6, выполняющая функции этого преобразователя
Значения X = 5, 6, 7; 13, 14, 15; 21, 22, 23; 29, 30, 31 не могут появляться на
входах преобразователя кода. Значения входных сигналов хр (р = 1, ..., 5) за-
дают адрес ПЗУ, по которому происходит считывание выходных сигналов ур.
Правила составления схемы преобразователя двоично-десятичного кода в
двоичный код с использованием данных преобразователей идентичны опи-
санным раньше. На рис. 5.39 показана схема преобразователя десятичного
числа по четырем разрядам, представленного в двоично-десятичном коде, в
двоичный код, составленная на основании этих правил. На схеме цифрами 0
и 1 объяснено преобразование десятичного числа 9999 в двоичное число.
Микросхема К155ПР6 имеет вход стробирования V: при V = 0 осуществляет-
ся считывание информации, записанной в ПЗУ, а при V = 1 все выходные
Синтез комбинационных схем
157
сигналы принимают значение, равное 1. Кроме того, данная микросхема име-
ет еще два применения при использовании выходов A(zi), Bfe) и С(гз):
□ при х5 = 0 осуществляется преобразование двоично-десятичного числа X =
= (х4, хз, Х2, л?!) в дополнение Wt к числу 9 по правилу: Wi = 9 - X =
= (г3, Z2, х2, zi);
П при х5=1 — преобразование двоично-десятичного числа X = (х4, хз, х2, х,)
в дополнение W2 к числу 10 по правилу:
10-Х, если 1<%<9,
0, если X = 0.
=(Z3,Z2,ZI,X1) =
Рис. 5.39. Схема преобразователя четырехразрядного двоично-десятичного
кода в двоичный код, выполненного на микросхемах К155ПР6
5.12. Преобразователи двоичного кода
в двоично-десятичный код
Если представить передачу информации на схемах, изображенных на рис.
5.36 и 5.39, в обратном направлении, то получим преобразователи двоичного
кода в двоично-десятичный код. Из этого следует, что как элементарные пре-
158
Глава 5
образователи кодов можно использовать преобразователи, показанные на
рис. 5.28 и 5.31, сделав взаимную замену соответствующих весов, указанных
на дополнительных полях (рис. 5.40, а, б).
Рассмотрим преобразователь, который имеет четыре входа и четыре выхода
(рис. 5.40, а). Он должен выполнять функцию, обратную функции (5.16), т. е.
при X > 5 надо делать сложение числа X = (хд, хз, хг, Xi) с числом 3. Таким
образом, данный преобразователь выполняет функцию
1 2 4 8 х/у 1 2 4 5
Рис. 5.40. Условное обозначение элементарных преобразователей
двоичного кода в двоично-десятичный код:
а — с четырьмя входами и четырьмя выходами;
б — с четырьмя входами и пятью выходами;
в — с пятью входами и шестью выходами,
выполненных в виде микросхемы К155ПР7
Числа 10, ..., 15 не могут появляться на входе данного преобразователя.
В качестве примера на рис. 5.38 приведена схема преобразователя двоичного
числа из девяти разрядов в десятичное число с тремя разрядами, представ-
ленное в двоично-десятичном коде.
Правила составления преобразователя двоичного кода в двоично-десятичный
код:
П веса разрядов входных сигналов всех преобразователей кодов должны
находиться в отношении 1:2:4:8;
Синтез комбинационных схем
159
П так как каждый преобразователь кодов превратит только один двоичный
разряд в двоично-десятичный разряд (вес 8 изменяется на вес 5), то преоб-
разователь двоичного кода в двоично-десятичный код имеет пирамидаль-
ную структуру;
П построение пирамиды продолжается до тех пор, пока не будут получены
веса 1О7 21, где j = 0, 1,2, ... (за исключением старшего десятичного раз-
ряда);
О на преобразователи нельзя подавать двоичные числа, которые превыша-
ют сумму весов исходных сигналов 5 + 4 + 2+1 = 12.
Последнее правило относится к преобразователям, которые составляют ниж-
ний ряд схемы преобразователя двоичного кода в двоично-десятичный код
(рис. 5.41). По этим правилам можно составить схему преобразователя для
любого ^ разрядного двоичного числа.
1 -10°
2
5-10
1 - 1 о1
Рис. 5.41. Схема преобразователя восьмиразрядного кода
двоичного числа в двоично-десятичный код,
выполненная на элементарных преобразователях
с четырьмя входами и четырьмя выходами
Выполним синтез преобразователя, описанного соотношением (5.17), услов-
ное графическое обозначение которого представлено на рис. 5.40, а.
Для этого по функции (5.17) составим таблицу истинности (табл. 5.10).
160
Гпава 5
Таблица 5.10. Таблица истинности преобразователя
X» Хз Хг Х| У4 Уз Уз У|
0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 1 1 0 0 1 0 1 0 0 1 0 1 0
Составив диаграммы Вейча (рис. 5.42), можно получить:
У1 = Х1Л4 v *1X3X4 v XiX2x3 = X] ® у4;
у2 = XiX2 v Х1Х4 v х2х3; у3 = XiX4 v xix2x3;
У4 = х4-V XjX3 V Х2Х3.
* - 0 1
* * 1 1
0 - 0 0
1 * 0 0
— * 1 0
- - 0 1
1 - 0 1
1 * 0 0
*з
Рис. 5.42. Синтез элементарного преобразователя двоичного кода
в двоично-десятичный с четырьмя входами и четырьмя выходами
Синтез комбинационных схем
161
Поскольку в интегральном исполнении выпускаются микросхемы средней
степени интеграции (двоичные сумматоры и мультиплексоры), которые вы-
полняют более сложные переключающие функции, чем логические элементы
И-НЕ (ИЛИ-НЕ), то следует рассмотреть синтез преобразователя (5.17) на
двоичных сумматорах и мультиплексорах. Так как при 5 < Х< 9 функция Y =
= X + 3, то необходимость операции суммирования с числом 3 можно устано-
вить с помощью сумматора, который вычисляет сумму Х + 11, поскольку при
Х> 5 возникает перенос Р4 = 1, а при Х< 5 — перенос Р4 = 0. Тогда, исполь-
зуя второй двоичный сумматор (рис. 5.40), легко реализовать функцию (5.17).
Действительно, при Р4 = 0 второй двоичный сумматор вычисляет сумму (X +
+ 11) + 5 = 16 + X. Так как выходами схемы являются выходы второго сумма-
тора Si, ..., S4, то число 16, которое появляется на выходе Р4 теряется. Если же
Р4 = 1, то второй двоичный сумматор вычисляет сумму (X +11) + 8 = X +19 = 16 +
+ (Х+ 3). Итак, схема на рис. 5.43 действительно выполняет функцию (5.17).
Рис. 5.43. Схема элементарного преобразователя двоичного кода
в двоично-десятичный код с четырьмя входами и четырьмя выходами,
выполненная на четырехразрядных сумматорах
Выполним синтез этого же преобразователя на сдвоенных четырехканальных
мультиплексорах (см. рис. 5.45).
Для этого используем методику синтеза, согласно которой сложность полу-
чаемой в результате синтеза КС зависит от выбора переменных, используе-
мых в качестве адресных переменных мультиплексора. Если в качестве ад-
162
Глава 5
ресных переменных для функций yi и у4 использовать переменные Xi и хз, а
для функций у2, и уз — переменные Xi и х2, то будет получена наиболее эко-
номичная КС.
Для мультиплексоров, которые реализуют функции: yi и у4 (рис. 5.42
и 5.44, а, б)-, Ао= 1, А\ = х2, А2 = Аз = х4, Во = О, В} = х2, В2 = х4, Вз= х4; у2 и уз
(рис. 5.45); До = 1; Д|= х3,А2 = О, А3 = х4,Во = Bi = О, В2 = хЛ, Вз = хз.
хз хз
а б
Рис. 5.44. Синтез элементарного преобразователя двоичного кода
в двоично-десятичный код с четырьмя входами и четырьмя выходами
на мультиплексорах
Недостатком рассмотренных преобразователей кодов (рис. 5.40, а) является то,
что сумма весов входных сигналов (8 + 4 + 2+1 = 15) больше, чем сумма ве-
сов выходных (5+4 + 2+1 = 12), что вызывает необходимость подачи сигнала
"0" на некоторые преобразователи (см. рис. 5.41). На рис. 5.40, б показан Эле-
ментарный преобразователь кодов, который имеет четыре входа и пять выхо-
дов, сумма весов выходных сигналов которого (10 + 5+ 4 + 2+1= 22) больше
суммы весов входных сигналов (8 + 4 + 2+1 = 15). Такой преобразователь по-
зволяет уменьшить число микросхем, используемых для построения преобра-
зователя двоичного кода в двоично-десятичный код (рис. 5.46), т. к. на значе-
ния двоичных чисел, подаваемых на входы элементарных преобразователей,
сняты ограничения.
На рис. 5.40, в показан преобразователь кодов, который имеет пять входов и
шесть выходов (V — дополнительный вход стробирования). Такой преобра-
зователь выпускается в серии 155 микросхем (микросхема К155ПР7, которая
выполнена в виде ПЗУ). Понятно, что, чем больше двоичных разрядов пре-
вратится в двоично-десятичные разряды, тем проще будет схема преобразо-
вателя многоразрядного двоичного кода в многоразрядный двоично-деся-
тичный код.
Синтез комбинационных схем
163
Рис. 5.45. Схема элементарного преобразователя
на двух сдвоенных четырехканальных мультиплексорах 564КП1
Правила составления схемы данного преобразователя такие же, как и схемы
преобразователя, представленного на рис. 5.46.
Рис. 5.46. Схема лреобразователя восьмиразрядного двоичного кода
в двоично-десятичный код на элементарных преобразователях
с четырьмя входами и пятью выходами
164
Глава 5
На рис. 5.47 показана схема преобразователя 12-разрядного двоичного кода в
двоично-десятичный код, выполненная на основе микросхем К155ПР7.
Рис. 5.47. Схема преобразователя 12-разрядного двоичного кода
в двоично-десятичный код на микросхемах К155ПР7
Таким же способом можно составить схему преобразователя для любого п-
разрядного двоичного кода.
5.13. Взаимное преобразование
двоичного кода и кода Грэя
Запишем //-разрядное число X, заданное в двоичной системе исчисления, в
символической форме: X = (хп,.... хр,..., xj), где хр — значение разрядов числа;
Xi — младший разряд. Любое число X можно представить и в непозиционной
системе исчисления, выполнив некоторое взаимно-однозначное преобразова-
ние А(Х). На практике широко применяется специальное преобразование
А(Х), в результате которого выходит код Грэя: кодовые комбинации А (X) и
А(Х + 1) отличаются значением только одного разряда, причем комбинации
Л(0) и Л(2"-1) также различаются значением одного разряда. Код Грэя ис-
пользуют в преобразователях аналоговых физических сигналов (например,
Синтез комбинационных схем
165
угла поворота вала) в цифровые сигналы с погрешностью, которая не пре-
вышает значения младшего разряда двоичного числа X.
Получение кода Грэя из двоичных чисел X основано на теореме (приводится
без доказательства):
преобразование А(Х) = (а„.... о.р, cq),
где =
хр®хр+\, если р = 1,2,...,п-1,
х„, если р = п
(5.18)
определяет алгоритм построения кода Грэя [34, 55].
Преобразование А(Х) для четырехразрядных двоичных чисел X = (х4, хз, хз,
Xi) показано в табл. 5.11, а соответствующая данному преобразованию схе-
ма— на рис. 5.48, а.
Преобразование кода Грэя в двоичный следует непосредственно из соотно-
шения (5.18) на основании свойств операции "сумма по модулю два":
оср@Хр+1, если р = 1,2,...,п-1,
ар, если р = п.
Схема, которая выполняет данные преобразования, показана на рис. 5.48, б.
Таблица 5.11. Таблица истинности преобразования
Х4 *3 Х2 *1 а» Оз «2 Oi
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 0
0 1 0 1 0 1 1 1
0 1 1 0 0 1 0 1
0 1 1 1 0 1 0 0
1 0 0 0 1 1 0 0
1 0 0 1 1 1 0 1
1 0 1 0 1 1 1 1
1 0 1 1 1 1 1 0
1 1 - 0 0 1 0 1 0
1 1 .0 1 1 0 1 1
1 1 1 0 1 0 О’ 1
1 1 1 1 1 0 0 0
166
Глава 5
Рис. 5.48. Схема преобразования двоичного четырехразрядного кода:
а — в код Грэя; б — в двоичный код
Контрольные вопросы и задания
1. Приведите этапы построения логической схемы.
2. Что такое функционально полная система и базис ЛЭ?
3. В чем особенность синтеза логических устройств на базе ЛЭ с числом
входов, больше необходимого; меньше необходимого?
4. Синтезируйте схему для реализации функции F = х}+х2+х}+х2 на эле-
ментах И-НЕ.
5. Каково назначение и структурная схема мультиплексора; демультиплексора?
6. Каково назначение и структурные схемы одноступенчатого, пирами-
дального и многоступенчатого дешифраторов?
7. Приведите схему двоично-десятичного дешифратора.
8. Каково назначение и логическая схема шифратора?
9. Приведите структурную схему устройства введения информации с кла-
виатуры.
Синтез комбинационных схем 167
10. Запишите ФАЛ, которая реализует арифметическое суммирование одно-
разрядных двоичных кодов.
И. Чем отличается полусумматор от одноразрядного сумматора?
12. Объясните принцип работы двоично-десятичного сумматора.
13. Каково назначение и условное графическое изображение преобразовате-
ля кодов?
14. Каково назначение и логическая схема цифрового компаратора?
15. Полностью определенная булева функция от четырех переменных задана
десятичными рабочими наборами F(x) = (5, 6, 7, 8, 9, 10, 11). Найти ми-
нимальную форму этой функции, используя метод Карно—Вейча, и син-
тезировать комбинационную схему на логических элементах 2ИЛИ-НЕ.
Глава 6
Триггерные элементы
цифровых устройств
6.1. Основные понятия.
Классификация и их общие характеристики
Большинство цифровых устройств объединяют в себе функции по обработке
и сохранению информации. В арифметических и логических устройствах для
сохранения информации наиболее часто используют триггеры — устройства
с двумя устойчивыми состояниями выхода, которые содержат элементарную
запоминающую ячейку и схему управления. Схема управления превращает
информацию, которая поступает, в комбинацию сигналов, которые действу-
ют непосредственно на входы элементарной запоминающей ячейки.
Триггеры широко используются в формирователях импульсов, генераторах
одиночных сигналов, для построения делителей частоты, счетчиков, пере-
счетных устройств, регистров, сумматоров, в устройствах управления и т. д.
[6, 19, 34,47, 55].
В большинстве серий интегральных элементов содержатся триггеры разных
типов, в том числе универсальные, поэтому ниже рассмотрены лишь про-
стейшие, но наиболее распространенные типы триггеров с приведением
практических примеров их использования.
В ряде случаев разработчику нужны новые свойства триггеров, которыми не
обладают существующие, т. е. необходимо выполнить разработку произволь-
ного триггерного элемента. В главе приведена методология разработки триг-
герных элементов на базе канонического метода синтеза.
Канонический метод структурного синтеза относительно триггеров позволяет
свести задачу их синтеза к задаче структурного синтеза комбинационных
схем. Результатом канонического метода структурного синтеза является сис-
170
Гпава 6
тема логических уравнений, которая выражает зависимость выходных сигна-
лов триггеров и функций возбуждения элементарных запоминающих ячеек
от сигналов на входе триггера и сигналов с выходов элементарных запоми-
нающих ячеек.
Обобщенную схему триггерного устройства (в дальнейшем просто триггера)
можно представить в виде, показанном на рис. 6.1, где %1,...Лл — информацион-
ные входы; Ci,...,Cm — входы синхронизации, или тактовые входы; Vb...,14 —
управляющие входы; Sy, Ry— установочные входы; S*, R*— информацион-
ные входы элементарной запоминающей ячейки; Q,Q — выходы.
Коммутационные входы используются для внешних соединений в програм-
мируемых универсальных триггерах. В реальных схемах триггеров некото-
рые входные сигналы и связи, показанные на рис. 6.1, могут отсутствовать, а
в простейших триггерах может не быть схемы управления.
Рис. 6.1. Обобщенная схема триггерного устройства
Функциональное обозначение триггеров и правила их изображения в техни-
ческой документации определяются ГОСТ 2.743-82. Для информационных
входов приняты следующие обозначения: S (Set — установка) — вход для раз-
дельной установки триггера в состояние "1" (Q = 1, Q = 0);
R (Reset — сброс) — вход для раздельной установки триггера в состояние "О"
(Q = 0, Q = 1); Т (Toggle —.релаксатор) — счетный вход триггера; J (Jerk —
внезапное включение) — вход для раздельной установки триггера в состоя-
Триггерные элементы цифровых устройств 171
ние "1" в универсальном УК-триггере; К (Kill — внезапное отключение) —
вход для раздельной установки триггера в состояние "О" в универсальном УК-
триггере; D (Delay — задержка, Drive — передача) — информационный вход
для установки триггера в состояние "О" или "1"; V (Valve — клапан, вентиль) —
управляющий вход для разрешения приема информационных, или тактовых
сигналов; тактовый вход С (Clock — первичный источник сигналов синхро-
низации) разрешает схеме управления запись информации в триггер.
Классификация триггеров может проводиться по разным определяющим
признакам [32].
По способу организации логических связей различают триггеры с раздельной
установкой состояний "О" и "1" (КЗ-триггеры); со счетным входом (Т-
триггеры); универсальные с раздельной установкой состояний "О" и "1" (УК-
триггеры); с приемом информации с одного входа (D-триггеры); универсаль-
ные с управляемым приемом информации с одного входа (DV-триггеры);
комбинированные (например, RST-, JKRS-, DKS-триггеры и т. п.); со сложной
входной логикой.
По способу записи информации триггеры подразделяются на не синхронизи-
рованные (асинхронные, не тактовые); синхронизированные (синхронные,
тактовые).
По способу синхронизации различают триггеры синхронные со статическим
управлением записью; синхронные с динамическим управлением записью.
В синхронных триггерах со статическим управлением записью тактовый им-
пульс начинает влиять только тогда, если его уровень или возрастает до
уровня "1", или уменьшается до уровня "О" в зависимости от элементной ба-
зы, на которой выполняется триггер. Триггеры, состояние которых изменяет-
ся в интервале действия уровней "1" или "О" тактового импульса, называются
триггерами, которые срабатывают по уровню, а триггеры, состояние кото-
рых изменяется по окончании действия уровней "1" или "О" тактового им-
пульса, называются триггерами с внутренней задержкой. Информационные
сигналы влияют на триггер лишь на протяжении действия тактового импульса.
В синхронных триггерах с динамическим управлением записью информация
поступает в момент изменения амплитуды тактового импульса в определен-
ном направлении, т. е. во время нарастания спада или его фронта.
По количеству информационных входов триггеры могут быть с одним вхо-
дом, с двумя входами и с многими входами. Наибольшее распространение
получили триггеры с одним и двумя входами. Не следует путать количество
информационных входов с количеством фактических входов, на которые по-
V72
Гпава 6
ступают информационные сигналы, т. к. реально действующий информаци-
онный вход в структуре триггера может быть конъюнкцией, дизъюнкцией
или какой-нибудь функцией нескольких логических переменных, действую-
щих на информационных входах, например, J = JiJzh’, К = К\К2К2.
По количеству тактовых входов различают триггеры однотактные, двух-
тактные и многотактные. Иногда к двухтактным относят двухступенчатые
триггеры (MS-схемы), однако надо помнить, что основное назначение по-
следних — получение эффекта временной задержки информационных сигна-
лов в структуре триггера, если такой эффект невозможно реализовать с ис-
пользованием каких-нибудь физических методов, например, с помощью
накопления зарядов и т. п.
По виду выходных сигналов триггеры разделяются на статические и динами-
ческие. Статические триггеры — триггеры, в которых выходные сигналы в
устойчивых состояниях остаются неизменными во времени. Динамические
триггеры — триггеры, в которых выходные сигналы в устойчивых состояни-
ях изменяются во времени.
По способу запоминания информации могут быть триггеры с логической и
физической организацией памяти. Первые выполняются на логических эле-
ментах И, ИЛИ, НЕ, И-НЕ, ИЛИ-HE, И-ИЛИ-НЕ и т. д., а вторые являются
элементами запоминающих устройств, в которых используются нелинейные
свойства материалов или нелинейные вольтамперные характеристики компо-
нентов.
По способу сохранения информации различают триггеры с активным сохране-
нием информации (выходной информационный сигнал действует постоянно); с
пассивным сохранением информации (выходной информационный сигнал мо-
жет быть получен только с помощью специального сигнала опроса).
По организации структуры можно выделить триггеры прямые и дуальные
(инверсные им триггеры), с неизменной структурой и программируемые.
Распределение на прямые и дуальные триггеры относительно, а их взаимная
инверсия отображает, например, для триггера с двумя входами следующее:
состояние триггера при сочетаниях входных сигналов 00 и 11 в инверсном
триггере изменяется на противоположное, а при соединениях 10 и 01 остает-
ся неизменным. Триггер, разработанный для положительной логики, будет
дуальным самому себе при отрицательной логике. При положительной логи-
ке триггер, выполненный в базисе И-НЕ, будет дуальным триггеру, который
имеет ту же структуру, но выполнен в базисе ИЛИ-HE, и т. д.
Триггерные элементы цифровых устройств 173
Поскольку триггеры в цифровых устройствах взаимодействуют с другими
элементами схемы, кроме их функционального назначения необходимо знать
их схемотехнические параметры. Прежде всего к этим параметрам необхо-
димо отнести параметры логических элементов, на которых выполнен триг-
гер: Коб — коэффициент объединения по входу; Крю — коэффициент раз-
ветвления по выходу; уровни "О" и "1", входные и выходные токи и т. д.
В отличие от логических элементов параметрами триггера являются:
□ разрешенное время триггера, — наименьший интервал времени между
входными сигналами минимальной продолжительности, которые вызовут
бесперебойное переключение триггера. Очевидно, что зависит от того,
какое содержание вкладывается в слова "бесперебойное переключение
триггера". Принято считать, что триггер переключается бесперебойно, ес-
ли любое значение выходного сигнала, обусловленное правилами работы,
имеет продолжительность, не меньшую среднего времени задержки рас-
пространение t3Od.p.cp одного логического элемента схемы;
□ максимальная частота переключения триггера
/птах- (6.1)
Поскольку, как отмечено выше, выходные сигналы триггера при влиянии
входных сигналов с частотой имеют продолжительность t3ad.p.cp , то,
учитывая продолжительность фронтов нарастания и спада, можно сделать
вывод, что эти выходные сигналы являются недостаточными для надеж-
ной передачи информации в логические цепи, т. к. уровни "1" и "О" в этом
случае не будут фиксироваться. Для обеспечения их фиксирования приня-
то уменьшать частоту/„шх в 1,5 раза и считать ее рабочей, т. е.
Лаб=/пах/1,5 (6.2)
(параметр fpa6 указывается в паспорте или ТУ для наиболее плохих усло-
вий работы);
□ минимальная продолжительность входного сигнала
k
?i ~И^зад.р.ср’ (6-3)
i=l
где к — количество элементов в цепи от входа информационного или так-
тового сигнала до .входа элемента, на котором замыкается триггерное
кольцо обратной связи;
174
Гпава 6
□ время задержки переключения триггера
1
tзад.пер ~ ^зад.р.ср ’ (6.4)
<=1
где I — количество элементов в цепи от входа информационного или так-
тового сигнала до выхода элемента, на котором подтверждается состояние
триггера.
Из определения г, и t3ad.„ep вытекает
1= *+1. (6.5)
Единица в (6.5) характеризует задержку распространения одного из логиче-
ских элементов, на которых выполняется элементарная запоминающая ячей-
ка триггера.
Совокупность параметров fpa6, t, и t3ad.nep определяет быстродействие тригге-
ров и в конечном счете быстродействие цифровых устройств, построенных
на их основе.
Триггеры представляют собой элементарные последовательные автоматы и
характеризуются:
□ числом информационных входов не более трех (большинство реализован-
ных схем триггеров имеет не более двух входов);
□ числом внутренних состояний для потребителя информации из триггера,
равным двум, чему отвечает одна внутренняя переменная, которую приня-
то обозначать символом Q,
П числом выходных переменных у не более одной, причем значение у совпа-
дает со значением Q\ как правило, в триггерах рядом с значением Q выхо-
дит инверсная переменная Q;
П функцией переходов или связью внутренних переменных для момента
времени I со значениями входных и выходных переменных для момента
времени t + 1, называемых характеристическими уравнениями
Qt+x=f^„Qt), (6.6)
которые являются полными, т. е. триггеры имеют полную систему пере-
ходов. Действительно, для всех триггеров есть состояния входов, под
влиянием которых происходят изменения состояния триггеров всех четы-
рех видов: 0—>0, 0—>1, 1—>0, 1—>1. В дальнейшем переходы будем обозна-
чать в виде двузначного слова или числа, например в виде 01 и т. п.
Триггерные элементы цифровых устройств 175
Запись xt в (23.6) означает, что сигнал х принимает какое-то конкретное зна-
чение "О" или "1" в момент времени t и сохраняет его до момента времени t + 1.
Запись Qt+i означает, что выходной сигнал принимает какое-то значение сра-
зу же по окончании момента времени t + 1 и сохраняет его до момента вре-
мени t + 2. Иногда определяют xt и Q, как значения переменных до прихода
информационного (тактового) сигнала, a x(+i, Qt+i — после прихода инфор-
мационного (тактового) сигнала.
Поскольку сигналы на выходах Q и Q — взаимно обратные, состояние триг-
гера определено, если задано значение одного из выходных сигналов, напри-
мер, на его прямом выходе Q. Состояние Q = 1, Q = 0 называется единичным,
a Q = 0; Q = 1 — нулевым. При некоторых комбинациях входных сигналов
могут появиться состояния Q= Q = 1 или Q - Q =0. По окончании дейст-
вия таких комбинаций состояния 00 или 11 сохраняться не могут и триггер
перейдет или в состояние 10, или в состояние 01. Комбинацию входных сиг-
налов, по окончании которой состояние триггера неопределенно, т. е. с рав-
ной вероятностью может быть единичным или нулевым, называют запре-
щенной комбинацией. В этом случае значения сигналов на выходах Q и Q —
фиктивные, неопределенные.
Таким образом, триггер может иметь пять логических состояний на выходе
(0,1, С, Q , х), которые означают следующее:
□ "0" — триггер постоянно находится в нулевом состоянии независимо от
изменения сигналов на его входе;
□ "1" — триггер постоянно находится в единичном состоянии независимо
от изменения сигналов на его входе;
□ Q — состояние триггера не изменяется при изменении входных сигналов,
причем может быть или Q = 0, или Q = 1;
□ Q — состояние триггера изменяется на противоположное при измене-
нии входных сигналов, причем может быть изменение состояния "1" на
состояние "0" или обратно;
□ х — фиктивное (неопределенное) состояние триггера.
Число теоретически возможных типов триггеров с х информационными вхо-
,2' с
дами равняется 5 ,5 — количество возможных состоянии на выходе триг-
гера, 2 х— количество наборов, которые содержат все входные переменные х.
При х = 1 имеем 25, а при х = 2 получаем 625 типов триггеров, однако часть
из них тривиальна, бессмысленна или триггеры дуальны. Технически реали-
176
Глава 6
зованных триггеров с одним информационным входом только два, с двумя
информационными входами — 24. Наиболее распространены триггеры с
двумя входами, но синтезировано только восемь их типов, среди которых три —
универсальные. Другие технически реализованные триггеры с двумя входа-
ми, среди которых имеется 10 универсальных, могут найти практическое
применение в будущем.
Правила функционирования триггеров могут быть заданы:
□ словесным описанием;
□ в виде таблицы переходов триггера, т. е. таблицы информационных значений
входных сигналов, внутренних состояний и выходных сигналов триггера;
П в виде характеристических уравнений логических функций типа
Qt+\ = =1,2,..., т\
□ в виде графа, который состоит из вершин, число которых отвечает воз-
можным состояниям триггера с учетом внутренних состояний элементов
памяти, и направленных веток, которые начинаются и заканчиваются на
вершинах; при этом на ветках указывается набор входных сигналов, кото-
рые приводят к данному переходу триггера из одного состояния в другое
или подтверждающих данное состояние;
□ в форме микропрограммируемого автомата (в теории конечных автоматов).
6.2. Асинхронный RS-триггер
и его разновидности
7?5-триггер — двухвходовый, который при подаче активного сигнала на S-
вход и неактивного сигнала на 7?-вход устанавливается в единичное состоя-
ние; при подаче активного сигнала на /?-вход и неактивного сигнал на S-вход
устанавливается в нулевое состояние; одновременная подача двух активных
сигналов на S- и 7?-входы запрещена, если же такая ситуация возникает, то
состояние триггера считается неопределенным.
Разновидностями /?5-триггера являются:
□ S-триггер — двухвходовый, который работает как jRS-триггер, при одно-
временной подаче двух активных сигналов на входы триггер устанавлива-
ется в единичное состояние;
П R-триггер — двухвходовый, который работает как jRS-триггер, при одно-
временной подаче двух активных сигналов на входы триггер устанавлива-
ется в нулевое состояние;
Триггерные элементы цифровых устройств 177
□ Е-триггер (Exclusive — особый) — двухвходовый, который работает как
ES-триггер, при одновременной подаче двух активных сигналов на входы
триггер сохраняет предшествующее значение.
Описание функционирования ES-триггера можно представить и в виде таб-
лицы переходов. Если за активный сигнал на R- и S-входах принять уровень
"1", то получим табл. 6.1.
Таблица 6.1. Таблица переходов RS-триггера
Номер набора Я S Qt Qf+1 Qt+i
0 0 0 0 (о) 1
1 0 0 1 (1) 0
2 0 1 0 (1) 0
3 0 1 1 (1) 0
4 1 0 0 (0) 1
5 1 0 1 0 1
6 1 1 0 X X
7 1 1 1 X X
В столбце "Номер набора" записывается десятичное число — эквивалент дво-
ичного кода, представленного переменными R, S и Qt. Переменная R, которая
стоит в наборе RSQ, по левую сторону, считается старшим разрядом двоичного
кода. Из табл. 6.1 видно, что ES-триггер сохраняет одно из устойчивых состоя-
ний независимо от многоразового изменения информационного сигнала на од-
ном входе при нулевом значении информационного сигнала на другом входе.
Это свойство блокирования — основное функциональное свойство ES-триг-
гера, и именно оно делает его элементарной запоминающей ячейкой.
В столбце Ql+i (табл. 6.1) записываются значения выходной переменной Q,
которые она принимает в момент времени t + 1. Если Ql+i = Q,, то такое со-
стояние триггера устойчиво и в столбце Qf+i записывается в скобках; если
Qt+i , то состояние триггера неустойчиво и в столбце Qt+l записывается
без скобок. Для последней ситуации возможны два случая:
1. Триггер при том же наборе входных переменных переходит в устойчивое
состояние (перехоц обозначен стрелкой).
2. Триггер при том же наборе входных переменных будет постоянно изме-
нять свое состояние, т. е. будет находиться в автоколебательном режиме.
178
Глава 6
Последнее говорит о том, что триггер данной структуры не может управ-
ляться потенциальными сигналами.
С позиций схемотехники точки с сигналами Q, и Ql+t — одна и та же точка
схемы; выходной сигнал триггера после изменения входных сигналов уста-
новится не раньше, чем через время задержки переключения, поэтому триг-
гер будет находиться в устойчивом состоянии. Поэтому триггер будет нахо- 1
диться в устойчивом состоянии, если через время t3ad,nep после изменения 1
входных сигналов он не изменит свое состояние и будет находиться в неус- |
тойчивом состоянии, если через время t3a(i.nep после изменения входных сиг- 1
налов изменит свое состояние на противоположное. |
Из табл. 6.1 вытекает, что при всех наборах входных переменных R, S триг- J
гер имеет устойчивые состояния, причем предполагается, что набор пере- |
менных RS = 11 при нормальной работе /?5-триггера не возникает, поэтому 1
значение Ql+t при этом наборе не представляет интереса и обозначено зна- а
ком х. Отсутствие неустойчивых состояний у /?5-триггера говорит о том, что |
его характеристическое уравнение целиком отражает структуру потенциалы 1
но управляемого триггера.
Определим характеристическое уравнение /?5-триггера, представив (6.6) в -1
совершенной дизъюнктивной нормальной форме (СДНФ) и минимизировав
последнюю с помощью наиболее простого и наглядного метода для функций
небольшого числа переменных — метода карт Карно. СДНФ получается как
логическая сумма конституент единицы для наборов, при которых функция
принимает единичное значение, причем символ любой переменной в некото-
рой конституенте единицы берется со знаком отрицания, если конкретное
значение переменной в рассмотренном наборе имеет значение 0.
Если функция при некоторых наборах имеет неопределенное значение х, то ее
полностью определяют. Процесс полного определения состоит в произвольном
задании значений функции равными 0 или 1. Его выполняют таким способом,
чтобы результирующая минимальная ДНФ функции была наиболее простой с
учетом возможности полного определения функции единицами. Записывать
(6.6) в СДНФ не будем, а сразу нанесем ее на карту Карно (рис. 6.2, а).
Полностью определив значения х единицами, характеристическое уравнение
/?5-триггера получим в виде
Ql+}=S + RQ,. (6.7)
Наличие запрещенной комбинации информационных сигналов /?S=11 запи-
шем в виде следующего требования:
RS = 0. (6.8)
Триггерные элементы цифровых устройств
179
Рис. 6.2. Карты Карно для RS-триггера
О
б Ot + i
Выбрав как элементную базу базис ИЛИ-НЕ, преобразуем (6.7), используя
закон отрицания и правило де Моргана, к виду
Ql+}=S + R + Qt. (6.9)
Из табл. 6.1 и рис. 6.2, б можно получить выражение для Ql+1:
Gr+1=7? + SQr. (6.10)
Выражение (6.10) преобразуется к виду
Qt^=R + S+Qt . (6.11)
Из (6.9) и (6.11) видно, что /?5-триггер представляет собой последовательное со-
единение двух элементов ИЛИ-НЕ, замкнутое само на себя (рис. 6.3, а).
Выбрав как элементную базу базис И-НЕ, превратим (6.7) и (6.8), используя
правило де Моргана:
Ql+}=SRQt, R+S=l. (6.12)
Из (6.12) видно, что /?5-триггер (точнее, RS -триггер) представляет собой по-
следовательное соединение двух элементов И-НЕ, замкнутое само на себя
(рис. 6.3, г). RS- и Д’S-триггеры — дуальны.
На рис. 6.4 закон функционирования 7?5-триггера представлен в виде графа.
Вершины графа обозначаются кружками, внутри которых записываются со-
стояния триггеров (иногда кроме цифр внутри кружков или рядом с ними
записывают символьное обозначение состояний), а дуги графа (направлен-
ные ребра) — линиями, которые начинаются в какой-нибудь вершине и за-
канчиваются в той же вершине (в этом случае дуга называется петлей) или у
180
Глава 6
какой-то другой вершины. Дуги и петли характеризуют переходы триггера,
которые он делает под влиянием входных сигналов, причем рядом с дугой
или-петлей записываются комбинации входных сигналов (иногда комбина-
ции входных сигналов записываются в виде символьного обозначения). От-
сутствие на графе комбинации входных сигналов RS = 11 говорит о том, что
она запрещенная.
Рис. 6.3. Схемы RS-триггера в базисе ИЛИ-НЕ (а, б)
и в базисе И-НЕ (г, д) и их условные обозначения (в, е)
10 Значения выхода
триггера
Рис. 6.4. Граф асинхронного RS-триггера
С помощью характеристических уравнений (6.7), (6.11), (6.12) можно опре-
делить состояние триггера Ql+i, в которое он перейдет в момент времени t + 1,
Триггерные элементы цифровых устройств 181
если известны комбинации входных сигналов и состояние триггера Qt-, в
предшествующий момент времени t. При синтезе последовательных схем
(сложных триггеров, счетчиков, регистров и т. п.) надо решить обратную за-
дачу: определить комбинацию входных сигналов при необходимом переходе
из одного состояния в другое. Результатом решения этой задачи будет полу-
чение характеристической таблицы. Для 7?5-триггера в базисе ИЛИ-HE это
табл. 6.2, а в базисе И-НЕ — табл. 6.3.
Таблица 6.2. Характеристическая таблица RS-триггера в базисе ИЛИ-НЕ
Переход Qt-*Qt+1 Я* S*
00 X 0
01 0 1
10 1 0
11 0 X
Базис ИЛИ-НЕ
Таблица 6.3. Характеристическая таблица RS-триггера в базисе И-НЕ
Переход Qt-»Qt+1 Я* S*
00 X 1
01 1 0
10 0 1
11 1 X
Базис И-НЕ
Характеристическая таблица может быть получена из таблицы переходов,
характеристического уравнения, графа.
Пусть закон функционирования /?5-триггера задан таблицей переходов (см.
табл. 6.1). Нужно определить комбинации входных сигналов, при которых
триггер сделает переход 00. Триггер этот переход осуществляет в строках,
которые отвечают наборам 0 и 4. При наборе 0 R = О, S = 0, а при наборе 4 R = 1,
5 = 0 итак, для того чтобы 7?5-триггер сделал необходимый переход, следует
на вход 5 подать 0, а на вход R — или 0, или 1 (см. первую строку табл. 6.2).
Аналогично определяются значение R и 5 при переходах 01, 10 и 11.
182
Гпава 6
Пусть закон функционирования /^'-триггера задан характеристическим урав- |
нением (6.7). Нужно определить комбинации входных сигналов, при которых .]
триггер делает переход 01. После подстановки в (6.7) значений Qt- 0 и Qr+i = |
= 1 получим равенство 1 = S + R0, которое становится тождеством при комби-
нациях RS = 01 или 11, однако, учитывая то, что комбинация 11 запрещена,
переход 01 может осуществляться только при R = 0 и 5 = 1 (см. вторую строку
табл. 6.2). Аналогично определяются значения R и S при переходах 00, 10 и 11.
Пусть закон функционирования Л5-триггера задан графом (см. рис. 6.4).
Нужно определить комбинации входных сигналов, при которых триггер де-
лает переход 11. Рядом с петлей у вершины с состоянием " 1" записаны две
комбинации RS: 00 и 01; это означает, что на вход R надо подать 0, а на вход
S — или 0, или 1 (см. четвертую строку табл. 6.2). Аналогично определяются
значения Ru S при переходах 00, 01 и 10.
Оценим основные характеристики быстродействия асинхронного ^-тригге-
ра (рис. 6.5). Предположим, что триггер сначала находится в состоянии "0", а
входные сигналы имеют значение R = 5 = 0 (эти цифры являются первыми
слева разрядами кодов, рис. 6.5, а). При переключении триггера в единичное
состояние S = 1, R = 0 (эти цифры являются вторыми слева разрядами кодов,
рис. 6.5, а). Новое значение нулевого сигнала устанавливается с задержкой
относительно сигнала S на время t3ad.p.cp.. Это отмечено колпачком над вторым
слева разрядом кода, записанного возле выхода Q . Сигнал "0" на выходе Q
вызовет появление нового значения "1" на выходе Q. Сигнал на выходе Q
задержан относительно сигнала на выходе Q на время t.,n,ip,p, а относительно
входного сигнала S — на время 2t3ar)pcp (предполагается, что средние задерж-
ки распространения сигнала обоих элементов ИЛИ-НЕ одинаковые). Послед-
нее обстоятельство отмечено двумя колпачками над вторым слева разрядом
кода, записанного возле выхода Q. Точно так же отмечены на рис. 6.5, а этапы
переключения триггера из единичного состояния в нулевое (третьи по левую
сторону разряды кодов). Отсчет задержек в этом случае ведется относительно
сигнала на входе R, который вызвал переключения триггера.
На временной диаграмме рис. 6.5, б иллюстрируется предельный динамиче-
ский режим работы /?5’-триггера. При анализе режима предполагается, что
элементы ИЛИ-НЕ являются идеальными элементами задержки на время
t3ad.p.cp, и не искажают фронты входных и выходных сигналов. Пусть к момен-
ту времени t0 триггер находился в состоянии "0", a R = S = 0. В момент вре-
мени to сигнал S изменил свое значение с 0 на 1. В момент времени t\ = to +
+ t3ar).pcp выходной сигнал изменился с 1 на 0. Нулевые сигналы, которые дей-
ствуют на входе R и на выходе в момент времени г2 = *i + t3a,y.p.cp, обеспечат
Триггерные элементы цифровых устройств 183
появление сигнала "1" на выходе Q. В этот же момент можно снять сигнал
"1" с входа 5, а сигнал "1" с выхода Q подтвердит сигнал на выходе Q в мо-
мент времени h = t2+ t3ad.p,cp.
Рис. 6.5. Предельный динамический режим работы RS-триггера:
а — схема; б — временная диаграмма
(6.13)
Тогда с учетом данного выше определения бесперебойного переключения
триггера можно записать
1и = “2-1зад.р.ср> ^задлер ~ ^1зад.р.ср-
Из временной диаграммы очевидно, что
tp = Ts = Тр = 4t3ai)pCp. (6.14)
Асинхронный 5-триггер функционирует соответственно табл. 6.4, где SK — вход,
который отвечает входу R, а 5, — вход, который отвечает входу 5 RS-
триггера. Отличительная особенность 5-триггера в том, что при активных
входных сигналах SK = Ssoh устанавливается в состояние "1". На рис. 6.6 за-
кон функционирования-5-триггера представлен в виде графа.
184
Глава 6
Таблица 6.4. Характеристическая таблица асинхронного S-триггера
Набор s„ Ss Qt Ом я* s*
0 0 0 0 (0) X 0
1 0 0 1 (1) 0 X
2 0 1 0 1 0 1
3 0 1 1 (1) 0 X
4 1 0 0 (0) X 0
5 1 0 1 0 1 0
6 1 1 0 1 0 1
7 1 1 1 (1) 0 X
Из табл. 6.4 видно, что при всех наборах входных переменных Sr и Ss триггер
имеет устойчивые состояния; значит, характеристическое уравнение отража-
ет структуру управляемого потенциалом триггера, причем он содержит толь-
ко одну элементарную запоминающую ячейку в виде /?5-триггера.
Рис. 6.6. Граф асинхронного S-триггера
Из рис. 6.7 вытекает, что
Qt+i ~$s + $rQi •
(6.15)
Выражение (6.15) совпадает с выражением (6.7), причем ограничение (6.8)
отсутствует.
Триггерные элементы цифровых устройств 185
Q+1 а Я' 6 S'
Рис. 6.7. Карты Карно для S-триггера
Выражение (6.15) можно преобразовать, если в карте Карно (рис. 6.7, а) ис-
пользовать дополнительный контур, обозначенный штриховой линией:
Qt+\ ~ $s + $sQt + SRQt =Ss+ (Ss + 5Л )Qt =
- —— (6.16)
= $S +Ss +SR +Qt>
откуда
Qt+i =Ss+Ss+SR+Qt .
(6.17)
Несмотря на то, что (6.17) и отображает структуру 5-триггера, проделанные
преобразованйя не очевидны.
Для упрощения процедуры получения структуры 5-триггера воспользуемся
обобщенной схемой триггерного устройства (см. рис. 6.1) и будем искать
функции нарушения R* и 5* элементарной запоминающей ячейки, в качестве
которой возьмем /?5-триггер, выполненный в базисе ИЛИ-НЕ. В данном слу-
чае R* и 5*— функции переменных SR, Ss и Q.
Дополним табл. 6.4 для момента t + 1 столбцами R* и 5* и внесем в эти
столбцы значения R*, 5* которые обеспечивают необходимый переход Q,
Qt+\, воспользовавшись табл. 6.2. Например, на нулевом наборе 5-триггер
осуществляет переход 00, тогда из табл. 6.2 вытекает, что в строке с нулевым
набором в столбце R* надо записать х, в столбце 5* — 0 и т. д. Из рис. 6.7, б
вытекает, что
/?* = 5Й55, (6.18)
а из рис. 6.7, в —
S* = Ss.
(6.19)
186
Глава 6
Будем считать, что S-триггер целиком выполняется в базисе ИЛИ-НЕ, тогда
по правилу де Моргана из (6.18) найдем
R* = Se+Ss. (6.20)
Таким образом, выражения (6.19) и (6.20) отражают структуру S-триггера,
которая и приведена на рис. 6.8.
Рис. 6.8. Схема S-триггера в базисе ИЛИ-НЕ
j
Иногда S-триггер называют ES-триггером с приоритетным S-входом. 1
Структуру R- и Е-триггеров можно получить по методике, рассмотренной для
S-триггера. Аналогично можно проанализировать и основные характеристики
быстродействия этих триггеров. I
6.3. Асинхронные триггеры с одним входом
Асинхронный £)-триггер функционирует соответственно табл. 6.5 (базис
ИЛИ-НЕ).
На рис. 6.9 закон функционирования £)-триггера представлен в виде графа.
Таблица 6.S. Характеристическая таблица асинхронного D-триггера
Набор D Q, Q<+i я* S*
0 0 0 (0) X 0
1 0 1 0 1 0
2 1 0 1 0 1
3 1 - 1 (1) 0 X
Триггерные элементы цифровых устройств
187
Рис. 6.9. Граф асинхронного D-триггера
По аналогии с рассмотренным выше 5-триггером из рис. 6.10 имеем:
Qt+i - в;
R* = D\
S* = D.
(6.21)
(6.22)
(6.23)
Рис. 6.10. Карты Карно для D-триггера
Два последних выражения определяют структуру триггера, полученную на
основе обобщенной схемы триггерного устройства. Однако (6.21) говорит о
том, что полученная схема (рис. 6.11) является тривиальной, вырожденной,
т. к. D-триггер можно получить с одного повторителя или двух последова-
тельно включенных инверторов, если необходимо парафазное представление
выходных сигналов. Схему, показанную на рис. 6.12, иногда называют RS-
триггером с принудительной парафазной установкой.
Асинхронный Т-триггер (счетный триггер) функционирует соответственно
табл. 6.6 (базис ИЛЙ-НЕ).
188 Глава 6
-----------------------------------------------------------------------------------------<
Рис. 6.11. Тривиальная реализация схемы D-триггера с однофазным (а)
и парафазным (б) выходами
...
Рис. 6.12. Схема D-триггера в базисе ИЛИ-НЕ
Таблица 6.6. Характеристическая таблица асинхронного Т-триггера
Набор т о, Ом я* S*
0 1 2 3 0 0 1 1 0 1 0 1 (0) (1) 1 0 X 0 0 1 0 X 1 0
На рис. 6.13 закон функционирования Г-триггера представлен в виде графа.
Из табл. 6.6 вытекает, что при Т ~ 1 триггер имеет неустойчивое состояние,
т. е. находится в автоколебательном режиме. Это говорит о том, что асин-
хронный Т-триггер, с управлением потенциалом не может быть реализован
на одной элементарной запоминающей ячейке. Анализ работы управляемого
импульсом '/'-триггера представляет интерес, т. к. при Т = 0 триггер имеет
устойчивые состояния.
Триггерные элементы цифровых устройств 789
По аналогии с рассмотренным выше S-триггером из рис. 6.14 вытекает:
Qt+i=TQt+TQt-, (6.24)
R* = TQt =Т+ Qt(6.25)
S* = TQt=T + Qt . (6.26)
Рис. 6.13. Граф асинхронного Т-триггера с импульсным управлением
Рис. 6.14. Карты Карно для Т-триггера с импульсным управлением
При допущении, что схема выполняется в базисе ИЛИ-НЕ, а триггер управ-
ляется перепадами Ю на входе Т, получим схему, показанную на рис. 6.15.
Если провести анализ временных диаграмм, то вытекает, что для установив-
шейся работы Т-триггера необходимо, чтобы 1И > 2-t3adp.cp, а для предотвра-
щения режима генерации 1И < 3-t3adp^p.
Трудности обеспечения настолько жестких требований в интегральной
схемотехнике, элементы которой имеют значительный разброс задержек
распространения, исключают реализацию асинхронного Т-триггера по этой
схеме.
190
Глава 6,
Рис. 6.15. Схема Т-триггера
с импульсным управлением в базисе ИЛИ-НЕ
6.4. Синхронные триггеры
Фактически синхронные (тактовые) триггеры можно рассматривать как осо-
бый тип асинхронных триггеров, в которых существуют определенные огра-
ничения на возможность действия информационных сигналов, что позволяет
существенным образом упростить их синтез и анализ. В синхронных тригге-
рах допускается изменять информационные сигналы только на протяжении
периодов, когда тактовые импульсы блокируют входные цепи и предотвра-
щают изменение состояния триггера (предполагается, что синхронный триг-
гер должен изменять свое состояние под влиянием тактового импульса).
Важное преимущество синхронных триггеров это маскировка эффектов за-
держек, обусловленных задержками распространения логических элементов
и линии передачи информации. Последнее обстоятельство позволяет считать,
что логические элементы и линии имеют нулевую задержку, а выходы и со-
стояния триггера можно рассматривать только в фиксированные моменты
времени. Эти допущения существенным образом упрощают анализ и синтез
любых синхронных устройств.
Синхронный /?5-триггер функционирует соответственно табл. 6.7.
Таблица 6.7. Характеристическая таблица синхронного RS-триггера
Набор С R S Or ОН1 я* S*
0 0 0 0 0 0 X 1
1 0 0 0 1 1 1 X
2 0 0 1 0 0 X 1
Триггерные элементы цифровых устройств 191
Таблица 6.7 (окончание)
Набор С R S Qt Ом я* S*
3 0 0 1 1 1 1 X
4 0 1 0 . 0 0 X 1
5 0 1 0 1 1 1 X
6 0 1 1 0 0 X 1
7 0 1 1 1 1 1 X
8 1 0 0 0 0 X 1
9 1 0 0 1 1 1 X
10 1 0 1 0 0 1 0
11 1 0 1 1 1 1 X
12 1 1 0 0 0 X 1
13 1 1 0 1 1 0 1
14 1 1 1 0 0 X X
15 1 1 1 1 1 X X
Предположим, что синхронный 7?5-триггер должен быть выполнен в базисе
И-НЕ.
Из табл. 6.7 видно, что данный триггер сохраняет свое состояние при С = 0 и
работает как асинхронный 7?5-триггер при С = 1.
Из карты Карно (рис. 6.16, а)
Ql+I=SC + RQt+QtC, (6.27)
откуда при С - 1 получим (6.7), а при С = 0 Ql+t = Qt.
Из карты Карно (рис. 6.16, б, в)
R* = R + C=RC; (6.28)
S* = S+C=SC. (6.29)
Выражения (6.28) и (6.29) определяют структуру тактируемого уровнем "1"
/?5-триггера, приведенную на рис. 6.17, а. Синхронный 7?5-триггер, равно как
и асинхронный /^-триггер, имеет запрещенную комбинацию RS - 11. Его
схема широко используется при построении регистров.
192
Глава 6
Рис. 6.16. Карты Карно для тактового Я5-триггера
в г 1
Рис. 6.17. Схемы тактируемых триггеров
Тактируемые уровнем "1" /?-, 5- и Е-триггеры при С = 0 сохраняют свое со-
стояние, а при С = 1 работают так же, как соответственно асинхронные R-, S-
и Е-триггеры. Процедура синтеза этих триггеров аналогична процедуре син-
теза синхронного ES-триггера. Схемы этих триггеров приведены соответст-
венно на рис. 6.17, б—г.
Триггерные элементы цифровых устройств
193
Тактируемые R-, S- и Е-триггеры широко используются в устройствах управ-
ления различных цифровых систем.
Синхронный £>-триггер функционирует соответственно табл. 6.8, откуда вид-
но, что при О 0 он сохраняет свое состояние, а при С = 1 работает как асин-
хронный D-триггер.
Таблица 6.8. Характеристическая таблица синхронного D-триггера
Набор С D о, Qt+i я* S*
0 0 0 0 0 X 1
1 0 0 1 1 1 X
2 0 1 0 0 X 1
3 0 1 1 1 1 X
4 1 0 0 0 X 1
5 1 0 1 0 0 1
6 1 1 0 1 1 0
7 , 1 1 1 1 1 X
Из карты Карно (рис. 6.18, а)
Ql+1 =DC + QtC, (6.30)
откуда при С = 1 получим выражение (6.21), а при С = 0 выражение Qt+l = Qt.
Рис. 6.18. Карты Карно для тактируемого D-триггера
194 Гпава 6 |
--------------------------------------------------------------------------- 1
Если вход D соединить с выходом Q триггера, то выражение для Qt+i совпадает |
с (6.24), т. е. при D-Q D-триггер работает как счетный триггер, однако, по- |
скольку схема содержит только одну запоминающую ячейку, счетный триггер I
на базе данного D-триггера может управляться только импульсом, поэтому в j
таком режиме эта схема не используется. Из карт Карно (рис. 6.18, б, в)
— •=—
tf* = D + C=DC; (6.31)
5* = D + C=DC. (6.32) i
Чтобы устранить инвертор, необходимый для получения переменной D, вы- j
ражение для R* запишем в виде
R* = DC + C. (6.33)
Учитывая (6.32), окончательно получим 1
- - --------- 1
R* = S*+C = S*C. (6.34) i
Выражения (6.32) и (6.34) отображают структуру тактового D-триггера, при- ]
веденную на рис. 6.19. Данная схема широко используется для построения
регистров и в устройствах управления.
Рис. 6.19. Схема тактового D-триггера в базисе И-НЕ
В цифровых устройствах используются RS-, RST-, DV-, D- и Ж-триггеры как
основные типы триггеров, причем простейшие триггеры выполняются на ба-
зовых вентильных элементах, если отсутствуют в составе серии логических
элементов. Наибольшей популярностью у разработчиков аппаратуры поль-
Триггерные элементы цифровых устройств
195
зуются универсальные D- и JK-триггеры, которые входят в состав серий
К133, К155, К555 и др.
Универсальные триггеры — триггеры, которые могут работать в разных ре-
жимах и как разные типы триггеров. Обозначения универсальных триггеров
представлены на рис. 6.20. Характеристические таблицы универсальных
триггеров используются при синтезе произвольных цифровых устройств.
Рис. 6.20. Условные обозначения универсальных D-триггеров (а)
и Ж-тригтеров (б)
Табл. 6.9 представляет собой характеристическую таблицу универсального
D-триггера, который работает в синхронном режиме. Универсальный D-триг-
гер может работать как асинхронный /?5-триггер при использовании устано-
вочных входов R и S, причем в этом случае на информационном и тактовом
входах могут действовать любые уровни — "О" или "1".
Табл. 6.10 представляет собой характеристическую таблицу универсального JK-
триггера, который работает в асинхронном режиме. В этом режиме сигнал на так-
товом входе С имеет постоянный уровень "1". Эффективные сигналы J и К равня-
ются "1", если на соответствующих входах имеет место переход 10, и равняются
"0" при переходах 01,00,11.
Табл. 6.11 представляет собой характеристическую таблицу универсального
JX-триггера, который-работает в синхронном режиме. В этом режиме сигна-
196 Глава 6
лы на входах J и К действуют в виде уровней "О" и "1", а срабатывание триг-
гера осуществляется по переходу 10 на тактовом входе С.
Наличие конъюнкций J - J1J2J3 и К = К{К2К3 у универсального //^-триггера
не только позволяет строить разные типы триггеров (табл. 6.12), но и суще-
ственным образом упрощает структуру произвольных цифровых устройств
(например, счетчиков, регистров). На базе J/^-триггера также разрабатывают-
ся так называемые счетчики без вентилей, т. е. пересчетные устройства с
производным модулем счета. Универсальные D- и /^-триггеры широко ис-
пользуются при построении счетчиков, регистров, сумматоров, устройств
управления, распределителей импульсов, разных цифровых автоматов, при
синтезе произвольных триггерных структур и т. п.
а
Таблица 6.10. Характеристическая ]
таблица универсального
JK-триггера
Таблица 6.9. Характеристическая
таблица универсального
Ь-триггера
Ог^Оц-i D с
00 0 1
01 1
10 0
11 1 0
J к с
00 0 X 1
01 1 X 1
10 X 1 1
11 X 0 1
Таблица 6.11. Характеристическая
таблица универсального JK-триггера
в синхронном режиме
J к с
00 0 X 1
01 1 X
10 X 1
11 • X 0 0
Триггерные элементы цифровых устройств 197
Таблица 6.12. Синтез триггеров различных типов
Тип триг- гера Функции входов универсельного JK-триггера
Асинхронный режим Синхронный режим
R Jz с Ki K2 *3 s R •Л «4 J3 c K' K2 K3 s
RS R X X X X X X X s
RS.JK 1 S;J 1 R,K 1
RST 1 S T R 1
JK 1 J c к 1
D 1 D 1 D 1 1 D c D 1
DV 1 D V 1 D V 1 1 D V c D V 1
DVb V2 1 D V. V2 1 D Vi I4 1 1 D Vi V2 c D 1/1 V2 1
Т 1 Т 1 T 1 1 1 T 1 1
TV 1 Т V 1 T V 1 1 1 V T 1 V 1
6.5. Синтез произвольных
триггерных структур на универсальных
D- и JK-триггерах
Пример 6.1. Разработать тактируемый переходом 01 триггер с двумя входа-
ми, который функционирует соответственно табл. 6.13 на базе универсально-
го D-триггера [32].
Структуру синтезированного триггера в общем виде представим так, как по-
казано на рис. 6.21, а. Задача синтеза состоит в построении комбинационной
схемы, которая вырабатывает сигнал у = D, что обеспечивает необходимый
закон функционирования.
Из таблицы переходов (табл. 6.14) вытекает, что у = D = Qt+l.
198 Глава 6 1
.. .. ---- ---------- - ...- . . .. - - Ч
Ч
Я
Таблица 6.13. Таблица состояний триггера j
*1 х2 О
0 0 0
0 1 Q,
1 0 Qt
1 1 1
Таблица 6.14. Таблица переходов триггера
Набор *2 а» Qt+i y=D Набор *1 х2 Q, Qf+i y = D
0 0 0 0 0 0 4 1 0 0 1 1 '
1 0 0 1 0 0 5 1 0 1 0 0
2 0 1 0 0 0 6 1 1 0 1 1
3 0 1 1 1 1 7 1 1 1 1 1
Рис. 6.21. Синтез произвольного триггерного устройства
на базе универсального D-триггера: а — структура триггера;
б — карта Карно для сигнала у; в — окончательная схема триггера
Триггерные элементы цифровых устройств 199
Из карты Карно (рис. 6.21, б)
y = D = x2Q + x}Q . (6.35)
Окончательная схема триггера представлена на рис. 6.21, в.
Пример 6.2. Разработать синхронный двухвходовый триггер, который функ-
ционирует соответственно табл. 6.15 на базе универсального JK-триггера.
Порядок синтеза ясен из табл. 6.16 и рис. 6.22.
Из карты Карно (рис. 6.22, б, в)
J = xj5c2 , (6.36)
К = Xj + х2 = *1*2 • (6.37)
Окончательная схема триггера представлена на рис. 6.22, г.
Более подробные сведения о разных типах триггеров и методах синтеза их
структур можно найти, например, в [13,26].
Таблица 6.15. Таблица состояний триггера
*1 *2 Q
0 0 0
0 1 Q,
1 0 Qi
1 1 0
Таблица 6.16. Таблица переходов триггера
Набор *2 о» Qt+i J к Набор *2 Q, Qt+i J к
0 0 0 0 0 0 X 4 1 0 0 1 1 X
1 0 0 1 0 X 1 5 1 0 1 0 X 1
2 0 1 0 0 0 X 6 1 1 0 1 0 X
3 0 1 1 1 X 1 7 1 1 1 1 X 1
200
Глава 6
Рис. 6.22. Синтез произвольного триггерного устройства
на базе универсального JX-триггера: а — структура триггера;
б — карта Карно для J; в — карта Карно для К;
г — окончательная схема триггера
6.6. Примеры использования триггеров
Стартстопное устройство -в' устройствах управления — совокупность какой-
нибудь разновидности /^-триггера и управляемого им вентиля. На рис. 6.23, а, б
показаны простейшая реализация стартстопного устройства на трех двухвхо-
Триггерные элементы цифровых устройств
201
довых вентилях и временная диаграмма его работы. Отметим, конкретная
реализация рассмотренных схем предполагается выполненной на элементах
серий К133 и К155. Продолжительность Tt и т2 стартстопных импульсов
должна быть достаточной для срабатывания /?5-триггера и одновременно
меньше интервала времени между стартстопныМи импульсами, для того что-
бы исключить возможность появления на входах запрещенной комбинации.
Если стартстопное управление формируется с помощью контактных пере-
ключателей типа реле, кнопок и т. п., то для улучшения динамических
свойств триггера и повышения его помехоустойчивости "свободные" выводы
микросхем должны быть зафиксированы на уровнях "О" и "1". Примером
может служить схема, изображенная на рис. 6.23, в. В этой схеме R\ и /?2 вы-
бираются из соотношения
R}=R2<U^C. (6.38)
При использовании данной схемы нужно учитывать следующее обстоятель-
ство: если сигнал "Старт" является одновременно сигналом установки нуля
(см. фрагмент схемы, который выполнен пунктиром), то схема неприемле-
мая. После кратковременного замыкания контактов "Старт" в цепи установки
нуля должен быть уровень "1", а в данной схеме Ugbix + Ryl^c, где U«blx —
напряжение на выходе, R}ibX — падение напряжения на резисторе от тока
верхнего вентиля ^S-триггера. Эта сумма воспринимается в цепи установки
нуля как уровень "О", что блокирует работу элементов, для которых предна-
значена цепь установки нуля.
Отмеченный недостаток нельзя устранить заменой резисторов Ri и /?2 на ре-
зисторы с высоким сопротивлением, т. к. схема будет практически не защи-
щенной от препятствий. Как правило, эта схема используется как генератор
одиночных импульсов (рис. 6.23, г), что устраняет дребезжание контактов
переключателя.
К преимуществам схем, изображенных на рис. 6.23, в, г, можно отнести то,
что резисторы R\ и /?г не потребляют мощности от источника при разомкну-
тых контактах (точнее, эта мощность ничтожно мала). Недостаток, отмечен-
ный для схемы, приведенной на рис. 6.23, в, устранен в схеме, показанной на
рис. 6.23, д, однако если по этой схеме выполнять генератор одиночных им-
пульсов, то резистор, в нормальном состоянии замкнутый на землю, будет
потреблять значительную мощность от источника питания.
202
Гпава 6
Рис. 6.23. Варианты схем стартстопных устройств с импульсным управлением:
а — базовая схема; в—е, з, и — реализация структуры RS-триггера;
б, ж — соответствующие временные диаграммы работы схем а и е
Триггерные элементы цифровых устройств 203
Возможна реализация /?5-триггера на одном вентиле И и одном вентиле ИЛИ
(рис. 6.23, ё). У данного триггера в отличие от нормальных схем выходы не
дополнительные и управление на входах осуществляется перепадами разной
полярности.
Триггер может быть в особенности полезным в случаях, если необходимо исклю-
чить возможность соревнований. Как вытекает из диаграммы (рис. 6.23, ж), на
которой учтены задержки распространения вентилей, сигнал на выходе у1
целиком лежит внутри интервала времени, которое отвечает продолжитель-
ности сигнала у2. Нетрудно убедиться, что на парах элементов И-НЕ, ИЛИ-
НЕ; ИЛИ, И-НЕ нельзя реализовать триггерную структуру с использованием
двух перекрестных цепей связи.
В [13] предложена реализация 7?5-триггера на одном вентиле И или одном
вентиле ИЛИ (рис. 6.23, з, w). Предположим, что управление схемой осуще-
ствляется контактами, которые замыкаются. На входе х} обеспечивается уро-
вень "1" через резистор R от источника питания, если теперь кратковременно
запереть контакт "Старт", то на выходе установится уровень "1" и будет
удерживаться, т. к. х2 = у. Кратковременное замыкание контакта "Стоп" обес-
печивает появление "О" на выходе и удержание его, по входу х2 = у. Работа
схемы, изображенной на рис. 6.23, и, объясняется аналогично.
Схемы на рис. 6.23, з, и могут быть реализованы только на вентилях, выпол-
ненных по структуре И=И-НЕ-НЕ, ИЛИ=ИЛИ-НЕ-НЕ, т. е. с использованием
пары элементов для получения ^-триггера: И-НЕ, НЕ; ИЛИ-НЕ, НЕ, но с
одной перекрестной связью, хотя извне они обнаруживаются как элементы И,
ИЛИ. Логические операции И и ИЛИ можно реализовать монтажным спосо-
бом. Схемы на рис. 6.23, з, и имеют и довольно необыкновенное свойство —
между сигналом по одному из входов и сигналом на выходе здесь нет вен-
тильной задержки; однако у триггера недостаток — сигнал на одном из вхо-
дов обязательно совпадает с сигналом на выходе; при реализации конкретной
схемы функционирование схемы должно обеспечиваться с предусмотрением
мероприятий защиты вентилей при одновременном действии сигналов
"Старт" и "Стоп".
Во всех схемах, показанных на рис. 6.23, управление /^-триггерами осуще-
ствляется импульсными сигналами для устранения запрещенных комбинаций
на их входах. Однако иногда нужно обеспечить комбинированное управле-
ние: по одному входу — импульсное, р по другому — перепадом потенциа-
лов, причем любое значение потенциалов, а также их противоположный пе-
репад не должны влиять на схему. Примеры схем, которые удовлетворяют
204
Главаб
этим требованиям, приведены на рис. 6.24. Использованием разных комби*
наций установочных, информационных и тактовых входов количество схем
можно существенным образом увеличить. Рассмотрим работу схемы рис. 6.24, а
Предположим, что в исходном состоянии триггер находится в состоянии "О", а на
входах R и S уровни "1" (рис. 6.24, б). Так как на входе D постоянно присутствует
"О", переходы 01 подтверждают нулевое состояние. Триггер можно установить в
состояние "1" только импульсным сигналом "Старт", а в состояние "0" триггер пе-
рейдет с приходом первого перехода 01 на входе "Стоп". Работа других схем объ-
ясняется аналогично.
Рис. 6.24. Варианты схем стартстопных устройств с комбинированным
управлением: а, в — соответственно на D-триггере при D=0 и D=1;
б, г — соответствующие временные диаграммы работы схем айв;
д, ж — соответственно схемы на J/C-триггере в асинхронном
и тактовом режимах; е, з — соответствующие
временные диаграммы работы схем д и ж
Триггерные элементы цифровых устройств
205
На рис. 6.25 приведены варианты стартстопных устройств с управлением пе-
реходами по обоим входам.
в
г
Рис. 6.25. Варианты схем стартстопных устройств с управлением
переходами: а — схема на D-триггерах; в — схема на J/C-триггере;
б, г — соответствующие временные диаграммы работы схем айв
Устройства выделения и тактирования переходов 10 и 01. В цифровых
устройствах разного назначения часто возникает задача выделения переходов
10 и 01 асинхронных сигналов, которые появляются в произвольный момент
времени, с одновременной привязкой выделенных переходов к моменту вре-
мени, обусловленному тактовыми импульсами. Примеры таких, схем приве-
дены на рис. 6.26. Рассмотрим работу схемы, показанной на рис. 6.26, а. За-
дача, которую решает данная схема, может быть сформулирована таким
206
Глава 6
способом: разработать цифровое устройство, которое выделяет переход 10
асинхронного сигнала х и помещает этот переход в момент времени, которое
отвечает первому переходу 01 тактовых импульсов, причем продолжитель-
ность выходного сигнала цифрового устройства должна равняться продол-
жительности тактового импульса.
Рис. 6.26. Схемы устройств выделение и тактирования переходов 10 и 01:
а — 10 на D-триггерах; в — 01 на JK-триггерах; б, г — соответствующие
временные диаграммы работы схем айв
Подадим сигнал х на вход D первого D-триггера, тогда каждый переход 01
сигнала 77 переводит триггер в состояние Qi = х, а выход <21 соединим с вхо-
дом D второго D-триггера, тогда каждый переход 01 сигнала переводит триг-
гер в состояние Qz = <2i = х; со сдвигом на половину периода тактовых им-
Триггерные элементы цифровых устройств 207
пульсов (при скважности 2). Из временной диаграммы (рис. 6.26, б) вытекает,
что выходной сигнал у имеет вид
У = (6.39)
Отметим, что полученное устройство никак не реагирует на переход 01 сиг-
налах.
Работа схемы, изображенной на рис. 6.26, в, которая выделяет переход 01
сигнала х и выполнена на универсальных JAT-триггерах, поясняется анало-
гичным образом.
Устройство выделения сигнала запроса. В рассмотренных выше схемах
7?5-триггеров не допускалась запрещенная комбинация на входах. Однако,
если пренебречь этим правилом, можно сравнительно просто решить доволь-
но сложные задачи по обработке цифровых сигналов. Рассмотрим устройство
выделения сигналов запроса прерывания, представленное на рис. 6.27, а.
Сигналы запроса прерывания Х\ и х2 приходят асинхронно и обрабатываются
последовательно без приоритета. Необходимо сформировать сигнал z нали-
чия запроса и сигналы zi и z2, которые будут говорить о том, что сигнал за-
проса обрабатывается. Предполагается, что наличие запроса (х, или х2) коди-
руется уровнем "1", а отсутствие запроса — уровнем "0".
Рис. 6.27. Схема устройства выделения сигналов запроса (а)
и временная диаграмма его работы (б)
208
Глава 6
Пусть в произвольный момент времени t0 Xi = х2 = 0 (рис. 6.27, б), т. е. нет ни
одного запроса. Комбинация xtx2 = 00 является запрещенной для /?5-триггера,
поэтому yi = У2 = 1 (триггер выродился в два независимых инвертора), z = 0
(нет запроса), Z1Z2 = 11 (нет запроса).
Допустим, что в момент времени t\ появился запрос на входе Xi, в этом случае
/?5-триггер устанавливается в состояние yi = 0, у2 = 1, сигнал z - I (есть за-
прос), a Z1Z2 = 01 (запрос по входу Xi). Если теперь в момент времени t2 поя-
вится запрос хг, то он ничего не изменит в схеме, т. к. Л$-триггер перейдет в
режим сохранения информации до тех пор, пока не снимется запрос Х|.
Предположим, в момент времени ty снят запрос xj, но был запрос х2. В этом
случае триггер перейдет в состояние (yi = 1, у = 0, сигнал z = 1 (есть запрос), а
Z1Z2 = 10 (запрос по входу хг). Если теперь появится снова запрос по входу xj,
то он ничего не изменит в схеме, т. к. /?5-триггер находится в режиме сохра-
нения информации. Указанный принцип построения схемы можно распро-
странить на число входов большее двух. Введением элементов задержки на
входах /?5-триггера (или высокостабильной схемы при числе входов больше
двух) можно обеспечить приоритет по быстродействию с одновременным по-
явлением сигналов запроса.
Устройство выделения первого импульса. Такая задача возникает при раз-
работке тактовых генераторов одиночных импульсов при разработке уст-
ройств выделения переходов и т. п.
Рассмотрим схему, представленную на рис. 6.28, а, предназначенную для вы-
деления одного тактового импульса после перехода 01 управляющего сигна-
лах.
На входе D первого триггера действует постоянный уровень " 1", на входе С
второго триггера — непрерывная последовательность ТИ. В исходном со-
стоянии оба триггера находятся в состоянии "0". Появление перехода 01 на
входе х сразу устанавливает первый триггер в состояние "1" (рис. 6.28, б), а
первый посде этого переход 01 на входе С второго триггера устанавливает
второй триггер в состояние "1", т. к. D = Qt, при этом с выхода Q2уровень "О"
устанавливает первый триггер по асинхронному входу R в состояние "0" и
удерживается в нем до тех пор, пока второй триггер находится в состоянии
"1". Следующий переход 01 ТИ установит в состояние "0" и второй триггер,
т. е. схема возвратится в исходное состояние. Как вытекает из временной
диаграммы, изображенной на рис. 6.28, б, продолжительность сигнала на вы-
ходе Q2 равняется периоду ТИ, а продолжительность выходного сигнала у —
продолжительности тактового импульса.
Триггерные элементы цифровых устройств
209
Рис. 6.28. Схема устройства выделения первого импульса (а),
временные диаграммы его работы (б)
Контрольные вопросы и задания
1. Что такое триггерные устройства (триггеры)? Перечислите области их
применения.
2. Приведите классификацию триггеров по определяющим признакам.
3. Какими параметрами и характеристиками определяется работа триггера в
статическом и динамическом режимах?
4. Какими способами можно описать закон работы триггера?
5. Перечислите разновидности ^-триггера.
6. Чем принципиально отличается работа схемы /’-триггера от работы RS-
триггера?
7. Постройте 7-триггер на элементах Пирса.
8. Что такое счетный триггер? Что такое счетный режим работы универ-
сального триггера?
9. Что такое УК-триггер?
10. Что такое синхронный триггер?
11. Сформулируйте определение для универсального триггера.
12. Опишите работу универсального УК-триггера в асинхронном и синхрон-
ном режимах.
13. Как производится синтез произвольных триггерных структур на базе
универсальных триггеров?
14. Приведите примеры использования триггеров.
Глава 7
Синтез цифровых автоматов
7.1. Регистры сдвига
На рис. 7.1 показан цифровой автомат, который состоит из т последовательно
соединенных £)-триггеров, функции возбуждения которых имеют вид
D} = х, Dr =Qr^i, г = 2, 3, ..., т. (7.1)
Рис. 7.1. Регистр сдвига
Из соотношения (7.1) вытекает, что информация, которая сохраняется в неко-
тором такте в триггере Qr_\, передается в следующем такте в триггер Qr, т. е.
происходит сдвиг информации от триггера к триггеру. Такие автоматы назы-
ваются регистрами сдвига и используются для сдвига ш-разрядных чисел в
одном направлении (значение входного сигнала х, которое отвечает некото-
рому такту, появляется на выходе регистра сдвига Qm через т тактов).
Если Qm — старший разряд, то имеет место сдвиг в сторону старших разря-
дов или влево. Если же Qm считать младшим разрядом, то будет иметь место
сдвиг в сторону младших разрядов, или вправо. Кроме основного назначения
(сдвиг чисел) регистры сдвига используются и для сдвига нечисловой ин-
формации (например, при построении из них счетчиков).
На рис. 7.2 показан _ восьмиразрядный регистр сдвига, выполненный на
микросхеме К564ИР2, которая представляет собой сдвоенный четырехраз-
Глава 7
рядный регистр сдвига. Асинхронные входы /?' предназначены для уста-
новки регистра сдвига в нулевое состояние. Данный регистр сдвига может
быть использован для преобразования последовательного кода в парал-
лельный (считывание в этом случае проводится с восьми выходов регистра
с помощью схем И после введения в него кода по восьми разрядам).
Регистр сдвига можно выполнить и из /^-триггеров. Действительно, подста-
вив в функцию переходов (7.1) значения 5 = D и R = D (r = s) получим
функцию переходов Q+- D, т. е. функции возбуждения Sr и Rr регистра сдви-
га, выполненного на ^-триггерах, на основании (7.1) описываются выраже-
ниями:
5( = х, Sr-Qr-i, R}=x, Rr= Qr_j, r = 2, 3,..., tn,
или 5i= x, Sr= Qr-t, r = 2,3,..., tn, Rr = Sr, r = 1, 2,..., tn.
Рис. 7.2. Восьмиразрядный регистр сдвига,
выполненный на микросхеме К564ИР2
Часто требуются более сложные регистры сдвига: с параллельной синхрон-
ной записью информации, реверсивные, реверсивные с параллельной син-
хронной записью информации. Такие регистры называются универсальными.
Микросхема К155ИР1 представляет собой четырехразрядный регистр сдвига
с синхронной записью информации (рис. 7.3), выполненный на основе четы-
рех Я5-триггеров.
Синтез цифровых автоматов 213
Функции возбуждения Sr и 7?гэтих триггеров определяются соотношениями
51 =DtVvDV,
Sr = DrV x/Qr4V,r- 2, 3,4, (7.2)
a Rr=Sr, где r = 1, 2, 3,4. Вход D является входом последовательного ввода
информации. Через Нг будем обозначать сигнал, который подается на такто-
вый вход r-го триггера даже в том случае, если Нг не зависит от г. В зависи-
мости от внутренней структуры триггеров влиять на них могут сигналы dHr
или dHr. В данном случае Hr = VC2 v VCX и
dHr = VV *dCx VV*dC2 vCxC2dV vCXC2dV . (7.3)
Из этого соотношения видно, что на триггеры могут влиять сигналы dx, d2,
dV nd.
Так как сигнал V входит в функции возбуждения (7.2), то его изменения не должны
влиять на триггеры. Из (7.3) вытекает, что для этого сигнал V должен изменяться
только при значениях G= С2= 0 или С(= С2 = 1. В этом случае
dHr = VV*dC\ vVV*dC2 (7.4)
(здесь, например, множитель W* означает, что сигнал V не должен изме-
няться с 0 на 1 при d2 = 1).
Рис. 7.3. Регистр сдвига,
с синхронной параллельной записью К155ИР1
Из (7.2) и (7.3) вытекает, что при V= 0, функции возбуждения Si=D, Sr=Qr-i и
сигнал dHr = dt, т. е: схема работает как регистр сдвига по отрицательному
214
Гпава 7
перепаду (с 1 на 0) сигнала Сь а при V = 1, функции возбуждения Sr= Drn
сигнал dHr = d2, т. е. схема работает в режиме синхронной записи в регистр'
значений сигналов Dr по отрицательному перепаду сигнала С2. Если в (7.4)
положить С\ = С2 = С, то получим, что сигнал dHr = d, т. е. в зависимости от
значения сигнала V будет вырабатываться запись или сдвиг по отрицатель-
ному перепаду одного и того же сигнала С.
Из (7.2) и (7.3) вытекает, что при V = С2 функции возбуждения
5] = DtC2 v DC2, Sr = DrC2 v Qr-iC2 и сигнал dHr = C2d(\ v C\dC2, т. e. при
Ci = 0 происходит запись информации в регистр по отрицательному перепаду
сигнала С2, а при С2 - 0 — сдвиг ее по отрицательному перепаду сигнала Сь
На основании (7.2) и (7.3) легко убедиться, что при V = G возможна только
запись информации по отрицательному перепаду сигнала С] при значении
сигнала С2 = 1.
Если в регистре сдвига (см. рис. 7.1) изменить направление сдвига информа-
ции, то функции возбуждения D-триггеров будут определяться соотноше-
ниями
Dr=Qr+i,r= 1,2,..., zn-1, Dm = y... (7.5)
Если функции возбуждения (7.1) и (7.5) объединить таким способом:
А = Q2V V xV, Dr = Qr+I V V 1
- k (7-6)
r = 2,3,..., m -1, Dm = уV v Qm-iv
то получим реверсивный регистр сдвига (при V = 0 — сдвиг влево, а при V =
= 1 — вправо). На микросхемах К155ИР1 можно выполнить реверсивный
регистр сдвига, если для сдвига вправо использовать входы Dr, предназна-
ченные для параллельной синхронной записи информации. Эта возможность
вытекает из сравнения соотношений (7.2) и (7.6). На рис. 7.4 показан восьми-
разрядный реверсивный регистр сдвига, выполненный на двух микросхемах
К155ИР1. Возможность параллельной записи в данном регистре отсутствует.
Для сдвига влево можно было бы использовать тактовый вход Сь а для сдви-
га вправо — тактовый вход С2. С выходов zi и z2 снимается последователь-
ный код при сдвиге вправо и влево.
Микросхема К155ИР13 представляет собой восьмиразрядный реверсивный
регистр сдвига с параллельной синхронной записью информации (рис. 7.5),
выполненный на основе /?5-триггеров [41, 42].
Синтез цифровых автоматов
215
Рис. 7.4. Восьмиразрядный реверсивный регистр сдвига,
выполненный на двух микросхемах К155ИР1
Функции возбуждения Sr и Rr этих триггеров описываются выражениями
51=G2VjvD/?V2vD1V1V2
Sr = Qr+iЦ v Qr_y2 v DrVxV2, г = 2,3,...,7
S8 = ад v ад v адV2,...,Rr = S r,г = 1,2..8
(7.7)
где DK и Dl — входные сигналы при последовательном введении информа-
ции при сдвигах влево и вправо.
Рис. 7.5. Восьмиразрядный реверсивный регистр сдвига
с синхронной параллельной записью К155ИР13
216
Глава 7
Импульсный тактовый сигнал dH„ который влияет на триггеры, определяется
соотношением
dHr = 4>i vK2) С]=
= v V.2 )* dC v С *J(K] v V2 )•
(7.8)
Из этого соотношения вытекает, что сигналы V) и V2 не должны изменяться
при значении сигнала С = 0, т. к. они входят в функции возбуждения (7.7), а
сдвиг и запись информации происходят по положительному перепаду (с 0 на 1)
сигнала С при Vj v V2 = 1. Из выражений (7.7) видно, что при Vi = 0 и V2 = 1
происходит сдвиг информации вправо, при Vi = 1 и V2 = 0 — влево, а при Vi =
= V2 = 1 — запись информации в регистр. Регистр имеет асинхронный по-
тенциальный вход R' для установки нулевого состояния регистра.
7.2. Счетчики по mod М
Любой счетчик можно выполнить в виде синхронного, асинхронного потен-
циального или асинхронного импульсного автомата. Асинхронные потенци-
альные счетчики из-за их сложности использовать нецелесообразно. Асин-
хронные импульсные счетчики могут быть получены из синхронных
счетчиков с помощью некоторых преобразований, описанных в [36]. Поэтому
рассмотрим в основном синхронные счетчики и счетчики смешанного типа
(синхронные счетчики с асинхронной потенциальной установкой некоторого
внутреннего состояния).
Синхронным счетчиком по mod М называется цифровой синхронный автомат
без входов, который имеет М разных внутренних состояний, которые цикли-
чески изменяются под влиянием изменений тактового сигнала Н с 1 на 0 (или
с 0 на 1). В отличие от реверсивных счетчиков и счетчиков с переменным
коэффициентом счета счетчики по mod М не имеют входных сигналов х,
управляющих переходами между внутренними состояниями.
Одно из М внутренних состояний счетчика выбирают в качестве начального.
Так как внутренние состояния счетчика изменяются циклически, то после М
изменений тактового сигнала с 1 на 0 (или с 0 на 1) счетчик возвращается в
начальное состояние, которое свидетельствует о его переполнении. Если
счетчик находился в начальном состоянии и тактовый сигнал Н изменился N
раз, то при N > М по конечному состоянию счетчика можно определить лишь
остаток от распределения числа N на М, т. е. счет ведется по модулю М. Чис-
Синтез цифровых автоматов 217
ло М называется коэффициентом счета счетчика. Простейшим счетчиком яв-
ляется счетчик по mod 2, представляющий собой Т-триггер при Т = 1. Дейст-
вительно, при Т= 1 следующее состояние триггера Q+ = Q® dH, а при d = 1
состояние Q+ — Q , т. е. состояния триггера 0 и 1 циклически изменяются при
каждом изменении тактового сигнала Н с 1 на 0. Граф переходов счетчика по
mod 2 представлен на рис. 7.6, а.
На рис. 7.6, б показан граф переходов счетчика по mod 7, внутренние состоя-
ния которого обозначены цифрами от 1 до 7. Для получения семи разных
внутренних состояний необходимо использовать не менее трех триггеров.
Рис. 7.6. Графы переходов счетчиков по mod 2 (а) и mod 7 (б)
Способ кодирования внутренних состояний счетчика может быть произволь-
ным (важно только, чтобы все внутренние состояния были разные). В общем
случае от выбранного способа кодирования внутренних состояний автомата
зависит его сложность. Закодируем внутренние состояния счетчика значе-
ниями выходных сигналов трех триггеров Qi, Q2 и Q3 так, как показано на
рис. 7.7.
На основании рис. 7.7 составляется таблица истинности (табл. 7.1) и диа-
граммы Вейча для функций Q3+, Q2+, Qi+ (рис. 7.7). Для синтеза счетчиков,
как и любых цифровых автоматов, можно использовать триггеры любых ти-
пов: D, Т и JK. Сложность автомата в общем случае зависит от используемых
типов триггеров. Следует иметь в виду, что в одном и том же автомате можно
использовать триггеры разных типов. Выполним синтез счетчика по mod 7 из
триггеров типов D, Т и JK. Для этого нужно найти их функции возбуждения
Dr, Tr,JrHKr(r= 1,2, 3).'
218
Глава 7 г
Рис. 7.7. Граф переходов счетчика по mod 7
Таблица 7.1. Таблица истинности счетчика по mod 7
/ Оз о2 Qi Оз+ о2+ ог
4 1 0 0 0 0 1
1 0 0 1 0 1 0
2 0 1 0 0 0 0
0 0 0 0 1 0 1
5 1 0 1 1 1 1
7 1 1 1 1 1 0
6 1 1 0 1 0 0
Из функции переходов D-триггера (7.7) вытекает, что функции возбуждения
Dr=Gr+, (7.9)
поэтому функции возбуждения триггеров счетчика по mod 7 находятся непо-
средственно по диаграммам Вейча, представленным на рис. 7.8:
=Ci!22 v СгСз’^г =(21»^з = (2г(2зv й(2з v QxQiQi-
Из функции переходов 7-триггера и свойств операции "сумма по модулю
два" вытекает, что функции возбуждения Tr - Q, Ф Qr, т. е.
(2г , если Qr = 0;
2/, если (2Г=1.
(7.Ю)
Синтез цифровых автоматов
219
На основании данного соотношения заполняются диаграммы Вейча для
функций возбуждения Т\, Т2 и Т3 (рис. 7.9) — в половину диаграммы Вейча,
отмеченную буквой Qr, заносятся значения Q*, а в другую половину — зна-
чения Qr+ из диаграмм Вейча для функций Qr+ (см. рис. 7.8).
a Q,+ 6 0: в Q*
Рис. 7.8. Диаграмма Вейча
для функции переходов счетчика по mod 7
Рис. 7.9. Синтез счетчика по mod 7
на триггерах типа Т
Из рис. 7.9 вытекает, что функции возбуждения 7-триггеров счетчика по mod 7
7] = (2i © 02 v 0203’^2 = 0i ® 02’^3 = 0102 •
Из функции переходов /^-триггера вытекает, что 0* -QrJ r vQrKr— логи-
ческое уравнение с двумя неизвестными Jr и Кг, которое нужно решить относи-
тельно этих неизвестных. Так как для функций возбуждения Jr и Кг необходи-
мо составить только диаграммы Вейча, то по диаграммам Вейча для функций
0/, можно воспользоваться следующим методом. Пусть Qr = 0, тогда
0 * = 0 • Jг у 0 • Кг. Из последнего уравнения вытекает, что Jr = 0/, а Кг = Ф —
220
Глава 7
произвольные значения. Пусть теперь Qr = 1, тогда Q* = 1 • Jr v 1 • Кг. Из дан-
ного уравнения вытекает, что Jr = Ф, a Kr = Q*.
Объединив оба решения при Qr = 0 и Qr = 1, получим
Jr = QrQr v ®Qr, Kr=Qr- Qr+ v ФСГ.
Действительно, из данных выражений вытекает, что
бЛ если Qr =0,
Ф, если Qr = 1,
К, =JGi
если Qr = 1,
Ф, если Qr = 0.
(7.11)
Диаграммы Вейча для функций возбуждения Jr и Кг (рис. 7.10) заполняются
по аналогии с заполнением диаграмм Вейча для функций возбуждения Т,,
Рис. 7.10. Синтез счетчика по mod 7 на триггерах типа JK
Из рис. 7.10 вытекает, что функции возбуждения /^-триггеров счетчика по
mod 7:
7]=б2’ = Q1 VC3> Ji =Ci’ ^2 =Ci’ J3 = ^3 = 6162-
Построим принципиальную'схему счетчика по функциям возбуждения D\, D2 и
Ту Для этого приведем функцию возбуждения Di к виду: D} = 626163- Если
Синтез цифровых автоматов 221
вместо прямого входа D используется инверсный вход, то выходы триггера Q и
Q меняются местами. На рис. 7.11 показана принципиальная схема счетчика
по mod 7, выполненная на микросхемах серии К155 соответственно получен-
ным функциям возбуждения , £>2 и Т (если на вход элемента серии К155 не
подается никакого сигнала, то это эквивалентно подаче на данный вход сигна-
ла 1). Следует иметь в виду, что при изменении функции возбуждения D на D
асинхронные потенциальные входы R' и 5'также меняются местами.
Построим принципиальную схему счетчика по mod 7, используя функции
возбуждения Д, К\, D2, и на микросхемах серии К155 (рис. 7.12). Так
как .//^триггеры срабатывают при значении сигнала d = 1, а D-триггер — при
значении сигнала dH = 1, то моменты срабатывания триггеров необходимо
согласовать с помощью логического элемента НЕ.
Рис. 7.11. Схема счетчика по mod 7 на триггерах типов D и Т
При проектировании цифровых устройств особое значение имеют двоичные
и двоично-десятичные счетчики, кодирование внутренних состояний кото-
рых выполнено с помощью двоичных и двоично-десятичных чисел. Двоич-
ный счетчик, построенный из m триггеров, имеет 2т внутренних состояний,
т. е. является счетчиком по mod 2"'. Кодирование внутренних состояний дво-
ично-десятичных счетчиков вырабатывается кодом 8-4-2-1, т. е. эти счетчики
синтезируются из четырех триггеров и являются счетчиками по mod 10.
На рис. 7.13 показан граф переходов двоичного счетчика по mod 23. Выпол-
ним синтез этого счётчика на Г-триггерах. Составив по графу переходов таб-
222
Глава 7
лицу истинности (табл. 7.2), а потом диаграммы Вейча для функций Qr+ и Тг
(рис. 7.14), можно получить
Тх= 1,7’2= fin T,= QlQ2. (7.12)
Рис. 7.12. Схема счетчика по mod 7 на триггерах типов D и JK
Рис. 7.13. Граф переходов двоичного счетчика по mod 8
Таблица 7.2. Таблица истинности двоичного счетчика по mod 8
1 Оз О2 о. Оз+ q2+ ог
0 0 0 0 0 0 1
1 0 0 1 0 1 0
2 0 1 0 0 1 1
3 0 1 1 1 0 0
4 1 -0 0 1 0 1
5 1 0 1 1 1 0
6 1 1 0 1 1 1
7 1 1 1 0 0 0
Синтез цифровых автоматов
223
Если выполнить синтез счетчика по mod 24, то функции возбуждения Т-
триггеров будут иметь вид:
Ту = 1, Т2= Ci, Т3 = QyQ2, Тл = QiQ2 Q3. (7.13)
Сравнив выражения (7.12) и (7.13), легко заметить, что функции возбуждения
первых трех триггеров не изменились. Из этого можно сделать вывод, что
функции возбуждения счетчика по mod 2m должны описываться выражениями
?i=l, 7;=Пе7,г = 2,3,...,т. (7.14)
7=1
Этим функциям возбуждения соответствует шестиразрядный двоичный счет-
чик, выполненный на микросхеме К155ИЕ8 [42].
Выражение (7.14) легко привести к виду
г-2
7]-1, Tr^Qr_1Y[Qj=Qr_iTr_l, г = 2,3.....тп. (7.15)
7=1
1 0 1 0
1 1 0 0
0 0 0 0
1 1 1 1
о2
1 1 1 1
0 0 0 0
Рис. 7.14. Синтез двоичного счетчика по mod 8 на триггерах типа Т
Схема двоичного счетчика, который отвечает этим функциям возбуждения,
значительно более проста, чем схема счетчика, который отвечает функциям
возбуждения (7.14), однако быстродействие меньше из-за последовательного
включения логического элемента И (максимально допустимое значение час-
224
Глава 7
тоты тактового сигнала //будет меньше). На рис. 7.15 показана часть двоич-
ного счетчика, выполненная соответственно функциям возбуждения (7.15).
Рис. 7.15. Схема двоичного счетчика по mod 2m
На рис. 7.16 представлен граф переходов двоично-десятичного счетчика
(счетчика по mod 10). Если по данному графу переходов выполнить синтез
синхронного счетчика на триггерах типов JK и Т, то можно получить
/,=^,=1» 72=йё4. к2 = а,
«3 = J3 = QxQ2, k4=qx, (7.16)
7] =1. Т2 = ЙСд» 7з = ЙСг» 7д = ЙСд v ЙСгСз-
По полученным функциям возбуждения можно построить принципиальные
схемы двоично-десятичных счетчиков. На рис. 7.17 представлена схема тако-
го счетчика, выполненная на 7Л'-триггерах (микросхемы К155ТВ1; входы,
которые не используются, не показаны).
Рис. 7.16. Граф переходов двоично-десятичного счетчика
Обычно счетчики по mod Довыполняются так, что в них имеется триггер (или
ЛЭ), выходной сигнал которого изменяется с 1 на 0 (или с 0 на 1) только в
Синтез цифровых автоматов
225
момент возвращения счетчика в начальное (нулевое) состояние. Этот сигнал
свидетельствует о переполнении счетчика при поступлении на его вход М
импульсов (<7=1) и может быть использован как входной сигнал другого
счетчика.
Рис. 7.17. Схема двоично-десятичного счетчика
Счетчики по mod Л/, (/' = 1, 2, ..., к) можно соединять последовательно (рис.
7.18) для получения счетчиков по mod (Mi Мг ... Мк)... Если последовательно
соединить m счетчиков по mod 2, то выйдет двоичный счетчик по mod 2m.
Таким способом выполнен счетчик по mod 23 на микросхеме К155ИЕ5 (в
данной микросхеме имеется еще счетчик по mod 2, что позволяет получить
счетчик по mod 24). Данная микросхема — 4-разрядный двоичный счетчик,
выполненный на двухступенчатых триггерах J/6-типа (рис. 7.19). Счетчик
имеет два счетных входа Cl, С2 и два входа установки нуля R01, R02. Вход
Q1 внутренне не соединен со следующими триггерами. Это дает возмож-
ность использовать схему в двух независимых режимах работы в качестве:
П 4-разрядного двоичного счетчика, если входные счетные импульсы посту-
пают на вход С1. Выводы совершают операцию распределения на 2, 4, 8 и
16;
П 3-разрядного двоичного счетчика, если входные счетные импульсы посту-
пают на вход С2. Первый триггер, не соединенный с другими триггерами
схемы, можно использовать как элемент для функции распределения на
два. Установочные входы микросхемы обеспечивают прекращение счета и
возвращают все четыре триггера в состояние низкого уровня, если на вхо-
ды R01 и R02 одновременно подается высокий уровень напряжения. При
операции счета на одном из входов установки R01 или R02 должен при-
сутствовать потенциал низкого уровня.
226
Глава?
Рис. 7.18. Структурная схема асинхронного счетчика
Рис. 7.19. Условное обозначение счетчика К155ИЕ5
Хотя любой из счетчиков по mod М, является синхронным, однако счетчик по,
mod (Mi Мг... М*) будет уже асинхронным, т. к. отсутствует единый тактовый
сигнал для всего счетчика (в любом счетчике по mod Mj используется свой
тактовый сигнал Hj). Недостатком таких счетчиков является их последова-
тельное срабатывание, которое вызывает запаздывание срабатывания по-
следнего счетчика относительно тактового сигнала первого.
Микросхема К.155ИЕ2 (рис. 7.20) содержит счетчик по mod 2 и счетчик по mod
5, последовательное соединение которых (пунктир на рис. 7.20) дает двоично-
десятичный счетчик (код 8-4-2-1). Счетчик по mod 5 выполнен в виде асин-
хронного импульсного счетчика. Счетчик имеет асинхронные потенциальные
входы R' и S'9 для установки нулевого (0000) и девятого (1001) состояний.
На рис. 7.21 показаны временные диаграммы выходных сигналов данного
счетчика по mod 10.
Используя асинхронные входы R' и S'9, на основе микросхемы К155ИЕ2
можно сделать счетчики по mod М, где М < 10. На рис. 7.22 показан счетчик
по mod 7, работа которого поясняется графом переходов (рис. 7.23) и вре-
менными диаграммами (рис. 7.24). Как только счетчик установится в состоя-
ние 6 (0110), на выходах Q2 и <2з появятся значения сигналов 1, которые по
входам S'g переведут счетчик в состояние 9 (1001) — пунктир на рис. 7.23.
Продолжительность пребывания счетчика в состоянии 6 определяется быст-
Синтез цифровых автоматов
227
родействием триггеров Qi и Q3, которые по входам S'g устанавливаются в со-
стояние 0.
Рис, 7.20. Двоично-десятичный счетчик,
выполненный на микросхеме К155ИЕ2
Рис. 7.21. Временные диаграммы двоично-десятичного счетчика
Недостатком такого способа построения счетчиков является критичность их ра-
боты — при большом разбросе времени срабатывания триггеров некоторые из
них могут не установиться в необходимое состояние. Если обратные связи (см.
рис. 7.22) завести на входы R', а не на 5 9, то выйдет счетчик по mod 6. Аналогич-
ным способом можно получить и другие коэффициенты перечисления.
Микросхема К564ИЕ10 представляет собой сдвоенный счетчик по mod 16, в
котором триггеры отрабатывают по сигналу
</(с,С2)= C}*dC2 v C2dC} = 1
228
Глава?
(если С2=1, то счетчик запускается положительными перепадами сигнала Сь
а если С]=0, то отрицательными перепадами сигнала С2 ).
Рис. 7.22. Счетчик по mod 7
с асинхронными потенциальными обратными связями
3
s
j
Рис. 7.23. Граф переходов счетчика
по mod 7 с асинхронными потенциальными
обратными связями
На рис. 7.25 показан счетчик по mod 102, выполненный на основе этой мик-
росхемы с использованием асинхронной установки счетчика в нулевое со-
стояние по входу R'.
Надежность работы данного счетчика довольно высокая, т. к. ЛЭ И-НЕ и НЕ
вносят запаздывание в круг асинхронной обратной связи.
В данное время в виде микросхем выпускаются счетчики разного назначения.
Синтез цифровых автоматов
229
Рис. 7.24. Временные диаграммы счетчика по mod 7
с асинхронными потенциальными обратными связями
Рис. 7.25. Счетчик по mod 102
Счетчик К176ИЕ2 (рис. 7-26) может работать как двоичный, так и как десятичный.
Он имеет пять двоичных входов и один десятичный. По входам D1—D4 у него
можно записать предшествующие данные. На вход R счетчика подается сигнал
асинхронного сброса, а на С—тактовая частота. Если на входе 2/10 присутствует
230
Гпава 7
высокий уровень счетчик работает как двоичный, если низкий — как десятичный
и на выводе fA 0 появляются импульсы с частотой #10. Высокий уровень на входе
ЕС разрешает счет.
Микросхемы К176ИЕЗ и К176ИЕ4 (рис. 7.26) представляют собой счетчики
соответственно по mod 6 (или по mod 2) и mod 10 с дешифратором для инди-
катора на семи сегментах [51]. На вход С подается тактовая частота, на
R асинхронный сигнал сброса с активным высоким уровнем. На вход G по-
дают импульсную последовательность с частотой 32 или 64 кГц, необходи-
мую для работы электролюминисцентных или жидкостно-кристаллических
индикаторов.
Микросхема К155ИЕ4 представляет собой счетчик-делитель на 12 (для по-
строения делителя на 12 необходимо запереть выводы 2 и 6). Если хотя бы
на одном из входов R0 или &R0 присутствует высокий уровень, происходит
счет.
К176ИЕЗ
К176ИЕ4
Рис. 7.26. Условные обозначения счетчиков
Синтез цифровых автоматов 231
Микросхема К176ИЕ5 представляет собой счетчик-генератор секундных им-
пульсов. Непосредственно к выводам Т и Т подключается кварцевый резо-
натор на 32768 Гц или 16384 Гц, или подается частота от внешнего генерато-
ра импульсов. При этом на буферных выходах А и А присутствует
сформированная и усиленная последовательность, а на выходах 1, 4 и 5 так-
товая частота разделена соответственно на 28, 214, 215. Для того чтобы сигнал
поступил на выходной делитель, необходимо подать его с вывода 1 на вывод
2 микросхемы. На вход R подают асинхронный сигнал сброса с активным
высоким уровнем.
Микросхема К564ИЕ9 содержит счетчик по mod 8 и полный дешифратор с
прямыми выходами.
7.3. Счетчики на регистрах сдвига
Для построения таких счетчиков необходимо использовать специальное ко-
дирование их внутренних состояний. Если на вход х (см. рис. 7.1) подать не-
которую периодическую последовательность символов 0 и 1, то внутренние
состояния регистра сдвига (комбинации значений сигналов Qr) будут также
периодически повторяться, т. е. регистр сдвига будет представлять собой
счетчик по некоторому mod Л/, если указанная периодическая последова-
тельность сформирована самим регистром сдвига. Из этого следует, что ко-
дирование внутренних состояний, например, счетчика по mod 5, может быть
Сз Qz Qt
задано схемой <- 0 0 011.00011.
Продвигая через регистр, который состоит из трех триггеров Q}, Q2 и Q3,
данную периодическую последовательность символов 0 и 1, получим пять
разных кодовых комбинаций (внутренних состояний): 000, 001, 011, 110, 100.
При дальнейшем сдвиге выходят те же кодовые комбинации, т. к. последова-
тельность символов 0 и 1 периодическая.
На рис. 7.27 показан граф переходов счетчика по mod 5 с полученным спосо-
бом кодирования внутренних состояний. Составив по графу переходов диа-
грамму Вейча для функции (рис. 7.28), получим D} = Q2Qi- Диаграмма
Вейча легко составляется по графу переходов без составления таблицы ис-
тинности. Например, рассмотрим переход между внутренними состояниями
000 и 001. Состояние 000 есть исходное «2з= 0, @2= 0, <2i = 0), поэтому соот-
ветствующее ему двоичное число определяет номер клетки в диаграмме Вей-
ча м = 0. Состояние 001 для данного перехода является следующим, поэтому
функции Сз+ = 0, <2г+ - О, (2i+ = 1 • Из этого следует, что в клетку диаграммы
Вейча для функции Qt+ с номером и = 0 следует занести значения функции
232
Глава?
Qi* = 1. Таким способом заносятся все пять значений функции (2i+- В клетки,
которые остались незаполненными, заносятся произвольные значения Ф, т. к.
три внутренних состояния не используются.
Рис. 7.27. Граф переходов счетчика по mod 5
q;
Рис. 7.28. Синтез счетчика по mod 5 на регистре сдвига
Функции возбуждения D2 = <2i и D3 = Q2 (на основании использованного ме- j
тода кодирования внутренних состояний), в чем легко убедиться, составив ']
диаграммы Вейча для функций (2г+ и <2з+. Если при построении принципи- 1
альной схемы использовать функцию возбуждения Dx = (2гСз, то получим
схему, показанную на рис. 7.29.
Рис. 7.29. Схема по mod 5 на регистре сдвига
Синтез цифровых автоматов 233
При кодировании внутренних состояний счетчиков с помощью периодической
последовательности символов 0 и 1 следует руководствоваться правилами:
□ число символов М в одном периоде последовательности определяет ко-
эффициент перечисления счетчика;
□ минимальное число триггеров m находят из условия получения при сдви-
ге периодической последовательности символов 0 и 1 М разных кодовых
комбинаций.
Выполним синтез счетчика по mod 8, заданного периодической кодо-
вой последовательностью 00001111.00001111. Если взять три триггера
(23 = 8), то при сдвиге будут получены внутренние состояния 000, 000, 001,
Oil, 111, 111, ПО и 100, среди которых имеются одинаковые. Зна-
чит, нужно увеличить число триггеров. Если взять четыре триггера,
то кодирование внутренних состояний будет определяться схемой:
Сд Оз Q2 Ci
< -0 0 0 01111.00001111. В этом случае все восемь внутренних состояний
будут разными. Граф переходов, который отвечает данному кодированию
внутренних состояний, показан на рис. 7.30, а. Составив диаграмму Вейча
для функции 61+(рис. 7.31), получим D] = Q\ = 64-
Рис. 7.30. Графы переходов счетчика по mod 8,
выполненного на регистре сдвига
Счетчик по mod 8, составленый из четырех триггеров, имеет восемь состоя-
ний, которые не используются. Необходимо проверить, как он будет вести
себя, если случайно (в момент включения или при сбоях) попадет в одно из
этих состояний. Предположим, что счетчик оказался в состоянии 0010 (Q4 = 0,
Оз = 0, 0г= 1, Qi = 0). Тогда функции возбуждения Dr примут значение:
A =G4 =0 = 1, D2=ei=0,
D3=62=l, £>4=6з=0,
234
Гпава 7
а значит, следующее внутреннее состояние будет 0101 (£4+=£>4=0, 23+=£)3=1,
Сг+^гМ), Q\+=Di=\). Сделав анализ переходов счетчика для других внут-
ренних состояний, которые не используются, легко убедиться, что он будет
функционировать соответственно графу переходов, показанному на рис. 7.30, б,
т. е. счетчик по mod 8 имеет кодирование внутренних состояний, не соответ-
ствующих заданному. Чтобы исключить это явление, нужно или принуди-
тельно установить счетчик в одно из используемых состояний (например, в
нулевое) после его перехода по каким-то причинам в состояние, которое не
используется, или изменить функцию возбуждения первого триггера так,
чтобы он автоматически переходил в используемое состояние. Например,
если, используя другой способ полного определения функции Q* (рис. 7.31),
реализовать функцию возбуждения D\ в форме
£>1 = v 2103 = <?4 ёЖ (7.17)
Q +
1
Рис. 7.31. Синтез счетчика по mod 8 на регистре сдвига
Этот счетчик будет самостоятельно выходить из всех состояний, которые не
используются (рис. 7.32), в чем легко убедиться, проделав анализ переходов
по методике, изложенной раньше.
Принципиальная схема счетчика по mod 8, выполненная соответственно функ-
ции возбуждения D\ (7.17), показана на рис. 7.33, а временные диаграммы, кото-
рые объясняют его работу, — на рис. 7.34 (регистр сдвига, выполненный на мик-
росхеме К155ИР1). Из рис. 5.11 видна простота построения полного дешиф-
ратора (требуются только ЛЭ И с двумя входами).
Синтез цифровых автоматов
235
Рис. 7.32. Полный граф переходов счетчика по mod 8 на регистре сдвига,
который автоматически выходит из внутренних состояний которые
не используются
Рис. 7.33. Схема счетчика по mod 8 на регистре сдвига
Оз
О4
Рис. 7.34. Временные диаграммы счетчика по mod 8 на регистре сдвига
236
Гпава 7
Выполним синтез счетчика по mod 10, кодирование внутренних состояний
которого задается периодической кодовой последовательностью
0000011111.0000011111.
В этом случае для получения десяти разных внутренних состояний необхо-
димо использовать пять триггеров, тогда счетчик будет функционировать
соответственно графу переходов, показанному на рис. 7.35 (вместо кодов
внутренних состояний указаны соответствующие им десятичные цифры, т. е.
для получения кодов внутренних состояний десятичные числа нужно пере-
вести в двоичные).
Рис. 7.35. Граф переходов счетчика по mod 10,
выполненного на регистре сдвига
Рис. 7.36. Синтез счетчика по mod 10 на регистре сдвига
Составив по графу переходов диаграмму Вейча для функции Q\ (рис. 7.36),
можно получить минимальную форму D] = Q5. Если сделать анализ перехо-
дов счетчика для состояний, которые не используются, то получим граф пе-
реходов, приведенный на рис. 7.37. В зависимости от того, в котором из этих
состояний окажется счетчик, он может функционировать как счетчик по mod 10
Синтез цифровых автоматов 237
при кодировании внутренних последовательностей, не соответствующих за-
данной, или даже как счетчик по mod 2. Изменив функцию первого триггера
на О| = 25 VC1C4 =е5е1е4> можно убедиться, что счетчик самостоятельно
выйдет из состояний, которые не используются.
В табл. 7.3 указаны функции возбуждения D\ для некоторых счетчиков по
mod М, выполненных на регистрах сдвига, а также функции возбуждения Jx и
Кц если как триггер Qi использованы JA'-триггеры.
Таблица 7.3. Функции возбуждения D, для некоторых счетчиков по mod М
м Кодовая последо- вательность m D, Ji Ki
3 001 2 0,02 q2 1
4 0011 2 q2 q2 q2
5 00011 3 q2o3 Q3 q2
6 000111 3 Q3 V Q-jQg Оз Q2Q3
7 0000111 4 Q3Q4 Од O3
8 00001111 4 Q4 v О,Оз, q4 O3O4
10 0000011111 5 Q5 V o,q4 Q5 O4Q5
Счетчики часто используются в генераторах кодовых последовательностей.
В качестве примера рассмотрим синтез генератора кода Баркера из одинна-
дцати символов + + +----+-----ь - [34, 37]. Если задать счетчик периодиче-
ской кодовой последовательностью 11100010010.11100010010, то внутренние
состояния всех триггеров будут изменяться соответственно коду Баркера,
т. е. выходом генератора може"» служить выход любого триггера. Для полу-
чения 11 разных внутренних состояний необходимо использовать пять триг-
геров. Тогда генератор кода Баркера будет задаваться графом переходов, по-
казанным на рис. 7.38. Проделав синтез автомата, можно получить
J' =0& =q?q5
238
Гпава 7
Рис. 7.37. Граф переходов счетчика по mod 10
на регистре сдвига для неиспользованных состояний
Рис. 7.38. Граф переходов генератора кода Баркера
из одиннадцати символов
Рис. 7.39. Схема генератора кода Баркера из одиннадцати символов
239
Синтез цифровых автоматов
Принципиальная схема генератора приведена на рис. 7.39. На выходах
Qi, Q2, Qs выходят пять сдвинутых друг относительно друга последова-
тельностей символов кода Баркера.
7.4. Реверсивные счетчики
Реверсивные синхронные счетчики имеют один информационный вход, на
который подается сигнал х, который задает направление счета (добавление
или вычитание) числа изменений тактового сигнала с 1 на 0 (или с 0 на 1).
В дальнейшем будем думать, что при х = 0 вырабатывается добавление, а при
х = 1 — вычитание. Наибольший практический интерес представляют двоич-
ные и двоично-десятичные (код 8-4-2-1) реверсивные счетчики.
На рис. 7.40 представлен граф переходов реверсивного счетчика с тремя раз-
рядами. Ветви этого графа обозначены значениями сигналов x/z\Z2, где х —
входной информационный сигнал; Z\ — выходной сигнал, который свиде-
тельствует о положительном переполнении счетчика; Z2 — выходной сигнал,
который свидетельствует об отрицательном переполнении счетчика.
Рис. 7.40. Граф переходов двоичного реверсивного счетчика
с четырьмя разрядами
Возле узлов указано число посчитанных счетчиком с учетом знака значении
сигналов dH = 1 (счетчик переполняется при переходе из состояния 011 в со-
стояние 100 — положительное переполнение и при переходе из состояния
100 в состояние 011 — отрицательное). Легко заметить, что реверсивный
двоичный счетчик выполняет подсчет значений сигналов dH = 1 в дополни-
240
Глава 7 j
тельном коде. Значение сигнала Q3 определяет знак числа (Q3 = 0 — положи- 2
тельное число, Q3 = 1 — отрицательное). 1
Составив по графу переходов (см. рис. 7.40) таблицу истинности (табл. 7.4) для
функций Qr+ (г = 1,2, 3), zi и Z2 и диаграммы Вейча для функций Qr+ и функ-
ций возбуждения Тг триггеров типа Т (рис. 7.41), можно получить |
Т1 = 1. Т2 = xQ} V xQ{, Т3 = xQ}Q2 V xQxQ2. (7.18) 1
. 1
Таблица 7.4. Таблица истинности для функций Qr 1
/ X Оз О2 Oi Оз+ о2+ Oi+ Zy z2
0 0 0 0 0 0 0 1 0 0
1 0 0 0 1 0 1 0 0 0
2 0 0 1 0 0 1 1 0 0
3 0 0 1 1 1 0 0 1 0
4 0 1 0 0 1 0 1 0 0
5 0 1 0 1 1 1 0 0 0
6 0 1 1 0 1 1 1 0 0
7 0 1 1 1 0 0 0 0 0
8 1 0 0 0 1 1 1 0 0
9 1 0 0 1 0 0 0 0 0
10 1 0 1 0 0 0 1 0 0
11 1 0 1 1 0 1 0 0 0
12 ' 1 1 0 0 0 1 1 0 1
13 1 1 0 1 1 0 0 0 0
14 1 1 1 0 1 0 1 0 0
15 1 1 1 1 1 1 0 0 0
Из табл. 7.4 вытекает, что
Z1 =лС1С2$2з’ 7-2 =х<21(?2Сз- (7.19)
Если в выражениях (7.19) сигнал Q3 заменить на инверсный Q3, то выйдут
функции Р и W, которые представляют собой перенос в следующий двоич-
ный разряд и из следующего двоичного разряда: Р = х^^Сз» W =
Синтез цифровых автоматов
241
Сигналы Р и W используются для последовательного включения двоичных
реверсивных счетчиков с целью увеличения их разрядности.
0 0 1 1
1 1 0 0
0 0 1 1
1 1 0 0
1 0 0
0 0
0 0 1 1
1 0 0
Рис. 7.41. Синтез двоичного реверсивного счетчика
Если сделать синтез двоичного реверсивного счетчика, который имеет 24
внутренних состояний, то функции возбуждения Тг (г = 1,2, 3, 4) и функции
выхода счетчика Zi и Z2 будут иметь вид:
=1, Т2 =xQj vxQi, Т3 =xQ]Q2 vxQiQ2 (7 20)
Z4 =xQ1Q2Qti VxQ}Q2Qj, Z\ =xQ\Q2Q^Q4, Z2 =xQ]Q2Qt,Q4
Сравнив (7.20) c (7.18) и (7.19), можно сделать вывод, что если двоичный ре-
версивный счетчик состоит из m 7-триггеров, то функции возбуждения Тг и
функции Zi и Z2 должны определяться соотношениями:
7) = 1, -Тг = хПС; V хПё7, г = 2,3,.т,
7=1 7=1 (7.21)
_ т-1 т-1__
*1 = xQm ПО,, z2 = xQm [[ <27,
7=1 7=1
где Qm — сигнал, который определяет значения знакового разряда.
242
Глава 7
Функции возбуждения Т-триггеров (7.21) легко привести к виду:
Т] =1, Tr = xQr_} vxQr_j, г -2,Полученные функции возбуждения
можно представить также в форме: 7\ = 1, Тг = (х Ф Qr_} )• Tr_v
На рис. 7.42 показана схема двоичного реверсивного счетчика с тремя разря-
дами, выполненная на основании последних выражений из '^-триггеров. При
увеличении числа разрядов счетчика структура каждого разряда будет такой
же, как и структура третьего разряда.
Рис. 7.42. Схема двоичного четырехразрядного реверсивного счетчика
Из выражений (7.21) вытекает, что
TJH = H=HlvH2, ТГН = v
/=1 7=1
где Нх = хН, Н2 = хи Н}Н2 = 0, т. е. в двоичном реверсивном счетчике можно
использовать два тактовых сигнала Н\ и Н2, что в совокупности с сигналами
переноса Р и заема переноса W позволяет увеличивать разрядность счетчика.
Так, микросхема К155ИЕ7 представляет собой четырехразрядный двоичный
реверсивный счетчик, выполненный по данному принципу. На рис. 7.43 по-
казана схема двоичного реверсивного счетчика с восемью разрядами, постро-
енного на основе двух микросхем К155ИЕ7 (Се — знаковый разряд).
Т-триггеры микросхемы К155ИЕ7 также имеют асинхронные потенциальные
входы Dr' (г = 1, 2, 3, 4) и F', используемые для записи любого числа от 0 до
15, а также асинхронный потенциальный вход /?' для установки нулевого со-
стояния счетчика. Триггеры по входам Dr', и F' представляют собой D'-F'-
триггеры. Сигналы переноса Р и заема W описываются выражениями: Р =
= W = D2QjQ2Q3Q4 и используются для запуска следующего
счетчика.
Синтез цифровых автоматов
243
Рис. 7.43. Схема двоичного реверсивного счетчика
с восемью разрядами на микросхемах К155ИЕ7
Рассмотрим теперь принцип построения двоично-десятичного реверсивного
счетчика, граф переходов которого показан на рис. 7.44 (ветви графа перехо-
дов обозначены сигналами x/PW, где х — сигнал, который задает направле-
ние счета; Р — перенос в следующую декаду; W — заем переноса из сле-
дующей декады). Если по графу переходов сделать синтез счетчика из Т-три-
ггеров, то функции возбуждения Тг и функций Р и W с учетом тактового сиг-
нала /Убудут иметь вид:
Тх = Н = Нх V Н2, Т2 = HXQXQ^ V H2Qx(Q2 vQ3 v Q4);
t3 = hxqxq2 v h2qxq2(q2 V23 v24);
e4 ~hx{qxq^ H2QXQ2Q3,
P = HXQXQ^, W = H2QxQ2Q3Q4,
где Hx = xH, H2 = xH.
Рис. 7.44. Граф переходов реверсивного двоично-десятичного счетчика
244
Глава 7
Микросхема К155ИЕ6 представляет собой реверсивный двоично-десятичный
счетчик, выполненный на основании этих функций (как и в реверсивном дво-
ичном счетчике, имеются также асинхронные потенциальные входы Dr', F* и
R', где г = 1, 2, 3,4).
На рис. 7.45 показана схема реверсивного счетчика, который состоит из двух
десятичных разрядов и знакового триггера, выполненного на £)-триггере.
Тактовые сигналы Нх и Н2 могут быть сформированы так, как показано на
рис. 7.43.
Рис. 7.45. Схема реверсивного двоично-десятичного счетчика
на микросхемах К155ИЕ6
Если счетчик работает без переполнения (максимальные положительное и
отрицательное числа равны +99 и -100), то значение сигнала Q<? = 0 свиде-
тельствует о положительном числе, a Q9 = 1 — об отрицательном, записан-
ном в счетчике. Модуль отрицательного числа (при Q9 = 1) определяется как
дополнение числа, записанного в двух десятичных разрядах, к числу 102. Для
получения модуля отрицательных чисел можно использовать микросхемы
К155ПР6.
Наличие у микросхем К155ИЕ6 и К155ИЕ7 входов Dr и F' для параллельной
записи кода позволяет использовать их в режиме программируемых счетчи-
ков. На рис. 7.46 представлена схема счетчика по mod М, коэффициент пере-
числения которого определяется соотношением
Л/= a + 2b + 4с + 8d + 10 (е + 2f+ 4g + 8й),
Синтез цифровых автоматов
245
при использовании микросхем К155ИЕ6 и соотношением
М= а- 2° + b- 21 + с- 22 + d- 23 + е-24 +/• 25 + g-26 + h-21
при использовании микросхем К155ИЕ7 (счетчики работают в режиме вычи-
тания). Числа, записанные в двоично-десятичные счетчики, не должны пре-
восходить числа 9.
Рис. 7.46. Схема счетчика
с программируемым коэффициентом пересчета
7.5. Счетчики
с переменным коэффициентом пересчета
и цифровые фазоинверторы
Счетчики с тремя коэффициентами пересчета Mi, М2 и Л/3 используются для
построения цифровых фазоинверторов, которые являются исполнительным
органом цифровых систем слежения, а также в имитаторах сигналов для
задачи скорости движения объектов. Для получения счетчика с тремя коэф-
фициентами пересчета он должен иметь два входа, на которые подаются
управляющие сигналы X] и х2, которые переключают счетчик с одного коэф-
фициента пересчета на другой. Сделаем синтез такого счетчика на регистре
сдвига при условии, что необходимо получить счетчик по mod 4 при х1 = 1 и
х2 = 0, счетчик по mod 5 при X) = 0 и х2 = Ф и счетчик по mod 6 при х, = х2 = 1.
246
Глава 7
На рис. 7.47 показан граф переходов регистра сдвига с тремя разрядами
(в узлах указаны десятичные числа, которые отвечают двоичным, записан-
ным в регистре, а ветви подписаны значениями входного сигнала регистра х).
По графу переходов выбираем порядок изменения внутренних состояний
при разных коэффициентах пересчета: 1) 0—>1—->2 >4—>0 при М\ = 4;
2) 0—>1—>3—>6—>4—>0 при Mi — 5: 3) 0—> 1—>3—>7—>6—>4—>0 при Мт, — 6. На
основании выбранных последовательностей составляем таблицу истинности
(табл. 7.5) и диаграмму Вейча для функции Qi+ (рис. 7.48), из которой выте-
кает, что
СГ =С1СгСз V*1C1C?2 v х1Л'2С16з •
Рис, 7.47. Граф переходов регистра сдвига с тремя разрядами
Рис. 7.48. Синтез сметчика с тремя коэффициентами пересчета
на регистре сдвига
Синтез цифровых автоматов
247
Таблица 7.5. Таблица истинности О/
М" х. х2 Оз 02 О1 Оз+ 02+ ог
0 ф 0 0 0 0 0 1
0 ф 0 0 1 0 1 1
5 0 ф 0 1 1 1 1 0
0 ф 1 1 0 1 0 0
0 ф 1 0 0 0 0 0
1 0 0 0 0 0 0 1
1 0 0 0 1 0 1 0
4 1 0 0 1 0 1 0 0
1 0 1 0 0 0 0 0
1 1 0 0 0 0 0 1
1 1 0 0 1 0 1 1
6 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 0
1 1 1 1 0 1 0 0
1 1 1 0 0 0 0 0
Из функции переходов УЛ'-тригг ера вытекает, что при Qt = 0 выходит функ-
ция возбуждения Jt, а при Qi = 1 — функция возбуждения , поэтому из
последнего выражения видно, что
Л =С?2Сз’ =X1C?2 'х\х1Сз-
При использовании счетчиков с переменным коэффициентом пересчета в
качестве цифровых фазоинверторов необходимо выполнить привязку вре-
менного положения сигнала х( к тактовому сигналу Н, причем продолжи-
тельность сигнала Xi = 1 следует сделать равной Ти Мк, где Тн — период так-
тового сигнала, М = 4 и 6. На рис. 7.49 показана схема цифрового
фазоинвертора со схемой временной привязки, выполненной на D-триггерах
04 и Qs. Изменение коэффициента пересчета счетчика вырабатывается по
команде dyt = 1, а сигнал Xi = Q5. Работу схемы объясняют временные диа-
граммы, представленные на рис. 7.50 (сигнал хг = 1, отвечающий коэффици-
енту пересчета Мз = 6 -при Xi = 1).
248
Гпава 7
Выходной сигнал цифрового фазоинвертора <2з подается дальше на тактовый
вход счетчика по mod М. При значении сигнала %] = О период выходного сиг-
нала счетчика по mod М будет равняться
ТО = М2МТН=5МТН.
Если за М циклов сигнал у изменится с 0 на 1 т раз, то в зависимости от зна-
чения сигнала х2 = const период выходного сигнала счетчика по mod М Т =
= (5М ± т)Тц = То ± Тт, т. е. положение момента изменения с 1 на 0 выходно-
го сигнала счетчика по mod М изменится на ± MtH. Чем выше частота тактово-
го сигнала Н, тем выше инструментальная точность цифрового фазоинвертора
(обычно величина периода Тц= 100 + 200 нс). Если сигнал у изменяется с 0 на 1
с частотой /(Гц), то скорость перемещения фронтов выходного сигнала счет-
чика по mod М относительно сигнала с периодом То V - ± 7)//(мкс/с).
Цифровой фазоинвертор можно построить и на двоично-десятичном и дво-
ичном реверсивных счетчиках, используемых в режиме программирования
коэффициента пересчета.
Синтез цифровых автоматов
249
Рис. 7.50. Временные диаграммы работы
цифрового фазоинвертора
На рис. 7.51 показан граф переходов двоично-десятичного счетчика в режиме
программирования коэффициентов пересчета Л4 = 4, 5 и 6.
Х, = 1,Хг=0 (М=4)
Рис. 7.51. Граф переходов цифрового фазоинвертора,
выполненного на микросхеме К155ИЕ6
Из графа переходов вытекает, что для получения данных коэффициентов пе-
ресчета с помощью сигнала W необходимо записывать в счетчик числа 4, 5 и
6. На основании этого составляют таблицу истинности (табл. 7.6) для функ-
ций а, Ь, с и <Z(cm. рис. 7.46), из которой вытекает, что
а = Х], b -ХуХ2, с = 1, d = 0.
250 Гпава 7 >
Таблица 7.6. Таблица истинности для функций a, b, end
X X2 d c b а Мк
0 0 1 1 0 1 0 1 0 0 0 0 1 1 1 1 0 0 0 1 1 1 0 0 5 5 4 6
На рис. 7.52 показана схема цифрового фазоинвертора со схемой временной
привязки, которая выполнена соответственно полученным функциям. Времен-
ные диаграммы, которые объясняют работу данного фазоинвертора, представ-
лены на рис. 7.53, a —для М2 = 5, рис. 7.53, б —для Л/3 = 6 и рис. 7.53, в —для
М\ - 4. Следует иметь в виду, что быстродействие этого фазоинвертора ниже
быстродействия фазоинвертора, выполненного в виде чисто синхронного ав-
томата (из рис. 7.53 видно, что счетчик срабатывает как по отрицательному,
так и по положительному перепадам тактового сигнала Нг).
Рис. 7.52. Схема цифрового фазоинвертора на микросхеме К155ИЕ6
7.6. Последовательные двоичные
сумматоры и цифровые интеграторы
Рассмотрим последовательный двоичный сумматор, который должен делать
сложение двух чисел, поступающих на его входы, начиная с младших разрядов.
Числа вводятся в сумматор последовательно, разряд за разрядом, синхронно с
тактовым сигналом. Сумматор в каждом такте должен вычислять значение раз-
ряда суммы при поступлении на его входы соответствующих разрядов слагаемых
Синтез цифровых автоматов
251
с учетом переноса из предшествующего разряда. При этом в сумматоре должна
запоминаться (задерживаться на один такт) единица переноса в следующий раз-
ряд. Соответственно этому словесному описанию синхронный автомат, который
выполняет функции двоичного сумматора, должен иметь два входа, на которые
подаются сигналы (двоичные разряды) хи у, один выход z и один элемент памяти
(триггер) Q для запоминания переноса в следующий разряд.
Рис. 7.53. Временные диаграммы работы цифрового фазоинвертора
на микросхеме К155ИЕ6
252
Глава?
На основании законов двоичной арифметики составляются таблица истинно-
сти (табл. 7.7) и диаграммы Вейча для функций z, Q+, J и К (рис. 7.54), из ко-
торых вытекает, что
D = xyvxQvyQ, z = х® y®Q,
J = xy, К = xy.
Таблица 7.7. Таблица истинности для функций z, CT.JuK
X У Q Q* Z
0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 0 0 1
У У
а О* б Z
в J
г К
Рис. 7.54. Синтез последовательного двоичного сумматора
На рис. 7.55 показана схема последовательного двоичного сумматора, вы-
полненная на ЛС-триггере (микросхема К155ТВ1).
Синтез цифровых автоматов
253
Рис. 7.55. Схема последовательного
двоичного сумматора
Последовательные двоичные сумматоры часто используются в цифровых
системах, которые следят за астатизмом второго порядка для реализации ин-
тегратора. В этом случае нужно фиксировать переполнение разрядной сетки
интегратора с учетом знака переполнения. Сигналы положительного Zi и от-
рицательного Z2 переполнения интегратора используются в цифровых систе-
мах слежения как команды, по которым выполняется обрабатывание несо-
гласованности в ту или иную сторону с помощью цифрового фазоинвертора.
Суммирование чисел X' и Y' любого знака в последовательных двоичных
сумматорах вырабатывается в дополнительном коде. Простейшая структур-
ная схема интегратора представлена на рис. 7.56 (ЗГ— генератор задания).
Рис. 7.56. Структурная схема
цифрового интегратора
Синхронизатор С, который представляет собой делитель частоты со схемами
формирования тактового сигнала Н и сигнала w, временное положение кото-
рого определяет момент поступления на последовательный двоичный сумма-
тор (ПДС) знаковых разрядов чисел X' и Y' из регистров сдвига РгХ и РгУ,
руководит работой интегратора. Регистр РгХ имеет входы для параллельной
записи числа X'. Если числа X' и Y' n-разрядные, то тактовый сигнал Н пред-
ставляет собой группы из и импульсов, которые следуют с некоторым перио-
дом Т > пТн, где Тн — период тактового сигнала Н внутри группы. Значение
Т задает коэффициент передачи интегратора.
Составим таблицу истинности (табл. 7.8), которая определяет закон функ-
ционирования ПДС. Значения функций Q+ (перенос) и z3 (сумма) при w = О
должны совпадать с соответствующими значениями функций (2+ и z в табл. 7.7,
т. к. при этом выполняется сложение разрядов чисел с учетом переноса до по-
явления знаковых разрядов. В этом случае функция
z3 = х Ф у Ф Q. (7.22)
Таблица 7.8. Таблица истинности функционирования ПДС
W X У Q 0+ *1 2г Z3
0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0
0 0 0 0 1 1 1 1 0 0 1 1 0 1 0 1 0 1 1 1 0 0 0 0 0 0 0 0 1 0 0 1
1 1 1 1 0 0 0 0 0 0 1 1 0 1 0 1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0
1 1 1 1 1 1 1 1 0 0 1 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 1
Синтез цифровых автоматов 255
Переполнение разрядной сетки можно найти только после сложения чисел X'
и Y', поэтому при w = 0 значение функций z\ = Zi = 0.
Перенос со знакового разряда должен отсутствовать, т. к. в противном случае
он поступил бы в первый разряд при следующем цикле сложения, поэтому
при значении сигнала w — 1 следует положить, что функция Q+ = 0. Разрядная
сетка может переполняться только в тех случаях, если складываются числа
одинакового знака, т. е. если х = у при w = 1. Переполнение разрядной сетки
интегратора можно фиксировать в моменты времени, если происходит изме-
нение знака суммы чисел X' и Y' на противоположный знак. Подставив значе-
ния х = у в выражения (7.22), получим, что функция Z3 = Q. Поэтому если
х = у = 0 (числа X' и Y' положительные), a Q = 1, то имеет место положитель-
ное переполнение разрядной сетки, т. е. значение функции z\ = 1. Если же х =
= у = 1, a Q = 0 (числа X' и Y' отрицательные), то имеет место отрицательное
переполнение разрядной сетки, т. е. значение функции Z2= 1.
Для восстановления знака остатка суммы при переполнении разрядной сетки
функцию Z3 при значении сигнала w = 1 следует определить соотношением
z3 = x®y®Q®zt ®z2.Составив по табл. 7.8 диаграммы Вейча, можно по-
лучить
D = w v у v Q xyQ, zx = wxy v Q,
Z2=wyX\/Q, z3=x® y®Q®Z\Z2.
В данном представлении функций не нужно получать инверсные сигналы у
и х. По полученным функциям можно построить схему ПДС.
На основании рис. 7.56 легко понять, что если число X' = const, то значение
числа У' с поступлением каждой группы тактового сигнала Н, который со-
стоит из п импульсов, будет изменяться соответственно некоторой линейной
функции. В общем случае цифровой интегратор до момента переполнения
разрядной сетки описывается функцией
z m
Y' = Yq + '£Х'(кТ),
А=1
г
где У о — начальное значение, записанное в РгУ; При поступлении групп так-
тового сигнала Н параллельная запись в РгХ проводиться не должна.
256
Гпава 7
7.7. Последовательная схема
равнозначности кодов
На последовательную схему равнозначности кодов (ПСРК) разряды кодов
(л„, .... Л1) и (ул, yi) подаются последовательно разряд за разрядом син-
хронно с тактовым сигналом Н. ПСРК должна содержать, по крайней мере,
один триггер для запоминания результата сравнения предшествующих разря-
дов. Будем считать, что в исходном состоянии выходной сигнал триггера Q = О,
а положение последних сравниваемых разрядов задается значением сигнала
w = 1. Зададим алгоритм работы синхронного автомата (ПСРК) таким образом:
□ автомат находится в состоянии Q = 0 до тех пор, пока значения разрядов х
и у кодов совпадают;
□ первое расхождение значений разрядов х и у кодов переводит автомат в
состояние Q = I и в этом состоянии автомат остается до окончания подачи
разрядов кодов;
□ решение о равнозначности (z = 1) или неравнозначности (z = 0) сравни-
ваемых кодов принимается при подаче последних разрядов кодов (если
при подаче последних разрядов кодов автомат будет находиться в состоя-
нии Q = 0 и значения последних разрядов совпадают, то выходной сигнал
z=l);
□ после подачи последних разрядов чисел автомат должен возвращаться в
исходное состояние Q = 0.
На основании данного словесного описания закона функционирования ПСРК
составляется граф переходов (рис. 7.57; ветви подписаны значениями сиг-
налов wxy/z), а потом таблица истинности (табл. 7.9) и диаграммы Вейча
(рис. 7.58) для функций Q+ и z. Из диаграмм Вейча вытекает, что
D = = wQ(xФу), z = wvQ(xФу).
Рис. 7.57. Граф переходов последовательной схемы
равнозначности кодов
Синтез цифровых автоматов
257
Таблица 7.9. Таблица истинности для функций Q+ иг
W X У Q о* Z
0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 0 0 0 0
0 0 0 0 1 1 1 1 0 0 1 1 0 1 0 1 1 1 0 1 0 0 0 0
1 1 1 1 0 0 0 0 0 0 1 1 0 1 0 1 0 0 0 0 1 0 0 0
1 1 1 1 1 1 1 1 0 0 1 1 0 1 0 1 0 0 0 0 0 0 1 0
X X
Рис. 7.58. Синтез последовательной схемы равнозначности кодов
На рис. 7.59 показана схема автомата, выполненная соответственно получен-
ным формам функций. Такая схема при большом числе сравниваемых разря-
дов проще комбинационной схемы равнозначности кодов, рассмотренной
раньше. Однако важным недостатком ПСРК является большое время выпол-
нения операции сравнения кодов, равное п тактам, где п — число разрядов
258
Гпава 7
кодов. Указанная связь между простотой схемы и продолжительностью вы-
полнения операции над кодами со многими разрядами (числами) справедлива
для любых последовательных и комбинационных схем, которые выполняют
те же функции.
Рис. 7.59. Последовательная схема равнозначности кодов
7.8. Последовательная схема сравнения
двоичных чисел
Считаем, что сравниваемые двоичные числаX = (X,..., X) и Y = (уп,..., у,) по-
даются на схему последовательно разряд за разрядом, начиная с младшего раз-
ряда, синхронно с тактовым сигналом Н. Необходимо реализовать функции:
О, X*Y,
1, X = Y,
О, X <Y,
1, X>Y,
z3 =
О, X>Y,
1, X <Y.
Понятно, что синхронный автомат, который реализует их, должен содержать
два триггера для запоминания результата сравнения предшествующих разря-
дов. Также считаем, что в исходном состоянии выходные сигналы триггеров
<21 = <2г = 0, а положение последних сравниваемых разрядов задается значе-
нием сигнала w = 1.
Алгоритм работы автомата можно описать таким способом:
1. Автомат находится в состоянии <21 = 0,2 - 0 до тех пор, пока значение раз-
рядов хиу двоичных чиселXи Yсовпадают.
Синтез цифровых автоматов
259
2. Автомат переходит в состояние Qx = 1, Q2 = 0 при х > у и в состояние Qi =
= 0, Q2= 1 прих<у.
3. Решение о значении функций zi, z2 и гз принимается при подаче последних
разрядов чисел (если, например, при поступлении последних разрядов чисел
автомат будет находиться в состоянии <2i = 1, <2? = 0 и выполняется соотно-
шение х >у, то выходные сигналы примут значение zi = 0, z2 = 1 и z3 = 0).
4. После подачи последних разрядов чисел автомат должен возвращаться в
исходное состояние Qi = Q2 = 0.
На основании данного словесного описания закона функционирования авто-
мата составляется граф переходов (рис. 7.60; ветви подписаны значениями
сигналов wxy/ziZ2Zi), а потом таблицу истинности (табл. 7.10).
000/000v01 1/00v100/100v111/100v101/001 v110/010
OOO/OOOv
v011/000v
V001/000
Рис. 7.60. Граф переходов последовательной схемы
сравнения двоичных чисел
OOO/OOOv
v011/000v
V010/000
Состояние автомата Qi = Qz ~ 1 не может возникнуть в процессе работы, по-
этому соответствующие этому состоянию строки не включены в табл. 7.10.
Если по этой таблице составить диаграммы Вейча для функций
СГ’Сг ’ zi’ z2,z3»то ПРИ использовании JA^-триггеров можно получить:
Jx=w -х-у, Kx=wv ху, J2 =w -х у, K2=wv х-у,
z\ = wQxQ2(х фу), z2 = w(xy v xQx v у Qx), z3 = w(xy v xQ2 v yQ2 ).
Понятно, что любую Из функций Zi, Z2 или гз можно выразить через две дру-
гие. Например, функция zx=z2z3w. На основании полученных функций
можно построить принципиальную схему автомата.
260
Глава 7
Синтез цифровых автоматов 261
Контрольные вопросы и задания
1. Что такое регистр сдвига и какие операции можно осуществить с помо-
щью регистров?
2. По каким признакам можно провести классификацию регистров?
3. Назовите основные параметры и признаки классификации счетчиков.
4. Каким образом достигается повышение быстродействия счетчиков?
5. Объясните принципы работы реверсивного счетчика.
6. Как осуществляется предварительная установка счетчиков?
7. Объясните принципы работы счетчика с переменным коэффициентом
пересчета.
8. Объясните принципы работы последовательного двоичного сумматора.
9. В чем основное отличие сумматоров с многими разрядами параллельного
и последовательного действия?
10. Приведите структурную схему цифрового интегратора.
11. Объясните работу последовательной схемы равнозначности кодов.
Глава 8
Специальные элементы
цифровых устройств
Значительную часть современного цифрового устройства составляют блоки
управления, обмена информацией, индикации, контроля, диагностики и др.
В этих блоках используются схемы, которые выполняют разные специальные
функции (преобразование уровней, генерирование разных сигналов, форми-
рование временных параметров сигналов и др.) [32]. Требования к специаль-
ным элементам очень разнообразны и, как правило, определяются конкрет-
ной разработкой, в связи с чем их уровень интеграции и номенклатура
значительно ниже, чем аналогичные параметры для логических элементов.
Важным требованием при разработке специальных элементов является со-
вместимость их по входу и выходу с логическими элементами, на базе кото-
рых проектируется цифровое устройство, поэтому основное внимание отво-
дится реализации вышеперечисленных специальных элементов на базе
стандартных логических элементов.
8.1. Логические расширители
Логические расширители — специальные элементы цифровых устройств,
предназначенные для увеличения количества логических входов у логиче-
ских элементов, расширения класса реализованных этими элементами логи-
ческих функций и построения нетипичных схем. Поскольку первые две
функции расширителей основные, расширители выполняются в составе каж-
дой конкретной серии на основе базовой схемы или ее части.
Так как в элементах ТТЛ-типа операция И реализуется с помощью много-
эмиттерного транзистора, то увеличить количество соответствующих входов
внешним монтажом невозможно. В элементах ТТЛ-типа расширители пред-
264
Глава 8
назначены для расширения класса реализованных функций, т. е. для реализа-
ции функции ИЛИ (рис. 8.1). Выводы К и Е расширителя соединяются с со-
ответствующими выводами КиЕбазовых логических элементов.
На рис. 8.2 показано нетипичное применение расширителя для получения
логического элемента И-НЕ с повышенной помехозащищенностью. Послед-
нее в данной схеме обеспечивается увеличением предельного напряжения
элемента за счет включения резистора 7?2. Резисторы Rt и Т?2 ограничивают
ток базы транзистора Т2, а резистор 7?3 обеспечивает на выходе типичное зна-
чение (/=3,6 В. Резисторы /?1 и R2 рассчитываются для каждого конкретного
применения схемы с учетом необходимого этой схемы.
Рис. 8.1. Схема расширителя по ИЛИ
на четыре входа для элемента ТТЛ-типа
Расширение логических возможностей базовых вентилей обеспечивается
разной их комбинацией. На рис. 8.3 приведена схема элемента ТТЛ-типа с
тремя устойчивыми состояниями, выполненная на элементе 155ЛР4, который
имеет входы для подключения расширителей, и элементе 155ЛА7 с откры-
тым коллектором.
Типичный расширитель по ИЛИ для элементов ЭСЛ-типа представлен на
рис. 8.4, а. Если расширитель имеет отдельный вывод подложки, то его не-
обходимо присоединить к точке с наименьшим потенциалом, для того что-
бы диоды коллектор-подложка были закрыты. Так как в большинстве серий
Специальные элементы цифровых устройств
265
элементов ЭСЛ-типа выходы свободны и подключаются к встроенным со-
противлениям внешним монтажом, то возможно применение "монтажного
ИЛИ", схема реализации которого приведена на рис. 8.4, б. В этом случае
все эмиттеры выходных цепей объединяются и подключаются к одному из
резисторов в любом элементе ЭСЛ-типа, а другие резисторы не использу-
ются.
Рис. 8.2. Функциональная (а) и принципиальная (б) схемы
с повышенной помехозащищенностью на элементах ТТЛ-типа
266
Глава 8
Управляющие
входы
Рис. 8.3. Схема элемента 4И-4И-2ИЛИ-НЕ
с тремя устойчивыми состояниями
Рис. 8.4. Расширение логических возможностей элементов ЭСЛ-типа
с помощью расширителя (а) и "монтажного ИЛИ” (б)
Специальные элементы цифровых устройств 267
8.2. Преобразователи уровней
Кроме частей управляющей системы, хорошо реализованных средствами на
основе типичных комплектов БИС микропроцессора, в типичной аппаратуре
управляющей системы имеется большое количество средств соединения с
объектом управления, индикации, документирования и т. д.
В большинстве управляющих систем широко используется вся номенклатура
радиоэлектронных элементов: дискретные (транзисторы, диоды, резисторы,
конденсаторы, индуктивности), интегральные (ИС, СИС, БИС, наборы ком-
понентов), конструктивные установочные детали (клавиатура, кнопки, инди-
каторы, тумблеры).
Преобразователями уровней (адаптерами, драйверами, трансляторами) назы-
вают специальные элементы цифровых устройств, предназначенные для
обеспечения совместимости логических уровней разных семейств цифровых
элементов. В данное время логические уровни представлены электрическими
сигналами ТТЛ-элементов, и их нагрузочные характеристики стали фактиче-
ски стандартными для цифровых устройств, микропроцессоров, микроЭВМ
и т. п. вне зависимости от их технологии и схемотехники элементной базы.
Кроме обеспечения совместимости уровней сигналов преобразователи уров-
ней должны удовлетворять специальным требованиям, например таким, как
сохранение преобразователем предельного уровня управляющего элемента,
уровней токов, способа кодирования двоичных переменных (или, наоборот,
изменение способа кодирования); обеспечение заданных требований по на-
грузочной возможности и параметрам быстродействия; необходимость вы-
полнения логических операций преобразователем уровня; обеспечение пара-
фазных выходов и др.
Большинство интегральных схем с высоким уровнем интеграции выполнено
на основе р-, п- или КМОП-технологии, в то время как схемы малого и сред-
него уровня интеграции — на основе ТТЛ-, ЭСЛ- и КМОП-технологии. Есть
большое число схем других типов, поэтому рассмотреть все варианты преоб-
разователей уровня невозможно. Сформируем некоторые общие правила их
построения для большинства случаев:
□ преобразователи уровней проектируются для конкретных схем с обяза-
тельным учетом выходных характеристик и параметров управляющего
элемента и входных характеристик и параметров управляемого элемента;
П перепад логических- уровней управляющего элемента должен быть доста-
точным для надежного функционирования преобразователей уровней;
268
Глава 8
□ преобразователь уровней должен обеспечивать необходимые динамиче-
ские параметры с учетом емкостных и активных нагрузок.
В составе схем малой и средней степени интеграции ТТЛ-, ЭСЛ- и КМОП-
типа имеются специально разработанные преобразователи уровней.- Среди
них можно выделить преобразователи ЭСЛ-ТТЛ К500ПУ125, преобразова-
тель ТТЛ-ЭСЛ К500ПУ124; преобразователи КМОП-ТТЛ, 176ПУ1, 176ПУ2,
176ПУЗ, 564ПУ4, 564ЛН1, 564ЛН2, преобразователи ТТЛ-КМОП 133ЛНЗ,
133ЛН5 и др. (рис. 8.5) [32, 41, 42].
К500ПУ124 К500ПУ125 К176ПУ1
3 1 \ ] 2 3 1 2 3 » 2
5 1 ) 4 5 1 4 5 » 4
7 1 i. ) б 7 1 6 7 » 6
14 1 ) 15 14 1 15 14 » 10
9 1 1 У—10 9 1 10 11 » 12
11 1 У—12 11 1 12 9 » 15
К176ПУ2 К176ПУЗ К564ПУ4
Рис. 8.5. Преобразователи уровней
Специальные элементы цифровых устройств
269
В тех случаях, если необходимо разработать специальный преобразователь
уровней, можно использовать одну из следующих схем: делители напряжения;
фиксаторы уровней; сдвиги уровней; ключевые транзисторные схемы; схемы,
которые работают по принципу переключения тока; переключатели на опто-
электронных приборах; трансформаторные схемы.
Рассмотрим примеры перечисленных схем.'
На рис. 8.6, а показан пример стыковки КМОП-схем, которые работают при
высоком уровне напряжения источника питания, с КМОП-схемами, которые
работают с низким уровнем напряжения источника питания. Для рис. 8.6, б
можно рекомендовать 7?i=2O кОм, /?2=10 кОм. Для улучшения динамических
свойств преобразователя уровней используются компенсированные делители.
а
Рис. 8.6. Примеры схем преобразования высокого уровня в низкий
для схем КМДП-типа (а) и ТТЛ-типа (6)
270
Глава 8
Более сложная схема делителя приведена на рис. 8.6, б, где показана схема
преобразователя уровня КМОП-ТТЛ для случая, если КМОП-схемы питают-
ся напряжениями, более чем 5 В. В качестве "активного" элемента преобра-
зователя уровней в данной схеме используется любая ТТЛ-схема, которая
имеет входы расширения по ИЛИ. Информационные входы ТТЛ-схемы за-
земляются, в результате чего транзистор Т\ всегда закрыт. Внешний транзи-
стор Т4 присоединяется к расширяющим входам ТТЛ-схемы. Управление
транзистором Т4 осуществляется делителем Rs, R(„ подключенным к выходу
управляющей КМОП-схемы Уь Если на выходе У] низкий потенциал, транзи-
стор Т4 закрыт и на выходе формируется уровень "1" ТТЛ-схем. Если на вы-
ходе У] высокий потенциал, транзисторы Т4 и 7з насыщены и на выходе фор-
мируется уровень "О" ТТЛ-схем. Рассмотрим порядок расчета величин R5 и R6
для типичной ТТЛ-схемы серии 155, которая обеспечивает коэффициент раз-
ветвления по выходу, равный десяти:
3
'я
4
^Кнас4 ~(^ип U КЭнасТ4 ~UБЭнасТ^/ ^2 ~
= (5-0,3-0,7)/1,6==2,5 мА.
Приняв для Т4 Р = 30 и Кнас = 1,5, определим:
^БнасЦ = 1кнасТ4 ’ Кцас/$ = 2’5 ‘ 1,5/30 == 0,13 мА. (8.2)
Ток через резистор /?б
= (UБЭнасТ4 + UБЭнасТ3 )/^6 • (8.3)
Приняв числовое значение < IehucT^ определим величину /?б. При
1К( = 1 БнасТ4 ’ получаем Rb~ Ю кОм.
Определим ток через резистор R$:
+ 1внасТ4 ~ °’26 мА. (8.4)
По исходным характеристикам КМОП-схемы У] определим и\1ЫХ при токе,
равном Ir5. Вычислим Rs по соотношению
К5 = (Рвых ~иБЭнасТ4 БЭнасТ3 Р1Я5 = (g
= (14,9 - 0,7 - 0,7)/0,26 « 51 кОм.
Для улучшения динамических свойств рассмотренного преобразователя
уровней необходимо или уменьшить величины R5 и R6, или применить ком-
пенсированный делитель.
Специальные элементы цифровых устройств 271
Ключевые транзисторные схемы как преобразователи уровней используют в
том случае, если нужно согласовать схемы, напряжения питания в которых
разного знака при большой величине логического перепада в любой из схем.
Рассмотрим пример [32], если нужно обеспечить управление исполнитель-
ным устройством, которое срабатывает от напряжения 27 В ± 1,0% и имеет
входное сопротивление i?BX= 1 кОм ± 10% при управлении от элементов ТТЛ-
типа серии 155.
Одна из схем такого преобразователя уровней приведена на рис. 8.7, а. Она
представляет собой ключевую схему с комбинацией транзисторов п-р-п- и
/?-п-/?-типов. Считаем, что оба транзистора кремниевые. Схема работает та-
ким образом. При уровне "0" на выходе управляющего элемента ТТЛ-типа
транзисторы закрыты, через входное сопротивление исполнительного уст-
ройства течет приблизительно нулевой ток (коллекторный ток закрытого
транзистора Т2). При уровне "1” на выходе элемента оба транзистора насы-
щены и на входном сопротивлении исполнительного устройства будет на-
пряжение -Vucm- Для тока /„ = IКиаС2 можно записать
1ц — I Кнас2 = ^uCm- U КЭнас2 VRexBn- (8-6)
Если считать, что Uкэнас2 ~ 0,3 В, то с (8.6) найдем /„ = 1^наС1 = 33 мА (для
наихудшего случая, т. е. Uucm = UucmmaxRexBn = RexBfJmin). Пусть у выбран-
ного типа транзистора Т2 минимальное значение коэффициента усиления по
току pmin = 20, тогда, принимая коэффициент насыщения транзистора 7г, рав-
ный 1,5, найдем значения тока базы:
Бнас2 = Кнас2^иас ^Pmin в 2,5 мА. (8.7)
Значение тока IR2 через резистор /?3, шунтирующий переход база — эмиттер
транзистора Т2 и удерживающий этот транзистор в закрытом состоянии (ес-
ли на выходе управляющего элемента ТТЛ-типа уровень "0”), выбирается в
границах 5-—20% от тока базы насыщенного транзистора Т2. Пусть
/А = 0,1 • IБнаС2 = 0,25 мА. Так как транзистор Т2 насыщен, то между выво-
дами базы и эмиттера действует напряжение иВэ„ас2- Иногда эта величина
указывается в справочниках для определенного режима, если же нет, то
можно ориентировочно взять величину 0,7—1,0 В. Приняв В,
найдем сопротивление:
Rj =иБЭнаС2/(0,1-1БнаС2) = ЗкОм. (8.8)
272
Глава 8
Очевидно, что //<,ЮС1 = /&,аС2 + Ъг3 = 2,75 мА. Так как транзистор Т\ насыщен,
то можно определить сопротивление R4 из соотношения
^4 ~ W unmax. ~ БЭчас2 ~ КЭчасу (8.9)
Рис. 8.7, а, б. Схемы преобразователей уровней элементов ТТЛ-типа
в высокий уровень
Специальные элементы цифровых устройств
273
Рис. 8.7, в, г. Схемы преобразователей уровней элементов ТТЛ-типа
в высокий уровень
Значение Я4, рассчитанное по (8.9), округляется до ближайшего наименьшего
стандартного номинала. Приняв для транзистора Л Plnjn = 20 и К„ас= 1,5, оп-
ределим ток базы насыщенного транзистора Т\'.
1Бнас{ ^1кнаС1Кнас1^ «0,2мА. (8.10)
Приняв lRi = 0,1 • 1БнаС1 = 0,02 мА, a UБЭна(Л « 0,7 В, найдем сопротивление:
R2 = ^БЭна^ 11 R2~ UБЭнасу АХШдадс} ) = 35 кОм. (8.11)
Гпава в
274
Поскольку значение R-i довольно большое, необходимо проверить условие
надежного запирания транзистора Т\ при отключенном управляющем эле-
менте (в предположении, что связь осуществляется через разъемное соедине-
ние). Это условие записывается в виде
^2 Акбо < Uбэо > (8.12)
где lion — обратный тепловой ток коллекторного перехода при максималь-
ной температуре; и^эо — напряжение на переходе база-эмиттер, при котором
транзистор начинает открываться также при максимальной температуре.
Необходимо помнить, что числовое значение иБэо зависит от 1Кшзс и отвечает
такому значению Lfe, при котором 4 = 0,01 -lKliac. Пусть = 1 мкА при
20 °C, а Т= 50 °C, тогда ^КБ0\Т= 50 ”С= 1 • 2 - = 8 мкА и RiIkbo — 0,28 В. При
таком значении напряжения на переходе база-эмиттер транзистор Т\ надежно
закрыт, однако в данной схеме и в схемах, аналогичных ей, целесообразно
брать сопротивление /?2 10 кОм, если позволяет управляющий элемент.
Остановимся на значении /?2=Ю кОм, тогда, уточнив значения 1 R =
-UE3»acJ R2=W! мА, получим lR{ = 1 £HaCl + /д2 =0,27 мА. Заменив вы-
ходную цепь закрытого элемента ТТЛ-типа эквивалентной ЭДС Е-п-л - 3,6 В
с выходным сопротивлением Rrrn=150 Ом, вычислим
= (Еттл - VБЭцаС{) / lR{ - R-гтл ~ Ю кОм- (8-13)
Напряжение на выходе управляющего элемента Еггл ~^^'^ттл = 3,55 В.
Это говорит о том, что управляющий ТТЛ-элемент может работать не только
на преобразователь уровня, но и на другие элементы ТТЛ-типа.
Рассмотрим ограничения на величину /?2, связанную с управляющим элемен-
том. При /?2= ЮО Ом обеспечивается надежное закрытое состояние транзи-
стора Ti [см. (8.12)], однако ток 1ц2 возрастает до 7 мА, а ток lRl — до 7,2 мА.
Чтобы обеспечить насыщенный режим транзистора 7), сопротивление R\
должно равняться 390 Ом. Напряжение на выходе управляющего элемента
определяется как Е-^л ' ^ттл = 2,5 В и находится почти на границе до-
пустимого значения U'вых. Это говорит о том, что управляющий элемент не
сможет работать на другие элементы ТТЛ-типа при чрезмерно малых сопро-
тивлениях /?2 (и, как следствие, Ri).
Важным недостатком схемы, показанной на рис. 8.7, а, есть возможность вы-
хода ее из строя при случайном замыкании выхода на землю при наличии
уровня "1" на выходе управляющего элемента ТТЛ-типа. Возможна защита
Специальные элементы цифровых устройств 275
такого преобразователя с помощью двух диодов (рис. 8.7, б). В нормально
работающей схеме диод Д\ всегда закрытый и никак не влияет на работу. Ес-
ли же выход схемы замыкается на землю, то диод Д\ фиксирует потенциал
точки А при высоком потенциале на выходе элемента ТТЛ-типа на уровне
~ 0,7 В. Этого недостаточно для открывания транзистора 7), для этого необ-
ходимо обеспечить уровень в точке А 1,4 В, следовательно транзисторы 7\ и
Тг закроются. Они остаются в этом состоянии, пока выход замкнут на землю.
При расчете данной схемы (8.13) надо заменить выражением:
/?i - (E-pTjj - UБЭнаСх - Uд2 ) / /^ - Rttjj . (8.14)
Если не нужно привязки входа исполнительного устройства к земле, то пре-
образователь уровня можно выполнить на одном транзисторе (рис. 8.7, в).
Важный недостаток данной схемы — возможность выхода ее из строя при
случайном замыкании выхода на источник Uucm при уровне "1" на выходе
управляющего элемента. Защита этой схемы обеспечивается включением
между выходной клеммой и коллектором транзистора Т\ максимально воз-
можного сопротивления, при котором обеспечивается надежное срабатыва-
ние исполнительного устройства.
В ряде случаев исполнительное устройство срабатывает от заданного значения
тока при значительном разбросе входных сопротивлений. В этом случае преоб-
разователь уровней выполняется по схеме, показанной на рис. 8.7, г. При уров-
не "О" на выходе управляющего элемента ТТЛ-типа транзисторы Т\ и Тг закры-
ты и ток нагрузки равняется нулю. При уровне "1" на выходе управляющего
элемента ТТЛ-типа транзистор Т\ насыщен. Потенциал базы транзистора Т2
фиксируется относительно уровня t^m стабилитроном и при наличии постоян-
ного резистора Rs в цепи эмиттера транзистора Т2. Последний работает в ак-
тивном режиме как генератор тока, значение которого не зависит от сопротив-
ления нагрузки.
Пусть нужно обеспечить ток нагрузки 100 мА. Оценим диапазон изменения
сопротивления нагрузки, если как диод Д1 взят стабилитрон с напряжением
пробоя 5,6 В. Рассмотрим основные соотношения в схеме, если на входе дей-
ствует уровень "1". Выберем 7?з= 5,6 кОм, тогда Ir3 = 1 мА. Пусть Pmin тран-
зистора Тг равняется 20, тогда
/д2=/к2/₽т«=5мА. (8.15)
В (8.15) отсутствует Кнас, т. к. транзистор Т2 работает в активном режиме, а не
в режиме насыщения. Для обеспечения удовлетворительной работы стабили-
трона ток через него должен течь в диапазоне Icni min—4m max (например, 3—
25 мА). Пусть lcm = 5 мА, тогда
' 1кнаС1 =1«3+1ст+1б2 = ПмА. (8.16)
276
Гпава 8
Сопротивления
^4 ~ Фист ~ U СТ ~ Ч КЭнасх )/1КнаС1 = 1,8 кОм; (8.17)
^5 ~ (Uct ~Uбэт2 VIe2 ~ Фет ~Uбэт2 )°^Ir2 ’ (8.18)
где а = р/(1 + Р) — коэффициент передачи по току в схеме с общей базой.
Приняв Ибэг2= 0,7 В или определив эту величину из входной характеристики,
которая приводится в справочнике (считаем все транзисторы кремниевыми),
из (8.18) получим Rs ~ 47 Ом. Учитывая разброс номиналов (7ст и Us&Ep рези-
стор Т?5 целесообразно выполнить в виде последовательно включенных по-
стоянного и переменного резисторов, выставляя последним заданное значе-
ние тока 1к2.
Расчет номиналов резисторов 7?i и /?2 выполняется так же, как для схемы
рис. 8.7, а.
Оценим возможные значения сопротивлений нагрузки Рвхвп- Принципиально
минимальное значение может равняться нулю, если не накладываются огра-
ничения на допустимую мощность рассеяния транзистора Т2. Оценим эту
мощность в схеме, пренебрегая мощностью, которая выделяется на переходе
эмиттера транзистора Т2. При RexBn= 0 имеем
иБКТ2 ~ Uucmmax ~ Uст = 24 В и Р-^ = UБКТг I Кг = 2,4 Вт.
Пусть по техническим условиям Ру2доп = 1 ®т- Эта мощность выделяется на
транзисторе при UББ7-2 = 10 В; итак, на нагрузке напряжение должно быть не
менее 14 В, т. е. минимальное сопротивление Кихцп составляет 140 Ом. Оче-
видно, что при увеличении сопротивления нагрузки напряжение на коллек-
торном переходе будет уменьшаться и при каком-то сопротивлении нагрузки
транзистор войдет в насыщение. Учитывая, что транзистор Т2 как генератор
тока должен работать в активном режиме и при максимальной величине со-
противления нагрузки, примем за границу насыщения транзистора Т2 условие
Us = Uk т. е. теоретическую границу насыщения. Тогда на нагрузке будет па-
дать напряжение Уист та ~^ст “18,7В и, значит, максимальное сопротив-
ление RexBn должно быть не более 187 Ом. Итак, без радиатора на транзисторе
Т2 RexBn может изменяться только в диапазоне 140—187 Ом, а с радиато-
ром — в диапазоне 0—187 Ом.
Схемы, которые работают по принципу переключения тока, используют как
преобразователи уровней в тех случаях, если логический перепад может со-
ставлять частицы вольт (рис. 8.8).
Специальные элементы цифровых устройств
277
Рис. 8.8. Схема преобразователя уровней на принципе переключения тока
Рис. 8.9. Схема”преобразователя тока в уровни схемы ТТЛ-типа (а)
278
Глава 8
Рис. 8.9. Схема трансформаторного преобразователя уровней (б)
Оптоэлектронные переключатели и трансформаторы используют для гальва-
нической развязки электрических цепей при одновременном преобразовании
уровней. На рис. 8.9, а приведена схема преобразователей уровней тока в
уровни ТТЛ-схем. На рис. 8.9, б приведена трансформаторная схема для пре-
образования уровней.
8.3. Генераторы и одновибраторы
Генераторы. Генераторы — специальные элементы цифровых устройств,
предназначенные для формирования последовательности электрических сиг-
налов разной формы. Последовательность сигналов может быть регулярной
или с прерываниями, в том числе с изменением параметров и формы элек-
трических сигналов. Генераторы обеспечивают работу цифрового устройства
во времени по закону, обусловленному внутренней структурой устройства, и
характеризуются частотой сигнала, стабильностью частоты, возможностью
управления частотой, формой сигнала, скважностью, видом последователь-
ности сигнала и т. п. Таким образом, генераторы по структуре могут изме-
няться от простейшего автоколебательного мультивибратора до сложного
цифрового устройства [19, 38,47].
На рис. 8.10, а представлена схема генератора, в котором конденсатор С
обеспечивает время задержки, необходимое для создания положительной
обратной связи, и от его емкости зависит частота генерации. Обычно разра-
ботчики определяют необходимую емкость С методом проб и ошибок.
Проанализируем работу конкретной схемы, которая выполнена на микросхе-
мах серии К155 при С = 0,47 мкФ, что позволит ускорить выбор необходи-
мой величины С.
Специальные элементы цифровых устройств 279
Генератор выполнен на трех вентилях Yi—Y3. Вентиль Y4 используется для
улучшения формы выходного сигнала и может управляться входом 4. При
работе генератора на входы 1 -3 необходимо подать уровень " 1" (при подаче
на любой из этих трех входов уровня "О" генерация срывается и на выходе d
фиксируется постоянный логический уровень). Если уровень "О" подается на
входы 1 или 3, то на выходе d устанавливается уровень "О"; если уровень "О"
подается на вход 2, то на выходе d уровень "1".
На рис. 8.10, б, в представлены процессы разрядки и зарядки конденсатора С,
а на рис. 8.10, г — временные диаграммы работы схемы.
Рис. 8.10, а, б, в. Схема генератора
на трех элементах И-НЕ серии К155 (С=0,47 мкФ)
280
Глава В
О 10 20 30 40 50 60 t, мкс
4
т
О 10 20 30 40 50 60 £мкс
Рис. 8.10, г. Временные диаграммы работы схемы генератора
на трех элементах И-НЕ серии К155 (С=0,47 мкФ)
Специальные элементы цифровых устройств 281
Из схемы, показанной на рис. 8.10, б, видно, что разрядный ток Гс обеспечи-
вается выходной цепью вентиля F] и воспринимается выходной цепью вентиля
Кг (влиянием малого тока Гвых вентиля У3 пренебрегаем). В процессе разрядки
конденсатора С устанавливается своеобразный режим, при котором выходной
ток закрытого вентиля F] равняется выходному току открытого вентиля У2,
причем [/«ыхУ! = UexY2 = U„. Этот режим работы выполняется при U„~ 1,5 В, 4^^
~ 19 мА. Работа вентиля У2 при таком токе обеспечивается соответствующим
распределением тока, который течет через резистор в цепи базы МЭТ между
входной цепью и цепью коллектора БЭТ.
Величина И„ ~ 1,5 В подтверждается реальной временной диаграммой
(рис. 8.10, г). Проверим, подтверждается ли вывод о токе /выху, = 19 мА. Из
рис. 8.10, г вытекает, что на этапе разрядки конденсатора (мкФ) напряжение
на нем изменяется на величину Д£/с = 1,3 В за время A/i =35 мкс почти по
линейному закону, т. е. разрядка осуществляется постоянным током
Ic=C ^Uc/Ltx =17,5 мА (8.19)
Совпадение значений и Гс с учетом разброса параметров элементов ТТЛ-
типа и допуска на номинал конденсатора (в мкФ) говорит о правильности про-
веденного анализа работы схемы. Итак, продолжительность Ал (мкс) состав-
ляющей периода колебаний генератора можно оценить по формуле
АГ] = С • MJC/1'с = 72С. (8.20)
Соотношение (8.20) получено из (8.19), поскольку при изменении величины
С уровни токов и напряжений не меняются, а меняется только продолжи-
тельность АГ].
Из рис. 8.10, в следует, что зарядный ток Гс обеспечивается выходной цепью
вентиля F2 и входной цепью вентиля F3, а воспринимается этот ток выходной
цепью вентиля Оценим значение этого тока. Сразу после начала зарядки
конденсатора С потенциал Uc ~ 0,2 В, поэтому из выходных характеристик
следует, что ток )-2 ~ 28мА (почти ток короткого замыкания), а ток
/£(0) = 1выху2 + 1дХу3 =30 мА. В конце заряда конденсатора С потенциал U„ =
= Unop ~ 1,4 В, поэтому из выходных характеристик следует, что 1йыху2 ~ 20 мА,
а ток 1с = 4^ = 20 мА, т. к. Uc =Unop =0.
Для упрощения анализа примем, что в процессе зарядки конденсатора С за-
рядный ток постоянный и равняется 25 мА, тогда для составляющей Дг2 пе-
риода колебаний генератора можно записать
Дг2 =C-MJc/lc =52С (8.21)
282 Гпава 8
Подставив числовое значение С = 0,47 - 10-6 Ф, получим Д/2 =24,4 мкс. Эта
продолжительность составной периода колебаний генератора совпадает с
реальной продолжительностью Д/2 = 25 мкс, определенной эксперименталь-
но (рис. 8.10, г).
Итак, для генератора, собранного по схеме, показанной на рис. 8.10, а на
элементах ТТЛ-типа серий К133 и К155, частоту генерации (МГц) можно оп-
ределять из формулы
f=l/T = 1/(Дг, + Д/2) = 1/(124С). (8.22)
Проанализируем полученные результаты с точки зрения преимуществ и не-
достатков данной схемы. Преимущество схемы — ее простота, т. к. нужен
лишь один внешний компонент-конденсатор С. Недостатки схемы:
П скважность данного генератора не равняется двум (несущественный не-
достаток);
□ вентили У1 и У2 непрерывно работают практически в критическом режиме
(важный недостаток, из-за которого запрещается использовать данную
схему в аппаратуре, которая работает в сложных условиях эксплуатации);
П ни в единой точке схемы, за исключением, может быть, точки а, нет хо-
рошо сформированного сигнала, четко фиксирующего напряжения if и
U1, которые удовлетворяют требованиям технических условий.
Все отмеченные недостатки сравнительно просто устраняются в схеме, пока-
занной на рис. 8.11, а, путем включения на выход "критических" вентилей У1
и У2 резисторов R (не обязательно одинаковых). Для обеспечения условий
генерации эти резисторы должны выбираться такой величины, чтобы для
изолированного вентиля при заземленном резисторе на его входе обеспечи-
вался уровень, меньший Unnp для наихудших условий эксплуатации. Сравнивая
временные диаграммы, показанные на рис. 8.10, г и 8.11, б, можно сделать вы-
вод, что подбором резисторов R нетрудно обеспечить скважность, равную
двум. Для схемы с номиналами, указанными на рис. 8.11, а, токи зарядки и
разрядки конденсатора С снижены приблизительно в пять раз; в точках bud
схемы формируются сигналы, которые хорошо фиксируют уровни <7° и U1.
Часто в цифровых устройствах необходим генератор с частотой, которая пере-
страивается. Один из вариантов схемы такого генератора, выполненного на
типичных элементах ТТЛ-типа, приведен на рис. 8.12.
Проанализируем работу схемы, которая приведена на рис. 8.12, а. В схеме
используются два германиевых диода, чтобы предотвратить искажения. При
прохождении сигнала высокого уровня диоды разрывают цепь между выхо-
Специальные элементы цифровых устройств
283
дами логических схем и зарядным конденсатором. Управление частотой ге-
нерации осуществляется управляемым генератором тока, выполненным на
транзисторах 1\—Тз и резисторах R. Потенциалы баз транзисторов 1\ и Т2
фиксируются на уровне +5 В, что обеспечивает нормальный активный режим
транзисторов Т\ и Т2 в диапазоне регулирования.
Рис. 8.11. Схема генератора на трех вентилях И-НЕ серии 155,
который работает в облегченном режиме (R=300 Ом; С=0,47мкФ)
На рис. 8.12, б, в показаны процессы разрядки и зарядки конденсатора С, а на
рис. 8.12, г — временные диаграммы работы схемы при Zo = 0. В процессе
разрядки конденсатора С диод Д\ закрыт, а диод Д2 открыт. При
Zo = 0 разрядный ток Гс обеспечивается вентилем Y2, который работает в
своеобразном режиме, при котором входной ток вентиля равняется выходно-
му току. Из анализа входной характеристики и временных диаграмм на рис. 8.12,
г реальной схемы следует, что Гс » 0,8 мА. При наличии токов Zo конденса-
тор заряжается током, равным Гс + /0 > а входная цепь вентиля У2 восприни-
мает ток 1'с + 2 • 10. Считая, что для вентиля Y2 1выхлпйх = 20 мА, убеждаемся,
что время разрядки конденсатора можно уменьшить приблизительно в
/O/Zc =12,5 раза. В процессе зарядки конденсатора С диодД открыт, а диод
284
Гпава 8
Д2 закрыт. При /о= 0 зарядный ток I" обеспечивается входной цепью венти-
ля Уз и воспринимается выходной цепью вентиля У].
Из анализа входной характеристики и временных диаграмм (рис. 8.12, г) ра-
боты реальной схемы следует, что I* = 0,8 мА. При наличии токов /о конден-
сатор заряжается током I' + /0, а выходная цепь вентиля У] воспринимает ток
Рис. 8.12. Схема управляемого генератора
на трех вентилях И-НЕ (С=68 нФ)
Специальные элементы цифровых устройств 285
Считая, что для вентиля У] ток Zeb(xrnax = 20 мА, убеждаемся, что и время за-
рядки конденсатора С можно уменьшить приблизительно в 12,5 раза. Резуль-
тат 12,5 хорошо совпадает с величинами 10—15, которые приводятся в [28].
Считая, что транзисторы Т\—Т2 — кремниевые, a R = 470 Ом, получим, что
для изменения тока То от 0 до 10 мА необходимо изменить Uynp от 6,2 до 11,9
В. С увеличением тока /о частота генерации возрастает.
На рис. 8.13, а, в приведены варианты генераторов, выполненные на двух
вентилях ТТЛ серии К155, а на рис. 8.13, б, г — временные диаграммы при
Т? = 300 Ом, С = 0,47 мкФ. В обеих схемах величина резистора R должна
удовлетворять требованиям, рассмотренным при анализе схемы, показанной
на рис. 8.11, а.
При анализе работы схемы, изображенной на рис. 8.12, было установлено,
что управляемый генератор, выполненный на элементах ТТЛ-типа, позволяет
изменять частоту в 10 раз. Если диапазон изменения частоты должен быть
значительно больше, необходимо использовать другие схемы генератора.
Одна из таких схем приведена на рис. 8.14. Схема генератора построена на
базе мультивибратора со связью по эмиттеру, в котором транзисторы 1\ и Т2
образовывают усилительный каскад с положительной обратной связью.
В любой момент времени насыщенные транзисторы или Т2 и конденсатор С
попеременно то заряжаются, то разряжаются током постоянного значения 10,
что определяется управляемым источником тока на транзисторах 7з и ТУ
Проведем анализ работы схемы на рис. 8.14. Рассмотрим процессы, которые
происходят в схеме, показанной на рис. 8.14, б, сразу после насыщения тран-
зистора Т2. Положительный потенциал на конденсаторе С, который сущест-
вовал перед моментом переключения, надежно закрывает транзистор Ть и
конденсатор начинает разряжаться постоянным током /о. Как только потен-
циал эмиттера транзистора 7\ или левой обкладки конденсатора С станет
равным UКг -U£Энас, транзистор Т\, скачком входит в состояние насыщения,
а транзистор Т2 закрывается. Далее происходит аналогичный процесс.
Из рис. 8.14, в видно, что логический перепад на выходах генератора равня-
ется UБЭнас - UКЭнас ~ 0,6 В и не зависит от величин RK и /0, а конденсатор С
изменяет свой потенциал на величину 2-UБЭ =1,2 В. Так как конденсатор
перезаряжается постоянным током То, то
Т, = AU с • С/10 = 2 • UБЭ • С/10 (8.23)
и, следовательно,
f-^Т — 1/(2 • т,.) = Т0/(4' НБЭ С). (8.24)
286
Глава 8
1
3
2
3
2
4
2
О 60 120 18024(7 300360 420 Ем
Ub,B
ЦЬ ВО 60 120 180 240 300 360/, мкс
4
б
Ua.B
Входы
Входы
На,В
О 60 120180 240 300 360420 «м
1
Uc.B O 60 120 180 240 300 3§° f-MKC
3
2
2
240 300 360/,мкс
-1
1U
О
О 6012018
b-Uc.B
О 60 120 180240300 360 420 <м
2|иа-^Ь,Ц.
О
-2
О 60 120180 240 300 360 /,мкс 0 60 120180 240 300360 420 /,м
1
2
Рис. 8.13. Схемы генераторов на двух вентилях И-НЕ (а, б)
и временные диаграммы их работы (в, г)
(R=300 Ом; 0=0,47 мкФ)
Если пренебречь незначительной зависимостью от То, то можно считать,
что частота генерации строго линейно зависит от тока Iq. Условиями нор-
мальной работы схемы надо считать:
□ насыщенный режим работы транзисторов Т\ и Тг, что обеспечивает неиз-
менность логического перепада на выходах;
□ активный режим работы транзисторов Тг и Тд, что обеспечивает неизмен-
ность величины токов То.
Специальные элементы цифровых устройств
287
Рис. 8.14. Схема управляемого генератора
на базе мультиплексора со связью по эмиттеру:
а — принципиальная схема; б — расчетная схема;
в — временные диаграммы работы в допустимой зоне уровней Uynp
Первое условие запишем в виде выражения, которое определяет техническое
насыщение транзисторов 1\ и Т2.
иБ-ик =0,6 в,
(8.25)
где
и=Vucm -Rk -Ie = Uucm - Rk • (1 - a) • 2 • Zo; (8.26)
U K= ^ucm -Rk Jk~ Uucm ~ RK ‘a' 2‘ I0. (8.27)
288
Глава 8
Подставив (8.26) и (8.27) в (8.25), получим минимальное значение тока, при
котором транзисторы Т) и 7г еще работают в режиме насыщения:
7о min = 0,6/(2 • RK • (2 • а -1)) = 0,3/RK • (8.28)
Так как
(8-29)
то из (8.28) и (8.29) следует, что
t/»™ = 0,6 • R3 /(2 • а (2 • а -1) • RK) + иБЗ ~ 0,3/RK + иБЗ. (8.30)
Другое условие запишем в виде выражения, которое определяет теоретиче-
ское насыщение транзисторов Тз и Т4. Здесь выбрано теоретическое, а не
техническое насыщение из понимания надежной работы генератора. В пер-
вом условии техническое насыщение отражает суть дела. Как видно из рис.
8.14, в, минимальный потенциал коллекторов Т3 и ТЛ определяется как раз-
ность потенциала эмиттера насыщенных транзисторов Т\ или Т2 и напряже-
ния иБЭ. Используя теорему об узловом напряжении, можно записать
j j _ Wucm ~ UКЭнас VRK + (^ucm ~ UБЭнас VRK~^'^ tj
u к ~----------------ГГГ,—7777-------------------иБЭ ~
1/^+1/^
(2-t7ucm -c-U B3Hac)/RK-(2-(Uynp-UB3)a)-R3 „
---------------------------------------иБЭ-
(8.31)
2//?к
На теоретической границе насыщения выполняется условие U Кз =иБз, то-
гда, подставив в (8.31) вместо UK и Uynp значение Uynpnax и приняв Ul>3 у всех
транзисторов одинаковыми, получим
Uупр max — (2' Uист ~ U КЭнас ~ UБЭнас ) ' п 7 7 ~
2(7?э+а^) (832)
R3~aRK
E3R3+aRK'
а для максимального тока /о
/ Uист ~UКЭнас ~UБЭнас)‘а ^'UB3'a . (8.33)
Omax 2(R3+aRK) R3+aRK
Динамический диапазон изменения частоты Ктр определим как отношения
максимального и минимального токов /о, считая в (8.33) а = 1:
к _ Л)тах _ (2-Уист~U КЭЭна~БЭнас)' RK _ БЭ ' RK (8 34)
Л)тт~ 0,6(Лэ+^) 0,3(R3+RK)
...... . ,ц. ...г, ....................... ..................................................................... ......................... . : . |
Специальные элементы цифровых устройств 289
Напомним, что сомножители 0,6 и 0,3 в знаменателях выражения (25.34)
имеют размерность вольт.
Предельное значение К„ер при Uucm»U КЭнас, иБЭнас, VБЭшс и
RK » R3 можно оценить по соотношению
(Кпер)гр~иист/0,3. (8.35)
При Uucm - 12 В получаем (Кпер)гр ~40, фактически удается реализовать
^пер)гр “30+ 32.
Важный недостаток рассмотренной схемы — в процессе регулирования зна-
чительно изменяется потенциал на выходах, а логический перепад мал (лишь
0,6 В). Однако, учитывая то, что выходы 1 и 2 — инверсные, этот недостаток
легко можно устранить, используя быстродействующий компаратор, выпол-
ненный, например, на операционном усилителе. Необходимо только обра-
тить внимание на допустимый уровень синфазной составляющей на входе
компаратора.
Другое средство устранения отмеченного недостатка заключается в исполь-
зовании вместо резисторов RK диодов, включенных в прямом направлении.
Это обеспечивает, во-первых, активный режим работы транзисторов Tj и Тг
и, как следствие, улучшение частотных свойств генератора; во-вторых, обес-
печивает привязку выходных сигналов к уровню Uucm\ в-третьих, существен-
ным образом увеличивает коэффициент перекрытия по частоте, т. к. транзи-
сторы 7'| и 7'2 будут работать в активном режиме в большом диапазоне
изменения токов. Однако в схеме с диодами значительно уменьшается уро-
вень логического перепада на выходах.
Оценим этот уровень. Так как транзисторы Т\ и 7г работают в активном ре-
жиме, через диод в цепи коллектора открытого транзистора будет течь ток
7™-=сс-2-70, а через диод в цепи базы того же транзистора — ток
I дБ =(1 — сс)'2-7о-
Пусть вольт-амперная характеристика диодов в прямом включении опреде-
ляется выражением (при Гд = 0)
Уд = ид + "1Фт'^д/ГдУ (8.36)
290
Глава 8
Подставив в это выражение значенияе токов 1дд и 1дг>м взяв разность соответ-
ствующих напряжений, получим
ДС/л =Uдд -U дБ = т срТ • In —— =
ДБ (8.37)
= т фт • In а = т • фт • In р.
Если zn-фу =0,03 В, а Р = 50, то АСл = 0,15 В. И в этом случае АСл не зави-
сит от величины тока /0. Затруднения, связанные с низким уровнем АСл в
схеме с диодами, равно как и в схеме с резисторами, легко устраняются ис-
пользованием компаратора.
При необходимости построения генераторов, частота которых сравнима с
предельной частотой БЛЭ, применяют схемы, принцип действия которых
основан на использовании собственных инерционных свойств ЛЭ. В таких
схемах отсутствуют внешние элементы, которые задают время, и частота вы-
ходных колебаний определяется временем задержки распространения им-
пульса t3,p лэ. Подобные схемы состоят из N последовательно включенных
ЛЭ, охваченных цепью единичной ООС (рис. 8.15, а). Число последовательно
включенных элементов должно быть нечетным.
Период колебаний в таких схемах определяется выражением
Te = N^°p+t°3:}p).
Работу схемы объясним с помощью временных диаграмм, приведенных на
рис. 8.15, б. В исходном состоянии переключатель S заперт и схема находит-
ся в устойчивом состоянии, при котором выходные напряжения всех нечет-
ных элементов равны U1, а парных — С°. Размыкание в момент to ключа 5
равносильно п одаче на вход первого ЛЭ двух единичных входных сигналов.
Поэтому через время, равное состоится изменение его исходного напря-
жения. Сигнал 17° с выхода DD\ попадает на вход второго ЛЭ, что, в свою
очередь, через временной интервал t3 p изменит и его выходное напряжение
с 17° к С1, и т. д. Переключение элементов будет происходить последователь-
но друг за другом.
Частота колебаний такого генератора для ИС серии 555 лежит в диапазоне
десятков мегагерц.
Специальные элементы цифровых устройств
291
б
Рис. 8.15. Быстродействующий автогенератор (а)
и временные диаграммы (б), объясняющие его работу
В табл. 8.1 представлено несколько схемных решений генератора прямо-
угольных импульсов, построенного на разных микросхемах серии К561 [7, 8].
Для каждого генератора указана формула, которая позволяет вычислять зна-
чения частоты генератора в зависимости от номиналов элементов (в герцах,
сопротивление — в омах, емкость — в фарадах, индуктивность — в генри;
более удобно, для /?С-генераторов: частота — в килогерцах, сопротивление —
в килоомах, емкость — в микрофарадах; для LC-генераторов: частота — в
мегагерцах, емкость — в нанофарадах, индуктивность — в милигенри). Все
расчетные формулы и характеристики рассмотренных генераторов получены
в результате экспериментов с конкретными образцами микросхем. С другими
экземплярами микросхем характеристики могут быть немного отличными.
292 Глава 8
Таблица 8.1. Варианты схемных решений генератора прямоугольных импульсов .
Схема Экспери- ментальная формула Нижняя граница Яъ кОм Высшая частота генера- ции, мГц Скважность выходных импульсов
F_ °>52 1 2 2
Выход
DD1.1 • WJ V. DD1.2 Я, С,
& I & I
< н-
R1 Юк DD 1 К561Л, \7
„ 0,44 F4c, 1 2 2
1 1— DD1.1 1 1 Гс '.1 0. 022 DD1.2 1 | Выход
R1 Юк DD1 К561ЛЕ5
„ 0,48 0,56 2 >2
I DD1.1 п I с '1 2200 DD1.2 О Выход
41 470к DD1 К561ЛН2
II . 0,54 Я, С, 0,56 2 <2
II DD1.1 р 1 С12200 DD1.2 j- । DD1.3 П 1 1 |В DD1 K561J ыход 1Н2
L1 DD1.1 & I» |В 220 мкГн С1120 DD1 K561J ыход 1А7 Я= у-U-— 2т1д^Ly • Cj 1,3 <2
Специальные элементы цифровых устройств
293
Таблица 8.1 (окончание)
Схема Экспери- ментальная формула Нижняя граница Яь кОм Высшая частота генера- ции, мГ ц Скважность выходных импульсов
DD1.1 Iff I __ I Выход R1470к “ZC7 2200 _L ОО1К561ТЛ1 Л, С, 1 1 >2
Для уменьшения габаритов удобно строить генератор на относительно высо-
кую частоту с последующим ее делением многоразрядными счетчиками
К176ИЕ5, К176ИЕ12, К176ИЕ18, К561ИЕ16, КР1561ИЕ20. В особенности
подходят для такого варианта первые три из них, т. к. содержат необходимые
для построения генератора элементы. На рис. 8.16 представлена схема гене-
ратора на микросхеме К176ИЕ5. Генератор собран на логических элементах
DD1.1 и DD1.2. Один из выходов генератора внутри микросхемы подключен
к делителю частоты на 512 DD1.3.
Микросхема содержит еще один счетчик — DD1.4, который может разделять
входную частоту на 32 и 64. Его вход может быть подключен или к выходу
генератора, или к выходу счетчика DD1.3. Во втором случае частота на вы-
ходе 15 будет в 32 768 раз меньше частоты генератора. Счетчик DD1.4 имеет,
кроме традиционного входа R установки в нулевое состояние, еще и вход S
установки в состояние 1.
Схема 7?С-генератора на микросхеме К176ИЕ12 изображена на рис. 8.17.
Максимальный коэффициент распределения счетчика DD1.3 равняется
32 768. Он имеет выходы, частота импульсов на которых меньше частоты
генератора, в 32, 256, 16 384 и 32 768 раз.
Счетчик DD1.4 микросхемы имеет коэффициент распределения, равный 60.
Его вход 3 может быть подключен как к выходу задающего генератора, так и к
любому выходу первого счетчика. При подключении его к выходу 5) частота
импульсов на выходе М будет в 1 966 080 раз меньше частоты генератора.
294
Гпава 8
Рис. 8.16. Схема генератора на микросхеме К176ИЕ5
Стабильность частоты выходных колебаний для рассмотренных типов гене-
раторов довольно низкая. Это поясняется как большим технологическим раз-
бросом, так и сильной зависимостью от внешних дестабилизирующих факто-
ров, в частности, температуры, параметров самих ЛЭ и внешних цепей,
которые задают время. По этим причинам суммарное отклонение частоты от
необходимого значения может достигать 10% и более.
В ряде случаев при синхронизации работы сложных цифровых устройств
нужна очень высокая стабильность частоты генератора. Относительное ее
изменение не должно превышать 0,001% и меньше.
На практике существует много способов стабилизации частоты выходного
напряжения генераторов. Но наиболее простым и эффективным из них явля-
ется применение кварцевой стабилизации. Суть данного способа состоит в
том, что в качестве элемента, который задает время в генераторе, используют
кварцевый резонатор. Типичная схема такого генератора, построенного на
основе мультивибратора, приведена на рис. 8.18.
Рассмотрим назначения отдельных элементов схемы. Частота выходного на-
пряжения определяется параметрами кварцевого резонатора G. Резистор R
выбирается из условия надежного возникновения колебаний. Изменением
емкости конденсатора можно в незначительной степени подстраивать часто-
Специальные элементы цифровых устройств
295
ту выходных колебаний. Логический элемент DD3 является буферным и
предназначен для улучшения формы выходных колебаний.
Рис. 8.17. Схема генератора на микросхеме К176ИЕ12
Рис. 8.18. Принципиальная электрическая схема
кварцевого автогенератора
296
Глава 8
В генераторах, выполненных на типичных логических вентилях и рассмот-
ренных выше, использовались два или три вентиля, причем в любом вентиле
использовался для создания собственно генератора только один информаци-
онный вход. Если использовать вторые входы и четвертый вентиль распро-
страненной интегральной схемы, функциональные возможности генератора
можно существенным образом расширить. Реализация таких возможностей
иллюстрируется схемой, приведенной на рис. 8.19. Эта схема может работать
в трех режимах. При уровне "О" на входе 1 схема генерирует на частоте квар-
цевого резонатора А. При уровне "О" на входе 2 схема генерирует на частоте
кварцевого резонатора В. При уровне "О" на входе 3 схема блокируется. Ге-
нератор выдает прямоугольные импульсы с коэффициентом заполнения
~ 40%, что совместимо с уровнями ТТЛ.
Рис. 8.J9. Схема генератора на две частоты
Специальные элементы цифровых устройств 297
В генераторе применяются маломощные элементы ТТЛ-типа, что позволяет
получить выходные импульсы с частотой не более единиц мегагерц [28]. Этот
генератор состоит, в сущности, из двух идентичных схем, любая из которых
выполнена по схеме, показанной на рис. 8.13, а, в.
Хотя стабильность частоты 7?С-генераторов на микросхемах КМОП довольно
высокая (в особенности в сравнении р генераторами на микросхемах ТТЛ),
но часто бывает необходима еще более высокая стабильность. В этих случаях
удобно применять генератор с кварцевым резонатором на более высокую
частоту с последующим ее делением до необходимого значения (рис. 8.20).
Такой вариант обеспечит не только высокую стабильность частоты, но и ис-
ключит необходимость в подстроечных элементах.
Рис. 8.20. Генератор с кварцевым резонатором
на микросхеме КМОП
Одновибраторы. Одновибратором или ждущим мультивибратором называ-
ется устройство, которое вырабатывает выходной импульс по одиночному
перепаду входного сигнала. Продолжительность выходного импульса опре-
деляется постоянной времени RC встроенных или внешних компонентов и,
значит, не зависит от временных ограничений, которые накладываются сис-
темными тактовыми импульсами.
В составе некоторых серий современных интегральных микросхем есть од-
новибраторы двух типов: без повторного запуска и с повторным запуском. На
рис. 8.21 показана функциональная схема одновибратора без повторного за-
298
Гпава 8
пуска К155АГ1, на рис. 8.22 приведены варианты включения внешних R, С
компонентов для этой микросхемы, а на рис. 8.23 — временные диаграммы,
которые объясняют процесс формирования выходного импульса.
Рис. 8.21. Функциональная схема одновибратора К155АГ1
Рис. 8.22. Варианты включения К155АГ1
Специальные элементы цифровых устройств
299
Варианты запуска данного одновибратора приведены в табл. 8.2. При любых
комбинациях статических сигналов на входах 3, 4 и 5 одновибратор находит-
ся в стабильном состоянии, при котором Q ="0", Q ="1".
Рис; 8.23. Процесс формирования импульса
300
Гпава В
Таблица 8.2. Варианты запуска К155АП
Входы Выходы
3 4 5 6 1
0 X -f" л
X 0
1 "t 1
1 1
Одновременный переход "t 1
Рассмотрим ограничения, которые накладываются на внешние R, С компо-
ненты. 7?тП снизу ограничивается максимально допустимым током базы тран-
зистора VTi. В технических условиях указано 1,4 кОм, что отвечает
току базы /да-p приблизительно равняющемуся 2,7 мА. RmaX сверху ограничи-
вается требованием обеспечения насыщенного режима транзистора УТ).
В технических условиях указано, что /?тах = 30 кОм. Емкость конденсатора С
должна быть меньше или равняться 1 000 мкФ, причем допускается примене-
ние электролитических конденсаторов. Полярность включения последних:
вывод "+" — на контакт 11 микросхемы (рис. 8.22), а вывод — на контакт
10. Значения С - 10 + 1000 мкФ должны применяться только в тех случаях,
если к стабильности выходных импульсов нет высоких требований. Перед
запуском сигнала напряжение C/ц на контакте 11 (рис. 8.22) равняется
UБЭнас + Бнас ' R3 ~ °’8 “1’1 В-
На рис. 8.23, в показан уровень [/п = 0,95 В. С приходом сигнала запуска,
продолжительность которого должна быть не менее 50 нс, на выходе элемен-
та £>4,з (см. рис. 8.21) формируется уровень Uio =0,85 В. Эта величина обу-
словлена тем, что элемент выполнен с ненасыщенным выходным каска-
дом. Отрицательный перепад -4,15 В в точке 10 через конденсатор С
передается в точку 11, в результате чего сразу после запуска в точке 11 фор-
мируется уровень 0,95 - 4,15 = -3,2 В. Это напряжение устанавливает тран-
зистор VTi в режим отсечки. Уровень "1" из коллектора VTX и с вывода 06
микросхемы поступают на входы элемента £>4,1 и подтверждают уровень "0"
на выходе £>43 до тех пор, пока закрыт транзистор V7\; тем самым блокирует-
Специальные элементы цифровых устройств 301
ся возможность повторного запуска одновибратора на протяжении времени
формирования выходного импульса, т. к. изменение состояний входов эле-
мента Одд не влияет на уровень "О" на выходе элемента О4.3.
Потенциал в точке 11 начинает изменяться от уровня -3,2 В, стремясь к зна-
чению Uucm с постоянной времени Т = RC. Однако, как только потенциал в
точке 11 станет равным приблизительно 0,75 В, транзистор VT\ открывается
и уровень "О" на коллекторе V7\ обеспечивает формирование логической
единицы " 1" на выходе О4,3. Таким образом, продолжительность твых выход-
ного импульса можно определить по общей формуле , где 1^= -3,2 В; СЛ =
= + 0,75 В; UT = +5В:
твьи = Т • = RC In-*3’?. = 0.66ЯС « RC • In 2. (8.38)
ebU C/(oo)-t/2 5-0,75
Значение R в (8.38) определяется одним из вариантов включения внешних
компонентов, представленных на рис. 8.22. На рис. 8.22, а как резистор R ис-
пользуется встроенный резистор /?4, т. е. R =R^ = 2 кОм. На рис. 8.22, б как
резистор R используется внешний резистор R\, включенный последовательно
с встроенным резистором /?4 = 2 кОм, т. е. R = Ri+R4. Очевидно, что с учетом
сформулированный выше ограничений для данного варианта получим
/?imin = 0 и /?imaX=28 кОм. На рис. 8.22, в как резистор R используется внеш-
ний резистор R2, т. е. R - R2. В данном случае контакт 09 микросхемы остается
свободным, а /?2тп= 1,4 кОм и /?2тах = 30 кОм. Отметим также, что во всех трех
вариантах может отсутствовать внешний конденсатор С. В этом случае его
роль выполняет паразитная емкость и реализуется импульс минимальной про-
должительности. При использовании встроенного резистора /?4 его величина
составляет 30—40 нс.
Положительный скачок на выходе элемента D43 сначала составляет около 3 В
из-за низкого динамического сопротивления нагрузки, обусловленного в ос-
новном резистором Z?3. По мере заряда конденсатора С напряжение в точке 10
быстро достигает уровня 4,3 В, после достижения которого транзистор вы-
ходного каскада элемента D4,3 закрывается и конденсатор С начинает переза-
ряжаться в схеме, представленной на рис. 8.24.
Положительный скачок на выходе элемента О4,3 вызовет положительный пе-
репад в точке 11 приблизительно до уровня 3,6 В. Итак в схеме, представлен-
ной рис. 8.24, напряжение в точке 10 изменяется от +4,3 к +5 В, а в точке 11 —
от +3,6 к +0,95 В с постоянной времени Тв= (/?i+7?3)C. Влиянием сопротивле-
ния R можно пренебрегать, т. к. R » R3 и Rt.
302
Главаб
j
Рис. 8.24. Эквивалентная схема разряда конденсатора
й
Считая, что переходный процесс заканчивается через время (3+6) 7в, опреде- i
лим время восстановления одновибратора:
teocc= (3+6) Тв= (3+6)460-С = (1,4+2,8)С. (8.39) |
В (8.39) коэффициент (1,4+2,8) имеет размерность кОм, С — пкФ, |
teocc НС. -J
Запущенный одновибратор нечувствителен к продолжительности входного J
сигнала. Рассмотрим запуск одновибратора положительным перепадом на 1
входе 05. Отметим, что выход элемента D\ эквивалентен входу 05. Нечувст- 4
витальность одновибратора к продолжительности входного сигнала обеспе- |
чивается наличием /?5-триггера, выполненного на элементах D2 и D3. Напря- |
жения порогов включения и выключения данного триггера составляют |
соответственно приблизительно 1,55 и 1,35 В, т. е. он имеет свойство тригге- j
ра Шмитта. Это обеспечивает возможность запуска одновибратора по входу i
05 сигналом с пологим фронтом. |
Начальное состояние одновибратор принимает в том случае, если на выходе |
элемента О4,з будет сформированный уровень "1", что обеспечивается хотя |
бы одним уровнем "0" на входе элемента О4д и хотя бы одним уровнем "0" на |
входе элемента О42. Уровень "0" на одном из входов элемента О4д обеспечи- 1
Специальные элементы цифровых устройств
303
вается насыщенным транзистором VT1, а потом на другом входе выходом 06
одновибратора. Уровень "0" на одном из входов элемента £>4 2 обеспечивается
или входным сигналом на контакте 05, если твх<твьиг, или выходом RS-
триггера, если твх> твых.
Вход 05 можно использовать как вход разрешения, если запуск осуществля-
ется по входу 03 или 04, т. к. при уровне "0" на входе 05 одновибратор не за-
пускается. Уровень "0" на входе 03 блокирует запуск по входу 04 (и наобо-
рот) даже при наличии уровня "1" на входе 05.
Входы 03 и 04 можно использовать как входы разрешения, если запуск осу-
ществляется по входу 05, т. к. при двух уровнях "1" на входах 03 и 04 одно-
вибратор не запускается.
Выражение (8.38) для твых в явном виде определяет зависимость твых от 11цст-
Это же выражение позволяет определить влияние на теых температуры внеш-
ней среды. Изменение температуры внешней среды вызовет изменение уров-
ней "1" и порога открывания транзистора УТ). С инженерной точки зрения
данный одновибратор формирует импульс с хорошей стабильностью про-
должительности.
Микросхему К155АГ1 можно отнести к многофункциональным устройствам.
При отсутствии внешних компонентов R и С одновибратор можно использо-
вать как разностный преобразователь, как генератор импульсов или сброса
инициализации цифрового автомата. При последовательном соединении одно-
вибраторов с запуском следующего от предшествующего, можно построить
распределитель импульсов с произвольным соотношением длин выходных
сигналов. Два одновибратора со взаимным запуском образуют генератор,
скважность выходного сигнала которого можно изменять в широких границах.
Стабильность продолжительности исходного сигнала можно повысить, если
внешний резистор R заменить активным генератором тока 7=0,14+2,7 мА.
Применяя управляемый генератор тока, можно построить широтно-им-
пульсный модулятор с коэффициентом перекрытия длины до 20.
Необходимо учитывать, что контакты для подключения R и С чувствительны
к влиянию внешних препятствий. Для уменьшения препятствий целесообраз-
но размещать R и С возможно более близко к соответствующим контактам, а
также использовать конденсатор развязки 0,1+10 мкФ непосредственно меж-
ду выводами питания.
Одновибратор с повторным запуском, например, микросхема К155АГЗ, отли-
чается от рассмотренного выше тем, что реагирует на переходы запуска даже
во время формирования выходного импульса [32]. В этом случае на прямом
304
Гпава 8
выходе остается сигнал высокого уровня и будет оставаться как угодно долго,
если время между переходами запуска будет меньше, чем продолжительность
выходного сигнала, реализованного от одиночного перехода запуска, с учетом
времени восстановления одновибратора (рис. 8.25, а). Другим отличием явля-
ется то, что данный одновибратор можно возвратить в исходное состояние в
любой момент времени по входу сбрасывания (рис. 8.25, б).
Рис. 8.25. Временные диаграммы для ИС К155АГЗ
Обозначение и функциональная схема микросхемы К155АГЗ приведены на
рис. 8.26. Основными частями схемы являются формирователь узкого импуль-
са £>3, внутренние и внешние компоненты, которые обеспечивают формирова-
ние продолжительности выходного импульса, триггер Шмитта, выполненный
на транзисторах VT4 и VT5, логические элементы и инверторы, которые обес-
Специальные элементы цифровых устройств
305
печивают стандартные уровни схем ТТЛ-типа. Область гистерезиса триггера
Шмитта ограничена уровнями напряжения 1,1 и 1,9 В на базе транзистора VT4
и контакта 07.
Запуск одновибратора осуществляется отрицательным перепадом на вхо-
де D при D = "1" и R = "1", или положительным перепадом на входе D при
D = "0" и R = "1" (табл. 8.3), или положительным перепадом на входе R при
п - "П" п -"1"
Рис. 8.26. Обозначение (а) и функциональная схема ИС К155АГЗ (б)
306
Глава 8
Таблица 8.3. Варианты запуска К155АГЗ
Входы Выходы
D D я Q Q
1 1 Л и
0 1
0 1
X X 0 0 1
X X Сброс
При любых комбинациях статических сигналов на входах D, D и Я одновиб-
ратор находится в стабильном состоянии, при котором Q = "О", Q = "1".
Внешние компоненты R и С определяют продолжительность выходного им-
пульса. Ограничение на величину емкости конденсатора С не накладывается.
Возможность подключения электролитического конденсатора рассмотрена
ниже. Величина R = Rmm определяется требованием, чтобы напряжение на
базе транзистора VT4 не превышало уровня 1,9 В, иначе триггер Шмитта не
будет переключаться. Зависимость напряжения на базе транзистора VT4 при-
ведена на рис. 8.27, из которого видно, что сопротивление R должно быть
больше 3 кОм. Учитывая факторы разброса и влияние внешней среды, в тех-
нических условиях указывают /?min = 5 кОм.
Рис. 8.27. Зависимость напряжения U07 от сопротивления Я
Специальные элементы цифровых устройств 307
Величина R = Rmax определяется требованием удержания триггера Шмитта в
состоянии: VT4 — открыт, VT5 — закрыт. В технических условиях указывают
/?1ШХ=25 кОм. Из рис. 8.27 видно, что в стабильном состоянии одновибратора
напряжение на выводе 07 при 5 кОм < R < 25 кОм лежит в диапазоне 1,7-5-1,4 В.
На временных диаграммах [32], приведенных на рис. 8.28, это напряжение от-
вечает уровню 1,6 В. Перед поступлением перехода запуска, напряжение на
контакте 06 определяется суммой напряжений сдвинутых в прямом направле-
нии диода D1 и перехода БЭ транзистора V72. Ток через них обеспечивается
резистором Ri = 1,5 кОм. Эта сумма составляет величину 1,6 В. Таким образом,
напряжение на внешнем конденсаторе С перед запуском близко к нулю.
Процесс формирования выходного импульса состоит из двух этапов. Первый
этап начинается при подаче на вход одновибратора перепада запуска. Фор-
мирователь D3 узкого (около десятков нс) импульса организует уровень "0"
на базе транзистора V72 и закрывает его, в результате чего открывается тран-
зистор VT3, причем напряжение на его коллекторе скачком уменьшается до
уровня ~0,9 В (UVD] + UкэнасуТз), а триггер Шмитта обеспечивает формиро-
вание на прямом выходе одновибратора уровня "1". Так как напряжение на
конденсаторе С перед запуском близко к нулю, отрицательный перепад с 1,6
до 0,9 В на контакте 07 передается на вывод 06, снижая напряжение на по-
следнем до 0,9 В и подтверждая тем самым закрытое состояние транзистора
VT2 и открытый VT3.
На контакте 07 напряжение фиксируется на уровне 0,9 В, а напряжение на кон-
такте 06 начинает возрастать за счет заряда конденсатора С через резистор R1 и
стремится к уровню иИст с постоянной времени 7\ = RX-C. Переход БЭ транзи-
стора VT1 закрыт. Как только напряжение на контакте 06 достигнет значения
1,5 В, обусловленного суммой напряжений на переходе БЭ транзистора VT2 и
цепи из параллельно включенных R3 и VD1, транзистор VT2 откроется, a VT3
закроется, причем в этот же момент времени к сопротивлению R1 через кон-
денсатор С подключается внешний резистор R, благодаря чему на контактах 06
и 07 наблюдается положительный скачок на величину около 0,2 В. На этом за-
канчивается первый этап формирования выходного импульса, причем потен-
циалы на контактах 06 и 07 равны соответственно 1,7 и 1,1 В. Продолжитель-
ность Xi первого этапа формирования выходного импульса можно определить
по общей формуле:
5-09
т. = Г. In ) ' 1 = RXC In --- ~ 0,24С, (8.40)
' 1 U(°o)-U2 5-1,5
308
Глава 8
где и(°°) = иБЖ = 5 В; U} =0,9 В; U2 = 1,5 В. В (8.40) и ниже Ti— нс, С—пФ.
Рис. 8.28. Временные диаграммы
при формировании выходного импульса
Специальные элементы цифровых устройств
309
Из рассмотрения первого этапа видно, что повторный перепад запуска на
входе одновибратора, представленный через время, меньшее ть не повлияет
на процессы данного этапа. Таким образом, в режиме повторного запуска
минимальная продолжительность между перепадами, которые запускают,
определяется формулой (8.40).
Второй этап формирования продолжительности выходного импульса начина-
ется при фиксированном напряжении 1,7 В на контакте 06, напряжении 1,1В
на контакте 07, закрытых транзисторах VT3 и VT4. На этом этапе напряжение
на контакте 07 начинает возрастать за счет заряда конденсатора С через
внешний резистор R и стремится к уровню UlK-T с постоянной времени Т2 =
= RC. Как только напряжение на контакте 07 достигнет уровня 1,9 В, триггер
Шмитта переключается в состояние: VT4 — открыт, VT5 — закрыт; на- пря-
мом выходе одновибратора формируется уровень "0". На этом заканчивается
формирование выходного импульса одновибратора. Продолжительность ?2
второго этапа можно определить по общей формуле:
т г,,,5"1’1 -пкрг
2 2 t/(oo)-(/2 5-1,9
где (7(°о) = иист = 5 В; Ux= 1,1 В; t/2 = 1,9 В.
Продолжительность выходного импульса
хвых = t1 +т2 =0,24С + 0,23/?С = 0,23/?С(1 + 1//?).
(8.41)
(8.42)
Завершающим процессом является восстановление одновибратора к исход-
ным потенциалам на внешних контактах 06 и 07. Напряжение на контакте 07
начинает уменьшаться от уровня 1,9 В до уровня 1,6 В с постоянной времени
Гз = R3KeC, где
1/ = 1/ + 1/ + 1/ .
/Лэ..в /R/R^ /R.
Г ЭКо f J f с
Ориентировочно можно считать, что R3Ke = /?8.
Считая, что переходный процесс завершается через время t = (3-6)7з, можно
определить время восстановления одновибратора:
teOcc = (З-б)Тз = (3-6)0,4С = (1,2-2,4)С. (8.44)
Необходимо отметить, что при повторном запуске продолжительность пер-
вого этапа Ti зависит от момента прихода второго перепада запуска. Если
второй перепад запуска приходит сразу после окончания первого этапа от
первого перепада запуска то продолжительность первого этапа от второго
перепада запуска равняется нулю. Если второй перепад запуска приходит
через время Ti + т2 = твых, то продолжительность первого этапа от второго пе-
(8.43)
310
Гпава 8
репада запуска равняется 0,31с. С целью уменьшения влияния составляющей
Ti на продолжительность выходного импульса одновибратора рекомендуется ,
использовать R = R^.
Следует помнить, что формулы (8.40)—(8.44) получены при анализе формиро-
вания выходного импульса одновибратора от одиночного перепада запуска.
Анализ временных диаграмм на рис. 8.28 показывает, что напряжение Lfo
между контактами 06 и 07 в процессе формирования выходного импульса
изменяет знак (см. также рис. 8.29). Это не позволяет подключать как внеш-
ний компонент электролитический конденсатор. В том случае, если нужно i
получить импульс большой продолжительности, а к стабильности импульса т
не предъявляется жестких требований, желательно использовать электроли- |
тические конденсаторы из-за малых габаритов. Сдвиг напряжения на конден- 1
саторе С можно обеспечить включением полупроводникового диода между 3
общей точкой R и С и контактом 07, как показано на рис. 8.30. В данной схе- |
ме можно использовать электролитические конденсаторы на напряжение не ]
ниже 1 В. Положительный вывод конденсатора надо соединить с контактом д
07 одновибратора, а отрицательный — с контактом 06.
Процессы формирования выходного импульса в данном случае качественно
протекают аналогично рассмотренным выше (см. рис. 8.29), а продолжитель-
ность твых выходит приблизительно на 15% меньше, если используется крем-
ниевый диод.
Входы D и D одновибратора можно использовать как входы взаимного раз- I
решения, что следует из табл. 8.3. |
Выражения (8.40) и (8.41) можно использовать для анализа влияния напря- |
жения питания и температуры внешней среды на твых. |
Наличие двух одновибраторов в одном корпусе микросхемы К155АГЗ, воз- |
можность использования режима повторного запуска и входа сброса обеспе- |
чивают большие функциональные возможности в сравнении с микросхемой 1
155АГ1. / j
Одновибраторы могут быть выполнены и на основе логических элементов. На ?
рис. 8.31 представлена одна из схем одновибратора, выполненная на элементах
ТТЛ-типа и двух дискретных компонентах (конденсаторе С и резисторе R).
Диод D в структуре элементов ТТЛ-типа выделен с целью подчеркнуть его
роль в формировании временных интервалов. Анализ схемы проведем для слу-
чая, если продолжительность фронтов значительно меньше продолжительно-
сти т„ выходного импульса. Сопротивление резистора R выбирается таким,
чтобы в постоянном режиме на выходе вентиля Y2 поддерживался уровень С1.
Специальные элементы цифровых устройств
311
Рис. 8.29. Временные диаграммы при формировании
выходного импульса с внешним диодом
Поскольку резистор R является нагрузкой для вентиля Y1, его сопротивление
не может быть меньше величины, при которой уровень U1 вентиля Y1 снижа-
ется к допустимой величине t/’min (например, 2,4 В для элементов ТТЛ-типа).
312
Глава 8
и дж
06 07
(14) (15)
Рис. 8.30. Вариант подключения внешних компонентов
Рис. 8.31. Схема одновибратора на элементах И-НЕ (а),
цепь разряда (б), цепь заряда (в) конденсатора,
временные диаграммы работы одновибратора (г) (0=68 нФ)
Проведем анализ работы схемы, показанной на рис. 8.31, а. Примем R =
- 1,2 кОм, при этом в постоянном режиме 1/я = 0,8 В. Рассмотрим случай, ес-
ли входные сигналы подаются на одновибратор через время, которое превы-
шает продолжительность переходных процессов. Поскольку зарядка и раз-
Специальные элементы цифровых устройств 313
рядка конденсатора С осуществляются через резистор R при R = 1,2 кОм, то-
ки через конденсатор С не превышают 3—4 мА, поэтому для дальнейшего
упрощения анализа примем, что потенциал в точке а схемы изменяется от
уровня U° =0,1 В до уровня U1 =3,4 В.
При подаче отрицательного перепада напряжения на вход схемы потенциал в
точке а скачком увеличится на величину t±U =Ul -U° «3,3В (рис. 8.31, г) и
передается в точку Ь, в результате чего потенциал этой точки возрастет при-
близительно до уровня 4,1 В, а потом быстро снизится до уровня 3,6 В. Это
обеспечивает активный режим работы транзистора на выходе вентиля Ур По-
том конденсатор С начинает разряжаться (рис. 8.31, б) с постоянной времени
7\ = /?С = 82мкс от уровня =3,6 В до уровня U(oo')--RI,ex =-0,05 В. Одна-
ко, как только потенциал в точке b достигнет уровня Unop «1,4 В, вентиль Y2
откроется. Продолжительность выходного импульса
т = Т. In —> 1 = 76 мкс. (8.45)
t/(oo)-t/2
Через время т„ потенциал в точке b уменьшится до значения Unop» 1,4 В. Так
как отрицательный перепад напряжения 3,3 В в точке а передается в точку Ь,
то сразу же в точке b формируется потенциал 3,3 В - Unop = 1,9 В, однако диодД,
имеющийся в структуре элемента, "мгновенно" зафиксирует уровень приб-
лизительно -0,7 В, начиная с которого конденсатор С заряжается до уровня
0,8 В с постоянной времени Т2 = (Rhm|| R)C = 66 мкс (см. рис. 8.28, в).
Продолжительность выходного импульса не зависит от периода входных им-
пульсов, если выполняется условие:
(Т-т„)>ЗТ2, (8.46)
это говорит о том, что положительный перепад напряжения в точке b отсчи-
тывается от постоянного уровня +0,8 В.
Если условие (8.46) не выполняется, то перепад напряжения будет отсчиты-
ваться от уровня, меньшего 0,8 В, что, в свою очередь, приводит к уменьше-
нию ти.
Другой вариант одновибратора приведен на рис. 8.32. В отличие от пред-
шествующей схемы, вентиль Y2 в постоянном режиме открыт. Потенциал в
точке b схемы должен быть больше t/’min ~ 2,4 В, но не больше Ы]л+ипор,
причем А (У, и Unop должны браться для наихудшего случая, т. к. в против-
314
Глава 8 i
ном случае в точке b схемы не сможет быть сформирован уровень меньший >•
и„ор, а значит, вентиль У2 не сможет быть закрыт. Анализ для схемы прово-
дится аналогично.
О ю 20 30 40 50 60 701,мкс
Рис. 8.32. Вариант одновибратора на элементах И-НЕ (а)
и временная диаграмма его работы (б)
Специальные элементы цифровых устройств
315
Использование всех четырех вентилей распространенной интегральной схе-
мы позволяет существенным образом увеличить функциональные возможно-
сти одновибратора.
8.4. Разностные преобразователи
и детекторы событий (фронтов)
Разностные преобразователи (РП) — специальные элементы цифровых уст-
ройств, предназначенные для вырабатывания выходного сигнала, который
несет информацию об изменении значения входного сигнала. На выходе РП
формируются импульсные сигналы в виде кратковременного появления на-
пряжения if или U1 при заранее определенных переходах сигнала на входе.
Продолжительность выходного импульса РП зависит от параметров входного
сигнала и компонентов РП. Если РП выполняется на логических элементах,
он кроме информационного может иметь дополнительные функциональные
входы, которые позволяют учитывать дополнительные условия формирова-
ния выходного импульса, что значительно упрощает структуры цифровых
устройств, сокращая количество логических элементов.
Так как на входе РП могут существовать два вида перехода входного сигна-
ла, а на выходе могут быть сформированы напряжения if и Vх, то возможно
построение четырех основных схем РП. Варианты таких схем на логических
элементах представлены на рис. 8.33.
Если предположить, что все логические элементы имеют одну и ту же среднюю
задержку распространения сигнала t3cp, то продолжительность выходного и им-
пульсного сигнала всех РП будет равняться ты = З^ф. В ряде случаев такое значе-
ние недостаточно, поэтому в РП используют специально линии задержки, или
RC-цепи. На рис. 8.34 представлен вариант схемы РП, выполненной на логиче-
ских вентилях с использованием 7?С-цепи.
Проанализируем работу схемы, показанной на рис. 8.31. Резистор R выбирается
из условия, чтобы при открытом вентиле У] в точке b схемы обеспечивалось
напряжение if < 0,45 В. обычно R = 270 Ом, a if = 0,3 В. Анализ схемы прово-
дится для случая, если к моменту прихода фронтов входного сигнала все пере-
ходные процессы в ней закончены. К появлению положительного перепада на
входе конденсатор С заряжен до уровня 3,6 В. Сразу после появления поло-
жительного перепада на выходе в точке а потенциал фиксируется на уровне
С°~ 0,5-4), 1 В и конденсатор С начинает разряжаться в эквивалентной схеме
(рис. 8.34, б) от уровня 3,6 В до уровня lf-RIxm~ if с постоянной времени Т\ =
= RC = 0,9 мкс. Схема, изображенная на рис. 8.31, б, работает до тех пор, пока
316
Гпава 8
потенциал С4 не достигнет предельного уровня Unop ~ 1.4 В. Продолжитель-
ность ти выходного импульса можно вычислить по общей формуле:
Рис. 8.33. Варианты схем разностных преобразователей
на логических элементах (а), и временные диаграммы их работы (б)
По достижении потенциалом Ub уровня U„op эквивалентная схема разрядки
конденсатора С принимает вид, показанный на рис. 8.34, в. В этой схеме кон-
денсатор С разряжается от уровня Unop до уровня [/(со)
t/(o=) = (/° +{иист -иБЕМ -U°)R/(R + REM) «0,3 В (8.48)
с постоянной времени Т2= (R || Ri;m)C ~ 0,85 мкс.
Специальные элементы цифровых устройств
317
С появлением отрицательного перепада на входе схемы потенциал точки a
скачком увеличивается до уровня
^ = Ero/Z?/(/? + /?7W)«3,0B, (8.49)
где ЕГгл “3,6 В — эквивалентная ЭДС на выходе закрытого элемента ТТЛ-типа;
Rrm~ 50 Ом — выходное сопротивление закрытого элемента ТТЛ-типа.
Рис. 8.34. Схемы типичная (а), расчетная (б, в)
разностного преобразователя с RC-цепью
и временные диаграммы его работы (г) (С=3,3 нФ)
Потом потенциал U„ изменяется от 3,0 до 3,6 В, a Uy — от 0,3 до 3,6 В с по-
стоянной времени Т3 = (R +Rrrjl)C =1,05 мкс.
Более точный анализ показывает, что и зарядка конденсатора происходит в
два этапа:
1. Если зарядный ток превышает приблизительно 5 мА, выходная цепь за-
крытого элемента ТТЛ-типа должна быть представлена в виде ЕГгл\s 4 В,
Rrnn ~ 130 Ом.
318
Глава 8
2. Если ток заряда становится меньше 5 мА, выходная цепь закрытого элемен-
та ТТЛ-типа должна быть представлена в виде Enjn ~ 3,6В, R-rrjn ~ 50 Ом.
Это обстоятельство нужно учитывать, если РП используется для выделения и
отрицательного перепада на его входе.
РП используют для построения детекторов событий, организации импульс-
ного управления в 7?5-триггерах, что устраняет на их входах запрещенные
комбинации сигналов, а также в других типах триггеров; при проектирова-
нии последовательных структур; для изготовления импульсных сигналов или
запуска одновибраторов установочных сигналов для счетчиков, регистров
и т. п.; при построении реверсивных счетчиков и регистров и т. д. Перечис-
ленное разрешает отнести РП к многофункциональным элементам, и именно
по этой причине в ряде современных серий элементов РП выполняются в ви-
де интегральных схем.
В схеме рис. 8.35 интегрального РП 134ХЛ2 используются два транзистора:
транзистор Т\ выполняет операцию конъюнкции входных переменных Xi—
Хз, а транзистор Т2 — операции запрета и инверсии; вход С — тактовый.
Рис. 8.35. Интегральная схема разностного преобразователя 134ХЛ2 (а),
ее функциональное обозначение (б)
и временные диаграммы ее работы (в)
Требуемое время задержки сигналов, необходимое для формирования вы-
ходного импульса, обеспечивается соответствующей очередностью переклю-
чения транзисторов, которая задается разными уровнями напряжения, пода-
Специальные элементы цифровых устройств 319
ваемыми на их базы. На базу транзистора 7\ через резистор Т?2 подается на-
пряжение, которое приблизительно равняется 2 В и обусловлено диодами
Д\—Дз, а на базу транзистора Т2 через резистор R3 — напряжение иисг= 5 В.
Как видно из временной диаграммы работы схемы, последняя формирует от-
рицательный импульс из отрицательного перепада напряжения на тактовом
входе. Наличие трех входов X, а также входа А значительно расширяет логи-
ческие возможности РП.
Рассмотрим детекторы событий (фронтов). Событие в цифровых устройст-
вах — изменение логического состояния в какой-нибудь цепи, т. е. положи-
тельные или отрицательные перепады (фронты). Детектор фронтов дол-
жен формировать импульсы из фронтов любой полярности. Схема детекто-
ра фронтов на элементах И-НЕ приведена на рис. 8.36 [32]. Принцип дейст-
вия схемы основан на использовании задержки распространения сигнала. На
рис. 8.36, б для упрощения рассмотрения импульсы показаны с идеальными
фронтами.
При уровне "О" на входе РП (и на первом входе вентиля Y2-l) на выходе вен-
тиля Y2-l присутствует напряжение "1". На втором входе вентиля Y21 дейст-
вует уровень " 1" с выхода вентиля Уг3.
Если входной уровень принимает значение "1", на выходе вентиля Y2-l уро-
вень "О" появляется через отрезок времени, который равняется времени за-
держки распространения сигнала в одном вентиле t3m.3.cp-
Тем временем входной сигнал, проходя через вентили Yrl - Yi-З, уменьшает
потенциал на выходе вентиля Yj-З через интервал времени, который равняет-
ся Ъ1зтср. При этом на выходе вентиля Y2-l формируется отрицательный им-
пульс с продолжительностью 3t3dcp. Таким образом, используя четыре венти-
ля, можно формировать импульсы из положительных фронтов входного
сигнала. Прибавив вентили Yi-4 и Y2-2, можно получить отрицательные им-
пульсы из отрицательных фронтов входного сигнала. На выходе вентиля Y2-3
будут положительные импульсы от обоих фронтов входного сигнала. При
необходимости иметь инверсный выходной сигнал прибавляется еще один
вентиль Y2-4. Надо помнить, что продолжительность выходных импульсов
рассмотренного детектора фронтов равняется 3t3mpcp. В цепи у передний
фронт выходных импульсов отстает от положительного фронта входных им-
пульсов на две задержки распространения, от отрицательного фронта вход-
ных на три задержки распространения, а в цепи Y на три и четыре задержки
распространения соответственно.
Рассмотренную схему можно использовать в счетчиках событий и как схему
удвоения частоты в цифровых системах. Детектор событий может быть соб-
ран и на других логических элементах или их комбинациях.
320 ГлыаЗ
Рис. 8.36. Схема детектора фронтов на элементах И-НЕ (a)
и временные диаграммы его работы (б)
8.5. Интегральные таймеры
i i
Таймером называется электронное устройство, предназначенное для формиро- *
вания импульсных сигналов с регулируемыми продолжительностью и скваж-
ностью. Под данное определение попадают как соответствующие узлы цифре-
вых устройств, так и специализированные ИС, которые используются для J
разработки различных устройств, задающих время. ;J
Специальные элементы цифровых устройств
321
Все существующие на сегодняшний день таймеры можно разбить на два
класса: однотактные и многотактные со встроенным счетчиком [27].
Однотактные таймеры предназначены для формирования временных интервалов
продолжительностью от единиц микросекунды до единиц часа. По своей сути они
представляют комбинацию аналоговой части (компаратора) с цифровой последо-
вательной схемой. Возможный вариант структурной схемы такого устройства по-
казан на рис. 8.37.
Рис. 8.37. Структурная схема однотактного таймера
Продолжительность сформированного таким устройством временного интер-
вала определяется параметрами внешней /?С-цепи. По активному значению
сигнала U3an 7?5-триггер устанавливается в единичное состояние, что приво-
дит к размыканию ключа S1. Начинается заряд конденсатора С внешней
цепи, которая задает время. В момент, когда напряжение на конденсаторе
достигает уровня опорного напряжения Uon, происходит срабатывание ком-
паратора DA1, и его выходной сигнал снимает 7?5-триггер. Ключ S при этом
замыкается и конденсатор С разряжается.
Однотактный таймер, построенный по описанной схеме, может формировать
на выходе только одиночные импульсы. Для обеспечения возможности фор-
мирования последовательности импульсов схема устройства должна быть
дополнена вторым компаратором.
Многотактные таймеры или таймеры со встроенными счетчиками разработа-
ны для формирования импульсов сверхнизкой частоты с продолжительно-
стью импульса до нескольких десятков часов.
322
Гпава 8
В свою очередь, их можно разбить на две подгруппы:
□ программируемые таймеры, в которых временной интервал задается про-
граммным способом. В простейшем случае это осуществляется установ-
кой на выводах счетчика внешних перемычек;
□ специализированные таймеры, счетчик которых имеет жестко заданный
коэффициент пересчета.
Структурная схема многотактного таймера (рис. 8.38) обычно содержит од-
нотактный таймер и двоичный счетчик, общая работа которых организуется
дополнительным логическим блоком. В многотактном таймере фактически
происходит умножение постоянной времени внешней RC-цепи на модуль
счета счетчика СТ. При подаче сигнала запуска t/ja„ включается мультивиб-
ратор, выполненный на однотактном таймере. Его выходные импульсы по-
ступают на счетный вход счетчика. На выходах последнего может быть
сформировано несколько последовательностей импульсов с периодом от Ти к
(2N-V)Ttl, где Ти — период импульсов, которые снимаются с выхода одно-
тактного таймера; N— число триггеров в счетчике СТ.
Рис. 8.38. Структурная схема многотактного таймера
Схемы, которые используют однотактный таймер, рассмотрим на примере
ИС типа 1006ВИ1, которая серийно выпускается промышленностью. Эта
схема представляет собой аналог широко используемой за рубежом ИС одно-
Специальные элементы цифровых устройств
323
тактного таймера 555. По количеству областей применения эта ИС может
конкурировать даже со стандартными операционными усилителями. Функ-
циональная схема таймера 1006ВИ1 приведена на рис. 8.39.
Рис. 8.39. Функциональная схема таймера 1006ВИ1
Таймер содержит два компаратора (DA1 — компаратор верхнего уровня и
DA2 — компаратор нижнего уровня) с фиксированными с помощью делителя
напряжения на резисторах Rl, R2 и R3 порогами срабатывания. Посколь-
ку выполняется условие Rl = R2 = R3, то пороги срабатывания компарато-
ров верхнего Ump.„ и нижнего U„op.„ уровней определяются выражениями
Uпор.в = 2Uucml?>, UnopM = Uucml'i-
Выходы компараторов управляют состоянием асинхронного /^-триггера
(DDI), который, в свою очередь, формирует управляющие напряжения на
входе двухтактного усилителя мощности на транзисторах VT1 и VT2. Кроме
этого, /^-триггер дополнительно снабжен вторым инверсным асинхронным
входом сброса. Сигнал с инверсного выхода триггера используется для
управления разрядным транзистором VT3. Зависимость выходного сигнала
таймера от комбинации его входных сигналов поясняется табл. 8.4.
324
Глава В
Таблица 8.4. Режимы работы таймера
Uck Unop.H Unop.g ^BbiX VT3
0 X X 0 Насыщенный
1 <UmJ3 <2Ц.С/3 1 Замкнут
1 >иис^ >2Uua/3 0 Насыщенный
1 >иИС1/з <2UUJ3 Выходной сигнал определяется предыду- щим значением UnopM и Unop.B
Описанная комбинация аналоговых и цифровых устройств позволяет строить
широкий спектр разных схем формирователей импульсов. Рассмотрим неко-
торые из них.
Существует большое множество схем автоколебательных мультивибраторов,
выполненных на основе ИС таймера. Рассмотрим наиболее простую из них,
которая требует для своего построения только 7?С-звенья (рис. 8.40).
Принцип работы мультивибратора основан на свойстве таймера сохранять пре-
дыдущее значение своего выходного сигнала, если напряжение на объединен-
ных входных выводах его компараторов верхнего и нижнего уровней лежит
между порогами срабатывания: ииСпЛ < U&) < 2t/ucm/3.
Рассмотрим работу данной схемы. При этом будем считать, что выходное
напряжение на выходе таймера может принимать только два значения: Ueha -
= Uucm и Uehix - 0. Допустим, что в начальный момент времени (4>) С((/о) <
< UucnJ3, и на выходе (вывод 3) ИС установилось высокое напряжение, кото-
рое равняется Uucm. Напряжение конденсатора под действием этого напряже-
ния начнет увеличиваться и в момент ц достигнет значения 2Uucm/3.
При этом состоится срабатывание компаратора верхнего уровня DA1 таймера
(см. рис. 8.39), который своим выходным напряжением сбросит триггер DDL
Выходное напряжение таймера уменьшится до <7вых = 0, и конденсатор начнет
разряжаться. В момент t2 его напряжение уменьшится до значения f/cfe) =
= UucnJ3 и процесс повторится. Временные диаграммы, которые объясняют
работу мультивибратора, приведены на рис. 8.40, б.
Для расчета продолжительности интервалов работы схемы можно использо-
вать схему замещения, для которой будем иметь:
□ интервал ц—t0: U3Ke = Uucm,
" UЛО) = Uucm/3, Uc(t)= 2 Uucm/3-,
Специальные элементы цифровых устройств
325
□ интервал t2—ty. U3Ke=0,
Uc(0) = 2Uucml3, Uc(t) = Uucm/3.
Тогда
ti—to = t2—A = /?iC]In2 я 0,7 R\C\‘,
Tr= 27?iCiln2 я 1,4 /?iG; q = 2.
Рис. 8.40. Мультивибратор на основе ИС — таймера (а)
и временные диаграммы (б) его работы
При работе мультивибратора на конденсаторе С внешней цепи формируется
напряжение, форма которого близка к треугольной, причем его размах равня-
326
Гпава В
ется ижт!3. С вывода 7 ИС таймера тоже может быть снято прямоугольное
напряжение. Для этого, поскольку этот вывод соединен с коллектором тран-
зистора VT3 (см. рис. 8.39), необходимо использовать дополнительные эле-
менты, например резистор, подключенный к шине питания. Если в рассмот-
ренной схеме мультивибратора к объединенным входам компараторов
дополнительно подключить и коллектор транзистора VT3 (вывод 7 ИС), по-
лучим еще одну схему автоколебательного мультивибратора; (рис. 8.41, а).
Однако в отличие от предшествующей, на ее выходе будет формироваться
прямоугольное напряжение со скважностью q « 2. Это поясняется тем, что в
момент ti происходит почти мгновенный разряд конденсатора С через насы-
щенный разрядный транзистор VT3 таймера. Теоретически разряд конденса-
тора должен заканчиваться при условии Uc- UVCI„I3. Однако из-за малого бы-
стродействия компаратора и триггера, а также малой постоянной времени
разряда, конденсатор практически успевает разрядиться до нуля. Поэтому
продолжительность периода повторения выходных импульсов довольно точ-
но определяется выражением
Ту- ~ t2—to ~ t}—to = КС 1пЗ =1,17?С. (8.50)
Временные диаграммы, которые объясняют описанную работу мультивибра-
тора, приведены на рис. 8.41, б.
а
Рис. 8.41. Мультивибратор с большой скважностью
на основе ИС 1006ВИ1 (а) и временные диаграммы (б) его работы
1
S
з?
3
1
На основе рассмотренного мультивибратора может быть легко построена
схема преобразователя "напряжение—частота". Идея построения такого уст-
ройства состоит в замене резистора цепи 7?С-управляемым генератором тока.
Специальные элементы цифровых устройств
327
Причем этот ток должен быть прямо пропорциональным входному напряже-
нию. Вариант построения такой схемы приведен на рис. 8.42, а. На рис. 8.42, б,
приведены временные диаграммы, которые объясняют ее работу.
б
Рис. 8.42. Преобразователь "напряжение — частота" (а)
и его временные диаграммы (б)
328
Глава 8
В данной схеме операционный усилитель DA1 вместе с транзистором VT1 и
резистором R1 образует схему преобразователя "напряжение — ток". Этот
ток отражается схемой токового зеркала на транзисторах V72, VT3 и VT4 в
цепь заряда конденсатора. Так как на интервале заряда конденсатора С1 ток
остается постоянным, его напряжение изменяется по линейному закону ис=
=ictic=uMct).
Определяя С7с(0) = 0 и учитывая то, что заряд конденсатора заканчивается
при ис - 2Uucm/3, получаем
ti=2UucmRiCi/3Uex. (8.51)
Считая, что ti» t^, можно считать, что выражение (8.51) справедливо и для
периода повторения выходного напряжения устройства.
Приведенная схема имеет довольно высокую линейность характеристики.
Основные погрешности, которые возникают на краях диапазона изменения
исходной частоты, обусловлены:
□ при низкой частоте — влиянием входного тока компаратора таймера при
условии, что 1вх сравним с 1кт‘,
□ при высокой частоте — влиянием интервала разряда конденсатора, про-
должительность которого постоянна и не зависит от амплитуды входного
напряжения.
Схема автоколебательного мультивибратора рис. 8.41, а может быть легко
переведена в режим ожидания. Для этого необходимо вход нижнего компа-
ратора (С7лчр.и) (см. рис. 8.37) отсоединить от RC-цепи и использовать его как
управляющий. В постоянном режиме напряжение на управляющем входе
должно превышать Uucm/3.
Запуск одновибратора осуществляется подачей на вход напряжения низкого
уровня, меньшего, чем Uucml3.
На рис. 8.43, а показана полученная после описанных изменений схема жду-
щего мультивибратора, а на рис. 8.43, б приведены временные диаграммы,
которые объясняют ее работу.
В исходном состоянии таймера RS-триггер сброшен. Вследствие этого кон-
денсатор цепи, которая задает время, разряжен, и на выходе устройства при-
сутствует напряжение, по уровню близкое к нулевому. Это состояние являет-
ся устойчивым, т. к. если по какой-нибудь причине он будет затронут и
триггер сформирует на прямом выходе сигнал логическая "1", закроется
транзистор VT3, и конденсатор С1 начнет заряжаться. При u, = 2Uucm/3 ком-
паратор верхнего уровня таймера своим выходным сигналом сбросит триг-
гер. Транзистор VT3 включится, и напряжение на конденсаторе уменьшится
Специальные элементы цифровых устройств
329
до нулевого уровня. Однако поскольку на выходе компаратора нижнего
уровня напряжение превышает f/ucm/3, последний не сработает, и триггер ос-
танется в сброшенном состоянии.
Рис. 8.43. Ждущий мультивибратор на ИС 1006ВИ1 (а)
и его временные диаграммы (б)
При кратковременном снижении напряжения на управляющем входе ниже
уровня Uucm/3 компаратор нижнего уровня установит триггер DDI, который вы-
ключит транзистор VT3 и включит транзистор VTI. На выходе таймера устано-
вится квазиустойчивое состояние, при котором его выходной сигнал увеличит-
ся практически до напряжения питания. Это будет сопровождаться зарядкой
конденсатора С. При выполнении условия uc=2Uucm/3, компаратор верхнего
уровня сбросит триггер, и схема возвратится в устойчивое состояние.
Поскольку данный алгоритм работы устройства целиком аналогичен алго-
ритму одного периода работы автоколебательного мультивибратора, то про-
должительность выходного импульса рассмотренного одновибратора может
быть определена из (8.47).
Очевидно, что для нормальной работы одновибратора необходимо, во-
первых, чтобы продолжительность импульса запуска была больше сумм вре-
мени срабатывания компаратора и триггера, но меньше продолжительности
его выходного импульса, и, во-вторых, пауза между приходами двух сосед-
них импульсов запуска должна быть достаточной для полной разрядки кон-
денсатора RC-звена.
На основе описанного одновибратора легко можно построить схему широт-
но-импульсного модулятора. Для этого в схеме преобразователя напряжения
в частоту (рис. 8.42, а) автоколебательный мультивибратор должен быть пре-
330
Глава 8
вращен в одновибратор, на управляющий вход которого необходимо подать
последовательность импульсов запуска постоянной частоты.
Контрольные вопросы и задания
1. Какие элементы цифровых устройств относят к специальным?
2. Что такое логические расширители?
3. Перечислите схемы, используемые при построении преобразователей
уровней.
4. Приведите примеры генераторов, реализованных на дискретных инте-
гральных схемах.
5. Где используются генераторы с изменяемой частотой?
6. Что такое одновибратор? Приведите практические схемы одновибраторов.
7. Какие преимущества имеет одновибратор с повторным запуском?
8. Как строится схема быстродействующего автогенератора?
9. Как осуществляется стабилизация частоты выходного напряжения авто-
генератора?
10. Что такое разностные преобразователи?
11. Что такое детекторы фронтов?
12. Каковы назначения и структурная схема однотактного и многотактного
таймера?
Глава 9
Полупроводниковые
оперативные запоминающие
устройства
Для кратковременного хранения небольших объемов кодовых слов обычно
используют регистры. При необходимости продолжительного хранения или
хранения больших объемов информации применяют запоминающие устрой-
ства (ЗУ), выполненные на специализированных ИС. Применение ЗУ, кото-
рые используют ИС, позволяет максимально упростить аппаратную часть
электронных устройств.
По выполняемой функции ЗУ можно классифицировать на: оперативные запо-
минающие устройства (ОЗУ) и постоянные запоминающие устройства (ПЗУ).
К оперативным относят ЗУ, которые используются для хранения информа-
ции, получаемой в процессе работы устройства, и обеспечивают сравнение
времени их считывания и записи.
Оперативные ЗУ могут быть выполнены как статическими, так и динамиче-
скими. В статических ОЗУ записанная информация постоянно сохраняется в
выделенном для нее месте и не разрушается при ее считывании. Разрушение
информации возможно только при ее принудительном стирании или отклю-
чении напряжения источника питания.
В динамических ОЗУ информация постоянно циркулирует в массиве, отве-
денном для ее хранения. При этом считывание информации сопровождается
ее разрушением. Для сохранности информации ее необходимо перезаписать
снова.
Для обозначения на принципиальных электрических схемах ИС ОЗУ исполь-
зуется сокращение RAM (random access memory).
332
Глава 9
9.1. Микросхемы статических ОЗУ
Типичный вариант структурного построения микросхемы статического ОЗУ
приведен на рис. 9.1. Для примера выбрана сравнительно несложная микро-
схема памяти К561РУ2 (564РУ2) с емкостью 256 бит [21, 29]. Структурная
схема включает выполненные на едином кристалле кремния матрицу накопи-
теля, дешифраторы кода адресов строк Ао—Аз (Ао •— младший разряд) и
столбцов At—Д7, ключи выбора столбцов и устройство ввода/вывода (УВВ).
Режимом микросхемы управляют сигналы CS (Выбор микросхемы) и W/R
(Запись/Считывание).
Матрица накопителя
Рис. 9.1. Структура микросхемы статического ОЗУ
с одноразрядной организацией
Полупроводниковые оперативные запоминающие устройства 333
Матрица накопителя содержит 256 элементов памяти ЭП, расположенных на
пересечениях 16 строк и 16 столбцов. Каждый ЭП представляет собой стати-
ческий триггер, который может быть реализован на основе биполярных или
МДП-транзисторов. Это зависит от технологии изготовления микросхем.
В данном случае микросхема 561РУ2 изготовлена по КМДП-технологии, по-
этому ее основу составляет триггер (рис. 9.2) на МДП-транзисторах компле-
ментарного типа, которые имеют каналы разного типа проводимости: VT1,
VT2 — каналы и-типа, VT3, VT4 — каналы /7-типа. У триггера два парафаз-
ных соединенных входа/выхода. Ключевыми транзисторами V75, VT6 триг-
гер соединен с разрядными шинами РШь РШ0, по которым подводится к
триггеру при записи и отводится от него при считывании информация в па-
рафазией форме представления: РИД = D, РШ0 = D. Ключевые транзисторы
затворами соединены с адресной шиной (строкой). При нарушении строки
сигналом выборки X- 1, который снимается с выхода дешифратора адресов
строк, ключевые транзисторы открываются и подключают входы/выходы
триггера к разрядным шинам.
При отсутствии сигнала выборки строки, т. е. при Х= 0, ключевые транзи-
сторы закрыты и триггер изолирован от разрядных шин. Таким образом реа-
лизуют в матрице режим обращения к ЭП для записи или считывания ин-
формации и режим сохранения информации.
Для сохранности информации в триггере необходим источник питания, т. е.
триггер рассмотренного типа является энергетически зависимым. При нали-
чии питания триггер способен сохранять свое состояние как угодно долго.
В одно из двух состояний, в которых может находиться триггер, его приводят
сигналы, которые поступают по разрядным шинам в режиме записи: при
£> = 1 (РШ] = 1, РШо=О) VT1, VT4 — открыты, VT2, VT3 — закрыты, при
D = О (РШ1 = 0, РШо= 1) транзисторы свои состояния изменяют на обратные.
В режиме считывания РШ находятся в состояниях с высокими сопротивле-
ниями и принимают потенциалы плеч триггера, передавая их потом через
устройство ввода/вывода на выход микросхемы DO, DO. При этом инфор-
мация, которая сохраняется в триггере, не разрушается.
Особенность КМДП-триггеров состоит в том, что в режиме хранения они по-
требляют незначительную мощность от источника питания, поскольку в лю-
бом состоянии триггера в той или другой его половине один транзистор,
верхний или нижний, закрыт. В режиме обращения, если переключаются
элементы матрицы, дешифраторы и другие функциональные узлы микросхе-
мы, уровень ее энергопотребления возрастает на два-три порядка.
334
Глава 9
Рис. 9.2. Статический элемент памяти
Для обращения к микросхеме для записи 0 или 1 следует подвести эту ин-
формацию ко входу DI, подать код адреса A {Jo—А7} сигнал разрешения CS
и сигнал W/R, что отвечает режиму записи. При указанных сигналах возбуж-
дается заданная строка Xh выбранная дешифратором кода адресов строк, и в
результате этого открывается доступ по разрядным шинам ко всем ЭП дан-
ной строки. Одновременно возбуждается один из выходов Yj дешифратора
кода адреса столбцов и, открывая соответствующие транзисторы V7}o, V7}i в
блоке ключей выбора столбца, коммутирует избранный столбец на УВВ.
Доступ к разрядным шинам этого столбца со стороны УВВ обеспечивает
сигнал CS = 1, который открывает ключи VT0 и VT1. Настройку УВВ на при-
ем сигнала с входа D1 осуществляет сигнал W/R = 1.
Обращение к микросхеме для считывания происходит аналогично, но при
значении сигнала И77?=0.
В большинстве микросхем памяти УВВ содержится выходной ключевой уси-
литель-формирователь, способный принимать три состояния: два функцио-
нальных, соответствующих 0 или 1, и одно (третье) состояние с высоким
сопротивлением. В третьем состоянии выход практически отключен от при-
емника информации, например, информационной шины. Пример такого эле-
мента приведен рис. 9.3, а. Элемент представляет собой инвертор на транзи-
сторах VTI, VT2, дополненный двумя ключевыми транзисторами VT3, VT4,
которые обеспечивают реализацию третьего состояния выхода. Состоянием
ключей управляет сигнал V: при V = 0 оба ключа закрыты и выход находится
в состоянии с высоким сопротивлением, при V = 1 ключи открыты и схема
выполняет свои функции инвертора, передавая на выход DO микросхемы
Полупроводниковые оперативные запоминающие устройства 335
информацию, считанную с выбранного ЭП. Сигнал V формирует внутренняя
схема, прибавляя ему значение, обусловленное сигналами CS и W/R: если
рассмотренный выход реализован в микросхеме, то V = CS + W / R. При на-
личии еще одного входа стробирования сигнала ОЕ = 0, как у микросхемы
КР537РУ8, условие управления выходом запишется в виде:
V=CS + W/R + OE или V = CS W/R OE.
Наличие у микросхемы выхода на три состояния позволяет соединять ин-
формационные вход и выход для подключения их к единой информационной
шине.
а
Рис. 9.3. Инверторы на КМДП-транзисторах:
а — с выходом на три состояния; б — с защитной цепью на входе
Работу микросхемы статического ОЗУ в динамическом режиме иллюстри-
руют временные диаграммы, представленные на рис. 9.4. Диаграммы опре-
деляют последовательность подачи адресных и управляющих сигналов при
записи и считывании, а также временные интервалы между разными сигналами
и продолжительностями сигналов: время цикла запись/считывание (#ч.зи..сч),
продолжительность сигналов CS (выбора микросхемы) хвм и паузы между
ними твм, время установления сигнала CS относительно адреса tycBM_a, время
сохранения адреса после сигнала CS tcx.a.BM-> время выборки адреса tea или
время выбора микросхемы tBBM и др.
336
Глава 9
Рис. 9.4. Временные диаграммы
микросхемы статического ОЗУ
Следует обратить внимание на требование к форме сигналов управления CS
и W/R. В асинхронных статических ОЗУ эти сигналы могут быть представле-
ны в форме уровней напряжения, которые отвечают 0 или 1 в зависимости от
режима, а в схемах с тактовыми импульсами — в форме импульса, причем
требование импульсного представления относится обычно к сигналу CS.
Микросхема К561РУ2, временные диаграммы которой приведены на рис. 9.4,
относится к группе тактовых. Этой же группе принадлежат микросхемы се-
рии К537, ряд микросхем серии К132 и др. Много микросхем статических
Полупроводниковые оперативные запоминающие устройства
337
ОЗУ являются асинхронными. Для них значительная часть временных пара-
метров, которые характеризуют продолжительности управляющих сигналов
и их временные сдвиги, не регламентированы.
Надо учитывать также, при каком значении сигнала выполняется иницииро-
ванная им функция: например, запись информации в микросхему К561РУ2
происходит при сигнале W/R = 1 (см. рис. 9.4), а считывание при W/R - 0, для
микросхемы серии К537 и других серий необходимы обратные значения сиг-
нала W/R при выполнении этих же функций: W /R = 0 при записи, W /R = 1
при считывании. Указание на активное значение сигнала содержит его обо-
значение: если есть знак инверсии, то активным значением является 0, если
нет, то — 1.
Рассмотренная структурная схема (см. рис. 9.1) представляет собой при-
мер реализации статических ОЗУ с одноразрядной организацией. Этот тип
микросхем преобладает в современной номенклатуре микросхем памяти
(табл. 9.1). Вместе с тем все более активное развитие получают микросхемы
статических ОЗУ с многоразрядной словарной организацией. Принцип по-
строения таких микросхем рассмотрим на примере микросхемы КР537РУ8,
которая имеет информационную емкость 2Кх8 бит (рис. 9.5) [21, 43, 49]. Она
включает матрицу накопителя с 128x128 ЭП, регистры и дешифраторы кода
адресов строк и столбцов, усилители записи/считывания, устройство уп-
равления и устройство ввода/вывода. В качестве ЭП применен триггер на
КМДП-транзисторах (см. рис. 9.2).
Накопитель разбит на восемь секций по 128x16 ЭП в любой. Четыре млад-
ших разряда кода адреса Ао—Аз выбирают по одному столбцу в каждой сек-
ции и коммутируют их с УВВ. Управление устройством ввода/вывода осуще-
ствляют сигналы CS, ОЕ и W /R, предварительно обработанные устройст-
вом управления. Соответственно табл. 9.2 в зависимости от значений управ-
ляющих сигналов микросхема может работать в одном из трех режимов:
записи, считывания и хранения. В режиме записи информация 8-разрядным
кодом- через УВВ и усилители записи/считывания поступает в выбранную
ячейку памяти. При считывании информация из выбранной ячейки памяти
поступает на УВВ и через него — на выходы. Сигнал разрешения выхода
ОЕ позволяет в режиме считывания запрещать вывод информации: при
ОЕ = 1 входы/выходы принимают третье состояние с высоким сопротивле-
нием, так что информация на выходах отсутствует.
В режиме хранения потребляемая микросхемами от источника питания мощ-
ность снижается более, чем в 1000 раз.
338 Глава 9 j
Таблица 9.1. Характеристика серий микросхем статических ОЗУ
Серия Емкость, бит 1ц.ЗП.(зч)> НС Un, В РтВт Технология
К500 16x4, 64x4 1Кх1,4Кх1 40 -5,2 0.6...1.1 ЭСЛ
К1500 64x4, 1Кх1 4Кх1,16К~1 9...45 -4,5 0,6...1,1 ЭСЛ 1
К541 4Кх1, 1Кх4 8Кх1, 16Кх1 100...170 5 0,3...0,5 «Л-ТТЛ
К132 1Кх1,1Кх4 4Кх1, 16Кх1, 64Кх1 55...85 5 0,4...0,9 п-МДП
К537 1Кх1, 4Кх1 2Кх8, 1Кх4 110...500 5 0,02...0,2 кмдп
К134 1Кх1 1000 5 0,6 22Л-ТТЛ
К185 64x1, 1Кх1 256x1 300...500 5 0,4 22Л-ТТЛ
К581 2Кх8, 4Кх4 120...200 5 0,4 кмдп
К155 256x1, 1Кх1 45...90 5 0,9 ттл-эсл
К561 256x1 800 6-12 0,15 кмдп
К176 256x1 900 9 0?02 кмдп
К565 1Кх1 450 5 0,4 п-МДП
Номенклатура отечественных микросхем статических ОЗУ довольно пред-
ставительна и разнообразна, чтобы удовлетворить широкий круг требований
(см. табл. 9.1). Она включает серии наиболее быстродействующих микросхем
памяти, выполненных по технологиям ЭСЛ (К500, К1500), п-МДП (К 132),
ТТЛ (К155), с течением времени цикла обращения от 9 до 90 нс, и серии
КМДП-микросхем со сравнительно небольшим быстродействием 1ЧЗП(сч) =
= 100...800 нс, но существенным образом меньшим уровнем потребляемой
мощности: К537, К581, К561, К176. Эта особенность КМДП-микросхем обу-
славливает их перспективность для применения в устройствах с существенно
ограниченными энергоресурсами, а также для построения энергонезависи-
мых ОЗУ [4, 43].
Наиболее развитым функциональным составом из серий КМДП-микросхем
обладает серия К537. Место этой серии среди других по отдельным характе-
Полупроводниковые оперативные запоминающие устройства 339
ристикам видно из табл. 9.1. Более подробные сведения о ней приведены в
табл. 9.3.
Таблица 9.2. Таблица истинности
CS W/R А)—А? DI DO Режим работы
1 X X X - Z Сохранение
0 1 А 0 Z Запись
0 1 А 0 Z Запись
0 0 А X D, D Считывание
Примечание. X— произвольное состояние(0 или 1); Z— состояние с высоким сопро-
тивлением; D — данные.
Ао А, А2 А3
Рис. 9.5. Структура микросхемы статического ОЗУ
со словарной организацией
340
Гпава 9
Таблица 9.3. Динамические параметры микросхем серии К537
(в диапазоне температур-10...+70° С), нс
Тип микро- схемы 1ц.зп.(ач)> не меньше (а.ВМ> не больше 1уе. ВМ.ш не меньше не меньше 'Тем, не мень- ше 1м.а.ВМ> не меньше
РУ1А 1300 900 200 900 400 200
РУ1Б 2000 1400 300 1400 600 300
РУ1В 4000 2800 600 2800 1200 600
РУ2А 500 390 20 390 110 90
РУ2Б 670 560 20 560 — 90
РУЗА 290 300 40 230 60 20
РУЗБ 210 200 40 150 60 20
РУ6А 340 220 20 220 120 100
РУ6Б 530 400 20 400 • 130 110
РУ8А 350 200 70 220 130 60
РУ8Б 530 400 70 400 130 60
РУ9А 400 220 20 220 180 160
РУЭБ 580 400 20 400 180 160
РУ 10 180 170 — 300 — —
РУ13 200 200 — — — —
РУ14А 110 110 25 70 — 25
РУ14Б 180 180 35 130 — 25
Примечание. Микросхемы КР537РУ13, К537РУ14 А, Б — асинхронные, другие — так- товые.
Функциональный ряд серии включает более 15 типов микросхем, которые
отличаются информационной емкостью (от 1024 до 16 384 бит), организаци-
ей (одноразрядной и побайтовой), быстродействием (более чем в 5 раз),
уровнем потребляемой мощности. Имеются отличия и в системе управляю-
щих сигналов, и в конструктивном оформлении.
Общими свойствами микросхем серии К537 являются: единое напряжение
питания 5 В, ТТЛ-уровни входных и выходных сигналов, выход с тремя
состояниями, высокая помехоустойчивость, допустимая значительная ем-
кость нагрузки (200 пФ и более), небольшое энергопотребление, причем
при хранении почти на три порядка меньше, чем при обращении, способ-
Полупроводниковые оперативные запоминающие устройства
341
ность сохранять записанную информацию при сниженном до 2...3 В напря-
жении питания.
Эту способность КМДП-микросхем всех серий широко используют для при-
дания устройствам памяти свойства энергетической независимости, т. е.
свойства сохранять информацию при сбоях и отключении питания. С этой
целью в блоке статического ОЗУ к выводам питания микросхем через ключ,
например, полупроводниковый диод, подключают низковольтный буферный
источник питания с напряжением 2...3 В. При нормальном режиме питания
диод закрыт, а при выключении основного питания дйод открывается и под-
ключает к микросхемам буферный источник напряжения. В это время сдеду-
ет обеспечить изоляцию накопителя по информационным цепям значением
уровня запрета на входе CS, чтобы не повредить информацию, которая со-
храняется. Для увеличения времени хранения информации в аварийном ре-
жиме необходимо снижать ток потребления микросхем, повышать емкость
низковольтных малогабаритных элементов питания и уменьшать ток их са-
моразряда. Например, расчетное время хранения информации микросхемой
КР537РУЗА при работе от гальванического элемента СЦ-32 (1,57 В, 110 мА-ч)
с учетом саморазряда элемента составляет тысячи часов.
В устройствах памяти на микросхемах серии К537 для снижения потребляе-
мой мощности следует предусмотреть возможность автоматического пере-
ключения питания микросхем в режиме хранения из основного источника 5
В на маломощный буферный источник напряжения, который обеспечивает
питание только микросхем ОЗУ на уровне, достаточном для сохранности ин-
формации. Для микросхем К537РУ1, КР537РУ8 допускается снижать напря-
жение до 3 В, для микросхем КР537РУ6, К537РУ9 — до 3,3 В, для микро-
схем КР537РУ4, КР537РУ13, К537РУ14 — до 2,2 В. Наименьшую мощность
от низковольтного источника питания потребляют микросхемы КР537РУЗА
(11 мкВт), КР537РУ6А (115 мкВт), К537РУ13 и К537РУ14 (100 мкВт).
Микросхемы на МДП-транзисторах любого типа чувствительны к влиянию
статического электричества из-за высокого входного сопротивления. Даже
кратковременное повышение входного напряжения с недопустимо высоким
уровнем может вызвать электрический пробой тонкого слоя диэлектрика под
затвором. Для защиты от вредного влияния перенапряжения все входы мик-
росхем защищают диодно-резистивными цепями, встроенными внутрь кри-
сталла (см. рис. 9.3, б). Защитные цепи построены по схеме последовательно-
го соединения двух диодов VD1, VD2 и резистора R ограничения тока. От
влияния высокого положительного потенциала на входе защищает диод VD1,
который при открывании фиксирует входное напряжение на уровне напря-
342 Гпава 9
I
жения питания. Высокий отрицательный потенциал открывает диод VD2, ко-
торый ограничивает его безопасным для микросхемы уровнем.
Для многих типов КМДП-микросхем, и в частности, для микросхем серии
К537 существует опасность теплового пробоя /?-л-переходов кристалла из-за
"тиристорного эффекта".
Сущность этого явления состоит в том, что при повышении напряжения в
шине питания до 11...12 В из-за выбросов тока при включении и влияния ин-
дуктивностей шин, а также при превышении входным сигналом напряжения
питания внутри кристалла активизируются паразитные биполярные р-п-р-п-
структуры и из-за наличия положительной обратной связи по цепям токов
истока может появиться эффект неуправляемого нарастания тока стока,
близкий по механизму к аналогичному явлению в тиристорах в момент их
переключения. Поскольку в КМДП-структурах отсутствуют резисторы на-
грузки с ограничением тока, то нарастание тока приводит к развитию тепло-
вого пробоя в кристалле и, как следствие, к неисправности микросхемы.
С повышением уровня интеграции микросхем опасность возникновения в них
"тиристорного эффекта" увеличивается. В некоторых типах микросхем рас-
смотренный эффект практически не наблюдается, в частности, в микросхемах
серий К561, 564, в некоторых микросхемах серии К537, например КР537РУ6 и
др. В структурах этих микросхем сформированы так называемые "охранные
цепи" шунтирования паразитных транзисторов и за счет этого устраняют тири-
сторный эффект. Для тех микросхем, в которых защита отсутствует, необходи-
мо предусматривать конструктивные меры предупреждения тиристорного эф-
фекта: снижать индуктивность шин питания, не допускать близкого
расположения с сильнотоковыми микросхемами и т. д. [7,21,26,29].
При применении микросхем памяти, изготовленных по КМДП-технологии, в
частности, микросхем серии К537, необходимо придерживаться порядка
включения питания и подачи входных сигналов: сначала должно быть вклю-
чено напряжение питания. При выключении блока ОЗУ следует снять входные
сигналы (адресный, управляющие и информационные), а потом отключить
источник напряжения питания. Необходимо обеспечить также выполнение
условия, по которому напряжение сигналов не должно превышать напряже-
ния питания микросхемы.
Микросхемы серии К537 работают в режимах записи, считывания и хране-
ния. Значения сигналов в названных режимах указаны в табл. 9.4 для микро-
схемы К537РУ1, в табл. 9.5 для микросхем КР537РУ2, КР537РУЗ, КР537РУ6,
К537РУ14, в табл. 9.6 для микросхем КР537РУ8, К537РУ9, КР537РУ10 и в
табл. 9.7 для микросхемы КР537РУ13.
Полупроводниковые оперативные запоминающие устройства 343
Сравнение динамических параметров микросхем показывает, что в серии К537
наибольшим быстродействием обладают микросхемы КР537РУ10 и К537РУ14.
Микросхемы К537РУ14 и КР537РУ13 являются асинхронными. Кроме этого
исключения все микросхемы серии К537 являются тактовыми: в режимах за-
писи и считывания необходимо сигнал CS подавать импульсом, а сигнал W /R
может иметь форму уровня или напряжения импульса, как поКазано на вре-
менных диаграммах на рис. 9.6.
Таблица 9.4. Таблица истинности КР537РУ1
CS W/R А>—Д» DI DO Режим работы
0 X X X Z Хранение
1 1 А 0 1 Запись 0
1 1 А 1 0 Запись 1
1 0 А X D Считывание
Таблица 9.5. Таблица истинности КР537РУ2 (РУЗ, РУ6, РУ14)
CS W/R А DI DO Режим работы
1 X X X Z Хранение
0 0 А 1 Z Запись 1
0 0 А 0 Z Запись 0
0 1 А X D Считывание
Таблица 9.6. Таблица истинности КР537РУ6
CS ОЕ W/R До—До DIOo-DIO, Режим работы
1 X X X Z Хранение
0 X 0 А 0 Запись 0
0 X 0 А 1 Запись 1
0 1 1 А Z Чтение без выдачи
0 0 1 А D0—D7 Считывание
344
Гпава 9
Таблица 9.7. Таблица истинности КР537РУ13
CS W/R Аг-А> DIOo—D?O3 Режим работы
1 X X Z Хранение
0 0 А 0 Запись 0
0 0 А 1 Запись 1
0 1 А Do—D3 Считывание
Рис. 9.6. Временные диаграммы микросхемы КР537РУ2
в режимах записи и считывания
В режиме считывания информация на выходе появляется через время по-
сле отрицательного перепада сигнала CS (рис. 9.6, б). Время выборки адреса
будет состоять из и tyC.BM.a значения которых приведены в табл. 9.3.
Микросхемы КР537РУ8 и КР537РУ10 имеют дополнительный управляющий
сигнал ОЕ (разрешение по выходу): при подаче этого сигнала одновременно
Полупроводниковые оперативные запоминающие устройства
345
с сигналом CS отсчет времени появления сигнала ведется от отрицательного
перепада сигнала CS = ОЕ.
Существует возможность стробирования выходной информации сигналом
ОЕ, который подается с некоторой задержкой относительно сигнала CS.
В этом случае при ОЕ= 1, т. е. к моменту подачи этого сигнала, выходы на-
ходятся в третьем состоянии даже при CS = 0 (см. табл. 9.6). Только в момент
поступления сигнала ОЕ выходы переходят в функциональное состояние:
через время tHOE на выходах появится информация, которая считывается.
В этом режиме время выборки адреса определяют соотношениями: г«.о = tycJoE.a +
+ te.OE или t ea = tyc. BM. a + (ус. ОЕ. bm + t„.()E- Заметим, что tyc.OEJiM не регламенти-
руют, его значения устанавливают, исходя из условий работы микросхемы в
составе устройства.
Микросхема КМ581РУ5 Б, В, Г также выполнена по КМДП-технологии. Она
представляет собой статическое асинхронное ОЗУ емкостью 2Кх8 бит. Таб-
лица истинности соответствует табл. 9.6. Электрические характеристики
микросхемы приведены в табл. 9.2. Следует прибавить, что микросхема
дифференцирована по группам Б, В, Г по значению временных параметров:
время цикла записи (считывания) составляет 120 нс (Б), 150 нс (В), 200 нс
(Г), т. е. микросхемы группы Б имеют наибольшее быстродействие. Выход-
ной ток 4 мА. Выход построен по схеме с тремя состояниями.
Серия К132 состоит из микросхем статических ОЗУ высокого быстродействия:
время цикла обращения для большинства микросхем лежит в диапазоне значе-
ний 55...85 нс (см. табл. 9.1). Микросхемы выполнены по и-канальной МДП-
технологии и отличаются разнообразием в отношении структурных и схемо-
технических решений, электрических параметров, конструкций корпуса.
Однако у микросхем серии К132 имеется ряд общих свойств, важных для
их практического использования: единое напряжение питания 5 В, ТТЛ
входные и выходные уровни напряжений 0 и 1: входные — соответственно
не более 0,8 В, не менее 2 В; выходные — не более 0,4 В, не менее 2,4 В;
наличие выходов с тремя состояниями, единая система сигналов управле-
ния: CS, W /R; способность работать на большую емкостную нагрузку (от
100 до 600 пФ для разных типов микросхем), возможность снижения уров-
ня энергопотребления при переходе в режим хранения в 3—5 раз, а у неко-
торых микросхем — до 20 раз.
По своей структуре микросхемы серии К132 близки к микросхемам рассмот-
ренных серий К561, К537: они состоят из накопителя матричного типа, реги-
стров и дешифраторов кода адреса, устройства ввода/вывода, блока ключей
346
Гпава 9
выбора строк и столбцов. В реализации названных элементов структурной ’
схемы также имеется много общих решений. В частности, все входы — ад- j
ресные, управляющие, информационные, имеют усилители, построенные по j
схеме (рис. 9.7, а) инвертора на двух транзисторах VT1, VT2 с защитой в виде 5
резистивно-транзисторной цепи R, VT3. Охранный транзистор VT3 своим р-п- |
переходом сток-подложка предохраняет вход транзистора VT1 от действия ста- j
тического электричества и защищает от резких скачков напряжений на входах ,
своей выходной емкостью, которая вместе с резистором образует интегрирую- I
щую цепь. I
Рис. 9.7. Функциональные элементы микросхем статических ОЗУ
на л-МДП-транзисторах: а — входной инвертор; б — элемент памяти; |
в — усилитель записи/считывания |
'5
Входные усилители-формирователи имеют высокое быстродействие, которое Я
обеспечено выбором режима работы транзистора V72 и напряжением смеще-
Полупроводниковые оперативные запоминающие устройства
347
ния подложки t/CM =-2,7 В. Транзистор VT2, который имеет встроенный канал
n-типа, нормально открыт и при выключении VT1 переходит в режим генера-
тора тока, заряжая за короткое время выходную емкость. При включении VT1
емкость также быстро разряжается через канал открытого транзистора VT1 с
низким сопротивлением.
Напряжение отрицательного смещения р-подложки формирует встроенный в
кристалл преобразователь из напряжения питания микросхемы 5 В. Это на-
пряжение уменьшает порог включения транзисторов и снижает уровень то-
ков истока внутри кристалла.
В качестве ЭП применяют статический триггер (рис. 9.7, б) на четырех тран-
зисторах VT1—VT4 и двух ключевых транзисторах VT5, VT6, затворы кото-
рых соединены с адресной шиной, а стоки с разрядными шинами. При Xt= 1
ключевые транзисторы открываются и подключают триггер к разрядным
шинам. При записи разрядные шины передают свой потенциал узловым ем-
костям С и обеспечивают переключение триггера в состояние, которое отве-
чает записываемой информации. Этот процесс описан при рассмотрении ра-
боты КМДП-триггера (см. рис. 9.2). Аналогичное обращение к ЭП
происходит и при считывании, только теперь свой потенциал передает триг-
гер разрядным шинам с высоким сопротивлением.
Отличительной особенностью структуры микросхем памяти и-МДП-типа, в
частности, микросхем серии К132, является наличие в каждом .столбце уси-
лителя записи/считывания триггерного типа (рис. 9.7, в). Усилитель управля-
ет внутренним сигналом F: при его поступлении транзистор VT5 открывается
и уравнивает потенциалы двух входов/выходов триггера. В этом и состоит
подготовка усилителя к приему информации. При считывании информации с
выбранного ЭП на разрядных шинах РШ0, РИД создается асимметрия потен-
циалов, что влияет на состояние плеч усилителя, подключенного к этим раз-
рядным шинам. В момент снятия сигнала F, если транзистор VT5 закрывает-
ся, внесенная разрядными шинами асимметрия потенциалов определит
состояние, в которое переключится триггер-усилитель. В результате слабый
информационный сигнал, полученный’ из выхода ЭП, будет усилен и передан
в устройство ввода/вывода. Усилитель составлен из транзисторов, которые
отличаются от транзисторов ЭП более высоким уровнем токов.
Одновременно с усилением сигнала, который считывается, триггер-усили-
тель предотвращает возможность разрушения информации в избранном ЭП,
т. к. обеспечивает восстановление (регенерацию) заряда узловых емкостей
триггера ЭП.
В некоторых микросхемах, например в КР132РУ6, К132РУ10 и др., ЭП вы-
полнен на триггере, в котором вместо погрузочных транзисторов сформиро-
348
Гпава 9
ваны резисторы с высоким сопротивлением (до 109 Ом). При такой техноло-
гии удается обеспечить более высокий уровень интеграции и, значит, увели-
чить информационную емкость микросхемы памяти. Кроме того, снижается
потребляемая микросхемой мощность в режиме хранения.
Применение резисторов с высоким сопротивлением в схеме триггера оказа-
лось возможным благодаря усовершенствованию и-канальной технологии и
снижению на этой основе паразитных токов истока в структуре кристалла к
значениям пикоампер [23]. Выходные каскады микросхем построены по схе-
ме инверторов с тремя состояниями, которые формируют ТТЛ-уровни.
Микросхемы серии К132 работают в режимах записи, считывания и хранения.
Таблицы истинности всех микросхем серии К132, кроме КМ132РУ8, отвечают
содержанию табл. 9.5. Таблица истинности микросхемы КМ132РУ8 (см.
табл. 9.7) имеет отличия, обусловленные тем, что у этой микросхемы входы и
выходы соединены. Микросхема КР132РУ6 имеет дополнительно к назван-
ным режим "Считывание/модификация/запись".
Отличительные особенности этого режима обнаруживаются в динамике ра-
боты микросхемы и видны на временных диаграммах.
При реализации названных режимов следует учитывать требования к форме
представления сигнала управления: сигнала разрешения выбора микросхемы
CS и сигнала режима обращения W /R. По этому признаку микросхемы ста-
тических ОЗУ разделяют на асинхронные и тактовые. Микросхемы
КР132РУ4А, Б, КМ132РУ5А, Б и КР132РУ6А, Б — тактовые (КМ132РУ5А,
Б — только в режиме записи), другие микросхемы этой серии-асинхронные.
Временные диаграммы для тактовых микросхем аналогичны диаграммам на
рис. 9.6. Напомним, что при записи и считывании информации в тактовых
микросхемах сигнал CS или W /R подается импульсом. При схемотехниче-
ской реализации временных диаграмм сигналов микросхемы необходимо ру-
ководствоваться значениями временных параметров, основные из которых
приведены в табл. 9.8. В микросхемах КР132РУ4 и КР132РУ6 адресные,
управляющие и информационные сигналы фиксируются на входных усили-
телях-триггерах по отрицательному перепаду сигнала CS. Поэтому для этих
микросхем следует обеспечить необходимое время удержания названных
сигналов относительно сигнала CS для их "захвата" входными триггерами.
После фиксации сигналы могут принимать произвольные значения, например
значения для следующего цикла обращения.
Полупроводниковые оперативные запоминающие устройства
349
Таблица 9.8. Динамические параметры микросхем серий К132, КР132
(в диапазоне температур-10...+70° С), нс
Тип микросхемы ^ц.зл.(зч) lex. О1.зп Тзп Там ty.e.BM ₽сп, Вт
РУ2А 650 650 100 400 — — 0,4
РУ2Б 950 950 100 400 — — 0,44
РУЗА 75 75 10 55 — — 0,66
РУЗБ 75 125 10 55 — — 0,55
РУ4А 55 33 — — 33 5 0,47
РУ4Б 100 70 — — 70 5 0,47
РУ5А 85 85 10 55 70 — 0,9
РУ5Б 120 120 10 60 105 — 0,9
РУ6А 75 45 10 25 45 25 0,44
РУ6Б 120 70 10 40 70 40 0,44
РУ8А 70 70 5 — 55 — 0,8
РУ8Б 120 120 5 — 55 — 0,8
РУ 10 70 55 — — — — 0,42
Примечание. Микросхемы КМ132РУ5А, Б; КР132РУ4 А, Б; КР132РУ6 А, Б — синхронные, другие — асинхронные.
У микросхем асинхронных ОЗУ сигналы CS и W /R можно подавать уровнем
О или 1. В таком случае временные процессы в микросхеме определяют адрес-
ные сигналы. В асинхронных микросхемах управляющие сигналы можно по-
давать и импульсами. Тогда необходимо принимать во внимание требования к
их минимальной продолжительности (табл. 9.8).
Режим "Считывание/модификация/запись" соединяет в себе два режима и
обеспечивает считывание информации с выбранного ЭП и запись в этот же
ЭП новой информации в одном цикле (рис. 9.8). Время цикла обращения к
микросхеме в этом режиме больше. Увеличивается и число временных пара-
метров, которые учитываются.
Для обеспечения максимального быстродействия микросхем необходимо ад-
ресные сигналы и сигналы управления формировать с продолжительностью
фронта 2 нс.
В режиме хранения во многих микросхемах серии К132 наблюдается сниже-
ние в 3—5 раз тока потребления. У микросхем К132РУ6 и КМ132РУ8 воз-
можно многоразовое (более чем в 10 раз) снижение потребляемой мощности
350
Гпава 9
за счет выключения напряжения питания, но сохранение его уровня 5 В на ;
выводе CS. В этом режиме через вход CS осуществляется питание только на- i
копителя и формирователя напряжения смещения подложки, другие функ- ’
циональные узлы микросхемы находятся в отключенном состоянии.
Рис. 9.8. Временные диаграммы микросхемы статического ОЗУ
в режиме "Считывание/модификация/запись"
Серии К155, К.134, К541, К185, К500, К1500 и др. содержат микросхемы, из- f
готовленные методами биполярной технологии. Среди этих методов наибо- j
лее широко применяются ТТЛ-технологии, сейчас в основном ТТЛШ (серии I
К531, К1531, К1533 и др.), ЭСЛ-технологии (серии К500, К1500), технологии
ПЛ в соединении с ТТЛ (К185, К134, К541 и др.), ТТЛ с ЭСЛ (К155) и т. д.
Названные технологии отличаются схемотехническими решениями, приня-
тыми для микросхем статических ОЗУ. Объединяет эти технологии то, что |
основным активным компонентом схем является биполярный транзистор и, |
значит, в основе лежит технология изготовления биполярных структур с раз- |
ными физико-техническими свойствами: классических п-р-п- или р-и-р-тран- 1
зисторов, транзисторов с включением диодов Шоттки параллельно коллек- |
торному переходу (транзисторов Шоттки), тиристоров, транзисторов с ин- 1
жекционным питанием и др. |
Серия К541 имеет в своём составе микросхемы статических ОЗУ емкостью 1
4Kxl, 8Kxl, 16Кх1, 1Кх4 асинхронного типа среднего быстродействия (см. 1
табл. 9.1). Микросхемы серии имеют напряжение питания 5 В, ТТЛ входные ,
Полупроводниковые оперативные запоминающие устройства
351
и выходные уровни, выход на три состояния, характеризуются сравнительно
высоким уровнем энергопотребления по сравнению с микросхемами серии
К132, причем не имеют свойства снижать уровень потребляемой мощности в
режиме хранения.
Структура микросхем содержит все функциональные узлы типичного вари-
анта ее построения (рис. 9.9). Как элемент памяти использован статический
триггер на четырех транзисторах, два из которых, VT3 и VT4, являются ин-
жекторами транзисторов VT2 и VT1 соответственно. Транзисторами с двумя
эмиттерами управляют сигналы адресной шины X, и разрядных шин РШ0,
РШр При Xi= 0 триггер находится в режиме хранения, т. к. при этом фикси-
руется состояние плеч триггера. При X, = 1 оба перехода эмиттера подклю-
чены к адресной шине, закрываются, и состояние триггера зависит от потен-
циалов разрядных шин: при низком потенциале шин в режиме считывания в
одну из них потечет ток, а именно в ту, со стороны которой транзистор от-
крыт; в другую тока не будет.
При записи по шинам в форме парафазного сигнала РШ] = D, РШ0 = £> к пле-
чам триггера подводится информация. Асимметрия в потенциалах шин вызо-
вет переключение триггера в состояние, обусловленное потенциалами шин:
например, при PLLIi = О, PUI0 = 1 (запись 0) откроется VT2, через него в шину
потечет ток инжектора VT4, а транзистор VT1 закроется. При записи 1 со-
стояние транзисторов изменяется на обратное.
Выходные и входные цепи выполнены на элементах ТТЛ, поскольку функ-
циональные узлы с низким порогом ИИЛ имеют низкую помехоустойчивость
и, кроме того, не согласованы по уровням напряжения с элементами других
типов логики. Вариант выходного каскада с тремя состояниями (рис. 9.9, в),
выполненный по схеме ТТЛ сложного инвертора с дополнительными эле-
ментами VD1, VD2, VT2, необходимыми для обеспечения третьего состояния
выхода. Управляющий сигнал V зависит от внешних сигналов CS и W/R,
влияет на вход транзистора VT2, закрывает его при V = 0 или открывает при
V- I. В третьем состоянии выход находится при V = I, если шунтирование
открытым транзистором VT2 входов вызовет закрытие транзисторов VT5 и
VT3, а значит, и VT4.
Микросхемы серии К541 работают в режимах хранения, записи и считы-
вания. Условия реализации этих режимов представлены в табл. 9.5. Соответ-
ственно условию рёжима считывания: CS= 0, W /R = 1, управляющий сиг-
нал должен быть сформирован, выходя из соотношения: V = CS - W / R или
CS+W/R.
По аналогичной схеме, но без VD1, VD2, VT2 построены и входные усилите-
ли-формирователи. Для повышения быстродействия входные усилители вы-
352
Гпава 9
полняют и по схеме ТТЛ-ЭСЛ (рис. 9.9, г). Преимущество этой схемы состо-
ит в том, что она в максимальной степени реализует быстродействие транзи-
сторов за счет ограничения их насыщения и переключение током эмиттера,
который не зависит от входного влияния.
а
г
Рис. 9.9. Функциональные элементы микросхем
статических ОЗУ на биполярных транзисторах:
а — элемент памяти Л; б — элемент памяти ТТЛ;
в — инвертор с выходом на три состояния; г — входной формирователь
ТТЛ-ЭСЛ; д — инвертор с открытым коллекторным выходом
д
Микросхемы серии К541 относятся к группе асинхронных: сигналы CS и
W /R можно подавать как уровнем, так и импульсом. Параметры микросхем
представлены в табл. 9.9.
Полупроводниковые оперативные запоминающие устройства 353
Таблица 9.9. Параметры микросхем серий К541, КР541
при температуре 25° С, нс
Тип мик- росхемы Емкость, бит Сц.зп/зчЛ не больше t..» не больше tyc.3n.ai не меньше tex. а.зт не больше ^эл> не больше ty.BM.3m не больше
РУ1 4Кх1 155 120 45 50 60 90
РУ1А 4Кх1 130 70 30 50 50 90
РУ2 1Кх4 140 120 50 30 60 60
РУ2А 1Кх4 140 90 50 30 60 60
РУЗ 16Кх1 170 150 60 50 60 90
РУЗА 16Кх1 150 100 60 30 60 90
РУ31 8Кх1 170 150 60 50 60 90
РУ31А 8Кх1 150 100 60 30 60 90
Микросхемы ОЗУ серий К134, К155, К185 имеют много общего с рассмот-
ренными. Все они относятся к типу асинхронных статических ОЗУ, поэтому
довольно просты в применении. Основные характеристики этих микросхем
приведены в табл. 9.1.
Микросхема К155РУ7 емкостью 1Кх1 бит, асинхронная, имеет повышенное
быстродействие: ее время цикла обращения равняется 45 нс. Это достигнуто
применением в структуре микросхемы элементов ТТЛ и ЭСЛ, в частности,
элементом памяти является статический триггер на транзисторах с двумя
эмиттерами (рис. 9.9, б) с нелинейной нагрузкой, а входные и выходные кас-
кады выполнены по соединенной схемотехнике, как показано на рис. 9.9, г.
Таблица истинности, динамика работы этой микросхемы аналогичны микро-
схемам серии К541.
Микросхема К134РУ6 емкостью 1Кх1 бит получена по ИИЛ-ТТЛ-тех-
нологии. Ее особенность состоит в том, что выход построен по схеме с от-
крытым коллектором (рис. 9.9, д). Наличие такого выхода не позволяет объе-
динять информационные входы и выходы. При соединении нескольких мик-
росхем по выходам можно использовать схему "монтажного ИЛИ" с
подключением к точке соединения источника питания через внешний рези-
стор ограничения тока. Для расчета его сопротивления необходимо учиты-
вать значение выходного тока в состоянии логического 0, которое равняется
16 мА. Характеристики микросхем приведены в табл. 9.1. При сохранении
потребляемая мощность снижается вдвое.
354 Глава 9
У микросхемы К185РУ5 емкостью 1Кх1 бит те же особенности, что и у
К134РУ6, но она более быстродействующая. В динамику работы при обра-
щении во время влияния сигнала CS на выходе возможны препятствия про-
должительностью не более чем время выбора: 1в.вм- Серия развивается, о чем
свидетельствуют микросхемы К185РУ10 емкостью 16Кх1 бит с течением
времени цикла 50 нс.
Микросхемы серий К500, К1500 имеют самое большое быстродействие, ко-
торое обусловлено использованием для их изготовления ЭСЛ-технологии.
Микросхемы относятся к группе асинхронных. Время цикла обращения в
диапазоне рабочих температур имеет значение от 9 нс для микросхемы
К1500РУ073 и 15 нс для К1500РУ480 до 40...45 нс для К500РУ470,
К1500РУ470, К500РУ415. Микросхемы памяти названных серий имеют элек-
трические характеристики, несовместимые с характеристиками микросхем
других серий, что исключает их общее применение. Для них характерен
сравнительно высокий уровень энергопотребления при небольшой информа-
ционной емкости (см. табл. 9.1). Причем уровень потребляемой мощности не
изменяется при переходе от режима обращения к режиму хранения.
Выход в большинстве микросхем построен по схеме с открытым эмиттером.
Такой выход можно непосредственно подключать к информационной шине
или необходимо его нагрузить внешним резистором 50 Ом, соединенным с
источником напряжения -2 В. Микросхемы памяти ЭСЛ-серии предназначе-
ны в основном для применения в быстродействующей аппаратуре как реги-
стры процессора (микросхемы с организацией 16x4, 64x8 и др.), буферной
памяти (микросхемы с организацией 256x1, 256x4, 1Кх1,4Кх1, 1Кх4).
9.2. Микросхемы динамических ОЗУ
В микросхемах памяти динамического типа функции ЭП выполняет электри-
ческий конденсатор, образованный внутри МДП-структуры. Информация
представляется в виде заряда: наличие заряда на конденсаторе отвечает логи-
ческому 0, отсутствие — логической 1. Поскольку время сохранения конден-
сатором заряда ограничено, предусматривают периодическое восстановление
(регенерацию) записанной информации. В этом состоит одна из отличитель-
ных особенностей динамических ОЗУ. Кроме того, для них нужна синхрони-
зация, которая обеспечивает необходимую последовательность включений и
выключений функциональных узлов [11,21].
Полупроводниковые оперативные запоминающие устройства 355
Для изготовления микросхем динамических ОЗУ в основном применяют п-
МДП-технологию, которая позволяет повышать быстродействие и уровень
интеграции микросхем, обеспечивать маленькие токи истока и за этот счет
увеличивать время сохранения заряда на запоминающем конденсаторе.
Микросхемы динамических ОЗУ отечественного производства представлены
в основном серией К565. Она включает в свой состав ряд микросхем, кото-
рые отличаются не только своими характеристиками, но и использованными
в них структурными решениями. Характеристики микросхем динамических
ОЗУ серии К565 приведены в табл. 9.10.
Таблица 9.10. Характеристики микросхем динамического ОЗУ
Тип микросхемы Емкость, бит 1ц.эп(эч) Un, в "гл Реп, мВт
обращение хранение
КР565РУ1А, Б 4Кх1 500, 900 12: ±5 400 20
К565РУЗА-Г 16Кх1 510..370 12; ±5 460 40
К565РУ5Б-Д 64Кх1 230...460 5 250-160 21
К565РУ5Д1, Д2 32Кх1 460 5 160 21
К565РУ5ДЗ 16Кх1 460 5 160 21
К565РУ5Д4 ’ 16Кх1 460 5 160 21
К565РУ6Б-Д 16Кх1 230...460 5 150-120 20
К565РУ7В-Г 256Кх1 340...410 5 350 35
Рассмотрим типичный вариант реализации динамического ОЗУ на примере
микросхемы К565РУЗ информационной емкостью 16Кх1 бит. В ее структур-
ную схему (рис. 9.10) входят выполненные в одном кремниевом кристалле
матрица накопителя, которая содержит 16 384 элементов памяти, располо-
женных на пересечениях 128 строк и 128 столбцов, 128 усилителей считыва-
ния и регенерации, дешифраторы строк и столбцов, устройство управления,
устройство ввода/вывода и мультиплексный регистр адреса.
Матрица накопителя разделена на две части по 64x64 ЭП в каждой. Между
ними размещены усилители, так что каждый столбец состоит из двух секций,
подключенных к разным плечам усилителя (рис. 9.11).
Элемент памяти построен по схеме с одним транзистором и включает кон-
денсатор Су и транзистор VTy. Транзистор выполняет функции ключа: при
356
Глава 9
сигнале на адресной шине строки X, = 1 он открывается и соединяет конден-
сатор Су, с /-разрядной шиной. Предварительно в паузах между обращения-
ми к накопителю, емкости полушины CulA и СшВ заряжают источник напряже-
ния Uo через открытые ключевые транзисторы VT5 и VT6. При обращении к
накопителю эти транзисторы закрываются и изолируют полушины Aj и В, от
источника напряжения t/0. Запоминающий конденсатор Су выбранного ЭП
подключается через открытый транзистор VTy к полушине Aj и изменяет ее
потенциал. Это изменение незначительно, т. к. емкость запоминающего кон-
денсатора намного меньше емкости шины и равняется 0,1...0,2 пФ. Поэтому
для индикации малого изменения потенциала шины при считывании инфор-
мации применен высокочувствительный дифференциальный усилитель триг-
герного типа на транзисторах VT1—VT4, включенный в середину PIII, как
показано на рис. 9.11.
Хо—Хвз
at
□
И
гя
я
kl
п
и
н
а
q е
>»ф
А0“
Ai ““
£=
А5 —
3
t
3
Ключи выбора
столбцов
Дешифратор
адреса
столбцов
s—
^а
S3
Опорная
строка 1
Усилители
считывания
Опорная
строка 2
Матрица ЭП
64x64
Устройство
ввода/
вывода
f5
DO
DI
Устройство управления
RAS CAS W/R
Рис. 9.10. Структура микросхемы динамического ОЗУ
Полупроводниковые оперативные запоминающие устройства
357
Рис. 9.11. Фрагмент разряда (столбца)
микросхемы динамического ОЗУ
Кроме массива ЭП и усилителей, матрица имеет в своей структуре опорные
элементы (ЭО) по одному элементу в каждой полушине. Эти элементы в каж-
дой половине матрицы составляют опорную строку (ОС). Опорный элемент
построен аналогично запоминающему. Его назначение состоит в поддержке
опорного напряжения с которым усилитель сравнивает потенциал полуши-
ны с выбранным ЭП и реагирует на полученную разность потенциалов при
сравнении положительного и отрицательного знака в зависимости от уровня
считывания. Эта операция происходит так: если выбрана для обращения строка
верхней полуматрицы Xt, то сигнал А6 старшего разряда кода адреса сроки
a
358 Гпава 9 j
1
коммутирует в селекторе опорной строки цепь через ключевой транзистор УТц i
для сигнала F2 к OCi, расположенной в нижней полуматрице.
Таким образом, в любом из 128 столбцов к усилителю с разных сторон под-
ключены ЭП и ЭО. Поскольку потенциал полушины с ЭП отличается от
опорного, то в проводимости транзисторов разных плеч усилителя-триггера
появляется асимметрия, которая при включении цепи его питания сигналом
F3 вызовет перебрасывание триггера по преобладающему уровню. В итоге на
выходах/входах А и Y триггера формируются полные уровни 1 и 0. Тот из -I
сигналов, который отражает считанную информацию, в нашем примере на |
рис. 9.11 — сигнал из плеча А, коммутируется на вход устройства вывода че- |
рез ключевые транзисторы VT7, VT9 и VT10, которые открываются сигнала- |
ми А 6, F4 и Yj. Очевидно, считанным может быть только один сигнал с вы- |
бранного дешифратором столбца: У, = 1. В других столбцах ключи VT10 |
закрыты. Сигнал F4 зависит от наличия сигнала CAS: при отсутствии по- ]
следнего он не формируется и ключ VT9 закрыт. i
Сигнал на входе/выходе А триггера-усилителя выполняет также функцию I
восстановления уровня заряда запоминающего конденсатора Су, т. е. функ- 1
цию регенерации информации. Причем эта операция происходит во всех ЭП |
выбранной строки одновременно. 1
Таким образом, при каждом обращении к матрице для считывания информа- |
ции автоматически осуществляется регенерация информации во всех ЭП, ко- j
торые принадлежат избранной строке. |
1
Для адресации 16К элементов памяти необходим 14-разрядный код, а у рас- J
смотренной микросхемы только семь адресных входов. С целью уменьшения |
числа необходимых выводов корпуса в микросхемах динамических ОЗУ код |
адреса вводят по частям: сначала семь младших разрядов Ао—А6, сопровож- |
дая их сигналом стробирования RAS, потом семь старших разрядов Ат—At3c 1
сигналом стробирования CAS. Внутри микросхемы коды адреса строк и |
столбцов фиксируются на адресном регистре, потом дешифруются и осуще- |
ствляют выборку адресного ЭП. I
- i
Для формирования внутренних сигналов Ft—F4, управляющих включением и J
выключением в определенной последовательности функциональных узлов |
микросхемы, в ее структуре предусмотрено устройство управления, для ко- 1
торого входными являются сигналы RAS, CAS, W /R. 1
Устройство ввода/вывода обеспечивает вывод одного бита информации DO в 1
режиме считывания и ввод одного бита информации DI с ее фиксацией с по- 1
мощью триггера-задвижки в режиме записи. Во всех режимах, кроме режима |
считывания, выход принимает третье положение с высоким сопротивлением. |
Полупроводниковые оперативные запоминающие устройства 359
Наличие выхода состояния с высоким сопротивлением позволяет объединять
информационные входы и выходы при подключении микросхемы к общей
информационной шине.
По входам и выходу микросхемы серии К565 совместимы с ТТЛ-микро-
схемами, что означает соответствие их входных и выходных сигналов ТТЛ-
уровням.
Значения выходных токов в нормальном режиме эксплуатации не превыша-
ют 4 мА, а в предельном режиме могут достигать 30 мА.
Микросхемы динамических ОЗУ работают в следующих режимах: записи,
считывания, считывания/модификации/записи, страничной записи, странич-
ного считывания, регенерации.
Названные режимы и условия их реализации относительно микросхемы
К565РУЗ отображены в табл. 9.11, но аналогично протекают процессы и в
микросхемах других типов этой серии.
Таблица 9.11. Таблица истинности микросхем серии К565
RAS CAS VJ/R А Di DO Режим работы
1 1 X X X z Хранение
1 0 X X X z Хранение
0 1 X А X z Регенерация
0 0 0 А 0 z Запись 0
0 0 0 А 1 z Запись 1
0 0 1 А X D Считывание
Для обращения к микросхеме для записи и считывания информации необхо-
димо подать (рис. 9.12, а) код адреса строк Aq—А6, одновременно с ним или с
какой-то (не нормируемой) задержкой сигнал RAS, потом с нормированной
задержкой на время удержания адреса строк относительно сигнала RAS
должен быть представлен код адреса столбцов и через время установления
tyc.a.cAs — сигнал CAS. К моменту подачи кода адреса столбцов на вход DI
подводят записываемый бит информации, который сигналом W /R при нали-
чии CAS = 0 фиксируется на входном триггере-задвижке. Сигнал записи
W /R может быть представлен уровнем или импульсом. В последнем случае
он должен иметь продолжительность не меньше определенного параметром
Тит? значения. Если сигнал записи представлен уровнем, то фиксация D1 триг-
360
Глава 9
гером-задвижкой создает отрицательный перепад сигнала CAS (при наличии
RAS = 0). По окончании записи должна быть выдержана пауза Iras, которая
равняется интервалу между сигналами Л45, для восстановления состояния
внутренних цепей микросхемы.
В аналогичном порядке должны быть представлены адресные и управляю-
щие сигналы при считывании информации (рис. 9.12, б). Сигнал W /R = 1
может быть представлен уровнем или импульсом. Время появления выходно-
го сигнала можно отсчитывать от момента поступления сигналов адреса tB.a
или сигналов управления, времени выборки сигнала RAS tejus, времени вы-
борки сигнала CAS te.cAs- При оценке микросхемы по этим параметрам сле-
дует иметь в виду, что они взаимозависимы, и потому достаточно знать один
из них. Более информативным является параметр поскольку информа-
цию выводит из микросхемы сигнал CAS при наличии, конечно, сигнала
считывания W /R = 1. Из рис. 9.12, б вытекает.- t&IiAS = („сах+ tyc.CAs.RAS-
Рис. 9.12. Временные диаграммы микросхемы К565РУЗ
в режимах записи (а), считывания (б), регенерации (в)
Полупроводниковые оперативные запоминающие устройства 361
Для оценки быстродействия микросхемы памяти в расчет необходимо при-
нимать время цикла записи (считывания) t4.3n, tyC4. Другие временные пара-
метры необходимы для обеспечения безошибочного функционирования мик-
росхем в составе электронной аппаратуры. Перечень временных параметров
динамических ОЗУ включает десятки наименований. Все многообразие этих
параметров можно систематизировать, объединив их в следующие группы:
□ параметры, которые характеризуют продолжительности сигналов и интер-
валов между сигналами, например сигнала Л: тА , тА;
□ параметры, которые характеризуют взаимный сдвиг сигналов, например
сигналов А и В:
• tyc.B-A — время установления сигнала В относительно Л;
• 1у.в.А — время удержания сигнала В относительно Л;
• tcx A.e— время сохранения сигнала Л относительно В;
□ время цикла ty — интервал времени между началами (окончаниями) сиг-
налов на одном из управляющих входов, например Л, на протяжении ко-
торого микросхема выполняет одну функцию, например, запись или
считывание tyC4;
□ время выборки te — интервал времени между подачей на вход микросхе-
мы заданного сигнала, например Л, и получением на выходе данных D:
1в.А-
В дополнение к ним для микросхем динамических ОЗУ введен параметр —
период регенерации который определяет максимальный интервал време-
ни между двумя обращениями по каждому адресу для восстановления сохра-
ненной информации.
Временные диаграммы микросхем динамических ОЗУ имеют ряд существен-
ных отличий (рис. 9.13). Уже была отмечена характерная особенность мик-
росхем динамических ОЗУ принимать код адреса двумя частями. В данном
случае сначала вводят 7-разрядный код адреса срок Ао—Лб, сопровождая его
сигналом RAS, потом К этим же адресным входам подводят сигналы адреса
столбцов Л7—Л и, сопровождая их сигналом CAS. Параметром tyc.cAS.RAs уста-
навливают взаимный сдвиг по времени указанных сигналов.
Для обеспечения надежной записи сигналов адреса во внутренних регистрах
необходимо удержать эти сигналы некоторое время относительно сигналов
стробирования RAS (ty n RAS} и CAS (ty. a.CAs)-
362
Глава 9
Рис. 9.13. Временные диаграммы динамического ОЗУ
в режиме считывания
Сигнал W/R=\ при считывании следует подавать в сигналСА5 или одно-
временно с ним. При окончании считывания этот сигнал снимают через вре-
мя tcxcy.CAS-
Время, необходимое для выполнения микросхемой функции считывания ин-
формации по заданному адресу с учетом продолжительности восстановления
состояния внутренних цепей тЛЛ5, определяет значение параметра t4C4.
В табл. 9.12 приведены основные из параметров, которые дают довольно пол-
ное представление о динамике работы микросхем динамических ОЗУ серии
К565, а сами параметры указаны на временных диаграммах рис. 9.12 (штри-
ховкой обозначены временные интервалы, которые не фиксируются по про-
должительности, где сигналы могут иметь произвольные значения: 0 или 1).
Таблица 9.12. Динамические параметры микросхем серии К565
Параметр, нс К565РУЗ К565РУ5.6 К565РУ7
А, Б В Г Б В Г Д В Г
1ц.зп.(зч) 510 410 370 230 280 360 460 340 410
^ц.зч-м-зп. 670 520 420 310 380 460 600 410 490
л * 1ц.ЗП.(зч) 370 275 225 150 180 250 320 120 140
Полупроводниковые оперативные запоминающие устройства 363
Таблица 9.12 (окончание)
Параметр, нс К565РУЗ К565РУ5.6 К565РУ7
А,Б В Г Б В Г Д В Г
ТЯЛ5 300 250 200 120 150 200 250 150 200
TffdS 200 150 120 100 120 150 200 180 200
TCAS 220 165 135 70 90 120 150 75 100
tyc.CAS.RAS 100 85 65 30 35 55 75 50 60
ty.a.RAS 60 45 25 15 20 40 60 20 25
tyc.CAS.a 20 10 10 0 0 0 0 — —
ty.a.CAS 100 75 55 25 35 45 60 — —
TVW 120 75 55 35 45 80 120 40 65
ty.Dl.CAS 100 75 55 45 55 80 120 55 70
4aS* 140 100 80 70 80 120 160 60 70
xb.RAS 200 165 135 70 90 120 150 50 60
Треп MC 2 2 2 2 2 2 1 8 8
Примечание. * — в страничном режиме.
Для обеспечения надежного хранения записанной в накопителе информации
реализуют режим принудительной регенерации. Регенерация информации в
любом ЭП должна осуществляться не реже чем через 2 мс (для К565РУ5Д и
КР565РУ6Д через 1 мс). Как уже отмечалось, регенерация автоматически
выполняется для всех ЭП избранной строки при обращении к матрице для
записи или считывания информации.
Время, на протяжении которого необходимо обратиться в строку для регене-
рации, определяет параметр "Период регенерации" Трег.
Поскольку обращение к разным строкам происходит с разными по продол-
жительности интервалами времени, рассчитывать только на автоматическую
регенерацию нельзя.
Цикл регенерации состоит из иг обращений к матрице, где m — число строк,
путем перебора адресов строк с помощью внешнего счетчика циклов обра-
щений. Обращение к матрице для регенерации может быть организовано по
364
Глава 9
любому из режимов: записи, считывания, считывания/модификации/записи, а
также по специальному режиму регенерации — сигналом RAS.
Режим работы "Считывание/модификация/запись" состоит в считывании
информации о следующей записи в один и тот же ЭП. Во временных диа-
граммах сигналов для этого режима соединены диаграммы для считывания
(рис. 9.12, б) и записи (рис. 9.12, а) информации: при неизменных сигналах
RAS и CAS режим считывания изменяет режим записи данных по тому же
адресу. Модификация режима состоит в изменении сигнала считывания на
сигнал записи и в подведении к входу DI записываемой информации. Время
цикла в этом режиме обращения больше, чем в других (см. табл. 9.12). Во
всех указанных режимах регенерация осуществляется в естественном поряд-
ке, как операция, которая сопровождает процесс обращения к микросхеме.
При организации принудительной регенерации наиболее целесообразным
и удобным для реализации является режим регенерации сигналом RAS
(рис. 9.12, в), при котором осуществляют перебор адресов в сопровождении
сигнала стробирования RAS при CAS = 1.
В микросхеме К565РУ1 режим регенерации осуществляют по циклу считы-
вания или "Считывание/модификация/запись" с выполнением условия CS =1,
при которой доступ к микросхеме по входу и выходу закрыт. Выход нахо-
дится в состоянии с высоким сопротивлением.
В расчет времени регенерации следует принимать время цикла при избран-
ном режиме регенерации, помножив его на число строк. Например, на реге-
нерацию информации в ЭП одной строки микросхемы К565РУ5Б в режиме
"Считывание/модификация/запись" необходимо (см. табл. 9.12) 310 нс, тогда
для регенерации ЭП всех 256 строк потребуется 80 мкс, что составит 4% ра-
бочего времени микросхемы. В режиме регенерации только сигналом RAS
общее время регенерации уменьшается до 61,5 мкс, что составит 3% времени
функционирования микросхемы.
Страничные режимы записи и считывания реализуют обращения к микро-
схеме по адресу строки с выборкой ЭП этой строки с изменением адреса
столбцов. В этих режимах значительно уменьшается время цикла записи
(считывания) (табл. 9.12), поскольку при неизменных сигналах RAS= 0 и
кода адреса строки использована часть полного цикла записи (считывания),
которая относится к адресации столбцов.
В состав серии К565 входят микросхемы с информационной емкостью 4К,
16К, 64К и 256К. Микросхемы К565РУ1 и К565РУЗ имеют потребность в
трех источниках питания. При применении этих микросхем следует учиты-
Полупроводниковые оперативные запоминающие устройства 365
вать требования включения и выключения источников питания: первым под-
ключают источник -5 В, а отключают последним. Это требование обуслов-
лено тем, что напряжение -5 В подается на подложку (кристалл) и если ее не
подключить первой, то под влиянием, даже кратковременным, напряжений
двух других источников с напряжением 5 и 12 В в кристалле может состоять-
ся тепловой пробой и повредиться микросхема.
После подачи напряжения питания микросхемы К565РУ1, К565РУЗ перехо-
дят в нормальный режим функционирования через восемь рабочих циклов,
микросхема К565РУ5 — после паузы в 2 мс и следующих 16 рабочих циклов;
микросхема КР565РУ6 — после паузы 2 мс и следующих 8—16 рабочих
циклов в любом из режимов.
Микросхемы К565РУ5 и КР565РУ6 имеют один источник питания 5 В и оди-
наковые электрические параметры, но разную информационную емкость.
Микросхема КР565РУ6 совместима с микросхемой К565РУЗ по статическим
параметрам, имеет ту же информационную емкость и разведение выводов в
корпусе, но отличается лучшими значениями временных параметров, по-
требляемой мощности и наличием одного источника питания 5 В. Поэтому
применение микросхемы КР565РУ6 целесообразнее.
Каждый тип микросхем серии К565 подразделен на подтипы (номиналы ти-
пов), которые отличаются временными параметрами, а микросхемы К565РУ5
и информационной емкостью, которая расширяет функциональный ряд мик-
росхем динамических ОЗУ. По режимам работы микросхемы серии К565 це-
ликом совместимы, что обеспечивает возможность перехода от микросхем
памяти небольшой информационной емкости, например от КР565РУ6, к
микросхемам К565РУ5 и К565РУ7.
Дальнейшее развитие микросхем динамических ОЗУ связано с повышением
уровня интеграции и, значит, информационной емкости, а также с освоением
структур, в которых устройство динамической памяти соединено на одном
кристалле с устройством регенерации. Такое динамическое ОЗУ для пользо-
вателя имеет характеристики статического ОЗУ, и потому его называют ква-
зистатическим. Элементы таких встроенных систем регенерации уже присут-
ствуют в современных микросхемах динамических ОЗУ, в частности, в
К565РУ7. Важной отличительной особенностью данной микросхемы являет-
ся увеличенный до 8 мс период регенерации и наличие у нее встроенного в
кристалл счетчика адреса строк, что позволяет применять режим автоматиче-
ской регенерации. В этом режиме регенерация осуществляется за 512 циклов
изменения только сигнала RAS при активном состоянии сигнала CAS. Пе-
ребор адресов строк автоматически выполняет внутренний счетчик. Это уп-
рощает устройство управления м икросхемой [17].
366
Гпава 9
9.3. Применение микросхем оперативных
запоминающих устройств
Для реализации оперативной памяти широко применяют микросхемы статиче-
ских и динамических ОЗУ: первые — для ОЗУ сравнительно небольшой емко-
сти, вторые — для ОЗУ емкостью более 10 Кбайт, поскольку они в большей
степени удовлетворяют требованиям к габаритам, энергопотреблению и стои-
мости запоминающих устройств [21,25,49].
Микросхемы статических ОЗУ более просты в применении, и потому во мно-
гих случаях им отдают предпочтение.
Микросхемы памяти для построения ОЗУ микроЭВМ или микропроцессор-
ного контроллера выбирают, исходя из следующих данных: необходимая
информационная емкость и организация памяти, быстродействие (время цик-
ла обращения или для записи считывания), тип магистрали (интерфейса), ха-
рактеристики линий магистрали (нагрузочная способность по току и емкости,
требования к устройствам ввода/вывода узлов, которые подключаются, и
др.), требования к энергопотреблению, необходимость обеспечения энерге-
тической независимости, условия эксплуатации, конструктивные требования.
Блок ОЗУ в общем случае включает модуль ОЗУ, составленный из микро-
схем памяти, контроллер ОЗУ (устройство управления), буферные или реги-
стровые магистральные приемо-передающие, шинные формирователи, кото-
рые обеспечивают соединение по нагрузке модуля ОЗУ с шинами адреса и
данных.
Значительное влияние на схему и характеристики контроллера и устройств
сообщения представляет тип интерфейса, принятый в данной микропроцес-
сорной системе [23].
Физический интерфейс представляет собой унифицированную магистраль из
функционально объединенных линий, по которым передают коды адреса
(шина адреса ША), данные (шина данных ШД), сигналы управления (шина
управления ШУ), а также электропитание.
При разработке ОЗУ одной из типичных является задача объединения микро-
схем памяти в модуль. Способ решения этой задачи иллюстрирует рис. 9.14,
на котором приведен блок ОЗУ емкостью 8К байт, построенный на микро-
схемах К537РУ14 с возможностью его расширения до 32 Кбайт. Каждая мик-
росхема имеет организацию с одним разрядом 4Кх1 бит. Для наращивания
разрядности слов до байта объединяют восемь микросхем DD1—DD8 в суб-
модуль путем соединения всех одноименных выводов, кроме информацион-
ных. Аналогично построен субмодуль DD9—DD16.
Полупроводниковые оперативные запоминающие устройства
367
Для наращивания числа слов соединяют все одноименные выводы микро-
схем субмодулей DD1—DD8 и DD9—DD16 кроме выводов для сигналов вы-
бора микросхем CS1, CS2. Эти выводы подключают к выходам дешифрато-
ра DD17, назначение которого состоит в выборе субмодуля, которые
адресуются старшими разрядами кода адреса А14А13А12. В рассмотренном
примере задействованы два выхода DD17, на которых сигналы с уровнем ло-
гического 0 появляются при входных кодах ООО и 001. В первом случае от-
крыт доступ к субмодулю DD1—DD8, во втором — к субмодулю DD9—
DD16. Очевидно, что оставшиеся шесть выходов DD17 позволяют увеличи-
вать емкость ОЗУ еще на шесть аналогичных субмодулей, т. е. до 32 Кбайт,
или используется часть выходов для подключения к ним модулей ПЗУ.
Такую организацию памяти, как на рис. 9.14, называют страничной, а субмо-
дуль — страницей [21]. Полезно иметь в виду возможность изменения адреса
страницы, т. е. ее положения в адресном пространстве, подключением выво-
да CS к нужному выходу дешифратора DD17.
г—СВ1
DD21
DD20
2
5
8
>S
V/R
DD18
О*г
DI,
18
10
2k
RG
LO
BF
DDE DO.
db;
DD4DO
DDE DO
DB<
DDE DDC
DD7 DO
DDE DD
n
a
18
10
RAM
4Kx8
41
AO
A1
A2
A3
A4
A5
A6
A7
A8
A9
A1C
Ml
DD1 DO
3
4
5
6
DB'
□
El
и
ЕП
2
3
AO
A1
A2
A3
A4
A5
A6
A7
A8
A9
MO
Ml
RAM
4KxB
/V/R
DI.
DI
DI.
DI
DI,
IE2S
IWIS
№
1ВД1НЭ
№
IMIS
IMIS
2
3
5
6
П
m
m
8
П
П
n
Ж
5
8
8
Рис. 9.14. Блок статического ОЗУ на микросхемах памяти
с раздельными линиями ввода/вывода данных
Старший разряд кода адреса А15 используется для деления адресного про-
странства емкостью 64 Кбайт на две равных части. При А|5 = 0 дешифратор
368
Глава 9
DD17, имея на управляющем входе VI сигнал разрешения, с уровнем логиче-
ского 0, обеспечивает формирование на своих выходах сигналов выбора
страниц. При А 15=1 дешифратор DD17 блокирован, на его выходах уровни
принимают значение логической 1 и тем самым обеспечивается запрет дос-
тупа к страницам ОЗУ.
Вторая половина адресного пространства емкостью до 32 Кбайт может быть
использована для адресации устройств ввода/вывода. При необходимости
существенного увеличения емкости памяти используют четыре старших раз-
ряда кода адреса Ац—А15. В таком случае можно применить дешифратор
К555ИДЗ, который имеет 16 выходов и это позволит получить модуль памяти
емкостью до 64 Кбайт.
Регистры DD20, DD21 выполняют функции буферов адресной шины. Буфера
шин необходимы для повышения их нагрузочной способности по току и ем-
кости. Например, линии ША микропроцессора КР580ВМ80А имеют допус-
тимые значения тока до 1,8 мА и емкости до 100 пФ. Учитывая то, что значе-
ние емкости каждого адресного входа микросхем памяти серии К537
равняется 5...10 пФ, получаем в схеме на рис. 9.14 емкостную нагрузку каж-
дой линии ША более 100 пФ. Таким образом, обусловлена необходимость
включения буфера.
Применение регистров КР580ИР82 как буферов увеличивает нагрузочную
способность линий ША до 32 мА и 300 пФ. Один из разрядов регистра DD20
(выводы 5, 15) использован как буфер линии сигнала MWTC, который
управляет режимом записи/считывания микросхем ОЗУ.
Запись информации в регистр КР580ИР82 осуществляют по стробу, который
подается на вход СЕ (вывод 11), или при наличии на этом входе постоянного
уровня логической 1. Считывание информации возможно при наличии на
входе ОЕ (вывод 9) сигнала с уровнем логического 0. При ОЕ = 1 выходы
принимают третье состояние. Значение сигнала разрешения ОЕ формирует
логический элемент DD23 при поступлении хотя бы на один из его входов
сигнала с уровнем логического 0. Итак, при обращении к модулю ОЗУ, если
один из сигналов выбора С51 или страницы CS2 равняется 0, на выходе
DD3 формируется сигнал с уровнем 0, что открывает для чтения регистры
DD20, DD21. При увеличении числа страниц необходимо задействовать до-
полнительные входы DD23.
Для буфера ША можно использовать также микросхемы магистральных при-
емников-передатчиков и шинных формирователей.
Соединение модуля ОЗУ с шиной данных реализовано на микросхемах шин-
ных формирователей К589АП16 (DD18, DD19). Микросхема указанного вида
Полупроводниковые оперативные запоминающие устройства 369
имеет 4-разрядные входной и выходной каналы Dl\—DU, DOt—DO4, 4-раз-
рядный двунаправленный канал DBt—DB4. Передача информации обеспечи-
вается при сигнале с уровнем логического 0 на входе CS. При наличии на
входе CS сигнала с уровнем логической 1 все выходы переходят в третье со-
стояние. Сигнал CS снимается из выхода DD23.
Направление передачи информации зависит от сигнала MRDC, который по-
дается на вход W/R-. при 0 информация передается из входов DI на выходы
DB, при 1 из входов DB на выходы DO. Итак, при MRDC = 0 информация с
выходов микросхем ОЗУ поступает в шину данных, при MRDC = 1 из шины
данных на входы микросхем ОЗУ.
Для буфера шины данных можно использовать также микросхемы шинных
формирователей других серий, например, К555АП6, магистральные прием-
ники-передатчики К580ВА86, К580ВА87 (с инверсными выходами), К588ВА1
и др.
Другой вариант построения блока статического ОЗУ емкостью 8 Кбайт при-
веден на рис. 9.15 [21]. Блок включает два субмодуля (страницы) памяти
DD1—DD8 и DD9—DDI6 по 4 Кбайт каждый, буфер шины адреса DD20,
DD21, буфер шины данных DD18, программируемое адресное устройство
DD17 и логические элементы DD19 для формирования сигналов выбора
страниц.
Субмодули построены так же, как на рис. 9.14, но с тем отличием, что у каж-
дой микросхемы информационные вход DI и выход DO соединены и выведе-
ны на одну линию ШД. Кроме этого, здесь применены микросхемы синхрон-
ных статических ОЗУ К537РУЗ, которые требуют при каждом обращении к
ним подачи импульсного сигнала на вход CS. Переход таких микросхем из
режима хранения в активный режим записи или считывания осуществляется
переключением сигнала CS из состояния 1 в состояние 0. После окончания
операции записи или считывания для подготовки к следующему циклу необ-
ходимо установить сигнал CS в состояние 1.
Для обеспечения импульсных сигналов CS1 и CS2 в схеме блока ОЗУ пре-
дусмотрены стробирования элементов DD19.1 и DD19.2 импульсом, который
формирует узел DD22.1, DD22.2 при импульсном влиянии на его входы сиг-
налов MWTC при записи и MRDC при считывании информации.
Для выбора одной из двух страниц ОЗУ использован разряд Ai2 кода адреса:
при 0 выбирается страница DD1—DD8, при 1 — страница DD9—DD16.
370
Глава 9
DD1 -DD8
RAM
4Kx8
CO
DD20.DD21
13 Л.-А,
DO
MWTC
W/R
®CS1
DD22.4
DI
RG
CM
co
12 . A„-A„
DD22.1
6cs;
DI
BO
DIO„-DIO
MRDC T
BO —
BO —
B3
CO
in
RAM
4Kx8
CO
IO
CO
ID
CD
CO
BF
0
MRDC
DD18
DD^DDlT^
DD19.1
OW/R
8,
MWTC
AO
A1
A2
A3
A4
A5
A6
A7
CD
co
ID
B4 —
B5 —
8
ШД —Ч
D„-D.
B7
B6
8
8
Рис. 9.15. Блок статического ОЗУ на микросхемах памяти
с общими линиями ввода/вывода данных
Буфер ШД реализован на микросхеме DD18 магистрального приемника-
передатчика (МПП) КР580ВА86, которая представляет собой 8-разрядный
двунаправленный формирователь и обеспечивает ток нагрузки до 32 мА, ем-
кость 300 пФ. Микросхема имеет двунаправленный канал А, который под-
ключается к магистрали, и двунаправленный канал Y, который подключается
к ОЗУ.
Выходы обоих каналов имеют три состояния. Каналы управляются сигнала-
ми направления передачи данных W/R и отключения CS. Передача информа-
ции разрешена при CS= 0, причем если W/R = 1, то направление передачи —
от канала А к каналу В, если W/R = 0, то передача осуществляется от В к Л.
При CS = 1 выходы каналов переходят в третье состояние. Задержка переда-
чи информации микросхемой МПП равняется 30 нс. В рассмотренном вари-
анте объединены информационные входы и выходы микросхем ОЗУ одной 8-
разрядной шиной так, что, например, к одной линии подключают Dio и DOo
Полупроводниковые оперативные запоминающие устройства 371
обоих субмодулей, образуя линию DIOq) и т. д. Переключение направления
передачи DD18 осуществляет сигнал MRDC. В этом же качестве можно ис-
пользовать сигнал DB1N из выхода микропроцессора КР580ВМ80А, предва-
рительно инвертировав его.
Особенностью рассмотренного блока ОЗУ является применение программи-
руемого адресного устройства DD17. Оно представляет собой схему сравне-
ния двух трехразрядных кодов. Опорный код В2В\В0, который устанавливает-
ся перемычками S1—S3, является адресом данного блока ОЗУ. При
совпадении кода из шины адреса А15—Ав с опорным кодом схема сравнения
формирует сигнал разрешения для регистров DD20, DD21 и магистрального
приемника-передатчика DD18. По этому сигналу код адреса Ац—-Ао поступа-
ет на адресные входы модуля ОЗУ, а его информационные входы и выходы
коммутируются на шину данных. При отсутствии сигнала разрешения на
входе DD17 модуль ОЗУ отключен от шины адреса и шины данных.
Для построения блоков оперативной памяти динамического типа применяют
микросхемы динамических ОЗУ.
Эти микросхемы имеют ряд особенностей, которые существенным образом
отличают их от микросхем статических ОЗУ: мультиплексирование адресно-
го кода, более сложные временные диаграммы сигналов управления, регене-
рация сохраненной информации, значительное несогласование входов и вы-
ходов с ТТЛ-линиями по сопротивлению и возможность появления помех, к
которым динамические микросхемы очень чувствительны.
Указанные особенности микросхем памяти значительно влияют на структур-
ные и схемотехнические решения при построении динамических ОЗУ, а так-
же на режимы их работы. Как и для статических ОЗУ, задача реализации ди-
намических ОЗУ многовариантна. Поэтому способы ее решения рассмотрим
на некоторых примерах, обратив внимание на применение микросхем памяти
и режимы управления их работой.
На рис. 9.16 приведена структурная схема блока динамического ОЗУ емко-
стью 64 Кбайт для 8-разрядных микропроцессорных устройств, реализован-
ных на комплекте БИС К580. Варианты реализации функциональных узлов
приведены на рис. 9.17 и 9.18 [21,29].
Модуль памяти (рис. 9.17) DD1—DD8 построен на микросхемах К565РУ5
путем соединения их одноименных выводов, кроме информационных. Сиг-
налы RAS и CAS формируют контроллер ОЗУ CLC (рис. 9.18), сигнал
MWTC из шины управления подается на вход W/R. Для снижения степени
несогласования с ТТЛ элементами целесообразно подключение всех адрес-
372
Гпава 9
ных и управляющих линий ко входам микросхем памяти осуществлять через
резисторы с сопротивлением 20...30 Ом [28].
Рис. 9.16. Структурная схема блока динамического ОЗУ
Буфер выходных данных DD13 реализован на параллельном 8-разрядном ре-
гистре К580ИР82. Он может быть построен также на других реестровых мик-
росхемах, магистральных приемниках-передатчиках, например К580ВА86,
или буферных регистрах со многими режимами функционирования. Сигналы
управления регистром вырабатывает контроллер ОЗУ. Сигнал ОЕ управляет
выходами: при 0 они открыты для считывания, при 1 — переходят в третье
состояние, сигнал СИЕ управляет входами: при 1 они открыты для записи,
при 0 — блокированы.
В рассмотренном варианте реализации блока ОЗУ буфер реализован только
до его выходной линии. Возможны и другие способы соединения модуля
ОЗУ с шиной данных: через буферы входных и выходных информационных
линий, как на рис. 9.14, или через магистральный приемник-передатчик типа
К580ВА86 с объединением информационных входов и выходов каждой мик-
росхемы, как на рис. 9.15. '
Мультиплексор DD9—DD12 обеспечивает последовательное во времени вве-
дение адресного кода строк (Ао—А7) и столбцов Ау (As—А и) в модуль ОЗУ.
Полупроводниковые оперативные запоминающие устройства
373
Адресные сигналы поступают на входы KI, К2 и К5, Кб мультиплексорных
микросхем (см. рис. 9.17) и коммутируются на выходы под управлением сиг-
нала на входе А (А/Ах) при наличии на другом управляющем входе B(REF)
уровня 0. Условия коммутации адресных сигналов: при Ау/Ах = 0 к выходам
подключаются каналы KI, К5 и, значит, на адресные входы ОЗУ поступают
адреса строк Ах, при А у/Ах = 1 к выходам подключаются каналы К2, Кб и к
ОЗУ направляется код адреса столбцов А у.
ШД
2
11
18.
21
26
К1
К2
КЗ
К4
В
А
V1
VI
К5
Кб
А
11
25
21
р
I—<
£
К1
K2
КЗ
К4
В
А
►V1
V1
К5
Кб
К7
К8
них
см
VIUX
CM
CO
CO
CO
co
co
co
K1
K2
КЗ
K4
В
мих
см
CM
K5
K6
K7
K8
25
21
А
15
R ГТ
К2
КЗ
К4
В
А
V1
'V1
К5
Кб
US
24
VIUX
co
co
co
co
co
co
А
А
6
а
2.
3
RAS
CAS
MWTC
DI.
DI.
DI.
DI.
DI.
DI,
DI,
DI,
AO
A1
A2
A3
A4
A5
A6
A7
RAM
64Kxe
со
co
CD
CO
DD1
DO.
DD2
DO.
DI
0
RG
D0
DD3
DO,
DD4
DO,
CM
co
DD5
DD6
CO
CO
DD7
4
DO.
5
DO,
6
DO.
DD8
DO.
OE
0
1
2
3
4
5
6
7
1
2
3
Рис. 9.17. Блок динамического ОЗУ с мультиплексором кода адреса
Сигналы управления — REF— признак режима регенерации и Ау/Ах — сиг-
нал мультиплексирования каналов — вырабатывает контроллер.
В режиме регенерации REF = 1 и изменении А у/Ах мультиплексор коммутирует
на выходы каналы КЗ, К4 и К7, К8. Но поскольку указанные каналы попарно
374
Гпава 9
соединены, то на результат коммутации сигнал Ау/Ах влияния не оказывает:
при любых его значениях на выходы мультиплексора поступают адреса реге-
нерации Ar, которые вырабатываются счетчиком DD19, DD20 контроллера.
Эти сигналы адресуют только строки, сигналы адреса столбцов в этом режиме
на адресных входах отсутствуют.
Рис. 9.18. Контроллер динамического ОЗУ
Для реализации мультиплексора, кроме К155КП2, могут быть использованы
микросхемы К555КП2, К555КП12 без изменения разводки посадочного мес-
та на печатной плате.
Контроллер ОЗУ (рис. 9.18) включает узел DD14—DD18 формирования сиг-
налов управления модулем ОЗУ и мультиплексором адреса и узел DD19,
DD20 формирования 8-разрядного адресного кода регенерации ARO—Art,.
Полупроводниковые оперативные запоминающие устройства 375
Временные диаграммы сигналов управления, которые формируются кон-
троллером, приведены на рис. 9.19. Выходные сигналы генераторной микро-
схемы КР580ГФ24 формируют OSC с частотой 18 МГц и Ф2 с периодом
0,5 мкс. Входными для контроллера есть также сигналы MWTC, MRDC,
INH1, которые поступают из шины управления.
°^лл1ШШ1П1ШЛ1ШЛШ1ПЛЛЛППШ1Л1иШ.
®2 J 1 I I___________________I I_________
Рис. 9.19. Временные диаграммы сигналов управления
Сигналы управления мультиплексором формируют регистр DD14 и схему
управления режимом обращения к модулю ОЗУ на элементах DD15, DD16.
При обращении к ОЗУ на выходе DD16.1 появляется 1, что по переднему
фронту Ф2 записывается в DD15.1 и появляется на выходе этого триггера.
Второй триггер DD15.2 сохраняет свое нулевое состояние, имея на инверс-
ном выходе 1. Поэтому выход DD16.4 переходит в состояние 0 и обеспечива-
ет REF = 0, при котором мультиплексор коммутирует на адресные входы
ОЗУ адреса строк Ах и столбцов Ау. Введение этих адресов в микросхему
осуществляют сигналы RAS и С AS, которые формируют регистр DD14 и
дополнительные логические элементы DD17.1, DD18.1 так, чтобы было вы-
полнено требование сдвига во времени сигнала CAS относительно RAS.
Одновременно с указанными сигналами в режиме обращения формируются
сигналы СИЕ = 1 и ОЕ = 0 (при MRDC = 0), которые обеспечивают обмен мо-
Глава 9
дуля ОЗУ с шиной через буферный регистр DD13 для записи в ОЗУ {СИЕ = 1,
ОЕ = 1 и выход DD13 отключен) и считывание с ОЗУ {СИЕ = 1, ОЕ = 0) ин-
формации.
В конце цикла обращения к ОЗУ, как видно из рис. 9.19, контроллер фор-
мирует сигнал регенерации REF = 1, который через мультиплексор комму-
тирует выходы счетчика DD19, DD20 на адресные входы ОЗУ и таким об-
разом обеспечивает регенерацию информации в ЭП строки каждой
микросхемы памяти. По окончании сигнала REF счетчик адреса регенера-
ции переходит в следующее состояние и формирует на своих выходах ад-
рес очередной строки.
При отсутствии обращения к ОЗУ {MWTC = 1, MRDC-1) или при наличии
сигнала запрета INSI = 0 блок ОЗУ работает только в режиме регенерации.
С каждым тактом Ф2 контроллер формирует сигналы RAS, REF и код адреса
очередной строки и инициирует работу модуля памяти по циклу регенерации.
Процесс регенерации прекращается при обращении микропроцессора к ОЗУ,
и контроллер обрабатывает требование микропроцессора. В конце цикла об-
ращения контроллер переводит блок ОЗУ в режим регенерации, продолжая
этот процесс с адреса, на котором он был прерван.
Регенерация, осуществляемая по описанному алгоритму, получила название
"прозрачной": она незаметна для микропроцессора и не снижает скорость
обработки программ. Условием для применения этого способа является на-
личие временных интервалов между двумя любыми обращениями микропро-
цессора к ОЗУ, достаточными для проведения одного цикла регенерации,
т. е. регенерации при обращении к модулю ОЗУ по одному адресу.
Контрольные вопросы и задания
1. В чем назначение ОЗУ?
2. Назовите основные параметры ЗУ.
3. Что такое элементарная запоминающая ячейка?
4. Какая схемотехника обеспечивает максимальное быстродействие ЭП ОЗУ?
5. Приведите схему статического ЭП на основе МДП-транзисторов.
Полупроводниковые оперативные запоминающие устройства 377
6. В чем состоит принцип построения ИС ОЗУ с одномерной адресацией; со
словарной адресацией?
7. Приведите примеры энергонезависимых ЭП для построения ОЗУ.
8. Изобразите схему ЭП статического ОЗУ на биполярных транзисторах,
которые работают в ключевом режиме.
9. Приведите структуру ИС динамического ОЗУ.
10. В чем состоит особенность динамических ОЗУ? На основе каких типов
транзисторов они строятся и почему?
11. Нарисуйте временные диаграммы работы ЭП динамического ОЗУ на
МДП-приборах.
12. Сравните преимущества и недостатки всех ОЗУ.
Глава 10
Микросхемы постоянных
запоминающих устройств
10.1. Микросхемы ПЗУМ
Еще недавно в распоряжении разработчика цифровых электронных уст-
ройств имелась лишь "жесткая" логика. Искусство проектирования состояло
в достижении поставленной цели с помощью минимального числа микро-
схем, способных выполнять лишь строго определенные функции. Устройство
налаживали и совершенствовали, перерезая печатные проводники и устанав-
ливая проволочные перемычки и дополнительные детали. Нередко ошибки,
допущенные на этапе проектирования, удавалось исправить только ценой
изготовления новой печатной платы.
Микропроцессоры ситуацию почти не изменили, ведь каждый из них требует
довольно сложной "обвязки" из обычных логических элементов. И вдобавок,
во многих случаях специализированные цифровые устройства решают задачу
эффективнее универсальных микропроцессорных.
Революция началась с появлением микросхем ПЗУ и программируемых ло-
гических матриц (ПЛМ или PLD — programmable logical device). Пережигая с
помощью специального программируемого устройства предусмотренные в
них плавкие перемычки, разработчик получил возможность реализовать в
одной микросхеме десяток почти любых логических функций [3,45].
Микросхемы ПЗУ по способу программирования, т. е. занесения в них ин-
формации, подразделяют на три группы: ПЗУ, однократно программируемые
изготовителем по способу заказанного фотошаблона (маски), масочные ПЗУ
(ПЗУМ, ROM); ПЗУ, однократно программируемые пользователем по спосо-
бу пережигания плавких перемычек на кристалле (ППЗУ, PROM); ПЗУ, мно-
гократно программируемые пользователем, репрограммируемые ПЗУ (РПЗУ,
EPROM).
Общим свойством всех микросхем ПЗУ является их многоразрядная (словар-
ная) организация, режим считывания как основной режим работы и энергоза-
380
Гпава 10
висимость. Вместе с тем в них есть и важные расхождения в способе програм-
мирования, режимах считывания, в обращении к ним при применении. Поэто-
му целесообразно рассмотреть каждую группу микросхем ПЗУ в отдельности.
Микросхемы ПЗУМ изготовляют согласно биполярной ТТЛ, ТТЛШ-технологии,
n-канальной, р-канальной и КМДП-технологиям. Принцип построения большин-
ства микросхем группы ПЗУМ одинаков и может быть представлен структурой
микросхем К155РЕ21—К155РЕ24 (рис. 10.1). Основными элементами структур-
ной схемы являются: матрица элементов памяти, дешифраторы строк DCX и
столбцов DCY, селекторы (ключи выбора столбцов), адресный формирователь,
усилители считывания. Матрица состоит из массива элементов памяти ЕП, каж-
дый из которых размещен на пересечении строки и столбца. Элемент памяти
ПЗУМ представляет собой резисторную или полупроводниковую (диодную,
транзисторную) перемычку между строкой и столбцом. Информацию в матрицу
заносят в процессе изготовления микросхемы и выполняют эту операцию в ос-
новном двумя разными технологическими способами.
Микросхемы на биполярных транзисторах программируют путем формиро-
вания перемычек между строками и столбцами в тех точках матрицы, куда
следует занести логическую "1" [7, 21]. В тех точках матрицы, где должен
быть логический "0", перемычку не формируют.
Рис. 10.1. Построение микросхемы масочного ПЗУ
на биполярных структурах
Микросхемы постоянных запоминающих устройств
381
Матрица на рис. 10.1 содержит 32x32 ЕП. Она состоит из 32 транзисторов по
числу строк, любой из которых имеет 32 эмиттера по числу столбцов (раз-
рядных шин). Коллекторы всех транзисторов соединены с шиной питания.
Базы транзисторов образовывают строки матрицы. Они подключены к выхо-
дам дешифратора адреса строк. Эмиттеры или имеют соединение с разряд-
ной шиной ("1"), или не имеют ("0"). Разрядные шины разделены на четыре
группы по восемь шин в каждой. Любая с четырех групп шин замыкается на
селектор, который под управлением сигналов из выходов дешифратора
столбцов DCY выбирает из восьми шин одну и коммутирует ее на выход.
На выходы селекторов включены усилители считывания с сигналами строби-
рования CSi и CS2- При C5i = CS2 = 0 усилители открыты для считывания
информации, при других комбинациях этих сигналов усилители закрыты и на
их выходах устанавливаются "1".
Выборку 4-разрядного слова осуществляют 8-разрядным кодом адреса, кото-
рый поступает на адресный формирователь F для согласования схем на кри-
сталле с внешними цепями, и потом на входы дешифраторов строк Aj—Аз и
столбцов Аз—Ао. На одном из выходов каждого дешифратора формируются
высокие равные напряжения, которые выбирают из матрицы 4-разрядное
слово. На выход микросхемы выбранное слово поступает при сигналах
управления, которые разрешают считывание CSi= С5г = 0.
В микросхемах ПЗУМ, изготовленных по МДП-технологии, элементами
памяти являются МДП-транзисторы с каналами и-типа, p-типа или компле-
ментарные [14]. Они включены на пересечениях строк и столбцов матрицы.
Программирование таких микросхем осуществляют или по способу форми-
рования перемычек, т. е. по схеме подключения транзисторов к шинам
столбцов, или по способу формирования МДП-транзисторов с двумя порога-
ми отпирания: низким и высоким. В матрицах, программируемых по второму
способу, все транзисторы соединены с шинами строк и столбцов, как показа-
но на рис. 10.2, но имеют разную толщину подзатворного диэлектрика и раз-
ное предельное напряжение: более низкое у транзистора VT1, что отвечает
"1", и более высокое в VT2, что отвечает "0". При возбуждении строки Х} на-
пряжением, значение которого лежит между двумя предельными напряже-
ниями, транзистор VT1 будет открыт, a VT2 останется в закрытом состоянии.
В результате на разрядную шину РШ| передается потенциал высокого уров-
ня, а потенциал РШ2 не изменяется. Расхождение в потенциалах разрядных
шин исходные усилители трансформируют в стандартные равные напряже-
ния " 1" и ”0" соответственно.
382
Гпава 10
К MS К MS I
1
Рис. 10.2. Элементы памяти ПЗУ на МДП-транзисторах 1
-3
Программирование микросхем ПЗУМ осуществляют однократно. Поскольку |
схема соединений или предельные напряжения транзисторов не зависят от j
режима работы микросхемы, она имеет свойство энергетической зависимо- 1
сти. Благодаря этому свойству микросхемы ПЗУМ широко используют как «
носители постоянных программ, подпрограмм разного назначения, кодов фи-
зических констант, постоянных коэффициентов и т. п. Занесенную в ПЗУМ
информацию в технической документации называют "прошивкой".
Среди микросхем ПЗУМ разных серий (табл. 10.1) многие имеют стандарт-
ные прошивки. Например, в микросхемах ПЗУМ К155РЕ21—К155РЕ24 за-
писаны соответствующие коды букв русского (РЕ21), латинского (РЕ22) ал-
фавитов, арифметических знаков и цифр (РЕ23), дополнительных знаков
(РЕ24). В совокупности эти микросхемы образуют генератор символов на 96
знаков формата 7x5. Одна из микросхем серии КР555РЕ4 содержит прошив-
ки 160 символов, которые отвечают 8-разрядному коду обмена информации
КОИ 2-8 с форматом знаков 7x11. Прошивку кодов алфавитно-цифровых
символов содержит микросхема КМ1656РЕ2.
Значительный перечень модификаций со стандартными прошивками имеет
микросхема К505РЕЗ.
Две совместно применяемые микросхемы К505РЕЗ-002, К5О5РЕЗ-ООЗ
содержат коды букв русского и латинского алфавитов, цифр, арифметиче-
ских и дополнительных знаков и используются как генератор 96 символов
формата 7x9 с горизонтальным развертыванием знаков. Модификации 0059,
0060 имеют то же назначение, но генерируют знаки формата 5x7. Модифи-
кации 0040—0049 содержат прошивки коэффициентов для быстрого преоб-
разования Фурье. Ряд модификаций содержит прошивки функции синуса от О
до 90° с дискретностью 10' (0051, 0052), от 0 до 45° (0068, 0069) и от 45 до
Микросхемы постоянных запоминающих устройств
383
90° (0070, 0071) с дискретностью 5'. Модификации 0080, 0081 содержат про-
шивки функции Y = X2 при Х= 1 ... 128.
Модификации микросхемы КР568РЕ2 содержат стандартные прошивки сим-
волов международного телеграфного кода № 2 форматов 5x7 и 7x9 (0001),
символов русского и латинского алфавитов, кодовых таблиц, цифр и арифме-
тических знаков (0003, 0011), функции синуса от 0 до 90° (0309), ассемблера
(0303—0306), редактора текстов (0301, 0302).
Микросхема КР568РЕ2-0001 имеет прошивки международных телеграфных
кодов № 2 и 5, а КР568РЕЗ-0002 — редактора текстов для ассемблера.
Модификации микросхемы КР1610РЕ1-0100—КР1610РЕ1-0107 содержат про-
шивки программного обеспечения микроЭВМ.
Таблица 10.1. Микросхемы маскированных ПЗУ
Тип микросхемы Емкость 4г.а.(<Ч.>ч.)> НС иж, В Реп, мВт
К155РЕ21 256x4 30 5 650
К155РЕ22 256x4 30 5 650
К155РЕ23 256x4 30 5 650
К155РЕ24 256x4 30 5 650
К555РЕ4 2Кх8 110 5 850
К541РЕ1 2Кх8 150 5 1000
К596РЕ1 8Кх8 350 4 640
КА596РЕ2 64Кх16 450 5 1050
К563РЕ1 8Кх8 580 5 50
К563РЕ2 32Кх8 500 5 20
К505РЕЗ 512x8 1500 5;-12 500
КР568РЕ1 2Кх8 600 5; 12 450
КР568РЕ2 8Кх8 400 5; 12 600
КР568РЕЗ 4бКх8 800 5; 12 300
КМ568РЕ4 8Кх8 300 5; 12 400
К568РЕ5 128Кх8 200 5; 12 300
К1801РЕ1 4Кх16 300 5 75
К1809РЕ1 4Кх16 300 5 275
384
Глава 10
Таблица 10.1 (окончание)
Тип микросхемы Емкость НС иж, В Реп, мВт
КА1603РЕ1 2Кх8 410 5 50
КР1610РЕ1 2Кх8 500 5 300
КМ1656РЕ1 2Кх8 80 5 925
КМ1656РЕ2 2Кх8 80 5 925
КМ1656РЕЗ 512x8 60 5 775
Названные микросхемы ПЗУМ со стандартными прошивками следует рас-
сматривать как примеры: число таких микросхем и их модификаций посто-
янно растет.
Для программирования микросхем ПЗУМ по заказу пользователя в техниче-
ских условиях предусмотрена форма заказа.
Микросхемы ПЗУМ работают в режимах: хранение и считывание. Для счи-
тывания информации необходимо подать код адреса и разрешающие сигналы
управления. Сигналы управления можно подавать уровнем "1", если вход CS
прямой или "О", если вход инверсный.
Многие микросхемы имеют несколько входов управления, обычно связанных
с определенным логическим оператором. В таких микросхемах необходимо
подавать на управляющие входы определенную комбинацию сигналов, на-
пример 00 или 110, чтобы сформировать условие разрешения считывания.
Основным динамическим параметром микросхем ПЗУМ является время вы-
борки адреса. При необходимости стробирования исходных сигналов на
управляющие входы CS следует подавать импульсы после поступления кода
адреса. В таком случае в расчет времени считывания надо принимать время
установления сигнала CS относительно адреса и время выбора. У микросхе-
мы КР1610РЕ1 предусмотрен дополнительный сигнал ОЕ для управления
выходом.
Исходные сигналы во всех микросхемах ПЗУМ имеют ТТЛ-равные уровни.
Выходы построены в основном по схеме с тремя состояниями.
Для снижения потребляемой мощности некоторые микросхемы, например
К596РЕ1, допускают применения режима импульсного питания, при котором
питание на микросхему подают только при считывании информации.
Микросхемы постоянных запоминающих устройств 385
Стойкая тенденция к функциональному усложнению БИС памяти обнару-
живается и в микросхемах ПЗУМ: в их структуру встраивают узлы интер-
фейса для соединения со стандартной магистралью и для объединения
микросхем в модуль ПЗУ без дополнительных дешифраторов К1801РЕ1,
К1809РЕ1, устройства для самоконтроля и исправления ошибок КА596РЕ2,
К563РЕ2 [43, 45].
Микросхемы К1801РЕ1 и К1809РЕ1 имеют много общего в назначении, уст-
ройстве и режимах работы. Обе микросхемы предназначены для работы в
составе аппаратуры со стандартной системной магистралью для микроЭВМ
[21]: встроенное в их структуру устройство управления (контроллер) разре-
шает подключать микросхемы непосредственно к магистрали. Как микро-
схемы ПЗУМ они содержат матрицу емкостью 65 384 ЕП, регистры и
дешифраторы кода адреса, селекторы, имеют организацию 4КХ16 бит. Ин-
формация заносится по картам заказа изготовителем.
В структуру встроены также 3-разрядный регистр с "зашитым" кодом адреса
микросхемы и схема сравнения для выбора микросхемы в магистрали. Нали-
чие встроенного устройства адресации разрешает включать в магистраль до
восьми микросхем одновременно без дополнительных устройств соединения.
Особенностью микросхем, обусловленной их назначением, является соеди-
нение адресных входов Ai—А и и выходов данных DOo—DO\$. Исходные
формирователи выполнены по схеме на трех состояниях. Три старших разря-
да кода адреса А и—Ai3 предназначены для выбора микросхемы, другие раз-
ряды А12—А\ для выборки слова, которое считывается. Разрешение на прием
основного адреса формирует схема сравнения по результату сопоставления
принятого и "зашитого" адреса микросхемы. Принятый адрес фиксируется на
адресном регистре, а входы/выходы переходят в третье состояние.
Система управляющих сигналов включает: DIN — разрешение чтения дан-
ных с ОЗУ (иначе RD); SYNC — синхронизация обмена (иначе СЕ — разре-
шение обращения); CS— выбор микросхемы, RPLY — исходный сигнал
готовности данных сопровождает информацию DOo—DOis, которая считыва-
ется в магистраль. Режим хранения обеспечивается сигналами SYNC - 1 или
CS = 1. В режиме считывания время обращения к микросхеме определяет
сигнал SYNC = 0. Кроме него поступают сигналы кода адреса на выходы
ADO\—ADO\5 и CS = 0. При совпадении адреса ADOi3—ADO\3 с адресом
микросхемы во входной регистр поступает адрес слова, которое считывается,
а выходы ADOi—ADOi3 переходят в третье состояние. Считанное слово из
386
Глава 10
матрицы записывается в исходный регистр данных и по сигналу DIN = О
появляется на выходах DOo—DOn и передается в магистраль. Одновременно
на выходе RPLY формируется сигнал "О". Исходные регистры возвращаются
в исходное состояние после снятия сигнала SYNC.
В режиме считывания сигналы интерфейса и назначение выводов микросхем
К1801РЕ1, К1809РЕ1, К573РФЗ, К1809РУ1 совпадают. Поэтому названные
микросхемы можно совместно применять для построения ЗУ разной емкости
и назначения для разных модификаций микроЭВМ. Совместимость микро-
схем можно использовать и на этапе отладки программного обеспечения
управляющих и вычислительных устройств: налаженную с помощью РПЗУ
К573РФЗ программу потом можно переписать ("зашить") в К1809РЕ1 или
К1801РЕ1.
Микросхемы ПЗУМ КА596РЕ2 (64Кх16 бит) и К563РЕ2 (32Кх8 бит) имеют
встроенные схемы самоконтроля и исправления одиночных ошибок с помо-
щью кода Хемминга. В случае выявления и исправление ошибки в коде, ко-
торый считывается, на выходе К1 появляется сигнал — логическая "1". Кор-
ректор можно исключить сигналом К2 = 0. В этом режиме данные из
матрицы будут проходить на выход, минуя схему исправления ошибок.
В структуре указанных ПЗУМ имеется также дополнительная матрица для
тестовых комбинаций и другой информации. Емкость дополнительной мат-
рицы равна 64x16 бит у микросхемы КА596РЕ2 и 32x8 бит у микросхемы
К563РЕ2. Адресацию ячеек этой матрицы осуществляют частью разрядов
адресного кода: —As в КА596РЕ2 и Ао—А, А10, Ап в К563РЕ2 при наличии
сигнала разрешения, КЗ = 1. При отсутствии разрешения по входу КЗ допол-
нительная матрица для обращения закрыта.
Встроенные в структуру ПЗУМ устройства используют для повышения вы-
хода пригодных схем, отбора бездефектных микросхем при испытаниях на
брак, повышения надежности функционирования ПЗУ.
Сопоставляя микросхемы серии К596, которые выполнены по и-канальной
МДП-технологии, и К563, выполненные по КМДП-технологии, по быстродей-
ствию и энергопотреблению и учитывая их аналогию в части функционального
усложнения, можно сделать вывод о преимуществе микросхем КМДП и пер-
спективности серии К563. К аналогичному выводу можно прийти, сравнив
микросхемы КА1603РЕ1 (КМДП) и КР1610РЕ1 (и-МДП). Обе указанные мик-
росхемы в режиме считывания взаимозаменяемые в аппаратуре с микросхе-
мами РПЗУ К573РФ2 и К573РФ5. Налаженную с помощью К573РФ2 или
К573РФ5 программу можно переписать у микросхемы ПЗУМ и заменить ими
РПЗУ на печатных платах без каких-нибудь переработок посадочных мест.
Микросхемы постоянных запоминающих устройств 387
10.2. Микросхемы ППЗУ
Микросхемы программируемых ПЗУ по принципу построения и функциони-
рованию аналогичны маскированным ПЗУ, но имеют существенное отличие
в том, что допускают программирование на месте своего применения пользо-
вателем [3, 5, 45]. Операция программирования состоит в разрушении (пере-
жигании) части плавких перемычек на поверхности кристалла импульсами
тока амплитудой 30...50 мА. Технические средства для выполнения этой опе-
рации довольно простые и могут быть построены самим пользователем. Это
обстоятельство в совокупности с низкой стоимостью и доступностью микро-
схем ППЗУ обусловило их широкое распространение на практике.
Микросхемы ППЗУ, которые выпускаются отечественной промышленностью
(табл. 10.2), преимущественно изготовленные по ТТЛШ-технологии, и среди
них преобладающее положение занимает серия К556. Функциональный состав
серии включает микросхемы емкостью до 64 Кбит словарной 4 и 8-разрядной
организацией, с длительностью времени выборки 45...85 нс и уровнем потреб-
ляемой мощности от 0,6 до 1 Вт.
Небольшая часть микросхем ППЗУ выполнена по другим технологиям: И2Л
(К541), и-МДП (К565), ЭСЛ (К500, К1500), КМДП (К1623). Микросхемы се-
рии К1623 отличаются наиболее низким уровнем энергопотребления, но по
быстродействию они уступают микросхемам серии К556.
Таблица 10.2. Микросхемы ППЗУ
Тип микросхемы Емкость, бит V».. нс Реп, мВт Начальное состояние
КР556РТ1 плм 70 850 —
КР556РТ2 плм 80 950 —
КР556РТ4 256x4 70 690 0
КР556РТ5 512x8 80 1000 1
КР556РТ6(РТ7) 2Кх8 80 900 0
КР556РТ11 256x4 45 650 0
КР556РТ12(РТ13) 1Кх4 60 740 0
КР556РТ14(РТ15) 2Кх4 60 740 0
КР556РТ16 8Кх8 85 1000 0
КР556РТ17 512x8 50 900 1
КР556РТ18 2Кх8 60 950 0
К541РТ1 256x4 80 400 0
388
Гпава 10
Таблица 10.2 (окончание)
Тип микросхемы Емкость, бит ...... нс Рст мВт Начальное состояние
К541РТ2 2Кх8 100 770 0
К1608РТ2 512x8 40 920 0
К1623РТ1 2Кх8 200 — —
К155РЕЗ 32x8 70 550 0
К1500РТ1416 256x4 20 670 1
Для микросхем ППЗУ всех серий, кроме К500, К1500, К565, характерны та-
кие свойства, как единое напряжение питание 5 В, наличие входных и вы-
ходных ТТЛ-уровней напряжения логического "0" (0,4 В) и логической "1"
(2,4 В) и полная совместимость микросхем, однотипные выходы: или с тремя
состояниями, или с открытым коллектором. Микросхемы с выходами ТТЛ
требуют подключения к ним внешних резисторов и источника напряжения
питания.
Типичный вариант реализации микросхемы ППЗУ представлен на рис. 10.3.
Для конкретности рассмотрения приведена структура микросхемы К556РТ4.
Во всех основных элементах она повторяет структуру ПЗУМ (см. рис. 10.1),
но имеет дополнительные устройства Fi—для формирования тока про-
граммирования.
Матрица перед программированием, т. е. в исходном состоянии, содержит
однородный массив перемычек, которые соединяют строки и столбцы во
всех точках их пересечений [54]. Перемычки устанавливают из нихрома (у
микросхем серии К556 и др.), из поликристаллического кремния (К541), из
силицида платины (К1608) и других материалов. Перемычка в матрице вы-
полняет роль элемента памяти. Наличие перемычки кодируют логической
"1", если усилитель считывания является повторителем, и логическим "0",
если усилитель считывания — инвертор, как на рис. 10.4.
Микросхема ППЗУ в исходном состоянии перед программированием в зави-
симости от характеристики исходного усилителя может иметь заполнение
матрицы или логическим "0", или логической "1". Информация о принадлеж-
ности микросхем ППЗУ к той или другой группе по данному признаку при-
ведена в табл. 10.2. Если такой информации нет, ее необходимо получить с
помощью начального контроля микросхемы: устанавливая значения управ-
ляющих сигналов разрешения, следует перебрать адреса, контролируя при
этом состояние выходов.
Микросхемы постоянных запоминающих устройств 389
Программирование микросхемы, матрица которой в исходном состоянии за-
полнена "О", состоит в пережигании перемычек в тех элементах памяти, где
должны сохраняться "1". Если матрица в исходном состоянии заполнена "1",
то пережигают перемычки в элементах памяти, где должны сохраняться "О".
Работа запрограммированной микросхемы ППЗУ в режиме считывания ни-
чем не отличается от вариантов работы микросхемы ПЗУМ, рассмотренных
раньше. У некоторых микросхем, в частности, КР556РТ5, КР556РТ17, имеет-
ся вывод для напряжения программирования Up. В режиме считывания этот
вывод не используется.
Рис. 10.3. Построение микросхемы ППЗУ
Разновидностью ППЗУ являются программируемые выжиганием плавких
перемычек логические матрицы (ПЛМ), выполненные по ТТЛШ-технологии,
К556РТ1 и К556РТ2, которые имеют идентичные характеристики и конст-
руктивные параметры, но отличаются типом выхода: у первой из микросхем
390
Глава 10
выход с открытым коллектором, во второй — на трех состояниях (рис. 10.3, а).
Названные микросхемы ПЛМ имеют 16 входов Л15—Ао для переменных, над
которыми ПЛМ выполняет запрограммированные операции, вход CS с нуле-
вым уровнем разрешения, вход PR разрешения записи, т. е. программирова-
ния, и восемь выходов. Структура микросхемы (рис. 10.4) включает операци-
онную часть из матрицы И, матрицы ИЛИ, входных и выходных усилителей
и программирующую часть с адресными формирователями FA1, FA2 и де-
шифраторы DCPR [12,53].
Рис. 10.4. Структура микросхемы ПЛМ
Основу ПЛМ (рис. 10.5) составляют матрицы И и ИЛИ. Матрица И выполня-
ет операции конъюнкции над 16 входными переменными и их инверсными
значениями, которые поступают на строчные шины матрицы. Необходимые
логические произведения формируют на шинах столбцов путем выжигания
ненужных перемычек между.строками и столбцами (на рис. 10.5 оставленные
перемычки указаны точками).
Число столбцов 48 на выходе матрицы И позволяет получить до 48 логиче-
ских произведений, в любое из которых может входить 16 переменных и их
инверсии. Матрица ИЛИ выполняет операцию дизъюнкции над логическими
произведениями, сформированными матрицей И. Число выходов этой матри-
цы 8, поэтому она способна сформировать до восьми логических сумм, в лю-
бую из которых может входить 48 логических произведений. Таким образом,
возможности ПЛМ характеризуются числом точек коммутаций, равных в
данном примере 1920. Программирование матрицы ИЛИ выполняется также,
как и матрицы И, путем выжигания "ненужных" перемычек. На выходах мат-
Микросхемы постоянных запоминающих устройств
391
рицы ИЛИ размещены программируемые усилители, которые в зависимости
от состояния перемычки могут передавать значение исходной функции в
прямой или инверсной форме представления.
Рис. 10.5. Функциональная схема ПЛМ
Для программирования служат встроенные в микросхему узлы программи-
рующей части, которая возбуждает сигнал разрешения PR. Программирова-
ние осуществляют способом, аналогичным программированию ППЗУ, в три
этапа: сначала программируют матрицу И, потом матрицу ИЛИ и выходные
инверторы [10, 20,42]..
Широко применяют ПЛМ, программируемые по способу заказанного фото-
шаблона на заводе-изготовителе. Такие ПЛМ являются разновидностью мас-
кированных ПЗУ. Они включены, в частности, в состав многих микропроцес-
392
Глава 10
сорных комплектов в качестве ПЗУ микрокоманд. На основе ПЛМ можно
строить различные цифровые устройства как комбинационного, так и после-
довательного типов.
Как отмечалось раньше, микросхемы ППЗУ потребляют большую мощность
от источника питания. Поэтому представляется целесообразным использо-
вать их свойство работать в режиме импульсного питания, если питание на
микросхему подают только при обращении к ней для считывания информа-
ции. Особенности применения микросхем ППЗУ в этом режиме состоят в
следующем: во-первых, на управляющие входы должны быть поданы уров-
ни, которые разрешают доступ к микросхеме. Если необходим "О", то данный
вывод соединяют с общим выводом, если " 1", то с шиной Ucc через резистор с
сопротивлением "1". В этом случае функции сигнала выбора микросхемы
выполняет импульс напряжения питания U,,. Во-вторых, для обеспечения
режима импульсного питания применяют транзисторные ключи, на перехо-
дах которых падает часть напряжения, поэтому напряжение, подаваемое к
внешним ключам, должно быть выбрано с учетом требования номинального
напряжения 5 В на выводе питания микросхемы. В-третьих, через инерцион-
ность процессов коммутации цепи питания время выборки адреса микросхе-
мы увеличивается в 2—3 раза.
При использовании импульсного режима питания среднее значение потреб-
ляемого тока и уровень потребляемой мощности существенным образом
уменьшаются.
10.3. Микросхемы РПЗУ
Основная отличительная особенность микросхем РПЗУ состоит в их способ-
ности к многоразовому (от 100 до 10 тыс.) перепрограммированию самим
пользователем. Это свойство микросхем, обеспечивается применением эле-
ментов памяти со свойствами управляемых "перемычек", функции которых
выполняют транзисторы со структурой МНОП (металл А1 — нитрид кремния
Si3N4 — окисел кремния Si2 — полупроводник Si) и транзисторы n-МОП с
плавающим затвором (ПЗ) с использованием механизма лавинной инжекции
заряда ЛИЗМОП [2, 17,45].
Всю номенклатуру микросхем РПЗУ можно разделить на две группы: РПЗУ с
записью и стиранием электрическими сигналами (группа ЭС) и РПЗУ с запи-
сью электрическими сигналами и стиранием ультрафиолетовым излучением
(группа УФ). Характеристики микросхем РПЗУ наиболее популярных серий
приведены в табл. 10.3. Микросхемы РПЗУ-ЭС содержат элементы памяти ти-
па МОП (К558, К1601) и ЛИЗМОП с двойным затвором (К573РР2 К1609РР1
Микросхемы постоянных запоминающих устройств
393
и др.). Микросхемы РПЗУ-УФ имеют ЕП типа ЛИЗМОП с двойным затво-
ром, которые отличаются от аналогичных структур в группе РПЗУ-ЭС тем,
что требуют для стирания УФ облучение.
Элемент памяти со структурой МНОП представляет собой МДП-транзистор с
индуцированным каналом p-типа (рис. 10.6, а) или n-типа, который имеет
двухслойный диэлектрик под затвором. Верхний слой формируют из нитрида
кремния, нижний — из окисла кремния, причем нижний пласт значительно
тоньше верхнего.
Таблица 10.3. Микросхемы РПЗУ
Тип микросхемы Емкость, бит мкс Рст мВт <4, В ипр,в tnpf & ten ©
КР558РР1 256x8 5 307 5; -12 -30 1 0,005
КР558РР2 2Кх8 0,35 480 5 18 20 1
КР558РРЗ 8Кх8 0,4 400 5 24 40 20
КР1601РР1 1Кх4 1,8 625 5; -12 -32 20 0,2
КР1601РРЗ 2Кх8 1,6 850 5;-12 -36 40 0,2
КМ1609РР1 2Кх8 0,35 525 5 21 24 0,012
К1609РР2 8Кх8 0,3 525 5 22 — —
К1611РР1 8Кх8 0,3 850 5 22 — —
К573РР2 2Кх8 0,35 620 5 22 100 0.05
К573РФ1 1Кх8 0,45 1100 ±5; -12 26 300 30 мин
К573РФ2 2Кх8 0,45 580 5 25 100 30 мин
К573РФЗ 4Кх16 0,45 450 5 18 40 30 мин
К573РФ4 8Кх8 0,5 700 5; 12 25 800 30 мин
К573РФ5 2Кх8 0,45 580 5 25 100 30 мин
К573РФ6 8Кх8 0,3 870 5 19 400 30 мин
К573РФ7 32Кх8 0,3 600 5 25 — —
К573РФ9 128Кх8 0,35 550 5 25 — —
Если к затвору относительно подложки приложить импульс напряжения по-
ложительной полярности с амплитудой 30...40 В, то под действием сильного
электрического поля между затвором и подложкой электроны приобретают
достаточную энергию, чтобы пройти тонкий диэлектрический слой к границе
394
Глава 10
раздела двух диэлектриков. Верхний слой (нитрида кремния) имеет значи-
тельную толщину, поэтому электроны преодолеть его не могут.
Накопленный на границе раздела двух диэлектрических слоев заряд электро-
нов снижает предельное напряжение и смещает передаточную характеристику
транзистора влево (рис. 10.6, б). Это состояние ЕП отвечает логической "1".
Режим занесения заряда под затвор называют режимом программирования.
Логическому "0" отвечает состояние транзистора без заряда электронов в ди-
электрике. Чтобы обеспечить это состояние, на затвор подают импульс на-
пряжения отрицательной полярности с амплитудой 30...40 В. При этом элек-
троны вытесняются в подложку. При отсутствии заряда электронов под
затвором передаточная характеристика смещается в область высоких пре-
дельных напряжений. Режим вытеснения заряда из диэлектрика под затвором
называют режимом стирания.
а
ПЗ
затвор
Управляющий
Рис. 10.6. Элементы памяти РПЗУ: а — типа МНОП;
б — передаточная характеристика; в — типа ЛИЗМОП;
г — расположение ЕП в матрице микросхемы
Микросхемы постоянных запоминающих устройств 395
Режим стирания и программирования можно осуществить с помощью на-
пряжения одной полярности: отрицательной для р-МНОП-, положительной
для м-МНОП-структур. Эта возможность основана на использовании явления
лавинной инжекции электронов под затвор, который происходит, если к ис-
току и стоку приложить импульс отрицательного напряжения 30...40 В, а за-
твор и подложку соединить с корпусом. В результате электрического пробоя
переходов исток-подложка и сток-подложка происходит лавинное размноже-
ние электронов и инжекция некоторых из них, обладающих достаточной ки-
нетической энергией, на границу между слоями диэлектриков. Для стирания
необходимо подать импульс отрицательного напряжения на затвор. В режиме
считывания на затвор подают напряжение U34, значение которого лежит меж-
ду двумя предельными уровнями. Когда в ЕП записана "1", транзистор от-
крыт, а при "0" — останется в закрытом состоянии. В зависимости от этого,
как видно из рис. 10.6, г, в разрядной шине будет протекать выходной ток
или нет. Усилитель считывания трансформирует состояние шины в уровень
напряжения " 1" или "0" на выходе микросхемы.
Микросхемы РПЗУ с ЕП на /?-МНОП-транзисторах КР558РР1, КР1601РР1,
КР1601РРЗ (см. табл. 10.3) имеют сравнительно низкое быстродействие, вы-
сокое напряжение программирования (30...40 В) и требуют двух источников
питания.
Для улучшения характеристик РПЗУ широко применяют технологию изго-
товления ЕП на и-МНОП транзисторах. Такие ЕП устроены аналогично рас-
смотренным, но имеют проводимость подложки /?-типа, а исток и сток п-
типа. Микросхемы с ЕП на н-МНОП-транзисторах КР558РР2, КР558РРЗ,
К1611РР1 имеют втрое превосходящее быстродействие, пониженное до 22 В
напряжение программирования и работают от одного источника питания.
Вариант ЕП на структуре ЛИЗМОП с двойным затвором (рис. 10.6, а) пред-
ставляет собой и-МОП-транзистор, у которого в однородном диэлектрике
SiO2 под затвором сформирована изолированная проводящая область из ме-
талла или поликристаллического кремния. Этот затвор получил название
"плавающего" ПЗ.
В режиме программирования на управляющий затвор, исток и сток подают
импульс напряжения 21.„25 В положительной полярности. В обратно сме-
щенных /2-и-переходах возникает процесс лавинного размножения носите-
лей заряда и инжекция части электронов в ПЗ. В результате накопления на
ПЗ отрицательного заряда передаточная характеристика транзистора сме-
щается в область высокого предельного напряжения (вправо), что отвечает
записи "0".
396
Глава 10
Стирание записанной информации, т. е. вытеснение заряда с ПЗ, в структурах
ЛИЗМОП осуществляют двумя способами: в РПЗУ-ЭС электрическими сиг-
налами, в РПЗУ-УФ с помощью УФ-облучения. В структурах со стиранием
электрическими сигналами импульсом положительного напряжения на
управляющем затворе снимают заряд электронов из ПЗ, восстанавливая низ-
ковольтный уровень предельного напряжения, которое отвечает "1". В струк-
турах с УФ-облучением электроны рассасываются из ПЗ в подложке в ре-
зультате усиления теплового движения за счет полученной энергии от
источника УФ-излучение. Режим считывания осуществляют так же, как в ЕП
на структуре МНОП. В режиме сохранения обеспечивают отсутствие напря-
жений на электродах ЕП для того, чтобы исключить рассеивание заряда в
диэлектрической среде. Теоретическими расчетами доказана возможность
сохранения заряда сотни лет. На практике это время ограничивают для одних
типов микросхем несколькими тысячами часов, для других — несколькими
годами, например, в К573РФ6 гарантийный срок хранения информации без
питания составляет пять лет. Итак, микросхемы РПЗУ относятся к группе
энергонезависимых.
Устройство, принцип действия, режимы управления работой микросхем РПЗУ
разных групп во многом аналогичные. Например, микросхемы К558РР2,
К1609РР1, К573РР2, К573РФ2 емкостью 2Кх8 бит, которые относятся к раз-
ным группам РПЗУ по типу элемента памяти, имеют похожую структуру и
одинаковое разведение выводов корпуса. Отличие между микросхемами
групп ЭС и УФ складывается в способе реализации режима стирания.
Принцип построения и режим работы РПЗУ. рассмотрим на примере микро-
схемы КР1601РРЗ емкостью 2Кх8 с ЕП на />-МНОП-транзисторах.
Структурная схема (рис. 10.7) содержит все элементы, необходимые для ра-
боты микросхемы в качестве ПЗУ: матрицу с элементами памяти, дешифра-
торы кода адреса строк и столбцов, селектор (ключа выбора столбцов), уст-
ройство ввода/вывода УВВ. Кроме того, в структуре предусмотрены
функциональные узлы, которые обеспечивают ее работу в режимах стирания
и программирования (записи информации) — это коммутаторы режимов и
формирователи импульсов: напряжений необходимой амплитуды и продол-
жительности из напряжения программирования Upr. В сравнении с микро-
схемами ПЗУМ и ППЗУ система управляющих сигналов дополнена сигнала-
ми программирования PR и стирания ER. Накопитель с матричной
организацией содержит 128 строк и 128 столбцов, на пересечениях которых
расположены 16 384 элементов памяти. Управление накопителем осуществ-
ляют старшими разрядами адресного кода, который после дешифрирования
выбирает строку с 128 элементами памяти. Сигналы, считанные из элементов
избранной строки, поступают на входы селектора, назначение которого со-
Микросхемы постоянных запоминающих устройств 397
стоит в выборе из 128-разрядного кода на входах восьми разрядов, которые
дальше поступают через УВВ на выходы микросхемы.
Селектором управляют четыре младших разряда адресного кода, которые
после дешифрирования обеспечивают выборку одного восьмиразрядного
слова из 16 слов, содержащихся в выбранной строке. Устройство управления
под влиянием сигналов на своих входах обеспечивает работу микросхемы
в одном из следующих режимов: хранение, считывание, стирание, записи
(программирования). Управляющие сигналы имеют следующее назначе-
ние: CS — выбор микросхемы; PR — разрешение режима записи (програм-
мирования); UpK — напряжение программирования; RD — сигнал считыва-
ния; ER — сигнал стирания информации. Входы сигналов инверсные,
поэтому значением разрешения этих сигналов будет "О". Многие микросхемы
группы ЭС допускают избирательное стирание по адресу. Условия реализа-
ции названных режимов для микросхем РПЗУ группы ЭС приведены в табл.
10.4. Рассмотрим эти условия для микросхемы КР1601РРЗ.
Рис. 10.7. Структура микросхемы РПЗУ-ЭС
398
Глава 10
В режиме общего стирания на управляющие входы подают сигналы, которые
приведены в табл. 10.4, а также напряжение программирования UPR = -36 В.
Процесс стирания начинается с момента подачи импульса ER, который дол-
жен иметь продолжительность от 100 до 200 мс. По окончании стирания все
ЕП матрицы переходят в состояние, которое отвечает логическому "0".
В этом режиме сигналы на адресных и информационных выводах могут
иметь произвольные значения.
Микросхема КР1601РРЗ допускает построчное стирание. Этот режим отлича-
ется от рассмотренного режима сигнала PR = 0, наличием на всех информаци-
онных выводах сигналов с уровнем "1", а на адресных входах — сигналов ад-
реса строки А4—>1ю, по которому следует стереть информацию из всех 128 ЕП.
Время избирательного стирания такое же, как и общего.
Таблица 10.4. Режимы микросхем РПЗУ-ЭС
Тип микросхемы Сигналы управления Стирание Запись слова Считывание Хранение
КР558РР2 CS 1 1 0 1
2Кх8 ОЁ 0 f 0 X
л-МНОП UPR,B 18* 18* 5 5
1О4циклов т, мс 103 10 0,35 мкс** —
КР558РРЗ CS 0* 0* 0 1
8Кх8 ОЁ 1 0* 0 X
л-МНОП ER 0 1 1 X
100 циклов UPR,B 18 24 0 X
т, мс 2-104 5*** 0,35 мкс —
КР1601РРЗ cs 0 0 0 1
2Кх8 RD 1 1 0 X
р-МНОП PR 1 0* 1 X
1О4циклов РЁ 0* 1 1 X
UPR,B -36 -36 -12 X
т, мс 200 20 0,4 мкс —
Микросхемы постоянных запоминающих устройств
399
Таблица 10.4 (окончание)
Тип микросхемы Сигналы управления Стирание Запись слова Считывание Хранение
КМ1609РР1 CS 0 0 0 1
2Кх8 ОЕ 12В 1 0 X
ЛИЗМОП 104 циклов Uph.B т, мс 21* 12 21* 12 5 0,3 мкс 5
К573РР2 CS 0 0 0 1
2Кх8 ОЕ 12В 12 В 0 X
ЛИЗМОП 1О4циклов UPR'B т, мс 22* 50 22* 50 5 0,35 мкс 5
* — влияние в форме импульса продолжительностью, т.
** — время выбора адреса.
*** — время удержания сигнала выбора микросхемы ВМ относительно сигнала разрешения ОЕ.
В режиме записи (программирования) на выводы микросхемы подают запи-
сываемый байт, код адреса, сигналы управления по табл. Ю.4 и потом им-
пульс сигнала программирования PR = 0 на время 20 мс. Для программиро-
вания в автоматическом режиме всей микросхемы с числом адресов 2048
нужно 41 с.
В режиме считывания на вывод Upr коммутируют напряжение питания —
12 В (см. табл. 10.4) для снижения потребляемой мощности, подают код ад-
реса и сигналы управления по табл. 10.4, причем сигнал считывания RD
должен иметь импульсную форму. Через 0,4 мкс на информационных выхо-
дах появляется слово, которое считывается.
Режим хранения обеспечивают сигналом CS = 1, что запрещает обращение к
микросхеме независимо от значений сигналов на других входах. Возможен
второй вариант обеспечения режима хранения при использовании импульс-
ного питания напряжением -12 В. Такой режим позволяет уменьшать по-
требляемую мощность. Если в паузах между обращениями к микросхеме от-
ключают напряжение питания, она переходит в режим хранения. Управление
переключениями питания целесообразно осуществлять сигналом CS.
400
Глава 10
При эксплуатации микросхем РПЗУ надо обеспечить необходимый порядок
включения и выключения напряжений питания и программирования: при
включении сначала подают 5 В, потом -12 В и последним — напряжение
программирования, при выключении последовательность меняется на обрат-
ную. Можно все три напряжения включать и выключать одновременно.
Преимуществом микросхем РПЗУ группы ЭС является возможность перепро-
граммирования без изъятия их из устройства, где они работают. Другим поло-
жительным свойством микросхем данной группы является значительное число
циклов перепрограммирования, которое достигает для большинства микросхем
10 тыс. Это их свойство в соединении с энергетической независимостью позво-
ляет их широко использовать в аппаратуре в качестве встроенных ПЗУ с изме-
няемой информацией. Гарантийный срок сохранения информации при отклю-
ченном питании составляет от 3 тыс. часов до 5 лет (КМ1609РР1).
Номенклатура микросхем РПЗУ может быть намного более широкой чем
приведенная в табл. 10.4 за счет модификаций базовых микросхем. Напри-
мер, в семействе микросхем К1601РРЗ есть восемь модификаций: от РР31 к
РР38, которые отличаются друг от друга информационной емкостью, что
можно видеть с табл. 10.5, и вариантами использования выводов корпуса для
адресных входов и информационных выходов, т. к. число тех и других может
отличаться от базовой микросхемы. То же можно сказать и о семействах
микросхем других серий. Такое разнообразие микросхем РПЗУ позволяет
решать на их основе практически любые задачи по созданию энергонезави-
симых ПЗУ с перепрограммированием.
Таблица 10.5. Модификации базовых микросхем РПЗУ-ЭС
Базовая микросхема Модификация Использованные выводы Соединение выводов
Тип Бит Адрес Данные
КР558РР1 РР11 256x4 Все 7, 8, 9, 10 —
КР558РР2 РР21 - 1Кх8 Кроме 19 Все 19=12
РР22 1Кх8 То же Все 19=24
РР23 2Кх4 Все 11, 13, 14, 16 —
РР24 2Кх4 Все 10, 11, 13, 14, 16 10=11
КР1601РР1 РР11 512x4 Кроме 1 Все 1=4
РР12 512x4 То же Все 1=24
Микросхемы постоянных запоминающих устройств
401
Таблица 10.5 (окончание)
Базовая микросхема Модификация Использованные выводы Соединение выводов
Тип Бит Адрес Данные
КР1601РРЗ РР31 1Кх8 Кроме 8 Все 8=23
РР32 1Кх8 То же Все 8=1
РРЗЗ 2Кх4 Все 4, 5, 6, 7 —
РР34 2Кх4 Все 9, 10, 11, 12 —
РР35 2Кх4 Все 4, 5, 9, 10 —
РР36 2Кх4 Все 4, 5, 11,12 —
РР37 2Кх4 Все 6, 7, 9, 10 —
РРЗЗ 2Кх4 Все 6, 7, 11, 12 —
КМ1609РР1 РР11 1Кх8 Кроме 19 Все 19=12
РР12 1Кх8 То же Все 19=24
К573РР2 РР21 1Кх8 Кроме 19 Все 19=12
РР22 1Кх8 То же Все 19=24
Группа микросхем РПЗУ-УФ, представленная серией К573, имеет развитый
функциональный состав, который расширяется за счет значительного числа
модификаций базовых микросхем (табл. 10.6).
В построении и режимах работы микросхем РПЗУ-УФ много общего с
микросхемами группы ЭС. Исключение составляет режим стирания, для
реализации которого необходим источник УФ-излучения. Для стирания за-
писанной информации микросхему вынимают из контактного устройства,
замыкают все ее выводы полоской фольги и помещают под источник УФ-
света. Стирание можно выполнить, не вытаскивая микросхему из контакт-
ного устройства, но тогда надо отключить напряжения питания и сигналы.
Типичными источниками излучения, которые стирают, являются дуговые
ртутные лампы и лампы с парами ртути в кварцевых баллонах: ДРТ-220,
ДРТ-375, ДБ-8, ДБ-60 и др. Излучение проникает к полупроводниковому
кристаллу РПЗУ через прозрачное окно в крышке корпуса. Время стирания
информации составляет 30...60 мин. Расстояние от корпуса к баллону лам-
пы должно быть 2,5 см. Необходимо обеспечить чистоту стекла крышки,
т. к. в противном случае стирание будет неполным.
402
Глава 10
Таблица 10.6. Модификации базовых микросхем РПЗУ-УФ
Базовая микро- схема Модификация Использованные выводы Соединение выводов
Тип Бит Адрес Данные
КР558РР1 РР11 256x4 Все 7, 8, 9, 10 —
КР558РР2 РР21 1Кх8 Кроме 19 Все 19=12
РР22 1Кх8 То же Все 19=24
РР23 2Кх4 Все 11, 13, 14, 16 —
РР24 2Кх4 Все 10,11,13,14,16 10=11
КР1601РР1 РР11 512x4 Кроме 1 Все 1=4
РР12 512x4 То же Все 1=24
КР1601РРЗ РР31 1Кх8 Кроме 8 Все 8=23
РР32 1Кх8 То же Все 8=1
РРЗЗ 2Кх4 Все 4, 5, 6, 7 —
РР34 2Кх4 Все 9, 10, 11, 12 —
РР35 2Кх4 Все 4, 5, 9,10 —
РР36 2Кх4 Все 4, 5, 11, 12 —
РР37 2Кх4 Все 6, 7, 9, 10 —
РР38 2Кх4 Все 6, 7, 11, 12 —
КМ1609РР1 РР11 1Кх8 Кроме 19 Все 19=12
РР12 1Кх8 То же Все 19=24
К573РР2 РР21 1Кх8 Кроме 19 Все 19=12
РР22 1Кх8 То же Все 19=24
Режимы работы микросхем РПЗУ-УФ: хранение, считывание, запись (про-
граммирование) обеспечивают сигналами управления. Параметры микросхем
приведены в табл. 10.7. В реализации важных особенностей названных ре-
жимов, в сравнении с микросхемами группы ЭС, нет, за исключением нали-
чия в некоторых микросхемах (РФ2, РФ5, РФ6), режима контроля записи,
который реализуют вслед за программированием.
Среди микросхем серии К573 выделяется более сложной структурой и рас-
ширенными функциональными возможностями микросхема К573РФЗ емко-
стью 4Кх16 бит. Ее отличительная особенность состоит в том, что она при-
Микросхемы постоянных запоминающих устройств
403
способлена для непосредственной работы со стандартной магистралью, имея
необходимые встроенные средства интерфейса обеспечения режима обмена с
нею. Кроме этого, микросхема имеет встроенное программируемое адресное
устройство, которое позволяет без дополнительного оборудования объеди-
нять до восьми микросхем в блок ПЗУ с их подключением к магистрали.
Указанные возможности микросхемы позволяют комплектовать ее с микро-
схемами ОЗУ К1809РУ1, ПЗУ К1809РЕ1, К1801РЕ1, с которыми она целиком
совместима по разводке и входным сигналам в режимах считывания и хране-
ния, для создания универсальных модулей ЗУ на основе стандартной магист-
рали [21].
Таблица 10.7. Режимы микросхем РПЗУ-УФ
Тип микросхемы Сигналы управления Запись слова Контроль записи Считывание Хранение
К573РФ1 CS 12В — 0 1
1Кх8 PR 26В* — 0 X
100 циклов т, мс 1x300 — 0,45 мкс** —
К573РФ2 (РФ5) CS 1* 0 0 1
2Кх8 ОЁ 1 0 0 X
100 циклов (РФ2) uPR, В т, мс 25 25 5 5
25 циклов (РФ5) 2x104 — 0,35 мкс —
К573РФЗ CS 0* 0* 0 1
4Кх16 СЁ 1 0 0 1
10 циклов ОЕ 1 1 0 1
PR 0 1 1 0
18 18 5 5
т, мс 10 10 0,45 мкс —
К573РФ4 CS 0 — 0 1
8Кх8 PR 0* — 1 X
25 циклов 25 — 5 5
X, мс 100 — 0,5 мкс —
404
Глава 10
Таблица 10.7 (окончание)
Тип микросхемы Сигналы управления Запись слова Контроль записи Считывание Хранение
К573РФ6 CS 0 0 0 1
8Кх8 ОЁ 1 0* 0 X
25 PR 0* 1 1 X
104 циклов uPFI, в 19 19 5 5
т, мс 50 — 0,3 мкс —
* — воздействие в форме импульса продолжительностью, т.
** — время выбора адреса.
Сигналы микросхемы:
□ Ai—А |2 — код адреса ячейки памяти;
□ А13—A is — код адреса микросхемы;
□ DIOq—DIOis — входные (при программировании) и выходные (при счи-
тывании) данные;
□ адресные входы и информационные входы/выходы объединены;
□ СЕ — разрешение обмена (идентичный сигналу системного интерфейса
SYNC — "Синхронизация");
□ ОЕ — разрешение выдачи информации ( DIN);
□ CS — выбор микросхемы; сигнал руководит адресным устройством мик-
росхемы;
□ PR —программирование (запись, WTBT)-,
□ RPLY — исходный сигнал сопровождения информации, которое считы-
вается.
Значения сигналов управления в разных режимах работы микросхемы приве-
дены в табл. 10.7. При реализации управления необходимо иметь в виду, что
объединенные адресные и информационные выводы работают в мультип-
лексном режиме: сначала при CS =0 и совпадении внутреннего кода микро-
схемы с принятым А13—A is происходит запись во входной регистр кода адре-
Микросхемы Ьостоянных запоминающих устройств
405
са Ai—-412, потом выводы переходят в режим приема данных DI0—DIiS для
записи или в режим вывода считанных данных DO0—ООц в магистраль. При
программировании сигнал СЕ на этапе приема адреса имеет значение "О",
потом при приеме данных принимает значение "1".
В режиме считывания после фиксации адреса на входном регистре выходы
переходят в третье состояние, а считанная из матрицы информация размеща-
ется во внутреннем выходном регистре. На выходах она появляется при сиг-
нале разрешения по выходу ОЕ.
Недостатками микросхем РПЗУ-УФ являются: небольшое число циклов пе-
репрограммирования (от 10 до 100), что обусловлено быстрым старением
диэлектрика под влиянием УФ-излучения, необходимость изъятия из аппара-
туры для стирания информации, большое время стирания, потребность в спе-
циальном оборудовании для стирания, высокая чувствительность к освеще-
нию и возможность случайного стирания информации. Вместе с тем у
микросхем этой группы есть и важные преимущества: сравнительно высокое
быстродействие, большое разнообразие вариантов выполнения по информа-
ционной емкости, невысокая стоимость и доступность. Эти свойства микро-
схем РПЗУ-УФ обуславливают их широкое применение в разработках.
Дальнейшее развитие технологии ПЛМ привело к созданию программируе-
мых логических интегральных схем (ПЛИС). Реализованные ими функции
можно многократно изменять, нередко для этого даже не нужно вытягивать
микросхему из устройства, в котором она работает.
Кристалл ПЛИС содержит большое число однотипных логических элемен-
тов. Соединяют элементы в нужном порядке с помощью перемычек — клю-
чей на полевых транзисторах. А в каждом логическом элементе есть пере-
ключатели (мультиплексоры), программируя которые, можно изменять
выполняемые функции.
Почти все внешние выводы ПЛИС универсальные. Они могут служить вхо-
дом или выходом. Некоторые выводы имеют дополнительные функции, на-
пример, служат для программирования конфигурации микросхемы, которая,
однако, не исключает их использование как обычного входа или выхода.
По внутренней структуре и способу запоминания конфигурации ПЛИС фир-
мы XILINX можно’'разделить на два вида: FPGA (field programmable gate
array — матрица вентилей, программируемых электрическим полем) и CPLD
(complex programmable logic device — сложная программируемая логическая
матрица).
406
Глава 10
К FPGA относят микросхемы серий ХС2000, ХС3000, ХС4000, ХС5200,
ХС6000 и SPARTAN. Подобно ОЗУ, они сохраняют заданную конфигурацию
только при включенном питании и "забывают" ее после выключения. Каж-
дый раз, включив питание, такую ПЛИС необходимо программировать зано-
во. Программу обычно сохраняют в установленном на одной плате с ПЛИС
загрузочном ПЗУ, который может быть последовательным одноразрядным
или обычным восьмиразрядным. Способ загрузки конфигурации задают ло-
гическими уровнями на управляющих входах. Процедура перезаписи выпол-
няется автоматически, после чего ПЛИС переходит в рабочий режим.
В одном ПЗУ допускается сохранять информацию для нескольких ПЛИС.
Одна из них служит ведущей (master) и, закончив собственную загрузку, ру-
ководит записью данных в ведомые (slave) микросхемы. Назначение ведущей
или ведомой никак не влияет на логические функции, выполняемые ПЛИС
после загрузки.
Специально для общей работы по ПЛИС фирма XILINX разработала и вы-
пускает серию однократно программируемых последовательных ПЗУ
ХС1700 информационной емкостью, достаточной для всех ПЛИС структуры
FPGA, что выпускает эта фирма.
К CPLD относят микросхемы серий ХС7000 и ХС9500. Они сохраняют кон-
фигурацию независимо от наличия напряжения питания. У микросхемы
ХС7000 конфигурацию заносят с помощью устройства для программирова-
ния, а стирают ультрафиолетовым излучением. Такие ПЛИС устанавливают,
как правило, в уже налаженные устройства. Для отладки новых изделий они
неудобны из-за продолжительной (около часа) процедуры очистки.
Микросхемы серии ХС9500, выполненные по технологии FLASH, можно не-
однократно программировать, не изымая из устройства, в которое они уста-
новлены. Для этого в них предусмотрен специальный порт JTAG. Чтобы за-
писать исходную конфигурацию или внести в нее изменения, выводы этого
порта через несколько буферных микросхем соединяют кабелем с портом
LPT персонального компьютера.
Порт JTAG полезен не только для программирования. Через него компьютер
может получить информацию о логических уровнях на всех выводах ПЛИС и
в контрольных точках внутри нее. Возможность организовать такой порт
предусмотрена и в ПЛИС структуры FPGA последних серий. Выводы мик-
росхемы, занятые портом JTAG, могут служить и обычными входами/
выходами.
На рис. 10.8 схематично показана структура кристалла микросхемы FPGA.
Его центральную часть занимает матрица конфигурации логических блоков
Микросхемы постоянных запоминающих устройств
407
(КЛБ), а по периметру находятся блоки ввода/вывода (БВВ), соединенные с
контактными площадками. Представление о сложности современных ПЛИС
дает табл. 10.8, где приведены сведения о числе КЛБ и БВВ, которые имеют-
ся в FPGA серии ХС4000. Вентили и триггеры в данном случае не самостоя-
тельные элементы, а входят в состав указанных блоков.
Рис. 10.8. Структура кристалла микросхемы FPGA
Любой из БВВ способен быть входным или выходным, а связанный с ним
внешний вывод микросхемы — входом (IPAD), выходом (OPAD) или быть
двунаправленным (IOPAD). По углам кристалла расположены вспомогатель-
ные узлы. Свободную от логических элементов площадь занимают каналы
трассирования, где проложено большое число проводников, на пересечениях
которых находятся программируемые ключи. Каждый ключ состоит из шести
полевых транзисторов, соединенных, как показано на рис. 10.9.
408
Глава 10
Таблица 10.8. Сведения о структуре серии ХС4000
Микросхема На кристалле находится Длина программы, бит
КЛБ БВВ Вентили Триггеры
ХС4005 186 112 5000 616 151 910
ХС4010 400 160 10 000 1120 283 376
ХС4013 576 192 13 000 1536 393 580
ХС4020 784 224 20 000 2016 521 832
ХС4028 1024 256 28 000 2560 668 132
ХС4036 1286 288 36 000 3168 832 480
ХС4044 1600 320 44 000 3840 1 014 876
ХС4052 1936 352 52 000 4576 1 215 320
ХС4062 2304 384 62 000 5376 1 433 812
ХС4085 3136 448 85 000 7182 1 924 940
Рис. 10.9. Соединение ключей на полевых транзисторах
Задавая открытое или закрытое состояние каждого транзистора, можно со-
единить КЛБ между собою и с УВВ нужным образом.
К сожалению, такая структура не всегда позволяет реализовать необходимую
конфигурацию. В сложных устройствах с большим числом длинных нерегу-
лярных связей удается использовать не более половины ресурсов кристалла.
Микросхемы постоянных запоминающих устройств
409
Схема простейшего УВВ (он применяется в микросхемах серии ХС5200) по-
казана на рис. 10.10. Контактная площадка кристалла соединена с выходом
управляемого буфера DD1 и с входом буфера DD2. Предусмотрена возмож-
ность задать выходной логический уровень на входе, связывая контактную
площадку с общим проводом через резистор R1 или с шиной питания через
резистор R2. Программируемые переключатели SI, S2 обеспечивают прямую
или инверсную связь УВВ с матрицей КЛБ. С помощью переключателя S3
при необходимости инвертируют входной сигнал. Линия задержки U1 слу-
жит для выравнивания времен распространения сигналов по разным цепям
ПЛИС. Буфер DD1 снабжен устройством программирования продолжитель-
ности фронта выходного сигнала. Пологий фронт, не снижая внутреннего
быстродействия ПЛИС, спасает от помех при плохом согласовании внешних
нагрузок УВВ.
Рис. 10.10. Схема простейшего УВВ
УВВ микросхем FPGA других серий более сложное (рис. 10.11) и дополни-
тельно имеет два D-триггера, с помощью которых можно запоминать значе-
ния входных и выходных сигналов. В некоторых случаях предусмотрена на-
стройка на логические сигналы, характерные для микросхем структуры
КМОП или ТТЛ.
КЛБ микросхемы серии ХС5200 состоит из четырех микроустройств, выпол-
ненных по схеме, приведенной на рис. 10.12. Каждое устройство содержит
генератор произвольной логической функции четырех переменных DD1
(РПЗУ на 16 бит) и триггер DD2. Все четыре триггера одного КЛБ имеют
общие входы сигналов асинхронного сбрасывания (CLR), синхронизации
(СК) и разрешения (СИЕ).
410
Гпава 10
В состав КЛБ микросхем FPGA серий ХС3000, ХС4000 и Spartan (рис. 10.13)
входят по два логических блока (DD1, DD2) и £>-триггер (DD4, DD5). Вы-
ходные сигналы блоков DD1 и DD2 могут быть дополнительно обработаны
логическим блоком DD3.
Микросхемы постоянных запоминающих устройств
411
Рис. 10.13. Схема КЛБ микросхемы серии ХС3000
В сравнении с FPGA, структура CPLD более "крупнозернистая". Рассмотрим
ее на примере микросхем серии ХС9500, структурная схема которых приве-
дена на рис. 10.14, а сведения о составе — в табл. 10.9. Указанные там же
максимальные частоты относятся к 16-разрядным двоичным счетчикам, ко-
торые реализованы на таких ПЛИС. Счетчики из элементов других ПЛИС
способны работать на частотах до 350 МГц.
Таблица 10.9. Данные о структуре серии ХС9500
Микросхема На кристалле находится Максимальная частота счету, МГц
Макроячейки Вентили
ХС9536 36 800 100
ХС9572 72 1600 125
ХС95108 108 2400 125
ХС95144 144 3200 125
ХС95216 216 4800 111,1
ХС95288 288 6400 111,1
412
Глава 10 j
Рис. 10.14. Структура CPLD
Схема макроячейки логического блока ПЛИС серии ХС9500 приведена на
рис. 10.15. С помощью программируемой матрицы И формируют до пяти ло-
гических произведений 36-ти переменных, еще два произведения — можно
взять от соседних макроячеек. На выходе ИЛИ элемента (DD37) образуется
логическая сумма этих произведений, которая поступает на вход переключа-
теля S5 и триггера DD39 в прямом или инвертированном виде в зависимости
от положения программируемого переключателя S1. В одном из положений
последнего инверсией управляет сигнал, сформированный в распределителе
логических произведений. Тактовые сигналы из других выходов распредели-
теля устанавливают и сбрасывают триггер DD39. Изменив положения пере-
Микросхемы постоянных запоминающих устройств 413
ключателей S2—S4, эти функции можно выполнять с помощью глобальных
сигналов синхронизации и сброса, которые поступают непосредственно из
выводов ПЛИС.
Рис. 10.15. Схема макросхемы логического блока ПЛИС серии ХС9500
В составе УВВ ПЛИС серии ХС9500 имеются только буферы ввода и вывода,
триггеров в них нет. Перевести выход УВВ в активное состояние можно с по-
мощью сигнала РТОЕ, который поступает от макроячейки, или одного из гло-
бальных сигналов GOE1—GOE4, сформированных специальным программи-
руемым логическим блоком из входных сигналов ПЛИС. Цепи OUT и РТОЕ
каждой макроячейки ПЛИС CPLD связаны только с одним блоком вво-
да/вывода, который в свою очередь соединен с определенным внешним выво-
дом. В FPGA такой жесткой связи нет.
Соединение функциональных блоков между собою и с входными цепями
УВВ реализуют с помощью программируемой коммутационной матрицы,
фирменное название которой FastCONNECT можно перевести как "быстрое
соединение". Матрица имеет структуру, которая обеспечивает одинаковую
задержку распространения всех сигналов и, самое главное, гарантирует трас-
414
Глава 10
сирование всех необходимых связей. Последнее позволяет произвольным
образом распределять по выводам ПЛИС внешние цепи разрабатываемого
устройства.
Приступая к проектированию устройства на ПЛИС, следует подготовить его
схему с помощью любого из известных схемных редакторов, например, по-
пулярного ORCAD.
Микросхемы FLASH-памяти впервые были представлены фирмой Intel в
1988 г. Память нового типа является энергонезависимой, с электрическим
стиранием и перепрограммированием.
Элементы памяти микросхемы FLASH-памяти построены на одном МОП-
транзисторе с плавающим затвором, выполненном по особой запатентован-
ный Intel технологии, названной ЕТОХ (от англ. EPROM Thin Oxide). Полу-
проводниковая структура этого транзистора подобна структуре ЕП ПЗУ
(EPROM) с перепрограммированием и стиранием информации ультрафиоле-
товым облучением. Он содержит подложку /?-типа, на которой сформирова-
ны области n-стока и истока. Над промежутком между ними расположен
управляющий затвор (УЗ), отделенный от подложки слоем окисла SiO2.
В последней сформирована область из поликремния, которая выполняет
функции плавающего затвора (ПЗ). В этой области может накапливаться за-
ряд электронов, электрическое поле которого смещает порог открывания
транзистора. В результате при номинальном напряжении на УЗ и отсутствии
заряда в ПЗ транзистор открыт, а при наличии заряда — закрыт. Эти два со-
стояния и используются для запоминания "1" и "О".
Благодаря использованию технологии ЕТОХ толщину слоя SiO2 между УЗ и
подложкой транзистора удалось уменьшить (в сравнении с EPROM) более чем
в три раза. Следствием этого стали две особенности транзистора, которые и
позволили создать FLASH-память. Напряжение, используемое при записи ин-
формации (для инжекции электронов в ПЗ), снизилось до 12 В и появилась
возможность электрического стирания (удаление заряда с ПЗ), за счет туннель-
ного эффекта при напряжении между стоком и УЗ, которое равняется 12 В. Эти
особенности разрешили обеспечить перезапись информации в составе микро-
процессорной системы и во много раз увеличить число перезаписей.
Для организации накопителя информации в микросхемах FLASH-памяти ЕП
размещены в виде прямоугольной матрицы. Все стоки УЗ транзисторов объ-
единены и образовывают шины выбора слова. Стоки в каждом столбце также
объединены и образовывают шины выбора разряда (бита), а объединенные
истоки — шины, которые подключаются к усилителям воспроизведения. Та-
кая схема соединений (NOR) накопителя очень критична к выполнению сти-
рания. Дело в том, что при стирании с ПЗ может быть изъято больше элек-
Микросхемы постоянных запоминающих устройств 415
тронов, чем было обеспечено инжекцией при программировании. В результа-
те в ПЗ появится положительный заряд, транзистор станет ведущим незави-
симо от напряжения на УЗ и произойдет шунтирование всего столбца ЕП в
матрице. Возвратить такую микросхему в трудоспособное состояние уже не
удастся. Чтобы исключить это нежелательное явление, специалисты Intel
разработали ряд мер, влияющих на структуру и организацию работы микро-
схем FLASH-памяти. К их числу относятся:
□ применение специальных алгоритмов записи и стирания с контролем со-
стояния и завершением процесса по результатам контроля;
□ предшествующее программирование в алгоритме стирания, при котором
перед стиранием все ЕП матрицы устанавливаются в состояние "О";
□ включение в состав микросхемы регистра, который сохраняет идентифи-
каторы фирмы-изготовителя и типа микросхемы, что позволяет защитить
элемент от ошибок выбора алгоритма;
□ встраивание у микросхемы цепей, которые реализуют алгоритмы стира-
ния и записи. Это упрощает внешнее управление и защищает от ошибок
при перезаписи.
Можно выделить три группы микросхем FLASH-памяти:
□ микросхемы первого поколения, выполненные в виде единого массива
(блока) или иначе — которые целиком стираются (BULK-ERASE). К этой
группе относятся микросхемы 28F256, 28F512, 28F010, 28F020;
□ микросхемы с делением массива памяти на блоки разного размера и с раз-
ными уровнями защиты от случайного стирания и записи, или которые
стираются по блокам разного размера (BOOT-BLOCK). К их числу относят-
ся 28F001BX-T/B, 28F002BX-T/B(L), 28F200BX-T/B(L), 2BF004BX-T/B(L),
28F400BX-T/B(L);
□ микросхемы третьего поколения с наибольшим размером массива, разде-
ленного на блоки одинакового объема с независимым стиранием (FLASH-
FILE): 28F008SA(L), 28F016SA, 28F032SA.
Микросхемы BULK-ERASE могут быть'прямо использованы вместо EPROM.
Их основное преимущество — возможность электрического стирания при
сохранении энергетической независимости. Если при использовании обыч-
ных ПЗУ процесс модификации "зашитых" в нем данных требует продолжи-
тельной процедуры стирания, для чего микросхему необходимо вынуть из
платы и подвергнуть ультрафиолетовому облучению, то FLASH-память мож-
но перепрограммировать под управлением процессора самой системы. Если
же разрабатываемое устройство критично к объему памяти или не имеет ис-
416
Глава 10
точника напряжения перепрограммирования, то можно использовать внеш-
нее устройство для программирования, подключив его через технологиче-
ский разъем. Для получения необходимого напряжения рекомендуется ис-
пользовать аналоговый преобразователь напряжения 5/12 В. В сравнении с
EEPROM, FLASH-память, которая использует один транзистор на один запо-
минающий элемент, несомненно, выиграет по плотности и себестоимости.
Микросхемы группы BOOT-BLOCK применяют для сохранности BIOS в
персональных компьютерах. Они позволяют объединить BIOS, который те-
перь может быть обновлен непосредственно из дискеты. Особенность
FLASH-памяти в том, что ее содержание нельзя стереть, не подав на специ-
альный вход микросхемы напряжение программирования +12 В. Это и по-
зволяет сохранить важную информацию от случайного или несанкциониро-
ванного стирания. Возможность электрического перепрограммирования
FLASH-памяти существенным образом облегчает процесс модернизации
микросхем BIOS на более новые версии.
Микросхемы группы FLASH-FILE используют для сохранности данных
большого объема в так называемых FLASH-картах — альтернативе жестким
магнитным дискам. Так как объемы производства микросхем FLASH-памяти
неизменно растут, можно ожидать, что в недалеком будущем FLASH-память
заменит жесткие магнитные диски во многих областях применения. Напри-
мер, в системах, работающих в условиях сильных механических влияний,
при которых жесткие диски не применяются или быстро выходят из строя.
По времени доступа FLASH-память в 125...250 раз меньше, чем у жесткого
диска, однако уступает пока ему по информационному объему.
Число циклов стирания/записи микросхем FLASH-памяти — не менее
100 000. Для новейших микросхем 28F016SA и 28F032SA используются тех-
нология и алгоритмы стирания/записи, которые разрешают улучшить эту ха-
рактеристику на порядок.
Минимальное время чтения байта/слова не превышает 100 нс.
Время записи (байт/слово) составляет приблизительно 9 мкс, время стирания
блока (64 Кбайт) — близко к 1 с. По мере использования ресурса по циклам
стирания/записи изменяется структура окисла между ПЗ и полупроводником. В
результате увеличивается число циклов, необходимое для стирания/записи ин-
формации, поэтому затраты времени на эти операции могут вырасти в несколь-
ко раз. Информационная емкость микросхем — от 256 Кбит до 32 Мбит.
Напряжение питания микросхем FLASH-памяти — 5 В ± 10%, стирания и
программирования — 12 В ± 5%. Выпускаются также микросхемы, рабо-
тающие при напряжении 3,3 ± 0,3 В (в условной маркировке присутствует
буква L). Для них характерна большая продолжительность цикла чтение бай-
Микросхемы постоянных запоминающих устройств 417
та. Микросхемы 28F016SA и 28F032SA могут работать как при 5, так и при
3,3 В (рабочее напряжение устанавливается за уровнем напряжения на соот-
ветствующем выводе микросхемы).
Потребляемый ток существенным образом зависит от режима работы микро-
схемы. При отсутствии обращений она находится в режиме ожидания
(Standby). Основная часть внутренних цепей в этом случае отключена, и по-
требляемый ток значительно меньше, чем в активном режиме. При стирании
и записи потребляемый ток возрастает (в сравнении с активным режимом)
главным образом по цепи +12 В.
С внедрением микроконтроллеров возникла потребность простейшим и де-
шевым способом обмениваться командами и другой дискретной информаци-
ей между контроллером и управляемыми ним микросхемами, которые нахо-
дятся на одной или нескольких платах.
Для передачи данных небольшого объема распространенные многоразрядные
параллельные шины с пропускной способностью, измеряемой многими мега-
байтами в секунду, слишком дорогие и неудобные в работе. Последователь-
ной асинхронной шиной, подобной RS-232, тяжело соединить более двух
абонентов, а для надежной синхронизации приема и передачи нужны кварце-
вые резонаторы. В этой ситуации фирма Philips разработала и применила по-
следовательную шину Inter Integrated Circuit Bus (сокращенно ПС-bus или
I2C), которая складывается всего из двух сигнальных линий.
Сегодня шина 12С, став фактическим стандартом для многих промышленных
устройств, проникла даже в IBM-совместные компьютеры. С ее помощью
BIOS узнает, например, о числе и конфигурации модулей памяти. А в про-
цессе поиска и настройки устройств Plug & Play системный блок компьютера
"общается" с монитором по шине ACCESS Bus, подобной 12С, но названной
иначе по патентным соображениям.
К шине 12С можно подключать до 128 (в варианте за десятиразрядным адре-
сом — до 1024) устройств. Ее двунаправленные входы/выходы SCL (Serial
Clock) и SDA (Serial Data) с открытыми коллекторами подключаются парал-
лельно к одноименным линиям. Линии нагружены резисторами, соединен-
ными с источником питания. Номиналы резисторов и напряжение питания
спецификация не устанавливает. Необходимо лишь, чтобы ток короткого за-
мыкания любой из линий на общий провод не превышал 3 мА, а емкость с
учетом подключенных абонентов — 400 пФ.
Одно из устройств служит ведущим (master), другие — ведомыми (slave).
Первый генерирует синхроимпульсы SCL и руководит всем обменом по ши-
не. Ведомые только в ответ на запросы ведущего принимают от него или пе-
редают ему данные.
418
Глава 10
Общее представление о порядке передачи информации дают временные диа-
граммы, показанные на рис. 10.16. Исходное состояние шины — высокие ло-
гические уровни на линиях SDA и SCL. Чтобы начать сеанс обмена данными,
ведущий, не изменяя состояния линии SCL, устанавливает низкий уровень на
линии SDA, а потом — такой же уровень на линии SCL. Это команда СТАРТ.
Получив ее, все ведомые должны приготовиться к приему.
Передача информации — битная. При низком уровне в SCL, поддерживае-
мом ведущим, передатчик устанавливает на линии SDA уровень, который
отвечает значению переданного бита (лог. "1" — высокий, "0" — низкий).
Потом ведущий устанавливает на линии SCL высокий уровень, а после окон-
чания времени, отведенного приемнику для принятия информации, снова из-
меняет его на низкий. Данная процедура повторяется для каждого передан-
ного бита. Ведущий завершает сеанс командой СТОП — изменением низкого
уровня на линиях SDA и SCL высоким.
' T1-T3.T2N+1 —уровень SDA позволено менять;
T2,T2N — уровень SDA должен быть стабильным.
Рис. 10.16. Порядок передачи информации шины 12С
Во всех ситуациях, кроме подачи команд СТАРТ и СТОП, не допускается
изменение уровня на линии SDA, который равен уровню SCL. Не рекоменду-
ется и одновременное изменение состояния этих линий — временной сдвиг
должен составлять не менее 0,3 (0,1) мкс. В скобках указаны нормативы "бы-
строго" режима.
Частота повторения импульсов SCL должна быть не более 100 (400) кГц
при продолжительности или импульсе паузы не менее 4,7 (1,2) мкс. Вре-
менные диаграммы, изображенные на рис. 10.17, показывают, каким обра-
Микросхемы постоянных запоминающих устройств
419
зом происходит передача байта. Ей предшествует команда СТАРТ или рас-
смотренный дальше бит подтверждения приема предшествующего байта.
Рис. 10.17. Временные диаграммы передачи информации
Первым передают старший разряд байта, последним — младший, после чего
устройство, которое приняло байт, подтверждает этот факт, установив на ли-
нии SDA низкий уровень и поддерживая его к окончанию генерации веду-
щим на линии SCL девятого импульса высокого уровня. После подтвержде-
ния приема очередного байта начинается передача следующего или подается
команда СТОП.
Семь старших бит байта, обязательно переданные ведущим вслед за коман-
дой СТАРТ, представляют собой адрес ведомого, с которым он намеревается
установить связь. Если среди подключенных к шине есть исправное устрой-
ство с таким адресом, оно должно подтвердить прием и подготовиться к
дальнейшим действиям. Все другие ведомые, не получив своего адреса, от-
ключаются до следующей команды СТАРТ.
Микросхемы памяти с интерфейсом 12С, которые производят фирмы Atmel,
Fairchild, Philips, Seiko, ST, представляют собой ПЗУ многоразового перепро-
граммирования с электрическим стиранием и записью данных. Их выпускают
в корпусах разных размеров и конструкций. В большинстве случаев они со-
держат восемь штыревых или планарных выводов, назначение которых неза-
висимо от типоразмера корпуса и размещенного в нем кристалла почти все-
гда одинаково и отвечает показанному на рис. 10.18, а. Если число выводов
более восьми, "лишние" оставляют свободными. Возможные варианты кор-
пусов, показаны на рис. 10.18, би в.
Напряжение питания микросхем — от 1,8...4,5 (в зависимости от типа и бук-
венного индекса в обозначении) до 5,5 В. Как правило, с уменьшением на-
пряжения питания снижаются потребляемый ток и быстродействие. Перегру-
420
Глава 10
зочная способность выхода SDA — 3...5 мА, входной ток и емкость любого
входа не превышают соответственно 1 мка и 4...8 пФ.
АО
А1
А2
GND
+U
WP
SCL
SDA
АО
А1
А2
[1
[2
[3
[4
[5
GND [6
[7
14
13
12
11
10
9
8
]
]
]
]
]
]
]
SCL
SDA
АО [ 1 • 20 ]
А1 [2 19 ]
[3 18 ]
[4 17 ]
[5 16 ]
[6 15 ]
[7 14 1
[8 13 ]
[9 12 ]
GND [ Ю 11 ]
+U
WP
SCL
SDA
а
Рис. 10.18. Варианты корпусов микросхем
Входы, к которым не подключены внешние цепи, имеют нулевой потенциал.
Нулевыми следует считать и логические значения управляющих сигналов,
которые задаются этими входами. Приемники сигналов SDA и SCL пред-
ставляют собой триггеры Шмитта и снабжены фильтрами, которые подавля-
ют импульсы короче 0,1 мкс.
Хотя спецификация шины 12С обладает свойством "тормозить" обмен дан-
ными, принудительно удерживая на линии SCL низкий уровень на время, не-
обходимое для выполнения внутренних операций, микросхемы памяти этой
возможностью не пользуются, их вывод SCL — только вход в отличие от
двунаправленного SDA.
Логическими уровнями, поданными на входы АО—А2, обычно задают три
младших разряда адреса ведомой микросхемы шины 12С. Старшие четыре раз-
ряда адреса микросхемы памяти всегда содержат двоичную комбинацию 1010.
Исключение — микросхема АО24С164. У нее старший разряд — всегда логи-
ческая "1", дальше направляются три, значения которых задают логическими
уровнями на входах АО—А2, и три старших разряда адреса ячейки памяти. Ад-
ресные входы задействованы далеко не во всех микросхемах, иногда они не
Микросхемы постоянных запоминающих устройств 421
предусмотрены. Такая микросхема откликается на адрес с любыми значениями
младших разрядов. В других случаях они имеют логический "О". Если объем
памяти превышает 256 байт, отказываются от одного или нескольких входов
АО—А2 и отдают соответствующие им разряды адреса старшим битам адреса
ячейки памяти. Если и этих разрядов не хватает, им возвращают бывшее назна-
чение, но увеличивают число байтов, отведенных на передачу адреса ячеек па-
мяти. Иногда неиспользованные адресные входы служат для управления поло-
жением в массиве памяти и размером зоны, защищенной от случайного или
намеренного изменения данных, которые там сохраняются.
Вход WP (Write Protect) предназначен для управления защитой записанных в
микросхему данных. Иногда его обозначают как WC (Write Control). Если этот
вывод оставлен свободным или соединен с общим проводом, можно изменять
содержимое любых ячеек. При высоком логическом уровне весь массив или
его часть защищены от стирания и записи. В последнее время выпускают мик-
росхемы, в которых предусмотрены участки памяти, запись в которых можно
заблокировать и другими способами, например, командами ведущего.
Логическим уровнем на входе MODE (при его наличии) переключают режи-
мы записи данных. Если он оставлен свободным или соединен с общим про-
водом, действует мультибайтный режим, в противном случае — страничный.
Микросхемы, которые не имеют названного входа, работают только в стра-
ничном режиме записи.
Схема соединений микросхем памяти с линиями шины 12С показана на
рис. 10.19. В зависимости от числа действующих входов АО—А2 их может
быть от одной до восьми, причем комбинации логических уровней на этих
входах у любой из них должны быть разными. Так как максимальная про-
должительность импульсов на шине 12С не ограничена, ключами К1 и К2 мо-
гут служить даже обычные выключатели, которые коммутируются вручную.
Визуально определить состояние линий позволяют светодиоды, включенные
последовательно с резисторами R1 и R2.
Обычно в роли ведущего выступает микроконтроллер или специализирован-
ное устройство. Ключами К1 и К2 служат транзисторы исходных каскадов
двунаправленного порта. Любая из линий шины 12С занимает всего один раз-
ряд подобного порта. В противном случае для нее приходится тратить по од-
ному разряду обычных однонаправленных портов ввода и вывода, дополняя
их ключами на биполярных или полевых транзисторах или логическими эле-
ментами с открытым коллектором (стоком).
Примером может служить адаптер для подключения устройств с интерфей-
сом 12С к параллельному порту персонального компьютера. Реализованное в
422
Глава 10
нем распределение сигналов по битам регистров порта LPT1 приведено в
табл. 10.10, а принципиальная схема показана на рис. 10.20. В зависимости от
типа разъема адаптера или связывают с компьютером стандартным "прин-
терным" кабелем CENTRONICS, или стыкуют непосредственно с розеткой
LPT на системном блоке (в этом случае не обязательны элементы DD1.3,
DD1.4 и резисторы Rl, R2: первые —заменяют перемычками, вторые — ис-
ключают). В обслуживающей программе наличие или отсутствие инверторов
в цепях SDA и SCL должно быть обязательно учтено.
Рис. 10.19. Схема соединений микросхем памяти с линиями шины 12С
Таблица 10.10. Распределение сигналов по битам регистров порта LPT1
Бит Значение по адресу
3F8H (вывод) 3F8H (вывод)
D0 АО —
D1 А1 —
D2 А2 —
D3 WP —
D4 — —
D5 — —
D6 SCL SCL
D7 SDA SDA
Микросхемы постоянных запоминающих устройств
423
Рис. 10.20. Адаптер для подключения устройств с интерфейсом 12С
к параллельному порту персонального компьютера
Рассмотрим процедуры "общения" ведущего с микросхемами памяти. Преж-
де всего, он обязан сформировать на шине команду СТАРТ, вслед за которой
послать байт с адресом ведомого и установленным признаком записи (логи-
ческая "I" в младшем разряде). Получив подтверждения приема, он продол-
жает передачу, посылая один или два байта адреса ячейки памяти. Прием
любого из них должен быть подтвержден ведомым. Первым передается байт
со старшими разрядами адреса.
Дальнейшие действия зависят от того, ведущие или ведомые должны читать
данные, которые сохраняются в массиве памяти ведомого. Для записи одного
или нескольких байт их достаточно передать вслед за адресом. Первый попа-
дет в заданную ячейку, после чего внутренний контроллер микросхемы па-
мяти автоматически увеличивает на единицу адрес. Поэтому повторять его
передачу не нужно. Следующий байт будет направлен в следующую ячейку и
так далее к верхней границе страницы записи (в соответствующем числе
младших разрядов адреса ячейки — все единицы), после чего заполнение
страницы продолжится от нижней границы (в младших разрядах — все ну-
ли). Число байт данных, переданных в одном сеансе, не ограничено, но со-
храняются лишь последние из них в количестве, которое не превышает дли-
ны страницы.
Страничная запись значительно сокращает время, необходимое для переза-
писи всего массива памяти или большей ее части. Однако пользоваться ей
необходимо осторожно. Дело в том, что много микросхем, взаимозаменяе-
424
Глава 10
мых по другим параметрам, различаются именно длиной страницы записи.
В ответственных случаях рекомендуется предварительно определить ее фак-
тическую длину. Достаточно послать ведомому для записи сознательно боль-
ше данных, чем может поместиться на странице наибольшей длины, чтобы
проверить, в каких ячейках информация действительно изменилась. Кроме
страничной записи, иногда используется и мультибайтная, отличие которой в
том, что адреса последовательно записываемых ячеек могут находиться на со-
предельных страницах, пересекая их границу. В одном сеансе передают дан-
ные максимум для восьми, реже — 16 ячеек, причем "перебор" запрещен.
В любом случае после передачи и подтверждения приема всех данных для про-
граммирования ведущий подает команду СТОП, которая запускает в микро-
схеме внутренний автомат записи. Продолжительность выполняемой им про-
цедуры не зависит от числа изменяемых байтов: автомат всегда стирает и снова
записывает всю страницу. Происходит это даже в тех случаях, если соответст-
вующая область памяти защищена от записи. Данные в ней будут стерты и по-
вторно записаны. Так что, отключив питание в несоответствующий момент,
защищенную информацию можно испортить. Если данные переданы в мульти-
байтном режиме и находятся на разных страницах, продолжительность записи
удваивается — автомат программирует две страницы.
К окончанию процедуры программирования микросхема памяти не реагирует
ни на какие внешние сигналы и на протяжении этого времени на повторные
обращения ведущего по ее адресу не откликается. Этим пользуются для оп-
ределения момента завершения программирования.
Перед чтением данных не нужно обязательно указывать адрес ячейки. Если
ведущий обращается к микросхеме памяти, установив в младшем бите байта
адреса ведомого признак чтения (лог. "1"), в ответ ему будет передан байт из
ячейки, которая является следующей к той, из которой выполнялась послед-
няя операция записи или чтения. После этого счетчик адреса будет автомати-
чески инкрементироваться. Выдача ведомым данных на линию SDA синхро-
низируется импульсами SCL, которые генерирует ведущий. Он же обязан
подтвердить прием.
Продолжая посылать импульсы SCL, ведущий может последовательно и не-
однократно прочитать весь массив данных. Возвращение к началу страницы
на ее границе при чтении не происходит, а адресу последней ячейки всего
массива соответствует нулевой уровень. Сигнал окончания чтения — отсут-
ствие подтверждения ведущим приема последнего байта данных и следую-
щая за этим команда СТОП. Подавать такую команду после подтвержденно-
го приема опасно, т. к. в некоторых ситуациях этим можно по ошибке
запустить автомат записи.
Микросхемы постоянных запоминающих устройств
425
При необходимости адрес ячейки для чтения задают таким способом. Преж-
де всего, ведущий обращается к ведомому сигналом признака записи и посы-
лает ему один или два байта адреса ячейки. Получив подтверждение, он не-
медленно (без команды СТОП) посылает новую команду СТАРТ, а за ней —
адрес ведомого с признаком чтения и выполняет описанную выше процеду-
ру. Первым ему будет передан байт из ячейки с указанным адресом.
Еще одну возможность прочитать данные имеет микросхема АО24С21, пред-
назначенная для компьютерных периферийных устройств Plug & Play, в пер-
вую очередь, мониторов. Выводы SDA и SCL этой или подобной ей микро-
схемы соединены соответственно с выводами 12 и 15 внешнего 15-контакт-
ного разъема. Иногда через вывод 9 того же разъема на микросхему можно
подать питание и прочитать данные, которые сохраняются в ней при вклю-
ченном мониторе.
Сразу после включения питания по высокому уровню на линии SCL микро-
схема АО24С21 входит в режим DDC1. В ответ на синхронизирующие им-
пульсы, которые подают на вывод 7, называемый в данном случае VCLK (в
мониторе он соединен с выводом 14 интерфейса разъема), микросхема по
битам выдает на линию SDA все содержание своей памяти. Хотя подтвер-
ждать прием в режим DDC1 не нужно, каждый девятый импульс VCLK —
холостой, ему отвечает высокий уровень на линии SDA. Передача повторяет-
ся циклически (за младшим битом последнего байта следует старший перво-
го) неограниченное число раз.
Разобраться в этом потоке — нелегкая задача для приемника. Облегчает ее то,
что после выключения питания в режиме анализа состояния шины SDA микро-
схема воспринимает первые восемь испульсов VCLK как адрес ячейки, из ко-
торой следует начать передачу данных после холостого девятого импульса.
Запись в микросхему, которая находится в режиме DDC1, невозможна.
Режим DDC2, во всем совпадающий с 12С, включают изменением высокого
уровня в линии SCL на низкий. После этого вход VCLK превращается в
обычный WP и руководит защитой массива памяти от записи. Возвратиться в
режим DDC1 можно только коммутацией питания.
У некоторых микросхем предусмотрена возможность программного включе-
ния защиты части массива данных от записи. Одна из них — АО34С02. Кро-
ме обычного адреса, который начинается двоичной комбинацией 1010, у
микросхемы имеется специальный адрес. Он начинается комбинацией ОНО,
за которой направляются биты со значениями, совпадающими с логическими
уровнями на входах АО—А2. Если микросхема подтверждает прием этого
адреса сигналом, признаком чтения, то защита еще не включена. Прием об-
426
Глава 10
ращения по тому же адресу с признаком записи микросхема подтвердит при
условии, когда на вывод WP подается высокий логический уровень. Больше
она в этот адрес никогда не запишет, и изменить что-нибудь в младшей поло-
вине массива памяти уже не удастся. Защитой старшей половины массива
продолжает управлять вход WP.
Аналогичная операция с микросхемами AT24CS128 или AT24CS256 более
сложная. Она защищает старшие 256 байт массива. На входах АО и А1 следу-
ет установить любые, но одинаковые логические уровни. Потом передать по
шине последовательность
СТАРТ
10101100
11ХХХХХХ
хххххххх
хххххххх
стоп
Значения бит, обозначенных буквой X, не имеют значения. Как и в предше-
ствующем случае, включенную один раз защиту невозможно отключить.
В заключение несколько слов о том, как привести микросхему с интерфейсом
12С в начальное состояние. Обычно эту операцию автоматически выполняет
внутренний контроллер после включения питания. Она может занимать до-
вольно много времени (до 200 мс). В связи с этим спешить с записью или
чтением не надо, лучше дать микросхеме время выполнить эту операцию.
Если нормальная работа нарушилась в результате сбоя или ошибочных дей-
ствий ведущего, ее нередко удается восстановить, не выключая питания. Для
этого достаточно подать на линию SDA со стороны ведущего высокий уро-
вень и сформировать девять импульсов аналогичного уровня на линии SCL.
Убедившись, что ни одно из ведомых устройств не поддерживает на линии
SDA низкий уровень, можно подавать команду СТАРТ. В неопределенных
ситуациях ни в коем случае нельзя пользоваться командой СТОП, т. к. это
может привести к записи случайных данных по случайным адресам.
Контрольные вопросы и задания
1. В чем состоит назначение ПЗУ?
2. Как организованы схемы ПЗУ и для каких ЕП они выполняются?
3. Как можно задавать "0" и "1" в матричных ПЗУ?
Микросхемы постоянных запоминающих устройств
427
4. В чем расхождение технологии изготовления программируемых ПЗУ с
плавкими перемычками и с замыканием перемычек?
5. Как программируются однократно программируемые ПЗУ?
6. На каких элементах выполняются РПЗУ?
7. Объясните принцип работы ЕП РПЗУ.
8. Как осуществляется запись информации в РПЗУ?
9. Перечислите цифровые схемы, которые могут быть отнесены к програм-
мируемым логическим устройствам.
10. Назовите преимущества программируемых логических интегральных
схем (ПЛИС) по сравнению с специализированными БИС и СБИС.
11. Назовите основные параметры и перечислите разновидности ПЛМ.
12. Назовите основные составные части ПЛИС.
13. Чем поясняется функциональная гибкость ПЛИС?
14. Каким образом возможно расширение функций, выполняемых ПЛИС?
Глава 11
Особенности
проектирования цифровых схем
11.1. Переходные процессы
в логических схемах
Задержка логической схемы состоит из задержек срабатывания логических
элементов и задержек распространения сигналов по цепям связи между ними.
Трудоемкость учета задержек зависит от соотношения значений задержек са-
мих логических элементов и задержек в цепях связи. Если эти значения близки,
то задержки разных трактов схемы можно определить лишь после размещения
элементов на поверхности платы или кристалла БИС, когда станут известными
фактические длины связей. Если при этом задержки некоторых цепей не соот-
ветствуют требуемым, то нужно или переставлять элементы, или даже вносить
изменения в функциональную схему, снова трассировать связи и снова опреде-
лять задержки в них. Процесс становится итерационным, продолжительным.
Именно в таком положении оказываются разработчики аппаратуры на быстрых
элементах ЭСЛ, устанавливаемых на платах в виде микросхем или кристаллов,
которые изготовляются непосредственно на поверхности, БИС. Подходы к
оценке задержек в схемах такого класса изложены в [18, 22, 24]. Сложность
учета задержек — одна из причин, которая препятствует широкому распро-
странению элементов ЭСЛ в схемах цифровой автоматики.
В цифровой автоматике в основном используются элементы с временем пе-
реключения не менее 20 нс, что приблизительно на порядок превышает за-
держку распространения сигнала в любом проводе монтажной платы типово-
го размера. Паразитная емкость монтажа при использовании типовых плат
также не настолько" большая, чтобы существенным образом изменить за-
держку элемента. В этих случаях задержку внутри платы и близкого меж-
платного монтажа рационально не учитывать в отдельности, а включить ее в
состав задержки логического элемента. Небольшая потеря потенциально дос-
тижимого быстродействия с излишком окупается упрощением разработки
430
Глава 11
схем, поскольку задержки могут быть учтены без каких-нибудь итераций,
сразу, и притом уже на этапе логического проектирования. Технические эта-
пы проектирования — размещение элементов и трассировка связей — вы-
полняются тоже только один раз и не вызовут необходимости корректиро-
вать функциональные схемы. Учитывая сказанное, в дальнейшем будем
предполагать, что задержки в цепях связи включены в состав задержек логи-
ческих элементов.
Ситуации, когда задержки в связях превышают задержки в элементах, возни-
кают и при использовании не очень быстродействующих элементов — если
сигналы передаются между блоками на довольно большое расстояние. Одна-
ко доля подобных связей небольшая, поэтому их можно не учитывать, если
учесть задержку в кабеле.
Задержки разных экземпляров элементов какого-либо определенного типа
имеют технологический разброс, который обычно описывают некоторым
статистическим законом. Кроме того, задержка каждого конкретного элемен-
та зависит от его температуры, продолжительности фронта входного сигнала,
от того, на сколько элементов и притом как он нагружен, от паразитной ем-
кости монтажа, количества времени, прошедшего с момента выпуска, и еще
ряда других факторов. В паспортах элементов некоторых серий влияние час-
ти этих факторов учитывается дифференцированно в виде графиков, таблиц,
зависимостей, но чаще это влияние просто оценивается по максимуму. При
этом паспортные значения задержек и фронтов приводятся для худшего слу-
чая, который может встретиться при соблюдении указанных в паспорте огра-
ничений. В первом случае удается полноценно использовать возможности
элемента, во втором — упрощается проектирование.
На рис 11.1 приведен возможный вид кривой технологического разброса за-
держки элементов при испытаниях на предприятии-изготовителе [31]. Вы-
ходной контроль отсекает хвост кривой в соответствии с ТУ на элемент с
учетом необходимого запаса на старение, допуски и т. п. Если правильно на-
лажены производство и контроль, то потребитель всегда будет иметь дело с
элементами, задержка которых не превысит паспортную.
Однако разработчику иногда очень полезно знать кроме максимальной еще и
минимально возможную задержку. К сожалению, для большинства микро-
схем, которые выпускаются серийно, значение минимальной задержки в ТУ
не указано и изготовителем не гарантируется. Опыт работы схемотехника с
данными элементами здесь также напрасен, поскольку кривые технологиче-
ского разброса у разных изготовителей отличаются и, вдобавок, чувстви-
тельны к перестройкам производства, что и иллюстрируют две кривые на
рис. 11.1. Поэтому если разработчик аппаратуры, предназначенной для се-
рийного выпуска, использует микросхемы, в паспорте которых не обсуждено
Особенности проектирования цифровых схем
431
минимальное значение задержки, то он вынужден принимать, что минималь-
ное время задержки равняется нулю. Никаких оснований считать, что это
значения больше нуля, у него нет.
Рис. 11.1. Плотность вероятности распределения задержки
элемента в условиях налаженного производства — 1
и в период освоения — 2
Уровень выхода элемента на протяжении отрезка времени от минимально
возможного к максимально возможному значению задержки, если фактиче-
ское состояние выхода элемента разработчику не известно, называют состоя-
нием неопределенности и обозначают символом х. Состояние х, поступая на
входы других логических элементов, может в зависимости от типа элемента
порождать на их выходе как определенные состояния 1 или 0, так и неопре-
деленные. Обращение логических элементов задается при этом законами уже
не двоичной, а одного из видов троичной логики.
Соотношения, которые расширяют основные функции на третью перемен-
ную х, довольно очевидные:
х = X; х• 0 = 0; х• 1 = X; х1х2=Х;
xv0 = X; xvl = l; Xi vx2 = X;
1 z (11-1)
x © 0 = X; x © 1 = X; x^®x2=X,
где x, xi, X2 — неопределенные значения сигналов на входах элементов.
Эффективным средством анализа переходных процессов в схемах являются
временные диаграммы. При их построении состояние неопределенности
432
Глава 11
изображают одним из двух способов, которые показаны для элемента И
(рис. 11.2, а). Изображение на рис. 11.2, б справедливее, но менее наглядно;
изображение на рис. 11.2, в нагляднее, но может быть спутано с состоянием
высокого импеданса элемента, который имеет три состояния выхода. Линии со
стрелками обозначают причинно-следственные отношения в цепи переключе-
ний. Линия начинается на фронте, который непосредственно вызовет переклю-
чение рассмотренного элемента и заканчивается стрелкой на фронте выходно-
го сигнала этого элемента. Наличие таких указателей заметно облегчает
понимание работы сложных схем.
Рис. 11.2. Способы изображения состояния
неопределенности логического элемента
На рис. 11.3, а показан фрагмент схемы и варианты начертания временных
диаграмм переходных процессов. Здесь и в дальнейшем для обозначения вы-
ходного сигнала элемента используется номер самого элемента. Диаграмма
на рис. 11.3, б игнорирует переходные процессы в элементах и схеме. Такие
диаграммы применяют, если основной целью является иллюстрация логиче-
ских и причинно-следственных отношений, а продолжительностью переход-
ных процессов в сравнении с интервалами между поступлением сигналов
можно пренебречь.
Диаграмма на рис. 11.3, в построена в предположении, что все элементы имеют
максимально возможные значения задержки. Эта диаграмма наглядная, поэто-
му удобна для первого знакомства с работой сложной схемы. Но она годится
лишь для оценки максимальной продолжительности переходного процесса.
Делать по такой диаграмме выводы о состояниях элементов во время переход-
ного процесса непозволительно: это лишь один частный случай из большого
множества возможных процессов.
Особенности проектирования цифровых схем
433
Диаграмма на рис. 11.3, г учитывает состояния неопределенности элементов в
соответствии с рис. 11.1. Она довольно строго моделирует поведение схемы
при любых комбинациях задержек, которые допускаются паспортами элемен-
тов. Полезно сравнить диаграммы на рис. 11.3, в и г, обращая внимание на их
расхождения, причиной которых является общность диаграммы г и частность
диаграммы в. К моменту t\ и после момента /4 обе диаграммы совпадают.
Полезно самостоятельно построить несколько вариантов диаграмм, хотя бы
изменяя моменты поступления входных сигналов и соотношение задержек
элементов схемы на рис. 11.3, а. Построение диаграммы нужно начинать с тех
элементов, для которых известны все входные сигналы, в данном примере — с
элемента 1. После определения выхода элемента 1 известными становятся все
входы элемента 2 и т. д. Если построение диаграммы с учетом состояния неоп-
ределенности вызовет затруднение, рекомендуется сначала построить диа-
грамму с нулевыми задержками, как на рис. 11.3, б. Потом на том же чертеже
наложить на нее диаграмму с максимальными задержками, после чего интер-
валы состояний неопределенности выделяются намного легче.
В органйзациях, которые специализируются на разработке логических схем,
построение и анализ временных диаграмм выполняются на ЭВМ с помощью
специальных моделирующих программ. При этом для выявления некоторых
частных случаев неопределенности используют и более сложные формы
представления ситуаций во время переходных процессов. Эти подходы и
принципы построения моделирующих программ изложены в [18] и [31].
Введение состояния неопределенности разрешает обнаружить важный, хотя
и не очевидный с первой точки зрения эффект, который всегда нужно учиты-
вать. На рис. 11.4 показана цепь из двух элементов, на вход которой поступа-
ет сигнал в виде единичного импульса продолжительностью Т. В начале и
конце выходного сигнала будут зоны неопределенности продолжительно-
стью 2т. В частном случае при т10 = т01 ~ 0 на выходе будет сигнал Y1, кото-
рый почти повторяет входной. Однако если задержки включения и выключе-
ние равны и максимальны, то полученный сигнал У2, будет сдвинут
относительно выходного на 2т. В результате может оказаться, что один и тот
же сигнал, переданный по двум цепям на два блока устройства, запустит их
не одновременно.
Понятие одновременности расплывается и становится относительным. Если
задержки включения отличаются от задержек выключения, получится укоро-
ченный на 2т (У3)_или продленный на 2т (У4) сигнал. В случае Y4 укорочен-
ной окажется пауза между последовательными импульсами. Могут полу-
читься и любые промежуточные формы рассмотренных частных случаев,
причем угадать характер эффекта заранее невозможно. Если цепочка содер-
жит к элементов, то во всех рассмотренных случаях вместо двойки как мно-
434
Глава 11
житель при т войдет к. У разработчика нет никаких оснований, которые по-
зволяют проигнорировать любой из возможных эффектов, и он вынужден
проектировать схему так, чтобы ни один из них не привел к сбою в работе.
Если на выходе цепи нужно получить импульс с минимальной продолжи-
тельностью Т, то продолжительность импульса на входе цепи должна быть
на kt больше. Аналогично нужно обеспечивать на выходе цепи и минималь-
ную продолжительность паузы, и максимальную продолжительность им-
пульса, если это нужно. Двустороннего допуска на продолжительность им-
пульса, более строгого, чем ±Лт, требовать нельзя.
Рис. 11.3. Временные диаграммы переходных процессов:
а — фрагмент схемы; б, в, г — изображение переходных процессов:
б — без учета задержек элементов; в — в предположении,
что все элементы имеют максимально возможные значения задержки;
г — с учетом состояний неопределенности элементов
Особенности проектирования цифровых схем
435
Рис. 11.4. Изменение задержки и продолжительность импульса
при прохождении его по цепи элементов
11.2. Гонки
В логических схемах встречаются участки, где сигнал разветвляется и получа-
ется два сигнала, которые распространяются по двум независимым цепям эле-
ментов, а потом оба сигнала снова встречаются на входах одного элемента.
Подобная ситуация показана на рис. 11.5, а, где в рассмотренный момент вре-
мени в представленном фрагменте схемы два тракта оказались прозрачными
для входного сигнала благодаря тому, что все конъюнкторы фрагмента в этот
момент открыты сигналами единичного уровня. Пусть в тракте чет. имеется
четное число инверторов, а в тракте нечет. — нечетное число. Анализ подоб-
ной схемы методами алгебры Буля без учета задержек даст на ее выходе 0 при
любом значении входного сигнала (рис. 11.5, б). Но реальные элементы имеют
конечную задержку срабатывания, и если обозначить задержки в трактах чет.
и нечет, через Тчет и Тнечет, то в зависимости от соотношения этих величин
выйдет один из процессов, изображенных на рис. 11.5, в и г.
436
Глава 11
Вход
т^о
Тм=0
непар
Пар.
Непар.
Рис. 11.5. Варианты временных диаграмм (б, в)
иллюстрируют гонки в схеме (а)
Особенности проектирования цифровых схем
437
Рис. 11.5. Варианты временных диаграмм (г)
иллюстрируют гонки в схеме а
В обоих случаях в выходном сигнале появится помеха, Не предусмотренная
булевыми выражениями. Легко проверить, что замена последнего элемента И
на элемент ИЛИ не ликвидирует помеху, а лишь инвертирует ее и изменяет
момент появления.
Полученная помеха не является пренебрежительно коротким всплеском на-
пряжения маленькой амплитуды. При довольно большой разности Тчет и
Тнечет помеха будет иметь длительность, во много раз превышающую время
переключения элемента, и амплитуду, равную номинальному сигналу. Это
уже полноценный логический сигнал, на который могут реагировать сле-
дующие элементы. Если выход схемы подключен к запоминающему элемен-
ту (триггеру), то помеха может запомниться и будет влиять на следующие
процессы в устройстве. Если выход схемы подан как обратная связь на вход,
то там появится непредвиденный сигнал, который может вызвать непредви-
денное повторное срабатывание этой же схемы.
Описанное явление называют гонками или соревнованиями (races). Два сиг-
нала идут разнымй путями, и схема может реагировать на них по-разному
(верно или неверно) в зависимости от того, какой сигнал выиграет гонку.
Основная проблема в том, что разработчик, как правило, не знает, в каком
тракте задержка окажется меньше. Изготовитель элементов гарантирует
лишь максимальное время задержки элемента данного типа и ничего не гово-
рит ни о конкретной задержке конкретного элемента, ни про минимально
возможное время задержки. Поэтому разработчик логических схем не может
воспользоваться тем фактом, что число элементов в цепи чет., скажем,
438
Глава 11
больше, чем в цепи нечет.: при массовом производстве схем из произвольно
взятых элементов обнаружится довольно большое число таких узлов, в кото-
рых в цепь чет. попадут более быстрые элементы, а в цепь нечет. — более
медленные и, вопреки ожидаемому, будет выполняться неравенство
Тчет < Тныет- Даже если в цепи нечет, один элемент, а в цепи чет — два, то в
последнюю целиком могут попасть элементы, которые имеют время задерж-
ки, втрое меньшее, чем элемент цепи нечет.
Специальный подбор элементов по задержке в условиях современного автома-
тизированного массового производства недопустим. Проверка реального соот-
ношения задержек обычно неприемлема, т. к. при этом сильно дорожает отлад-
ка аппаратуры. Кроме того, при изменении температуры и старении, задержки
разных элементов изменяются с разной скоростью, и по этому поводу изгото-
витель, как правило, никаких гарантий не дает. Единственное, что гарантирует
изготовитель элементов и на что может опереться разработчик схем, это то, что
задержка не выйдет за пределы, указанные в ТУ на элемент.
Распространены три метода борьбы с гонками: введение тактовых импуль-
сов, построение противогоночных схем и учет минимального времени за-
держки. Наиболее универсальным, эффективным и потому широко исполь-
зуемым методом борьбы с гонками являются тактовые сигналы. Основа
метода состоит в следующем. По всему цифровому устройству разводится
единая система тактовых (синхронизирующих) сигналов. В широко распро-
страненной двухтактной или двухфазной системе синхронизации использу-
ются две периодические последовательности сигналов синхронизации —
сигнал С1 и сигнал С2. Взаимное расположение этих сигналов во времени
показано на рис. 11.6.
Схема (рис. 11.6, а) разделена штриховой линией на две части. Левая прини-
мает и обрабатывает сигнал ВХОД: ее выходной сигнал Y1 является входным
для схемы правой части, которая запоминает результат в триггере Тг.
Если сигнал ВХОД каким-нибудь образом "привязан" к одной из синхросе-
рий, например к С1, то этот сигнал будет изменяться только в момент посту-
пления синхроимпульсов С1, а в промежутках между ними будет оставаться
постоянным. Схема, показанная в левой части рис. 11.6, а, имеет параллель-
ные пути, в ней существуют гонки и возможно появление на выходе Y1 оши-
бочных сигналов. На рис 11.6,6 эту ситуацию в общем виде отображают ин-
тервалы неопределенности трактов чет. и нечет. На входной коньюнктор С
правой части схемы подается сигнал синхросерии С2. Обязательным услови-
ем является временной сдвиг С2 относительно С1, что превышает самый
длинный интервал неопределенности, т. е. наибольшую задержку из всех па-
Особенности проектирования цифровых схем
439
раллельных трактов схемы. Это значит, что сигнал С2 откроет коньюнктор С
сознательно после окончания всех переходных процессов в схеме и пропус-
тит логически правильное, не искаженное гонками постоянное значение
функции Y1.
Рис. 11.6. Исключение помех, рожденных гонками,
за счет тактовых сигналов
Как правило, коньюнктор С вводят в состав триггера, который делает триггер
синхронным. Такой триггер переключается только по команде сигнала син-
440
Глава 11
хронизации и не воспринимает информацию при его отсутствии. Коньюнктор
С применяют и без триггера — в тех случаях, если запоминать выходной
сигнал схемы не нужно, а нужно лишь очистить его от помех, рожденных
гонками. Тогда сигнал, который открывает коньюнктор С, обычно называют
не сигналом синхронизации, а стробом, а сам процесс отсечения препятствий —
стробированием.
Система синхронизации, общая для всего цифрового устройства, и интервал
между сигналами синхронизации задаются в начале разработки. Схемотех-
ник, разрабатывая каждый фрагмент логической схемы, так подбирает число
последовательно включенных в нее элементов и их типы, чтобы все переход-
ные процессы в этом фрагменте с гарантией закончились к моменту поступ-
ления очередного сигнала синхронизации. Преимущество синхронизации как
средства борьбы с гонками в том, что разработчику не нужно вникать в спе-
цифику протекания переходных процессов, в характер возникающих гоноч-
ных ситуаций, не нужно знать минимального значения задержки и др. Все,
что должен знать разработчик, — это максимально возможную задержку са-
мого длинного тракта логической схемы, а это легко вычисляется по пас-
портным данным используемых элементов.
Противогоночные схемы — это схемы, построенные так, что в них если и
возникают, то только безопасные гонки, т. е. такие, при которых отсутствует
риск появления на выходе сигналов, не предусмотренных логическим выра-
жением. Примером безопасной гонки может служить гонка фронта по двум
трактам, в любом из которых помещается четное (или нечетное) число ин-
верторов, и которые объединяются на выходах элементом ИЛИ: кто бы не
выиграл гонку, результат всегда будет верный, изменится лишь задержка его
получения. Для исключения опасных гонок можно вводить в схему дополни-
тельные связи и элементы так, чтобы нежелательные параллельные пути за-
мыкались самим входным сигналом еще до достижения им опасного разветв-
ления тракта. Есть целый ряд других приемов, используемых при построении
схем без гонок.
Полезным свойством схем против гонок является их способность обрабаты-
вать данные по мере поступления, асинхронно, т. е. без привязки к тактовым
сигналам и связанными с этим потерями времени. Однако процедура по-
строения таких схем очень сложная, она требует скрупулезного изучения ха-
рактера протекания переходных процессов, выявление всех возможных го-
ночных путей, отделение опасных соревнований от безопасных и т. д.
Если известно минимально возможное время задержки элемента, то во мно-
гих практических случаях можно обеспечить отсутствие гонок. Пусть в схеме
на рис. 11.5, а глубина цепи чет. настолько больше глубины цепи нечет., что
Особенности проектирования цифровых схем 441
задержка в длинной цепи, даже если она и складывается только из быстро-
действующих элементов, будет больше задержки сигнала в короткой цепи,
даже если в нее попадут только самые медленные элементы. Схема с на-
столько большой разностью в длине путей всегда будет вести себя так, как
показано на рис. 11.5, в, т. е. пока входной сигнал равняется единице, помехи
на выходе не появятся. Помеху после выключения входного сигнала можно
ликвидировать введением дополнительной связи для блокирования. Можно,
например, взять как выходной элемент с тремя входами и на его третий вход
подать сам входной сигнал. В этом случае выход будет заперт сразу после
перехода входного сигнала в ноль.
В последние годы растет интерес к еще одному методу борьбы с гонками —
построению схем, которые сами синхронизируются. Рабочие узлы в этом
случае строятся непротивогоночными, а дополняются специальными схема-
ми, которые выявляют факт окончания переходных процессов и вырабаты-
вают сигнал разрешения для следующих схем, играющий в каком-то смысле
роль "асинхронного сигнала синхронизации". Это направление рассматрива-
ется как очень перспективное для построения БИС и в особенности СБИС,
где применение обычной синхронизации встречает ряд трудностей. Однако в
схемах и микросхемах обычного размера и технологии это направление пока
не находит применения из-за сложности построения такого рода схем и, при-
близительно, удвоения аппаратурных затрат.
Проблема гонок в цифровой схемотехнике является очень серьезной. Можно
сказать, что большинство ошибок в функциональных схемах связано с гон-
ками, возможности появления которых разработчик не заметил. Основная
причина здесь — ограниченность поля внимания человека. При разработке
сложной схемы все внимание поглощается конструированием главного пути
распространения сигнала, непосредственно решающего поставленные зада-
чи. При этом побочные, не нужные для дела пути выпадают из поля зрения, а
они как раз и приводят к ошибкам.
Гонки во вновь разработанной схеме нужно искать специально. Если есть
такая возможность, то наиболее надежным и простым методом является
моделирование работы схемы с помощью специальных программ. При по-
иске гонок сначала нужно обнаружить все подозрительные места и потом
методически их исследовать. Полезен анализ временных диаграмм, в кото-
рых зоны неопределенности указывают на возможность появления оши-
бочных сигналов.
Надежность работы устройства не может гарантироваться лишь статистиче-
ской правильностью работы отдельных его цепей. Если цепей много, что ти-
442
Глава 11
пично для цифровой техники, то даже небольшое уменьшение надежности
срабатывания элементов приводит к резкому снижению надежности всего
устройства. Легко подсчитать, что если в каждой цепи допустить вероятность
помехи через гонки всего в 1%, то вероятность работоспособности устройст-
ва, которое содержит 100 таких цепей, будет близко 37%. Таким образом, в
среднем с каждых трех устройств два будут неработоспособны.
11.3. Гонки по входу
Гонки по входу возникают, если сигнал поступает на элементы, которые
имеют разброс по уровню срабатывания (рис. 11.7, а), а фронт этого сигнала
излишне пологий (рис. 11.7, б).
б
Рис. 11.7. Гонки по входу
Если продолжительность фронта входного сигнала заметно больше времени
срабатывания элементов, то где-то в середине фронта будет существовать
отрезок времени, когда с точки зрения одного элемента входной сигнал уже
равняется "1", а с точки зрения другого — еще равняется "0". Элементы бу-
дут реагировать на один и тот же сигнал как на два разных, а такая ситуация
при проектировании схемы ее алгоритмом не предполагается. В результате
схема на протяжении этого времени может выработать ошибочные сигналы.
Это явление и называют "гонки по входу". Гонки по входу не наблюдаются,
если логическая схема собрана на элементах одной серии микросхем. Потен-
циально опасны с этой точки зрения схемы, собранные из элементов разных
серий, которые имеют одинаковый уровень сигналов, но существенным об-
разом разные времена задержек и фронтов. Гонки по входу возникают в схе-
Особенности проектирования цифровых схем 443
мах некоторых БИС, если их связи между элементами сильно заваливают
фронты. Обычно такие гонки появляются и при приеме внешних сигналов,
источниками которых могут быть более медленные элементы, вплоть до элек-
тромеханических, поэтому внешние сигналы должны проходить специальную
обработку. Опасность возникновения гонок по входу объясняется ограничени-
ем на максимальную продолжительность фронтов входных сигналов, которые
приводятся в паспортах многих микросхем.
Если нет возможности увеличить крутизну фронта, то единым средством
борьбы с гонками по входу остаются тактовые сигналы, поскольку в таком
устройстве выходной сигнал схемы не используется до тех пор, пока в этой
схеме не закончатся абсолютно все переходные процессы независимо от их
физической природы. Однако тактовые сигналы не спасают от гонок по са-
мому тактирующему входу. Поэтому, если крутизна фронтов сигналов син-
хронизации маленькая, то нужно применять такие синхронные триггеры, в
которых гонки по входу не возникают.
11.4. Система двухфазной синхронизации
Подавляющее большинство цифровых устройств использует синхронный
принцип работы. Рассмотрение систем синхронизации проще начать с двух-
фазной (или двухтактной) синхронизации, когда для всех схем устройства так-
товые импульсы это две взаимно разнесенные во времени последовательности
синхроимпульсов (clock pulses) Cl и С2 (рис. 11.8). Их получают от единого
генератора. Какой-нибудь информации эти импульсы не несут, они служат
только для привязки своевременно всех процессов цифрового устройства. Сис-
тема синхронизации характеризуется продолжительностью тактового периода
Тт, продолжительностью фазового периода Тф и продолжительностью синхро-
импульса Тс. Для симметричной двухфазной синхронизации Тт = 2ТФ. Схема на
рис. 11.8, а иллюстрирует основные черты структуры цифрового устройства,
типичные для идеи синхронизации: все логические схемы устройства разделе-
ны на два класса — триггеры и комбинационные схемы (КС).
Для двухфазной синхронизации характерно применение триггеров-защелок
(£), DV). Всю совокупность триггеров, которые синхронизированы импуль-
сами С1, можно рассматривать как один большой макрорегистр-защелку,
обозначенный на рис. 11.8, а как MRGI. То, что MRGI содержит в себе боль-
шое множество самостоятельных регистров, которые имеют свои собствен-
ные имена и не имеют между собою смысловой связи, значения не имеет.
Важно лишь, что все они отрабатывают по С1. Аналогично все триггеры,
синхронизированные С2, рассматриваются как макрорегистр MRGIL
444
Глава 11
Рис. 11.8. Схема (а) и временная диаграмма (б)
системы двухфазной синхронизации
Особенности проектирования цифровых схем 445
Комбинационные схемы — это логические схемы, в составе которых нет
триггеров, а также любых цепей обратной связи. Информационные процессы
в КС распространяются только в одном направлении — от входов к выходам.
Любая КС получает информацию с выходов триггеров, синхронизированных
одной фазой синхронизации, а выходы этой КС подключены к D-входам
триггеров, синхронизированных другой фазой. Именно это разрешает ис-
ключить влияние гонок.
Все комбинационные схемы, выходы которых подключены к входам триггеров
MRGI, можно рассматривать вместе как одну большую комбинационную мак-
росхему с многими выходами, обозначенную на рис. 11.8, о MKCI. Аналогично
вся совокупность схем, выходы которых подключены ко входам триггеров
MRGII, рассматривается как макросхема МКСП. Реализованные макросхемами
MKCI и МКСП функции в данном случае значения не имеют, важен лишь ха-
рактер подключения их к регистрам. В частности, некоторые тракты КС могут
не содержать единого логического элемента и передавать без изменения уров-
ни выходов триггеров одного регистра на входы триггеров другого.
Для определенности предположим, что сигналы, которые поступают на вход
устройства извне, принимаются на некоторые триггеры MRGI, причем изме-
няться эти сигналы могут лишь по фронту С2.
Суть процессов, которые происходят в системе двухфазной синхронизации, в
следующем (рис. 11.8, б). По фронту некоторого синхроимпульса С1 в мо-
мент t\ входные коньюнкторы защелок регистра MRGI открываются и триг-
геры изменяют состояния своих выходов. Выходные уровни MRGI начинают
обрабатываться комбинационной макросхемой MKCI. В схеме существуют
параллельные пути, а выходы их искажены гоночными процессами, показан-
ными на рис. 11.8, б в виде сетки наложенных один на другой фронтов. Для
MRGII ошибочные состояния выходов МКСП не опасны, поскольку его вхо-
ды заперты нулевым уровнем сигнала синхронизации С2. По окончании вре-
мени, которое равняется максимально возможной задержке МКСП (задержке
самого длинного ее тракта), к моменту ts все переходные процессы в МКСП
угаснут и на ее выходах установятся стабильные уровни.
Пусть задержка МКСП меньше, чем продолжительность фазового периода
синхронизации Т#, т. е. МКСП придет в состояние покоя к моменту t5 еще до
поступления фронта очередного сигнала синхронизации С2.
На фронте С2 в момент tz установившиеся значения выходов МКСП прини-
маются в триггеры MRGII, и с этого момента можно начинать отсчет времени
переходных процессов уже для MKCI. Пусть задержка схем MKCI такая, что
они успокаиваются к моменту Гб, к поступлению фронта очередного сигнала
446
Глава 11
Cl. Тогда по фронту С1 в момент установившиеся, не искаженные гонками
уровни MKCI будут приняты в MRGI. Одновременно в MRGI принимаются
постоянные уровни входных сигналов Вх, поскольку по условию изменяться
они могут лишь по фронту С2.
Содержимое MRGI снова обрабатывается на МКСП, принимается в MRGII
и т. д. В устройстве идет циклическая многоступенчатая обработка входных
данных, каждый момент времени часть комбинационных схем работает, в
них идут переходные процессы, а другая часть схем находится в покое, ждет
своей очереди. Потом они меняются ролями. Основной результат такой орга-
низации: несмотря на любые гоночные процессы, которые протекают в лю-
бых комбинационных схемах, информация в регистры будет приниматься
всегда верная. Для этого нужно лишь, чтобы задержка всех КС, которые вхо-
дят в состав МКС, была как-то ограничена сверху, а это разработчик схем
целиком может обеспечить, опираясь на паспортные значения максимальных
задержек элементов.
Важный момент принципа двухфазной синхронизации при использовании
прозрачных защелок: сигналы синхронизации С1 и С2 не должны взаимно
перекрываться во времени, т. е. коньюнкция их всегда должна равняться "О".
Если где-то состоится перекрытие сигналов синхронизации, то информация
пройдет последовательно сразу сквозь несколько защелок разных фаз и син-
хронность устройства будет нарушена. Типичная ошибка разработчика син-
хронных устройств — неправильное заведение обратных связей при схемной
реализации алгоритмов, которые имеют циклы. Во всех схемах с двухфазной
синхронизацией петля обратной связи, как содержащая логические элементы,
так и в виде просто проводника, начавшись на выходе триггера-защелки,
синхронизированного одной фазой, должна закончиться на входе другой за-
щелки, синхронизированной обязательно другой фазой. Связи, которые пере-
дают сигнал с выхода одной защелки на вход другой, синхронизированной
той же фазой, недопустимы: они не обеспечивают поочередной работы триг-
геров и тактового продвижения информации, т. е. противоречат самому
принципу двухфазной синхронизации. Фактически такие связи при С = 1
просто включают последовательно две комбинационных схемы через соеди-
няющую их защелку. Недопустимы и связи выход КС — вход той же КС, что
порождает неуправляемые кольца из логических элементов. Если выход КС
соединить с ее входом через одну защелку, то кольцо возникнет при С = 1.
Связи, недопустимые в системе двухфазной синхронизации при использова-
нии триггеров-защелок, показаны на рис. 11.8, а штриховыми линиями.
Особенности проектирования цифровых схем
447
11.5. Временные соотношения
двухфазной синхронизации
На выбор временных характеристик сигналов синхронизации — длительно-
сти фазового периода Тф и синхроимпульса Ти — влияют три группы факто-
ров, связанные с логическим проектированием: задержки комбинационных
схем, тип используемых синхронных триггеров, схемные решения распреде-
ления сигналов синхронизации по блокам устройства.
Разнообразие используемых комбинационных схем зависит от размера уст-
ройства и решаемых им задач. Как части КС могут использоваться готовые
микросхемы с заданными значениями максимальных задержек. Какие-то
части КС разработчик строит сам, выбирая разные варианты схем, и может
влиять на задержку этих КС. Если задержка некоторых комбинационных
узлов существенным образом меньшее Тф, то отрицательного влияния на
правильность работы устройства это представлять не будет, однако потен-
циальное быстродействие аппаратуры окажется не полностью использо-
ванным: схемы, выполнив свою работу, будут еще некоторое время на-
прасно простаивать, ожидая очередной сигнал синхронизации. Если же
задержка некоторых комбинационных узлов будет больше какого-либо
предельного значения, которое назовем рабочим интервалом (пока пусть он
равняется Тф, как на рис. 11.8, б), то устройство будет неработоспособным,
поскольку триггеры, синхронизированные следующей фазой, будут запо-
минать и передавать дальше еще неустановившиеся, ошибочные сигналы
КС. Если такой комбинационный узел набран из более простых логических
фрагментов, включенных последовательно, то его можно рассечь пополам,
как это показано на рис. 11.9, а и б.
Промежуточный полуфабрикат функции, снятый с первой половины узла,
запоминается на специально введенном вспомогательном регистре-защелке
RGY, и обработка его продолжается в следующей фазе периода синхрониза-
ции. Надо только помнить, что это потребует согласования фаз регистра-
приемника RGB (на рис. 11.9, а и б — переведению его с MRGII в MRGI), а
значит, и согласования фаз некоторых следующих регистров. Если данные из
выхода рассеченной КС желательно оставить в той же фазе, то можно ввести
в схему еще один фазирующий регистр — RGB', показанный на рис. 11.9, б
штриховыми линиями. Если медленный функциональный узел неделим (на-
пример, это микросхема ПЗУ, задержки которых бывают довольно больши-
ми), то нужно или увеличить фазовый период Тф всей системы синхрониза-
ции, или сформировать специально для этого узла вспомогательную серию
синхронизации с более длинным периодом, например пересчитав С-сигналы
на счетчике.
448
Глава 11
Рис. 11.9. Взаимосвязь задержки комбинационных схем
и продолжительности фазового периода синхронизации: а — КС, которая
имеет очень большую задержку; б — та же КС, разрезанная регистром;
в — гистограмма задержек разных КС; г — диаграмма сигналов и примеры
информационных связей при четырехфазной системе синхронизации
На рис. 11.9, в показан типичный вид гистограммы появления величин за-
держки разных КС цифрового устройства. Реальную гистограмму можно по-
строить по результатам анализа схем устройств, аналогичных проектирован-
ному. Если фактор быстродействия для проектированного устройства
довольно важен, то рабочий интервал, на протяжении которого в схемах мо-
Особенности проектирования цифровых схем 449
гут протекать переходные процессы, следует выбрать таким, чтобы он закан-
чивался где-то в зоне крутого спада гистограммы. Если увеличивать продол-
жительность рабочего интервала, а с ним и Тф, правее этой зоны, то за счет
уменьшения тактовой частоты будет падать быстродействие устройства, а
если продолжительность уменьшить, то будет резко увеличиваться число
рассечек КС и соответственно число вспомогательных регистров.
Схемы небольших устройств часто удается спроектировать так, что все КС с
большой задержкой размещаются в одной фазе периода двухфазной синхро-
низации, а все КС другой фазы имеют маленькую задержку. Тогда можно
применить асимметрическую систему синхронизации, в которой синхроим-
пульс С2 размещен не в середине между соседними С1, а смещен более близ-
ко к одному из них. Это позволяет при тех же задержках КС уменьшить про-
должительность тактового периода.
Еще лучше время тактового периода используется в многофазных системах
синхронизации, которые получили широкое распространение в быстродейст-
вующих устройствах. На рис. 11.9, г показана временная диаграмма сигналов
синхронизации четырехфазной системы и фрагмент схемы устройства. Длина
изображения КС на рисунке символизирует значение ее задержки.
В зависимости от конкретной задержки любой КС на С-вход регистра, кото-
рый принимает ее результат, можно заводить разные фазы синхронизации и
открывать триггеры-приемники со сдвигом 17^, 2Тф, ЗТф относительно той
фазы, которая синхронизирует регистр-передатчик. Нельзя только синхрони-
зировать принимающий регистр той же фазой, которой синхронизируется
регистр на входе данной КС. Реальное использование четырехфазных и тем
более шестифазных систем разрешает привести в соответствие задержку кон-
кретной КС и время, которое отводится системой синхронизации на ее работу,
уменьшив, таким образом, непроизводительные простои КС в ожидании сигна-
ла синхронизации.
Тип триггеров, используемых в регистрах, существенным образом влияет на
длину рабочего интервала, выделенного для протекания переходных процес-
сов при заданной продолжительности Тф. Система синхронизации, в которой
в MRGI и MRGII используются прозрачные защелки, имеет очень полезное
свойство: длительность переходных процессов в некоторых комбинационных
узлах может превышать фазовый период синхронизации Тф даже в двухфаз-
ной системе.
На рис. 11.10, а показано, как, поступая на вход, «-разрядное слово, которое
несет некоторое смысловое содержание, последовательно, шаг за шагом об-
рабатывается цепями КС М, N, Р,..., и передается с одной КС в другую через
соответствующие регистры. Максимальные значения задержек разных КС,
450
Глава 11
как и реализованные ими функции, в общем случае разные, но, разумеется,
они известны разработчику. Сигналы синхронизации заведены так, что RGL
и RGN относятся к MRGI, RGM и RGP — к MRGII, KCN — к MKCI, КСМ и
КСР —кМКСП.
На фронте С1 (рис. 11.10, б) в момент tt защелки RGL начинают переклю-
чаться, и по окончании времени их задержки по тракту CQ в КСМ начинают-
ся переходные процессы. Пусть задержка КСМ превышает продолжитель-
ность фазового периода Тф и переходный процесс в ней заканчивается лишь в
момент г», на Дг позже поступления фронта сигнала синхронизации С2 (мо-
мент /з). К сбою это не приведет, т. к. в силу прозрачности защелок RGM они,
при активном С2 (t3—f4) , будут передавать на вход KCN все изменения вы-
ходов КСМ.
После успокоения КСМ (момент Zg), по окончании времени задержки заще-
лок RGM по тракту DQ (гзтг DQ), окончательные значения выходов КСМ ус-
тановятся на входах KCN. С этого момента можно начать отсчет времени пе-
реходных процессов в KCN.
Рис. 11.10. Рабочие интервалы периода синхронизации
для триггеров разных типов: а — тракт многоступенчатой обработки
информации; в — раб'очие интервалы для непрозрачных защелок
Особенности проектирования цифровых схем
451
б
Рис. 11.10. Рабочие интервалы периода синхронизации
для триггеров разных типов: б — переходные процессы
и рабочие интервалы для прозрачных защелок
Поскольку KCN начала успокаиваться на интервале Дг позже поступления
фронта С2, то, чтобы к фронту очередного С1 (к моменту t5) процесс вошел в
нормальное русло (см. рис. 11.8, а), задержка KCN должна быть соответст-
венно на Д/ меньше фазового периода Тф.
Однако, если KCN настолько сложная, что ее не удается построить так, что-
бы она закончила работу к моменту /5, то ситуация наложения переходного
процесса на С-сигнал перейдет в следующую фазу синхронизации, и теперь
уже придется сделать короче следующую КС — КСР, которая работает на
интервале —t\o-
В описываемой ситуации сбой состоится в том случае, если переходный про-
цесс КСМ окажется еще большей длины и не успеет закончиться к моменту Z4
452
Глава 11
фиксации защелок RGM (точнее — чуть раньше: на интервал подготовки tni)
триггеров RGM). Для этого задержка КСМ должна превысить фазовый пери-
од Тф почти на значение продолжительности импульса Ты серии С2. Сбой со-
стоится и тогда, если переходный процесс, который перешел с КСМ в KCN,
не успеет закончиться к моменту фиксации защелок RGN, и т. д. Таким об-
разом, если переходной процесс в некоторых функциональных узлах в одной
из фаз оказался длиннее Тф на Аг, то следующие функциональные узлы, кото-
рые продолжают перерабатывать эту информацию, должны иметь задержку
меньше Тф, так, чтобы за несколько следующих фаз (или всего за одну, как на
рис. 11.10, 6) задержка tsi была погашена и переходные процессы в КС за-
кончились к моменту поступления фронта дежурного С-сигнала.
Таким образом, рабочий интервал РИ, на протяжении которого в схемах, ко-
торые относятся к данной фазе, допустимы переходные процессы, в случае
двухфазной синхронизации и прозрачных защелок характеризуется двумя
значениями: максимальным рабочим интервалом РИзаСмакс, который равняет-
ся сумме фазового периода Тф и продолжительности импульса Ти (рис. 11.10, б),
и средним интервалом РИзас.ср, равным Тф. Если задержку какой-то КС при-
шлось сделать больше, чем Тф, то на протяжении нескольких фазовых перио-
дов после этого средняя задержка в данном информационном тракте должна
быть меньше Тф.
Чтобы при необходимости разработчик мог сделать разбег Аг по возможно-
сти большим, продолжительность импульса Ти нужно выбирать возможно
более близким к ее верхней допустимой границе, которая ограничена опасно-
стью наложения С1 и С2.
Возможность получить задержку КС, заметно превышающую фазовый пери-
од, — удобное для разработчика свойство системы синхронизации. В много-
фазных системах синхронизации при той же продолжительности такта Тп,
продолжительность импульса Ти существенным образом меньше, чем в двух-
фазных, соответственно меньше и эффект удлинения максимально возмож-
ного рабочего интервала.
Вместо защелок в системе двухфазной синхронизации можно использовать и
непрозрачные триггеры. Если триггер непроницаем (триггер, который пере-
ключается перепадом напряжения) и переключается по положительному
фронту С-сигнала (например, триггер К155ТМ2), то КС будет начинать рабо-
тать по фронту С-сигнала одной фазы (точнее — по окончании времени за-
держки t3mj: триггера) и должна будет обязательно успокоиться к моменту по-
ступления фронта С-сигнала другой фазы (точнее — чуть раньше: на время
подготовки tni) триггера). Размещение рабочего интервала такого триггера
показано в верхней части рис. 11.10, в (РИфртт.неп^- Рабочий интервал непро-
Особенности проектирования цифровых схем 453
ницаемого триггера строго равняется Тф в отличие от рабочего интервала за-
щелки, который в некоторых случаях можно сделать заметно дольше.
Если непроницаемый триггер переключается срезом, то его рабочий интер-
вал, оставаясь также равным Тф, смещается по циклу синхронизации, кото-
рый показан на рис. 11.10, в {РИср113меп^. Если же используется проницаемый
триггер (со свойствами проскока или захвата, например К155ТВ1), то интер-
вал, на протяжении которого могут идти переходные процессы в КС, сокра-
щается от значения Тф к размеру промежутка между С-сигналами соседних
фаз, т. е. к значению разности Тф—Ти {РИсрез.пр на рис. 11.10, в).
Таким образом, в системе двухфазной синхронизации (и многофазной — то-
же) при одинаковой продолжительности фазового периода Тф непрозрачные
триггеры в сравнении с прозрачными защелками получаются не только неоп-
равданно громоздкими, но и отводят меньше времени на переходные процес-
сы в КС. Кроме того, многие типы непрозрачных триггеров из-за возможно-
сти гонок по входу чувствительны к завалам фронтов С-сигнала.
Применение непрозрачных триггеров при двухфазной синхронизации оправ-
данно, если они уже входят в состав микросхем. В этих случаях нужно учи-
тывать, что положение рабочих интервалов защелки и непрозрачных тригге-
ров в общем случае не совпадают, что накладывает дополнительные
ограничения на продолжительности переходных процессов тех КС, которые
включены на стыке защелок и непрозрачных триггеров, а также на стыке не-
прозрачных триггеров с разными положениями рабочих интервалов. Разме-
щение рабочего интервала однозначно определяется параметрами синхрони-
зации триггера. Когда известны типы соседних триггеров, то допустимые
значения задержек КС легко получить из диаграммы рис. 11.10, б и в. Как
видно из диаграмм, с защелкам К155ТМ7 наиболее естественно стыкуются
непрозрачные триггеры, которые переключаются положительным фронтом,
например К155ТМ2.
Временные параметры триггеров, существенные при их использовании в
двухфазных или многофазных системах синхронизации, следующие.
□ t3m t, по тракту вход С — выходы.
□ hm.e по тракту вход D — выходы при С = 1 — только для защелок.
□ tnd по управляющим входам.
□ Минимально допустимая длительность С-сигнала.
О Максимально допустимая длительность фронтов С-сигнала — только для
тех триггеров, в которых возможны гонки по С-входу. Если схема тригге-
ра такая, что эти гонки невозможны, то данный параметр неактуальный.
454
Глава 11
Величина триггера при использовании его в двухфазной или многофазной
системе синхронизации значения не имеет, поскольку входные сигналы триггера
непосредственно после фиксирующего среза не изменяются. Их изменения могут
начаться лишь при поступлении переднего фронта С-сигнала другой фазы.
Схемы распределения сигналов синхронизации приходится строить в связи с
очень большим числом узлов-потребителей этих сигналов в цифровом уст-
ройстве. Разводить сигналы синхронизации от единого мощного генератора
недопустимо, т. к. мощные цепи порождают настолько же мощные помехи.
Поэтому системы синхронизации строят в виде многоярусного дерева из
обычных элементов, которое размножает сигналы маломощного генератора.
При этом ярусы дерева часто совмещают с ярусами конструктивного распре-
деления устройства на платы, рамы, шкафы и т. п.
Задержки в цепях каждого яруса имеют разброс и нестабильность, в результате
временные соотношения сигналов синхронизации на выходе задающего гене-
ратора и на С-входе узла-потребителя выглядят, как показано на рис. 11.11.
Рис. 11.11. Временные соотношения
в системе распределения синхроимпульсов
Фронты сигнала синхронизации генератора задерживаются на некоторую
постоянную тк, в основном обусловленную довольно стабильными задержка-
Особенности проектирования цифровых схем
455
ми в кабелях, и нестабильную тус, обусловленную задержками в усилителях
дерева размножения. В общем случае сигналы синхронизации разных потре-
бителей не будут совпадать во времени и будет иметь место несогласование
фазы. Стабильный компонент задержки хк поддается компенсации. Для этого
задержки сигналов синхронизации всех ветвей дерева увеличивают к наи-
большей из них, прибавляя по необходимости мерные отрезки кабеля или
другие элементы задержки. Нестабильный компонент контроля не поддается
компенсации и может вызвать в разных узлах-потребителях сужение, расши-
рение и взаимный сдвиг импульсов. Для обеспечения у потребителя гаранти-
рованного минимума ширины импульса Ти„ ширина импульса генератора,
должна быть на хус больше. Максимально допустимая ширина импульсов ге-
нератора определяется тем, что после возможного их распространения на тус
синхроимпульсы разных фаз у потребителей не должны взаимно перекры-
ваться для любой пары потребителей, которые обмениваются информацией.
При неудачном соединении задержек срезов сигналов синхронизации фазо-
вый период у потребителя Тф,п уменьшится на т„с. Для восстановления его по-
требуется увеличить фазовый период генератора, что приведет к потере бы-
стродействия устройства. Если это нежелательно, то тус уменьшают, выбирая
для разведения сигналов синхронизации более быстродействующие элемен-
ты с меньшим временем неопределенности [31].
Кроме влияния рассмотренных трех факторов, связанных с логической схе-
мой устройства (задержек КС, типа триггеров и схемы разведения С-
сигналов), на выбор тактовой частоты влияет также ряд чисто электрических
параметров, например, частотные характеристики цепей питания и общего
провода, обусловленные конструктивным выполнением устройства. Влияют
на выбор тактовой частоты и организационные факторы: требования совмес-
тимости с другой аппаратурой, унификации и т. д. Для аппаратуры, постро-
енной на ТТЛ-микросхемах, в конечном итоге тактовая частота лежит обыч-
но в границах 0,5—5 МГц, для устройств промышленной автоматики она
обычно ниже: 0,5—1 МГц. Приблизительно с такой же тактовой частотой мо-
гут работать микросхемы быстродействующих МДП-серий, а для распростра-
ненных КМДП-серий К561 и 564 тактовую частоту выбирают приблизительно
на порядок меньше.
11.6. Однофазная синхронизация
При двухфазной синхронизации отсутствие в схемах замкнутых цепей из логи-
ческих элементов обеспечивается тем, что в любой момент времени хотя бы
один из макрорегистров-защелок — MRGI или MRGII (см. рис. 11.8) не про-
456
Глава 11
пускает сигналы со входа D на выход. Отсюда вытекает, что применение не-
прозрачных триггеров позволяет обойтись одним регистром в цепи цикли-
ческой схемы, т. е. синхронизация в этом случае может быть однофазной. На
рис. 11.12 показана схема информационных связей цифрового устройства с
однофазной синхронизацией и временной диаграммой его работы.
Рис. 11.12. Схема (а) и временная диаграмма (б) системы
однофазной синхронизации
Как и на рис. 11.8, все комбинационные схемы устройства, которые получают
данные с выходов триггеров и передают результаты на D-входы триггеров,
Особенности проектирования цифровых схем 457
рассматриваются совместно как большая комбинационная макросхема МКС.
Все триггеры синхронизируются тем же самым сигналом синхронизации и рас-
сматриваются как один большой макрорегистр MRG. На некоторые триггеры
этого регистра поступают внешние сигналы, с некоторых триггеров снимаются
выходные сигналы. Пусть для определенности все триггеры непроницаемые
для помех при С = 1 и изменяют состояние выхода по срезу С-сигнала.
Как вытекает из временной диаграммы (рис. 11.12, б), по срезу С-сигнала в мо-
мент t\ выходы всех триггеров переключаются в те состояния, которые были на
их входах непосредственно перед поступлением среза С-сигнала, т. е. в состоя-
ния, выработанные до этого момента логическими схемами МКС. После среза
синхроимпульса информация из выхода МКС оказывается переданной на ее
вход, и в МКС начинаются переходные процессы очередного цикла. В грамот-
но спроектированном устройстве все переходные процессы должны закончить-
ся к срезу следующего синхроимпульса, а точнее, к моменту (начала интер-
вала подготовки Z„a). Установившиеся, не искаженные гонками состояния
выходов МКС снова будут переданы на вход той же МКС и т. д.
Как видно из рис. 11.12, б, рабочий интервал при однофазной синхронизации
равняется полному периоду серии синхронизации Тт, но только если тригге-
ры не имеют свойства проницаемости. В противном случае переходные про-
цессы в МКС должны закончиться к поступлению фронта С-сигнала, т. е. к
моменту /4. Если схема построена на базе триггеров, которые переключаются
положительным фронтом, то рабочий интервал будет занимать положение
между фронтами С-сигналов. При использовании в одном устройстве тригге-
ров с разными положениями рабочих интервалов максимально допустимая
задержка КС, которая их согласовывает, будет отличаться от номинальной —
так же, как и в случае двухфазной синхронизации.
Заметно влияет на надежность работы однофазных схем и соотношение за-
держки распространения tm,, и времени выдержки rem триггеров регистра.
Если задержка комбинационной схемы маленькая, в особенности, если КС
представляет собой просто провод, и вдобавок короткий, то новое состояние
выхода триггера, который быстро переключился, может поступить на вход
другого триггера слишком рано для последнего, еще на протяжении его ин-
тервала выдержки, когда равные его управляющих входов изменять еще
нельзя. Для гарантии отсутствия сбоев такого типа нужно, чтобы максималь-
ное значение zem любого триггера не превышало минимального значения
также любого триггера, т. е. момент времени tz на рис. 11.12, б должен обяза-
тельно предшествовать моменту В этом значении вне конкуренции приме-
няются схемы триггеров, в которых tem = 0. В двухступенчатом триггере и
триггере, который использует задержку, это свойство предоставлено в самой
458
Глава 11
. схеме, а в шестиэлементном триггере она может быть достигнута за счет оп-
ределенного соотношения задержек элементов триггера. При сомнительном
соотношении 1зт.г и t„,„ приходится ограничивать минимальное значение за-
держки КС, например исключить прямые связи триггер—триггер за счет вве-
дения между ними одного-двух холостых логических элементов. Такие огра-
ничения встречаются, например, в инструкциях по проектированию схем на
некоторых матричных БИС. Требования к другим временным параметрам
триггеров при использовании их в системе однофазной синхронизации такие
же, что и в двухфазной.
Однофазная система синхронизации в отличие от двухфазной более чувстви-
тельна к расхождению активных фронтов синхроимпульсов, которое возни-
кает в системе распределения сигналов синхронизации. На рис. 11.13 показа-
ны две последовательности синхроимпульсов, СА и Св, которые имеют
взаимный сдвиг (сдвиг фаз) за счет разных задержек в ветвях дерева разведе-
ния и выходов Qa и Qb двух триггеров, синхронизированных соответствую-
щими последовательностями.
Если при показанном на рисунке нарушении фаз передача информации идет из
выхода триггера В на £>-вход триггера А (связь не показана, но она имеется в
виду), то ошибок не возникает: поступившая информация на вход Тв в (i - 1)-й
такт, поступает с выхода Т„ на D-вход Та уже после исчезновения сигнала
синхронизации СА в момент 12, т. е. в i-й такт, как это и должно быть. После
среза очередного СА в (г + 1)-м такте эта информация появится на выходе То.
Если же передача идет из выхода Та на вход Т„, то информация из выхода То,
предназначенная, как и в минувшем случае, для передачи на вход Тв в
i-м такте, появится на входе Тв в момент Л, уже в момент начала переклю-
чающего среза сигнала синхронизации Св.
Тогда открытая при С = 1 первая степень триггера Тв вместо информации,
выработанной схемой в (i - 1)-м такте и уже загруженной в эту ступень, вос-
примет новую, по замыслу относящуюся i-му такту. По срезу сигнала син-
хронизации Св эта информация появится на выходе Т„ как входная для КС в
i-м такте. Это уже ошибка: информация, выработанная в i-м такте и предна-
значенная для обработки в (i + 1)-м, обрабатывается в i-м такте, т. е., в сущно-
сти, из своего такта проникает в чужой, более ранний.
Таким образом, однофазная ’синхронизация не терпит, чтобы информация
обгоняла сигнал синхронизации. В основном в этом кроется причина ограни-
ченного применения однофазной синхронизации. В противоположность ей
двухфазная синхронизация легко переносит любые задержки в трактах раз-
ведения С-сигналов, для этого достаточно лишь в нужной мере увеличить
продолжительность тактового периода генератора. Регистры при двухфазной
синхронизации строят на основе простейшего из синхронных триггеров, но
Особенности проектирования цифровых схем
459
при необходимости могут использоваться триггеры почти всех типов. Ника-
ких особых требований к значениям или соотношениям их времен задержки,
выдержки, подготовки не предъявляется. Этими же свойствами владеют и
многофазные системы, которые позволяют лучше использовать комбинаци-
онные схемы по скорости и тем повысить общее быстродействие устройства.
Однако это усложняет схему разведения сигналов синхронизации и процесс
проектирования временной диаграммы устройства через усложнение задач
согласования фаз процессов в разных КС.
Рис. 11.13. Схема (а) и временная диаграмма (б),
иллюстрирующие механизм появления сбоев при нарушении фаз
сигналов однотактной синхронизации
460
Глава 11
Поэтому, несмотря на то, что в однофазных системах разводить нужно всего
одну синхросерию и с разработчика сняты все заботы о согласовании фаз
разных узлов, однофазную синхронизацию широко применяют при построе-
нии лишь небольших отдельных узлов — счетчиков, регистров сдвига и т. д.
Такие однофазные включения в большое устройство удобны тем, что позво-
ляют за один фазовый период, а иногда лишь за время активного уровня
С-сигнала, выполнить какое-то действие, связанное с заменой содержимого
некоторого регистра (сдвиг в регистре, прибавление единицы к счетчику
и т. п.), на которое при классической двухфазной синхронизации требуются
два фазовых периода. При введении таких однофазных вкраплений нужно
помнить о возможности расхождения их рабочих интервалов с рабочими ин-
тервалами защелок и про связанную с этим необходимость уменьшать задерж-
ки КС (см. рис. 11.10). Чисто однофазную синхронизацию используют в неко-
торых микропроцессорных наборах, например в К589, и в других небольших
устройствах, компактно сконструированных и не требующих многоступенча-
того размножения сигналов синхронизации. В большинстве устройств и даже в
микроЭВМ используется двухфазная и многофазная синхронизация.
Сдвиг фаз сигналов синхронизации порождают не только физические за-
держки в связях, но и некоторые схемные решения, связанные с управлением
D-триггерами. Последние снова принимают состояние своего D-входа в каж-
дом такте синхронизации. Поэтому, если в D-триггере необходимо сохранить
поступившую информацию в некотором такте, на протяжении нескольких
следующих тактов, сигналы синхронизации от С-входа триггера нужно на это
время отключить с помощью коньюнктора, заперев его неактивным уровнем
сигнала разрешения V. В DV-триггерах (рис. 11.14, г и Э) этот коньюнктор
входит в состав самого триггера. Если использовать такой триггер нет воз-
можности, то коньюнктор в тракт С-сигнала приходится включать в виде са-
мостоятельного элемента. При этом иногда для экономии оборудования КС
бывает удобно ввести коньюнктор куда-то в начало КС, как условно показано
на рис. 11.14, а. Такое решение рискованно, поскольку за счет задержки в КС
сигнал синхронизации этого триггера сдвигается относительно сигналов син-
хронизации других триггеров (рис. 11.14, б), что приводит к обычным следст-
виям нарушения фаз. Поэтому, даже вопреки экономичности схемы, конь-
юнктор, управляющий С-сигналом D-триггера, должен подключаться не-
посредственно к С-входу триггера (рис. 11.14, в).
Двухфазная синхронизация устойчива к сдвигу фаз сигналов синхронизации и
в принципе допускает решение по рис. 11.14, а. Однако задержка в срабатыва-
нии триггера выбивает его из четкой шеренги переключения всех других триг-
геров MRG и требует соответствующего укорочения трактов КС, которыми
Особенности проектирования цифровых схем
461
данный триггер руководит. Это порождает дополнительные ограничения и не-
обходимость увязывания между разработчиками разных КС. Поэтому при
двухфазной синхронизации также лучше использовать решение, приведенное
на рис. 11.14, в, или DV-триггеры.
Рис. 11.14. Выполнение логических операций над сигналом синхронизации:
а — плохое решение; б — временная диаграмма плохого решения;
в — удовлетворительное решение; г — Ж-триггер;
д — Ж-триггер в роли ЖУ-триггер
При некотором усложнении и однофазную систему синхронизации можно
сделать устойчивой к сдвигу фаз. Для этого используется вспомогательный
регистр, который включается перед входом приемника, как показано на
рис. 11.15, а.
Если переданная информация обновляется за срезом С-сигнала, то в RG1 ис-
пользуется регистр, который переключается положительным перепадом и
выставляет на выходе информацию из фронта С-сигнала линии связи, т. е.
информацию, относящуюся именно к данному такту. Если в линии новая ин-
формация обгонит срез сигнала синхронизации, т. е. появятся новые данные,
если еще С — 1 (как на рис. 11.13 при передаче от ТА к Тв), то благодаря не-
прозрачности и непроницаемости регистра на его выход эти данные не попа-
дут. RG1 можно построить и на прозрачных защелках, которые имеют низ-
кий активный уровень, но при этом нужно быть уверенным, что регистр
приемника RG2 имеет нулевое время выдержки.
462
Глава 11
Линия
связи
Рис. 11.15. К допущению сдвига фаз в однофазных системах
синхронизации: а — использование регистра фаз "по месту";
б, в, г — схемы триггеров, которые допускают сдвиг фаз;
д — условное обозначение такого триггера; е — временная диаграмма
работы триггеров; ж — допустимое значение сдвига фаз и время,
которое остается на работу КС
Особенности проектирования цифровых схем 463
Чтобы сдвиг фаз можно было допустить в любых цепях однофазного устрой-
ства, описанным способом нужно модифицировать все его триггеры. Воз-
можные схемы таких усложненных триггеров показаны на рис. 11.15, б, в и г
(обведенные штриховой линией). Триггеры имеют структуру шлюзовых ка-
мер с затворами на входе и выходе. Первый затвор триггера-шлюза отраба-
тывает по фронту сигнала синхронизации, замыкая вход D и фиксируя в пер-
вом триггере Т1, т. е. в первой ступени всего составного триггера-шлюза,
уровень £>, что предшествует фронту сигнала синхронизации. Второй затвор
шлюза (триггер Т2) отрабатывает по срезу сигнала синхронизации, передавая
на выход содержимое первой ступени. Триггер Т1 должен быть непроницае-
мый для помех.
В схеме по рис. 11.15,6 (временная диаграмма — на рис. 11.15, е) время вы-
держки t„m защелки Т2 на фронте С-сигнала должно быть меньше задержки
t3m,г непрозрачного триггера Т1 по такту CQ. Можно модифицировать схему,
поменяв местами непрозрачный триггер и задвижку. Тогда у непрозрачного
триггера активным должен быть отрицательный перепад сигнала синхрони-
зации, а его время выдержки должено быть меньше задержки распростране-
ния защелки по такту CQ. Для иллюстрации сказанного довольно просто
построить временную диаграмму модифицированного триггера. Схемы триг-
геров-шлюзов на рис. 11.15, в и г никаких специальных требований к вре-
менным параметрам триггеров, из которых они собраны, не предъявляют, но
зато оба триггера должны быть непрозрачными, а первый из них вдобавок
должен быть и непроницаемым.
На рис. 11.15, б показано используемое иногда обозначение такого триггера-
шлюза. Рисунок 11.15, ж иллюстрирует допустимый сдвиг фаз сигналов
синхронизации между любыми ветвями дерева, при этом обозначения С а и Св
имеют то же содержание, что и на рис. 11.13. Минимальное значение зоны
перекрытия сигналов синхронизации определяется временными характери-
стиками степеней шлюзового триггера. Платить за допустимость сдвига фаз
приходится не только усложнением триггеров, но и потерей скорости, по-
скольку, как видно из рис. 11.15, ж, время на работу КС по сравнению с сис-
темой с критическим согласованием фаз сокращается почти вдвое по отно-
шению к значению максимальной продолжительности синхроимпульса.
В худшем случае КС сможет начать работу на срезе самого позднего С„, а
закончить работу должна к фронту самого раннего Са- Очевидно, что Те в та-
кой схеме не следует увеличивать выше необходимого минимума.
464
Глава 11
11.7. О проектировании схем
с обратными связями
Как вытекает из рассмотрения переходных процессов в синхронных одно-
фазных и многофазных схемах, для безошибочной работы цифрового уст-
ройства целый ряд временных параметров триггеров и сигналов синхрониза-
ции должен находиться в строго определенных соотношениях. При
использовании триггеров, для которых известны степень их прозрачности и
проницаемость, а также величины 1зт.г, tnd, tem, 1фро11та .макс, разработчик может
уверенно выдержать все соотношения, которые требуются для того, чтобы
гоночные процессы никак себя не проявляли.
Совсем другая ситуация возникает, если разработчик отступает от канониче-
ской структуры синхронного устройства RG—КС—RG—КС... и начинает на
интуитивном уровне вводить разные обратные связи, которые запрещаются
правилами построения синхронных схем.
Много аспектов обращения триггерных схем на самом деле более сложны,
чем это представляется при первом знакомстве с ними. Поэтому нельзя счи-
тать безопасным введение в состав устройства нового узла с не тактовыми
обратными связями, узла, свойства которого не исследованы внимательно и
всесторонне. Надеяться на автоматическое выявление в любой схеме любых
вариаций гоночных процессов с помощью имитационного моделирования
неправомерно. Модели недостаточно хорошо учитывают тонкости переход-
ных процессов, которые возникают в схемах с обратными связями, и не дают
абсолютно надежных результатов.
Для минимизации порождаемых гонками неприятностей можно рекомендо-
вать в процессе логического проектирования придерживаться следующих
легко осуществимых правил [31].
□ Триггеры для проектированной схемы брать лишь из ограниченного пред-
варительно составленного списка. Перед занесением в список триггер
внимательно проверяют на то, чтобы он по своим временным параметрам
(соотношение времен подготовки, задержки, выдержки, отсутствие гонок
по входу) и параметрам синхронизации (знак переключающего перепада,
степень прозрачности и проницаемости, активный уровень С-сигнала) был
совместимым как с другими триггерами списка, так и с заданной системой
синхронизации.
П Заводить в схеме только разрешенные (показанные на рис. 11.8 и 11.12)
обратные связи и никогда не заводить неразрешенных, т. е. не создавать
новых, неисследованных триггеров или других схем с нетактовыми об-
ратными связями (асинхронных автоматов).
Особенности проектирования цифровых схем 465
Для обеспечения видимости всей структуры синхронизации нужно четко
отобразить на схеме, какие триггеры синхронизируются фазой, т. е. к како-
му макрорегистру относятся. Если есть возможность, то полезно начертить
схему в форме, близкой к показанной на рис. 11.8, а, собрав все триггеры ка-
ждой фазы в вертикально расположенные группы. Или можно по форме рис.
11.8, а построить упрощенную вспомогательную карту схемы, на которой
изображены только триггеры и регистры. Если в схеме используются тригге-
ры с несоединенными рабочими интервалами, например, если применяются
готовые счетчики или регистры, то каждый триггер (регистр) на карте обес-
печивается сведениями о расположении и продолжительности его рабочего
интервала. Полезны также значения таких свойств, как прозрачность, прони-
цаемость. Все эти данные разрешают оперативно определять допустимые
задержки КС, включенных между триггерами или регистрами.
Выполнение двух сформулированных выше правил не порождает каких-
нибудь принципиальных проблем, и их можно рассматривать просто как тре-
бования грамотного логического проектирования. Если эти требования со-
блюдены, то все обратные связи, которые не рассечены сигналами синхрони-
зации, оказываются локализованными только внутри типичных триггеров с
хорошо изученными свойствами. Обеспечить работоспособность такой схе-
мы для любых реально встречающихся вариаций задержек и порогов логиче-
ских элементов уже несложно: нужно лишь обеспечить, чтобы задержки всех
КС не превышали некоторых легковыдающихся значений. При программном
моделировании тактовых схем на предмет выявления возможных сбоев через
гонки достаточно проверить выполнение тех же самых неравенств. Посколь-
ку наиболее критическими являются максимальные значения задержек, мо-
делирование можно проводить, не используя зон неопределенности, а не-
посредственно на языке максимальных задержек, который намного более
прост. Если положения рабочих интервалов всех применяемых типов триг-
геров совпадают и если запрещен переход переходных процессов через
фронты С-сигналов защелок, то моделирующие программы становятся со-
всем простыми.
Контрольные вопросы и задания
1. Из чего складывается задержка логической схемы?
2. Приведите типичные временные диаграммы переходных процессов с уче-
том состояний неопределенности элементов.
3. Что называется гонками и какие проблемы они порождают?
466
Глава 11
4. Объясните механизм исключения помех, создаваемых гонками, за счет
использования стробирования.
5. Объясните причины возникновения гонок по входу.
6. Приведите структурную схему и временные диаграммы системы двух-
фазной синхронизации.
7. Приведите структурную схему и временные диаграммы системы одно-
фазной синхронизации.
8. Объясните механизм появления сбоев при нарушении фаз сигналов одно-
тактной синхронизации.
9. Приведите методы повышения стойкости к сдвигу фаз однофазной сис-
темы синхронизации.
10. Какими правилами надо пользоваться для минимизации сбоев, порож-
даемых гонками?
Глава 12
Применение цифровых
интегральных микросхем
12.1. Помехи и помехоустойчивость
цифровых устройств
По мере совершенствования устройств цифровой техники они получают все
большее применение для автоматизации управления различными объектами:
станками, технологическим оборудованием, агрегатами на транспорте, быто-
вой техникой и т. д. При этом в непосредственной близости друг к другу на-
ходятся электронные устройства и мощные агрегаты, такие как электродви-
гатели, электромагниты, электронагревательные приборы, сварочные
машины и др. В связи с этим все большее значение приобретает проблема
уменьшения шумов и обеспечение помехоустойчивости электронных уст-
ройств. Эта проблема связана не только с ростом внешних помех от распо-
ложенных вблизи агрегатов, но и с увеличением внутренних помех взаимно-
го влияния элементов и блоков электронных устройств один на другой.
Последнее особенно актуально в связи с тенденцией повышения быстродей-
ствия и микроминиатюризацией электронных схем.
Цифровое устройство представляет собой сеть соединенных между собой
элементов. Электрическая цепь, которая соединяет выход одного элемента
(источника сигнала) со входом другого элемента (приемника сигнала), обра-
зовывает контур, который служит своего рода антенной, которая превратит
изменение электромагнитного поля в ЭДС и ток в контуре. Под действием
этой ЭДС на входе элемента-приемника возникает помеха, которая зависит
от площади контура, скорости изменения электромагнитного поля, выходно-
го сопротивления элемента-источника и входного сопротивления элемента-
приемника. Помехи, создаваемые электромагнитным полем, рассматривают
для довольно отдаленных источников, которыми обычно являются сравни-
тельно мощные агрегаты. Кроме них есть также источники помех, располо-
женные в непосредственной близости от входных цепей элемента. Это со-
468
Глава 12
седние проводники, которые имеют с рассмотренной цепью распределенную
индуктивную и емкостную связь. Помехи, обусловленные влияниями через
эти связи при передаче сигналов по соседним цепям, называются перекрест-
ными.
Элементы, которые входят в состав цифрового устройства, подключаются к
общим источникам питания. При этом создаются помехи через общее внут-
реннее сопротивление R„ источника питания и сопротивление шин Rul, по ко-
торым подводится питание (рис. 12.1).
Рис. 12.1. Соединение элементов через общий источник питания
и шины подвода
Шины, по которым подводится питание, имеют распределенные параметры:
емкость, индуктивность и сопротивление. Для примера на рис. 12.2 приведе-
на эквивалентная схема шины питания элементов транзистор-транзисторной
логики.
20 нГн 20 нГн
20нГн
20нГн
Рис. 12.2. Эквивалентная схема шины питания
логических элементов
Применение цифровых интегральных микросхем
469
Рис. 12.3. Диаграмма импульсов помех в шинах питания
При этом принято, что индуктивность проводника, который соединяет выво-
ды питания двух рядом расположенных микросхем, составляет 20 нГн, а ем-
кость микросхемы между выводом питания и выводом "земли" равна 30 пФ.
Волновое сопротивление такой системы шин с подключенными микросхе-
мами составляет 36 Ом. На рис. 12.3 показана типовая диаграмма импульсов
помех, возникающих в такой шине питания. Падение напряжения на общих
для всех элементов сопротивлениях Rn и RUI (см. рис. 12.1) изменяет напряже-
ние, которое подводится к элементам. Эти приращения напряжения питания
с некоторым ослаблением передаются на выход элемента и создают помеху.
Наибольшие помехи создаются сопротивлениями участков нулевой (земля-
ной) шины. Так, из рис. 12.1 видно, что падение напряжения Дн на сопротив-
лении Rul представляет собой помеху, которая действует в цепи передачи
сигнала с выхода элемента Э1 на вход элемента Э2.
Помехоустойчивость логического элемента это способность не реагировать
на ложные входные сигналы, вызванные электромагнитными наводками на
входную цепь, перекрестными помехами и помехами в шинах питания. По-
скольку все типы логических элементов содержат инерционные компоненты
(транзисторы, диоды, магнитные сердечники), для переключения которых
нужна определенная энергия входного сигнала, запас помехоустойчивости
элемента для длительных и кратковременных помех неодинаковый.
Повышение помехоустойчивости устройств можно обеспечить, с одной сто-
роны, выбирая элементы повышенной помехоустойчивости, а с другой,
уменьшая уровейь помех на входах элементов за счет соответствующих кон-
структивных и схемных решений.
Помехоустойчивость элемента тем выше, чем больше входные напряжения и
ток, необходимые для его переключения, и чем больше время переключения.
Обобщая эти показатели, можно рассматривать энергию, необходимую для
470
Глава 12
переключения. В частности, энергия переключения магнитных элементов с
диодами на 2—3 порядка выше энергии переключения потенциальных эле-
ментов интегральных микросхем. Однако при выборе элементной базы при-
ходится принимать во внимание и другие факторы: быстродействие, стои-
мость, уровень интеграции, номенклатуру операционных элементов и
функциональных блоков, технологичность производства аппаратуры. Для
уменьшения помех предпринимают следующие шаги: уменьшение площади
контура цепей, экранирование соединений, заземление, гальваническую раз-
вязку цепей, фильтрацию, ограничение скорости переключений тока в цепях,
развязку по питанию, экранирование блоков и устройств.
Для уменьшения помех, которые возникают в цифровых логических схемах,
необходимо работать с сигналами, которые имеют большое время нарастания и
спада, малую амплитуду, ограничить число сигналов, которые одновременно
переключаются, и применять эффективные методы шунтирования и заземле-
ния. Для повышения устойчивости схем к внешним помехам следует приме-
нять медленные схемы синхронизации с триггерами Шмитта на входе. Если
система имеет длинные кабели, желательно использовать дифференциальные
передающие и принимающие устройства, соединенные симметричными ли-
ниями связи, чтобы снизить уровень создаваемых и воспринимаемых помех.
Шунтирующие конденсаторы являются источниками импульсного тока, по-
требляемого цифровыми схемами при переключении, уменьшают падение
напряжения в цепях питания и заземления и способствуют фильтрации по-
мех, которые создают источники питания и заземление. На рис. 12.4, а пока-
зан традиционный способ шунтирования, применяемый в цифровых схемах.
Оксидный шунтирующий конденсатор большой емкости (10—100 мкФ,
> 1мкФ на каждую микросхему) помещается вблизи источника питания. Ря-
дом с каждой триггерной ИС находится керамический шунтирующий кон-
денсатор емкостью 0,1 мкФ, а к быстродействующим схемам подключаются
также керамические шунтирующие конденсаторы маленькой емкости (100—
1000 пФ). Каждая схема, которая передает сигналы за пределы печатной пла-
ты, на которой она находится, или принимающая сигналы из-за пределов печат-
ной платы, имеет керамический шунтирующий конденсатор емкостью 0,1 мкФ
между источником питания и линией обратного тока сигнала (рис. 12.5). На
долю остальных ИС приходятся керамические шунтирующие конденсаторы
емкостью 0,01—0,1 мкФ, причем на 5 ИС приходится по крайней мере один
конденсатор. Недостаток такого способа шунтирования в том, что шунти-
рующие конденсаторы слабо фильтруют помехи с частотой выше 10 МГц из-
за низких собственных резонансных частот.
Применение цифровых интегральных микросхем
471
Рис. 12.4. Виды шунтирования в цифровых ИС
Рис. I2.4, б иллюстрирует другую схему шунтирования. Конденсаторы С1,
С2 и ферритовое кольцо образовывают П-образный фильтр, который ослаб-
ляет высокочастотные помехи в печатной плате. К каждой схеме, которая
передает сигналы за пределы печатной платы или принимает сигналы, кото-
рые поступают на плату извне, устанавливается керамический шунтирующий
конденсатор емкостью 0,1 мкФ, располагаемый между источником питания
Un и цепью обратного тока (см. рис. 12.5). Все остальные ИС обеспечиваются
керамическими шунтирующими конденсаторами емкостью
С > 4,5-и-С,, (Ф),
где п — число выходов ИС; С„ — емкость нагрузки. Вблизи источника пита-
ния помещается танталовый оксидный конденсатор для фильтрации низко-
частотных помех. Емкость последнего должна по крайней мере в 10 раз пре-
вышать емкость других конденсаторов в цепи, вместе взятых.
Такое расположение элементов обеспечивает удовлетворительное шунтиро-
вание на частотах 100 МГц и более. Керамические конденсаторы должны
472
Глава 12
иметь эквивалентную последовательную индуктивность меньше 20 нГн и
эквивалентное последовательное сопротивление менее 0,5 Ом.
Рис. 12.5. Шунтирование элементов, которые передают и принимают
сигналы за пределы печатной платы: а — при переходе от нижнего
к верхнему логическому уровню; б — при переходе от верхнего
к нижнему логическому уровню
Применение цифровых интегральных микросхем
473
С учетом индуктивности выводов танталовые (или поликарбонатные) кон-
денсаторы должны иметь эквивалентную последовательную индуктивность и
сопротивление соответственно менее 30 нГн и менее 1 Ом. Импеданс ферри-
тового кольца при тактовой частоте схемы не должен превышать 10 Ом, а
при частотах, которые превышают тактовую частоту ИС в 5 раз, импеданс
должен превышать 50 Ом на рабочем токе. Наилучшие результаты получа-
ются, если проводник дважды пропускается сквозь ферритовое кольцо. Если
импеданс одного ферритового кольца слишком мал, можно применять по-
следовательно несколько колец или более толстое кольцо. Если схема допус-
кает дополнительное падение напряжения, вместо ферритового кольца мож-
но использовать композиционный или металлопленочный резистор с
сопротивлением около 51 Ом.
В диапазоне частот 30 МГц — 1 ГГц синхронизирующие тактовые сигналы и
их гармоники являются основной причиной излучаемых помех. Четные гар-
моники можно резко уменьшить, если использовать сигналы синхронизации
с 50%-ным коэффициентом заполнения (когда длительность сигналов син-
хронизации приблизительно равняется периоду между ними). Следует попы-
таться уменьшить число ИС, управляемых каждым тактовым сигналом. Если
тактовые сигналы должны поступать на несколько плат, то желательно ис-
пользовать входные логические элементы на триггерах Шмитта в качестве
буферов, а также ограничить размах напряжения и скорость нарастания ам-
плитуды основных сигналов синхронизации. Если сигналы синхронизации
управляются переключателями вне платы, нужно избегать непосредственно-
го управления сигналами синхронизации от этих переключателей. Вместо
этого желательно подсоединить к переключателям цепи, которые управляют
логическими элементами на плате, которые, в свою очередь, будут управлять
тактовыми сигналами синхронизации. Уменьшению помех от тактовых сиг-
налов будут способствовать также их разнесения по фазе и децентрализация.
Проблему помех можно решить путем тщательной синхронизации системы.
Для уменьшения переходных токов, которые возникают в источниках питания
и устройствах заземления, следует управлять небольшой группой микросхем с
помощью разнесенных тактовых сигналов. Сокращению периода времени, на
протяжении которого система наиболее подвержена влиянию помех, способст-
вует применение схем синхронизации и стробирование входных данных.
Каждый входной сигнал, который поступает на плату, следует подавать только
на одну ИС (желательно, с триггерами Шмитта на входах), это поможет ре-
шить проблемы синхронизации. Входные цепи на триггерах Шмитта повыша-
ют помехозащищенность схем и облегчают обработку сигналов с медленным
нарастанием амплитуды. Если входной сигнал подается на стандартный логи-
474
Глава 12
ческий элемент, время нарастания и спада следует поддерживать малыми для
предотвращения паразитных колебаний.
Особое внимание требуют сигналы, которые выходят из платы. Выходы триг-
геров, счетчиков и регистров сдвига необходимо дополнять логическими эле-
ментами буфера или усилителями-передатчиками для решения проблемы
отражений и выбросов от несогласованных линий связи. Пропускание выхо-
дящих из платы проводников сквозь ферритовое кольцо позволит подключать
к выходу несогласованные линии связи большой длины. Сигналы, которые вы-
ходят из платы, не должны поступать на вход схем, которые находятся на этой
плате. Если пренебречь этим правилом, то можно столкнуться с очень серьез-
ными проблемами помех, которые возникают в исходном передатчике.
Для предотвращения отражений и выбросов длинные линии связи должны
согласовываться в соответствии с их характеристическим импедансом. В
этом случае полезным может оказаться последовательно подсоединенный
резистор при условии, что все принимающие устройства находятся на даль-
нем конце линии связи (рис. 12.6, а).
Рис. 12.6. Схемы согласования длинных линий связи
для уменьшения отражений
Применение цифровых интегральных микросхем 475
Резистор следует подобрать таким образом, чтобы при переключении сигна-
ла в линии связи возникали лишь незначительные выбросы. Делитель на ре-
зисторах на дальнем конце линии связи позволит разместить приемники в
любом ее месте (рис. 12.6, б). Чтобы подавить помехи в длинной кабельной
сети, следует применять дифференциальные передающие и принимающие
устройства с симметричными линиями связи.
В однонаправленных линиях связи необходимо подключать нагрузку к даль-
ним концам (рис. 12.7, а), а в двунаправленных — к обоим (рис. 12.7, б).
В симметричных линиях связи с надлежащим образом согласованной нагруз-
кой подавление помех может достичь 70 дБ (3000 : 1) в диапазоне частот 0 —
100 кГц.
Подсоединение согласованной нагрузки к кабелям контактных площадок пе-
чатных плат и проводным связям должно осуществляться всегда, когда время
распространения сигнала превышает половину времени нарастания или спада
его амплитуды. Импеданс согласования плоских и коаксиальных кабелей, а
также витой пары составляет =100 Ом (75 Ом < Z„ < 120 Ом). Импеданс со-
гласования контактных площадок печатных плат должен равняться их харак-
теристическому импедансу (20 Ом < Zo < 200 Ом).
Рис. 12.7. Схемы подключения нагрузки
к симметричным линиям связи:
а — однонаправленных;
б — двунаправленных
476
Глава 12
Делитель на резисторах (рис. 12.8, а) может служить согласованной нагруз-
кой и подавать смещение на линию связи без дополнительных источников
питания. Например стандартные согласованные нагрузки для ТТЛ-схем рав-
ны R1 = 330 Ом и R2 = 220 Ом, при этом из выходного сопротивления 132 Ом
снимается +2 В (£/„,= +5 В); RI = 150 Ом и R2 = 470 Ом, при этом из выход-
ного сопротивления 114 Ом снимают +3,8 В и R1 = 120 Ом и R2 = 470 Ом,
при этом из выходного сопротивления 96 Ом снимается +4 В.
Большинство КМОП ИС не обладают нагрузочной способностью, достаточ-
ной для подсоединения делителей на резисторах. К ним можно подключать
резистивно-емкостный делитель, показанный на рис. 12.8, б, где R3 = 1 кОм,
R4 = 330 Ом и С/ = 1000 пФ.
Рис. 12.8. Согласование нагрузки для линий связи:
а — ТТЛ-схем; б — КМОП-схем
Все неиспользованные входы ИС должны находиться или под высоким, или
под низким потенциалом. Некоторые системы предусматривают возмож-
ность отключения неиспользованных узлов.
12.2. Рекомендации
по монтажу интегральных микросхем
Одним из основных условий, которые обеспечивают надежную работу элек-
тронной аппаратуры, сконструированной с применением цифровых инте-
Применение цифровых интегральных микросхем
477
тральных микросхем, является соблюдение правил по их установке, пайке и
монтажу.
Монтажные платы можно подразделить на три основных типа: платы для
монтажа элементов методом накрутки, печатные платы и платы с тонкопро-
волочным или стежковым, монтажом.
Монтажные платы первого типа часто применяют при изготовлении опытных
образцов или мелкосерийных изделий. При монтаже накручиванием (рис. 12.9)
используют изолированные провода с медной посеребренной жилой диамет-
ром 0,16...0,5 мм. При ручной работе производительность монтажа 175 со-
единений/ч, при автоматической — 900... 1000 соединений/ч. Контактные
штыри располагают с шагом 2,5(2,54) и 1,25(1,27) мм. Минимальное сечение
штырей 0,3x0,3 мм. Недостатком метода является большой объем контактно-
го узла (необходимо 4...6 витков на одно соединение и до трех соединений на
одном штыре), что также ухудшает частотные характеристики узла.
Рис. 12.9. Виды электромонтажа накручиванием:
а — немодифицированное соединение; б — модифицированное соединение;
в — бандажное соединение; 1 — вывод; 2 — неизолированная часть провода;
3 — изолированная часть провода; 4 — бандажный провод
Платы со стежковым монтажом применяют при изготовлении маленьких
партий изделий небольших размеров с высокочастотными характеристиками,
но они не дают выигрыша во времени и стоимости конструирования. Стеж-
ковый монтаж основан на автоматической прокладке трасс и контактирова-
нии их пайкой или сваркой. При контактировании пайкой трассы проклады-
ваются с помощью полой иглы с медным проводом диаметром 0,16...0,32 мм,
478
Глава 12
которая проходит через отверстия в плате. Пайке поддаются петли, которые
выходят из противоположной от трасс стороны. Скорость монтажа пайкой
при ручной работе 150 соединений/ч, а в автоматическом режиме — 375 со-
единений/ч. При контактировании сваркой она осуществляется со стороны
проложенных трасс из никелевого провода к стальным штифтам, запрессо-
ванным в печатную плату, или к печатным контактным площадкам из меди.
Скорость контактирования в автоматическом режиме 400...500 соединений/ч.
В особенности следует остановиться на методе Multiwire [48] (рис. 12.10),
при котором медный провод диаметром 0,1...0,16 мм накладывается на адге-
зионный слой, затем с помощью металлизированных отверстий соединяется с
печатной схемой. Производительность метода 800 соединений/ч. При диа-
метре провода 0,1 мм укладывается 39,4 см провода на 1 см2 площади платы.
Основными элементами конструкции узлов и блоков электронной аппарату-
ры, которые позволяют наиболее полно реализовать преимущества ИС, яв-
ляются печатные платы. Печатные платы используются в массовом произ-
водстве, а также для создания быстродействующих и малогабаритных
систем. С их помощью легко производить сборку системы, они компактные и
обладают хорошими высокочастотными характеристиками. Их основные не-
достатки— продолжительное время конструирования и трудности, с кото-
рыми приходится сталкиваться при внесении конструктивных изменений.
Рис. 12.10. Монтаж методом Multiwire:
1 — изолированные проводники диаметром 0,16 мм;
2 — слой вещества — клея; 3 — медные шины питания и заземление;
4 — металлизированное отверстие; 5 — слой изолированных проводников
с другой стороны платы; 6 — пересечение изолированных проводников
Применение цифровых интегральных микросхем 479
Конструирование монтажных плат можно условно разбить на восемь основ-
ных этапов:
1. Определение размеров и формы платы, а также положение соединителей.
2. Определение расположения ИС.
3. Размещение на плате цепей земли и питания.
4. Размещение дискретных компонентов.
5. Определение топологии цепей земли и питания.
6. Размещение цепей синхронизации.
7. Размещение других сигнальных цепей.
8. Окончательная доводка проекта.
Размер и форму печатных плат, а также положение соединителей можно оп-
ределить исходя из физического проекта изделия.
При разработке конструкций печатных плат принимается ряд принципиаль-
ных решений, связанных с выбором таких параметров, как число позиций m
для установки ИС, шаг установки ИС в горизонтальном и вертикальном на-
правлениях h„ hy, число внешних выводов q, число слоев для реализации со-
единений s. Выбор этих параметров связан с учетом экономических, техноло-
гических, схематических, технических факторов и осуществляется на основе
опытных данных. При этом нарушение оптимальных соотношений между
параметрами существенным образом усложняет процесс конструирования и
увеличивает стоимость разработки аппаратуры.
Необходимое число внешних выводов можно оценить по формуле q = сп, где
с — среднее число выводов на ИС; п — число ИС на плате; г = 0,57—0,75.
Наибольшее значение г соответствует операционным устройствам парал-
лельного типа, наименьший — комбинационным логическим схемам.
Шаги установки ИС в горизонтальном и вертикальном направлениях, кото-
рые выражаются числом шагов между печатными проводниками, можно най-
ти как:
, , ПС ПС
hx=h+ ,hY = a+——
4 У 4
где пх— число ИС в ряду; пу — число ИС в столбце; с — среднее число вы-
водов ИС; a Ь — размеры модуля вдоль вертикальной и горизонтальной
осей платы, которые выражаются числом шагов между печатными провод-
никами.
480
Глава 12
Удельная площадь платы (на один модуль)
с пхпус2
si = hjiy = ah + — (bnx + an?) + '-g—
С увеличением числа модулей nxny удельная площадь sj увеличивается. При
заданном числе элементов площадь платы будет минимальная, если пх = —п
у
При этих условиях конструкция платы приближается к квадрату. Кроме того,
такая форма способствует уменьшению длины проводников и облегчает ее
конструирование и изготовление.
Максимальный размер стороны печатной платы, как однослойной; так и мно-
гослойной, не должен превышать 500 мм. Это ограничение обуславливается
требованиями прочности и плотности монтажа: чем больше плата, тем мень-
ше плотность монтажа. На практике обычно печатные платы со стороной до
100 толщин материала диэлектрика изготовляют без дополнительных дета-
лей, которые повышают ее жесткость. Для плат с большими размерами пре-
дусматривают специальные меры повышения жесткости (дополнительные
точки крепления в устройстве, введение ребер жесткости и т. д.). Соотноше-
ние размеров сторон печатной платы для упрощения компоновки блоков и
унификации размеров печатных плат рекомендуются 1:1, 2:1, 3:1, 4:1, 3:2, 5:2
и т. д. Приведенные оценки могут служить исходной базой для выбора ос-
новных параметров платы.
На втором этапе необходимо решить, где разместить ИС. От правильного
расположения корпусов микросхем на печатных платах зависят такие пара-
метры устройства, как габариты, масса, надежность работы. Чем плотнее бу-
дут располагаться корпуса микросхем на плоскости печатных плат, тем более
сложно автоматизировать их монтаж, тем более жестким будет температур-
ный режим их работы, тем больший уровень помех будет наводиться в сиг-
нальных связях. И наоборот, чем больше расстояние между микросхемами,
тем менее эффективно используется физический объем, тем больше длина
связей. Поэтому при установке микросхем на печатные платы следует учиты-
вать все следствия выбора того или другого варианта их размещения.
Выбор шага установки микросхем на печатной плате обуславливается необхо-
димой плотностью компоновки микросхем в аппаратуре, температурным
режимом работы, методом разработки топологии печатных плат (ручной, ма-
шинный), сложностью принципиальной электрической схемы и конструктив-
ными параметрами корпуса микросхемы. Независимо от типа корпуса шаг ус-
тановки микросхем рекомендуется принимать кратным 2,5 мм. При этом зазоры
между корпусами не должны быть меньше 1,5 мм. В технически обоснованных
случаях шаг установки микросхем может быть принят кратным 1,25 мм.
Применение цифровых интегральных микросхем 481
Необходимо придерживаться линейно-многорядного расположения ИС на
печатных платах. Однако допускается их размещение в шахматном порядке.
Такое расположение корпусов микросхем разрешает автоматизировать про-
цессы сборки и контроля, с большей эффективностью использовать полез-
ную площадь печатной платы и прямоугольную систему координат для опре-
деления местоположения корпусов.
Микросхемы со штыревыми выводами в корпусах должны устанавливаться
только с одной стороны печатной платы. Это объясняется тем, что монтаж
штыревых выводов, как правило, производят в сквозные металлизированные
отверстия, причем концы выводов выступают на обратной стороне платы.
Установку микросхем в корпусах со штыревыми выводами на печатную пла-
ту производят с зазором 1,0—2,0 мм или с электроизоляционной прокладкой
толщиной 1,0—1,5 мм, предварительно приклеивая их к поверхности печат-
ной платы. Прокладку следует размещать под всей площадью основания
корпуса или между выводами на площади не менее 2/3 основания, при этом
она должна исключать возможность прикосновения выступающих выводов.
Зазор между корпусом ИС и платой должен быть не более 1,5 мм; зазор меж-
ду корпусами ИС должен быть не менее 1,6 мм; выступающие части выводов
должны находиться над поверхностью платы в границах 0,5—1 мм (если в
ТУ не указано другое). Рекомендуется шаг установки микросхемы по узкой
стороне корпуса 10 мм, по широкой стороне — 25 мм (рис. 12.11).
При установке ИС на печатные платы часто возникает необходимость фор-
мовки выводов. Требования, предъявленные к формовке, обуславливаются в
технической документации. Для микросхем со штыревыми выводами фор-
мовка, как правило, должно проводиться с радиусом изгиба не менее 2d (d —
диаметр вывода) и расстоянием от корпуса микросхемы к центру окружности
изгиба не менее 1 мм (если в ТУ не указано другое). Штыревые выводы
удерживают корпус микросхемы довольно крепко и выдерживают практиче-
ски любые механические воздействия.
Микросхемы с планарными выводами также рекомендуется устанавливать с
одной стороны печатной платы, лишь в технически обоснованных случаях
допускается их устанавливать с обеих сторон платы. Существуют три вари-
анта установки корпусов микросхем в корпусах с плоскостными выводами на
печатные Платы (рис. 12.12, в): без зазора (формовка по рис. 12.12, г), с зазо-
ром и на прокладку (формовка по рис. 12.12, д).
При монтаже без зазора корпус микросхемы устанавливают на печатную
плату, выводы ориентируют относительно контактных площадок и припаи-
вают. Корпус держится на выводах или же его приклеивают к поверхности
платы нитроклеем или эпоксидным клеем.
482
Глава 12
Рис. 12.11. Схема установки микросхем
с штыревыми выводами на печатную плату
Рис. 12.12. Схема установки на печатную плату корпусов микросхем
с планарными выводами: а — без зазора; б — с зазором; в — с прокладкой;
г — формовка выводов для установки без зазора; д — формовка выводов
для установки с зазором
Применение цифровых интегральных микросхем
483
При установке микросхем с зазором корпус удерживается на плате исключи-
тельно на припаянных выводах. При установке на прокладку используют
изоляционные или металлические материалы. В качестве изоляционной про-
кладки могут использоваться полоски тонкого (до 0,3 мм) стеклотекстолита
или перфорированная пленка с окнами под выводы микросхем. Прокладку
приклеивают к поверхности печатной платы, а на нее, в свою очередь, на-
клеивают корпуса микросхем. Металлическая прокладка выполняет двойную
роль: служит в качестве теплоотвода и экрана. Во избежание возникновения
коротких замыканий между печатными проводниками на плате металличе-
скую прокладку изолируют от поверхности платы специальной пленкой.
Рис. 12.13. Варианты установки микросхем в корпусах
с планарными выводами: а — на полосковых прокладках (1 — прокладка):
б — на прокладку с окнами; в — без прокладки
484
Глава 12
На рис. 12.13 представлены варианты установки микросхем в корпусах с
планарными выводами. Шаг установки по узкой стороне корпуса — 17,5 мм,
по широкой — 15 мм.
Плоскостные выводы удерживают корпус микросхемы только за счет сил
адгезии металлизированных контактных площадок с материалом платы. Так
как эти силы сравнительно небольшие, а масса корпуса может оказаться зна-
чительной при больших перегрузках, то для устройств, подвергнутых повы-
шенному влиянию ударов и вибрации, необходимо предусматривать допол-
нительные меры крепления корпусов с планарными выводами.
Следует учесть и ориентацию ИС и других крупных компонентов. Так, на
двусторонних платах ИС необходимо располагать параллельно соединителям
(рис. 12.14, а), а в случае многослойных плат — параллельно большей оси
платы (рис. 12.14, б).
IIIII
ши
Рис. 12.14. Предпочтительная ориентация ИС на печатных платах:
а — двусторонние печатные платы;
б — многослойные печатные платы
Установка и крепление микросхем на печатных платах должны обеспечивать
их нормальную работу в условиях эксплуатации аппаратуры. Микросхемы
должны быть отдалены от элементов, которые при работе выделяют большое
количество тепла. Их недопустимо располагать в магнитных полях постоян-
ных магнитов, трансформаторов и дросселей.
Связанные между собой схемй устанавливают рядом, однако при этом необ-
ходимо следить, чтобы чувствительные схемы располагались как можно
дальше от схем, в которых большая вероятность возникновения помех. Быст-
родействующие логические схемы (цепи синхронизации, внешние логиче-
Применение цифровых интегральных микросхем
485
ские цепи) примыкают к основному соединителю, схемы интерфейса к
соединителю интерфейса, а аналоговые схемы изолированы от цифровых
(рис. 12.15). Матрицы запоминающих устройств должны быть поделены по-
полам, а в промежутке между ними следует разместить схемы обработки.
Для правильной ориентации ИС на печатной плате должны быть предусмотре-
ны "ключи", которые определяют положения первого вывода каждой микро-
схемы (рис. 12.16). Микросхемы с расстоянием между выводами, кратным 2,5
мм, должны располагаться на печатной плате таким образом, чтобы их выводы
совпадали с узлами координатной сетки (см. рис. 12.16), если расстояние меж-
ду выводами ИС не кратно 2,5 мм, они должны располагаться так, чтобы один
или несколько выводов микросхемы совпадали с узлами координатной сетки.
Медленные
логические схемы
Логические схемы
умеренного быстродействия
Бытродействующие
логические схемы
пшшшг
Рис. 12.15. Размещение элементов на печатных платах:
а — процессорная плата; б — плата интерфейса; в — плата ПЗУ
486
Глава 12
Рис. 12.16. Разметка посадочных мест
для ИС с планарными выводами
На третьем этапе следует продумать схему питания и цепь заземления. Суще-
ствуют следующие возможности:
□ использовать копланарные линии передачи;
□ использовать параллельные шины;
□ использовать плоскости заземления (рис. 12.17).
Копланарные линии неплохо зарекомендовали себя в платах с монтажом
накруткой и двусторонних печатных платах. Параллельные шины способст-
вуют уменьшению помех, однако они должны иметь специальную форму.
Шины можно расположить под ИС или параллельно им. Они способны вы-
Применение цифровых интегральных микросхем
487
держивать ток 2,5—15 А, обладают распределенными емкостью (0,001—
2 мкФ/м) и индуктивностью (14-35 нГн/м), а импеданс источник питания —
земля составляет 0,15—5 Ом. Для уменьшения помех на шинах заземления
контактные площадки схем заземления должны быть большими и распола-
гаться перпендикулярно шинам.
б
Земля
в
и
Рис. 12.17. Размещение шин питания и заземления:
а — компланарные линии; б — параллельное расположение шин;
в — плоскость заземления
В многослойных печатных платах можно использовать сплошные слои за-
земления и слои питания; можно также распределить слои питания между
несколькими источниками. Для более надежной защиты от помех верхние и
нижние слои платы должны быть слоями заземления или питания, а сиг-
нальные слои следует помещать в середине. Слой питания над слоем зазем-
ления имеет распределенную емкость 0,1—10 мкФ/м2 и малую индуктив-
ность. В платах типа Multiwire используются только слои земли и питания,
а в качестве сигнальных линий применяется тонкий провод в изоляции.
488
Глава 12
С целью разгрузки печатного монтажа и уменьшения числа отверстий в плате
питание к микросхемам можно подводить с помощью навесных шин. Число
шин может равняться числу номиналов источников питания. Применяют два
способа установки таких шин — перпендикулярно и параллельно плоскости
платы.
На рис. 12.18, а схематично представлен пример установки навесной шины
питания (1), перпендикулярной плоскости платы. Питание (2) к ИС подво-
дится короткими печатными проводниками, которые отходят от отводов на-
весной шины, запаянных в металлизированные отверстия платы. Шина свя-
зана отводом с контактом разъема, к которому подводится питание.
bbb I bbb
ЬЬЬ ЬйЬ
Ejffi ЁЕЬ
Рис. 12.18. Примеры схемы установки шины питания:
а — перпендикулярно плоскости платы; б — параллельно плоскости платы
На рис. 12.18, б схематично представлена конструкция, в которой навесная
шина питания (1) параллельна плоскости платы. Подача питания (2) к ИС
осуществляется индивидуальными отводами. Для крепления шины необхо-
димо предусматривать специальные стойки.
Четвертый этап состоит в размещении компонентов в каждой схеме. Если
компонент принадлежит сразу к нескольким схемам, то его устанавливают
вблизи общей границы. Объемные конденсаторы и ферритовые кольца сле-
дует поместить как можно ближе к выводам питания и заземления соедини-
телей. Шунтирующие конденсаторы, развязывающие цепи, а также цепи по-
давления дугового разряда и выбросов напряжения должны находиться на
минимальном удалении (не большее 37 мм) от компонентов, которые нуж-
даются в соответствующей защите. Шунтирующие конденсаторы монтиру-
Применение цифровых интегральных микросхем 489
ются непосредственно под ИС, что избавляет от необходимости изменять
топологию платы.
При изготовлении платы с монтажом накруткой вначале следует выполнить
весь силовой монтаж и монтаж заземления, и лишь потом переходить к мон-
тажу сигнальных проводников. Для уменьшения помех в сигнальных цепях
сначала необходимо навесным монтажом припаять длинные проводники, а
затем — короткие.
Платы Multiwire имеют на одной стороне медный слой заземления толщиной
50 мкм, а на другой — сетку медных проводников с изоляцией. Номиналь-
ный импеданс этих проводников 55 Ом, емкость, обусловленная пересечени-
ем, 1 пФ и напряжение пробоя 2000 В.
Пятый этап — это выбор расположения контактов силовых линий и линий
заземления. Надо обратить внимание на топологию плат, к недостаткам ко-
торой относятся протяженные контуры протекания тока, высокая паразитная
индуктивность между силовыми линиями и линиями заземления. На этом
этапе нашел распространение метод уменьшения общих участков протекания
токов элементов по шинам питания. Этот метод состоит в установке допол-
нительных перемычек в шинах питания и "земли", которые уменьшают дли-
ну общих участков протекания токов элементов. На рис. 12.19 приведены три
варианта соединения элементов шиной питания и "земли". В первом вариан-
те (рис. 12.19, а) переключение элемента, например 3i2 (изменение тока
потребления схемы), приводит к возникновению паразитной наводки в дру-
гих одиннадцати элементах по шине питания и "земли". Во втором варианте
(рис. 12.19, б) эта помеха в худшем случае влияет только на четыре элемента,
а в третьем варианте (рис. 12.19, в) помеха еще больше уменьшается за счет
введения дополнительных перемычек. Уровень помех в платах с такой топо-
логией линий питания и линий заземления близок к тому, что наблюдается в
дорогих многослойных платах.
Шестой этап — монтаж синхронизирующих цепей таким образом, чтобы они
находились возле цифровой "земли" и подальше от чувствительных схем.
Наилучшим образом зарекомендовал себя метод, при котором формируется
пара цепей из прямого и обратного проводов сигнала синхронизации. Обрат-
ные провода сигналов синхронизации следует соединить с цифровой "зем-
лей" возле любой ИС, которая передает или принимает синхронизирующие
импульсы. В случае многослойных плат размещать эти цепи необходимо по-
сле размещения слоев питания и "земли". Цепи синхронизации должны быть
очень короткими, поскольку синхронизирующие импульсы и их гармоники
создают сильное излучение. Один контур площадью более 0,001 м2 может
создавать электромагнитное поле, которое намного превышает допустимые
пределы.
490
Глава 12
а
Рис. 12.19. Схемы уменьшения общих участков протекания токов
элементов по шинам питания
б
Далее обычным путем располагают остальные цепи сигнальных линий. Если
используется матрица кристаллов ПЗУ, адресную шину следует располагать
в одном направлении, а шины данных в другом. Цепь самого младшего раз-
ряда адреса должна находиться непосредственно возле контакта заземления.
Необходимо стремиться к тому, чтобы ширина цепей была не больше 1/150
их длины, и не допускать зигзагообразных трактов (рис. 12.20, а). Если
скруглить вершины углов, ограничить изгибы углом в 45° или использовать
плавные кривые (рис. 12.20, 6—г), то это позволит поддерживать импеданс
постоянным при частотах от нуля до нескольких гигагерц.
На последнем этапе необходимо решить:
П насколько возможно расширить цепи линий питания и линий заземления;
□ если есть свободное место на плате, заполнить его и соединить между со-
бой заземления цифровых схем;
□ заполнить свободные участки поверхности медной фольгой и заземлить их с
помощью цепей или сквозных отверстий. При этом образуется протяженная
сетка заземления, которая способствует уменьшению токовых контуров, им-
Применение цифровых интегральных микросхем
491
педанса цепей заземления и помех, которые образуются за счет паразитной
связи между источником и "землей" и между проводниками заземления.
Рис. 12.20. Разновидности изгиба контактных площадок
на печатных платах: а — неприемлемый; б—г — приемлемый
При необходимости переналадки рекомендуется критически проанализиро-
вать имеющийся вариант устройства для выявления возможностей усовер-
шенствования. Измерьте уровень помех "земля—земля" между ИС и помех
"питание—земля" вблизи каждой ИС. Проверьте с помощью осциллографа,
не возникают ли переходные процессы в виде затухающих колебаний в схе-
мах синхронизации и других критических схемах.
Слишком большое время нарастания фронтов, превышение уровня помех
"питание—земля" (0,Шш,) и затухающие колебания на передних фронтах им-
пульсов свидетельствуют о недопустимо малой емкости шунтирующих кон-
денсаторов. Амплитуда помех "земля—земля" больше 150—300 мВ свидетель-
ствует о большой паразитной индуктивности схемы заземления. Наличие
паразитных затухающих колебаний на заднем фронте сигналов означает по-
вышенную паразитную индуктивность "питание—земля".
Микросхемы соединяют с другими элементами узлов и блоков электронной ап-
паратуры, как правило, путем пайки выводов, поэтому особое внимание должно
быть обращено на качество монтажа. В серийном производстве часто использу-
ют групповую пайку и пайку "волной". В лабораторных условиях и при замене
микросхем в эксплуатации осуществляют пайку одножильным паяльником.
При распайке плоскостных выводов ИС одножильным паяльником нужно
придерживаться следующих требований (если в ТУ не приведено другое):
492
Глава 12
температура жала паяльника должна быть не более 265 °C, время прикосно-
вения к каждому выводу не более 3 с, интервал между пайками соседних вы-
водов 3—10 с (в зависимости от типа корпуса ИС), расстояние от корпуса к
месту пайки по длине вывода должно быть не менее 1 мм.
Для микросхем со штыревыми выводами температура жала паяльника не
должна быть более 280 °C.
В случае групповой распайки ИС температура расплавленного припоя должна
быть не более 265 °C, время его влияния одновременно на все выводы не должно
превышать 2 с для плоскостных и 3 с для штыревых выводов. Интервал между
повторными пайками выводов одной ИС должен быть не менее 5 мин.
Необходимо также защищать корпус и изоляторы выводов ИС от попадания на
них паров и брызг паяльного флюса. После монтажа места пайки необходимо
очистить от флюса жидкостью, рекомендованной в ТУ на микросхемы. После
монтажа и очистки от флюса платы с микросхемами покрывают защитным ла-
ком (марки лаков указываются в ТУ). Для устранения влияния электростатиче-
ских зарядов на микросхемы необходимо:
□ заземлять жало паяльника;
□ заземлять измерительную и проверочную аппаратуру;
□ операции по подготовке, монтажу и контролю микросхем делать с приме-
нением браслетов с антиэлектростатикой или других средств снятия элек-
трического заряда с оператора.
Контрольные вопросы и задания
1. Объясните причины возникновения помех в цифровых устройствах.
2. Каким образом возможно повысить помехоустойчивость цифровых уст-
ройств?
3. Какие виды шунтирования используются в цифровых схемах?
4. Приведите схемы согласования длинных линий связи для уменьшения от-’
ражений.
5. Назовите этапы конструирования монтажных плат.
6. Приведите рекомендации для монтажа ИС со штыревыми выводами.
7. Приведите рекомендации для монтажа ИС с планарными выводами.
8. Приведите варианты расположения шин питания и заземления.
9. Объясните схемы уменьшения общих участков протекания токов элемен-
тов по шинам питания и сравните их эффективность.
Список литературы
1. Алексенко А. Г. Основы микросхемотехники. — М.: Советское радио,
1977. —205 с.
2. Андреев В. П. РПЗУ на основе стеклообразных полупроводников. — М.:
Радио и связь, 1985. — 201 с.
3. Бернард К. Коул. Новые достижения технологии ППЗУ с замыкаемыми
перемычками//Электроника. — 1989. — № 5. — С. 53—55.
4. Большие интегральные схемы запоминающих устройств: Справочник/
А. Ю. Гордонов, Н. В. Бекин, В. В. Циркин и др./Под ред. А. Ю. Гордо-
нова. — М.: Радио и связь, 1990. — 288 с.
5. Брик Е. А. Техника постоянных запоминающих устройств. — М.: Совет-
ское радио, 1973. — 240 с.
6. Блейксли Т. Р. Проектирование цифровых устройств с малыми и боль-
шими интегральными схемами. — К.: Высшая школа, 1981. — 336 с.
7. Валиев К. А., Орликовский А. А. Полупроводниковые интегральные схе-
мы памяти на биполярных транзисторных структурах. — М.: Советское
радио, 1979. — 269 с.
8. Вениаминов В. Н., Лебедев О. Н., Мирошниченко А. И. Микросхемы и их
применение. — 3-е изд., перераб. и доп. — М.: Радио и связь, 1989. —
240 с.
9. Глушков В. М. Синтез цифровых автоматов. — М.: Физматгиз, 1962. —
361 с.
10. Грейнер Г. Р. и др. Проектирование бесконтактных логических схем ав-
томатического управления. — М.; Энергия, 1968. — 184 с.
11. Дианов А. П., Щелкунов Н. Н. Организация динамической памяти микро-
систем//Микропроцессорные средства и системы. — 1987. — Вып. 4. —
С. 75.
12. Дианов А. П., Щелкунов Н. Н. Модули программирования логических
схем//Микропроцессорные средства и системы. — 1988. — Вып. 1. —
С. 40.
494
Список литературы
13. Калабеков Б. А., Мамзелев И. А. Основы автоматики и вычислительной
техники. — М.: Связь, 1980. — 223 с.
14. Караханян Э. Р., Шилин В. А. Динамические интегральные схемы памяти
с МДП структурой. — М.: Радио и связь, 1984. — 136 с.
15. Колдуэл С. Логический синтез релейных устройств. — М.: Изд. ино-
странной лит., 1962. — 153 с.
16. Корнийчук В. И., Тарасенко В. П. Вычислительные устройства на микро-
схемах. — К.: Техника, 1988. — 351 с.
17. Косарев Ю. А., Виноградов С. И. Электрически изменяемые ПЗУ. — Л.:
Энергоатомиздат, 1985. — 320 с.
18. Лазер И. М., Шубарев В. А. Устойчивость цифровых микроэлектронных
устройств. — М.: Радио и связь, 1983. — 201 с.
19. Лачин В. И., Савелов Н. С. Электроника. — Ростов н/Д: Феникс, 2000. —
440 с.
20. Лашевский Р. А., Тенк Э. Э., Хорин В. С. Однокристальное статическое
ОЗУ со встроенным интерфейсом//Микропроцессорные средства и сис-
темы. — 1984. — Вып. 2. — С. 85.
21. Лебедев О. Н. Микросхемы памяти и их применение. — М.: Радио и
связь, 1990. — 160 с.
22. Луцкий В. А. Импульсная помехоустойчивость логических микросхем//
Микроэлектроника. — 1969. — Вып. 3. — С. — 101—112.
23. Микропроцессоры. В 3-х кн./Под ред. Л. Н. Преснухина. — М.: — Выс-
шая школа, 1986. — 1025 с.
24. Наумов Ю. Е., Аваев Н. А., Бедрековский М. А. Помехоустойчивость
устройств на интегральных логических схемах. — М.: Советское радио,
1975, —216 с.
25. Огнев И. В., Шамаев Ю. М. Проектирование запоминающих устройств. —
М.: Высшая школа, 1979. — 320 с.
26. Однолько А. Б. Сверхбыстродействующее статическое ОЗУ емкостью
64К//Электронная промышленность. — 1987. — Вып. 3. — С. 17.
27. Опадчий Ю. Ф., Глудкин О. П., Гуров А. И. Аналоговая и цифровая элек-
троника. — М.: Горячая линия — Телеком, 1999. — 768 с.
28. Папернов. А. А. Логические основы цифровой вычислительной техники. —
М.: Советское радио, 1972. — 345 с.
Список литературы 495
29. Полупроводниковые запоминающие устройства и их применение/В. А. Анд-
реев, В. В. Баранов, Н. В. Бекин и др./Под ред. А. Ю. Гордонова. — М.: Ра-
дио и связь, 1981. — 343 с.
30. Поспелов Д. А. Арифметические основы вычислительных машин дис-
кретного действия. — М.: Высшая школа. 1970. — 345 с.
31. Потемкин И. С. Функциональные узлы цифровой автоматики. — М.:
Энергоатомиздат, 1988. — 320 с.
32. Преснухин Л. Н., Воробьев Н. В., Шишкевич А. А. Расчет элементов
цифровых устройств. — М.: Высшая школа. 1991. — 526 с.
33. Применение интегральных микросхем в электронной вычислительной
технике: Справочник/P. В. Данилов, С. А. Ельцова, Ю. П. Иванов и др./
Под ред. Б. Н. Файзулаева, Б. В. Тарабрина. — М.: Радио и связь, 1987. —
384 с.
34. Проектирование импульсных и цифровых устройств радиотехнических
систем: Учебное пособие/Под ред. Ю. М. Казаринова. — М.: Высшая
школа, 1985. — 319 с.
35. Прянишников В. Я. Электроника. Курс лекций. — СПб.: Корона-принт,
1998. —398 с.
36. Пухальский Г. И. Логическое проектирование цифровых устройств
радиотехнических систем. — Л.: Ленинградский ун-т, 1976. — 153 с.
37. Расчет элементов импульсных и цифровых схем радиотехнических уст-
ройств/В. П. Васильева, Ю. П. Гришин, В. П. Зюбенко и др./Под ред.
Ю. М. Казаринова — М.: Высшая школа, 1976. — 243 с.
38. Руденко В. С., Ромашко В. Я., Трифонюк В. В. Промышленная элект-
роника. — К.: Лебедь, 1993. — 256 с.
39. Савельев А. Я. Арифметические и логические основы цифровых автома-
тов. — М.: Высшая школа, 1980. — 255 с.
40. Скарлет Дж. ТТЛ-интегральные схемы и их применение: Пер. с англ. —
М.: Мир, 1,974, — 288 с.
41. Справочник по цифровой вычислительной технике/Под ред. Б. Н. Мали-
новского. — К.: Техника, 1974. — 493 с.
42. Справочник по интегральным микросхемам/Тарабрин Б. В., Якубовский
С. В., Барканов Н. А. и др./Под ред. Б. В. Тарабрина. — М.: Энергия,
1981. —607 с.
496
Список литературы
43, Старое Ф. Г., Крайзмер Л. П. Полупроводниковые интегральные запо-
минающие устройства. — Л.: Энергия, 1973. — 112 с.
44. Степаненко И. П. Основы микроэлектроники. — М.: Советское радио,
1980. —320 с.
45. Схемотехника БИС постоянных запоминающих устройств/О. А. Петро-
сян, Козырь И. Я., Коледов Л. А., Щетинин Ю. И. — М.: Радио и связь,
1987 —304 с.
46. Токхейм Р. Основы цифровой электроники: Пер. с англ. — М.: Мир,
1988, —392 с.
47. Угрюмов Е. П. Проектирование элементов и узлов ЭВМ. — М.: Высшая
школа, 1987. — 318 с.
48. Хоровиц П., Хилл У. Искусство схемотехники. В 3 т.: Пер. с англ. — М.:
Мир. 1993. 1 т. — 2 т. — 3 т. — 367 с.
49. Хвощ С. Т., Варлинский Н. Н., Попов Е. А. Микропроцессоры и микро-
ЭВМ в схемах автоматического управления. Справочник/Под общей ред.
С. Т. Хвоща. — Л.: Машиностроение, 1987. — 640 с.
50. Фридман А., Менон П. Теория и проектирование переключательных
схем: Пер. с англ. — М.: Мир, 1978. — 345 с.
51. Шило В. Л. Популярные цифровые микросхемы. — М.: Радио и связь,
1987. —352 с.
52. Щеголева Л. И., Давыдов А. Ф. Основы вычислительной техники и про-
граммирования. — Л.: Энергоиздат, 1981. — 256 с.
53. Щелкунов Н. Н., Дианов А. П. ПЗУ вместо произвольной логики//Микро-
процессорные средства и системы. — 1986. — Вып. 1. — С. 83.
54. Щелкунов Н. Н., Дианов А. П. Процедуры программирования логических
матриц//Микропроцессорные средства и системы. — 1986. — Вып. 2. —
С. 71.
55. Фистер М. Логическое проектирование цифровых вычислительных ма-
шин. — К.: Техника, 1964. — 275 с.
56. Якубовский С. В., Барканов Н. А. Кудряшов Б. П. Аналоговые и цифро-
вые интегральные микросхемы. — М.: Радио и связь, 1985. — 365 с.
Предметный указатель
А
Автомат:
Мили 42
Мура 42
Алгебра логики 23
Амплитудная передаточная
характеристика 63
Б
Базовый логический элемент 74
д
Дизъюнкция 26
И
Импликанта 46
Инжекционная интегральная логика 62
К
Код:
прямой 18
дополнительный 18
обратный 18
"с остатком 3" 7
"4221"7
Грея 6
с выявлением ошибок 9
с исправлением ошибок 11
Комбинационные устройства 40
Конституента:
единицы 31
нуля 31
Конъюнкция 25
Кубический комплекс 52
Л
Логический элемент 60
м
Макстерм 30
Метод:
Карно—Вейча 47
Квайна и Мак-Класки 52
Минтерм 30
О
Отрицательная логика 61
п
Положительна логика 61
Последовательные устройства 40
С
Система исчисления:
позиционная 3
непозиционная 3
двоичная 3
восьмеричная 3
шестнадцатеричная 3
т
Таблица истинности 29
Транзисторно-транзисторная логика 62
э,я
Эмиттерно-связанная логика 62
Ядро Квайна 52